lib/Target/ARM/InstPrinter/ARMInstPrinter.cpp

   1 //===-- ARMInstPrinter.cpp - Convert ARM MCInst to assembly syntax --------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This class prints an ARM MCInst to a .s file.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "ARMInstPrinter.h"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMBaseInfo.h"
  17 #include "llvm/MC/MCAsmInfo.h"
  18 #include "llvm/MC/MCExpr.h"
  19 #include "llvm/MC/MCInst.h"
  20 #include "llvm/MC/MCInstrInfo.h"
  21 #include "llvm/MC/MCRegisterInfo.h"
  22 #include "llvm/Support/raw_ostream.h"
  23 using namespace llvm;
  24
  25 #define DEBUG_TYPE "asm-printer"
  26
  27 #include "ARMGenAsmWriter.inc"
  28
  29 /// translateShiftImm - Convert shift immediate from 0-31 to 1-32 for printing.
  30 ///
  31 /// getSORegOffset returns an integer from 0-31, representing '32' as 0.
  32 static unsigned translateShiftImm(unsigned imm) {
  33   // lsr #32 and asr #32 exist, but should be encoded as a 0.
  34   assert((imm & ~0x1f) == 0 && "Invalid shift encoding");
  35
  36   if (imm == 0)
  37     return 32;
  38   return imm;
  39 }
  40
  41 /// Prints the shift value with an immediate value.
  42 static void printRegImmShift(raw_ostream &O, ARM_AM::ShiftOpc ShOpc,
  43                           unsigned ShImm, bool UseMarkup) {
  44   if (ShOpc == ARM_AM::no_shift || (ShOpc == ARM_AM::lsl && !ShImm))
  45     return;
  46   O << ", ";
  47
  48   assert (!(ShOpc == ARM_AM::ror && !ShImm) && "Cannot have ror #0");
  49   O << getShiftOpcStr(ShOpc);
  50
  51   if (ShOpc != ARM_AM::rrx) {
  52     O << " ";
  53     if (UseMarkup)
  54       O << "<imm:";
  55     O << "#" << translateShiftImm(ShImm);
  56     if (UseMarkup)
  57       O << ">";
  58   }
  59 }
  60
  61 ARMInstPrinter::ARMInstPrinter(const MCAsmInfo &MAI,
  62                                const MCInstrInfo &MII,
  63                                const MCRegisterInfo &MRI,
  64                                const MCSubtargetInfo &STI) :
  65   MCInstPrinter(MAI, MII, MRI) {
  66   // Initialize the set of available features.
  67   setAvailableFeatures(STI.getFeatureBits());
  68 }
  69
  70 void ARMInstPrinter::printRegName(raw_ostream &OS, unsigned RegNo) const {
  71   OS << markup("<reg:")
  72      << getRegisterName(RegNo)
  73      << markup(">");
  74 }
  75
  76 void ARMInstPrinter::printInst(const MCInst *MI, raw_ostream &O,
  77                                StringRef Annot) {
  78   unsigned Opcode = MI->getOpcode();
  79
  80   switch(Opcode) {
  81
  82   // Check for HINT instructions w/ canonical names.
  83   case ARM::HINT:
  84   case ARM::tHINT:
  85   case ARM::t2HINT:
  86     switch (MI->getOperand(0).getImm()) {
  87     case 0: O << "\tnop"; break;
  88     case 1: O << "\tyield"; break;
  89     case 2: O << "\twfe"; break;
  90     case 3: O << "\twfi"; break;
  91     case 4: O << "\tsev"; break;
  92     case 5:
  93       if ((getAvailableFeatures() & ARM::HasV8Ops)) {
  94         O << "\tsevl";
  95         break;
  96       } // Fallthrough for non-v8
  97     default:
  98       // Anything else should just print normally.
  99       printInstruction(MI, O);
 100       printAnnotation(O, Annot);
 101       return;
 102     }
 103     printPredicateOperand(MI, 1, O);
 104     if (Opcode == ARM::t2HINT)
 105       O << ".w";
 106     printAnnotation(O, Annot);
 107     return;
 108
 109   // Check for MOVs and print canonical forms, instead.
 110   case ARM::MOVsr: {
 111     // FIXME: Thumb variants?
 112     const MCOperand &Dst = MI->getOperand(0);
 113     const MCOperand &MO1 = MI->getOperand(1);
 114     const MCOperand &MO2 = MI->getOperand(2);
 115     const MCOperand &MO3 = MI->getOperand(3);
 116
 117     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO3.getImm()));
 118     printSBitModifierOperand(MI, 6, O);
 119     printPredicateOperand(MI, 4, O);
 120
 121     O << '\t';
 122     printRegName(O, Dst.getReg());
 123     O << ", ";
 124     printRegName(O, MO1.getReg());
 125
 126     O << ", ";
 127     printRegName(O, MO2.getReg());
 128     assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 129     printAnnotation(O, Annot);
 130     return;
 131   }
 132
 133   case ARM::MOVsi: {
 134     // FIXME: Thumb variants?
 135     const MCOperand &Dst = MI->getOperand(0);
 136     const MCOperand &MO1 = MI->getOperand(1);
 137     const MCOperand &MO2 = MI->getOperand(2);
 138
 139     O << '\t' << ARM_AM::getShiftOpcStr(ARM_AM::getSORegShOp(MO2.getImm()));
 140     printSBitModifierOperand(MI, 5, O);
 141     printPredicateOperand(MI, 3, O);
 142
 143     O << '\t';
 144     printRegName(O, Dst.getReg());
 145     O << ", ";
 146     printRegName(O, MO1.getReg());
 147
 148     if (ARM_AM::getSORegShOp(MO2.getImm()) == ARM_AM::rrx) {
 149       printAnnotation(O, Annot);
 150       return;
 151     }
 152
 153     O << ", "
 154       << markup("<imm:")
 155       << "#" << translateShiftImm(ARM_AM::getSORegOffset(MO2.getImm()))
 156       << markup(">");
 157     printAnnotation(O, Annot);
 158     return;
 159   }
 160
 161   // A8.6.123 PUSH
 162   case ARM::STMDB_UPD:
 163   case ARM::t2STMDB_UPD:
 164     if (MI->getOperand(0).getReg() == ARM::SP && MI->getNumOperands() > 5) {
 165       // Should only print PUSH if there are at least two registers in the list.
 166       O << '\t' << "push";
 167       printPredicateOperand(MI, 2, O);
 168       if (Opcode == ARM::t2STMDB_UPD)
 169         O << ".w";
 170       O << '\t';
 171       printRegisterList(MI, 4, O);
 172       printAnnotation(O, Annot);
 173       return;
 174     } else
 175       break;
 176
 177   case ARM::STR_PRE_IMM:
 178     if (MI->getOperand(2).getReg() == ARM::SP &&
 179         MI->getOperand(3).getImm() == -4) {
 180       O << '\t' << "push";
 181       printPredicateOperand(MI, 4, O);
 182       O << "\t{";
 183       printRegName(O, MI->getOperand(1).getReg());
 184       O << "}";
 185       printAnnotation(O, Annot);
 186       return;
 187     } else
 188       break;
 189
 190   // A8.6.122 POP
 191   case ARM::LDMIA_UPD:
 192   case ARM::t2LDMIA_UPD:
 193     if (MI->getOperand(0).getReg() == ARM::SP && MI->getNumOperands() > 5) {
 194       // Should only print POP if there are at least two registers in the list.
 195       O << '\t' << "pop";
 196       printPredicateOperand(MI, 2, O);
 197       if (Opcode == ARM::t2LDMIA_UPD)
 198         O << ".w";
 199       O << '\t';
 200       printRegisterList(MI, 4, O);
 201       printAnnotation(O, Annot);
 202       return;
 203     } else
 204       break;
 205
 206   case ARM::LDR_POST_IMM:
 207     if (MI->getOperand(2).getReg() == ARM::SP &&
 208         MI->getOperand(4).getImm() == 4) {
 209       O << '\t' << "pop";
 210       printPredicateOperand(MI, 5, O);
 211       O << "\t{";
 212       printRegName(O, MI->getOperand(0).getReg());
 213       O << "}";
 214       printAnnotation(O, Annot);
 215       return;
 216     } else
 217       break;
 218
 219   // A8.6.355 VPUSH
 220   case ARM::VSTMSDB_UPD:
 221   case ARM::VSTMDDB_UPD:
 222     if (MI->getOperand(0).getReg() == ARM::SP) {
 223       O << '\t' << "vpush";
 224       printPredicateOperand(MI, 2, O);
 225       O << '\t';
 226       printRegisterList(MI, 4, O);
 227       printAnnotation(O, Annot);
 228       return;
 229     } else
 230       break;
 231
 232   // A8.6.354 VPOP
 233   case ARM::VLDMSIA_UPD:
 234   case ARM::VLDMDIA_UPD:
 235     if (MI->getOperand(0).getReg() == ARM::SP) {
 236       O << '\t' << "vpop";
 237       printPredicateOperand(MI, 2, O);
 238       O << '\t';
 239       printRegisterList(MI, 4, O);
 240       printAnnotation(O, Annot);
 241       return;
 242     } else
 243       break;
 244
 245   case ARM::tLDMIA: {
 246     bool Writeback = true;
 247     unsigned BaseReg = MI->getOperand(0).getReg();
 248     for (unsigned i = 3; i < MI->getNumOperands(); ++i) {
 249       if (MI->getOperand(i).getReg() == BaseReg)
 250         Writeback = false;
 251     }
 252
 253     O << "\tldm";
 254
 255     printPredicateOperand(MI, 1, O);
 256     O << '\t';
 257     printRegName(O, BaseReg);
 258     if (Writeback) O << "!";
 259     O << ", ";
 260     printRegisterList(MI, 3, O);
 261     printAnnotation(O, Annot);
 262     return;
 263   }
 264
 265   // Combine 2 GPRs from disassember into a GPRPair to match with instr def.
 266   // ldrexd/strexd require even/odd GPR pair. To enforce this constraint,
 267   // a single GPRPair reg operand is used in the .td file to replace the two
 268   // GPRs. However, when decoding them, the two GRPs cannot be automatically
 269   // expressed as a GPRPair, so we have to manually merge them.
 270   // FIXME: We would really like to be able to tablegen'erate this.
 271   case ARM::LDREXD: case ARM::STREXD:
 272   case ARM::LDAEXD: case ARM::STLEXD: {
 273     const MCRegisterClass& MRC = MRI.getRegClass(ARM::GPRRegClassID);
 274     bool isStore = Opcode == ARM::STREXD || Opcode == ARM::STLEXD;
 275     unsigned Reg = MI->getOperand(isStore ? 1 : 0).getReg();
 276     if (MRC.contains(Reg)) {
 277       MCInst NewMI;
 278       MCOperand NewReg;
 279       NewMI.setOpcode(Opcode);
 280
 281       if (isStore)
 282         NewMI.addOperand(MI->getOperand(0));
 283       NewReg = MCOperand::CreateReg(MRI.getMatchingSuperReg(Reg, ARM::gsub_0,
 284         &MRI.getRegClass(ARM::GPRPairRegClassID)));
 285       NewMI.addOperand(NewReg);
 286
 287       // Copy the rest operands into NewMI.
 288       for(unsigned i= isStore ? 3 : 2; i < MI->getNumOperands(); ++i)
 289         NewMI.addOperand(MI->getOperand(i));
 290       printInstruction(&NewMI, O);
 291       return;
 292     }
 293     break;
 294   }
 295   }
 296
 297   printInstruction(MI, O);
 298   printAnnotation(O, Annot);
 299 }
 300
 301 void ARMInstPrinter::printOperand(const MCInst *MI, unsigned OpNo,
 302                                   raw_ostream &O) {
 303   const MCOperand &Op = MI->getOperand(OpNo);
 304   if (Op.isReg()) {
 305     unsigned Reg = Op.getReg();
 306     printRegName(O, Reg);
 307   } else if (Op.isImm()) {
 308     O << markup("<imm:")
 309       << '#' << formatImm(Op.getImm())
 310       << markup(">");
 311   } else {
 312     assert(Op.isExpr() && "unknown operand kind in printOperand");
 313     const MCExpr *Expr = Op.getExpr();
 314     switch (Expr->getKind()) {
 315     case MCExpr::Binary:
 316       O << '#' << *Expr;
 317       break;
 318     case MCExpr::Constant: {
 319       // If a symbolic branch target was added as a constant expression then
 320       // print that address in hex. And only print 32 unsigned bits for the
 321       // address.
 322       const MCConstantExpr *Constant = cast<MCConstantExpr>(Expr);
 323       int64_t TargetAddress;
 324       if (!Constant->EvaluateAsAbsolute(TargetAddress)) {
 325         O << '#' << *Expr;
 326       } else {
 327         O << "0x";
 328         O.write_hex(static_cast<uint32_t>(TargetAddress));
 329       }
 330       break;
 331     }
 332     default:
 333       // FIXME: Should we always treat this as if it is a constant literal and
 334       // prefix it with '#'?
 335       O << *Expr;
 336       break;
 337     }
 338   }
 339 }
 340
 341 void ARMInstPrinter::printThumbLdrLabelOperand(const MCInst *MI, unsigned OpNum,
 342                                                raw_ostream &O) {
 343   const MCOperand &MO1 = MI->getOperand(OpNum);
 344   if (MO1.isExpr()) {
 345     O << *MO1.getExpr();
 346     return;
 347   }
 348
 349   O << markup("<mem:") << "[pc, ";
 350
 351   int32_t OffImm = (int32_t)MO1.getImm();
 352   bool isSub = OffImm < 0;
 353
 354   // Special value for #-0. All others are normal.
 355   if (OffImm == INT32_MIN)
 356     OffImm = 0;
 357   if (isSub) {
 358     O << markup("<imm:")
 359       << "#-" << formatImm(-OffImm)
 360       << markup(">");
 361   } else {
 362     O << markup("<imm:")
 363       << "#" << formatImm(OffImm)
 364       << markup(">");
 365   }
 366   O << "]" << markup(">");
 367 }
 368
 369 // so_reg is a 4-operand unit corresponding to register forms of the A5.1
 370 // "Addressing Mode 1 - Data-processing operands" forms.  This includes:
 371 //    REG 0   0           - e.g. R5
 372 //    REG REG 0,SH_OPC    - e.g. R5, ROR R3
 373 //    REG 0   IMM,SH_OPC  - e.g. R5, LSL #3
 374 void ARMInstPrinter::printSORegRegOperand(const MCInst *MI, unsigned OpNum,
 375                                        raw_ostream &O) {
 376   const MCOperand &MO1 = MI->getOperand(OpNum);
 377   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 378   const MCOperand &MO3 = MI->getOperand(OpNum+2);
 379
 380   printRegName(O, MO1.getReg());
 381
 382   // Print the shift opc.
 383   ARM_AM::ShiftOpc ShOpc = ARM_AM::getSORegShOp(MO3.getImm());
 384   O << ", " << ARM_AM::getShiftOpcStr(ShOpc);
 385   if (ShOpc == ARM_AM::rrx)
 386     return;
 387
 388   O << ' ';
 389   printRegName(O, MO2.getReg());
 390   assert(ARM_AM::getSORegOffset(MO3.getImm()) == 0);
 391 }
 392
 393 void ARMInstPrinter::printSORegImmOperand(const MCInst *MI, unsigned OpNum,
 394                                        raw_ostream &O) {
 395   const MCOperand &MO1 = MI->getOperand(OpNum);
 396   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 397
 398   printRegName(O, MO1.getReg());
 399
 400   // Print the shift opc.
 401   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
 402                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
 403 }
 404
 405
 406 //===--------------------------------------------------------------------===//
 407 // Addressing Mode #2
 408 //===--------------------------------------------------------------------===//
 409
 410 void ARMInstPrinter::printAM2PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 411                                                 raw_ostream &O) {
 412   const MCOperand &MO1 = MI->getOperand(Op);
 413   const MCOperand &MO2 = MI->getOperand(Op+1);
 414   const MCOperand &MO3 = MI->getOperand(Op+2);
 415
 416   O << markup("<mem:") << "[";
 417   printRegName(O, MO1.getReg());
 418
 419   if (!MO2.getReg()) {
 420     if (ARM_AM::getAM2Offset(MO3.getImm())) { // Don't print +0.
 421       O << ", "
 422         << markup("<imm:")
 423         << "#"
 424         << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()))
 425         << ARM_AM::getAM2Offset(MO3.getImm())
 426         << markup(">");
 427     }
 428     O << "]" << markup(">");
 429     return;
 430   }
 431
 432   O << ", ";
 433   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO3.getImm()));
 434   printRegName(O, MO2.getReg());
 435
 436   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO3.getImm()),
 437                    ARM_AM::getAM2Offset(MO3.getImm()), UseMarkup);
 438   O << "]" << markup(">");
 439 }
 440
 441 void ARMInstPrinter::printAddrModeTBB(const MCInst *MI, unsigned Op,
 442                                            raw_ostream &O) {
 443   const MCOperand &MO1 = MI->getOperand(Op);
 444   const MCOperand &MO2 = MI->getOperand(Op+1);
 445   O << markup("<mem:") << "[";
 446   printRegName(O, MO1.getReg());
 447   O << ", ";
 448   printRegName(O, MO2.getReg());
 449   O << "]" << markup(">");
 450 }
 451
 452 void ARMInstPrinter::printAddrModeTBH(const MCInst *MI, unsigned Op,
 453                                            raw_ostream &O) {
 454   const MCOperand &MO1 = MI->getOperand(Op);
 455   const MCOperand &MO2 = MI->getOperand(Op+1);
 456   O << markup("<mem:") << "[";
 457   printRegName(O, MO1.getReg());
 458   O << ", ";
 459   printRegName(O, MO2.getReg());
 460   O << ", lsl " << markup("<imm:") << "#1" << markup(">") << "]" << markup(">");
 461 }
 462
 463 void ARMInstPrinter::printAddrMode2Operand(const MCInst *MI, unsigned Op,
 464                                            raw_ostream &O) {
 465   const MCOperand &MO1 = MI->getOperand(Op);
 466
 467   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 468     printOperand(MI, Op, O);
 469     return;
 470   }
 471
 472 #ifndef NDEBUG
 473   const MCOperand &MO3 = MI->getOperand(Op+2);
 474   unsigned IdxMode = ARM_AM::getAM2IdxMode(MO3.getImm());
 475   assert(IdxMode != ARMII::IndexModePost &&
 476          "Should be pre or offset index op");
 477 #endif
 478
 479   printAM2PreOrOffsetIndexOp(MI, Op, O);
 480 }
 481
 482 void ARMInstPrinter::printAddrMode2OffsetOperand(const MCInst *MI,
 483                                                  unsigned OpNum,
 484                                                  raw_ostream &O) {
 485   const MCOperand &MO1 = MI->getOperand(OpNum);
 486   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 487
 488   if (!MO1.getReg()) {
 489     unsigned ImmOffs = ARM_AM::getAM2Offset(MO2.getImm());
 490     O << markup("<imm:")
 491       << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()))
 492       << ImmOffs
 493       << markup(">");
 494     return;
 495   }
 496
 497   O << ARM_AM::getAddrOpcStr(ARM_AM::getAM2Op(MO2.getImm()));
 498   printRegName(O, MO1.getReg());
 499
 500   printRegImmShift(O, ARM_AM::getAM2ShiftOpc(MO2.getImm()),
 501                    ARM_AM::getAM2Offset(MO2.getImm()), UseMarkup);
 502 }
 503
 504 //===--------------------------------------------------------------------===//
 505 // Addressing Mode #3
 506 //===--------------------------------------------------------------------===//
 507
 508 void ARMInstPrinter::printAM3PreOrOffsetIndexOp(const MCInst *MI, unsigned Op,
 509                                                 raw_ostream &O,
 510                                                 bool AlwaysPrintImm0) {
 511   const MCOperand &MO1 = MI->getOperand(Op);
 512   const MCOperand &MO2 = MI->getOperand(Op+1);
 513   const MCOperand &MO3 = MI->getOperand(Op+2);
 514
 515   O << markup("<mem:") << '[';
 516   printRegName(O, MO1.getReg());
 517
 518   if (MO2.getReg()) {
 519     O << ", " << getAddrOpcStr(ARM_AM::getAM3Op(MO3.getImm()));
 520     printRegName(O, MO2.getReg());
 521     O << ']' << markup(">");
 522     return;
 523   }
 524
 525   //If the op is sub we have to print the immediate even if it is 0
 526   unsigned ImmOffs = ARM_AM::getAM3Offset(MO3.getImm());
 527   ARM_AM::AddrOpc op = ARM_AM::getAM3Op(MO3.getImm());
 528
 529   if (AlwaysPrintImm0 || ImmOffs || (op == ARM_AM::sub)) {
 530     O << ", "
 531       << markup("<imm:")
 532       << "#"
 533       << ARM_AM::getAddrOpcStr(op)
 534       << ImmOffs
 535       << markup(">");
 536   }
 537   O << ']' << markup(">");
 538 }
 539
 540 template <bool AlwaysPrintImm0>
 541 void ARMInstPrinter::printAddrMode3Operand(const MCInst *MI, unsigned Op,
 542                                            raw_ostream &O) {
 543   const MCOperand &MO1 = MI->getOperand(Op);
 544   if (!MO1.isReg()) {   //  For label symbolic references.
 545     printOperand(MI, Op, O);
 546     return;
 547   }
 548
 549   assert(ARM_AM::getAM3IdxMode(MI->getOperand(Op + 2).getImm()) !=
 550              ARMII::IndexModePost &&
 551          "unexpected idxmode");
 552   printAM3PreOrOffsetIndexOp(MI, Op, O, AlwaysPrintImm0);
 553 }
 554
 555 void ARMInstPrinter::printAddrMode3OffsetOperand(const MCInst *MI,
 556                                                  unsigned OpNum,
 557                                                  raw_ostream &O) {
 558   const MCOperand &MO1 = MI->getOperand(OpNum);
 559   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 560
 561   if (MO1.getReg()) {
 562     O << getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm()));
 563     printRegName(O, MO1.getReg());
 564     return;
 565   }
 566
 567   unsigned ImmOffs = ARM_AM::getAM3Offset(MO2.getImm());
 568   O << markup("<imm:")
 569     << '#' << ARM_AM::getAddrOpcStr(ARM_AM::getAM3Op(MO2.getImm())) << ImmOffs
 570     << markup(">");
 571 }
 572
 573 void ARMInstPrinter::printPostIdxImm8Operand(const MCInst *MI,
 574                                              unsigned OpNum,
 575                                              raw_ostream &O) {
 576   const MCOperand &MO = MI->getOperand(OpNum);
 577   unsigned Imm = MO.getImm();
 578   O << markup("<imm:")
 579     << '#' << ((Imm & 256) ? "" : "-") << (Imm & 0xff)
 580     << markup(">");
 581 }
 582
 583 void ARMInstPrinter::printPostIdxRegOperand(const MCInst *MI, unsigned OpNum,
 584                                             raw_ostream &O) {
 585   const MCOperand &MO1 = MI->getOperand(OpNum);
 586   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 587
 588   O << (MO2.getImm() ? "" : "-");
 589   printRegName(O, MO1.getReg());
 590 }
 591
 592 void ARMInstPrinter::printPostIdxImm8s4Operand(const MCInst *MI,
 593                                              unsigned OpNum,
 594                                              raw_ostream &O) {
 595   const MCOperand &MO = MI->getOperand(OpNum);
 596   unsigned Imm = MO.getImm();
 597   O << markup("<imm:")
 598     << '#' << ((Imm & 256) ? "" : "-") << ((Imm & 0xff) << 2)
 599     << markup(">");
 600 }
 601
 602
 603 void ARMInstPrinter::printLdStmModeOperand(const MCInst *MI, unsigned OpNum,
 604                                            raw_ostream &O) {
 605   ARM_AM::AMSubMode Mode = ARM_AM::getAM4SubMode(MI->getOperand(OpNum)
 606                                                  .getImm());
 607   O << ARM_AM::getAMSubModeStr(Mode);
 608 }
 609
 610 template <bool AlwaysPrintImm0>
 611 void ARMInstPrinter::printAddrMode5Operand(const MCInst *MI, unsigned OpNum,
 612                                            raw_ostream &O) {
 613   const MCOperand &MO1 = MI->getOperand(OpNum);
 614   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 615
 616   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
 617     printOperand(MI, OpNum, O);
 618     return;
 619   }
 620
 621   O << markup("<mem:") << "[";
 622   printRegName(O, MO1.getReg());
 623
 624   unsigned ImmOffs = ARM_AM::getAM5Offset(MO2.getImm());
 625   unsigned Op = ARM_AM::getAM5Op(MO2.getImm());
 626   if (AlwaysPrintImm0 || ImmOffs || Op == ARM_AM::sub) {
 627     O << ", "
 628       << markup("<imm:")
 629       << "#"
 630       << ARM_AM::getAddrOpcStr(ARM_AM::getAM5Op(MO2.getImm()))
 631       << ImmOffs * 4
 632       << markup(">");
 633   }
 634   O << "]" << markup(">");
 635 }
 636
 637 void ARMInstPrinter::printAddrMode6Operand(const MCInst *MI, unsigned OpNum,
 638                                            raw_ostream &O) {
 639   const MCOperand &MO1 = MI->getOperand(OpNum);
 640   const MCOperand &MO2 = MI->getOperand(OpNum+1);
 641
 642   O << markup("<mem:") << "[";
 643   printRegName(O, MO1.getReg());
 644   if (MO2.getImm()) {
 645     O << ":" << (MO2.getImm() << 3);
 646   }
 647   O << "]" << markup(">");
 648 }
 649
 650 void ARMInstPrinter::printAddrMode7Operand(const MCInst *MI, unsigned OpNum,
 651                                            raw_ostream &O) {
 652   const MCOperand &MO1 = MI->getOperand(OpNum);
 653   O << markup("<mem:") << "[";
 654   printRegName(O, MO1.getReg());
 655   O << "]" << markup(">");
 656 }
 657
 658 void ARMInstPrinter::printAddrMode6OffsetOperand(const MCInst *MI,
 659                                                  unsigned OpNum,
 660                                                  raw_ostream &O) {
 661   const MCOperand &MO = MI->getOperand(OpNum);
 662   if (MO.getReg() == 0)
 663     O << "!";
 664   else {
 665     O << ", ";
 666     printRegName(O, MO.getReg());
 667   }
 668 }
 669
 670 void ARMInstPrinter::printBitfieldInvMaskImmOperand(const MCInst *MI,
 671                                                     unsigned OpNum,
 672                                                     raw_ostream &O) {
 673   const MCOperand &MO = MI->getOperand(OpNum);
 674   uint32_t v = ~MO.getImm();
 675   int32_t lsb = countTrailingZeros(v);
 676   int32_t width = (32 - countLeadingZeros (v)) - lsb;
 677   assert(MO.isImm() && "Not a valid bf_inv_mask_imm value!");
 678   O << markup("<imm:") << '#' << lsb << markup(">")
 679     << ", "
 680     << markup("<imm:") << '#' << width << markup(">");
 681 }
 682
 683 void ARMInstPrinter::printMemBOption(const MCInst *MI, unsigned OpNum,
 684                                      raw_ostream &O) {
 685   unsigned val = MI->getOperand(OpNum).getImm();
 686   O << ARM_MB::MemBOptToString(val, (getAvailableFeatures() & ARM::HasV8Ops));
 687 }
 688
 689 void ARMInstPrinter::printInstSyncBOption(const MCInst *MI, unsigned OpNum,
 690                                           raw_ostream &O) {
 691   unsigned val = MI->getOperand(OpNum).getImm();
 692   O << ARM_ISB::InstSyncBOptToString(val);
 693 }
 694
 695 void ARMInstPrinter::printShiftImmOperand(const MCInst *MI, unsigned OpNum,
 696                                           raw_ostream &O) {
 697   unsigned ShiftOp = MI->getOperand(OpNum).getImm();
 698   bool isASR = (ShiftOp & (1 << 5)) != 0;
 699   unsigned Amt = ShiftOp & 0x1f;
 700   if (isASR) {
 701     O << ", asr "
 702       << markup("<imm:")
 703       << "#" << (Amt == 0 ? 32 : Amt)
 704       << markup(">");
 705   }
 706   else if (Amt) {
 707     O << ", lsl "
 708       << markup("<imm:")
 709       << "#" << Amt
 710       << markup(">");
 711   }
 712 }
 713
 714 void ARMInstPrinter::printPKHLSLShiftImm(const MCInst *MI, unsigned OpNum,
 715                                          raw_ostream &O) {
 716   unsigned Imm = MI->getOperand(OpNum).getImm();
 717   if (Imm == 0)
 718     return;
 719   assert(Imm > 0 && Imm < 32 && "Invalid PKH shift immediate value!");
 720   O << ", lsl " << markup("<imm:") << "#" << Imm << markup(">");
 721 }
 722
 723 void ARMInstPrinter::printPKHASRShiftImm(const MCInst *MI, unsigned OpNum,
 724                                          raw_ostream &O) {
 725   unsigned Imm = MI->getOperand(OpNum).getImm();
 726   // A shift amount of 32 is encoded as 0.
 727   if (Imm == 0)
 728     Imm = 32;
 729   assert(Imm > 0 && Imm <= 32 && "Invalid PKH shift immediate value!");
 730   O << ", asr " << markup("<imm:") << "#" << Imm << markup(">");
 731 }
 732
 733 void ARMInstPrinter::printRegisterList(const MCInst *MI, unsigned OpNum,
 734                                        raw_ostream &O) {
 735   O << "{";
 736   for (unsigned i = OpNum, e = MI->getNumOperands(); i != e; ++i) {
 737     if (i != OpNum) O << ", ";
 738     printRegName(O, MI->getOperand(i).getReg());
 739   }
 740   O << "}";
 741 }
 742
 743 void ARMInstPrinter::printGPRPairOperand(const MCInst *MI, unsigned OpNum,
 744                                          raw_ostream &O) {
 745   unsigned Reg = MI->getOperand(OpNum).getReg();
 746   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_0));
 747   O << ", ";
 748   printRegName(O, MRI.getSubReg(Reg, ARM::gsub_1));
 749 }
 750
 751
 752 void ARMInstPrinter::printSetendOperand(const MCInst *MI, unsigned OpNum,
 753                                         raw_ostream &O) {
 754   const MCOperand &Op = MI->getOperand(OpNum);
 755   if (Op.getImm())
 756     O << "be";
 757   else
 758     O << "le";
 759 }
 760
 761 void ARMInstPrinter::printCPSIMod(const MCInst *MI, unsigned OpNum,
 762                                   raw_ostream &O) {
 763   const MCOperand &Op = MI->getOperand(OpNum);
 764   O << ARM_PROC::IModToString(Op.getImm());
 765 }
 766
 767 void ARMInstPrinter::printCPSIFlag(const MCInst *MI, unsigned OpNum,
 768                                    raw_ostream &O) {
 769   const MCOperand &Op = MI->getOperand(OpNum);
 770   unsigned IFlags = Op.getImm();
 771   for (int i=2; i >= 0; --i)
 772     if (IFlags & (1 << i))
 773       O << ARM_PROC::IFlagsToString(1 << i);
 774
 775   if (IFlags == 0)
 776     O << "none";
 777 }
 778
 779 void ARMInstPrinter::printMSRMaskOperand(const MCInst *MI, unsigned OpNum,
 780                                          raw_ostream &O) {
 781   const MCOperand &Op = MI->getOperand(OpNum);
 782   unsigned SpecRegRBit = Op.getImm() >> 4;
 783   unsigned Mask = Op.getImm() & 0xf;
 784   uint64_t FeatureBits = getAvailableFeatures();
 785
 786   if (FeatureBits & ARM::FeatureMClass) {
 787     unsigned SYSm = Op.getImm();
 788     unsigned Opcode = MI->getOpcode();
 789
 790     // For writes, handle extended mask bits if the DSP extension is present.
 791     if (Opcode == ARM::t2MSR_M && (FeatureBits & ARM::FeatureDSPThumb2)) {
 792       switch (SYSm) {
 793       case 0x400: O << "apsr_g"; return;
 794       case 0xc00: O << "apsr_nzcvqg"; return;
 795       case 0x401: O << "iapsr_g"; return;
 796       case 0xc01: O << "iapsr_nzcvqg"; return;
 797       case 0x402: O << "eapsr_g"; return;
 798       case 0xc02: O << "eapsr_nzcvqg"; return;
 799       case 0x403: O << "xpsr_g"; return;
 800       case 0xc03: O << "xpsr_nzcvqg"; return;
 801       }
 802     }
 803
 804     // Handle the basic 8-bit mask.
 805     SYSm &= 0xff;
 806
 807     if (Opcode == ARM::t2MSR_M && (FeatureBits & ARM::HasV7Ops)) {
 808       // ARMv7-M deprecates using MSR APSR without a _<bits> qualifier as an
 809       // alias for MSR APSR_nzcvq.
 810       switch (SYSm) {
 811       case 0: O << "apsr_nzcvq"; return;
 812       case 1: O << "iapsr_nzcvq"; return;
 813       case 2: O << "eapsr_nzcvq"; return;
 814       case 3: O << "xpsr_nzcvq"; return;
 815       }
 816     }
 817
 818     switch (SYSm) {
 819     default: llvm_unreachable("Unexpected mask value!");
 820     case  0: O << "apsr"; return;
 821     case  1: O << "iapsr"; return;
 822     case  2: O << "eapsr"; return;
 823     case  3: O << "xpsr"; return;
 824     case  5: O << "ipsr"; return;
 825     case  6: O << "epsr"; return;
 826     case  7: O << "iepsr"; return;
 827     case  8: O << "msp"; return;
 828     case  9: O << "psp"; return;
 829     case 16: O << "primask"; return;
 830     case 17: O << "basepri"; return;
 831     case 18: O << "basepri_max"; return;
 832     case 19: O << "faultmask"; return;
 833     case 20: O << "control"; return;
 834     }
 835   }
 836
 837   // As special cases, CPSR_f, CPSR_s and CPSR_fs prefer printing as
 838   // APSR_nzcvq, APSR_g and APSRnzcvqg, respectively.
 839   if (!SpecRegRBit && (Mask == 8 || Mask == 4 || Mask == 12)) {
 840     O << "APSR_";
 841     switch (Mask) {
 842     default: llvm_unreachable("Unexpected mask value!");
 843     case 4:  O << "g"; return;
 844     case 8:  O << "nzcvq"; return;
 845     case 12: O << "nzcvqg"; return;
 846     }
 847   }
 848
 849   if (SpecRegRBit)
 850     O << "SPSR";
 851   else
 852     O << "CPSR";
 853
 854   if (Mask) {
 855     O << '_';
 856     if (Mask & 8) O << 'f';
 857     if (Mask & 4) O << 's';
 858     if (Mask & 2) O << 'x';
 859     if (Mask & 1) O << 'c';
 860   }
 861 }
 862
 863 void ARMInstPrinter::printBankedRegOperand(const MCInst *MI, unsigned OpNum,
 864                                            raw_ostream &O) {
 865   uint32_t Banked = MI->getOperand(OpNum).getImm();
 866   uint32_t R = (Banked & 0x20) >> 5;
 867   uint32_t SysM = Banked & 0x1f;
 868
 869   // Nothing much we can do about this, the encodings are specified in B9.2.3 of
 870   // the ARM ARM v7C, and are all over the shop.
 871   if (R) {
 872     O << "SPSR_";
 873
 874     switch(SysM) {
 875     case 0x0e: O << "fiq"; return;
 876     case 0x10: O << "irq"; return;
 877     case 0x12: O << "svc"; return;
 878     case 0x14: O << "abt"; return;
 879     case 0x16: O << "und"; return;
 880     case 0x1c: O << "mon"; return;
 881     case 0x1e: O << "hyp"; return;
 882     default: llvm_unreachable("Invalid banked SPSR register");
 883     }
 884   }
 885
 886   assert(!R && "should have dealt with SPSR regs");
 887   const char *RegNames[] = {
 888     "r8_usr", "r9_usr", "r10_usr", "r11_usr", "r12_usr", "sp_usr", "lr_usr", "",
 889     "r8_fiq", "r9_fiq", "r10_fiq", "r11_fiq", "r12_fiq", "sp_fiq", "lr_fiq", "",
 890     "lr_irq", "sp_irq", "lr_svc",  "sp_svc",  "lr_abt",  "sp_abt", "lr_und", "sp_und",
 891     "",       "",       "",        "",        "lr_mon",  "sp_mon", "elr_hyp", "sp_hyp"
 892   };
 893   const char *Name = RegNames[SysM];
 894   assert(Name[0] && "invalid banked register operand");
 895
 896   O << Name;
 897 }
 898
 899 void ARMInstPrinter::printPredicateOperand(const MCInst *MI, unsigned OpNum,
 900                                            raw_ostream &O) {
 901   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 902   // Handle the undefined 15 CC value here for printing so we don't abort().
 903   if ((unsigned)CC == 15)
 904     O << "<und>";
 905   else if (CC != ARMCC::AL)
 906     O << ARMCondCodeToString(CC);
 907 }
 908
 909 void ARMInstPrinter::printMandatoryPredicateOperand(const MCInst *MI,
 910                                                     unsigned OpNum,
 911                                                     raw_ostream &O) {
 912   ARMCC::CondCodes CC = (ARMCC::CondCodes)MI->getOperand(OpNum).getImm();
 913   O << ARMCondCodeToString(CC);
 914 }
 915
 916 void ARMInstPrinter::printSBitModifierOperand(const MCInst *MI, unsigned OpNum,
 917                                               raw_ostream &O) {
 918   if (MI->getOperand(OpNum).getReg()) {
 919     assert(MI->getOperand(OpNum).getReg() == ARM::CPSR &&
 920            "Expect ARM CPSR register!");
 921     O << 's';
 922   }
 923 }
 924
 925 void ARMInstPrinter::printNoHashImmediate(const MCInst *MI, unsigned OpNum,
 926                                           raw_ostream &O) {
 927   O << MI->getOperand(OpNum).getImm();
 928 }
 929
 930 void ARMInstPrinter::printPImmediate(const MCInst *MI, unsigned OpNum,
 931                                      raw_ostream &O) {
 932   O << "p" << MI->getOperand(OpNum).getImm();
 933 }
 934
 935 void ARMInstPrinter::printCImmediate(const MCInst *MI, unsigned OpNum,
 936                                      raw_ostream &O) {
 937   O << "c" << MI->getOperand(OpNum).getImm();
 938 }
 939
 940 void ARMInstPrinter::printCoprocOptionImm(const MCInst *MI, unsigned OpNum,
 941                                           raw_ostream &O) {
 942   O << "{" << MI->getOperand(OpNum).getImm() << "}";
 943 }
 944
 945 void ARMInstPrinter::printPCLabel(const MCInst *MI, unsigned OpNum,
 946                                   raw_ostream &O) {
 947   llvm_unreachable("Unhandled PC-relative pseudo-instruction!");
 948 }
 949
 950 template<unsigned scale>
 951 void ARMInstPrinter::printAdrLabelOperand(const MCInst *MI, unsigned OpNum,
 952                                   raw_ostream &O) {
 953   const MCOperand &MO = MI->getOperand(OpNum);
 954
 955   if (MO.isExpr()) {
 956     O << *MO.getExpr();
 957     return;
 958   }
 959
 960   int32_t OffImm = (int32_t)MO.getImm() << scale;
 961
 962   O << markup("<imm:");
 963   if (OffImm == INT32_MIN)
 964     O << "#-0";
 965   else if (OffImm < 0)
 966     O << "#-" << -OffImm;
 967   else
 968     O << "#" << OffImm;
 969   O << markup(">");
 970 }
 971
 972 void ARMInstPrinter::printThumbS4ImmOperand(const MCInst *MI, unsigned OpNum,
 973                                             raw_ostream &O) {
 974   O << markup("<imm:")
 975     << "#" << formatImm(MI->getOperand(OpNum).getImm() * 4)
 976     << markup(">");
 977 }
 978
 979 void ARMInstPrinter::printThumbSRImm(const MCInst *MI, unsigned OpNum,
 980                                      raw_ostream &O) {
 981   unsigned Imm = MI->getOperand(OpNum).getImm();
 982   O << markup("<imm:")
 983     << "#" << formatImm((Imm == 0 ? 32 : Imm))
 984     << markup(">");
 985 }
 986
 987 void ARMInstPrinter::printThumbITMask(const MCInst *MI, unsigned OpNum,
 988                                       raw_ostream &O) {
 989   // (3 - the number of trailing zeros) is the number of then / else.
 990   unsigned Mask = MI->getOperand(OpNum).getImm();
 991   unsigned Firstcond = MI->getOperand(OpNum-1).getImm();
 992   unsigned CondBit0 = Firstcond & 1;
 993   unsigned NumTZ = countTrailingZeros(Mask);
 994   assert(NumTZ <= 3 && "Invalid IT mask!");
 995   for (unsigned Pos = 3, e = NumTZ; Pos > e; --Pos) {
 996     bool T = ((Mask >> Pos) & 1) == CondBit0;
 997     if (T)
 998       O << 't';
 999     else
1000       O << 'e';
1001   }
1002 }
1003
1004 void ARMInstPrinter::printThumbAddrModeRROperand(const MCInst *MI, unsigned Op,
1005                                                  raw_ostream &O) {
1006   const MCOperand &MO1 = MI->getOperand(Op);
1007   const MCOperand &MO2 = MI->getOperand(Op + 1);
1008
1009   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1010     printOperand(MI, Op, O);
1011     return;
1012   }
1013
1014   O << markup("<mem:") << "[";
1015   printRegName(O, MO1.getReg());
1016   if (unsigned RegNum = MO2.getReg()) {
1017     O << ", ";
1018     printRegName(O, RegNum);
1019   }
1020   O << "]" << markup(">");
1021 }
1022
1023 void ARMInstPrinter::printThumbAddrModeImm5SOperand(const MCInst *MI,
1024                                                     unsigned Op,
1025                                                     raw_ostream &O,
1026                                                     unsigned Scale) {
1027   const MCOperand &MO1 = MI->getOperand(Op);
1028   const MCOperand &MO2 = MI->getOperand(Op + 1);
1029
1030   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1031     printOperand(MI, Op, O);
1032     return;
1033   }
1034
1035   O << markup("<mem:") << "[";
1036   printRegName(O, MO1.getReg());
1037   if (unsigned ImmOffs = MO2.getImm()) {
1038     O << ", "
1039       << markup("<imm:")
1040       << "#" << formatImm(ImmOffs * Scale)
1041       << markup(">");
1042   }
1043   O << "]" << markup(">");
1044 }
1045
1046 void ARMInstPrinter::printThumbAddrModeImm5S1Operand(const MCInst *MI,
1047                                                      unsigned Op,
1048                                                      raw_ostream &O) {
1049   printThumbAddrModeImm5SOperand(MI, Op, O, 1);
1050 }
1051
1052 void ARMInstPrinter::printThumbAddrModeImm5S2Operand(const MCInst *MI,
1053                                                      unsigned Op,
1054                                                      raw_ostream &O) {
1055   printThumbAddrModeImm5SOperand(MI, Op, O, 2);
1056 }
1057
1058 void ARMInstPrinter::printThumbAddrModeImm5S4Operand(const MCInst *MI,
1059                                                      unsigned Op,
1060                                                      raw_ostream &O) {
1061   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1062 }
1063
1064 void ARMInstPrinter::printThumbAddrModeSPOperand(const MCInst *MI, unsigned Op,
1065                                                  raw_ostream &O) {
1066   printThumbAddrModeImm5SOperand(MI, Op, O, 4);
1067 }
1068
1069 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
1070 // register with shift forms.
1071 // REG 0   0           - e.g. R5
1072 // REG IMM, SH_OPC     - e.g. R5, LSL #3
1073 void ARMInstPrinter::printT2SOOperand(const MCInst *MI, unsigned OpNum,
1074                                       raw_ostream &O) {
1075   const MCOperand &MO1 = MI->getOperand(OpNum);
1076   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1077
1078   unsigned Reg = MO1.getReg();
1079   printRegName(O, Reg);
1080
1081   // Print the shift opc.
1082   assert(MO2.isImm() && "Not a valid t2_so_reg value!");
1083   printRegImmShift(O, ARM_AM::getSORegShOp(MO2.getImm()),
1084                    ARM_AM::getSORegOffset(MO2.getImm()), UseMarkup);
1085 }
1086
1087 template <bool AlwaysPrintImm0>
1088 void ARMInstPrinter::printAddrModeImm12Operand(const MCInst *MI, unsigned OpNum,
1089                                                raw_ostream &O) {
1090   const MCOperand &MO1 = MI->getOperand(OpNum);
1091   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1092
1093   if (!MO1.isReg()) {   // FIXME: This is for CP entries, but isn't right.
1094     printOperand(MI, OpNum, O);
1095     return;
1096   }
1097
1098   O << markup("<mem:") << "[";
1099   printRegName(O, MO1.getReg());
1100
1101   int32_t OffImm = (int32_t)MO2.getImm();
1102   bool isSub = OffImm < 0;
1103   // Special value for #-0. All others are normal.
1104   if (OffImm == INT32_MIN)
1105     OffImm = 0;
1106   if (isSub) {
1107     O << ", "
1108       << markup("<imm:")
1109       << "#-" << formatImm(-OffImm)
1110       << markup(">");
1111   }
1112   else if (AlwaysPrintImm0 || OffImm > 0) {
1113     O << ", "
1114       << markup("<imm:")
1115       << "#" << formatImm(OffImm)
1116       << markup(">");
1117   }
1118   O << "]" << markup(">");
1119 }
1120
1121 template<bool AlwaysPrintImm0>
1122 void ARMInstPrinter::printT2AddrModeImm8Operand(const MCInst *MI,
1123                                                 unsigned OpNum,
1124                                                 raw_ostream &O) {
1125   const MCOperand &MO1 = MI->getOperand(OpNum);
1126   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1127
1128   O << markup("<mem:") << "[";
1129   printRegName(O, MO1.getReg());
1130
1131   int32_t OffImm = (int32_t)MO2.getImm();
1132   bool isSub = OffImm < 0;
1133   // Don't print +0.
1134   if (OffImm == INT32_MIN)
1135     OffImm = 0;
1136   if (isSub) {
1137     O << ", "
1138       << markup("<imm:")
1139       << "#-" << -OffImm
1140       << markup(">");
1141   } else if (AlwaysPrintImm0 || OffImm > 0) {
1142     O << ", "
1143       << markup("<imm:")
1144       << "#" << OffImm
1145       << markup(">");
1146   }
1147   O << "]" << markup(">");
1148 }
1149
1150 template<bool AlwaysPrintImm0>
1151 void ARMInstPrinter::printT2AddrModeImm8s4Operand(const MCInst *MI,
1152                                                   unsigned OpNum,
1153                                                   raw_ostream &O) {
1154   const MCOperand &MO1 = MI->getOperand(OpNum);
1155   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1156
1157   if (!MO1.isReg()) {   //  For label symbolic references.
1158     printOperand(MI, OpNum, O);
1159     return;
1160   }
1161
1162   O << markup("<mem:") << "[";
1163   printRegName(O, MO1.getReg());
1164
1165   int32_t OffImm = (int32_t)MO2.getImm();
1166   bool isSub = OffImm < 0;
1167
1168   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1169
1170   // Don't print +0.
1171   if (OffImm == INT32_MIN)
1172     OffImm = 0;
1173   if (isSub) {
1174     O << ", "
1175       << markup("<imm:")
1176       << "#-" << -OffImm
1177       << markup(">");
1178   } else if (AlwaysPrintImm0 || OffImm > 0) {
1179     O << ", "
1180       << markup("<imm:")
1181       << "#" << OffImm
1182       << markup(">");
1183   }
1184   O << "]" << markup(">");
1185 }
1186
1187 void ARMInstPrinter::printT2AddrModeImm0_1020s4Operand(const MCInst *MI,
1188                                                        unsigned OpNum,
1189                                                        raw_ostream &O) {
1190   const MCOperand &MO1 = MI->getOperand(OpNum);
1191   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1192
1193   O << markup("<mem:") << "[";
1194   printRegName(O, MO1.getReg());
1195   if (MO2.getImm()) {
1196     O << ", "
1197       << markup("<imm:")
1198       << "#" << formatImm(MO2.getImm() * 4)
1199       << markup(">");
1200   }
1201   O << "]" << markup(">");
1202 }
1203
1204 void ARMInstPrinter::printT2AddrModeImm8OffsetOperand(const MCInst *MI,
1205                                                       unsigned OpNum,
1206                                                       raw_ostream &O) {
1207   const MCOperand &MO1 = MI->getOperand(OpNum);
1208   int32_t OffImm = (int32_t)MO1.getImm();
1209   O << ", " << markup("<imm:");
1210   if (OffImm == INT32_MIN)
1211     O << "#-0";
1212   else if (OffImm < 0)
1213     O << "#-" << -OffImm;
1214   else
1215     O << "#" << OffImm;
1216   O << markup(">");
1217 }
1218
1219 void ARMInstPrinter::printT2AddrModeImm8s4OffsetOperand(const MCInst *MI,
1220                                                         unsigned OpNum,
1221                                                         raw_ostream &O) {
1222   const MCOperand &MO1 = MI->getOperand(OpNum);
1223   int32_t OffImm = (int32_t)MO1.getImm();
1224
1225   assert(((OffImm & 0x3) == 0) && "Not a valid immediate!");
1226
1227   O << ", " << markup("<imm:");
1228   if (OffImm == INT32_MIN)
1229     O << "#-0";
1230   else if (OffImm < 0)
1231     O << "#-" << -OffImm;
1232   else
1233     O << "#" << OffImm;
1234   O << markup(">");
1235 }
1236
1237 void ARMInstPrinter::printT2AddrModeSoRegOperand(const MCInst *MI,
1238                                                  unsigned OpNum,
1239                                                  raw_ostream &O) {
1240   const MCOperand &MO1 = MI->getOperand(OpNum);
1241   const MCOperand &MO2 = MI->getOperand(OpNum+1);
1242   const MCOperand &MO3 = MI->getOperand(OpNum+2);
1243
1244   O << markup("<mem:") << "[";
1245   printRegName(O, MO1.getReg());
1246
1247   assert(MO2.getReg() && "Invalid so_reg load / store address!");
1248   O << ", ";
1249   printRegName(O, MO2.getReg());
1250
1251   unsigned ShAmt = MO3.getImm();
1252   if (ShAmt) {
1253     assert(ShAmt <= 3 && "Not a valid Thumb2 addressing mode!");
1254     O << ", lsl "
1255       << markup("<imm:")
1256       << "#" << ShAmt
1257       << markup(">");
1258   }
1259   O << "]" << markup(">");
1260 }
1261
1262 void ARMInstPrinter::printFPImmOperand(const MCInst *MI, unsigned OpNum,
1263                                        raw_ostream &O) {
1264   const MCOperand &MO = MI->getOperand(OpNum);
1265   O << markup("<imm:")
1266     << '#' << ARM_AM::getFPImmFloat(MO.getImm())
1267     << markup(">");
1268 }
1269
1270 void ARMInstPrinter::printNEONModImmOperand(const MCInst *MI, unsigned OpNum,
1271                                             raw_ostream &O) {
1272   unsigned EncodedImm = MI->getOperand(OpNum).getImm();
1273   unsigned EltBits;
1274   uint64_t Val = ARM_AM::decodeNEONModImm(EncodedImm, EltBits);
1275   O << markup("<imm:")
1276     << "#0x";
1277   O.write_hex(Val);
1278   O << markup(">");
1279 }
1280
1281 void ARMInstPrinter::printImmPlusOneOperand(const MCInst *MI, unsigned OpNum,
1282                                             raw_ostream &O) {
1283   unsigned Imm = MI->getOperand(OpNum).getImm();
1284   O << markup("<imm:")
1285     << "#" << formatImm(Imm + 1)
1286     << markup(">");
1287 }
1288
1289 void ARMInstPrinter::printRotImmOperand(const MCInst *MI, unsigned OpNum,
1290                                         raw_ostream &O) {
1291   unsigned Imm = MI->getOperand(OpNum).getImm();
1292   if (Imm == 0)
1293     return;
1294   O << ", ror "
1295     << markup("<imm:")
1296     << "#";
1297   switch (Imm) {
1298   default: assert (0 && "illegal ror immediate!");
1299   case 1: O << "8"; break;
1300   case 2: O << "16"; break;
1301   case 3: O << "24"; break;
1302   }
1303   O << markup(">");
1304 }
1305
1306 void ARMInstPrinter::printFBits16(const MCInst *MI, unsigned OpNum,
1307                                   raw_ostream &O) {
1308   O << markup("<imm:")
1309     << "#" << 16 - MI->getOperand(OpNum).getImm()
1310     << markup(">");
1311 }
1312
1313 void ARMInstPrinter::printFBits32(const MCInst *MI, unsigned OpNum,
1314                                   raw_ostream &O) {
1315   O << markup("<imm:")
1316     << "#" << 32 - MI->getOperand(OpNum).getImm()
1317     << markup(">");
1318 }
1319
1320 void ARMInstPrinter::printVectorIndex(const MCInst *MI, unsigned OpNum,
1321                                       raw_ostream &O) {
1322   O << "[" << MI->getOperand(OpNum).getImm() << "]";
1323 }
1324
1325 void ARMInstPrinter::printVectorListOne(const MCInst *MI, unsigned OpNum,
1326                                         raw_ostream &O) {
1327   O << "{";
1328   printRegName(O, MI->getOperand(OpNum).getReg());
1329   O << "}";
1330 }
1331
1332 void ARMInstPrinter::printVectorListTwo(const MCInst *MI, unsigned OpNum,
1333                                           raw_ostream &O) {
1334   unsigned Reg = MI->getOperand(OpNum).getReg();
1335   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1336   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1337   O << "{";
1338   printRegName(O, Reg0);
1339   O << ", ";
1340   printRegName(O, Reg1);
1341   O << "}";
1342 }
1343
1344 void ARMInstPrinter::printVectorListTwoSpaced(const MCInst *MI,
1345                                               unsigned OpNum,
1346                                               raw_ostream &O) {
1347   unsigned Reg = MI->getOperand(OpNum).getReg();
1348   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1349   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1350   O << "{";
1351   printRegName(O, Reg0);
1352   O << ", ";
1353   printRegName(O, Reg1);
1354   O << "}";
1355 }
1356
1357 void ARMInstPrinter::printVectorListThree(const MCInst *MI, unsigned OpNum,
1358                                           raw_ostream &O) {
1359   // Normally, it's not safe to use register enum values directly with
1360   // addition to get the next register, but for VFP registers, the
1361   // sort order is guaranteed because they're all of the form D<n>.
1362   O << "{";
1363   printRegName(O, MI->getOperand(OpNum).getReg());
1364   O << ", ";
1365   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1366   O << ", ";
1367   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1368   O << "}";
1369 }
1370
1371 void ARMInstPrinter::printVectorListFour(const MCInst *MI, unsigned OpNum,
1372                                          raw_ostream &O) {
1373   // Normally, it's not safe to use register enum values directly with
1374   // addition to get the next register, but for VFP registers, the
1375   // sort order is guaranteed because they're all of the form D<n>.
1376   O << "{";
1377   printRegName(O, MI->getOperand(OpNum).getReg());
1378   O << ", ";
1379   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1380   O << ", ";
1381   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1382   O << ", ";
1383   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1384   O << "}";
1385 }
1386
1387 void ARMInstPrinter::printVectorListOneAllLanes(const MCInst *MI,
1388                                                 unsigned OpNum,
1389                                                 raw_ostream &O) {
1390   O << "{";
1391   printRegName(O, MI->getOperand(OpNum).getReg());
1392   O << "[]}";
1393 }
1394
1395 void ARMInstPrinter::printVectorListTwoAllLanes(const MCInst *MI,
1396                                                 unsigned OpNum,
1397                                                 raw_ostream &O) {
1398   unsigned Reg = MI->getOperand(OpNum).getReg();
1399   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1400   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_1);
1401   O << "{";
1402   printRegName(O, Reg0);
1403   O << "[], ";
1404   printRegName(O, Reg1);
1405   O << "[]}";
1406 }
1407
1408 void ARMInstPrinter::printVectorListThreeAllLanes(const MCInst *MI,
1409                                                   unsigned OpNum,
1410                                                   raw_ostream &O) {
1411   // Normally, it's not safe to use register enum values directly with
1412   // addition to get the next register, but for VFP registers, the
1413   // sort order is guaranteed because they're all of the form D<n>.
1414   O << "{";
1415   printRegName(O, MI->getOperand(OpNum).getReg());
1416   O << "[], ";
1417   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1418   O << "[], ";
1419   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1420   O << "[]}";
1421 }
1422
1423 void ARMInstPrinter::printVectorListFourAllLanes(const MCInst *MI,
1424                                                   unsigned OpNum,
1425                                                   raw_ostream &O) {
1426   // Normally, it's not safe to use register enum values directly with
1427   // addition to get the next register, but for VFP registers, the
1428   // sort order is guaranteed because they're all of the form D<n>.
1429   O << "{";
1430   printRegName(O, MI->getOperand(OpNum).getReg());
1431   O << "[], ";
1432   printRegName(O, MI->getOperand(OpNum).getReg() + 1);
1433   O << "[], ";
1434   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1435   O << "[], ";
1436   printRegName(O, MI->getOperand(OpNum).getReg() + 3);
1437   O << "[]}";
1438 }
1439
1440 void ARMInstPrinter::printVectorListTwoSpacedAllLanes(const MCInst *MI,
1441                                                       unsigned OpNum,
1442                                                       raw_ostream &O) {
1443   unsigned Reg = MI->getOperand(OpNum).getReg();
1444   unsigned Reg0 = MRI.getSubReg(Reg, ARM::dsub_0);
1445   unsigned Reg1 = MRI.getSubReg(Reg, ARM::dsub_2);
1446   O << "{";
1447   printRegName(O, Reg0);
1448   O << "[], ";
1449   printRegName(O, Reg1);
1450   O << "[]}";
1451 }
1452
1453 void ARMInstPrinter::printVectorListThreeSpacedAllLanes(const MCInst *MI,
1454                                                         unsigned OpNum,
1455                                                         raw_ostream &O) {
1456   // Normally, it's not safe to use register enum values directly with
1457   // addition to get the next register, but for VFP registers, the
1458   // sort order is guaranteed because they're all of the form D<n>.
1459   O << "{";
1460   printRegName(O, MI->getOperand(OpNum).getReg());
1461   O  << "[], ";
1462   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1463   O << "[], ";
1464   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1465   O << "[]}";
1466 }
1467
1468 void ARMInstPrinter::printVectorListFourSpacedAllLanes(const MCInst *MI,
1469                                                        unsigned OpNum,
1470                                                        raw_ostream &O) {
1471   // Normally, it's not safe to use register enum values directly with
1472   // addition to get the next register, but for VFP registers, the
1473   // sort order is guaranteed because they're all of the form D<n>.
1474   O << "{";
1475   printRegName(O, MI->getOperand(OpNum).getReg());
1476   O << "[], ";
1477   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1478   O << "[], ";
1479   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1480   O << "[], ";
1481   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1482   O << "[]}";
1483 }
1484
1485 void ARMInstPrinter::printVectorListThreeSpaced(const MCInst *MI,
1486                                                 unsigned OpNum,
1487                                                 raw_ostream &O) {
1488   // Normally, it's not safe to use register enum values directly with
1489   // addition to get the next register, but for VFP registers, the
1490   // sort order is guaranteed because they're all of the form D<n>.
1491   O << "{";
1492   printRegName(O, MI->getOperand(OpNum).getReg());
1493   O << ", ";
1494   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1495   O << ", ";
1496   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1497   O << "}";
1498 }
1499
1500 void ARMInstPrinter::printVectorListFourSpaced(const MCInst *MI,
1501                                                 unsigned OpNum,
1502                                                 raw_ostream &O) {
1503   // Normally, it's not safe to use register enum values directly with
1504   // addition to get the next register, but for VFP registers, the
1505   // sort order is guaranteed because they're all of the form D<n>.
1506   O << "{";
1507   printRegName(O, MI->getOperand(OpNum).getReg());
1508   O << ", ";
1509   printRegName(O, MI->getOperand(OpNum).getReg() + 2);
1510   O << ", ";
1511   printRegName(O, MI->getOperand(OpNum).getReg() + 4);
1512   O << ", ";
1513   printRegName(O, MI->getOperand(OpNum).getReg() + 6);
1514   O << "}";
1515 }