lib/Target/ARM/Disassembler/ThumbDisassemblerCore.h

   1 //===- ThumbDisassemblerCore.h - Thumb disassembler helpers -----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code for disassembling a Thumb instr.  It is to be included by
  12 // ARMDisassemblerCore.cpp because it contains the static DisassembleThumbFrm()
  13 // function which acts as the dispatcher to disassemble a Thumb instruction.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 ///////////////////////////////
  18 //                           //
  19 //     Utility Functions     //
  20 //                           //
  21 ///////////////////////////////
  22
  23 // Utilities for 16-bit Thumb instructions.
  24 /*
  25 15 14 13 12 11 10  9  8  7  6  5  4  3  2  1  0
  26                [  tRt ]
  27                       [ tRm ]  [ tRn ]  [ tRd ]
  28                          D  [   Rm   ]  [  Rd ]
  29
  30                       [ imm3]
  31                [    imm5    ]
  32                    i     [    imm5   ]
  33                             [       imm7      ]
  34                          [       imm8         ]
  35                [             imm11            ]
  36
  37             [   cond  ]
  38 */
  39
  40 // Extract tRt: Inst{10-8}.
  41 static inline unsigned getT1tRt(uint32_t insn) {
  42   return slice(insn, 10, 8);
  43 }
  44
  45 // Extract tRm: Inst{8-6}.
  46 static inline unsigned getT1tRm(uint32_t insn) {
  47   return slice(insn, 8, 6);
  48 }
  49
  50 // Extract tRn: Inst{5-3}.
  51 static inline unsigned getT1tRn(uint32_t insn) {
  52   return slice(insn, 5, 3);
  53 }
  54
  55 // Extract tRd: Inst{2-0}.
  56 static inline unsigned getT1tRd(uint32_t insn) {
  57   return slice(insn, 2, 0);
  58 }
  59
  60 // Extract [D:Rd]: Inst{7:2-0}.
  61 static inline unsigned getT1Rd(uint32_t insn) {
  62   return slice(insn, 7, 7) << 3 | slice(insn, 2, 0);
  63 }
  64
  65 // Extract Rm: Inst{6-3}.
  66 static inline unsigned getT1Rm(uint32_t insn) {
  67   return slice(insn, 6, 3);
  68 }
  69
  70 // Extract imm3: Inst{8-6}.
  71 static inline unsigned getT1Imm3(uint32_t insn) {
  72   return slice(insn, 8, 6);
  73 }
  74
  75 // Extract imm5: Inst{10-6}.
  76 static inline unsigned getT1Imm5(uint32_t insn) {
  77   return slice(insn, 10, 6);
  78 }
  79
  80 // Extract i:imm5: Inst{9:7-3}.
  81 static inline unsigned getT1Imm6(uint32_t insn) {
  82   return slice(insn, 9, 9) << 5 | slice(insn, 7, 3);
  83 }
  84
  85 // Extract imm7: Inst{6-0}.
  86 static inline unsigned getT1Imm7(uint32_t insn) {
  87   return slice(insn, 6, 0);
  88 }
  89
  90 // Extract imm8: Inst{7-0}.
  91 static inline unsigned getT1Imm8(uint32_t insn) {
  92   return slice(insn, 7, 0);
  93 }
  94
  95 // Extract imm11: Inst{10-0}.
  96 static inline unsigned getT1Imm11(uint32_t insn) {
  97   return slice(insn, 10, 0);
  98 }
  99
 100 // Extract cond: Inst{11-8}.
 101 static inline unsigned getT1Cond(uint32_t insn) {
 102   return slice(insn, 11, 8);
 103 }
 104
 105 static inline bool IsGPR(unsigned RegClass) {
 106   return RegClass == ARM::GPRRegClassID || RegClass == ARM::rGPRRegClassID;
 107 }
 108
 109 // Utilities for 32-bit Thumb instructions.
 110
 111 // Extract imm4: Inst{19-16}.
 112 static inline unsigned getImm4(uint32_t insn) {
 113   return slice(insn, 19, 16);
 114 }
 115
 116 // Extract imm3: Inst{14-12}.
 117 static inline unsigned getImm3(uint32_t insn) {
 118   return slice(insn, 14, 12);
 119 }
 120
 121 // Extract imm8: Inst{7-0}.
 122 static inline unsigned getImm8(uint32_t insn) {
 123   return slice(insn, 7, 0);
 124 }
 125
 126 // A8.6.61 LDRB (immediate, Thumb) and friends
 127 // +/-: Inst{9}
 128 // imm8: Inst{7-0}
 129 static inline int decodeImm8(uint32_t insn) {
 130   int Offset = getImm8(insn);
 131   return slice(insn, 9, 9) ? Offset : -Offset;
 132 }
 133
 134 // Extract imm12: Inst{11-0}.
 135 static inline unsigned getImm12(uint32_t insn) {
 136   return slice(insn, 11, 0);
 137 }
 138
 139 // A8.6.63 LDRB (literal) and friends
 140 // +/-: Inst{23}
 141 // imm12: Inst{11-0}
 142 static inline int decodeImm12(uint32_t insn) {
 143   int Offset = getImm12(insn);
 144   return slice(insn, 23, 23) ? Offset : -Offset;
 145 }
 146
 147 // Extract imm2: Inst{7-6}.
 148 static inline unsigned getImm2(uint32_t insn) {
 149   return slice(insn, 7, 6);
 150 }
 151
 152 // For BFI, BFC, t2SBFX, and t2UBFX.
 153 // Extract lsb: Inst{14-12:7-6}.
 154 static inline unsigned getLsb(uint32_t insn) {
 155   return getImm3(insn) << 2 | getImm2(insn);
 156 }
 157
 158 // For BFI and BFC.
 159 // Extract msb: Inst{4-0}.
 160 static inline unsigned getMsb(uint32_t insn) {
 161   return slice(insn, 4, 0);
 162 }
 163
 164 // For t2SBFX and t2UBFX.
 165 // Extract widthminus1: Inst{4-0}.
 166 static inline unsigned getWidthMinus1(uint32_t insn) {
 167   return slice(insn, 4, 0);
 168 }
 169
 170 // For t2ADDri12 and t2SUBri12.
 171 // imm12 = i:imm3:imm8;
 172 static inline unsigned getIImm3Imm8(uint32_t insn) {
 173   return slice(insn, 26, 26) << 11 | getImm3(insn) << 8 | getImm8(insn);
 174 }
 175
 176 // For t2MOVi16 and t2MOVTi16.
 177 // imm16 = imm4:i:imm3:imm8;
 178 static inline unsigned getImm16(uint32_t insn) {
 179   return getImm4(insn) << 12 | slice(insn, 26, 26) << 11 |
 180     getImm3(insn) << 8 | getImm8(insn);
 181 }
 182
 183 // Inst{5-4} encodes the shift type.
 184 static inline unsigned getShiftTypeBits(uint32_t insn) {
 185   return slice(insn, 5, 4);
 186 }
 187
 188 // Inst{14-12}:Inst{7-6} encodes the imm5 shift amount.
 189 static inline unsigned getShiftAmtBits(uint32_t insn) {
 190   return getImm3(insn) << 2 | getImm2(insn);
 191 }
 192
 193 // A8.6.17 BFC
 194 // Encoding T1 ARMv6T2, ARMv7
 195 // LLVM-specific encoding for #<lsb> and #<width>
 196 static inline bool getBitfieldInvMask(uint32_t insn, uint32_t &mask) {
 197   uint32_t lsb = getImm3(insn) << 2 | getImm2(insn);
 198   uint32_t msb = getMsb(insn);
 199   uint32_t Val = 0;
 200   if (msb < lsb) {
 201     DEBUG(errs() << "Encoding error: msb < lsb\n");
 202     return false;
 203   }
 204   for (uint32_t i = lsb; i <= msb; ++i)
 205     Val |= (1 << i);
 206   mask = ~Val;
 207   return true;
 208 }
 209
 210 // A8.4 Shifts applied to a register
 211 // A8.4.1 Constant shifts
 212 // A8.4.3 Pseudocode details of instruction-specified shifts and rotates
 213 //
 214 // decodeImmShift() returns the shift amount and the the shift opcode.
 215 // Note that, as of Jan-06-2010, LLVM does not support rrx shifted operands yet.
 216 static inline unsigned decodeImmShift(unsigned bits2, unsigned imm5,
 217                                       ARM_AM::ShiftOpc &ShOp) {
 218
 219   assert(imm5 < 32 && "Invalid imm5 argument");
 220   switch (bits2) {
 221   default: assert(0 && "No such value");
 222   case 0:
 223     ShOp = (imm5 == 0 ? ARM_AM::no_shift : ARM_AM::lsl);
 224     return imm5;
 225   case 1:
 226     ShOp = ARM_AM::lsr;
 227     return (imm5 == 0 ? 32 : imm5);
 228   case 2:
 229     ShOp = ARM_AM::asr;
 230     return (imm5 == 0 ? 32 : imm5);
 231   case 3:
 232     ShOp = (imm5 == 0 ? ARM_AM::rrx : ARM_AM::ror);
 233     return (imm5 == 0 ? 1 : imm5);
 234   }
 235 }
 236
 237 // A6.3.2 Modified immediate constants in Thumb instructions
 238 //
 239 // ThumbExpandImm() returns the modified immediate constant given an imm12 for
 240 // Thumb data-processing instructions with modified immediate.
 241 // See also A6.3.1 Data-processing (modified immediate).
 242 static inline unsigned ThumbExpandImm(unsigned imm12) {
 243   assert(imm12 <= 0xFFF && "Invalid imm12 argument");
 244
 245   // If the leading two bits is 0b00, the modified immediate constant is
 246   // obtained by splatting the low 8 bits into the first byte, every other byte,
 247   // or every byte of a 32-bit value.
 248   //
 249   // Otherwise, a rotate right of '1':imm12<6:0> by the amount imm12<11:7> is
 250   // performed.
 251
 252   if (slice(imm12, 11, 10) == 0) {
 253     unsigned short control = slice(imm12, 9, 8);
 254     unsigned imm8 = slice(imm12, 7, 0);
 255     switch (control) {
 256     default:
 257       assert(0 && "No such value");
 258       return 0;
 259     case 0:
 260       return imm8;
 261     case 1:
 262       return imm8 << 16 | imm8;
 263     case 2:
 264       return imm8 << 24 | imm8 << 8;
 265     case 3:
 266       return imm8 << 24 | imm8 << 16 | imm8 << 8 | imm8;
 267     }
 268   } else {
 269     // A rotate is required.
 270     unsigned Val = 1 << 7 | slice(imm12, 6, 0);
 271     unsigned Amt = slice(imm12, 11, 7);
 272     return ARM_AM::rotr32(Val, Amt);
 273   }
 274 }
 275
 276 static inline int decodeImm32_B_EncodingT3(uint32_t insn) {
 277   bool S = slice(insn, 26, 26);
 278   bool J1 = slice(insn, 13, 13);
 279   bool J2 = slice(insn, 11, 11);
 280   unsigned Imm21 = slice(insn, 21, 16) << 12 | slice(insn, 10, 0) << 1;
 281   if (S) Imm21 |= 1 << 20;
 282   if (J2) Imm21 |= 1 << 19;
 283   if (J1) Imm21 |= 1 << 18;
 284
 285   return SignExtend32<21>(Imm21);
 286 }
 287
 288 static inline int decodeImm32_B_EncodingT4(uint32_t insn) {
 289   unsigned S = slice(insn, 26, 26);
 290   bool I1 = slice(insn, 13, 13) == S;
 291   bool I2 = slice(insn, 11, 11) == S;
 292   unsigned Imm25 = slice(insn, 25, 16) << 12 | slice(insn, 10, 0) << 1;
 293   if (S) Imm25 |= 1 << 24;
 294   if (I1) Imm25 |= 1 << 23;
 295   if (I2) Imm25 |= 1 << 22;
 296
 297   return SignExtend32<25>(Imm25);
 298 }
 299
 300 static inline int decodeImm32_BL(uint32_t insn) {
 301   unsigned S = slice(insn, 26, 26);
 302   bool I1 = slice(insn, 13, 13) == S;
 303   bool I2 = slice(insn, 11, 11) == S;
 304   unsigned Imm25 = slice(insn, 25, 16) << 12 | slice(insn, 10, 0) << 1;
 305   if (S) Imm25 |= 1 << 24;
 306   if (I1) Imm25 |= 1 << 23;
 307   if (I2) Imm25 |= 1 << 22;
 308
 309   return SignExtend32<25>(Imm25);
 310 }
 311
 312 static inline int decodeImm32_BLX(uint32_t insn) {
 313   unsigned S = slice(insn, 26, 26);
 314   bool I1 = slice(insn, 13, 13) == S;
 315   bool I2 = slice(insn, 11, 11) == S;
 316   unsigned Imm25 = slice(insn, 25, 16) << 12 | slice(insn, 10, 1) << 2;
 317   if (S) Imm25 |= 1 << 24;
 318   if (I1) Imm25 |= 1 << 23;
 319   if (I2) Imm25 |= 1 << 22;
 320
 321   return SignExtend32<25>(Imm25);
 322 }
 323
 324 // See, for example, A8.6.221 SXTAB16.
 325 static inline unsigned decodeRotate(uint32_t insn) {
 326   unsigned rotate = slice(insn, 5, 4);
 327   return rotate << 3;
 328 }
 329
 330 ///////////////////////////////////////////////
 331 //                                           //
 332 // Thumb1 instruction disassembly functions. //
 333 //                                           //
 334 ///////////////////////////////////////////////
 335
 336 // See "Utilities for 16-bit Thumb instructions" for register naming convention.
 337
 338 // A6.2.1 Shift (immediate), add, subtract, move, and compare
 339 //
 340 // shift immediate:         tRd CPSR tRn imm5
 341 // add/sub register:        tRd CPSR tRn tRm
 342 // add/sub 3-bit immediate: tRd CPSR tRn imm3
 343 // add/sub 8-bit immediate: tRt CPSR tRt(TIED_TO) imm8
 344 // mov/cmp immediate:       tRt [CPSR] imm8 (CPSR present for mov)
 345 //
 346 // Special case:
 347 // tMOVSr:                  tRd tRn
 348 static bool DisassembleThumb1General(MCInst &MI, unsigned Opcode, uint32_t insn,
 349     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 350
 351   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 352   unsigned &OpIdx = NumOpsAdded;
 353
 354   OpIdx = 0;
 355
 356   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID
 357          && "Invalid arguments");
 358
 359   bool Imm3 = (Opcode == ARM::tADDi3 || Opcode == ARM::tSUBi3);
 360
 361   // Use Rt implies use imm8.
 362   bool UseRt = (Opcode == ARM::tADDi8 || Opcode == ARM::tSUBi8 ||
 363                 Opcode == ARM::tMOVi8 || Opcode == ARM::tCMPi8);
 364
 365   // Add the destination operand.
 366   MI.addOperand(MCOperand::CreateReg(
 367                   getRegisterEnum(B, ARM::tGPRRegClassID,
 368                                   UseRt ? getT1tRt(insn) : getT1tRd(insn))));
 369   ++OpIdx;
 370
 371   // Check whether the next operand to be added is a CCR Register.
 372   if (OpInfo[OpIdx].RegClass == ARM::CCRRegClassID) {
 373     assert(OpInfo[OpIdx].isOptionalDef() && "Optional def operand expected");
 374     MI.addOperand(MCOperand::CreateReg(B->InITBlock() ? 0 : ARM::CPSR));
 375     ++OpIdx;
 376   }
 377
 378   // Check whether the next operand to be added is a Thumb1 Register.
 379   assert(OpIdx < NumOps && "More operands expected");
 380   if (OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID) {
 381     // For UseRt, the reg operand is tied to the first reg operand.
 382     MI.addOperand(MCOperand::CreateReg(
 383                     getRegisterEnum(B, ARM::tGPRRegClassID,
 384                                     UseRt ? getT1tRt(insn) : getT1tRn(insn))));
 385     ++OpIdx;
 386   }
 387
 388   // Special case for tMOVSr.
 389   if (OpIdx == NumOps)
 390     return true;
 391
 392   // The next available operand is either a reg operand or an imm operand.
 393   if (OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID) {
 394     // Three register operand instructions.
 395     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 396                                                        getT1tRm(insn))));
 397   } else {
 398     assert(OpInfo[OpIdx].RegClass < 0 &&
 399            !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()
 400            && "Pure imm operand expected");
 401     MI.addOperand(MCOperand::CreateImm(UseRt ? getT1Imm8(insn)
 402                                              : (Imm3 ? getT1Imm3(insn)
 403                                                      : getT1Imm5(insn))));
 404   }
 405   ++OpIdx;
 406
 407   return true;
 408 }
 409
 410 // A6.2.2 Data-processing
 411 //
 412 // tCMPr, tTST, tCMN: tRd tRn
 413 // tMVN, tRSB:        tRd CPSR tRn
 414 // Others:            tRd CPSR tRd(TIED_TO) tRn
 415 static bool DisassembleThumb1DP(MCInst &MI, unsigned Opcode, uint32_t insn,
 416     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 417
 418   const TargetInstrDesc &TID = ARMInsts[Opcode];
 419   const TargetOperandInfo *OpInfo = TID.OpInfo;
 420   unsigned &OpIdx = NumOpsAdded;
 421
 422   OpIdx = 0;
 423
 424   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 425          (OpInfo[1].RegClass == ARM::CCRRegClassID
 426           || OpInfo[1].RegClass == ARM::tGPRRegClassID)
 427          && "Invalid arguments");
 428
 429   // Add the destination operand.
 430   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 431                                                      getT1tRd(insn))));
 432   ++OpIdx;
 433
 434   // Check whether the next operand to be added is a CCR Register.
 435   if (OpInfo[OpIdx].RegClass == ARM::CCRRegClassID) {
 436     assert(OpInfo[OpIdx].isOptionalDef() && "Optional def operand expected");
 437     MI.addOperand(MCOperand::CreateReg(B->InITBlock() ? 0 : ARM::CPSR));
 438     ++OpIdx;
 439   }
 440
 441   // We have either { tRd(TIED_TO), tRn } or { tRn } remaining.
 442   // Process the TIED_TO operand first.
 443
 444   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID
 445          && "Thumb reg operand expected");
 446   int Idx;
 447   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
 448     // The reg operand is tied to the first reg operand.
 449     MI.addOperand(MI.getOperand(Idx));
 450     ++OpIdx;
 451   }
 452
 453   // Process possible next reg operand.
 454   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID) {
 455     // Add tRn operand.
 456     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 457                                                        getT1tRn(insn))));
 458     ++OpIdx;
 459   }
 460
 461   return true;
 462 }
 463
 464 // A6.2.3 Special data instructions and branch and exchange
 465 //
 466 // tADDhirr: Rd Rd(TIED_TO) Rm
 467 // tCMPhir:  Rd Rm
 468 // tMOVr, tMOVgpr2gpr, tMOVgpr2tgpr, tMOVtgpr2gpr: Rd|tRd Rm|tRn
 469 // tBX_RET: 0 operand
 470 // tBX_RET_vararg: Rm
 471 // tBLXr_r9: Rm
 472 static bool DisassembleThumb1Special(MCInst &MI, unsigned Opcode, uint32_t insn,
 473     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 474
 475   // tBX_RET has 0 operand.
 476   if (NumOps == 0)
 477     return true;
 478
 479   // BX/BLX has 1 reg operand: Rm.
 480   if (NumOps == 1) {
 481     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 482                                                        getT1Rm(insn))));
 483     NumOpsAdded = 1;
 484     return true;
 485   }
 486
 487   const TargetInstrDesc &TID = ARMInsts[Opcode];
 488   const TargetOperandInfo *OpInfo = TID.OpInfo;
 489   unsigned &OpIdx = NumOpsAdded;
 490
 491   OpIdx = 0;
 492
 493   // Add the destination operand.
 494   unsigned RegClass = OpInfo[OpIdx].RegClass;
 495   MI.addOperand(MCOperand::CreateReg(
 496                   getRegisterEnum(B, RegClass,
 497                                   IsGPR(RegClass) ? getT1Rd(insn)
 498                                                   : getT1tRd(insn))));
 499   ++OpIdx;
 500
 501   // We have either { Rd(TIED_TO), Rm } or { Rm|tRn } remaining.
 502   // Process the TIED_TO operand first.
 503
 504   assert(OpIdx < NumOps && "More operands expected");
 505   int Idx;
 506   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
 507     // The reg operand is tied to the first reg operand.
 508     MI.addOperand(MI.getOperand(Idx));
 509     ++OpIdx;
 510   }
 511
 512   // The next reg operand is either Rm or tRn.
 513   assert(OpIdx < NumOps && "More operands expected");
 514   RegClass = OpInfo[OpIdx].RegClass;
 515   MI.addOperand(MCOperand::CreateReg(
 516                   getRegisterEnum(B, RegClass,
 517                                   IsGPR(RegClass) ? getT1Rm(insn)
 518                                                   : getT1tRn(insn))));
 519   ++OpIdx;
 520
 521   return true;
 522 }
 523
 524 // A8.6.59 LDR (literal)
 525 //
 526 // tLDRpci: tRt imm8*4
 527 static bool DisassembleThumb1LdPC(MCInst &MI, unsigned Opcode, uint32_t insn,
 528     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 529
 530   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 531   if (!OpInfo) return false;
 532
 533   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 534          (OpInfo[1].RegClass < 0 &&
 535           !OpInfo[1].isPredicate() &&
 536           !OpInfo[1].isOptionalDef())
 537          && "Invalid arguments");
 538
 539   // Add the destination operand.
 540   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 541                                                      getT1tRt(insn))));
 542
 543   // And the (imm8 << 2) operand.
 544   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn) << 2));
 545
 546   NumOpsAdded = 2;
 547
 548   return true;
 549 }
 550
 551 // Thumb specific addressing modes (see ARMInstrThumb.td):
 552 //
 553 // t_addrmode_rr := reg + reg
 554 //
 555 // t_addrmode_s4 := reg + reg
 556 //                  reg + imm5 * 4
 557 //
 558 // t_addrmode_s2 := reg + reg
 559 //                  reg + imm5 * 2
 560 //
 561 // t_addrmode_s1 := reg + reg
 562 //                  reg + imm5
 563 //
 564 // t_addrmode_sp := sp + imm8 * 4
 565 //
 566
 567 // A8.6.63 LDRB (literal)
 568 // A8.6.79 LDRSB (literal)
 569 // A8.6.75 LDRH (literal)
 570 // A8.6.83 LDRSH (literal)
 571 // A8.6.59 LDR (literal)
 572 //
 573 // These instrs calculate an address from the PC value and an immediate offset.
 574 // Rd Rn=PC (+/-)imm12 (+ if Inst{23} == 0b1)
 575 static bool DisassembleThumb2Ldpci(MCInst &MI, unsigned Opcode,
 576     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 577
 578   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 579   if (!OpInfo) return false;
 580
 581   assert(NumOps >= 2 &&
 582          OpInfo[0].RegClass == ARM::GPRRegClassID &&
 583          OpInfo[1].RegClass < 0 &&
 584          "Expect >= 2 operands, first as reg, and second as imm operand");
 585
 586   // Build the register operand, followed by the (+/-)imm12 immediate.
 587
 588   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 589                                                      decodeRd(insn))));
 590
 591   MI.addOperand(MCOperand::CreateImm(decodeImm12(insn)));
 592
 593   NumOpsAdded = 2;
 594
 595   return true;
 596 }
 597
 598
 599 // A6.2.4 Load/store single data item
 600 //
 601 // Load/Store Register (reg|imm):      tRd tRn imm5 tRm
 602 // Load Register Signed Byte|Halfword: tRd tRn tRm
 603 static bool DisassembleThumb1LdSt(unsigned opA, MCInst &MI, unsigned Opcode,
 604     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 605
 606   const TargetInstrDesc &TID = ARMInsts[Opcode];
 607   const TargetOperandInfo *OpInfo = TID.OpInfo;
 608   unsigned &OpIdx = NumOpsAdded;
 609
 610   // Table A6-5 16-bit Thumb Load/store instructions
 611   // opA = 0b0101 for STR/LDR (register) and friends.
 612   // Otherwise, we have STR/LDR (immediate) and friends.
 613   bool Imm5 = (opA != 5);
 614
 615   assert(NumOps >= 2
 616          && OpInfo[0].RegClass == ARM::tGPRRegClassID
 617          && OpInfo[1].RegClass == ARM::tGPRRegClassID
 618          && "Expect >= 2 operands and first two as thumb reg operands");
 619
 620   // Add the destination reg and the base reg.
 621   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 622                                                      getT1tRd(insn))));
 623   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 624                                                      getT1tRn(insn))));
 625   OpIdx = 2;
 626
 627   // We have either { imm5, tRm } or { tRm } remaining.
 628   // Process the imm5 first.  Note that STR/LDR (register) should skip the imm5
 629   // offset operand for t_addrmode_s[1|2|4].
 630
 631   assert(OpIdx < NumOps && "More operands expected");
 632
 633   if (OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate() &&
 634       !OpInfo[OpIdx].isOptionalDef()) {
 635
 636     MI.addOperand(MCOperand::CreateImm(Imm5 ? getT1Imm5(insn) : 0));
 637     ++OpIdx;
 638   }
 639
 640   // The next reg operand is tRm, the offset.
 641   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID
 642          && "Thumb reg operand expected");
 643   MI.addOperand(MCOperand::CreateReg(
 644                   Imm5 ? 0
 645                        : getRegisterEnum(B, ARM::tGPRRegClassID,
 646                                          getT1tRm(insn))));
 647   ++OpIdx;
 648
 649   return true;
 650 }
 651
 652 // A6.2.4 Load/store single data item
 653 //
 654 // Load/Store Register SP relative: tRt ARM::SP imm8
 655 static bool DisassembleThumb1LdStSP(MCInst &MI, unsigned Opcode, uint32_t insn,
 656     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 657
 658   assert((Opcode == ARM::tLDRspi || Opcode == ARM::tSTRspi)
 659          && "Unexpected opcode");
 660
 661   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 662   if (!OpInfo) return false;
 663
 664   assert(NumOps >= 3 &&
 665          OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 666          OpInfo[1].RegClass == ARM::GPRRegClassID &&
 667          (OpInfo[2].RegClass < 0 &&
 668           !OpInfo[2].isPredicate() &&
 669           !OpInfo[2].isOptionalDef())
 670          && "Invalid arguments");
 671
 672   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 673                                                      getT1tRt(insn))));
 674   MI.addOperand(MCOperand::CreateReg(ARM::SP));
 675   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn)));
 676   NumOpsAdded = 3;
 677   return true;
 678 }
 679
 680 // Table A6-1 16-bit Thumb instruction encoding
 681 // A8.6.10 ADR
 682 //
 683 // tADDrPCi: tRt imm8
 684 static bool DisassembleThumb1AddPCi(MCInst &MI, unsigned Opcode, uint32_t insn,
 685     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 686
 687   assert(Opcode == ARM::tADDrPCi && "Unexpected opcode");
 688
 689   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 690   if (!OpInfo) return false;
 691
 692   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 693          (OpInfo[1].RegClass < 0 &&
 694           !OpInfo[1].isPredicate() &&
 695           !OpInfo[1].isOptionalDef())
 696          && "Invalid arguments");
 697
 698   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 699                                                      getT1tRt(insn))));
 700   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn)));
 701   NumOpsAdded = 2;
 702   return true;
 703 }
 704
 705 // Table A6-1 16-bit Thumb instruction encoding
 706 // A8.6.8 ADD (SP plus immediate)
 707 //
 708 // tADDrSPi: tRt ARM::SP imm8
 709 static bool DisassembleThumb1AddSPi(MCInst &MI, unsigned Opcode, uint32_t insn,
 710     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 711
 712   assert(Opcode == ARM::tADDrSPi && "Unexpected opcode");
 713
 714   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 715   if (!OpInfo) return false;
 716
 717   assert(NumOps >= 3 &&
 718          OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 719          OpInfo[1].RegClass == ARM::GPRRegClassID &&
 720          (OpInfo[2].RegClass < 0 &&
 721           !OpInfo[2].isPredicate() &&
 722           !OpInfo[2].isOptionalDef())
 723          && "Invalid arguments");
 724
 725   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 726                                                      getT1tRt(insn))));
 727   MI.addOperand(MCOperand::CreateReg(ARM::SP));
 728   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn)));
 729   NumOpsAdded = 3;
 730   return true;
 731 }
 732
 733 // tPUSH, tPOP: Pred-Imm Pred-CCR register_list
 734 //
 735 // where register_list = low registers + [lr] for PUSH or
 736 //                       low registers + [pc] for POP
 737 //
 738 // "low registers" is specified by Inst{7-0}
 739 // lr|pc is specified by Inst{8}
 740 static bool DisassembleThumb1PushPop(MCInst &MI, unsigned Opcode, uint32_t insn,
 741     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 742
 743   assert((Opcode == ARM::tPUSH || Opcode == ARM::tPOP) && "Unexpected opcode");
 744
 745   unsigned &OpIdx = NumOpsAdded;
 746
 747   // Handling the two predicate operands before the reglist.
 748   if (B->DoPredicateOperands(MI, Opcode, insn, NumOps))
 749     OpIdx += 2;
 750   else {
 751     DEBUG(errs() << "Expected predicate operands not found.\n");
 752     return false;
 753   }
 754
 755   unsigned RegListBits = slice(insn, 8, 8) << (Opcode == ARM::tPUSH ? 14 : 15)
 756     | slice(insn, 7, 0);
 757
 758   // Fill the variadic part of reglist.
 759   for (unsigned i = 0; i < 16; ++i) {
 760     if ((RegListBits >> i) & 1) {
 761       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 762                                                          i)));
 763       ++OpIdx;
 764     }
 765   }
 766
 767   return true;
 768 }
 769
 770 // A6.2.5 Miscellaneous 16-bit instructions
 771 // Delegate to DisassembleThumb1PushPop() for tPUSH & tPOP.
 772 //
 773 // tADDspi, tSUBspi: ARM::SP ARM::SP(TIED_TO) imm7
 774 // t2IT:             firstcond=Inst{7-4} mask=Inst{3-0}
 775 // tCBNZ, tCBZ:      tRd imm6*2
 776 // tBKPT:            imm8
 777 // tNOP, tSEV, tYIELD, tWFE, tWFI:
 778 //   no operand (except predicate pair)
 779 // tSETENDBE, tSETENDLE, :
 780 //   no operand
 781 // Others:           tRd tRn
 782 static bool DisassembleThumb1Misc(MCInst &MI, unsigned Opcode, uint32_t insn,
 783     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 784
 785   if (NumOps == 0)
 786     return true;
 787
 788   if (Opcode == ARM::tPUSH || Opcode == ARM::tPOP)
 789     return DisassembleThumb1PushPop(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 790
 791   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 792
 793   // Predicate operands are handled elsewhere.
 794   if (NumOps == 2 &&
 795       OpInfo[0].isPredicate() && OpInfo[1].isPredicate() &&
 796       OpInfo[0].RegClass < 0 && OpInfo[1].RegClass == ARM::CCRRegClassID) {
 797     return true;
 798   }
 799
 800   if (Opcode == ARM::tADDspi || Opcode == ARM::tSUBspi) {
 801     // Special case handling for tADDspi and tSUBspi.
 802     // A8.6.8 ADD (SP plus immediate) & A8.6.215 SUB (SP minus immediate)
 803     MI.addOperand(MCOperand::CreateReg(ARM::SP));
 804     MI.addOperand(MCOperand::CreateReg(ARM::SP));
 805     MI.addOperand(MCOperand::CreateImm(getT1Imm7(insn)));
 806     NumOpsAdded = 3;
 807     return true;
 808   }
 809
 810   if (Opcode == ARM::t2IT) {
 811     // Special case handling for If-Then.
 812     // A8.6.50 IT
 813     // Tag the (firstcond[0] bit << 4) along with mask.
 814
 815     // firstcond
 816     MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 4)));
 817
 818     // firstcond[0] and mask
 819     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 820     NumOpsAdded = 2;
 821     return true;
 822   }
 823
 824   if (Opcode == ARM::tBKPT) {
 825     MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn))); // breakpoint value
 826     NumOpsAdded = 1;
 827     return true;
 828   }
 829
 830   // CPS has a singleton $opt operand that contains the following information:
 831   // The first op would be 0b10 as enable and 0b11 as disable in regular ARM,
 832   // but in Thumb it's is 0 as enable and 1 as disable. So map it to ARM's
 833   // default one. The second get the AIF flags from Inst{2-0}.
 834   if (Opcode == ARM::tCPS) {
 835     MI.addOperand(MCOperand::CreateImm(2 + slice(insn, 4, 4)));
 836     MI.addOperand(MCOperand::CreateImm(slice(insn, 2, 0)));
 837     NumOpsAdded = 2;
 838     return true;
 839   }
 840
 841   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 842          (OpInfo[1].RegClass < 0 || OpInfo[1].RegClass==ARM::tGPRRegClassID)
 843          && "Expect >=2 operands");
 844
 845   // Add the destination operand.
 846   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 847                                                      getT1tRd(insn))));
 848
 849   if (OpInfo[1].RegClass == ARM::tGPRRegClassID) {
 850     // Two register instructions.
 851     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 852                                                        getT1tRn(insn))));
 853   } else {
 854     // CBNZ, CBZ
 855     assert((Opcode == ARM::tCBNZ || Opcode == ARM::tCBZ) &&"Unexpected opcode");
 856     MI.addOperand(MCOperand::CreateImm(getT1Imm6(insn) * 2));
 857   }
 858
 859   NumOpsAdded = 2;
 860
 861   return true;
 862 }
 863
 864 // A8.6.53  LDM / LDMIA
 865 // A8.6.189 STM / STMIA
 866 //
 867 // tLDMIA_UPD/tSTMIA_UPD: tRt tRt AM4ModeImm Pred-Imm Pred-CCR register_list
 868 // tLDMIA:                tRt AM4ModeImm Pred-Imm Pred-CCR register_list
 869 static bool DisassembleThumb1LdStMul(bool Ld, MCInst &MI, unsigned Opcode,
 870                                      uint32_t insn, unsigned short NumOps,
 871                                      unsigned &NumOpsAdded, BO B) {
 872   assert((Opcode == ARM::tLDMIA || Opcode == ARM::tLDMIA_UPD ||
 873           Opcode == ARM::tSTMIA_UPD) && "Unexpected opcode");
 874
 875   unsigned tRt = getT1tRt(insn);
 876   NumOpsAdded = 0;
 877
 878   // WB register, if necessary.
 879   if (Opcode == ARM::tLDMIA_UPD || Opcode == ARM::tSTMIA_UPD) {
 880     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 881                                                        tRt)));
 882     ++NumOpsAdded;
 883   }
 884
 885   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 886                                                      tRt)));
 887   ++NumOpsAdded;
 888
 889   // Handling the two predicate operands before the reglist.
 890   if (B->DoPredicateOperands(MI, Opcode, insn, NumOps)) {
 891     NumOpsAdded += 2;
 892   } else {
 893     DEBUG(errs() << "Expected predicate operands not found.\n");
 894     return false;
 895   }
 896
 897   unsigned RegListBits = slice(insn, 7, 0);
 898
 899   // Fill the variadic part of reglist.
 900   for (unsigned i = 0; i < 8; ++i)
 901     if ((RegListBits >> i) & 1) {
 902       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 903                                                          i)));
 904       ++NumOpsAdded;
 905     }
 906
 907   return true;
 908 }
 909
 910 static bool DisassembleThumb1LdMul(MCInst &MI, unsigned Opcode, uint32_t insn,
 911     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 912   return DisassembleThumb1LdStMul(true, MI, Opcode, insn, NumOps, NumOpsAdded,
 913                                   B);
 914 }
 915
 916 static bool DisassembleThumb1StMul(MCInst &MI, unsigned Opcode, uint32_t insn,
 917     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 918   return DisassembleThumb1LdStMul(false, MI, Opcode, insn, NumOps, NumOpsAdded,
 919                                   B);
 920 }
 921
 922 // A8.6.16 B Encoding T1
 923 // cond = Inst{11-8} & imm8 = Inst{7-0}
 924 // imm32 = SignExtend(imm8:'0', 32)
 925 //
 926 // tBcc: offset Pred-Imm Pred-CCR
 927 // tSVC: imm8 Pred-Imm Pred-CCR
 928 // tTRAP: 0 operand (early return)
 929 static bool DisassembleThumb1CondBr(MCInst &MI, unsigned Opcode, uint32_t insn,
 930     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 931
 932   if (Opcode == ARM::tTRAP)
 933     return true;
 934
 935   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 936   if (!OpInfo) return false;
 937
 938   assert(NumOps == 3 && OpInfo[0].RegClass < 0 &&
 939          OpInfo[1].isPredicate() && OpInfo[2].RegClass == ARM::CCRRegClassID
 940          && "Exactly 3 operands expected");
 941
 942   unsigned Imm8 = getT1Imm8(insn);
 943   MI.addOperand(MCOperand::CreateImm(
 944                   Opcode == ARM::tBcc ? SignExtend32<9>(Imm8 << 1) + 4
 945                                       : (int)Imm8));
 946
 947   // Predicate operands by ARMBasicMCBuilder::TryPredicateAndSBitModifier().
 948   NumOpsAdded = 1;
 949
 950   return true;
 951 }
 952
 953 // A8.6.16 B Encoding T2
 954 // imm11 = Inst{10-0}
 955 // imm32 = SignExtend(imm11:'0', 32)
 956 //
 957 // tB: offset
 958 static bool DisassembleThumb1Br(MCInst &MI, unsigned Opcode, uint32_t insn,
 959     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 960
 961   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 962   if (!OpInfo) return false;
 963
 964   assert(NumOps == 1 && OpInfo[0].RegClass < 0 && "1 imm operand expected");
 965
 966   unsigned Imm11 = getT1Imm11(insn);
 967
 968   // When executing a Thumb instruction, PC reads as the address of the current
 969   // instruction plus 4.  The assembler subtracts 4 from the difference between
 970   // the branch instruction and the target address, disassembler has to add 4 to
 971   // to compensate.
 972   MI.addOperand(MCOperand::CreateImm(SignExtend32<12>(Imm11 << 1) + 4));
 973
 974   NumOpsAdded = 1;
 975
 976   return true;
 977
 978 }
 979
 980 // See A6.2 16-bit Thumb instruction encoding for instruction classes
 981 // corresponding to op.
 982 //
 983 // Table A6-1 16-bit Thumb instruction encoding (abridged)
 984 // op    Instruction or instruction class
 985 // ------  --------------------------------------------------------------------
 986 // 00xxxx  Shift (immediate), add, subtract, move, and compare on page A6-7
 987 // 010000  Data-processing on page A6-8
 988 // 010001  Special data instructions and branch and exchange on page A6-9
 989 // 01001x  Load from Literal Pool, see LDR (literal) on page A8-122
 990 // 0101xx  Load/store single data item on page A6-10
 991 // 011xxx
 992 // 100xxx
 993 // 10100x  Generate PC-relative address, see ADR on page A8-32
 994 // 10101x  Generate SP-relative address, see ADD (SP plus immediate) on
 995 //         page A8-28
 996 // 1011xx  Miscellaneous 16-bit instructions on page A6-11
 997 // 11000x  Store multiple registers, see STM / STMIA / STMEA on page A8-374
 998 // 11001x  Load multiple registers, see LDM / LDMIA / LDMFD on page A8-110 a
 999 // 1101xx  Conditional branch, and Supervisor Call on page A6-13
1000 // 11100x  Unconditional Branch, see B on page A8-44
1001 //
1002 static bool DisassembleThumb1(uint16_t op, MCInst &MI, unsigned Opcode,
1003     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1004
1005   unsigned op1 = slice(op, 5, 4);
1006   unsigned op2 = slice(op, 3, 2);
1007   unsigned op3 = slice(op, 1, 0);
1008   unsigned opA = slice(op, 5, 2);
1009   switch (op1) {
1010   case 0:
1011     // A6.2.1 Shift (immediate), add, subtract, move, and compare
1012     return DisassembleThumb1General(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1013   case 1:
1014     switch (op2) {
1015     case 0:
1016       switch (op3) {
1017       case 0:
1018         // A6.2.2 Data-processing
1019         return DisassembleThumb1DP(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1020       case 1:
1021         // A6.2.3 Special data instructions and branch and exchange
1022         return DisassembleThumb1Special(MI, Opcode, insn, NumOps, NumOpsAdded,
1023                                         B);
1024       default:
1025         // A8.6.59 LDR (literal)
1026         return DisassembleThumb1LdPC(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1027       }
1028       break;
1029     default:
1030       // A6.2.4 Load/store single data item
1031       return DisassembleThumb1LdSt(opA, MI, Opcode, insn, NumOps, NumOpsAdded,
1032                                    B);
1033       break;
1034     }
1035     break;
1036   case 2:
1037     switch (op2) {
1038     case 0:
1039       // A6.2.4 Load/store single data item
1040       return DisassembleThumb1LdSt(opA, MI, Opcode, insn, NumOps, NumOpsAdded,
1041                                    B);
1042     case 1:
1043       // A6.2.4 Load/store single data item
1044       return DisassembleThumb1LdStSP(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1045     case 2:
1046       if (op3 <= 1) {
1047         // A8.6.10 ADR
1048         return DisassembleThumb1AddPCi(MI, Opcode, insn, NumOps, NumOpsAdded,
1049                                        B);
1050       } else {
1051         // A8.6.8 ADD (SP plus immediate)
1052         return DisassembleThumb1AddSPi(MI, Opcode, insn, NumOps, NumOpsAdded,
1053                                        B);
1054       }
1055     default:
1056       // A6.2.5 Miscellaneous 16-bit instructions
1057       return DisassembleThumb1Misc(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1058     }
1059     break;
1060   case 3:
1061     switch (op2) {
1062     case 0:
1063       if (op3 <= 1) {
1064         // A8.6.189 STM / STMIA / STMEA
1065         return DisassembleThumb1StMul(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1066       } else {
1067         // A8.6.53 LDM / LDMIA / LDMFD
1068         return DisassembleThumb1LdMul(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1069       }
1070     case 1:
1071       // A6.2.6 Conditional branch, and Supervisor Call
1072       return DisassembleThumb1CondBr(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1073     case 2:
1074       // Unconditional Branch, see B on page A8-44
1075       return DisassembleThumb1Br(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1076     default:
1077       assert(0 && "Unreachable code");
1078       break;
1079     }
1080     break;
1081   default:
1082     assert(0 && "Unreachable code");
1083     break;
1084   }
1085
1086   return false;
1087 }
1088
1089 ///////////////////////////////////////////////
1090 //                                           //
1091 // Thumb2 instruction disassembly functions. //
1092 //                                           //
1093 ///////////////////////////////////////////////
1094
1095 ///////////////////////////////////////////////////////////
1096 //                                                       //
1097 // Note: the register naming follows the ARM convention! //
1098 //                                                       //
1099 ///////////////////////////////////////////////////////////
1100
1101 static inline bool Thumb2SRSOpcode(unsigned Opcode) {
1102   switch (Opcode) {
1103   default:
1104     return false;
1105   case ARM::t2SRSDBW: case ARM::t2SRSDB:
1106   case ARM::t2SRSIAW: case ARM::t2SRSIA:
1107     return true;
1108   }
1109 }
1110
1111 static inline bool Thumb2RFEOpcode(unsigned Opcode) {
1112   switch (Opcode) {
1113   default:
1114     return false;
1115   case ARM::t2RFEDBW: case ARM::t2RFEDB:
1116   case ARM::t2RFEIAW: case ARM::t2RFEIA:
1117     return true;
1118   }
1119 }
1120
1121 // t2SRS[IA|DB]W/t2SRS[IA|DB]: mode_imm = Inst{4-0}
1122 static bool DisassembleThumb2SRS(MCInst &MI, unsigned Opcode, uint32_t insn,
1123     unsigned short NumOps, unsigned &NumOpsAdded) {
1124   MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
1125   NumOpsAdded = 1;
1126   return true;
1127 }
1128
1129 // t2RFE[IA|DB]W/t2RFE[IA|DB]: Rn
1130 static bool DisassembleThumb2RFE(MCInst &MI, unsigned Opcode, uint32_t insn,
1131     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1132   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1133                                                      decodeRn(insn))));
1134   NumOpsAdded = 1;
1135   return true;
1136 }
1137
1138 static bool DisassembleThumb2LdStMul(MCInst &MI, unsigned Opcode, uint32_t insn,
1139     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1140
1141   if (Thumb2SRSOpcode(Opcode))
1142     return DisassembleThumb2SRS(MI, Opcode, insn, NumOps, NumOpsAdded);
1143
1144   if (Thumb2RFEOpcode(Opcode))
1145     return DisassembleThumb2RFE(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1146
1147   assert((Opcode == ARM::t2LDMIA || Opcode == ARM::t2LDMIA_UPD ||
1148           Opcode == ARM::t2LDMDB || Opcode == ARM::t2LDMDB_UPD ||
1149           Opcode == ARM::t2STMIA || Opcode == ARM::t2STMIA_UPD ||
1150           Opcode == ARM::t2STMDB || Opcode == ARM::t2STMDB_UPD)
1151          && "Unexpected opcode");
1152   assert(NumOps >= 5 && "Thumb2 LdStMul expects NumOps >= 5");
1153
1154   NumOpsAdded = 0;
1155
1156   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1157
1158   // Writeback to base.
1159   if (Opcode == ARM::t2LDMIA_UPD || Opcode == ARM::t2LDMDB_UPD ||
1160       Opcode == ARM::t2STMIA_UPD || Opcode == ARM::t2STMDB_UPD) {
1161     MI.addOperand(MCOperand::CreateReg(Base));
1162     ++NumOpsAdded;
1163   }
1164
1165   MI.addOperand(MCOperand::CreateReg(Base));
1166   ++NumOpsAdded;
1167
1168   // Handling the two predicate operands before the reglist.
1169   if (B->DoPredicateOperands(MI, Opcode, insn, NumOps)) {
1170     NumOpsAdded += 2;
1171   } else {
1172     DEBUG(errs() << "Expected predicate operands not found.\n");
1173     return false;
1174   }
1175
1176   unsigned RegListBits = insn & ((1 << 16) - 1);
1177
1178   // Fill the variadic part of reglist.
1179   for (unsigned i = 0; i < 16; ++i)
1180     if ((RegListBits >> i) & 1) {
1181       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1182                                                          i)));
1183       ++NumOpsAdded;
1184     }
1185
1186   return true;
1187 }
1188
1189 // t2LDREX: Rd Rn
1190 // t2LDREXD: Rd Rs Rn
1191 // t2LDREXB, t2LDREXH: Rd Rn
1192 // t2STREX: Rs Rd Rn
1193 // t2STREXD: Rm Rd Rs Rn
1194 // t2STREXB, t2STREXH: Rm Rd Rn
1195 static bool DisassembleThumb2LdStEx(MCInst &MI, unsigned Opcode, uint32_t insn,
1196     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1197
1198   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1199   if (!OpInfo) return false;
1200
1201   unsigned &OpIdx = NumOpsAdded;
1202
1203   OpIdx = 0;
1204
1205   assert(NumOps >= 2
1206          && OpInfo[0].RegClass == ARM::GPRRegClassID
1207          && OpInfo[1].RegClass == ARM::GPRRegClassID
1208          && "Expect >=2 operands and first two as reg operands");
1209
1210   bool isStore = (ARM::t2STREX <= Opcode && Opcode <= ARM::t2STREXH);
1211   bool isSW = (Opcode == ARM::t2LDREX || Opcode == ARM::t2STREX);
1212   bool isDW = (Opcode == ARM::t2LDREXD || Opcode == ARM::t2STREXD);
1213
1214   // Add the destination operand for store.
1215   if (isStore) {
1216     MI.addOperand(MCOperand::CreateReg(
1217                     getRegisterEnum(B, ARM::GPRRegClassID,
1218                                     isSW ? decodeRs(insn) : decodeRm(insn))));
1219     ++OpIdx;
1220   }
1221
1222   // Source operand for store and destination operand for load.
1223   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1224                                                      decodeRd(insn))));
1225   ++OpIdx;
1226
1227   // Thumb2 doubleword complication: with an extra source/destination operand.
1228   if (isDW) {
1229     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1230                                                        decodeRs(insn))));
1231     ++OpIdx;
1232   }
1233
1234   // Finally add the pointer operand.
1235   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1236                                                      decodeRn(insn))));
1237   ++OpIdx;
1238
1239   return true;
1240 }
1241
1242 // LLVM, as of Jan-05-2010, does not output <Rt2>, i.e., Rs, in the asm.
1243 // Whereas the ARM Arch. Manual does not require that t2 = t+1 like in ARM ISA.
1244 //
1245 // t2LDRDi8: Rd Rs Rn imm8s4 (offset mode)
1246 // t2LDRDpci: Rd Rs imm8s4 (Not decoded, prefer the generic t2LDRDi8 version)
1247 // t2STRDi8: Rd Rs Rn imm8s4 (offset mode)
1248 //
1249 // Ditto for t2LDRD_PRE, t2LDRD_POST, t2STRD_PRE, t2STRD_POST, which are for
1250 // disassembly only and do not have a tied_to writeback base register operand.
1251 static bool DisassembleThumb2LdStDual(MCInst &MI, unsigned Opcode,
1252     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1253
1254   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1255   if (!OpInfo) return false;
1256
1257   assert(NumOps >= 4
1258          && OpInfo[0].RegClass == ARM::GPRRegClassID
1259          && OpInfo[1].RegClass == ARM::GPRRegClassID
1260          && OpInfo[2].RegClass == ARM::GPRRegClassID
1261          && OpInfo[3].RegClass < 0
1262          && "Expect >= 4 operands and first 3 as reg operands");
1263
1264   // Add the <Rt> <Rt2> operands.
1265   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1266                                                      decodeRd(insn))));
1267   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1268                                                      decodeRs(insn))));
1269   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1270                                                      decodeRn(insn))));
1271
1272   // Finally add (+/-)imm8*4, depending on the U bit.
1273   int Offset = getImm8(insn) * 4;
1274   if (getUBit(insn) == 0)
1275     Offset = -Offset;
1276   MI.addOperand(MCOperand::CreateImm(Offset));
1277   NumOpsAdded = 4;
1278
1279   return true;
1280 }
1281
1282 // t2TBB, t2TBH: Rn Rm Pred-Imm Pred-CCR
1283 static bool DisassembleThumb2TB(MCInst &MI, unsigned Opcode,
1284     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1285
1286   assert(NumOps >= 2 && "Expect >= 2 operands");
1287
1288   // The generic version of TBB/TBH needs a base register.
1289   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1290                                                      decodeRn(insn))));
1291   // Add the index register.
1292   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1293                                                      decodeRm(insn))));
1294   NumOpsAdded = 2;
1295
1296   return true;
1297 }
1298
1299 static inline bool Thumb2ShiftOpcode(unsigned Opcode) {
1300   switch (Opcode) {
1301   default:
1302     return false;
1303   case ARM::t2MOVCClsl: case ARM::t2MOVCClsr:
1304   case ARM::t2MOVCCasr: case ARM::t2MOVCCror:
1305   case ARM::t2LSLri:    case ARM::t2LSRri:
1306   case ARM::t2ASRri:    case ARM::t2RORri:
1307     return true;
1308   }
1309 }
1310
1311 // A6.3.11 Data-processing (shifted register)
1312 //
1313 // Two register operands (Rn=0b1111 no 1st operand reg): Rs Rm
1314 // Two register operands (Rs=0b1111 no dst operand reg): Rn Rm
1315 // Three register operands: Rs Rn Rm
1316 // Three register operands: (Rn=0b1111 Conditional Move) Rs Ro(TIED_TO) Rm
1317 //
1318 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
1319 // register with shift forms: (Rm, ConstantShiftSpecifier).
1320 // Constant shift specifier: Imm = (ShOp | ShAmt<<3).
1321 //
1322 // There are special instructions, like t2MOVsra_flag and t2MOVsrl_flag, which
1323 // only require two register operands: Rd, Rm in ARM Reference Manual terms, and
1324 // nothing else, because the shift amount is already specified.
1325 // Similar case holds for t2MOVrx, t2ADDrr, ..., etc.
1326 static bool DisassembleThumb2DPSoReg(MCInst &MI, unsigned Opcode, uint32_t insn,
1327     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1328
1329   const TargetInstrDesc &TID = ARMInsts[Opcode];
1330   const TargetOperandInfo *OpInfo = TID.OpInfo;
1331   unsigned &OpIdx = NumOpsAdded;
1332
1333   // Special case handling.
1334   if (Opcode == ARM::t2BR_JT) {
1335     assert(NumOps == 4
1336            && OpInfo[0].RegClass == ARM::GPRRegClassID
1337            && OpInfo[1].RegClass == ARM::GPRRegClassID
1338            && OpInfo[2].RegClass < 0
1339            && OpInfo[3].RegClass < 0
1340            && "Exactly 4 operands expect and first two as reg operands");
1341     // Only need to populate the src reg operand.
1342     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1343                                                        decodeRm(insn))));
1344     MI.addOperand(MCOperand::CreateReg(0));
1345     MI.addOperand(MCOperand::CreateImm(0));
1346     MI.addOperand(MCOperand::CreateImm(0));
1347     NumOpsAdded = 4;
1348     return true;
1349   }
1350
1351   OpIdx = 0;
1352
1353   assert(NumOps >= 2
1354          && (OpInfo[0].RegClass == ARM::GPRRegClassID ||
1355              OpInfo[0].RegClass == ARM::rGPRRegClassID)
1356          && (OpInfo[1].RegClass == ARM::GPRRegClassID ||
1357              OpInfo[1].RegClass == ARM::rGPRRegClassID)
1358          && "Expect >= 2 operands and first two as reg operands");
1359
1360   bool ThreeReg = (NumOps > 2 && (OpInfo[2].RegClass == ARM::GPRRegClassID ||
1361                                   OpInfo[2].RegClass == ARM::rGPRRegClassID));
1362   bool NoDstReg = (decodeRs(insn) == 0xF);
1363
1364   // Build the register operands, followed by the constant shift specifier.
1365
1366   MI.addOperand(MCOperand::CreateReg(
1367                   getRegisterEnum(B, OpInfo[0].RegClass,
1368                                   NoDstReg ? decodeRn(insn) : decodeRs(insn))));
1369   ++OpIdx;
1370
1371   if (ThreeReg) {
1372     int Idx;
1373     if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
1374       // Process tied_to operand constraint.
1375       MI.addOperand(MI.getOperand(Idx));
1376       ++OpIdx;
1377     } else if (!NoDstReg) {
1378       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[1].RegClass,
1379                                                          decodeRn(insn))));
1380       ++OpIdx;
1381     } else {
1382       DEBUG(errs() << "Thumb2 encoding error: d==15 for three-reg operands.\n");
1383       return false;
1384     }
1385   }
1386
1387   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
1388                                                      decodeRm(insn))));
1389   ++OpIdx;
1390
1391   if (NumOps == OpIdx)
1392     return true;
1393
1394   if (OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1395       && !OpInfo[OpIdx].isOptionalDef()) {
1396
1397     if (Thumb2ShiftOpcode(Opcode))
1398       MI.addOperand(MCOperand::CreateImm(getShiftAmtBits(insn)));
1399     else {
1400       // Build the constant shift specifier operand.
1401       unsigned bits2 = getShiftTypeBits(insn);
1402       unsigned imm5 = getShiftAmtBits(insn);
1403       ARM_AM::ShiftOpc ShOp = ARM_AM::no_shift;
1404       unsigned ShAmt = decodeImmShift(bits2, imm5, ShOp);
1405       MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShAmt)));
1406     }
1407     ++OpIdx;
1408   }
1409
1410   return true;
1411 }
1412
1413 // A6.3.1 Data-processing (modified immediate)
1414 //
1415 // Two register operands: Rs Rn ModImm
1416 // One register operands (Rs=0b1111 no explicit dest reg): Rn ModImm
1417 // One register operands (Rn=0b1111 no explicit src reg): Rs ModImm -
1418 // {t2MOVi, t2MVNi}
1419 //
1420 // ModImm = ThumbExpandImm(i:imm3:imm8)
1421 static bool DisassembleThumb2DPModImm(MCInst &MI, unsigned Opcode,
1422     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1423
1424   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1425   unsigned &OpIdx = NumOpsAdded;
1426
1427   OpIdx = 0;
1428
1429   unsigned RdRegClassID = OpInfo[0].RegClass;
1430   assert(NumOps >= 2 && (RdRegClassID == ARM::GPRRegClassID ||
1431                          RdRegClassID == ARM::rGPRRegClassID)
1432          && "Expect >= 2 operands and first one as reg operand");
1433
1434   unsigned RnRegClassID = OpInfo[1].RegClass;
1435   bool TwoReg = (RnRegClassID == ARM::GPRRegClassID
1436                  || RnRegClassID == ARM::rGPRRegClassID);
1437   bool NoDstReg = (decodeRs(insn) == 0xF);
1438
1439   // Build the register operands, followed by the modified immediate.
1440
1441   MI.addOperand(MCOperand::CreateReg(
1442                   getRegisterEnum(B, RdRegClassID,
1443                                   NoDstReg ? decodeRn(insn) : decodeRs(insn))));
1444   ++OpIdx;
1445
1446   if (TwoReg) {
1447     if (NoDstReg) {
1448       DEBUG(errs()<<"Thumb2 encoding error: d==15 for DPModImm 2-reg instr.\n");
1449       return false;
1450     }
1451     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RnRegClassID,
1452                                                        decodeRn(insn))));
1453     ++OpIdx;
1454   }
1455
1456   // The modified immediate operand should come next.
1457   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0 &&
1458          !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()
1459          && "Pure imm operand expected");
1460
1461   // i:imm3:imm8
1462   // A6.3.2 Modified immediate constants in Thumb instructions
1463   unsigned imm12 = getIImm3Imm8(insn);
1464   MI.addOperand(MCOperand::CreateImm(ThumbExpandImm(imm12)));
1465   ++OpIdx;
1466
1467   return true;
1468 }
1469
1470 static inline bool Thumb2SaturateOpcode(unsigned Opcode) {
1471   switch (Opcode) {
1472   case ARM::t2SSAT: case ARM::t2SSAT16:
1473   case ARM::t2USAT: case ARM::t2USAT16:
1474     return true;
1475   default:
1476     return false;
1477   }
1478 }
1479
1480 /// DisassembleThumb2Sat - Disassemble Thumb2 saturate instructions:
1481 /// o t2SSAT, t2USAT: Rs sat_pos Rn shamt
1482 /// o t2SSAT16, t2USAT16: Rs sat_pos Rn
1483 static bool DisassembleThumb2Sat(MCInst &MI, unsigned Opcode, uint32_t insn,
1484                                  unsigned &NumOpsAdded, BO B) {
1485   const TargetInstrDesc &TID = ARMInsts[Opcode];
1486   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1487
1488   // Disassemble the register def.
1489   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1490                                                      decodeRs(insn))));
1491
1492   unsigned Pos = slice(insn, 4, 0);
1493   if (Opcode == ARM::t2SSAT || Opcode == ARM::t2SSAT16)
1494     Pos += 1;
1495   MI.addOperand(MCOperand::CreateImm(Pos));
1496
1497   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1498                                                      decodeRn(insn))));
1499
1500   if (NumOpsAdded == 4) {
1501     ARM_AM::ShiftOpc Opc = (slice(insn, 21, 21) != 0 ?
1502                             ARM_AM::asr : ARM_AM::lsl);
1503     // Inst{14-12:7-6} encodes the imm5 shift amount.
1504     unsigned ShAmt = slice(insn, 14, 12) << 2 | slice(insn, 7, 6);
1505     if (ShAmt == 0) {
1506       if (Opc == ARM_AM::asr)
1507         ShAmt = 32;
1508       else
1509         Opc = ARM_AM::no_shift;
1510     }
1511     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1512   }
1513   return true;
1514 }
1515
1516 // A6.3.3 Data-processing (plain binary immediate)
1517 //
1518 // o t2ADDri12, t2SUBri12: Rs Rn imm12
1519 // o t2LEApcrel (ADR): Rs imm12
1520 // o t2BFC (BFC): Rs Ro(TIED_TO) bf_inv_mask_imm
1521 // o t2BFI (BFI) (Currently not defined in LLVM as of Jan-07-2010)
1522 // o t2MOVi16: Rs imm16
1523 // o t2MOVTi16: Rs imm16
1524 // o t2SBFX (SBFX): Rs Rn lsb width
1525 // o t2UBFX (UBFX): Rs Rn lsb width
1526 // o t2BFI (BFI): Rs Rn lsb width
1527 static bool DisassembleThumb2DPBinImm(MCInst &MI, unsigned Opcode,
1528     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1529
1530   const TargetInstrDesc &TID = ARMInsts[Opcode];
1531   const TargetOperandInfo *OpInfo = TID.OpInfo;
1532   unsigned &OpIdx = NumOpsAdded;
1533
1534   OpIdx = 0;
1535
1536   unsigned RdRegClassID = OpInfo[0].RegClass;
1537   assert(NumOps >= 2 && (RdRegClassID == ARM::GPRRegClassID ||
1538                          RdRegClassID == ARM::rGPRRegClassID)
1539          && "Expect >= 2 operands and first one as reg operand");
1540
1541   unsigned RnRegClassID = OpInfo[1].RegClass;
1542   bool TwoReg = (RnRegClassID == ARM::GPRRegClassID
1543                  || RnRegClassID == ARM::rGPRRegClassID);
1544
1545   // Build the register operand(s), followed by the immediate(s).
1546
1547   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RdRegClassID,
1548                                                      decodeRs(insn))));
1549   ++OpIdx;
1550
1551   if (TwoReg) {
1552     assert(NumOps >= 3 && "Expect >= 3 operands");
1553     int Idx;
1554     if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
1555       // Process tied_to operand constraint.
1556       MI.addOperand(MI.getOperand(Idx));
1557     } else {
1558       // Add src reg operand.
1559       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RnRegClassID,
1560                                                          decodeRn(insn))));
1561     }
1562     ++OpIdx;
1563   }
1564
1565   if (Opcode == ARM::t2BFI) {
1566     // Add val reg operand.
1567     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RnRegClassID,
1568                                                        decodeRn(insn))));
1569     ++OpIdx;
1570   }
1571
1572   assert(OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1573          && !OpInfo[OpIdx].isOptionalDef()
1574          && "Pure imm operand expected");
1575
1576   // Pre-increment OpIdx.
1577   ++OpIdx;
1578
1579   if (Opcode == ARM::t2ADDri12 || Opcode == ARM::t2SUBri12
1580       || Opcode == ARM::t2LEApcrel)
1581     MI.addOperand(MCOperand::CreateImm(getIImm3Imm8(insn)));
1582   else if (Opcode == ARM::t2MOVi16 || Opcode == ARM::t2MOVTi16)
1583     MI.addOperand(MCOperand::CreateImm(getImm16(insn)));
1584   else if (Opcode == ARM::t2BFC || Opcode == ARM::t2BFI) {
1585     uint32_t mask = 0;
1586     if (getBitfieldInvMask(insn, mask))
1587       MI.addOperand(MCOperand::CreateImm(mask));
1588     else
1589       return false;
1590   } else {
1591     // Handle the case of: lsb width
1592     assert((Opcode == ARM::t2SBFX || Opcode == ARM::t2UBFX)
1593             && "Unexpected opcode");
1594     MI.addOperand(MCOperand::CreateImm(getLsb(insn)));
1595     MI.addOperand(MCOperand::CreateImm(getWidthMinus1(insn) + 1));
1596
1597     ++OpIdx;
1598   }
1599
1600   return true;
1601 }
1602
1603 // A6.3.4 Table A6-15 Miscellaneous control instructions
1604 // A8.6.41 DMB
1605 // A8.6.42 DSB
1606 // A8.6.49 ISB
1607 static inline bool t2MiscCtrlInstr(uint32_t insn) {
1608   if (slice(insn, 31, 20) == 0xf3b && slice(insn, 15, 14) == 2 &&
1609       slice(insn, 12, 12) == 0)
1610     return true;
1611
1612   return false;
1613 }
1614
1615 // A6.3.4 Branches and miscellaneous control
1616 //
1617 // A8.6.16 B
1618 // Branches: t2B, t2Bcc -> imm operand
1619 //
1620 // Branches: t2TPsoft -> no operand
1621 //
1622 // A8.6.23 BL, BLX (immediate)
1623 // Branches (defined in ARMInstrThumb.td): tBLr9, tBLXi_r9 -> imm operand
1624 //
1625 // A8.6.26
1626 // t2BXJ -> Rn
1627 //
1628 // Miscellaneous control: t2DMBsy (and its t2DMB variants),
1629 // t2DSBsy (and its t2DSB varianst), t2ISBsy, t2CLREX
1630 //   -> no operand (except pred-imm pred-ccr for CLREX, memory barrier variants)
1631 //
1632 // Hint: t2NOP, t2YIELD, t2WFE, t2WFI, t2SEV
1633 //   -> no operand (except pred-imm pred-ccr)
1634 //
1635 // t2DBG -> imm4 = Inst{3-0}
1636 //
1637 // t2MRS/t2MRSsys -> Rs
1638 // t2MSR/t2MSRsys -> Rn mask=Inst{11-8}
1639 // t2SMC -> imm4 = Inst{19-16}
1640 static bool DisassembleThumb2BrMiscCtrl(MCInst &MI, unsigned Opcode,
1641     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1642
1643   if (NumOps == 0)
1644     return true;
1645
1646   if (t2MiscCtrlInstr(insn))
1647     return true;
1648
1649   switch (Opcode) {
1650   case ARM::t2CLREX:
1651   case ARM::t2NOP:
1652   case ARM::t2YIELD:
1653   case ARM::t2WFE:
1654   case ARM::t2WFI:
1655   case ARM::t2SEV:
1656     return true;
1657   default:
1658     break;
1659   }
1660
1661   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
1662   // opcodes which match the same real instruction. This is needed since there's
1663   // no current handling of optional arguments. Fix here when a better handling
1664   // of optional arguments is implemented.
1665   if (Opcode == ARM::t2CPS3p) {
1666     MI.addOperand(MCOperand::CreateImm(slice(insn, 10, 9))); // imod
1667     MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 5)));  // iflags
1668     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));  // mode
1669     NumOpsAdded = 3;
1670     return true;
1671   }
1672   if (Opcode == ARM::t2CPS2p) {
1673     MI.addOperand(MCOperand::CreateImm(slice(insn, 10, 9))); // imod
1674     MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 5)));  // iflags
1675     NumOpsAdded = 2;
1676     return true;
1677   }
1678   if (Opcode == ARM::t2CPS1p) {
1679     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
1680     NumOpsAdded = 1;
1681     return true;
1682   }
1683
1684   // DBG has its option specified in Inst{3-0}.
1685   if (Opcode == ARM::t2DBG) {
1686     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
1687     NumOpsAdded = 1;
1688     return true;
1689   }
1690
1691   // MRS and MRSsys take one GPR reg Rs.
1692   if (Opcode == ARM::t2MRS || Opcode == ARM::t2MRSsys) {
1693     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1694                                                        decodeRs(insn))));
1695     NumOpsAdded = 1;
1696     return true;
1697   }
1698   // BXJ takes one GPR reg Rn.
1699   if (Opcode == ARM::t2BXJ) {
1700     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1701                                                        decodeRn(insn))));
1702     NumOpsAdded = 1;
1703     return true;
1704   }
1705   // MSR take a mask, followed by one GPR reg Rn. The mask contains the R Bit in
1706   // bit 4, and the special register fields in bits 3-0.
1707   if (Opcode == ARM::t2MSR) {
1708     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 20) << 4 /* R Bit */ |
1709                                        slice(insn, 11, 8) /* Special Reg */));
1710     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1711                                                        decodeRn(insn))));
1712     NumOpsAdded = 2;
1713     return true;
1714   }
1715   // SMC take imm4.
1716   if (Opcode == ARM::t2SMC) {
1717     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
1718     NumOpsAdded = 1;
1719     return true;
1720   }
1721
1722   // Some instructions have predicate operands first before the immediate.
1723   if(Opcode == ARM::tBLXi_r9 || Opcode == ARM::tBLr9) {
1724     // Handling the two predicate operands before the imm operand.
1725     if (B->DoPredicateOperands(MI, Opcode, insn, NumOps))
1726       NumOpsAdded += 2;
1727     else {
1728       DEBUG(errs() << "Expected predicate operands not found.\n");
1729       return false;
1730     }
1731   }
1732
1733   // Add the imm operand.
1734   int Offset = 0;
1735
1736   switch (Opcode) {
1737   default:
1738     assert(0 && "Unexpected opcode");
1739     return false;
1740   case ARM::t2B:
1741     Offset = decodeImm32_B_EncodingT4(insn);
1742     break;
1743   case ARM::t2Bcc:
1744     Offset = decodeImm32_B_EncodingT3(insn);
1745     break;
1746   case ARM::tBLr9:
1747     Offset = decodeImm32_BL(insn);
1748     break;
1749   case ARM::tBLXi_r9:
1750     Offset = decodeImm32_BLX(insn);
1751     break;
1752   }
1753   // When executing a Thumb instruction, PC reads as the address of the current
1754   // instruction plus 4.  The assembler subtracts 4 from the difference between
1755   // the branch instruction and the target address, disassembler has to add 4 to
1756   // to compensate.
1757   MI.addOperand(MCOperand::CreateImm(Offset + 4));
1758
1759   // This is an increment as some predicate operands may have been added first.
1760   NumOpsAdded += 1;
1761
1762   return true;
1763 }
1764
1765 static inline bool Thumb2PreloadOpcode(unsigned Opcode) {
1766   switch (Opcode) {
1767   default:
1768     return false;
1769   case ARM::t2PLDi12:   case ARM::t2PLDi8:
1770   case ARM::t2PLDs:
1771   case ARM::t2PLDWi12:  case ARM::t2PLDWi8:
1772   case ARM::t2PLDWs:
1773   case ARM::t2PLIi12:   case ARM::t2PLIi8:
1774   case ARM::t2PLIs:
1775     return true;
1776   }
1777 }
1778
1779 static bool DisassembleThumb2PreLoad(MCInst &MI, unsigned Opcode, uint32_t insn,
1780     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1781
1782   // Preload Data/Instruction requires either 2 or 3 operands.
1783   // t2PLDi12, t2PLDi8, t2PLDpci: Rn [+/-]imm12/imm8
1784   // t2PLDr:                      Rn Rm
1785   // t2PLDs:                      Rn Rm imm2=Inst{5-4}
1786   // Same pattern applies for t2PLDW* and t2PLI*.
1787
1788   const TargetInstrDesc &TID = ARMInsts[Opcode];
1789   const TargetOperandInfo *OpInfo = TID.OpInfo;
1790   unsigned &OpIdx = NumOpsAdded;
1791
1792   OpIdx = 0;
1793
1794   assert(NumOps >= 2 &&
1795          OpInfo[0].RegClass == ARM::GPRRegClassID &&
1796          "Expect >= 2 operands and first one as reg operand");
1797
1798   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1799                                                      decodeRn(insn))));
1800   ++OpIdx;
1801
1802   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1803     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1804                                                        decodeRm(insn))));
1805   } else {
1806     assert(OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1807            && !OpInfo[OpIdx].isOptionalDef()
1808            && "Pure imm operand expected");
1809     int Offset = 0;
1810     if (slice(insn, 19, 16) == 0xFF) {
1811       bool Negative = slice(insn, 23, 23) == 0;
1812       unsigned Imm12 = getImm12(insn);
1813       Offset = Negative ? -1 - Imm12 : 1 * Imm12;
1814     } else if (Opcode == ARM::t2PLDi8 || Opcode == ARM::t2PLDWi8 ||
1815                Opcode == ARM::t2PLIi8) {
1816       // A8.6.117 Encoding T2: add = FALSE
1817       unsigned Imm8 = getImm8(insn);
1818       Offset = -1 - Imm8;
1819     } else // The i12 forms.  See, for example, A8.6.117 Encoding T1.
1820       Offset = decodeImm12(insn);
1821     MI.addOperand(MCOperand::CreateImm(Offset));
1822   }
1823   ++OpIdx;
1824
1825   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0 &&
1826       !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1827     // Fills in the shift amount for t2PLDs, t2PLDWs, t2PLIs.
1828     MI.addOperand(MCOperand::CreateImm(slice(insn, 5, 4)));
1829     ++OpIdx;
1830   }
1831
1832   return true;
1833 }
1834
1835 // A6.3.10 Store single data item
1836 // A6.3.9 Load byte, memory hints
1837 // A6.3.8 Load halfword, memory hints
1838 // A6.3.7 Load word
1839 //
1840 // For example,
1841 //
1842 // t2LDRi12:   Rd Rn (+)imm12
1843 // t2LDRi8:    Rd Rn (+/-)imm8 (+ if Inst{9} == 0b1)
1844 // t2LDRs:     Rd Rn Rm ConstantShiftSpecifier (see also
1845 //             DisassembleThumb2DPSoReg)
1846 // t2LDR_POST: Rd Rn Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1847 // t2LDR_PRE:  Rd Rn Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1848 //
1849 // t2STRi12:   Rd Rn (+)imm12
1850 // t2STRi8:    Rd Rn (+/-)imm8 (+ if Inst{9} == 0b1)
1851 // t2STRs:     Rd Rn Rm ConstantShiftSpecifier (see also
1852 //             DisassembleThumb2DPSoReg)
1853 // t2STR_POST: Rn Rd Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1854 // t2STR_PRE:  Rn Rd Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1855 //
1856 // Note that for indexed modes, the Rn(TIED_TO) operand needs to be populated
1857 // correctly, as LLVM AsmPrinter depends on it.  For indexed stores, the first
1858 // operand is Rn; for all the other instructions, Rd is the first operand.
1859 //
1860 // Delegates to DisassembleThumb2PreLoad() for preload data/instruction.
1861 // Delegates to DisassembleThumb2Ldpci() for load * literal operations.
1862 static bool DisassembleThumb2LdSt(bool Load, MCInst &MI, unsigned Opcode,
1863     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1864
1865   unsigned Rn = decodeRn(insn);
1866
1867   if (Thumb2PreloadOpcode(Opcode))
1868     return DisassembleThumb2PreLoad(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1869
1870   // See, for example, A6.3.7 Load word: Table A6-18 Load word.
1871   if (Load && Rn == 15)
1872     return DisassembleThumb2Ldpci(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1873   const TargetInstrDesc &TID = ARMInsts[Opcode];
1874   const TargetOperandInfo *OpInfo = TID.OpInfo;
1875   unsigned &OpIdx = NumOpsAdded;
1876
1877   OpIdx = 0;
1878
1879   assert(NumOps >= 3 &&
1880          OpInfo[0].RegClass == ARM::GPRRegClassID &&
1881          OpInfo[1].RegClass == ARM::GPRRegClassID &&
1882          "Expect >= 3 operands and first two as reg operands");
1883
1884   bool ThreeReg = (OpInfo[2].RegClass == ARM::GPRRegClassID);
1885   bool TIED_TO = ThreeReg && TID.getOperandConstraint(2, TOI::TIED_TO) != -1;
1886   bool Imm12 = !ThreeReg && slice(insn, 23, 23) == 1; // ARMInstrThumb2.td
1887
1888   // Build the register operands, followed by the immediate.
1889   unsigned R0, R1, R2 = 0;
1890   unsigned Rd = decodeRd(insn);
1891   int Imm = 0;
1892
1893   if (!Load && TIED_TO) {
1894     R0 = Rn;
1895     R1 = Rd;
1896   } else {
1897     R0 = Rd;
1898     R1 = Rn;
1899   }
1900   if (ThreeReg) {
1901     if (TIED_TO) {
1902       R2 = Rn;
1903       Imm = decodeImm8(insn);
1904     } else {
1905       R2 = decodeRm(insn);
1906       // See, for example, A8.6.64 LDRB (register).
1907       // And ARMAsmPrinter::printT2AddrModeSoRegOperand().
1908       // LSL is the default shift opc, and LLVM does not expect it to be encoded
1909       // as part of the immediate operand.
1910       // Imm = ARM_AM::getSORegOpc(ARM_AM::lsl, slice(insn, 5, 4));
1911       Imm = slice(insn, 5, 4);
1912     }
1913   } else {
1914     if (Imm12)
1915       Imm = getImm12(insn);
1916     else
1917       Imm = decodeImm8(insn);
1918   }
1919
1920   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1921                                                      R0)));
1922   ++OpIdx;
1923   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1924                                                      R1)));
1925   ++OpIdx;
1926
1927   if (ThreeReg) {
1928     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1929                                                        R2)));
1930     ++OpIdx;
1931   }
1932
1933   assert(OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1934          && !OpInfo[OpIdx].isOptionalDef()
1935          && "Pure imm operand expected");
1936
1937   MI.addOperand(MCOperand::CreateImm(Imm));
1938   ++OpIdx;
1939
1940   return true;
1941 }
1942
1943 // A6.3.12 Data-processing (register)
1944 //
1945 // Two register operands [rotate]:   Rs Rm [rotation(= (rotate:'000'))]
1946 // Three register operands only:     Rs Rn Rm
1947 // Three register operands [rotate]: Rs Rn Rm [rotation(= (rotate:'000'))]
1948 //
1949 // Parallel addition and subtraction 32-bit Thumb instructions: Rs Rn Rm
1950 //
1951 // Miscellaneous operations: Rs [Rn] Rm
1952 static bool DisassembleThumb2DPReg(MCInst &MI, unsigned Opcode, uint32_t insn,
1953     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1954
1955   const TargetInstrDesc &TID = ARMInsts[Opcode];
1956   const TargetOperandInfo *OpInfo = TID.OpInfo;
1957   unsigned &OpIdx = NumOpsAdded;
1958
1959   OpIdx = 0;
1960
1961   assert(NumOps >= 2 &&
1962          OpInfo[0].RegClass == ARM::rGPRRegClassID &&
1963          OpInfo[1].RegClass == ARM::rGPRRegClassID &&
1964          "Expect >= 2 operands and first two as reg operands");
1965
1966   // Build the register operands, followed by the optional rotation amount.
1967
1968   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::rGPRRegClassID;
1969
1970   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1971                                                      decodeRs(insn))));
1972   ++OpIdx;
1973
1974   if (ThreeReg) {
1975     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1976                                                        decodeRn(insn))));
1977     ++OpIdx;
1978   }
1979
1980   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1981                                                      decodeRm(insn))));
1982   ++OpIdx;
1983
1984   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1985       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1986     // Add the rotation amount immediate.
1987     MI.addOperand(MCOperand::CreateImm(decodeRotate(insn)));
1988     ++OpIdx;
1989   }
1990
1991   return true;
1992 }
1993
1994 // A6.3.16 Multiply, multiply accumulate, and absolute difference
1995 //
1996 // t2MLA, t2MLS, t2SMMLA, t2SMMLS: Rs Rn Rm Ra=Inst{15-12}
1997 // t2MUL, t2SMMUL:                 Rs Rn Rm
1998 // t2SMLA[BB|BT|TB|TT|WB|WT]:      Rs Rn Rm Ra=Inst{15-12}
1999 // t2SMUL[BB|BT|TB|TT|WB|WT]:      Rs Rn Rm
2000 //
2001 // Dual halfword multiply: t2SMUAD[X], t2SMUSD[X], t2SMLAD[X], t2SMLSD[X]:
2002 //   Rs Rn Rm Ra=Inst{15-12}
2003 //
2004 // Unsigned Sum of Absolute Differences [and Accumulate]
2005 //    Rs Rn Rm [Ra=Inst{15-12}]
2006 static bool DisassembleThumb2Mul(MCInst &MI, unsigned Opcode, uint32_t insn,
2007     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2008
2009   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2010
2011   assert(NumOps >= 3 &&
2012          OpInfo[0].RegClass == ARM::rGPRRegClassID &&
2013          OpInfo[1].RegClass == ARM::rGPRRegClassID &&
2014          OpInfo[2].RegClass == ARM::rGPRRegClassID &&
2015          "Expect >= 3 operands and first three as reg operands");
2016
2017   // Build the register operands.
2018
2019   bool FourReg = NumOps > 3 && OpInfo[3].RegClass == ARM::rGPRRegClassID;
2020
2021   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2022                                                      decodeRs(insn))));
2023
2024   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2025                                                      decodeRn(insn))));
2026
2027   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2028                                                      decodeRm(insn))));
2029
2030   if (FourReg)
2031     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2032                                                        decodeRd(insn))));
2033
2034   NumOpsAdded = FourReg ? 4 : 3;
2035
2036   return true;
2037 }
2038
2039 // A6.3.17 Long multiply, long multiply accumulate, and divide
2040 //
2041 // t2SMULL, t2UMULL, t2SMLAL, t2UMLAL, t2UMAAL: RdLo RdHi Rn Rm
2042 // where RdLo = Inst{15-12} and RdHi = Inst{11-8}
2043 //
2044 // Halfword multiple accumulate long: t2SMLAL<x><y>: RdLo RdHi Rn Rm
2045 // where RdLo = Inst{15-12} and RdHi = Inst{11-8}
2046 //
2047 // Dual halfword multiple: t2SMLALD[X], t2SMLSLD[X]: RdLo RdHi Rn Rm
2048 // where RdLo = Inst{15-12} and RdHi = Inst{11-8}
2049 //
2050 // Signed/Unsigned divide: t2SDIV, t2UDIV: Rs Rn Rm
2051 static bool DisassembleThumb2LongMul(MCInst &MI, unsigned Opcode, uint32_t insn,
2052     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2053
2054   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2055
2056   assert(NumOps >= 3 &&
2057          OpInfo[0].RegClass == ARM::rGPRRegClassID &&
2058          OpInfo[1].RegClass == ARM::rGPRRegClassID &&
2059          OpInfo[2].RegClass == ARM::rGPRRegClassID &&
2060          "Expect >= 3 operands and first three as reg operands");
2061
2062   bool FourReg = NumOps > 3 && OpInfo[3].RegClass == ARM::rGPRRegClassID;
2063
2064   // Build the register operands.
2065
2066   if (FourReg)
2067     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2068                                                        decodeRd(insn))));
2069
2070   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2071                                                      decodeRs(insn))));
2072
2073   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2074                                                      decodeRn(insn))));
2075
2076   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2077                                                      decodeRm(insn))));
2078
2079   if (FourReg)
2080     NumOpsAdded = 4;
2081   else
2082     NumOpsAdded = 3;
2083
2084   return true;
2085 }
2086
2087 // See A6.3 32-bit Thumb instruction encoding for instruction classes
2088 // corresponding to (op1, op2, op).
2089 //
2090 // Table A6-9 32-bit Thumb instruction encoding
2091 // op1  op2    op  Instruction class, see
2092 // ---  -------  --  -----------------------------------------------------------
2093 // 01  00xx0xx  -  Load/store multiple on page A6-23
2094 //     00xx1xx  -  Load/store dual, load/store exclusive, table branch on
2095 //                 page A6-24
2096 //     01xxxxx  -  Data-processing (shifted register) on page A6-31
2097 //     1xxxxxx  -  Coprocessor instructions on page A6-40
2098 // 10  x0xxxxx  0  Data-processing (modified immediate) on page A6-15
2099 //     x1xxxxx  0  Data-processing (plain binary immediate) on page A6-19
2100 //         -    1  Branches and miscellaneous control on page A6-20
2101 // 11  000xxx0  -  Store single data item on page A6-30
2102 //     001xxx0  -  Advanced SIMD element or structure load/store instructions
2103 //                 on page A7-27
2104 //     00xx001  - Load byte, memory hints on page A6-28
2105 //     00xx011  -  Load halfword, memory hints on page A6-26
2106 //     00xx101  -  Load word on page A6-25
2107 //     00xx111  -  UNDEFINED
2108 //     010xxxx  -  Data-processing (register) on page A6-33
2109 //     0110xxx  -  Multiply, multiply accumulate, and absolute difference on
2110 //                 page A6-38
2111 //     0111xxx  -  Long multiply, long multiply accumulate, and divide on
2112 //                 page A6-39
2113 //     1xxxxxx  -  Coprocessor instructions on page A6-40
2114 //
2115 static bool DisassembleThumb2(uint16_t op1, uint16_t op2, uint16_t op,
2116     MCInst &MI, unsigned Opcode, uint32_t insn, unsigned short NumOps,
2117     unsigned &NumOpsAdded, BO B) {
2118
2119   switch (op1) {
2120   case 1:
2121     if (slice(op2, 6, 5) == 0) {
2122       if (slice(op2, 2, 2) == 0) {
2123         // Load/store multiple.
2124         return DisassembleThumb2LdStMul(MI, Opcode, insn, NumOps, NumOpsAdded,
2125                                         B);
2126       }
2127
2128       // Load/store dual, load/store exclusive, table branch, otherwise.
2129       assert(slice(op2, 2, 2) == 1 && "Thumb2 encoding error!");
2130       if ((ARM::t2LDREX <= Opcode && Opcode <= ARM::t2LDREXH) ||
2131           (ARM::t2STREX <= Opcode && Opcode <= ARM::t2STREXH)) {
2132         // Load/store exclusive.
2133         return DisassembleThumb2LdStEx(MI, Opcode, insn, NumOps, NumOpsAdded,
2134                                        B);
2135       }
2136       if (Opcode == ARM::t2LDRDi8 ||
2137           Opcode == ARM::t2LDRD_PRE || Opcode == ARM::t2LDRD_POST ||
2138           Opcode == ARM::t2STRDi8 ||
2139           Opcode == ARM::t2STRD_PRE || Opcode == ARM::t2STRD_POST) {
2140         // Load/store dual.
2141         return DisassembleThumb2LdStDual(MI, Opcode, insn, NumOps, NumOpsAdded,
2142                                          B);
2143       }
2144       if (Opcode == ARM::t2TBB || Opcode == ARM::t2TBH) {
2145         // Table branch.
2146         return DisassembleThumb2TB(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2147       }
2148     } else if (slice(op2, 6, 5) == 1) {
2149       // Data-processing (shifted register).
2150       return DisassembleThumb2DPSoReg(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2151     }
2152
2153     // FIXME: A6.3.18 Coprocessor instructions
2154     // But see ThumbDisassembler::getInstruction().
2155
2156     break;
2157   case 2:
2158     if (op == 0) {
2159       if (slice(op2, 5, 5) == 0)
2160         // Data-processing (modified immediate)
2161         return DisassembleThumb2DPModImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2162                                          B);
2163       if (Thumb2SaturateOpcode(Opcode))
2164         return DisassembleThumb2Sat(MI, Opcode, insn, NumOpsAdded, B);
2165
2166       // Data-processing (plain binary immediate)
2167       return DisassembleThumb2DPBinImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2168                                        B);
2169     }
2170     // Branches and miscellaneous control on page A6-20.
2171     return DisassembleThumb2BrMiscCtrl(MI, Opcode, insn, NumOps, NumOpsAdded,
2172                                        B);
2173   case 3:
2174     switch (slice(op2, 6, 5)) {
2175     case 0:
2176       // Load/store instructions...
2177       if (slice(op2, 0, 0) == 0) {
2178         if (slice(op2, 4, 4) == 0) {
2179           // Store single data item on page A6-30
2180           return DisassembleThumb2LdSt(false, MI,Opcode,insn,NumOps,NumOpsAdded,
2181                                        B);
2182         } else {
2183           // FIXME: Advanced SIMD element or structure load/store instructions.
2184           // But see ThumbDisassembler::getInstruction().
2185           ;
2186         }
2187       } else {
2188         // Table A6-9 32-bit Thumb instruction encoding: Load byte|halfword|word
2189         return DisassembleThumb2LdSt(true, MI, Opcode, insn, NumOps,
2190                                      NumOpsAdded, B);
2191       }
2192       break;
2193     case 1:
2194       if (slice(op2, 4, 4) == 0) {
2195         // A6.3.12 Data-processing (register)
2196         return DisassembleThumb2DPReg(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2197       } else if (slice(op2, 3, 3) == 0) {
2198         // A6.3.16 Multiply, multiply accumulate, and absolute difference
2199         return DisassembleThumb2Mul(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2200       } else {
2201         // A6.3.17 Long multiply, long multiply accumulate, and divide
2202         return DisassembleThumb2LongMul(MI, Opcode, insn, NumOps, NumOpsAdded,
2203                                         B);
2204       }
2205       break;
2206     default:
2207       // FIXME: A6.3.18 Coprocessor instructions
2208       // But see ThumbDisassembler::getInstruction().
2209       ;
2210       break;
2211     }
2212
2213     break;
2214   default:
2215     assert(0 && "Thumb2 encoding error!");
2216     break;
2217   }
2218
2219   return false;
2220 }
2221
2222 static bool DisassembleThumbFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2223     unsigned short NumOps, unsigned &NumOpsAdded, BO Builder) {
2224
2225   uint16_t HalfWord = slice(insn, 31, 16);
2226
2227   if (HalfWord == 0) {
2228     // A6.2 16-bit Thumb instruction encoding
2229     // op = bits[15:10]
2230     uint16_t op = slice(insn, 15, 10);
2231     return DisassembleThumb1(op, MI, Opcode, insn, NumOps, NumOpsAdded,
2232                              Builder);
2233   }
2234
2235   unsigned bits15_11 = slice(HalfWord, 15, 11);
2236
2237   // A6.1 Thumb instruction set encoding
2238   if (!(bits15_11 == 0x1D || bits15_11 == 0x1E || bits15_11 == 0x1F)) {
2239     assert("Bits[15:11] first halfword of Thumb2 instruction is out of range");
2240     return false;
2241   }
2242
2243   // A6.3 32-bit Thumb instruction encoding
2244
2245   uint16_t op1 = slice(HalfWord, 12, 11);
2246   uint16_t op2 = slice(HalfWord, 10, 4);
2247   uint16_t op = slice(insn, 15, 15);
2248
2249   return DisassembleThumb2(op1, op2, op, MI, Opcode, insn, NumOps, NumOpsAdded,
2250                            Builder);
2251 }