lib/Target/ARM/Disassembler/ThumbDisassemblerCore.h

   1 //===- ThumbDisassemblerCore.h - Thumb disassembler helpers -----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code for disassembling a Thumb instr.  It is to be included by
  12 // ARMDisassemblerCore.cpp because it contains the static DisassembleThumbFrm()
  13 // function which acts as the dispatcher to disassemble a Thumb instruction.
  14 //
  15 //===----------------------------------------------------------------------===//
  16
  17 ///////////////////////////////
  18 //                           //
  19 //     Utility Functions     //
  20 //                           //
  21 ///////////////////////////////
  22
  23 // Utilities for 16-bit Thumb instructions.
  24 /*
  25 15 14 13 12 11 10  9  8  7  6  5  4  3  2  1  0
  26                [  tRt ]
  27                       [ tRm ]  [ tRn ]  [ tRd ]
  28                          D  [   Rm   ]  [  Rd ]
  29
  30                       [ imm3]
  31                [    imm5    ]
  32                    i     [    imm5   ]
  33                             [       imm7      ]
  34                          [       imm8         ]
  35                [             imm11            ]
  36
  37             [   cond  ]
  38 */
  39
  40 // Extract tRt: Inst{10-8}.
  41 static inline unsigned getT1tRt(uint32_t insn) {
  42   return slice(insn, 10, 8);
  43 }
  44
  45 // Extract tRm: Inst{8-6}.
  46 static inline unsigned getT1tRm(uint32_t insn) {
  47   return slice(insn, 8, 6);
  48 }
  49
  50 // Extract tRn: Inst{5-3}.
  51 static inline unsigned getT1tRn(uint32_t insn) {
  52   return slice(insn, 5, 3);
  53 }
  54
  55 // Extract tRd: Inst{2-0}.
  56 static inline unsigned getT1tRd(uint32_t insn) {
  57   return slice(insn, 2, 0);
  58 }
  59
  60 // Extract [D:Rd]: Inst{7:2-0}.
  61 static inline unsigned getT1Rd(uint32_t insn) {
  62   return slice(insn, 7, 7) << 3 | slice(insn, 2, 0);
  63 }
  64
  65 // Extract Rm: Inst{6-3}.
  66 static inline unsigned getT1Rm(uint32_t insn) {
  67   return slice(insn, 6, 3);
  68 }
  69
  70 // Extract imm3: Inst{8-6}.
  71 static inline unsigned getT1Imm3(uint32_t insn) {
  72   return slice(insn, 8, 6);
  73 }
  74
  75 // Extract imm5: Inst{10-6}.
  76 static inline unsigned getT1Imm5(uint32_t insn) {
  77   return slice(insn, 10, 6);
  78 }
  79
  80 // Extract i:imm5: Inst{9:7-3}.
  81 static inline unsigned getT1Imm6(uint32_t insn) {
  82   return slice(insn, 9, 9) << 5 | slice(insn, 7, 3);
  83 }
  84
  85 // Extract imm7: Inst{6-0}.
  86 static inline unsigned getT1Imm7(uint32_t insn) {
  87   return slice(insn, 6, 0);
  88 }
  89
  90 // Extract imm8: Inst{7-0}.
  91 static inline unsigned getT1Imm8(uint32_t insn) {
  92   return slice(insn, 7, 0);
  93 }
  94
  95 // Extract imm11: Inst{10-0}.
  96 static inline unsigned getT1Imm11(uint32_t insn) {
  97   return slice(insn, 10, 0);
  98 }
  99
 100 // Extract cond: Inst{11-8}.
 101 static inline unsigned getT1Cond(uint32_t insn) {
 102   return slice(insn, 11, 8);
 103 }
 104
 105 static inline bool IsGPR(unsigned RegClass) {
 106   return RegClass == ARM::GPRRegClassID || RegClass == ARM::rGPRRegClassID;
 107 }
 108
 109 // Utilities for 32-bit Thumb instructions.
 110
 111 // Extract imm4: Inst{19-16}.
 112 static inline unsigned getImm4(uint32_t insn) {
 113   return slice(insn, 19, 16);
 114 }
 115
 116 // Extract imm3: Inst{14-12}.
 117 static inline unsigned getImm3(uint32_t insn) {
 118   return slice(insn, 14, 12);
 119 }
 120
 121 // Extract imm8: Inst{7-0}.
 122 static inline unsigned getImm8(uint32_t insn) {
 123   return slice(insn, 7, 0);
 124 }
 125
 126 // A8.6.61 LDRB (immediate, Thumb) and friends
 127 // +/-: Inst{9}
 128 // imm8: Inst{7-0}
 129 static inline int decodeImm8(uint32_t insn) {
 130   int Offset = getImm8(insn);
 131   return slice(insn, 9, 9) ? Offset : -Offset;
 132 }
 133
 134 // Extract imm12: Inst{11-0}.
 135 static inline unsigned getImm12(uint32_t insn) {
 136   return slice(insn, 11, 0);
 137 }
 138
 139 // A8.6.63 LDRB (literal) and friends
 140 // +/-: Inst{23}
 141 // imm12: Inst{11-0}
 142 static inline int decodeImm12(uint32_t insn) {
 143   int Offset = getImm12(insn);
 144   return slice(insn, 23, 23) ? Offset : -Offset;
 145 }
 146
 147 // Extract imm2: Inst{7-6}.
 148 static inline unsigned getImm2(uint32_t insn) {
 149   return slice(insn, 7, 6);
 150 }
 151
 152 // For BFI, BFC, t2SBFX, and t2UBFX.
 153 // Extract lsb: Inst{14-12:7-6}.
 154 static inline unsigned getLsb(uint32_t insn) {
 155   return getImm3(insn) << 2 | getImm2(insn);
 156 }
 157
 158 // For BFI and BFC.
 159 // Extract msb: Inst{4-0}.
 160 static inline unsigned getMsb(uint32_t insn) {
 161   return slice(insn, 4, 0);
 162 }
 163
 164 // For t2SBFX and t2UBFX.
 165 // Extract widthminus1: Inst{4-0}.
 166 static inline unsigned getWidthMinus1(uint32_t insn) {
 167   return slice(insn, 4, 0);
 168 }
 169
 170 // For t2ADDri12 and t2SUBri12.
 171 // imm12 = i:imm3:imm8;
 172 static inline unsigned getIImm3Imm8(uint32_t insn) {
 173   return slice(insn, 26, 26) << 11 | getImm3(insn) << 8 | getImm8(insn);
 174 }
 175
 176 // For t2MOVi16 and t2MOVTi16.
 177 // imm16 = imm4:i:imm3:imm8;
 178 static inline unsigned getImm16(uint32_t insn) {
 179   return getImm4(insn) << 12 | slice(insn, 26, 26) << 11 |
 180     getImm3(insn) << 8 | getImm8(insn);
 181 }
 182
 183 // Inst{5-4} encodes the shift type.
 184 static inline unsigned getShiftTypeBits(uint32_t insn) {
 185   return slice(insn, 5, 4);
 186 }
 187
 188 // Inst{14-12}:Inst{7-6} encodes the imm5 shift amount.
 189 static inline unsigned getShiftAmtBits(uint32_t insn) {
 190   return getImm3(insn) << 2 | getImm2(insn);
 191 }
 192
 193 // A8.6.17 BFC
 194 // Encoding T1 ARMv6T2, ARMv7
 195 // LLVM-specific encoding for #<lsb> and #<width>
 196 static inline bool getBitfieldInvMask(uint32_t insn, uint32_t &mask) {
 197   uint32_t lsb = getImm3(insn) << 2 | getImm2(insn);
 198   uint32_t msb = getMsb(insn);
 199   uint32_t Val = 0;
 200   if (msb < lsb) {
 201     DEBUG(errs() << "Encoding error: msb < lsb\n");
 202     return false;
 203   }
 204   for (uint32_t i = lsb; i <= msb; ++i)
 205     Val |= (1 << i);
 206   mask = ~Val;
 207   return true;
 208 }
 209
 210 // A8.4 Shifts applied to a register
 211 // A8.4.1 Constant shifts
 212 // A8.4.3 Pseudocode details of instruction-specified shifts and rotates
 213 //
 214 // decodeImmShift() returns the shift amount and the the shift opcode.
 215 // Note that, as of Jan-06-2010, LLVM does not support rrx shifted operands yet.
 216 static inline unsigned decodeImmShift(unsigned bits2, unsigned imm5,
 217                                       ARM_AM::ShiftOpc &ShOp) {
 218
 219   assert(imm5 < 32 && "Invalid imm5 argument");
 220   switch (bits2) {
 221   default: assert(0 && "No such value");
 222   case 0:
 223     ShOp = (imm5 == 0 ? ARM_AM::no_shift : ARM_AM::lsl);
 224     return imm5;
 225   case 1:
 226     ShOp = ARM_AM::lsr;
 227     return (imm5 == 0 ? 32 : imm5);
 228   case 2:
 229     ShOp = ARM_AM::asr;
 230     return (imm5 == 0 ? 32 : imm5);
 231   case 3:
 232     ShOp = (imm5 == 0 ? ARM_AM::rrx : ARM_AM::ror);
 233     return (imm5 == 0 ? 1 : imm5);
 234   }
 235 }
 236
 237 // A6.3.2 Modified immediate constants in Thumb instructions
 238 //
 239 // ThumbExpandImm() returns the modified immediate constant given an imm12 for
 240 // Thumb data-processing instructions with modified immediate.
 241 // See also A6.3.1 Data-processing (modified immediate).
 242 static inline unsigned ThumbExpandImm(unsigned imm12) {
 243   assert(imm12 <= 0xFFF && "Invalid imm12 argument");
 244
 245   // If the leading two bits is 0b00, the modified immediate constant is
 246   // obtained by splatting the low 8 bits into the first byte, every other byte,
 247   // or every byte of a 32-bit value.
 248   //
 249   // Otherwise, a rotate right of '1':imm12<6:0> by the amount imm12<11:7> is
 250   // performed.
 251
 252   if (slice(imm12, 11, 10) == 0) {
 253     unsigned short control = slice(imm12, 9, 8);
 254     unsigned imm8 = slice(imm12, 7, 0);
 255     switch (control) {
 256     default:
 257       assert(0 && "No such value");
 258       return 0;
 259     case 0:
 260       return imm8;
 261     case 1:
 262       return imm8 << 16 | imm8;
 263     case 2:
 264       return imm8 << 24 | imm8 << 8;
 265     case 3:
 266       return imm8 << 24 | imm8 << 16 | imm8 << 8 | imm8;
 267     }
 268   } else {
 269     // A rotate is required.
 270     unsigned Val = 1 << 7 | slice(imm12, 6, 0);
 271     unsigned Amt = slice(imm12, 11, 7);
 272     return ARM_AM::rotr32(Val, Amt);
 273   }
 274 }
 275
 276 static inline int decodeImm32_B_EncodingT3(uint32_t insn) {
 277   bool S = slice(insn, 26, 26);
 278   bool J1 = slice(insn, 13, 13);
 279   bool J2 = slice(insn, 11, 11);
 280   unsigned Imm21 = slice(insn, 21, 16) << 12 | slice(insn, 10, 0) << 1;
 281   if (S) Imm21 |= 1 << 20;
 282   if (J2) Imm21 |= 1 << 19;
 283   if (J1) Imm21 |= 1 << 18;
 284
 285   return SignExtend32<21>(Imm21);
 286 }
 287
 288 static inline int decodeImm32_B_EncodingT4(uint32_t insn) {
 289   unsigned S = slice(insn, 26, 26);
 290   bool I1 = slice(insn, 13, 13) == S;
 291   bool I2 = slice(insn, 11, 11) == S;
 292   unsigned Imm25 = slice(insn, 25, 16) << 12 | slice(insn, 10, 0) << 1;
 293   if (S) Imm25 |= 1 << 24;
 294   if (I1) Imm25 |= 1 << 23;
 295   if (I2) Imm25 |= 1 << 22;
 296
 297   return SignExtend32<25>(Imm25);
 298 }
 299
 300 static inline int decodeImm32_BL(uint32_t insn) {
 301   unsigned S = slice(insn, 26, 26);
 302   bool I1 = slice(insn, 13, 13) == S;
 303   bool I2 = slice(insn, 11, 11) == S;
 304   unsigned Imm25 = slice(insn, 25, 16) << 12 | slice(insn, 10, 0) << 1;
 305   if (S) Imm25 |= 1 << 24;
 306   if (I1) Imm25 |= 1 << 23;
 307   if (I2) Imm25 |= 1 << 22;
 308
 309   return SignExtend32<25>(Imm25);
 310 }
 311
 312 static inline int decodeImm32_BLX(uint32_t insn) {
 313   unsigned S = slice(insn, 26, 26);
 314   bool I1 = slice(insn, 13, 13) == S;
 315   bool I2 = slice(insn, 11, 11) == S;
 316   unsigned Imm25 = slice(insn, 25, 16) << 12 | slice(insn, 10, 1) << 2;
 317   if (S) Imm25 |= 1 << 24;
 318   if (I1) Imm25 |= 1 << 23;
 319   if (I2) Imm25 |= 1 << 22;
 320
 321   return SignExtend32<25>(Imm25);
 322 }
 323
 324 // See, for example, A8.6.221 SXTAB16.
 325 static inline unsigned decodeRotate(uint32_t insn) {
 326   unsigned rotate = slice(insn, 5, 4);
 327   return rotate << 3;
 328 }
 329
 330 ///////////////////////////////////////////////
 331 //                                           //
 332 // Thumb1 instruction disassembly functions. //
 333 //                                           //
 334 ///////////////////////////////////////////////
 335
 336 // See "Utilities for 16-bit Thumb instructions" for register naming convention.
 337
 338 // A6.2.1 Shift (immediate), add, subtract, move, and compare
 339 //
 340 // shift immediate:         tRd CPSR tRn imm5
 341 // add/sub register:        tRd CPSR tRn tRm
 342 // add/sub 3-bit immediate: tRd CPSR tRn imm3
 343 // add/sub 8-bit immediate: tRt CPSR tRt(TIED_TO) imm8
 344 // mov/cmp immediate:       tRt [CPSR] imm8 (CPSR present for mov)
 345 //
 346 // Special case:
 347 // tMOVSr:                  tRd tRn
 348 static bool DisassembleThumb1General(MCInst &MI, unsigned Opcode, uint32_t insn,
 349     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 350
 351   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 352   unsigned &OpIdx = NumOpsAdded;
 353
 354   OpIdx = 0;
 355
 356   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID
 357          && "Invalid arguments");
 358
 359   bool Imm3 = (Opcode == ARM::tADDi3 || Opcode == ARM::tSUBi3);
 360
 361   // Use Rt implies use imm8.
 362   bool UseRt = (Opcode == ARM::tADDi8 || Opcode == ARM::tSUBi8 ||
 363                 Opcode == ARM::tMOVi8 || Opcode == ARM::tCMPi8);
 364
 365   // Add the destination operand.
 366   MI.addOperand(MCOperand::CreateReg(
 367                   getRegisterEnum(B, ARM::tGPRRegClassID,
 368                                   UseRt ? getT1tRt(insn) : getT1tRd(insn))));
 369   ++OpIdx;
 370
 371   // Check whether the next operand to be added is a CCR Register.
 372   if (OpInfo[OpIdx].RegClass == ARM::CCRRegClassID) {
 373     assert(OpInfo[OpIdx].isOptionalDef() && "Optional def operand expected");
 374     MI.addOperand(MCOperand::CreateReg(B->InITBlock() ? 0 : ARM::CPSR));
 375     ++OpIdx;
 376   }
 377
 378   // Check whether the next operand to be added is a Thumb1 Register.
 379   assert(OpIdx < NumOps && "More operands expected");
 380   if (OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID) {
 381     // For UseRt, the reg operand is tied to the first reg operand.
 382     MI.addOperand(MCOperand::CreateReg(
 383                     getRegisterEnum(B, ARM::tGPRRegClassID,
 384                                     UseRt ? getT1tRt(insn) : getT1tRn(insn))));
 385     ++OpIdx;
 386   }
 387
 388   // Special case for tMOVSr.
 389   if (OpIdx == NumOps)
 390     return true;
 391
 392   // The next available operand is either a reg operand or an imm operand.
 393   if (OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID) {
 394     // Three register operand instructions.
 395     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 396                                                        getT1tRm(insn))));
 397   } else {
 398     assert(OpInfo[OpIdx].RegClass < 0 &&
 399            !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()
 400            && "Pure imm operand expected");
 401     MI.addOperand(MCOperand::CreateImm(UseRt ? getT1Imm8(insn)
 402                                              : (Imm3 ? getT1Imm3(insn)
 403                                                      : getT1Imm5(insn))));
 404   }
 405   ++OpIdx;
 406
 407   return true;
 408 }
 409
 410 // A6.2.2 Data-processing
 411 //
 412 // tCMPr, tTST, tCMN: tRd tRn
 413 // tMVN, tRSB:        tRd CPSR tRn
 414 // Others:            tRd CPSR tRd(TIED_TO) tRn
 415 static bool DisassembleThumb1DP(MCInst &MI, unsigned Opcode, uint32_t insn,
 416     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 417
 418   const TargetInstrDesc &TID = ARMInsts[Opcode];
 419   const TargetOperandInfo *OpInfo = TID.OpInfo;
 420   unsigned &OpIdx = NumOpsAdded;
 421
 422   OpIdx = 0;
 423
 424   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 425          (OpInfo[1].RegClass == ARM::CCRRegClassID
 426           || OpInfo[1].RegClass == ARM::tGPRRegClassID)
 427          && "Invalid arguments");
 428
 429   // Add the destination operand.
 430   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 431                                                      getT1tRd(insn))));
 432   ++OpIdx;
 433
 434   // Check whether the next operand to be added is a CCR Register.
 435   if (OpInfo[OpIdx].RegClass == ARM::CCRRegClassID) {
 436     assert(OpInfo[OpIdx].isOptionalDef() && "Optional def operand expected");
 437     MI.addOperand(MCOperand::CreateReg(B->InITBlock() ? 0 : ARM::CPSR));
 438     ++OpIdx;
 439   }
 440
 441   // We have either { tRd(TIED_TO), tRn } or { tRn } remaining.
 442   // Process the TIED_TO operand first.
 443
 444   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID
 445          && "Thumb reg operand expected");
 446   int Idx;
 447   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
 448     // The reg operand is tied to the first reg operand.
 449     MI.addOperand(MI.getOperand(Idx));
 450     ++OpIdx;
 451   }
 452
 453   // Process possible next reg operand.
 454   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID) {
 455     // Add tRn operand.
 456     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 457                                                        getT1tRn(insn))));
 458     ++OpIdx;
 459   }
 460
 461   return true;
 462 }
 463
 464 // A6.2.3 Special data instructions and branch and exchange
 465 //
 466 // tADDhirr: Rd Rd(TIED_TO) Rm
 467 // tCMPhir:  Rd Rm
 468 // tMOVr, tMOVgpr2gpr, tMOVgpr2tgpr, tMOVtgpr2gpr: Rd|tRd Rm|tRn
 469 // tBX_RET: 0 operand
 470 // tBX_RET_vararg: Rm
 471 // tBLXr_r9: Rm
 472 static bool DisassembleThumb1Special(MCInst &MI, unsigned Opcode, uint32_t insn,
 473     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 474
 475   // tBX_RET has 0 operand.
 476   if (NumOps == 0)
 477     return true;
 478
 479   // BX/BLX has 1 reg operand: Rm.
 480   if (NumOps == 1) {
 481     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 482                                                        getT1Rm(insn))));
 483     NumOpsAdded = 1;
 484     return true;
 485   }
 486
 487   const TargetInstrDesc &TID = ARMInsts[Opcode];
 488   const TargetOperandInfo *OpInfo = TID.OpInfo;
 489   unsigned &OpIdx = NumOpsAdded;
 490
 491   OpIdx = 0;
 492
 493   // Add the destination operand.
 494   unsigned RegClass = OpInfo[OpIdx].RegClass;
 495   MI.addOperand(MCOperand::CreateReg(
 496                   getRegisterEnum(B, RegClass,
 497                                   IsGPR(RegClass) ? getT1Rd(insn)
 498                                                   : getT1tRd(insn))));
 499   ++OpIdx;
 500
 501   // We have either { Rd(TIED_TO), Rm } or { Rm|tRn } remaining.
 502   // Process the TIED_TO operand first.
 503
 504   assert(OpIdx < NumOps && "More operands expected");
 505   int Idx;
 506   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
 507     // The reg operand is tied to the first reg operand.
 508     MI.addOperand(MI.getOperand(Idx));
 509     ++OpIdx;
 510   }
 511
 512   // The next reg operand is either Rm or tRn.
 513   assert(OpIdx < NumOps && "More operands expected");
 514   RegClass = OpInfo[OpIdx].RegClass;
 515   MI.addOperand(MCOperand::CreateReg(
 516                   getRegisterEnum(B, RegClass,
 517                                   IsGPR(RegClass) ? getT1Rm(insn)
 518                                                   : getT1tRn(insn))));
 519   ++OpIdx;
 520
 521   return true;
 522 }
 523
 524 // A8.6.59 LDR (literal)
 525 //
 526 // tLDRpci: tRt imm8*4
 527 static bool DisassembleThumb1LdPC(MCInst &MI, unsigned Opcode, uint32_t insn,
 528     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 529
 530   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 531   if (!OpInfo) return false;
 532
 533   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 534          (OpInfo[1].RegClass < 0 &&
 535           !OpInfo[1].isPredicate() &&
 536           !OpInfo[1].isOptionalDef())
 537          && "Invalid arguments");
 538
 539   // Add the destination operand.
 540   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 541                                                      getT1tRt(insn))));
 542
 543   // And the (imm8 << 2) operand.
 544   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn) << 2));
 545
 546   NumOpsAdded = 2;
 547
 548   return true;
 549 }
 550
 551 // Thumb specific addressing modes (see ARMInstrThumb.td):
 552 //
 553 // t_addrmode_rr := reg + reg
 554 //
 555 // t_addrmode_s4 := reg + reg
 556 //                  reg + imm5 * 4
 557 //
 558 // t_addrmode_s2 := reg + reg
 559 //                  reg + imm5 * 2
 560 //
 561 // t_addrmode_s1 := reg + reg
 562 //                  reg + imm5
 563 //
 564 // t_addrmode_sp := sp + imm8 * 4
 565 //
 566
 567 // A6.2.4 Load/store single data item
 568 //
 569 // Load/Store Register (reg|imm):      tRd tRn imm5 tRm
 570 // Load Register Signed Byte|Halfword: tRd tRn tRm
 571 static bool DisassembleThumb1LdSt(unsigned opA, MCInst &MI, unsigned Opcode,
 572     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 573
 574   const TargetInstrDesc &TID = ARMInsts[Opcode];
 575   const TargetOperandInfo *OpInfo = TID.OpInfo;
 576   unsigned &OpIdx = NumOpsAdded;
 577
 578   // Table A6-5 16-bit Thumb Load/store instructions
 579   // opA = 0b0101 for STR/LDR (register) and friends.
 580   // Otherwise, we have STR/LDR (immediate) and friends.
 581   bool Imm5 = (opA != 5);
 582
 583   assert(NumOps >= 2
 584          && OpInfo[0].RegClass == ARM::tGPRRegClassID
 585          && OpInfo[1].RegClass == ARM::tGPRRegClassID
 586          && "Expect >= 2 operands and first two as thumb reg operands");
 587
 588   // Add the destination reg and the base reg.
 589   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 590                                                      getT1tRd(insn))));
 591   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 592                                                      getT1tRn(insn))));
 593   OpIdx = 2;
 594
 595   // We have either { imm5, tRm } or { tRm } remaining.
 596   // Process the imm5 first.  Note that STR/LDR (register) should skip the imm5
 597   // offset operand for t_addrmode_s[1|2|4].
 598
 599   assert(OpIdx < NumOps && "More operands expected");
 600
 601   if (OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate() &&
 602       !OpInfo[OpIdx].isOptionalDef()) {
 603
 604     MI.addOperand(MCOperand::CreateImm(Imm5 ? getT1Imm5(insn) : 0));
 605     ++OpIdx;
 606   }
 607
 608   // The next reg operand is tRm, the offset.
 609   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::tGPRRegClassID
 610          && "Thumb reg operand expected");
 611   MI.addOperand(MCOperand::CreateReg(
 612                   Imm5 ? 0
 613                        : getRegisterEnum(B, ARM::tGPRRegClassID,
 614                                          getT1tRm(insn))));
 615   ++OpIdx;
 616
 617   return true;
 618 }
 619
 620 // A6.2.4 Load/store single data item
 621 //
 622 // Load/Store Register SP relative: tRt ARM::SP imm8
 623 static bool DisassembleThumb1LdStSP(MCInst &MI, unsigned Opcode, uint32_t insn,
 624     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 625
 626   assert((Opcode == ARM::tLDRspi || Opcode == ARM::tSTRspi)
 627          && "Unexpected opcode");
 628
 629   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 630   if (!OpInfo) return false;
 631
 632   assert(NumOps >= 3 &&
 633          OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 634          OpInfo[1].RegClass == ARM::GPRRegClassID &&
 635          (OpInfo[2].RegClass < 0 &&
 636           !OpInfo[2].isPredicate() &&
 637           !OpInfo[2].isOptionalDef())
 638          && "Invalid arguments");
 639
 640   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 641                                                      getT1tRt(insn))));
 642   MI.addOperand(MCOperand::CreateReg(ARM::SP));
 643   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn)));
 644   NumOpsAdded = 3;
 645   return true;
 646 }
 647
 648 // Table A6-1 16-bit Thumb instruction encoding
 649 // A8.6.10 ADR
 650 //
 651 // tADDrPCi: tRt imm8
 652 static bool DisassembleThumb1AddPCi(MCInst &MI, unsigned Opcode, uint32_t insn,
 653     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 654
 655   assert(Opcode == ARM::tADDrPCi && "Unexpected opcode");
 656
 657   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 658   if (!OpInfo) return false;
 659
 660   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 661          (OpInfo[1].RegClass < 0 &&
 662           !OpInfo[1].isPredicate() &&
 663           !OpInfo[1].isOptionalDef())
 664          && "Invalid arguments");
 665
 666   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 667                                                      getT1tRt(insn))));
 668   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn)));
 669   NumOpsAdded = 2;
 670   return true;
 671 }
 672
 673 // Table A6-1 16-bit Thumb instruction encoding
 674 // A8.6.8 ADD (SP plus immediate)
 675 //
 676 // tADDrSPi: tRt ARM::SP imm8
 677 static bool DisassembleThumb1AddSPi(MCInst &MI, unsigned Opcode, uint32_t insn,
 678     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 679
 680   assert(Opcode == ARM::tADDrSPi && "Unexpected opcode");
 681
 682   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 683   if (!OpInfo) return false;
 684
 685   assert(NumOps >= 3 &&
 686          OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 687          OpInfo[1].RegClass == ARM::GPRRegClassID &&
 688          (OpInfo[2].RegClass < 0 &&
 689           !OpInfo[2].isPredicate() &&
 690           !OpInfo[2].isOptionalDef())
 691          && "Invalid arguments");
 692
 693   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 694                                                      getT1tRt(insn))));
 695   MI.addOperand(MCOperand::CreateReg(ARM::SP));
 696   MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn)));
 697   NumOpsAdded = 3;
 698   return true;
 699 }
 700
 701 // tPUSH, tPOP: Pred-Imm Pred-CCR register_list
 702 //
 703 // where register_list = low registers + [lr] for PUSH or
 704 //                       low registers + [pc] for POP
 705 //
 706 // "low registers" is specified by Inst{7-0}
 707 // lr|pc is specified by Inst{8}
 708 static bool DisassembleThumb1PushPop(MCInst &MI, unsigned Opcode, uint32_t insn,
 709     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 710
 711   assert((Opcode == ARM::tPUSH || Opcode == ARM::tPOP) && "Unexpected opcode");
 712
 713   unsigned &OpIdx = NumOpsAdded;
 714
 715   // Handling the two predicate operands before the reglist.
 716   if (B->DoPredicateOperands(MI, Opcode, insn, NumOps))
 717     OpIdx += 2;
 718   else {
 719     DEBUG(errs() << "Expected predicate operands not found.\n");
 720     return false;
 721   }
 722
 723   unsigned RegListBits = slice(insn, 8, 8) << (Opcode == ARM::tPUSH ? 14 : 15)
 724     | slice(insn, 7, 0);
 725
 726   // Fill the variadic part of reglist.
 727   for (unsigned i = 0; i < 16; ++i) {
 728     if ((RegListBits >> i) & 1) {
 729       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 730                                                          i)));
 731       ++OpIdx;
 732     }
 733   }
 734
 735   return true;
 736 }
 737
 738 // A6.2.5 Miscellaneous 16-bit instructions
 739 // Delegate to DisassembleThumb1PushPop() for tPUSH & tPOP.
 740 //
 741 // tADDspi, tSUBspi: ARM::SP ARM::SP(TIED_TO) imm7
 742 // t2IT:             firstcond=Inst{7-4} mask=Inst{3-0}
 743 // tCBNZ, tCBZ:      tRd imm6*2
 744 // tBKPT:            imm8
 745 // tNOP, tSEV, tYIELD, tWFE, tWFI:
 746 //   no operand (except predicate pair)
 747 // tSETENDBE, tSETENDLE, :
 748 //   no operand
 749 // Others:           tRd tRn
 750 static bool DisassembleThumb1Misc(MCInst &MI, unsigned Opcode, uint32_t insn,
 751     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 752
 753   if (NumOps == 0)
 754     return true;
 755
 756   if (Opcode == ARM::tPUSH || Opcode == ARM::tPOP)
 757     return DisassembleThumb1PushPop(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 758
 759   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 760
 761   // Predicate operands are handled elsewhere.
 762   if (NumOps == 2 &&
 763       OpInfo[0].isPredicate() && OpInfo[1].isPredicate() &&
 764       OpInfo[0].RegClass < 0 && OpInfo[1].RegClass == ARM::CCRRegClassID) {
 765     return true;
 766   }
 767
 768   if (Opcode == ARM::tADDspi || Opcode == ARM::tSUBspi) {
 769     // Special case handling for tADDspi and tSUBspi.
 770     // A8.6.8 ADD (SP plus immediate) & A8.6.215 SUB (SP minus immediate)
 771     MI.addOperand(MCOperand::CreateReg(ARM::SP));
 772     MI.addOperand(MCOperand::CreateReg(ARM::SP));
 773     MI.addOperand(MCOperand::CreateImm(getT1Imm7(insn)));
 774     NumOpsAdded = 3;
 775     return true;
 776   }
 777
 778   if (Opcode == ARM::t2IT) {
 779     // Special case handling for If-Then.
 780     // A8.6.50 IT
 781     // Tag the (firstcond[0] bit << 4) along with mask.
 782
 783     // firstcond
 784     MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 4)));
 785
 786     // firstcond[0] and mask
 787     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 788     NumOpsAdded = 2;
 789     return true;
 790   }
 791
 792   if (Opcode == ARM::tBKPT) {
 793     MI.addOperand(MCOperand::CreateImm(getT1Imm8(insn))); // breakpoint value
 794     NumOpsAdded = 1;
 795     return true;
 796   }
 797
 798   // CPS has a singleton $opt operand that contains the following information:
 799   // opt{4-0} = don't care
 800   // opt{5} = 0 (false)
 801   // opt{8-6} = AIF from Inst{2-0}
 802   // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 803   if (Opcode == ARM::tCPS) {
 804     unsigned Option = slice(insn, 2, 0) << 6 | slice(insn, 4, 4) << 9 | 1 << 10;
 805     MI.addOperand(MCOperand::CreateImm(Option));
 806     NumOpsAdded = 1;
 807     return true;
 808   }
 809
 810   assert(NumOps >= 2 && OpInfo[0].RegClass == ARM::tGPRRegClassID &&
 811          (OpInfo[1].RegClass < 0 || OpInfo[1].RegClass==ARM::tGPRRegClassID)
 812          && "Expect >=2 operands");
 813
 814   // Add the destination operand.
 815   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 816                                                      getT1tRd(insn))));
 817
 818   if (OpInfo[1].RegClass == ARM::tGPRRegClassID) {
 819     // Two register instructions.
 820     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 821                                                        getT1tRn(insn))));
 822   } else {
 823     // CBNZ, CBZ
 824     assert((Opcode == ARM::tCBNZ || Opcode == ARM::tCBZ) &&"Unexpected opcode");
 825     MI.addOperand(MCOperand::CreateImm(getT1Imm6(insn) * 2));
 826   }
 827
 828   NumOpsAdded = 2;
 829
 830   return true;
 831 }
 832
 833 // A8.6.53  LDM / LDMIA
 834 // A8.6.189 STM / STMIA
 835 //
 836 // tLDMIA_UPD/tSTMIA_UPD: tRt tRt AM4ModeImm Pred-Imm Pred-CCR register_list
 837 // tLDMIA:                tRt AM4ModeImm Pred-Imm Pred-CCR register_list
 838 static bool DisassembleThumb1LdStMul(bool Ld, MCInst &MI, unsigned Opcode,
 839                                      uint32_t insn, unsigned short NumOps,
 840                                      unsigned &NumOpsAdded, BO B) {
 841   assert((Opcode == ARM::tLDMIA || Opcode == ARM::tLDMIA_UPD ||
 842           Opcode == ARM::tSTMIA_UPD) && "Unexpected opcode");
 843
 844   unsigned tRt = getT1tRt(insn);
 845   NumOpsAdded = 0;
 846
 847   // WB register, if necessary.
 848   if (Opcode == ARM::tLDMIA_UPD || Opcode == ARM::tSTMIA_UPD) {
 849     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 850                                                        tRt)));
 851     ++NumOpsAdded;
 852   }
 853
 854   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 855                                                      tRt)));
 856   ++NumOpsAdded;
 857
 858   // Handling the two predicate operands before the reglist.
 859   if (B->DoPredicateOperands(MI, Opcode, insn, NumOps)) {
 860     NumOpsAdded += 2;
 861   } else {
 862     DEBUG(errs() << "Expected predicate operands not found.\n");
 863     return false;
 864   }
 865
 866   unsigned RegListBits = slice(insn, 7, 0);
 867
 868   // Fill the variadic part of reglist.
 869   for (unsigned i = 0; i < 8; ++i)
 870     if ((RegListBits >> i) & 1) {
 871       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::tGPRRegClassID,
 872                                                          i)));
 873       ++NumOpsAdded;
 874     }
 875
 876   return true;
 877 }
 878
 879 static bool DisassembleThumb1LdMul(MCInst &MI, unsigned Opcode, uint32_t insn,
 880     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 881   return DisassembleThumb1LdStMul(true, MI, Opcode, insn, NumOps, NumOpsAdded,
 882                                   B);
 883 }
 884
 885 static bool DisassembleThumb1StMul(MCInst &MI, unsigned Opcode, uint32_t insn,
 886     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 887   return DisassembleThumb1LdStMul(false, MI, Opcode, insn, NumOps, NumOpsAdded,
 888                                   B);
 889 }
 890
 891 // A8.6.16 B Encoding T1
 892 // cond = Inst{11-8} & imm8 = Inst{7-0}
 893 // imm32 = SignExtend(imm8:'0', 32)
 894 //
 895 // tBcc: offset Pred-Imm Pred-CCR
 896 // tSVC: imm8 Pred-Imm Pred-CCR
 897 // tTRAP: 0 operand (early return)
 898 static bool DisassembleThumb1CondBr(MCInst &MI, unsigned Opcode, uint32_t insn,
 899     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 900
 901   if (Opcode == ARM::tTRAP)
 902     return true;
 903
 904   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 905   if (!OpInfo) return false;
 906
 907   assert(NumOps == 3 && OpInfo[0].RegClass < 0 &&
 908          OpInfo[1].isPredicate() && OpInfo[2].RegClass == ARM::CCRRegClassID
 909          && "Exactly 3 operands expected");
 910
 911   unsigned Imm8 = getT1Imm8(insn);
 912   MI.addOperand(MCOperand::CreateImm(
 913                   Opcode == ARM::tBcc ? SignExtend32<9>(Imm8 << 1) + 4
 914                                       : (int)Imm8));
 915
 916   // Predicate operands by ARMBasicMCBuilder::TryPredicateAndSBitModifier().
 917   NumOpsAdded = 1;
 918
 919   return true;
 920 }
 921
 922 // A8.6.16 B Encoding T2
 923 // imm11 = Inst{10-0}
 924 // imm32 = SignExtend(imm11:'0', 32)
 925 //
 926 // tB: offset
 927 static bool DisassembleThumb1Br(MCInst &MI, unsigned Opcode, uint32_t insn,
 928     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 929
 930   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 931   if (!OpInfo) return false;
 932
 933   assert(NumOps == 1 && OpInfo[0].RegClass < 0 && "1 imm operand expected");
 934
 935   unsigned Imm11 = getT1Imm11(insn);
 936
 937   // When executing a Thumb instruction, PC reads as the address of the current
 938   // instruction plus 4.  The assembler subtracts 4 from the difference between
 939   // the branch instruction and the target address, disassembler has to add 4 to
 940   // to compensate.
 941   MI.addOperand(MCOperand::CreateImm(SignExtend32<12>(Imm11 << 1) + 4));
 942
 943   NumOpsAdded = 1;
 944
 945   return true;
 946
 947 }
 948
 949 // See A6.2 16-bit Thumb instruction encoding for instruction classes
 950 // corresponding to op.
 951 //
 952 // Table A6-1 16-bit Thumb instruction encoding (abridged)
 953 // op    Instruction or instruction class
 954 // ------  --------------------------------------------------------------------
 955 // 00xxxx  Shift (immediate), add, subtract, move, and compare on page A6-7
 956 // 010000  Data-processing on page A6-8
 957 // 010001  Special data instructions and branch and exchange on page A6-9
 958 // 01001x  Load from Literal Pool, see LDR (literal) on page A8-122
 959 // 0101xx  Load/store single data item on page A6-10
 960 // 011xxx
 961 // 100xxx
 962 // 10100x  Generate PC-relative address, see ADR on page A8-32
 963 // 10101x  Generate SP-relative address, see ADD (SP plus immediate) on
 964 //         page A8-28
 965 // 1011xx  Miscellaneous 16-bit instructions on page A6-11
 966 // 11000x  Store multiple registers, see STM / STMIA / STMEA on page A8-374
 967 // 11001x  Load multiple registers, see LDM / LDMIA / LDMFD on page A8-110 a
 968 // 1101xx  Conditional branch, and Supervisor Call on page A6-13
 969 // 11100x  Unconditional Branch, see B on page A8-44
 970 //
 971 static bool DisassembleThumb1(uint16_t op, MCInst &MI, unsigned Opcode,
 972     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 973
 974   unsigned op1 = slice(op, 5, 4);
 975   unsigned op2 = slice(op, 3, 2);
 976   unsigned op3 = slice(op, 1, 0);
 977   unsigned opA = slice(op, 5, 2);
 978   switch (op1) {
 979   case 0:
 980     // A6.2.1 Shift (immediate), add, subtract, move, and compare
 981     return DisassembleThumb1General(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 982   case 1:
 983     switch (op2) {
 984     case 0:
 985       switch (op3) {
 986       case 0:
 987         // A6.2.2 Data-processing
 988         return DisassembleThumb1DP(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 989       case 1:
 990         // A6.2.3 Special data instructions and branch and exchange
 991         return DisassembleThumb1Special(MI, Opcode, insn, NumOps, NumOpsAdded,
 992                                         B);
 993       default:
 994         // A8.6.59 LDR (literal)
 995         return DisassembleThumb1LdPC(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 996       }
 997       break;
 998     default:
 999       // A6.2.4 Load/store single data item
1000       return DisassembleThumb1LdSt(opA, MI, Opcode, insn, NumOps, NumOpsAdded,
1001                                    B);
1002       break;
1003     }
1004     break;
1005   case 2:
1006     switch (op2) {
1007     case 0:
1008       // A6.2.4 Load/store single data item
1009       return DisassembleThumb1LdSt(opA, MI, Opcode, insn, NumOps, NumOpsAdded,
1010                                    B);
1011     case 1:
1012       // A6.2.4 Load/store single data item
1013       return DisassembleThumb1LdStSP(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1014     case 2:
1015       if (op3 <= 1) {
1016         // A8.6.10 ADR
1017         return DisassembleThumb1AddPCi(MI, Opcode, insn, NumOps, NumOpsAdded,
1018                                        B);
1019       } else {
1020         // A8.6.8 ADD (SP plus immediate)
1021         return DisassembleThumb1AddSPi(MI, Opcode, insn, NumOps, NumOpsAdded,
1022                                        B);
1023       }
1024     default:
1025       // A6.2.5 Miscellaneous 16-bit instructions
1026       return DisassembleThumb1Misc(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1027     }
1028     break;
1029   case 3:
1030     switch (op2) {
1031     case 0:
1032       if (op3 <= 1) {
1033         // A8.6.189 STM / STMIA / STMEA
1034         return DisassembleThumb1StMul(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1035       } else {
1036         // A8.6.53 LDM / LDMIA / LDMFD
1037         return DisassembleThumb1LdMul(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1038       }
1039     case 1:
1040       // A6.2.6 Conditional branch, and Supervisor Call
1041       return DisassembleThumb1CondBr(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1042     case 2:
1043       // Unconditional Branch, see B on page A8-44
1044       return DisassembleThumb1Br(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1045     default:
1046       assert(0 && "Unreachable code");
1047       break;
1048     }
1049     break;
1050   default:
1051     assert(0 && "Unreachable code");
1052     break;
1053   }
1054
1055   return false;
1056 }
1057
1058 ///////////////////////////////////////////////
1059 //                                           //
1060 // Thumb2 instruction disassembly functions. //
1061 //                                           //
1062 ///////////////////////////////////////////////
1063
1064 ///////////////////////////////////////////////////////////
1065 //                                                       //
1066 // Note: the register naming follows the ARM convention! //
1067 //                                                       //
1068 ///////////////////////////////////////////////////////////
1069
1070 static inline bool Thumb2SRSOpcode(unsigned Opcode) {
1071   switch (Opcode) {
1072   default:
1073     return false;
1074   case ARM::t2SRSDBW: case ARM::t2SRSDB:
1075   case ARM::t2SRSIAW: case ARM::t2SRSIA:
1076     return true;
1077   }
1078 }
1079
1080 static inline bool Thumb2RFEOpcode(unsigned Opcode) {
1081   switch (Opcode) {
1082   default:
1083     return false;
1084   case ARM::t2RFEDBW: case ARM::t2RFEDB:
1085   case ARM::t2RFEIAW: case ARM::t2RFEIA:
1086     return true;
1087   }
1088 }
1089
1090 // t2SRS[IA|DB]W/t2SRS[IA|DB]: mode_imm = Inst{4-0}
1091 static bool DisassembleThumb2SRS(MCInst &MI, unsigned Opcode, uint32_t insn,
1092     unsigned short NumOps, unsigned &NumOpsAdded) {
1093   MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
1094   NumOpsAdded = 1;
1095   return true;
1096 }
1097
1098 // t2RFE[IA|DB]W/t2RFE[IA|DB]: Rn
1099 static bool DisassembleThumb2RFE(MCInst &MI, unsigned Opcode, uint32_t insn,
1100     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1101   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1102                                                      decodeRn(insn))));
1103   NumOpsAdded = 1;
1104   return true;
1105 }
1106
1107 static bool DisassembleThumb2LdStMul(MCInst &MI, unsigned Opcode, uint32_t insn,
1108     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1109
1110   if (Thumb2SRSOpcode(Opcode))
1111     return DisassembleThumb2SRS(MI, Opcode, insn, NumOps, NumOpsAdded);
1112
1113   if (Thumb2RFEOpcode(Opcode))
1114     return DisassembleThumb2RFE(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1115
1116   assert((Opcode == ARM::t2LDMIA || Opcode == ARM::t2LDMIA_UPD ||
1117           Opcode == ARM::t2LDMDB || Opcode == ARM::t2LDMDB_UPD ||
1118           Opcode == ARM::t2STMIA || Opcode == ARM::t2STMIA_UPD ||
1119           Opcode == ARM::t2STMDB || Opcode == ARM::t2STMDB_UPD)
1120          && "Unexpected opcode");
1121   assert(NumOps >= 5 && "Thumb2 LdStMul expects NumOps >= 5");
1122
1123   NumOpsAdded = 0;
1124
1125   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1126
1127   // Writeback to base.
1128   if (Opcode == ARM::t2LDMIA_UPD || Opcode == ARM::t2LDMDB_UPD ||
1129       Opcode == ARM::t2STMIA_UPD || Opcode == ARM::t2STMDB_UPD) {
1130     MI.addOperand(MCOperand::CreateReg(Base));
1131     ++NumOpsAdded;
1132   }
1133
1134   MI.addOperand(MCOperand::CreateReg(Base));
1135   ++NumOpsAdded;
1136
1137   // Handling the two predicate operands before the reglist.
1138   if (B->DoPredicateOperands(MI, Opcode, insn, NumOps)) {
1139     NumOpsAdded += 2;
1140   } else {
1141     DEBUG(errs() << "Expected predicate operands not found.\n");
1142     return false;
1143   }
1144
1145   unsigned RegListBits = insn & ((1 << 16) - 1);
1146
1147   // Fill the variadic part of reglist.
1148   for (unsigned i = 0; i < 16; ++i)
1149     if ((RegListBits >> i) & 1) {
1150       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1151                                                          i)));
1152       ++NumOpsAdded;
1153     }
1154
1155   return true;
1156 }
1157
1158 // t2LDREX: Rd Rn
1159 // t2LDREXD: Rd Rs Rn
1160 // t2LDREXB, t2LDREXH: Rd Rn
1161 // t2STREX: Rs Rd Rn
1162 // t2STREXD: Rm Rd Rs Rn
1163 // t2STREXB, t2STREXH: Rm Rd Rn
1164 static bool DisassembleThumb2LdStEx(MCInst &MI, unsigned Opcode, uint32_t insn,
1165     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1166
1167   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1168   if (!OpInfo) return false;
1169
1170   unsigned &OpIdx = NumOpsAdded;
1171
1172   OpIdx = 0;
1173
1174   assert(NumOps >= 2
1175          && OpInfo[0].RegClass == ARM::GPRRegClassID
1176          && OpInfo[1].RegClass == ARM::GPRRegClassID
1177          && "Expect >=2 operands and first two as reg operands");
1178
1179   bool isStore = (ARM::t2STREX <= Opcode && Opcode <= ARM::t2STREXH);
1180   bool isSW = (Opcode == ARM::t2LDREX || Opcode == ARM::t2STREX);
1181   bool isDW = (Opcode == ARM::t2LDREXD || Opcode == ARM::t2STREXD);
1182
1183   // Add the destination operand for store.
1184   if (isStore) {
1185     MI.addOperand(MCOperand::CreateReg(
1186                     getRegisterEnum(B, ARM::GPRRegClassID,
1187                                     isSW ? decodeRs(insn) : decodeRm(insn))));
1188     ++OpIdx;
1189   }
1190
1191   // Source operand for store and destination operand for load.
1192   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1193                                                      decodeRd(insn))));
1194   ++OpIdx;
1195
1196   // Thumb2 doubleword complication: with an extra source/destination operand.
1197   if (isDW) {
1198     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1199                                                        decodeRs(insn))));
1200     ++OpIdx;
1201   }
1202
1203   // Finally add the pointer operand.
1204   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1205                                                      decodeRn(insn))));
1206   ++OpIdx;
1207
1208   return true;
1209 }
1210
1211 // LLVM, as of Jan-05-2010, does not output <Rt2>, i.e., Rs, in the asm.
1212 // Whereas the ARM Arch. Manual does not require that t2 = t+1 like in ARM ISA.
1213 //
1214 // t2LDRDi8: Rd Rs Rn imm8s4 (offset mode)
1215 // t2LDRDpci: Rd Rs imm8s4 (Not decoded, prefer the generic t2LDRDi8 version)
1216 // t2STRDi8: Rd Rs Rn imm8s4 (offset mode)
1217 //
1218 // Ditto for t2LDRD_PRE, t2LDRD_POST, t2STRD_PRE, t2STRD_POST, which are for
1219 // disassembly only and do not have a tied_to writeback base register operand.
1220 static bool DisassembleThumb2LdStDual(MCInst &MI, unsigned Opcode,
1221     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1222
1223   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1224   if (!OpInfo) return false;
1225
1226   assert(NumOps >= 4
1227          && OpInfo[0].RegClass == ARM::GPRRegClassID
1228          && OpInfo[1].RegClass == ARM::GPRRegClassID
1229          && OpInfo[2].RegClass == ARM::GPRRegClassID
1230          && OpInfo[3].RegClass < 0
1231          && "Expect >= 4 operands and first 3 as reg operands");
1232
1233   // Add the <Rt> <Rt2> operands.
1234   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1235                                                      decodeRd(insn))));
1236   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1237                                                      decodeRs(insn))));
1238   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1239                                                      decodeRn(insn))));
1240
1241   // Finally add (+/-)imm8*4, depending on the U bit.
1242   int Offset = getImm8(insn) * 4;
1243   if (getUBit(insn) == 0)
1244     Offset = -Offset;
1245   MI.addOperand(MCOperand::CreateImm(Offset));
1246   NumOpsAdded = 4;
1247
1248   return true;
1249 }
1250
1251 // t2TBB, t2TBH: Rn Rm Pred-Imm Pred-CCR
1252 static bool DisassembleThumb2TB(MCInst &MI, unsigned Opcode,
1253     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1254
1255   assert(NumOps >= 2 && "Expect >= 2 operands");
1256
1257   // The generic version of TBB/TBH needs a base register.
1258   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1259                                                      decodeRn(insn))));
1260   // Add the index register.
1261   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1262                                                      decodeRm(insn))));
1263   NumOpsAdded = 2;
1264
1265   return true;
1266 }
1267
1268 static inline bool Thumb2ShiftOpcode(unsigned Opcode) {
1269   switch (Opcode) {
1270   default:
1271     return false;
1272   case ARM::t2MOVCClsl: case ARM::t2MOVCClsr:
1273   case ARM::t2MOVCCasr: case ARM::t2MOVCCror:
1274   case ARM::t2LSLri:    case ARM::t2LSRri:
1275   case ARM::t2ASRri:    case ARM::t2RORri:
1276     return true;
1277   }
1278 }
1279
1280 // A6.3.11 Data-processing (shifted register)
1281 //
1282 // Two register operands (Rn=0b1111 no 1st operand reg): Rs Rm
1283 // Two register operands (Rs=0b1111 no dst operand reg): Rn Rm
1284 // Three register operands: Rs Rn Rm
1285 // Three register operands: (Rn=0b1111 Conditional Move) Rs Ro(TIED_TO) Rm
1286 //
1287 // Constant shifts t2_so_reg is a 2-operand unit corresponding to the Thumb2
1288 // register with shift forms: (Rm, ConstantShiftSpecifier).
1289 // Constant shift specifier: Imm = (ShOp | ShAmt<<3).
1290 //
1291 // There are special instructions, like t2MOVsra_flag and t2MOVsrl_flag, which
1292 // only require two register operands: Rd, Rm in ARM Reference Manual terms, and
1293 // nothing else, because the shift amount is already specified.
1294 // Similar case holds for t2MOVrx, t2ADDrr, ..., etc.
1295 static bool DisassembleThumb2DPSoReg(MCInst &MI, unsigned Opcode, uint32_t insn,
1296     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1297
1298   const TargetInstrDesc &TID = ARMInsts[Opcode];
1299   const TargetOperandInfo *OpInfo = TID.OpInfo;
1300   unsigned &OpIdx = NumOpsAdded;
1301
1302   // Special case handling.
1303   if (Opcode == ARM::t2BR_JT) {
1304     assert(NumOps == 4
1305            && OpInfo[0].RegClass == ARM::GPRRegClassID
1306            && OpInfo[1].RegClass == ARM::GPRRegClassID
1307            && OpInfo[2].RegClass < 0
1308            && OpInfo[3].RegClass < 0
1309            && "Exactly 4 operands expect and first two as reg operands");
1310     // Only need to populate the src reg operand.
1311     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1312                                                        decodeRm(insn))));
1313     MI.addOperand(MCOperand::CreateReg(0));
1314     MI.addOperand(MCOperand::CreateImm(0));
1315     MI.addOperand(MCOperand::CreateImm(0));
1316     NumOpsAdded = 4;
1317     return true;
1318   }
1319
1320   OpIdx = 0;
1321
1322   assert(NumOps >= 2
1323          && (OpInfo[0].RegClass == ARM::GPRRegClassID ||
1324              OpInfo[0].RegClass == ARM::rGPRRegClassID)
1325          && (OpInfo[1].RegClass == ARM::GPRRegClassID ||
1326              OpInfo[1].RegClass == ARM::rGPRRegClassID)
1327          && "Expect >= 2 operands and first two as reg operands");
1328
1329   bool ThreeReg = (NumOps > 2 && (OpInfo[2].RegClass == ARM::GPRRegClassID ||
1330                                   OpInfo[2].RegClass == ARM::rGPRRegClassID));
1331   bool NoDstReg = (decodeRs(insn) == 0xF);
1332
1333   // Build the register operands, followed by the constant shift specifier.
1334
1335   MI.addOperand(MCOperand::CreateReg(
1336                   getRegisterEnum(B, OpInfo[0].RegClass,
1337                                   NoDstReg ? decodeRn(insn) : decodeRs(insn))));
1338   ++OpIdx;
1339
1340   if (ThreeReg) {
1341     int Idx;
1342     if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
1343       // Process tied_to operand constraint.
1344       MI.addOperand(MI.getOperand(Idx));
1345       ++OpIdx;
1346     } else if (!NoDstReg) {
1347       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[1].RegClass,
1348                                                          decodeRn(insn))));
1349       ++OpIdx;
1350     } else {
1351       DEBUG(errs() << "Thumb2 encoding error: d==15 for three-reg operands.\n");
1352       return false;
1353     }
1354   }
1355
1356   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
1357                                                      decodeRm(insn))));
1358   ++OpIdx;
1359
1360   if (NumOps == OpIdx)
1361     return true;
1362
1363   if (OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1364       && !OpInfo[OpIdx].isOptionalDef()) {
1365
1366     if (Thumb2ShiftOpcode(Opcode))
1367       MI.addOperand(MCOperand::CreateImm(getShiftAmtBits(insn)));
1368     else {
1369       // Build the constant shift specifier operand.
1370       unsigned bits2 = getShiftTypeBits(insn);
1371       unsigned imm5 = getShiftAmtBits(insn);
1372       ARM_AM::ShiftOpc ShOp = ARM_AM::no_shift;
1373       unsigned ShAmt = decodeImmShift(bits2, imm5, ShOp);
1374       MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShAmt)));
1375     }
1376     ++OpIdx;
1377   }
1378
1379   return true;
1380 }
1381
1382 // A6.3.1 Data-processing (modified immediate)
1383 //
1384 // Two register operands: Rs Rn ModImm
1385 // One register operands (Rs=0b1111 no explicit dest reg): Rn ModImm
1386 // One register operands (Rn=0b1111 no explicit src reg): Rs ModImm -
1387 // {t2MOVi, t2MVNi}
1388 //
1389 // ModImm = ThumbExpandImm(i:imm3:imm8)
1390 static bool DisassembleThumb2DPModImm(MCInst &MI, unsigned Opcode,
1391     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1392
1393   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1394   unsigned &OpIdx = NumOpsAdded;
1395
1396   OpIdx = 0;
1397
1398   unsigned RdRegClassID = OpInfo[0].RegClass;
1399   assert(NumOps >= 2 && (RdRegClassID == ARM::GPRRegClassID ||
1400                          RdRegClassID == ARM::rGPRRegClassID)
1401          && "Expect >= 2 operands and first one as reg operand");
1402
1403   unsigned RnRegClassID = OpInfo[1].RegClass;
1404   bool TwoReg = (RnRegClassID == ARM::GPRRegClassID
1405                  || RnRegClassID == ARM::rGPRRegClassID);
1406   bool NoDstReg = (decodeRs(insn) == 0xF);
1407
1408   // Build the register operands, followed by the modified immediate.
1409
1410   MI.addOperand(MCOperand::CreateReg(
1411                   getRegisterEnum(B, RdRegClassID,
1412                                   NoDstReg ? decodeRn(insn) : decodeRs(insn))));
1413   ++OpIdx;
1414
1415   if (TwoReg) {
1416     if (NoDstReg) {
1417       DEBUG(errs()<<"Thumb2 encoding error: d==15 for DPModImm 2-reg instr.\n");
1418       return false;
1419     }
1420     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RnRegClassID,
1421                                                        decodeRn(insn))));
1422     ++OpIdx;
1423   }
1424
1425   // The modified immediate operand should come next.
1426   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0 &&
1427          !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()
1428          && "Pure imm operand expected");
1429
1430   // i:imm3:imm8
1431   // A6.3.2 Modified immediate constants in Thumb instructions
1432   unsigned imm12 = getIImm3Imm8(insn);
1433   MI.addOperand(MCOperand::CreateImm(ThumbExpandImm(imm12)));
1434   ++OpIdx;
1435
1436   return true;
1437 }
1438
1439 static inline bool Thumb2SaturateOpcode(unsigned Opcode) {
1440   switch (Opcode) {
1441   case ARM::t2SSAT: case ARM::t2SSAT16:
1442   case ARM::t2USAT: case ARM::t2USAT16:
1443     return true;
1444   default:
1445     return false;
1446   }
1447 }
1448
1449 /// DisassembleThumb2Sat - Disassemble Thumb2 saturate instructions:
1450 /// o t2SSAT, t2USAT: Rs sat_pos Rn shamt
1451 /// o t2SSAT16, t2USAT16: Rs sat_pos Rn
1452 static bool DisassembleThumb2Sat(MCInst &MI, unsigned Opcode, uint32_t insn,
1453                                  unsigned &NumOpsAdded, BO B) {
1454   const TargetInstrDesc &TID = ARMInsts[Opcode];
1455   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1456
1457   // Disassemble the register def.
1458   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1459                                                      decodeRs(insn))));
1460
1461   unsigned Pos = slice(insn, 4, 0);
1462   if (Opcode == ARM::t2SSAT || Opcode == ARM::t2SSAT16)
1463     Pos += 1;
1464   MI.addOperand(MCOperand::CreateImm(Pos));
1465
1466   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1467                                                      decodeRn(insn))));
1468
1469   if (NumOpsAdded == 4) {
1470     ARM_AM::ShiftOpc Opc = (slice(insn, 21, 21) != 0 ?
1471                             ARM_AM::asr : ARM_AM::lsl);
1472     // Inst{14-12:7-6} encodes the imm5 shift amount.
1473     unsigned ShAmt = slice(insn, 14, 12) << 2 | slice(insn, 7, 6);
1474     if (ShAmt == 0) {
1475       if (Opc == ARM_AM::asr)
1476         ShAmt = 32;
1477       else
1478         Opc = ARM_AM::no_shift;
1479     }
1480     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1481   }
1482   return true;
1483 }
1484
1485 // A6.3.3 Data-processing (plain binary immediate)
1486 //
1487 // o t2ADDri12, t2SUBri12: Rs Rn imm12
1488 // o t2LEApcrel (ADR): Rs imm12
1489 // o t2BFC (BFC): Rs Ro(TIED_TO) bf_inv_mask_imm
1490 // o t2BFI (BFI) (Currently not defined in LLVM as of Jan-07-2010)
1491 // o t2MOVi16: Rs imm16
1492 // o t2MOVTi16: Rs imm16
1493 // o t2SBFX (SBFX): Rs Rn lsb width
1494 // o t2UBFX (UBFX): Rs Rn lsb width
1495 // o t2BFI (BFI): Rs Rn lsb width
1496 static bool DisassembleThumb2DPBinImm(MCInst &MI, unsigned Opcode,
1497     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1498
1499   const TargetInstrDesc &TID = ARMInsts[Opcode];
1500   const TargetOperandInfo *OpInfo = TID.OpInfo;
1501   unsigned &OpIdx = NumOpsAdded;
1502
1503   OpIdx = 0;
1504
1505   unsigned RdRegClassID = OpInfo[0].RegClass;
1506   assert(NumOps >= 2 && (RdRegClassID == ARM::GPRRegClassID ||
1507                          RdRegClassID == ARM::rGPRRegClassID)
1508          && "Expect >= 2 operands and first one as reg operand");
1509
1510   unsigned RnRegClassID = OpInfo[1].RegClass;
1511   bool TwoReg = (RnRegClassID == ARM::GPRRegClassID
1512                  || RnRegClassID == ARM::rGPRRegClassID);
1513
1514   // Build the register operand(s), followed by the immediate(s).
1515
1516   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RdRegClassID,
1517                                                      decodeRs(insn))));
1518   ++OpIdx;
1519
1520   if (TwoReg) {
1521     assert(NumOps >= 3 && "Expect >= 3 operands");
1522     int Idx;
1523     if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
1524       // Process tied_to operand constraint.
1525       MI.addOperand(MI.getOperand(Idx));
1526     } else {
1527       // Add src reg operand.
1528       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RnRegClassID,
1529                                                          decodeRn(insn))));
1530     }
1531     ++OpIdx;
1532   }
1533
1534   if (Opcode == ARM::t2BFI) {
1535     // Add val reg operand.
1536     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RnRegClassID,
1537                                                        decodeRn(insn))));
1538     ++OpIdx;
1539   }
1540
1541   assert(OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1542          && !OpInfo[OpIdx].isOptionalDef()
1543          && "Pure imm operand expected");
1544
1545   // Pre-increment OpIdx.
1546   ++OpIdx;
1547
1548   if (Opcode == ARM::t2ADDri12 || Opcode == ARM::t2SUBri12
1549       || Opcode == ARM::t2LEApcrel)
1550     MI.addOperand(MCOperand::CreateImm(getIImm3Imm8(insn)));
1551   else if (Opcode == ARM::t2MOVi16 || Opcode == ARM::t2MOVTi16)
1552     MI.addOperand(MCOperand::CreateImm(getImm16(insn)));
1553   else if (Opcode == ARM::t2BFC || Opcode == ARM::t2BFI) {
1554     uint32_t mask = 0;
1555     if (getBitfieldInvMask(insn, mask))
1556       MI.addOperand(MCOperand::CreateImm(mask));
1557     else
1558       return false;
1559   } else {
1560     // Handle the case of: lsb width
1561     assert((Opcode == ARM::t2SBFX || Opcode == ARM::t2UBFX)
1562             && "Unexpected opcode");
1563     MI.addOperand(MCOperand::CreateImm(getLsb(insn)));
1564     MI.addOperand(MCOperand::CreateImm(getWidthMinus1(insn) + 1));
1565
1566     ++OpIdx;
1567   }
1568
1569   return true;
1570 }
1571
1572 // A6.3.4 Table A6-15 Miscellaneous control instructions
1573 // A8.6.41 DMB
1574 // A8.6.42 DSB
1575 // A8.6.49 ISB
1576 static inline bool t2MiscCtrlInstr(uint32_t insn) {
1577   if (slice(insn, 31, 20) == 0xf3b && slice(insn, 15, 14) == 2 &&
1578       slice(insn, 12, 12) == 0)
1579     return true;
1580
1581   return false;
1582 }
1583
1584 // A6.3.4 Branches and miscellaneous control
1585 //
1586 // A8.6.16 B
1587 // Branches: t2B, t2Bcc -> imm operand
1588 //
1589 // Branches: t2TPsoft -> no operand
1590 //
1591 // A8.6.23 BL, BLX (immediate)
1592 // Branches (defined in ARMInstrThumb.td): tBLr9, tBLXi_r9 -> imm operand
1593 //
1594 // A8.6.26
1595 // t2BXJ -> Rn
1596 //
1597 // Miscellaneous control: t2DMBsy (and its t2DMB variants),
1598 // t2DSBsy (and its t2DSB varianst), t2ISBsy, t2CLREX
1599 //   -> no operand (except pred-imm pred-ccr for CLREX, memory barrier variants)
1600 //
1601 // Hint: t2NOP, t2YIELD, t2WFE, t2WFI, t2SEV
1602 //   -> no operand (except pred-imm pred-ccr)
1603 //
1604 // t2DBG -> imm4 = Inst{3-0}
1605 //
1606 // t2MRS/t2MRSsys -> Rs
1607 // t2MSR/t2MSRsys -> Rn mask=Inst{11-8}
1608 // t2SMC -> imm4 = Inst{19-16}
1609 static bool DisassembleThumb2BrMiscCtrl(MCInst &MI, unsigned Opcode,
1610     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1611
1612   if (NumOps == 0)
1613     return true;
1614
1615   if (t2MiscCtrlInstr(insn))
1616     return true;
1617
1618   switch (Opcode) {
1619   case ARM::t2CLREX:
1620   case ARM::t2NOP:
1621   case ARM::t2YIELD:
1622   case ARM::t2WFE:
1623   case ARM::t2WFI:
1624   case ARM::t2SEV:
1625     return true;
1626   default:
1627     break;
1628   }
1629
1630   // CPS has a singleton $opt operand that contains the following information:
1631   // opt{4-0} = mode from Inst{4-0}
1632   // opt{5} = changemode from Inst{8}
1633   // opt{8-6} = AIF from Inst{7-5}
1634   // opt{10-9} = imod from Inst{10-9} with 0b10 as enable and 0b11 as disable
1635   if (Opcode == ARM::t2CPS) {
1636     unsigned Option = slice(insn, 4, 0) | slice(insn, 8, 8) << 5 |
1637       slice(insn, 7, 5) << 6 | slice(insn, 10, 9) << 9;
1638     MI.addOperand(MCOperand::CreateImm(Option));
1639     NumOpsAdded = 1;
1640     return true;
1641   }
1642
1643   // DBG has its option specified in Inst{3-0}.
1644   if (Opcode == ARM::t2DBG) {
1645     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
1646     NumOpsAdded = 1;
1647     return true;
1648   }
1649
1650   // MRS and MRSsys take one GPR reg Rs.
1651   if (Opcode == ARM::t2MRS || Opcode == ARM::t2MRSsys) {
1652     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1653                                                        decodeRs(insn))));
1654     NumOpsAdded = 1;
1655     return true;
1656   }
1657   // BXJ takes one GPR reg Rn.
1658   if (Opcode == ARM::t2BXJ) {
1659     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1660                                                        decodeRn(insn))));
1661     NumOpsAdded = 1;
1662     return true;
1663   }
1664   // MSR and MSRsys take one GPR reg Rn, followed by the mask.
1665   if (Opcode == ARM::t2MSR || Opcode == ARM::t2MSRsys || Opcode == ARM::t2BXJ) {
1666     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1667                                                        decodeRn(insn))));
1668     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 8)));
1669     NumOpsAdded = 2;
1670     return true;
1671   }
1672   // SMC take imm4.
1673   if (Opcode == ARM::t2SMC) {
1674     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
1675     NumOpsAdded = 1;
1676     return true;
1677   }
1678
1679   // Add the imm operand.
1680   int Offset = 0;
1681
1682   switch (Opcode) {
1683   default:
1684     assert(0 && "Unexpected opcode");
1685     return false;
1686   case ARM::t2B:
1687     Offset = decodeImm32_B_EncodingT4(insn);
1688     break;
1689   case ARM::t2Bcc:
1690     Offset = decodeImm32_B_EncodingT3(insn);
1691     break;
1692   case ARM::tBLr9:
1693     Offset = decodeImm32_BL(insn);
1694     break;
1695   case ARM::tBLXi_r9:
1696     Offset = decodeImm32_BLX(insn);
1697     break;
1698   }
1699   // When executing a Thumb instruction, PC reads as the address of the current
1700   // instruction plus 4.  The assembler subtracts 4 from the difference between
1701   // the branch instruction and the target address, disassembler has to add 4 to
1702   // to compensate.
1703   MI.addOperand(MCOperand::CreateImm(Offset + 4));
1704
1705   NumOpsAdded = 1;
1706
1707   return true;
1708 }
1709
1710 static inline bool Thumb2PreloadOpcode(unsigned Opcode) {
1711   switch (Opcode) {
1712   default:
1713     return false;
1714   case ARM::t2PLDi12:   case ARM::t2PLDi8:   case ARM::t2PLDpci:
1715   case ARM::t2PLDs:
1716   case ARM::t2PLDWi12:  case ARM::t2PLDWi8:  case ARM::t2PLDWpci:
1717   case ARM::t2PLDWs:
1718   case ARM::t2PLIi12:   case ARM::t2PLIi8:   case ARM::t2PLIpci:
1719   case ARM::t2PLIs:
1720     return true;
1721   }
1722 }
1723
1724 static bool DisassembleThumb2PreLoad(MCInst &MI, unsigned Opcode, uint32_t insn,
1725     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1726
1727   // Preload Data/Instruction requires either 2 or 3 operands.
1728   // t2PLDi12, t2PLDi8, t2PLDpci: Rn [+/-]imm12/imm8
1729   // t2PLDr:                      Rn Rm
1730   // t2PLDs:                      Rn Rm imm2=Inst{5-4}
1731   // Same pattern applies for t2PLDW* and t2PLI*.
1732
1733   const TargetInstrDesc &TID = ARMInsts[Opcode];
1734   const TargetOperandInfo *OpInfo = TID.OpInfo;
1735   unsigned &OpIdx = NumOpsAdded;
1736
1737   OpIdx = 0;
1738
1739   assert(NumOps >= 2 &&
1740          OpInfo[0].RegClass == ARM::GPRRegClassID &&
1741          "Expect >= 2 operands and first one as reg operand");
1742
1743   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1744                                                      decodeRn(insn))));
1745   ++OpIdx;
1746
1747   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1748     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1749                                                        decodeRm(insn))));
1750   } else {
1751     assert(OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1752            && !OpInfo[OpIdx].isOptionalDef()
1753            && "Pure imm operand expected");
1754     int Offset = 0;
1755     if (Opcode == ARM::t2PLDpci || Opcode == ARM::t2PLDWpci ||
1756              Opcode == ARM::t2PLIpci) {
1757       bool Negative = slice(insn, 23, 23) == 0;
1758       unsigned Imm12 = getImm12(insn);
1759       Offset = Negative ? -1 - Imm12 : 1 * Imm12;
1760     } else if (Opcode == ARM::t2PLDi8 || Opcode == ARM::t2PLDWi8 ||
1761                Opcode == ARM::t2PLIi8) {
1762       // A8.6.117 Encoding T2: add = FALSE
1763       unsigned Imm8 = getImm8(insn);
1764       Offset = -1 - Imm8;
1765     } else // The i12 forms.  See, for example, A8.6.117 Encoding T1.
1766       Offset = decodeImm12(insn);
1767     MI.addOperand(MCOperand::CreateImm(Offset));
1768   }
1769   ++OpIdx;
1770
1771   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0 &&
1772       !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1773     // Fills in the shift amount for t2PLDs, t2PLDWs, t2PLIs.
1774     MI.addOperand(MCOperand::CreateImm(slice(insn, 5, 4)));
1775     ++OpIdx;
1776   }
1777
1778   return true;
1779 }
1780
1781 // A8.6.63 LDRB (literal)
1782 // A8.6.79 LDRSB (literal)
1783 // A8.6.75 LDRH (literal)
1784 // A8.6.83 LDRSH (literal)
1785 // A8.6.59 LDR (literal)
1786 //
1787 // These instrs calculate an address from the PC value and an immediate offset.
1788 // Rd Rn=PC (+/-)imm12 (+ if Inst{23} == 0b1)
1789 static bool DisassembleThumb2Ldpci(MCInst &MI, unsigned Opcode,
1790     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1791
1792   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1793   if (!OpInfo) return false;
1794
1795   assert(NumOps >= 2 &&
1796          OpInfo[0].RegClass == ARM::GPRRegClassID &&
1797          OpInfo[1].RegClass < 0 &&
1798          "Expect >= 2 operands, first as reg, and second as imm operand");
1799
1800   // Build the register operand, followed by the (+/-)imm12 immediate.
1801
1802   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1803                                                      decodeRd(insn))));
1804
1805   MI.addOperand(MCOperand::CreateImm(decodeImm12(insn)));
1806
1807   NumOpsAdded = 2;
1808
1809   return true;
1810 }
1811
1812 // A6.3.10 Store single data item
1813 // A6.3.9 Load byte, memory hints
1814 // A6.3.8 Load halfword, memory hints
1815 // A6.3.7 Load word
1816 //
1817 // For example,
1818 //
1819 // t2LDRi12:   Rd Rn (+)imm12
1820 // t2LDRi8:    Rd Rn (+/-)imm8 (+ if Inst{9} == 0b1)
1821 // t2LDRs:     Rd Rn Rm ConstantShiftSpecifier (see also
1822 //             DisassembleThumb2DPSoReg)
1823 // t2LDR_POST: Rd Rn Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1824 // t2LDR_PRE:  Rd Rn Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1825 //
1826 // t2STRi12:   Rd Rn (+)imm12
1827 // t2STRi8:    Rd Rn (+/-)imm8 (+ if Inst{9} == 0b1)
1828 // t2STRs:     Rd Rn Rm ConstantShiftSpecifier (see also
1829 //             DisassembleThumb2DPSoReg)
1830 // t2STR_POST: Rn Rd Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1831 // t2STR_PRE:  Rn Rd Rn(TIED_TO) (+/-)imm8 (+ if Inst{9} == 0b1)
1832 //
1833 // Note that for indexed modes, the Rn(TIED_TO) operand needs to be populated
1834 // correctly, as LLVM AsmPrinter depends on it.  For indexed stores, the first
1835 // operand is Rn; for all the other instructions, Rd is the first operand.
1836 //
1837 // Delegates to DisassembleThumb2PreLoad() for preload data/instruction.
1838 // Delegates to DisassembleThumb2Ldpci() for load * literal operations.
1839 static bool DisassembleThumb2LdSt(bool Load, MCInst &MI, unsigned Opcode,
1840     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1841
1842   unsigned Rn = decodeRn(insn);
1843
1844   if (Thumb2PreloadOpcode(Opcode))
1845     return DisassembleThumb2PreLoad(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1846
1847   // See, for example, A6.3.7 Load word: Table A6-18 Load word.
1848   if (Load && Rn == 15)
1849     return DisassembleThumb2Ldpci(MI, Opcode, insn, NumOps, NumOpsAdded, B);
1850
1851   const TargetInstrDesc &TID = ARMInsts[Opcode];
1852   const TargetOperandInfo *OpInfo = TID.OpInfo;
1853   unsigned &OpIdx = NumOpsAdded;
1854
1855   OpIdx = 0;
1856
1857   assert(NumOps >= 3 &&
1858          OpInfo[0].RegClass == ARM::GPRRegClassID &&
1859          OpInfo[1].RegClass == ARM::GPRRegClassID &&
1860          "Expect >= 3 operands and first two as reg operands");
1861
1862   bool ThreeReg = (OpInfo[2].RegClass == ARM::GPRRegClassID);
1863   bool TIED_TO = ThreeReg && TID.getOperandConstraint(2, TOI::TIED_TO) != -1;
1864   bool Imm12 = !ThreeReg && slice(insn, 23, 23) == 1; // ARMInstrThumb2.td
1865
1866   // Build the register operands, followed by the immediate.
1867   unsigned R0, R1, R2 = 0;
1868   unsigned Rd = decodeRd(insn);
1869   int Imm = 0;
1870
1871   if (!Load && TIED_TO) {
1872     R0 = Rn;
1873     R1 = Rd;
1874   } else {
1875     R0 = Rd;
1876     R1 = Rn;
1877   }
1878   if (ThreeReg) {
1879     if (TIED_TO) {
1880       R2 = Rn;
1881       Imm = decodeImm8(insn);
1882     } else {
1883       R2 = decodeRm(insn);
1884       // See, for example, A8.6.64 LDRB (register).
1885       // And ARMAsmPrinter::printT2AddrModeSoRegOperand().
1886       // LSL is the default shift opc, and LLVM does not expect it to be encoded
1887       // as part of the immediate operand.
1888       // Imm = ARM_AM::getSORegOpc(ARM_AM::lsl, slice(insn, 5, 4));
1889       Imm = slice(insn, 5, 4);
1890     }
1891   } else {
1892     if (Imm12)
1893       Imm = getImm12(insn);
1894     else
1895       Imm = decodeImm8(insn);
1896   }
1897
1898   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1899                                                      R0)));
1900   ++OpIdx;
1901   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1902                                                      R1)));
1903   ++OpIdx;
1904
1905   if (ThreeReg) {
1906     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1907                                                        R2)));
1908     ++OpIdx;
1909   }
1910
1911   assert(OpInfo[OpIdx].RegClass < 0 && !OpInfo[OpIdx].isPredicate()
1912          && !OpInfo[OpIdx].isOptionalDef()
1913          && "Pure imm operand expected");
1914
1915   MI.addOperand(MCOperand::CreateImm(Imm));
1916   ++OpIdx;
1917
1918   return true;
1919 }
1920
1921 // A6.3.12 Data-processing (register)
1922 //
1923 // Two register operands [rotate]:   Rs Rm [rotation(= (rotate:'000'))]
1924 // Three register operands only:     Rs Rn Rm
1925 // Three register operands [rotate]: Rs Rn Rm [rotation(= (rotate:'000'))]
1926 //
1927 // Parallel addition and subtraction 32-bit Thumb instructions: Rs Rn Rm
1928 //
1929 // Miscellaneous operations: Rs [Rn] Rm
1930 static bool DisassembleThumb2DPReg(MCInst &MI, unsigned Opcode, uint32_t insn,
1931     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1932
1933   const TargetInstrDesc &TID = ARMInsts[Opcode];
1934   const TargetOperandInfo *OpInfo = TID.OpInfo;
1935   unsigned &OpIdx = NumOpsAdded;
1936
1937   OpIdx = 0;
1938
1939   assert(NumOps >= 2 &&
1940          OpInfo[0].RegClass == ARM::rGPRRegClassID &&
1941          OpInfo[1].RegClass == ARM::rGPRRegClassID &&
1942          "Expect >= 2 operands and first two as reg operands");
1943
1944   // Build the register operands, followed by the optional rotation amount.
1945
1946   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::rGPRRegClassID;
1947
1948   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1949                                                      decodeRs(insn))));
1950   ++OpIdx;
1951
1952   if (ThreeReg) {
1953     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1954                                                        decodeRn(insn))));
1955     ++OpIdx;
1956   }
1957
1958   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
1959                                                      decodeRm(insn))));
1960   ++OpIdx;
1961
1962   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1963       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1964     // Add the rotation amount immediate.
1965     MI.addOperand(MCOperand::CreateImm(decodeRotate(insn)));
1966     ++OpIdx;
1967   }
1968
1969   return true;
1970 }
1971
1972 // A6.3.16 Multiply, multiply accumulate, and absolute difference
1973 //
1974 // t2MLA, t2MLS, t2SMMLA, t2SMMLS: Rs Rn Rm Ra=Inst{15-12}
1975 // t2MUL, t2SMMUL:                 Rs Rn Rm
1976 // t2SMLA[BB|BT|TB|TT|WB|WT]:      Rs Rn Rm Ra=Inst{15-12}
1977 // t2SMUL[BB|BT|TB|TT|WB|WT]:      Rs Rn Rm
1978 //
1979 // Dual halfword multiply: t2SMUAD[X], t2SMUSD[X], t2SMLAD[X], t2SMLSD[X]:
1980 //   Rs Rn Rm Ra=Inst{15-12}
1981 //
1982 // Unsigned Sum of Absolute Differences [and Accumulate]
1983 //    Rs Rn Rm [Ra=Inst{15-12}]
1984 static bool DisassembleThumb2Mul(MCInst &MI, unsigned Opcode, uint32_t insn,
1985     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1986
1987   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1988
1989   assert(NumOps >= 3 &&
1990          OpInfo[0].RegClass == ARM::rGPRRegClassID &&
1991          OpInfo[1].RegClass == ARM::rGPRRegClassID &&
1992          OpInfo[2].RegClass == ARM::rGPRRegClassID &&
1993          "Expect >= 3 operands and first three as reg operands");
1994
1995   // Build the register operands.
1996
1997   bool FourReg = NumOps > 3 && OpInfo[3].RegClass == ARM::rGPRRegClassID;
1998
1999   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2000                                                      decodeRs(insn))));
2001
2002   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2003                                                      decodeRn(insn))));
2004
2005   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2006                                                      decodeRm(insn))));
2007
2008   if (FourReg)
2009     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2010                                                        decodeRd(insn))));
2011
2012   NumOpsAdded = FourReg ? 4 : 3;
2013
2014   return true;
2015 }
2016
2017 // A6.3.17 Long multiply, long multiply accumulate, and divide
2018 //
2019 // t2SMULL, t2UMULL, t2SMLAL, t2UMLAL, t2UMAAL: RdLo RdHi Rn Rm
2020 // where RdLo = Inst{15-12} and RdHi = Inst{11-8}
2021 //
2022 // Halfword multiple accumulate long: t2SMLAL<x><y>: RdLo RdHi Rn Rm
2023 // where RdLo = Inst{15-12} and RdHi = Inst{11-8}
2024 //
2025 // Dual halfword multiple: t2SMLALD[X], t2SMLSLD[X]: RdLo RdHi Rn Rm
2026 // where RdLo = Inst{15-12} and RdHi = Inst{11-8}
2027 //
2028 // Signed/Unsigned divide: t2SDIV, t2UDIV: Rs Rn Rm
2029 static bool DisassembleThumb2LongMul(MCInst &MI, unsigned Opcode, uint32_t insn,
2030     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2031
2032   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2033
2034   assert(NumOps >= 3 &&
2035          OpInfo[0].RegClass == ARM::rGPRRegClassID &&
2036          OpInfo[1].RegClass == ARM::rGPRRegClassID &&
2037          OpInfo[2].RegClass == ARM::rGPRRegClassID &&
2038          "Expect >= 3 operands and first three as reg operands");
2039
2040   bool FourReg = NumOps > 3 && OpInfo[3].RegClass == ARM::rGPRRegClassID;
2041
2042   // Build the register operands.
2043
2044   if (FourReg)
2045     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2046                                                        decodeRd(insn))));
2047
2048   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2049                                                      decodeRs(insn))));
2050
2051   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2052                                                      decodeRn(insn))));
2053
2054   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::rGPRRegClassID,
2055                                                      decodeRm(insn))));
2056
2057   if (FourReg)
2058     NumOpsAdded = 4;
2059   else
2060     NumOpsAdded = 3;
2061
2062   return true;
2063 }
2064
2065 // See A6.3 32-bit Thumb instruction encoding for instruction classes
2066 // corresponding to (op1, op2, op).
2067 //
2068 // Table A6-9 32-bit Thumb instruction encoding
2069 // op1  op2    op  Instruction class, see
2070 // ---  -------  --  -----------------------------------------------------------
2071 // 01  00xx0xx  -  Load/store multiple on page A6-23
2072 //     00xx1xx  -  Load/store dual, load/store exclusive, table branch on
2073 //                 page A6-24
2074 //     01xxxxx  -  Data-processing (shifted register) on page A6-31
2075 //     1xxxxxx  -  Coprocessor instructions on page A6-40
2076 // 10  x0xxxxx  0  Data-processing (modified immediate) on page A6-15
2077 //     x1xxxxx  0  Data-processing (plain binary immediate) on page A6-19
2078 //         -    1  Branches and miscellaneous control on page A6-20
2079 // 11  000xxx0  -  Store single data item on page A6-30
2080 //     001xxx0  -  Advanced SIMD element or structure load/store instructions
2081 //                 on page A7-27
2082 //     00xx001  - Load byte, memory hints on page A6-28
2083 //     00xx011  -  Load halfword, memory hints on page A6-26
2084 //     00xx101  -  Load word on page A6-25
2085 //     00xx111  -  UNDEFINED
2086 //     010xxxx  -  Data-processing (register) on page A6-33
2087 //     0110xxx  -  Multiply, multiply accumulate, and absolute difference on
2088 //                 page A6-38
2089 //     0111xxx  -  Long multiply, long multiply accumulate, and divide on
2090 //                 page A6-39
2091 //     1xxxxxx  -  Coprocessor instructions on page A6-40
2092 //
2093 static bool DisassembleThumb2(uint16_t op1, uint16_t op2, uint16_t op,
2094     MCInst &MI, unsigned Opcode, uint32_t insn, unsigned short NumOps,
2095     unsigned &NumOpsAdded, BO B) {
2096
2097   switch (op1) {
2098   case 1:
2099     if (slice(op2, 6, 5) == 0) {
2100       if (slice(op2, 2, 2) == 0) {
2101         // Load/store multiple.
2102         return DisassembleThumb2LdStMul(MI, Opcode, insn, NumOps, NumOpsAdded,
2103                                         B);
2104       }
2105
2106       // Load/store dual, load/store exclusive, table branch, otherwise.
2107       assert(slice(op2, 2, 2) == 1 && "Thumb2 encoding error!");
2108       if ((ARM::t2LDREX <= Opcode && Opcode <= ARM::t2LDREXH) ||
2109           (ARM::t2STREX <= Opcode && Opcode <= ARM::t2STREXH)) {
2110         // Load/store exclusive.
2111         return DisassembleThumb2LdStEx(MI, Opcode, insn, NumOps, NumOpsAdded,
2112                                        B);
2113       }
2114       if (Opcode == ARM::t2LDRDi8 ||
2115           Opcode == ARM::t2LDRD_PRE || Opcode == ARM::t2LDRD_POST ||
2116           Opcode == ARM::t2STRDi8 ||
2117           Opcode == ARM::t2STRD_PRE || Opcode == ARM::t2STRD_POST) {
2118         // Load/store dual.
2119         return DisassembleThumb2LdStDual(MI, Opcode, insn, NumOps, NumOpsAdded,
2120                                          B);
2121       }
2122       if (Opcode == ARM::t2TBB || Opcode == ARM::t2TBH) {
2123         // Table branch.
2124         return DisassembleThumb2TB(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2125       }
2126     } else if (slice(op2, 6, 5) == 1) {
2127       // Data-processing (shifted register).
2128       return DisassembleThumb2DPSoReg(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2129     }
2130
2131     // FIXME: A6.3.18 Coprocessor instructions
2132     // But see ThumbDisassembler::getInstruction().
2133
2134     break;
2135   case 2:
2136     if (op == 0) {
2137       if (slice(op2, 5, 5) == 0)
2138         // Data-processing (modified immediate)
2139         return DisassembleThumb2DPModImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2140                                          B);
2141       if (Thumb2SaturateOpcode(Opcode))
2142         return DisassembleThumb2Sat(MI, Opcode, insn, NumOpsAdded, B);
2143
2144       // Data-processing (plain binary immediate)
2145       return DisassembleThumb2DPBinImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2146                                        B);
2147     }
2148     // Branches and miscellaneous control on page A6-20.
2149     return DisassembleThumb2BrMiscCtrl(MI, Opcode, insn, NumOps, NumOpsAdded,
2150                                        B);
2151   case 3:
2152     switch (slice(op2, 6, 5)) {
2153     case 0:
2154       // Load/store instructions...
2155       if (slice(op2, 0, 0) == 0) {
2156         if (slice(op2, 4, 4) == 0) {
2157           // Store single data item on page A6-30
2158           return DisassembleThumb2LdSt(false, MI,Opcode,insn,NumOps,NumOpsAdded,
2159                                        B);
2160         } else {
2161           // FIXME: Advanced SIMD element or structure load/store instructions.
2162           // But see ThumbDisassembler::getInstruction().
2163           ;
2164         }
2165       } else {
2166         // Table A6-9 32-bit Thumb instruction encoding: Load byte|halfword|word
2167         return DisassembleThumb2LdSt(true, MI, Opcode, insn, NumOps,
2168                                      NumOpsAdded, B);
2169       }
2170       break;
2171     case 1:
2172       if (slice(op2, 4, 4) == 0) {
2173         // A6.3.12 Data-processing (register)
2174         return DisassembleThumb2DPReg(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2175       } else if (slice(op2, 3, 3) == 0) {
2176         // A6.3.16 Multiply, multiply accumulate, and absolute difference
2177         return DisassembleThumb2Mul(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2178       } else {
2179         // A6.3.17 Long multiply, long multiply accumulate, and divide
2180         return DisassembleThumb2LongMul(MI, Opcode, insn, NumOps, NumOpsAdded,
2181                                         B);
2182       }
2183       break;
2184     default:
2185       // FIXME: A6.3.18 Coprocessor instructions
2186       // But see ThumbDisassembler::getInstruction().
2187       ;
2188       break;
2189     }
2190
2191     break;
2192   default:
2193     assert(0 && "Thumb2 encoding error!");
2194     break;
2195   }
2196
2197   return false;
2198 }
2199
2200 static bool DisassembleThumbFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2201     unsigned short NumOps, unsigned &NumOpsAdded, BO Builder) {
2202
2203   uint16_t HalfWord = slice(insn, 31, 16);
2204
2205   if (HalfWord == 0) {
2206     // A6.2 16-bit Thumb instruction encoding
2207     // op = bits[15:10]
2208     uint16_t op = slice(insn, 15, 10);
2209     return DisassembleThumb1(op, MI, Opcode, insn, NumOps, NumOpsAdded,
2210                              Builder);
2211   }
2212
2213   unsigned bits15_11 = slice(HalfWord, 15, 11);
2214
2215   // A6.1 Thumb instruction set encoding
2216   if (!(bits15_11 == 0x1D || bits15_11 == 0x1E || bits15_11 == 0x1F)) {
2217     assert("Bits[15:11] first halfword of Thumb2 instruction is out of range");
2218     return false;
2219   }
2220
2221   // A6.3 32-bit Thumb instruction encoding
2222
2223   uint16_t op1 = slice(HalfWord, 12, 11);
2224   uint16_t op2 = slice(HalfWord, 10, 4);
2225   uint16_t op = slice(insn, 15, 15);
2226
2227   return DisassembleThumb2(op1, op2, op, MI, Opcode, insn, NumOps, NumOpsAdded,
2228                            Builder);
2229 }