lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 //#define DEBUG(X) do { X; } while (0)
  24
  25 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  26 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  27 /// describing the operand info for each ARMInsts[i].
  28 ///
  29 /// Together with an instruction's encoding format, we can take advantage of the
  30 /// NumOperands and the OpInfo fields of the target instruction description in
  31 /// the quest to build out the MCOperand list for an MCInst.
  32 ///
  33 /// The general guideline is that with a known format, the number of dst and src
  34 /// operands are well-known.  The dst is built first, followed by the src
  35 /// operand(s).  The operands not yet used at this point are for the Implicit
  36 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  37 /// defined with two components:
  38 ///
  39 /// def pred { // Operand PredicateOperand
  40 ///   ValueType Type = OtherVT;
  41 ///   string PrintMethod = "printPredicateOperand";
  42 ///   string AsmOperandLowerMethod = ?;
  43 ///   dag MIOperandInfo = (ops i32imm, CCR);
  44 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  45 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  46 /// }
  47 ///
  48 /// which is manifested by the TargetOperandInfo[] of:
  49 ///
  50 /// { 0, 0|(1<<TOI::Predicate), 0 },
  51 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  52 ///
  53 /// So the first predicate MCOperand corresponds to the immediate part of the
  54 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  55 /// corresponds to a register kind of ARM::CPSR.
  56 ///
  57 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  58 ///
  59 /// def cc_out { // Operand OptionalDefOperand
  60 ///   ValueType Type = OtherVT;
  61 ///   string PrintMethod = "printSBitModifierOperand";
  62 ///   string AsmOperandLowerMethod = ?;
  63 ///   dag MIOperandInfo = (ops CCR);
  64 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  65 ///   dag DefaultOps = (ops (i32 zero_reg));
  66 /// }
  67 ///
  68 /// which is manifested by the one TargetOperandInfo of:
  69 ///
  70 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  71 ///
  72 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  73 #include "ARMGenInstrInfo.inc"
  74
  75 using namespace llvm;
  76
  77 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  78   return ARMInsts[Opcode].Name;
  79 }
  80
  81 // Return the register enum Based on RegClass and the raw register number.
  82 // FIXME: Auto-gened?
  83 static unsigned
  84 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  85   // For this purpose, we can treat rGPR as if it were GPR.
  86   if (RegClassID == ARM::rGPRRegClassID) RegClassID = ARM::GPRRegClassID;
  87
  88   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  89   unsigned RegNum =
  90     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
  91
  92   switch (RegNum) {
  93   default:
  94     break;
  95   case 0:
  96     switch (RegClassID) {
  97     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
  98     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
  99     case ARM::DPR_VFP2RegClassID:
 100       return ARM::D0;
 101     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 102     case ARM::QPR_VFP2RegClassID:
 103       return ARM::Q0;
 104     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 105     }
 106     break;
 107   case 1:
 108     switch (RegClassID) {
 109     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 110     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 111     case ARM::DPR_VFP2RegClassID:
 112       return ARM::D1;
 113     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 114     case ARM::QPR_VFP2RegClassID:
 115       return ARM::Q1;
 116     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 117     }
 118     break;
 119   case 2:
 120     switch (RegClassID) {
 121     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 122     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 123     case ARM::DPR_VFP2RegClassID:
 124       return ARM::D2;
 125     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 126     case ARM::QPR_VFP2RegClassID:
 127       return ARM::Q2;
 128     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 129     }
 130     break;
 131   case 3:
 132     switch (RegClassID) {
 133     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 134     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 135     case ARM::DPR_VFP2RegClassID:
 136       return ARM::D3;
 137     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 138     case ARM::QPR_VFP2RegClassID:
 139       return ARM::Q3;
 140     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 141     }
 142     break;
 143   case 4:
 144     switch (RegClassID) {
 145     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 146     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 147     case ARM::DPR_VFP2RegClassID:
 148       return ARM::D4;
 149     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 150     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 151     }
 152     break;
 153   case 5:
 154     switch (RegClassID) {
 155     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 156     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 157     case ARM::DPR_VFP2RegClassID:
 158       return ARM::D5;
 159     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 160     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 161     }
 162     break;
 163   case 6:
 164     switch (RegClassID) {
 165     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 166     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 167     case ARM::DPR_VFP2RegClassID:
 168       return ARM::D6;
 169     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 170     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 171     }
 172     break;
 173   case 7:
 174     switch (RegClassID) {
 175     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 176     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 177     case ARM::DPR_VFP2RegClassID:
 178       return ARM::D7;
 179     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 180     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 181     }
 182     break;
 183   case 8:
 184     switch (RegClassID) {
 185     case ARM::GPRRegClassID: return ARM::R8;
 186     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 187     case ARM::QPRRegClassID: return ARM::Q8;
 188     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 189     }
 190     break;
 191   case 9:
 192     switch (RegClassID) {
 193     case ARM::GPRRegClassID: return ARM::R9;
 194     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 195     case ARM::QPRRegClassID: return ARM::Q9;
 196     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 197     }
 198     break;
 199   case 10:
 200     switch (RegClassID) {
 201     case ARM::GPRRegClassID: return ARM::R10;
 202     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 203     case ARM::QPRRegClassID: return ARM::Q10;
 204     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 205     }
 206     break;
 207   case 11:
 208     switch (RegClassID) {
 209     case ARM::GPRRegClassID: return ARM::R11;
 210     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 211     case ARM::QPRRegClassID: return ARM::Q11;
 212     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 213     }
 214     break;
 215   case 12:
 216     switch (RegClassID) {
 217     case ARM::GPRRegClassID: return ARM::R12;
 218     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 219     case ARM::QPRRegClassID: return ARM::Q12;
 220     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 221     }
 222     break;
 223   case 13:
 224     switch (RegClassID) {
 225     case ARM::GPRRegClassID: return ARM::SP;
 226     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 227     case ARM::QPRRegClassID: return ARM::Q13;
 228     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 229     }
 230     break;
 231   case 14:
 232     switch (RegClassID) {
 233     case ARM::GPRRegClassID: return ARM::LR;
 234     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 235     case ARM::QPRRegClassID: return ARM::Q14;
 236     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 237     }
 238     break;
 239   case 15:
 240     switch (RegClassID) {
 241     case ARM::GPRRegClassID: return ARM::PC;
 242     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 243     case ARM::QPRRegClassID: return ARM::Q15;
 244     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 245     }
 246     break;
 247   case 16:
 248     switch (RegClassID) {
 249     case ARM::DPRRegClassID: return ARM::D16;
 250     case ARM::SPRRegClassID: return ARM::S16;
 251     }
 252     break;
 253   case 17:
 254     switch (RegClassID) {
 255     case ARM::DPRRegClassID: return ARM::D17;
 256     case ARM::SPRRegClassID: return ARM::S17;
 257     }
 258     break;
 259   case 18:
 260     switch (RegClassID) {
 261     case ARM::DPRRegClassID: return ARM::D18;
 262     case ARM::SPRRegClassID: return ARM::S18;
 263     }
 264     break;
 265   case 19:
 266     switch (RegClassID) {
 267     case ARM::DPRRegClassID: return ARM::D19;
 268     case ARM::SPRRegClassID: return ARM::S19;
 269     }
 270     break;
 271   case 20:
 272     switch (RegClassID) {
 273     case ARM::DPRRegClassID: return ARM::D20;
 274     case ARM::SPRRegClassID: return ARM::S20;
 275     }
 276     break;
 277   case 21:
 278     switch (RegClassID) {
 279     case ARM::DPRRegClassID: return ARM::D21;
 280     case ARM::SPRRegClassID: return ARM::S21;
 281     }
 282     break;
 283   case 22:
 284     switch (RegClassID) {
 285     case ARM::DPRRegClassID: return ARM::D22;
 286     case ARM::SPRRegClassID: return ARM::S22;
 287     }
 288     break;
 289   case 23:
 290     switch (RegClassID) {
 291     case ARM::DPRRegClassID: return ARM::D23;
 292     case ARM::SPRRegClassID: return ARM::S23;
 293     }
 294     break;
 295   case 24:
 296     switch (RegClassID) {
 297     case ARM::DPRRegClassID: return ARM::D24;
 298     case ARM::SPRRegClassID: return ARM::S24;
 299     }
 300     break;
 301   case 25:
 302     switch (RegClassID) {
 303     case ARM::DPRRegClassID: return ARM::D25;
 304     case ARM::SPRRegClassID: return ARM::S25;
 305     }
 306     break;
 307   case 26:
 308     switch (RegClassID) {
 309     case ARM::DPRRegClassID: return ARM::D26;
 310     case ARM::SPRRegClassID: return ARM::S26;
 311     }
 312     break;
 313   case 27:
 314     switch (RegClassID) {
 315     case ARM::DPRRegClassID: return ARM::D27;
 316     case ARM::SPRRegClassID: return ARM::S27;
 317     }
 318     break;
 319   case 28:
 320     switch (RegClassID) {
 321     case ARM::DPRRegClassID: return ARM::D28;
 322     case ARM::SPRRegClassID: return ARM::S28;
 323     }
 324     break;
 325   case 29:
 326     switch (RegClassID) {
 327     case ARM::DPRRegClassID: return ARM::D29;
 328     case ARM::SPRRegClassID: return ARM::S29;
 329     }
 330     break;
 331   case 30:
 332     switch (RegClassID) {
 333     case ARM::DPRRegClassID: return ARM::D30;
 334     case ARM::SPRRegClassID: return ARM::S30;
 335     }
 336     break;
 337   case 31:
 338     switch (RegClassID) {
 339     case ARM::DPRRegClassID: return ARM::D31;
 340     case ARM::SPRRegClassID: return ARM::S31;
 341     }
 342     break;
 343   }
 344   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 345   // Encoding error.  Mark the builder with error code != 0.
 346   B->SetErr(-1);
 347   return 0;
 348 }
 349
 350 ///////////////////////////////
 351 //                           //
 352 //     Utility Functions     //
 353 //                           //
 354 ///////////////////////////////
 355
 356 // Extract/Decode Rd: Inst{15-12}.
 357 static inline unsigned decodeRd(uint32_t insn) {
 358   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 359 }
 360
 361 // Extract/Decode Rn: Inst{19-16}.
 362 static inline unsigned decodeRn(uint32_t insn) {
 363   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 364 }
 365
 366 // Extract/Decode Rm: Inst{3-0}.
 367 static inline unsigned decodeRm(uint32_t insn) {
 368   return (insn & ARMII::GPRRegMask);
 369 }
 370
 371 // Extract/Decode Rs: Inst{11-8}.
 372 static inline unsigned decodeRs(uint32_t insn) {
 373   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 374 }
 375
 376 static inline unsigned getCondField(uint32_t insn) {
 377   return (insn >> ARMII::CondShift);
 378 }
 379
 380 static inline unsigned getIBit(uint32_t insn) {
 381   return (insn >> ARMII::I_BitShift) & 1;
 382 }
 383
 384 static inline unsigned getAM3IBit(uint32_t insn) {
 385   return (insn >> ARMII::AM3_I_BitShift) & 1;
 386 }
 387
 388 static inline unsigned getPBit(uint32_t insn) {
 389   return (insn >> ARMII::P_BitShift) & 1;
 390 }
 391
 392 static inline unsigned getUBit(uint32_t insn) {
 393   return (insn >> ARMII::U_BitShift) & 1;
 394 }
 395
 396 static inline unsigned getPUBits(uint32_t insn) {
 397   return (insn >> ARMII::U_BitShift) & 3;
 398 }
 399
 400 static inline unsigned getSBit(uint32_t insn) {
 401   return (insn >> ARMII::S_BitShift) & 1;
 402 }
 403
 404 static inline unsigned getWBit(uint32_t insn) {
 405   return (insn >> ARMII::W_BitShift) & 1;
 406 }
 407
 408 static inline unsigned getDBit(uint32_t insn) {
 409   return (insn >> ARMII::D_BitShift) & 1;
 410 }
 411
 412 static inline unsigned getNBit(uint32_t insn) {
 413   return (insn >> ARMII::N_BitShift) & 1;
 414 }
 415
 416 static inline unsigned getMBit(uint32_t insn) {
 417   return (insn >> ARMII::M_BitShift) & 1;
 418 }
 419
 420 // See A8.4 Shifts applied to a register.
 421 //     A8.4.2 Register controlled shifts.
 422 //
 423 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 424 // into llvm enums for shift opcode.  The API clients should pass in the value
 425 // encoded with two bits, so the assert stays to signal a wrong API usage.
 426 //
 427 // A8-12: DecodeRegShift()
 428 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 429   switch (bits) {
 430   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 431   case 0:  return ARM_AM::lsl;
 432   case 1:  return ARM_AM::lsr;
 433   case 2:  return ARM_AM::asr;
 434   case 3:  return ARM_AM::ror;
 435   }
 436 }
 437
 438 // See A8.4 Shifts applied to a register.
 439 //     A8.4.1 Constant shifts.
 440 //
 441 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 442 // encodings into the intended ShiftOpc and shift amount.
 443 //
 444 // A8-11: DecodeImmShift()
 445 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 446   if (ShImm != 0)
 447     return;
 448   switch (ShOp) {
 449   case ARM_AM::no_shift:
 450   case ARM_AM::rrx:
 451     break;
 452   case ARM_AM::lsl:
 453     ShOp = ARM_AM::no_shift;
 454     break;
 455   case ARM_AM::lsr:
 456   case ARM_AM::asr:
 457     ShImm = 32;
 458     break;
 459   case ARM_AM::ror:
 460     ShOp = ARM_AM::rrx;
 461     break;
 462   }
 463 }
 464
 465 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 466 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 467 // clients should pass in the value encoded with two bits, so the assert stays
 468 // to signal a wrong API usage.
 469 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 470   switch (bits) {
 471   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 472   case 1:  return ARM_AM::ia;   // P=0 U=1
 473   case 3:  return ARM_AM::ib;   // P=1 U=1
 474   case 0:  return ARM_AM::da;   // P=0 U=0
 475   case 2:  return ARM_AM::db;   // P=1 U=0
 476   }
 477 }
 478
 479 ////////////////////////////////////////////
 480 //                                        //
 481 //    Disassemble function definitions    //
 482 //                                        //
 483 ////////////////////////////////////////////
 484
 485 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 486 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 487 /// followed by possible src(s).
 488 ///
 489 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 490 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 491 /// TryPredicateAndSBitModifier.
 492
 493 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 494     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 495
 496   assert(0 && "Unexpected pseudo instruction!");
 497   return false;
 498 }
 499
 500 // Multiply Instructions.
 501 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 503 //
 504 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 505 //     Rd{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 508 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 509 //
 510 // The mapping of the multiply registers to the "regular" ARM registers, where
 511 // there are convenience decoder functions, is:
 512 //
 513 // Inst{15-12} => Rd
 514 // Inst{19-16} => Rn
 515 // Inst{3-0} => Rm
 516 // Inst{11-8} => Rs
 517 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 518     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 519
 520   const TargetInstrDesc &TID = ARMInsts[Opcode];
 521   unsigned short NumDefs = TID.getNumDefs();
 522   const TargetOperandInfo *OpInfo = TID.OpInfo;
 523   unsigned &OpIdx = NumOpsAdded;
 524
 525   OpIdx = 0;
 526
 527   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 528   assert(NumOps >= 3
 529          && OpInfo[0].RegClass == ARM::GPRRegClassID
 530          && OpInfo[1].RegClass == ARM::GPRRegClassID
 531          && OpInfo[2].RegClass == ARM::GPRRegClassID
 532          && "Expect three register operands");
 533
 534   // Instructions with two destination registers have RdLo{15-12} first.
 535   if (NumDefs == 2) {
 536     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 537            "Expect 4th register operand");
 538     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 539                                                        decodeRd(insn))));
 540     ++OpIdx;
 541   }
 542
 543   // The destination register: RdHi{19-16} or Rd{19-16}.
 544   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 545                                                      decodeRn(insn))));
 546
 547   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 549                                                      decodeRm(insn))));
 550   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 551                                                      decodeRs(insn))));
 552   OpIdx += 3;
 553
 554   // Many multiply instructions (e.g., MLA) have three src registers.
 555   // The third register operand is Ra{15-12}.
 556   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 557     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                        decodeRd(insn))));
 559     ++OpIdx;
 560   }
 561
 562   return true;
 563 }
 564
 565 // Helper routines for disassembly of coprocessor instructions.
 566
 567 static bool LdStCopOpcode(unsigned Opcode) {
 568   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 569       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 570     return true;
 571   return false;
 572 }
 573 static bool CoprocessorOpcode(unsigned Opcode) {
 574   if (LdStCopOpcode(Opcode))
 575     return true;
 576
 577   switch (Opcode) {
 578   default:
 579     return false;
 580   case ARM::CDP:  case ARM::CDP2:
 581   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 582   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 583     return true;
 584   }
 585 }
 586 static inline unsigned GetCoprocessor(uint32_t insn) {
 587   return slice(insn, 11, 8);
 588 }
 589 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 590   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 591 }
 592 static inline unsigned GetCopOpc2(uint32_t insn) {
 593   return slice(insn, 7, 5);
 594 }
 595 static inline unsigned GetCopOpc(uint32_t insn) {
 596   return slice(insn, 7, 4);
 597 }
 598 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 599 // core registers.
 600 //
 601 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 602 //
 603 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 604 //
 605 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 606 //
 607 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 608 // and friends
 609 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 610 // and friends
 611 //                                        <-- addrmode2 -->
 612 //
 613 // LDC_OPTION:                    cop CRd Rn imm8
 614 // and friends
 615 // STC_OPTION:                    cop CRd Rn imm8
 616 // and friends
 617 //
 618 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 620
 621   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 622
 623   unsigned &OpIdx = NumOpsAdded;
 624   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 625                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 626   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 627   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 628   bool LdStCop = LdStCopOpcode(Opcode);
 629
 630   OpIdx = 0;
 631
 632   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 633
 634   if (LdStCop) {
 635     // Unindex if P:W = 0b00 --> _OPTION variant
 636     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 637
 638     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 639
 640     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 641                                                        decodeRn(insn))));
 642
 643     if (PW) {
 644       MI.addOperand(MCOperand::CreateReg(0));
 645       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 646       const TargetInstrDesc &TID = ARMInsts[Opcode];
 647       unsigned IndexMode =
 648                   (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
 649       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 650                                           ARM_AM::no_shift, IndexMode);
 651       MI.addOperand(MCOperand::CreateImm(Offset));
 652       OpIdx = 5;
 653     } else {
 654       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 655       OpIdx = 4;
 656     }
 657   } else {
 658     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 659                                                  : GetCopOpc1(insn, NoGPR)));
 660
 661     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 662                         : MCOperand::CreateReg(
 663                             getRegisterEnum(B, ARM::GPRRegClassID,
 664                                             decodeRd(insn))));
 665
 666     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 667                                 getRegisterEnum(B, ARM::GPRRegClassID,
 668                                                 decodeRn(insn)))
 669                             : MCOperand::CreateImm(decodeRn(insn)));
 670
 671     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 672
 673     OpIdx = 5;
 674
 675     if (!OneCopOpc) {
 676       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 677       ++OpIdx;
 678     }
 679   }
 680
 681   return true;
 682 }
 683
 684 // Branch Instructions.
 685 // BL: SignExtend(Imm24:'00', 32)
 686 // Bcc, BL_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 687 // SMC: ZeroExtend(imm4, 32)
 688 // SVC: ZeroExtend(Imm24, 32)
 689 //
 690 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 691 // Delegates to DisassembleCoprocessor() helper function.
 692 //
 693 // MRS/MRSsys: Rd
 694 // MSR/MSRsys: Rm mask=Inst{19-16}
 695 // BXJ:        Rm
 696 // MSRi/MSRsysi: so_imm
 697 // SRSW/SRS: ldstm_mode:$amode mode_imm
 698 // RFEW/RFE: ldstm_mode:$amode Rn
 699 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 700     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 701
 702   if (CoprocessorOpcode(Opcode))
 703     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 704
 705   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 706   if (!OpInfo) return false;
 707
 708   // MRS and MRSsys take one GPR reg Rd.
 709   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 710     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 711            "Reg operand expected");
 712     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 713                                                        decodeRd(insn))));
 714     NumOpsAdded = 1;
 715     return true;
 716   }
 717   // BXJ takes one GPR reg Rm.
 718   if (Opcode == ARM::BXJ) {
 719     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 720            "Reg operand expected");
 721     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 722                                                        decodeRm(insn))));
 723     NumOpsAdded = 1;
 724     return true;
 725   }
 726   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 727   // bit 4, and the special register fields in bits 3-0.
 728   if (Opcode == ARM::MSR) {
 729     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 730            "Reg operand expected");
 731     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 732                                        slice(insn, 19, 16) /* Special Reg */ ));
 733     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 734                                                        decodeRm(insn))));
 735     NumOpsAdded = 2;
 736     return true;
 737   }
 738   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 739   // R Bit in bit 4, and the special register fields in bits 3-0.
 740   if (Opcode == ARM::MSRi) {
 741     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 742                                        slice(insn, 19, 16) /* Special Reg */ ));
 743     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 744     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 745     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 746     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 747     unsigned Imm = insn & 0xFF;
 748     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 749     NumOpsAdded = 2;
 750     return true;
 751   }
 752   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 753       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 754     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 755     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 756
 757     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 758       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 759     else
 760       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 761                                                          decodeRn(insn))));
 762     NumOpsAdded = 3;
 763     return true;
 764   }
 765
 766   assert((Opcode == ARM::Bcc || Opcode == ARM::BL || Opcode == ARM::BL_pred
 767           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 768          "Unexpected Opcode");
 769
 770   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Reg operand expected");
 771
 772   int Imm32 = 0;
 773   if (Opcode == ARM::SMC) {
 774     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 775     Imm32 = slice(insn, 3, 0);
 776   } else if (Opcode == ARM::SVC) {
 777     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 778     Imm32 = slice(insn, 23, 0);
 779   } else {
 780     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 781     unsigned Imm26 = slice(insn, 23, 0) << 2;
 782     //Imm32 = signextend<signed int, 26>(Imm26);
 783     Imm32 = SignExtend32<26>(Imm26);
 784   }
 785
 786   MI.addOperand(MCOperand::CreateImm(Imm32));
 787   NumOpsAdded = 1;
 788
 789   return true;
 790 }
 791
 792 // Misc. Branch Instructions.
 793 // BLX, BX
 794 // BX, BX_RET
 795 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 796     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 797
 798   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 799   if (!OpInfo) return false;
 800
 801   unsigned &OpIdx = NumOpsAdded;
 802
 803   OpIdx = 0;
 804
 805   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 806   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 807     return true;
 808
 809   // BLX and BX take one GPR reg.
 810   if (Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 811       Opcode == ARM::BX) {
 812     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 813            "Reg operand expected");
 814     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 815                                                        decodeRm(insn))));
 816     OpIdx = 1;
 817     return true;
 818   }
 819
 820   return false;
 821 }
 822
 823 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 824   uint32_t lsb = slice(insn, 11, 7);
 825   uint32_t msb = slice(insn, 20, 16);
 826   uint32_t Val = 0;
 827   if (msb < lsb) {
 828     DEBUG(errs() << "Encoding error: msb < lsb\n");
 829     return false;
 830   }
 831
 832   for (uint32_t i = lsb; i <= msb; ++i)
 833     Val |= (1 << i);
 834   mask = ~Val;
 835   return true;
 836 }
 837
 838 // A major complication is the fact that some of the saturating add/subtract
 839 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 840 // They are QADD, QDADD, QDSUB, and QSUB.
 841 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 842     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 843
 844   const TargetInstrDesc &TID = ARMInsts[Opcode];
 845   unsigned short NumDefs = TID.getNumDefs();
 846   bool isUnary = isUnaryDP(TID.TSFlags);
 847   const TargetOperandInfo *OpInfo = TID.OpInfo;
 848   unsigned &OpIdx = NumOpsAdded;
 849
 850   OpIdx = 0;
 851
 852   // Disassemble register def if there is one.
 853   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 854     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 855                                                        decodeRd(insn))));
 856     ++OpIdx;
 857   }
 858
 859   // Now disassemble the src operands.
 860   if (OpIdx >= NumOps)
 861     return false;
 862
 863   // Special-case handling of BFC/BFI/SBFX/UBFX.
 864   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 865     MI.addOperand(MCOperand::CreateReg(0));
 866     if (Opcode == ARM::BFI) {
 867       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 868                                                          decodeRm(insn))));
 869       ++OpIdx;
 870     }
 871     uint32_t mask = 0;
 872     if (!getBFCInvMask(insn, mask))
 873       return false;
 874
 875     MI.addOperand(MCOperand::CreateImm(mask));
 876     OpIdx += 2;
 877     return true;
 878   }
 879   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
 880     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 881                                                        decodeRm(insn))));
 882     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
 883     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
 884     OpIdx += 3;
 885     return true;
 886   }
 887
 888   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
 889                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
 890
 891   // BinaryDP has an Rn operand.
 892   if (!isUnary) {
 893     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 894            "Reg operand expected");
 895     MI.addOperand(MCOperand::CreateReg(
 896                     getRegisterEnum(B, ARM::GPRRegClassID,
 897                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
 898     ++OpIdx;
 899   }
 900
 901   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
 902   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 903     MI.addOperand(MCOperand::CreateReg(0));
 904     ++OpIdx;
 905   }
 906
 907   // Now disassemble operand 2.
 908   if (OpIdx >= NumOps)
 909     return false;
 910
 911   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 912     // We have a reg/reg form.
 913     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
 914     // routed here as well.
 915     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
 916     MI.addOperand(MCOperand::CreateReg(
 917                     getRegisterEnum(B, ARM::GPRRegClassID,
 918                                     RmRn? decodeRn(insn) : decodeRm(insn))));
 919     ++OpIdx;
 920   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
 921     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
 922     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 923     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
 924     MI.addOperand(MCOperand::CreateImm(Imm16));
 925     ++OpIdx;
 926   } else {
 927     // We have a reg/imm form.
 928     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 929     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 930     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 931     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 932     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 933     unsigned Imm = insn & 0xFF;
 934     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 935     ++OpIdx;
 936   }
 937
 938   return true;
 939 }
 940
 941 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 942     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 943
 944   const TargetInstrDesc &TID = ARMInsts[Opcode];
 945   unsigned short NumDefs = TID.getNumDefs();
 946   bool isUnary = isUnaryDP(TID.TSFlags);
 947   const TargetOperandInfo *OpInfo = TID.OpInfo;
 948   unsigned &OpIdx = NumOpsAdded;
 949
 950   OpIdx = 0;
 951
 952   // Disassemble register def if there is one.
 953   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 954     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 955                                                        decodeRd(insn))));
 956     ++OpIdx;
 957   }
 958
 959   // Disassemble the src operands.
 960   if (OpIdx >= NumOps)
 961     return false;
 962
 963   // BinaryDP has an Rn operand.
 964   if (!isUnary) {
 965     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 966            "Reg operand expected");
 967     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 968                                                        decodeRn(insn))));
 969     ++OpIdx;
 970   }
 971
 972   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
 973   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 974     MI.addOperand(MCOperand::CreateReg(0));
 975     ++OpIdx;
 976   }
 977
 978   // Disassemble operand 2, which consists of three components.
 979   if (OpIdx + 2 >= NumOps)
 980     return false;
 981
 982   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
 983          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
 984          (OpInfo[OpIdx+2].RegClass < 0) &&
 985          "Expect 3 reg operands");
 986
 987   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
 988   unsigned Rs = slice(insn, 4, 4);
 989
 990   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 991                                                      decodeRm(insn))));
 992   if (Rs) {
 993     // Register-controlled shifts: [Rm, Rs, shift].
 994     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 995                                                        decodeRs(insn))));
 996     // Inst{6-5} encodes the shift opcode.
 997     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
 998     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
 999   } else {
1000     // Constant shifts: [Rm, reg0, shift_imm].
1001     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1002     // Inst{6-5} encodes the shift opcode.
1003     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1004     // Inst{11-7} encodes the imm5 shift amount.
1005     unsigned ShImm = slice(insn, 11, 7);
1006
1007     // A8.4.1.  Possible rrx or shift amount of 32...
1008     getImmShiftSE(ShOp, ShImm);
1009     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1010   }
1011   OpIdx += 3;
1012
1013   return true;
1014 }
1015
1016 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1017     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1018
1019   const TargetInstrDesc &TID = ARMInsts[Opcode];
1020   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1021   const TargetOperandInfo *OpInfo = TID.OpInfo;
1022   if (!OpInfo) return false;
1023
1024   unsigned &OpIdx = NumOpsAdded;
1025
1026   OpIdx = 0;
1027
1028   assert(((!isStore && TID.getNumDefs() > 0) ||
1029           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1030          && "Invalid arguments");
1031
1032   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1033   if (isPrePost && isStore) {
1034     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1035            "Reg operand expected");
1036     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1037                                                        decodeRn(insn))));
1038     ++OpIdx;
1039   }
1040
1041   // Disassemble the dst/src operand.
1042   if (OpIdx >= NumOps)
1043     return false;
1044
1045   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1046          "Reg operand expected");
1047   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1048                                                      decodeRd(insn))));
1049   ++OpIdx;
1050
1051   // After dst of a pre- and post-indexed load is the address base writeback.
1052   if (isPrePost && !isStore) {
1053     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1054            "Reg operand expected");
1055     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1056                                                        decodeRn(insn))));
1057     ++OpIdx;
1058   }
1059
1060   // Disassemble the base operand.
1061   if (OpIdx >= NumOps)
1062     return false;
1063
1064   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1065          "Reg operand expected");
1066   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1067          && "Index mode or tied_to operand expected");
1068   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1069                                                      decodeRn(insn))));
1070   ++OpIdx;
1071
1072   // For reg/reg form, base reg is followed by +/- reg shop imm.
1073   // For immediate form, it is followed by +/- imm12.
1074   // See also ARMAddressingModes.h (Addressing Mode #2).
1075   if (OpIdx + 1 >= NumOps)
1076     return false;
1077
1078   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1079   unsigned IndexMode =
1080                (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1081   if (getIBit(insn) == 0) {
1082     // For pre- and post-indexed case, add a reg0 operand (Addressing Mode #2).
1083     // Otherwise, skip the reg operand since for addrmode_imm12, Rn has already
1084     // been populated.
1085     if (isPrePost) {
1086       MI.addOperand(MCOperand::CreateReg(0));
1087       OpIdx += 1;
1088     }
1089
1090     // Disassemble the 12-bit immediate offset.
1091     unsigned Imm12 = slice(insn, 11, 0);
1092     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift,
1093                                         IndexMode);
1094     MI.addOperand(MCOperand::CreateImm(Offset));
1095     OpIdx += 1;
1096   } else {
1097     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1098     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1099                                                        decodeRm(insn))));
1100     // Inst{6-5} encodes the shift opcode.
1101     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1102     // Inst{11-7} encodes the imm5 shift amount.
1103     unsigned ShImm = slice(insn, 11, 7);
1104
1105     // A8.4.1.  Possible rrx or shift amount of 32...
1106     getImmShiftSE(ShOp, ShImm);
1107     MI.addOperand(MCOperand::CreateImm(
1108                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp, IndexMode)));
1109     OpIdx += 2;
1110   }
1111
1112   return true;
1113 }
1114
1115 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1116     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1117   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1118 }
1119
1120 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1121     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1122   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1123 }
1124
1125 static bool HasDualReg(unsigned Opcode) {
1126   switch (Opcode) {
1127   default:
1128     return false;
1129   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1130   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1131     return true;
1132   }
1133 }
1134
1135 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1136     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1137
1138   const TargetInstrDesc &TID = ARMInsts[Opcode];
1139   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1140   const TargetOperandInfo *OpInfo = TID.OpInfo;
1141   if (!OpInfo) return false;
1142
1143   unsigned &OpIdx = NumOpsAdded;
1144
1145   OpIdx = 0;
1146
1147   assert(((!isStore && TID.getNumDefs() > 0) ||
1148           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1149          && "Invalid arguments");
1150
1151   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1152   if (isPrePost && isStore) {
1153     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1154            "Reg operand expected");
1155     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1156                                                        decodeRn(insn))));
1157     ++OpIdx;
1158   }
1159
1160   bool DualReg = HasDualReg(Opcode);
1161
1162   // Disassemble the dst/src operand.
1163   if (OpIdx >= NumOps)
1164     return false;
1165
1166   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1167          "Reg operand expected");
1168   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1169                                                      decodeRd(insn))));
1170   ++OpIdx;
1171
1172   // Fill in LDRD and STRD's second operand, but only if it's offset mode OR we
1173   // have a pre-or-post-indexed store operation.
1174   if (DualReg && (!isPrePost || isStore)) {
1175     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1176                                                        decodeRd(insn) + 1)));
1177     ++OpIdx;
1178   }
1179
1180   // After dst of a pre- and post-indexed load is the address base writeback.
1181   if (isPrePost && !isStore) {
1182     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1183            "Reg operand expected");
1184     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1185                                                        decodeRn(insn))));
1186     ++OpIdx;
1187   }
1188
1189   // Disassemble the base operand.
1190   if (OpIdx >= NumOps)
1191     return false;
1192
1193   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1194          "Reg operand expected");
1195   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1196          && "Offset mode or tied_to operand expected");
1197   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1198                                                      decodeRn(insn))));
1199   ++OpIdx;
1200
1201   // For reg/reg form, base reg is followed by +/- reg.
1202   // For immediate form, it is followed by +/- imm8.
1203   // See also ARMAddressingModes.h (Addressing Mode #3).
1204   if (OpIdx + 1 >= NumOps)
1205     return false;
1206
1207   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1208          (OpInfo[OpIdx+1].RegClass < 0) &&
1209          "Expect 1 reg operand followed by 1 imm operand");
1210
1211   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1212   if (getAM3IBit(insn) == 1) {
1213     MI.addOperand(MCOperand::CreateReg(0));
1214
1215     // Disassemble the 8-bit immediate offset.
1216     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1217     unsigned Imm4L = insn & 0xF;
1218     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1219     MI.addOperand(MCOperand::CreateImm(Offset));
1220   } else {
1221     // Disassemble the offset reg (Rm).
1222     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1223                                                        decodeRm(insn))));
1224     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1225     MI.addOperand(MCOperand::CreateImm(Offset));
1226   }
1227   OpIdx += 2;
1228
1229   return true;
1230 }
1231
1232 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1233     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1234   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1235                                 B);
1236 }
1237
1238 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1239     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1240   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1241 }
1242
1243 // The algorithm for disassembly of LdStMulFrm is different from others because
1244 // it explicitly populates the two predicate operands after the base register.
1245 // After that, we need to populate the reglist with each affected register
1246 // encoded as an MCOperand.
1247 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1248     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1249
1250   assert(NumOps >= 4 && "LdStMulFrm expects NumOps >= 4");
1251   NumOpsAdded = 0;
1252
1253   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1254
1255   // Writeback to base, if necessary.
1256   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1257       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1258       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1259       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1260     MI.addOperand(MCOperand::CreateReg(Base));
1261     ++NumOpsAdded;
1262   }
1263
1264   // Add the base register operand.
1265   MI.addOperand(MCOperand::CreateReg(Base));
1266
1267   // Handling the two predicate operands before the reglist.
1268   int64_t CondVal = insn >> ARMII::CondShift;
1269   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1270   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1271
1272   NumOpsAdded += 3;
1273
1274   // Fill the variadic part of reglist.
1275   unsigned RegListBits = insn & ((1 << 16) - 1);
1276   for (unsigned i = 0; i < 16; ++i) {
1277     if ((RegListBits >> i) & 1) {
1278       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1279                                                          i)));
1280       ++NumOpsAdded;
1281     }
1282   }
1283
1284   return true;
1285 }
1286
1287 // LDREX, LDREXB, LDREXH: Rd Rn
1288 // LDREXD:                Rd Rd+1 Rn
1289 // STREX, STREXB, STREXH: Rd Rm Rn
1290 // STREXD:                Rd Rm Rm+1 Rn
1291 //
1292 // SWP, SWPB:             Rd Rm Rn
1293 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1294     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1295
1296   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1297   if (!OpInfo) return false;
1298
1299   unsigned &OpIdx = NumOpsAdded;
1300
1301   OpIdx = 0;
1302
1303   assert(NumOps >= 2
1304          && OpInfo[0].RegClass == ARM::GPRRegClassID
1305          && OpInfo[1].RegClass == ARM::GPRRegClassID
1306          && "Expect 2 reg operands");
1307
1308   bool isStore = slice(insn, 20, 20) == 0;
1309   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1310
1311   // Add the destination operand.
1312   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1313                                                      decodeRd(insn))));
1314   ++OpIdx;
1315
1316   // Store register Exclusive needs a source operand.
1317   if (isStore) {
1318     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1319                                                        decodeRm(insn))));
1320     ++OpIdx;
1321
1322     if (isDW) {
1323       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1324                                                          decodeRm(insn)+1)));
1325       ++OpIdx;
1326     }
1327   } else if (isDW) {
1328     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1329                                                        decodeRd(insn)+1)));
1330     ++OpIdx;
1331   }
1332
1333   // Finally add the pointer operand.
1334   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1335                                                      decodeRn(insn))));
1336   ++OpIdx;
1337
1338   return true;
1339 }
1340
1341 // Misc. Arithmetic Instructions.
1342 // CLZ: Rd Rm
1343 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1344 // RBIT, REV, REV16, REVSH: Rd Rm
1345 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1346     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1347
1348   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1349   unsigned &OpIdx = NumOpsAdded;
1350
1351   OpIdx = 0;
1352
1353   assert(NumOps >= 2
1354          && OpInfo[0].RegClass == ARM::GPRRegClassID
1355          && OpInfo[1].RegClass == ARM::GPRRegClassID
1356          && "Expect 2 reg operands");
1357
1358   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1359
1360   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1361                                                      decodeRd(insn))));
1362   ++OpIdx;
1363
1364   if (ThreeReg) {
1365     assert(NumOps >= 4 && "Expect >= 4 operands");
1366     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1367                                                        decodeRn(insn))));
1368     ++OpIdx;
1369   }
1370
1371   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1372                                                      decodeRm(insn))));
1373   ++OpIdx;
1374
1375   // If there is still an operand info left which is an immediate operand, add
1376   // an additional imm5 LSL/ASR operand.
1377   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1378       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1379     // Extract the 5-bit immediate field Inst{11-7}.
1380     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1381     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1382     if (Opcode == ARM::PKHBT)
1383       Opc = ARM_AM::lsl;
1384     else if (Opcode == ARM::PKHBT)
1385       Opc = ARM_AM::asr;
1386     getImmShiftSE(Opc, ShiftAmt);
1387     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1388     ++OpIdx;
1389   }
1390
1391   return true;
1392 }
1393
1394 /// DisassembleSatFrm - Disassemble saturate instructions:
1395 /// SSAT, SSAT16, USAT, and USAT16.
1396 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1397     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1398
1399   const TargetInstrDesc &TID = ARMInsts[Opcode];
1400   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1401
1402   // Disassemble register def.
1403   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1404                                                      decodeRd(insn))));
1405
1406   unsigned Pos = slice(insn, 20, 16);
1407   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1408     Pos += 1;
1409   MI.addOperand(MCOperand::CreateImm(Pos));
1410
1411   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1412                                                      decodeRm(insn))));
1413
1414   if (NumOpsAdded == 4) {
1415     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1416     // Inst{11-7} encodes the imm5 shift amount.
1417     unsigned ShAmt = slice(insn, 11, 7);
1418     if (ShAmt == 0) {
1419       // A8.6.183.  Possible ASR shift amount of 32...
1420       if (Opc == ARM_AM::asr)
1421         ShAmt = 32;
1422       else
1423         Opc = ARM_AM::no_shift;
1424     }
1425     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1426   }
1427   return true;
1428 }
1429
1430 // Extend instructions.
1431 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1432 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1433 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1434 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1435     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1436
1437   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1438   unsigned &OpIdx = NumOpsAdded;
1439
1440   OpIdx = 0;
1441
1442   assert(NumOps >= 2
1443          && OpInfo[0].RegClass == ARM::GPRRegClassID
1444          && OpInfo[1].RegClass == ARM::GPRRegClassID
1445          && "Expect 2 reg operands");
1446
1447   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1448
1449   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1450                                                      decodeRd(insn))));
1451   ++OpIdx;
1452
1453   if (ThreeReg) {
1454     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1455                                                        decodeRn(insn))));
1456     ++OpIdx;
1457   }
1458
1459   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1460                                                      decodeRm(insn))));
1461   ++OpIdx;
1462
1463   // If there is still an operand info left which is an immediate operand, add
1464   // an additional rotate immediate operand.
1465   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1466       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1467     // Extract the 2-bit rotate field Inst{11-10}.
1468     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1469     // Rotation by 8, 16, or 24 bits.
1470     MI.addOperand(MCOperand::CreateImm(rot << 3));
1471     ++OpIdx;
1472   }
1473
1474   return true;
1475 }
1476
1477 /////////////////////////////////////
1478 //                                 //
1479 //    Utility Functions For VFP    //
1480 //                                 //
1481 /////////////////////////////////////
1482
1483 // Extract/Decode Dd/Sd:
1484 //
1485 // SP => d = UInt(Vd:D)
1486 // DP => d = UInt(D:Vd)
1487 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1488   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1489                  : (decodeRd(insn) | getDBit(insn) << 4);
1490 }
1491
1492 // Extract/Decode Dn/Sn:
1493 //
1494 // SP => n = UInt(Vn:N)
1495 // DP => n = UInt(N:Vn)
1496 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1497   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1498                  : (decodeRn(insn) | getNBit(insn) << 4);
1499 }
1500
1501 // Extract/Decode Dm/Sm:
1502 //
1503 // SP => m = UInt(Vm:M)
1504 // DP => m = UInt(M:Vm)
1505 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1506   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1507                  : (decodeRm(insn) | getMBit(insn) << 4);
1508 }
1509
1510 // A7.5.1
1511 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1512   assert(N == 32 || N == 64);
1513
1514   uint64_t Result;
1515   unsigned bit6 = slice(byte, 6, 6);
1516   if (N == 32) {
1517     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1518     if (bit6)
1519       Result |= 0x1f << 25;
1520     else
1521       Result |= 0x1 << 30;
1522   } else {
1523     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1524              (uint64_t)slice(byte, 5, 0) << 48;
1525     if (bit6)
1526       Result |= 0xffULL << 54;
1527     else
1528       Result |= 0x1ULL << 62;
1529   }
1530   return APInt(N, Result);
1531 }
1532
1533 // VFP Unary Format Instructions:
1534 //
1535 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1536 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1537 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1538 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1539     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1540
1541   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1542
1543   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1544   unsigned &OpIdx = NumOpsAdded;
1545
1546   OpIdx = 0;
1547
1548   unsigned RegClass = OpInfo[OpIdx].RegClass;
1549   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1550          "Reg operand expected");
1551   bool isSP = (RegClass == ARM::SPRRegClassID);
1552
1553   MI.addOperand(MCOperand::CreateReg(
1554                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1555   ++OpIdx;
1556
1557   // Early return for compare with zero instructions.
1558   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1559       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1560     return true;
1561
1562   RegClass = OpInfo[OpIdx].RegClass;
1563   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1564          "Reg operand expected");
1565   isSP = (RegClass == ARM::SPRRegClassID);
1566
1567   MI.addOperand(MCOperand::CreateReg(
1568                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1569   ++OpIdx;
1570
1571   return true;
1572 }
1573
1574 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1575 // Some of them have operand constraints which tie the first operand in the
1576 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1577 // tied_to operand is simply skipped.
1578 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1579     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1580
1581   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1582
1583   const TargetInstrDesc &TID = ARMInsts[Opcode];
1584   const TargetOperandInfo *OpInfo = TID.OpInfo;
1585   unsigned &OpIdx = NumOpsAdded;
1586
1587   OpIdx = 0;
1588
1589   unsigned RegClass = OpInfo[OpIdx].RegClass;
1590   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1591          "Reg operand expected");
1592   bool isSP = (RegClass == ARM::SPRRegClassID);
1593
1594   MI.addOperand(MCOperand::CreateReg(
1595                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1596   ++OpIdx;
1597
1598   // Skip tied_to operand constraint.
1599   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1600     assert(NumOps >= 4 && "Expect >=4 operands");
1601     MI.addOperand(MCOperand::CreateReg(0));
1602     ++OpIdx;
1603   }
1604
1605   MI.addOperand(MCOperand::CreateReg(
1606                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1607   ++OpIdx;
1608
1609   MI.addOperand(MCOperand::CreateReg(
1610                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1611   ++OpIdx;
1612
1613   return true;
1614 }
1615
1616 // A8.6.295 vcvt (floating-point <-> integer)
1617 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1618 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1619 //
1620 // A8.6.297 vcvt (floating-point and fixed-point)
1621 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1622 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1623     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1624
1625   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1626
1627   const TargetInstrDesc &TID = ARMInsts[Opcode];
1628   const TargetOperandInfo *OpInfo = TID.OpInfo;
1629   if (!OpInfo) return false;
1630
1631   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1632   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1633   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1634
1635   if (fixed_point) {
1636     // A8.6.297
1637     assert(NumOps >= 3 && "Expect >= 3 operands");
1638     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1639     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1640     MI.addOperand(MCOperand::CreateReg(
1641                     getRegisterEnum(B, RegClassID,
1642                                     decodeVFPRd(insn, SP))));
1643
1644     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1645            "Tied to operand expected");
1646     MI.addOperand(MI.getOperand(0));
1647
1648     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1649            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1650     MI.addOperand(MCOperand::CreateImm(fbits));
1651
1652     NumOpsAdded = 3;
1653   } else {
1654     // A8.6.295
1655     // The Rd (destination) and Rm (source) bits have different interpretations
1656     // depending on their single-precisonness.
1657     unsigned d, m;
1658     if (slice(insn, 18, 18) == 1) { // to_integer operation
1659       d = decodeVFPRd(insn, true /* Is Single Precision */);
1660       MI.addOperand(MCOperand::CreateReg(
1661                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1662       m = decodeVFPRm(insn, SP);
1663       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1664     } else {
1665       d = decodeVFPRd(insn, SP);
1666       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1667       m = decodeVFPRm(insn, true /* Is Single Precision */);
1668       MI.addOperand(MCOperand::CreateReg(
1669                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1670     }
1671     NumOpsAdded = 2;
1672   }
1673
1674   return true;
1675 }
1676
1677 // VMOVRS - A8.6.330
1678 // Rt => Rd; Sn => UInt(Vn:N)
1679 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1680     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1681
1682   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1683
1684   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1685                                                      decodeRd(insn))));
1686   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1687                                                      decodeVFPRn(insn, true))));
1688   NumOpsAdded = 2;
1689   return true;
1690 }
1691
1692 // VMOVRRD - A8.6.332
1693 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1694 //
1695 // VMOVRRS - A8.6.331
1696 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1697 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1698     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1699
1700   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1701
1702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1703   unsigned &OpIdx = NumOpsAdded;
1704
1705   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1706                                                      decodeRd(insn))));
1707   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1708                                                      decodeRn(insn))));
1709   OpIdx = 2;
1710
1711   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1712     unsigned Sm = decodeVFPRm(insn, true);
1713     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1714                                                        Sm)));
1715     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1716                                                        Sm+1)));
1717     OpIdx += 2;
1718   } else {
1719     MI.addOperand(MCOperand::CreateReg(
1720                     getRegisterEnum(B, ARM::DPRRegClassID,
1721                                     decodeVFPRm(insn, false))));
1722     ++OpIdx;
1723   }
1724   return true;
1725 }
1726
1727 // VMOVSR - A8.6.330
1728 // Rt => Rd; Sn => UInt(Vn:N)
1729 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1730     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1731
1732   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1733
1734   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1735                                                      decodeVFPRn(insn, true))));
1736   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1737                                                      decodeRd(insn))));
1738   NumOpsAdded = 2;
1739   return true;
1740 }
1741
1742 // VMOVDRR - A8.6.332
1743 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1744 //
1745 // VMOVRRS - A8.6.331
1746 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1747 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1748     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1749
1750   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1751
1752   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1753   unsigned &OpIdx = NumOpsAdded;
1754
1755   OpIdx = 0;
1756
1757   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1758     unsigned Sm = decodeVFPRm(insn, true);
1759     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1760                                                        Sm)));
1761     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1762                                                        Sm+1)));
1763     OpIdx += 2;
1764   } else {
1765     MI.addOperand(MCOperand::CreateReg(
1766                     getRegisterEnum(B, ARM::DPRRegClassID,
1767                                     decodeVFPRm(insn, false))));
1768     ++OpIdx;
1769   }
1770
1771   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1772                                                      decodeRd(insn))));
1773   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1774                                                      decodeRn(insn))));
1775   OpIdx += 2;
1776   return true;
1777 }
1778
1779 // VFP Load/Store Instructions.
1780 // VLDRD, VLDRS, VSTRD, VSTRS
1781 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1782     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1783
1784   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1785
1786   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
1787   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1788
1789   // Extract Dd/Sd for operand 0.
1790   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1791
1792   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1793
1794   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1795   MI.addOperand(MCOperand::CreateReg(Base));
1796
1797   // Next comes the AM5 Opcode.
1798   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1799   unsigned char Imm8 = insn & 0xFF;
1800   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1801
1802   NumOpsAdded = 3;
1803
1804   return true;
1805 }
1806
1807 // VFP Load/Store Multiple Instructions.
1808 // We have an optional write back reg, the base, and two predicate operands.
1809 // It is then followed by a reglist of either DPR(s) or SPR(s).
1810 //
1811 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1812 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1813     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1814
1815   assert(NumOps >= 4 && "VFPLdStMulFrm expects NumOps >= 4");
1816
1817   unsigned &OpIdx = NumOpsAdded;
1818
1819   OpIdx = 0;
1820
1821   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1822
1823   // Writeback to base, if necessary.
1824   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
1825       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
1826       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
1827       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
1828     MI.addOperand(MCOperand::CreateReg(Base));
1829     ++OpIdx;
1830   }
1831
1832   MI.addOperand(MCOperand::CreateReg(Base));
1833
1834   // Handling the two predicate operands before the reglist.
1835   int64_t CondVal = insn >> ARMII::CondShift;
1836   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1837   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1838
1839   OpIdx += 3;
1840
1841   bool isSPVFP = (Opcode == ARM::VLDMSIA     ||
1842                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
1843                   Opcode == ARM::VSTMSIA     ||
1844                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
1845   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1846
1847   // Extract Dd/Sd.
1848   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1849
1850   // Fill the variadic part of reglist.
1851   unsigned char Imm8 = insn & 0xFF;
1852   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1853
1854   // Apply some sanity checks before proceeding.
1855   if (Regs == 0 || (RegD + Regs) > 32 || (!isSPVFP && Regs > 16))
1856     return false;
1857
1858   for (unsigned i = 0; i < Regs; ++i) {
1859     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1860                                                        RegD + i)));
1861     ++OpIdx;
1862   }
1863
1864   return true;
1865 }
1866
1867 // Misc. VFP Instructions.
1868 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1869 // FCONSTD (DPR and a VFPf64Imm operand)
1870 // FCONSTS (SPR and a VFPf32Imm operand)
1871 // VMRS/VMSR (GPR operand)
1872 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1873     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1874
1875   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1876   unsigned &OpIdx = NumOpsAdded;
1877
1878   OpIdx = 0;
1879
1880   if (Opcode == ARM::FMSTAT)
1881     return true;
1882
1883   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1884
1885   unsigned RegEnum = 0;
1886   switch (OpInfo[0].RegClass) {
1887   case ARM::DPRRegClassID:
1888     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1889     break;
1890   case ARM::SPRRegClassID:
1891     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1892     break;
1893   case ARM::GPRRegClassID:
1894     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1895     break;
1896   default:
1897     assert(0 && "Invalid reg class id");
1898     return false;
1899   }
1900
1901   MI.addOperand(MCOperand::CreateReg(RegEnum));
1902   ++OpIdx;
1903
1904   // Extract/decode the f64/f32 immediate.
1905   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1906         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1907     // The asm syntax specifies the floating point value, not the 8-bit literal.
1908     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1909                              Opcode == ARM::FCONSTD ? 64 : 32);
1910     APFloat immFP = APFloat(immRaw, true);
1911     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
1912       immFP.convertToFloat();
1913     MI.addOperand(MCOperand::CreateFPImm(imm));
1914
1915     ++OpIdx;
1916   }
1917
1918   return true;
1919 }
1920
1921 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
1922 #include "ThumbDisassemblerCore.h"
1923
1924 /////////////////////////////////////////////////////
1925 //                                                 //
1926 //     Utility Functions For ARM Advanced SIMD     //
1927 //                                                 //
1928 /////////////////////////////////////////////////////
1929
1930 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
1931 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
1932
1933 // A7.3 Register encoding
1934
1935 // Extract/Decode NEON D/Vd:
1936 //
1937 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
1938 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
1939 // handling it in the getRegisterEnum() utility function.
1940 // D = Inst{22}, Vd = Inst{15-12}
1941 static unsigned decodeNEONRd(uint32_t insn) {
1942   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
1943     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
1944 }
1945
1946 // Extract/Decode NEON N/Vn:
1947 //
1948 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
1949 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
1950 // handling it in the getRegisterEnum() utility function.
1951 // N = Inst{7}, Vn = Inst{19-16}
1952 static unsigned decodeNEONRn(uint32_t insn) {
1953   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
1954     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
1955 }
1956
1957 // Extract/Decode NEON M/Vm:
1958 //
1959 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
1960 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
1961 // handling it in the getRegisterEnum() utility function.
1962 // M = Inst{5}, Vm = Inst{3-0}
1963 static unsigned decodeNEONRm(uint32_t insn) {
1964   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
1965     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
1966 }
1967
1968 namespace {
1969 enum ElemSize {
1970   ESizeNA = 0,
1971   ESize8 = 8,
1972   ESize16 = 16,
1973   ESize32 = 32,
1974   ESize64 = 64
1975 };
1976 } // End of unnamed namespace
1977
1978 // size        field -> Inst{11-10}
1979 // index_align field -> Inst{7-4}
1980 //
1981 // The Lane Index interpretation depends on the Data Size:
1982 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
1983 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
1984 //   32 (encoded as size = 0b10) -> Index = index_align[3]
1985 //
1986 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
1987 static unsigned decodeLaneIndex(uint32_t insn) {
1988   unsigned size = insn >> 10 & 3;
1989   assert((size == 0 || size == 1 || size == 2) &&
1990          "Encoding error: size should be either 0, 1, or 2");
1991
1992   unsigned index_align = insn >> 4 & 0xF;
1993   return (index_align >> 1) >> size;
1994 }
1995
1996 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
1997 // op = Inst{5}, cmode = Inst{11-8}
1998 // i = Inst{24} (ARM architecture)
1999 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2000 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2001 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2002   unsigned char op = (insn >> 5) & 1;
2003   unsigned char cmode = (insn >> 8) & 0xF;
2004   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2005                        ((insn >> 16) & 7) << 4 |
2006                        (insn & 0xF);
2007   return (op << 12) | (cmode << 8) | Imm8;
2008 }
2009
2010 // A8.6.339 VMUL, VMULL (by scalar)
2011 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2012 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2013 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2014   switch (esize) {
2015   case ESize16:
2016     return insn & 7;
2017   case ESize32:
2018     return insn & 0xF;
2019   default:
2020     assert(0 && "Unreachable code!");
2021     return 0;
2022   }
2023 }
2024
2025 // A8.6.339 VMUL, VMULL (by scalar)
2026 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2027 // ESize32 => index = Inst{5}   (M)       D0-D15
2028 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2029   switch (esize) {
2030   case ESize16:
2031     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2032   case ESize32:
2033     return (insn >> 5) & 1;
2034   default:
2035     assert(0 && "Unreachable code!");
2036     return 0;
2037   }
2038 }
2039
2040 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2041 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2042 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2043   return 64 - ((insn >> 16) & 0x3F);
2044 }
2045
2046 // A8.6.302 VDUP (scalar)
2047 // ESize8  => index = Inst{19-17}
2048 // ESize16 => index = Inst{19-18}
2049 // ESize32 => index = Inst{19}
2050 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2051   switch (esize) {
2052   case ESize8:
2053     return (insn >> 17) & 7;
2054   case ESize16:
2055     return (insn >> 18) & 3;
2056   case ESize32:
2057     return (insn >> 19) & 1;
2058   default:
2059     assert(0 && "Unspecified element size!");
2060     return 0;
2061   }
2062 }
2063
2064 // A8.6.328 VMOV (ARM core register to scalar)
2065 // A8.6.329 VMOV (scalar to ARM core register)
2066 // ESize8  => index = Inst{21:6-5}
2067 // ESize16 => index = Inst{21:6}
2068 // ESize32 => index = Inst{21}
2069 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2070   switch (esize) {
2071   case ESize8:
2072     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2073   case ESize16:
2074     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2075   case ESize32:
2076     return ((insn >> 21) & 1);
2077   default:
2078     assert(0 && "Unspecified element size!");
2079     return 0;
2080   }
2081 }
2082
2083 // Imm6 = Inst{21-16}, L = Inst{7}
2084 //
2085 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2086 // case L:imm6 of
2087 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2088 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2089 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2090 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2091 //
2092 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2093 // case L:imm6 of
2094 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2095 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2096 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2097 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2098 //
2099 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2100   ElemSize esize = ESizeNA;
2101   unsigned L = (insn >> 7) & 1;
2102   unsigned imm6 = (insn >> 16) & 0x3F;
2103   if (L == 0) {
2104     if (imm6 >> 3 == 1)
2105       esize = ESize8;
2106     else if (imm6 >> 4 == 1)
2107       esize = ESize16;
2108     else if (imm6 >> 5 == 1)
2109       esize = ESize32;
2110     else
2111       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2112   } else
2113     esize = ESize64;
2114
2115   if (LeftShift)
2116     return esize == ESize64 ? imm6 : (imm6 - esize);
2117   else
2118     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2119 }
2120
2121 // A8.6.305 VEXT
2122 // Imm4 = Inst{11-8}
2123 static unsigned decodeN3VImm(uint32_t insn) {
2124   return (insn >> 8) & 0xF;
2125 }
2126
2127 // VLD*
2128 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2129 // VLD*LN*
2130 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2131 // VST*
2132 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2133 // VST*LN*
2134 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2135 //
2136 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2137 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2138     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2139     BO B) {
2140
2141   const TargetInstrDesc &TID = ARMInsts[Opcode];
2142   const TargetOperandInfo *OpInfo = TID.OpInfo;
2143
2144   // At least one DPR register plus addressing mode #6.
2145   assert(NumOps >= 3 && "Expect >= 3 operands");
2146
2147   unsigned &OpIdx = NumOpsAdded;
2148
2149   OpIdx = 0;
2150
2151   // We have homogeneous NEON registers for Load/Store.
2152   unsigned RegClass = 0;
2153
2154   // Double-spaced registers have increments of 2.
2155   unsigned Inc = DblSpaced ? 2 : 1;
2156
2157   unsigned Rn = decodeRn(insn);
2158   unsigned Rm = decodeRm(insn);
2159   unsigned Rd = decodeNEONRd(insn);
2160
2161   // A7.7.1 Advanced SIMD addressing mode.
2162   bool WB = Rm != 15;
2163
2164   // LLVM Addressing Mode #6.
2165   unsigned RmEnum = 0;
2166   if (WB && Rm != 13)
2167     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2168
2169   if (Store) {
2170     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2171     // then possible lane index.
2172     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2173            "Reg operand expected");
2174
2175     if (WB) {
2176       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2177                                                          Rn)));
2178       ++OpIdx;
2179     }
2180
2181     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2182            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2183     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2184                                                        Rn)));
2185     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2186     OpIdx += 2;
2187
2188     if (WB) {
2189       MI.addOperand(MCOperand::CreateReg(RmEnum));
2190       ++OpIdx;
2191     }
2192
2193     assert(OpIdx < NumOps &&
2194            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2195             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2196            "Reg operand expected");
2197
2198     RegClass = OpInfo[OpIdx].RegClass;
2199     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2200       MI.addOperand(MCOperand::CreateReg(
2201                       getRegisterEnum(B, RegClass, Rd)));
2202       Rd += Inc;
2203       ++OpIdx;
2204     }
2205
2206     // Handle possible lane index.
2207     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2208         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2209       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2210       ++OpIdx;
2211     }
2212
2213   } else {
2214     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2215     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2216     RegClass = OpInfo[0].RegClass;
2217
2218     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2219       MI.addOperand(MCOperand::CreateReg(
2220                       getRegisterEnum(B, RegClass, Rd)));
2221       Rd += Inc;
2222       ++OpIdx;
2223     }
2224
2225     if (WB) {
2226       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2227                                                          Rn)));
2228       ++OpIdx;
2229     }
2230
2231     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2232            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2233     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2234                                                        Rn)));
2235     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2236     OpIdx += 2;
2237
2238     if (WB) {
2239       MI.addOperand(MCOperand::CreateReg(RmEnum));
2240       ++OpIdx;
2241     }
2242
2243     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2244       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2245              "Tied to operand expected");
2246       MI.addOperand(MCOperand::CreateReg(0));
2247       ++OpIdx;
2248     }
2249
2250     // Handle possible lane index.
2251     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2252         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2253       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2254       ++OpIdx;
2255     }
2256   }
2257
2258   // Accessing registers past the end of the NEON register file is not
2259   // defined.
2260   if (Rd > 32)
2261     return false;
2262
2263   return true;
2264 }
2265
2266 // A7.7
2267 // If L (Inst{21}) == 0, store instructions.
2268 // Find out about double-spaced-ness of the Opcode and pass it on to
2269 // DisassembleNLdSt0().
2270 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2271     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2272
2273   const StringRef Name = ARMInsts[Opcode].Name;
2274   bool DblSpaced = false;
2275
2276   if (Name.find("LN") != std::string::npos) {
2277     // To one lane instructions.
2278     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2279
2280     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2281     if (Name.endswith("16") || Name.endswith("16_UPD"))
2282       DblSpaced = slice(insn, 5, 5) == 1;
2283
2284     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2285     if (Name.endswith("32") || Name.endswith("32_UPD"))
2286       DblSpaced = slice(insn, 6, 6) == 1;
2287
2288   } else {
2289     // Multiple n-element structures with type encoded as Inst{11-8}.
2290     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2291
2292     // n == 2 && type == 0b1001 -> DblSpaced = true
2293     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2294       DblSpaced = slice(insn, 11, 8) == 9;
2295
2296     // n == 3 && type == 0b0101 -> DblSpaced = true
2297     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2298       DblSpaced = slice(insn, 11, 8) == 5;
2299
2300     // n == 4 && type == 0b0001 -> DblSpaced = true
2301     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2302       DblSpaced = slice(insn, 11, 8) == 1;
2303
2304   }
2305   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2306                            slice(insn, 21, 21) == 0, DblSpaced, B);
2307 }
2308
2309 // VMOV (immediate)
2310 //   Qd/Dd imm
2311 // VBIC (immediate)
2312 // VORR (immediate)
2313 //   Qd/Dd imm src(=Qd/Dd)
2314 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2315     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2316
2317   const TargetInstrDesc &TID = ARMInsts[Opcode];
2318   const TargetOperandInfo *OpInfo = TID.OpInfo;
2319
2320   assert(NumOps >= 2 &&
2321          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2322           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2323          (OpInfo[1].RegClass < 0) &&
2324          "Expect 1 reg operand followed by 1 imm operand");
2325
2326   // Qd/Dd = Inst{22:15-12} => NEON Rd
2327   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2328                                                      decodeNEONRd(insn))));
2329
2330   ElemSize esize = ESizeNA;
2331   switch (Opcode) {
2332   case ARM::VMOVv8i8:
2333   case ARM::VMOVv16i8:
2334     esize = ESize8;
2335     break;
2336   case ARM::VMOVv4i16:
2337   case ARM::VMOVv8i16:
2338   case ARM::VMVNv4i16:
2339   case ARM::VMVNv8i16:
2340   case ARM::VBICiv4i16:
2341   case ARM::VBICiv8i16:
2342   case ARM::VORRiv4i16:
2343   case ARM::VORRiv8i16:
2344     esize = ESize16;
2345     break;
2346   case ARM::VMOVv2i32:
2347   case ARM::VMOVv4i32:
2348   case ARM::VMVNv2i32:
2349   case ARM::VMVNv4i32:
2350   case ARM::VBICiv2i32:
2351   case ARM::VBICiv4i32:
2352   case ARM::VORRiv2i32:
2353   case ARM::VORRiv4i32:
2354     esize = ESize32;
2355     break;
2356   case ARM::VMOVv1i64:
2357   case ARM::VMOVv2i64:
2358     esize = ESize64;
2359     break;
2360   default:
2361     assert(0 && "Unexpected opcode!");
2362     return false;
2363   }
2364
2365   // One register and a modified immediate value.
2366   // Add the imm operand.
2367   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2368
2369   NumOpsAdded = 2;
2370
2371   // VBIC/VORRiv*i* variants have an extra $src = $Vd to be filled in.
2372   if (NumOps >= 3 &&
2373       (OpInfo[2].RegClass == ARM::DPRRegClassID ||
2374        OpInfo[2].RegClass == ARM::QPRRegClassID)) {
2375     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2376                                                      decodeNEONRd(insn))));
2377     NumOpsAdded += 1;
2378   }
2379
2380   return true;
2381 }
2382
2383 namespace {
2384 enum N2VFlag {
2385   N2V_None,
2386   N2V_VectorDupLane,
2387   N2V_VectorConvert_Between_Float_Fixed
2388 };
2389 } // End of unnamed namespace
2390
2391 // Vector Convert [between floating-point and fixed-point]
2392 //   Qd/Dd Qm/Dm [fbits]
2393 //
2394 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2395 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2396 //   Qd/Dd Dm index
2397 //
2398 // Vector Move Long:
2399 //   Qd Dm
2400 //
2401 // Vector Move Narrow:
2402 //   Dd Qm
2403 //
2404 // Others
2405 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2406     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2407
2408   const TargetInstrDesc &TID = ARMInsts[Opc];
2409   const TargetOperandInfo *OpInfo = TID.OpInfo;
2410
2411   assert(NumOps >= 2 &&
2412          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2413           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2414          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2415           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2416          "Expect >= 2 operands and first 2 as reg operands");
2417
2418   unsigned &OpIdx = NumOpsAdded;
2419
2420   OpIdx = 0;
2421
2422   ElemSize esize = ESizeNA;
2423   if (Flag == N2V_VectorDupLane) {
2424     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2425     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2426            "Unexpected Opcode");
2427     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2428        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2429                                                            : ESize32);
2430   }
2431
2432   // Qd/Dd = Inst{22:15-12} => NEON Rd
2433   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2434                                                      decodeNEONRd(insn))));
2435   ++OpIdx;
2436
2437   // VPADAL...
2438   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2439     // TIED_TO operand.
2440     MI.addOperand(MCOperand::CreateReg(0));
2441     ++OpIdx;
2442   }
2443
2444   // Dm = Inst{5:3-0} => NEON Rm
2445   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2446                                                      decodeNEONRm(insn))));
2447   ++OpIdx;
2448
2449   // VZIP and others have two TIED_TO reg operands.
2450   int Idx;
2451   while (OpIdx < NumOps &&
2452          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2453     // Add TIED_TO operand.
2454     MI.addOperand(MI.getOperand(Idx));
2455     ++OpIdx;
2456   }
2457
2458   // Add the imm operand, if required.
2459   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2460       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2461
2462     unsigned imm = 0xFFFFFFFF;
2463
2464     if (Flag == N2V_VectorDupLane)
2465       imm = decodeNVLaneDupIndex(insn, esize);
2466     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2467       imm = decodeVCVTFractionBits(insn);
2468
2469     assert(imm != 0xFFFFFFFF && "Internal error");
2470     MI.addOperand(MCOperand::CreateImm(imm));
2471     ++OpIdx;
2472   }
2473
2474   return true;
2475 }
2476
2477 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2478     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2479
2480   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2481                                 N2V_None, B);
2482 }
2483 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2484     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2485
2486   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2487                                 N2V_VectorConvert_Between_Float_Fixed, B);
2488 }
2489 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2490     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2491
2492   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2493                                 N2V_VectorDupLane, B);
2494 }
2495
2496 // Vector Shift [Accumulate] Instructions.
2497 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2498 //
2499 // Vector Shift Left Long (with maximum shift count) Instructions.
2500 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2501 //
2502 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2503     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2504
2505   const TargetInstrDesc &TID = ARMInsts[Opcode];
2506   const TargetOperandInfo *OpInfo = TID.OpInfo;
2507
2508   assert(NumOps >= 3 &&
2509          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2510           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2511          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2512           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2513          "Expect >= 3 operands and first 2 as reg operands");
2514
2515   unsigned &OpIdx = NumOpsAdded;
2516
2517   OpIdx = 0;
2518
2519   // Qd/Dd = Inst{22:15-12} => NEON Rd
2520   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2521                                                      decodeNEONRd(insn))));
2522   ++OpIdx;
2523
2524   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2525     // TIED_TO operand.
2526     MI.addOperand(MCOperand::CreateReg(0));
2527     ++OpIdx;
2528   }
2529
2530   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2531           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2532          "Reg operand expected");
2533
2534   // Qm/Dm = Inst{5:3-0} => NEON Rm
2535   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2536                                                      decodeNEONRm(insn))));
2537   ++OpIdx;
2538
2539   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2540
2541   // Add the imm operand.
2542
2543   // VSHLL has maximum shift count as the imm, inferred from its size.
2544   unsigned Imm;
2545   switch (Opcode) {
2546   default:
2547     Imm = decodeNVSAmt(insn, LeftShift);
2548     break;
2549   case ARM::VSHLLi8:
2550     Imm = 8;
2551     break;
2552   case ARM::VSHLLi16:
2553     Imm = 16;
2554     break;
2555   case ARM::VSHLLi32:
2556     Imm = 32;
2557     break;
2558   }
2559   MI.addOperand(MCOperand::CreateImm(Imm));
2560   ++OpIdx;
2561
2562   return true;
2563 }
2564
2565 // Left shift instructions.
2566 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2567     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2568
2569   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2570                                  B);
2571 }
2572 // Right shift instructions have different shift amount interpretation.
2573 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2574     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2575
2576   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2577                                  B);
2578 }
2579
2580 namespace {
2581 enum N3VFlag {
2582   N3V_None,
2583   N3V_VectorExtract,
2584   N3V_VectorShift,
2585   N3V_Multiply_By_Scalar
2586 };
2587 } // End of unnamed namespace
2588
2589 // NEON Three Register Instructions with Optional Immediate Operand
2590 //
2591 // Vector Extract Instructions.
2592 // Qd/Dd Qn/Dn Qm/Dm imm4
2593 //
2594 // Vector Shift (Register) Instructions.
2595 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2596 //
2597 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2598 // Qd/Dd Qn/Dn RestrictedDm index
2599 //
2600 // Others
2601 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2602     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2603
2604   const TargetInstrDesc &TID = ARMInsts[Opcode];
2605   const TargetOperandInfo *OpInfo = TID.OpInfo;
2606
2607   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2608   assert(NumOps >= 3 &&
2609          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2610           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2611          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2612           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2613          "Expect >= 3 operands and first 2 as reg operands");
2614
2615   unsigned &OpIdx = NumOpsAdded;
2616
2617   OpIdx = 0;
2618
2619   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2620   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2621   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2622   ElemSize esize = ESizeNA;
2623   if (Flag == N3V_Multiply_By_Scalar) {
2624     unsigned size = (insn >> 20) & 3;
2625     if (size == 1) esize = ESize16;
2626     if (size == 2) esize = ESize32;
2627     assert (esize == ESize16 || esize == ESize32);
2628   }
2629
2630   // Qd/Dd = Inst{22:15-12} => NEON Rd
2631   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2632                                                      decodeNEONRd(insn))));
2633   ++OpIdx;
2634
2635   // VABA, VABAL, VBSLd, VBSLq, ...
2636   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2637     // TIED_TO operand.
2638     MI.addOperand(MCOperand::CreateReg(0));
2639     ++OpIdx;
2640   }
2641
2642   // Dn = Inst{7:19-16} => NEON Rn
2643   // or
2644   // Dm = Inst{5:3-0} => NEON Rm
2645   MI.addOperand(MCOperand::CreateReg(
2646                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2647                                   VdVnVm ? decodeNEONRn(insn)
2648                                          : decodeNEONRm(insn))));
2649   ++OpIdx;
2650
2651   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2652   // N3RegFrm.
2653   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2654     return true;
2655
2656   // Dm = Inst{5:3-0} => NEON Rm
2657   // or
2658   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2659   // or
2660   // Dn = Inst{7:19-16} => NEON Rn
2661   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2662                                         : decodeNEONRm(insn))
2663                       : decodeNEONRn(insn);
2664
2665   MI.addOperand(MCOperand::CreateReg(
2666                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2667   ++OpIdx;
2668
2669   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2670       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2671     // Add the imm operand.
2672     unsigned Imm = 0;
2673     if (IsImm4)
2674       Imm = decodeN3VImm(insn);
2675     else if (IsDmRestricted)
2676       Imm = decodeRestrictedDmIndex(insn, esize);
2677     else {
2678       assert(0 && "Internal error: unreachable code!");
2679       return false;
2680     }
2681
2682     MI.addOperand(MCOperand::CreateImm(Imm));
2683     ++OpIdx;
2684   }
2685
2686   return true;
2687 }
2688
2689 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2690     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2691
2692   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2693                                   N3V_None, B);
2694 }
2695 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2696     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2697
2698   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2699                                   N3V_VectorShift, B);
2700 }
2701 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
2702     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2703
2704   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2705                                   N3V_VectorExtract, B);
2706 }
2707 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2708     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2709
2710   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2711                                   N3V_Multiply_By_Scalar, B);
2712 }
2713
2714 // Vector Table Lookup
2715 //
2716 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2717 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2718 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2719 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2720 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2721     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2722
2723   const TargetInstrDesc &TID = ARMInsts[Opcode];
2724   const TargetOperandInfo *OpInfo = TID.OpInfo;
2725   if (!OpInfo) return false;
2726
2727   assert(NumOps >= 3 &&
2728          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2729          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2730          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2731          "Expect >= 3 operands and first 3 as reg operands");
2732
2733   unsigned &OpIdx = NumOpsAdded;
2734
2735   OpIdx = 0;
2736
2737   unsigned Rn = decodeNEONRn(insn);
2738
2739   // {Dn} encoded as len = 0b00
2740   // {Dn Dn+1} encoded as len = 0b01
2741   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2742   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2743   unsigned Len = slice(insn, 9, 8) + 1;
2744
2745   // Dd (the destination vector)
2746   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2747                                                      decodeNEONRd(insn))));
2748   ++OpIdx;
2749
2750   // Process tied_to operand constraint.
2751   int Idx;
2752   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2753     MI.addOperand(MI.getOperand(Idx));
2754     ++OpIdx;
2755   }
2756
2757   // Do the <list> now.
2758   for (unsigned i = 0; i < Len; ++i) {
2759     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2760            "Reg operand expected");
2761     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2762                                                        Rn + i)));
2763     ++OpIdx;
2764   }
2765
2766   // Dm (the index vector)
2767   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2768          "Reg operand (index vector) expected");
2769   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2770                                                      decodeNEONRm(insn))));
2771   ++OpIdx;
2772
2773   return true;
2774 }
2775
2776 // Vector Get Lane (move scalar to ARM core register) Instructions.
2777 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2778 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2779     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2780
2781   const TargetInstrDesc &TID = ARMInsts[Opcode];
2782   const TargetOperandInfo *OpInfo = TID.OpInfo;
2783   if (!OpInfo) return false;
2784
2785   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2786          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2787          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2788          OpInfo[2].RegClass < 0 &&
2789          "Expect >= 3 operands with one dst operand");
2790
2791   ElemSize esize =
2792     Opcode == ARM::VGETLNi32 ? ESize32
2793       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2794                                                                 : ESize32);
2795
2796   // Rt = Inst{15-12} => ARM Rd
2797   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2798                                                      decodeRd(insn))));
2799
2800   // Dn = Inst{7:19-16} => NEON Rn
2801   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2802                                                      decodeNEONRn(insn))));
2803
2804   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2805
2806   NumOpsAdded = 3;
2807   return true;
2808 }
2809
2810 // Vector Set Lane (move ARM core register to scalar) Instructions.
2811 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2812 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2813     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2814
2815   const TargetInstrDesc &TID = ARMInsts[Opcode];
2816   const TargetOperandInfo *OpInfo = TID.OpInfo;
2817   if (!OpInfo) return false;
2818
2819   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2820          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2821          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2822          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2823          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2824          OpInfo[3].RegClass < 0 &&
2825          "Expect >= 3 operands with one dst operand");
2826
2827   ElemSize esize =
2828     Opcode == ARM::VSETLNi8 ? ESize8
2829                             : (Opcode == ARM::VSETLNi16 ? ESize16
2830                                                         : ESize32);
2831
2832   // Dd = Inst{7:19-16} => NEON Rn
2833   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2834                                                      decodeNEONRn(insn))));
2835
2836   // TIED_TO operand.
2837   MI.addOperand(MCOperand::CreateReg(0));
2838
2839   // Rt = Inst{15-12} => ARM Rd
2840   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2841                                                      decodeRd(insn))));
2842
2843   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2844
2845   NumOpsAdded = 4;
2846   return true;
2847 }
2848
2849 // Vector Duplicate Instructions (from ARM core register to all elements).
2850 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2851 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2852     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2853
2854   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2855
2856   assert(NumOps >= 2 &&
2857          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2858           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2859          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2860          "Expect >= 2 operands and first 2 as reg operand");
2861
2862   unsigned RegClass = OpInfo[0].RegClass;
2863
2864   // Qd/Dd = Inst{7:19-16} => NEON Rn
2865   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2866                                                      decodeNEONRn(insn))));
2867
2868   // Rt = Inst{15-12} => ARM Rd
2869   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2870                                                      decodeRd(insn))));
2871
2872   NumOpsAdded = 2;
2873   return true;
2874 }
2875
2876 // A8.6.41 DMB
2877 // A8.6.42 DSB
2878 // A8.6.49 ISB
2879 static inline bool MemBarrierInstr(uint32_t insn) {
2880   unsigned op7_4 = slice(insn, 7, 4);
2881   if (slice(insn, 31, 8) == 0xf57ff0 && (op7_4 >= 4 && op7_4 <= 6))
2882     return true;
2883
2884   return false;
2885 }
2886
2887 static inline bool PreLoadOpcode(unsigned Opcode) {
2888   switch(Opcode) {
2889   case ARM::PLDi12:  case ARM::PLDrs:
2890   case ARM::PLDWi12: case ARM::PLDWrs:
2891   case ARM::PLIi12:  case ARM::PLIrs:
2892     return true;
2893   default:
2894     return false;
2895   }
2896 }
2897
2898 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2899     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2900
2901   // Preload Data/Instruction requires either 2 or 3 operands.
2902   // PLDi12, PLDWi12, PLIi12: addrmode_imm12
2903   // PLDrs, PLDWrs, PLIrs:    ldst_so_reg
2904
2905   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2906                                                      decodeRn(insn))));
2907
2908   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
2909       || Opcode == ARM::PLIi12) {
2910     unsigned Imm12 = slice(insn, 11, 0);
2911     bool Negative = getUBit(insn) == 0;
2912
2913     // A8.6.118 PLD (literal) PLDWi12 with Rn=PC is transformed to PLDi12.
2914     if (Opcode == ARM::PLDWi12 && slice(insn, 19, 16) == 0xF) {
2915       DEBUG(errs() << "Rn == '1111': PLDWi12 morphed to PLDi12\n");
2916       MI.setOpcode(ARM::PLDi12);
2917     }
2918
2919     // -0 is represented specially. All other values are as normal.
2920     int Offset = Negative ? -1 * Imm12 : Imm12;
2921     if (Imm12 == 0 && Negative)
2922       Offset = INT32_MIN;
2923
2924     MI.addOperand(MCOperand::CreateImm(Offset));
2925     NumOpsAdded = 2;
2926   } else {
2927     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2928                                                        decodeRm(insn))));
2929
2930     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2931
2932     // Inst{6-5} encodes the shift opcode.
2933     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2934     // Inst{11-7} encodes the imm5 shift amount.
2935     unsigned ShImm = slice(insn, 11, 7);
2936
2937     // A8.4.1.  Possible rrx or shift amount of 32...
2938     getImmShiftSE(ShOp, ShImm);
2939     MI.addOperand(MCOperand::CreateImm(
2940                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
2941     NumOpsAdded = 3;
2942   }
2943
2944   return true;
2945 }
2946
2947 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2948     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2949
2950   if (MemBarrierInstr(insn)) {
2951     // DMBsy, DSBsy, and ISBsy instructions have zero operand and are taken care
2952     // of within the generic ARMBasicMCBuilder::BuildIt() method.
2953     //
2954     // Inst{3-0} encodes the memory barrier option for the variants.
2955     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2956     NumOpsAdded = 1;
2957     return true;
2958   }
2959
2960   switch (Opcode) {
2961   case ARM::CLREX:
2962   case ARM::NOP:
2963   case ARM::TRAP:
2964   case ARM::YIELD:
2965   case ARM::WFE:
2966   case ARM::WFI:
2967   case ARM::SEV:
2968     return true;
2969   case ARM::SWP:
2970   case ARM::SWPB:
2971     // SWP, SWPB: Rd Rm Rn
2972     // Delegate to DisassembleLdStExFrm()....
2973     return DisassembleLdStExFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2974   default:
2975     break;
2976   }
2977
2978   if (Opcode == ARM::SETEND) {
2979     NumOpsAdded = 1;
2980     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
2981     return true;
2982   }
2983
2984   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
2985   // opcodes which match the same real instruction. This is needed since there's
2986   // no current handling of optional arguments. Fix here when a better handling
2987   // of optional arguments is implemented.
2988   if (Opcode == ARM::CPS3p) {   // M = 1
2989     // Let's reject these impossible imod values by returning false:
2990     // 1. (imod=0b01)
2991     //
2992     // AsmPrinter cannot handle imod=0b00, plus (imod=0b00,M=1,iflags!=0) is an
2993     // invalid combination, so we just check for imod=0b00 here.
2994     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
2995       return false;
2996     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
2997     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
2998     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
2999     NumOpsAdded = 3;
3000     return true;
3001   }
3002   if (Opcode == ARM::CPS2p) { // mode = 0, M = 0
3003     // Let's reject these impossible imod values by returning false:
3004     // 1. (imod=0b00,M=0)
3005     // 2. (imod=0b01)
3006     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3007       return false;
3008     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3009     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3010     NumOpsAdded = 2;
3011     return true;
3012   }
3013   if (Opcode == ARM::CPS1p) { // imod = 0, iflags = 0, M = 1
3014     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
3015     NumOpsAdded = 1;
3016     return true;
3017   }
3018
3019   // DBG has its option specified in Inst{3-0}.
3020   if (Opcode == ARM::DBG) {
3021     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3022     NumOpsAdded = 1;
3023     return true;
3024   }
3025
3026   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3027   if (Opcode == ARM::BKPT) {
3028     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3029                                        slice(insn, 3, 0)));
3030     NumOpsAdded = 1;
3031     return true;
3032   }
3033
3034   if (PreLoadOpcode(Opcode))
3035     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3036
3037   assert(0 && "Unexpected misc instruction!");
3038   return false;
3039 }
3040
3041 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3042 /// We divide the disassembly task into different categories, with each one
3043 /// corresponding to a specific instruction encoding format.  There could be
3044 /// exceptions when handling a specific format, and that is why the Opcode is
3045 /// also present in the function prototype.
3046 static const DisassembleFP FuncPtrs[] = {
3047   &DisassemblePseudo,
3048   &DisassembleMulFrm,
3049   &DisassembleBrFrm,
3050   &DisassembleBrMiscFrm,
3051   &DisassembleDPFrm,
3052   &DisassembleDPSoRegFrm,
3053   &DisassembleLdFrm,
3054   &DisassembleStFrm,
3055   &DisassembleLdMiscFrm,
3056   &DisassembleStMiscFrm,
3057   &DisassembleLdStMulFrm,
3058   &DisassembleLdStExFrm,
3059   &DisassembleArithMiscFrm,
3060   &DisassembleSatFrm,
3061   &DisassembleExtFrm,
3062   &DisassembleVFPUnaryFrm,
3063   &DisassembleVFPBinaryFrm,
3064   &DisassembleVFPConv1Frm,
3065   &DisassembleVFPConv2Frm,
3066   &DisassembleVFPConv3Frm,
3067   &DisassembleVFPConv4Frm,
3068   &DisassembleVFPConv5Frm,
3069   &DisassembleVFPLdStFrm,
3070   &DisassembleVFPLdStMulFrm,
3071   &DisassembleVFPMiscFrm,
3072   &DisassembleThumbFrm,
3073   &DisassembleMiscFrm,
3074   &DisassembleNGetLnFrm,
3075   &DisassembleNSetLnFrm,
3076   &DisassembleNDupFrm,
3077
3078   // VLD and VST (including one lane) Instructions.
3079   &DisassembleNLdSt,
3080
3081   // A7.4.6 One register and a modified immediate value
3082   // 1-Register Instructions with imm.
3083   // LLVM only defines VMOVv instructions.
3084   &DisassembleN1RegModImmFrm,
3085
3086   // 2-Register Instructions with no imm.
3087   &DisassembleN2RegFrm,
3088
3089   // 2-Register Instructions with imm (vector convert float/fixed point).
3090   &DisassembleNVCVTFrm,
3091
3092   // 2-Register Instructions with imm (vector dup lane).
3093   &DisassembleNVecDupLnFrm,
3094
3095   // Vector Shift Left Instructions.
3096   &DisassembleN2RegVecShLFrm,
3097
3098   // Vector Shift Righ Instructions, which has different interpretation of the
3099   // shift amount from the imm6 field.
3100   &DisassembleN2RegVecShRFrm,
3101
3102   // 3-Register Data-Processing Instructions.
3103   &DisassembleN3RegFrm,
3104
3105   // Vector Shift (Register) Instructions.
3106   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3107   &DisassembleN3RegVecShFrm,
3108
3109   // Vector Extract Instructions.
3110   &DisassembleNVecExtractFrm,
3111
3112   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3113   // By Scalar Instructions.
3114   &DisassembleNVecMulScalarFrm,
3115
3116   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3117   // values in a table and generate a new vector.
3118   &DisassembleNVTBLFrm,
3119
3120   NULL
3121 };
3122
3123 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3124 /// The general idea is to set the Opcode for the MCInst, followed by adding
3125 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3126 /// to the Format-specific disassemble function for disassembly, followed by
3127 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3128 /// which follow the Dst/Src Operands.
3129 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3130   // Stage 1 sets the Opcode.
3131   MI.setOpcode(Opcode);
3132   // If the number of operands is zero, we're done!
3133   if (NumOps == 0)
3134     return true;
3135
3136   // Stage 2 calls the format-specific disassemble function to build the operand
3137   // list.
3138   if (Disasm == NULL)
3139     return false;
3140   unsigned NumOpsAdded = 0;
3141   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3142
3143   if (!OK || this->Err != 0) return false;
3144   if (NumOpsAdded >= NumOps)
3145     return true;
3146
3147   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3148   // FIXME: Should this be done selectively?
3149   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3150 }
3151
3152 // A8.3 Conditional execution
3153 // A8.3.1 Pseudocode details of conditional execution
3154 // Condition bits '111x' indicate the instruction is always executed.
3155 static uint32_t CondCode(uint32_t CondField) {
3156   if (CondField == 0xF)
3157     return ARMCC::AL;
3158   return CondField;
3159 }
3160
3161 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3162 /// of some Thumb instructions which come before the reglist operands.  It
3163 /// returns true if the two predicate operands have been processed.
3164 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3165     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3166
3167   assert(NumOpsRemaining > 0 && "Invalid argument");
3168
3169   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3170   unsigned Idx = MI.getNumOperands();
3171
3172   // First, we check whether this instr specifies the PredicateOperand through
3173   // a pair of TargetOperandInfos with isPredicate() property.
3174   if (NumOpsRemaining >= 2 &&
3175       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3176       OpInfo[Idx].RegClass < 0 &&
3177       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3178   {
3179     // If we are inside an IT block, get the IT condition bits maintained via
3180     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3181     // See also A2.5.2.
3182     if (InITBlock())
3183       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3184     else
3185       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3186     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3187     return true;
3188   }
3189
3190   return false;
3191 }
3192
3193 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3194 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3195 /// constituents.
3196 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3197     uint32_t insn, unsigned short NumOpsRemaining) {
3198
3199   assert(NumOpsRemaining > 0 && "Invalid argument");
3200
3201   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3202   const std::string &Name = ARMInsts[Opcode].Name;
3203   unsigned Idx = MI.getNumOperands();
3204
3205   // First, we check whether this instr specifies the PredicateOperand through
3206   // a pair of TargetOperandInfos with isPredicate() property.
3207   if (NumOpsRemaining >= 2 &&
3208       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3209       OpInfo[Idx].RegClass < 0 &&
3210       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3211   {
3212     // If we are inside an IT block, get the IT condition bits maintained via
3213     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3214     // See also A2.5.2.
3215     if (InITBlock())
3216       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3217     else {
3218       if (Name.length() > 1 && Name[0] == 't') {
3219         // Thumb conditional branch instructions have their cond field embedded,
3220         // like ARM.
3221         //
3222         // A8.6.16 B
3223         if (Name == "t2Bcc")
3224           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3225         else if (Name == "tBcc")
3226           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3227         else
3228           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3229       } else {
3230         // ARM instructions get their condition field from Inst{31-28}.
3231         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3232       }
3233     }
3234     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3235     Idx += 2;
3236     NumOpsRemaining -= 2;
3237   }
3238
3239   if (NumOpsRemaining == 0)
3240     return true;
3241
3242   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3243   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3244     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3245     --NumOpsRemaining;
3246   }
3247
3248   if (NumOpsRemaining == 0)
3249     return true;
3250   else
3251     return false;
3252 }
3253
3254 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3255 /// after BuildIt is finished.
3256 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3257     uint32_t insn) {
3258
3259   if (!SP) return Status;
3260
3261   if (Opcode == ARM::t2IT)
3262     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3263   else if (InITBlock())
3264     SP->UpdateIT();
3265
3266   return Status;
3267 }
3268
3269 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3270 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3271                                      unsigned short num)
3272   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3273   unsigned Idx = (unsigned)format;
3274   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3275   Disasm = FuncPtrs[Idx];
3276 }
3277
3278 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3279 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3280 /// Return NULL if it fails to create/return a proper builder.  API clients
3281 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3282 /// performed by the API clients to improve performance.
3283 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3284   // For "Unknown format", fail by returning a NULL pointer.
3285   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3286     DEBUG(errs() << "Unknown format\n");
3287     return 0;
3288   }
3289
3290   return new ARMBasicMCBuilder(Opcode, Format,
3291                                ARMInsts[Opcode].getNumOperands());
3292 }