lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 //#define DEBUG(X) do { X; } while (0)
  24
  25 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  26 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  27 /// describing the operand info for each ARMInsts[i].
  28 ///
  29 /// Together with an instruction's encoding format, we can take advantage of the
  30 /// NumOperands and the OpInfo fields of the target instruction description in
  31 /// the quest to build out the MCOperand list for an MCInst.
  32 ///
  33 /// The general guideline is that with a known format, the number of dst and src
  34 /// operands are well-known.  The dst is built first, followed by the src
  35 /// operand(s).  The operands not yet used at this point are for the Implicit
  36 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  37 /// defined with two components:
  38 ///
  39 /// def pred { // Operand PredicateOperand
  40 ///   ValueType Type = OtherVT;
  41 ///   string PrintMethod = "printPredicateOperand";
  42 ///   string AsmOperandLowerMethod = ?;
  43 ///   dag MIOperandInfo = (ops i32imm, CCR);
  44 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  45 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  46 /// }
  47 ///
  48 /// which is manifested by the TargetOperandInfo[] of:
  49 ///
  50 /// { 0, 0|(1<<TOI::Predicate), 0 },
  51 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  52 ///
  53 /// So the first predicate MCOperand corresponds to the immediate part of the
  54 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  55 /// corresponds to a register kind of ARM::CPSR.
  56 ///
  57 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  58 ///
  59 /// def cc_out { // Operand OptionalDefOperand
  60 ///   ValueType Type = OtherVT;
  61 ///   string PrintMethod = "printSBitModifierOperand";
  62 ///   string AsmOperandLowerMethod = ?;
  63 ///   dag MIOperandInfo = (ops CCR);
  64 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  65 ///   dag DefaultOps = (ops (i32 zero_reg));
  66 /// }
  67 ///
  68 /// which is manifested by the one TargetOperandInfo of:
  69 ///
  70 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  71 ///
  72 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  73 #include "ARMGenInstrInfo.inc"
  74
  75 using namespace llvm;
  76
  77 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  78   return ARMInsts[Opcode].Name;
  79 }
  80
  81 // Return the register enum Based on RegClass and the raw register number.
  82 // FIXME: Auto-gened?
  83 static unsigned
  84 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  85   // For this purpose, we can treat rGPR as if it were GPR.
  86   if (RegClassID == ARM::rGPRRegClassID) RegClassID = ARM::GPRRegClassID;
  87
  88   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  89   unsigned RegNum =
  90     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
  91
  92   switch (RegNum) {
  93   default:
  94     break;
  95   case 0:
  96     switch (RegClassID) {
  97     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
  98     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
  99     case ARM::DPR_VFP2RegClassID:
 100       return ARM::D0;
 101     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 102     case ARM::QPR_VFP2RegClassID:
 103       return ARM::Q0;
 104     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 105     }
 106     break;
 107   case 1:
 108     switch (RegClassID) {
 109     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 110     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 111     case ARM::DPR_VFP2RegClassID:
 112       return ARM::D1;
 113     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 114     case ARM::QPR_VFP2RegClassID:
 115       return ARM::Q1;
 116     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 117     }
 118     break;
 119   case 2:
 120     switch (RegClassID) {
 121     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 122     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 123     case ARM::DPR_VFP2RegClassID:
 124       return ARM::D2;
 125     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 126     case ARM::QPR_VFP2RegClassID:
 127       return ARM::Q2;
 128     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 129     }
 130     break;
 131   case 3:
 132     switch (RegClassID) {
 133     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 134     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 135     case ARM::DPR_VFP2RegClassID:
 136       return ARM::D3;
 137     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 138     case ARM::QPR_VFP2RegClassID:
 139       return ARM::Q3;
 140     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 141     }
 142     break;
 143   case 4:
 144     switch (RegClassID) {
 145     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 146     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 147     case ARM::DPR_VFP2RegClassID:
 148       return ARM::D4;
 149     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 150     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 151     }
 152     break;
 153   case 5:
 154     switch (RegClassID) {
 155     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 156     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 157     case ARM::DPR_VFP2RegClassID:
 158       return ARM::D5;
 159     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 160     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 161     }
 162     break;
 163   case 6:
 164     switch (RegClassID) {
 165     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 166     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 167     case ARM::DPR_VFP2RegClassID:
 168       return ARM::D6;
 169     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 170     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 171     }
 172     break;
 173   case 7:
 174     switch (RegClassID) {
 175     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 176     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 177     case ARM::DPR_VFP2RegClassID:
 178       return ARM::D7;
 179     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 180     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 181     }
 182     break;
 183   case 8:
 184     switch (RegClassID) {
 185     case ARM::GPRRegClassID: return ARM::R8;
 186     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 187     case ARM::QPRRegClassID: return ARM::Q8;
 188     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 189     }
 190     break;
 191   case 9:
 192     switch (RegClassID) {
 193     case ARM::GPRRegClassID: return ARM::R9;
 194     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 195     case ARM::QPRRegClassID: return ARM::Q9;
 196     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 197     }
 198     break;
 199   case 10:
 200     switch (RegClassID) {
 201     case ARM::GPRRegClassID: return ARM::R10;
 202     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 203     case ARM::QPRRegClassID: return ARM::Q10;
 204     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 205     }
 206     break;
 207   case 11:
 208     switch (RegClassID) {
 209     case ARM::GPRRegClassID: return ARM::R11;
 210     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 211     case ARM::QPRRegClassID: return ARM::Q11;
 212     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 213     }
 214     break;
 215   case 12:
 216     switch (RegClassID) {
 217     case ARM::GPRRegClassID: return ARM::R12;
 218     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 219     case ARM::QPRRegClassID: return ARM::Q12;
 220     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 221     }
 222     break;
 223   case 13:
 224     switch (RegClassID) {
 225     case ARM::GPRRegClassID: return ARM::SP;
 226     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 227     case ARM::QPRRegClassID: return ARM::Q13;
 228     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 229     }
 230     break;
 231   case 14:
 232     switch (RegClassID) {
 233     case ARM::GPRRegClassID: return ARM::LR;
 234     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 235     case ARM::QPRRegClassID: return ARM::Q14;
 236     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 237     }
 238     break;
 239   case 15:
 240     switch (RegClassID) {
 241     case ARM::GPRRegClassID: return ARM::PC;
 242     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 243     case ARM::QPRRegClassID: return ARM::Q15;
 244     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 245     }
 246     break;
 247   case 16:
 248     switch (RegClassID) {
 249     case ARM::DPRRegClassID: return ARM::D16;
 250     case ARM::SPRRegClassID: return ARM::S16;
 251     }
 252     break;
 253   case 17:
 254     switch (RegClassID) {
 255     case ARM::DPRRegClassID: return ARM::D17;
 256     case ARM::SPRRegClassID: return ARM::S17;
 257     }
 258     break;
 259   case 18:
 260     switch (RegClassID) {
 261     case ARM::DPRRegClassID: return ARM::D18;
 262     case ARM::SPRRegClassID: return ARM::S18;
 263     }
 264     break;
 265   case 19:
 266     switch (RegClassID) {
 267     case ARM::DPRRegClassID: return ARM::D19;
 268     case ARM::SPRRegClassID: return ARM::S19;
 269     }
 270     break;
 271   case 20:
 272     switch (RegClassID) {
 273     case ARM::DPRRegClassID: return ARM::D20;
 274     case ARM::SPRRegClassID: return ARM::S20;
 275     }
 276     break;
 277   case 21:
 278     switch (RegClassID) {
 279     case ARM::DPRRegClassID: return ARM::D21;
 280     case ARM::SPRRegClassID: return ARM::S21;
 281     }
 282     break;
 283   case 22:
 284     switch (RegClassID) {
 285     case ARM::DPRRegClassID: return ARM::D22;
 286     case ARM::SPRRegClassID: return ARM::S22;
 287     }
 288     break;
 289   case 23:
 290     switch (RegClassID) {
 291     case ARM::DPRRegClassID: return ARM::D23;
 292     case ARM::SPRRegClassID: return ARM::S23;
 293     }
 294     break;
 295   case 24:
 296     switch (RegClassID) {
 297     case ARM::DPRRegClassID: return ARM::D24;
 298     case ARM::SPRRegClassID: return ARM::S24;
 299     }
 300     break;
 301   case 25:
 302     switch (RegClassID) {
 303     case ARM::DPRRegClassID: return ARM::D25;
 304     case ARM::SPRRegClassID: return ARM::S25;
 305     }
 306     break;
 307   case 26:
 308     switch (RegClassID) {
 309     case ARM::DPRRegClassID: return ARM::D26;
 310     case ARM::SPRRegClassID: return ARM::S26;
 311     }
 312     break;
 313   case 27:
 314     switch (RegClassID) {
 315     case ARM::DPRRegClassID: return ARM::D27;
 316     case ARM::SPRRegClassID: return ARM::S27;
 317     }
 318     break;
 319   case 28:
 320     switch (RegClassID) {
 321     case ARM::DPRRegClassID: return ARM::D28;
 322     case ARM::SPRRegClassID: return ARM::S28;
 323     }
 324     break;
 325   case 29:
 326     switch (RegClassID) {
 327     case ARM::DPRRegClassID: return ARM::D29;
 328     case ARM::SPRRegClassID: return ARM::S29;
 329     }
 330     break;
 331   case 30:
 332     switch (RegClassID) {
 333     case ARM::DPRRegClassID: return ARM::D30;
 334     case ARM::SPRRegClassID: return ARM::S30;
 335     }
 336     break;
 337   case 31:
 338     switch (RegClassID) {
 339     case ARM::DPRRegClassID: return ARM::D31;
 340     case ARM::SPRRegClassID: return ARM::S31;
 341     }
 342     break;
 343   }
 344   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 345   // Encoding error.  Mark the builder with error code != 0.
 346   B->SetErr(-1);
 347   return 0;
 348 }
 349
 350 ///////////////////////////////
 351 //                           //
 352 //     Utility Functions     //
 353 //                           //
 354 ///////////////////////////////
 355
 356 // Extract/Decode Rd: Inst{15-12}.
 357 static inline unsigned decodeRd(uint32_t insn) {
 358   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 359 }
 360
 361 // Extract/Decode Rn: Inst{19-16}.
 362 static inline unsigned decodeRn(uint32_t insn) {
 363   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 364 }
 365
 366 // Extract/Decode Rm: Inst{3-0}.
 367 static inline unsigned decodeRm(uint32_t insn) {
 368   return (insn & ARMII::GPRRegMask);
 369 }
 370
 371 // Extract/Decode Rs: Inst{11-8}.
 372 static inline unsigned decodeRs(uint32_t insn) {
 373   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 374 }
 375
 376 static inline unsigned getCondField(uint32_t insn) {
 377   return (insn >> ARMII::CondShift);
 378 }
 379
 380 static inline unsigned getIBit(uint32_t insn) {
 381   return (insn >> ARMII::I_BitShift) & 1;
 382 }
 383
 384 static inline unsigned getAM3IBit(uint32_t insn) {
 385   return (insn >> ARMII::AM3_I_BitShift) & 1;
 386 }
 387
 388 static inline unsigned getPBit(uint32_t insn) {
 389   return (insn >> ARMII::P_BitShift) & 1;
 390 }
 391
 392 static inline unsigned getUBit(uint32_t insn) {
 393   return (insn >> ARMII::U_BitShift) & 1;
 394 }
 395
 396 static inline unsigned getPUBits(uint32_t insn) {
 397   return (insn >> ARMII::U_BitShift) & 3;
 398 }
 399
 400 static inline unsigned getSBit(uint32_t insn) {
 401   return (insn >> ARMII::S_BitShift) & 1;
 402 }
 403
 404 static inline unsigned getWBit(uint32_t insn) {
 405   return (insn >> ARMII::W_BitShift) & 1;
 406 }
 407
 408 static inline unsigned getDBit(uint32_t insn) {
 409   return (insn >> ARMII::D_BitShift) & 1;
 410 }
 411
 412 static inline unsigned getNBit(uint32_t insn) {
 413   return (insn >> ARMII::N_BitShift) & 1;
 414 }
 415
 416 static inline unsigned getMBit(uint32_t insn) {
 417   return (insn >> ARMII::M_BitShift) & 1;
 418 }
 419
 420 // See A8.4 Shifts applied to a register.
 421 //     A8.4.2 Register controlled shifts.
 422 //
 423 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 424 // into llvm enums for shift opcode.  The API clients should pass in the value
 425 // encoded with two bits, so the assert stays to signal a wrong API usage.
 426 //
 427 // A8-12: DecodeRegShift()
 428 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 429   switch (bits) {
 430   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 431   case 0:  return ARM_AM::lsl;
 432   case 1:  return ARM_AM::lsr;
 433   case 2:  return ARM_AM::asr;
 434   case 3:  return ARM_AM::ror;
 435   }
 436 }
 437
 438 // See A8.4 Shifts applied to a register.
 439 //     A8.4.1 Constant shifts.
 440 //
 441 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 442 // encodings into the intended ShiftOpc and shift amount.
 443 //
 444 // A8-11: DecodeImmShift()
 445 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 446   if (ShImm != 0)
 447     return;
 448   switch (ShOp) {
 449   case ARM_AM::no_shift:
 450   case ARM_AM::rrx:
 451     break;
 452   case ARM_AM::lsl:
 453     ShOp = ARM_AM::no_shift;
 454     break;
 455   case ARM_AM::lsr:
 456   case ARM_AM::asr:
 457     ShImm = 32;
 458     break;
 459   case ARM_AM::ror:
 460     ShOp = ARM_AM::rrx;
 461     break;
 462   }
 463 }
 464
 465 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 466 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 467 // clients should pass in the value encoded with two bits, so the assert stays
 468 // to signal a wrong API usage.
 469 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 470   switch (bits) {
 471   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 472   case 1:  return ARM_AM::ia;   // P=0 U=1
 473   case 3:  return ARM_AM::ib;   // P=1 U=1
 474   case 0:  return ARM_AM::da;   // P=0 U=0
 475   case 2:  return ARM_AM::db;   // P=1 U=0
 476   }
 477 }
 478
 479 ////////////////////////////////////////////
 480 //                                        //
 481 //    Disassemble function definitions    //
 482 //                                        //
 483 ////////////////////////////////////////////
 484
 485 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 486 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 487 /// followed by possible src(s).
 488 ///
 489 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 490 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 491 /// TryPredicateAndSBitModifier.
 492
 493 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 494     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 495
 496   assert(0 && "Unexpected pseudo instruction!");
 497   return false;
 498 }
 499
 500 // Multiply Instructions.
 501 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 503 //
 504 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 505 //     Rd{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 508 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 509 //
 510 // The mapping of the multiply registers to the "regular" ARM registers, where
 511 // there are convenience decoder functions, is:
 512 //
 513 // Inst{15-12} => Rd
 514 // Inst{19-16} => Rn
 515 // Inst{3-0} => Rm
 516 // Inst{11-8} => Rs
 517 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 518     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 519
 520   const TargetInstrDesc &TID = ARMInsts[Opcode];
 521   unsigned short NumDefs = TID.getNumDefs();
 522   const TargetOperandInfo *OpInfo = TID.OpInfo;
 523   unsigned &OpIdx = NumOpsAdded;
 524
 525   OpIdx = 0;
 526
 527   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 528   assert(NumOps >= 3
 529          && OpInfo[0].RegClass == ARM::GPRRegClassID
 530          && OpInfo[1].RegClass == ARM::GPRRegClassID
 531          && OpInfo[2].RegClass == ARM::GPRRegClassID
 532          && "Expect three register operands");
 533
 534   // Instructions with two destination registers have RdLo{15-12} first.
 535   if (NumDefs == 2) {
 536     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 537            "Expect 4th register operand");
 538     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 539                                                        decodeRd(insn))));
 540     ++OpIdx;
 541   }
 542
 543   // The destination register: RdHi{19-16} or Rd{19-16}.
 544   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 545                                                      decodeRn(insn))));
 546
 547   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 549                                                      decodeRm(insn))));
 550   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 551                                                      decodeRs(insn))));
 552   OpIdx += 3;
 553
 554   // Many multiply instructions (e.g., MLA) have three src registers.
 555   // The third register operand is Ra{15-12}.
 556   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 557     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                        decodeRd(insn))));
 559     ++OpIdx;
 560   }
 561
 562   return true;
 563 }
 564
 565 // Helper routines for disassembly of coprocessor instructions.
 566
 567 static bool LdStCopOpcode(unsigned Opcode) {
 568   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 569       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 570     return true;
 571   return false;
 572 }
 573 static bool CoprocessorOpcode(unsigned Opcode) {
 574   if (LdStCopOpcode(Opcode))
 575     return true;
 576
 577   switch (Opcode) {
 578   default:
 579     return false;
 580   case ARM::CDP:  case ARM::CDP2:
 581   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 582   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 583     return true;
 584   }
 585 }
 586 static inline unsigned GetCoprocessor(uint32_t insn) {
 587   return slice(insn, 11, 8);
 588 }
 589 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 590   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 591 }
 592 static inline unsigned GetCopOpc2(uint32_t insn) {
 593   return slice(insn, 7, 5);
 594 }
 595 static inline unsigned GetCopOpc(uint32_t insn) {
 596   return slice(insn, 7, 4);
 597 }
 598 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 599 // core registers.
 600 //
 601 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 602 //
 603 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 604 //
 605 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 606 //
 607 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 608 // and friends
 609 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 610 // and friends
 611 //                                        <-- addrmode2 -->
 612 //
 613 // LDC_OPTION:                    cop CRd Rn imm8
 614 // and friends
 615 // STC_OPTION:                    cop CRd Rn imm8
 616 // and friends
 617 //
 618 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 620
 621   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 622
 623   unsigned &OpIdx = NumOpsAdded;
 624   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 625                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 626   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 627   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 628   bool LdStCop = LdStCopOpcode(Opcode);
 629
 630   OpIdx = 0;
 631
 632   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 633
 634   if (LdStCop) {
 635     // Unindex if P:W = 0b00 --> _OPTION variant
 636     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 637
 638     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 639
 640     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 641                                                        decodeRn(insn))));
 642
 643     if (PW) {
 644       MI.addOperand(MCOperand::CreateReg(0));
 645       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 646       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 647                                           ARM_AM::no_shift);
 648       MI.addOperand(MCOperand::CreateImm(Offset));
 649       OpIdx = 5;
 650     } else {
 651       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 652       OpIdx = 4;
 653     }
 654   } else {
 655     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 656                                                  : GetCopOpc1(insn, NoGPR)));
 657
 658     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 659                         : MCOperand::CreateReg(
 660                             getRegisterEnum(B, ARM::GPRRegClassID,
 661                                             decodeRd(insn))));
 662
 663     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 664                                 getRegisterEnum(B, ARM::GPRRegClassID,
 665                                                 decodeRn(insn)))
 666                             : MCOperand::CreateImm(decodeRn(insn)));
 667
 668     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 669
 670     OpIdx = 5;
 671
 672     if (!OneCopOpc) {
 673       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 674       ++OpIdx;
 675     }
 676   }
 677
 678   return true;
 679 }
 680
 681 // Branch Instructions.
 682 // BLr9: SignExtend(Imm24:'00', 32)
 683 // Bcc, BLr9_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 684 // SMC: ZeroExtend(imm4, 32)
 685 // SVC: ZeroExtend(Imm24, 32)
 686 //
 687 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 688 // Delegates to DisassembleCoprocessor() helper function.
 689 //
 690 // MRS/MRSsys: Rd
 691 // MSR/MSRsys: Rm mask=Inst{19-16}
 692 // BXJ:        Rm
 693 // MSRi/MSRsysi: so_imm
 694 // SRSW/SRS: ldstm_mode:$amode mode_imm
 695 // RFEW/RFE: ldstm_mode:$amode Rn
 696 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 697     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 698
 699   if (CoprocessorOpcode(Opcode))
 700     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 701
 702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 703   if (!OpInfo) return false;
 704
 705   // MRS and MRSsys take one GPR reg Rd.
 706   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 707     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 708            "Reg operand expected");
 709     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 710                                                        decodeRd(insn))));
 711     NumOpsAdded = 1;
 712     return true;
 713   }
 714   // BXJ takes one GPR reg Rm.
 715   if (Opcode == ARM::BXJ) {
 716     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 717            "Reg operand expected");
 718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 719                                                        decodeRm(insn))));
 720     NumOpsAdded = 1;
 721     return true;
 722   }
 723   // MSR and MSRsys take one GPR reg Rm, followed by the mask.
 724   if (Opcode == ARM::MSR || Opcode == ARM::MSRsys) {
 725     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 726            "Reg operand expected");
 727     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 728                                                        decodeRm(insn))));
 729     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 730     NumOpsAdded = 2;
 731     return true;
 732   }
 733   // MSRi and MSRsysi take one so_imm operand, followed by the mask.
 734   if (Opcode == ARM::MSRi || Opcode == ARM::MSRsysi) {
 735     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 736     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 737     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 738     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 739     unsigned Imm = insn & 0xFF;
 740     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 741     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 16)));
 742     NumOpsAdded = 2;
 743     return true;
 744   }
 745   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 746       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 747     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 748     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 749
 750     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 751       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 752     else
 753       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 754                                                          decodeRn(insn))));
 755     NumOpsAdded = 3;
 756     return true;
 757   }
 758
 759   assert((Opcode == ARM::Bcc || Opcode == ARM::BLr9 || Opcode == ARM::BLr9_pred
 760           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 761          "Unexpected Opcode");
 762
 763   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Reg operand expected");
 764
 765   int Imm32 = 0;
 766   if (Opcode == ARM::SMC) {
 767     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 768     Imm32 = slice(insn, 3, 0);
 769   } else if (Opcode == ARM::SVC) {
 770     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 771     Imm32 = slice(insn, 23, 0);
 772   } else {
 773     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 774     unsigned Imm26 = slice(insn, 23, 0) << 2;
 775     //Imm32 = signextend<signed int, 26>(Imm26);
 776     Imm32 = SignExtend32<26>(Imm26);
 777
 778     // When executing an ARM instruction, PC reads as the address of the current
 779     // instruction plus 8.  The assembler subtracts 8 from the difference
 780     // between the branch instruction and the target address, disassembler has
 781     // to add 8 to compensate.
 782     Imm32 += 8;
 783   }
 784
 785   MI.addOperand(MCOperand::CreateImm(Imm32));
 786   NumOpsAdded = 1;
 787
 788   return true;
 789 }
 790
 791 // Misc. Branch Instructions.
 792 // BLXr9, BXr9
 793 // BX, BX_RET
 794 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 795     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 796
 797   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 798   if (!OpInfo) return false;
 799
 800   unsigned &OpIdx = NumOpsAdded;
 801
 802   OpIdx = 0;
 803
 804   // BX_RET has only two predicate operands, do an early return.
 805   if (Opcode == ARM::BX_RET)
 806     return true;
 807
 808   // BLXr9 and BX take one GPR reg.
 809   if (Opcode == ARM::BLXr9 || Opcode == ARM::BX) {
 810     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 811            "Reg operand expected");
 812     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 813                                                        decodeRm(insn))));
 814     OpIdx = 1;
 815     return true;
 816   }
 817
 818   return false;
 819 }
 820
 821 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 822   uint32_t lsb = slice(insn, 11, 7);
 823   uint32_t msb = slice(insn, 20, 16);
 824   uint32_t Val = 0;
 825   if (msb < lsb) {
 826     DEBUG(errs() << "Encoding error: msb < lsb\n");
 827     return false;
 828   }
 829
 830   for (uint32_t i = lsb; i <= msb; ++i)
 831     Val |= (1 << i);
 832   mask = ~Val;
 833   return true;
 834 }
 835
 836 // A major complication is the fact that some of the saturating add/subtract
 837 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 838 // They are QADD, QDADD, QDSUB, and QSUB.
 839 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 840     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 841
 842   const TargetInstrDesc &TID = ARMInsts[Opcode];
 843   unsigned short NumDefs = TID.getNumDefs();
 844   bool isUnary = isUnaryDP(TID.TSFlags);
 845   const TargetOperandInfo *OpInfo = TID.OpInfo;
 846   unsigned &OpIdx = NumOpsAdded;
 847
 848   OpIdx = 0;
 849
 850   // Disassemble register def if there is one.
 851   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 852     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 853                                                        decodeRd(insn))));
 854     ++OpIdx;
 855   }
 856
 857   // Now disassemble the src operands.
 858   if (OpIdx >= NumOps)
 859     return false;
 860
 861   // Special-case handling of BFC/BFI/SBFX/UBFX.
 862   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 863     MI.addOperand(MCOperand::CreateReg(0));
 864     if (Opcode == ARM::BFI) {
 865       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 866                                                          decodeRm(insn))));
 867       ++OpIdx;
 868     }
 869     uint32_t mask = 0;
 870     if (!getBFCInvMask(insn, mask))
 871       return false;
 872
 873     MI.addOperand(MCOperand::CreateImm(mask));
 874     OpIdx += 2;
 875     return true;
 876   }
 877   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
 878     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 879                                                        decodeRm(insn))));
 880     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
 881     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
 882     OpIdx += 3;
 883     return true;
 884   }
 885
 886   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
 887                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
 888
 889   // BinaryDP has an Rn operand.
 890   if (!isUnary) {
 891     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 892            "Reg operand expected");
 893     MI.addOperand(MCOperand::CreateReg(
 894                     getRegisterEnum(B, ARM::GPRRegClassID,
 895                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
 896     ++OpIdx;
 897   }
 898
 899   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
 900   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 901     MI.addOperand(MCOperand::CreateReg(0));
 902     ++OpIdx;
 903   }
 904
 905   // Now disassemble operand 2.
 906   if (OpIdx >= NumOps)
 907     return false;
 908
 909   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 910     // We have a reg/reg form.
 911     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
 912     // routed here as well.
 913     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
 914     MI.addOperand(MCOperand::CreateReg(
 915                     getRegisterEnum(B, ARM::GPRRegClassID,
 916                                     RmRn? decodeRn(insn) : decodeRm(insn))));
 917     ++OpIdx;
 918   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
 919     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
 920     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 921     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
 922     MI.addOperand(MCOperand::CreateImm(Imm16));
 923     ++OpIdx;
 924   } else {
 925     // We have a reg/imm form.
 926     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 927     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 928     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 929     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 930     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 931     unsigned Imm = insn & 0xFF;
 932     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 933     ++OpIdx;
 934   }
 935
 936   return true;
 937 }
 938
 939 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 940     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 941
 942   const TargetInstrDesc &TID = ARMInsts[Opcode];
 943   unsigned short NumDefs = TID.getNumDefs();
 944   bool isUnary = isUnaryDP(TID.TSFlags);
 945   const TargetOperandInfo *OpInfo = TID.OpInfo;
 946   unsigned &OpIdx = NumOpsAdded;
 947
 948   OpIdx = 0;
 949
 950   // Disassemble register def if there is one.
 951   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 952     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 953                                                        decodeRd(insn))));
 954     ++OpIdx;
 955   }
 956
 957   // Disassemble the src operands.
 958   if (OpIdx >= NumOps)
 959     return false;
 960
 961   // BinaryDP has an Rn operand.
 962   if (!isUnary) {
 963     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 964            "Reg operand expected");
 965     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 966                                                        decodeRn(insn))));
 967     ++OpIdx;
 968   }
 969
 970   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
 971   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 972     MI.addOperand(MCOperand::CreateReg(0));
 973     ++OpIdx;
 974   }
 975
 976   // Disassemble operand 2, which consists of three components.
 977   if (OpIdx + 2 >= NumOps)
 978     return false;
 979
 980   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
 981          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
 982          (OpInfo[OpIdx+2].RegClass < 0) &&
 983          "Expect 3 reg operands");
 984
 985   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
 986   unsigned Rs = slice(insn, 4, 4);
 987
 988   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 989                                                      decodeRm(insn))));
 990   if (Rs) {
 991     // Register-controlled shifts: [Rm, Rs, shift].
 992     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 993                                                        decodeRs(insn))));
 994     // Inst{6-5} encodes the shift opcode.
 995     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
 996     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
 997   } else {
 998     // Constant shifts: [Rm, reg0, shift_imm].
 999     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1000     // Inst{6-5} encodes the shift opcode.
1001     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1002     // Inst{11-7} encodes the imm5 shift amount.
1003     unsigned ShImm = slice(insn, 11, 7);
1004
1005     // A8.4.1.  Possible rrx or shift amount of 32...
1006     getImmShiftSE(ShOp, ShImm);
1007     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1008   }
1009   OpIdx += 3;
1010
1011   return true;
1012 }
1013
1014 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1015     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1016
1017   const TargetInstrDesc &TID = ARMInsts[Opcode];
1018   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1019   const TargetOperandInfo *OpInfo = TID.OpInfo;
1020   if (!OpInfo) return false;
1021
1022   unsigned &OpIdx = NumOpsAdded;
1023
1024   OpIdx = 0;
1025
1026   assert(((!isStore && TID.getNumDefs() > 0) ||
1027           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1028          && "Invalid arguments");
1029
1030   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1031   if (isPrePost && isStore) {
1032     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1033            "Reg operand expected");
1034     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1035                                                        decodeRn(insn))));
1036     ++OpIdx;
1037   }
1038
1039   // Disassemble the dst/src operand.
1040   if (OpIdx >= NumOps)
1041     return false;
1042
1043   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1044          "Reg operand expected");
1045   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1046                                                      decodeRd(insn))));
1047   ++OpIdx;
1048
1049   // After dst of a pre- and post-indexed load is the address base writeback.
1050   if (isPrePost && !isStore) {
1051     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1052            "Reg operand expected");
1053     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1054                                                        decodeRn(insn))));
1055     ++OpIdx;
1056   }
1057
1058   // Disassemble the base operand.
1059   if (OpIdx >= NumOps)
1060     return false;
1061
1062   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1063          "Reg operand expected");
1064   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1065          && "Index mode or tied_to operand expected");
1066   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1067                                                      decodeRn(insn))));
1068   ++OpIdx;
1069
1070   // For reg/reg form, base reg is followed by +/- reg shop imm.
1071   // For immediate form, it is followed by +/- imm12.
1072   // See also ARMAddressingModes.h (Addressing Mode #2).
1073   if (OpIdx + 1 >= NumOps)
1074     return false;
1075
1076   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1077          (OpInfo[OpIdx+1].RegClass < 0) &&
1078          "Expect 1 reg operand followed by 1 imm operand");
1079
1080   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1081   if (getIBit(insn) == 0) {
1082     MI.addOperand(MCOperand::CreateReg(0));
1083
1084     // Disassemble the 12-bit immediate offset.
1085     unsigned Imm12 = slice(insn, 11, 0);
1086     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1087     MI.addOperand(MCOperand::CreateImm(Offset));
1088   } else {
1089     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1090     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1091                                                        decodeRm(insn))));
1092     // Inst{6-5} encodes the shift opcode.
1093     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1094     // Inst{11-7} encodes the imm5 shift amount.
1095     unsigned ShImm = slice(insn, 11, 7);
1096
1097     // A8.4.1.  Possible rrx or shift amount of 32...
1098     getImmShiftSE(ShOp, ShImm);
1099     MI.addOperand(MCOperand::CreateImm(
1100                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1101   }
1102   OpIdx += 2;
1103
1104   return true;
1105 }
1106
1107 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1108     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1109   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1110 }
1111
1112 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1113     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1114   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1115 }
1116
1117 static bool HasDualReg(unsigned Opcode) {
1118   switch (Opcode) {
1119   default:
1120     return false;
1121   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1122   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1123     return true;
1124   }
1125 }
1126
1127 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1128     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1129
1130   const TargetInstrDesc &TID = ARMInsts[Opcode];
1131   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1132   const TargetOperandInfo *OpInfo = TID.OpInfo;
1133   if (!OpInfo) return false;
1134
1135   unsigned &OpIdx = NumOpsAdded;
1136
1137   OpIdx = 0;
1138
1139   assert(((!isStore && TID.getNumDefs() > 0) ||
1140           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1141          && "Invalid arguments");
1142
1143   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1144   if (isPrePost && isStore) {
1145     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1146            "Reg operand expected");
1147     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1148                                                        decodeRn(insn))));
1149     ++OpIdx;
1150   }
1151
1152   bool DualReg = HasDualReg(Opcode);
1153
1154   // Disassemble the dst/src operand.
1155   if (OpIdx >= NumOps)
1156     return false;
1157
1158   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1159          "Reg operand expected");
1160   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1161                                                      decodeRd(insn))));
1162   ++OpIdx;
1163
1164   // Fill in LDRD and STRD's second operand.
1165   if (DualReg) {
1166     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1167                                                        decodeRd(insn) + 1)));
1168     ++OpIdx;
1169   }
1170
1171   // After dst of a pre- and post-indexed load is the address base writeback.
1172   if (isPrePost && !isStore) {
1173     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1174            "Reg operand expected");
1175     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1176                                                        decodeRn(insn))));
1177     ++OpIdx;
1178   }
1179
1180   // Disassemble the base operand.
1181   if (OpIdx >= NumOps)
1182     return false;
1183
1184   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1185          "Reg operand expected");
1186   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1187          && "Index mode or tied_to operand expected");
1188   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1189                                                      decodeRn(insn))));
1190   ++OpIdx;
1191
1192   // For reg/reg form, base reg is followed by +/- reg.
1193   // For immediate form, it is followed by +/- imm8.
1194   // See also ARMAddressingModes.h (Addressing Mode #3).
1195   if (OpIdx + 1 >= NumOps)
1196     return false;
1197
1198   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1199          (OpInfo[OpIdx+1].RegClass < 0) &&
1200          "Expect 1 reg operand followed by 1 imm operand");
1201
1202   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1203   if (getAM3IBit(insn) == 1) {
1204     MI.addOperand(MCOperand::CreateReg(0));
1205
1206     // Disassemble the 8-bit immediate offset.
1207     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1208     unsigned Imm4L = insn & 0xF;
1209     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1210     MI.addOperand(MCOperand::CreateImm(Offset));
1211   } else {
1212     // Disassemble the offset reg (Rm).
1213     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1214                                                        decodeRm(insn))));
1215     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1216     MI.addOperand(MCOperand::CreateImm(Offset));
1217   }
1218   OpIdx += 2;
1219
1220   return true;
1221 }
1222
1223 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1224     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1225   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1226                                 B);
1227 }
1228
1229 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1230     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1231   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1232 }
1233
1234 // The algorithm for disassembly of LdStMulFrm is different from others because
1235 // it explicitly populates the two predicate operands after operand 0 (the base)
1236 // and operand 1 (the AM4 mode imm).  After operand 3, we need to populate the
1237 // reglist with each affected register encoded as an MCOperand.
1238 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1239     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1240
1241   assert(NumOps >= 5 && "LdStMulFrm expects NumOps >= 5");
1242   NumOpsAdded = 0;
1243
1244   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1245
1246   // Writeback to base, if necessary.
1247   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1248       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1249       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1250       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1251     MI.addOperand(MCOperand::CreateReg(Base));
1252     ++NumOpsAdded;
1253   }
1254
1255   // Add the base register operand.
1256   MI.addOperand(MCOperand::CreateReg(Base));
1257
1258   // Handling the two predicate operands before the reglist.
1259   int64_t CondVal = insn >> ARMII::CondShift;
1260   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1261   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1262
1263   NumOpsAdded += 3;
1264
1265   // Fill the variadic part of reglist.
1266   unsigned RegListBits = insn & ((1 << 16) - 1);
1267   for (unsigned i = 0; i < 16; ++i) {
1268     if ((RegListBits >> i) & 1) {
1269       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1270                                                          i)));
1271       ++NumOpsAdded;
1272     }
1273   }
1274
1275   return true;
1276 }
1277
1278 // LDREX, LDREXB, LDREXH: Rd Rn
1279 // LDREXD:                Rd Rd+1 Rn
1280 // STREX, STREXB, STREXH: Rd Rm Rn
1281 // STREXD:                Rd Rm Rm+1 Rn
1282 //
1283 // SWP, SWPB:             Rd Rm Rn
1284 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1285     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1286
1287   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1288   if (!OpInfo) return false;
1289
1290   unsigned &OpIdx = NumOpsAdded;
1291
1292   OpIdx = 0;
1293
1294   assert(NumOps >= 2
1295          && OpInfo[0].RegClass == ARM::GPRRegClassID
1296          && OpInfo[1].RegClass == ARM::GPRRegClassID
1297          && "Expect 2 reg operands");
1298
1299   bool isStore = slice(insn, 20, 20) == 0;
1300   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1301
1302   // Add the destination operand.
1303   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1304                                                      decodeRd(insn))));
1305   ++OpIdx;
1306
1307   // Store register Exclusive needs a source operand.
1308   if (isStore) {
1309     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1310                                                        decodeRm(insn))));
1311     ++OpIdx;
1312
1313     if (isDW) {
1314       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1315                                                          decodeRm(insn)+1)));
1316       ++OpIdx;
1317     }
1318   } else if (isDW) {
1319     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1320                                                        decodeRd(insn)+1)));
1321     ++OpIdx;
1322   }
1323
1324   // Finally add the pointer operand.
1325   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1326                                                      decodeRn(insn))));
1327   ++OpIdx;
1328
1329   return true;
1330 }
1331
1332 // Misc. Arithmetic Instructions.
1333 // CLZ: Rd Rm
1334 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1335 // RBIT, REV, REV16, REVSH: Rd Rm
1336 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1337     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1338
1339   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1340   unsigned &OpIdx = NumOpsAdded;
1341
1342   OpIdx = 0;
1343
1344   assert(NumOps >= 2
1345          && OpInfo[0].RegClass == ARM::GPRRegClassID
1346          && OpInfo[1].RegClass == ARM::GPRRegClassID
1347          && "Expect 2 reg operands");
1348
1349   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1350
1351   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1352                                                      decodeRd(insn))));
1353   ++OpIdx;
1354
1355   if (ThreeReg) {
1356     assert(NumOps >= 4 && "Expect >= 4 operands");
1357     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1358                                                        decodeRn(insn))));
1359     ++OpIdx;
1360   }
1361
1362   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1363                                                      decodeRm(insn))));
1364   ++OpIdx;
1365
1366   // If there is still an operand info left which is an immediate operand, add
1367   // an additional imm5 LSL/ASR operand.
1368   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1369       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1370     // Extract the 5-bit immediate field Inst{11-7}.
1371     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1372     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1373     if (Opcode == ARM::PKHBT)
1374       Opc = ARM_AM::lsl;
1375     else if (Opcode == ARM::PKHBT)
1376       Opc = ARM_AM::asr;
1377     getImmShiftSE(Opc, ShiftAmt);
1378     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1379     ++OpIdx;
1380   }
1381
1382   return true;
1383 }
1384
1385 /// DisassembleSatFrm - Disassemble saturate instructions:
1386 /// SSAT, SSAT16, USAT, and USAT16.
1387 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1388     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1389
1390   const TargetInstrDesc &TID = ARMInsts[Opcode];
1391   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1392
1393   // Disassemble register def.
1394   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1395                                                      decodeRd(insn))));
1396
1397   unsigned Pos = slice(insn, 20, 16);
1398   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1399     Pos += 1;
1400   MI.addOperand(MCOperand::CreateImm(Pos));
1401
1402   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1403                                                      decodeRm(insn))));
1404
1405   if (NumOpsAdded == 4) {
1406     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1407     // Inst{11-7} encodes the imm5 shift amount.
1408     unsigned ShAmt = slice(insn, 11, 7);
1409     if (ShAmt == 0) {
1410       // A8.6.183.  Possible ASR shift amount of 32...
1411       if (Opc == ARM_AM::asr)
1412         ShAmt = 32;
1413       else
1414         Opc = ARM_AM::no_shift;
1415     }
1416     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1417   }
1418   return true;
1419 }
1420
1421 // Extend instructions.
1422 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1423 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1424 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1425 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1426     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1427
1428   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1429   unsigned &OpIdx = NumOpsAdded;
1430
1431   OpIdx = 0;
1432
1433   assert(NumOps >= 2
1434          && OpInfo[0].RegClass == ARM::GPRRegClassID
1435          && OpInfo[1].RegClass == ARM::GPRRegClassID
1436          && "Expect 2 reg operands");
1437
1438   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1439
1440   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1441                                                      decodeRd(insn))));
1442   ++OpIdx;
1443
1444   if (ThreeReg) {
1445     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1446                                                        decodeRn(insn))));
1447     ++OpIdx;
1448   }
1449
1450   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1451                                                      decodeRm(insn))));
1452   ++OpIdx;
1453
1454   // If there is still an operand info left which is an immediate operand, add
1455   // an additional rotate immediate operand.
1456   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1457       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1458     // Extract the 2-bit rotate field Inst{11-10}.
1459     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1460     // Rotation by 8, 16, or 24 bits.
1461     MI.addOperand(MCOperand::CreateImm(rot << 3));
1462     ++OpIdx;
1463   }
1464
1465   return true;
1466 }
1467
1468 /////////////////////////////////////
1469 //                                 //
1470 //    Utility Functions For VFP    //
1471 //                                 //
1472 /////////////////////////////////////
1473
1474 // Extract/Decode Dd/Sd:
1475 //
1476 // SP => d = UInt(Vd:D)
1477 // DP => d = UInt(D:Vd)
1478 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1479   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1480                  : (decodeRd(insn) | getDBit(insn) << 4);
1481 }
1482
1483 // Extract/Decode Dn/Sn:
1484 //
1485 // SP => n = UInt(Vn:N)
1486 // DP => n = UInt(N:Vn)
1487 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1488   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1489                  : (decodeRn(insn) | getNBit(insn) << 4);
1490 }
1491
1492 // Extract/Decode Dm/Sm:
1493 //
1494 // SP => m = UInt(Vm:M)
1495 // DP => m = UInt(M:Vm)
1496 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1497   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1498                  : (decodeRm(insn) | getMBit(insn) << 4);
1499 }
1500
1501 // A7.5.1
1502 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1503   assert(N == 32 || N == 64);
1504
1505   uint64_t Result;
1506   unsigned bit6 = slice(byte, 6, 6);
1507   if (N == 32) {
1508     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1509     if (bit6)
1510       Result |= 0x1f << 25;
1511     else
1512       Result |= 0x1 << 30;
1513   } else {
1514     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1515              (uint64_t)slice(byte, 5, 0) << 48;
1516     if (bit6)
1517       Result |= 0xffULL << 54;
1518     else
1519       Result |= 0x1ULL << 62;
1520   }
1521   return APInt(N, Result);
1522 }
1523
1524 // VFP Unary Format Instructions:
1525 //
1526 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1527 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1528 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1529 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1530     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1531
1532   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1533
1534   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1535   unsigned &OpIdx = NumOpsAdded;
1536
1537   OpIdx = 0;
1538
1539   unsigned RegClass = OpInfo[OpIdx].RegClass;
1540   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1541          "Reg operand expected");
1542   bool isSP = (RegClass == ARM::SPRRegClassID);
1543
1544   MI.addOperand(MCOperand::CreateReg(
1545                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1546   ++OpIdx;
1547
1548   // Early return for compare with zero instructions.
1549   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1550       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1551     return true;
1552
1553   RegClass = OpInfo[OpIdx].RegClass;
1554   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1555          "Reg operand expected");
1556   isSP = (RegClass == ARM::SPRRegClassID);
1557
1558   MI.addOperand(MCOperand::CreateReg(
1559                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1560   ++OpIdx;
1561
1562   return true;
1563 }
1564
1565 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1566 // Some of them have operand constraints which tie the first operand in the
1567 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1568 // tied_to operand is simply skipped.
1569 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1570     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1571
1572   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1573
1574   const TargetInstrDesc &TID = ARMInsts[Opcode];
1575   const TargetOperandInfo *OpInfo = TID.OpInfo;
1576   unsigned &OpIdx = NumOpsAdded;
1577
1578   OpIdx = 0;
1579
1580   unsigned RegClass = OpInfo[OpIdx].RegClass;
1581   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1582          "Reg operand expected");
1583   bool isSP = (RegClass == ARM::SPRRegClassID);
1584
1585   MI.addOperand(MCOperand::CreateReg(
1586                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1587   ++OpIdx;
1588
1589   // Skip tied_to operand constraint.
1590   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1591     assert(NumOps >= 4 && "Expect >=4 operands");
1592     MI.addOperand(MCOperand::CreateReg(0));
1593     ++OpIdx;
1594   }
1595
1596   MI.addOperand(MCOperand::CreateReg(
1597                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1598   ++OpIdx;
1599
1600   MI.addOperand(MCOperand::CreateReg(
1601                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1602   ++OpIdx;
1603
1604   return true;
1605 }
1606
1607 // A8.6.295 vcvt (floating-point <-> integer)
1608 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1609 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1610 //
1611 // A8.6.297 vcvt (floating-point and fixed-point)
1612 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1613 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1614     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1615
1616   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1617
1618   const TargetInstrDesc &TID = ARMInsts[Opcode];
1619   const TargetOperandInfo *OpInfo = TID.OpInfo;
1620   if (!OpInfo) return false;
1621
1622   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1623   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1624   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1625
1626   if (fixed_point) {
1627     // A8.6.297
1628     assert(NumOps >= 3 && "Expect >= 3 operands");
1629     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1630     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1631     MI.addOperand(MCOperand::CreateReg(
1632                     getRegisterEnum(B, RegClassID,
1633                                     decodeVFPRd(insn, SP))));
1634
1635     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1636            "Tied to operand expected");
1637     MI.addOperand(MI.getOperand(0));
1638
1639     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1640            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1641     MI.addOperand(MCOperand::CreateImm(fbits));
1642
1643     NumOpsAdded = 3;
1644   } else {
1645     // A8.6.295
1646     // The Rd (destination) and Rm (source) bits have different interpretations
1647     // depending on their single-precisonness.
1648     unsigned d, m;
1649     if (slice(insn, 18, 18) == 1) { // to_integer operation
1650       d = decodeVFPRd(insn, true /* Is Single Precision */);
1651       MI.addOperand(MCOperand::CreateReg(
1652                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1653       m = decodeVFPRm(insn, SP);
1654       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1655     } else {
1656       d = decodeVFPRd(insn, SP);
1657       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1658       m = decodeVFPRm(insn, true /* Is Single Precision */);
1659       MI.addOperand(MCOperand::CreateReg(
1660                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1661     }
1662     NumOpsAdded = 2;
1663   }
1664
1665   return true;
1666 }
1667
1668 // VMOVRS - A8.6.330
1669 // Rt => Rd; Sn => UInt(Vn:N)
1670 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1671     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1672
1673   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1674
1675   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1676                                                      decodeRd(insn))));
1677   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1678                                                      decodeVFPRn(insn, true))));
1679   NumOpsAdded = 2;
1680   return true;
1681 }
1682
1683 // VMOVRRD - A8.6.332
1684 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1685 //
1686 // VMOVRRS - A8.6.331
1687 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1688 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1689     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1690
1691   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1692
1693   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1694   unsigned &OpIdx = NumOpsAdded;
1695
1696   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1697                                                      decodeRd(insn))));
1698   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1699                                                      decodeRn(insn))));
1700   OpIdx = 2;
1701
1702   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1703     unsigned Sm = decodeVFPRm(insn, true);
1704     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1705                                                        Sm)));
1706     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1707                                                        Sm+1)));
1708     OpIdx += 2;
1709   } else {
1710     MI.addOperand(MCOperand::CreateReg(
1711                     getRegisterEnum(B, ARM::DPRRegClassID,
1712                                     decodeVFPRm(insn, false))));
1713     ++OpIdx;
1714   }
1715   return true;
1716 }
1717
1718 // VMOVSR - A8.6.330
1719 // Rt => Rd; Sn => UInt(Vn:N)
1720 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1721     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1722
1723   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1724
1725   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1726                                                      decodeVFPRn(insn, true))));
1727   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1728                                                      decodeRd(insn))));
1729   NumOpsAdded = 2;
1730   return true;
1731 }
1732
1733 // VMOVDRR - A8.6.332
1734 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1735 //
1736 // VMOVRRS - A8.6.331
1737 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1738 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1739     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1740
1741   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1742
1743   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1744   unsigned &OpIdx = NumOpsAdded;
1745
1746   OpIdx = 0;
1747
1748   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1749     unsigned Sm = decodeVFPRm(insn, true);
1750     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1751                                                        Sm)));
1752     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1753                                                        Sm+1)));
1754     OpIdx += 2;
1755   } else {
1756     MI.addOperand(MCOperand::CreateReg(
1757                     getRegisterEnum(B, ARM::DPRRegClassID,
1758                                     decodeVFPRm(insn, false))));
1759     ++OpIdx;
1760   }
1761
1762   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1763                                                      decodeRd(insn))));
1764   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1765                                                      decodeRn(insn))));
1766   OpIdx += 2;
1767   return true;
1768 }
1769
1770 // VFP Load/Store Instructions.
1771 // VLDRD, VLDRS, VSTRD, VSTRS
1772 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1773     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1774
1775   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1776
1777   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
1778   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1779
1780   // Extract Dd/Sd for operand 0.
1781   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1782
1783   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1784
1785   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1786   MI.addOperand(MCOperand::CreateReg(Base));
1787
1788   // Next comes the AM5 Opcode.
1789   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1790   unsigned char Imm8 = insn & 0xFF;
1791   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1792
1793   NumOpsAdded = 3;
1794
1795   return true;
1796 }
1797
1798 // VFP Load/Store Multiple Instructions.
1799 // This is similar to the algorithm for LDM/STM in that operand 0 (the base) and
1800 // operand 1 (the AM4 mode imm) is followed by two predicate operands.  It is
1801 // followed by a reglist of either DPR(s) or SPR(s).
1802 //
1803 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1804 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1805     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1806
1807   assert(NumOps >= 5 && "VFPLdStMulFrm expects NumOps >= 5");
1808
1809   unsigned &OpIdx = NumOpsAdded;
1810
1811   OpIdx = 0;
1812
1813   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1814
1815   // Writeback to base, if necessary.
1816   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
1817       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
1818       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
1819       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
1820     MI.addOperand(MCOperand::CreateReg(Base));
1821     ++OpIdx;
1822   }
1823
1824   MI.addOperand(MCOperand::CreateReg(Base));
1825
1826   // Next comes the AM4 Opcode.
1827   ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
1828   // Must be either "ia" or "db" submode.
1829   if (SubMode != ARM_AM::ia && SubMode != ARM_AM::db) {
1830     DEBUG(errs() << "Illegal addressing mode 4 sub-mode!\n");
1831     return false;
1832   }
1833   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
1834
1835   // Handling the two predicate operands before the reglist.
1836   int64_t CondVal = insn >> ARMII::CondShift;
1837   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1838   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1839
1840   OpIdx += 4;
1841
1842   bool isSPVFP = (Opcode == ARM::VLDMSIA     || Opcode == ARM::VLDMSDB     ||
1843                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
1844                   Opcode == ARM::VSTMSIA     || Opcode == ARM::VSTMSDB     ||
1845                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
1846   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1847
1848   // Extract Dd/Sd.
1849   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1850
1851   // Fill the variadic part of reglist.
1852   unsigned char Imm8 = insn & 0xFF;
1853   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1854   for (unsigned i = 0; i < Regs; ++i) {
1855     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1856                                                        RegD + i)));
1857     ++OpIdx;
1858   }
1859
1860   return true;
1861 }
1862
1863 // Misc. VFP Instructions.
1864 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1865 // FCONSTD (DPR and a VFPf64Imm operand)
1866 // FCONSTS (SPR and a VFPf32Imm operand)
1867 // VMRS/VMSR (GPR operand)
1868 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1869     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1870
1871   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1872   unsigned &OpIdx = NumOpsAdded;
1873
1874   OpIdx = 0;
1875
1876   if (Opcode == ARM::FMSTAT)
1877     return true;
1878
1879   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1880
1881   unsigned RegEnum = 0;
1882   switch (OpInfo[0].RegClass) {
1883   case ARM::DPRRegClassID:
1884     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1885     break;
1886   case ARM::SPRRegClassID:
1887     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1888     break;
1889   case ARM::GPRRegClassID:
1890     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1891     break;
1892   default:
1893     assert(0 && "Invalid reg class id");
1894     return false;
1895   }
1896
1897   MI.addOperand(MCOperand::CreateReg(RegEnum));
1898   ++OpIdx;
1899
1900   // Extract/decode the f64/f32 immediate.
1901   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1902         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1903     // The asm syntax specifies the floating point value, not the 8-bit literal.
1904     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1905                              Opcode == ARM::FCONSTD ? 64 : 32);
1906     APFloat immFP = APFloat(immRaw, true);
1907     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
1908       immFP.convertToFloat();
1909     MI.addOperand(MCOperand::CreateFPImm(imm));
1910
1911     ++OpIdx;
1912   }
1913
1914   return true;
1915 }
1916
1917 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
1918 #include "ThumbDisassemblerCore.h"
1919
1920 /////////////////////////////////////////////////////
1921 //                                                 //
1922 //     Utility Functions For ARM Advanced SIMD     //
1923 //                                                 //
1924 /////////////////////////////////////////////////////
1925
1926 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
1927 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
1928
1929 // A7.3 Register encoding
1930
1931 // Extract/Decode NEON D/Vd:
1932 //
1933 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
1934 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
1935 // handling it in the getRegisterEnum() utility function.
1936 // D = Inst{22}, Vd = Inst{15-12}
1937 static unsigned decodeNEONRd(uint32_t insn) {
1938   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
1939     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
1940 }
1941
1942 // Extract/Decode NEON N/Vn:
1943 //
1944 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
1945 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
1946 // handling it in the getRegisterEnum() utility function.
1947 // N = Inst{7}, Vn = Inst{19-16}
1948 static unsigned decodeNEONRn(uint32_t insn) {
1949   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
1950     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
1951 }
1952
1953 // Extract/Decode NEON M/Vm:
1954 //
1955 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
1956 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
1957 // handling it in the getRegisterEnum() utility function.
1958 // M = Inst{5}, Vm = Inst{3-0}
1959 static unsigned decodeNEONRm(uint32_t insn) {
1960   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
1961     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
1962 }
1963
1964 namespace {
1965 enum ElemSize {
1966   ESizeNA = 0,
1967   ESize8 = 8,
1968   ESize16 = 16,
1969   ESize32 = 32,
1970   ESize64 = 64
1971 };
1972 } // End of unnamed namespace
1973
1974 // size        field -> Inst{11-10}
1975 // index_align field -> Inst{7-4}
1976 //
1977 // The Lane Index interpretation depends on the Data Size:
1978 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
1979 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
1980 //   32 (encoded as size = 0b10) -> Index = index_align[3]
1981 //
1982 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
1983 static unsigned decodeLaneIndex(uint32_t insn) {
1984   unsigned size = insn >> 10 & 3;
1985   assert((size == 0 || size == 1 || size == 2) &&
1986          "Encoding error: size should be either 0, 1, or 2");
1987
1988   unsigned index_align = insn >> 4 & 0xF;
1989   return (index_align >> 1) >> size;
1990 }
1991
1992 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
1993 // op = Inst{5}, cmode = Inst{11-8}
1994 // i = Inst{24} (ARM architecture)
1995 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
1996 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
1997 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
1998   unsigned char op = (insn >> 5) & 1;
1999   unsigned char cmode = (insn >> 8) & 0xF;
2000   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2001                        ((insn >> 16) & 7) << 4 |
2002                        (insn & 0xF);
2003   return (op << 12) | (cmode << 8) | Imm8;
2004 }
2005
2006 // A8.6.339 VMUL, VMULL (by scalar)
2007 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2008 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2009 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2010   switch (esize) {
2011   case ESize16:
2012     return insn & 7;
2013   case ESize32:
2014     return insn & 0xF;
2015   default:
2016     assert(0 && "Unreachable code!");
2017     return 0;
2018   }
2019 }
2020
2021 // A8.6.339 VMUL, VMULL (by scalar)
2022 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2023 // ESize32 => index = Inst{5}   (M)       D0-D15
2024 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2025   switch (esize) {
2026   case ESize16:
2027     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2028   case ESize32:
2029     return (insn >> 5) & 1;
2030   default:
2031     assert(0 && "Unreachable code!");
2032     return 0;
2033   }
2034 }
2035
2036 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2037 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2038 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2039   return 64 - ((insn >> 16) & 0x3F);
2040 }
2041
2042 // A8.6.302 VDUP (scalar)
2043 // ESize8  => index = Inst{19-17}
2044 // ESize16 => index = Inst{19-18}
2045 // ESize32 => index = Inst{19}
2046 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2047   switch (esize) {
2048   case ESize8:
2049     return (insn >> 17) & 7;
2050   case ESize16:
2051     return (insn >> 18) & 3;
2052   case ESize32:
2053     return (insn >> 19) & 1;
2054   default:
2055     assert(0 && "Unspecified element size!");
2056     return 0;
2057   }
2058 }
2059
2060 // A8.6.328 VMOV (ARM core register to scalar)
2061 // A8.6.329 VMOV (scalar to ARM core register)
2062 // ESize8  => index = Inst{21:6-5}
2063 // ESize16 => index = Inst{21:6}
2064 // ESize32 => index = Inst{21}
2065 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2066   switch (esize) {
2067   case ESize8:
2068     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2069   case ESize16:
2070     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2071   case ESize32:
2072     return ((insn >> 21) & 1);
2073   default:
2074     assert(0 && "Unspecified element size!");
2075     return 0;
2076   }
2077 }
2078
2079 // Imm6 = Inst{21-16}, L = Inst{7}
2080 //
2081 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2082 // case L:imm6 of
2083 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2084 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2085 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2086 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2087 //
2088 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2089 // case L:imm6 of
2090 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2091 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2092 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2093 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2094 //
2095 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2096   ElemSize esize = ESizeNA;
2097   unsigned L = (insn >> 7) & 1;
2098   unsigned imm6 = (insn >> 16) & 0x3F;
2099   if (L == 0) {
2100     if (imm6 >> 3 == 1)
2101       esize = ESize8;
2102     else if (imm6 >> 4 == 1)
2103       esize = ESize16;
2104     else if (imm6 >> 5 == 1)
2105       esize = ESize32;
2106     else
2107       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2108   } else
2109     esize = ESize64;
2110
2111   if (LeftShift)
2112     return esize == ESize64 ? imm6 : (imm6 - esize);
2113   else
2114     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2115 }
2116
2117 // A8.6.305 VEXT
2118 // Imm4 = Inst{11-8}
2119 static unsigned decodeN3VImm(uint32_t insn) {
2120   return (insn >> 8) & 0xF;
2121 }
2122
2123 // VLD*
2124 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2125 // VLD*LN*
2126 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2127 // VST*
2128 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2129 // VST*LN*
2130 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2131 //
2132 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2133 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2134     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2135     BO B) {
2136
2137   const TargetInstrDesc &TID = ARMInsts[Opcode];
2138   const TargetOperandInfo *OpInfo = TID.OpInfo;
2139
2140   // At least one DPR register plus addressing mode #6.
2141   assert(NumOps >= 3 && "Expect >= 3 operands");
2142
2143   unsigned &OpIdx = NumOpsAdded;
2144
2145   OpIdx = 0;
2146
2147   // We have homogeneous NEON registers for Load/Store.
2148   unsigned RegClass = 0;
2149
2150   // Double-spaced registers have increments of 2.
2151   unsigned Inc = DblSpaced ? 2 : 1;
2152
2153   unsigned Rn = decodeRn(insn);
2154   unsigned Rm = decodeRm(insn);
2155   unsigned Rd = decodeNEONRd(insn);
2156
2157   // A7.7.1 Advanced SIMD addressing mode.
2158   bool WB = Rm != 15;
2159
2160   // LLVM Addressing Mode #6.
2161   unsigned RmEnum = 0;
2162   if (WB && Rm != 13)
2163     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2164
2165   if (Store) {
2166     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2167     // then possible lane index.
2168     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2169            "Reg operand expected");
2170
2171     if (WB) {
2172       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2173                                                          Rn)));
2174       ++OpIdx;
2175     }
2176
2177     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2178            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2179     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2180                                                        Rn)));
2181     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2182     OpIdx += 2;
2183
2184     if (WB) {
2185       MI.addOperand(MCOperand::CreateReg(RmEnum));
2186       ++OpIdx;
2187     }
2188
2189     assert(OpIdx < NumOps &&
2190            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2191             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2192            "Reg operand expected");
2193
2194     RegClass = OpInfo[OpIdx].RegClass;
2195     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2196       MI.addOperand(MCOperand::CreateReg(
2197                       getRegisterEnum(B, RegClass, Rd)));
2198       Rd += Inc;
2199       ++OpIdx;
2200     }
2201
2202     // Handle possible lane index.
2203     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2204         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2205       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2206       ++OpIdx;
2207     }
2208
2209   } else {
2210     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2211     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2212     RegClass = OpInfo[0].RegClass;
2213
2214     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2215       MI.addOperand(MCOperand::CreateReg(
2216                       getRegisterEnum(B, RegClass, Rd)));
2217       Rd += Inc;
2218       ++OpIdx;
2219     }
2220
2221     if (WB) {
2222       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2223                                                          Rn)));
2224       ++OpIdx;
2225     }
2226
2227     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2228            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2229     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2230                                                        Rn)));
2231     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2232     OpIdx += 2;
2233
2234     if (WB) {
2235       MI.addOperand(MCOperand::CreateReg(RmEnum));
2236       ++OpIdx;
2237     }
2238
2239     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2240       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2241              "Tied to operand expected");
2242       MI.addOperand(MCOperand::CreateReg(0));
2243       ++OpIdx;
2244     }
2245
2246     // Handle possible lane index.
2247     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2248         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2249       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2250       ++OpIdx;
2251     }
2252   }
2253
2254   // Accessing registers past the end of the NEON register file is not
2255   // defined.
2256   if (Rd > 32)
2257     return false;
2258
2259   return true;
2260 }
2261
2262 // A7.7
2263 // If L (Inst{21}) == 0, store instructions.
2264 // Find out about double-spaced-ness of the Opcode and pass it on to
2265 // DisassembleNLdSt0().
2266 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2267     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2268
2269   const StringRef Name = ARMInsts[Opcode].Name;
2270   bool DblSpaced = false;
2271
2272   if (Name.find("LN") != std::string::npos) {
2273     // To one lane instructions.
2274     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2275
2276     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2277     if (Name.endswith("16") || Name.endswith("16_UPD"))
2278       DblSpaced = slice(insn, 5, 5) == 1;
2279
2280     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2281     if (Name.endswith("32") || Name.endswith("32_UPD"))
2282       DblSpaced = slice(insn, 6, 6) == 1;
2283
2284   } else {
2285     // Multiple n-element structures with type encoded as Inst{11-8}.
2286     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2287
2288     // n == 2 && type == 0b1001 -> DblSpaced = true
2289     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2290       DblSpaced = slice(insn, 11, 8) == 9;
2291
2292     // n == 3 && type == 0b0101 -> DblSpaced = true
2293     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2294       DblSpaced = slice(insn, 11, 8) == 5;
2295
2296     // n == 4 && type == 0b0001 -> DblSpaced = true
2297     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2298       DblSpaced = slice(insn, 11, 8) == 1;
2299
2300   }
2301   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2302                            slice(insn, 21, 21) == 0, DblSpaced, B);
2303 }
2304
2305 // VMOV (immediate)
2306 //   Qd/Dd imm
2307 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2308     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2309
2310   const TargetInstrDesc &TID = ARMInsts[Opcode];
2311   const TargetOperandInfo *OpInfo = TID.OpInfo;
2312
2313   assert(NumOps >= 2 &&
2314          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2315           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2316          (OpInfo[1].RegClass < 0) &&
2317          "Expect 1 reg operand followed by 1 imm operand");
2318
2319   // Qd/Dd = Inst{22:15-12} => NEON Rd
2320   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2321                                                      decodeNEONRd(insn))));
2322
2323   ElemSize esize = ESizeNA;
2324   switch (Opcode) {
2325   case ARM::VMOVv8i8:
2326   case ARM::VMOVv16i8:
2327     esize = ESize8;
2328     break;
2329   case ARM::VMOVv4i16:
2330   case ARM::VMOVv8i16:
2331   case ARM::VMVNv4i16:
2332   case ARM::VMVNv8i16:
2333     esize = ESize16;
2334     break;
2335   case ARM::VMOVv2i32:
2336   case ARM::VMOVv4i32:
2337   case ARM::VMVNv2i32:
2338   case ARM::VMVNv4i32:
2339     esize = ESize32;
2340     break;
2341   case ARM::VMOVv1i64:
2342   case ARM::VMOVv2i64:
2343     esize = ESize64;
2344     break;
2345   default:
2346     assert(0 && "Unreachable code!");
2347     return false;
2348   }
2349
2350   // One register and a modified immediate value.
2351   // Add the imm operand.
2352   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2353
2354   NumOpsAdded = 2;
2355   return true;
2356 }
2357
2358 namespace {
2359 enum N2VFlag {
2360   N2V_None,
2361   N2V_VectorDupLane,
2362   N2V_VectorConvert_Between_Float_Fixed
2363 };
2364 } // End of unnamed namespace
2365
2366 // Vector Convert [between floating-point and fixed-point]
2367 //   Qd/Dd Qm/Dm [fbits]
2368 //
2369 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2370 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2371 //   Qd/Dd Dm index
2372 //
2373 // Vector Move Long:
2374 //   Qd Dm
2375 //
2376 // Vector Move Narrow:
2377 //   Dd Qm
2378 //
2379 // Others
2380 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2381     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2382
2383   const TargetInstrDesc &TID = ARMInsts[Opc];
2384   const TargetOperandInfo *OpInfo = TID.OpInfo;
2385
2386   assert(NumOps >= 2 &&
2387          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2388           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2389          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2390           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2391          "Expect >= 2 operands and first 2 as reg operands");
2392
2393   unsigned &OpIdx = NumOpsAdded;
2394
2395   OpIdx = 0;
2396
2397   ElemSize esize = ESizeNA;
2398   if (Flag == N2V_VectorDupLane) {
2399     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2400     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2401            "Unexpected Opcode");
2402     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2403        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2404                                                            : ESize32);
2405   }
2406
2407   // Qd/Dd = Inst{22:15-12} => NEON Rd
2408   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2409                                                      decodeNEONRd(insn))));
2410   ++OpIdx;
2411
2412   // VPADAL...
2413   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2414     // TIED_TO operand.
2415     MI.addOperand(MCOperand::CreateReg(0));
2416     ++OpIdx;
2417   }
2418
2419   // Dm = Inst{5:3-0} => NEON Rm
2420   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2421                                                      decodeNEONRm(insn))));
2422   ++OpIdx;
2423
2424   // VZIP and others have two TIED_TO reg operands.
2425   int Idx;
2426   while (OpIdx < NumOps &&
2427          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2428     // Add TIED_TO operand.
2429     MI.addOperand(MI.getOperand(Idx));
2430     ++OpIdx;
2431   }
2432
2433   // Add the imm operand, if required.
2434   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2435       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2436
2437     unsigned imm = 0xFFFFFFFF;
2438
2439     if (Flag == N2V_VectorDupLane)
2440       imm = decodeNVLaneDupIndex(insn, esize);
2441     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2442       imm = decodeVCVTFractionBits(insn);
2443
2444     assert(imm != 0xFFFFFFFF && "Internal error");
2445     MI.addOperand(MCOperand::CreateImm(imm));
2446     ++OpIdx;
2447   }
2448
2449   return true;
2450 }
2451
2452 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2453     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2454
2455   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2456                                 N2V_None, B);
2457 }
2458 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2459     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2460
2461   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2462                                 N2V_VectorConvert_Between_Float_Fixed, B);
2463 }
2464 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2465     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2466
2467   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2468                                 N2V_VectorDupLane, B);
2469 }
2470
2471 // Vector Shift [Accumulate] Instructions.
2472 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2473 //
2474 // Vector Shift Left Long (with maximum shift count) Instructions.
2475 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2476 //
2477 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2478     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2479
2480   const TargetInstrDesc &TID = ARMInsts[Opcode];
2481   const TargetOperandInfo *OpInfo = TID.OpInfo;
2482
2483   assert(NumOps >= 3 &&
2484          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2485           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2486          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2487           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2488          "Expect >= 3 operands and first 2 as reg operands");
2489
2490   unsigned &OpIdx = NumOpsAdded;
2491
2492   OpIdx = 0;
2493
2494   // Qd/Dd = Inst{22:15-12} => NEON Rd
2495   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2496                                                      decodeNEONRd(insn))));
2497   ++OpIdx;
2498
2499   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2500     // TIED_TO operand.
2501     MI.addOperand(MCOperand::CreateReg(0));
2502     ++OpIdx;
2503   }
2504
2505   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2506           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2507          "Reg operand expected");
2508
2509   // Qm/Dm = Inst{5:3-0} => NEON Rm
2510   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2511                                                      decodeNEONRm(insn))));
2512   ++OpIdx;
2513
2514   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2515
2516   // Add the imm operand.
2517
2518   // VSHLL has maximum shift count as the imm, inferred from its size.
2519   unsigned Imm;
2520   switch (Opcode) {
2521   default:
2522     Imm = decodeNVSAmt(insn, LeftShift);
2523     break;
2524   case ARM::VSHLLi8:
2525     Imm = 8;
2526     break;
2527   case ARM::VSHLLi16:
2528     Imm = 16;
2529     break;
2530   case ARM::VSHLLi32:
2531     Imm = 32;
2532     break;
2533   }
2534   MI.addOperand(MCOperand::CreateImm(Imm));
2535   ++OpIdx;
2536
2537   return true;
2538 }
2539
2540 // Left shift instructions.
2541 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2542     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2543
2544   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2545                                  B);
2546 }
2547 // Right shift instructions have different shift amount interpretation.
2548 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2549     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2550
2551   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2552                                  B);
2553 }
2554
2555 namespace {
2556 enum N3VFlag {
2557   N3V_None,
2558   N3V_VectorExtract,
2559   N3V_VectorShift,
2560   N3V_Multiply_By_Scalar
2561 };
2562 } // End of unnamed namespace
2563
2564 // NEON Three Register Instructions with Optional Immediate Operand
2565 //
2566 // Vector Extract Instructions.
2567 // Qd/Dd Qn/Dn Qm/Dm imm4
2568 //
2569 // Vector Shift (Register) Instructions.
2570 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2571 //
2572 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2573 // Qd/Dd Qn/Dn RestrictedDm index
2574 //
2575 // Others
2576 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2577     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2578
2579   const TargetInstrDesc &TID = ARMInsts[Opcode];
2580   const TargetOperandInfo *OpInfo = TID.OpInfo;
2581
2582   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2583   assert(NumOps >= 3 &&
2584          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2585           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2586          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2587           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2588          "Expect >= 3 operands and first 2 as reg operands");
2589
2590   unsigned &OpIdx = NumOpsAdded;
2591
2592   OpIdx = 0;
2593
2594   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2595   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2596   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2597   ElemSize esize = ESizeNA;
2598   if (Flag == N3V_Multiply_By_Scalar) {
2599     unsigned size = (insn >> 20) & 3;
2600     if (size == 1) esize = ESize16;
2601     if (size == 2) esize = ESize32;
2602     assert (esize == ESize16 || esize == ESize32);
2603   }
2604
2605   // Qd/Dd = Inst{22:15-12} => NEON Rd
2606   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2607                                                      decodeNEONRd(insn))));
2608   ++OpIdx;
2609
2610   // VABA, VABAL, VBSLd, VBSLq, ...
2611   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2612     // TIED_TO operand.
2613     MI.addOperand(MCOperand::CreateReg(0));
2614     ++OpIdx;
2615   }
2616
2617   // Dn = Inst{7:19-16} => NEON Rn
2618   // or
2619   // Dm = Inst{5:3-0} => NEON Rm
2620   MI.addOperand(MCOperand::CreateReg(
2621                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2622                                   VdVnVm ? decodeNEONRn(insn)
2623                                          : decodeNEONRm(insn))));
2624   ++OpIdx;
2625
2626   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2627   // N3RegFrm.
2628   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2629     return true;
2630
2631   // Dm = Inst{5:3-0} => NEON Rm
2632   // or
2633   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2634   // or
2635   // Dn = Inst{7:19-16} => NEON Rn
2636   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2637                                         : decodeNEONRm(insn))
2638                       : decodeNEONRn(insn);
2639
2640   MI.addOperand(MCOperand::CreateReg(
2641                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2642   ++OpIdx;
2643
2644   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2645       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2646     // Add the imm operand.
2647     unsigned Imm = 0;
2648     if (IsImm4)
2649       Imm = decodeN3VImm(insn);
2650     else if (IsDmRestricted)
2651       Imm = decodeRestrictedDmIndex(insn, esize);
2652     else {
2653       assert(0 && "Internal error: unreachable code!");
2654       return false;
2655     }
2656
2657     MI.addOperand(MCOperand::CreateImm(Imm));
2658     ++OpIdx;
2659   }
2660
2661   return true;
2662 }
2663
2664 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2665     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2666
2667   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2668                                   N3V_None, B);
2669 }
2670 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2671     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2672
2673   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2674                                   N3V_VectorShift, B);
2675 }
2676 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
2677     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2678
2679   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2680                                   N3V_VectorExtract, B);
2681 }
2682 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2683     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2684
2685   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2686                                   N3V_Multiply_By_Scalar, B);
2687 }
2688
2689 // Vector Table Lookup
2690 //
2691 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2692 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2693 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2694 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2695 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2696     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2697
2698   const TargetInstrDesc &TID = ARMInsts[Opcode];
2699   const TargetOperandInfo *OpInfo = TID.OpInfo;
2700   if (!OpInfo) return false;
2701
2702   assert(NumOps >= 3 &&
2703          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2704          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2705          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2706          "Expect >= 3 operands and first 3 as reg operands");
2707
2708   unsigned &OpIdx = NumOpsAdded;
2709
2710   OpIdx = 0;
2711
2712   unsigned Rn = decodeNEONRn(insn);
2713
2714   // {Dn} encoded as len = 0b00
2715   // {Dn Dn+1} encoded as len = 0b01
2716   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2717   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2718   unsigned Len = slice(insn, 9, 8) + 1;
2719
2720   // Dd (the destination vector)
2721   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2722                                                      decodeNEONRd(insn))));
2723   ++OpIdx;
2724
2725   // Process tied_to operand constraint.
2726   int Idx;
2727   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2728     MI.addOperand(MI.getOperand(Idx));
2729     ++OpIdx;
2730   }
2731
2732   // Do the <list> now.
2733   for (unsigned i = 0; i < Len; ++i) {
2734     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2735            "Reg operand expected");
2736     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2737                                                        Rn + i)));
2738     ++OpIdx;
2739   }
2740
2741   // Dm (the index vector)
2742   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2743          "Reg operand (index vector) expected");
2744   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2745                                                      decodeNEONRm(insn))));
2746   ++OpIdx;
2747
2748   return true;
2749 }
2750
2751 // Vector Get Lane (move scalar to ARM core register) Instructions.
2752 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2753 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2754     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2755
2756   const TargetInstrDesc &TID = ARMInsts[Opcode];
2757   const TargetOperandInfo *OpInfo = TID.OpInfo;
2758   if (!OpInfo) return false;
2759
2760   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2761          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2762          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2763          OpInfo[2].RegClass < 0 &&
2764          "Expect >= 3 operands with one dst operand");
2765
2766   ElemSize esize =
2767     Opcode == ARM::VGETLNi32 ? ESize32
2768       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2769                                                                 : ESize32);
2770
2771   // Rt = Inst{15-12} => ARM Rd
2772   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2773                                                      decodeRd(insn))));
2774
2775   // Dn = Inst{7:19-16} => NEON Rn
2776   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2777                                                      decodeNEONRn(insn))));
2778
2779   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2780
2781   NumOpsAdded = 3;
2782   return true;
2783 }
2784
2785 // Vector Set Lane (move ARM core register to scalar) Instructions.
2786 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2787 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2788     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2789
2790   const TargetInstrDesc &TID = ARMInsts[Opcode];
2791   const TargetOperandInfo *OpInfo = TID.OpInfo;
2792   if (!OpInfo) return false;
2793
2794   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2795          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2796          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2797          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2798          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2799          OpInfo[3].RegClass < 0 &&
2800          "Expect >= 3 operands with one dst operand");
2801
2802   ElemSize esize =
2803     Opcode == ARM::VSETLNi8 ? ESize8
2804                             : (Opcode == ARM::VSETLNi16 ? ESize16
2805                                                         : ESize32);
2806
2807   // Dd = Inst{7:19-16} => NEON Rn
2808   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2809                                                      decodeNEONRn(insn))));
2810
2811   // TIED_TO operand.
2812   MI.addOperand(MCOperand::CreateReg(0));
2813
2814   // Rt = Inst{15-12} => ARM Rd
2815   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2816                                                      decodeRd(insn))));
2817
2818   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2819
2820   NumOpsAdded = 4;
2821   return true;
2822 }
2823
2824 // Vector Duplicate Instructions (from ARM core register to all elements).
2825 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2826 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2827     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2828
2829   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2830
2831   assert(NumOps >= 2 &&
2832          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2833           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2834          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2835          "Expect >= 2 operands and first 2 as reg operand");
2836
2837   unsigned RegClass = OpInfo[0].RegClass;
2838
2839   // Qd/Dd = Inst{7:19-16} => NEON Rn
2840   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2841                                                      decodeNEONRn(insn))));
2842
2843   // Rt = Inst{15-12} => ARM Rd
2844   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2845                                                      decodeRd(insn))));
2846
2847   NumOpsAdded = 2;
2848   return true;
2849 }
2850
2851 // A8.6.41 DMB
2852 // A8.6.42 DSB
2853 // A8.6.49 ISB
2854 static inline bool MemBarrierInstr(uint32_t insn) {
2855   unsigned op7_4 = slice(insn, 7, 4);
2856   if (slice(insn, 31, 8) == 0xf57ff0 && (op7_4 >= 4 && op7_4 <= 6))
2857     return true;
2858
2859   return false;
2860 }
2861
2862 static inline bool PreLoadOpcode(unsigned Opcode) {
2863   switch(Opcode) {
2864   case ARM::PLDi12:  case ARM::PLDrs:
2865   case ARM::PLDWi12: case ARM::PLDWrs:
2866   case ARM::PLIi12:  case ARM::PLIrs:
2867     return true;
2868   default:
2869     return false;
2870   }
2871 }
2872
2873 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2874     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2875
2876   // Preload Data/Instruction requires either 2 or 3 operands.
2877   // PLDi, PLDWi, PLIi:                addrmode_imm12
2878   // PLDr[a|m], PLDWr[a|m], PLIr[a|m]: ldst_so_reg
2879
2880   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2881                                                      decodeRn(insn))));
2882
2883   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
2884       || Opcode == ARM::PLIi12) {
2885     unsigned Imm12 = slice(insn, 11, 0);
2886     bool Negative = getUBit(insn) == 0;
2887     // -0 is represented specially. All other values are as normal.
2888     if (Imm12 == 0 && Negative)
2889       Imm12 = INT32_MIN;
2890     MI.addOperand(MCOperand::CreateImm(Imm12));
2891     NumOpsAdded = 2;
2892   } else {
2893     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2894                                                        decodeRm(insn))));
2895
2896     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2897
2898     // Inst{6-5} encodes the shift opcode.
2899     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2900     // Inst{11-7} encodes the imm5 shift amount.
2901     unsigned ShImm = slice(insn, 11, 7);
2902
2903     // A8.4.1.  Possible rrx or shift amount of 32...
2904     getImmShiftSE(ShOp, ShImm);
2905     MI.addOperand(MCOperand::CreateImm(
2906                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
2907     NumOpsAdded = 3;
2908   }
2909
2910   return true;
2911 }
2912
2913 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2914     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2915
2916   if (MemBarrierInstr(insn)) {
2917     // DMBsy, DSBsy, and ISBsy instructions have zero operand and are taken care
2918     // of within the generic ARMBasicMCBuilder::BuildIt() method.
2919     //
2920     // Inst{3-0} encodes the memory barrier option for the variants.
2921     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2922     NumOpsAdded = 1;
2923     return true;
2924   }
2925
2926   switch (Opcode) {
2927   case ARM::CLREX:
2928   case ARM::NOP:
2929   case ARM::TRAP:
2930   case ARM::YIELD:
2931   case ARM::WFE:
2932   case ARM::WFI:
2933   case ARM::SEV:
2934     return true;
2935   default:
2936     break;
2937   }
2938
2939   if (Opcode == ARM::SETEND) {
2940     NumOpsAdded = 1;
2941     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
2942     return true;
2943   }
2944
2945   // CPS has a singleton $opt operand that contains the following information:
2946   // opt{4-0} = mode from Inst{4-0}
2947   // opt{5} = changemode from Inst{17}
2948   // opt{8-6} = AIF from Inst{8-6}
2949   // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
2950   if (Opcode == ARM::CPS) {
2951     unsigned Option = slice(insn, 4, 0) | slice(insn, 17, 17) << 5 |
2952       slice(insn, 8, 6) << 6 | slice(insn, 19, 18) << 9;
2953     MI.addOperand(MCOperand::CreateImm(Option));
2954     NumOpsAdded = 1;
2955     return true;
2956   }
2957
2958   // DBG has its option specified in Inst{3-0}.
2959   if (Opcode == ARM::DBG) {
2960     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2961     NumOpsAdded = 1;
2962     return true;
2963   }
2964
2965   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
2966   if (Opcode == ARM::BKPT) {
2967     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
2968                                        slice(insn, 3, 0)));
2969     NumOpsAdded = 1;
2970     return true;
2971   }
2972
2973   if (PreLoadOpcode(Opcode))
2974     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2975
2976   assert(0 && "Unexpected misc instruction!");
2977   return false;
2978 }
2979
2980 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
2981 /// We divide the disassembly task into different categories, with each one
2982 /// corresponding to a specific instruction encoding format.  There could be
2983 /// exceptions when handling a specific format, and that is why the Opcode is
2984 /// also present in the function prototype.
2985 static const DisassembleFP FuncPtrs[] = {
2986   &DisassemblePseudo,
2987   &DisassembleMulFrm,
2988   &DisassembleBrFrm,
2989   &DisassembleBrMiscFrm,
2990   &DisassembleDPFrm,
2991   &DisassembleDPSoRegFrm,
2992   &DisassembleLdFrm,
2993   &DisassembleStFrm,
2994   &DisassembleLdMiscFrm,
2995   &DisassembleStMiscFrm,
2996   &DisassembleLdStMulFrm,
2997   &DisassembleLdStExFrm,
2998   &DisassembleArithMiscFrm,
2999   &DisassembleSatFrm,
3000   &DisassembleExtFrm,
3001   &DisassembleVFPUnaryFrm,
3002   &DisassembleVFPBinaryFrm,
3003   &DisassembleVFPConv1Frm,
3004   &DisassembleVFPConv2Frm,
3005   &DisassembleVFPConv3Frm,
3006   &DisassembleVFPConv4Frm,
3007   &DisassembleVFPConv5Frm,
3008   &DisassembleVFPLdStFrm,
3009   &DisassembleVFPLdStMulFrm,
3010   &DisassembleVFPMiscFrm,
3011   &DisassembleThumbFrm,
3012   &DisassembleMiscFrm,
3013   &DisassembleNGetLnFrm,
3014   &DisassembleNSetLnFrm,
3015   &DisassembleNDupFrm,
3016
3017   // VLD and VST (including one lane) Instructions.
3018   &DisassembleNLdSt,
3019
3020   // A7.4.6 One register and a modified immediate value
3021   // 1-Register Instructions with imm.
3022   // LLVM only defines VMOVv instructions.
3023   &DisassembleN1RegModImmFrm,
3024
3025   // 2-Register Instructions with no imm.
3026   &DisassembleN2RegFrm,
3027
3028   // 2-Register Instructions with imm (vector convert float/fixed point).
3029   &DisassembleNVCVTFrm,
3030
3031   // 2-Register Instructions with imm (vector dup lane).
3032   &DisassembleNVecDupLnFrm,
3033
3034   // Vector Shift Left Instructions.
3035   &DisassembleN2RegVecShLFrm,
3036
3037   // Vector Shift Righ Instructions, which has different interpretation of the
3038   // shift amount from the imm6 field.
3039   &DisassembleN2RegVecShRFrm,
3040
3041   // 3-Register Data-Processing Instructions.
3042   &DisassembleN3RegFrm,
3043
3044   // Vector Shift (Register) Instructions.
3045   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3046   &DisassembleN3RegVecShFrm,
3047
3048   // Vector Extract Instructions.
3049   &DisassembleNVecExtractFrm,
3050
3051   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3052   // By Scalar Instructions.
3053   &DisassembleNVecMulScalarFrm,
3054
3055   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3056   // values in a table and generate a new vector.
3057   &DisassembleNVTBLFrm,
3058
3059   NULL
3060 };
3061
3062 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3063 /// The general idea is to set the Opcode for the MCInst, followed by adding
3064 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3065 /// to the Format-specific disassemble function for disassembly, followed by
3066 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3067 /// which follow the Dst/Src Operands.
3068 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3069   // Stage 1 sets the Opcode.
3070   MI.setOpcode(Opcode);
3071   // If the number of operands is zero, we're done!
3072   if (NumOps == 0)
3073     return true;
3074
3075   // Stage 2 calls the format-specific disassemble function to build the operand
3076   // list.
3077   if (Disasm == NULL)
3078     return false;
3079   unsigned NumOpsAdded = 0;
3080   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3081
3082   if (!OK || this->Err != 0) return false;
3083   if (NumOpsAdded >= NumOps)
3084     return true;
3085
3086   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3087   // FIXME: Should this be done selectively?
3088   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3089 }
3090
3091 // A8.3 Conditional execution
3092 // A8.3.1 Pseudocode details of conditional execution
3093 // Condition bits '111x' indicate the instruction is always executed.
3094 static uint32_t CondCode(uint32_t CondField) {
3095   if (CondField == 0xF)
3096     return ARMCC::AL;
3097   return CondField;
3098 }
3099
3100 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3101 /// of some Thumb instructions which come before the reglist operands.  It
3102 /// returns true if the two predicate operands have been processed.
3103 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3104     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3105
3106   assert(NumOpsRemaining > 0 && "Invalid argument");
3107
3108   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3109   unsigned Idx = MI.getNumOperands();
3110
3111   // First, we check whether this instr specifies the PredicateOperand through
3112   // a pair of TargetOperandInfos with isPredicate() property.
3113   if (NumOpsRemaining >= 2 &&
3114       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3115       OpInfo[Idx].RegClass < 0 &&
3116       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3117   {
3118     // If we are inside an IT block, get the IT condition bits maintained via
3119     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3120     // See also A2.5.2.
3121     if (InITBlock())
3122       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3123     else
3124       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3125     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3126     return true;
3127   }
3128
3129   return false;
3130 }
3131
3132 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3133 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3134 /// constituents.
3135 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3136     uint32_t insn, unsigned short NumOpsRemaining) {
3137
3138   assert(NumOpsRemaining > 0 && "Invalid argument");
3139
3140   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3141   const std::string &Name = ARMInsts[Opcode].Name;
3142   unsigned Idx = MI.getNumOperands();
3143
3144   // First, we check whether this instr specifies the PredicateOperand through
3145   // a pair of TargetOperandInfos with isPredicate() property.
3146   if (NumOpsRemaining >= 2 &&
3147       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3148       OpInfo[Idx].RegClass < 0 &&
3149       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3150   {
3151     // If we are inside an IT block, get the IT condition bits maintained via
3152     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3153     // See also A2.5.2.
3154     if (InITBlock())
3155       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3156     else {
3157       if (Name.length() > 1 && Name[0] == 't') {
3158         // Thumb conditional branch instructions have their cond field embedded,
3159         // like ARM.
3160         //
3161         // A8.6.16 B
3162         if (Name == "t2Bcc")
3163           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3164         else if (Name == "tBcc")
3165           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3166         else
3167           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3168       } else {
3169         // ARM instructions get their condition field from Inst{31-28}.
3170         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3171       }
3172     }
3173     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3174     Idx += 2;
3175     NumOpsRemaining -= 2;
3176   }
3177
3178   if (NumOpsRemaining == 0)
3179     return true;
3180
3181   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3182   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3183     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3184     --NumOpsRemaining;
3185   }
3186
3187   if (NumOpsRemaining == 0)
3188     return true;
3189   else
3190     return false;
3191 }
3192
3193 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3194 /// after BuildIt is finished.
3195 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3196     uint32_t insn) {
3197
3198   if (!SP) return Status;
3199
3200   if (Opcode == ARM::t2IT)
3201     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3202   else if (InITBlock())
3203     SP->UpdateIT();
3204
3205   return Status;
3206 }
3207
3208 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3209 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3210                                      unsigned short num)
3211   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3212   unsigned Idx = (unsigned)format;
3213   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3214   Disasm = FuncPtrs[Idx];
3215 }
3216
3217 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3218 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3219 /// Return NULL if it fails to create/return a proper builder.  API clients
3220 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3221 /// performed by the API clients to improve performance.
3222 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3223   // For "Unknown format", fail by returning a NULL pointer.
3224   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3225     DEBUG(errs() << "Unknown format\n");
3226     return 0;
3227   }
3228
3229   return new ARMBasicMCBuilder(Opcode, Format,
3230                                ARMInsts[Opcode].getNumOperands());
3231 }