lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/raw_ostream.h"
  22
  23 //#define DEBUG(X) do { X; } while (0)
  24
  25 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  26 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  27 /// describing the operand info for each ARMInsts[i].
  28 ///
  29 /// Together with an instruction's encoding format, we can take advantage of the
  30 /// NumOperands and the OpInfo fields of the target instruction description in
  31 /// the quest to build out the MCOperand list for an MCInst.
  32 ///
  33 /// The general guideline is that with a known format, the number of dst and src
  34 /// operands are well-known.  The dst is built first, followed by the src
  35 /// operand(s).  The operands not yet used at this point are for the Implicit
  36 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  37 /// defined with two components:
  38 ///
  39 /// def pred { // Operand PredicateOperand
  40 ///   ValueType Type = OtherVT;
  41 ///   string PrintMethod = "printPredicateOperand";
  42 ///   string AsmOperandLowerMethod = ?;
  43 ///   dag MIOperandInfo = (ops i32imm, CCR);
  44 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  45 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  46 /// }
  47 ///
  48 /// which is manifested by the TargetOperandInfo[] of:
  49 ///
  50 /// { 0, 0|(1<<TOI::Predicate), 0 },
  51 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  52 ///
  53 /// So the first predicate MCOperand corresponds to the immediate part of the
  54 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  55 /// corresponds to a register kind of ARM::CPSR.
  56 ///
  57 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  58 ///
  59 /// def cc_out { // Operand OptionalDefOperand
  60 ///   ValueType Type = OtherVT;
  61 ///   string PrintMethod = "printSBitModifierOperand";
  62 ///   string AsmOperandLowerMethod = ?;
  63 ///   dag MIOperandInfo = (ops CCR);
  64 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  65 ///   dag DefaultOps = (ops (i32 zero_reg));
  66 /// }
  67 ///
  68 /// which is manifested by the one TargetOperandInfo of:
  69 ///
  70 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  71 ///
  72 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  73 #include "ARMGenInstrInfo.inc"
  74
  75 using namespace llvm;
  76
  77 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  78   return ARMInsts[Opcode].Name;
  79 }
  80
  81 // Return the register enum Based on RegClass and the raw register number.
  82 // FIXME: Auto-gened?
  83 static unsigned
  84 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  85   // For this purpose, we can treat rGPR as if it were GPR.
  86   if (RegClassID == ARM::rGPRRegClassID) RegClassID = ARM::GPRRegClassID;
  87
  88   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  89   unsigned RegNum =
  90     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
  91
  92   switch (RegNum) {
  93   default:
  94     break;
  95   case 0:
  96     switch (RegClassID) {
  97     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
  98     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
  99     case ARM::DPR_VFP2RegClassID:
 100       return ARM::D0;
 101     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 102     case ARM::QPR_VFP2RegClassID:
 103       return ARM::Q0;
 104     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 105     }
 106     break;
 107   case 1:
 108     switch (RegClassID) {
 109     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 110     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 111     case ARM::DPR_VFP2RegClassID:
 112       return ARM::D1;
 113     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 114     case ARM::QPR_VFP2RegClassID:
 115       return ARM::Q1;
 116     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 117     }
 118     break;
 119   case 2:
 120     switch (RegClassID) {
 121     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 122     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 123     case ARM::DPR_VFP2RegClassID:
 124       return ARM::D2;
 125     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 126     case ARM::QPR_VFP2RegClassID:
 127       return ARM::Q2;
 128     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 129     }
 130     break;
 131   case 3:
 132     switch (RegClassID) {
 133     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 134     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 135     case ARM::DPR_VFP2RegClassID:
 136       return ARM::D3;
 137     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 138     case ARM::QPR_VFP2RegClassID:
 139       return ARM::Q3;
 140     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 141     }
 142     break;
 143   case 4:
 144     switch (RegClassID) {
 145     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 146     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 147     case ARM::DPR_VFP2RegClassID:
 148       return ARM::D4;
 149     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 150     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 151     }
 152     break;
 153   case 5:
 154     switch (RegClassID) {
 155     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 156     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 157     case ARM::DPR_VFP2RegClassID:
 158       return ARM::D5;
 159     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 160     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 161     }
 162     break;
 163   case 6:
 164     switch (RegClassID) {
 165     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 166     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 167     case ARM::DPR_VFP2RegClassID:
 168       return ARM::D6;
 169     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 170     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 171     }
 172     break;
 173   case 7:
 174     switch (RegClassID) {
 175     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 176     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 177     case ARM::DPR_VFP2RegClassID:
 178       return ARM::D7;
 179     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 180     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 181     }
 182     break;
 183   case 8:
 184     switch (RegClassID) {
 185     case ARM::GPRRegClassID: return ARM::R8;
 186     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 187     case ARM::QPRRegClassID: return ARM::Q8;
 188     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 189     }
 190     break;
 191   case 9:
 192     switch (RegClassID) {
 193     case ARM::GPRRegClassID: return ARM::R9;
 194     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 195     case ARM::QPRRegClassID: return ARM::Q9;
 196     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 197     }
 198     break;
 199   case 10:
 200     switch (RegClassID) {
 201     case ARM::GPRRegClassID: return ARM::R10;
 202     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 203     case ARM::QPRRegClassID: return ARM::Q10;
 204     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 205     }
 206     break;
 207   case 11:
 208     switch (RegClassID) {
 209     case ARM::GPRRegClassID: return ARM::R11;
 210     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 211     case ARM::QPRRegClassID: return ARM::Q11;
 212     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 213     }
 214     break;
 215   case 12:
 216     switch (RegClassID) {
 217     case ARM::GPRRegClassID: return ARM::R12;
 218     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 219     case ARM::QPRRegClassID: return ARM::Q12;
 220     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 221     }
 222     break;
 223   case 13:
 224     switch (RegClassID) {
 225     case ARM::GPRRegClassID: return ARM::SP;
 226     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 227     case ARM::QPRRegClassID: return ARM::Q13;
 228     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 229     }
 230     break;
 231   case 14:
 232     switch (RegClassID) {
 233     case ARM::GPRRegClassID: return ARM::LR;
 234     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 235     case ARM::QPRRegClassID: return ARM::Q14;
 236     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 237     }
 238     break;
 239   case 15:
 240     switch (RegClassID) {
 241     case ARM::GPRRegClassID: return ARM::PC;
 242     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 243     case ARM::QPRRegClassID: return ARM::Q15;
 244     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 245     }
 246     break;
 247   case 16:
 248     switch (RegClassID) {
 249     case ARM::DPRRegClassID: return ARM::D16;
 250     case ARM::SPRRegClassID: return ARM::S16;
 251     }
 252     break;
 253   case 17:
 254     switch (RegClassID) {
 255     case ARM::DPRRegClassID: return ARM::D17;
 256     case ARM::SPRRegClassID: return ARM::S17;
 257     }
 258     break;
 259   case 18:
 260     switch (RegClassID) {
 261     case ARM::DPRRegClassID: return ARM::D18;
 262     case ARM::SPRRegClassID: return ARM::S18;
 263     }
 264     break;
 265   case 19:
 266     switch (RegClassID) {
 267     case ARM::DPRRegClassID: return ARM::D19;
 268     case ARM::SPRRegClassID: return ARM::S19;
 269     }
 270     break;
 271   case 20:
 272     switch (RegClassID) {
 273     case ARM::DPRRegClassID: return ARM::D20;
 274     case ARM::SPRRegClassID: return ARM::S20;
 275     }
 276     break;
 277   case 21:
 278     switch (RegClassID) {
 279     case ARM::DPRRegClassID: return ARM::D21;
 280     case ARM::SPRRegClassID: return ARM::S21;
 281     }
 282     break;
 283   case 22:
 284     switch (RegClassID) {
 285     case ARM::DPRRegClassID: return ARM::D22;
 286     case ARM::SPRRegClassID: return ARM::S22;
 287     }
 288     break;
 289   case 23:
 290     switch (RegClassID) {
 291     case ARM::DPRRegClassID: return ARM::D23;
 292     case ARM::SPRRegClassID: return ARM::S23;
 293     }
 294     break;
 295   case 24:
 296     switch (RegClassID) {
 297     case ARM::DPRRegClassID: return ARM::D24;
 298     case ARM::SPRRegClassID: return ARM::S24;
 299     }
 300     break;
 301   case 25:
 302     switch (RegClassID) {
 303     case ARM::DPRRegClassID: return ARM::D25;
 304     case ARM::SPRRegClassID: return ARM::S25;
 305     }
 306     break;
 307   case 26:
 308     switch (RegClassID) {
 309     case ARM::DPRRegClassID: return ARM::D26;
 310     case ARM::SPRRegClassID: return ARM::S26;
 311     }
 312     break;
 313   case 27:
 314     switch (RegClassID) {
 315     case ARM::DPRRegClassID: return ARM::D27;
 316     case ARM::SPRRegClassID: return ARM::S27;
 317     }
 318     break;
 319   case 28:
 320     switch (RegClassID) {
 321     case ARM::DPRRegClassID: return ARM::D28;
 322     case ARM::SPRRegClassID: return ARM::S28;
 323     }
 324     break;
 325   case 29:
 326     switch (RegClassID) {
 327     case ARM::DPRRegClassID: return ARM::D29;
 328     case ARM::SPRRegClassID: return ARM::S29;
 329     }
 330     break;
 331   case 30:
 332     switch (RegClassID) {
 333     case ARM::DPRRegClassID: return ARM::D30;
 334     case ARM::SPRRegClassID: return ARM::S30;
 335     }
 336     break;
 337   case 31:
 338     switch (RegClassID) {
 339     case ARM::DPRRegClassID: return ARM::D31;
 340     case ARM::SPRRegClassID: return ARM::S31;
 341     }
 342     break;
 343   }
 344   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 345   // Encoding error.  Mark the builder with error code != 0.
 346   B->SetErr(-1);
 347   return 0;
 348 }
 349
 350 ///////////////////////////////
 351 //                           //
 352 //     Utility Functions     //
 353 //                           //
 354 ///////////////////////////////
 355
 356 // Extract/Decode Rd: Inst{15-12}.
 357 static inline unsigned decodeRd(uint32_t insn) {
 358   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 359 }
 360
 361 // Extract/Decode Rn: Inst{19-16}.
 362 static inline unsigned decodeRn(uint32_t insn) {
 363   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 364 }
 365
 366 // Extract/Decode Rm: Inst{3-0}.
 367 static inline unsigned decodeRm(uint32_t insn) {
 368   return (insn & ARMII::GPRRegMask);
 369 }
 370
 371 // Extract/Decode Rs: Inst{11-8}.
 372 static inline unsigned decodeRs(uint32_t insn) {
 373   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 374 }
 375
 376 static inline unsigned getCondField(uint32_t insn) {
 377   return (insn >> ARMII::CondShift);
 378 }
 379
 380 static inline unsigned getIBit(uint32_t insn) {
 381   return (insn >> ARMII::I_BitShift) & 1;
 382 }
 383
 384 static inline unsigned getAM3IBit(uint32_t insn) {
 385   return (insn >> ARMII::AM3_I_BitShift) & 1;
 386 }
 387
 388 static inline unsigned getPBit(uint32_t insn) {
 389   return (insn >> ARMII::P_BitShift) & 1;
 390 }
 391
 392 static inline unsigned getUBit(uint32_t insn) {
 393   return (insn >> ARMII::U_BitShift) & 1;
 394 }
 395
 396 static inline unsigned getPUBits(uint32_t insn) {
 397   return (insn >> ARMII::U_BitShift) & 3;
 398 }
 399
 400 static inline unsigned getSBit(uint32_t insn) {
 401   return (insn >> ARMII::S_BitShift) & 1;
 402 }
 403
 404 static inline unsigned getWBit(uint32_t insn) {
 405   return (insn >> ARMII::W_BitShift) & 1;
 406 }
 407
 408 static inline unsigned getDBit(uint32_t insn) {
 409   return (insn >> ARMII::D_BitShift) & 1;
 410 }
 411
 412 static inline unsigned getNBit(uint32_t insn) {
 413   return (insn >> ARMII::N_BitShift) & 1;
 414 }
 415
 416 static inline unsigned getMBit(uint32_t insn) {
 417   return (insn >> ARMII::M_BitShift) & 1;
 418 }
 419
 420 // See A8.4 Shifts applied to a register.
 421 //     A8.4.2 Register controlled shifts.
 422 //
 423 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 424 // into llvm enums for shift opcode.  The API clients should pass in the value
 425 // encoded with two bits, so the assert stays to signal a wrong API usage.
 426 //
 427 // A8-12: DecodeRegShift()
 428 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 429   switch (bits) {
 430   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 431   case 0:  return ARM_AM::lsl;
 432   case 1:  return ARM_AM::lsr;
 433   case 2:  return ARM_AM::asr;
 434   case 3:  return ARM_AM::ror;
 435   }
 436 }
 437
 438 // See A8.4 Shifts applied to a register.
 439 //     A8.4.1 Constant shifts.
 440 //
 441 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 442 // encodings into the intended ShiftOpc and shift amount.
 443 //
 444 // A8-11: DecodeImmShift()
 445 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 446   if (ShImm != 0)
 447     return;
 448   switch (ShOp) {
 449   case ARM_AM::no_shift:
 450   case ARM_AM::rrx:
 451     break;
 452   case ARM_AM::lsl:
 453     ShOp = ARM_AM::no_shift;
 454     break;
 455   case ARM_AM::lsr:
 456   case ARM_AM::asr:
 457     ShImm = 32;
 458     break;
 459   case ARM_AM::ror:
 460     ShOp = ARM_AM::rrx;
 461     break;
 462   }
 463 }
 464
 465 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 466 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 467 // clients should pass in the value encoded with two bits, so the assert stays
 468 // to signal a wrong API usage.
 469 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 470   switch (bits) {
 471   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 472   case 1:  return ARM_AM::ia;   // P=0 U=1
 473   case 3:  return ARM_AM::ib;   // P=1 U=1
 474   case 0:  return ARM_AM::da;   // P=0 U=0
 475   case 2:  return ARM_AM::db;   // P=1 U=0
 476   }
 477 }
 478
 479 ////////////////////////////////////////////
 480 //                                        //
 481 //    Disassemble function definitions    //
 482 //                                        //
 483 ////////////////////////////////////////////
 484
 485 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 486 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 487 /// followed by possible src(s).
 488 ///
 489 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 490 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 491 /// TryPredicateAndSBitModifier.
 492
 493 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 494     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 495
 496   assert(0 && "Unexpected pseudo instruction!");
 497   return false;
 498 }
 499
 500 // Multiply Instructions.
 501 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLS:
 502 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 503 //
 504 // MUL, SMMUL, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT:
 505 //     Rd{19-16} Rn{3-0} Rm{11-8}
 506 //
 507 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT:
 508 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 509 //
 510 // The mapping of the multiply registers to the "regular" ARM registers, where
 511 // there are convenience decoder functions, is:
 512 //
 513 // Inst{15-12} => Rd
 514 // Inst{19-16} => Rn
 515 // Inst{3-0} => Rm
 516 // Inst{11-8} => Rs
 517 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 518     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 519
 520   const TargetInstrDesc &TID = ARMInsts[Opcode];
 521   unsigned short NumDefs = TID.getNumDefs();
 522   const TargetOperandInfo *OpInfo = TID.OpInfo;
 523   unsigned &OpIdx = NumOpsAdded;
 524
 525   OpIdx = 0;
 526
 527   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 528   assert(NumOps >= 3
 529          && OpInfo[0].RegClass == ARM::GPRRegClassID
 530          && OpInfo[1].RegClass == ARM::GPRRegClassID
 531          && OpInfo[2].RegClass == ARM::GPRRegClassID
 532          && "Expect three register operands");
 533
 534   // Instructions with two destination registers have RdLo{15-12} first.
 535   if (NumDefs == 2) {
 536     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 537            "Expect 4th register operand");
 538     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 539                                                        decodeRd(insn))));
 540     ++OpIdx;
 541   }
 542
 543   // The destination register: RdHi{19-16} or Rd{19-16}.
 544   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 545                                                      decodeRn(insn))));
 546
 547   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 548   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 549                                                      decodeRm(insn))));
 550   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 551                                                      decodeRs(insn))));
 552   OpIdx += 3;
 553
 554   // Many multiply instructions (e.g., MLA) have three src registers.
 555   // The third register operand is Ra{15-12}.
 556   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 557     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 558                                                        decodeRd(insn))));
 559     ++OpIdx;
 560   }
 561
 562   return true;
 563 }
 564
 565 // Helper routines for disassembly of coprocessor instructions.
 566
 567 static bool LdStCopOpcode(unsigned Opcode) {
 568   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 569       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 570     return true;
 571   return false;
 572 }
 573 static bool CoprocessorOpcode(unsigned Opcode) {
 574   if (LdStCopOpcode(Opcode))
 575     return true;
 576
 577   switch (Opcode) {
 578   default:
 579     return false;
 580   case ARM::CDP:  case ARM::CDP2:
 581   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 582   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 583     return true;
 584   }
 585 }
 586 static inline unsigned GetCoprocessor(uint32_t insn) {
 587   return slice(insn, 11, 8);
 588 }
 589 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 590   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 591 }
 592 static inline unsigned GetCopOpc2(uint32_t insn) {
 593   return slice(insn, 7, 5);
 594 }
 595 static inline unsigned GetCopOpc(uint32_t insn) {
 596   return slice(insn, 7, 4);
 597 }
 598 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 599 // core registers.
 600 //
 601 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 602 //
 603 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 604 //
 605 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 606 //
 607 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 608 // and friends
 609 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 610 // and friends
 611 //                                        <-- addrmode2 -->
 612 //
 613 // LDC_OPTION:                    cop CRd Rn imm8
 614 // and friends
 615 // STC_OPTION:                    cop CRd Rn imm8
 616 // and friends
 617 //
 618 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 619     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 620
 621   assert(NumOps >= 5 && "Num of operands >= 5 for coprocessor instr");
 622
 623   unsigned &OpIdx = NumOpsAdded;
 624   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 625                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 626   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 627   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 628   bool LdStCop = LdStCopOpcode(Opcode);
 629
 630   OpIdx = 0;
 631
 632   MI.addOperand(MCOperand::CreateImm(GetCoprocessor(insn)));
 633
 634   if (LdStCop) {
 635     // Unindex if P:W = 0b00 --> _OPTION variant
 636     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 637
 638     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 639
 640     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 641                                                        decodeRn(insn))));
 642
 643     if (PW) {
 644       MI.addOperand(MCOperand::CreateReg(0));
 645       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 646       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 647                                           ARM_AM::no_shift);
 648       MI.addOperand(MCOperand::CreateImm(Offset));
 649       OpIdx = 5;
 650     } else {
 651       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 652       OpIdx = 4;
 653     }
 654   } else {
 655     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 656                                                  : GetCopOpc1(insn, NoGPR)));
 657
 658     MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 659                         : MCOperand::CreateReg(
 660                             getRegisterEnum(B, ARM::GPRRegClassID,
 661                                             decodeRd(insn))));
 662
 663     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 664                                 getRegisterEnum(B, ARM::GPRRegClassID,
 665                                                 decodeRn(insn)))
 666                             : MCOperand::CreateImm(decodeRn(insn)));
 667
 668     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 669
 670     OpIdx = 5;
 671
 672     if (!OneCopOpc) {
 673       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 674       ++OpIdx;
 675     }
 676   }
 677
 678   return true;
 679 }
 680
 681 // Branch Instructions.
 682 // BL: SignExtend(Imm24:'00', 32)
 683 // Bcc, BL_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 684 // SMC: ZeroExtend(imm4, 32)
 685 // SVC: ZeroExtend(Imm24, 32)
 686 //
 687 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 688 // Delegates to DisassembleCoprocessor() helper function.
 689 //
 690 // MRS/MRSsys: Rd
 691 // MSR/MSRsys: Rm mask=Inst{19-16}
 692 // BXJ:        Rm
 693 // MSRi/MSRsysi: so_imm
 694 // SRSW/SRS: ldstm_mode:$amode mode_imm
 695 // RFEW/RFE: ldstm_mode:$amode Rn
 696 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 697     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 698
 699   if (CoprocessorOpcode(Opcode))
 700     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 701
 702   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 703   if (!OpInfo) return false;
 704
 705   // MRS and MRSsys take one GPR reg Rd.
 706   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 707     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 708            "Reg operand expected");
 709     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 710                                                        decodeRd(insn))));
 711     NumOpsAdded = 1;
 712     return true;
 713   }
 714   // BXJ takes one GPR reg Rm.
 715   if (Opcode == ARM::BXJ) {
 716     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 717            "Reg operand expected");
 718     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 719                                                        decodeRm(insn))));
 720     NumOpsAdded = 1;
 721     return true;
 722   }
 723   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 724   // bit 4, and the special register fields in bits 3-0.
 725   if (Opcode == ARM::MSR) {
 726     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 727            "Reg operand expected");
 728     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 729                                        slice(insn, 19, 16) /* Special Reg */ ));
 730     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 731                                                        decodeRm(insn))));
 732     NumOpsAdded = 2;
 733     return true;
 734   }
 735   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 736   // R Bit in bit 4, and the special register fields in bits 3-0.
 737   if (Opcode == ARM::MSRi) {
 738     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 739                                        slice(insn, 19, 16) /* Special Reg */ ));
 740     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 741     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 742     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 743     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 744     unsigned Imm = insn & 0xFF;
 745     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 746     NumOpsAdded = 2;
 747     return true;
 748   }
 749   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 750       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 751     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 752     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 753
 754     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 755       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 756     else
 757       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 758                                                          decodeRn(insn))));
 759     NumOpsAdded = 3;
 760     return true;
 761   }
 762
 763   assert((Opcode == ARM::Bcc || Opcode == ARM::BL || Opcode == ARM::BL_pred
 764           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 765          "Unexpected Opcode");
 766
 767   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Reg operand expected");
 768
 769   int Imm32 = 0;
 770   if (Opcode == ARM::SMC) {
 771     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 772     Imm32 = slice(insn, 3, 0);
 773   } else if (Opcode == ARM::SVC) {
 774     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 775     Imm32 = slice(insn, 23, 0);
 776   } else {
 777     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 778     unsigned Imm26 = slice(insn, 23, 0) << 2;
 779     //Imm32 = signextend<signed int, 26>(Imm26);
 780     Imm32 = SignExtend32<26>(Imm26);
 781   }
 782
 783   MI.addOperand(MCOperand::CreateImm(Imm32));
 784   NumOpsAdded = 1;
 785
 786   return true;
 787 }
 788
 789 // Misc. Branch Instructions.
 790 // BLX, BX
 791 // BX, BX_RET
 792 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 793     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 794
 795   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 796   if (!OpInfo) return false;
 797
 798   unsigned &OpIdx = NumOpsAdded;
 799
 800   OpIdx = 0;
 801
 802   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 803   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 804     return true;
 805
 806   // BLX and BX take one GPR reg.
 807   if (Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 808       Opcode == ARM::BX) {
 809     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 810            "Reg operand expected");
 811     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 812                                                        decodeRm(insn))));
 813     OpIdx = 1;
 814     return true;
 815   }
 816
 817   return false;
 818 }
 819
 820 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 821   uint32_t lsb = slice(insn, 11, 7);
 822   uint32_t msb = slice(insn, 20, 16);
 823   uint32_t Val = 0;
 824   if (msb < lsb) {
 825     DEBUG(errs() << "Encoding error: msb < lsb\n");
 826     return false;
 827   }
 828
 829   for (uint32_t i = lsb; i <= msb; ++i)
 830     Val |= (1 << i);
 831   mask = ~Val;
 832   return true;
 833 }
 834
 835 // A major complication is the fact that some of the saturating add/subtract
 836 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 837 // They are QADD, QDADD, QDSUB, and QSUB.
 838 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 839     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 840
 841   const TargetInstrDesc &TID = ARMInsts[Opcode];
 842   unsigned short NumDefs = TID.getNumDefs();
 843   bool isUnary = isUnaryDP(TID.TSFlags);
 844   const TargetOperandInfo *OpInfo = TID.OpInfo;
 845   unsigned &OpIdx = NumOpsAdded;
 846
 847   OpIdx = 0;
 848
 849   // Disassemble register def if there is one.
 850   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 851     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 852                                                        decodeRd(insn))));
 853     ++OpIdx;
 854   }
 855
 856   // Now disassemble the src operands.
 857   if (OpIdx >= NumOps)
 858     return false;
 859
 860   // Special-case handling of BFC/BFI/SBFX/UBFX.
 861   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 862     MI.addOperand(MCOperand::CreateReg(0));
 863     if (Opcode == ARM::BFI) {
 864       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 865                                                          decodeRm(insn))));
 866       ++OpIdx;
 867     }
 868     uint32_t mask = 0;
 869     if (!getBFCInvMask(insn, mask))
 870       return false;
 871
 872     MI.addOperand(MCOperand::CreateImm(mask));
 873     OpIdx += 2;
 874     return true;
 875   }
 876   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
 877     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 878                                                        decodeRm(insn))));
 879     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
 880     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
 881     OpIdx += 3;
 882     return true;
 883   }
 884
 885   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
 886                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
 887
 888   // BinaryDP has an Rn operand.
 889   if (!isUnary) {
 890     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 891            "Reg operand expected");
 892     MI.addOperand(MCOperand::CreateReg(
 893                     getRegisterEnum(B, ARM::GPRRegClassID,
 894                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
 895     ++OpIdx;
 896   }
 897
 898   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
 899   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 900     MI.addOperand(MCOperand::CreateReg(0));
 901     ++OpIdx;
 902   }
 903
 904   // Now disassemble operand 2.
 905   if (OpIdx >= NumOps)
 906     return false;
 907
 908   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 909     // We have a reg/reg form.
 910     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
 911     // routed here as well.
 912     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
 913     MI.addOperand(MCOperand::CreateReg(
 914                     getRegisterEnum(B, ARM::GPRRegClassID,
 915                                     RmRn? decodeRn(insn) : decodeRm(insn))));
 916     ++OpIdx;
 917   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
 918     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
 919     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 920     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
 921     MI.addOperand(MCOperand::CreateImm(Imm16));
 922     ++OpIdx;
 923   } else {
 924     // We have a reg/imm form.
 925     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 926     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 927     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 928     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
 929     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 930     unsigned Imm = insn & 0xFF;
 931     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 932     ++OpIdx;
 933   }
 934
 935   return true;
 936 }
 937
 938 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 939     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 940
 941   const TargetInstrDesc &TID = ARMInsts[Opcode];
 942   unsigned short NumDefs = TID.getNumDefs();
 943   bool isUnary = isUnaryDP(TID.TSFlags);
 944   const TargetOperandInfo *OpInfo = TID.OpInfo;
 945   unsigned &OpIdx = NumOpsAdded;
 946
 947   OpIdx = 0;
 948
 949   // Disassemble register def if there is one.
 950   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 951     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 952                                                        decodeRd(insn))));
 953     ++OpIdx;
 954   }
 955
 956   // Disassemble the src operands.
 957   if (OpIdx >= NumOps)
 958     return false;
 959
 960   // BinaryDP has an Rn operand.
 961   if (!isUnary) {
 962     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 963            "Reg operand expected");
 964     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 965                                                        decodeRn(insn))));
 966     ++OpIdx;
 967   }
 968
 969   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
 970   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
 971     MI.addOperand(MCOperand::CreateReg(0));
 972     ++OpIdx;
 973   }
 974
 975   // Disassemble operand 2, which consists of three components.
 976   if (OpIdx + 2 >= NumOps)
 977     return false;
 978
 979   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
 980          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
 981          (OpInfo[OpIdx+2].RegClass < 0) &&
 982          "Expect 3 reg operands");
 983
 984   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
 985   unsigned Rs = slice(insn, 4, 4);
 986
 987   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 988                                                      decodeRm(insn))));
 989   if (Rs) {
 990     // Register-controlled shifts: [Rm, Rs, shift].
 991     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 992                                                        decodeRs(insn))));
 993     // Inst{6-5} encodes the shift opcode.
 994     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
 995     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
 996   } else {
 997     // Constant shifts: [Rm, reg0, shift_imm].
 998     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
 999     // Inst{6-5} encodes the shift opcode.
1000     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1001     // Inst{11-7} encodes the imm5 shift amount.
1002     unsigned ShImm = slice(insn, 11, 7);
1003
1004     // A8.4.1.  Possible rrx or shift amount of 32...
1005     getImmShiftSE(ShOp, ShImm);
1006     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1007   }
1008   OpIdx += 3;
1009
1010   return true;
1011 }
1012
1013 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1014     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1015
1016   const TargetInstrDesc &TID = ARMInsts[Opcode];
1017   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1018   const TargetOperandInfo *OpInfo = TID.OpInfo;
1019   if (!OpInfo) return false;
1020
1021   unsigned &OpIdx = NumOpsAdded;
1022
1023   OpIdx = 0;
1024
1025   assert(((!isStore && TID.getNumDefs() > 0) ||
1026           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1027          && "Invalid arguments");
1028
1029   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1030   if (isPrePost && isStore) {
1031     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1032            "Reg operand expected");
1033     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1034                                                        decodeRn(insn))));
1035     ++OpIdx;
1036   }
1037
1038   // Disassemble the dst/src operand.
1039   if (OpIdx >= NumOps)
1040     return false;
1041
1042   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1043          "Reg operand expected");
1044   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1045                                                      decodeRd(insn))));
1046   ++OpIdx;
1047
1048   // After dst of a pre- and post-indexed load is the address base writeback.
1049   if (isPrePost && !isStore) {
1050     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1051            "Reg operand expected");
1052     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1053                                                        decodeRn(insn))));
1054     ++OpIdx;
1055   }
1056
1057   // Disassemble the base operand.
1058   if (OpIdx >= NumOps)
1059     return false;
1060
1061   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1062          "Reg operand expected");
1063   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1064          && "Index mode or tied_to operand expected");
1065   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1066                                                      decodeRn(insn))));
1067   ++OpIdx;
1068
1069   // For reg/reg form, base reg is followed by +/- reg shop imm.
1070   // For immediate form, it is followed by +/- imm12.
1071   // See also ARMAddressingModes.h (Addressing Mode #2).
1072   if (OpIdx + 1 >= NumOps)
1073     return false;
1074
1075   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1076   if (getIBit(insn) == 0) {
1077     // For pre- and post-indexed case, add a reg0 operand (Addressing Mode #2).
1078     // Otherwise, skip the reg operand since for addrmode_imm12, Rn has already
1079     // been populated.
1080     if (isPrePost) {
1081       MI.addOperand(MCOperand::CreateReg(0));
1082       OpIdx += 1;
1083     }
1084
1085     // Disassemble the 12-bit immediate offset.
1086     unsigned Imm12 = slice(insn, 11, 0);
1087     unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift);
1088     MI.addOperand(MCOperand::CreateImm(Offset));
1089     OpIdx += 1;
1090   } else {
1091     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1092     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1093                                                        decodeRm(insn))));
1094     // Inst{6-5} encodes the shift opcode.
1095     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1096     // Inst{11-7} encodes the imm5 shift amount.
1097     unsigned ShImm = slice(insn, 11, 7);
1098
1099     // A8.4.1.  Possible rrx or shift amount of 32...
1100     getImmShiftSE(ShOp, ShImm);
1101     MI.addOperand(MCOperand::CreateImm(
1102                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
1103     OpIdx += 2;
1104   }
1105
1106   return true;
1107 }
1108
1109 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1110     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1111   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1112 }
1113
1114 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1115     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1116   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1117 }
1118
1119 static bool HasDualReg(unsigned Opcode) {
1120   switch (Opcode) {
1121   default:
1122     return false;
1123   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1124   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1125     return true;
1126   }
1127 }
1128
1129 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1130     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1131
1132   const TargetInstrDesc &TID = ARMInsts[Opcode];
1133   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1134   const TargetOperandInfo *OpInfo = TID.OpInfo;
1135   if (!OpInfo) return false;
1136
1137   unsigned &OpIdx = NumOpsAdded;
1138
1139   OpIdx = 0;
1140
1141   assert(((!isStore && TID.getNumDefs() > 0) ||
1142           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1143          && "Invalid arguments");
1144
1145   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1146   if (isPrePost && isStore) {
1147     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1148            "Reg operand expected");
1149     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1150                                                        decodeRn(insn))));
1151     ++OpIdx;
1152   }
1153
1154   bool DualReg = HasDualReg(Opcode);
1155
1156   // Disassemble the dst/src operand.
1157   if (OpIdx >= NumOps)
1158     return false;
1159
1160   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1161          "Reg operand expected");
1162   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1163                                                      decodeRd(insn))));
1164   ++OpIdx;
1165
1166   // Fill in LDRD and STRD's second operand, but only if it's offset mode OR we
1167   // have a pre-or-post-indexed store operation.
1168   if (DualReg && (!isPrePost || isStore)) {
1169     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1170                                                        decodeRd(insn) + 1)));
1171     ++OpIdx;
1172   }
1173
1174   // After dst of a pre- and post-indexed load is the address base writeback.
1175   if (isPrePost && !isStore) {
1176     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1177            "Reg operand expected");
1178     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1179                                                        decodeRn(insn))));
1180     ++OpIdx;
1181   }
1182
1183   // Disassemble the base operand.
1184   if (OpIdx >= NumOps)
1185     return false;
1186
1187   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1188          "Reg operand expected");
1189   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1190          && "Offset mode or tied_to operand expected");
1191   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1192                                                      decodeRn(insn))));
1193   ++OpIdx;
1194
1195   // For reg/reg form, base reg is followed by +/- reg.
1196   // For immediate form, it is followed by +/- imm8.
1197   // See also ARMAddressingModes.h (Addressing Mode #3).
1198   if (OpIdx + 1 >= NumOps)
1199     return false;
1200
1201   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1202          (OpInfo[OpIdx+1].RegClass < 0) &&
1203          "Expect 1 reg operand followed by 1 imm operand");
1204
1205   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1206   if (getAM3IBit(insn) == 1) {
1207     MI.addOperand(MCOperand::CreateReg(0));
1208
1209     // Disassemble the 8-bit immediate offset.
1210     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1211     unsigned Imm4L = insn & 0xF;
1212     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L);
1213     MI.addOperand(MCOperand::CreateImm(Offset));
1214   } else {
1215     // Disassemble the offset reg (Rm).
1216     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1217                                                        decodeRm(insn))));
1218     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0);
1219     MI.addOperand(MCOperand::CreateImm(Offset));
1220   }
1221   OpIdx += 2;
1222
1223   return true;
1224 }
1225
1226 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1227     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1228   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1229                                 B);
1230 }
1231
1232 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1233     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1234   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1235 }
1236
1237 // The algorithm for disassembly of LdStMulFrm is different from others because
1238 // it explicitly populates the two predicate operands after the base register.
1239 // After that, we need to populate the reglist with each affected register
1240 // encoded as an MCOperand.
1241 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1242     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1243
1244   assert(NumOps >= 4 && "LdStMulFrm expects NumOps >= 4");
1245   NumOpsAdded = 0;
1246
1247   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1248
1249   // Writeback to base, if necessary.
1250   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1251       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1252       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1253       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1254     MI.addOperand(MCOperand::CreateReg(Base));
1255     ++NumOpsAdded;
1256   }
1257
1258   // Add the base register operand.
1259   MI.addOperand(MCOperand::CreateReg(Base));
1260
1261   // Handling the two predicate operands before the reglist.
1262   int64_t CondVal = insn >> ARMII::CondShift;
1263   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1264   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1265
1266   NumOpsAdded += 3;
1267
1268   // Fill the variadic part of reglist.
1269   unsigned RegListBits = insn & ((1 << 16) - 1);
1270   for (unsigned i = 0; i < 16; ++i) {
1271     if ((RegListBits >> i) & 1) {
1272       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1273                                                          i)));
1274       ++NumOpsAdded;
1275     }
1276   }
1277
1278   return true;
1279 }
1280
1281 // LDREX, LDREXB, LDREXH: Rd Rn
1282 // LDREXD:                Rd Rd+1 Rn
1283 // STREX, STREXB, STREXH: Rd Rm Rn
1284 // STREXD:                Rd Rm Rm+1 Rn
1285 //
1286 // SWP, SWPB:             Rd Rm Rn
1287 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1288     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1289
1290   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1291   if (!OpInfo) return false;
1292
1293   unsigned &OpIdx = NumOpsAdded;
1294
1295   OpIdx = 0;
1296
1297   assert(NumOps >= 2
1298          && OpInfo[0].RegClass == ARM::GPRRegClassID
1299          && OpInfo[1].RegClass == ARM::GPRRegClassID
1300          && "Expect 2 reg operands");
1301
1302   bool isStore = slice(insn, 20, 20) == 0;
1303   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1304
1305   // Add the destination operand.
1306   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1307                                                      decodeRd(insn))));
1308   ++OpIdx;
1309
1310   // Store register Exclusive needs a source operand.
1311   if (isStore) {
1312     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1313                                                        decodeRm(insn))));
1314     ++OpIdx;
1315
1316     if (isDW) {
1317       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1318                                                          decodeRm(insn)+1)));
1319       ++OpIdx;
1320     }
1321   } else if (isDW) {
1322     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1323                                                        decodeRd(insn)+1)));
1324     ++OpIdx;
1325   }
1326
1327   // Finally add the pointer operand.
1328   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1329                                                      decodeRn(insn))));
1330   ++OpIdx;
1331
1332   return true;
1333 }
1334
1335 // Misc. Arithmetic Instructions.
1336 // CLZ: Rd Rm
1337 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1338 // RBIT, REV, REV16, REVSH: Rd Rm
1339 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1340     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1341
1342   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1343   unsigned &OpIdx = NumOpsAdded;
1344
1345   OpIdx = 0;
1346
1347   assert(NumOps >= 2
1348          && OpInfo[0].RegClass == ARM::GPRRegClassID
1349          && OpInfo[1].RegClass == ARM::GPRRegClassID
1350          && "Expect 2 reg operands");
1351
1352   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1353
1354   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1355                                                      decodeRd(insn))));
1356   ++OpIdx;
1357
1358   if (ThreeReg) {
1359     assert(NumOps >= 4 && "Expect >= 4 operands");
1360     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1361                                                        decodeRn(insn))));
1362     ++OpIdx;
1363   }
1364
1365   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1366                                                      decodeRm(insn))));
1367   ++OpIdx;
1368
1369   // If there is still an operand info left which is an immediate operand, add
1370   // an additional imm5 LSL/ASR operand.
1371   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1372       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1373     // Extract the 5-bit immediate field Inst{11-7}.
1374     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1375     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1376     if (Opcode == ARM::PKHBT)
1377       Opc = ARM_AM::lsl;
1378     else if (Opcode == ARM::PKHBT)
1379       Opc = ARM_AM::asr;
1380     getImmShiftSE(Opc, ShiftAmt);
1381     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1382     ++OpIdx;
1383   }
1384
1385   return true;
1386 }
1387
1388 /// DisassembleSatFrm - Disassemble saturate instructions:
1389 /// SSAT, SSAT16, USAT, and USAT16.
1390 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1391     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1392
1393   const TargetInstrDesc &TID = ARMInsts[Opcode];
1394   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1395
1396   // Disassemble register def.
1397   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1398                                                      decodeRd(insn))));
1399
1400   unsigned Pos = slice(insn, 20, 16);
1401   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1402     Pos += 1;
1403   MI.addOperand(MCOperand::CreateImm(Pos));
1404
1405   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1406                                                      decodeRm(insn))));
1407
1408   if (NumOpsAdded == 4) {
1409     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1410     // Inst{11-7} encodes the imm5 shift amount.
1411     unsigned ShAmt = slice(insn, 11, 7);
1412     if (ShAmt == 0) {
1413       // A8.6.183.  Possible ASR shift amount of 32...
1414       if (Opc == ARM_AM::asr)
1415         ShAmt = 32;
1416       else
1417         Opc = ARM_AM::no_shift;
1418     }
1419     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1420   }
1421   return true;
1422 }
1423
1424 // Extend instructions.
1425 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1426 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1427 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1428 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1429     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1430
1431   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1432   unsigned &OpIdx = NumOpsAdded;
1433
1434   OpIdx = 0;
1435
1436   assert(NumOps >= 2
1437          && OpInfo[0].RegClass == ARM::GPRRegClassID
1438          && OpInfo[1].RegClass == ARM::GPRRegClassID
1439          && "Expect 2 reg operands");
1440
1441   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1442
1443   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1444                                                      decodeRd(insn))));
1445   ++OpIdx;
1446
1447   if (ThreeReg) {
1448     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1449                                                        decodeRn(insn))));
1450     ++OpIdx;
1451   }
1452
1453   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1454                                                      decodeRm(insn))));
1455   ++OpIdx;
1456
1457   // If there is still an operand info left which is an immediate operand, add
1458   // an additional rotate immediate operand.
1459   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1460       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1461     // Extract the 2-bit rotate field Inst{11-10}.
1462     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1463     // Rotation by 8, 16, or 24 bits.
1464     MI.addOperand(MCOperand::CreateImm(rot << 3));
1465     ++OpIdx;
1466   }
1467
1468   return true;
1469 }
1470
1471 /////////////////////////////////////
1472 //                                 //
1473 //    Utility Functions For VFP    //
1474 //                                 //
1475 /////////////////////////////////////
1476
1477 // Extract/Decode Dd/Sd:
1478 //
1479 // SP => d = UInt(Vd:D)
1480 // DP => d = UInt(D:Vd)
1481 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1482   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1483                  : (decodeRd(insn) | getDBit(insn) << 4);
1484 }
1485
1486 // Extract/Decode Dn/Sn:
1487 //
1488 // SP => n = UInt(Vn:N)
1489 // DP => n = UInt(N:Vn)
1490 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1491   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1492                  : (decodeRn(insn) | getNBit(insn) << 4);
1493 }
1494
1495 // Extract/Decode Dm/Sm:
1496 //
1497 // SP => m = UInt(Vm:M)
1498 // DP => m = UInt(M:Vm)
1499 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1500   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1501                  : (decodeRm(insn) | getMBit(insn) << 4);
1502 }
1503
1504 // A7.5.1
1505 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1506   assert(N == 32 || N == 64);
1507
1508   uint64_t Result;
1509   unsigned bit6 = slice(byte, 6, 6);
1510   if (N == 32) {
1511     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1512     if (bit6)
1513       Result |= 0x1f << 25;
1514     else
1515       Result |= 0x1 << 30;
1516   } else {
1517     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1518              (uint64_t)slice(byte, 5, 0) << 48;
1519     if (bit6)
1520       Result |= 0xffULL << 54;
1521     else
1522       Result |= 0x1ULL << 62;
1523   }
1524   return APInt(N, Result);
1525 }
1526
1527 // VFP Unary Format Instructions:
1528 //
1529 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1530 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1531 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1532 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1533     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1534
1535   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1536
1537   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1538   unsigned &OpIdx = NumOpsAdded;
1539
1540   OpIdx = 0;
1541
1542   unsigned RegClass = OpInfo[OpIdx].RegClass;
1543   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1544          "Reg operand expected");
1545   bool isSP = (RegClass == ARM::SPRRegClassID);
1546
1547   MI.addOperand(MCOperand::CreateReg(
1548                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1549   ++OpIdx;
1550
1551   // Early return for compare with zero instructions.
1552   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1553       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1554     return true;
1555
1556   RegClass = OpInfo[OpIdx].RegClass;
1557   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1558          "Reg operand expected");
1559   isSP = (RegClass == ARM::SPRRegClassID);
1560
1561   MI.addOperand(MCOperand::CreateReg(
1562                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1563   ++OpIdx;
1564
1565   return true;
1566 }
1567
1568 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1569 // Some of them have operand constraints which tie the first operand in the
1570 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1571 // tied_to operand is simply skipped.
1572 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1573     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1574
1575   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1576
1577   const TargetInstrDesc &TID = ARMInsts[Opcode];
1578   const TargetOperandInfo *OpInfo = TID.OpInfo;
1579   unsigned &OpIdx = NumOpsAdded;
1580
1581   OpIdx = 0;
1582
1583   unsigned RegClass = OpInfo[OpIdx].RegClass;
1584   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1585          "Reg operand expected");
1586   bool isSP = (RegClass == ARM::SPRRegClassID);
1587
1588   MI.addOperand(MCOperand::CreateReg(
1589                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1590   ++OpIdx;
1591
1592   // Skip tied_to operand constraint.
1593   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1594     assert(NumOps >= 4 && "Expect >=4 operands");
1595     MI.addOperand(MCOperand::CreateReg(0));
1596     ++OpIdx;
1597   }
1598
1599   MI.addOperand(MCOperand::CreateReg(
1600                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1601   ++OpIdx;
1602
1603   MI.addOperand(MCOperand::CreateReg(
1604                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1605   ++OpIdx;
1606
1607   return true;
1608 }
1609
1610 // A8.6.295 vcvt (floating-point <-> integer)
1611 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1612 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1613 //
1614 // A8.6.297 vcvt (floating-point and fixed-point)
1615 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1616 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1617     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1618
1619   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1620
1621   const TargetInstrDesc &TID = ARMInsts[Opcode];
1622   const TargetOperandInfo *OpInfo = TID.OpInfo;
1623   if (!OpInfo) return false;
1624
1625   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1626   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1627   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1628
1629   if (fixed_point) {
1630     // A8.6.297
1631     assert(NumOps >= 3 && "Expect >= 3 operands");
1632     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1633     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1634     MI.addOperand(MCOperand::CreateReg(
1635                     getRegisterEnum(B, RegClassID,
1636                                     decodeVFPRd(insn, SP))));
1637
1638     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1639            "Tied to operand expected");
1640     MI.addOperand(MI.getOperand(0));
1641
1642     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1643            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1644     MI.addOperand(MCOperand::CreateImm(fbits));
1645
1646     NumOpsAdded = 3;
1647   } else {
1648     // A8.6.295
1649     // The Rd (destination) and Rm (source) bits have different interpretations
1650     // depending on their single-precisonness.
1651     unsigned d, m;
1652     if (slice(insn, 18, 18) == 1) { // to_integer operation
1653       d = decodeVFPRd(insn, true /* Is Single Precision */);
1654       MI.addOperand(MCOperand::CreateReg(
1655                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1656       m = decodeVFPRm(insn, SP);
1657       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1658     } else {
1659       d = decodeVFPRd(insn, SP);
1660       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1661       m = decodeVFPRm(insn, true /* Is Single Precision */);
1662       MI.addOperand(MCOperand::CreateReg(
1663                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1664     }
1665     NumOpsAdded = 2;
1666   }
1667
1668   return true;
1669 }
1670
1671 // VMOVRS - A8.6.330
1672 // Rt => Rd; Sn => UInt(Vn:N)
1673 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1674     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1675
1676   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1677
1678   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1679                                                      decodeRd(insn))));
1680   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1681                                                      decodeVFPRn(insn, true))));
1682   NumOpsAdded = 2;
1683   return true;
1684 }
1685
1686 // VMOVRRD - A8.6.332
1687 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1688 //
1689 // VMOVRRS - A8.6.331
1690 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1691 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1692     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1693
1694   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1695
1696   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1697   unsigned &OpIdx = NumOpsAdded;
1698
1699   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1700                                                      decodeRd(insn))));
1701   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1702                                                      decodeRn(insn))));
1703   OpIdx = 2;
1704
1705   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1706     unsigned Sm = decodeVFPRm(insn, true);
1707     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1708                                                        Sm)));
1709     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1710                                                        Sm+1)));
1711     OpIdx += 2;
1712   } else {
1713     MI.addOperand(MCOperand::CreateReg(
1714                     getRegisterEnum(B, ARM::DPRRegClassID,
1715                                     decodeVFPRm(insn, false))));
1716     ++OpIdx;
1717   }
1718   return true;
1719 }
1720
1721 // VMOVSR - A8.6.330
1722 // Rt => Rd; Sn => UInt(Vn:N)
1723 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1724     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1725
1726   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1727
1728   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1729                                                      decodeVFPRn(insn, true))));
1730   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1731                                                      decodeRd(insn))));
1732   NumOpsAdded = 2;
1733   return true;
1734 }
1735
1736 // VMOVDRR - A8.6.332
1737 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1738 //
1739 // VMOVRRS - A8.6.331
1740 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1741 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1742     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1743
1744   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
1745
1746   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1747   unsigned &OpIdx = NumOpsAdded;
1748
1749   OpIdx = 0;
1750
1751   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1752     unsigned Sm = decodeVFPRm(insn, true);
1753     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1754                                                        Sm)));
1755     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1756                                                        Sm+1)));
1757     OpIdx += 2;
1758   } else {
1759     MI.addOperand(MCOperand::CreateReg(
1760                     getRegisterEnum(B, ARM::DPRRegClassID,
1761                                     decodeVFPRm(insn, false))));
1762     ++OpIdx;
1763   }
1764
1765   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1766                                                      decodeRd(insn))));
1767   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1768                                                      decodeRn(insn))));
1769   OpIdx += 2;
1770   return true;
1771 }
1772
1773 // VFP Load/Store Instructions.
1774 // VLDRD, VLDRS, VSTRD, VSTRS
1775 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1776     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1777
1778   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
1779
1780   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
1781   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1782
1783   // Extract Dd/Sd for operand 0.
1784   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1785
1786   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
1787
1788   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1789   MI.addOperand(MCOperand::CreateReg(Base));
1790
1791   // Next comes the AM5 Opcode.
1792   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1793   unsigned char Imm8 = insn & 0xFF;
1794   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
1795
1796   NumOpsAdded = 3;
1797
1798   return true;
1799 }
1800
1801 // VFP Load/Store Multiple Instructions.
1802 // We have an optional write back reg, the base, and two predicate operands.
1803 // It is then followed by a reglist of either DPR(s) or SPR(s).
1804 //
1805 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
1806 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1807     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1808
1809   assert(NumOps >= 4 && "VFPLdStMulFrm expects NumOps >= 4");
1810
1811   unsigned &OpIdx = NumOpsAdded;
1812
1813   OpIdx = 0;
1814
1815   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1816
1817   // Writeback to base, if necessary.
1818   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
1819       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
1820       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
1821       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
1822     MI.addOperand(MCOperand::CreateReg(Base));
1823     ++OpIdx;
1824   }
1825
1826   MI.addOperand(MCOperand::CreateReg(Base));
1827
1828   // Handling the two predicate operands before the reglist.
1829   int64_t CondVal = insn >> ARMII::CondShift;
1830   MI.addOperand(MCOperand::CreateImm(CondVal == 0xF ? 0xE : CondVal));
1831   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1832
1833   OpIdx += 3;
1834
1835   bool isSPVFP = (Opcode == ARM::VLDMSIA     || Opcode == ARM::VLDMSDB     ||
1836                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
1837                   Opcode == ARM::VSTMSIA     || Opcode == ARM::VSTMSDB     ||
1838                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
1839   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1840
1841   // Extract Dd/Sd.
1842   unsigned RegD = decodeVFPRd(insn, isSPVFP);
1843
1844   // Fill the variadic part of reglist.
1845   unsigned char Imm8 = insn & 0xFF;
1846   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
1847
1848   // Apply some sanity checks before proceeding.
1849   if (Regs == 0 || (RegD + Regs) > 32 || (!isSPVFP && Regs > 16))
1850     return false;
1851
1852   for (unsigned i = 0; i < Regs; ++i) {
1853     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
1854                                                        RegD + i)));
1855     ++OpIdx;
1856   }
1857
1858   return true;
1859 }
1860
1861 // Misc. VFP Instructions.
1862 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
1863 // FCONSTD (DPR and a VFPf64Imm operand)
1864 // FCONSTS (SPR and a VFPf32Imm operand)
1865 // VMRS/VMSR (GPR operand)
1866 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1867     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1868
1869   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1870   unsigned &OpIdx = NumOpsAdded;
1871
1872   OpIdx = 0;
1873
1874   if (Opcode == ARM::FMSTAT)
1875     return true;
1876
1877   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
1878
1879   unsigned RegEnum = 0;
1880   switch (OpInfo[0].RegClass) {
1881   case ARM::DPRRegClassID:
1882     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
1883     break;
1884   case ARM::SPRRegClassID:
1885     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
1886     break;
1887   case ARM::GPRRegClassID:
1888     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
1889     break;
1890   default:
1891     assert(0 && "Invalid reg class id");
1892     return false;
1893   }
1894
1895   MI.addOperand(MCOperand::CreateReg(RegEnum));
1896   ++OpIdx;
1897
1898   // Extract/decode the f64/f32 immediate.
1899   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1900         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1901     // The asm syntax specifies the floating point value, not the 8-bit literal.
1902     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
1903                              Opcode == ARM::FCONSTD ? 64 : 32);
1904     APFloat immFP = APFloat(immRaw, true);
1905     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
1906       immFP.convertToFloat();
1907     MI.addOperand(MCOperand::CreateFPImm(imm));
1908
1909     ++OpIdx;
1910   }
1911
1912   return true;
1913 }
1914
1915 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
1916 #include "ThumbDisassemblerCore.h"
1917
1918 /////////////////////////////////////////////////////
1919 //                                                 //
1920 //     Utility Functions For ARM Advanced SIMD     //
1921 //                                                 //
1922 /////////////////////////////////////////////////////
1923
1924 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
1925 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
1926
1927 // A7.3 Register encoding
1928
1929 // Extract/Decode NEON D/Vd:
1930 //
1931 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
1932 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
1933 // handling it in the getRegisterEnum() utility function.
1934 // D = Inst{22}, Vd = Inst{15-12}
1935 static unsigned decodeNEONRd(uint32_t insn) {
1936   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
1937     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
1938 }
1939
1940 // Extract/Decode NEON N/Vn:
1941 //
1942 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
1943 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
1944 // handling it in the getRegisterEnum() utility function.
1945 // N = Inst{7}, Vn = Inst{19-16}
1946 static unsigned decodeNEONRn(uint32_t insn) {
1947   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
1948     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
1949 }
1950
1951 // Extract/Decode NEON M/Vm:
1952 //
1953 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
1954 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
1955 // handling it in the getRegisterEnum() utility function.
1956 // M = Inst{5}, Vm = Inst{3-0}
1957 static unsigned decodeNEONRm(uint32_t insn) {
1958   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
1959     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
1960 }
1961
1962 namespace {
1963 enum ElemSize {
1964   ESizeNA = 0,
1965   ESize8 = 8,
1966   ESize16 = 16,
1967   ESize32 = 32,
1968   ESize64 = 64
1969 };
1970 } // End of unnamed namespace
1971
1972 // size        field -> Inst{11-10}
1973 // index_align field -> Inst{7-4}
1974 //
1975 // The Lane Index interpretation depends on the Data Size:
1976 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
1977 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
1978 //   32 (encoded as size = 0b10) -> Index = index_align[3]
1979 //
1980 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
1981 static unsigned decodeLaneIndex(uint32_t insn) {
1982   unsigned size = insn >> 10 & 3;
1983   assert((size == 0 || size == 1 || size == 2) &&
1984          "Encoding error: size should be either 0, 1, or 2");
1985
1986   unsigned index_align = insn >> 4 & 0xF;
1987   return (index_align >> 1) >> size;
1988 }
1989
1990 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
1991 // op = Inst{5}, cmode = Inst{11-8}
1992 // i = Inst{24} (ARM architecture)
1993 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
1994 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
1995 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
1996   unsigned char op = (insn >> 5) & 1;
1997   unsigned char cmode = (insn >> 8) & 0xF;
1998   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
1999                        ((insn >> 16) & 7) << 4 |
2000                        (insn & 0xF);
2001   return (op << 12) | (cmode << 8) | Imm8;
2002 }
2003
2004 // A8.6.339 VMUL, VMULL (by scalar)
2005 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2006 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2007 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2008   switch (esize) {
2009   case ESize16:
2010     return insn & 7;
2011   case ESize32:
2012     return insn & 0xF;
2013   default:
2014     assert(0 && "Unreachable code!");
2015     return 0;
2016   }
2017 }
2018
2019 // A8.6.339 VMUL, VMULL (by scalar)
2020 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2021 // ESize32 => index = Inst{5}   (M)       D0-D15
2022 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2023   switch (esize) {
2024   case ESize16:
2025     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2026   case ESize32:
2027     return (insn >> 5) & 1;
2028   default:
2029     assert(0 && "Unreachable code!");
2030     return 0;
2031   }
2032 }
2033
2034 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2035 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2036 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2037   return 64 - ((insn >> 16) & 0x3F);
2038 }
2039
2040 // A8.6.302 VDUP (scalar)
2041 // ESize8  => index = Inst{19-17}
2042 // ESize16 => index = Inst{19-18}
2043 // ESize32 => index = Inst{19}
2044 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2045   switch (esize) {
2046   case ESize8:
2047     return (insn >> 17) & 7;
2048   case ESize16:
2049     return (insn >> 18) & 3;
2050   case ESize32:
2051     return (insn >> 19) & 1;
2052   default:
2053     assert(0 && "Unspecified element size!");
2054     return 0;
2055   }
2056 }
2057
2058 // A8.6.328 VMOV (ARM core register to scalar)
2059 // A8.6.329 VMOV (scalar to ARM core register)
2060 // ESize8  => index = Inst{21:6-5}
2061 // ESize16 => index = Inst{21:6}
2062 // ESize32 => index = Inst{21}
2063 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2064   switch (esize) {
2065   case ESize8:
2066     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2067   case ESize16:
2068     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2069   case ESize32:
2070     return ((insn >> 21) & 1);
2071   default:
2072     assert(0 && "Unspecified element size!");
2073     return 0;
2074   }
2075 }
2076
2077 // Imm6 = Inst{21-16}, L = Inst{7}
2078 //
2079 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2080 // case L:imm6 of
2081 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2082 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2083 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2084 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2085 //
2086 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2087 // case L:imm6 of
2088 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2089 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2090 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2091 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2092 //
2093 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2094   ElemSize esize = ESizeNA;
2095   unsigned L = (insn >> 7) & 1;
2096   unsigned imm6 = (insn >> 16) & 0x3F;
2097   if (L == 0) {
2098     if (imm6 >> 3 == 1)
2099       esize = ESize8;
2100     else if (imm6 >> 4 == 1)
2101       esize = ESize16;
2102     else if (imm6 >> 5 == 1)
2103       esize = ESize32;
2104     else
2105       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2106   } else
2107     esize = ESize64;
2108
2109   if (LeftShift)
2110     return esize == ESize64 ? imm6 : (imm6 - esize);
2111   else
2112     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2113 }
2114
2115 // A8.6.305 VEXT
2116 // Imm4 = Inst{11-8}
2117 static unsigned decodeN3VImm(uint32_t insn) {
2118   return (insn >> 8) & 0xF;
2119 }
2120
2121 // VLD*
2122 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2123 // VLD*LN*
2124 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2125 // VST*
2126 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2127 // VST*LN*
2128 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2129 //
2130 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2131 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2132     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2133     BO B) {
2134
2135   const TargetInstrDesc &TID = ARMInsts[Opcode];
2136   const TargetOperandInfo *OpInfo = TID.OpInfo;
2137
2138   // At least one DPR register plus addressing mode #6.
2139   assert(NumOps >= 3 && "Expect >= 3 operands");
2140
2141   unsigned &OpIdx = NumOpsAdded;
2142
2143   OpIdx = 0;
2144
2145   // We have homogeneous NEON registers for Load/Store.
2146   unsigned RegClass = 0;
2147
2148   // Double-spaced registers have increments of 2.
2149   unsigned Inc = DblSpaced ? 2 : 1;
2150
2151   unsigned Rn = decodeRn(insn);
2152   unsigned Rm = decodeRm(insn);
2153   unsigned Rd = decodeNEONRd(insn);
2154
2155   // A7.7.1 Advanced SIMD addressing mode.
2156   bool WB = Rm != 15;
2157
2158   // LLVM Addressing Mode #6.
2159   unsigned RmEnum = 0;
2160   if (WB && Rm != 13)
2161     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2162
2163   if (Store) {
2164     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2165     // then possible lane index.
2166     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2167            "Reg operand expected");
2168
2169     if (WB) {
2170       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2171                                                          Rn)));
2172       ++OpIdx;
2173     }
2174
2175     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2176            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2177     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2178                                                        Rn)));
2179     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2180     OpIdx += 2;
2181
2182     if (WB) {
2183       MI.addOperand(MCOperand::CreateReg(RmEnum));
2184       ++OpIdx;
2185     }
2186
2187     assert(OpIdx < NumOps &&
2188            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2189             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2190            "Reg operand expected");
2191
2192     RegClass = OpInfo[OpIdx].RegClass;
2193     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2194       MI.addOperand(MCOperand::CreateReg(
2195                       getRegisterEnum(B, RegClass, Rd)));
2196       Rd += Inc;
2197       ++OpIdx;
2198     }
2199
2200     // Handle possible lane index.
2201     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2202         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2203       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2204       ++OpIdx;
2205     }
2206
2207   } else {
2208     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2209     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2210     RegClass = OpInfo[0].RegClass;
2211
2212     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2213       MI.addOperand(MCOperand::CreateReg(
2214                       getRegisterEnum(B, RegClass, Rd)));
2215       Rd += Inc;
2216       ++OpIdx;
2217     }
2218
2219     if (WB) {
2220       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2221                                                          Rn)));
2222       ++OpIdx;
2223     }
2224
2225     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2226            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2227     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2228                                                        Rn)));
2229     MI.addOperand(MCOperand::CreateImm(0)); // Alignment ignored?
2230     OpIdx += 2;
2231
2232     if (WB) {
2233       MI.addOperand(MCOperand::CreateReg(RmEnum));
2234       ++OpIdx;
2235     }
2236
2237     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2238       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2239              "Tied to operand expected");
2240       MI.addOperand(MCOperand::CreateReg(0));
2241       ++OpIdx;
2242     }
2243
2244     // Handle possible lane index.
2245     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2246         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2247       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2248       ++OpIdx;
2249     }
2250   }
2251
2252   // Accessing registers past the end of the NEON register file is not
2253   // defined.
2254   if (Rd > 32)
2255     return false;
2256
2257   return true;
2258 }
2259
2260 // A7.7
2261 // If L (Inst{21}) == 0, store instructions.
2262 // Find out about double-spaced-ness of the Opcode and pass it on to
2263 // DisassembleNLdSt0().
2264 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2265     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2266
2267   const StringRef Name = ARMInsts[Opcode].Name;
2268   bool DblSpaced = false;
2269
2270   if (Name.find("LN") != std::string::npos) {
2271     // To one lane instructions.
2272     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2273
2274     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2275     if (Name.endswith("16") || Name.endswith("16_UPD"))
2276       DblSpaced = slice(insn, 5, 5) == 1;
2277
2278     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2279     if (Name.endswith("32") || Name.endswith("32_UPD"))
2280       DblSpaced = slice(insn, 6, 6) == 1;
2281
2282   } else {
2283     // Multiple n-element structures with type encoded as Inst{11-8}.
2284     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2285
2286     // n == 2 && type == 0b1001 -> DblSpaced = true
2287     if (Name.startswith("VST2") || Name.startswith("VLD2"))
2288       DblSpaced = slice(insn, 11, 8) == 9;
2289
2290     // n == 3 && type == 0b0101 -> DblSpaced = true
2291     if (Name.startswith("VST3") || Name.startswith("VLD3"))
2292       DblSpaced = slice(insn, 11, 8) == 5;
2293
2294     // n == 4 && type == 0b0001 -> DblSpaced = true
2295     if (Name.startswith("VST4") || Name.startswith("VLD4"))
2296       DblSpaced = slice(insn, 11, 8) == 1;
2297
2298   }
2299   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2300                            slice(insn, 21, 21) == 0, DblSpaced, B);
2301 }
2302
2303 // VMOV (immediate)
2304 //   Qd/Dd imm
2305 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2306     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2307
2308   const TargetInstrDesc &TID = ARMInsts[Opcode];
2309   const TargetOperandInfo *OpInfo = TID.OpInfo;
2310
2311   assert(NumOps >= 2 &&
2312          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2313           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2314          (OpInfo[1].RegClass < 0) &&
2315          "Expect 1 reg operand followed by 1 imm operand");
2316
2317   // Qd/Dd = Inst{22:15-12} => NEON Rd
2318   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2319                                                      decodeNEONRd(insn))));
2320
2321   ElemSize esize = ESizeNA;
2322   switch (Opcode) {
2323   case ARM::VMOVv8i8:
2324   case ARM::VMOVv16i8:
2325     esize = ESize8;
2326     break;
2327   case ARM::VMOVv4i16:
2328   case ARM::VMOVv8i16:
2329   case ARM::VMVNv4i16:
2330   case ARM::VMVNv8i16:
2331     esize = ESize16;
2332     break;
2333   case ARM::VMOVv2i32:
2334   case ARM::VMOVv4i32:
2335   case ARM::VMVNv2i32:
2336   case ARM::VMVNv4i32:
2337     esize = ESize32;
2338     break;
2339   case ARM::VMOVv1i64:
2340   case ARM::VMOVv2i64:
2341     esize = ESize64;
2342     break;
2343   default:
2344     assert(0 && "Unreachable code!");
2345     return false;
2346   }
2347
2348   // One register and a modified immediate value.
2349   // Add the imm operand.
2350   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2351
2352   NumOpsAdded = 2;
2353   return true;
2354 }
2355
2356 namespace {
2357 enum N2VFlag {
2358   N2V_None,
2359   N2V_VectorDupLane,
2360   N2V_VectorConvert_Between_Float_Fixed
2361 };
2362 } // End of unnamed namespace
2363
2364 // Vector Convert [between floating-point and fixed-point]
2365 //   Qd/Dd Qm/Dm [fbits]
2366 //
2367 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2368 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2369 //   Qd/Dd Dm index
2370 //
2371 // Vector Move Long:
2372 //   Qd Dm
2373 //
2374 // Vector Move Narrow:
2375 //   Dd Qm
2376 //
2377 // Others
2378 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2379     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2380
2381   const TargetInstrDesc &TID = ARMInsts[Opc];
2382   const TargetOperandInfo *OpInfo = TID.OpInfo;
2383
2384   assert(NumOps >= 2 &&
2385          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2386           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2387          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2388           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2389          "Expect >= 2 operands and first 2 as reg operands");
2390
2391   unsigned &OpIdx = NumOpsAdded;
2392
2393   OpIdx = 0;
2394
2395   ElemSize esize = ESizeNA;
2396   if (Flag == N2V_VectorDupLane) {
2397     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2398     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2399            "Unexpected Opcode");
2400     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2401        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2402                                                            : ESize32);
2403   }
2404
2405   // Qd/Dd = Inst{22:15-12} => NEON Rd
2406   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2407                                                      decodeNEONRd(insn))));
2408   ++OpIdx;
2409
2410   // VPADAL...
2411   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2412     // TIED_TO operand.
2413     MI.addOperand(MCOperand::CreateReg(0));
2414     ++OpIdx;
2415   }
2416
2417   // Dm = Inst{5:3-0} => NEON Rm
2418   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2419                                                      decodeNEONRm(insn))));
2420   ++OpIdx;
2421
2422   // VZIP and others have two TIED_TO reg operands.
2423   int Idx;
2424   while (OpIdx < NumOps &&
2425          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2426     // Add TIED_TO operand.
2427     MI.addOperand(MI.getOperand(Idx));
2428     ++OpIdx;
2429   }
2430
2431   // Add the imm operand, if required.
2432   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2433       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2434
2435     unsigned imm = 0xFFFFFFFF;
2436
2437     if (Flag == N2V_VectorDupLane)
2438       imm = decodeNVLaneDupIndex(insn, esize);
2439     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2440       imm = decodeVCVTFractionBits(insn);
2441
2442     assert(imm != 0xFFFFFFFF && "Internal error");
2443     MI.addOperand(MCOperand::CreateImm(imm));
2444     ++OpIdx;
2445   }
2446
2447   return true;
2448 }
2449
2450 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2451     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2452
2453   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2454                                 N2V_None, B);
2455 }
2456 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2457     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2458
2459   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2460                                 N2V_VectorConvert_Between_Float_Fixed, B);
2461 }
2462 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2463     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2464
2465   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2466                                 N2V_VectorDupLane, B);
2467 }
2468
2469 // Vector Shift [Accumulate] Instructions.
2470 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2471 //
2472 // Vector Shift Left Long (with maximum shift count) Instructions.
2473 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2474 //
2475 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2476     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2477
2478   const TargetInstrDesc &TID = ARMInsts[Opcode];
2479   const TargetOperandInfo *OpInfo = TID.OpInfo;
2480
2481   assert(NumOps >= 3 &&
2482          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2483           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2484          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2485           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2486          "Expect >= 3 operands and first 2 as reg operands");
2487
2488   unsigned &OpIdx = NumOpsAdded;
2489
2490   OpIdx = 0;
2491
2492   // Qd/Dd = Inst{22:15-12} => NEON Rd
2493   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2494                                                      decodeNEONRd(insn))));
2495   ++OpIdx;
2496
2497   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2498     // TIED_TO operand.
2499     MI.addOperand(MCOperand::CreateReg(0));
2500     ++OpIdx;
2501   }
2502
2503   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2504           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2505          "Reg operand expected");
2506
2507   // Qm/Dm = Inst{5:3-0} => NEON Rm
2508   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2509                                                      decodeNEONRm(insn))));
2510   ++OpIdx;
2511
2512   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2513
2514   // Add the imm operand.
2515
2516   // VSHLL has maximum shift count as the imm, inferred from its size.
2517   unsigned Imm;
2518   switch (Opcode) {
2519   default:
2520     Imm = decodeNVSAmt(insn, LeftShift);
2521     break;
2522   case ARM::VSHLLi8:
2523     Imm = 8;
2524     break;
2525   case ARM::VSHLLi16:
2526     Imm = 16;
2527     break;
2528   case ARM::VSHLLi32:
2529     Imm = 32;
2530     break;
2531   }
2532   MI.addOperand(MCOperand::CreateImm(Imm));
2533   ++OpIdx;
2534
2535   return true;
2536 }
2537
2538 // Left shift instructions.
2539 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2540     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2541
2542   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2543                                  B);
2544 }
2545 // Right shift instructions have different shift amount interpretation.
2546 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2547     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2548
2549   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2550                                  B);
2551 }
2552
2553 namespace {
2554 enum N3VFlag {
2555   N3V_None,
2556   N3V_VectorExtract,
2557   N3V_VectorShift,
2558   N3V_Multiply_By_Scalar
2559 };
2560 } // End of unnamed namespace
2561
2562 // NEON Three Register Instructions with Optional Immediate Operand
2563 //
2564 // Vector Extract Instructions.
2565 // Qd/Dd Qn/Dn Qm/Dm imm4
2566 //
2567 // Vector Shift (Register) Instructions.
2568 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
2569 //
2570 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
2571 // Qd/Dd Qn/Dn RestrictedDm index
2572 //
2573 // Others
2574 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
2575     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
2576
2577   const TargetInstrDesc &TID = ARMInsts[Opcode];
2578   const TargetOperandInfo *OpInfo = TID.OpInfo;
2579
2580   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
2581   assert(NumOps >= 3 &&
2582          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2583           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2584          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2585           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2586          "Expect >= 3 operands and first 2 as reg operands");
2587
2588   unsigned &OpIdx = NumOpsAdded;
2589
2590   OpIdx = 0;
2591
2592   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
2593   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
2594   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
2595   ElemSize esize = ESizeNA;
2596   if (Flag == N3V_Multiply_By_Scalar) {
2597     unsigned size = (insn >> 20) & 3;
2598     if (size == 1) esize = ESize16;
2599     if (size == 2) esize = ESize32;
2600     assert (esize == ESize16 || esize == ESize32);
2601   }
2602
2603   // Qd/Dd = Inst{22:15-12} => NEON Rd
2604   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2605                                                      decodeNEONRd(insn))));
2606   ++OpIdx;
2607
2608   // VABA, VABAL, VBSLd, VBSLq, ...
2609   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2610     // TIED_TO operand.
2611     MI.addOperand(MCOperand::CreateReg(0));
2612     ++OpIdx;
2613   }
2614
2615   // Dn = Inst{7:19-16} => NEON Rn
2616   // or
2617   // Dm = Inst{5:3-0} => NEON Rm
2618   MI.addOperand(MCOperand::CreateReg(
2619                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2620                                   VdVnVm ? decodeNEONRn(insn)
2621                                          : decodeNEONRm(insn))));
2622   ++OpIdx;
2623
2624   // Special case handling for VMOVDneon and VMOVQ because they are marked as
2625   // N3RegFrm.
2626   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
2627     return true;
2628
2629   // Dm = Inst{5:3-0} => NEON Rm
2630   // or
2631   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
2632   // or
2633   // Dn = Inst{7:19-16} => NEON Rn
2634   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
2635                                         : decodeNEONRm(insn))
2636                       : decodeNEONRn(insn);
2637
2638   MI.addOperand(MCOperand::CreateReg(
2639                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
2640   ++OpIdx;
2641
2642   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2643       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2644     // Add the imm operand.
2645     unsigned Imm = 0;
2646     if (IsImm4)
2647       Imm = decodeN3VImm(insn);
2648     else if (IsDmRestricted)
2649       Imm = decodeRestrictedDmIndex(insn, esize);
2650     else {
2651       assert(0 && "Internal error: unreachable code!");
2652       return false;
2653     }
2654
2655     MI.addOperand(MCOperand::CreateImm(Imm));
2656     ++OpIdx;
2657   }
2658
2659   return true;
2660 }
2661
2662 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2663     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2664
2665   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2666                                   N3V_None, B);
2667 }
2668 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
2669     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2670
2671   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2672                                   N3V_VectorShift, B);
2673 }
2674 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
2675     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2676
2677   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2678                                   N3V_VectorExtract, B);
2679 }
2680 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
2681     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2682
2683   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
2684                                   N3V_Multiply_By_Scalar, B);
2685 }
2686
2687 // Vector Table Lookup
2688 //
2689 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
2690 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
2691 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
2692 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
2693 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2694     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2695
2696   const TargetInstrDesc &TID = ARMInsts[Opcode];
2697   const TargetOperandInfo *OpInfo = TID.OpInfo;
2698   if (!OpInfo) return false;
2699
2700   assert(NumOps >= 3 &&
2701          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2702          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2703          OpInfo[2].RegClass == ARM::DPRRegClassID &&
2704          "Expect >= 3 operands and first 3 as reg operands");
2705
2706   unsigned &OpIdx = NumOpsAdded;
2707
2708   OpIdx = 0;
2709
2710   unsigned Rn = decodeNEONRn(insn);
2711
2712   // {Dn} encoded as len = 0b00
2713   // {Dn Dn+1} encoded as len = 0b01
2714   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
2715   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
2716   unsigned Len = slice(insn, 9, 8) + 1;
2717
2718   // Dd (the destination vector)
2719   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2720                                                      decodeNEONRd(insn))));
2721   ++OpIdx;
2722
2723   // Process tied_to operand constraint.
2724   int Idx;
2725   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2726     MI.addOperand(MI.getOperand(Idx));
2727     ++OpIdx;
2728   }
2729
2730   // Do the <list> now.
2731   for (unsigned i = 0; i < Len; ++i) {
2732     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2733            "Reg operand expected");
2734     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2735                                                        Rn + i)));
2736     ++OpIdx;
2737   }
2738
2739   // Dm (the index vector)
2740   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
2741          "Reg operand (index vector) expected");
2742   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2743                                                      decodeNEONRm(insn))));
2744   ++OpIdx;
2745
2746   return true;
2747 }
2748
2749 // Vector Get Lane (move scalar to ARM core register) Instructions.
2750 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
2751 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2752     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2753
2754   const TargetInstrDesc &TID = ARMInsts[Opcode];
2755   const TargetOperandInfo *OpInfo = TID.OpInfo;
2756   if (!OpInfo) return false;
2757
2758   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2759          OpInfo[0].RegClass == ARM::GPRRegClassID &&
2760          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2761          OpInfo[2].RegClass < 0 &&
2762          "Expect >= 3 operands with one dst operand");
2763
2764   ElemSize esize =
2765     Opcode == ARM::VGETLNi32 ? ESize32
2766       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
2767                                                                 : ESize32);
2768
2769   // Rt = Inst{15-12} => ARM Rd
2770   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2771                                                      decodeRd(insn))));
2772
2773   // Dn = Inst{7:19-16} => NEON Rn
2774   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2775                                                      decodeNEONRn(insn))));
2776
2777   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2778
2779   NumOpsAdded = 3;
2780   return true;
2781 }
2782
2783 // Vector Set Lane (move ARM core register to scalar) Instructions.
2784 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
2785 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2786     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2787
2788   const TargetInstrDesc &TID = ARMInsts[Opcode];
2789   const TargetOperandInfo *OpInfo = TID.OpInfo;
2790   if (!OpInfo) return false;
2791
2792   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
2793          OpInfo[0].RegClass == ARM::DPRRegClassID &&
2794          OpInfo[1].RegClass == ARM::DPRRegClassID &&
2795          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
2796          OpInfo[2].RegClass == ARM::GPRRegClassID &&
2797          OpInfo[3].RegClass < 0 &&
2798          "Expect >= 3 operands with one dst operand");
2799
2800   ElemSize esize =
2801     Opcode == ARM::VSETLNi8 ? ESize8
2802                             : (Opcode == ARM::VSETLNi16 ? ESize16
2803                                                         : ESize32);
2804
2805   // Dd = Inst{7:19-16} => NEON Rn
2806   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
2807                                                      decodeNEONRn(insn))));
2808
2809   // TIED_TO operand.
2810   MI.addOperand(MCOperand::CreateReg(0));
2811
2812   // Rt = Inst{15-12} => ARM Rd
2813   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2814                                                      decodeRd(insn))));
2815
2816   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
2817
2818   NumOpsAdded = 4;
2819   return true;
2820 }
2821
2822 // Vector Duplicate Instructions (from ARM core register to all elements).
2823 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
2824 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2825     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2826
2827   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2828
2829   assert(NumOps >= 2 &&
2830          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2831           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2832          OpInfo[1].RegClass == ARM::GPRRegClassID &&
2833          "Expect >= 2 operands and first 2 as reg operand");
2834
2835   unsigned RegClass = OpInfo[0].RegClass;
2836
2837   // Qd/Dd = Inst{7:19-16} => NEON Rn
2838   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
2839                                                      decodeNEONRn(insn))));
2840
2841   // Rt = Inst{15-12} => ARM Rd
2842   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2843                                                      decodeRd(insn))));
2844
2845   NumOpsAdded = 2;
2846   return true;
2847 }
2848
2849 // A8.6.41 DMB
2850 // A8.6.42 DSB
2851 // A8.6.49 ISB
2852 static inline bool MemBarrierInstr(uint32_t insn) {
2853   unsigned op7_4 = slice(insn, 7, 4);
2854   if (slice(insn, 31, 8) == 0xf57ff0 && (op7_4 >= 4 && op7_4 <= 6))
2855     return true;
2856
2857   return false;
2858 }
2859
2860 static inline bool PreLoadOpcode(unsigned Opcode) {
2861   switch(Opcode) {
2862   case ARM::PLDi12:  case ARM::PLDrs:
2863   case ARM::PLDWi12: case ARM::PLDWrs:
2864   case ARM::PLIi12:  case ARM::PLIrs:
2865     return true;
2866   default:
2867     return false;
2868   }
2869 }
2870
2871 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2872     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2873
2874   // Preload Data/Instruction requires either 2 or 3 operands.
2875   // PLDi, PLDWi, PLIi:                addrmode_imm12
2876   // PLDr[a|m], PLDWr[a|m], PLIr[a|m]: ldst_so_reg
2877
2878   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2879                                                      decodeRn(insn))));
2880
2881   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
2882       || Opcode == ARM::PLIi12) {
2883     unsigned Imm12 = slice(insn, 11, 0);
2884     bool Negative = getUBit(insn) == 0;
2885     // -0 is represented specially. All other values are as normal.
2886     if (Imm12 == 0 && Negative)
2887       Imm12 = INT32_MIN;
2888     MI.addOperand(MCOperand::CreateImm(Imm12));
2889     NumOpsAdded = 2;
2890   } else {
2891     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2892                                                        decodeRm(insn))));
2893
2894     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2895
2896     // Inst{6-5} encodes the shift opcode.
2897     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
2898     // Inst{11-7} encodes the imm5 shift amount.
2899     unsigned ShImm = slice(insn, 11, 7);
2900
2901     // A8.4.1.  Possible rrx or shift amount of 32...
2902     getImmShiftSE(ShOp, ShImm);
2903     MI.addOperand(MCOperand::CreateImm(
2904                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
2905     NumOpsAdded = 3;
2906   }
2907
2908   return true;
2909 }
2910
2911 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2912     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2913
2914   if (MemBarrierInstr(insn)) {
2915     // DMBsy, DSBsy, and ISBsy instructions have zero operand and are taken care
2916     // of within the generic ARMBasicMCBuilder::BuildIt() method.
2917     //
2918     // Inst{3-0} encodes the memory barrier option for the variants.
2919     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2920     NumOpsAdded = 1;
2921     return true;
2922   }
2923
2924   switch (Opcode) {
2925   case ARM::CLREX:
2926   case ARM::NOP:
2927   case ARM::TRAP:
2928   case ARM::YIELD:
2929   case ARM::WFE:
2930   case ARM::WFI:
2931   case ARM::SEV:
2932     return true;
2933   default:
2934     break;
2935   }
2936
2937   if (Opcode == ARM::SETEND) {
2938     NumOpsAdded = 1;
2939     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
2940     return true;
2941   }
2942
2943   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
2944   // opcodes which match the same real instruction. This is needed since there's
2945   // no current handling of optional arguments. Fix here when a better handling
2946   // of optional arguments is implemented.
2947   if (Opcode == ARM::CPS3p) {
2948     // Let's reject impossible imod values by returning false.
2949     // AsmPrinter cannot handle imod=0b00, plus (imod=0b00,M=1,iflags!=0) is an
2950     // invalid combination, so we just check for imod=0b00 here.
2951     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
2952       return false;
2953     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
2954     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
2955     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
2956     NumOpsAdded = 3;
2957     return true;
2958   }
2959   if (Opcode == ARM::CPS2p) {
2960     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
2961     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
2962     NumOpsAdded = 2;
2963     return true;
2964   }
2965   if (Opcode == ARM::CPS1p) {
2966     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
2967     NumOpsAdded = 1;
2968     return true;
2969   }
2970
2971   // DBG has its option specified in Inst{3-0}.
2972   if (Opcode == ARM::DBG) {
2973     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
2974     NumOpsAdded = 1;
2975     return true;
2976   }
2977
2978   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
2979   if (Opcode == ARM::BKPT) {
2980     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
2981                                        slice(insn, 3, 0)));
2982     NumOpsAdded = 1;
2983     return true;
2984   }
2985
2986   if (PreLoadOpcode(Opcode))
2987     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
2988
2989   assert(0 && "Unexpected misc instruction!");
2990   return false;
2991 }
2992
2993 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
2994 /// We divide the disassembly task into different categories, with each one
2995 /// corresponding to a specific instruction encoding format.  There could be
2996 /// exceptions when handling a specific format, and that is why the Opcode is
2997 /// also present in the function prototype.
2998 static const DisassembleFP FuncPtrs[] = {
2999   &DisassemblePseudo,
3000   &DisassembleMulFrm,
3001   &DisassembleBrFrm,
3002   &DisassembleBrMiscFrm,
3003   &DisassembleDPFrm,
3004   &DisassembleDPSoRegFrm,
3005   &DisassembleLdFrm,
3006   &DisassembleStFrm,
3007   &DisassembleLdMiscFrm,
3008   &DisassembleStMiscFrm,
3009   &DisassembleLdStMulFrm,
3010   &DisassembleLdStExFrm,
3011   &DisassembleArithMiscFrm,
3012   &DisassembleSatFrm,
3013   &DisassembleExtFrm,
3014   &DisassembleVFPUnaryFrm,
3015   &DisassembleVFPBinaryFrm,
3016   &DisassembleVFPConv1Frm,
3017   &DisassembleVFPConv2Frm,
3018   &DisassembleVFPConv3Frm,
3019   &DisassembleVFPConv4Frm,
3020   &DisassembleVFPConv5Frm,
3021   &DisassembleVFPLdStFrm,
3022   &DisassembleVFPLdStMulFrm,
3023   &DisassembleVFPMiscFrm,
3024   &DisassembleThumbFrm,
3025   &DisassembleMiscFrm,
3026   &DisassembleNGetLnFrm,
3027   &DisassembleNSetLnFrm,
3028   &DisassembleNDupFrm,
3029
3030   // VLD and VST (including one lane) Instructions.
3031   &DisassembleNLdSt,
3032
3033   // A7.4.6 One register and a modified immediate value
3034   // 1-Register Instructions with imm.
3035   // LLVM only defines VMOVv instructions.
3036   &DisassembleN1RegModImmFrm,
3037
3038   // 2-Register Instructions with no imm.
3039   &DisassembleN2RegFrm,
3040
3041   // 2-Register Instructions with imm (vector convert float/fixed point).
3042   &DisassembleNVCVTFrm,
3043
3044   // 2-Register Instructions with imm (vector dup lane).
3045   &DisassembleNVecDupLnFrm,
3046
3047   // Vector Shift Left Instructions.
3048   &DisassembleN2RegVecShLFrm,
3049
3050   // Vector Shift Righ Instructions, which has different interpretation of the
3051   // shift amount from the imm6 field.
3052   &DisassembleN2RegVecShRFrm,
3053
3054   // 3-Register Data-Processing Instructions.
3055   &DisassembleN3RegFrm,
3056
3057   // Vector Shift (Register) Instructions.
3058   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3059   &DisassembleN3RegVecShFrm,
3060
3061   // Vector Extract Instructions.
3062   &DisassembleNVecExtractFrm,
3063
3064   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3065   // By Scalar Instructions.
3066   &DisassembleNVecMulScalarFrm,
3067
3068   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3069   // values in a table and generate a new vector.
3070   &DisassembleNVTBLFrm,
3071
3072   NULL
3073 };
3074
3075 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3076 /// The general idea is to set the Opcode for the MCInst, followed by adding
3077 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3078 /// to the Format-specific disassemble function for disassembly, followed by
3079 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3080 /// which follow the Dst/Src Operands.
3081 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3082   // Stage 1 sets the Opcode.
3083   MI.setOpcode(Opcode);
3084   // If the number of operands is zero, we're done!
3085   if (NumOps == 0)
3086     return true;
3087
3088   // Stage 2 calls the format-specific disassemble function to build the operand
3089   // list.
3090   if (Disasm == NULL)
3091     return false;
3092   unsigned NumOpsAdded = 0;
3093   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3094
3095   if (!OK || this->Err != 0) return false;
3096   if (NumOpsAdded >= NumOps)
3097     return true;
3098
3099   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3100   // FIXME: Should this be done selectively?
3101   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3102 }
3103
3104 // A8.3 Conditional execution
3105 // A8.3.1 Pseudocode details of conditional execution
3106 // Condition bits '111x' indicate the instruction is always executed.
3107 static uint32_t CondCode(uint32_t CondField) {
3108   if (CondField == 0xF)
3109     return ARMCC::AL;
3110   return CondField;
3111 }
3112
3113 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3114 /// of some Thumb instructions which come before the reglist operands.  It
3115 /// returns true if the two predicate operands have been processed.
3116 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3117     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3118
3119   assert(NumOpsRemaining > 0 && "Invalid argument");
3120
3121   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3122   unsigned Idx = MI.getNumOperands();
3123
3124   // First, we check whether this instr specifies the PredicateOperand through
3125   // a pair of TargetOperandInfos with isPredicate() property.
3126   if (NumOpsRemaining >= 2 &&
3127       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3128       OpInfo[Idx].RegClass < 0 &&
3129       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3130   {
3131     // If we are inside an IT block, get the IT condition bits maintained via
3132     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3133     // See also A2.5.2.
3134     if (InITBlock())
3135       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3136     else
3137       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3138     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3139     return true;
3140   }
3141
3142   return false;
3143 }
3144
3145 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3146 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3147 /// constituents.
3148 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3149     uint32_t insn, unsigned short NumOpsRemaining) {
3150
3151   assert(NumOpsRemaining > 0 && "Invalid argument");
3152
3153   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3154   const std::string &Name = ARMInsts[Opcode].Name;
3155   unsigned Idx = MI.getNumOperands();
3156
3157   // First, we check whether this instr specifies the PredicateOperand through
3158   // a pair of TargetOperandInfos with isPredicate() property.
3159   if (NumOpsRemaining >= 2 &&
3160       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3161       OpInfo[Idx].RegClass < 0 &&
3162       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3163   {
3164     // If we are inside an IT block, get the IT condition bits maintained via
3165     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3166     // See also A2.5.2.
3167     if (InITBlock())
3168       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3169     else {
3170       if (Name.length() > 1 && Name[0] == 't') {
3171         // Thumb conditional branch instructions have their cond field embedded,
3172         // like ARM.
3173         //
3174         // A8.6.16 B
3175         if (Name == "t2Bcc")
3176           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 25, 22))));
3177         else if (Name == "tBcc")
3178           MI.addOperand(MCOperand::CreateImm(CondCode(slice(insn, 11, 8))));
3179         else
3180           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3181       } else {
3182         // ARM instructions get their condition field from Inst{31-28}.
3183         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3184       }
3185     }
3186     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3187     Idx += 2;
3188     NumOpsRemaining -= 2;
3189   }
3190
3191   if (NumOpsRemaining == 0)
3192     return true;
3193
3194   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3195   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3196     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3197     --NumOpsRemaining;
3198   }
3199
3200   if (NumOpsRemaining == 0)
3201     return true;
3202   else
3203     return false;
3204 }
3205
3206 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3207 /// after BuildIt is finished.
3208 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3209     uint32_t insn) {
3210
3211   if (!SP) return Status;
3212
3213   if (Opcode == ARM::t2IT)
3214     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3215   else if (InITBlock())
3216     SP->UpdateIT();
3217
3218   return Status;
3219 }
3220
3221 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3222 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3223                                      unsigned short num)
3224   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3225   unsigned Idx = (unsigned)format;
3226   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3227   Disasm = FuncPtrs[Idx];
3228 }
3229
3230 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3231 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3232 /// Return NULL if it fails to create/return a proper builder.  API clients
3233 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3234 /// performed by the API clients to improve performance.
3235 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3236   // For "Unknown format", fail by returning a NULL pointer.
3237   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3238     DEBUG(errs() << "Unknown format\n");
3239     return 0;
3240   }
3241
3242   return new ARMBasicMCBuilder(Opcode, Format,
3243                                ARMInsts[Opcode].getNumOperands());
3244 }