lib/Target/ARM/Disassembler/ARMDisassemblerCore.cpp

   1 //===- ARMDisassemblerCore.cpp - ARM disassembler helpers -------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file is part of the ARM Disassembler.
  11 // It contains code to represent the core concepts of Builder and DisassembleFP
  12 // to solve the problem of disassembling an ARM instr.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 #define DEBUG_TYPE "arm-disassembler"
  17
  18 #include "ARMDisassemblerCore.h"
  19 #include "ARMAddressingModes.h"
  20 #include "ARMMCExpr.h"
  21 #include "llvm/Support/Debug.h"
  22 #include "llvm/Support/raw_ostream.h"
  23
  24 //#define DEBUG(X) do { X; } while (0)
  25
  26 /// ARMGenInstrInfo.inc - ARMGenInstrInfo.inc contains the static const
  27 /// TargetInstrDesc ARMInsts[] definition and the TargetOperandInfo[]'s
  28 /// describing the operand info for each ARMInsts[i].
  29 ///
  30 /// Together with an instruction's encoding format, we can take advantage of the
  31 /// NumOperands and the OpInfo fields of the target instruction description in
  32 /// the quest to build out the MCOperand list for an MCInst.
  33 ///
  34 /// The general guideline is that with a known format, the number of dst and src
  35 /// operands are well-known.  The dst is built first, followed by the src
  36 /// operand(s).  The operands not yet used at this point are for the Implicit
  37 /// Uses and Defs by this instr.  For the Uses part, the pred:$p operand is
  38 /// defined with two components:
  39 ///
  40 /// def pred { // Operand PredicateOperand
  41 ///   ValueType Type = OtherVT;
  42 ///   string PrintMethod = "printPredicateOperand";
  43 ///   string AsmOperandLowerMethod = ?;
  44 ///   dag MIOperandInfo = (ops i32imm, CCR);
  45 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  46 ///   dag DefaultOps = (ops (i32 14), (i32 zero_reg));
  47 /// }
  48 ///
  49 /// which is manifested by the TargetOperandInfo[] of:
  50 ///
  51 /// { 0, 0|(1<<TOI::Predicate), 0 },
  52 /// { ARM::CCRRegClassID, 0|(1<<TOI::Predicate), 0 }
  53 ///
  54 /// So the first predicate MCOperand corresponds to the immediate part of the
  55 /// ARM condition field (Inst{31-28}), and the second predicate MCOperand
  56 /// corresponds to a register kind of ARM::CPSR.
  57 ///
  58 /// For the Defs part, in the simple case of only cc_out:$s, we have:
  59 ///
  60 /// def cc_out { // Operand OptionalDefOperand
  61 ///   ValueType Type = OtherVT;
  62 ///   string PrintMethod = "printSBitModifierOperand";
  63 ///   string AsmOperandLowerMethod = ?;
  64 ///   dag MIOperandInfo = (ops CCR);
  65 ///   AsmOperandClass ParserMatchClass = ImmAsmOperand;
  66 ///   dag DefaultOps = (ops (i32 zero_reg));
  67 /// }
  68 ///
  69 /// which is manifested by the one TargetOperandInfo of:
  70 ///
  71 /// { ARM::CCRRegClassID, 0|(1<<TOI::OptionalDef), 0 }
  72 ///
  73 /// And this maps to one MCOperand with the regsiter kind of ARM::CPSR.
  74 #include "ARMGenInstrInfo.inc"
  75
  76 using namespace llvm;
  77
  78 const char *ARMUtils::OpcodeName(unsigned Opcode) {
  79   return ARMInsts[Opcode].Name;
  80 }
  81
  82 // Return the register enum Based on RegClass and the raw register number.
  83 // FIXME: Auto-gened?
  84 static unsigned
  85 getRegisterEnum(BO B, unsigned RegClassID, unsigned RawRegister) {
  86   if (RegClassID == ARM::rGPRRegClassID) {
  87     // Check for The register numbers 13 and 15 that are not permitted for many
  88     // Thumb register specifiers.
  89     if (RawRegister == 13 || RawRegister == 15) {
  90       B->SetErr(-1);
  91       return 0;
  92     }
  93     // For this purpose, we can treat rGPR as if it were GPR.
  94     RegClassID = ARM::GPRRegClassID;
  95   }
  96
  97   // See also decodeNEONRd(), decodeNEONRn(), decodeNEONRm().
  98   // A7.3 register encoding
  99   //     Qd -> bit[12] == 0
 100   //     Qn -> bit[16] == 0
 101   //     Qm -> bit[0]  == 0
 102   //
 103   // If one of these bits is 1, the instruction is UNDEFINED.
 104   if (RegClassID == ARM::QPRRegClassID && slice(RawRegister, 0, 0) == 1) {
 105     B->SetErr(-1);
 106     return 0;
 107   }
 108   unsigned RegNum =
 109     RegClassID == ARM::QPRRegClassID ? RawRegister >> 1 : RawRegister;
 110
 111   switch (RegNum) {
 112   default:
 113     break;
 114   case 0:
 115     switch (RegClassID) {
 116     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R0;
 117     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 118     case ARM::DPR_VFP2RegClassID:
 119       return ARM::D0;
 120     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 121     case ARM::QPR_VFP2RegClassID:
 122       return ARM::Q0;
 123     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S0;
 124     }
 125     break;
 126   case 1:
 127     switch (RegClassID) {
 128     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R1;
 129     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 130     case ARM::DPR_VFP2RegClassID:
 131       return ARM::D1;
 132     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 133     case ARM::QPR_VFP2RegClassID:
 134       return ARM::Q1;
 135     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S1;
 136     }
 137     break;
 138   case 2:
 139     switch (RegClassID) {
 140     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R2;
 141     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 142     case ARM::DPR_VFP2RegClassID:
 143       return ARM::D2;
 144     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 145     case ARM::QPR_VFP2RegClassID:
 146       return ARM::Q2;
 147     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S2;
 148     }
 149     break;
 150   case 3:
 151     switch (RegClassID) {
 152     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R3;
 153     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 154     case ARM::DPR_VFP2RegClassID:
 155       return ARM::D3;
 156     case ARM::QPRRegClassID: case ARM::QPR_8RegClassID:
 157     case ARM::QPR_VFP2RegClassID:
 158       return ARM::Q3;
 159     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S3;
 160     }
 161     break;
 162   case 4:
 163     switch (RegClassID) {
 164     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R4;
 165     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 166     case ARM::DPR_VFP2RegClassID:
 167       return ARM::D4;
 168     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q4;
 169     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S4;
 170     }
 171     break;
 172   case 5:
 173     switch (RegClassID) {
 174     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R5;
 175     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 176     case ARM::DPR_VFP2RegClassID:
 177       return ARM::D5;
 178     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q5;
 179     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S5;
 180     }
 181     break;
 182   case 6:
 183     switch (RegClassID) {
 184     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R6;
 185     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 186     case ARM::DPR_VFP2RegClassID:
 187       return ARM::D6;
 188     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q6;
 189     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S6;
 190     }
 191     break;
 192   case 7:
 193     switch (RegClassID) {
 194     case ARM::GPRRegClassID: case ARM::tGPRRegClassID: return ARM::R7;
 195     case ARM::DPRRegClassID: case ARM::DPR_8RegClassID:
 196     case ARM::DPR_VFP2RegClassID:
 197       return ARM::D7;
 198     case ARM::QPRRegClassID: case ARM::QPR_VFP2RegClassID: return ARM::Q7;
 199     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S7;
 200     }
 201     break;
 202   case 8:
 203     switch (RegClassID) {
 204     case ARM::GPRRegClassID: return ARM::R8;
 205     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D8;
 206     case ARM::QPRRegClassID: return ARM::Q8;
 207     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S8;
 208     }
 209     break;
 210   case 9:
 211     switch (RegClassID) {
 212     case ARM::GPRRegClassID: return ARM::R9;
 213     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D9;
 214     case ARM::QPRRegClassID: return ARM::Q9;
 215     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S9;
 216     }
 217     break;
 218   case 10:
 219     switch (RegClassID) {
 220     case ARM::GPRRegClassID: return ARM::R10;
 221     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D10;
 222     case ARM::QPRRegClassID: return ARM::Q10;
 223     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S10;
 224     }
 225     break;
 226   case 11:
 227     switch (RegClassID) {
 228     case ARM::GPRRegClassID: return ARM::R11;
 229     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D11;
 230     case ARM::QPRRegClassID: return ARM::Q11;
 231     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S11;
 232     }
 233     break;
 234   case 12:
 235     switch (RegClassID) {
 236     case ARM::GPRRegClassID: return ARM::R12;
 237     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D12;
 238     case ARM::QPRRegClassID: return ARM::Q12;
 239     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S12;
 240     }
 241     break;
 242   case 13:
 243     switch (RegClassID) {
 244     case ARM::GPRRegClassID: return ARM::SP;
 245     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D13;
 246     case ARM::QPRRegClassID: return ARM::Q13;
 247     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S13;
 248     }
 249     break;
 250   case 14:
 251     switch (RegClassID) {
 252     case ARM::GPRRegClassID: return ARM::LR;
 253     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D14;
 254     case ARM::QPRRegClassID: return ARM::Q14;
 255     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S14;
 256     }
 257     break;
 258   case 15:
 259     switch (RegClassID) {
 260     case ARM::GPRRegClassID: return ARM::PC;
 261     case ARM::DPRRegClassID: case ARM::DPR_VFP2RegClassID: return ARM::D15;
 262     case ARM::QPRRegClassID: return ARM::Q15;
 263     case ARM::SPRRegClassID: case ARM::SPR_8RegClassID: return ARM::S15;
 264     }
 265     break;
 266   case 16:
 267     switch (RegClassID) {
 268     case ARM::DPRRegClassID: return ARM::D16;
 269     case ARM::SPRRegClassID: return ARM::S16;
 270     }
 271     break;
 272   case 17:
 273     switch (RegClassID) {
 274     case ARM::DPRRegClassID: return ARM::D17;
 275     case ARM::SPRRegClassID: return ARM::S17;
 276     }
 277     break;
 278   case 18:
 279     switch (RegClassID) {
 280     case ARM::DPRRegClassID: return ARM::D18;
 281     case ARM::SPRRegClassID: return ARM::S18;
 282     }
 283     break;
 284   case 19:
 285     switch (RegClassID) {
 286     case ARM::DPRRegClassID: return ARM::D19;
 287     case ARM::SPRRegClassID: return ARM::S19;
 288     }
 289     break;
 290   case 20:
 291     switch (RegClassID) {
 292     case ARM::DPRRegClassID: return ARM::D20;
 293     case ARM::SPRRegClassID: return ARM::S20;
 294     }
 295     break;
 296   case 21:
 297     switch (RegClassID) {
 298     case ARM::DPRRegClassID: return ARM::D21;
 299     case ARM::SPRRegClassID: return ARM::S21;
 300     }
 301     break;
 302   case 22:
 303     switch (RegClassID) {
 304     case ARM::DPRRegClassID: return ARM::D22;
 305     case ARM::SPRRegClassID: return ARM::S22;
 306     }
 307     break;
 308   case 23:
 309     switch (RegClassID) {
 310     case ARM::DPRRegClassID: return ARM::D23;
 311     case ARM::SPRRegClassID: return ARM::S23;
 312     }
 313     break;
 314   case 24:
 315     switch (RegClassID) {
 316     case ARM::DPRRegClassID: return ARM::D24;
 317     case ARM::SPRRegClassID: return ARM::S24;
 318     }
 319     break;
 320   case 25:
 321     switch (RegClassID) {
 322     case ARM::DPRRegClassID: return ARM::D25;
 323     case ARM::SPRRegClassID: return ARM::S25;
 324     }
 325     break;
 326   case 26:
 327     switch (RegClassID) {
 328     case ARM::DPRRegClassID: return ARM::D26;
 329     case ARM::SPRRegClassID: return ARM::S26;
 330     }
 331     break;
 332   case 27:
 333     switch (RegClassID) {
 334     case ARM::DPRRegClassID: return ARM::D27;
 335     case ARM::SPRRegClassID: return ARM::S27;
 336     }
 337     break;
 338   case 28:
 339     switch (RegClassID) {
 340     case ARM::DPRRegClassID: return ARM::D28;
 341     case ARM::SPRRegClassID: return ARM::S28;
 342     }
 343     break;
 344   case 29:
 345     switch (RegClassID) {
 346     case ARM::DPRRegClassID: return ARM::D29;
 347     case ARM::SPRRegClassID: return ARM::S29;
 348     }
 349     break;
 350   case 30:
 351     switch (RegClassID) {
 352     case ARM::DPRRegClassID: return ARM::D30;
 353     case ARM::SPRRegClassID: return ARM::S30;
 354     }
 355     break;
 356   case 31:
 357     switch (RegClassID) {
 358     case ARM::DPRRegClassID: return ARM::D31;
 359     case ARM::SPRRegClassID: return ARM::S31;
 360     }
 361     break;
 362   }
 363   DEBUG(errs() << "Invalid (RegClassID, RawRegister) combination\n");
 364   // Encoding error.  Mark the builder with error code != 0.
 365   B->SetErr(-1);
 366   return 0;
 367 }
 368
 369 ///////////////////////////////
 370 //                           //
 371 //     Utility Functions     //
 372 //                           //
 373 ///////////////////////////////
 374
 375 // Extract/Decode Rd: Inst{15-12}.
 376 static inline unsigned decodeRd(uint32_t insn) {
 377   return (insn >> ARMII::RegRdShift) & ARMII::GPRRegMask;
 378 }
 379
 380 // Extract/Decode Rn: Inst{19-16}.
 381 static inline unsigned decodeRn(uint32_t insn) {
 382   return (insn >> ARMII::RegRnShift) & ARMII::GPRRegMask;
 383 }
 384
 385 // Extract/Decode Rm: Inst{3-0}.
 386 static inline unsigned decodeRm(uint32_t insn) {
 387   return (insn & ARMII::GPRRegMask);
 388 }
 389
 390 // Extract/Decode Rs: Inst{11-8}.
 391 static inline unsigned decodeRs(uint32_t insn) {
 392   return (insn >> ARMII::RegRsShift) & ARMII::GPRRegMask;
 393 }
 394
 395 static inline unsigned getCondField(uint32_t insn) {
 396   return (insn >> ARMII::CondShift);
 397 }
 398
 399 static inline unsigned getIBit(uint32_t insn) {
 400   return (insn >> ARMII::I_BitShift) & 1;
 401 }
 402
 403 static inline unsigned getAM3IBit(uint32_t insn) {
 404   return (insn >> ARMII::AM3_I_BitShift) & 1;
 405 }
 406
 407 static inline unsigned getPBit(uint32_t insn) {
 408   return (insn >> ARMII::P_BitShift) & 1;
 409 }
 410
 411 static inline unsigned getUBit(uint32_t insn) {
 412   return (insn >> ARMII::U_BitShift) & 1;
 413 }
 414
 415 static inline unsigned getPUBits(uint32_t insn) {
 416   return (insn >> ARMII::U_BitShift) & 3;
 417 }
 418
 419 static inline unsigned getSBit(uint32_t insn) {
 420   return (insn >> ARMII::S_BitShift) & 1;
 421 }
 422
 423 static inline unsigned getWBit(uint32_t insn) {
 424   return (insn >> ARMII::W_BitShift) & 1;
 425 }
 426
 427 static inline unsigned getDBit(uint32_t insn) {
 428   return (insn >> ARMII::D_BitShift) & 1;
 429 }
 430
 431 static inline unsigned getNBit(uint32_t insn) {
 432   return (insn >> ARMII::N_BitShift) & 1;
 433 }
 434
 435 static inline unsigned getMBit(uint32_t insn) {
 436   return (insn >> ARMII::M_BitShift) & 1;
 437 }
 438
 439 // See A8.4 Shifts applied to a register.
 440 //     A8.4.2 Register controlled shifts.
 441 //
 442 // getShiftOpcForBits - getShiftOpcForBits translates from the ARM encoding bits
 443 // into llvm enums for shift opcode.  The API clients should pass in the value
 444 // encoded with two bits, so the assert stays to signal a wrong API usage.
 445 //
 446 // A8-12: DecodeRegShift()
 447 static inline ARM_AM::ShiftOpc getShiftOpcForBits(unsigned bits) {
 448   switch (bits) {
 449   default: assert(0 && "No such value"); return ARM_AM::no_shift;
 450   case 0:  return ARM_AM::lsl;
 451   case 1:  return ARM_AM::lsr;
 452   case 2:  return ARM_AM::asr;
 453   case 3:  return ARM_AM::ror;
 454   }
 455 }
 456
 457 // See A8.4 Shifts applied to a register.
 458 //     A8.4.1 Constant shifts.
 459 //
 460 // getImmShiftSE - getImmShiftSE translates from the raw ShiftOpc and raw Imm5
 461 // encodings into the intended ShiftOpc and shift amount.
 462 //
 463 // A8-11: DecodeImmShift()
 464 static inline void getImmShiftSE(ARM_AM::ShiftOpc &ShOp, unsigned &ShImm) {
 465   if (ShImm != 0)
 466     return;
 467   switch (ShOp) {
 468   case ARM_AM::no_shift:
 469   case ARM_AM::rrx:
 470     break;
 471   case ARM_AM::lsl:
 472     ShOp = ARM_AM::no_shift;
 473     break;
 474   case ARM_AM::lsr:
 475   case ARM_AM::asr:
 476     ShImm = 32;
 477     break;
 478   case ARM_AM::ror:
 479     ShOp = ARM_AM::rrx;
 480     break;
 481   }
 482 }
 483
 484 // getAMSubModeForBits - getAMSubModeForBits translates from the ARM encoding
 485 // bits Inst{24-23} (P(24) and U(23)) into llvm enums for AMSubMode.  The API
 486 // clients should pass in the value encoded with two bits, so the assert stays
 487 // to signal a wrong API usage.
 488 static inline ARM_AM::AMSubMode getAMSubModeForBits(unsigned bits) {
 489   switch (bits) {
 490   default: assert(0 && "No such value"); return ARM_AM::bad_am_submode;
 491   case 1:  return ARM_AM::ia;   // P=0 U=1
 492   case 3:  return ARM_AM::ib;   // P=1 U=1
 493   case 0:  return ARM_AM::da;   // P=0 U=0
 494   case 2:  return ARM_AM::db;   // P=1 U=0
 495   }
 496 }
 497
 498 ////////////////////////////////////////////
 499 //                                        //
 500 //    Disassemble function definitions    //
 501 //                                        //
 502 ////////////////////////////////////////////
 503
 504 /// There is a separate Disassemble*Frm function entry for disassembly of an ARM
 505 /// instr into a list of MCOperands in the appropriate order, with possible dst,
 506 /// followed by possible src(s).
 507 ///
 508 /// The processing of the predicate, and the 'S' modifier bit, if MI modifies
 509 /// the CPSR, is factored into ARMBasicMCBuilder's method named
 510 /// TryPredicateAndSBitModifier.
 511
 512 static bool DisassemblePseudo(MCInst &MI, unsigned Opcode, uint32_t insn,
 513     unsigned short NumOps, unsigned &NumOpsAdded, BO) {
 514
 515   assert(0 && "Unexpected pseudo instruction!");
 516   return false;
 517 }
 518
 519 // A8.6.94 MLA
 520 // if d == 15 || n == 15 || m == 15 || a == 15 then UNPREDICTABLE;
 521 //
 522 // A8.6.105 MUL
 523 // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 524 //
 525 // A8.6.246 UMULL
 526 // if dLo == 15 || dHi == 15 || n == 15 || m == 15 then UNPREDICTABLE;
 527 // if dHi == dLo then UNPREDICTABLE;
 528 static bool BadRegsMulFrm(unsigned Opcode, uint32_t insn) {
 529   unsigned R19_16 = slice(insn, 19, 16);
 530   unsigned R15_12 = slice(insn, 15, 12);
 531   unsigned R11_8  = slice(insn, 11, 8);
 532   unsigned R3_0   = slice(insn, 3, 0);
 533   switch (Opcode) {
 534   default:
 535     // Did we miss an opcode?
 536     DEBUG(errs() << "BadRegsMulFrm: unexpected opcode!");
 537     return false;
 538   case ARM::MLA:     case ARM::MLS:     case ARM::SMLABB:  case ARM::SMLABT:
 539   case ARM::SMLATB:  case ARM::SMLATT:  case ARM::SMLAWB:  case ARM::SMLAWT:
 540   case ARM::SMMLA:   case ARM::SMMLAR:  case ARM::SMMLS:   case ARM::SMMLSR:
 541   case ARM::USADA8:
 542     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 543       return true;
 544     return false;
 545   case ARM::MUL:     case ARM::SMMUL:   case ARM::SMMULR:
 546   case ARM::SMULBB:  case ARM::SMULBT:  case ARM::SMULTB:  case ARM::SMULTT:
 547   case ARM::SMULWB:  case ARM::SMULWT:  case ARM::SMUAD:   case ARM::SMUADX:
 548   // A8.6.167 SMLAD & A8.6.172 SMLSD
 549   case ARM::SMLAD:   case ARM::SMLADX:  case ARM::SMLSD:   case ARM::SMLSDX:
 550   case ARM::USAD8:
 551     if (R19_16 == 15 || R11_8 == 15 || R3_0 == 15)
 552       return true;
 553     return false;
 554   case ARM::SMLAL:   case ARM::SMULL:   case ARM::UMAAL:   case ARM::UMLAL:
 555   case ARM::UMULL:
 556   case ARM::SMLALBB: case ARM::SMLALBT: case ARM::SMLALTB: case ARM::SMLALTT:
 557   case ARM::SMLALD:  case ARM::SMLALDX: case ARM::SMLSLD:  case ARM::SMLSLDX:
 558     if (R19_16 == 15 || R15_12 == 15 || R11_8 == 15 || R3_0 == 15)
 559       return true;
 560     if (R19_16 == R15_12)
 561       return true;
 562     return false;;
 563   }
 564 }
 565
 566 // Multiply Instructions.
 567 // MLA, MLS, SMLABB, SMLABT, SMLATB, SMLATT, SMLAWB, SMLAWT, SMMLA, SMMLAR,
 568 // SMMLS, SMMLAR, SMLAD, SMLADX, SMLSD, SMLSDX, and USADA8 (for convenience):
 569 //     Rd{19-16} Rn{3-0} Rm{11-8} Ra{15-12}
 570 // But note that register checking for {SMLAD, SMLADX, SMLSD, SMLSDX} is
 571 // only for {d, n, m}.
 572 //
 573 // MUL, SMMUL, SMMULR, SMULBB, SMULBT, SMULTB, SMULTT, SMULWB, SMULWT, SMUAD,
 574 // SMUADX, and USAD8 (for convenience):
 575 //     Rd{19-16} Rn{3-0} Rm{11-8}
 576 //
 577 // SMLAL, SMULL, UMAAL, UMLAL, UMULL, SMLALBB, SMLALBT, SMLALTB, SMLALTT,
 578 // SMLALD, SMLADLX, SMLSLD, SMLSLDX:
 579 //     RdLo{15-12} RdHi{19-16} Rn{3-0} Rm{11-8}
 580 //
 581 // The mapping of the multiply registers to the "regular" ARM registers, where
 582 // there are convenience decoder functions, is:
 583 //
 584 // Inst{15-12} => Rd
 585 // Inst{19-16} => Rn
 586 // Inst{3-0} => Rm
 587 // Inst{11-8} => Rs
 588 static bool DisassembleMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 589     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 590
 591   const TargetInstrDesc &TID = ARMInsts[Opcode];
 592   unsigned short NumDefs = TID.getNumDefs();
 593   const TargetOperandInfo *OpInfo = TID.OpInfo;
 594   unsigned &OpIdx = NumOpsAdded;
 595
 596   OpIdx = 0;
 597
 598   assert(NumDefs > 0 && "NumDefs should be greater than 0 for MulFrm");
 599   assert(NumOps >= 3
 600          && OpInfo[0].RegClass == ARM::GPRRegClassID
 601          && OpInfo[1].RegClass == ARM::GPRRegClassID
 602          && OpInfo[2].RegClass == ARM::GPRRegClassID
 603          && "Expect three register operands");
 604
 605   // Sanity check for the register encodings.
 606   if (BadRegsMulFrm(Opcode, insn))
 607     return false;
 608
 609   // Instructions with two destination registers have RdLo{15-12} first.
 610   if (NumDefs == 2) {
 611     assert(NumOps >= 4 && OpInfo[3].RegClass == ARM::GPRRegClassID &&
 612            "Expect 4th register operand");
 613     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 614                                                        decodeRd(insn))));
 615     ++OpIdx;
 616   }
 617
 618   // The destination register: RdHi{19-16} or Rd{19-16}.
 619   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 620                                                      decodeRn(insn))));
 621
 622   // The two src regsiters: Rn{3-0}, then Rm{11-8}.
 623   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 624                                                      decodeRm(insn))));
 625   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 626                                                      decodeRs(insn))));
 627   OpIdx += 3;
 628
 629   // Many multiply instructions (e.g., MLA) have three src registers.
 630   // The third register operand is Ra{15-12}.
 631   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
 632     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 633                                                        decodeRd(insn))));
 634     ++OpIdx;
 635   }
 636
 637   return true;
 638 }
 639
 640 // Helper routines for disassembly of coprocessor instructions.
 641
 642 static bool LdStCopOpcode(unsigned Opcode) {
 643   if ((Opcode >= ARM::LDC2L_OFFSET && Opcode <= ARM::LDC_PRE) ||
 644       (Opcode >= ARM::STC2L_OFFSET && Opcode <= ARM::STC_PRE))
 645     return true;
 646   return false;
 647 }
 648 static bool CoprocessorOpcode(unsigned Opcode) {
 649   if (LdStCopOpcode(Opcode))
 650     return true;
 651
 652   switch (Opcode) {
 653   default:
 654     return false;
 655   case ARM::CDP:  case ARM::CDP2:
 656   case ARM::MCR:  case ARM::MCR2:  case ARM::MRC:  case ARM::MRC2:
 657   case ARM::MCRR: case ARM::MCRR2: case ARM::MRRC: case ARM::MRRC2:
 658     return true;
 659   }
 660 }
 661 static inline unsigned GetCoprocessor(uint32_t insn) {
 662   return slice(insn, 11, 8);
 663 }
 664 static inline unsigned GetCopOpc1(uint32_t insn, bool CDP) {
 665   return CDP ? slice(insn, 23, 20) : slice(insn, 23, 21);
 666 }
 667 static inline unsigned GetCopOpc2(uint32_t insn) {
 668   return slice(insn, 7, 5);
 669 }
 670 static inline unsigned GetCopOpc(uint32_t insn) {
 671   return slice(insn, 7, 4);
 672 }
 673 // Most of the operands are in immediate forms, except Rd and Rn, which are ARM
 674 // core registers.
 675 //
 676 // CDP, CDP2:                cop opc1 CRd CRn CRm opc2
 677 //
 678 // MCR, MCR2, MRC, MRC2:     cop opc1 Rd CRn CRm opc2
 679 //
 680 // MCRR, MCRR2, MRRC, MRRc2: cop opc Rd Rn CRm
 681 //
 682 // LDC_OFFSET, LDC_PRE, LDC_POST: cop CRd Rn R0 [+/-]imm8:00
 683 // and friends
 684 // STC_OFFSET, STC_PRE, STC_POST: cop CRd Rn R0 [+/-]imm8:00
 685 // and friends
 686 //                                        <-- addrmode2 -->
 687 //
 688 // LDC_OPTION:                    cop CRd Rn imm8
 689 // and friends
 690 // STC_OPTION:                    cop CRd Rn imm8
 691 // and friends
 692 //
 693 static bool DisassembleCoprocessor(MCInst &MI, unsigned Opcode, uint32_t insn,
 694     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 695
 696   assert(NumOps >= 4 && "Num of operands >= 4 for coprocessor instr");
 697
 698   unsigned &OpIdx = NumOpsAdded;
 699   // A8.6.92
 700   // if coproc == '101x' then SEE "Advanced SIMD and VFP"
 701   // But since the special instructions have more explicit encoding bits
 702   // specified, if coproc == 10 or 11, we should reject it as invalid.
 703   unsigned coproc = GetCoprocessor(insn);
 704   if ((Opcode == ARM::MCR || Opcode == ARM::MCRR ||
 705        Opcode == ARM::MRC || Opcode == ARM::MRRC) &&
 706       (coproc == 10 || coproc == 11)) {
 707     DEBUG(errs() << "Encoding error: coproc == 10 or 11 for MCR[R]/MR[R]C\n");
 708     return false;
 709   }
 710
 711   bool OneCopOpc = (Opcode == ARM::MCRR || Opcode == ARM::MCRR2 ||
 712                     Opcode == ARM::MRRC || Opcode == ARM::MRRC2);
 713
 714   // CDP/CDP2 has no GPR operand; the opc1 operand is also wider (Inst{23-20}).
 715   bool NoGPR = (Opcode == ARM::CDP || Opcode == ARM::CDP2);
 716   bool LdStCop = LdStCopOpcode(Opcode);
 717   bool RtOut = (Opcode == ARM::MRC || Opcode == ARM::MRC2);
 718
 719   OpIdx = 0;
 720
 721   if (RtOut) {
 722     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 723                                                        decodeRd(insn))));
 724     ++OpIdx;
 725   }
 726   MI.addOperand(MCOperand::CreateImm(coproc));
 727   ++OpIdx;
 728
 729   if (LdStCop) {
 730     // Unindex if P:W = 0b00 --> _OPTION variant
 731     unsigned PW = getPBit(insn) << 1 | getWBit(insn);
 732
 733     MI.addOperand(MCOperand::CreateImm(decodeRd(insn)));
 734
 735     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 736                                                        decodeRn(insn))));
 737     OpIdx += 2;
 738
 739     if (PW) {
 740       MI.addOperand(MCOperand::CreateReg(0));
 741       ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
 742       const TargetInstrDesc &TID = ARMInsts[Opcode];
 743       unsigned IndexMode =
 744                   (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
 745       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, slice(insn, 7, 0) << 2,
 746                                           ARM_AM::no_shift, IndexMode);
 747       MI.addOperand(MCOperand::CreateImm(Offset));
 748       OpIdx += 2;
 749     } else {
 750       MI.addOperand(MCOperand::CreateImm(slice(insn, 7, 0)));
 751       ++OpIdx;
 752     }
 753   } else {
 754     MI.addOperand(MCOperand::CreateImm(OneCopOpc ? GetCopOpc(insn)
 755                                                  : GetCopOpc1(insn, NoGPR)));
 756     ++OpIdx;
 757
 758     if (!RtOut) {
 759       MI.addOperand(NoGPR ? MCOperand::CreateImm(decodeRd(insn))
 760                           : MCOperand::CreateReg(
 761                                 getRegisterEnum(B, ARM::GPRRegClassID,
 762                                                 decodeRd(insn))));
 763       ++OpIdx;
 764     }
 765
 766     MI.addOperand(OneCopOpc ? MCOperand::CreateReg(
 767                                 getRegisterEnum(B, ARM::GPRRegClassID,
 768                                                 decodeRn(insn)))
 769                             : MCOperand::CreateImm(decodeRn(insn)));
 770
 771     MI.addOperand(MCOperand::CreateImm(decodeRm(insn)));
 772
 773     OpIdx += 2;
 774
 775     if (!OneCopOpc) {
 776       MI.addOperand(MCOperand::CreateImm(GetCopOpc2(insn)));
 777       ++OpIdx;
 778     }
 779   }
 780
 781   return true;
 782 }
 783
 784 // Branch Instructions.
 785 // BL: SignExtend(Imm24:'00', 32)
 786 // Bcc, BL_pred: SignExtend(Imm24:'00', 32) Pred0 Pred1
 787 // SMC: ZeroExtend(imm4, 32)
 788 // SVC: ZeroExtend(Imm24, 32)
 789 //
 790 // Various coprocessor instructions are assigned BrFrm arbitrarily.
 791 // Delegates to DisassembleCoprocessor() helper function.
 792 //
 793 // MRS/MRSsys: Rd
 794 // MSR/MSRsys: Rm mask=Inst{19-16}
 795 // BXJ:        Rm
 796 // MSRi/MSRsysi: so_imm
 797 // SRSW/SRS: ldstm_mode:$amode mode_imm
 798 // RFEW/RFE: ldstm_mode:$amode Rn
 799 static bool DisassembleBrFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 800     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 801
 802   if (CoprocessorOpcode(Opcode))
 803     return DisassembleCoprocessor(MI, Opcode, insn, NumOps, NumOpsAdded, B);
 804
 805   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 806   if (!OpInfo) return false;
 807
 808   // MRS and MRSsys take one GPR reg Rd.
 809   if (Opcode == ARM::MRS || Opcode == ARM::MRSsys) {
 810     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 811            "Reg operand expected");
 812     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 813                                                        decodeRd(insn))));
 814     NumOpsAdded = 1;
 815     return true;
 816   }
 817   // BXJ takes one GPR reg Rm.
 818   if (Opcode == ARM::BXJ) {
 819     assert(NumOps >= 1 && OpInfo[0].RegClass == ARM::GPRRegClassID &&
 820            "Reg operand expected");
 821     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 822                                                        decodeRm(insn))));
 823     NumOpsAdded = 1;
 824     return true;
 825   }
 826   // MSR take a mask, followed by one GPR reg Rm. The mask contains the R Bit in
 827   // bit 4, and the special register fields in bits 3-0.
 828   if (Opcode == ARM::MSR) {
 829     assert(NumOps >= 1 && OpInfo[1].RegClass == ARM::GPRRegClassID &&
 830            "Reg operand expected");
 831     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 832                                        slice(insn, 19, 16) /* Special Reg */ ));
 833     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 834                                                        decodeRm(insn))));
 835     NumOpsAdded = 2;
 836     return true;
 837   }
 838   // MSRi take a mask, followed by one so_imm operand. The mask contains the
 839   // R Bit in bit 4, and the special register fields in bits 3-0.
 840   if (Opcode == ARM::MSRi) {
 841     // A5.2.11 MSR (immediate), and hints & B6.1.6 MSR (immediate)
 842     // The hints instructions have more specific encodings, so if mask == 0,
 843     // we should reject this as an invalid instruction.
 844     if (slice(insn, 19, 16) == 0)
 845       return false;
 846     MI.addOperand(MCOperand::CreateImm(slice(insn, 22, 22) << 4 /* R Bit */ |
 847                                        slice(insn, 19, 16) /* Special Reg */ ));
 848     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
 849     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
 850     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
 851     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
 852     unsigned Imm = insn & 0xFF;
 853     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
 854     NumOpsAdded = 2;
 855     return true;
 856   }
 857   if (Opcode == ARM::SRSW || Opcode == ARM::SRS ||
 858       Opcode == ARM::RFEW || Opcode == ARM::RFE) {
 859     ARM_AM::AMSubMode SubMode = getAMSubModeForBits(getPUBits(insn));
 860     MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM4ModeImm(SubMode)));
 861
 862     if (Opcode == ARM::SRSW || Opcode == ARM::SRS)
 863       MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));
 864     else
 865       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 866                                                          decodeRn(insn))));
 867     NumOpsAdded = 3;
 868     return true;
 869   }
 870
 871   assert((Opcode == ARM::Bcc || Opcode == ARM::BL || Opcode == ARM::BL_pred
 872           || Opcode == ARM::SMC || Opcode == ARM::SVC) &&
 873          "Unexpected Opcode");
 874
 875   assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 876
 877   int Imm32 = 0;
 878   if (Opcode == ARM::SMC) {
 879     // ZeroExtend(imm4, 32) where imm24 = Inst{3-0}.
 880     Imm32 = slice(insn, 3, 0);
 881   } else if (Opcode == ARM::SVC) {
 882     // ZeroExtend(imm24, 32) where imm24 = Inst{23-0}.
 883     Imm32 = slice(insn, 23, 0);
 884   } else {
 885     // SignExtend(imm24:'00', 32) where imm24 = Inst{23-0}.
 886     unsigned Imm26 = slice(insn, 23, 0) << 2;
 887     //Imm32 = signextend<signed int, 26>(Imm26);
 888     Imm32 = SignExtend32<26>(Imm26);
 889   }
 890
 891   MI.addOperand(MCOperand::CreateImm(Imm32));
 892   NumOpsAdded = 1;
 893
 894   return true;
 895 }
 896
 897 // Misc. Branch Instructions.
 898 // BLX, BLXi, BX
 899 // BX, BX_RET
 900 static bool DisassembleBrMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 901     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 902
 903   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
 904   if (!OpInfo) return false;
 905
 906   unsigned &OpIdx = NumOpsAdded;
 907
 908   OpIdx = 0;
 909
 910   // BX_RET and MOVPCLR have only two predicate operands; do an early return.
 911   if (Opcode == ARM::BX_RET || Opcode == ARM::MOVPCLR)
 912     return true;
 913
 914   // BLX and BX take one GPR reg.
 915   if (Opcode == ARM::BLX || Opcode == ARM::BLX_pred ||
 916       Opcode == ARM::BX) {
 917     assert(NumOps >= 1 && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
 918            "Reg operand expected");
 919     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 920                                                        decodeRm(insn))));
 921     OpIdx = 1;
 922     return true;
 923   }
 924
 925   // BLXi takes imm32 (the PC offset).
 926   if (Opcode == ARM::BLXi) {
 927     assert(NumOps >= 1 && OpInfo[0].RegClass < 0 && "Imm operand expected");
 928     // SignExtend(imm24:H:'0', 32) where imm24 = Inst{23-0} and H = Inst{24}.
 929     unsigned Imm26 = slice(insn, 23, 0) << 2 | slice(insn, 24, 24) << 1;
 930     int Imm32 = SignExtend32<26>(Imm26);
 931     MI.addOperand(MCOperand::CreateImm(Imm32));
 932     OpIdx = 1;
 933     return true;
 934   }
 935
 936   return false;
 937 }
 938
 939 static inline bool getBFCInvMask(uint32_t insn, uint32_t &mask) {
 940   uint32_t lsb = slice(insn, 11, 7);
 941   uint32_t msb = slice(insn, 20, 16);
 942   uint32_t Val = 0;
 943   if (msb < lsb) {
 944     DEBUG(errs() << "Encoding error: msb < lsb\n");
 945     return false;
 946   }
 947
 948   for (uint32_t i = lsb; i <= msb; ++i)
 949     Val |= (1 << i);
 950   mask = ~Val;
 951   return true;
 952 }
 953
 954 // Standard data-processing instructions allow PC as a register specifier,
 955 // but we should reject other DPFrm instructions with PC as registers.
 956 static bool BadRegsDPFrm(unsigned Opcode, uint32_t insn) {
 957   switch (Opcode) {
 958   default:
 959     // Did we miss an opcode?
 960     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 || decodeRm(insn) == 15) {
 961       DEBUG(errs() << "DPFrm with bad reg specifier(s)\n");
 962       return true;
 963     }
 964   case ARM::ADCrr:  case ARM::ADDSrr: case ARM::ADDrr:  case ARM::ANDrr:
 965   case ARM::BICrr:  case ARM::CMNzrr: case ARM::CMPrr:  case ARM::EORrr:
 966   case ARM::ORRrr:  case ARM::RSBrr:  case ARM::RSCrr:  case ARM::SBCrr:
 967   case ARM::SUBSrr: case ARM::SUBrr:  case ARM::TEQrr:  case ARM::TSTrr:
 968     return false;
 969   }
 970 }
 971
 972 // A major complication is the fact that some of the saturating add/subtract
 973 // operations have Rd Rm Rn, instead of the "normal" Rd Rn Rm.
 974 // They are QADD, QDADD, QDSUB, and QSUB.
 975 static bool DisassembleDPFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
 976     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
 977
 978   const TargetInstrDesc &TID = ARMInsts[Opcode];
 979   unsigned short NumDefs = TID.getNumDefs();
 980   bool isUnary = isUnaryDP(TID.TSFlags);
 981   const TargetOperandInfo *OpInfo = TID.OpInfo;
 982   unsigned &OpIdx = NumOpsAdded;
 983
 984   OpIdx = 0;
 985
 986   // Disassemble register def if there is one.
 987   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
 988     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
 989                                                        decodeRd(insn))));
 990     ++OpIdx;
 991   }
 992
 993   // Now disassemble the src operands.
 994   if (OpIdx >= NumOps)
 995     return false;
 996
 997   // Special-case handling of BFC/BFI/SBFX/UBFX.
 998   if (Opcode == ARM::BFC || Opcode == ARM::BFI) {
 999     // A8.6.17 BFC & A8.6.18 BFI
1000     // Sanity check Rd.
1001     if (decodeRd(insn) == 15)
1002       return false;
1003     MI.addOperand(MCOperand::CreateReg(0));
1004     if (Opcode == ARM::BFI) {
1005       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1006                                                          decodeRm(insn))));
1007       ++OpIdx;
1008     }
1009     uint32_t mask = 0;
1010     if (!getBFCInvMask(insn, mask))
1011       return false;
1012
1013     MI.addOperand(MCOperand::CreateImm(mask));
1014     OpIdx += 2;
1015     return true;
1016   }
1017   if (Opcode == ARM::SBFX || Opcode == ARM::UBFX) {
1018     // Sanity check Rd and Rm.
1019     if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1020       return false;
1021     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1022                                                        decodeRm(insn))));
1023     MI.addOperand(MCOperand::CreateImm(slice(insn, 11, 7)));
1024     MI.addOperand(MCOperand::CreateImm(slice(insn, 20, 16) + 1));
1025     OpIdx += 3;
1026     return true;
1027   }
1028
1029   bool RmRn = (Opcode == ARM::QADD || Opcode == ARM::QDADD ||
1030                Opcode == ARM::QDSUB || Opcode == ARM::QSUB);
1031
1032   // BinaryDP has an Rn operand.
1033   if (!isUnary) {
1034     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1035            "Reg operand expected");
1036     MI.addOperand(MCOperand::CreateReg(
1037                     getRegisterEnum(B, ARM::GPRRegClassID,
1038                                     RmRn ? decodeRm(insn) : decodeRn(insn))));
1039     ++OpIdx;
1040   }
1041
1042   // If this is a two-address operand, skip it, e.g., MOVCCr operand 1.
1043   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1044     MI.addOperand(MCOperand::CreateReg(0));
1045     ++OpIdx;
1046   }
1047
1048   // Now disassemble operand 2.
1049   if (OpIdx >= NumOps)
1050     return false;
1051
1052   if (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) {
1053     // We have a reg/reg form.
1054     // Assert disabled because saturating operations, e.g., A8.6.127 QASX, are
1055     // routed here as well.
1056     // assert(getIBit(insn) == 0 && "I_Bit != '0' reg/reg form");
1057     if (BadRegsDPFrm(Opcode, insn))
1058       return false;
1059     MI.addOperand(MCOperand::CreateReg(
1060                     getRegisterEnum(B, ARM::GPRRegClassID,
1061                                     RmRn? decodeRn(insn) : decodeRm(insn))));
1062     ++OpIdx;
1063   } else if (Opcode == ARM::MOVi16 || Opcode == ARM::MOVTi16) {
1064     // These two instructions don't allow d as 15.
1065     if (decodeRd(insn) == 15)
1066       return false;
1067     // We have an imm16 = imm4:imm12 (imm4=Inst{19:16}, imm12 = Inst{11:0}).
1068     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1069     unsigned Imm16 = slice(insn, 19, 16) << 12 | slice(insn, 11, 0);
1070     if (!B->tryAddingSymbolicOperand(Imm16, 4, MI))
1071       MI.addOperand(MCOperand::CreateImm(Imm16));
1072     ++OpIdx;
1073   } else {
1074     // We have a reg/imm form.
1075     // SOImm is 4-bit rotate amount in bits 11-8 with 8-bit imm in bits 7-0.
1076     // A5.2.4 Rotate amount is twice the numeric value of Inst{11-8}.
1077     // See also ARMAddressingModes.h: getSOImmValImm() and getSOImmValRot().
1078     assert(getIBit(insn) == 1 && "I_Bit != '1' reg/imm form");
1079     unsigned Rot = (insn >> ARMII::SoRotImmShift) & 0xF;
1080     unsigned Imm = insn & 0xFF;
1081     MI.addOperand(MCOperand::CreateImm(ARM_AM::rotr32(Imm, 2*Rot)));
1082     ++OpIdx;
1083   }
1084
1085   return true;
1086 }
1087
1088 static bool DisassembleDPSoRegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1089     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1090
1091   const TargetInstrDesc &TID = ARMInsts[Opcode];
1092   unsigned short NumDefs = TID.getNumDefs();
1093   bool isUnary = isUnaryDP(TID.TSFlags);
1094   const TargetOperandInfo *OpInfo = TID.OpInfo;
1095   unsigned &OpIdx = NumOpsAdded;
1096
1097   OpIdx = 0;
1098
1099   // Disassemble register def if there is one.
1100   if (NumDefs && (OpInfo[OpIdx].RegClass == ARM::GPRRegClassID)) {
1101     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1102                                                        decodeRd(insn))));
1103     ++OpIdx;
1104   }
1105
1106   // Disassemble the src operands.
1107   if (OpIdx >= NumOps)
1108     return false;
1109
1110   // BinaryDP has an Rn operand.
1111   if (!isUnary) {
1112     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1113            "Reg operand expected");
1114     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1115                                                        decodeRn(insn))));
1116     ++OpIdx;
1117   }
1118
1119   // If this is a two-address operand, skip it, e.g., MOVCCs operand 1.
1120   if (isUnary && (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1)) {
1121     MI.addOperand(MCOperand::CreateReg(0));
1122     ++OpIdx;
1123   }
1124
1125   // Disassemble operand 2, which consists of three components.
1126   if (OpIdx + 2 >= NumOps)
1127     return false;
1128
1129   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1130          (OpInfo[OpIdx+1].RegClass == ARM::GPRRegClassID) &&
1131          (OpInfo[OpIdx+2].RegClass < 0) &&
1132          "Expect 3 reg operands");
1133
1134   // Register-controlled shifts have Inst{7} = 0 and Inst{4} = 1.
1135   unsigned Rs = slice(insn, 4, 4);
1136
1137   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1138                                                      decodeRm(insn))));
1139   if (Rs) {
1140     // If Inst{7} != 0, we should reject this insn as an invalid encoding.
1141     if (slice(insn, 7, 7))
1142       return false;
1143
1144     // A8.6.3 ADC (register-shifted register)
1145     // if d == 15 || n == 15 || m == 15 || s == 15 then UNPREDICTABLE;
1146     //
1147     // This also accounts for shift instructions (register) where, fortunately,
1148     // Inst{19-16} = 0b0000.
1149     // A8.6.89 LSL (register)
1150     // if d == 15 || n == 15 || m == 15 then UNPREDICTABLE;
1151     if (decodeRd(insn) == 15 || decodeRn(insn) == 15 ||
1152         decodeRm(insn) == 15 || decodeRs(insn) == 15)
1153       return false;
1154
1155     // Register-controlled shifts: [Rm, Rs, shift].
1156     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1157                                                        decodeRs(insn))));
1158     // Inst{6-5} encodes the shift opcode.
1159     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1160     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, 0)));
1161   } else {
1162     // Constant shifts: [Rm, reg0, shift_imm].
1163     MI.addOperand(MCOperand::CreateReg(0)); // NoRegister
1164     // Inst{6-5} encodes the shift opcode.
1165     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1166     // Inst{11-7} encodes the imm5 shift amount.
1167     unsigned ShImm = slice(insn, 11, 7);
1168
1169     // A8.4.1.  Possible rrx or shift amount of 32...
1170     getImmShiftSE(ShOp, ShImm);
1171     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(ShOp, ShImm)));
1172   }
1173   OpIdx += 3;
1174
1175   return true;
1176 }
1177
1178 static bool BadRegsLdStFrm(unsigned Opcode, uint32_t insn, bool Store, bool WBack,
1179                            bool Imm) {
1180   const StringRef Name = ARMInsts[Opcode].Name;
1181   unsigned Rt = decodeRd(insn);
1182   unsigned Rn = decodeRn(insn);
1183   unsigned Rm = decodeRm(insn);
1184   unsigned P  = getPBit(insn);
1185   unsigned W  = getWBit(insn);
1186
1187   if (Store) {
1188     // Only STR (immediate, register) allows PC as the source.
1189     if (Name.startswith("STRB") && Rt == 15) {
1190       DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1191       return true;
1192     }
1193     if (WBack && (Rn == 15 || Rn == Rt)) {
1194       DEBUG(errs() << "if wback && (n == 15 || n == t) then UNPREDICTABLE\n");
1195       return true;
1196     }
1197     if (!Imm && Rm == 15) {
1198       DEBUG(errs() << "if m == 15 then UNPREDICTABLE\n");
1199       return true;
1200     }
1201   } else {
1202     // Only LDR (immediate, register) allows PC as the destination.
1203     if (Name.startswith("LDRB") && Rt == 15) {
1204       DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1205       return true;
1206     }
1207     if (Imm) {
1208       // Immediate
1209       if (Rn == 15) {
1210         // The literal form must be in offset mode; it's an encoding error
1211         // otherwise.
1212         if (!(P == 1 && W == 0)) {
1213           DEBUG(errs() << "Ld literal form with !(P == 1 && W == 0)\n");
1214           return true;
1215         }
1216         // LDRB (literal) does not allow PC as the destination.
1217         if (Opcode != ARM::LDRi12 && Rt == 15) {
1218           DEBUG(errs() << "if t == 15 then UNPREDICTABLE\n");
1219           return true;
1220         }
1221       } else {
1222         // Write back while Rn == Rt does not make sense.
1223         if (WBack && (Rn == Rt)) {
1224           DEBUG(errs() << "if wback && n == t then UNPREDICTABLE\n");
1225           return true;
1226         }
1227       }
1228     } else {
1229       // Register
1230       if (Rm == 15) {
1231         DEBUG(errs() << "if m == 15 then UNPREDICTABLE\n");
1232         return true;
1233       }
1234       if (WBack && (Rn == 15 || Rn == Rt)) {
1235         DEBUG(errs() << "if wback && (n == 15 || n == t) then UNPREDICTABLE\n");
1236         return true;
1237       }
1238     }
1239   }
1240   return false;
1241 }
1242
1243 static bool DisassembleLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1244     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1245
1246   const TargetInstrDesc &TID = ARMInsts[Opcode];
1247   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1248   const TargetOperandInfo *OpInfo = TID.OpInfo;
1249   if (!OpInfo) return false;
1250
1251   unsigned &OpIdx = NumOpsAdded;
1252
1253   OpIdx = 0;
1254
1255   assert(((!isStore && TID.getNumDefs() > 0) ||
1256           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1257          && "Invalid arguments");
1258
1259   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1260   if (isPrePost && isStore) {
1261     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1262            "Reg operand expected");
1263     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1264                                                        decodeRn(insn))));
1265     ++OpIdx;
1266   }
1267
1268   // Disassemble the dst/src operand.
1269   if (OpIdx >= NumOps)
1270     return false;
1271
1272   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1273          "Reg operand expected");
1274   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1275                                                      decodeRd(insn))));
1276   ++OpIdx;
1277
1278   // After dst of a pre- and post-indexed load is the address base writeback.
1279   if (isPrePost && !isStore) {
1280     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1281            "Reg operand expected");
1282     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1283                                                        decodeRn(insn))));
1284     ++OpIdx;
1285   }
1286
1287   // Disassemble the base operand.
1288   if (OpIdx >= NumOps)
1289     return false;
1290
1291   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1292          "Reg operand expected");
1293   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1294          && "Index mode or tied_to operand expected");
1295   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1296                                                      decodeRn(insn))));
1297   ++OpIdx;
1298
1299   // For reg/reg form, base reg is followed by +/- reg shop imm.
1300   // For immediate form, it is followed by +/- imm12.
1301   // See also ARMAddressingModes.h (Addressing Mode #2).
1302   if (OpIdx + 1 >= NumOps)
1303     return false;
1304
1305   if (BadRegsLdStFrm(Opcode, insn, isStore, isPrePost, getIBit(insn)==0))
1306     return false;
1307
1308   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1309   unsigned IndexMode =
1310                (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1311   if (getIBit(insn) == 0) {
1312     // For pre- and post-indexed case, add a reg0 operand (Addressing Mode #2).
1313     // Otherwise, skip the reg operand since for addrmode_imm12, Rn has already
1314     // been populated.
1315     if (isPrePost) {
1316       MI.addOperand(MCOperand::CreateReg(0));
1317       OpIdx += 1;
1318     }
1319
1320     unsigned Imm12 = slice(insn, 11, 0);
1321     if (Opcode == ARM::LDRBi12 || Opcode == ARM::LDRi12 ||
1322         Opcode == ARM::STRBi12 || Opcode == ARM::STRi12) {
1323       // Disassemble the 12-bit immediate offset, which is the second operand in
1324       // $addrmode_imm12 => (ops GPR:$base, i32imm:$offsimm).
1325       int Offset = AddrOpcode == ARM_AM::add ? 1 * Imm12 : -1 * Imm12;
1326       MI.addOperand(MCOperand::CreateImm(Offset));
1327     } else {
1328       // Disassemble the 12-bit immediate offset, which is the second operand in
1329       // $am2offset => (ops GPR, i32imm).
1330       unsigned Offset = ARM_AM::getAM2Opc(AddrOpcode, Imm12, ARM_AM::no_shift,
1331                                           IndexMode);
1332       MI.addOperand(MCOperand::CreateImm(Offset));
1333     }
1334     OpIdx += 1;
1335   } else {
1336     // If Inst{25} = 1 and Inst{4} != 0, we should reject this as invalid.
1337     if (slice(insn,4,4) == 1)
1338       return false;
1339
1340     // Disassemble the offset reg (Rm), shift type, and immediate shift length.
1341     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1342                                                        decodeRm(insn))));
1343     // Inst{6-5} encodes the shift opcode.
1344     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
1345     // Inst{11-7} encodes the imm5 shift amount.
1346     unsigned ShImm = slice(insn, 11, 7);
1347
1348     // A8.4.1.  Possible rrx or shift amount of 32...
1349     getImmShiftSE(ShOp, ShImm);
1350     MI.addOperand(MCOperand::CreateImm(
1351                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp, IndexMode)));
1352     OpIdx += 2;
1353   }
1354
1355   return true;
1356 }
1357
1358 static bool DisassembleLdFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1359     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1360   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false, B);
1361 }
1362
1363 static bool DisassembleStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1364     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1365   return DisassembleLdStFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1366 }
1367
1368 static bool HasDualReg(unsigned Opcode) {
1369   switch (Opcode) {
1370   default:
1371     return false;
1372   case ARM::LDRD: case ARM::LDRD_PRE: case ARM::LDRD_POST:
1373   case ARM::STRD: case ARM::STRD_PRE: case ARM::STRD_POST:
1374     return true;
1375   }
1376 }
1377
1378 static bool DisassembleLdStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1379     unsigned short NumOps, unsigned &NumOpsAdded, bool isStore, BO B) {
1380
1381   const TargetInstrDesc &TID = ARMInsts[Opcode];
1382   bool isPrePost = isPrePostLdSt(TID.TSFlags);
1383   const TargetOperandInfo *OpInfo = TID.OpInfo;
1384   if (!OpInfo) return false;
1385
1386   unsigned &OpIdx = NumOpsAdded;
1387
1388   OpIdx = 0;
1389
1390   assert(((!isStore && TID.getNumDefs() > 0) ||
1391           (isStore && (TID.getNumDefs() == 0 || isPrePost)))
1392          && "Invalid arguments");
1393
1394   // Operand 0 of a pre- and post-indexed store is the address base writeback.
1395   if (isPrePost && isStore) {
1396     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1397            "Reg operand expected");
1398     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1399                                                        decodeRn(insn))));
1400     ++OpIdx;
1401   }
1402
1403   // Disassemble the dst/src operand.
1404   if (OpIdx >= NumOps)
1405     return false;
1406
1407   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1408          "Reg operand expected");
1409   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1410                                                      decodeRd(insn))));
1411   ++OpIdx;
1412
1413   // Fill in LDRD and STRD's second operand Rt operand.
1414   if (HasDualReg(Opcode)) {
1415     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1416                                                        decodeRd(insn) + 1)));
1417     ++OpIdx;
1418   }
1419
1420   // After dst of a pre- and post-indexed load is the address base writeback.
1421   if (isPrePost && !isStore) {
1422     assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1423            "Reg operand expected");
1424     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1425                                                        decodeRn(insn))));
1426     ++OpIdx;
1427   }
1428
1429   // Disassemble the base operand.
1430   if (OpIdx >= NumOps)
1431     return false;
1432
1433   assert(OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
1434          "Reg operand expected");
1435   assert((!isPrePost || (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1))
1436          && "Offset mode or tied_to operand expected");
1437   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1438                                                      decodeRn(insn))));
1439   ++OpIdx;
1440
1441   // For reg/reg form, base reg is followed by +/- reg.
1442   // For immediate form, it is followed by +/- imm8.
1443   // See also ARMAddressingModes.h (Addressing Mode #3).
1444   if (OpIdx + 1 >= NumOps)
1445     return false;
1446
1447   assert((OpInfo[OpIdx].RegClass == ARM::GPRRegClassID) &&
1448          (OpInfo[OpIdx+1].RegClass < 0) &&
1449          "Expect 1 reg operand followed by 1 imm operand");
1450
1451   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
1452   unsigned IndexMode =
1453                   (TID.TSFlags & ARMII::IndexModeMask) >> ARMII::IndexModeShift;
1454   if (getAM3IBit(insn) == 1) {
1455     MI.addOperand(MCOperand::CreateReg(0));
1456
1457     // Disassemble the 8-bit immediate offset.
1458     unsigned Imm4H = (insn >> ARMII::ImmHiShift) & 0xF;
1459     unsigned Imm4L = insn & 0xF;
1460     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, (Imm4H << 4) | Imm4L,
1461                                         IndexMode);
1462     MI.addOperand(MCOperand::CreateImm(Offset));
1463   } else {
1464     // Disassemble the offset reg (Rm).
1465     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1466                                                        decodeRm(insn))));
1467     unsigned Offset = ARM_AM::getAM3Opc(AddrOpcode, 0, IndexMode);
1468     MI.addOperand(MCOperand::CreateImm(Offset));
1469   }
1470   OpIdx += 2;
1471
1472   return true;
1473 }
1474
1475 static bool DisassembleLdMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1476     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1477   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, false,
1478                                 B);
1479 }
1480
1481 static bool DisassembleStMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1482     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1483   return DisassembleLdStMiscFrm(MI, Opcode, insn, NumOps, NumOpsAdded, true, B);
1484 }
1485
1486 // The algorithm for disassembly of LdStMulFrm is different from others because
1487 // it explicitly populates the two predicate operands after the base register.
1488 // After that, we need to populate the reglist with each affected register
1489 // encoded as an MCOperand.
1490 static bool DisassembleLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1491     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1492
1493   assert(NumOps >= 4 && "LdStMulFrm expects NumOps >= 4");
1494   NumOpsAdded = 0;
1495
1496   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
1497
1498   // Writeback to base, if necessary.
1499   if (Opcode == ARM::LDMIA_UPD || Opcode == ARM::STMIA_UPD ||
1500       Opcode == ARM::LDMDA_UPD || Opcode == ARM::STMDA_UPD ||
1501       Opcode == ARM::LDMDB_UPD || Opcode == ARM::STMDB_UPD ||
1502       Opcode == ARM::LDMIB_UPD || Opcode == ARM::STMIB_UPD) {
1503     MI.addOperand(MCOperand::CreateReg(Base));
1504     ++NumOpsAdded;
1505   }
1506
1507   // Add the base register operand.
1508   MI.addOperand(MCOperand::CreateReg(Base));
1509
1510   // Handling the two predicate operands before the reglist.
1511   int64_t CondVal = getCondField(insn);
1512   if (CondVal == 0xF)
1513     return false;
1514   MI.addOperand(MCOperand::CreateImm(CondVal));
1515   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
1516
1517   NumOpsAdded += 3;
1518
1519   // Fill the variadic part of reglist.
1520   unsigned RegListBits = insn & ((1 << 16) - 1);
1521   for (unsigned i = 0; i < 16; ++i) {
1522     if ((RegListBits >> i) & 1) {
1523       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1524                                                          i)));
1525       ++NumOpsAdded;
1526     }
1527   }
1528
1529   return true;
1530 }
1531
1532 // LDREX, LDREXB, LDREXH: Rd Rn
1533 // LDREXD:                Rd Rd+1 Rn
1534 // STREX, STREXB, STREXH: Rd Rm Rn
1535 // STREXD:                Rd Rm Rm+1 Rn
1536 //
1537 // SWP, SWPB:             Rd Rm Rn
1538 static bool DisassembleLdStExFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1539     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1540
1541   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1542   if (!OpInfo) return false;
1543
1544   unsigned &OpIdx = NumOpsAdded;
1545
1546   OpIdx = 0;
1547
1548   assert(NumOps >= 2
1549          && OpInfo[0].RegClass == ARM::GPRRegClassID
1550          && OpInfo[1].RegClass == ARM::GPRRegClassID
1551          && "Expect 2 reg operands");
1552
1553   bool isStore = slice(insn, 20, 20) == 0;
1554   bool isDW = (Opcode == ARM::LDREXD || Opcode == ARM::STREXD);
1555
1556   // Add the destination operand.
1557   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1558                                                      decodeRd(insn))));
1559   ++OpIdx;
1560
1561   // Store register Exclusive needs a source operand.
1562   if (isStore) {
1563     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1564                                                        decodeRm(insn))));
1565     ++OpIdx;
1566
1567     if (isDW) {
1568       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1569                                                          decodeRm(insn)+1)));
1570       ++OpIdx;
1571     }
1572   } else if (isDW) {
1573     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1574                                                        decodeRd(insn)+1)));
1575     ++OpIdx;
1576   }
1577
1578   // Finally add the pointer operand.
1579   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1580                                                      decodeRn(insn))));
1581   ++OpIdx;
1582
1583   return true;
1584 }
1585
1586 // Misc. Arithmetic Instructions.
1587 // CLZ: Rd Rm
1588 // PKHBT, PKHTB: Rd Rn Rm , LSL/ASR #imm5
1589 // RBIT, REV, REV16, REVSH: Rd Rm
1590 static bool DisassembleArithMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1591     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1592
1593   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1594   unsigned &OpIdx = NumOpsAdded;
1595
1596   OpIdx = 0;
1597
1598   assert(NumOps >= 2
1599          && OpInfo[0].RegClass == ARM::GPRRegClassID
1600          && OpInfo[1].RegClass == ARM::GPRRegClassID
1601          && "Expect 2 reg operands");
1602
1603   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1604
1605   // Sanity check the registers, which should not be 15.
1606   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1607     return false;
1608   if (ThreeReg && decodeRn(insn) == 15)
1609     return false;
1610
1611   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1612                                                      decodeRd(insn))));
1613   ++OpIdx;
1614
1615   if (ThreeReg) {
1616     assert(NumOps >= 4 && "Expect >= 4 operands");
1617     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1618                                                        decodeRn(insn))));
1619     ++OpIdx;
1620   }
1621
1622   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1623                                                      decodeRm(insn))));
1624   ++OpIdx;
1625
1626   // If there is still an operand info left which is an immediate operand, add
1627   // an additional imm5 LSL/ASR operand.
1628   if (ThreeReg && OpInfo[OpIdx].RegClass < 0
1629       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1630     // Extract the 5-bit immediate field Inst{11-7}.
1631     unsigned ShiftAmt = (insn >> ARMII::ShiftShift) & 0x1F;
1632     ARM_AM::ShiftOpc Opc = ARM_AM::no_shift;
1633     if (Opcode == ARM::PKHBT)
1634       Opc = ARM_AM::lsl;
1635     else if (Opcode == ARM::PKHTB)
1636       Opc = ARM_AM::asr;
1637     getImmShiftSE(Opc, ShiftAmt);
1638     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShiftAmt)));
1639     ++OpIdx;
1640   }
1641
1642   return true;
1643 }
1644
1645 /// DisassembleSatFrm - Disassemble saturate instructions:
1646 /// SSAT, SSAT16, USAT, and USAT16.
1647 static bool DisassembleSatFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1648     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1649
1650   // A8.6.183 SSAT
1651   // if d == 15 || n == 15 then UNPREDICTABLE;
1652   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1653     return false;
1654
1655   const TargetInstrDesc &TID = ARMInsts[Opcode];
1656   NumOpsAdded = TID.getNumOperands() - 2; // ignore predicate operands
1657
1658   // Disassemble register def.
1659   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1660                                                      decodeRd(insn))));
1661
1662   unsigned Pos = slice(insn, 20, 16);
1663   if (Opcode == ARM::SSAT || Opcode == ARM::SSAT16)
1664     Pos += 1;
1665   MI.addOperand(MCOperand::CreateImm(Pos));
1666
1667   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1668                                                      decodeRm(insn))));
1669
1670   if (NumOpsAdded == 4) {
1671     ARM_AM::ShiftOpc Opc = (slice(insn, 6, 6) != 0 ? ARM_AM::asr : ARM_AM::lsl);
1672     // Inst{11-7} encodes the imm5 shift amount.
1673     unsigned ShAmt = slice(insn, 11, 7);
1674     if (ShAmt == 0) {
1675       // A8.6.183.  Possible ASR shift amount of 32...
1676       if (Opc == ARM_AM::asr)
1677         ShAmt = 32;
1678       else
1679         Opc = ARM_AM::no_shift;
1680     }
1681     MI.addOperand(MCOperand::CreateImm(ARM_AM::getSORegOpc(Opc, ShAmt)));
1682   }
1683   return true;
1684 }
1685
1686 // Extend instructions.
1687 // SXT* and UXT*: Rd [Rn] Rm [rot_imm].
1688 // The 2nd operand register is Rn and the 3rd operand regsiter is Rm for the
1689 // three register operand form.  Otherwise, Rn=0b1111 and only Rm is used.
1690 static bool DisassembleExtFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1691     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1692
1693   // A8.6.220 SXTAB
1694   // if d == 15 || m == 15 then UNPREDICTABLE;
1695   if (decodeRd(insn) == 15 || decodeRm(insn) == 15)
1696     return false;
1697
1698   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1699   unsigned &OpIdx = NumOpsAdded;
1700
1701   OpIdx = 0;
1702
1703   assert(NumOps >= 2
1704          && OpInfo[0].RegClass == ARM::GPRRegClassID
1705          && OpInfo[1].RegClass == ARM::GPRRegClassID
1706          && "Expect 2 reg operands");
1707
1708   bool ThreeReg = NumOps > 2 && OpInfo[2].RegClass == ARM::GPRRegClassID;
1709
1710   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1711                                                      decodeRd(insn))));
1712   ++OpIdx;
1713
1714   if (ThreeReg) {
1715     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1716                                                        decodeRn(insn))));
1717     ++OpIdx;
1718   }
1719
1720   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1721                                                      decodeRm(insn))));
1722   ++OpIdx;
1723
1724   // If there is still an operand info left which is an immediate operand, add
1725   // an additional rotate immediate operand.
1726   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
1727       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
1728     // Extract the 2-bit rotate field Inst{11-10}.
1729     unsigned rot = (insn >> ARMII::ExtRotImmShift) & 3;
1730     // Rotation by 8, 16, or 24 bits.
1731     MI.addOperand(MCOperand::CreateImm(rot << 3));
1732     ++OpIdx;
1733   }
1734
1735   return true;
1736 }
1737
1738 /////////////////////////////////////
1739 //                                 //
1740 //    Utility Functions For VFP    //
1741 //                                 //
1742 /////////////////////////////////////
1743
1744 // Extract/Decode Dd/Sd:
1745 //
1746 // SP => d = UInt(Vd:D)
1747 // DP => d = UInt(D:Vd)
1748 static unsigned decodeVFPRd(uint32_t insn, bool isSPVFP) {
1749   return isSPVFP ? (decodeRd(insn) << 1 | getDBit(insn))
1750                  : (decodeRd(insn) | getDBit(insn) << 4);
1751 }
1752
1753 // Extract/Decode Dn/Sn:
1754 //
1755 // SP => n = UInt(Vn:N)
1756 // DP => n = UInt(N:Vn)
1757 static unsigned decodeVFPRn(uint32_t insn, bool isSPVFP) {
1758   return isSPVFP ? (decodeRn(insn) << 1 | getNBit(insn))
1759                  : (decodeRn(insn) | getNBit(insn) << 4);
1760 }
1761
1762 // Extract/Decode Dm/Sm:
1763 //
1764 // SP => m = UInt(Vm:M)
1765 // DP => m = UInt(M:Vm)
1766 static unsigned decodeVFPRm(uint32_t insn, bool isSPVFP) {
1767   return isSPVFP ? (decodeRm(insn) << 1 | getMBit(insn))
1768                  : (decodeRm(insn) | getMBit(insn) << 4);
1769 }
1770
1771 // A7.5.1
1772 static APInt VFPExpandImm(unsigned char byte, unsigned N) {
1773   assert(N == 32 || N == 64);
1774
1775   uint64_t Result;
1776   unsigned bit6 = slice(byte, 6, 6);
1777   if (N == 32) {
1778     Result = slice(byte, 7, 7) << 31 | slice(byte, 5, 0) << 19;
1779     if (bit6)
1780       Result |= 0x1f << 25;
1781     else
1782       Result |= 0x1 << 30;
1783   } else {
1784     Result = (uint64_t)slice(byte, 7, 7) << 63 |
1785              (uint64_t)slice(byte, 5, 0) << 48;
1786     if (bit6)
1787       Result |= 0xffULL << 54;
1788     else
1789       Result |= 0x1ULL << 62;
1790   }
1791   return APInt(N, Result);
1792 }
1793
1794 // VFP Unary Format Instructions:
1795 //
1796 // VCMP[E]ZD, VCMP[E]ZS: compares one floating-point register with zero
1797 // VCVTDS, VCVTSD: converts between double-precision and single-precision
1798 // The rest of the instructions have homogeneous [VFP]Rd and [VFP]Rm registers.
1799 static bool DisassembleVFPUnaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1800     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1801
1802   assert(NumOps >= 1 && "VFPUnaryFrm expects NumOps >= 1");
1803
1804   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1805   unsigned &OpIdx = NumOpsAdded;
1806
1807   OpIdx = 0;
1808
1809   unsigned RegClass = OpInfo[OpIdx].RegClass;
1810   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1811          "Reg operand expected");
1812   bool isSP = (RegClass == ARM::SPRRegClassID);
1813
1814   MI.addOperand(MCOperand::CreateReg(
1815                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1816   ++OpIdx;
1817
1818   // Early return for compare with zero instructions.
1819   if (Opcode == ARM::VCMPEZD || Opcode == ARM::VCMPEZS
1820       || Opcode == ARM::VCMPZD || Opcode == ARM::VCMPZS)
1821     return true;
1822
1823   RegClass = OpInfo[OpIdx].RegClass;
1824   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1825          "Reg operand expected");
1826   isSP = (RegClass == ARM::SPRRegClassID);
1827
1828   MI.addOperand(MCOperand::CreateReg(
1829                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1830   ++OpIdx;
1831
1832   return true;
1833 }
1834
1835 // All the instructions have homogeneous [VFP]Rd, [VFP]Rn, and [VFP]Rm regs.
1836 // Some of them have operand constraints which tie the first operand in the
1837 // InOperandList to that of the dst.  As far as asm printing is concerned, this
1838 // tied_to operand is simply skipped.
1839 static bool DisassembleVFPBinaryFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
1840     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1841
1842   assert(NumOps >= 3 && "VFPBinaryFrm expects NumOps >= 3");
1843
1844   const TargetInstrDesc &TID = ARMInsts[Opcode];
1845   const TargetOperandInfo *OpInfo = TID.OpInfo;
1846   unsigned &OpIdx = NumOpsAdded;
1847
1848   OpIdx = 0;
1849
1850   unsigned RegClass = OpInfo[OpIdx].RegClass;
1851   assert((RegClass == ARM::SPRRegClassID || RegClass == ARM::DPRRegClassID) &&
1852          "Reg operand expected");
1853   bool isSP = (RegClass == ARM::SPRRegClassID);
1854
1855   MI.addOperand(MCOperand::CreateReg(
1856                   getRegisterEnum(B, RegClass, decodeVFPRd(insn, isSP))));
1857   ++OpIdx;
1858
1859   // Skip tied_to operand constraint.
1860   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
1861     assert(NumOps >= 4 && "Expect >=4 operands");
1862     MI.addOperand(MCOperand::CreateReg(0));
1863     ++OpIdx;
1864   }
1865
1866   MI.addOperand(MCOperand::CreateReg(
1867                   getRegisterEnum(B, RegClass, decodeVFPRn(insn, isSP))));
1868   ++OpIdx;
1869
1870   MI.addOperand(MCOperand::CreateReg(
1871                   getRegisterEnum(B, RegClass, decodeVFPRm(insn, isSP))));
1872   ++OpIdx;
1873
1874   return true;
1875 }
1876
1877 // A8.6.295 vcvt (floating-point <-> integer)
1878 // Int to FP: VSITOD, VSITOS, VUITOD, VUITOS
1879 // FP to Int: VTOSI[Z|R]D, VTOSI[Z|R]S, VTOUI[Z|R]D, VTOUI[Z|R]S
1880 //
1881 // A8.6.297 vcvt (floating-point and fixed-point)
1882 // Dd|Sd Dd|Sd(TIED_TO) #fbits(= 16|32 - UInt(imm4:i))
1883 static bool DisassembleVFPConv1Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1884     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1885
1886   assert(NumOps >= 2 && "VFPConv1Frm expects NumOps >= 2");
1887
1888   const TargetInstrDesc &TID = ARMInsts[Opcode];
1889   const TargetOperandInfo *OpInfo = TID.OpInfo;
1890   if (!OpInfo) return false;
1891
1892   bool SP = slice(insn, 8, 8) == 0; // A8.6.295 & A8.6.297
1893   bool fixed_point = slice(insn, 17, 17) == 1; // A8.6.297
1894   unsigned RegClassID = SP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
1895
1896   if (fixed_point) {
1897     // A8.6.297
1898     assert(NumOps >= 3 && "Expect >= 3 operands");
1899     int size = slice(insn, 7, 7) == 0 ? 16 : 32;
1900     int fbits = size - (slice(insn,3,0) << 1 | slice(insn,5,5));
1901     MI.addOperand(MCOperand::CreateReg(
1902                     getRegisterEnum(B, RegClassID,
1903                                     decodeVFPRd(insn, SP))));
1904
1905     assert(TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
1906            "Tied to operand expected");
1907     MI.addOperand(MI.getOperand(0));
1908
1909     assert(OpInfo[2].RegClass < 0 && !OpInfo[2].isPredicate() &&
1910            !OpInfo[2].isOptionalDef() && "Imm operand expected");
1911     MI.addOperand(MCOperand::CreateImm(fbits));
1912
1913     NumOpsAdded = 3;
1914   } else {
1915     // A8.6.295
1916     // The Rd (destination) and Rm (source) bits have different interpretations
1917     // depending on their single-precisonness.
1918     unsigned d, m;
1919     if (slice(insn, 18, 18) == 1) { // to_integer operation
1920       d = decodeVFPRd(insn, true /* Is Single Precision */);
1921       MI.addOperand(MCOperand::CreateReg(
1922                       getRegisterEnum(B, ARM::SPRRegClassID, d)));
1923       m = decodeVFPRm(insn, SP);
1924       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, m)));
1925     } else {
1926       d = decodeVFPRd(insn, SP);
1927       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, d)));
1928       m = decodeVFPRm(insn, true /* Is Single Precision */);
1929       MI.addOperand(MCOperand::CreateReg(
1930                       getRegisterEnum(B, ARM::SPRRegClassID, m)));
1931     }
1932     NumOpsAdded = 2;
1933   }
1934
1935   return true;
1936 }
1937
1938 // VMOVRS - A8.6.330
1939 // Rt => Rd; Sn => UInt(Vn:N)
1940 static bool DisassembleVFPConv2Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1941     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1942
1943   assert(NumOps >= 2 && "VFPConv2Frm expects NumOps >= 2");
1944
1945   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1946                                                      decodeRd(insn))));
1947   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1948                                                      decodeVFPRn(insn, true))));
1949   NumOpsAdded = 2;
1950   return true;
1951 }
1952
1953 // VMOVRRD - A8.6.332
1954 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
1955 //
1956 // VMOVRRS - A8.6.331
1957 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
1958 static bool DisassembleVFPConv3Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1959     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1960
1961   assert(NumOps >= 3 && "VFPConv3Frm expects NumOps >= 3");
1962
1963   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
1964   unsigned &OpIdx = NumOpsAdded;
1965
1966   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1967                                                      decodeRd(insn))));
1968   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1969                                                      decodeRn(insn))));
1970   OpIdx = 2;
1971
1972   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
1973     unsigned Sm = decodeVFPRm(insn, true);
1974     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1975                                                        Sm)));
1976     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1977                                                        Sm+1)));
1978     OpIdx += 2;
1979   } else {
1980     MI.addOperand(MCOperand::CreateReg(
1981                     getRegisterEnum(B, ARM::DPRRegClassID,
1982                                     decodeVFPRm(insn, false))));
1983     ++OpIdx;
1984   }
1985   return true;
1986 }
1987
1988 // VMOVSR - A8.6.330
1989 // Rt => Rd; Sn => UInt(Vn:N)
1990 static bool DisassembleVFPConv4Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
1991     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
1992
1993   assert(NumOps >= 2 && "VFPConv4Frm expects NumOps >= 2");
1994
1995   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
1996                                                      decodeVFPRn(insn, true))));
1997   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
1998                                                      decodeRd(insn))));
1999   NumOpsAdded = 2;
2000   return true;
2001 }
2002
2003 // VMOVDRR - A8.6.332
2004 // Rt => Rd; Rt2 => Rn; Dm => UInt(M:Vm)
2005 //
2006 // VMOVRRS - A8.6.331
2007 // Rt => Rd; Rt2 => Rn; Sm => UInt(Vm:M); Sm1 = Sm+1
2008 static bool DisassembleVFPConv5Frm(MCInst &MI, unsigned Opcode, uint32_t insn,
2009     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2010
2011   assert(NumOps >= 3 && "VFPConv5Frm expects NumOps >= 3");
2012
2013   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2014   unsigned &OpIdx = NumOpsAdded;
2015
2016   OpIdx = 0;
2017
2018   if (OpInfo[OpIdx].RegClass == ARM::SPRRegClassID) {
2019     unsigned Sm = decodeVFPRm(insn, true);
2020     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
2021                                                        Sm)));
2022     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::SPRRegClassID,
2023                                                        Sm+1)));
2024     OpIdx += 2;
2025   } else {
2026     MI.addOperand(MCOperand::CreateReg(
2027                     getRegisterEnum(B, ARM::DPRRegClassID,
2028                                     decodeVFPRm(insn, false))));
2029     ++OpIdx;
2030   }
2031
2032   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2033                                                      decodeRd(insn))));
2034   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2035                                                      decodeRn(insn))));
2036   OpIdx += 2;
2037   return true;
2038 }
2039
2040 // VFP Load/Store Instructions.
2041 // VLDRD, VLDRS, VSTRD, VSTRS
2042 static bool DisassembleVFPLdStFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2043     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2044
2045   assert(NumOps >= 3 && "VFPLdStFrm expects NumOps >= 3");
2046
2047   bool isSPVFP = (Opcode == ARM::VLDRS || Opcode == ARM::VSTRS);
2048   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
2049
2050   // Extract Dd/Sd for operand 0.
2051   unsigned RegD = decodeVFPRd(insn, isSPVFP);
2052
2053   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID, RegD)));
2054
2055   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
2056   MI.addOperand(MCOperand::CreateReg(Base));
2057
2058   // Next comes the AM5 Opcode.
2059   ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
2060   unsigned char Imm8 = insn & 0xFF;
2061   MI.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(AddrOpcode, Imm8)));
2062
2063   NumOpsAdded = 3;
2064
2065   return true;
2066 }
2067
2068 // VFP Load/Store Multiple Instructions.
2069 // We have an optional write back reg, the base, and two predicate operands.
2070 // It is then followed by a reglist of either DPR(s) or SPR(s).
2071 //
2072 // VLDMD[_UPD], VLDMS[_UPD], VSTMD[_UPD], VSTMS[_UPD]
2073 static bool DisassembleVFPLdStMulFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2074     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2075
2076   assert(NumOps >= 4 && "VFPLdStMulFrm expects NumOps >= 4");
2077
2078   unsigned &OpIdx = NumOpsAdded;
2079
2080   OpIdx = 0;
2081
2082   unsigned Base = getRegisterEnum(B, ARM::GPRRegClassID, decodeRn(insn));
2083
2084   // Writeback to base, if necessary.
2085   if (Opcode == ARM::VLDMDIA_UPD || Opcode == ARM::VLDMSIA_UPD ||
2086       Opcode == ARM::VLDMDDB_UPD || Opcode == ARM::VLDMSDB_UPD ||
2087       Opcode == ARM::VSTMDIA_UPD || Opcode == ARM::VSTMSIA_UPD ||
2088       Opcode == ARM::VSTMDDB_UPD || Opcode == ARM::VSTMSDB_UPD) {
2089     MI.addOperand(MCOperand::CreateReg(Base));
2090     ++OpIdx;
2091   }
2092
2093   MI.addOperand(MCOperand::CreateReg(Base));
2094
2095   // Handling the two predicate operands before the reglist.
2096   int64_t CondVal = getCondField(insn);
2097   if (CondVal == 0xF)
2098     return false;
2099   MI.addOperand(MCOperand::CreateImm(CondVal));
2100   MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
2101
2102   OpIdx += 3;
2103
2104   bool isSPVFP = (Opcode == ARM::VLDMSIA     ||
2105                   Opcode == ARM::VLDMSIA_UPD || Opcode == ARM::VLDMSDB_UPD ||
2106                   Opcode == ARM::VSTMSIA     ||
2107                   Opcode == ARM::VSTMSIA_UPD || Opcode == ARM::VSTMSDB_UPD);
2108   unsigned RegClassID = isSPVFP ? ARM::SPRRegClassID : ARM::DPRRegClassID;
2109
2110   // Extract Dd/Sd.
2111   unsigned RegD = decodeVFPRd(insn, isSPVFP);
2112
2113   // Fill the variadic part of reglist.
2114   unsigned char Imm8 = insn & 0xFF;
2115   unsigned Regs = isSPVFP ? Imm8 : Imm8/2;
2116
2117   // Apply some sanity checks before proceeding.
2118   if (Regs == 0 || (RegD + Regs) > 32 || (!isSPVFP && Regs > 16))
2119     return false;
2120
2121   for (unsigned i = 0; i < Regs; ++i) {
2122     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClassID,
2123                                                        RegD + i)));
2124     ++OpIdx;
2125   }
2126
2127   return true;
2128 }
2129
2130 // Misc. VFP Instructions.
2131 // FMSTAT (vmrs with Rt=0b1111, i.e., to apsr_nzcv and no register operand)
2132 // FCONSTD (DPR and a VFPf64Imm operand)
2133 // FCONSTS (SPR and a VFPf32Imm operand)
2134 // VMRS/VMSR (GPR operand)
2135 static bool DisassembleVFPMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
2136     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2137
2138   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
2139   unsigned &OpIdx = NumOpsAdded;
2140
2141   OpIdx = 0;
2142
2143   if (Opcode == ARM::FMSTAT)
2144     return true;
2145
2146   assert(NumOps >= 2 && "VFPMiscFrm expects >=2 operands");
2147
2148   unsigned RegEnum = 0;
2149   switch (OpInfo[0].RegClass) {
2150   case ARM::DPRRegClassID:
2151     RegEnum = getRegisterEnum(B, ARM::DPRRegClassID, decodeVFPRd(insn, false));
2152     break;
2153   case ARM::SPRRegClassID:
2154     RegEnum = getRegisterEnum(B, ARM::SPRRegClassID, decodeVFPRd(insn, true));
2155     break;
2156   case ARM::GPRRegClassID:
2157     RegEnum = getRegisterEnum(B, ARM::GPRRegClassID, decodeRd(insn));
2158     break;
2159   default:
2160     assert(0 && "Invalid reg class id");
2161     return false;
2162   }
2163
2164   MI.addOperand(MCOperand::CreateReg(RegEnum));
2165   ++OpIdx;
2166
2167   // Extract/decode the f64/f32 immediate.
2168   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2169         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2170     // The asm syntax specifies the floating point value, not the 8-bit literal.
2171     APInt immRaw = VFPExpandImm(slice(insn,19,16) << 4 | slice(insn, 3, 0),
2172                              Opcode == ARM::FCONSTD ? 64 : 32);
2173     APFloat immFP = APFloat(immRaw, true);
2174     double imm = Opcode == ARM::FCONSTD ? immFP.convertToDouble() :
2175       immFP.convertToFloat();
2176     MI.addOperand(MCOperand::CreateFPImm(imm));
2177
2178     ++OpIdx;
2179   }
2180
2181   return true;
2182 }
2183
2184 // DisassembleThumbFrm() is defined in ThumbDisassemblerCore.h file.
2185 #include "ThumbDisassemblerCore.h"
2186
2187 /////////////////////////////////////////////////////
2188 //                                                 //
2189 //     Utility Functions For ARM Advanced SIMD     //
2190 //                                                 //
2191 /////////////////////////////////////////////////////
2192
2193 // The following NEON namings are based on A8.6.266 VABA, VABAL.  Notice that
2194 // A8.6.303 VDUP (ARM core register)'s D/Vd pair is the N/Vn pair of VABA/VABAL.
2195
2196 // A7.3 Register encoding
2197
2198 // Extract/Decode NEON D/Vd:
2199 //
2200 // Note that for quadword, Qd = UInt(D:Vd<3:1>) = Inst{22:15-13}, whereas for
2201 // doubleword, Dd = UInt(D:Vd).  We compensate for this difference by
2202 // handling it in the getRegisterEnum() utility function.
2203 // D = Inst{22}, Vd = Inst{15-12}
2204 static unsigned decodeNEONRd(uint32_t insn) {
2205   return ((insn >> ARMII::NEON_D_BitShift) & 1) << 4
2206     | ((insn >> ARMII::NEON_RegRdShift) & ARMII::NEONRegMask);
2207 }
2208
2209 // Extract/Decode NEON N/Vn:
2210 //
2211 // Note that for quadword, Qn = UInt(N:Vn<3:1>) = Inst{7:19-17}, whereas for
2212 // doubleword, Dn = UInt(N:Vn).  We compensate for this difference by
2213 // handling it in the getRegisterEnum() utility function.
2214 // N = Inst{7}, Vn = Inst{19-16}
2215 static unsigned decodeNEONRn(uint32_t insn) {
2216   return ((insn >> ARMII::NEON_N_BitShift) & 1) << 4
2217     | ((insn >> ARMII::NEON_RegRnShift) & ARMII::NEONRegMask);
2218 }
2219
2220 // Extract/Decode NEON M/Vm:
2221 //
2222 // Note that for quadword, Qm = UInt(M:Vm<3:1>) = Inst{5:3-1}, whereas for
2223 // doubleword, Dm = UInt(M:Vm).  We compensate for this difference by
2224 // handling it in the getRegisterEnum() utility function.
2225 // M = Inst{5}, Vm = Inst{3-0}
2226 static unsigned decodeNEONRm(uint32_t insn) {
2227   return ((insn >> ARMII::NEON_M_BitShift) & 1) << 4
2228     | ((insn >> ARMII::NEON_RegRmShift) & ARMII::NEONRegMask);
2229 }
2230
2231 namespace {
2232 enum ElemSize {
2233   ESizeNA = 0,
2234   ESize8 = 8,
2235   ESize16 = 16,
2236   ESize32 = 32,
2237   ESize64 = 64
2238 };
2239 } // End of unnamed namespace
2240
2241 // size        field -> Inst{11-10}
2242 // index_align field -> Inst{7-4}
2243 //
2244 // The Lane Index interpretation depends on the Data Size:
2245 //   8  (encoded as size = 0b00) -> Index = index_align[3:1]
2246 //   16 (encoded as size = 0b01) -> Index = index_align[3:2]
2247 //   32 (encoded as size = 0b10) -> Index = index_align[3]
2248 //
2249 // Ref: A8.6.317 VLD4 (single 4-element structure to one lane).
2250 static unsigned decodeLaneIndex(uint32_t insn) {
2251   unsigned size = insn >> 10 & 3;
2252   assert((size == 0 || size == 1 || size == 2) &&
2253          "Encoding error: size should be either 0, 1, or 2");
2254
2255   unsigned index_align = insn >> 4 & 0xF;
2256   return (index_align >> 1) >> size;
2257 }
2258
2259 // imm64 = AdvSIMDExpandImm(op, cmode, i:imm3:imm4)
2260 // op = Inst{5}, cmode = Inst{11-8}
2261 // i = Inst{24} (ARM architecture)
2262 // imm3 = Inst{18-16}, imm4 = Inst{3-0}
2263 // Ref: Table A7-15 Modified immediate values for Advanced SIMD instructions.
2264 static uint64_t decodeN1VImm(uint32_t insn, ElemSize esize) {
2265   unsigned char op = (insn >> 5) & 1;
2266   unsigned char cmode = (insn >> 8) & 0xF;
2267   unsigned char Imm8 = ((insn >> 24) & 1) << 7 |
2268                        ((insn >> 16) & 7) << 4 |
2269                        (insn & 0xF);
2270   return (op << 12) | (cmode << 8) | Imm8;
2271 }
2272
2273 // A8.6.339 VMUL, VMULL (by scalar)
2274 // ESize16 => m = Inst{2-0} (Vm<2:0>) D0-D7
2275 // ESize32 => m = Inst{3-0} (Vm<3:0>) D0-D15
2276 static unsigned decodeRestrictedDm(uint32_t insn, ElemSize esize) {
2277   switch (esize) {
2278   case ESize16:
2279     return insn & 7;
2280   case ESize32:
2281     return insn & 0xF;
2282   default:
2283     assert(0 && "Unreachable code!");
2284     return 0;
2285   }
2286 }
2287
2288 // A8.6.339 VMUL, VMULL (by scalar)
2289 // ESize16 => index = Inst{5:3} (M:Vm<3>) D0-D7
2290 // ESize32 => index = Inst{5}   (M)       D0-D15
2291 static unsigned decodeRestrictedDmIndex(uint32_t insn, ElemSize esize) {
2292   switch (esize) {
2293   case ESize16:
2294     return (((insn >> 5) & 1) << 1) | ((insn >> 3) & 1);
2295   case ESize32:
2296     return (insn >> 5) & 1;
2297   default:
2298     assert(0 && "Unreachable code!");
2299     return 0;
2300   }
2301 }
2302
2303 // A8.6.296 VCVT (between floating-point and fixed-point, Advanced SIMD)
2304 // (64 - <fbits>) is encoded as imm6, i.e., Inst{21-16}.
2305 static unsigned decodeVCVTFractionBits(uint32_t insn) {
2306   return 64 - ((insn >> 16) & 0x3F);
2307 }
2308
2309 // A8.6.302 VDUP (scalar)
2310 // ESize8  => index = Inst{19-17}
2311 // ESize16 => index = Inst{19-18}
2312 // ESize32 => index = Inst{19}
2313 static unsigned decodeNVLaneDupIndex(uint32_t insn, ElemSize esize) {
2314   switch (esize) {
2315   case ESize8:
2316     return (insn >> 17) & 7;
2317   case ESize16:
2318     return (insn >> 18) & 3;
2319   case ESize32:
2320     return (insn >> 19) & 1;
2321   default:
2322     assert(0 && "Unspecified element size!");
2323     return 0;
2324   }
2325 }
2326
2327 // A8.6.328 VMOV (ARM core register to scalar)
2328 // A8.6.329 VMOV (scalar to ARM core register)
2329 // ESize8  => index = Inst{21:6-5}
2330 // ESize16 => index = Inst{21:6}
2331 // ESize32 => index = Inst{21}
2332 static unsigned decodeNVLaneOpIndex(uint32_t insn, ElemSize esize) {
2333   switch (esize) {
2334   case ESize8:
2335     return ((insn >> 21) & 1) << 2 | ((insn >> 5) & 3);
2336   case ESize16:
2337     return ((insn >> 21) & 1) << 1 | ((insn >> 6) & 1);
2338   case ESize32:
2339     return ((insn >> 21) & 1);
2340   default:
2341     assert(0 && "Unspecified element size!");
2342     return 0;
2343   }
2344 }
2345
2346 // Imm6 = Inst{21-16}, L = Inst{7}
2347 //
2348 // LeftShift == true (A8.6.367 VQSHL, A8.6.387 VSLI):
2349 // case L:imm6 of
2350 //   '0001xxx' => esize = 8; shift_amount = imm6 - 8
2351 //   '001xxxx' => esize = 16; shift_amount = imm6 - 16
2352 //   '01xxxxx' => esize = 32; shift_amount = imm6 - 32
2353 //   '1xxxxxx' => esize = 64; shift_amount = imm6
2354 //
2355 // LeftShift == false (A8.6.376 VRSHR, A8.6.368 VQSHRN):
2356 // case L:imm6 of
2357 //   '0001xxx' => esize = 8; shift_amount = 16 - imm6
2358 //   '001xxxx' => esize = 16; shift_amount = 32 - imm6
2359 //   '01xxxxx' => esize = 32; shift_amount = 64 - imm6
2360 //   '1xxxxxx' => esize = 64; shift_amount = 64 - imm6
2361 //
2362 static unsigned decodeNVSAmt(uint32_t insn, bool LeftShift) {
2363   ElemSize esize = ESizeNA;
2364   unsigned L = (insn >> 7) & 1;
2365   unsigned imm6 = (insn >> 16) & 0x3F;
2366   if (L == 0) {
2367     if (imm6 >> 3 == 1)
2368       esize = ESize8;
2369     else if (imm6 >> 4 == 1)
2370       esize = ESize16;
2371     else if (imm6 >> 5 == 1)
2372       esize = ESize32;
2373     else
2374       assert(0 && "Wrong encoding of Inst{7:21-16}!");
2375   } else
2376     esize = ESize64;
2377
2378   if (LeftShift)
2379     return esize == ESize64 ? imm6 : (imm6 - esize);
2380   else
2381     return esize == ESize64 ? (esize - imm6) : (2*esize - imm6);
2382 }
2383
2384 // A8.6.305 VEXT
2385 // Imm4 = Inst{11-8}
2386 static unsigned decodeN3VImm(uint32_t insn) {
2387   return (insn >> 8) & 0xF;
2388 }
2389
2390 // VLD*
2391 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm]
2392 // VLD*LN*
2393 //   D[d] D[d2] ... Rn [TIED_TO Rn] align [Rm] TIED_TO ... imm(idx)
2394 // VST*
2395 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ...
2396 // VST*LN*
2397 //   Rn [TIED_TO Rn] align [Rm] D[d] D[d2] ... [imm(idx)]
2398 //
2399 // Correctly set VLD*/VST*'s TIED_TO GPR, as the asm printer needs it.
2400 static bool DisassembleNLdSt0(MCInst &MI, unsigned Opcode, uint32_t insn,
2401     unsigned short NumOps, unsigned &NumOpsAdded, bool Store, bool DblSpaced,
2402     unsigned alignment, BO B) {
2403
2404   const TargetInstrDesc &TID = ARMInsts[Opcode];
2405   const TargetOperandInfo *OpInfo = TID.OpInfo;
2406
2407   // At least one DPR register plus addressing mode #6.
2408   assert(NumOps >= 3 && "Expect >= 3 operands");
2409
2410   unsigned &OpIdx = NumOpsAdded;
2411
2412   OpIdx = 0;
2413
2414   // We have homogeneous NEON registers for Load/Store.
2415   unsigned RegClass = 0;
2416
2417   // Double-spaced registers have increments of 2.
2418   unsigned Inc = DblSpaced ? 2 : 1;
2419
2420   unsigned Rn = decodeRn(insn);
2421   unsigned Rm = decodeRm(insn);
2422   unsigned Rd = decodeNEONRd(insn);
2423
2424   // A7.7.1 Advanced SIMD addressing mode.
2425   bool WB = Rm != 15;
2426
2427   // LLVM Addressing Mode #6.
2428   unsigned RmEnum = 0;
2429   if (WB && Rm != 13)
2430     RmEnum = getRegisterEnum(B, ARM::GPRRegClassID, Rm);
2431
2432   if (Store) {
2433     // Consume possible WB, AddrMode6, possible increment reg, the DPR/QPR's,
2434     // then possible lane index.
2435     assert(OpIdx < NumOps && OpInfo[0].RegClass == ARM::GPRRegClassID &&
2436            "Reg operand expected");
2437
2438     if (WB) {
2439       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2440                                                          Rn)));
2441       ++OpIdx;
2442     }
2443
2444     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2445            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2446     // addrmode6 := (ops GPR:$addr, i32imm)
2447     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2448                                                        Rn)));
2449     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2450     OpIdx += 2;
2451
2452     if (WB) {
2453       MI.addOperand(MCOperand::CreateReg(RmEnum));
2454       ++OpIdx;
2455     }
2456
2457     assert(OpIdx < NumOps &&
2458            (OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2459             OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2460            "Reg operand expected");
2461
2462     RegClass = OpInfo[OpIdx].RegClass;
2463     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2464       MI.addOperand(MCOperand::CreateReg(
2465                       getRegisterEnum(B, RegClass, Rd)));
2466       Rd += Inc;
2467       ++OpIdx;
2468     }
2469
2470     // Handle possible lane index.
2471     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2472         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2473       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2474       ++OpIdx;
2475     }
2476
2477   } else {
2478     // Consume the DPR/QPR's, possible WB, AddrMode6, possible incrment reg,
2479     // possible TIED_TO DPR/QPR's (ignored), then possible lane index.
2480     RegClass = OpInfo[0].RegClass;
2481
2482     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2483       MI.addOperand(MCOperand::CreateReg(
2484                       getRegisterEnum(B, RegClass, Rd)));
2485       Rd += Inc;
2486       ++OpIdx;
2487     }
2488
2489     if (WB) {
2490       MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2491                                                          Rn)));
2492       ++OpIdx;
2493     }
2494
2495     assert((OpIdx+1) < NumOps && OpInfo[OpIdx].RegClass == ARM::GPRRegClassID &&
2496            OpInfo[OpIdx + 1].RegClass < 0 && "Addrmode #6 Operands expected");
2497     // addrmode6 := (ops GPR:$addr, i32imm)
2498     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
2499                                                        Rn)));
2500     MI.addOperand(MCOperand::CreateImm(alignment)); // Alignment
2501     OpIdx += 2;
2502
2503     if (WB) {
2504       MI.addOperand(MCOperand::CreateReg(RmEnum));
2505       ++OpIdx;
2506     }
2507
2508     while (OpIdx < NumOps && (unsigned)OpInfo[OpIdx].RegClass == RegClass) {
2509       assert(TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1 &&
2510              "Tied to operand expected");
2511       MI.addOperand(MCOperand::CreateReg(0));
2512       ++OpIdx;
2513     }
2514
2515     // Handle possible lane index.
2516     if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2517         && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2518       MI.addOperand(MCOperand::CreateImm(decodeLaneIndex(insn)));
2519       ++OpIdx;
2520     }
2521   }
2522
2523   // Accessing registers past the end of the NEON register file is not
2524   // defined.
2525   if (Rd > 32)
2526     return false;
2527
2528   return true;
2529 }
2530
2531 // A8.6.308, A8.6.311, A8.6.314, A8.6.317.
2532 static bool Align4OneLaneInst(unsigned elem, unsigned size,
2533     unsigned index_align, unsigned & alignment) {
2534   unsigned bits = 0;
2535   switch (elem) {
2536   default:
2537     return false;
2538   case 1:
2539     // A8.6.308
2540     if (size == 0)
2541       return slice(index_align, 0, 0) == 0;
2542     else if (size == 1) {
2543       bits = slice(index_align, 1, 0);
2544       if (bits != 0 && bits != 1)
2545         return false;
2546       if (bits == 1)
2547         alignment = 16;
2548       return true;
2549     } else if (size == 2) {
2550       bits = slice(index_align, 2, 0);
2551       if (bits != 0 && bits != 3)
2552         return false;
2553       if (bits == 3)
2554         alignment = 32;
2555       return true;;
2556     }
2557     return true;
2558   case 2:
2559     // A8.6.311
2560     if (size == 0) {
2561       if (slice(index_align, 0, 0) == 1)
2562         alignment = 16;
2563       return true;
2564     } if (size == 1) {
2565       if (slice(index_align, 0, 0) == 1)
2566         alignment = 32;
2567       return true;
2568     } else if (size == 2) {
2569       if (slice(index_align, 1, 1) != 0)
2570         return false;
2571       if (slice(index_align, 0, 0) == 1)
2572         alignment = 64;
2573       return true;;
2574     }
2575     return true;
2576   case 3:
2577     // A8.6.314
2578     if (size == 0) {
2579       if (slice(index_align, 0, 0) != 0)
2580         return false;
2581       return true;
2582     } if (size == 1) {
2583       if (slice(index_align, 0, 0) != 0)
2584         return false;
2585       return true;
2586       return true;
2587     } else if (size == 2) {
2588       if (slice(index_align, 1, 0) != 0)
2589         return false;
2590       return true;;
2591     }
2592     return true;
2593   case 4:
2594     // A8.6.317
2595     if (size == 0) {
2596       if (slice(index_align, 0, 0) == 1)
2597         alignment = 32;
2598       return true;
2599     } if (size == 1) {
2600       if (slice(index_align, 0, 0) == 1)
2601         alignment = 64;
2602       return true;
2603     } else if (size == 2) {
2604       bits = slice(index_align, 1, 0);
2605       if (bits == 3)
2606         return false;
2607       if (bits == 1)
2608         alignment = 64;
2609       else if (bits == 2)
2610         alignment = 128;
2611       return true;;
2612     }
2613     return true;
2614   }
2615 }
2616
2617 // A7.7
2618 // If L (Inst{21}) == 0, store instructions.
2619 // Find out about double-spaced-ness of the Opcode and pass it on to
2620 // DisassembleNLdSt0().
2621 static bool DisassembleNLdSt(MCInst &MI, unsigned Opcode, uint32_t insn,
2622     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2623
2624   const StringRef Name = ARMInsts[Opcode].Name;
2625   bool DblSpaced = false;
2626   // 0 represents standard alignment, i.e., unaligned data access.
2627   unsigned alignment = 0;
2628
2629   unsigned elem = 0; // legal values: {1, 2, 3, 4}
2630   if (Name.startswith("VST1") || Name.startswith("VLD1"))
2631     elem = 1;
2632
2633   if (Name.startswith("VST2") || Name.startswith("VLD2"))
2634     elem = 2;
2635
2636   if (Name.startswith("VST3") || Name.startswith("VLD3"))
2637     elem = 3;
2638
2639   if (Name.startswith("VST4") || Name.startswith("VLD4"))
2640     elem = 4;
2641
2642   if (Name.find("LN") != std::string::npos) {
2643     // To one lane instructions.
2644     // See, for example, 8.6.317 VLD4 (single 4-element structure to one lane).
2645
2646     // Utility function takes number of elements, size, and index_align.
2647     if (!Align4OneLaneInst(elem,
2648                            slice(insn, 11, 10),
2649                            slice(insn, 7, 4),
2650                            alignment))
2651       return false;
2652
2653     // <size> == 16 && Inst{5} == 1 --> DblSpaced = true
2654     if (Name.endswith("16") || Name.endswith("16_UPD"))
2655       DblSpaced = slice(insn, 5, 5) == 1;
2656
2657     // <size> == 32 && Inst{6} == 1 --> DblSpaced = true
2658     if (Name.endswith("32") || Name.endswith("32_UPD"))
2659       DblSpaced = slice(insn, 6, 6) == 1;
2660   } else {
2661     // Multiple n-element structures with type encoded as Inst{11-8}.
2662     // See, for example, A8.6.316 VLD4 (multiple 4-element structures).
2663
2664     // Inst{5-4} encodes alignment.
2665     unsigned align = slice(insn, 5, 4);
2666     switch (align) {
2667     default:
2668       break;
2669     case 1:
2670       alignment = 64; break;
2671     case 2:
2672       alignment = 128; break;
2673     case 3:
2674       alignment = 256; break;
2675     }
2676
2677     unsigned type = slice(insn, 11, 8);
2678     // Reject UNDEFINED instructions based on type and align.
2679     // Plus set DblSpaced flag where appropriate.
2680     switch (elem) {
2681     default:
2682       break;
2683     case 1:
2684       // n == 1
2685       // A8.6.307 & A8.6.391
2686       if ((type == 7  && slice(align, 1, 1) == 1) ||
2687           (type == 10 && align == 3) ||
2688           (type == 6  && slice(align, 1, 1) == 1))
2689         return false;
2690       break;
2691     case 2:
2692       // n == 2 && type == 0b1001 -> DblSpaced = true
2693       // A8.6.310 & A8.6.393
2694       if ((type == 8 || type == 9) && align == 3)
2695         return false;
2696       DblSpaced = (type == 9);
2697       break;
2698     case 3:
2699       // n == 3 && type == 0b0101 -> DblSpaced = true
2700       // A8.6.313 & A8.6.395
2701       if (slice(insn, 7, 6) == 3 || slice(align, 1, 1) == 1)
2702         return false;
2703       DblSpaced = (type == 5);
2704       break;
2705     case 4:
2706       // n == 4 && type == 0b0001 -> DblSpaced = true
2707       // A8.6.316 & A8.6.397
2708       if (slice(insn, 7, 6) == 3)
2709         return false;
2710       DblSpaced = (type == 1);
2711       break;
2712     }
2713   }
2714   return DisassembleNLdSt0(MI, Opcode, insn, NumOps, NumOpsAdded,
2715                            slice(insn, 21, 21) == 0, DblSpaced, alignment/8, B);
2716 }
2717
2718 // VMOV (immediate)
2719 //   Qd/Dd imm
2720 // VBIC (immediate)
2721 // VORR (immediate)
2722 //   Qd/Dd imm src(=Qd/Dd)
2723 static bool DisassembleN1RegModImmFrm(MCInst &MI, unsigned Opcode,
2724     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2725
2726   const TargetInstrDesc &TID = ARMInsts[Opcode];
2727   const TargetOperandInfo *OpInfo = TID.OpInfo;
2728
2729   assert(NumOps >= 2 &&
2730          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2731           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2732          (OpInfo[1].RegClass < 0) &&
2733          "Expect 1 reg operand followed by 1 imm operand");
2734
2735   // Qd/Dd = Inst{22:15-12} => NEON Rd
2736   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2737                                                      decodeNEONRd(insn))));
2738
2739   ElemSize esize = ESizeNA;
2740   switch (Opcode) {
2741   case ARM::VMOVv8i8:
2742   case ARM::VMOVv16i8:
2743     esize = ESize8;
2744     break;
2745   case ARM::VMOVv4i16:
2746   case ARM::VMOVv8i16:
2747   case ARM::VMVNv4i16:
2748   case ARM::VMVNv8i16:
2749   case ARM::VBICiv4i16:
2750   case ARM::VBICiv8i16:
2751   case ARM::VORRiv4i16:
2752   case ARM::VORRiv8i16:
2753     esize = ESize16;
2754     break;
2755   case ARM::VMOVv2i32:
2756   case ARM::VMOVv4i32:
2757   case ARM::VMVNv2i32:
2758   case ARM::VMVNv4i32:
2759   case ARM::VBICiv2i32:
2760   case ARM::VBICiv4i32:
2761   case ARM::VORRiv2i32:
2762   case ARM::VORRiv4i32:
2763     esize = ESize32;
2764     break;
2765   case ARM::VMOVv1i64:
2766   case ARM::VMOVv2i64:
2767     esize = ESize64;
2768     break;
2769   default:
2770     assert(0 && "Unexpected opcode!");
2771     return false;
2772   }
2773
2774   // One register and a modified immediate value.
2775   // Add the imm operand.
2776   MI.addOperand(MCOperand::CreateImm(decodeN1VImm(insn, esize)));
2777
2778   NumOpsAdded = 2;
2779
2780   // VBIC/VORRiv*i* variants have an extra $src = $Vd to be filled in.
2781   if (NumOps >= 3 &&
2782       (OpInfo[2].RegClass == ARM::DPRRegClassID ||
2783        OpInfo[2].RegClass == ARM::QPRRegClassID)) {
2784     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[0].RegClass,
2785                                                      decodeNEONRd(insn))));
2786     NumOpsAdded += 1;
2787   }
2788
2789   return true;
2790 }
2791
2792 namespace {
2793 enum N2VFlag {
2794   N2V_None,
2795   N2V_VectorDupLane,
2796   N2V_VectorConvert_Between_Float_Fixed
2797 };
2798 } // End of unnamed namespace
2799
2800 // Vector Convert [between floating-point and fixed-point]
2801 //   Qd/Dd Qm/Dm [fbits]
2802 //
2803 // Vector Duplicate Lane (from scalar to all elements) Instructions.
2804 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q:
2805 //   Qd/Dd Dm index
2806 //
2807 // Vector Move Long:
2808 //   Qd Dm
2809 //
2810 // Vector Move Narrow:
2811 //   Dd Qm
2812 //
2813 // Others
2814 static bool DisassembleNVdVmOptImm(MCInst &MI, unsigned Opc, uint32_t insn,
2815     unsigned short NumOps, unsigned &NumOpsAdded, N2VFlag Flag, BO B) {
2816
2817   const TargetInstrDesc &TID = ARMInsts[Opc];
2818   const TargetOperandInfo *OpInfo = TID.OpInfo;
2819
2820   assert(NumOps >= 2 &&
2821          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2822           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2823          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2824           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2825          "Expect >= 2 operands and first 2 as reg operands");
2826
2827   unsigned &OpIdx = NumOpsAdded;
2828
2829   OpIdx = 0;
2830
2831   ElemSize esize = ESizeNA;
2832   if (Flag == N2V_VectorDupLane) {
2833     // VDUPLN has its index embedded.  Its size can be inferred from the Opcode.
2834     assert(Opc >= ARM::VDUPLN16d && Opc <= ARM::VDUPLN8q &&
2835            "Unexpected Opcode");
2836     esize = (Opc == ARM::VDUPLN8d || Opc == ARM::VDUPLN8q) ? ESize8
2837        : ((Opc == ARM::VDUPLN16d || Opc == ARM::VDUPLN16q) ? ESize16
2838                                                            : ESize32);
2839   }
2840
2841   // Qd/Dd = Inst{22:15-12} => NEON Rd
2842   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2843                                                      decodeNEONRd(insn))));
2844   ++OpIdx;
2845
2846   // VPADAL...
2847   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2848     // TIED_TO operand.
2849     MI.addOperand(MCOperand::CreateReg(0));
2850     ++OpIdx;
2851   }
2852
2853   // Dm = Inst{5:3-0} => NEON Rm
2854   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2855                                                      decodeNEONRm(insn))));
2856   ++OpIdx;
2857
2858   // VZIP and others have two TIED_TO reg operands.
2859   int Idx;
2860   while (OpIdx < NumOps &&
2861          (Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
2862     // Add TIED_TO operand.
2863     MI.addOperand(MI.getOperand(Idx));
2864     ++OpIdx;
2865   }
2866
2867   // Add the imm operand, if required.
2868   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
2869       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
2870
2871     unsigned imm = 0xFFFFFFFF;
2872
2873     if (Flag == N2V_VectorDupLane)
2874       imm = decodeNVLaneDupIndex(insn, esize);
2875     if (Flag == N2V_VectorConvert_Between_Float_Fixed)
2876       imm = decodeVCVTFractionBits(insn);
2877
2878     assert(imm != 0xFFFFFFFF && "Internal error");
2879     MI.addOperand(MCOperand::CreateImm(imm));
2880     ++OpIdx;
2881   }
2882
2883   return true;
2884 }
2885
2886 static bool DisassembleN2RegFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2887     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2888
2889   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2890                                 N2V_None, B);
2891 }
2892 static bool DisassembleNVCVTFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2893     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2894
2895   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2896                                 N2V_VectorConvert_Between_Float_Fixed, B);
2897 }
2898 static bool DisassembleNVecDupLnFrm(MCInst &MI, unsigned Opc, uint32_t insn,
2899     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2900
2901   return DisassembleNVdVmOptImm(MI, Opc, insn, NumOps, NumOpsAdded,
2902                                 N2V_VectorDupLane, B);
2903 }
2904
2905 // Vector Shift [Accumulate] Instructions.
2906 // Qd/Dd [Qd/Dd (TIED_TO)] Qm/Dm ShiftAmt
2907 //
2908 // Vector Shift Left Long (with maximum shift count) Instructions.
2909 // VSHLLi16, VSHLLi32, VSHLLi8: Qd Dm imm (== size)
2910 //
2911 static bool DisassembleNVectorShift(MCInst &MI, unsigned Opcode, uint32_t insn,
2912     unsigned short NumOps, unsigned &NumOpsAdded, bool LeftShift, BO B) {
2913
2914   const TargetInstrDesc &TID = ARMInsts[Opcode];
2915   const TargetOperandInfo *OpInfo = TID.OpInfo;
2916
2917   assert(NumOps >= 3 &&
2918          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
2919           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
2920          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
2921           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
2922          "Expect >= 3 operands and first 2 as reg operands");
2923
2924   unsigned &OpIdx = NumOpsAdded;
2925
2926   OpIdx = 0;
2927
2928   // Qd/Dd = Inst{22:15-12} => NEON Rd
2929   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2930                                                      decodeNEONRd(insn))));
2931   ++OpIdx;
2932
2933   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
2934     // TIED_TO operand.
2935     MI.addOperand(MCOperand::CreateReg(0));
2936     ++OpIdx;
2937   }
2938
2939   assert((OpInfo[OpIdx].RegClass == ARM::DPRRegClassID ||
2940           OpInfo[OpIdx].RegClass == ARM::QPRRegClassID) &&
2941          "Reg operand expected");
2942
2943   // Qm/Dm = Inst{5:3-0} => NEON Rm
2944   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
2945                                                      decodeNEONRm(insn))));
2946   ++OpIdx;
2947
2948   assert(OpInfo[OpIdx].RegClass < 0 && "Imm operand expected");
2949
2950   // Add the imm operand.
2951
2952   // VSHLL has maximum shift count as the imm, inferred from its size.
2953   unsigned Imm;
2954   switch (Opcode) {
2955   default:
2956     Imm = decodeNVSAmt(insn, LeftShift);
2957     break;
2958   case ARM::VSHLLi8:
2959     Imm = 8;
2960     break;
2961   case ARM::VSHLLi16:
2962     Imm = 16;
2963     break;
2964   case ARM::VSHLLi32:
2965     Imm = 32;
2966     break;
2967   }
2968   MI.addOperand(MCOperand::CreateImm(Imm));
2969   ++OpIdx;
2970
2971   return true;
2972 }
2973
2974 // Left shift instructions.
2975 static bool DisassembleN2RegVecShLFrm(MCInst &MI, unsigned Opcode,
2976     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2977
2978   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, true,
2979                                  B);
2980 }
2981 // Right shift instructions have different shift amount interpretation.
2982 static bool DisassembleN2RegVecShRFrm(MCInst &MI, unsigned Opcode,
2983     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
2984
2985   return DisassembleNVectorShift(MI, Opcode, insn, NumOps, NumOpsAdded, false,
2986                                  B);
2987 }
2988
2989 namespace {
2990 enum N3VFlag {
2991   N3V_None,
2992   N3V_VectorExtract,
2993   N3V_VectorShift,
2994   N3V_Multiply_By_Scalar
2995 };
2996 } // End of unnamed namespace
2997
2998 // NEON Three Register Instructions with Optional Immediate Operand
2999 //
3000 // Vector Extract Instructions.
3001 // Qd/Dd Qn/Dn Qm/Dm imm4
3002 //
3003 // Vector Shift (Register) Instructions.
3004 // Qd/Dd Qm/Dm Qn/Dn (notice the order of m, n)
3005 //
3006 // Vector Multiply [Accumulate/Subtract] [Long] By Scalar Instructions.
3007 // Qd/Dd Qn/Dn RestrictedDm index
3008 //
3009 // Others
3010 static bool DisassembleNVdVnVmOptImm(MCInst &MI, unsigned Opcode, uint32_t insn,
3011     unsigned short NumOps, unsigned &NumOpsAdded, N3VFlag Flag, BO B) {
3012
3013   const TargetInstrDesc &TID = ARMInsts[Opcode];
3014   const TargetOperandInfo *OpInfo = TID.OpInfo;
3015
3016   // No checking for OpInfo[2] because of MOVDneon/MOVQ with only two regs.
3017   assert(NumOps >= 3 &&
3018          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
3019           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
3020          (OpInfo[1].RegClass == ARM::DPRRegClassID ||
3021           OpInfo[1].RegClass == ARM::QPRRegClassID) &&
3022          "Expect >= 3 operands and first 2 as reg operands");
3023
3024   unsigned &OpIdx = NumOpsAdded;
3025
3026   OpIdx = 0;
3027
3028   bool VdVnVm = Flag == N3V_VectorShift ? false : true;
3029   bool IsImm4 = Flag == N3V_VectorExtract ? true : false;
3030   bool IsDmRestricted = Flag == N3V_Multiply_By_Scalar ? true : false;
3031   ElemSize esize = ESizeNA;
3032   if (Flag == N3V_Multiply_By_Scalar) {
3033     unsigned size = (insn >> 20) & 3;
3034     if (size == 1) esize = ESize16;
3035     if (size == 2) esize = ESize32;
3036     assert (esize == ESize16 || esize == ESize32);
3037   }
3038
3039   // Qd/Dd = Inst{22:15-12} => NEON Rd
3040   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, OpInfo[OpIdx].RegClass,
3041                                                      decodeNEONRd(insn))));
3042   ++OpIdx;
3043
3044   // VABA, VABAL, VBSLd, VBSLq, ...
3045   if (TID.getOperandConstraint(OpIdx, TOI::TIED_TO) != -1) {
3046     // TIED_TO operand.
3047     MI.addOperand(MCOperand::CreateReg(0));
3048     ++OpIdx;
3049   }
3050
3051   // Dn = Inst{7:19-16} => NEON Rn
3052   // or
3053   // Dm = Inst{5:3-0} => NEON Rm
3054   MI.addOperand(MCOperand::CreateReg(
3055                   getRegisterEnum(B, OpInfo[OpIdx].RegClass,
3056                                   VdVnVm ? decodeNEONRn(insn)
3057                                          : decodeNEONRm(insn))));
3058   ++OpIdx;
3059
3060   // Special case handling for VMOVDneon and VMOVQ because they are marked as
3061   // N3RegFrm.
3062   if (Opcode == ARM::VMOVDneon || Opcode == ARM::VMOVQ)
3063     return true;
3064
3065   // Dm = Inst{5:3-0} => NEON Rm
3066   // or
3067   // Dm is restricted to D0-D7 if size is 16, D0-D15 otherwise
3068   // or
3069   // Dn = Inst{7:19-16} => NEON Rn
3070   unsigned m = VdVnVm ? (IsDmRestricted ? decodeRestrictedDm(insn, esize)
3071                                         : decodeNEONRm(insn))
3072                       : decodeNEONRn(insn);
3073
3074   MI.addOperand(MCOperand::CreateReg(
3075                   getRegisterEnum(B, OpInfo[OpIdx].RegClass, m)));
3076   ++OpIdx;
3077
3078   if (OpIdx < NumOps && OpInfo[OpIdx].RegClass < 0
3079       && !OpInfo[OpIdx].isPredicate() && !OpInfo[OpIdx].isOptionalDef()) {
3080     // Add the imm operand.
3081     unsigned Imm = 0;
3082     if (IsImm4)
3083       Imm = decodeN3VImm(insn);
3084     else if (IsDmRestricted)
3085       Imm = decodeRestrictedDmIndex(insn, esize);
3086     else {
3087       assert(0 && "Internal error: unreachable code!");
3088       return false;
3089     }
3090
3091     MI.addOperand(MCOperand::CreateImm(Imm));
3092     ++OpIdx;
3093   }
3094
3095   return true;
3096 }
3097
3098 static bool DisassembleN3RegFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3099     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3100
3101   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3102                                   N3V_None, B);
3103 }
3104 static bool DisassembleN3RegVecShFrm(MCInst &MI, unsigned Opcode,
3105     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3106
3107   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3108                                   N3V_VectorShift, B);
3109 }
3110 static bool DisassembleNVecExtractFrm(MCInst &MI, unsigned Opcode,
3111     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3112
3113   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3114                                   N3V_VectorExtract, B);
3115 }
3116 static bool DisassembleNVecMulScalarFrm(MCInst &MI, unsigned Opcode,
3117     uint32_t insn, unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3118
3119   return DisassembleNVdVnVmOptImm(MI, Opcode, insn, NumOps, NumOpsAdded,
3120                                   N3V_Multiply_By_Scalar, B);
3121 }
3122
3123 // Vector Table Lookup
3124 //
3125 // VTBL1, VTBX1: Dd [Dd(TIED_TO)] Dn Dm
3126 // VTBL2, VTBX2: Dd [Dd(TIED_TO)] Dn Dn+1 Dm
3127 // VTBL3, VTBX3: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dm
3128 // VTBL4, VTBX4: Dd [Dd(TIED_TO)] Dn Dn+1 Dn+2 Dn+3 Dm
3129 static bool DisassembleNVTBLFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3130     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3131
3132   const TargetInstrDesc &TID = ARMInsts[Opcode];
3133   const TargetOperandInfo *OpInfo = TID.OpInfo;
3134   if (!OpInfo) return false;
3135
3136   assert(NumOps >= 3 &&
3137          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3138          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3139          OpInfo[2].RegClass == ARM::DPRRegClassID &&
3140          "Expect >= 3 operands and first 3 as reg operands");
3141
3142   unsigned &OpIdx = NumOpsAdded;
3143
3144   OpIdx = 0;
3145
3146   unsigned Rn = decodeNEONRn(insn);
3147
3148   // {Dn} encoded as len = 0b00
3149   // {Dn Dn+1} encoded as len = 0b01
3150   // {Dn Dn+1 Dn+2 } encoded as len = 0b10
3151   // {Dn Dn+1 Dn+2 Dn+3} encoded as len = 0b11
3152   unsigned Len = slice(insn, 9, 8) + 1;
3153
3154   // Dd (the destination vector)
3155   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3156                                                      decodeNEONRd(insn))));
3157   ++OpIdx;
3158
3159   // Process tied_to operand constraint.
3160   int Idx;
3161   if ((Idx = TID.getOperandConstraint(OpIdx, TOI::TIED_TO)) != -1) {
3162     MI.addOperand(MI.getOperand(Idx));
3163     ++OpIdx;
3164   }
3165
3166   // Do the <list> now.
3167   for (unsigned i = 0; i < Len; ++i) {
3168     assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3169            "Reg operand expected");
3170     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3171                                                        Rn + i)));
3172     ++OpIdx;
3173   }
3174
3175   // Dm (the index vector)
3176   assert(OpIdx < NumOps && OpInfo[OpIdx].RegClass == ARM::DPRRegClassID &&
3177          "Reg operand (index vector) expected");
3178   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3179                                                      decodeNEONRm(insn))));
3180   ++OpIdx;
3181
3182   return true;
3183 }
3184
3185 // Vector Get Lane (move scalar to ARM core register) Instructions.
3186 // VGETLNi32, VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8: Rt Dn index
3187 static bool DisassembleNGetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3188     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3189
3190   const TargetInstrDesc &TID = ARMInsts[Opcode];
3191   const TargetOperandInfo *OpInfo = TID.OpInfo;
3192   if (!OpInfo) return false;
3193
3194   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
3195          OpInfo[0].RegClass == ARM::GPRRegClassID &&
3196          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3197          OpInfo[2].RegClass < 0 &&
3198          "Expect >= 3 operands with one dst operand");
3199
3200   ElemSize esize =
3201     Opcode == ARM::VGETLNi32 ? ESize32
3202       : ((Opcode == ARM::VGETLNs16 || Opcode == ARM::VGETLNu16) ? ESize16
3203                                                                 : ESize8);
3204
3205   // Rt = Inst{15-12} => ARM Rd
3206   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3207                                                      decodeRd(insn))));
3208
3209   // Dn = Inst{7:19-16} => NEON Rn
3210   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3211                                                      decodeNEONRn(insn))));
3212
3213   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3214
3215   NumOpsAdded = 3;
3216   return true;
3217 }
3218
3219 // Vector Set Lane (move ARM core register to scalar) Instructions.
3220 // VSETLNi16, VSETLNi32, VSETLNi8: Dd Dd (TIED_TO) Rt index
3221 static bool DisassembleNSetLnFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3222     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3223
3224   const TargetInstrDesc &TID = ARMInsts[Opcode];
3225   const TargetOperandInfo *OpInfo = TID.OpInfo;
3226   if (!OpInfo) return false;
3227
3228   assert(TID.getNumDefs() == 1 && NumOps >= 3 &&
3229          OpInfo[0].RegClass == ARM::DPRRegClassID &&
3230          OpInfo[1].RegClass == ARM::DPRRegClassID &&
3231          TID.getOperandConstraint(1, TOI::TIED_TO) != -1 &&
3232          OpInfo[2].RegClass == ARM::GPRRegClassID &&
3233          OpInfo[3].RegClass < 0 &&
3234          "Expect >= 3 operands with one dst operand");
3235
3236   ElemSize esize =
3237     Opcode == ARM::VSETLNi8 ? ESize8
3238                             : (Opcode == ARM::VSETLNi16 ? ESize16
3239                                                         : ESize32);
3240
3241   // Dd = Inst{7:19-16} => NEON Rn
3242   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::DPRRegClassID,
3243                                                      decodeNEONRn(insn))));
3244
3245   // TIED_TO operand.
3246   MI.addOperand(MCOperand::CreateReg(0));
3247
3248   // Rt = Inst{15-12} => ARM Rd
3249   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3250                                                      decodeRd(insn))));
3251
3252   MI.addOperand(MCOperand::CreateImm(decodeNVLaneOpIndex(insn, esize)));
3253
3254   NumOpsAdded = 4;
3255   return true;
3256 }
3257
3258 // Vector Duplicate Instructions (from ARM core register to all elements).
3259 // VDUP8d, VDUP16d, VDUP32d, VDUP8q, VDUP16q, VDUP32q: Qd/Dd Rt
3260 static bool DisassembleNDupFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3261     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3262
3263   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3264
3265   assert(NumOps >= 2 &&
3266          (OpInfo[0].RegClass == ARM::DPRRegClassID ||
3267           OpInfo[0].RegClass == ARM::QPRRegClassID) &&
3268          OpInfo[1].RegClass == ARM::GPRRegClassID &&
3269          "Expect >= 2 operands and first 2 as reg operand");
3270
3271   unsigned RegClass = OpInfo[0].RegClass;
3272
3273   // Qd/Dd = Inst{7:19-16} => NEON Rn
3274   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, RegClass,
3275                                                      decodeNEONRn(insn))));
3276
3277   // Rt = Inst{15-12} => ARM Rd
3278   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3279                                                      decodeRd(insn))));
3280
3281   NumOpsAdded = 2;
3282   return true;
3283 }
3284
3285 static inline bool PreLoadOpcode(unsigned Opcode) {
3286   switch(Opcode) {
3287   case ARM::PLDi12:  case ARM::PLDrs:
3288   case ARM::PLDWi12: case ARM::PLDWrs:
3289   case ARM::PLIi12:  case ARM::PLIrs:
3290     return true;
3291   default:
3292     return false;
3293   }
3294 }
3295
3296 static bool DisassemblePreLoadFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3297     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3298
3299   // Preload Data/Instruction requires either 2 or 3 operands.
3300   // PLDi12, PLDWi12, PLIi12: addrmode_imm12
3301   // PLDrs, PLDWrs, PLIrs:    ldst_so_reg
3302
3303   MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3304                                                      decodeRn(insn))));
3305
3306   if (Opcode == ARM::PLDi12 || Opcode == ARM::PLDWi12
3307       || Opcode == ARM::PLIi12) {
3308     unsigned Imm12 = slice(insn, 11, 0);
3309     bool Negative = getUBit(insn) == 0;
3310
3311     // A8.6.118 PLD (literal) PLDWi12 with Rn=PC is transformed to PLDi12.
3312     if (Opcode == ARM::PLDWi12 && slice(insn, 19, 16) == 0xF) {
3313       DEBUG(errs() << "Rn == '1111': PLDWi12 morphed to PLDi12\n");
3314       MI.setOpcode(ARM::PLDi12);
3315     }
3316
3317     // -0 is represented specially. All other values are as normal.
3318     int Offset = Negative ? -1 * Imm12 : Imm12;
3319     if (Imm12 == 0 && Negative)
3320       Offset = INT32_MIN;
3321
3322     MI.addOperand(MCOperand::CreateImm(Offset));
3323     NumOpsAdded = 2;
3324   } else {
3325     MI.addOperand(MCOperand::CreateReg(getRegisterEnum(B, ARM::GPRRegClassID,
3326                                                        decodeRm(insn))));
3327
3328     ARM_AM::AddrOpc AddrOpcode = getUBit(insn) ? ARM_AM::add : ARM_AM::sub;
3329
3330     // Inst{6-5} encodes the shift opcode.
3331     ARM_AM::ShiftOpc ShOp = getShiftOpcForBits(slice(insn, 6, 5));
3332     // Inst{11-7} encodes the imm5 shift amount.
3333     unsigned ShImm = slice(insn, 11, 7);
3334
3335     // A8.4.1.  Possible rrx or shift amount of 32...
3336     getImmShiftSE(ShOp, ShImm);
3337     MI.addOperand(MCOperand::CreateImm(
3338                     ARM_AM::getAM2Opc(AddrOpcode, ShImm, ShOp)));
3339     NumOpsAdded = 3;
3340   }
3341
3342   return true;
3343 }
3344
3345 static bool DisassembleMiscFrm(MCInst &MI, unsigned Opcode, uint32_t insn,
3346     unsigned short NumOps, unsigned &NumOpsAdded, BO B) {
3347
3348   if (Opcode == ARM::DMB || Opcode == ARM::DSB) {
3349     // Inst{3-0} encodes the memory barrier option for the variants.
3350     unsigned opt = slice(insn, 3, 0);
3351     switch (opt) {
3352     case ARM_MB::SY:  case ARM_MB::ST:
3353     case ARM_MB::ISH: case ARM_MB::ISHST:
3354     case ARM_MB::NSH: case ARM_MB::NSHST:
3355     case ARM_MB::OSH: case ARM_MB::OSHST:
3356       MI.addOperand(MCOperand::CreateImm(opt));
3357       NumOpsAdded = 1;
3358       return true;
3359     default:
3360       return false;
3361     }
3362   }
3363
3364   switch (Opcode) {
3365   case ARM::CLREX:
3366   case ARM::NOP:
3367   case ARM::TRAP:
3368   case ARM::YIELD:
3369   case ARM::WFE:
3370   case ARM::WFI:
3371   case ARM::SEV:
3372     return true;
3373   case ARM::SWP:
3374   case ARM::SWPB:
3375     // SWP, SWPB: Rd Rm Rn
3376     // Delegate to DisassembleLdStExFrm()....
3377     return DisassembleLdStExFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3378   default:
3379     break;
3380   }
3381
3382   if (Opcode == ARM::SETEND) {
3383     NumOpsAdded = 1;
3384     MI.addOperand(MCOperand::CreateImm(slice(insn, 9, 9)));
3385     return true;
3386   }
3387
3388   // FIXME: To enable correct asm parsing and disasm of CPS we need 3 different
3389   // opcodes which match the same real instruction. This is needed since there's
3390   // no current handling of optional arguments. Fix here when a better handling
3391   // of optional arguments is implemented.
3392   if (Opcode == ARM::CPS3p) {   // M = 1
3393     // Let's reject these impossible imod values by returning false:
3394     // 1. (imod=0b01)
3395     //
3396     // AsmPrinter cannot handle imod=0b00, plus (imod=0b00,M=1,iflags!=0) is an
3397     // invalid combination, so we just check for imod=0b00 here.
3398     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3399       return false;
3400     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3401     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3402     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0)));   // mode
3403     NumOpsAdded = 3;
3404     return true;
3405   }
3406   if (Opcode == ARM::CPS2p) { // mode = 0, M = 0
3407     // Let's reject these impossible imod values by returning false:
3408     // 1. (imod=0b00,M=0)
3409     // 2. (imod=0b01)
3410     if (slice(insn, 19, 18) == 0 || slice(insn, 19, 18) == 1)
3411       return false;
3412     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 18))); // imod
3413     MI.addOperand(MCOperand::CreateImm(slice(insn, 8, 6)));   // iflags
3414     NumOpsAdded = 2;
3415     return true;
3416   }
3417   if (Opcode == ARM::CPS1p) { // imod = 0, iflags = 0, M = 1
3418     MI.addOperand(MCOperand::CreateImm(slice(insn, 4, 0))); // mode
3419     NumOpsAdded = 1;
3420     return true;
3421   }
3422
3423   // DBG has its option specified in Inst{3-0}.
3424   if (Opcode == ARM::DBG) {
3425     MI.addOperand(MCOperand::CreateImm(slice(insn, 3, 0)));
3426     NumOpsAdded = 1;
3427     return true;
3428   }
3429
3430   // BKPT takes an imm32 val equal to ZeroExtend(Inst{19-8:3-0}).
3431   if (Opcode == ARM::BKPT) {
3432     MI.addOperand(MCOperand::CreateImm(slice(insn, 19, 8) << 4 |
3433                                        slice(insn, 3, 0)));
3434     NumOpsAdded = 1;
3435     return true;
3436   }
3437
3438   if (PreLoadOpcode(Opcode))
3439     return DisassemblePreLoadFrm(MI, Opcode, insn, NumOps, NumOpsAdded, B);
3440
3441   assert(0 && "Unexpected misc instruction!");
3442   return false;
3443 }
3444
3445 /// FuncPtrs - FuncPtrs maps ARMFormat to its corresponding DisassembleFP.
3446 /// We divide the disassembly task into different categories, with each one
3447 /// corresponding to a specific instruction encoding format.  There could be
3448 /// exceptions when handling a specific format, and that is why the Opcode is
3449 /// also present in the function prototype.
3450 static const DisassembleFP FuncPtrs[] = {
3451   &DisassemblePseudo,
3452   &DisassembleMulFrm,
3453   &DisassembleBrFrm,
3454   &DisassembleBrMiscFrm,
3455   &DisassembleDPFrm,
3456   &DisassembleDPSoRegFrm,
3457   &DisassembleLdFrm,
3458   &DisassembleStFrm,
3459   &DisassembleLdMiscFrm,
3460   &DisassembleStMiscFrm,
3461   &DisassembleLdStMulFrm,
3462   &DisassembleLdStExFrm,
3463   &DisassembleArithMiscFrm,
3464   &DisassembleSatFrm,
3465   &DisassembleExtFrm,
3466   &DisassembleVFPUnaryFrm,
3467   &DisassembleVFPBinaryFrm,
3468   &DisassembleVFPConv1Frm,
3469   &DisassembleVFPConv2Frm,
3470   &DisassembleVFPConv3Frm,
3471   &DisassembleVFPConv4Frm,
3472   &DisassembleVFPConv5Frm,
3473   &DisassembleVFPLdStFrm,
3474   &DisassembleVFPLdStMulFrm,
3475   &DisassembleVFPMiscFrm,
3476   &DisassembleThumbFrm,
3477   &DisassembleMiscFrm,
3478   &DisassembleNGetLnFrm,
3479   &DisassembleNSetLnFrm,
3480   &DisassembleNDupFrm,
3481
3482   // VLD and VST (including one lane) Instructions.
3483   &DisassembleNLdSt,
3484
3485   // A7.4.6 One register and a modified immediate value
3486   // 1-Register Instructions with imm.
3487   // LLVM only defines VMOVv instructions.
3488   &DisassembleN1RegModImmFrm,
3489
3490   // 2-Register Instructions with no imm.
3491   &DisassembleN2RegFrm,
3492
3493   // 2-Register Instructions with imm (vector convert float/fixed point).
3494   &DisassembleNVCVTFrm,
3495
3496   // 2-Register Instructions with imm (vector dup lane).
3497   &DisassembleNVecDupLnFrm,
3498
3499   // Vector Shift Left Instructions.
3500   &DisassembleN2RegVecShLFrm,
3501
3502   // Vector Shift Righ Instructions, which has different interpretation of the
3503   // shift amount from the imm6 field.
3504   &DisassembleN2RegVecShRFrm,
3505
3506   // 3-Register Data-Processing Instructions.
3507   &DisassembleN3RegFrm,
3508
3509   // Vector Shift (Register) Instructions.
3510   // D:Vd M:Vm N:Vn (notice that M:Vm is the first operand)
3511   &DisassembleN3RegVecShFrm,
3512
3513   // Vector Extract Instructions.
3514   &DisassembleNVecExtractFrm,
3515
3516   // Vector [Saturating Rounding Doubling] Multiply [Accumulate/Subtract] [Long]
3517   // By Scalar Instructions.
3518   &DisassembleNVecMulScalarFrm,
3519
3520   // Vector Table Lookup uses byte indexes in a control vector to look up byte
3521   // values in a table and generate a new vector.
3522   &DisassembleNVTBLFrm,
3523
3524   NULL
3525 };
3526
3527 /// BuildIt - BuildIt performs the build step for this ARM Basic MC Builder.
3528 /// The general idea is to set the Opcode for the MCInst, followed by adding
3529 /// the appropriate MCOperands to the MCInst.  ARM Basic MC Builder delegates
3530 /// to the Format-specific disassemble function for disassembly, followed by
3531 /// TryPredicateAndSBitModifier() to do PredicateOperand and OptionalDefOperand
3532 /// which follow the Dst/Src Operands.
3533 bool ARMBasicMCBuilder::BuildIt(MCInst &MI, uint32_t insn) {
3534   // Stage 1 sets the Opcode.
3535   MI.setOpcode(Opcode);
3536   // If the number of operands is zero, we're done!
3537   if (NumOps == 0)
3538     return true;
3539
3540   // Stage 2 calls the format-specific disassemble function to build the operand
3541   // list.
3542   if (Disasm == NULL)
3543     return false;
3544   unsigned NumOpsAdded = 0;
3545   bool OK = (*Disasm)(MI, Opcode, insn, NumOps, NumOpsAdded, this);
3546
3547   if (!OK || this->Err != 0) return false;
3548   if (NumOpsAdded >= NumOps)
3549     return true;
3550
3551   // Stage 3 deals with operands unaccounted for after stage 2 is finished.
3552   // FIXME: Should this be done selectively?
3553   return TryPredicateAndSBitModifier(MI, Opcode, insn, NumOps - NumOpsAdded);
3554 }
3555
3556 // A8.3 Conditional execution
3557 // A8.3.1 Pseudocode details of conditional execution
3558 // Condition bits '111x' indicate the instruction is always executed.
3559 static uint32_t CondCode(uint32_t CondField) {
3560   if (CondField == 0xF)
3561     return ARMCC::AL;
3562   return CondField;
3563 }
3564
3565 /// DoPredicateOperands - DoPredicateOperands process the predicate operands
3566 /// of some Thumb instructions which come before the reglist operands.  It
3567 /// returns true if the two predicate operands have been processed.
3568 bool ARMBasicMCBuilder::DoPredicateOperands(MCInst& MI, unsigned Opcode,
3569     uint32_t /* insn */, unsigned short NumOpsRemaining) {
3570
3571   assert(NumOpsRemaining > 0 && "Invalid argument");
3572
3573   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3574   unsigned Idx = MI.getNumOperands();
3575
3576   // First, we check whether this instr specifies the PredicateOperand through
3577   // a pair of TargetOperandInfos with isPredicate() property.
3578   if (NumOpsRemaining >= 2 &&
3579       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3580       OpInfo[Idx].RegClass < 0 &&
3581       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3582   {
3583     // If we are inside an IT block, get the IT condition bits maintained via
3584     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3585     // See also A2.5.2.
3586     if (InITBlock())
3587       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3588     else
3589       MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3590     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3591     return true;
3592   }
3593
3594   return false;
3595 }
3596
3597 /// TryPredicateAndSBitModifier - TryPredicateAndSBitModifier tries to process
3598 /// the possible Predicate and SBitModifier, to build the remaining MCOperand
3599 /// constituents.
3600 bool ARMBasicMCBuilder::TryPredicateAndSBitModifier(MCInst& MI, unsigned Opcode,
3601     uint32_t insn, unsigned short NumOpsRemaining) {
3602
3603   assert(NumOpsRemaining > 0 && "Invalid argument");
3604
3605   const TargetOperandInfo *OpInfo = ARMInsts[Opcode].OpInfo;
3606   const std::string &Name = ARMInsts[Opcode].Name;
3607   unsigned Idx = MI.getNumOperands();
3608   uint64_t TSFlags = ARMInsts[Opcode].TSFlags;
3609
3610   // First, we check whether this instr specifies the PredicateOperand through
3611   // a pair of TargetOperandInfos with isPredicate() property.
3612   if (NumOpsRemaining >= 2 &&
3613       OpInfo[Idx].isPredicate() && OpInfo[Idx+1].isPredicate() &&
3614       OpInfo[Idx].RegClass < 0 &&
3615       OpInfo[Idx+1].RegClass == ARM::CCRRegClassID)
3616   {
3617     // If we are inside an IT block, get the IT condition bits maintained via
3618     // ARMBasicMCBuilder::ITState[7:0], through ARMBasicMCBuilder::GetITCond().
3619     // See also A2.5.2.
3620     if (InITBlock())
3621       MI.addOperand(MCOperand::CreateImm(GetITCond()));
3622     else {
3623       if (Name.length() > 1 && Name[0] == 't') {
3624         // Thumb conditional branch instructions have their cond field embedded,
3625         // like ARM.
3626         //
3627         // A8.6.16 B
3628         // Check for undefined encodings.
3629         unsigned cond;
3630         if (Name == "t2Bcc") {
3631           if ((cond = slice(insn, 25, 22)) >= 14)
3632             return false;
3633           MI.addOperand(MCOperand::CreateImm(CondCode(cond)));
3634         } else if (Name == "tBcc") {
3635           if ((cond = slice(insn, 11, 8)) == 14)
3636             return false;
3637           MI.addOperand(MCOperand::CreateImm(CondCode(cond)));
3638         } else
3639           MI.addOperand(MCOperand::CreateImm(ARMCC::AL));
3640       } else {
3641         // ARM instructions get their condition field from Inst{31-28}.
3642         // We should reject Inst{31-28} = 0b1111 as invalid encoding.
3643         if (!isNEONDomain(TSFlags) && getCondField(insn) == 0xF)
3644           return false;
3645         MI.addOperand(MCOperand::CreateImm(CondCode(getCondField(insn))));
3646       }
3647     }
3648     MI.addOperand(MCOperand::CreateReg(ARM::CPSR));
3649     Idx += 2;
3650     NumOpsRemaining -= 2;
3651   }
3652
3653   if (NumOpsRemaining == 0)
3654     return true;
3655
3656   // Next, if OptionalDefOperand exists, we check whether the 'S' bit is set.
3657   if (OpInfo[Idx].isOptionalDef() && OpInfo[Idx].RegClass==ARM::CCRRegClassID) {
3658     MI.addOperand(MCOperand::CreateReg(getSBit(insn) == 1 ? ARM::CPSR : 0));
3659     --NumOpsRemaining;
3660   }
3661
3662   if (NumOpsRemaining == 0)
3663     return true;
3664   else
3665     return false;
3666 }
3667
3668 /// RunBuildAfterHook - RunBuildAfterHook performs operations deemed necessary
3669 /// after BuildIt is finished.
3670 bool ARMBasicMCBuilder::RunBuildAfterHook(bool Status, MCInst &MI,
3671     uint32_t insn) {
3672
3673   if (!SP) return Status;
3674
3675   if (Opcode == ARM::t2IT)
3676     Status = SP->InitIT(slice(insn, 7, 0)) ? Status : false;
3677   else if (InITBlock())
3678     SP->UpdateIT();
3679
3680   return Status;
3681 }
3682
3683 /// Opcode, Format, and NumOperands make up an ARM Basic MCBuilder.
3684 ARMBasicMCBuilder::ARMBasicMCBuilder(unsigned opc, ARMFormat format,
3685                                      unsigned short num)
3686   : Opcode(opc), Format(format), NumOps(num), SP(0), Err(0) {
3687   unsigned Idx = (unsigned)format;
3688   assert(Idx < (array_lengthof(FuncPtrs) - 1) && "Unknown format");
3689   Disasm = FuncPtrs[Idx];
3690 }
3691
3692 /// CreateMCBuilder - Return an ARMBasicMCBuilder that can build up the MC
3693 /// infrastructure of an MCInst given the Opcode and Format of the instr.
3694 /// Return NULL if it fails to create/return a proper builder.  API clients
3695 /// are responsible for freeing up of the allocated memory.  Cacheing can be
3696 /// performed by the API clients to improve performance.
3697 ARMBasicMCBuilder *llvm::CreateMCBuilder(unsigned Opcode, ARMFormat Format) {
3698   // For "Unknown format", fail by returning a NULL pointer.
3699   if ((unsigned)Format >= (array_lengthof(FuncPtrs) - 1)) {
3700     DEBUG(errs() << "Unknown format\n");
3701     return 0;
3702   }
3703
3704   return new ARMBasicMCBuilder(Opcode, Format,
3705                                ARMInsts[Opcode].getNumOperands());
3706 }
3707
3708 /// tryAddingSymbolicOperand - tryAddingSymbolicOperand trys to add a symbolic
3709 /// operand in place of the immediate Value in the MCInst.  The immediate
3710 /// Value has had any PC adjustment made by the caller.  If the getOpInfo()
3711 /// function was set as part of the setupBuilderForSymbolicDisassembly() call
3712 /// then that function is called to get any symbolic information at the
3713 /// builder's Address for this instrution.  If that returns non-zero then the
3714 /// symbolic information it returns is used to create an MCExpr and that is
3715 /// added as an operand to the MCInst.  This function returns true if it adds
3716 /// an operand to the MCInst and false otherwise.
3717 bool ARMBasicMCBuilder::tryAddingSymbolicOperand(uint64_t Value,
3718                                                  uint64_t InstSize,
3719                                                  MCInst &MI) {
3720   if (!GetOpInfo)
3721     return false;
3722
3723   struct LLVMOpInfo1 SymbolicOp;
3724   SymbolicOp.Value = Value;
3725   if (!GetOpInfo(DisInfo, Address, 0 /* Offset */, InstSize, 1, &SymbolicOp))
3726     return false;
3727
3728   const MCExpr *Add = NULL;
3729   if (SymbolicOp.AddSymbol.Present) {
3730     if (SymbolicOp.AddSymbol.Name) {
3731       StringRef Name(SymbolicOp.AddSymbol.Name);
3732       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3733       Add = MCSymbolRefExpr::Create(Sym, *Ctx);
3734     } else {
3735       Add = MCConstantExpr::Create(SymbolicOp.AddSymbol.Value, *Ctx);
3736     }
3737   }
3738
3739   const MCExpr *Sub = NULL;
3740   if (SymbolicOp.SubtractSymbol.Present) {
3741     if (SymbolicOp.SubtractSymbol.Name) {
3742       StringRef Name(SymbolicOp.SubtractSymbol.Name);
3743       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
3744       Sub = MCSymbolRefExpr::Create(Sym, *Ctx);
3745     } else {
3746       Sub = MCConstantExpr::Create(SymbolicOp.SubtractSymbol.Value, *Ctx);
3747     }
3748   }
3749
3750   const MCExpr *Off = NULL;
3751   if (SymbolicOp.Value != 0)
3752     Off = MCConstantExpr::Create(SymbolicOp.Value, *Ctx);
3753
3754   const MCExpr *Expr;
3755   if (Sub) {
3756     const MCExpr *LHS;
3757     if (Add)
3758       LHS = MCBinaryExpr::CreateSub(Add, Sub, *Ctx);
3759     else
3760       LHS = MCUnaryExpr::CreateMinus(Sub, *Ctx);
3761     if (Off != 0)
3762       Expr = MCBinaryExpr::CreateAdd(LHS, Off, *Ctx);
3763     else
3764       Expr = LHS;
3765   } else if (Add) {
3766     if (Off != 0)
3767       Expr = MCBinaryExpr::CreateAdd(Add, Off, *Ctx);
3768     else
3769       Expr = Add;
3770   } else
3771     Expr = Off;
3772
3773   if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_HI16)
3774     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateUpper16(Expr, *Ctx)));
3775   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_LO16)
3776     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateLower16(Expr, *Ctx)));
3777   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_None)
3778     MI.addOperand(MCOperand::CreateExpr(Expr));
3779   else
3780     assert("bad SymbolicOp.VariantKind");
3781
3782   return true;
3783 }