lib/Target/ARM/Disassembler/ARMDisassembler.cpp

   1 //===-- ARMDisassembler.cpp - Disassembler for ARM/Thumb ISA --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #define DEBUG_TYPE "arm-disassembler"
  11
  12 #include "MCTargetDesc/ARMAddressingModes.h"
  13 #include "MCTargetDesc/ARMMCExpr.h"
  14 #include "MCTargetDesc/ARMBaseInfo.h"
  15 #include "llvm/MC/EDInstInfo.h"
  16 #include "llvm/MC/MCInst.h"
  17 #include "llvm/MC/MCInstrDesc.h"
  18 #include "llvm/MC/MCExpr.h"
  19 #include "llvm/MC/MCContext.h"
  20 #include "llvm/MC/MCDisassembler.h"
  21 #include "llvm/MC/MCSubtargetInfo.h"
  22 #include "llvm/Support/Debug.h"
  23 #include "llvm/Support/MemoryObject.h"
  24 #include "llvm/Support/ErrorHandling.h"
  25 #include "llvm/Support/TargetRegistry.h"
  26 #include "llvm/Support/raw_ostream.h"
  27 #include <vector>
  28
  29 using namespace llvm;
  30
  31 typedef MCDisassembler::DecodeStatus DecodeStatus;
  32
  33 namespace {
  34   // Handles the condition code status of instructions in IT blocks
  35   class ITStatus
  36   {
  37     public:
  38       // Returns the condition code for instruction in IT block
  39       unsigned getITCC() {
  40         unsigned CC = ARMCC::AL;
  41         if (instrInITBlock())
  42           CC = ITStates.back();
  43         return CC;
  44       }
  45
  46       // Advances the IT block state to the next T or E
  47       void advanceITState() {
  48         ITStates.pop_back();
  49       }
  50
  51       // Returns true if the current instruction is in an IT block
  52       bool instrInITBlock() {
  53         return !ITStates.empty();
  54       }
  55
  56       // Returns true if current instruction is the last instruction in an IT block
  57       bool instrLastInITBlock() {
  58         return ITStates.size() == 1;
  59       }
  60
  61       // Called when decoding an IT instruction. Sets the IT state for the following
  62       // instructions that for the IT block. Firstcond and Mask correspond to the
  63       // fields in the IT instruction encoding.
  64       void setITState(char Firstcond, char Mask) {
  65         // (3 - the number of trailing zeros) is the number of then / else.
  66         unsigned CondBit0 = Firstcond & 1;
  67         unsigned NumTZ = CountTrailingZeros_32(Mask);
  68         unsigned char CCBits = static_cast<unsigned char>(Firstcond & 0xf);
  69         assert(NumTZ <= 3 && "Invalid IT mask!");
  70         // push condition codes onto the stack the correct order for the pops
  71         for (unsigned Pos = NumTZ+1; Pos <= 3; ++Pos) {
  72           bool T = ((Mask >> Pos) & 1) == CondBit0;
  73           if (T)
  74             ITStates.push_back(CCBits);
  75           else
  76             ITStates.push_back(CCBits ^ 1);
  77         }
  78         ITStates.push_back(CCBits);
  79       }
  80
  81     private:
  82       std::vector<unsigned char> ITStates;
  83   };
  84 }
  85
  86 namespace {
  87 /// ARMDisassembler - ARM disassembler for all ARM platforms.
  88 class ARMDisassembler : public MCDisassembler {
  89 public:
  90   /// Constructor     - Initializes the disassembler.
  91   ///
  92   ARMDisassembler(const MCSubtargetInfo &STI) :
  93     MCDisassembler(STI) {
  94   }
  95
  96   ~ARMDisassembler() {
  97   }
  98
  99   /// getInstruction - See MCDisassembler.
 100   DecodeStatus getInstruction(MCInst &instr,
 101                               uint64_t &size,
 102                               const MemoryObject &region,
 103                               uint64_t address,
 104                               raw_ostream &vStream,
 105                               raw_ostream &cStream) const;
 106
 107   /// getEDInfo - See MCDisassembler.
 108   const EDInstInfo *getEDInfo() const;
 109 private:
 110 };
 111
 112 /// ThumbDisassembler - Thumb disassembler for all Thumb platforms.
 113 class ThumbDisassembler : public MCDisassembler {
 114 public:
 115   /// Constructor     - Initializes the disassembler.
 116   ///
 117   ThumbDisassembler(const MCSubtargetInfo &STI) :
 118     MCDisassembler(STI) {
 119   }
 120
 121   ~ThumbDisassembler() {
 122   }
 123
 124   /// getInstruction - See MCDisassembler.
 125   DecodeStatus getInstruction(MCInst &instr,
 126                               uint64_t &size,
 127                               const MemoryObject &region,
 128                               uint64_t address,
 129                               raw_ostream &vStream,
 130                               raw_ostream &cStream) const;
 131
 132   /// getEDInfo - See MCDisassembler.
 133   const EDInstInfo *getEDInfo() const;
 134 private:
 135   mutable ITStatus ITBlock;
 136   DecodeStatus AddThumbPredicate(MCInst&) const;
 137   void UpdateThumbVFPPredicate(MCInst&) const;
 138 };
 139 }
 140
 141 static bool Check(DecodeStatus &Out, DecodeStatus In) {
 142   switch (In) {
 143     case MCDisassembler::Success:
 144       // Out stays the same.
 145       return true;
 146     case MCDisassembler::SoftFail:
 147       Out = In;
 148       return true;
 149     case MCDisassembler::Fail:
 150       Out = In;
 151       return false;
 152   }
 153   llvm_unreachable("Invalid DecodeStatus!");
 154 }
 155
 156
 157 // Forward declare these because the autogenerated code will reference them.
 158 // Definitions are further down.
 159 static DecodeStatus DecodeGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 160                                    uint64_t Address, const void *Decoder);
 161 static DecodeStatus DecodeGPRnopcRegisterClass(MCInst &Inst,
 162                                                unsigned RegNo, uint64_t Address,
 163                                                const void *Decoder);
 164 static DecodeStatus DecodetGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 165                                    uint64_t Address, const void *Decoder);
 166 static DecodeStatus DecodetcGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 167                                    uint64_t Address, const void *Decoder);
 168 static DecodeStatus DecoderGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 169                                    uint64_t Address, const void *Decoder);
 170 static DecodeStatus DecodeSPRRegisterClass(MCInst &Inst, unsigned RegNo,
 171                                    uint64_t Address, const void *Decoder);
 172 static DecodeStatus DecodeDPRRegisterClass(MCInst &Inst, unsigned RegNo,
 173                                    uint64_t Address, const void *Decoder);
 174 static DecodeStatus DecodeDPR_8RegisterClass(MCInst &Inst, unsigned RegNo,
 175                                    uint64_t Address, const void *Decoder);
 176 static DecodeStatus DecodeDPR_VFP2RegisterClass(MCInst &Inst,
 177                                                 unsigned RegNo,
 178                                                 uint64_t Address,
 179                                                 const void *Decoder);
 180 static DecodeStatus DecodeQPRRegisterClass(MCInst &Inst, unsigned RegNo,
 181                                    uint64_t Address, const void *Decoder);
 182 static DecodeStatus DecodeDPairRegisterClass(MCInst &Inst, unsigned RegNo,
 183                                    uint64_t Address, const void *Decoder);
 184 static DecodeStatus DecodeDPairSpacedRegisterClass(MCInst &Inst,
 185                                unsigned RegNo, uint64_t Address,
 186                                const void *Decoder);
 187
 188 static DecodeStatus DecodePredicateOperand(MCInst &Inst, unsigned Val,
 189                                uint64_t Address, const void *Decoder);
 190 static DecodeStatus DecodeCCOutOperand(MCInst &Inst, unsigned Val,
 191                                uint64_t Address, const void *Decoder);
 192 static DecodeStatus DecodeSOImmOperand(MCInst &Inst, unsigned Val,
 193                                uint64_t Address, const void *Decoder);
 194 static DecodeStatus DecodeRegListOperand(MCInst &Inst, unsigned Val,
 195                                uint64_t Address, const void *Decoder);
 196 static DecodeStatus DecodeSPRRegListOperand(MCInst &Inst, unsigned Val,
 197                                uint64_t Address, const void *Decoder);
 198 static DecodeStatus DecodeDPRRegListOperand(MCInst &Inst, unsigned Val,
 199                                uint64_t Address, const void *Decoder);
 200
 201 static DecodeStatus DecodeBitfieldMaskOperand(MCInst &Inst, unsigned Insn,
 202                                uint64_t Address, const void *Decoder);
 203 static DecodeStatus DecodeCopMemInstruction(MCInst &Inst, unsigned Insn,
 204                                uint64_t Address, const void *Decoder);
 205 static DecodeStatus DecodeAddrMode2IdxInstruction(MCInst &Inst,
 206                                                   unsigned Insn,
 207                                                   uint64_t Address,
 208                                                   const void *Decoder);
 209 static DecodeStatus DecodeSORegMemOperand(MCInst &Inst, unsigned Insn,
 210                                uint64_t Address, const void *Decoder);
 211 static DecodeStatus DecodeAddrMode3Instruction(MCInst &Inst,unsigned Insn,
 212                                uint64_t Address, const void *Decoder);
 213 static DecodeStatus DecodeSORegImmOperand(MCInst &Inst, unsigned Insn,
 214                                uint64_t Address, const void *Decoder);
 215 static DecodeStatus DecodeSORegRegOperand(MCInst &Inst, unsigned Insn,
 216                                uint64_t Address, const void *Decoder);
 217
 218 static DecodeStatus DecodeMemMultipleWritebackInstruction(MCInst & Inst,
 219                                                   unsigned Insn,
 220                                                   uint64_t Adddress,
 221                                                   const void *Decoder);
 222 static DecodeStatus DecodeT2MOVTWInstruction(MCInst &Inst, unsigned Insn,
 223                                uint64_t Address, const void *Decoder);
 224 static DecodeStatus DecodeArmMOVTWInstruction(MCInst &Inst, unsigned Insn,
 225                                uint64_t Address, const void *Decoder);
 226 static DecodeStatus DecodeSMLAInstruction(MCInst &Inst, unsigned Insn,
 227                                uint64_t Address, const void *Decoder);
 228 static DecodeStatus DecodeCPSInstruction(MCInst &Inst, unsigned Insn,
 229                                uint64_t Address, const void *Decoder);
 230 static DecodeStatus DecodeT2CPSInstruction(MCInst &Inst, unsigned Insn,
 231                                uint64_t Address, const void *Decoder);
 232 static DecodeStatus DecodeAddrModeImm12Operand(MCInst &Inst, unsigned Val,
 233                                uint64_t Address, const void *Decoder);
 234 static DecodeStatus DecodeAddrMode5Operand(MCInst &Inst, unsigned Val,
 235                                uint64_t Address, const void *Decoder);
 236 static DecodeStatus DecodeAddrMode7Operand(MCInst &Inst, unsigned Val,
 237                                uint64_t Address, const void *Decoder);
 238 static DecodeStatus DecodeT2BInstruction(MCInst &Inst, unsigned Insn,
 239                                uint64_t Address, const void *Decoder);
 240 static DecodeStatus DecodeBranchImmInstruction(MCInst &Inst,unsigned Insn,
 241                                uint64_t Address, const void *Decoder);
 242 static DecodeStatus DecodeAddrMode6Operand(MCInst &Inst, unsigned Val,
 243                                uint64_t Address, const void *Decoder);
 244 static DecodeStatus DecodeVLDInstruction(MCInst &Inst, unsigned Val,
 245                                uint64_t Address, const void *Decoder);
 246 static DecodeStatus DecodeVSTInstruction(MCInst &Inst, unsigned Val,
 247                                uint64_t Address, const void *Decoder);
 248 static DecodeStatus DecodeVLD1DupInstruction(MCInst &Inst, unsigned Val,
 249                                uint64_t Address, const void *Decoder);
 250 static DecodeStatus DecodeVLD2DupInstruction(MCInst &Inst, unsigned Val,
 251                                uint64_t Address, const void *Decoder);
 252 static DecodeStatus DecodeVLD3DupInstruction(MCInst &Inst, unsigned Val,
 253                                uint64_t Address, const void *Decoder);
 254 static DecodeStatus DecodeVLD4DupInstruction(MCInst &Inst, unsigned Val,
 255                                uint64_t Address, const void *Decoder);
 256 static DecodeStatus DecodeNEONModImmInstruction(MCInst &Inst,unsigned Val,
 257                                uint64_t Address, const void *Decoder);
 258 static DecodeStatus DecodeVSHLMaxInstruction(MCInst &Inst, unsigned Val,
 259                                uint64_t Address, const void *Decoder);
 260 static DecodeStatus DecodeShiftRight8Imm(MCInst &Inst, unsigned Val,
 261                                uint64_t Address, const void *Decoder);
 262 static DecodeStatus DecodeShiftRight16Imm(MCInst &Inst, unsigned Val,
 263                                uint64_t Address, const void *Decoder);
 264 static DecodeStatus DecodeShiftRight32Imm(MCInst &Inst, unsigned Val,
 265                                uint64_t Address, const void *Decoder);
 266 static DecodeStatus DecodeShiftRight64Imm(MCInst &Inst, unsigned Val,
 267                                uint64_t Address, const void *Decoder);
 268 static DecodeStatus DecodeTBLInstruction(MCInst &Inst, unsigned Insn,
 269                                uint64_t Address, const void *Decoder);
 270 static DecodeStatus DecodePostIdxReg(MCInst &Inst, unsigned Insn,
 271                                uint64_t Address, const void *Decoder);
 272 static DecodeStatus DecodeCoprocessor(MCInst &Inst, unsigned Insn,
 273                                uint64_t Address, const void *Decoder);
 274 static DecodeStatus DecodeMemBarrierOption(MCInst &Inst, unsigned Insn,
 275                                uint64_t Address, const void *Decoder);
 276 static DecodeStatus DecodeMSRMask(MCInst &Inst, unsigned Insn,
 277                                uint64_t Address, const void *Decoder);
 278 static DecodeStatus DecodeDoubleRegLoad(MCInst &Inst, unsigned Insn,
 279                                uint64_t Address, const void *Decoder);
 280 static DecodeStatus DecodeDoubleRegStore(MCInst &Inst, unsigned Insn,
 281                                uint64_t Address, const void *Decoder);
 282 static DecodeStatus DecodeLDRPreImm(MCInst &Inst, unsigned Insn,
 283                                uint64_t Address, const void *Decoder);
 284 static DecodeStatus DecodeLDRPreReg(MCInst &Inst, unsigned Insn,
 285                                uint64_t Address, const void *Decoder);
 286 static DecodeStatus DecodeSTRPreImm(MCInst &Inst, unsigned Insn,
 287                                uint64_t Address, const void *Decoder);
 288 static DecodeStatus DecodeSTRPreReg(MCInst &Inst, unsigned Insn,
 289                                uint64_t Address, const void *Decoder);
 290 static DecodeStatus DecodeVLD1LN(MCInst &Inst, unsigned Insn,
 291                                uint64_t Address, const void *Decoder);
 292 static DecodeStatus DecodeVLD2LN(MCInst &Inst, unsigned Insn,
 293                                uint64_t Address, const void *Decoder);
 294 static DecodeStatus DecodeVLD3LN(MCInst &Inst, unsigned Insn,
 295                                uint64_t Address, const void *Decoder);
 296 static DecodeStatus DecodeVLD4LN(MCInst &Inst, unsigned Insn,
 297                                uint64_t Address, const void *Decoder);
 298 static DecodeStatus DecodeVST1LN(MCInst &Inst, unsigned Insn,
 299                                uint64_t Address, const void *Decoder);
 300 static DecodeStatus DecodeVST2LN(MCInst &Inst, unsigned Insn,
 301                                uint64_t Address, const void *Decoder);
 302 static DecodeStatus DecodeVST3LN(MCInst &Inst, unsigned Insn,
 303                                uint64_t Address, const void *Decoder);
 304 static DecodeStatus DecodeVST4LN(MCInst &Inst, unsigned Insn,
 305                                uint64_t Address, const void *Decoder);
 306 static DecodeStatus DecodeVMOVSRR(MCInst &Inst, unsigned Insn,
 307                                uint64_t Address, const void *Decoder);
 308 static DecodeStatus DecodeVMOVRRS(MCInst &Inst, unsigned Insn,
 309                                uint64_t Address, const void *Decoder);
 310 static DecodeStatus DecodeSwap(MCInst &Inst, unsigned Insn,
 311                                uint64_t Address, const void *Decoder);
 312 static DecodeStatus DecodeVCVTD(MCInst &Inst, unsigned Insn,
 313                                 uint64_t Address, const void *Decoder);
 314 static DecodeStatus DecodeVCVTQ(MCInst &Inst, unsigned Insn,
 315                                 uint64_t Address, const void *Decoder);
 316
 317
 318 static DecodeStatus DecodeThumbAddSpecialReg(MCInst &Inst, uint16_t Insn,
 319                                uint64_t Address, const void *Decoder);
 320 static DecodeStatus DecodeThumbBROperand(MCInst &Inst, unsigned Val,
 321                                uint64_t Address, const void *Decoder);
 322 static DecodeStatus DecodeT2BROperand(MCInst &Inst, unsigned Val,
 323                                uint64_t Address, const void *Decoder);
 324 static DecodeStatus DecodeThumbCmpBROperand(MCInst &Inst, unsigned Val,
 325                                uint64_t Address, const void *Decoder);
 326 static DecodeStatus DecodeThumbAddrModeRR(MCInst &Inst, unsigned Val,
 327                                uint64_t Address, const void *Decoder);
 328 static DecodeStatus DecodeThumbAddrModeIS(MCInst &Inst, unsigned Val,
 329                                uint64_t Address, const void *Decoder);
 330 static DecodeStatus DecodeThumbAddrModePC(MCInst &Inst, unsigned Val,
 331                                uint64_t Address, const void *Decoder);
 332 static DecodeStatus DecodeThumbAddrModeSP(MCInst &Inst, unsigned Val,
 333                                uint64_t Address, const void *Decoder);
 334 static DecodeStatus DecodeT2AddrModeSOReg(MCInst &Inst, unsigned Val,
 335                                uint64_t Address, const void *Decoder);
 336 static DecodeStatus DecodeT2LoadShift(MCInst &Inst, unsigned Val,
 337                                uint64_t Address, const void *Decoder);
 338 static DecodeStatus DecodeT2Imm8S4(MCInst &Inst, unsigned Val,
 339                                uint64_t Address, const void *Decoder);
 340 static DecodeStatus DecodeT2AddrModeImm8s4(MCInst &Inst, unsigned Val,
 341                                uint64_t Address, const void *Decoder);
 342 static DecodeStatus DecodeT2AddrModeImm0_1020s4(MCInst &Inst,unsigned Val,
 343                                uint64_t Address, const void *Decoder);
 344 static DecodeStatus DecodeT2Imm8(MCInst &Inst, unsigned Val,
 345                                uint64_t Address, const void *Decoder);
 346 static DecodeStatus DecodeT2AddrModeImm8(MCInst &Inst, unsigned Val,
 347                                uint64_t Address, const void *Decoder);
 348 static DecodeStatus DecodeThumbAddSPImm(MCInst &Inst, uint16_t Val,
 349                                uint64_t Address, const void *Decoder);
 350 static DecodeStatus DecodeThumbAddSPReg(MCInst &Inst, uint16_t Insn,
 351                                 uint64_t Address, const void *Decoder);
 352 static DecodeStatus DecodeThumbCPS(MCInst &Inst, uint16_t Insn,
 353                                 uint64_t Address, const void *Decoder);
 354 static DecodeStatus DecodeThumbBLXOffset(MCInst &Inst, unsigned Insn,
 355                                 uint64_t Address, const void *Decoder);
 356 static DecodeStatus DecodeT2AddrModeImm12(MCInst &Inst, unsigned Val,
 357                                 uint64_t Address, const void *Decoder);
 358 static DecodeStatus DecodeThumbTableBranch(MCInst &Inst, unsigned Val,
 359                                 uint64_t Address, const void *Decoder);
 360 static DecodeStatus DecodeThumb2BCCInstruction(MCInst &Inst, unsigned Val,
 361                                 uint64_t Address, const void *Decoder);
 362 static DecodeStatus DecodeT2SOImm(MCInst &Inst, unsigned Val,
 363                                 uint64_t Address, const void *Decoder);
 364 static DecodeStatus DecodeThumbBCCTargetOperand(MCInst &Inst,unsigned Val,
 365                                 uint64_t Address, const void *Decoder);
 366 static DecodeStatus DecodeThumbBLTargetOperand(MCInst &Inst, unsigned Val,
 367                                 uint64_t Address, const void *Decoder);
 368 static DecodeStatus DecodeIT(MCInst &Inst, unsigned Val,
 369                                 uint64_t Address, const void *Decoder);
 370 static DecodeStatus DecodeT2LDRDPreInstruction(MCInst &Inst,unsigned Insn,
 371                                uint64_t Address, const void *Decoder);
 372 static DecodeStatus DecodeT2STRDPreInstruction(MCInst &Inst,unsigned Insn,
 373                                uint64_t Address, const void *Decoder);
 374 static DecodeStatus DecodeT2Adr(MCInst &Inst, unsigned Val,
 375                                 uint64_t Address, const void *Decoder);
 376 static DecodeStatus DecodeT2LdStPre(MCInst &Inst, unsigned Val,
 377                                 uint64_t Address, const void *Decoder);
 378 static DecodeStatus DecodeT2ShifterImmOperand(MCInst &Inst, unsigned Val,
 379                                 uint64_t Address, const void *Decoder);
 380
 381 static DecodeStatus DecodeLDR(MCInst &Inst, unsigned Val,
 382                                 uint64_t Address, const void *Decoder);
 383 static DecodeStatus DecodeMRRC2(llvm::MCInst &Inst, unsigned Val,
 384                                 uint64_t Address, const void *Decoder);
 385 #include "ARMGenDisassemblerTables.inc"
 386 #include "ARMGenInstrInfo.inc"
 387 #include "ARMGenEDInfo.inc"
 388
 389 static MCDisassembler *createARMDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 390   return new ARMDisassembler(STI);
 391 }
 392
 393 static MCDisassembler *createThumbDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 394   return new ThumbDisassembler(STI);
 395 }
 396
 397 const EDInstInfo *ARMDisassembler::getEDInfo() const {
 398   return instInfoARM;
 399 }
 400
 401 const EDInstInfo *ThumbDisassembler::getEDInfo() const {
 402   return instInfoARM;
 403 }
 404
 405 DecodeStatus ARMDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 406                                              const MemoryObject &Region,
 407                                              uint64_t Address,
 408                                              raw_ostream &os,
 409                                              raw_ostream &cs) const {
 410   CommentStream = &cs;
 411
 412   uint8_t bytes[4];
 413
 414   assert(!(STI.getFeatureBits() & ARM::ModeThumb) &&
 415          "Asked to disassemble an ARM instruction but Subtarget is in Thumb mode!");
 416
 417   // We want to read exactly 4 bytes of data.
 418   if (Region.readBytes(Address, 4, (uint8_t*)bytes, NULL) == -1) {
 419     Size = 0;
 420     return MCDisassembler::Fail;
 421   }
 422
 423   // Encoded as a small-endian 32-bit word in the stream.
 424   uint32_t insn = (bytes[3] << 24) |
 425                   (bytes[2] << 16) |
 426                   (bytes[1] <<  8) |
 427                   (bytes[0] <<  0);
 428
 429   // Calling the auto-generated decoder function.
 430   DecodeStatus result = decodeARMInstruction32(MI, insn, Address, this, STI);
 431   if (result != MCDisassembler::Fail) {
 432     Size = 4;
 433     return result;
 434   }
 435
 436   // VFP and NEON instructions, similarly, are shared between ARM
 437   // and Thumb modes.
 438   MI.clear();
 439   result = decodeVFPInstruction32(MI, insn, Address, this, STI);
 440   if (result != MCDisassembler::Fail) {
 441     Size = 4;
 442     return result;
 443   }
 444
 445   MI.clear();
 446   result = decodeNEONDataInstruction32(MI, insn, Address, this, STI);
 447   if (result != MCDisassembler::Fail) {
 448     Size = 4;
 449     // Add a fake predicate operand, because we share these instruction
 450     // definitions with Thumb2 where these instructions are predicable.
 451     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 452       return MCDisassembler::Fail;
 453     return result;
 454   }
 455
 456   MI.clear();
 457   result = decodeNEONLoadStoreInstruction32(MI, insn, Address, this, STI);
 458   if (result != MCDisassembler::Fail) {
 459     Size = 4;
 460     // Add a fake predicate operand, because we share these instruction
 461     // definitions with Thumb2 where these instructions are predicable.
 462     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 463       return MCDisassembler::Fail;
 464     return result;
 465   }
 466
 467   MI.clear();
 468   result = decodeNEONDupInstruction32(MI, insn, Address, this, STI);
 469   if (result != MCDisassembler::Fail) {
 470     Size = 4;
 471     // Add a fake predicate operand, because we share these instruction
 472     // definitions with Thumb2 where these instructions are predicable.
 473     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 474       return MCDisassembler::Fail;
 475     return result;
 476   }
 477
 478   MI.clear();
 479
 480   Size = 0;
 481   return MCDisassembler::Fail;
 482 }
 483
 484 namespace llvm {
 485 extern const MCInstrDesc ARMInsts[];
 486 }
 487
 488 /// tryAddingSymbolicOperand - trys to add a symbolic operand in place of the
 489 /// immediate Value in the MCInst.  The immediate Value has had any PC
 490 /// adjustment made by the caller.  If the instruction is a branch instruction
 491 /// then isBranch is true, else false.  If the getOpInfo() function was set as
 492 /// part of the setupForSymbolicDisassembly() call then that function is called
 493 /// to get any symbolic information at the Address for this instruction.  If
 494 /// that returns non-zero then the symbolic information it returns is used to
 495 /// create an MCExpr and that is added as an operand to the MCInst.  If
 496 /// getOpInfo() returns zero and isBranch is true then a symbol look up for
 497 /// Value is done and if a symbol is found an MCExpr is created with that, else
 498 /// an MCExpr with Value is created.  This function returns true if it adds an
 499 /// operand to the MCInst and false otherwise.
 500 static bool tryAddingSymbolicOperand(uint64_t Address, int32_t Value,
 501                                      bool isBranch, uint64_t InstSize,
 502                                      MCInst &MI, const void *Decoder) {
 503   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 504   LLVMOpInfoCallback getOpInfo = Dis->getLLVMOpInfoCallback();
 505   struct LLVMOpInfo1 SymbolicOp;
 506   memset(&SymbolicOp, '\0', sizeof(struct LLVMOpInfo1));
 507   SymbolicOp.Value = Value;
 508   void *DisInfo = Dis->getDisInfoBlock();
 509
 510   if (!getOpInfo ||
 511       !getOpInfo(DisInfo, Address, 0 /* Offset */, InstSize, 1, &SymbolicOp)) {
 512     // Clear SymbolicOp.Value from above and also all other fields.
 513     memset(&SymbolicOp, '\0', sizeof(struct LLVMOpInfo1));
 514     LLVMSymbolLookupCallback SymbolLookUp = Dis->getLLVMSymbolLookupCallback();
 515     if (!SymbolLookUp)
 516       return false;
 517     uint64_t ReferenceType;
 518     if (isBranch)
 519        ReferenceType = LLVMDisassembler_ReferenceType_In_Branch;
 520     else
 521        ReferenceType = LLVMDisassembler_ReferenceType_InOut_None;
 522     const char *ReferenceName;
 523     const char *Name = SymbolLookUp(DisInfo, Value, &ReferenceType, Address,
 524                                     &ReferenceName);
 525     if (Name) {
 526       SymbolicOp.AddSymbol.Name = Name;
 527       SymbolicOp.AddSymbol.Present = true;
 528     }
 529     // For branches always create an MCExpr so it gets printed as hex address.
 530     else if (isBranch) {
 531       SymbolicOp.Value = Value;
 532     }
 533     if(ReferenceType == LLVMDisassembler_ReferenceType_Out_SymbolStub)
 534       (*Dis->CommentStream) << "symbol stub for: " << ReferenceName;
 535     if (!Name && !isBranch)
 536       return false;
 537   }
 538
 539   MCContext *Ctx = Dis->getMCContext();
 540   const MCExpr *Add = NULL;
 541   if (SymbolicOp.AddSymbol.Present) {
 542     if (SymbolicOp.AddSymbol.Name) {
 543       StringRef Name(SymbolicOp.AddSymbol.Name);
 544       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
 545       Add = MCSymbolRefExpr::Create(Sym, *Ctx);
 546     } else {
 547       Add = MCConstantExpr::Create(SymbolicOp.AddSymbol.Value, *Ctx);
 548     }
 549   }
 550
 551   const MCExpr *Sub = NULL;
 552   if (SymbolicOp.SubtractSymbol.Present) {
 553     if (SymbolicOp.SubtractSymbol.Name) {
 554       StringRef Name(SymbolicOp.SubtractSymbol.Name);
 555       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
 556       Sub = MCSymbolRefExpr::Create(Sym, *Ctx);
 557     } else {
 558       Sub = MCConstantExpr::Create(SymbolicOp.SubtractSymbol.Value, *Ctx);
 559     }
 560   }
 561
 562   const MCExpr *Off = NULL;
 563   if (SymbolicOp.Value != 0)
 564     Off = MCConstantExpr::Create(SymbolicOp.Value, *Ctx);
 565
 566   const MCExpr *Expr;
 567   if (Sub) {
 568     const MCExpr *LHS;
 569     if (Add)
 570       LHS = MCBinaryExpr::CreateSub(Add, Sub, *Ctx);
 571     else
 572       LHS = MCUnaryExpr::CreateMinus(Sub, *Ctx);
 573     if (Off != 0)
 574       Expr = MCBinaryExpr::CreateAdd(LHS, Off, *Ctx);
 575     else
 576       Expr = LHS;
 577   } else if (Add) {
 578     if (Off != 0)
 579       Expr = MCBinaryExpr::CreateAdd(Add, Off, *Ctx);
 580     else
 581       Expr = Add;
 582   } else {
 583     if (Off != 0)
 584       Expr = Off;
 585     else
 586       Expr = MCConstantExpr::Create(0, *Ctx);
 587   }
 588
 589   if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_HI16)
 590     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateUpper16(Expr, *Ctx)));
 591   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_LO16)
 592     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateLower16(Expr, *Ctx)));
 593   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_None)
 594     MI.addOperand(MCOperand::CreateExpr(Expr));
 595   else
 596     llvm_unreachable("bad SymbolicOp.VariantKind");
 597
 598   return true;
 599 }
 600
 601 /// tryAddingPcLoadReferenceComment - trys to add a comment as to what is being
 602 /// referenced by a load instruction with the base register that is the Pc.
 603 /// These can often be values in a literal pool near the Address of the
 604 /// instruction.  The Address of the instruction and its immediate Value are
 605 /// used as a possible literal pool entry.  The SymbolLookUp call back will
 606 /// return the name of a symbol referenced by the literal pool's entry if
 607 /// the referenced address is that of a symbol.  Or it will return a pointer to
 608 /// a literal 'C' string if the referenced address of the literal pool's entry
 609 /// is an address into a section with 'C' string literals.
 610 static void tryAddingPcLoadReferenceComment(uint64_t Address, int Value,
 611                                             const void *Decoder) {
 612   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 613   LLVMSymbolLookupCallback SymbolLookUp = Dis->getLLVMSymbolLookupCallback();
 614   if (SymbolLookUp) {
 615     void *DisInfo = Dis->getDisInfoBlock();
 616     uint64_t ReferenceType;
 617     ReferenceType = LLVMDisassembler_ReferenceType_In_PCrel_Load;
 618     const char *ReferenceName;
 619     (void)SymbolLookUp(DisInfo, Value, &ReferenceType, Address, &ReferenceName);
 620     if(ReferenceType == LLVMDisassembler_ReferenceType_Out_LitPool_SymAddr ||
 621        ReferenceType == LLVMDisassembler_ReferenceType_Out_LitPool_CstrAddr)
 622       (*Dis->CommentStream) << "literal pool for: " << ReferenceName;
 623   }
 624 }
 625
 626 // Thumb1 instructions don't have explicit S bits.  Rather, they
 627 // implicitly set CPSR.  Since it's not represented in the encoding, the
 628 // auto-generated decoder won't inject the CPSR operand.  We need to fix
 629 // that as a post-pass.
 630 static void AddThumb1SBit(MCInst &MI, bool InITBlock) {
 631   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 632   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 633   MCInst::iterator I = MI.begin();
 634   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 635     if (I == MI.end()) break;
 636     if (OpInfo[i].isOptionalDef() && OpInfo[i].RegClass == ARM::CCRRegClassID) {
 637       if (i > 0 && OpInfo[i-1].isPredicate()) continue;
 638       MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 639       return;
 640     }
 641   }
 642
 643   MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 644 }
 645
 646 // Most Thumb instructions don't have explicit predicates in the
 647 // encoding, but rather get their predicates from IT context.  We need
 648 // to fix up the predicate operands using this context information as a
 649 // post-pass.
 650 MCDisassembler::DecodeStatus
 651 ThumbDisassembler::AddThumbPredicate(MCInst &MI) const {
 652   MCDisassembler::DecodeStatus S = Success;
 653
 654   // A few instructions actually have predicates encoded in them.  Don't
 655   // try to overwrite it if we're seeing one of those.
 656   switch (MI.getOpcode()) {
 657     case ARM::tBcc:
 658     case ARM::t2Bcc:
 659     case ARM::tCBZ:
 660     case ARM::tCBNZ:
 661     case ARM::tCPS:
 662     case ARM::t2CPS3p:
 663     case ARM::t2CPS2p:
 664     case ARM::t2CPS1p:
 665     case ARM::tMOVSr:
 666     case ARM::tSETEND:
 667       // Some instructions (mostly conditional branches) are not
 668       // allowed in IT blocks.
 669       if (ITBlock.instrInITBlock())
 670         S = SoftFail;
 671       else
 672         return Success;
 673       break;
 674     case ARM::tB:
 675     case ARM::t2B:
 676     case ARM::t2TBB:
 677     case ARM::t2TBH:
 678       // Some instructions (mostly unconditional branches) can
 679       // only appears at the end of, or outside of, an IT.
 680       if (ITBlock.instrInITBlock() && !ITBlock.instrLastInITBlock())
 681         S = SoftFail;
 682       break;
 683     default:
 684       break;
 685   }
 686
 687   // If we're in an IT block, base the predicate on that.  Otherwise,
 688   // assume a predicate of AL.
 689   unsigned CC;
 690   CC = ITBlock.getITCC();
 691   if (CC == 0xF)
 692     CC = ARMCC::AL;
 693   if (ITBlock.instrInITBlock())
 694     ITBlock.advanceITState();
 695
 696   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 697   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 698   MCInst::iterator I = MI.begin();
 699   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 700     if (I == MI.end()) break;
 701     if (OpInfo[i].isPredicate()) {
 702       I = MI.insert(I, MCOperand::CreateImm(CC));
 703       ++I;
 704       if (CC == ARMCC::AL)
 705         MI.insert(I, MCOperand::CreateReg(0));
 706       else
 707         MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 708       return S;
 709     }
 710   }
 711
 712   I = MI.insert(I, MCOperand::CreateImm(CC));
 713   ++I;
 714   if (CC == ARMCC::AL)
 715     MI.insert(I, MCOperand::CreateReg(0));
 716   else
 717     MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 718
 719   return S;
 720 }
 721
 722 // Thumb VFP instructions are a special case.  Because we share their
 723 // encodings between ARM and Thumb modes, and they are predicable in ARM
 724 // mode, the auto-generated decoder will give them an (incorrect)
 725 // predicate operand.  We need to rewrite these operands based on the IT
 726 // context as a post-pass.
 727 void ThumbDisassembler::UpdateThumbVFPPredicate(MCInst &MI) const {
 728   unsigned CC;
 729   CC = ITBlock.getITCC();
 730   if (ITBlock.instrInITBlock())
 731     ITBlock.advanceITState();
 732
 733   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 734   MCInst::iterator I = MI.begin();
 735   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 736   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 737     if (OpInfo[i].isPredicate() ) {
 738       I->setImm(CC);
 739       ++I;
 740       if (CC == ARMCC::AL)
 741         I->setReg(0);
 742       else
 743         I->setReg(ARM::CPSR);
 744       return;
 745     }
 746   }
 747 }
 748
 749 DecodeStatus ThumbDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 750                                                const MemoryObject &Region,
 751                                                uint64_t Address,
 752                                                raw_ostream &os,
 753                                                raw_ostream &cs) const {
 754   CommentStream = &cs;
 755
 756   uint8_t bytes[4];
 757
 758   assert((STI.getFeatureBits() & ARM::ModeThumb) &&
 759          "Asked to disassemble in Thumb mode but Subtarget is in ARM mode!");
 760
 761   // We want to read exactly 2 bytes of data.
 762   if (Region.readBytes(Address, 2, (uint8_t*)bytes, NULL) == -1) {
 763     Size = 0;
 764     return MCDisassembler::Fail;
 765   }
 766
 767   uint16_t insn16 = (bytes[1] << 8) | bytes[0];
 768   DecodeStatus result = decodeThumbInstruction16(MI, insn16, Address, this, STI);
 769   if (result != MCDisassembler::Fail) {
 770     Size = 2;
 771     Check(result, AddThumbPredicate(MI));
 772     return result;
 773   }
 774
 775   MI.clear();
 776   result = decodeThumbSBitInstruction16(MI, insn16, Address, this, STI);
 777   if (result) {
 778     Size = 2;
 779     bool InITBlock = ITBlock.instrInITBlock();
 780     Check(result, AddThumbPredicate(MI));
 781     AddThumb1SBit(MI, InITBlock);
 782     return result;
 783   }
 784
 785   MI.clear();
 786   result = decodeThumb2Instruction16(MI, insn16, Address, this, STI);
 787   if (result != MCDisassembler::Fail) {
 788     Size = 2;
 789
 790     // Nested IT blocks are UNPREDICTABLE.  Must be checked before we add
 791     // the Thumb predicate.
 792     if (MI.getOpcode() == ARM::t2IT && ITBlock.instrInITBlock())
 793       result = MCDisassembler::SoftFail;
 794
 795     Check(result, AddThumbPredicate(MI));
 796
 797     // If we find an IT instruction, we need to parse its condition
 798     // code and mask operands so that we can apply them correctly
 799     // to the subsequent instructions.
 800     if (MI.getOpcode() == ARM::t2IT) {
 801
 802       unsigned Firstcond = MI.getOperand(0).getImm();
 803       unsigned Mask = MI.getOperand(1).getImm();
 804       ITBlock.setITState(Firstcond, Mask);
 805     }
 806
 807     return result;
 808   }
 809
 810   // We want to read exactly 4 bytes of data.
 811   if (Region.readBytes(Address, 4, (uint8_t*)bytes, NULL) == -1) {
 812     Size = 0;
 813     return MCDisassembler::Fail;
 814   }
 815
 816   uint32_t insn32 = (bytes[3] <<  8) |
 817                     (bytes[2] <<  0) |
 818                     (bytes[1] << 24) |
 819                     (bytes[0] << 16);
 820   MI.clear();
 821   result = decodeThumbInstruction32(MI, insn32, Address, this, STI);
 822   if (result != MCDisassembler::Fail) {
 823     Size = 4;
 824     bool InITBlock = ITBlock.instrInITBlock();
 825     Check(result, AddThumbPredicate(MI));
 826     AddThumb1SBit(MI, InITBlock);
 827     return result;
 828   }
 829
 830   MI.clear();
 831   result = decodeThumb2Instruction32(MI, insn32, Address, this, STI);
 832   if (result != MCDisassembler::Fail) {
 833     Size = 4;
 834     Check(result, AddThumbPredicate(MI));
 835     return result;
 836   }
 837
 838   MI.clear();
 839   result = decodeVFPInstruction32(MI, insn32, Address, this, STI);
 840   if (result != MCDisassembler::Fail) {
 841     Size = 4;
 842     UpdateThumbVFPPredicate(MI);
 843     return result;
 844   }
 845
 846   MI.clear();
 847   result = decodeNEONDupInstruction32(MI, insn32, Address, this, STI);
 848   if (result != MCDisassembler::Fail) {
 849     Size = 4;
 850     Check(result, AddThumbPredicate(MI));
 851     return result;
 852   }
 853
 854   if (fieldFromInstruction32(insn32, 24, 8) == 0xF9) {
 855     MI.clear();
 856     uint32_t NEONLdStInsn = insn32;
 857     NEONLdStInsn &= 0xF0FFFFFF;
 858     NEONLdStInsn |= 0x04000000;
 859     result = decodeNEONLoadStoreInstruction32(MI, NEONLdStInsn, Address, this, STI);
 860     if (result != MCDisassembler::Fail) {
 861       Size = 4;
 862       Check(result, AddThumbPredicate(MI));
 863       return result;
 864     }
 865   }
 866
 867   if (fieldFromInstruction32(insn32, 24, 4) == 0xF) {
 868     MI.clear();
 869     uint32_t NEONDataInsn = insn32;
 870     NEONDataInsn &= 0xF0FFFFFF; // Clear bits 27-24
 871     NEONDataInsn |= (NEONDataInsn & 0x10000000) >> 4; // Move bit 28 to bit 24
 872     NEONDataInsn |= 0x12000000; // Set bits 28 and 25
 873     result = decodeNEONDataInstruction32(MI, NEONDataInsn, Address, this, STI);
 874     if (result != MCDisassembler::Fail) {
 875       Size = 4;
 876       Check(result, AddThumbPredicate(MI));
 877       return result;
 878     }
 879   }
 880
 881   Size = 0;
 882   return MCDisassembler::Fail;
 883 }
 884
 885
 886 extern "C" void LLVMInitializeARMDisassembler() {
 887   TargetRegistry::RegisterMCDisassembler(TheARMTarget,
 888                                          createARMDisassembler);
 889   TargetRegistry::RegisterMCDisassembler(TheThumbTarget,
 890                                          createThumbDisassembler);
 891 }
 892
 893 static const uint16_t GPRDecoderTable[] = {
 894   ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 895   ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 896   ARM::R8, ARM::R9, ARM::R10, ARM::R11,
 897   ARM::R12, ARM::SP, ARM::LR, ARM::PC
 898 };
 899
 900 static DecodeStatus DecodeGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 901                                    uint64_t Address, const void *Decoder) {
 902   if (RegNo > 15)
 903     return MCDisassembler::Fail;
 904
 905   unsigned Register = GPRDecoderTable[RegNo];
 906   Inst.addOperand(MCOperand::CreateReg(Register));
 907   return MCDisassembler::Success;
 908 }
 909
 910 static DecodeStatus
 911 DecodeGPRnopcRegisterClass(MCInst &Inst, unsigned RegNo,
 912                            uint64_t Address, const void *Decoder) {
 913   DecodeStatus S = MCDisassembler::Success;
 914
 915   if (RegNo == 15)
 916     S = MCDisassembler::SoftFail;
 917
 918   Check(S, DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder));
 919
 920   return S;
 921 }
 922
 923 static DecodeStatus DecodetGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 924                                    uint64_t Address, const void *Decoder) {
 925   if (RegNo > 7)
 926     return MCDisassembler::Fail;
 927   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 928 }
 929
 930 static DecodeStatus DecodetcGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 931                                    uint64_t Address, const void *Decoder) {
 932   unsigned Register = 0;
 933   switch (RegNo) {
 934     case 0:
 935       Register = ARM::R0;
 936       break;
 937     case 1:
 938       Register = ARM::R1;
 939       break;
 940     case 2:
 941       Register = ARM::R2;
 942       break;
 943     case 3:
 944       Register = ARM::R3;
 945       break;
 946     case 9:
 947       Register = ARM::R9;
 948       break;
 949     case 12:
 950       Register = ARM::R12;
 951       break;
 952     default:
 953       return MCDisassembler::Fail;
 954     }
 955
 956   Inst.addOperand(MCOperand::CreateReg(Register));
 957   return MCDisassembler::Success;
 958 }
 959
 960 static DecodeStatus DecoderGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 961                                    uint64_t Address, const void *Decoder) {
 962   if (RegNo == 13 || RegNo == 15) return MCDisassembler::Fail;
 963   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 964 }
 965
 966 static const uint16_t SPRDecoderTable[] = {
 967      ARM::S0,  ARM::S1,  ARM::S2,  ARM::S3,
 968      ARM::S4,  ARM::S5,  ARM::S6,  ARM::S7,
 969      ARM::S8,  ARM::S9, ARM::S10, ARM::S11,
 970     ARM::S12, ARM::S13, ARM::S14, ARM::S15,
 971     ARM::S16, ARM::S17, ARM::S18, ARM::S19,
 972     ARM::S20, ARM::S21, ARM::S22, ARM::S23,
 973     ARM::S24, ARM::S25, ARM::S26, ARM::S27,
 974     ARM::S28, ARM::S29, ARM::S30, ARM::S31
 975 };
 976
 977 static DecodeStatus DecodeSPRRegisterClass(MCInst &Inst, unsigned RegNo,
 978                                    uint64_t Address, const void *Decoder) {
 979   if (RegNo > 31)
 980     return MCDisassembler::Fail;
 981
 982   unsigned Register = SPRDecoderTable[RegNo];
 983   Inst.addOperand(MCOperand::CreateReg(Register));
 984   return MCDisassembler::Success;
 985 }
 986
 987 static const uint16_t DPRDecoderTable[] = {
 988      ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 989      ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 990      ARM::D8,  ARM::D9, ARM::D10, ARM::D11,
 991     ARM::D12, ARM::D13, ARM::D14, ARM::D15,
 992     ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 993     ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 994     ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 995     ARM::D28, ARM::D29, ARM::D30, ARM::D31
 996 };
 997
 998 static DecodeStatus DecodeDPRRegisterClass(MCInst &Inst, unsigned RegNo,
 999                                    uint64_t Address, const void *Decoder) {
1000   if (RegNo > 31)
1001     return MCDisassembler::Fail;
1002
1003   unsigned Register = DPRDecoderTable[RegNo];
1004   Inst.addOperand(MCOperand::CreateReg(Register));
1005   return MCDisassembler::Success;
1006 }
1007
1008 static DecodeStatus DecodeDPR_8RegisterClass(MCInst &Inst, unsigned RegNo,
1009                                    uint64_t Address, const void *Decoder) {
1010   if (RegNo > 7)
1011     return MCDisassembler::Fail;
1012   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
1013 }
1014
1015 static DecodeStatus
1016 DecodeDPR_VFP2RegisterClass(MCInst &Inst, unsigned RegNo,
1017                             uint64_t Address, const void *Decoder) {
1018   if (RegNo > 15)
1019     return MCDisassembler::Fail;
1020   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
1021 }
1022
1023 static const uint16_t QPRDecoderTable[] = {
1024      ARM::Q0,  ARM::Q1,  ARM::Q2,  ARM::Q3,
1025      ARM::Q4,  ARM::Q5,  ARM::Q6,  ARM::Q7,
1026      ARM::Q8,  ARM::Q9, ARM::Q10, ARM::Q11,
1027     ARM::Q12, ARM::Q13, ARM::Q14, ARM::Q15
1028 };
1029
1030
1031 static DecodeStatus DecodeQPRRegisterClass(MCInst &Inst, unsigned RegNo,
1032                                    uint64_t Address, const void *Decoder) {
1033   if (RegNo > 31)
1034     return MCDisassembler::Fail;
1035   RegNo >>= 1;
1036
1037   unsigned Register = QPRDecoderTable[RegNo];
1038   Inst.addOperand(MCOperand::CreateReg(Register));
1039   return MCDisassembler::Success;
1040 }
1041
1042 static const uint16_t DPairDecoderTable[] = {
1043   ARM::Q0,  ARM::D1_D2,   ARM::Q1,  ARM::D3_D4,   ARM::Q2,  ARM::D5_D6,
1044   ARM::Q3,  ARM::D7_D8,   ARM::Q4,  ARM::D9_D10,  ARM::Q5,  ARM::D11_D12,
1045   ARM::Q6,  ARM::D13_D14, ARM::Q7,  ARM::D15_D16, ARM::Q8,  ARM::D17_D18,
1046   ARM::Q9,  ARM::D19_D20, ARM::Q10, ARM::D21_D22, ARM::Q11, ARM::D23_D24,
1047   ARM::Q12, ARM::D25_D26, ARM::Q13, ARM::D27_D28, ARM::Q14, ARM::D29_D30,
1048   ARM::Q15
1049 };
1050
1051 static DecodeStatus DecodeDPairRegisterClass(MCInst &Inst, unsigned RegNo,
1052                                    uint64_t Address, const void *Decoder) {
1053   if (RegNo > 30)
1054     return MCDisassembler::Fail;
1055
1056   unsigned Register = DPairDecoderTable[RegNo];
1057   Inst.addOperand(MCOperand::CreateReg(Register));
1058   return MCDisassembler::Success;
1059 }
1060
1061 static const uint16_t DPairSpacedDecoderTable[] = {
1062   ARM::D0_D2,   ARM::D1_D3,   ARM::D2_D4,   ARM::D3_D5,
1063   ARM::D4_D6,   ARM::D5_D7,   ARM::D6_D8,   ARM::D7_D9,
1064   ARM::D8_D10,  ARM::D9_D11,  ARM::D10_D12, ARM::D11_D13,
1065   ARM::D12_D14, ARM::D13_D15, ARM::D14_D16, ARM::D15_D17,
1066   ARM::D16_D18, ARM::D17_D19, ARM::D18_D20, ARM::D19_D21,
1067   ARM::D20_D22, ARM::D21_D23, ARM::D22_D24, ARM::D23_D25,
1068   ARM::D24_D26, ARM::D25_D27, ARM::D26_D28, ARM::D27_D29,
1069   ARM::D28_D30, ARM::D29_D31
1070 };
1071
1072 static DecodeStatus DecodeDPairSpacedRegisterClass(MCInst &Inst,
1073                                                    unsigned RegNo,
1074                                                    uint64_t Address,
1075                                                    const void *Decoder) {
1076   if (RegNo > 29)
1077     return MCDisassembler::Fail;
1078
1079   unsigned Register = DPairSpacedDecoderTable[RegNo];
1080   Inst.addOperand(MCOperand::CreateReg(Register));
1081   return MCDisassembler::Success;
1082 }
1083
1084 static DecodeStatus DecodePredicateOperand(MCInst &Inst, unsigned Val,
1085                                uint64_t Address, const void *Decoder) {
1086   if (Val == 0xF) return MCDisassembler::Fail;
1087   // AL predicate is not allowed on Thumb1 branches.
1088   if (Inst.getOpcode() == ARM::tBcc && Val == 0xE)
1089     return MCDisassembler::Fail;
1090   Inst.addOperand(MCOperand::CreateImm(Val));
1091   if (Val == ARMCC::AL) {
1092     Inst.addOperand(MCOperand::CreateReg(0));
1093   } else
1094     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1095   return MCDisassembler::Success;
1096 }
1097
1098 static DecodeStatus DecodeCCOutOperand(MCInst &Inst, unsigned Val,
1099                                uint64_t Address, const void *Decoder) {
1100   if (Val)
1101     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1102   else
1103     Inst.addOperand(MCOperand::CreateReg(0));
1104   return MCDisassembler::Success;
1105 }
1106
1107 static DecodeStatus DecodeSOImmOperand(MCInst &Inst, unsigned Val,
1108                                uint64_t Address, const void *Decoder) {
1109   uint32_t imm = Val & 0xFF;
1110   uint32_t rot = (Val & 0xF00) >> 7;
1111   uint32_t rot_imm = (imm >> rot) | (imm << ((32-rot) & 0x1F));
1112   Inst.addOperand(MCOperand::CreateImm(rot_imm));
1113   return MCDisassembler::Success;
1114 }
1115
1116 static DecodeStatus DecodeSORegImmOperand(MCInst &Inst, unsigned Val,
1117                                uint64_t Address, const void *Decoder) {
1118   DecodeStatus S = MCDisassembler::Success;
1119
1120   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
1121   unsigned type = fieldFromInstruction32(Val, 5, 2);
1122   unsigned imm = fieldFromInstruction32(Val, 7, 5);
1123
1124   // Register-immediate
1125   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1126     return MCDisassembler::Fail;
1127
1128   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1129   switch (type) {
1130     case 0:
1131       Shift = ARM_AM::lsl;
1132       break;
1133     case 1:
1134       Shift = ARM_AM::lsr;
1135       break;
1136     case 2:
1137       Shift = ARM_AM::asr;
1138       break;
1139     case 3:
1140       Shift = ARM_AM::ror;
1141       break;
1142   }
1143
1144   if (Shift == ARM_AM::ror && imm == 0)
1145     Shift = ARM_AM::rrx;
1146
1147   unsigned Op = Shift | (imm << 3);
1148   Inst.addOperand(MCOperand::CreateImm(Op));
1149
1150   return S;
1151 }
1152
1153 static DecodeStatus DecodeSORegRegOperand(MCInst &Inst, unsigned Val,
1154                                uint64_t Address, const void *Decoder) {
1155   DecodeStatus S = MCDisassembler::Success;
1156
1157   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
1158   unsigned type = fieldFromInstruction32(Val, 5, 2);
1159   unsigned Rs = fieldFromInstruction32(Val, 8, 4);
1160
1161   // Register-register
1162   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1163     return MCDisassembler::Fail;
1164   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rs, Address, Decoder)))
1165     return MCDisassembler::Fail;
1166
1167   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1168   switch (type) {
1169     case 0:
1170       Shift = ARM_AM::lsl;
1171       break;
1172     case 1:
1173       Shift = ARM_AM::lsr;
1174       break;
1175     case 2:
1176       Shift = ARM_AM::asr;
1177       break;
1178     case 3:
1179       Shift = ARM_AM::ror;
1180       break;
1181   }
1182
1183   Inst.addOperand(MCOperand::CreateImm(Shift));
1184
1185   return S;
1186 }
1187
1188 static DecodeStatus DecodeRegListOperand(MCInst &Inst, unsigned Val,
1189                                  uint64_t Address, const void *Decoder) {
1190   DecodeStatus S = MCDisassembler::Success;
1191
1192   bool writebackLoad = false;
1193   unsigned writebackReg = 0;
1194   switch (Inst.getOpcode()) {
1195     default:
1196       break;
1197     case ARM::LDMIA_UPD:
1198     case ARM::LDMDB_UPD:
1199     case ARM::LDMIB_UPD:
1200     case ARM::LDMDA_UPD:
1201     case ARM::t2LDMIA_UPD:
1202     case ARM::t2LDMDB_UPD:
1203       writebackLoad = true;
1204       writebackReg = Inst.getOperand(0).getReg();
1205       break;
1206   }
1207
1208   // Empty register lists are not allowed.
1209   if (CountPopulation_32(Val) == 0) return MCDisassembler::Fail;
1210   for (unsigned i = 0; i < 16; ++i) {
1211     if (Val & (1 << i)) {
1212       if (!Check(S, DecodeGPRRegisterClass(Inst, i, Address, Decoder)))
1213         return MCDisassembler::Fail;
1214       // Writeback not allowed if Rn is in the target list.
1215       if (writebackLoad && writebackReg == Inst.end()[-1].getReg())
1216         Check(S, MCDisassembler::SoftFail);
1217     }
1218   }
1219
1220   return S;
1221 }
1222
1223 static DecodeStatus DecodeSPRRegListOperand(MCInst &Inst, unsigned Val,
1224                                  uint64_t Address, const void *Decoder) {
1225   DecodeStatus S = MCDisassembler::Success;
1226
1227   unsigned Vd = fieldFromInstruction32(Val, 8, 5);
1228   unsigned regs = fieldFromInstruction32(Val, 0, 8);
1229
1230   if (!Check(S, DecodeSPRRegisterClass(Inst, Vd, Address, Decoder)))
1231     return MCDisassembler::Fail;
1232   for (unsigned i = 0; i < (regs - 1); ++i) {
1233     if (!Check(S, DecodeSPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1234       return MCDisassembler::Fail;
1235   }
1236
1237   return S;
1238 }
1239
1240 static DecodeStatus DecodeDPRRegListOperand(MCInst &Inst, unsigned Val,
1241                                  uint64_t Address, const void *Decoder) {
1242   DecodeStatus S = MCDisassembler::Success;
1243
1244   unsigned Vd = fieldFromInstruction32(Val, 8, 5);
1245   unsigned regs = fieldFromInstruction32(Val, 0, 8);
1246
1247   regs = regs >> 1;
1248
1249   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
1250       return MCDisassembler::Fail;
1251   for (unsigned i = 0; i < (regs - 1); ++i) {
1252     if (!Check(S, DecodeDPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1253       return MCDisassembler::Fail;
1254   }
1255
1256   return S;
1257 }
1258
1259 static DecodeStatus DecodeBitfieldMaskOperand(MCInst &Inst, unsigned Val,
1260                                       uint64_t Address, const void *Decoder) {
1261   // This operand encodes a mask of contiguous zeros between a specified MSB
1262   // and LSB.  To decode it, we create the mask of all bits MSB-and-lower,
1263   // the mask of all bits LSB-and-lower, and then xor them to create
1264   // the mask of that's all ones on [msb, lsb].  Finally we not it to
1265   // create the final mask.
1266   unsigned msb = fieldFromInstruction32(Val, 5, 5);
1267   unsigned lsb = fieldFromInstruction32(Val, 0, 5);
1268
1269   DecodeStatus S = MCDisassembler::Success;
1270   if (lsb > msb) Check(S, MCDisassembler::SoftFail);
1271
1272   uint32_t msb_mask = 0xFFFFFFFF;
1273   if (msb != 31) msb_mask = (1U << (msb+1)) - 1;
1274   uint32_t lsb_mask = (1U << lsb) - 1;
1275
1276   Inst.addOperand(MCOperand::CreateImm(~(msb_mask ^ lsb_mask)));
1277   return S;
1278 }
1279
1280 static DecodeStatus DecodeCopMemInstruction(MCInst &Inst, unsigned Insn,
1281                                   uint64_t Address, const void *Decoder) {
1282   DecodeStatus S = MCDisassembler::Success;
1283
1284   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1285   unsigned CRd = fieldFromInstruction32(Insn, 12, 4);
1286   unsigned coproc = fieldFromInstruction32(Insn, 8, 4);
1287   unsigned imm = fieldFromInstruction32(Insn, 0, 8);
1288   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1289   unsigned U = fieldFromInstruction32(Insn, 23, 1);
1290
1291   switch (Inst.getOpcode()) {
1292     case ARM::LDC_OFFSET:
1293     case ARM::LDC_PRE:
1294     case ARM::LDC_POST:
1295     case ARM::LDC_OPTION:
1296     case ARM::LDCL_OFFSET:
1297     case ARM::LDCL_PRE:
1298     case ARM::LDCL_POST:
1299     case ARM::LDCL_OPTION:
1300     case ARM::STC_OFFSET:
1301     case ARM::STC_PRE:
1302     case ARM::STC_POST:
1303     case ARM::STC_OPTION:
1304     case ARM::STCL_OFFSET:
1305     case ARM::STCL_PRE:
1306     case ARM::STCL_POST:
1307     case ARM::STCL_OPTION:
1308     case ARM::t2LDC_OFFSET:
1309     case ARM::t2LDC_PRE:
1310     case ARM::t2LDC_POST:
1311     case ARM::t2LDC_OPTION:
1312     case ARM::t2LDCL_OFFSET:
1313     case ARM::t2LDCL_PRE:
1314     case ARM::t2LDCL_POST:
1315     case ARM::t2LDCL_OPTION:
1316     case ARM::t2STC_OFFSET:
1317     case ARM::t2STC_PRE:
1318     case ARM::t2STC_POST:
1319     case ARM::t2STC_OPTION:
1320     case ARM::t2STCL_OFFSET:
1321     case ARM::t2STCL_PRE:
1322     case ARM::t2STCL_POST:
1323     case ARM::t2STCL_OPTION:
1324       if (coproc == 0xA || coproc == 0xB)
1325         return MCDisassembler::Fail;
1326       break;
1327     default:
1328       break;
1329   }
1330
1331   Inst.addOperand(MCOperand::CreateImm(coproc));
1332   Inst.addOperand(MCOperand::CreateImm(CRd));
1333   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1334     return MCDisassembler::Fail;
1335
1336   switch (Inst.getOpcode()) {
1337     case ARM::t2LDC2_OFFSET:
1338     case ARM::t2LDC2L_OFFSET:
1339     case ARM::t2LDC2_PRE:
1340     case ARM::t2LDC2L_PRE:
1341     case ARM::t2STC2_OFFSET:
1342     case ARM::t2STC2L_OFFSET:
1343     case ARM::t2STC2_PRE:
1344     case ARM::t2STC2L_PRE:
1345     case ARM::LDC2_OFFSET:
1346     case ARM::LDC2L_OFFSET:
1347     case ARM::LDC2_PRE:
1348     case ARM::LDC2L_PRE:
1349     case ARM::STC2_OFFSET:
1350     case ARM::STC2L_OFFSET:
1351     case ARM::STC2_PRE:
1352     case ARM::STC2L_PRE:
1353     case ARM::t2LDC_OFFSET:
1354     case ARM::t2LDCL_OFFSET:
1355     case ARM::t2LDC_PRE:
1356     case ARM::t2LDCL_PRE:
1357     case ARM::t2STC_OFFSET:
1358     case ARM::t2STCL_OFFSET:
1359     case ARM::t2STC_PRE:
1360     case ARM::t2STCL_PRE:
1361     case ARM::LDC_OFFSET:
1362     case ARM::LDCL_OFFSET:
1363     case ARM::LDC_PRE:
1364     case ARM::LDCL_PRE:
1365     case ARM::STC_OFFSET:
1366     case ARM::STCL_OFFSET:
1367     case ARM::STC_PRE:
1368     case ARM::STCL_PRE:
1369       imm = ARM_AM::getAM5Opc(U ? ARM_AM::add : ARM_AM::sub, imm);
1370       Inst.addOperand(MCOperand::CreateImm(imm));
1371       break;
1372     case ARM::t2LDC2_POST:
1373     case ARM::t2LDC2L_POST:
1374     case ARM::t2STC2_POST:
1375     case ARM::t2STC2L_POST:
1376     case ARM::LDC2_POST:
1377     case ARM::LDC2L_POST:
1378     case ARM::STC2_POST:
1379     case ARM::STC2L_POST:
1380     case ARM::t2LDC_POST:
1381     case ARM::t2LDCL_POST:
1382     case ARM::t2STC_POST:
1383     case ARM::t2STCL_POST:
1384     case ARM::LDC_POST:
1385     case ARM::LDCL_POST:
1386     case ARM::STC_POST:
1387     case ARM::STCL_POST:
1388       imm |= U << 8;
1389       // fall through.
1390     default:
1391       // The 'option' variant doesn't encode 'U' in the immediate since
1392       // the immediate is unsigned [0,255].
1393       Inst.addOperand(MCOperand::CreateImm(imm));
1394       break;
1395   }
1396
1397   switch (Inst.getOpcode()) {
1398     case ARM::LDC_OFFSET:
1399     case ARM::LDC_PRE:
1400     case ARM::LDC_POST:
1401     case ARM::LDC_OPTION:
1402     case ARM::LDCL_OFFSET:
1403     case ARM::LDCL_PRE:
1404     case ARM::LDCL_POST:
1405     case ARM::LDCL_OPTION:
1406     case ARM::STC_OFFSET:
1407     case ARM::STC_PRE:
1408     case ARM::STC_POST:
1409     case ARM::STC_OPTION:
1410     case ARM::STCL_OFFSET:
1411     case ARM::STCL_PRE:
1412     case ARM::STCL_POST:
1413     case ARM::STCL_OPTION:
1414       if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1415         return MCDisassembler::Fail;
1416       break;
1417     default:
1418       break;
1419   }
1420
1421   return S;
1422 }
1423
1424 static DecodeStatus
1425 DecodeAddrMode2IdxInstruction(MCInst &Inst, unsigned Insn,
1426                               uint64_t Address, const void *Decoder) {
1427   DecodeStatus S = MCDisassembler::Success;
1428
1429   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1430   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
1431   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
1432   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
1433   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1434   unsigned reg = fieldFromInstruction32(Insn, 25, 1);
1435   unsigned P = fieldFromInstruction32(Insn, 24, 1);
1436   unsigned W = fieldFromInstruction32(Insn, 21, 1);
1437
1438   // On stores, the writeback operand precedes Rt.
1439   switch (Inst.getOpcode()) {
1440     case ARM::STR_POST_IMM:
1441     case ARM::STR_POST_REG:
1442     case ARM::STRB_POST_IMM:
1443     case ARM::STRB_POST_REG:
1444     case ARM::STRT_POST_REG:
1445     case ARM::STRT_POST_IMM:
1446     case ARM::STRBT_POST_REG:
1447     case ARM::STRBT_POST_IMM:
1448       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1449         return MCDisassembler::Fail;
1450       break;
1451     default:
1452       break;
1453   }
1454
1455   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1456     return MCDisassembler::Fail;
1457
1458   // On loads, the writeback operand comes after Rt.
1459   switch (Inst.getOpcode()) {
1460     case ARM::LDR_POST_IMM:
1461     case ARM::LDR_POST_REG:
1462     case ARM::LDRB_POST_IMM:
1463     case ARM::LDRB_POST_REG:
1464     case ARM::LDRBT_POST_REG:
1465     case ARM::LDRBT_POST_IMM:
1466     case ARM::LDRT_POST_REG:
1467     case ARM::LDRT_POST_IMM:
1468       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1469         return MCDisassembler::Fail;
1470       break;
1471     default:
1472       break;
1473   }
1474
1475   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1476     return MCDisassembler::Fail;
1477
1478   ARM_AM::AddrOpc Op = ARM_AM::add;
1479   if (!fieldFromInstruction32(Insn, 23, 1))
1480     Op = ARM_AM::sub;
1481
1482   bool writeback = (P == 0) || (W == 1);
1483   unsigned idx_mode = 0;
1484   if (P && writeback)
1485     idx_mode = ARMII::IndexModePre;
1486   else if (!P && writeback)
1487     idx_mode = ARMII::IndexModePost;
1488
1489   if (writeback && (Rn == 15 || Rn == Rt))
1490     S = MCDisassembler::SoftFail; // UNPREDICTABLE
1491
1492   if (reg) {
1493     if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1494       return MCDisassembler::Fail;
1495     ARM_AM::ShiftOpc Opc = ARM_AM::lsl;
1496     switch( fieldFromInstruction32(Insn, 5, 2)) {
1497       case 0:
1498         Opc = ARM_AM::lsl;
1499         break;
1500       case 1:
1501         Opc = ARM_AM::lsr;
1502         break;
1503       case 2:
1504         Opc = ARM_AM::asr;
1505         break;
1506       case 3:
1507         Opc = ARM_AM::ror;
1508         break;
1509       default:
1510         return MCDisassembler::Fail;
1511     }
1512     unsigned amt = fieldFromInstruction32(Insn, 7, 5);
1513     unsigned imm = ARM_AM::getAM2Opc(Op, amt, Opc, idx_mode);
1514
1515     Inst.addOperand(MCOperand::CreateImm(imm));
1516   } else {
1517     Inst.addOperand(MCOperand::CreateReg(0));
1518     unsigned tmp = ARM_AM::getAM2Opc(Op, imm, ARM_AM::lsl, idx_mode);
1519     Inst.addOperand(MCOperand::CreateImm(tmp));
1520   }
1521
1522   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1523     return MCDisassembler::Fail;
1524
1525   return S;
1526 }
1527
1528 static DecodeStatus DecodeSORegMemOperand(MCInst &Inst, unsigned Val,
1529                                   uint64_t Address, const void *Decoder) {
1530   DecodeStatus S = MCDisassembler::Success;
1531
1532   unsigned Rn = fieldFromInstruction32(Val, 13, 4);
1533   unsigned Rm = fieldFromInstruction32(Val,  0, 4);
1534   unsigned type = fieldFromInstruction32(Val, 5, 2);
1535   unsigned imm = fieldFromInstruction32(Val, 7, 5);
1536   unsigned U = fieldFromInstruction32(Val, 12, 1);
1537
1538   ARM_AM::ShiftOpc ShOp = ARM_AM::lsl;
1539   switch (type) {
1540     case 0:
1541       ShOp = ARM_AM::lsl;
1542       break;
1543     case 1:
1544       ShOp = ARM_AM::lsr;
1545       break;
1546     case 2:
1547       ShOp = ARM_AM::asr;
1548       break;
1549     case 3:
1550       ShOp = ARM_AM::ror;
1551       break;
1552   }
1553
1554   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1555     return MCDisassembler::Fail;
1556   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1557     return MCDisassembler::Fail;
1558   unsigned shift;
1559   if (U)
1560     shift = ARM_AM::getAM2Opc(ARM_AM::add, imm, ShOp);
1561   else
1562     shift = ARM_AM::getAM2Opc(ARM_AM::sub, imm, ShOp);
1563   Inst.addOperand(MCOperand::CreateImm(shift));
1564
1565   return S;
1566 }
1567
1568 static DecodeStatus
1569 DecodeAddrMode3Instruction(MCInst &Inst, unsigned Insn,
1570                            uint64_t Address, const void *Decoder) {
1571   DecodeStatus S = MCDisassembler::Success;
1572
1573   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
1574   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1575   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
1576   unsigned type = fieldFromInstruction32(Insn, 22, 1);
1577   unsigned imm = fieldFromInstruction32(Insn, 8, 4);
1578   unsigned U = ((~fieldFromInstruction32(Insn, 23, 1)) & 1) << 8;
1579   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1580   unsigned W = fieldFromInstruction32(Insn, 21, 1);
1581   unsigned P = fieldFromInstruction32(Insn, 24, 1);
1582   unsigned Rt2 = Rt + 1;
1583
1584   bool writeback = (W == 1) | (P == 0);
1585
1586   // For {LD,ST}RD, Rt must be even, else undefined.
1587   switch (Inst.getOpcode()) {
1588     case ARM::STRD:
1589     case ARM::STRD_PRE:
1590     case ARM::STRD_POST:
1591     case ARM::LDRD:
1592     case ARM::LDRD_PRE:
1593     case ARM::LDRD_POST:
1594       if (Rt & 0x1) S = MCDisassembler::SoftFail;
1595       break;
1596     default:
1597       break;
1598   }
1599   switch (Inst.getOpcode()) {
1600     case ARM::STRD:
1601     case ARM::STRD_PRE:
1602     case ARM::STRD_POST:
1603       if (P == 0 && W == 1)
1604         S = MCDisassembler::SoftFail;
1605
1606       if (writeback && (Rn == 15 || Rn == Rt || Rn == Rt2))
1607         S = MCDisassembler::SoftFail;
1608       if (type && Rm == 15)
1609         S = MCDisassembler::SoftFail;
1610       if (Rt2 == 15)
1611         S = MCDisassembler::SoftFail;
1612       if (!type && fieldFromInstruction32(Insn, 8, 4))
1613         S = MCDisassembler::SoftFail;
1614       break;
1615     case ARM::STRH:
1616     case ARM::STRH_PRE:
1617     case ARM::STRH_POST:
1618       if (Rt == 15)
1619         S = MCDisassembler::SoftFail;
1620       if (writeback && (Rn == 15 || Rn == Rt))
1621         S = MCDisassembler::SoftFail;
1622       if (!type && Rm == 15)
1623         S = MCDisassembler::SoftFail;
1624       break;
1625     case ARM::LDRD:
1626     case ARM::LDRD_PRE:
1627     case ARM::LDRD_POST:
1628       if (type && Rn == 15){
1629         if (Rt2 == 15)
1630           S = MCDisassembler::SoftFail;
1631         break;
1632       }
1633       if (P == 0 && W == 1)
1634         S = MCDisassembler::SoftFail;
1635       if (!type && (Rt2 == 15 || Rm == 15 || Rm == Rt || Rm == Rt2))
1636         S = MCDisassembler::SoftFail;
1637       if (!type && writeback && Rn == 15)
1638         S = MCDisassembler::SoftFail;
1639       if (writeback && (Rn == Rt || Rn == Rt2))
1640         S = MCDisassembler::SoftFail;
1641       break;
1642     case ARM::LDRH:
1643     case ARM::LDRH_PRE:
1644     case ARM::LDRH_POST:
1645       if (type && Rn == 15){
1646         if (Rt == 15)
1647           S = MCDisassembler::SoftFail;
1648         break;
1649       }
1650       if (Rt == 15)
1651         S = MCDisassembler::SoftFail;
1652       if (!type && Rm == 15)
1653         S = MCDisassembler::SoftFail;
1654       if (!type && writeback && (Rn == 15 || Rn == Rt))
1655         S = MCDisassembler::SoftFail;
1656       break;
1657     case ARM::LDRSH:
1658     case ARM::LDRSH_PRE:
1659     case ARM::LDRSH_POST:
1660     case ARM::LDRSB:
1661     case ARM::LDRSB_PRE:
1662     case ARM::LDRSB_POST:
1663       if (type && Rn == 15){
1664         if (Rt == 15)
1665           S = MCDisassembler::SoftFail;
1666         break;
1667       }
1668       if (type && (Rt == 15 || (writeback && Rn == Rt)))
1669         S = MCDisassembler::SoftFail;
1670       if (!type && (Rt == 15 || Rm == 15))
1671         S = MCDisassembler::SoftFail;
1672       if (!type && writeback && (Rn == 15 || Rn == Rt))
1673         S = MCDisassembler::SoftFail;
1674       break;
1675     default:
1676       break;
1677   }
1678
1679   if (writeback) { // Writeback
1680     if (P)
1681       U |= ARMII::IndexModePre << 9;
1682     else
1683       U |= ARMII::IndexModePost << 9;
1684
1685     // On stores, the writeback operand precedes Rt.
1686     switch (Inst.getOpcode()) {
1687     case ARM::STRD:
1688     case ARM::STRD_PRE:
1689     case ARM::STRD_POST:
1690     case ARM::STRH:
1691     case ARM::STRH_PRE:
1692     case ARM::STRH_POST:
1693       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1694         return MCDisassembler::Fail;
1695       break;
1696     default:
1697       break;
1698     }
1699   }
1700
1701   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1702     return MCDisassembler::Fail;
1703   switch (Inst.getOpcode()) {
1704     case ARM::STRD:
1705     case ARM::STRD_PRE:
1706     case ARM::STRD_POST:
1707     case ARM::LDRD:
1708     case ARM::LDRD_PRE:
1709     case ARM::LDRD_POST:
1710       if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
1711         return MCDisassembler::Fail;
1712       break;
1713     default:
1714       break;
1715   }
1716
1717   if (writeback) {
1718     // On loads, the writeback operand comes after Rt.
1719     switch (Inst.getOpcode()) {
1720     case ARM::LDRD:
1721     case ARM::LDRD_PRE:
1722     case ARM::LDRD_POST:
1723     case ARM::LDRH:
1724     case ARM::LDRH_PRE:
1725     case ARM::LDRH_POST:
1726     case ARM::LDRSH:
1727     case ARM::LDRSH_PRE:
1728     case ARM::LDRSH_POST:
1729     case ARM::LDRSB:
1730     case ARM::LDRSB_PRE:
1731     case ARM::LDRSB_POST:
1732     case ARM::LDRHTr:
1733     case ARM::LDRSBTr:
1734       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1735         return MCDisassembler::Fail;
1736       break;
1737     default:
1738       break;
1739     }
1740   }
1741
1742   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1743     return MCDisassembler::Fail;
1744
1745   if (type) {
1746     Inst.addOperand(MCOperand::CreateReg(0));
1747     Inst.addOperand(MCOperand::CreateImm(U | (imm << 4) | Rm));
1748   } else {
1749     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1750     return MCDisassembler::Fail;
1751     Inst.addOperand(MCOperand::CreateImm(U));
1752   }
1753
1754   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1755     return MCDisassembler::Fail;
1756
1757   return S;
1758 }
1759
1760 static DecodeStatus DecodeRFEInstruction(MCInst &Inst, unsigned Insn,
1761                                  uint64_t Address, const void *Decoder) {
1762   DecodeStatus S = MCDisassembler::Success;
1763
1764   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1765   unsigned mode = fieldFromInstruction32(Insn, 23, 2);
1766
1767   switch (mode) {
1768     case 0:
1769       mode = ARM_AM::da;
1770       break;
1771     case 1:
1772       mode = ARM_AM::ia;
1773       break;
1774     case 2:
1775       mode = ARM_AM::db;
1776       break;
1777     case 3:
1778       mode = ARM_AM::ib;
1779       break;
1780   }
1781
1782   Inst.addOperand(MCOperand::CreateImm(mode));
1783   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1784     return MCDisassembler::Fail;
1785
1786   return S;
1787 }
1788
1789 static DecodeStatus DecodeMemMultipleWritebackInstruction(MCInst &Inst,
1790                                   unsigned Insn,
1791                                   uint64_t Address, const void *Decoder) {
1792   DecodeStatus S = MCDisassembler::Success;
1793
1794   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1795   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1796   unsigned reglist = fieldFromInstruction32(Insn, 0, 16);
1797
1798   if (pred == 0xF) {
1799     switch (Inst.getOpcode()) {
1800       case ARM::LDMDA:
1801         Inst.setOpcode(ARM::RFEDA);
1802         break;
1803       case ARM::LDMDA_UPD:
1804         Inst.setOpcode(ARM::RFEDA_UPD);
1805         break;
1806       case ARM::LDMDB:
1807         Inst.setOpcode(ARM::RFEDB);
1808         break;
1809       case ARM::LDMDB_UPD:
1810         Inst.setOpcode(ARM::RFEDB_UPD);
1811         break;
1812       case ARM::LDMIA:
1813         Inst.setOpcode(ARM::RFEIA);
1814         break;
1815       case ARM::LDMIA_UPD:
1816         Inst.setOpcode(ARM::RFEIA_UPD);
1817         break;
1818       case ARM::LDMIB:
1819         Inst.setOpcode(ARM::RFEIB);
1820         break;
1821       case ARM::LDMIB_UPD:
1822         Inst.setOpcode(ARM::RFEIB_UPD);
1823         break;
1824       case ARM::STMDA:
1825         Inst.setOpcode(ARM::SRSDA);
1826         break;
1827       case ARM::STMDA_UPD:
1828         Inst.setOpcode(ARM::SRSDA_UPD);
1829         break;
1830       case ARM::STMDB:
1831         Inst.setOpcode(ARM::SRSDB);
1832         break;
1833       case ARM::STMDB_UPD:
1834         Inst.setOpcode(ARM::SRSDB_UPD);
1835         break;
1836       case ARM::STMIA:
1837         Inst.setOpcode(ARM::SRSIA);
1838         break;
1839       case ARM::STMIA_UPD:
1840         Inst.setOpcode(ARM::SRSIA_UPD);
1841         break;
1842       case ARM::STMIB:
1843         Inst.setOpcode(ARM::SRSIB);
1844         break;
1845       case ARM::STMIB_UPD:
1846         Inst.setOpcode(ARM::SRSIB_UPD);
1847         break;
1848       default:
1849         if (!Check(S, MCDisassembler::Fail)) return MCDisassembler::Fail;
1850     }
1851
1852     // For stores (which become SRS's, the only operand is the mode.
1853     if (fieldFromInstruction32(Insn, 20, 1) == 0) {
1854       Inst.addOperand(
1855           MCOperand::CreateImm(fieldFromInstruction32(Insn, 0, 4)));
1856       return S;
1857     }
1858
1859     return DecodeRFEInstruction(Inst, Insn, Address, Decoder);
1860   }
1861
1862   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1863     return MCDisassembler::Fail;
1864   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1865     return MCDisassembler::Fail; // Tied
1866   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1867     return MCDisassembler::Fail;
1868   if (!Check(S, DecodeRegListOperand(Inst, reglist, Address, Decoder)))
1869     return MCDisassembler::Fail;
1870
1871   return S;
1872 }
1873
1874 static DecodeStatus DecodeCPSInstruction(MCInst &Inst, unsigned Insn,
1875                                  uint64_t Address, const void *Decoder) {
1876   unsigned imod = fieldFromInstruction32(Insn, 18, 2);
1877   unsigned M = fieldFromInstruction32(Insn, 17, 1);
1878   unsigned iflags = fieldFromInstruction32(Insn, 6, 3);
1879   unsigned mode = fieldFromInstruction32(Insn, 0, 5);
1880
1881   DecodeStatus S = MCDisassembler::Success;
1882
1883   // imod == '01' --> UNPREDICTABLE
1884   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1885   // return failure here.  The '01' imod value is unprintable, so there's
1886   // nothing useful we could do even if we returned UNPREDICTABLE.
1887
1888   if (imod == 1) return MCDisassembler::Fail;
1889
1890   if (imod && M) {
1891     Inst.setOpcode(ARM::CPS3p);
1892     Inst.addOperand(MCOperand::CreateImm(imod));
1893     Inst.addOperand(MCOperand::CreateImm(iflags));
1894     Inst.addOperand(MCOperand::CreateImm(mode));
1895   } else if (imod && !M) {
1896     Inst.setOpcode(ARM::CPS2p);
1897     Inst.addOperand(MCOperand::CreateImm(imod));
1898     Inst.addOperand(MCOperand::CreateImm(iflags));
1899     if (mode) S = MCDisassembler::SoftFail;
1900   } else if (!imod && M) {
1901     Inst.setOpcode(ARM::CPS1p);
1902     Inst.addOperand(MCOperand::CreateImm(mode));
1903     if (iflags) S = MCDisassembler::SoftFail;
1904   } else {
1905     // imod == '00' && M == '0' --> UNPREDICTABLE
1906     Inst.setOpcode(ARM::CPS1p);
1907     Inst.addOperand(MCOperand::CreateImm(mode));
1908     S = MCDisassembler::SoftFail;
1909   }
1910
1911   return S;
1912 }
1913
1914 static DecodeStatus DecodeT2CPSInstruction(MCInst &Inst, unsigned Insn,
1915                                  uint64_t Address, const void *Decoder) {
1916   unsigned imod = fieldFromInstruction32(Insn, 9, 2);
1917   unsigned M = fieldFromInstruction32(Insn, 8, 1);
1918   unsigned iflags = fieldFromInstruction32(Insn, 5, 3);
1919   unsigned mode = fieldFromInstruction32(Insn, 0, 5);
1920
1921   DecodeStatus S = MCDisassembler::Success;
1922
1923   // imod == '01' --> UNPREDICTABLE
1924   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1925   // return failure here.  The '01' imod value is unprintable, so there's
1926   // nothing useful we could do even if we returned UNPREDICTABLE.
1927
1928   if (imod == 1) return MCDisassembler::Fail;
1929
1930   if (imod && M) {
1931     Inst.setOpcode(ARM::t2CPS3p);
1932     Inst.addOperand(MCOperand::CreateImm(imod));
1933     Inst.addOperand(MCOperand::CreateImm(iflags));
1934     Inst.addOperand(MCOperand::CreateImm(mode));
1935   } else if (imod && !M) {
1936     Inst.setOpcode(ARM::t2CPS2p);
1937     Inst.addOperand(MCOperand::CreateImm(imod));
1938     Inst.addOperand(MCOperand::CreateImm(iflags));
1939     if (mode) S = MCDisassembler::SoftFail;
1940   } else if (!imod && M) {
1941     Inst.setOpcode(ARM::t2CPS1p);
1942     Inst.addOperand(MCOperand::CreateImm(mode));
1943     if (iflags) S = MCDisassembler::SoftFail;
1944   } else {
1945     // imod == '00' && M == '0' --> UNPREDICTABLE
1946     Inst.setOpcode(ARM::t2CPS1p);
1947     Inst.addOperand(MCOperand::CreateImm(mode));
1948     S = MCDisassembler::SoftFail;
1949   }
1950
1951   return S;
1952 }
1953
1954 static DecodeStatus DecodeT2MOVTWInstruction(MCInst &Inst, unsigned Insn,
1955                                  uint64_t Address, const void *Decoder) {
1956   DecodeStatus S = MCDisassembler::Success;
1957
1958   unsigned Rd = fieldFromInstruction32(Insn, 8, 4);
1959   unsigned imm = 0;
1960
1961   imm |= (fieldFromInstruction32(Insn, 0, 8) << 0);
1962   imm |= (fieldFromInstruction32(Insn, 12, 3) << 8);
1963   imm |= (fieldFromInstruction32(Insn, 16, 4) << 12);
1964   imm |= (fieldFromInstruction32(Insn, 26, 1) << 11);
1965
1966   if (Inst.getOpcode() == ARM::t2MOVTi16)
1967     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1968       return MCDisassembler::Fail;
1969   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1970     return MCDisassembler::Fail;
1971
1972   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
1973     Inst.addOperand(MCOperand::CreateImm(imm));
1974
1975   return S;
1976 }
1977
1978 static DecodeStatus DecodeArmMOVTWInstruction(MCInst &Inst, unsigned Insn,
1979                                  uint64_t Address, const void *Decoder) {
1980   DecodeStatus S = MCDisassembler::Success;
1981
1982   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
1983   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1984   unsigned imm = 0;
1985
1986   imm |= (fieldFromInstruction32(Insn, 0, 12) << 0);
1987   imm |= (fieldFromInstruction32(Insn, 16, 4) << 12);
1988
1989   if (Inst.getOpcode() == ARM::MOVTi16)
1990     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1991       return MCDisassembler::Fail;
1992   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1993     return MCDisassembler::Fail;
1994
1995   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
1996     Inst.addOperand(MCOperand::CreateImm(imm));
1997
1998   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1999     return MCDisassembler::Fail;
2000
2001   return S;
2002 }
2003
2004 static DecodeStatus DecodeSMLAInstruction(MCInst &Inst, unsigned Insn,
2005                                  uint64_t Address, const void *Decoder) {
2006   DecodeStatus S = MCDisassembler::Success;
2007
2008   unsigned Rd = fieldFromInstruction32(Insn, 16, 4);
2009   unsigned Rn = fieldFromInstruction32(Insn, 0, 4);
2010   unsigned Rm = fieldFromInstruction32(Insn, 8, 4);
2011   unsigned Ra = fieldFromInstruction32(Insn, 12, 4);
2012   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
2013
2014   if (pred == 0xF)
2015     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
2016
2017   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
2018     return MCDisassembler::Fail;
2019   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
2020     return MCDisassembler::Fail;
2021   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
2022     return MCDisassembler::Fail;
2023   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Ra, Address, Decoder)))
2024     return MCDisassembler::Fail;
2025
2026   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2027     return MCDisassembler::Fail;
2028
2029   return S;
2030 }
2031
2032 static DecodeStatus DecodeAddrModeImm12Operand(MCInst &Inst, unsigned Val,
2033                            uint64_t Address, const void *Decoder) {
2034   DecodeStatus S = MCDisassembler::Success;
2035
2036   unsigned add = fieldFromInstruction32(Val, 12, 1);
2037   unsigned imm = fieldFromInstruction32(Val, 0, 12);
2038   unsigned Rn = fieldFromInstruction32(Val, 13, 4);
2039
2040   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2041     return MCDisassembler::Fail;
2042
2043   if (!add) imm *= -1;
2044   if (imm == 0 && !add) imm = INT32_MIN;
2045   Inst.addOperand(MCOperand::CreateImm(imm));
2046   if (Rn == 15)
2047     tryAddingPcLoadReferenceComment(Address, Address + imm + 8, Decoder);
2048
2049   return S;
2050 }
2051
2052 static DecodeStatus DecodeAddrMode5Operand(MCInst &Inst, unsigned Val,
2053                                    uint64_t Address, const void *Decoder) {
2054   DecodeStatus S = MCDisassembler::Success;
2055
2056   unsigned Rn = fieldFromInstruction32(Val, 9, 4);
2057   unsigned U = fieldFromInstruction32(Val, 8, 1);
2058   unsigned imm = fieldFromInstruction32(Val, 0, 8);
2059
2060   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2061     return MCDisassembler::Fail;
2062
2063   if (U)
2064     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::add, imm)));
2065   else
2066     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::sub, imm)));
2067
2068   return S;
2069 }
2070
2071 static DecodeStatus DecodeAddrMode7Operand(MCInst &Inst, unsigned Val,
2072                                    uint64_t Address, const void *Decoder) {
2073   return DecodeGPRRegisterClass(Inst, Val, Address, Decoder);
2074 }
2075
2076 static DecodeStatus
2077 DecodeT2BInstruction(MCInst &Inst, unsigned Insn,
2078                      uint64_t Address, const void *Decoder) {
2079   DecodeStatus S = MCDisassembler::Success;
2080   unsigned imm = (fieldFromInstruction32(Insn, 0, 11) << 0) |
2081                  (fieldFromInstruction32(Insn, 11, 1) << 18) |
2082                  (fieldFromInstruction32(Insn, 13, 1) << 17) |
2083                  (fieldFromInstruction32(Insn, 16, 6) << 11) |
2084                  (fieldFromInstruction32(Insn, 26, 1) << 19);
2085   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<20>(imm<<1) + 4,
2086                                 true, 4, Inst, Decoder))
2087     Inst.addOperand(MCOperand::CreateImm(SignExtend32<20>(imm << 1)));
2088   return S;
2089 }
2090
2091 static DecodeStatus
2092 DecodeBranchImmInstruction(MCInst &Inst, unsigned Insn,
2093                            uint64_t Address, const void *Decoder) {
2094   DecodeStatus S = MCDisassembler::Success;
2095
2096   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
2097   unsigned imm = fieldFromInstruction32(Insn, 0, 24) << 2;
2098
2099   if (pred == 0xF) {
2100     Inst.setOpcode(ARM::BLXi);
2101     imm |= fieldFromInstruction32(Insn, 24, 1) << 1;
2102     if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8,
2103                                   true, 4, Inst, Decoder))
2104     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
2105     return S;
2106   }
2107
2108   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8,
2109                                 true, 4, Inst, Decoder))
2110     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
2111   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2112     return MCDisassembler::Fail;
2113
2114   return S;
2115 }
2116
2117
2118 static DecodeStatus DecodeAddrMode6Operand(MCInst &Inst, unsigned Val,
2119                                    uint64_t Address, const void *Decoder) {
2120   DecodeStatus S = MCDisassembler::Success;
2121
2122   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
2123   unsigned align = fieldFromInstruction32(Val, 4, 2);
2124
2125   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2126     return MCDisassembler::Fail;
2127   if (!align)
2128     Inst.addOperand(MCOperand::CreateImm(0));
2129   else
2130     Inst.addOperand(MCOperand::CreateImm(4 << align));
2131
2132   return S;
2133 }
2134
2135 static DecodeStatus DecodeVLDInstruction(MCInst &Inst, unsigned Insn,
2136                                    uint64_t Address, const void *Decoder) {
2137   DecodeStatus S = MCDisassembler::Success;
2138
2139   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2140   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2141   unsigned wb = fieldFromInstruction32(Insn, 16, 4);
2142   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2143   Rn |= fieldFromInstruction32(Insn, 4, 2) << 4;
2144   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2145
2146   // First output register
2147   switch (Inst.getOpcode()) {
2148   case ARM::VLD1q16: case ARM::VLD1q32: case ARM::VLD1q64: case ARM::VLD1q8:
2149   case ARM::VLD1q16wb_fixed: case ARM::VLD1q16wb_register:
2150   case ARM::VLD1q32wb_fixed: case ARM::VLD1q32wb_register:
2151   case ARM::VLD1q64wb_fixed: case ARM::VLD1q64wb_register:
2152   case ARM::VLD1q8wb_fixed: case ARM::VLD1q8wb_register:
2153   case ARM::VLD2d16: case ARM::VLD2d32: case ARM::VLD2d8:
2154   case ARM::VLD2d16wb_fixed: case ARM::VLD2d16wb_register:
2155   case ARM::VLD2d32wb_fixed: case ARM::VLD2d32wb_register:
2156   case ARM::VLD2d8wb_fixed: case ARM::VLD2d8wb_register:
2157     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2158       return MCDisassembler::Fail;
2159     break;
2160   case ARM::VLD2b16:
2161   case ARM::VLD2b32:
2162   case ARM::VLD2b8:
2163   case ARM::VLD2b16wb_fixed:
2164   case ARM::VLD2b16wb_register:
2165   case ARM::VLD2b32wb_fixed:
2166   case ARM::VLD2b32wb_register:
2167   case ARM::VLD2b8wb_fixed:
2168   case ARM::VLD2b8wb_register:
2169     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2170       return MCDisassembler::Fail;
2171     break;
2172   default:
2173     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2174       return MCDisassembler::Fail;
2175   }
2176
2177   // Second output register
2178   switch (Inst.getOpcode()) {
2179     case ARM::VLD3d8:
2180     case ARM::VLD3d16:
2181     case ARM::VLD3d32:
2182     case ARM::VLD3d8_UPD:
2183     case ARM::VLD3d16_UPD:
2184     case ARM::VLD3d32_UPD:
2185     case ARM::VLD4d8:
2186     case ARM::VLD4d16:
2187     case ARM::VLD4d32:
2188     case ARM::VLD4d8_UPD:
2189     case ARM::VLD4d16_UPD:
2190     case ARM::VLD4d32_UPD:
2191       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2192         return MCDisassembler::Fail;
2193       break;
2194     case ARM::VLD3q8:
2195     case ARM::VLD3q16:
2196     case ARM::VLD3q32:
2197     case ARM::VLD3q8_UPD:
2198     case ARM::VLD3q16_UPD:
2199     case ARM::VLD3q32_UPD:
2200     case ARM::VLD4q8:
2201     case ARM::VLD4q16:
2202     case ARM::VLD4q32:
2203     case ARM::VLD4q8_UPD:
2204     case ARM::VLD4q16_UPD:
2205     case ARM::VLD4q32_UPD:
2206       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2207         return MCDisassembler::Fail;
2208     default:
2209       break;
2210   }
2211
2212   // Third output register
2213   switch(Inst.getOpcode()) {
2214     case ARM::VLD3d8:
2215     case ARM::VLD3d16:
2216     case ARM::VLD3d32:
2217     case ARM::VLD3d8_UPD:
2218     case ARM::VLD3d16_UPD:
2219     case ARM::VLD3d32_UPD:
2220     case ARM::VLD4d8:
2221     case ARM::VLD4d16:
2222     case ARM::VLD4d32:
2223     case ARM::VLD4d8_UPD:
2224     case ARM::VLD4d16_UPD:
2225     case ARM::VLD4d32_UPD:
2226       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2227         return MCDisassembler::Fail;
2228       break;
2229     case ARM::VLD3q8:
2230     case ARM::VLD3q16:
2231     case ARM::VLD3q32:
2232     case ARM::VLD3q8_UPD:
2233     case ARM::VLD3q16_UPD:
2234     case ARM::VLD3q32_UPD:
2235     case ARM::VLD4q8:
2236     case ARM::VLD4q16:
2237     case ARM::VLD4q32:
2238     case ARM::VLD4q8_UPD:
2239     case ARM::VLD4q16_UPD:
2240     case ARM::VLD4q32_UPD:
2241       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2242         return MCDisassembler::Fail;
2243       break;
2244     default:
2245       break;
2246   }
2247
2248   // Fourth output register
2249   switch (Inst.getOpcode()) {
2250     case ARM::VLD4d8:
2251     case ARM::VLD4d16:
2252     case ARM::VLD4d32:
2253     case ARM::VLD4d8_UPD:
2254     case ARM::VLD4d16_UPD:
2255     case ARM::VLD4d32_UPD:
2256       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2257         return MCDisassembler::Fail;
2258       break;
2259     case ARM::VLD4q8:
2260     case ARM::VLD4q16:
2261     case ARM::VLD4q32:
2262     case ARM::VLD4q8_UPD:
2263     case ARM::VLD4q16_UPD:
2264     case ARM::VLD4q32_UPD:
2265       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2266         return MCDisassembler::Fail;
2267       break;
2268     default:
2269       break;
2270   }
2271
2272   // Writeback operand
2273   switch (Inst.getOpcode()) {
2274     case ARM::VLD1d8wb_fixed:
2275     case ARM::VLD1d16wb_fixed:
2276     case ARM::VLD1d32wb_fixed:
2277     case ARM::VLD1d64wb_fixed:
2278     case ARM::VLD1d8wb_register:
2279     case ARM::VLD1d16wb_register:
2280     case ARM::VLD1d32wb_register:
2281     case ARM::VLD1d64wb_register:
2282     case ARM::VLD1q8wb_fixed:
2283     case ARM::VLD1q16wb_fixed:
2284     case ARM::VLD1q32wb_fixed:
2285     case ARM::VLD1q64wb_fixed:
2286     case ARM::VLD1q8wb_register:
2287     case ARM::VLD1q16wb_register:
2288     case ARM::VLD1q32wb_register:
2289     case ARM::VLD1q64wb_register:
2290     case ARM::VLD1d8Twb_fixed:
2291     case ARM::VLD1d8Twb_register:
2292     case ARM::VLD1d16Twb_fixed:
2293     case ARM::VLD1d16Twb_register:
2294     case ARM::VLD1d32Twb_fixed:
2295     case ARM::VLD1d32Twb_register:
2296     case ARM::VLD1d64Twb_fixed:
2297     case ARM::VLD1d64Twb_register:
2298     case ARM::VLD1d8Qwb_fixed:
2299     case ARM::VLD1d8Qwb_register:
2300     case ARM::VLD1d16Qwb_fixed:
2301     case ARM::VLD1d16Qwb_register:
2302     case ARM::VLD1d32Qwb_fixed:
2303     case ARM::VLD1d32Qwb_register:
2304     case ARM::VLD1d64Qwb_fixed:
2305     case ARM::VLD1d64Qwb_register:
2306     case ARM::VLD2d8wb_fixed:
2307     case ARM::VLD2d16wb_fixed:
2308     case ARM::VLD2d32wb_fixed:
2309     case ARM::VLD2q8wb_fixed:
2310     case ARM::VLD2q16wb_fixed:
2311     case ARM::VLD2q32wb_fixed:
2312     case ARM::VLD2d8wb_register:
2313     case ARM::VLD2d16wb_register:
2314     case ARM::VLD2d32wb_register:
2315     case ARM::VLD2q8wb_register:
2316     case ARM::VLD2q16wb_register:
2317     case ARM::VLD2q32wb_register:
2318     case ARM::VLD2b8wb_fixed:
2319     case ARM::VLD2b16wb_fixed:
2320     case ARM::VLD2b32wb_fixed:
2321     case ARM::VLD2b8wb_register:
2322     case ARM::VLD2b16wb_register:
2323     case ARM::VLD2b32wb_register:
2324       Inst.addOperand(MCOperand::CreateImm(0));
2325       break;
2326     case ARM::VLD3d8_UPD:
2327     case ARM::VLD3d16_UPD:
2328     case ARM::VLD3d32_UPD:
2329     case ARM::VLD3q8_UPD:
2330     case ARM::VLD3q16_UPD:
2331     case ARM::VLD3q32_UPD:
2332     case ARM::VLD4d8_UPD:
2333     case ARM::VLD4d16_UPD:
2334     case ARM::VLD4d32_UPD:
2335     case ARM::VLD4q8_UPD:
2336     case ARM::VLD4q16_UPD:
2337     case ARM::VLD4q32_UPD:
2338       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2339         return MCDisassembler::Fail;
2340       break;
2341     default:
2342       break;
2343   }
2344
2345   // AddrMode6 Base (register+alignment)
2346   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2347     return MCDisassembler::Fail;
2348
2349   // AddrMode6 Offset (register)
2350   switch (Inst.getOpcode()) {
2351   default:
2352     // The below have been updated to have explicit am6offset split
2353     // between fixed and register offset. For those instructions not
2354     // yet updated, we need to add an additional reg0 operand for the
2355     // fixed variant.
2356     //
2357     // The fixed offset encodes as Rm == 0xd, so we check for that.
2358     if (Rm == 0xd) {
2359       Inst.addOperand(MCOperand::CreateReg(0));
2360       break;
2361     }
2362     // Fall through to handle the register offset variant.
2363   case ARM::VLD1d8wb_fixed:
2364   case ARM::VLD1d16wb_fixed:
2365   case ARM::VLD1d32wb_fixed:
2366   case ARM::VLD1d64wb_fixed:
2367   case ARM::VLD1d8Twb_fixed:
2368   case ARM::VLD1d16Twb_fixed:
2369   case ARM::VLD1d32Twb_fixed:
2370   case ARM::VLD1d64Twb_fixed:
2371   case ARM::VLD1d8Qwb_fixed:
2372   case ARM::VLD1d16Qwb_fixed:
2373   case ARM::VLD1d32Qwb_fixed:
2374   case ARM::VLD1d64Qwb_fixed:
2375   case ARM::VLD1d8wb_register:
2376   case ARM::VLD1d16wb_register:
2377   case ARM::VLD1d32wb_register:
2378   case ARM::VLD1d64wb_register:
2379   case ARM::VLD1q8wb_fixed:
2380   case ARM::VLD1q16wb_fixed:
2381   case ARM::VLD1q32wb_fixed:
2382   case ARM::VLD1q64wb_fixed:
2383   case ARM::VLD1q8wb_register:
2384   case ARM::VLD1q16wb_register:
2385   case ARM::VLD1q32wb_register:
2386   case ARM::VLD1q64wb_register:
2387     // The fixed offset post-increment encodes Rm == 0xd. The no-writeback
2388     // variant encodes Rm == 0xf. Anything else is a register offset post-
2389     // increment and we need to add the register operand to the instruction.
2390     if (Rm != 0xD && Rm != 0xF &&
2391         !Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2392       return MCDisassembler::Fail;
2393     break;
2394   case ARM::VLD2d8wb_fixed:
2395   case ARM::VLD2d16wb_fixed:
2396   case ARM::VLD2d32wb_fixed:
2397   case ARM::VLD2b8wb_fixed:
2398   case ARM::VLD2b16wb_fixed:
2399   case ARM::VLD2b32wb_fixed:
2400   case ARM::VLD2q8wb_fixed:
2401   case ARM::VLD2q16wb_fixed:
2402   case ARM::VLD2q32wb_fixed:
2403     break;
2404   }
2405
2406   return S;
2407 }
2408
2409 static DecodeStatus DecodeVSTInstruction(MCInst &Inst, unsigned Insn,
2410                                  uint64_t Address, const void *Decoder) {
2411   DecodeStatus S = MCDisassembler::Success;
2412
2413   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2414   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2415   unsigned wb = fieldFromInstruction32(Insn, 16, 4);
2416   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2417   Rn |= fieldFromInstruction32(Insn, 4, 2) << 4;
2418   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2419
2420   // Writeback Operand
2421   switch (Inst.getOpcode()) {
2422     case ARM::VST1d8wb_fixed:
2423     case ARM::VST1d16wb_fixed:
2424     case ARM::VST1d32wb_fixed:
2425     case ARM::VST1d64wb_fixed:
2426     case ARM::VST1d8wb_register:
2427     case ARM::VST1d16wb_register:
2428     case ARM::VST1d32wb_register:
2429     case ARM::VST1d64wb_register:
2430     case ARM::VST1q8wb_fixed:
2431     case ARM::VST1q16wb_fixed:
2432     case ARM::VST1q32wb_fixed:
2433     case ARM::VST1q64wb_fixed:
2434     case ARM::VST1q8wb_register:
2435     case ARM::VST1q16wb_register:
2436     case ARM::VST1q32wb_register:
2437     case ARM::VST1q64wb_register:
2438     case ARM::VST1d8Twb_fixed:
2439     case ARM::VST1d16Twb_fixed:
2440     case ARM::VST1d32Twb_fixed:
2441     case ARM::VST1d64Twb_fixed:
2442     case ARM::VST1d8Twb_register:
2443     case ARM::VST1d16Twb_register:
2444     case ARM::VST1d32Twb_register:
2445     case ARM::VST1d64Twb_register:
2446     case ARM::VST1d8Qwb_fixed:
2447     case ARM::VST1d16Qwb_fixed:
2448     case ARM::VST1d32Qwb_fixed:
2449     case ARM::VST1d64Qwb_fixed:
2450     case ARM::VST1d8Qwb_register:
2451     case ARM::VST1d16Qwb_register:
2452     case ARM::VST1d32Qwb_register:
2453     case ARM::VST1d64Qwb_register:
2454     case ARM::VST2d8wb_fixed:
2455     case ARM::VST2d16wb_fixed:
2456     case ARM::VST2d32wb_fixed:
2457     case ARM::VST2d8wb_register:
2458     case ARM::VST2d16wb_register:
2459     case ARM::VST2d32wb_register:
2460     case ARM::VST2q8wb_fixed:
2461     case ARM::VST2q16wb_fixed:
2462     case ARM::VST2q32wb_fixed:
2463     case ARM::VST2q8wb_register:
2464     case ARM::VST2q16wb_register:
2465     case ARM::VST2q32wb_register:
2466     case ARM::VST2b8wb_fixed:
2467     case ARM::VST2b16wb_fixed:
2468     case ARM::VST2b32wb_fixed:
2469     case ARM::VST2b8wb_register:
2470     case ARM::VST2b16wb_register:
2471     case ARM::VST2b32wb_register:
2472       if (Rm == 0xF)
2473         return MCDisassembler::Fail;
2474       Inst.addOperand(MCOperand::CreateImm(0));
2475       break;
2476     case ARM::VST3d8_UPD:
2477     case ARM::VST3d16_UPD:
2478     case ARM::VST3d32_UPD:
2479     case ARM::VST3q8_UPD:
2480     case ARM::VST3q16_UPD:
2481     case ARM::VST3q32_UPD:
2482     case ARM::VST4d8_UPD:
2483     case ARM::VST4d16_UPD:
2484     case ARM::VST4d32_UPD:
2485     case ARM::VST4q8_UPD:
2486     case ARM::VST4q16_UPD:
2487     case ARM::VST4q32_UPD:
2488       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2489         return MCDisassembler::Fail;
2490       break;
2491     default:
2492       break;
2493   }
2494
2495   // AddrMode6 Base (register+alignment)
2496   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2497     return MCDisassembler::Fail;
2498
2499   // AddrMode6 Offset (register)
2500   switch (Inst.getOpcode()) {
2501     default:
2502       if (Rm == 0xD)
2503         Inst.addOperand(MCOperand::CreateReg(0));
2504       else if (Rm != 0xF) {
2505         if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2506           return MCDisassembler::Fail;
2507       }
2508       break;
2509     case ARM::VST1d8wb_fixed:
2510     case ARM::VST1d16wb_fixed:
2511     case ARM::VST1d32wb_fixed:
2512     case ARM::VST1d64wb_fixed:
2513     case ARM::VST1q8wb_fixed:
2514     case ARM::VST1q16wb_fixed:
2515     case ARM::VST1q32wb_fixed:
2516     case ARM::VST1q64wb_fixed:
2517     case ARM::VST1d8Twb_fixed:
2518     case ARM::VST1d16Twb_fixed:
2519     case ARM::VST1d32Twb_fixed:
2520     case ARM::VST1d64Twb_fixed:
2521     case ARM::VST1d8Qwb_fixed:
2522     case ARM::VST1d16Qwb_fixed:
2523     case ARM::VST1d32Qwb_fixed:
2524     case ARM::VST1d64Qwb_fixed:
2525     case ARM::VST2d8wb_fixed:
2526     case ARM::VST2d16wb_fixed:
2527     case ARM::VST2d32wb_fixed:
2528     case ARM::VST2q8wb_fixed:
2529     case ARM::VST2q16wb_fixed:
2530     case ARM::VST2q32wb_fixed:
2531     case ARM::VST2b8wb_fixed:
2532     case ARM::VST2b16wb_fixed:
2533     case ARM::VST2b32wb_fixed:
2534       break;
2535   }
2536
2537
2538   // First input register
2539   switch (Inst.getOpcode()) {
2540   case ARM::VST1q16:
2541   case ARM::VST1q32:
2542   case ARM::VST1q64:
2543   case ARM::VST1q8:
2544   case ARM::VST1q16wb_fixed:
2545   case ARM::VST1q16wb_register:
2546   case ARM::VST1q32wb_fixed:
2547   case ARM::VST1q32wb_register:
2548   case ARM::VST1q64wb_fixed:
2549   case ARM::VST1q64wb_register:
2550   case ARM::VST1q8wb_fixed:
2551   case ARM::VST1q8wb_register:
2552   case ARM::VST2d16:
2553   case ARM::VST2d32:
2554   case ARM::VST2d8:
2555   case ARM::VST2d16wb_fixed:
2556   case ARM::VST2d16wb_register:
2557   case ARM::VST2d32wb_fixed:
2558   case ARM::VST2d32wb_register:
2559   case ARM::VST2d8wb_fixed:
2560   case ARM::VST2d8wb_register:
2561     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2562       return MCDisassembler::Fail;
2563     break;
2564   case ARM::VST2b16:
2565   case ARM::VST2b32:
2566   case ARM::VST2b8:
2567   case ARM::VST2b16wb_fixed:
2568   case ARM::VST2b16wb_register:
2569   case ARM::VST2b32wb_fixed:
2570   case ARM::VST2b32wb_register:
2571   case ARM::VST2b8wb_fixed:
2572   case ARM::VST2b8wb_register:
2573     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2574       return MCDisassembler::Fail;
2575     break;
2576   default:
2577     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2578       return MCDisassembler::Fail;
2579   }
2580
2581   // Second input register
2582   switch (Inst.getOpcode()) {
2583     case ARM::VST3d8:
2584     case ARM::VST3d16:
2585     case ARM::VST3d32:
2586     case ARM::VST3d8_UPD:
2587     case ARM::VST3d16_UPD:
2588     case ARM::VST3d32_UPD:
2589     case ARM::VST4d8:
2590     case ARM::VST4d16:
2591     case ARM::VST4d32:
2592     case ARM::VST4d8_UPD:
2593     case ARM::VST4d16_UPD:
2594     case ARM::VST4d32_UPD:
2595       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2596         return MCDisassembler::Fail;
2597       break;
2598     case ARM::VST3q8:
2599     case ARM::VST3q16:
2600     case ARM::VST3q32:
2601     case ARM::VST3q8_UPD:
2602     case ARM::VST3q16_UPD:
2603     case ARM::VST3q32_UPD:
2604     case ARM::VST4q8:
2605     case ARM::VST4q16:
2606     case ARM::VST4q32:
2607     case ARM::VST4q8_UPD:
2608     case ARM::VST4q16_UPD:
2609     case ARM::VST4q32_UPD:
2610       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2611         return MCDisassembler::Fail;
2612       break;
2613     default:
2614       break;
2615   }
2616
2617   // Third input register
2618   switch (Inst.getOpcode()) {
2619     case ARM::VST3d8:
2620     case ARM::VST3d16:
2621     case ARM::VST3d32:
2622     case ARM::VST3d8_UPD:
2623     case ARM::VST3d16_UPD:
2624     case ARM::VST3d32_UPD:
2625     case ARM::VST4d8:
2626     case ARM::VST4d16:
2627     case ARM::VST4d32:
2628     case ARM::VST4d8_UPD:
2629     case ARM::VST4d16_UPD:
2630     case ARM::VST4d32_UPD:
2631       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2632         return MCDisassembler::Fail;
2633       break;
2634     case ARM::VST3q8:
2635     case ARM::VST3q16:
2636     case ARM::VST3q32:
2637     case ARM::VST3q8_UPD:
2638     case ARM::VST3q16_UPD:
2639     case ARM::VST3q32_UPD:
2640     case ARM::VST4q8:
2641     case ARM::VST4q16:
2642     case ARM::VST4q32:
2643     case ARM::VST4q8_UPD:
2644     case ARM::VST4q16_UPD:
2645     case ARM::VST4q32_UPD:
2646       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2647         return MCDisassembler::Fail;
2648       break;
2649     default:
2650       break;
2651   }
2652
2653   // Fourth input register
2654   switch (Inst.getOpcode()) {
2655     case ARM::VST4d8:
2656     case ARM::VST4d16:
2657     case ARM::VST4d32:
2658     case ARM::VST4d8_UPD:
2659     case ARM::VST4d16_UPD:
2660     case ARM::VST4d32_UPD:
2661       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2662         return MCDisassembler::Fail;
2663       break;
2664     case ARM::VST4q8:
2665     case ARM::VST4q16:
2666     case ARM::VST4q32:
2667     case ARM::VST4q8_UPD:
2668     case ARM::VST4q16_UPD:
2669     case ARM::VST4q32_UPD:
2670       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2671         return MCDisassembler::Fail;
2672       break;
2673     default:
2674       break;
2675   }
2676
2677   return S;
2678 }
2679
2680 static DecodeStatus DecodeVLD1DupInstruction(MCInst &Inst, unsigned Insn,
2681                                     uint64_t Address, const void *Decoder) {
2682   DecodeStatus S = MCDisassembler::Success;
2683
2684   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2685   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2686   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2687   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2688   unsigned align = fieldFromInstruction32(Insn, 4, 1);
2689   unsigned size = fieldFromInstruction32(Insn, 6, 2);
2690
2691   align *= (1 << size);
2692
2693   switch (Inst.getOpcode()) {
2694   case ARM::VLD1DUPq16: case ARM::VLD1DUPq32: case ARM::VLD1DUPq8:
2695   case ARM::VLD1DUPq16wb_fixed: case ARM::VLD1DUPq16wb_register:
2696   case ARM::VLD1DUPq32wb_fixed: case ARM::VLD1DUPq32wb_register:
2697   case ARM::VLD1DUPq8wb_fixed: case ARM::VLD1DUPq8wb_register:
2698     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2699       return MCDisassembler::Fail;
2700     break;
2701   default:
2702     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2703       return MCDisassembler::Fail;
2704     break;
2705   }
2706   if (Rm != 0xF) {
2707     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2708       return MCDisassembler::Fail;
2709   }
2710
2711   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2712     return MCDisassembler::Fail;
2713   Inst.addOperand(MCOperand::CreateImm(align));
2714
2715   // The fixed offset post-increment encodes Rm == 0xd. The no-writeback
2716   // variant encodes Rm == 0xf. Anything else is a register offset post-
2717   // increment and we need to add the register operand to the instruction.
2718   if (Rm != 0xD && Rm != 0xF &&
2719       !Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2720     return MCDisassembler::Fail;
2721
2722   return S;
2723 }
2724
2725 static DecodeStatus DecodeVLD2DupInstruction(MCInst &Inst, unsigned Insn,
2726                                     uint64_t Address, const void *Decoder) {
2727   DecodeStatus S = MCDisassembler::Success;
2728
2729   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2730   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2731   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2732   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2733   unsigned align = fieldFromInstruction32(Insn, 4, 1);
2734   unsigned size = 1 << fieldFromInstruction32(Insn, 6, 2);
2735   align *= 2*size;
2736
2737   switch (Inst.getOpcode()) {
2738   case ARM::VLD2DUPd16: case ARM::VLD2DUPd32: case ARM::VLD2DUPd8:
2739   case ARM::VLD2DUPd16wb_fixed: case ARM::VLD2DUPd16wb_register:
2740   case ARM::VLD2DUPd32wb_fixed: case ARM::VLD2DUPd32wb_register:
2741   case ARM::VLD2DUPd8wb_fixed: case ARM::VLD2DUPd8wb_register:
2742     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2743       return MCDisassembler::Fail;
2744     break;
2745   case ARM::VLD2DUPd16x2: case ARM::VLD2DUPd32x2: case ARM::VLD2DUPd8x2:
2746   case ARM::VLD2DUPd16x2wb_fixed: case ARM::VLD2DUPd16x2wb_register:
2747   case ARM::VLD2DUPd32x2wb_fixed: case ARM::VLD2DUPd32x2wb_register:
2748   case ARM::VLD2DUPd8x2wb_fixed: case ARM::VLD2DUPd8x2wb_register:
2749     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2750       return MCDisassembler::Fail;
2751     break;
2752   default:
2753     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2754       return MCDisassembler::Fail;
2755     break;
2756   }
2757
2758   if (Rm != 0xF)
2759     Inst.addOperand(MCOperand::CreateImm(0));
2760
2761   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2762     return MCDisassembler::Fail;
2763   Inst.addOperand(MCOperand::CreateImm(align));
2764
2765   if (Rm != 0xD && Rm != 0xF) {
2766     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2767       return MCDisassembler::Fail;
2768   }
2769
2770   return S;
2771 }
2772
2773 static DecodeStatus DecodeVLD3DupInstruction(MCInst &Inst, unsigned Insn,
2774                                     uint64_t Address, const void *Decoder) {
2775   DecodeStatus S = MCDisassembler::Success;
2776
2777   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2778   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2779   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2780   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2781   unsigned inc = fieldFromInstruction32(Insn, 5, 1) + 1;
2782
2783   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2784     return MCDisassembler::Fail;
2785   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2786     return MCDisassembler::Fail;
2787   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2788     return MCDisassembler::Fail;
2789   if (Rm != 0xF) {
2790     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2791       return MCDisassembler::Fail;
2792   }
2793
2794   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2795     return MCDisassembler::Fail;
2796   Inst.addOperand(MCOperand::CreateImm(0));
2797
2798   if (Rm == 0xD)
2799     Inst.addOperand(MCOperand::CreateReg(0));
2800   else if (Rm != 0xF) {
2801     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2802       return MCDisassembler::Fail;
2803   }
2804
2805   return S;
2806 }
2807
2808 static DecodeStatus DecodeVLD4DupInstruction(MCInst &Inst, unsigned Insn,
2809                                     uint64_t Address, const void *Decoder) {
2810   DecodeStatus S = MCDisassembler::Success;
2811
2812   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2813   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2814   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2815   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2816   unsigned size = fieldFromInstruction32(Insn, 6, 2);
2817   unsigned inc = fieldFromInstruction32(Insn, 5, 1) + 1;
2818   unsigned align = fieldFromInstruction32(Insn, 4, 1);
2819
2820   if (size == 0x3) {
2821     size = 4;
2822     align = 16;
2823   } else {
2824     if (size == 2) {
2825       size = 1 << size;
2826       align *= 8;
2827     } else {
2828       size = 1 << size;
2829       align *= 4*size;
2830     }
2831   }
2832
2833   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2834     return MCDisassembler::Fail;
2835   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2836     return MCDisassembler::Fail;
2837   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2838     return MCDisassembler::Fail;
2839   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3*inc)%32, Address, Decoder)))
2840     return MCDisassembler::Fail;
2841   if (Rm != 0xF) {
2842     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2843       return MCDisassembler::Fail;
2844   }
2845
2846   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2847     return MCDisassembler::Fail;
2848   Inst.addOperand(MCOperand::CreateImm(align));
2849
2850   if (Rm == 0xD)
2851     Inst.addOperand(MCOperand::CreateReg(0));
2852   else if (Rm != 0xF) {
2853     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2854       return MCDisassembler::Fail;
2855   }
2856
2857   return S;
2858 }
2859
2860 static DecodeStatus
2861 DecodeNEONModImmInstruction(MCInst &Inst, unsigned Insn,
2862                             uint64_t Address, const void *Decoder) {
2863   DecodeStatus S = MCDisassembler::Success;
2864
2865   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2866   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2867   unsigned imm = fieldFromInstruction32(Insn, 0, 4);
2868   imm |= fieldFromInstruction32(Insn, 16, 3) << 4;
2869   imm |= fieldFromInstruction32(Insn, 24, 1) << 7;
2870   imm |= fieldFromInstruction32(Insn, 8, 4) << 8;
2871   imm |= fieldFromInstruction32(Insn, 5, 1) << 12;
2872   unsigned Q = fieldFromInstruction32(Insn, 6, 1);
2873
2874   if (Q) {
2875     if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2876     return MCDisassembler::Fail;
2877   } else {
2878     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2879     return MCDisassembler::Fail;
2880   }
2881
2882   Inst.addOperand(MCOperand::CreateImm(imm));
2883
2884   switch (Inst.getOpcode()) {
2885     case ARM::VORRiv4i16:
2886     case ARM::VORRiv2i32:
2887     case ARM::VBICiv4i16:
2888     case ARM::VBICiv2i32:
2889       if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2890         return MCDisassembler::Fail;
2891       break;
2892     case ARM::VORRiv8i16:
2893     case ARM::VORRiv4i32:
2894     case ARM::VBICiv8i16:
2895     case ARM::VBICiv4i32:
2896       if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2897         return MCDisassembler::Fail;
2898       break;
2899     default:
2900       break;
2901   }
2902
2903   return S;
2904 }
2905
2906 static DecodeStatus DecodeVSHLMaxInstruction(MCInst &Inst, unsigned Insn,
2907                                         uint64_t Address, const void *Decoder) {
2908   DecodeStatus S = MCDisassembler::Success;
2909
2910   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2911   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2912   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2913   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
2914   unsigned size = fieldFromInstruction32(Insn, 18, 2);
2915
2916   if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2917     return MCDisassembler::Fail;
2918   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
2919     return MCDisassembler::Fail;
2920   Inst.addOperand(MCOperand::CreateImm(8 << size));
2921
2922   return S;
2923 }
2924
2925 static DecodeStatus DecodeShiftRight8Imm(MCInst &Inst, unsigned Val,
2926                                uint64_t Address, const void *Decoder) {
2927   Inst.addOperand(MCOperand::CreateImm(8 - Val));
2928   return MCDisassembler::Success;
2929 }
2930
2931 static DecodeStatus DecodeShiftRight16Imm(MCInst &Inst, unsigned Val,
2932                                uint64_t Address, const void *Decoder) {
2933   Inst.addOperand(MCOperand::CreateImm(16 - Val));
2934   return MCDisassembler::Success;
2935 }
2936
2937 static DecodeStatus DecodeShiftRight32Imm(MCInst &Inst, unsigned Val,
2938                                uint64_t Address, const void *Decoder) {
2939   Inst.addOperand(MCOperand::CreateImm(32 - Val));
2940   return MCDisassembler::Success;
2941 }
2942
2943 static DecodeStatus DecodeShiftRight64Imm(MCInst &Inst, unsigned Val,
2944                                uint64_t Address, const void *Decoder) {
2945   Inst.addOperand(MCOperand::CreateImm(64 - Val));
2946   return MCDisassembler::Success;
2947 }
2948
2949 static DecodeStatus DecodeTBLInstruction(MCInst &Inst, unsigned Insn,
2950                                uint64_t Address, const void *Decoder) {
2951   DecodeStatus S = MCDisassembler::Success;
2952
2953   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2954   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2955   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2956   Rn |= fieldFromInstruction32(Insn, 7, 1) << 4;
2957   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2958   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
2959   unsigned op = fieldFromInstruction32(Insn, 6, 1);
2960
2961   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2962     return MCDisassembler::Fail;
2963   if (op) {
2964     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2965     return MCDisassembler::Fail; // Writeback
2966   }
2967
2968   switch (Inst.getOpcode()) {
2969   case ARM::VTBL2:
2970   case ARM::VTBX2:
2971     if (!Check(S, DecodeDPairRegisterClass(Inst, Rn, Address, Decoder)))
2972       return MCDisassembler::Fail;
2973     break;
2974   default:
2975     if (!Check(S, DecodeDPRRegisterClass(Inst, Rn, Address, Decoder)))
2976       return MCDisassembler::Fail;
2977   }
2978
2979   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
2980     return MCDisassembler::Fail;
2981
2982   return S;
2983 }
2984
2985 static DecodeStatus DecodeThumbAddSpecialReg(MCInst &Inst, uint16_t Insn,
2986                                      uint64_t Address, const void *Decoder) {
2987   DecodeStatus S = MCDisassembler::Success;
2988
2989   unsigned dst = fieldFromInstruction16(Insn, 8, 3);
2990   unsigned imm = fieldFromInstruction16(Insn, 0, 8);
2991
2992   if (!Check(S, DecodetGPRRegisterClass(Inst, dst, Address, Decoder)))
2993     return MCDisassembler::Fail;
2994
2995   switch(Inst.getOpcode()) {
2996     default:
2997       return MCDisassembler::Fail;
2998     case ARM::tADR:
2999       break; // tADR does not explicitly represent the PC as an operand.
3000     case ARM::tADDrSPi:
3001       Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3002       break;
3003   }
3004
3005   Inst.addOperand(MCOperand::CreateImm(imm));
3006   return S;
3007 }
3008
3009 static DecodeStatus DecodeThumbBROperand(MCInst &Inst, unsigned Val,
3010                                  uint64_t Address, const void *Decoder) {
3011   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<12>(Val<<1) + 4,
3012                                 true, 2, Inst, Decoder))
3013     Inst.addOperand(MCOperand::CreateImm(SignExtend32<12>(Val << 1)));
3014   return MCDisassembler::Success;
3015 }
3016
3017 static DecodeStatus DecodeT2BROperand(MCInst &Inst, unsigned Val,
3018                                  uint64_t Address, const void *Decoder) {
3019   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<21>(Val) + 4,
3020                                 true, 4, Inst, Decoder))
3021     Inst.addOperand(MCOperand::CreateImm(SignExtend32<21>(Val)));
3022   return MCDisassembler::Success;
3023 }
3024
3025 static DecodeStatus DecodeThumbCmpBROperand(MCInst &Inst, unsigned Val,
3026                                  uint64_t Address, const void *Decoder) {
3027   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<7>(Val<<1) + 4,
3028                                 true, 2, Inst, Decoder))
3029     Inst.addOperand(MCOperand::CreateImm(SignExtend32<7>(Val << 1)));
3030   return MCDisassembler::Success;
3031 }
3032
3033 static DecodeStatus DecodeThumbAddrModeRR(MCInst &Inst, unsigned Val,
3034                                  uint64_t Address, const void *Decoder) {
3035   DecodeStatus S = MCDisassembler::Success;
3036
3037   unsigned Rn = fieldFromInstruction32(Val, 0, 3);
3038   unsigned Rm = fieldFromInstruction32(Val, 3, 3);
3039
3040   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
3041     return MCDisassembler::Fail;
3042   if (!Check(S, DecodetGPRRegisterClass(Inst, Rm, Address, Decoder)))
3043     return MCDisassembler::Fail;
3044
3045   return S;
3046 }
3047
3048 static DecodeStatus DecodeThumbAddrModeIS(MCInst &Inst, unsigned Val,
3049                                   uint64_t Address, const void *Decoder) {
3050   DecodeStatus S = MCDisassembler::Success;
3051
3052   unsigned Rn = fieldFromInstruction32(Val, 0, 3);
3053   unsigned imm = fieldFromInstruction32(Val, 3, 5);
3054
3055   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
3056     return MCDisassembler::Fail;
3057   Inst.addOperand(MCOperand::CreateImm(imm));
3058
3059   return S;
3060 }
3061
3062 static DecodeStatus DecodeThumbAddrModePC(MCInst &Inst, unsigned Val,
3063                                   uint64_t Address, const void *Decoder) {
3064   unsigned imm = Val << 2;
3065
3066   Inst.addOperand(MCOperand::CreateImm(imm));
3067   tryAddingPcLoadReferenceComment(Address, (Address & ~2u) + imm + 4, Decoder);
3068
3069   return MCDisassembler::Success;
3070 }
3071
3072 static DecodeStatus DecodeThumbAddrModeSP(MCInst &Inst, unsigned Val,
3073                                   uint64_t Address, const void *Decoder) {
3074   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3075   Inst.addOperand(MCOperand::CreateImm(Val));
3076
3077   return MCDisassembler::Success;
3078 }
3079
3080 static DecodeStatus DecodeT2AddrModeSOReg(MCInst &Inst, unsigned Val,
3081                                   uint64_t Address, const void *Decoder) {
3082   DecodeStatus S = MCDisassembler::Success;
3083
3084   unsigned Rn = fieldFromInstruction32(Val, 6, 4);
3085   unsigned Rm = fieldFromInstruction32(Val, 2, 4);
3086   unsigned imm = fieldFromInstruction32(Val, 0, 2);
3087
3088   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3089     return MCDisassembler::Fail;
3090   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3091     return MCDisassembler::Fail;
3092   Inst.addOperand(MCOperand::CreateImm(imm));
3093
3094   return S;
3095 }
3096
3097 static DecodeStatus DecodeT2LoadShift(MCInst &Inst, unsigned Insn,
3098                               uint64_t Address, const void *Decoder) {
3099   DecodeStatus S = MCDisassembler::Success;
3100
3101   switch (Inst.getOpcode()) {
3102     case ARM::t2PLDs:
3103     case ARM::t2PLDWs:
3104     case ARM::t2PLIs:
3105       break;
3106     default: {
3107       unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3108       if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
3109     return MCDisassembler::Fail;
3110     }
3111   }
3112
3113   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3114   if (Rn == 0xF) {
3115     switch (Inst.getOpcode()) {
3116       case ARM::t2LDRBs:
3117         Inst.setOpcode(ARM::t2LDRBpci);
3118         break;
3119       case ARM::t2LDRHs:
3120         Inst.setOpcode(ARM::t2LDRHpci);
3121         break;
3122       case ARM::t2LDRSHs:
3123         Inst.setOpcode(ARM::t2LDRSHpci);
3124         break;
3125       case ARM::t2LDRSBs:
3126         Inst.setOpcode(ARM::t2LDRSBpci);
3127         break;
3128       case ARM::t2PLDs:
3129         Inst.setOpcode(ARM::t2PLDi12);
3130         Inst.addOperand(MCOperand::CreateReg(ARM::PC));
3131         break;
3132       default:
3133         return MCDisassembler::Fail;
3134     }
3135
3136     int imm = fieldFromInstruction32(Insn, 0, 12);
3137     if (!fieldFromInstruction32(Insn, 23, 1)) imm *= -1;
3138     Inst.addOperand(MCOperand::CreateImm(imm));
3139
3140     return S;
3141   }
3142
3143   unsigned addrmode = fieldFromInstruction32(Insn, 4, 2);
3144   addrmode |= fieldFromInstruction32(Insn, 0, 4) << 2;
3145   addrmode |= fieldFromInstruction32(Insn, 16, 4) << 6;
3146   if (!Check(S, DecodeT2AddrModeSOReg(Inst, addrmode, Address, Decoder)))
3147     return MCDisassembler::Fail;
3148
3149   return S;
3150 }
3151
3152 static DecodeStatus DecodeT2Imm8S4(MCInst &Inst, unsigned Val,
3153                            uint64_t Address, const void *Decoder) {
3154   if (Val == 0)
3155     Inst.addOperand(MCOperand::CreateImm(INT32_MIN));
3156   else {
3157     int imm = Val & 0xFF;
3158
3159     if (!(Val & 0x100)) imm *= -1;
3160     Inst.addOperand(MCOperand::CreateImm(imm << 2));
3161   }
3162
3163   return MCDisassembler::Success;
3164 }
3165
3166 static DecodeStatus DecodeT2AddrModeImm8s4(MCInst &Inst, unsigned Val,
3167                                    uint64_t Address, const void *Decoder) {
3168   DecodeStatus S = MCDisassembler::Success;
3169
3170   unsigned Rn = fieldFromInstruction32(Val, 9, 4);
3171   unsigned imm = fieldFromInstruction32(Val, 0, 9);
3172
3173   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3174     return MCDisassembler::Fail;
3175   if (!Check(S, DecodeT2Imm8S4(Inst, imm, Address, Decoder)))
3176     return MCDisassembler::Fail;
3177
3178   return S;
3179 }
3180
3181 static DecodeStatus DecodeT2AddrModeImm0_1020s4(MCInst &Inst,unsigned Val,
3182                                    uint64_t Address, const void *Decoder) {
3183   DecodeStatus S = MCDisassembler::Success;
3184
3185   unsigned Rn = fieldFromInstruction32(Val, 8, 4);
3186   unsigned imm = fieldFromInstruction32(Val, 0, 8);
3187
3188   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
3189     return MCDisassembler::Fail;
3190
3191   Inst.addOperand(MCOperand::CreateImm(imm));
3192
3193   return S;
3194 }
3195
3196 static DecodeStatus DecodeT2Imm8(MCInst &Inst, unsigned Val,
3197                          uint64_t Address, const void *Decoder) {
3198   int imm = Val & 0xFF;
3199   if (Val == 0)
3200     imm = INT32_MIN;
3201   else if (!(Val & 0x100))
3202     imm *= -1;
3203   Inst.addOperand(MCOperand::CreateImm(imm));
3204
3205   return MCDisassembler::Success;
3206 }
3207
3208
3209 static DecodeStatus DecodeT2AddrModeImm8(MCInst &Inst, unsigned Val,
3210                                  uint64_t Address, const void *Decoder) {
3211   DecodeStatus S = MCDisassembler::Success;
3212
3213   unsigned Rn = fieldFromInstruction32(Val, 9, 4);
3214   unsigned imm = fieldFromInstruction32(Val, 0, 9);
3215
3216   // Some instructions always use an additive offset.
3217   switch (Inst.getOpcode()) {
3218     case ARM::t2LDRT:
3219     case ARM::t2LDRBT:
3220     case ARM::t2LDRHT:
3221     case ARM::t2LDRSBT:
3222     case ARM::t2LDRSHT:
3223     case ARM::t2STRT:
3224     case ARM::t2STRBT:
3225     case ARM::t2STRHT:
3226       imm |= 0x100;
3227       break;
3228     default:
3229       break;
3230   }
3231
3232   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3233     return MCDisassembler::Fail;
3234   if (!Check(S, DecodeT2Imm8(Inst, imm, Address, Decoder)))
3235     return MCDisassembler::Fail;
3236
3237   return S;
3238 }
3239
3240 static DecodeStatus DecodeT2LdStPre(MCInst &Inst, unsigned Insn,
3241                                     uint64_t Address, const void *Decoder) {
3242   DecodeStatus S = MCDisassembler::Success;
3243
3244   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3245   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3246   unsigned addr = fieldFromInstruction32(Insn, 0, 8);
3247   addr |= fieldFromInstruction32(Insn, 9, 1) << 8;
3248   addr |= Rn << 9;
3249   unsigned load = fieldFromInstruction32(Insn, 20, 1);
3250
3251   if (!load) {
3252     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3253       return MCDisassembler::Fail;
3254   }
3255
3256   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
3257     return MCDisassembler::Fail;
3258
3259   if (load) {
3260     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3261       return MCDisassembler::Fail;
3262   }
3263
3264   if (!Check(S, DecodeT2AddrModeImm8(Inst, addr, Address, Decoder)))
3265     return MCDisassembler::Fail;
3266
3267   return S;
3268 }
3269
3270 static DecodeStatus DecodeT2AddrModeImm12(MCInst &Inst, unsigned Val,
3271                                   uint64_t Address, const void *Decoder) {
3272   DecodeStatus S = MCDisassembler::Success;
3273
3274   unsigned Rn = fieldFromInstruction32(Val, 13, 4);
3275   unsigned imm = fieldFromInstruction32(Val, 0, 12);
3276
3277   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3278     return MCDisassembler::Fail;
3279   Inst.addOperand(MCOperand::CreateImm(imm));
3280
3281   return S;
3282 }
3283
3284
3285 static DecodeStatus DecodeThumbAddSPImm(MCInst &Inst, uint16_t Insn,
3286                                 uint64_t Address, const void *Decoder) {
3287   unsigned imm = fieldFromInstruction16(Insn, 0, 7);
3288
3289   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3290   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3291   Inst.addOperand(MCOperand::CreateImm(imm));
3292
3293   return MCDisassembler::Success;
3294 }
3295
3296 static DecodeStatus DecodeThumbAddSPReg(MCInst &Inst, uint16_t Insn,
3297                                 uint64_t Address, const void *Decoder) {
3298   DecodeStatus S = MCDisassembler::Success;
3299
3300   if (Inst.getOpcode() == ARM::tADDrSP) {
3301     unsigned Rdm = fieldFromInstruction16(Insn, 0, 3);
3302     Rdm |= fieldFromInstruction16(Insn, 7, 1) << 3;
3303
3304     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3305     return MCDisassembler::Fail;
3306     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3307     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3308     return MCDisassembler::Fail;
3309   } else if (Inst.getOpcode() == ARM::tADDspr) {
3310     unsigned Rm = fieldFromInstruction16(Insn, 3, 4);
3311
3312     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3313     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3314     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3315     return MCDisassembler::Fail;
3316   }
3317
3318   return S;
3319 }
3320
3321 static DecodeStatus DecodeThumbCPS(MCInst &Inst, uint16_t Insn,
3322                            uint64_t Address, const void *Decoder) {
3323   unsigned imod = fieldFromInstruction16(Insn, 4, 1) | 0x2;
3324   unsigned flags = fieldFromInstruction16(Insn, 0, 3);
3325
3326   Inst.addOperand(MCOperand::CreateImm(imod));
3327   Inst.addOperand(MCOperand::CreateImm(flags));
3328
3329   return MCDisassembler::Success;
3330 }
3331
3332 static DecodeStatus DecodePostIdxReg(MCInst &Inst, unsigned Insn,
3333                              uint64_t Address, const void *Decoder) {
3334   DecodeStatus S = MCDisassembler::Success;
3335   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3336   unsigned add = fieldFromInstruction32(Insn, 4, 1);
3337
3338   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
3339     return MCDisassembler::Fail;
3340   Inst.addOperand(MCOperand::CreateImm(add));
3341
3342   return S;
3343 }
3344
3345 static DecodeStatus DecodeThumbBLXOffset(MCInst &Inst, unsigned Val,
3346                                  uint64_t Address, const void *Decoder) {
3347   // Val is passed in as S:J1:J2:imm10H:imm10L:'0'
3348   // Note only one trailing zero not two.  Also the J1 and J2 values are from
3349   // the encoded instruction.  So here change to I1 and I2 values via:
3350   // I1 = NOT(J1 EOR S);
3351   // I2 = NOT(J2 EOR S);
3352   // and build the imm32 with two trailing zeros as documented:
3353   // imm32 = SignExtend(S:I1:I2:imm10H:imm10L:'00', 32);
3354   unsigned S = (Val >> 23) & 1;
3355   unsigned J1 = (Val >> 22) & 1;
3356   unsigned J2 = (Val >> 21) & 1;
3357   unsigned I1 = !(J1 ^ S);
3358   unsigned I2 = !(J2 ^ S);
3359   unsigned tmp = (Val & ~0x600000) | (I1 << 22) | (I2 << 21);
3360   int imm32 = SignExtend32<25>(tmp << 1);
3361
3362   if (!tryAddingSymbolicOperand(Address,
3363                                 (Address & ~2u) + imm32 + 4,
3364                                 true, 4, Inst, Decoder))
3365     Inst.addOperand(MCOperand::CreateImm(imm32));
3366   return MCDisassembler::Success;
3367 }
3368
3369 static DecodeStatus DecodeCoprocessor(MCInst &Inst, unsigned Val,
3370                               uint64_t Address, const void *Decoder) {
3371   if (Val == 0xA || Val == 0xB)
3372     return MCDisassembler::Fail;
3373
3374   Inst.addOperand(MCOperand::CreateImm(Val));
3375   return MCDisassembler::Success;
3376 }
3377
3378 static DecodeStatus
3379 DecodeThumbTableBranch(MCInst &Inst, unsigned Insn,
3380                        uint64_t Address, const void *Decoder) {
3381   DecodeStatus S = MCDisassembler::Success;
3382
3383   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3384   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3385
3386   if (Rn == ARM::SP) S = MCDisassembler::SoftFail;
3387   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3388     return MCDisassembler::Fail;
3389   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3390     return MCDisassembler::Fail;
3391   return S;
3392 }
3393
3394 static DecodeStatus
3395 DecodeThumb2BCCInstruction(MCInst &Inst, unsigned Insn,
3396                            uint64_t Address, const void *Decoder) {
3397   DecodeStatus S = MCDisassembler::Success;
3398
3399   unsigned pred = fieldFromInstruction32(Insn, 22, 4);
3400   if (pred == 0xE || pred == 0xF) {
3401     unsigned opc = fieldFromInstruction32(Insn, 4, 28);
3402     switch (opc) {
3403       default:
3404         return MCDisassembler::Fail;
3405       case 0xf3bf8f4:
3406         Inst.setOpcode(ARM::t2DSB);
3407         break;
3408       case 0xf3bf8f5:
3409         Inst.setOpcode(ARM::t2DMB);
3410         break;
3411       case 0xf3bf8f6:
3412         Inst.setOpcode(ARM::t2ISB);
3413         break;
3414     }
3415
3416     unsigned imm = fieldFromInstruction32(Insn, 0, 4);
3417     return DecodeMemBarrierOption(Inst, imm, Address, Decoder);
3418   }
3419
3420   unsigned brtarget = fieldFromInstruction32(Insn, 0, 11) << 1;
3421   brtarget |= fieldFromInstruction32(Insn, 11, 1) << 19;
3422   brtarget |= fieldFromInstruction32(Insn, 13, 1) << 18;
3423   brtarget |= fieldFromInstruction32(Insn, 16, 6) << 12;
3424   brtarget |= fieldFromInstruction32(Insn, 26, 1) << 20;
3425
3426   if (!Check(S, DecodeT2BROperand(Inst, brtarget, Address, Decoder)))
3427     return MCDisassembler::Fail;
3428   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3429     return MCDisassembler::Fail;
3430
3431   return S;
3432 }
3433
3434 // Decode a shifted immediate operand.  These basically consist
3435 // of an 8-bit value, and a 4-bit directive that specifies either
3436 // a splat operation or a rotation.
3437 static DecodeStatus DecodeT2SOImm(MCInst &Inst, unsigned Val,
3438                           uint64_t Address, const void *Decoder) {
3439   unsigned ctrl = fieldFromInstruction32(Val, 10, 2);
3440   if (ctrl == 0) {
3441     unsigned byte = fieldFromInstruction32(Val, 8, 2);
3442     unsigned imm = fieldFromInstruction32(Val, 0, 8);
3443     switch (byte) {
3444       case 0:
3445         Inst.addOperand(MCOperand::CreateImm(imm));
3446         break;
3447       case 1:
3448         Inst.addOperand(MCOperand::CreateImm((imm << 16) | imm));
3449         break;
3450       case 2:
3451         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 8)));
3452         break;
3453       case 3:
3454         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 16) |
3455                                              (imm << 8)  |  imm));
3456         break;
3457     }
3458   } else {
3459     unsigned unrot = fieldFromInstruction32(Val, 0, 7) | 0x80;
3460     unsigned rot = fieldFromInstruction32(Val, 7, 5);
3461     unsigned imm = (unrot >> rot) | (unrot << ((32-rot)&31));
3462     Inst.addOperand(MCOperand::CreateImm(imm));
3463   }
3464
3465   return MCDisassembler::Success;
3466 }
3467
3468 static DecodeStatus
3469 DecodeThumbBCCTargetOperand(MCInst &Inst, unsigned Val,
3470                             uint64_t Address, const void *Decoder){
3471   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<9>(Val<<1) + 4,
3472                                 true, 2, Inst, Decoder))
3473     Inst.addOperand(MCOperand::CreateImm(SignExtend32<9>(Val << 1)));
3474   return MCDisassembler::Success;
3475 }
3476
3477 static DecodeStatus DecodeThumbBLTargetOperand(MCInst &Inst, unsigned Val,
3478                                        uint64_t Address, const void *Decoder){
3479   // Val is passed in as S:J1:J2:imm10:imm11
3480   // Note no trailing zero after imm11.  Also the J1 and J2 values are from
3481   // the encoded instruction.  So here change to I1 and I2 values via:
3482   // I1 = NOT(J1 EOR S);
3483   // I2 = NOT(J2 EOR S);
3484   // and build the imm32 with one trailing zero as documented:
3485   // imm32 = SignExtend(S:I1:I2:imm10:imm11:'0', 32);
3486   unsigned S = (Val >> 23) & 1;
3487   unsigned J1 = (Val >> 22) & 1;
3488   unsigned J2 = (Val >> 21) & 1;
3489   unsigned I1 = !(J1 ^ S);
3490   unsigned I2 = !(J2 ^ S);
3491   unsigned tmp = (Val & ~0x600000) | (I1 << 22) | (I2 << 21);
3492   int imm32 = SignExtend32<25>(tmp << 1);
3493
3494   if (!tryAddingSymbolicOperand(Address, Address + imm32 + 4,
3495                                 true, 4, Inst, Decoder))
3496     Inst.addOperand(MCOperand::CreateImm(imm32));
3497   return MCDisassembler::Success;
3498 }
3499
3500 static DecodeStatus DecodeMemBarrierOption(MCInst &Inst, unsigned Val,
3501                                    uint64_t Address, const void *Decoder) {
3502   if (Val & ~0xf)
3503     return MCDisassembler::Fail;
3504
3505   Inst.addOperand(MCOperand::CreateImm(Val));
3506   return MCDisassembler::Success;
3507 }
3508
3509 static DecodeStatus DecodeMSRMask(MCInst &Inst, unsigned Val,
3510                           uint64_t Address, const void *Decoder) {
3511   if (!Val) return MCDisassembler::Fail;
3512   Inst.addOperand(MCOperand::CreateImm(Val));
3513   return MCDisassembler::Success;
3514 }
3515
3516 static DecodeStatus DecodeDoubleRegLoad(MCInst &Inst, unsigned Insn,
3517                                         uint64_t Address, const void *Decoder) {
3518   DecodeStatus S = MCDisassembler::Success;
3519
3520   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3521   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3522   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3523
3524   if ((Rt & 1) || Rt == 0xE || Rn == 0xF) return MCDisassembler::Fail;
3525
3526   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3527     return MCDisassembler::Fail;
3528   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
3529     return MCDisassembler::Fail;
3530   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3531     return MCDisassembler::Fail;
3532   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3533     return MCDisassembler::Fail;
3534
3535   return S;
3536 }
3537
3538
3539 static DecodeStatus DecodeDoubleRegStore(MCInst &Inst, unsigned Insn,
3540                                          uint64_t Address, const void *Decoder){
3541   DecodeStatus S = MCDisassembler::Success;
3542
3543   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3544   unsigned Rt = fieldFromInstruction32(Insn, 0, 4);
3545   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3546   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3547
3548   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
3549     return MCDisassembler::Fail;
3550
3551   if ((Rt & 1) || Rt == 0xE || Rn == 0xF) return MCDisassembler::Fail;
3552   if (Rd == Rn || Rd == Rt || Rd == Rt+1) return MCDisassembler::Fail;
3553
3554   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3555     return MCDisassembler::Fail;
3556   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
3557     return MCDisassembler::Fail;
3558   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3559     return MCDisassembler::Fail;
3560   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3561     return MCDisassembler::Fail;
3562
3563   return S;
3564 }
3565
3566 static DecodeStatus DecodeLDRPreImm(MCInst &Inst, unsigned Insn,
3567                             uint64_t Address, const void *Decoder) {
3568   DecodeStatus S = MCDisassembler::Success;
3569
3570   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3571   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3572   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3573   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3574   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3575   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3576
3577   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3578
3579   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3580     return MCDisassembler::Fail;
3581   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3582     return MCDisassembler::Fail;
3583   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
3584     return MCDisassembler::Fail;
3585   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3586     return MCDisassembler::Fail;
3587
3588   return S;
3589 }
3590
3591 static DecodeStatus DecodeLDRPreReg(MCInst &Inst, unsigned Insn,
3592                             uint64_t Address, const void *Decoder) {
3593   DecodeStatus S = MCDisassembler::Success;
3594
3595   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3596   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3597   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3598   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3599   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3600   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3601   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3602
3603   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3604   if (Rm == 0xF) S = MCDisassembler::SoftFail;
3605
3606   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3607     return MCDisassembler::Fail;
3608   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3609     return MCDisassembler::Fail;
3610   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
3611     return MCDisassembler::Fail;
3612   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3613     return MCDisassembler::Fail;
3614
3615   return S;
3616 }
3617
3618
3619 static DecodeStatus DecodeSTRPreImm(MCInst &Inst, unsigned Insn,
3620                             uint64_t Address, const void *Decoder) {
3621   DecodeStatus S = MCDisassembler::Success;
3622
3623   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3624   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3625   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3626   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3627   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3628   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3629
3630   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3631
3632   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3633     return MCDisassembler::Fail;
3634   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3635     return MCDisassembler::Fail;
3636   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
3637     return MCDisassembler::Fail;
3638   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3639     return MCDisassembler::Fail;
3640
3641   return S;
3642 }
3643
3644 static DecodeStatus DecodeSTRPreReg(MCInst &Inst, unsigned Insn,
3645                             uint64_t Address, const void *Decoder) {
3646   DecodeStatus S = MCDisassembler::Success;
3647
3648   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3649   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3650   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3651   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3652   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3653   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3654
3655   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3656
3657   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3658     return MCDisassembler::Fail;
3659   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3660     return MCDisassembler::Fail;
3661   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
3662     return MCDisassembler::Fail;
3663   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3664     return MCDisassembler::Fail;
3665
3666   return S;
3667 }
3668
3669 static DecodeStatus DecodeVLD1LN(MCInst &Inst, unsigned Insn,
3670                          uint64_t Address, const void *Decoder) {
3671   DecodeStatus S = MCDisassembler::Success;
3672
3673   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3674   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3675   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3676   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3677   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3678
3679   unsigned align = 0;
3680   unsigned index = 0;
3681   switch (size) {
3682     default:
3683       return MCDisassembler::Fail;
3684     case 0:
3685       if (fieldFromInstruction32(Insn, 4, 1))
3686         return MCDisassembler::Fail; // UNDEFINED
3687       index = fieldFromInstruction32(Insn, 5, 3);
3688       break;
3689     case 1:
3690       if (fieldFromInstruction32(Insn, 5, 1))
3691         return MCDisassembler::Fail; // UNDEFINED
3692       index = fieldFromInstruction32(Insn, 6, 2);
3693       if (fieldFromInstruction32(Insn, 4, 1))
3694         align = 2;
3695       break;
3696     case 2:
3697       if (fieldFromInstruction32(Insn, 6, 1))
3698         return MCDisassembler::Fail; // UNDEFINED
3699       index = fieldFromInstruction32(Insn, 7, 1);
3700       if (fieldFromInstruction32(Insn, 4, 2) != 0)
3701         align = 4;
3702   }
3703
3704   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3705     return MCDisassembler::Fail;
3706   if (Rm != 0xF) { // Writeback
3707     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3708       return MCDisassembler::Fail;
3709   }
3710   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3711     return MCDisassembler::Fail;
3712   Inst.addOperand(MCOperand::CreateImm(align));
3713   if (Rm != 0xF) {
3714     if (Rm != 0xD) {
3715       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3716         return MCDisassembler::Fail;
3717     } else
3718       Inst.addOperand(MCOperand::CreateReg(0));
3719   }
3720
3721   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3722     return MCDisassembler::Fail;
3723   Inst.addOperand(MCOperand::CreateImm(index));
3724
3725   return S;
3726 }
3727
3728 static DecodeStatus DecodeVST1LN(MCInst &Inst, unsigned Insn,
3729                          uint64_t Address, const void *Decoder) {
3730   DecodeStatus S = MCDisassembler::Success;
3731
3732   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3733   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3734   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3735   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3736   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3737
3738   unsigned align = 0;
3739   unsigned index = 0;
3740   switch (size) {
3741     default:
3742       return MCDisassembler::Fail;
3743     case 0:
3744       if (fieldFromInstruction32(Insn, 4, 1))
3745         return MCDisassembler::Fail; // UNDEFINED
3746       index = fieldFromInstruction32(Insn, 5, 3);
3747       break;
3748     case 1:
3749       if (fieldFromInstruction32(Insn, 5, 1))
3750         return MCDisassembler::Fail; // UNDEFINED
3751       index = fieldFromInstruction32(Insn, 6, 2);
3752       if (fieldFromInstruction32(Insn, 4, 1))
3753         align = 2;
3754       break;
3755     case 2:
3756       if (fieldFromInstruction32(Insn, 6, 1))
3757         return MCDisassembler::Fail; // UNDEFINED
3758       index = fieldFromInstruction32(Insn, 7, 1);
3759       if (fieldFromInstruction32(Insn, 4, 2) != 0)
3760         align = 4;
3761   }
3762
3763   if (Rm != 0xF) { // Writeback
3764     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3765     return MCDisassembler::Fail;
3766   }
3767   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3768     return MCDisassembler::Fail;
3769   Inst.addOperand(MCOperand::CreateImm(align));
3770   if (Rm != 0xF) {
3771     if (Rm != 0xD) {
3772       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3773     return MCDisassembler::Fail;
3774     } else
3775       Inst.addOperand(MCOperand::CreateReg(0));
3776   }
3777
3778   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3779     return MCDisassembler::Fail;
3780   Inst.addOperand(MCOperand::CreateImm(index));
3781
3782   return S;
3783 }
3784
3785
3786 static DecodeStatus DecodeVLD2LN(MCInst &Inst, unsigned Insn,
3787                          uint64_t Address, const void *Decoder) {
3788   DecodeStatus S = MCDisassembler::Success;
3789
3790   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3791   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3792   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3793   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3794   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3795
3796   unsigned align = 0;
3797   unsigned index = 0;
3798   unsigned inc = 1;
3799   switch (size) {
3800     default:
3801       return MCDisassembler::Fail;
3802     case 0:
3803       index = fieldFromInstruction32(Insn, 5, 3);
3804       if (fieldFromInstruction32(Insn, 4, 1))
3805         align = 2;
3806       break;
3807     case 1:
3808       index = fieldFromInstruction32(Insn, 6, 2);
3809       if (fieldFromInstruction32(Insn, 4, 1))
3810         align = 4;
3811       if (fieldFromInstruction32(Insn, 5, 1))
3812         inc = 2;
3813       break;
3814     case 2:
3815       if (fieldFromInstruction32(Insn, 5, 1))
3816         return MCDisassembler::Fail; // UNDEFINED
3817       index = fieldFromInstruction32(Insn, 7, 1);
3818       if (fieldFromInstruction32(Insn, 4, 1) != 0)
3819         align = 8;
3820       if (fieldFromInstruction32(Insn, 6, 1))
3821         inc = 2;
3822       break;
3823   }
3824
3825   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3826     return MCDisassembler::Fail;
3827   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3828     return MCDisassembler::Fail;
3829   if (Rm != 0xF) { // Writeback
3830     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3831       return MCDisassembler::Fail;
3832   }
3833   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3834     return MCDisassembler::Fail;
3835   Inst.addOperand(MCOperand::CreateImm(align));
3836   if (Rm != 0xF) {
3837     if (Rm != 0xD) {
3838       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3839         return MCDisassembler::Fail;
3840     } else
3841       Inst.addOperand(MCOperand::CreateReg(0));
3842   }
3843
3844   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3845     return MCDisassembler::Fail;
3846   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3847     return MCDisassembler::Fail;
3848   Inst.addOperand(MCOperand::CreateImm(index));
3849
3850   return S;
3851 }
3852
3853 static DecodeStatus DecodeVST2LN(MCInst &Inst, unsigned Insn,
3854                          uint64_t Address, const void *Decoder) {
3855   DecodeStatus S = MCDisassembler::Success;
3856
3857   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3858   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3859   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3860   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3861   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3862
3863   unsigned align = 0;
3864   unsigned index = 0;
3865   unsigned inc = 1;
3866   switch (size) {
3867     default:
3868       return MCDisassembler::Fail;
3869     case 0:
3870       index = fieldFromInstruction32(Insn, 5, 3);
3871       if (fieldFromInstruction32(Insn, 4, 1))
3872         align = 2;
3873       break;
3874     case 1:
3875       index = fieldFromInstruction32(Insn, 6, 2);
3876       if (fieldFromInstruction32(Insn, 4, 1))
3877         align = 4;
3878       if (fieldFromInstruction32(Insn, 5, 1))
3879         inc = 2;
3880       break;
3881     case 2:
3882       if (fieldFromInstruction32(Insn, 5, 1))
3883         return MCDisassembler::Fail; // UNDEFINED
3884       index = fieldFromInstruction32(Insn, 7, 1);
3885       if (fieldFromInstruction32(Insn, 4, 1) != 0)
3886         align = 8;
3887       if (fieldFromInstruction32(Insn, 6, 1))
3888         inc = 2;
3889       break;
3890   }
3891
3892   if (Rm != 0xF) { // Writeback
3893     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3894       return MCDisassembler::Fail;
3895   }
3896   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3897     return MCDisassembler::Fail;
3898   Inst.addOperand(MCOperand::CreateImm(align));
3899   if (Rm != 0xF) {
3900     if (Rm != 0xD) {
3901       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3902         return MCDisassembler::Fail;
3903     } else
3904       Inst.addOperand(MCOperand::CreateReg(0));
3905   }
3906
3907   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3908     return MCDisassembler::Fail;
3909   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3910     return MCDisassembler::Fail;
3911   Inst.addOperand(MCOperand::CreateImm(index));
3912
3913   return S;
3914 }
3915
3916
3917 static DecodeStatus DecodeVLD3LN(MCInst &Inst, unsigned Insn,
3918                          uint64_t Address, const void *Decoder) {
3919   DecodeStatus S = MCDisassembler::Success;
3920
3921   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3922   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3923   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3924   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3925   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3926
3927   unsigned align = 0;
3928   unsigned index = 0;
3929   unsigned inc = 1;
3930   switch (size) {
3931     default:
3932       return MCDisassembler::Fail;
3933     case 0:
3934       if (fieldFromInstruction32(Insn, 4, 1))
3935         return MCDisassembler::Fail; // UNDEFINED
3936       index = fieldFromInstruction32(Insn, 5, 3);
3937       break;
3938     case 1:
3939       if (fieldFromInstruction32(Insn, 4, 1))
3940         return MCDisassembler::Fail; // UNDEFINED
3941       index = fieldFromInstruction32(Insn, 6, 2);
3942       if (fieldFromInstruction32(Insn, 5, 1))
3943         inc = 2;
3944       break;
3945     case 2:
3946       if (fieldFromInstruction32(Insn, 4, 2))
3947         return MCDisassembler::Fail; // UNDEFINED
3948       index = fieldFromInstruction32(Insn, 7, 1);
3949       if (fieldFromInstruction32(Insn, 6, 1))
3950         inc = 2;
3951       break;
3952   }
3953
3954   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3955     return MCDisassembler::Fail;
3956   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3957     return MCDisassembler::Fail;
3958   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3959     return MCDisassembler::Fail;
3960
3961   if (Rm != 0xF) { // Writeback
3962     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3963     return MCDisassembler::Fail;
3964   }
3965   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3966     return MCDisassembler::Fail;
3967   Inst.addOperand(MCOperand::CreateImm(align));
3968   if (Rm != 0xF) {
3969     if (Rm != 0xD) {
3970       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3971     return MCDisassembler::Fail;
3972     } else
3973       Inst.addOperand(MCOperand::CreateReg(0));
3974   }
3975
3976   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3977     return MCDisassembler::Fail;
3978   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3979     return MCDisassembler::Fail;
3980   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3981     return MCDisassembler::Fail;
3982   Inst.addOperand(MCOperand::CreateImm(index));
3983
3984   return S;
3985 }
3986
3987 static DecodeStatus DecodeVST3LN(MCInst &Inst, unsigned Insn,
3988                          uint64_t Address, const void *Decoder) {
3989   DecodeStatus S = MCDisassembler::Success;
3990
3991   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3992   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3993   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3994   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3995   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3996
3997   unsigned align = 0;
3998   unsigned index = 0;
3999   unsigned inc = 1;
4000   switch (size) {
4001     default:
4002       return MCDisassembler::Fail;
4003     case 0:
4004       if (fieldFromInstruction32(Insn, 4, 1))
4005         return MCDisassembler::Fail; // UNDEFINED
4006       index = fieldFromInstruction32(Insn, 5, 3);
4007       break;
4008     case 1:
4009       if (fieldFromInstruction32(Insn, 4, 1))
4010         return MCDisassembler::Fail; // UNDEFINED
4011       index = fieldFromInstruction32(Insn, 6, 2);
4012       if (fieldFromInstruction32(Insn, 5, 1))
4013         inc = 2;
4014       break;
4015     case 2:
4016       if (fieldFromInstruction32(Insn, 4, 2))
4017         return MCDisassembler::Fail; // UNDEFINED
4018       index = fieldFromInstruction32(Insn, 7, 1);
4019       if (fieldFromInstruction32(Insn, 6, 1))
4020         inc = 2;
4021       break;
4022   }
4023
4024   if (Rm != 0xF) { // Writeback
4025     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4026     return MCDisassembler::Fail;
4027   }
4028   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4029     return MCDisassembler::Fail;
4030   Inst.addOperand(MCOperand::CreateImm(align));
4031   if (Rm != 0xF) {
4032     if (Rm != 0xD) {
4033       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4034     return MCDisassembler::Fail;
4035     } else
4036       Inst.addOperand(MCOperand::CreateReg(0));
4037   }
4038
4039   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4040     return MCDisassembler::Fail;
4041   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4042     return MCDisassembler::Fail;
4043   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4044     return MCDisassembler::Fail;
4045   Inst.addOperand(MCOperand::CreateImm(index));
4046
4047   return S;
4048 }
4049
4050
4051 static DecodeStatus DecodeVLD4LN(MCInst &Inst, unsigned Insn,
4052                          uint64_t Address, const void *Decoder) {
4053   DecodeStatus S = MCDisassembler::Success;
4054
4055   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
4056   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
4057   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
4058   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
4059   unsigned size = fieldFromInstruction32(Insn, 10, 2);
4060
4061   unsigned align = 0;
4062   unsigned index = 0;
4063   unsigned inc = 1;
4064   switch (size) {
4065     default:
4066       return MCDisassembler::Fail;
4067     case 0:
4068       if (fieldFromInstruction32(Insn, 4, 1))
4069         align = 4;
4070       index = fieldFromInstruction32(Insn, 5, 3);
4071       break;
4072     case 1:
4073       if (fieldFromInstruction32(Insn, 4, 1))
4074         align = 8;
4075       index = fieldFromInstruction32(Insn, 6, 2);
4076       if (fieldFromInstruction32(Insn, 5, 1))
4077         inc = 2;
4078       break;
4079     case 2:
4080       if (fieldFromInstruction32(Insn, 4, 2))
4081         align = 4 << fieldFromInstruction32(Insn, 4, 2);
4082       index = fieldFromInstruction32(Insn, 7, 1);
4083       if (fieldFromInstruction32(Insn, 6, 1))
4084         inc = 2;
4085       break;
4086   }
4087
4088   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4089     return MCDisassembler::Fail;
4090   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4091     return MCDisassembler::Fail;
4092   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4093     return MCDisassembler::Fail;
4094   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4095     return MCDisassembler::Fail;
4096
4097   if (Rm != 0xF) { // Writeback
4098     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4099       return MCDisassembler::Fail;
4100   }
4101   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4102     return MCDisassembler::Fail;
4103   Inst.addOperand(MCOperand::CreateImm(align));
4104   if (Rm != 0xF) {
4105     if (Rm != 0xD) {
4106       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4107         return MCDisassembler::Fail;
4108     } else
4109       Inst.addOperand(MCOperand::CreateReg(0));
4110   }
4111
4112   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4113     return MCDisassembler::Fail;
4114   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4115     return MCDisassembler::Fail;
4116   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4117     return MCDisassembler::Fail;
4118   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4119     return MCDisassembler::Fail;
4120   Inst.addOperand(MCOperand::CreateImm(index));
4121
4122   return S;
4123 }
4124
4125 static DecodeStatus DecodeVST4LN(MCInst &Inst, unsigned Insn,
4126                          uint64_t Address, const void *Decoder) {
4127   DecodeStatus S = MCDisassembler::Success;
4128
4129   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
4130   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
4131   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
4132   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
4133   unsigned size = fieldFromInstruction32(Insn, 10, 2);
4134
4135   unsigned align = 0;
4136   unsigned index = 0;
4137   unsigned inc = 1;
4138   switch (size) {
4139     default:
4140       return MCDisassembler::Fail;
4141     case 0:
4142       if (fieldFromInstruction32(Insn, 4, 1))
4143         align = 4;
4144       index = fieldFromInstruction32(Insn, 5, 3);
4145       break;
4146     case 1:
4147       if (fieldFromInstruction32(Insn, 4, 1))
4148         align = 8;
4149       index = fieldFromInstruction32(Insn, 6, 2);
4150       if (fieldFromInstruction32(Insn, 5, 1))
4151         inc = 2;
4152       break;
4153     case 2:
4154       if (fieldFromInstruction32(Insn, 4, 2))
4155         align = 4 << fieldFromInstruction32(Insn, 4, 2);
4156       index = fieldFromInstruction32(Insn, 7, 1);
4157       if (fieldFromInstruction32(Insn, 6, 1))
4158         inc = 2;
4159       break;
4160   }
4161
4162   if (Rm != 0xF) { // Writeback
4163     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4164     return MCDisassembler::Fail;
4165   }
4166   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4167     return MCDisassembler::Fail;
4168   Inst.addOperand(MCOperand::CreateImm(align));
4169   if (Rm != 0xF) {
4170     if (Rm != 0xD) {
4171       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4172     return MCDisassembler::Fail;
4173     } else
4174       Inst.addOperand(MCOperand::CreateReg(0));
4175   }
4176
4177   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4178     return MCDisassembler::Fail;
4179   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4180     return MCDisassembler::Fail;
4181   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4182     return MCDisassembler::Fail;
4183   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4184     return MCDisassembler::Fail;
4185   Inst.addOperand(MCOperand::CreateImm(index));
4186
4187   return S;
4188 }
4189
4190 static DecodeStatus DecodeVMOVSRR(MCInst &Inst, unsigned Insn,
4191                                   uint64_t Address, const void *Decoder) {
4192   DecodeStatus S = MCDisassembler::Success;
4193   unsigned Rt  = fieldFromInstruction32(Insn, 12, 4);
4194   unsigned Rt2 = fieldFromInstruction32(Insn, 16, 4);
4195   unsigned Rm  = fieldFromInstruction32(Insn,  5, 1);
4196   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
4197   Rm |= fieldFromInstruction32(Insn, 0, 4) << 1;
4198
4199   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
4200     S = MCDisassembler::SoftFail;
4201
4202   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
4203     return MCDisassembler::Fail;
4204   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
4205     return MCDisassembler::Fail;
4206   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
4207     return MCDisassembler::Fail;
4208   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
4209     return MCDisassembler::Fail;
4210   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4211     return MCDisassembler::Fail;
4212
4213   return S;
4214 }
4215
4216 static DecodeStatus DecodeVMOVRRS(MCInst &Inst, unsigned Insn,
4217                                   uint64_t Address, const void *Decoder) {
4218   DecodeStatus S = MCDisassembler::Success;
4219   unsigned Rt  = fieldFromInstruction32(Insn, 12, 4);
4220   unsigned Rt2 = fieldFromInstruction32(Insn, 16, 4);
4221   unsigned Rm  = fieldFromInstruction32(Insn,  5, 1);
4222   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
4223   Rm |= fieldFromInstruction32(Insn, 0, 4) << 1;
4224
4225   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
4226     S = MCDisassembler::SoftFail;
4227
4228   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
4229     return MCDisassembler::Fail;
4230   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
4231     return MCDisassembler::Fail;
4232   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
4233     return MCDisassembler::Fail;
4234   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
4235     return MCDisassembler::Fail;
4236   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4237     return MCDisassembler::Fail;
4238
4239   return S;
4240 }
4241
4242 static DecodeStatus DecodeIT(MCInst &Inst, unsigned Insn,
4243                              uint64_t Address, const void *Decoder) {
4244   DecodeStatus S = MCDisassembler::Success;
4245   unsigned pred = fieldFromInstruction16(Insn, 4, 4);
4246   unsigned mask = fieldFromInstruction16(Insn, 0, 4);
4247
4248   if (pred == 0xF) {
4249     pred = 0xE;
4250     S = MCDisassembler::SoftFail;
4251   }
4252
4253   if (mask == 0x0) {
4254     mask |= 0x8;
4255     S = MCDisassembler::SoftFail;
4256   }
4257
4258   Inst.addOperand(MCOperand::CreateImm(pred));
4259   Inst.addOperand(MCOperand::CreateImm(mask));
4260   return S;
4261 }
4262
4263 static DecodeStatus
4264 DecodeT2LDRDPreInstruction(MCInst &Inst, unsigned Insn,
4265                            uint64_t Address, const void *Decoder) {
4266   DecodeStatus S = MCDisassembler::Success;
4267
4268   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
4269   unsigned Rt2 = fieldFromInstruction32(Insn, 8, 4);
4270   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
4271   unsigned addr = fieldFromInstruction32(Insn, 0, 8);
4272   unsigned W = fieldFromInstruction32(Insn, 21, 1);
4273   unsigned U = fieldFromInstruction32(Insn, 23, 1);
4274   unsigned P = fieldFromInstruction32(Insn, 24, 1);
4275   bool writeback = (W == 1) | (P == 0);
4276
4277   addr |= (U << 8) | (Rn << 9);
4278
4279   if (writeback && (Rn == Rt || Rn == Rt2))
4280     Check(S, MCDisassembler::SoftFail);
4281   if (Rt == Rt2)
4282     Check(S, MCDisassembler::SoftFail);
4283
4284   // Rt
4285   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
4286     return MCDisassembler::Fail;
4287   // Rt2
4288   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
4289     return MCDisassembler::Fail;
4290   // Writeback operand
4291   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
4292     return MCDisassembler::Fail;
4293   // addr
4294   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
4295     return MCDisassembler::Fail;
4296
4297   return S;
4298 }
4299
4300 static DecodeStatus
4301 DecodeT2STRDPreInstruction(MCInst &Inst, unsigned Insn,
4302                            uint64_t Address, const void *Decoder) {
4303   DecodeStatus S = MCDisassembler::Success;
4304
4305   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
4306   unsigned Rt2 = fieldFromInstruction32(Insn, 8, 4);
4307   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
4308   unsigned addr = fieldFromInstruction32(Insn, 0, 8);
4309   unsigned W = fieldFromInstruction32(Insn, 21, 1);
4310   unsigned U = fieldFromInstruction32(Insn, 23, 1);
4311   unsigned P = fieldFromInstruction32(Insn, 24, 1);
4312   bool writeback = (W == 1) | (P == 0);
4313
4314   addr |= (U << 8) | (Rn << 9);
4315
4316   if (writeback && (Rn == Rt || Rn == Rt2))
4317     Check(S, MCDisassembler::SoftFail);
4318
4319   // Writeback operand
4320   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
4321     return MCDisassembler::Fail;
4322   // Rt
4323   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
4324     return MCDisassembler::Fail;
4325   // Rt2
4326   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
4327     return MCDisassembler::Fail;
4328   // addr
4329   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
4330     return MCDisassembler::Fail;
4331
4332   return S;
4333 }
4334
4335 static DecodeStatus DecodeT2Adr(MCInst &Inst, uint32_t Insn,
4336                                 uint64_t Address, const void *Decoder) {
4337   unsigned sign1 = fieldFromInstruction32(Insn, 21, 1);
4338   unsigned sign2 = fieldFromInstruction32(Insn, 23, 1);
4339   if (sign1 != sign2) return MCDisassembler::Fail;
4340
4341   unsigned Val = fieldFromInstruction32(Insn, 0, 8);
4342   Val |= fieldFromInstruction32(Insn, 12, 3) << 8;
4343   Val |= fieldFromInstruction32(Insn, 26, 1) << 11;
4344   Val |= sign1 << 12;
4345   Inst.addOperand(MCOperand::CreateImm(SignExtend32<13>(Val)));
4346
4347   return MCDisassembler::Success;
4348 }
4349
4350 static DecodeStatus DecodeT2ShifterImmOperand(MCInst &Inst, uint32_t Val,
4351                                               uint64_t Address,
4352                                               const void *Decoder) {
4353   DecodeStatus S = MCDisassembler::Success;
4354
4355   // Shift of "asr #32" is not allowed in Thumb2 mode.
4356   if (Val == 0x20) S = MCDisassembler::SoftFail;
4357   Inst.addOperand(MCOperand::CreateImm(Val));
4358   return S;
4359 }
4360
4361 static DecodeStatus DecodeSwap(MCInst &Inst, unsigned Insn,
4362                                uint64_t Address, const void *Decoder) {
4363   unsigned Rt   = fieldFromInstruction32(Insn, 12, 4);
4364   unsigned Rt2  = fieldFromInstruction32(Insn, 0,  4);
4365   unsigned Rn   = fieldFromInstruction32(Insn, 16, 4);
4366   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
4367
4368   if (pred == 0xF)
4369     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
4370
4371   DecodeStatus S = MCDisassembler::Success;
4372
4373   if (Rt == Rn || Rn == Rt2)
4374     S = MCDisassembler::SoftFail;
4375
4376   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4377     return MCDisassembler::Fail;
4378   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt2, Address, Decoder)))
4379     return MCDisassembler::Fail;
4380   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
4381     return MCDisassembler::Fail;
4382   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4383     return MCDisassembler::Fail;
4384
4385   return S;
4386 }
4387
4388 static DecodeStatus DecodeVCVTD(MCInst &Inst, unsigned Insn,
4389                                 uint64_t Address, const void *Decoder) {
4390   unsigned Vd = (fieldFromInstruction32(Insn, 12, 4) << 0);
4391   Vd |= (fieldFromInstruction32(Insn, 22, 1) << 4);
4392   unsigned Vm = (fieldFromInstruction32(Insn, 0, 4) << 0);
4393   Vm |= (fieldFromInstruction32(Insn, 5, 1) << 4);
4394   unsigned imm = fieldFromInstruction32(Insn, 16, 6);
4395   unsigned cmode = fieldFromInstruction32(Insn, 8, 4);
4396
4397   DecodeStatus S = MCDisassembler::Success;
4398
4399   // VMOVv2f32 is ambiguous with these decodings.
4400   if (!(imm & 0x38) && cmode == 0xF) {
4401     Inst.setOpcode(ARM::VMOVv2f32);
4402     return DecodeNEONModImmInstruction(Inst, Insn, Address, Decoder);
4403   }
4404
4405   if (!(imm & 0x20)) Check(S, MCDisassembler::SoftFail);
4406
4407   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
4408     return MCDisassembler::Fail;
4409   if (!Check(S, DecodeDPRRegisterClass(Inst, Vm, Address, Decoder)))
4410     return MCDisassembler::Fail;
4411   Inst.addOperand(MCOperand::CreateImm(64 - imm));
4412
4413   return S;
4414 }
4415
4416 static DecodeStatus DecodeVCVTQ(MCInst &Inst, unsigned Insn,
4417                                 uint64_t Address, const void *Decoder) {
4418   unsigned Vd = (fieldFromInstruction32(Insn, 12, 4) << 0);
4419   Vd |= (fieldFromInstruction32(Insn, 22, 1) << 4);
4420   unsigned Vm = (fieldFromInstruction32(Insn, 0, 4) << 0);
4421   Vm |= (fieldFromInstruction32(Insn, 5, 1) << 4);
4422   unsigned imm = fieldFromInstruction32(Insn, 16, 6);
4423   unsigned cmode = fieldFromInstruction32(Insn, 8, 4);
4424
4425   DecodeStatus S = MCDisassembler::Success;
4426
4427   // VMOVv4f32 is ambiguous with these decodings.
4428   if (!(imm & 0x38) && cmode == 0xF) {
4429     Inst.setOpcode(ARM::VMOVv4f32);
4430     return DecodeNEONModImmInstruction(Inst, Insn, Address, Decoder);
4431   }
4432
4433   if (!(imm & 0x20)) Check(S, MCDisassembler::SoftFail);
4434
4435   if (!Check(S, DecodeQPRRegisterClass(Inst, Vd, Address, Decoder)))
4436     return MCDisassembler::Fail;
4437   if (!Check(S, DecodeQPRRegisterClass(Inst, Vm, Address, Decoder)))
4438     return MCDisassembler::Fail;
4439   Inst.addOperand(MCOperand::CreateImm(64 - imm));
4440
4441   return S;
4442 }
4443
4444 static DecodeStatus DecodeLDR(MCInst &Inst, unsigned Val,
4445                                 uint64_t Address, const void *Decoder) {
4446   DecodeStatus S = MCDisassembler::Success;
4447
4448   unsigned Rn = fieldFromInstruction32(Val, 16, 4);
4449   unsigned Rt = fieldFromInstruction32(Val, 12, 4);
4450   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
4451   Rm |= (fieldFromInstruction32(Val, 23, 1) << 4);
4452   unsigned Cond = fieldFromInstruction32(Val, 28, 4);
4453
4454   if (fieldFromInstruction32(Val, 8, 4) != 0 || Rn == Rt)
4455     S = MCDisassembler::SoftFail;
4456
4457   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4458     return MCDisassembler::Fail;
4459   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
4460     return MCDisassembler::Fail;
4461   if (!Check(S, DecodeAddrMode7Operand(Inst, Rn, Address, Decoder)))
4462     return MCDisassembler::Fail;
4463   if (!Check(S, DecodePostIdxReg(Inst, Rm, Address, Decoder)))
4464     return MCDisassembler::Fail;
4465   if (!Check(S, DecodePredicateOperand(Inst, Cond, Address, Decoder)))
4466     return MCDisassembler::Fail;
4467
4468   return S;
4469 }
4470
4471 static DecodeStatus DecodeMRRC2(llvm::MCInst &Inst, unsigned Val,
4472                                 uint64_t Address, const void *Decoder) {
4473
4474   DecodeStatus S = MCDisassembler::Success;
4475
4476   unsigned CRm = fieldFromInstruction32(Val, 0, 4);
4477   unsigned opc1 = fieldFromInstruction32(Val, 4, 4);
4478   unsigned cop = fieldFromInstruction32(Val, 8, 4);
4479   unsigned Rt = fieldFromInstruction32(Val, 12, 4);
4480   unsigned Rt2 = fieldFromInstruction32(Val, 16, 4);
4481
4482   if ((cop & ~0x1) == 0xa)
4483     return MCDisassembler::Fail;
4484
4485   if (Rt == Rt2)
4486     S = MCDisassembler::SoftFail;
4487
4488   Inst.addOperand(MCOperand::CreateImm(cop));
4489   Inst.addOperand(MCOperand::CreateImm(opc1));
4490   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4491     return MCDisassembler::Fail;
4492   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt2, Address, Decoder)))
4493     return MCDisassembler::Fail;
4494   Inst.addOperand(MCOperand::CreateImm(CRm));
4495
4496   return S;
4497 }
4498