lib/Target/ARM/Disassembler/ARMDisassembler.cpp

   1 //===-- ARMDisassembler.cpp - Disassembler for ARM/Thumb ISA --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #define DEBUG_TYPE "arm-disassembler"
  11
  12 #include "MCTargetDesc/ARMAddressingModes.h"
  13 #include "MCTargetDesc/ARMMCExpr.h"
  14 #include "MCTargetDesc/ARMBaseInfo.h"
  15 #include "llvm/MC/EDInstInfo.h"
  16 #include "llvm/MC/MCInst.h"
  17 #include "llvm/MC/MCInstrDesc.h"
  18 #include "llvm/MC/MCExpr.h"
  19 #include "llvm/MC/MCContext.h"
  20 #include "llvm/MC/MCDisassembler.h"
  21 #include "llvm/MC/MCFixedLenDisassembler.h"
  22 #include "llvm/MC/MCSubtargetInfo.h"
  23 #include "llvm/Support/Debug.h"
  24 #include "llvm/Support/MemoryObject.h"
  25 #include "llvm/Support/ErrorHandling.h"
  26 #include "llvm/Support/LEB128.h"
  27 #include "llvm/Support/TargetRegistry.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include <vector>
  30
  31 using namespace llvm;
  32
  33 typedef MCDisassembler::DecodeStatus DecodeStatus;
  34
  35 namespace {
  36   // Handles the condition code status of instructions in IT blocks
  37   class ITStatus
  38   {
  39     public:
  40       // Returns the condition code for instruction in IT block
  41       unsigned getITCC() {
  42         unsigned CC = ARMCC::AL;
  43         if (instrInITBlock())
  44           CC = ITStates.back();
  45         return CC;
  46       }
  47
  48       // Advances the IT block state to the next T or E
  49       void advanceITState() {
  50         ITStates.pop_back();
  51       }
  52
  53       // Returns true if the current instruction is in an IT block
  54       bool instrInITBlock() {
  55         return !ITStates.empty();
  56       }
  57
  58       // Returns true if current instruction is the last instruction in an IT block
  59       bool instrLastInITBlock() {
  60         return ITStates.size() == 1;
  61       }
  62
  63       // Called when decoding an IT instruction. Sets the IT state for the following
  64       // instructions that for the IT block. Firstcond and Mask correspond to the
  65       // fields in the IT instruction encoding.
  66       void setITState(char Firstcond, char Mask) {
  67         // (3 - the number of trailing zeros) is the number of then / else.
  68         unsigned CondBit0 = Firstcond & 1;
  69         unsigned NumTZ = CountTrailingZeros_32(Mask);
  70         unsigned char CCBits = static_cast<unsigned char>(Firstcond & 0xf);
  71         assert(NumTZ <= 3 && "Invalid IT mask!");
  72         // push condition codes onto the stack the correct order for the pops
  73         for (unsigned Pos = NumTZ+1; Pos <= 3; ++Pos) {
  74           bool T = ((Mask >> Pos) & 1) == CondBit0;
  75           if (T)
  76             ITStates.push_back(CCBits);
  77           else
  78             ITStates.push_back(CCBits ^ 1);
  79         }
  80         ITStates.push_back(CCBits);
  81       }
  82
  83     private:
  84       std::vector<unsigned char> ITStates;
  85   };
  86 }
  87
  88 namespace {
  89 /// ARMDisassembler - ARM disassembler for all ARM platforms.
  90 class ARMDisassembler : public MCDisassembler {
  91 public:
  92   /// Constructor     - Initializes the disassembler.
  93   ///
  94   ARMDisassembler(const MCSubtargetInfo &STI) :
  95     MCDisassembler(STI) {
  96   }
  97
  98   ~ARMDisassembler() {
  99   }
 100
 101   /// getInstruction - See MCDisassembler.
 102   DecodeStatus getInstruction(MCInst &instr,
 103                               uint64_t &size,
 104                               const MemoryObject &region,
 105                               uint64_t address,
 106                               raw_ostream &vStream,
 107                               raw_ostream &cStream) const;
 108
 109   /// getEDInfo - See MCDisassembler.
 110   const EDInstInfo *getEDInfo() const;
 111 private:
 112 };
 113
 114 /// ThumbDisassembler - Thumb disassembler for all Thumb platforms.
 115 class ThumbDisassembler : public MCDisassembler {
 116 public:
 117   /// Constructor     - Initializes the disassembler.
 118   ///
 119   ThumbDisassembler(const MCSubtargetInfo &STI) :
 120     MCDisassembler(STI) {
 121   }
 122
 123   ~ThumbDisassembler() {
 124   }
 125
 126   /// getInstruction - See MCDisassembler.
 127   DecodeStatus getInstruction(MCInst &instr,
 128                               uint64_t &size,
 129                               const MemoryObject &region,
 130                               uint64_t address,
 131                               raw_ostream &vStream,
 132                               raw_ostream &cStream) const;
 133
 134   /// getEDInfo - See MCDisassembler.
 135   const EDInstInfo *getEDInfo() const;
 136 private:
 137   mutable ITStatus ITBlock;
 138   DecodeStatus AddThumbPredicate(MCInst&) const;
 139   void UpdateThumbVFPPredicate(MCInst&) const;
 140 };
 141 }
 142
 143 static bool Check(DecodeStatus &Out, DecodeStatus In) {
 144   switch (In) {
 145     case MCDisassembler::Success:
 146       // Out stays the same.
 147       return true;
 148     case MCDisassembler::SoftFail:
 149       Out = In;
 150       return true;
 151     case MCDisassembler::Fail:
 152       Out = In;
 153       return false;
 154   }
 155   llvm_unreachable("Invalid DecodeStatus!");
 156 }
 157
 158
 159 // Forward declare these because the autogenerated code will reference them.
 160 // Definitions are further down.
 161 static DecodeStatus DecodeGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 162                                    uint64_t Address, const void *Decoder);
 163 static DecodeStatus DecodeGPRnopcRegisterClass(MCInst &Inst,
 164                                                unsigned RegNo, uint64_t Address,
 165                                                const void *Decoder);
 166 static DecodeStatus DecodetGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 167                                    uint64_t Address, const void *Decoder);
 168 static DecodeStatus DecodetcGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 169                                    uint64_t Address, const void *Decoder);
 170 static DecodeStatus DecoderGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 171                                    uint64_t Address, const void *Decoder);
 172 static DecodeStatus DecodeSPRRegisterClass(MCInst &Inst, unsigned RegNo,
 173                                    uint64_t Address, const void *Decoder);
 174 static DecodeStatus DecodeDPRRegisterClass(MCInst &Inst, unsigned RegNo,
 175                                    uint64_t Address, const void *Decoder);
 176 static DecodeStatus DecodeDPR_8RegisterClass(MCInst &Inst, unsigned RegNo,
 177                                    uint64_t Address, const void *Decoder);
 178 static DecodeStatus DecodeDPR_VFP2RegisterClass(MCInst &Inst,
 179                                                 unsigned RegNo,
 180                                                 uint64_t Address,
 181                                                 const void *Decoder);
 182 static DecodeStatus DecodeQPRRegisterClass(MCInst &Inst, unsigned RegNo,
 183                                    uint64_t Address, const void *Decoder);
 184 static DecodeStatus DecodeDPairRegisterClass(MCInst &Inst, unsigned RegNo,
 185                                    uint64_t Address, const void *Decoder);
 186 static DecodeStatus DecodeDPairSpacedRegisterClass(MCInst &Inst,
 187                                unsigned RegNo, uint64_t Address,
 188                                const void *Decoder);
 189
 190 static DecodeStatus DecodePredicateOperand(MCInst &Inst, unsigned Val,
 191                                uint64_t Address, const void *Decoder);
 192 static DecodeStatus DecodeCCOutOperand(MCInst &Inst, unsigned Val,
 193                                uint64_t Address, const void *Decoder);
 194 static DecodeStatus DecodeSOImmOperand(MCInst &Inst, unsigned Val,
 195                                uint64_t Address, const void *Decoder);
 196 static DecodeStatus DecodeRegListOperand(MCInst &Inst, unsigned Val,
 197                                uint64_t Address, const void *Decoder);
 198 static DecodeStatus DecodeSPRRegListOperand(MCInst &Inst, unsigned Val,
 199                                uint64_t Address, const void *Decoder);
 200 static DecodeStatus DecodeDPRRegListOperand(MCInst &Inst, unsigned Val,
 201                                uint64_t Address, const void *Decoder);
 202
 203 static DecodeStatus DecodeBitfieldMaskOperand(MCInst &Inst, unsigned Insn,
 204                                uint64_t Address, const void *Decoder);
 205 static DecodeStatus DecodeCopMemInstruction(MCInst &Inst, unsigned Insn,
 206                                uint64_t Address, const void *Decoder);
 207 static DecodeStatus DecodeAddrMode2IdxInstruction(MCInst &Inst,
 208                                                   unsigned Insn,
 209                                                   uint64_t Address,
 210                                                   const void *Decoder);
 211 static DecodeStatus DecodeSORegMemOperand(MCInst &Inst, unsigned Insn,
 212                                uint64_t Address, const void *Decoder);
 213 static DecodeStatus DecodeAddrMode3Instruction(MCInst &Inst,unsigned Insn,
 214                                uint64_t Address, const void *Decoder);
 215 static DecodeStatus DecodeSORegImmOperand(MCInst &Inst, unsigned Insn,
 216                                uint64_t Address, const void *Decoder);
 217 static DecodeStatus DecodeSORegRegOperand(MCInst &Inst, unsigned Insn,
 218                                uint64_t Address, const void *Decoder);
 219
 220 static DecodeStatus DecodeMemMultipleWritebackInstruction(MCInst & Inst,
 221                                                   unsigned Insn,
 222                                                   uint64_t Adddress,
 223                                                   const void *Decoder);
 224 static DecodeStatus DecodeT2MOVTWInstruction(MCInst &Inst, unsigned Insn,
 225                                uint64_t Address, const void *Decoder);
 226 static DecodeStatus DecodeArmMOVTWInstruction(MCInst &Inst, unsigned Insn,
 227                                uint64_t Address, const void *Decoder);
 228 static DecodeStatus DecodeSMLAInstruction(MCInst &Inst, unsigned Insn,
 229                                uint64_t Address, const void *Decoder);
 230 static DecodeStatus DecodeCPSInstruction(MCInst &Inst, unsigned Insn,
 231                                uint64_t Address, const void *Decoder);
 232 static DecodeStatus DecodeT2CPSInstruction(MCInst &Inst, unsigned Insn,
 233                                uint64_t Address, const void *Decoder);
 234 static DecodeStatus DecodeAddrModeImm12Operand(MCInst &Inst, unsigned Val,
 235                                uint64_t Address, const void *Decoder);
 236 static DecodeStatus DecodeAddrMode5Operand(MCInst &Inst, unsigned Val,
 237                                uint64_t Address, const void *Decoder);
 238 static DecodeStatus DecodeAddrMode7Operand(MCInst &Inst, unsigned Val,
 239                                uint64_t Address, const void *Decoder);
 240 static DecodeStatus DecodeT2BInstruction(MCInst &Inst, unsigned Insn,
 241                                uint64_t Address, const void *Decoder);
 242 static DecodeStatus DecodeBranchImmInstruction(MCInst &Inst,unsigned Insn,
 243                                uint64_t Address, const void *Decoder);
 244 static DecodeStatus DecodeAddrMode6Operand(MCInst &Inst, unsigned Val,
 245                                uint64_t Address, const void *Decoder);
 246 static DecodeStatus DecodeVLDInstruction(MCInst &Inst, unsigned Val,
 247                                uint64_t Address, const void *Decoder);
 248 static DecodeStatus DecodeVSTInstruction(MCInst &Inst, unsigned Val,
 249                                uint64_t Address, const void *Decoder);
 250 static DecodeStatus DecodeVLD1DupInstruction(MCInst &Inst, unsigned Val,
 251                                uint64_t Address, const void *Decoder);
 252 static DecodeStatus DecodeVLD2DupInstruction(MCInst &Inst, unsigned Val,
 253                                uint64_t Address, const void *Decoder);
 254 static DecodeStatus DecodeVLD3DupInstruction(MCInst &Inst, unsigned Val,
 255                                uint64_t Address, const void *Decoder);
 256 static DecodeStatus DecodeVLD4DupInstruction(MCInst &Inst, unsigned Val,
 257                                uint64_t Address, const void *Decoder);
 258 static DecodeStatus DecodeNEONModImmInstruction(MCInst &Inst,unsigned Val,
 259                                uint64_t Address, const void *Decoder);
 260 static DecodeStatus DecodeVSHLMaxInstruction(MCInst &Inst, unsigned Val,
 261                                uint64_t Address, const void *Decoder);
 262 static DecodeStatus DecodeShiftRight8Imm(MCInst &Inst, unsigned Val,
 263                                uint64_t Address, const void *Decoder);
 264 static DecodeStatus DecodeShiftRight16Imm(MCInst &Inst, unsigned Val,
 265                                uint64_t Address, const void *Decoder);
 266 static DecodeStatus DecodeShiftRight32Imm(MCInst &Inst, unsigned Val,
 267                                uint64_t Address, const void *Decoder);
 268 static DecodeStatus DecodeShiftRight64Imm(MCInst &Inst, unsigned Val,
 269                                uint64_t Address, const void *Decoder);
 270 static DecodeStatus DecodeTBLInstruction(MCInst &Inst, unsigned Insn,
 271                                uint64_t Address, const void *Decoder);
 272 static DecodeStatus DecodePostIdxReg(MCInst &Inst, unsigned Insn,
 273                                uint64_t Address, const void *Decoder);
 274 static DecodeStatus DecodeCoprocessor(MCInst &Inst, unsigned Insn,
 275                                uint64_t Address, const void *Decoder);
 276 static DecodeStatus DecodeMemBarrierOption(MCInst &Inst, unsigned Insn,
 277                                uint64_t Address, const void *Decoder);
 278 static DecodeStatus DecodeMSRMask(MCInst &Inst, unsigned Insn,
 279                                uint64_t Address, const void *Decoder);
 280 static DecodeStatus DecodeDoubleRegLoad(MCInst &Inst, unsigned Insn,
 281                                uint64_t Address, const void *Decoder);
 282 static DecodeStatus DecodeDoubleRegStore(MCInst &Inst, unsigned Insn,
 283                                uint64_t Address, const void *Decoder);
 284 static DecodeStatus DecodeLDRPreImm(MCInst &Inst, unsigned Insn,
 285                                uint64_t Address, const void *Decoder);
 286 static DecodeStatus DecodeLDRPreReg(MCInst &Inst, unsigned Insn,
 287                                uint64_t Address, const void *Decoder);
 288 static DecodeStatus DecodeSTRPreImm(MCInst &Inst, unsigned Insn,
 289                                uint64_t Address, const void *Decoder);
 290 static DecodeStatus DecodeSTRPreReg(MCInst &Inst, unsigned Insn,
 291                                uint64_t Address, const void *Decoder);
 292 static DecodeStatus DecodeVLD1LN(MCInst &Inst, unsigned Insn,
 293                                uint64_t Address, const void *Decoder);
 294 static DecodeStatus DecodeVLD2LN(MCInst &Inst, unsigned Insn,
 295                                uint64_t Address, const void *Decoder);
 296 static DecodeStatus DecodeVLD3LN(MCInst &Inst, unsigned Insn,
 297                                uint64_t Address, const void *Decoder);
 298 static DecodeStatus DecodeVLD4LN(MCInst &Inst, unsigned Insn,
 299                                uint64_t Address, const void *Decoder);
 300 static DecodeStatus DecodeVST1LN(MCInst &Inst, unsigned Insn,
 301                                uint64_t Address, const void *Decoder);
 302 static DecodeStatus DecodeVST2LN(MCInst &Inst, unsigned Insn,
 303                                uint64_t Address, const void *Decoder);
 304 static DecodeStatus DecodeVST3LN(MCInst &Inst, unsigned Insn,
 305                                uint64_t Address, const void *Decoder);
 306 static DecodeStatus DecodeVST4LN(MCInst &Inst, unsigned Insn,
 307                                uint64_t Address, const void *Decoder);
 308 static DecodeStatus DecodeVMOVSRR(MCInst &Inst, unsigned Insn,
 309                                uint64_t Address, const void *Decoder);
 310 static DecodeStatus DecodeVMOVRRS(MCInst &Inst, unsigned Insn,
 311                                uint64_t Address, const void *Decoder);
 312 static DecodeStatus DecodeSwap(MCInst &Inst, unsigned Insn,
 313                                uint64_t Address, const void *Decoder);
 314 static DecodeStatus DecodeVCVTD(MCInst &Inst, unsigned Insn,
 315                                 uint64_t Address, const void *Decoder);
 316 static DecodeStatus DecodeVCVTQ(MCInst &Inst, unsigned Insn,
 317                                 uint64_t Address, const void *Decoder);
 318
 319
 320 static DecodeStatus DecodeThumbAddSpecialReg(MCInst &Inst, uint16_t Insn,
 321                                uint64_t Address, const void *Decoder);
 322 static DecodeStatus DecodeThumbBROperand(MCInst &Inst, unsigned Val,
 323                                uint64_t Address, const void *Decoder);
 324 static DecodeStatus DecodeT2BROperand(MCInst &Inst, unsigned Val,
 325                                uint64_t Address, const void *Decoder);
 326 static DecodeStatus DecodeThumbCmpBROperand(MCInst &Inst, unsigned Val,
 327                                uint64_t Address, const void *Decoder);
 328 static DecodeStatus DecodeThumbAddrModeRR(MCInst &Inst, unsigned Val,
 329                                uint64_t Address, const void *Decoder);
 330 static DecodeStatus DecodeThumbAddrModeIS(MCInst &Inst, unsigned Val,
 331                                uint64_t Address, const void *Decoder);
 332 static DecodeStatus DecodeThumbAddrModePC(MCInst &Inst, unsigned Val,
 333                                uint64_t Address, const void *Decoder);
 334 static DecodeStatus DecodeThumbAddrModeSP(MCInst &Inst, unsigned Val,
 335                                uint64_t Address, const void *Decoder);
 336 static DecodeStatus DecodeT2AddrModeSOReg(MCInst &Inst, unsigned Val,
 337                                uint64_t Address, const void *Decoder);
 338 static DecodeStatus DecodeT2LoadShift(MCInst &Inst, unsigned Val,
 339                                uint64_t Address, const void *Decoder);
 340 static DecodeStatus DecodeT2Imm8S4(MCInst &Inst, unsigned Val,
 341                                uint64_t Address, const void *Decoder);
 342 static DecodeStatus DecodeT2AddrModeImm8s4(MCInst &Inst, unsigned Val,
 343                                uint64_t Address, const void *Decoder);
 344 static DecodeStatus DecodeT2AddrModeImm0_1020s4(MCInst &Inst,unsigned Val,
 345                                uint64_t Address, const void *Decoder);
 346 static DecodeStatus DecodeT2Imm8(MCInst &Inst, unsigned Val,
 347                                uint64_t Address, const void *Decoder);
 348 static DecodeStatus DecodeT2AddrModeImm8(MCInst &Inst, unsigned Val,
 349                                uint64_t Address, const void *Decoder);
 350 static DecodeStatus DecodeThumbAddSPImm(MCInst &Inst, uint16_t Val,
 351                                uint64_t Address, const void *Decoder);
 352 static DecodeStatus DecodeThumbAddSPReg(MCInst &Inst, uint16_t Insn,
 353                                 uint64_t Address, const void *Decoder);
 354 static DecodeStatus DecodeThumbCPS(MCInst &Inst, uint16_t Insn,
 355                                 uint64_t Address, const void *Decoder);
 356 static DecodeStatus DecodeThumbBLXOffset(MCInst &Inst, unsigned Insn,
 357                                 uint64_t Address, const void *Decoder);
 358 static DecodeStatus DecodeT2AddrModeImm12(MCInst &Inst, unsigned Val,
 359                                 uint64_t Address, const void *Decoder);
 360 static DecodeStatus DecodeThumbTableBranch(MCInst &Inst, unsigned Val,
 361                                 uint64_t Address, const void *Decoder);
 362 static DecodeStatus DecodeThumb2BCCInstruction(MCInst &Inst, unsigned Val,
 363                                 uint64_t Address, const void *Decoder);
 364 static DecodeStatus DecodeT2SOImm(MCInst &Inst, unsigned Val,
 365                                 uint64_t Address, const void *Decoder);
 366 static DecodeStatus DecodeThumbBCCTargetOperand(MCInst &Inst,unsigned Val,
 367                                 uint64_t Address, const void *Decoder);
 368 static DecodeStatus DecodeThumbBLTargetOperand(MCInst &Inst, unsigned Val,
 369                                 uint64_t Address, const void *Decoder);
 370 static DecodeStatus DecodeIT(MCInst &Inst, unsigned Val,
 371                                 uint64_t Address, const void *Decoder);
 372 static DecodeStatus DecodeT2LDRDPreInstruction(MCInst &Inst,unsigned Insn,
 373                                uint64_t Address, const void *Decoder);
 374 static DecodeStatus DecodeT2STRDPreInstruction(MCInst &Inst,unsigned Insn,
 375                                uint64_t Address, const void *Decoder);
 376 static DecodeStatus DecodeT2Adr(MCInst &Inst, unsigned Val,
 377                                 uint64_t Address, const void *Decoder);
 378 static DecodeStatus DecodeT2LdStPre(MCInst &Inst, unsigned Val,
 379                                 uint64_t Address, const void *Decoder);
 380 static DecodeStatus DecodeT2ShifterImmOperand(MCInst &Inst, unsigned Val,
 381                                 uint64_t Address, const void *Decoder);
 382
 383 static DecodeStatus DecodeLDR(MCInst &Inst, unsigned Val,
 384                                 uint64_t Address, const void *Decoder);
 385 static DecodeStatus DecodeMRRC2(llvm::MCInst &Inst, unsigned Val,
 386                                 uint64_t Address, const void *Decoder);
 387 #include "ARMGenDisassemblerTables.inc"
 388 #include "ARMGenInstrInfo.inc"
 389 #include "ARMGenEDInfo.inc"
 390
 391 static MCDisassembler *createARMDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 392   return new ARMDisassembler(STI);
 393 }
 394
 395 static MCDisassembler *createThumbDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 396   return new ThumbDisassembler(STI);
 397 }
 398
 399 const EDInstInfo *ARMDisassembler::getEDInfo() const {
 400   return instInfoARM;
 401 }
 402
 403 const EDInstInfo *ThumbDisassembler::getEDInfo() const {
 404   return instInfoARM;
 405 }
 406
 407 DecodeStatus ARMDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 408                                              const MemoryObject &Region,
 409                                              uint64_t Address,
 410                                              raw_ostream &os,
 411                                              raw_ostream &cs) const {
 412   CommentStream = &cs;
 413
 414   uint8_t bytes[4];
 415
 416   assert(!(STI.getFeatureBits() & ARM::ModeThumb) &&
 417          "Asked to disassemble an ARM instruction but Subtarget is in Thumb mode!");
 418
 419   // We want to read exactly 4 bytes of data.
 420   if (Region.readBytes(Address, 4, (uint8_t*)bytes, NULL) == -1) {
 421     Size = 0;
 422     return MCDisassembler::Fail;
 423   }
 424
 425   // Encoded as a small-endian 32-bit word in the stream.
 426   uint32_t insn = (bytes[3] << 24) |
 427                   (bytes[2] << 16) |
 428                   (bytes[1] <<  8) |
 429                   (bytes[0] <<  0);
 430
 431   // Calling the auto-generated decoder function.
 432   DecodeStatus result = decodeInstruction(DecoderTableARM32, MI, insn,
 433                                           Address, this, STI);
 434   if (result != MCDisassembler::Fail) {
 435     Size = 4;
 436     return result;
 437   }
 438
 439   // VFP and NEON instructions, similarly, are shared between ARM
 440   // and Thumb modes.
 441   MI.clear();
 442   result = decodeInstruction(DecoderTableVFP32, MI, insn, Address, this, STI);
 443   if (result != MCDisassembler::Fail) {
 444     Size = 4;
 445     return result;
 446   }
 447
 448   MI.clear();
 449   result = decodeInstruction(DecoderTableNEONData32, MI, insn, Address,
 450                              this, STI);
 451   if (result != MCDisassembler::Fail) {
 452     Size = 4;
 453     // Add a fake predicate operand, because we share these instruction
 454     // definitions with Thumb2 where these instructions are predicable.
 455     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 456       return MCDisassembler::Fail;
 457     return result;
 458   }
 459
 460   MI.clear();
 461   result = decodeInstruction(DecoderTableNEONLoadStore32, MI, insn, Address,
 462                              this, STI);
 463   if (result != MCDisassembler::Fail) {
 464     Size = 4;
 465     // Add a fake predicate operand, because we share these instruction
 466     // definitions with Thumb2 where these instructions are predicable.
 467     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 468       return MCDisassembler::Fail;
 469     return result;
 470   }
 471
 472   MI.clear();
 473   result = decodeInstruction(DecoderTableNEONDup32, MI, insn, Address,
 474                              this, STI);
 475   if (result != MCDisassembler::Fail) {
 476     Size = 4;
 477     // Add a fake predicate operand, because we share these instruction
 478     // definitions with Thumb2 where these instructions are predicable.
 479     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 480       return MCDisassembler::Fail;
 481     return result;
 482   }
 483
 484   MI.clear();
 485
 486   Size = 0;
 487   return MCDisassembler::Fail;
 488 }
 489
 490 namespace llvm {
 491 extern const MCInstrDesc ARMInsts[];
 492 }
 493
 494 /// tryAddingSymbolicOperand - trys to add a symbolic operand in place of the
 495 /// immediate Value in the MCInst.  The immediate Value has had any PC
 496 /// adjustment made by the caller.  If the instruction is a branch instruction
 497 /// then isBranch is true, else false.  If the getOpInfo() function was set as
 498 /// part of the setupForSymbolicDisassembly() call then that function is called
 499 /// to get any symbolic information at the Address for this instruction.  If
 500 /// that returns non-zero then the symbolic information it returns is used to
 501 /// create an MCExpr and that is added as an operand to the MCInst.  If
 502 /// getOpInfo() returns zero and isBranch is true then a symbol look up for
 503 /// Value is done and if a symbol is found an MCExpr is created with that, else
 504 /// an MCExpr with Value is created.  This function returns true if it adds an
 505 /// operand to the MCInst and false otherwise.
 506 static bool tryAddingSymbolicOperand(uint64_t Address, int32_t Value,
 507                                      bool isBranch, uint64_t InstSize,
 508                                      MCInst &MI, const void *Decoder) {
 509   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 510   LLVMOpInfoCallback getOpInfo = Dis->getLLVMOpInfoCallback();
 511   struct LLVMOpInfo1 SymbolicOp;
 512   memset(&SymbolicOp, '\0', sizeof(struct LLVMOpInfo1));
 513   SymbolicOp.Value = Value;
 514   void *DisInfo = Dis->getDisInfoBlock();
 515
 516   if (!getOpInfo ||
 517       !getOpInfo(DisInfo, Address, 0 /* Offset */, InstSize, 1, &SymbolicOp)) {
 518     // Clear SymbolicOp.Value from above and also all other fields.
 519     memset(&SymbolicOp, '\0', sizeof(struct LLVMOpInfo1));
 520     LLVMSymbolLookupCallback SymbolLookUp = Dis->getLLVMSymbolLookupCallback();
 521     if (!SymbolLookUp)
 522       return false;
 523     uint64_t ReferenceType;
 524     if (isBranch)
 525        ReferenceType = LLVMDisassembler_ReferenceType_In_Branch;
 526     else
 527        ReferenceType = LLVMDisassembler_ReferenceType_InOut_None;
 528     const char *ReferenceName;
 529     const char *Name = SymbolLookUp(DisInfo, Value, &ReferenceType, Address,
 530                                     &ReferenceName);
 531     if (Name) {
 532       SymbolicOp.AddSymbol.Name = Name;
 533       SymbolicOp.AddSymbol.Present = true;
 534     }
 535     // For branches always create an MCExpr so it gets printed as hex address.
 536     else if (isBranch) {
 537       SymbolicOp.Value = Value;
 538     }
 539     if(ReferenceType == LLVMDisassembler_ReferenceType_Out_SymbolStub)
 540       (*Dis->CommentStream) << "symbol stub for: " << ReferenceName;
 541     if (!Name && !isBranch)
 542       return false;
 543   }
 544
 545   MCContext *Ctx = Dis->getMCContext();
 546   const MCExpr *Add = NULL;
 547   if (SymbolicOp.AddSymbol.Present) {
 548     if (SymbolicOp.AddSymbol.Name) {
 549       StringRef Name(SymbolicOp.AddSymbol.Name);
 550       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
 551       Add = MCSymbolRefExpr::Create(Sym, *Ctx);
 552     } else {
 553       Add = MCConstantExpr::Create(SymbolicOp.AddSymbol.Value, *Ctx);
 554     }
 555   }
 556
 557   const MCExpr *Sub = NULL;
 558   if (SymbolicOp.SubtractSymbol.Present) {
 559     if (SymbolicOp.SubtractSymbol.Name) {
 560       StringRef Name(SymbolicOp.SubtractSymbol.Name);
 561       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
 562       Sub = MCSymbolRefExpr::Create(Sym, *Ctx);
 563     } else {
 564       Sub = MCConstantExpr::Create(SymbolicOp.SubtractSymbol.Value, *Ctx);
 565     }
 566   }
 567
 568   const MCExpr *Off = NULL;
 569   if (SymbolicOp.Value != 0)
 570     Off = MCConstantExpr::Create(SymbolicOp.Value, *Ctx);
 571
 572   const MCExpr *Expr;
 573   if (Sub) {
 574     const MCExpr *LHS;
 575     if (Add)
 576       LHS = MCBinaryExpr::CreateSub(Add, Sub, *Ctx);
 577     else
 578       LHS = MCUnaryExpr::CreateMinus(Sub, *Ctx);
 579     if (Off != 0)
 580       Expr = MCBinaryExpr::CreateAdd(LHS, Off, *Ctx);
 581     else
 582       Expr = LHS;
 583   } else if (Add) {
 584     if (Off != 0)
 585       Expr = MCBinaryExpr::CreateAdd(Add, Off, *Ctx);
 586     else
 587       Expr = Add;
 588   } else {
 589     if (Off != 0)
 590       Expr = Off;
 591     else
 592       Expr = MCConstantExpr::Create(0, *Ctx);
 593   }
 594
 595   if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_HI16)
 596     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateUpper16(Expr, *Ctx)));
 597   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_LO16)
 598     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateLower16(Expr, *Ctx)));
 599   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_None)
 600     MI.addOperand(MCOperand::CreateExpr(Expr));
 601   else
 602     llvm_unreachable("bad SymbolicOp.VariantKind");
 603
 604   return true;
 605 }
 606
 607 /// tryAddingPcLoadReferenceComment - trys to add a comment as to what is being
 608 /// referenced by a load instruction with the base register that is the Pc.
 609 /// These can often be values in a literal pool near the Address of the
 610 /// instruction.  The Address of the instruction and its immediate Value are
 611 /// used as a possible literal pool entry.  The SymbolLookUp call back will
 612 /// return the name of a symbol referenced by the literal pool's entry if
 613 /// the referenced address is that of a symbol.  Or it will return a pointer to
 614 /// a literal 'C' string if the referenced address of the literal pool's entry
 615 /// is an address into a section with 'C' string literals.
 616 static void tryAddingPcLoadReferenceComment(uint64_t Address, int Value,
 617                                             const void *Decoder) {
 618   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 619   LLVMSymbolLookupCallback SymbolLookUp = Dis->getLLVMSymbolLookupCallback();
 620   if (SymbolLookUp) {
 621     void *DisInfo = Dis->getDisInfoBlock();
 622     uint64_t ReferenceType;
 623     ReferenceType = LLVMDisassembler_ReferenceType_In_PCrel_Load;
 624     const char *ReferenceName;
 625     (void)SymbolLookUp(DisInfo, Value, &ReferenceType, Address, &ReferenceName);
 626     if(ReferenceType == LLVMDisassembler_ReferenceType_Out_LitPool_SymAddr ||
 627        ReferenceType == LLVMDisassembler_ReferenceType_Out_LitPool_CstrAddr)
 628       (*Dis->CommentStream) << "literal pool for: " << ReferenceName;
 629   }
 630 }
 631
 632 // Thumb1 instructions don't have explicit S bits.  Rather, they
 633 // implicitly set CPSR.  Since it's not represented in the encoding, the
 634 // auto-generated decoder won't inject the CPSR operand.  We need to fix
 635 // that as a post-pass.
 636 static void AddThumb1SBit(MCInst &MI, bool InITBlock) {
 637   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 638   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 639   MCInst::iterator I = MI.begin();
 640   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 641     if (I == MI.end()) break;
 642     if (OpInfo[i].isOptionalDef() && OpInfo[i].RegClass == ARM::CCRRegClassID) {
 643       if (i > 0 && OpInfo[i-1].isPredicate()) continue;
 644       MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 645       return;
 646     }
 647   }
 648
 649   MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 650 }
 651
 652 // Most Thumb instructions don't have explicit predicates in the
 653 // encoding, but rather get their predicates from IT context.  We need
 654 // to fix up the predicate operands using this context information as a
 655 // post-pass.
 656 MCDisassembler::DecodeStatus
 657 ThumbDisassembler::AddThumbPredicate(MCInst &MI) const {
 658   MCDisassembler::DecodeStatus S = Success;
 659
 660   // A few instructions actually have predicates encoded in them.  Don't
 661   // try to overwrite it if we're seeing one of those.
 662   switch (MI.getOpcode()) {
 663     case ARM::tBcc:
 664     case ARM::t2Bcc:
 665     case ARM::tCBZ:
 666     case ARM::tCBNZ:
 667     case ARM::tCPS:
 668     case ARM::t2CPS3p:
 669     case ARM::t2CPS2p:
 670     case ARM::t2CPS1p:
 671     case ARM::tMOVSr:
 672     case ARM::tSETEND:
 673       // Some instructions (mostly conditional branches) are not
 674       // allowed in IT blocks.
 675       if (ITBlock.instrInITBlock())
 676         S = SoftFail;
 677       else
 678         return Success;
 679       break;
 680     case ARM::tB:
 681     case ARM::t2B:
 682     case ARM::t2TBB:
 683     case ARM::t2TBH:
 684       // Some instructions (mostly unconditional branches) can
 685       // only appears at the end of, or outside of, an IT.
 686       if (ITBlock.instrInITBlock() && !ITBlock.instrLastInITBlock())
 687         S = SoftFail;
 688       break;
 689     default:
 690       break;
 691   }
 692
 693   // If we're in an IT block, base the predicate on that.  Otherwise,
 694   // assume a predicate of AL.
 695   unsigned CC;
 696   CC = ITBlock.getITCC();
 697   if (CC == 0xF)
 698     CC = ARMCC::AL;
 699   if (ITBlock.instrInITBlock())
 700     ITBlock.advanceITState();
 701
 702   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 703   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 704   MCInst::iterator I = MI.begin();
 705   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 706     if (I == MI.end()) break;
 707     if (OpInfo[i].isPredicate()) {
 708       I = MI.insert(I, MCOperand::CreateImm(CC));
 709       ++I;
 710       if (CC == ARMCC::AL)
 711         MI.insert(I, MCOperand::CreateReg(0));
 712       else
 713         MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 714       return S;
 715     }
 716   }
 717
 718   I = MI.insert(I, MCOperand::CreateImm(CC));
 719   ++I;
 720   if (CC == ARMCC::AL)
 721     MI.insert(I, MCOperand::CreateReg(0));
 722   else
 723     MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 724
 725   return S;
 726 }
 727
 728 // Thumb VFP instructions are a special case.  Because we share their
 729 // encodings between ARM and Thumb modes, and they are predicable in ARM
 730 // mode, the auto-generated decoder will give them an (incorrect)
 731 // predicate operand.  We need to rewrite these operands based on the IT
 732 // context as a post-pass.
 733 void ThumbDisassembler::UpdateThumbVFPPredicate(MCInst &MI) const {
 734   unsigned CC;
 735   CC = ITBlock.getITCC();
 736   if (ITBlock.instrInITBlock())
 737     ITBlock.advanceITState();
 738
 739   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 740   MCInst::iterator I = MI.begin();
 741   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 742   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 743     if (OpInfo[i].isPredicate() ) {
 744       I->setImm(CC);
 745       ++I;
 746       if (CC == ARMCC::AL)
 747         I->setReg(0);
 748       else
 749         I->setReg(ARM::CPSR);
 750       return;
 751     }
 752   }
 753 }
 754
 755 DecodeStatus ThumbDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 756                                                const MemoryObject &Region,
 757                                                uint64_t Address,
 758                                                raw_ostream &os,
 759                                                raw_ostream &cs) const {
 760   CommentStream = &cs;
 761
 762   uint8_t bytes[4];
 763
 764   assert((STI.getFeatureBits() & ARM::ModeThumb) &&
 765          "Asked to disassemble in Thumb mode but Subtarget is in ARM mode!");
 766
 767   // We want to read exactly 2 bytes of data.
 768   if (Region.readBytes(Address, 2, (uint8_t*)bytes, NULL) == -1) {
 769     Size = 0;
 770     return MCDisassembler::Fail;
 771   }
 772
 773   uint16_t insn16 = (bytes[1] << 8) | bytes[0];
 774   DecodeStatus result = decodeInstruction(DecoderTableThumb16, MI, insn16,
 775                                           Address, this, STI);
 776   if (result != MCDisassembler::Fail) {
 777     Size = 2;
 778     Check(result, AddThumbPredicate(MI));
 779     return result;
 780   }
 781
 782   MI.clear();
 783   result = decodeInstruction(DecoderTableThumbSBit16, MI, insn16,
 784                              Address, this, STI);
 785   if (result) {
 786     Size = 2;
 787     bool InITBlock = ITBlock.instrInITBlock();
 788     Check(result, AddThumbPredicate(MI));
 789     AddThumb1SBit(MI, InITBlock);
 790     return result;
 791   }
 792
 793   MI.clear();
 794   result = decodeInstruction(DecoderTableThumb216, MI, insn16,
 795                              Address, this, STI);
 796   if (result != MCDisassembler::Fail) {
 797     Size = 2;
 798
 799     // Nested IT blocks are UNPREDICTABLE.  Must be checked before we add
 800     // the Thumb predicate.
 801     if (MI.getOpcode() == ARM::t2IT && ITBlock.instrInITBlock())
 802       result = MCDisassembler::SoftFail;
 803
 804     Check(result, AddThumbPredicate(MI));
 805
 806     // If we find an IT instruction, we need to parse its condition
 807     // code and mask operands so that we can apply them correctly
 808     // to the subsequent instructions.
 809     if (MI.getOpcode() == ARM::t2IT) {
 810
 811       unsigned Firstcond = MI.getOperand(0).getImm();
 812       unsigned Mask = MI.getOperand(1).getImm();
 813       ITBlock.setITState(Firstcond, Mask);
 814     }
 815
 816     return result;
 817   }
 818
 819   // We want to read exactly 4 bytes of data.
 820   if (Region.readBytes(Address, 4, (uint8_t*)bytes, NULL) == -1) {
 821     Size = 0;
 822     return MCDisassembler::Fail;
 823   }
 824
 825   uint32_t insn32 = (bytes[3] <<  8) |
 826                     (bytes[2] <<  0) |
 827                     (bytes[1] << 24) |
 828                     (bytes[0] << 16);
 829   MI.clear();
 830   result = decodeInstruction(DecoderTableThumb32, MI, insn32, Address,
 831                              this, STI);
 832   if (result != MCDisassembler::Fail) {
 833     Size = 4;
 834     bool InITBlock = ITBlock.instrInITBlock();
 835     Check(result, AddThumbPredicate(MI));
 836     AddThumb1SBit(MI, InITBlock);
 837     return result;
 838   }
 839
 840   MI.clear();
 841   result = decodeInstruction(DecoderTableThumb232, MI, insn32, Address,
 842                              this, STI);
 843   if (result != MCDisassembler::Fail) {
 844     Size = 4;
 845     Check(result, AddThumbPredicate(MI));
 846     return result;
 847   }
 848
 849   MI.clear();
 850   result = decodeInstruction(DecoderTableVFP32, MI, insn32, Address, this, STI);
 851   if (result != MCDisassembler::Fail) {
 852     Size = 4;
 853     UpdateThumbVFPPredicate(MI);
 854     return result;
 855   }
 856
 857   MI.clear();
 858   result = decodeInstruction(DecoderTableNEONDup32, MI, insn32, Address,
 859                              this, STI);
 860   if (result != MCDisassembler::Fail) {
 861     Size = 4;
 862     Check(result, AddThumbPredicate(MI));
 863     return result;
 864   }
 865
 866   if (fieldFromInstruction(insn32, 24, 8) == 0xF9) {
 867     MI.clear();
 868     uint32_t NEONLdStInsn = insn32;
 869     NEONLdStInsn &= 0xF0FFFFFF;
 870     NEONLdStInsn |= 0x04000000;
 871     result = decodeInstruction(DecoderTableNEONLoadStore32, MI, NEONLdStInsn,
 872                                Address, this, STI);
 873     if (result != MCDisassembler::Fail) {
 874       Size = 4;
 875       Check(result, AddThumbPredicate(MI));
 876       return result;
 877     }
 878   }
 879
 880   if (fieldFromInstruction(insn32, 24, 4) == 0xF) {
 881     MI.clear();
 882     uint32_t NEONDataInsn = insn32;
 883     NEONDataInsn &= 0xF0FFFFFF; // Clear bits 27-24
 884     NEONDataInsn |= (NEONDataInsn & 0x10000000) >> 4; // Move bit 28 to bit 24
 885     NEONDataInsn |= 0x12000000; // Set bits 28 and 25
 886     result = decodeInstruction(DecoderTableNEONData32, MI, NEONDataInsn,
 887                                Address, this, STI);
 888     if (result != MCDisassembler::Fail) {
 889       Size = 4;
 890       Check(result, AddThumbPredicate(MI));
 891       return result;
 892     }
 893   }
 894
 895   Size = 0;
 896   return MCDisassembler::Fail;
 897 }
 898
 899
 900 extern "C" void LLVMInitializeARMDisassembler() {
 901   TargetRegistry::RegisterMCDisassembler(TheARMTarget,
 902                                          createARMDisassembler);
 903   TargetRegistry::RegisterMCDisassembler(TheThumbTarget,
 904                                          createThumbDisassembler);
 905 }
 906
 907 static const uint16_t GPRDecoderTable[] = {
 908   ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 909   ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 910   ARM::R8, ARM::R9, ARM::R10, ARM::R11,
 911   ARM::R12, ARM::SP, ARM::LR, ARM::PC
 912 };
 913
 914 static DecodeStatus DecodeGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 915                                    uint64_t Address, const void *Decoder) {
 916   if (RegNo > 15)
 917     return MCDisassembler::Fail;
 918
 919   unsigned Register = GPRDecoderTable[RegNo];
 920   Inst.addOperand(MCOperand::CreateReg(Register));
 921   return MCDisassembler::Success;
 922 }
 923
 924 static DecodeStatus
 925 DecodeGPRnopcRegisterClass(MCInst &Inst, unsigned RegNo,
 926                            uint64_t Address, const void *Decoder) {
 927   DecodeStatus S = MCDisassembler::Success;
 928
 929   if (RegNo == 15)
 930     S = MCDisassembler::SoftFail;
 931
 932   Check(S, DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder));
 933
 934   return S;
 935 }
 936
 937 static DecodeStatus DecodetGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 938                                    uint64_t Address, const void *Decoder) {
 939   if (RegNo > 7)
 940     return MCDisassembler::Fail;
 941   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 942 }
 943
 944 static DecodeStatus DecodetcGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 945                                    uint64_t Address, const void *Decoder) {
 946   unsigned Register = 0;
 947   switch (RegNo) {
 948     case 0:
 949       Register = ARM::R0;
 950       break;
 951     case 1:
 952       Register = ARM::R1;
 953       break;
 954     case 2:
 955       Register = ARM::R2;
 956       break;
 957     case 3:
 958       Register = ARM::R3;
 959       break;
 960     case 9:
 961       Register = ARM::R9;
 962       break;
 963     case 12:
 964       Register = ARM::R12;
 965       break;
 966     default:
 967       return MCDisassembler::Fail;
 968     }
 969
 970   Inst.addOperand(MCOperand::CreateReg(Register));
 971   return MCDisassembler::Success;
 972 }
 973
 974 static DecodeStatus DecoderGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 975                                    uint64_t Address, const void *Decoder) {
 976   if (RegNo == 13 || RegNo == 15) return MCDisassembler::Fail;
 977   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 978 }
 979
 980 static const uint16_t SPRDecoderTable[] = {
 981      ARM::S0,  ARM::S1,  ARM::S2,  ARM::S3,
 982      ARM::S4,  ARM::S5,  ARM::S6,  ARM::S7,
 983      ARM::S8,  ARM::S9, ARM::S10, ARM::S11,
 984     ARM::S12, ARM::S13, ARM::S14, ARM::S15,
 985     ARM::S16, ARM::S17, ARM::S18, ARM::S19,
 986     ARM::S20, ARM::S21, ARM::S22, ARM::S23,
 987     ARM::S24, ARM::S25, ARM::S26, ARM::S27,
 988     ARM::S28, ARM::S29, ARM::S30, ARM::S31
 989 };
 990
 991 static DecodeStatus DecodeSPRRegisterClass(MCInst &Inst, unsigned RegNo,
 992                                    uint64_t Address, const void *Decoder) {
 993   if (RegNo > 31)
 994     return MCDisassembler::Fail;
 995
 996   unsigned Register = SPRDecoderTable[RegNo];
 997   Inst.addOperand(MCOperand::CreateReg(Register));
 998   return MCDisassembler::Success;
 999 }
1000
1001 static const uint16_t DPRDecoderTable[] = {
1002      ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
1003      ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
1004      ARM::D8,  ARM::D9, ARM::D10, ARM::D11,
1005     ARM::D12, ARM::D13, ARM::D14, ARM::D15,
1006     ARM::D16, ARM::D17, ARM::D18, ARM::D19,
1007     ARM::D20, ARM::D21, ARM::D22, ARM::D23,
1008     ARM::D24, ARM::D25, ARM::D26, ARM::D27,
1009     ARM::D28, ARM::D29, ARM::D30, ARM::D31
1010 };
1011
1012 static DecodeStatus DecodeDPRRegisterClass(MCInst &Inst, unsigned RegNo,
1013                                    uint64_t Address, const void *Decoder) {
1014   if (RegNo > 31)
1015     return MCDisassembler::Fail;
1016
1017   unsigned Register = DPRDecoderTable[RegNo];
1018   Inst.addOperand(MCOperand::CreateReg(Register));
1019   return MCDisassembler::Success;
1020 }
1021
1022 static DecodeStatus DecodeDPR_8RegisterClass(MCInst &Inst, unsigned RegNo,
1023                                    uint64_t Address, const void *Decoder) {
1024   if (RegNo > 7)
1025     return MCDisassembler::Fail;
1026   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
1027 }
1028
1029 static DecodeStatus
1030 DecodeDPR_VFP2RegisterClass(MCInst &Inst, unsigned RegNo,
1031                             uint64_t Address, const void *Decoder) {
1032   if (RegNo > 15)
1033     return MCDisassembler::Fail;
1034   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
1035 }
1036
1037 static const uint16_t QPRDecoderTable[] = {
1038      ARM::Q0,  ARM::Q1,  ARM::Q2,  ARM::Q3,
1039      ARM::Q4,  ARM::Q5,  ARM::Q6,  ARM::Q7,
1040      ARM::Q8,  ARM::Q9, ARM::Q10, ARM::Q11,
1041     ARM::Q12, ARM::Q13, ARM::Q14, ARM::Q15
1042 };
1043
1044
1045 static DecodeStatus DecodeQPRRegisterClass(MCInst &Inst, unsigned RegNo,
1046                                    uint64_t Address, const void *Decoder) {
1047   if (RegNo > 31)
1048     return MCDisassembler::Fail;
1049   RegNo >>= 1;
1050
1051   unsigned Register = QPRDecoderTable[RegNo];
1052   Inst.addOperand(MCOperand::CreateReg(Register));
1053   return MCDisassembler::Success;
1054 }
1055
1056 static const uint16_t DPairDecoderTable[] = {
1057   ARM::Q0,  ARM::D1_D2,   ARM::Q1,  ARM::D3_D4,   ARM::Q2,  ARM::D5_D6,
1058   ARM::Q3,  ARM::D7_D8,   ARM::Q4,  ARM::D9_D10,  ARM::Q5,  ARM::D11_D12,
1059   ARM::Q6,  ARM::D13_D14, ARM::Q7,  ARM::D15_D16, ARM::Q8,  ARM::D17_D18,
1060   ARM::Q9,  ARM::D19_D20, ARM::Q10, ARM::D21_D22, ARM::Q11, ARM::D23_D24,
1061   ARM::Q12, ARM::D25_D26, ARM::Q13, ARM::D27_D28, ARM::Q14, ARM::D29_D30,
1062   ARM::Q15
1063 };
1064
1065 static DecodeStatus DecodeDPairRegisterClass(MCInst &Inst, unsigned RegNo,
1066                                    uint64_t Address, const void *Decoder) {
1067   if (RegNo > 30)
1068     return MCDisassembler::Fail;
1069
1070   unsigned Register = DPairDecoderTable[RegNo];
1071   Inst.addOperand(MCOperand::CreateReg(Register));
1072   return MCDisassembler::Success;
1073 }
1074
1075 static const uint16_t DPairSpacedDecoderTable[] = {
1076   ARM::D0_D2,   ARM::D1_D3,   ARM::D2_D4,   ARM::D3_D5,
1077   ARM::D4_D6,   ARM::D5_D7,   ARM::D6_D8,   ARM::D7_D9,
1078   ARM::D8_D10,  ARM::D9_D11,  ARM::D10_D12, ARM::D11_D13,
1079   ARM::D12_D14, ARM::D13_D15, ARM::D14_D16, ARM::D15_D17,
1080   ARM::D16_D18, ARM::D17_D19, ARM::D18_D20, ARM::D19_D21,
1081   ARM::D20_D22, ARM::D21_D23, ARM::D22_D24, ARM::D23_D25,
1082   ARM::D24_D26, ARM::D25_D27, ARM::D26_D28, ARM::D27_D29,
1083   ARM::D28_D30, ARM::D29_D31
1084 };
1085
1086 static DecodeStatus DecodeDPairSpacedRegisterClass(MCInst &Inst,
1087                                                    unsigned RegNo,
1088                                                    uint64_t Address,
1089                                                    const void *Decoder) {
1090   if (RegNo > 29)
1091     return MCDisassembler::Fail;
1092
1093   unsigned Register = DPairSpacedDecoderTable[RegNo];
1094   Inst.addOperand(MCOperand::CreateReg(Register));
1095   return MCDisassembler::Success;
1096 }
1097
1098 static DecodeStatus DecodePredicateOperand(MCInst &Inst, unsigned Val,
1099                                uint64_t Address, const void *Decoder) {
1100   if (Val == 0xF) return MCDisassembler::Fail;
1101   // AL predicate is not allowed on Thumb1 branches.
1102   if (Inst.getOpcode() == ARM::tBcc && Val == 0xE)
1103     return MCDisassembler::Fail;
1104   Inst.addOperand(MCOperand::CreateImm(Val));
1105   if (Val == ARMCC::AL) {
1106     Inst.addOperand(MCOperand::CreateReg(0));
1107   } else
1108     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1109   return MCDisassembler::Success;
1110 }
1111
1112 static DecodeStatus DecodeCCOutOperand(MCInst &Inst, unsigned Val,
1113                                uint64_t Address, const void *Decoder) {
1114   if (Val)
1115     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1116   else
1117     Inst.addOperand(MCOperand::CreateReg(0));
1118   return MCDisassembler::Success;
1119 }
1120
1121 static DecodeStatus DecodeSOImmOperand(MCInst &Inst, unsigned Val,
1122                                uint64_t Address, const void *Decoder) {
1123   uint32_t imm = Val & 0xFF;
1124   uint32_t rot = (Val & 0xF00) >> 7;
1125   uint32_t rot_imm = (imm >> rot) | (imm << ((32-rot) & 0x1F));
1126   Inst.addOperand(MCOperand::CreateImm(rot_imm));
1127   return MCDisassembler::Success;
1128 }
1129
1130 static DecodeStatus DecodeSORegImmOperand(MCInst &Inst, unsigned Val,
1131                                uint64_t Address, const void *Decoder) {
1132   DecodeStatus S = MCDisassembler::Success;
1133
1134   unsigned Rm = fieldFromInstruction(Val, 0, 4);
1135   unsigned type = fieldFromInstruction(Val, 5, 2);
1136   unsigned imm = fieldFromInstruction(Val, 7, 5);
1137
1138   // Register-immediate
1139   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1140     return MCDisassembler::Fail;
1141
1142   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1143   switch (type) {
1144     case 0:
1145       Shift = ARM_AM::lsl;
1146       break;
1147     case 1:
1148       Shift = ARM_AM::lsr;
1149       break;
1150     case 2:
1151       Shift = ARM_AM::asr;
1152       break;
1153     case 3:
1154       Shift = ARM_AM::ror;
1155       break;
1156   }
1157
1158   if (Shift == ARM_AM::ror && imm == 0)
1159     Shift = ARM_AM::rrx;
1160
1161   unsigned Op = Shift | (imm << 3);
1162   Inst.addOperand(MCOperand::CreateImm(Op));
1163
1164   return S;
1165 }
1166
1167 static DecodeStatus DecodeSORegRegOperand(MCInst &Inst, unsigned Val,
1168                                uint64_t Address, const void *Decoder) {
1169   DecodeStatus S = MCDisassembler::Success;
1170
1171   unsigned Rm = fieldFromInstruction(Val, 0, 4);
1172   unsigned type = fieldFromInstruction(Val, 5, 2);
1173   unsigned Rs = fieldFromInstruction(Val, 8, 4);
1174
1175   // Register-register
1176   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1177     return MCDisassembler::Fail;
1178   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rs, Address, Decoder)))
1179     return MCDisassembler::Fail;
1180
1181   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1182   switch (type) {
1183     case 0:
1184       Shift = ARM_AM::lsl;
1185       break;
1186     case 1:
1187       Shift = ARM_AM::lsr;
1188       break;
1189     case 2:
1190       Shift = ARM_AM::asr;
1191       break;
1192     case 3:
1193       Shift = ARM_AM::ror;
1194       break;
1195   }
1196
1197   Inst.addOperand(MCOperand::CreateImm(Shift));
1198
1199   return S;
1200 }
1201
1202 static DecodeStatus DecodeRegListOperand(MCInst &Inst, unsigned Val,
1203                                  uint64_t Address, const void *Decoder) {
1204   DecodeStatus S = MCDisassembler::Success;
1205
1206   bool writebackLoad = false;
1207   unsigned writebackReg = 0;
1208   switch (Inst.getOpcode()) {
1209     default:
1210       break;
1211     case ARM::LDMIA_UPD:
1212     case ARM::LDMDB_UPD:
1213     case ARM::LDMIB_UPD:
1214     case ARM::LDMDA_UPD:
1215     case ARM::t2LDMIA_UPD:
1216     case ARM::t2LDMDB_UPD:
1217       writebackLoad = true;
1218       writebackReg = Inst.getOperand(0).getReg();
1219       break;
1220   }
1221
1222   // Empty register lists are not allowed.
1223   if (CountPopulation_32(Val) == 0) return MCDisassembler::Fail;
1224   for (unsigned i = 0; i < 16; ++i) {
1225     if (Val & (1 << i)) {
1226       if (!Check(S, DecodeGPRRegisterClass(Inst, i, Address, Decoder)))
1227         return MCDisassembler::Fail;
1228       // Writeback not allowed if Rn is in the target list.
1229       if (writebackLoad && writebackReg == Inst.end()[-1].getReg())
1230         Check(S, MCDisassembler::SoftFail);
1231     }
1232   }
1233
1234   return S;
1235 }
1236
1237 static DecodeStatus DecodeSPRRegListOperand(MCInst &Inst, unsigned Val,
1238                                  uint64_t Address, const void *Decoder) {
1239   DecodeStatus S = MCDisassembler::Success;
1240
1241   unsigned Vd = fieldFromInstruction(Val, 8, 5);
1242   unsigned regs = fieldFromInstruction(Val, 0, 8);
1243
1244   if (!Check(S, DecodeSPRRegisterClass(Inst, Vd, Address, Decoder)))
1245     return MCDisassembler::Fail;
1246   for (unsigned i = 0; i < (regs - 1); ++i) {
1247     if (!Check(S, DecodeSPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1248       return MCDisassembler::Fail;
1249   }
1250
1251   return S;
1252 }
1253
1254 static DecodeStatus DecodeDPRRegListOperand(MCInst &Inst, unsigned Val,
1255                                  uint64_t Address, const void *Decoder) {
1256   DecodeStatus S = MCDisassembler::Success;
1257
1258   unsigned Vd = fieldFromInstruction(Val, 8, 5);
1259   unsigned regs = fieldFromInstruction(Val, 0, 8);
1260
1261   regs = regs >> 1;
1262
1263   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
1264       return MCDisassembler::Fail;
1265   for (unsigned i = 0; i < (regs - 1); ++i) {
1266     if (!Check(S, DecodeDPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1267       return MCDisassembler::Fail;
1268   }
1269
1270   return S;
1271 }
1272
1273 static DecodeStatus DecodeBitfieldMaskOperand(MCInst &Inst, unsigned Val,
1274                                       uint64_t Address, const void *Decoder) {
1275   // This operand encodes a mask of contiguous zeros between a specified MSB
1276   // and LSB.  To decode it, we create the mask of all bits MSB-and-lower,
1277   // the mask of all bits LSB-and-lower, and then xor them to create
1278   // the mask of that's all ones on [msb, lsb].  Finally we not it to
1279   // create the final mask.
1280   unsigned msb = fieldFromInstruction(Val, 5, 5);
1281   unsigned lsb = fieldFromInstruction(Val, 0, 5);
1282
1283   DecodeStatus S = MCDisassembler::Success;
1284   if (lsb > msb) Check(S, MCDisassembler::SoftFail);
1285
1286   uint32_t msb_mask = 0xFFFFFFFF;
1287   if (msb != 31) msb_mask = (1U << (msb+1)) - 1;
1288   uint32_t lsb_mask = (1U << lsb) - 1;
1289
1290   Inst.addOperand(MCOperand::CreateImm(~(msb_mask ^ lsb_mask)));
1291   return S;
1292 }
1293
1294 static DecodeStatus DecodeCopMemInstruction(MCInst &Inst, unsigned Insn,
1295                                   uint64_t Address, const void *Decoder) {
1296   DecodeStatus S = MCDisassembler::Success;
1297
1298   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1299   unsigned CRd = fieldFromInstruction(Insn, 12, 4);
1300   unsigned coproc = fieldFromInstruction(Insn, 8, 4);
1301   unsigned imm = fieldFromInstruction(Insn, 0, 8);
1302   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1303   unsigned U = fieldFromInstruction(Insn, 23, 1);
1304
1305   switch (Inst.getOpcode()) {
1306     case ARM::LDC_OFFSET:
1307     case ARM::LDC_PRE:
1308     case ARM::LDC_POST:
1309     case ARM::LDC_OPTION:
1310     case ARM::LDCL_OFFSET:
1311     case ARM::LDCL_PRE:
1312     case ARM::LDCL_POST:
1313     case ARM::LDCL_OPTION:
1314     case ARM::STC_OFFSET:
1315     case ARM::STC_PRE:
1316     case ARM::STC_POST:
1317     case ARM::STC_OPTION:
1318     case ARM::STCL_OFFSET:
1319     case ARM::STCL_PRE:
1320     case ARM::STCL_POST:
1321     case ARM::STCL_OPTION:
1322     case ARM::t2LDC_OFFSET:
1323     case ARM::t2LDC_PRE:
1324     case ARM::t2LDC_POST:
1325     case ARM::t2LDC_OPTION:
1326     case ARM::t2LDCL_OFFSET:
1327     case ARM::t2LDCL_PRE:
1328     case ARM::t2LDCL_POST:
1329     case ARM::t2LDCL_OPTION:
1330     case ARM::t2STC_OFFSET:
1331     case ARM::t2STC_PRE:
1332     case ARM::t2STC_POST:
1333     case ARM::t2STC_OPTION:
1334     case ARM::t2STCL_OFFSET:
1335     case ARM::t2STCL_PRE:
1336     case ARM::t2STCL_POST:
1337     case ARM::t2STCL_OPTION:
1338       if (coproc == 0xA || coproc == 0xB)
1339         return MCDisassembler::Fail;
1340       break;
1341     default:
1342       break;
1343   }
1344
1345   Inst.addOperand(MCOperand::CreateImm(coproc));
1346   Inst.addOperand(MCOperand::CreateImm(CRd));
1347   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1348     return MCDisassembler::Fail;
1349
1350   switch (Inst.getOpcode()) {
1351     case ARM::t2LDC2_OFFSET:
1352     case ARM::t2LDC2L_OFFSET:
1353     case ARM::t2LDC2_PRE:
1354     case ARM::t2LDC2L_PRE:
1355     case ARM::t2STC2_OFFSET:
1356     case ARM::t2STC2L_OFFSET:
1357     case ARM::t2STC2_PRE:
1358     case ARM::t2STC2L_PRE:
1359     case ARM::LDC2_OFFSET:
1360     case ARM::LDC2L_OFFSET:
1361     case ARM::LDC2_PRE:
1362     case ARM::LDC2L_PRE:
1363     case ARM::STC2_OFFSET:
1364     case ARM::STC2L_OFFSET:
1365     case ARM::STC2_PRE:
1366     case ARM::STC2L_PRE:
1367     case ARM::t2LDC_OFFSET:
1368     case ARM::t2LDCL_OFFSET:
1369     case ARM::t2LDC_PRE:
1370     case ARM::t2LDCL_PRE:
1371     case ARM::t2STC_OFFSET:
1372     case ARM::t2STCL_OFFSET:
1373     case ARM::t2STC_PRE:
1374     case ARM::t2STCL_PRE:
1375     case ARM::LDC_OFFSET:
1376     case ARM::LDCL_OFFSET:
1377     case ARM::LDC_PRE:
1378     case ARM::LDCL_PRE:
1379     case ARM::STC_OFFSET:
1380     case ARM::STCL_OFFSET:
1381     case ARM::STC_PRE:
1382     case ARM::STCL_PRE:
1383       imm = ARM_AM::getAM5Opc(U ? ARM_AM::add : ARM_AM::sub, imm);
1384       Inst.addOperand(MCOperand::CreateImm(imm));
1385       break;
1386     case ARM::t2LDC2_POST:
1387     case ARM::t2LDC2L_POST:
1388     case ARM::t2STC2_POST:
1389     case ARM::t2STC2L_POST:
1390     case ARM::LDC2_POST:
1391     case ARM::LDC2L_POST:
1392     case ARM::STC2_POST:
1393     case ARM::STC2L_POST:
1394     case ARM::t2LDC_POST:
1395     case ARM::t2LDCL_POST:
1396     case ARM::t2STC_POST:
1397     case ARM::t2STCL_POST:
1398     case ARM::LDC_POST:
1399     case ARM::LDCL_POST:
1400     case ARM::STC_POST:
1401     case ARM::STCL_POST:
1402       imm |= U << 8;
1403       // fall through.
1404     default:
1405       // The 'option' variant doesn't encode 'U' in the immediate since
1406       // the immediate is unsigned [0,255].
1407       Inst.addOperand(MCOperand::CreateImm(imm));
1408       break;
1409   }
1410
1411   switch (Inst.getOpcode()) {
1412     case ARM::LDC_OFFSET:
1413     case ARM::LDC_PRE:
1414     case ARM::LDC_POST:
1415     case ARM::LDC_OPTION:
1416     case ARM::LDCL_OFFSET:
1417     case ARM::LDCL_PRE:
1418     case ARM::LDCL_POST:
1419     case ARM::LDCL_OPTION:
1420     case ARM::STC_OFFSET:
1421     case ARM::STC_PRE:
1422     case ARM::STC_POST:
1423     case ARM::STC_OPTION:
1424     case ARM::STCL_OFFSET:
1425     case ARM::STCL_PRE:
1426     case ARM::STCL_POST:
1427     case ARM::STCL_OPTION:
1428       if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1429         return MCDisassembler::Fail;
1430       break;
1431     default:
1432       break;
1433   }
1434
1435   return S;
1436 }
1437
1438 static DecodeStatus
1439 DecodeAddrMode2IdxInstruction(MCInst &Inst, unsigned Insn,
1440                               uint64_t Address, const void *Decoder) {
1441   DecodeStatus S = MCDisassembler::Success;
1442
1443   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1444   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
1445   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
1446   unsigned imm = fieldFromInstruction(Insn, 0, 12);
1447   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1448   unsigned reg = fieldFromInstruction(Insn, 25, 1);
1449   unsigned P = fieldFromInstruction(Insn, 24, 1);
1450   unsigned W = fieldFromInstruction(Insn, 21, 1);
1451
1452   // On stores, the writeback operand precedes Rt.
1453   switch (Inst.getOpcode()) {
1454     case ARM::STR_POST_IMM:
1455     case ARM::STR_POST_REG:
1456     case ARM::STRB_POST_IMM:
1457     case ARM::STRB_POST_REG:
1458     case ARM::STRT_POST_REG:
1459     case ARM::STRT_POST_IMM:
1460     case ARM::STRBT_POST_REG:
1461     case ARM::STRBT_POST_IMM:
1462       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1463         return MCDisassembler::Fail;
1464       break;
1465     default:
1466       break;
1467   }
1468
1469   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1470     return MCDisassembler::Fail;
1471
1472   // On loads, the writeback operand comes after Rt.
1473   switch (Inst.getOpcode()) {
1474     case ARM::LDR_POST_IMM:
1475     case ARM::LDR_POST_REG:
1476     case ARM::LDRB_POST_IMM:
1477     case ARM::LDRB_POST_REG:
1478     case ARM::LDRBT_POST_REG:
1479     case ARM::LDRBT_POST_IMM:
1480     case ARM::LDRT_POST_REG:
1481     case ARM::LDRT_POST_IMM:
1482       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1483         return MCDisassembler::Fail;
1484       break;
1485     default:
1486       break;
1487   }
1488
1489   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1490     return MCDisassembler::Fail;
1491
1492   ARM_AM::AddrOpc Op = ARM_AM::add;
1493   if (!fieldFromInstruction(Insn, 23, 1))
1494     Op = ARM_AM::sub;
1495
1496   bool writeback = (P == 0) || (W == 1);
1497   unsigned idx_mode = 0;
1498   if (P && writeback)
1499     idx_mode = ARMII::IndexModePre;
1500   else if (!P && writeback)
1501     idx_mode = ARMII::IndexModePost;
1502
1503   if (writeback && (Rn == 15 || Rn == Rt))
1504     S = MCDisassembler::SoftFail; // UNPREDICTABLE
1505
1506   if (reg) {
1507     if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1508       return MCDisassembler::Fail;
1509     ARM_AM::ShiftOpc Opc = ARM_AM::lsl;
1510     switch( fieldFromInstruction(Insn, 5, 2)) {
1511       case 0:
1512         Opc = ARM_AM::lsl;
1513         break;
1514       case 1:
1515         Opc = ARM_AM::lsr;
1516         break;
1517       case 2:
1518         Opc = ARM_AM::asr;
1519         break;
1520       case 3:
1521         Opc = ARM_AM::ror;
1522         break;
1523       default:
1524         return MCDisassembler::Fail;
1525     }
1526     unsigned amt = fieldFromInstruction(Insn, 7, 5);
1527     unsigned imm = ARM_AM::getAM2Opc(Op, amt, Opc, idx_mode);
1528
1529     Inst.addOperand(MCOperand::CreateImm(imm));
1530   } else {
1531     Inst.addOperand(MCOperand::CreateReg(0));
1532     unsigned tmp = ARM_AM::getAM2Opc(Op, imm, ARM_AM::lsl, idx_mode);
1533     Inst.addOperand(MCOperand::CreateImm(tmp));
1534   }
1535
1536   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1537     return MCDisassembler::Fail;
1538
1539   return S;
1540 }
1541
1542 static DecodeStatus DecodeSORegMemOperand(MCInst &Inst, unsigned Val,
1543                                   uint64_t Address, const void *Decoder) {
1544   DecodeStatus S = MCDisassembler::Success;
1545
1546   unsigned Rn = fieldFromInstruction(Val, 13, 4);
1547   unsigned Rm = fieldFromInstruction(Val,  0, 4);
1548   unsigned type = fieldFromInstruction(Val, 5, 2);
1549   unsigned imm = fieldFromInstruction(Val, 7, 5);
1550   unsigned U = fieldFromInstruction(Val, 12, 1);
1551
1552   ARM_AM::ShiftOpc ShOp = ARM_AM::lsl;
1553   switch (type) {
1554     case 0:
1555       ShOp = ARM_AM::lsl;
1556       break;
1557     case 1:
1558       ShOp = ARM_AM::lsr;
1559       break;
1560     case 2:
1561       ShOp = ARM_AM::asr;
1562       break;
1563     case 3:
1564       ShOp = ARM_AM::ror;
1565       break;
1566   }
1567
1568   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1569     return MCDisassembler::Fail;
1570   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1571     return MCDisassembler::Fail;
1572   unsigned shift;
1573   if (U)
1574     shift = ARM_AM::getAM2Opc(ARM_AM::add, imm, ShOp);
1575   else
1576     shift = ARM_AM::getAM2Opc(ARM_AM::sub, imm, ShOp);
1577   Inst.addOperand(MCOperand::CreateImm(shift));
1578
1579   return S;
1580 }
1581
1582 static DecodeStatus
1583 DecodeAddrMode3Instruction(MCInst &Inst, unsigned Insn,
1584                            uint64_t Address, const void *Decoder) {
1585   DecodeStatus S = MCDisassembler::Success;
1586
1587   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
1588   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1589   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
1590   unsigned type = fieldFromInstruction(Insn, 22, 1);
1591   unsigned imm = fieldFromInstruction(Insn, 8, 4);
1592   unsigned U = ((~fieldFromInstruction(Insn, 23, 1)) & 1) << 8;
1593   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1594   unsigned W = fieldFromInstruction(Insn, 21, 1);
1595   unsigned P = fieldFromInstruction(Insn, 24, 1);
1596   unsigned Rt2 = Rt + 1;
1597
1598   bool writeback = (W == 1) | (P == 0);
1599
1600   // For {LD,ST}RD, Rt must be even, else undefined.
1601   switch (Inst.getOpcode()) {
1602     case ARM::STRD:
1603     case ARM::STRD_PRE:
1604     case ARM::STRD_POST:
1605     case ARM::LDRD:
1606     case ARM::LDRD_PRE:
1607     case ARM::LDRD_POST:
1608       if (Rt & 0x1) S = MCDisassembler::SoftFail;
1609       break;
1610     default:
1611       break;
1612   }
1613   switch (Inst.getOpcode()) {
1614     case ARM::STRD:
1615     case ARM::STRD_PRE:
1616     case ARM::STRD_POST:
1617       if (P == 0 && W == 1)
1618         S = MCDisassembler::SoftFail;
1619
1620       if (writeback && (Rn == 15 || Rn == Rt || Rn == Rt2))
1621         S = MCDisassembler::SoftFail;
1622       if (type && Rm == 15)
1623         S = MCDisassembler::SoftFail;
1624       if (Rt2 == 15)
1625         S = MCDisassembler::SoftFail;
1626       if (!type && fieldFromInstruction(Insn, 8, 4))
1627         S = MCDisassembler::SoftFail;
1628       break;
1629     case ARM::STRH:
1630     case ARM::STRH_PRE:
1631     case ARM::STRH_POST:
1632       if (Rt == 15)
1633         S = MCDisassembler::SoftFail;
1634       if (writeback && (Rn == 15 || Rn == Rt))
1635         S = MCDisassembler::SoftFail;
1636       if (!type && Rm == 15)
1637         S = MCDisassembler::SoftFail;
1638       break;
1639     case ARM::LDRD:
1640     case ARM::LDRD_PRE:
1641     case ARM::LDRD_POST:
1642       if (type && Rn == 15){
1643         if (Rt2 == 15)
1644           S = MCDisassembler::SoftFail;
1645         break;
1646       }
1647       if (P == 0 && W == 1)
1648         S = MCDisassembler::SoftFail;
1649       if (!type && (Rt2 == 15 || Rm == 15 || Rm == Rt || Rm == Rt2))
1650         S = MCDisassembler::SoftFail;
1651       if (!type && writeback && Rn == 15)
1652         S = MCDisassembler::SoftFail;
1653       if (writeback && (Rn == Rt || Rn == Rt2))
1654         S = MCDisassembler::SoftFail;
1655       break;
1656     case ARM::LDRH:
1657     case ARM::LDRH_PRE:
1658     case ARM::LDRH_POST:
1659       if (type && Rn == 15){
1660         if (Rt == 15)
1661           S = MCDisassembler::SoftFail;
1662         break;
1663       }
1664       if (Rt == 15)
1665         S = MCDisassembler::SoftFail;
1666       if (!type && Rm == 15)
1667         S = MCDisassembler::SoftFail;
1668       if (!type && writeback && (Rn == 15 || Rn == Rt))
1669         S = MCDisassembler::SoftFail;
1670       break;
1671     case ARM::LDRSH:
1672     case ARM::LDRSH_PRE:
1673     case ARM::LDRSH_POST:
1674     case ARM::LDRSB:
1675     case ARM::LDRSB_PRE:
1676     case ARM::LDRSB_POST:
1677       if (type && Rn == 15){
1678         if (Rt == 15)
1679           S = MCDisassembler::SoftFail;
1680         break;
1681       }
1682       if (type && (Rt == 15 || (writeback && Rn == Rt)))
1683         S = MCDisassembler::SoftFail;
1684       if (!type && (Rt == 15 || Rm == 15))
1685         S = MCDisassembler::SoftFail;
1686       if (!type && writeback && (Rn == 15 || Rn == Rt))
1687         S = MCDisassembler::SoftFail;
1688       break;
1689     default:
1690       break;
1691   }
1692
1693   if (writeback) { // Writeback
1694     if (P)
1695       U |= ARMII::IndexModePre << 9;
1696     else
1697       U |= ARMII::IndexModePost << 9;
1698
1699     // On stores, the writeback operand precedes Rt.
1700     switch (Inst.getOpcode()) {
1701     case ARM::STRD:
1702     case ARM::STRD_PRE:
1703     case ARM::STRD_POST:
1704     case ARM::STRH:
1705     case ARM::STRH_PRE:
1706     case ARM::STRH_POST:
1707       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1708         return MCDisassembler::Fail;
1709       break;
1710     default:
1711       break;
1712     }
1713   }
1714
1715   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1716     return MCDisassembler::Fail;
1717   switch (Inst.getOpcode()) {
1718     case ARM::STRD:
1719     case ARM::STRD_PRE:
1720     case ARM::STRD_POST:
1721     case ARM::LDRD:
1722     case ARM::LDRD_PRE:
1723     case ARM::LDRD_POST:
1724       if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
1725         return MCDisassembler::Fail;
1726       break;
1727     default:
1728       break;
1729   }
1730
1731   if (writeback) {
1732     // On loads, the writeback operand comes after Rt.
1733     switch (Inst.getOpcode()) {
1734     case ARM::LDRD:
1735     case ARM::LDRD_PRE:
1736     case ARM::LDRD_POST:
1737     case ARM::LDRH:
1738     case ARM::LDRH_PRE:
1739     case ARM::LDRH_POST:
1740     case ARM::LDRSH:
1741     case ARM::LDRSH_PRE:
1742     case ARM::LDRSH_POST:
1743     case ARM::LDRSB:
1744     case ARM::LDRSB_PRE:
1745     case ARM::LDRSB_POST:
1746     case ARM::LDRHTr:
1747     case ARM::LDRSBTr:
1748       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1749         return MCDisassembler::Fail;
1750       break;
1751     default:
1752       break;
1753     }
1754   }
1755
1756   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1757     return MCDisassembler::Fail;
1758
1759   if (type) {
1760     Inst.addOperand(MCOperand::CreateReg(0));
1761     Inst.addOperand(MCOperand::CreateImm(U | (imm << 4) | Rm));
1762   } else {
1763     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1764     return MCDisassembler::Fail;
1765     Inst.addOperand(MCOperand::CreateImm(U));
1766   }
1767
1768   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1769     return MCDisassembler::Fail;
1770
1771   return S;
1772 }
1773
1774 static DecodeStatus DecodeRFEInstruction(MCInst &Inst, unsigned Insn,
1775                                  uint64_t Address, const void *Decoder) {
1776   DecodeStatus S = MCDisassembler::Success;
1777
1778   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1779   unsigned mode = fieldFromInstruction(Insn, 23, 2);
1780
1781   switch (mode) {
1782     case 0:
1783       mode = ARM_AM::da;
1784       break;
1785     case 1:
1786       mode = ARM_AM::ia;
1787       break;
1788     case 2:
1789       mode = ARM_AM::db;
1790       break;
1791     case 3:
1792       mode = ARM_AM::ib;
1793       break;
1794   }
1795
1796   Inst.addOperand(MCOperand::CreateImm(mode));
1797   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1798     return MCDisassembler::Fail;
1799
1800   return S;
1801 }
1802
1803 static DecodeStatus DecodeMemMultipleWritebackInstruction(MCInst &Inst,
1804                                   unsigned Insn,
1805                                   uint64_t Address, const void *Decoder) {
1806   DecodeStatus S = MCDisassembler::Success;
1807
1808   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1809   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1810   unsigned reglist = fieldFromInstruction(Insn, 0, 16);
1811
1812   if (pred == 0xF) {
1813     switch (Inst.getOpcode()) {
1814       case ARM::LDMDA:
1815         Inst.setOpcode(ARM::RFEDA);
1816         break;
1817       case ARM::LDMDA_UPD:
1818         Inst.setOpcode(ARM::RFEDA_UPD);
1819         break;
1820       case ARM::LDMDB:
1821         Inst.setOpcode(ARM::RFEDB);
1822         break;
1823       case ARM::LDMDB_UPD:
1824         Inst.setOpcode(ARM::RFEDB_UPD);
1825         break;
1826       case ARM::LDMIA:
1827         Inst.setOpcode(ARM::RFEIA);
1828         break;
1829       case ARM::LDMIA_UPD:
1830         Inst.setOpcode(ARM::RFEIA_UPD);
1831         break;
1832       case ARM::LDMIB:
1833         Inst.setOpcode(ARM::RFEIB);
1834         break;
1835       case ARM::LDMIB_UPD:
1836         Inst.setOpcode(ARM::RFEIB_UPD);
1837         break;
1838       case ARM::STMDA:
1839         Inst.setOpcode(ARM::SRSDA);
1840         break;
1841       case ARM::STMDA_UPD:
1842         Inst.setOpcode(ARM::SRSDA_UPD);
1843         break;
1844       case ARM::STMDB:
1845         Inst.setOpcode(ARM::SRSDB);
1846         break;
1847       case ARM::STMDB_UPD:
1848         Inst.setOpcode(ARM::SRSDB_UPD);
1849         break;
1850       case ARM::STMIA:
1851         Inst.setOpcode(ARM::SRSIA);
1852         break;
1853       case ARM::STMIA_UPD:
1854         Inst.setOpcode(ARM::SRSIA_UPD);
1855         break;
1856       case ARM::STMIB:
1857         Inst.setOpcode(ARM::SRSIB);
1858         break;
1859       case ARM::STMIB_UPD:
1860         Inst.setOpcode(ARM::SRSIB_UPD);
1861         break;
1862       default:
1863         if (!Check(S, MCDisassembler::Fail)) return MCDisassembler::Fail;
1864     }
1865
1866     // For stores (which become SRS's, the only operand is the mode.
1867     if (fieldFromInstruction(Insn, 20, 1) == 0) {
1868       Inst.addOperand(
1869           MCOperand::CreateImm(fieldFromInstruction(Insn, 0, 4)));
1870       return S;
1871     }
1872
1873     return DecodeRFEInstruction(Inst, Insn, Address, Decoder);
1874   }
1875
1876   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1877     return MCDisassembler::Fail;
1878   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1879     return MCDisassembler::Fail; // Tied
1880   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1881     return MCDisassembler::Fail;
1882   if (!Check(S, DecodeRegListOperand(Inst, reglist, Address, Decoder)))
1883     return MCDisassembler::Fail;
1884
1885   return S;
1886 }
1887
1888 static DecodeStatus DecodeCPSInstruction(MCInst &Inst, unsigned Insn,
1889                                  uint64_t Address, const void *Decoder) {
1890   unsigned imod = fieldFromInstruction(Insn, 18, 2);
1891   unsigned M = fieldFromInstruction(Insn, 17, 1);
1892   unsigned iflags = fieldFromInstruction(Insn, 6, 3);
1893   unsigned mode = fieldFromInstruction(Insn, 0, 5);
1894
1895   DecodeStatus S = MCDisassembler::Success;
1896
1897   // imod == '01' --> UNPREDICTABLE
1898   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1899   // return failure here.  The '01' imod value is unprintable, so there's
1900   // nothing useful we could do even if we returned UNPREDICTABLE.
1901
1902   if (imod == 1) return MCDisassembler::Fail;
1903
1904   if (imod && M) {
1905     Inst.setOpcode(ARM::CPS3p);
1906     Inst.addOperand(MCOperand::CreateImm(imod));
1907     Inst.addOperand(MCOperand::CreateImm(iflags));
1908     Inst.addOperand(MCOperand::CreateImm(mode));
1909   } else if (imod && !M) {
1910     Inst.setOpcode(ARM::CPS2p);
1911     Inst.addOperand(MCOperand::CreateImm(imod));
1912     Inst.addOperand(MCOperand::CreateImm(iflags));
1913     if (mode) S = MCDisassembler::SoftFail;
1914   } else if (!imod && M) {
1915     Inst.setOpcode(ARM::CPS1p);
1916     Inst.addOperand(MCOperand::CreateImm(mode));
1917     if (iflags) S = MCDisassembler::SoftFail;
1918   } else {
1919     // imod == '00' && M == '0' --> UNPREDICTABLE
1920     Inst.setOpcode(ARM::CPS1p);
1921     Inst.addOperand(MCOperand::CreateImm(mode));
1922     S = MCDisassembler::SoftFail;
1923   }
1924
1925   return S;
1926 }
1927
1928 static DecodeStatus DecodeT2CPSInstruction(MCInst &Inst, unsigned Insn,
1929                                  uint64_t Address, const void *Decoder) {
1930   unsigned imod = fieldFromInstruction(Insn, 9, 2);
1931   unsigned M = fieldFromInstruction(Insn, 8, 1);
1932   unsigned iflags = fieldFromInstruction(Insn, 5, 3);
1933   unsigned mode = fieldFromInstruction(Insn, 0, 5);
1934
1935   DecodeStatus S = MCDisassembler::Success;
1936
1937   // imod == '01' --> UNPREDICTABLE
1938   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1939   // return failure here.  The '01' imod value is unprintable, so there's
1940   // nothing useful we could do even if we returned UNPREDICTABLE.
1941
1942   if (imod == 1) return MCDisassembler::Fail;
1943
1944   if (imod && M) {
1945     Inst.setOpcode(ARM::t2CPS3p);
1946     Inst.addOperand(MCOperand::CreateImm(imod));
1947     Inst.addOperand(MCOperand::CreateImm(iflags));
1948     Inst.addOperand(MCOperand::CreateImm(mode));
1949   } else if (imod && !M) {
1950     Inst.setOpcode(ARM::t2CPS2p);
1951     Inst.addOperand(MCOperand::CreateImm(imod));
1952     Inst.addOperand(MCOperand::CreateImm(iflags));
1953     if (mode) S = MCDisassembler::SoftFail;
1954   } else if (!imod && M) {
1955     Inst.setOpcode(ARM::t2CPS1p);
1956     Inst.addOperand(MCOperand::CreateImm(mode));
1957     if (iflags) S = MCDisassembler::SoftFail;
1958   } else {
1959     // imod == '00' && M == '0' --> UNPREDICTABLE
1960     Inst.setOpcode(ARM::t2CPS1p);
1961     Inst.addOperand(MCOperand::CreateImm(mode));
1962     S = MCDisassembler::SoftFail;
1963   }
1964
1965   return S;
1966 }
1967
1968 static DecodeStatus DecodeT2MOVTWInstruction(MCInst &Inst, unsigned Insn,
1969                                  uint64_t Address, const void *Decoder) {
1970   DecodeStatus S = MCDisassembler::Success;
1971
1972   unsigned Rd = fieldFromInstruction(Insn, 8, 4);
1973   unsigned imm = 0;
1974
1975   imm |= (fieldFromInstruction(Insn, 0, 8) << 0);
1976   imm |= (fieldFromInstruction(Insn, 12, 3) << 8);
1977   imm |= (fieldFromInstruction(Insn, 16, 4) << 12);
1978   imm |= (fieldFromInstruction(Insn, 26, 1) << 11);
1979
1980   if (Inst.getOpcode() == ARM::t2MOVTi16)
1981     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1982       return MCDisassembler::Fail;
1983   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1984     return MCDisassembler::Fail;
1985
1986   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
1987     Inst.addOperand(MCOperand::CreateImm(imm));
1988
1989   return S;
1990 }
1991
1992 static DecodeStatus DecodeArmMOVTWInstruction(MCInst &Inst, unsigned Insn,
1993                                  uint64_t Address, const void *Decoder) {
1994   DecodeStatus S = MCDisassembler::Success;
1995
1996   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
1997   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1998   unsigned imm = 0;
1999
2000   imm |= (fieldFromInstruction(Insn, 0, 12) << 0);
2001   imm |= (fieldFromInstruction(Insn, 16, 4) << 12);
2002
2003   if (Inst.getOpcode() == ARM::MOVTi16)
2004     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
2005       return MCDisassembler::Fail;
2006   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
2007     return MCDisassembler::Fail;
2008
2009   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
2010     Inst.addOperand(MCOperand::CreateImm(imm));
2011
2012   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2013     return MCDisassembler::Fail;
2014
2015   return S;
2016 }
2017
2018 static DecodeStatus DecodeSMLAInstruction(MCInst &Inst, unsigned Insn,
2019                                  uint64_t Address, const void *Decoder) {
2020   DecodeStatus S = MCDisassembler::Success;
2021
2022   unsigned Rd = fieldFromInstruction(Insn, 16, 4);
2023   unsigned Rn = fieldFromInstruction(Insn, 0, 4);
2024   unsigned Rm = fieldFromInstruction(Insn, 8, 4);
2025   unsigned Ra = fieldFromInstruction(Insn, 12, 4);
2026   unsigned pred = fieldFromInstruction(Insn, 28, 4);
2027
2028   if (pred == 0xF)
2029     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
2030
2031   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
2032     return MCDisassembler::Fail;
2033   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
2034     return MCDisassembler::Fail;
2035   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
2036     return MCDisassembler::Fail;
2037   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Ra, Address, Decoder)))
2038     return MCDisassembler::Fail;
2039
2040   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2041     return MCDisassembler::Fail;
2042
2043   return S;
2044 }
2045
2046 static DecodeStatus DecodeAddrModeImm12Operand(MCInst &Inst, unsigned Val,
2047                            uint64_t Address, const void *Decoder) {
2048   DecodeStatus S = MCDisassembler::Success;
2049
2050   unsigned add = fieldFromInstruction(Val, 12, 1);
2051   unsigned imm = fieldFromInstruction(Val, 0, 12);
2052   unsigned Rn = fieldFromInstruction(Val, 13, 4);
2053
2054   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2055     return MCDisassembler::Fail;
2056
2057   if (!add) imm *= -1;
2058   if (imm == 0 && !add) imm = INT32_MIN;
2059   Inst.addOperand(MCOperand::CreateImm(imm));
2060   if (Rn == 15)
2061     tryAddingPcLoadReferenceComment(Address, Address + imm + 8, Decoder);
2062
2063   return S;
2064 }
2065
2066 static DecodeStatus DecodeAddrMode5Operand(MCInst &Inst, unsigned Val,
2067                                    uint64_t Address, const void *Decoder) {
2068   DecodeStatus S = MCDisassembler::Success;
2069
2070   unsigned Rn = fieldFromInstruction(Val, 9, 4);
2071   unsigned U = fieldFromInstruction(Val, 8, 1);
2072   unsigned imm = fieldFromInstruction(Val, 0, 8);
2073
2074   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2075     return MCDisassembler::Fail;
2076
2077   if (U)
2078     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::add, imm)));
2079   else
2080     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::sub, imm)));
2081
2082   return S;
2083 }
2084
2085 static DecodeStatus DecodeAddrMode7Operand(MCInst &Inst, unsigned Val,
2086                                    uint64_t Address, const void *Decoder) {
2087   return DecodeGPRRegisterClass(Inst, Val, Address, Decoder);
2088 }
2089
2090 static DecodeStatus
2091 DecodeT2BInstruction(MCInst &Inst, unsigned Insn,
2092                      uint64_t Address, const void *Decoder) {
2093   DecodeStatus S = MCDisassembler::Success;
2094   unsigned imm = (fieldFromInstruction(Insn, 0, 11) << 0) |
2095                  (fieldFromInstruction(Insn, 11, 1) << 18) |
2096                  (fieldFromInstruction(Insn, 13, 1) << 17) |
2097                  (fieldFromInstruction(Insn, 16, 6) << 11) |
2098                  (fieldFromInstruction(Insn, 26, 1) << 19);
2099   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<20>(imm<<1) + 4,
2100                                 true, 4, Inst, Decoder))
2101     Inst.addOperand(MCOperand::CreateImm(SignExtend32<20>(imm << 1)));
2102   return S;
2103 }
2104
2105 static DecodeStatus
2106 DecodeBranchImmInstruction(MCInst &Inst, unsigned Insn,
2107                            uint64_t Address, const void *Decoder) {
2108   DecodeStatus S = MCDisassembler::Success;
2109
2110   unsigned pred = fieldFromInstruction(Insn, 28, 4);
2111   unsigned imm = fieldFromInstruction(Insn, 0, 24) << 2;
2112
2113   if (pred == 0xF) {
2114     Inst.setOpcode(ARM::BLXi);
2115     imm |= fieldFromInstruction(Insn, 24, 1) << 1;
2116     if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8,
2117                                   true, 4, Inst, Decoder))
2118     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
2119     return S;
2120   }
2121
2122   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8,
2123                                 true, 4, Inst, Decoder))
2124     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
2125   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2126     return MCDisassembler::Fail;
2127
2128   return S;
2129 }
2130
2131
2132 static DecodeStatus DecodeAddrMode6Operand(MCInst &Inst, unsigned Val,
2133                                    uint64_t Address, const void *Decoder) {
2134   DecodeStatus S = MCDisassembler::Success;
2135
2136   unsigned Rm = fieldFromInstruction(Val, 0, 4);
2137   unsigned align = fieldFromInstruction(Val, 4, 2);
2138
2139   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2140     return MCDisassembler::Fail;
2141   if (!align)
2142     Inst.addOperand(MCOperand::CreateImm(0));
2143   else
2144     Inst.addOperand(MCOperand::CreateImm(4 << align));
2145
2146   return S;
2147 }
2148
2149 static DecodeStatus DecodeVLDInstruction(MCInst &Inst, unsigned Insn,
2150                                    uint64_t Address, const void *Decoder) {
2151   DecodeStatus S = MCDisassembler::Success;
2152
2153   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2154   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2155   unsigned wb = fieldFromInstruction(Insn, 16, 4);
2156   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2157   Rn |= fieldFromInstruction(Insn, 4, 2) << 4;
2158   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2159
2160   // First output register
2161   switch (Inst.getOpcode()) {
2162   case ARM::VLD1q16: case ARM::VLD1q32: case ARM::VLD1q64: case ARM::VLD1q8:
2163   case ARM::VLD1q16wb_fixed: case ARM::VLD1q16wb_register:
2164   case ARM::VLD1q32wb_fixed: case ARM::VLD1q32wb_register:
2165   case ARM::VLD1q64wb_fixed: case ARM::VLD1q64wb_register:
2166   case ARM::VLD1q8wb_fixed: case ARM::VLD1q8wb_register:
2167   case ARM::VLD2d16: case ARM::VLD2d32: case ARM::VLD2d8:
2168   case ARM::VLD2d16wb_fixed: case ARM::VLD2d16wb_register:
2169   case ARM::VLD2d32wb_fixed: case ARM::VLD2d32wb_register:
2170   case ARM::VLD2d8wb_fixed: case ARM::VLD2d8wb_register:
2171     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2172       return MCDisassembler::Fail;
2173     break;
2174   case ARM::VLD2b16:
2175   case ARM::VLD2b32:
2176   case ARM::VLD2b8:
2177   case ARM::VLD2b16wb_fixed:
2178   case ARM::VLD2b16wb_register:
2179   case ARM::VLD2b32wb_fixed:
2180   case ARM::VLD2b32wb_register:
2181   case ARM::VLD2b8wb_fixed:
2182   case ARM::VLD2b8wb_register:
2183     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2184       return MCDisassembler::Fail;
2185     break;
2186   default:
2187     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2188       return MCDisassembler::Fail;
2189   }
2190
2191   // Second output register
2192   switch (Inst.getOpcode()) {
2193     case ARM::VLD3d8:
2194     case ARM::VLD3d16:
2195     case ARM::VLD3d32:
2196     case ARM::VLD3d8_UPD:
2197     case ARM::VLD3d16_UPD:
2198     case ARM::VLD3d32_UPD:
2199     case ARM::VLD4d8:
2200     case ARM::VLD4d16:
2201     case ARM::VLD4d32:
2202     case ARM::VLD4d8_UPD:
2203     case ARM::VLD4d16_UPD:
2204     case ARM::VLD4d32_UPD:
2205       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2206         return MCDisassembler::Fail;
2207       break;
2208     case ARM::VLD3q8:
2209     case ARM::VLD3q16:
2210     case ARM::VLD3q32:
2211     case ARM::VLD3q8_UPD:
2212     case ARM::VLD3q16_UPD:
2213     case ARM::VLD3q32_UPD:
2214     case ARM::VLD4q8:
2215     case ARM::VLD4q16:
2216     case ARM::VLD4q32:
2217     case ARM::VLD4q8_UPD:
2218     case ARM::VLD4q16_UPD:
2219     case ARM::VLD4q32_UPD:
2220       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2221         return MCDisassembler::Fail;
2222     default:
2223       break;
2224   }
2225
2226   // Third output register
2227   switch(Inst.getOpcode()) {
2228     case ARM::VLD3d8:
2229     case ARM::VLD3d16:
2230     case ARM::VLD3d32:
2231     case ARM::VLD3d8_UPD:
2232     case ARM::VLD3d16_UPD:
2233     case ARM::VLD3d32_UPD:
2234     case ARM::VLD4d8:
2235     case ARM::VLD4d16:
2236     case ARM::VLD4d32:
2237     case ARM::VLD4d8_UPD:
2238     case ARM::VLD4d16_UPD:
2239     case ARM::VLD4d32_UPD:
2240       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2241         return MCDisassembler::Fail;
2242       break;
2243     case ARM::VLD3q8:
2244     case ARM::VLD3q16:
2245     case ARM::VLD3q32:
2246     case ARM::VLD3q8_UPD:
2247     case ARM::VLD3q16_UPD:
2248     case ARM::VLD3q32_UPD:
2249     case ARM::VLD4q8:
2250     case ARM::VLD4q16:
2251     case ARM::VLD4q32:
2252     case ARM::VLD4q8_UPD:
2253     case ARM::VLD4q16_UPD:
2254     case ARM::VLD4q32_UPD:
2255       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2256         return MCDisassembler::Fail;
2257       break;
2258     default:
2259       break;
2260   }
2261
2262   // Fourth output register
2263   switch (Inst.getOpcode()) {
2264     case ARM::VLD4d8:
2265     case ARM::VLD4d16:
2266     case ARM::VLD4d32:
2267     case ARM::VLD4d8_UPD:
2268     case ARM::VLD4d16_UPD:
2269     case ARM::VLD4d32_UPD:
2270       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2271         return MCDisassembler::Fail;
2272       break;
2273     case ARM::VLD4q8:
2274     case ARM::VLD4q16:
2275     case ARM::VLD4q32:
2276     case ARM::VLD4q8_UPD:
2277     case ARM::VLD4q16_UPD:
2278     case ARM::VLD4q32_UPD:
2279       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2280         return MCDisassembler::Fail;
2281       break;
2282     default:
2283       break;
2284   }
2285
2286   // Writeback operand
2287   switch (Inst.getOpcode()) {
2288     case ARM::VLD1d8wb_fixed:
2289     case ARM::VLD1d16wb_fixed:
2290     case ARM::VLD1d32wb_fixed:
2291     case ARM::VLD1d64wb_fixed:
2292     case ARM::VLD1d8wb_register:
2293     case ARM::VLD1d16wb_register:
2294     case ARM::VLD1d32wb_register:
2295     case ARM::VLD1d64wb_register:
2296     case ARM::VLD1q8wb_fixed:
2297     case ARM::VLD1q16wb_fixed:
2298     case ARM::VLD1q32wb_fixed:
2299     case ARM::VLD1q64wb_fixed:
2300     case ARM::VLD1q8wb_register:
2301     case ARM::VLD1q16wb_register:
2302     case ARM::VLD1q32wb_register:
2303     case ARM::VLD1q64wb_register:
2304     case ARM::VLD1d8Twb_fixed:
2305     case ARM::VLD1d8Twb_register:
2306     case ARM::VLD1d16Twb_fixed:
2307     case ARM::VLD1d16Twb_register:
2308     case ARM::VLD1d32Twb_fixed:
2309     case ARM::VLD1d32Twb_register:
2310     case ARM::VLD1d64Twb_fixed:
2311     case ARM::VLD1d64Twb_register:
2312     case ARM::VLD1d8Qwb_fixed:
2313     case ARM::VLD1d8Qwb_register:
2314     case ARM::VLD1d16Qwb_fixed:
2315     case ARM::VLD1d16Qwb_register:
2316     case ARM::VLD1d32Qwb_fixed:
2317     case ARM::VLD1d32Qwb_register:
2318     case ARM::VLD1d64Qwb_fixed:
2319     case ARM::VLD1d64Qwb_register:
2320     case ARM::VLD2d8wb_fixed:
2321     case ARM::VLD2d16wb_fixed:
2322     case ARM::VLD2d32wb_fixed:
2323     case ARM::VLD2q8wb_fixed:
2324     case ARM::VLD2q16wb_fixed:
2325     case ARM::VLD2q32wb_fixed:
2326     case ARM::VLD2d8wb_register:
2327     case ARM::VLD2d16wb_register:
2328     case ARM::VLD2d32wb_register:
2329     case ARM::VLD2q8wb_register:
2330     case ARM::VLD2q16wb_register:
2331     case ARM::VLD2q32wb_register:
2332     case ARM::VLD2b8wb_fixed:
2333     case ARM::VLD2b16wb_fixed:
2334     case ARM::VLD2b32wb_fixed:
2335     case ARM::VLD2b8wb_register:
2336     case ARM::VLD2b16wb_register:
2337     case ARM::VLD2b32wb_register:
2338       Inst.addOperand(MCOperand::CreateImm(0));
2339       break;
2340     case ARM::VLD3d8_UPD:
2341     case ARM::VLD3d16_UPD:
2342     case ARM::VLD3d32_UPD:
2343     case ARM::VLD3q8_UPD:
2344     case ARM::VLD3q16_UPD:
2345     case ARM::VLD3q32_UPD:
2346     case ARM::VLD4d8_UPD:
2347     case ARM::VLD4d16_UPD:
2348     case ARM::VLD4d32_UPD:
2349     case ARM::VLD4q8_UPD:
2350     case ARM::VLD4q16_UPD:
2351     case ARM::VLD4q32_UPD:
2352       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2353         return MCDisassembler::Fail;
2354       break;
2355     default:
2356       break;
2357   }
2358
2359   // AddrMode6 Base (register+alignment)
2360   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2361     return MCDisassembler::Fail;
2362
2363   // AddrMode6 Offset (register)
2364   switch (Inst.getOpcode()) {
2365   default:
2366     // The below have been updated to have explicit am6offset split
2367     // between fixed and register offset. For those instructions not
2368     // yet updated, we need to add an additional reg0 operand for the
2369     // fixed variant.
2370     //
2371     // The fixed offset encodes as Rm == 0xd, so we check for that.
2372     if (Rm == 0xd) {
2373       Inst.addOperand(MCOperand::CreateReg(0));
2374       break;
2375     }
2376     // Fall through to handle the register offset variant.
2377   case ARM::VLD1d8wb_fixed:
2378   case ARM::VLD1d16wb_fixed:
2379   case ARM::VLD1d32wb_fixed:
2380   case ARM::VLD1d64wb_fixed:
2381   case ARM::VLD1d8Twb_fixed:
2382   case ARM::VLD1d16Twb_fixed:
2383   case ARM::VLD1d32Twb_fixed:
2384   case ARM::VLD1d64Twb_fixed:
2385   case ARM::VLD1d8Qwb_fixed:
2386   case ARM::VLD1d16Qwb_fixed:
2387   case ARM::VLD1d32Qwb_fixed:
2388   case ARM::VLD1d64Qwb_fixed:
2389   case ARM::VLD1d8wb_register:
2390   case ARM::VLD1d16wb_register:
2391   case ARM::VLD1d32wb_register:
2392   case ARM::VLD1d64wb_register:
2393   case ARM::VLD1q8wb_fixed:
2394   case ARM::VLD1q16wb_fixed:
2395   case ARM::VLD1q32wb_fixed:
2396   case ARM::VLD1q64wb_fixed:
2397   case ARM::VLD1q8wb_register:
2398   case ARM::VLD1q16wb_register:
2399   case ARM::VLD1q32wb_register:
2400   case ARM::VLD1q64wb_register:
2401     // The fixed offset post-increment encodes Rm == 0xd. The no-writeback
2402     // variant encodes Rm == 0xf. Anything else is a register offset post-
2403     // increment and we need to add the register operand to the instruction.
2404     if (Rm != 0xD && Rm != 0xF &&
2405         !Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2406       return MCDisassembler::Fail;
2407     break;
2408   case ARM::VLD2d8wb_fixed:
2409   case ARM::VLD2d16wb_fixed:
2410   case ARM::VLD2d32wb_fixed:
2411   case ARM::VLD2b8wb_fixed:
2412   case ARM::VLD2b16wb_fixed:
2413   case ARM::VLD2b32wb_fixed:
2414   case ARM::VLD2q8wb_fixed:
2415   case ARM::VLD2q16wb_fixed:
2416   case ARM::VLD2q32wb_fixed:
2417     break;
2418   }
2419
2420   return S;
2421 }
2422
2423 static DecodeStatus DecodeVSTInstruction(MCInst &Inst, unsigned Insn,
2424                                  uint64_t Address, const void *Decoder) {
2425   DecodeStatus S = MCDisassembler::Success;
2426
2427   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2428   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2429   unsigned wb = fieldFromInstruction(Insn, 16, 4);
2430   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2431   Rn |= fieldFromInstruction(Insn, 4, 2) << 4;
2432   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2433
2434   // Writeback Operand
2435   switch (Inst.getOpcode()) {
2436     case ARM::VST1d8wb_fixed:
2437     case ARM::VST1d16wb_fixed:
2438     case ARM::VST1d32wb_fixed:
2439     case ARM::VST1d64wb_fixed:
2440     case ARM::VST1d8wb_register:
2441     case ARM::VST1d16wb_register:
2442     case ARM::VST1d32wb_register:
2443     case ARM::VST1d64wb_register:
2444     case ARM::VST1q8wb_fixed:
2445     case ARM::VST1q16wb_fixed:
2446     case ARM::VST1q32wb_fixed:
2447     case ARM::VST1q64wb_fixed:
2448     case ARM::VST1q8wb_register:
2449     case ARM::VST1q16wb_register:
2450     case ARM::VST1q32wb_register:
2451     case ARM::VST1q64wb_register:
2452     case ARM::VST1d8Twb_fixed:
2453     case ARM::VST1d16Twb_fixed:
2454     case ARM::VST1d32Twb_fixed:
2455     case ARM::VST1d64Twb_fixed:
2456     case ARM::VST1d8Twb_register:
2457     case ARM::VST1d16Twb_register:
2458     case ARM::VST1d32Twb_register:
2459     case ARM::VST1d64Twb_register:
2460     case ARM::VST1d8Qwb_fixed:
2461     case ARM::VST1d16Qwb_fixed:
2462     case ARM::VST1d32Qwb_fixed:
2463     case ARM::VST1d64Qwb_fixed:
2464     case ARM::VST1d8Qwb_register:
2465     case ARM::VST1d16Qwb_register:
2466     case ARM::VST1d32Qwb_register:
2467     case ARM::VST1d64Qwb_register:
2468     case ARM::VST2d8wb_fixed:
2469     case ARM::VST2d16wb_fixed:
2470     case ARM::VST2d32wb_fixed:
2471     case ARM::VST2d8wb_register:
2472     case ARM::VST2d16wb_register:
2473     case ARM::VST2d32wb_register:
2474     case ARM::VST2q8wb_fixed:
2475     case ARM::VST2q16wb_fixed:
2476     case ARM::VST2q32wb_fixed:
2477     case ARM::VST2q8wb_register:
2478     case ARM::VST2q16wb_register:
2479     case ARM::VST2q32wb_register:
2480     case ARM::VST2b8wb_fixed:
2481     case ARM::VST2b16wb_fixed:
2482     case ARM::VST2b32wb_fixed:
2483     case ARM::VST2b8wb_register:
2484     case ARM::VST2b16wb_register:
2485     case ARM::VST2b32wb_register:
2486       if (Rm == 0xF)
2487         return MCDisassembler::Fail;
2488       Inst.addOperand(MCOperand::CreateImm(0));
2489       break;
2490     case ARM::VST3d8_UPD:
2491     case ARM::VST3d16_UPD:
2492     case ARM::VST3d32_UPD:
2493     case ARM::VST3q8_UPD:
2494     case ARM::VST3q16_UPD:
2495     case ARM::VST3q32_UPD:
2496     case ARM::VST4d8_UPD:
2497     case ARM::VST4d16_UPD:
2498     case ARM::VST4d32_UPD:
2499     case ARM::VST4q8_UPD:
2500     case ARM::VST4q16_UPD:
2501     case ARM::VST4q32_UPD:
2502       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2503         return MCDisassembler::Fail;
2504       break;
2505     default:
2506       break;
2507   }
2508
2509   // AddrMode6 Base (register+alignment)
2510   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2511     return MCDisassembler::Fail;
2512
2513   // AddrMode6 Offset (register)
2514   switch (Inst.getOpcode()) {
2515     default:
2516       if (Rm == 0xD)
2517         Inst.addOperand(MCOperand::CreateReg(0));
2518       else if (Rm != 0xF) {
2519         if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2520           return MCDisassembler::Fail;
2521       }
2522       break;
2523     case ARM::VST1d8wb_fixed:
2524     case ARM::VST1d16wb_fixed:
2525     case ARM::VST1d32wb_fixed:
2526     case ARM::VST1d64wb_fixed:
2527     case ARM::VST1q8wb_fixed:
2528     case ARM::VST1q16wb_fixed:
2529     case ARM::VST1q32wb_fixed:
2530     case ARM::VST1q64wb_fixed:
2531     case ARM::VST1d8Twb_fixed:
2532     case ARM::VST1d16Twb_fixed:
2533     case ARM::VST1d32Twb_fixed:
2534     case ARM::VST1d64Twb_fixed:
2535     case ARM::VST1d8Qwb_fixed:
2536     case ARM::VST1d16Qwb_fixed:
2537     case ARM::VST1d32Qwb_fixed:
2538     case ARM::VST1d64Qwb_fixed:
2539     case ARM::VST2d8wb_fixed:
2540     case ARM::VST2d16wb_fixed:
2541     case ARM::VST2d32wb_fixed:
2542     case ARM::VST2q8wb_fixed:
2543     case ARM::VST2q16wb_fixed:
2544     case ARM::VST2q32wb_fixed:
2545     case ARM::VST2b8wb_fixed:
2546     case ARM::VST2b16wb_fixed:
2547     case ARM::VST2b32wb_fixed:
2548       break;
2549   }
2550
2551
2552   // First input register
2553   switch (Inst.getOpcode()) {
2554   case ARM::VST1q16:
2555   case ARM::VST1q32:
2556   case ARM::VST1q64:
2557   case ARM::VST1q8:
2558   case ARM::VST1q16wb_fixed:
2559   case ARM::VST1q16wb_register:
2560   case ARM::VST1q32wb_fixed:
2561   case ARM::VST1q32wb_register:
2562   case ARM::VST1q64wb_fixed:
2563   case ARM::VST1q64wb_register:
2564   case ARM::VST1q8wb_fixed:
2565   case ARM::VST1q8wb_register:
2566   case ARM::VST2d16:
2567   case ARM::VST2d32:
2568   case ARM::VST2d8:
2569   case ARM::VST2d16wb_fixed:
2570   case ARM::VST2d16wb_register:
2571   case ARM::VST2d32wb_fixed:
2572   case ARM::VST2d32wb_register:
2573   case ARM::VST2d8wb_fixed:
2574   case ARM::VST2d8wb_register:
2575     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2576       return MCDisassembler::Fail;
2577     break;
2578   case ARM::VST2b16:
2579   case ARM::VST2b32:
2580   case ARM::VST2b8:
2581   case ARM::VST2b16wb_fixed:
2582   case ARM::VST2b16wb_register:
2583   case ARM::VST2b32wb_fixed:
2584   case ARM::VST2b32wb_register:
2585   case ARM::VST2b8wb_fixed:
2586   case ARM::VST2b8wb_register:
2587     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2588       return MCDisassembler::Fail;
2589     break;
2590   default:
2591     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2592       return MCDisassembler::Fail;
2593   }
2594
2595   // Second input register
2596   switch (Inst.getOpcode()) {
2597     case ARM::VST3d8:
2598     case ARM::VST3d16:
2599     case ARM::VST3d32:
2600     case ARM::VST3d8_UPD:
2601     case ARM::VST3d16_UPD:
2602     case ARM::VST3d32_UPD:
2603     case ARM::VST4d8:
2604     case ARM::VST4d16:
2605     case ARM::VST4d32:
2606     case ARM::VST4d8_UPD:
2607     case ARM::VST4d16_UPD:
2608     case ARM::VST4d32_UPD:
2609       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2610         return MCDisassembler::Fail;
2611       break;
2612     case ARM::VST3q8:
2613     case ARM::VST3q16:
2614     case ARM::VST3q32:
2615     case ARM::VST3q8_UPD:
2616     case ARM::VST3q16_UPD:
2617     case ARM::VST3q32_UPD:
2618     case ARM::VST4q8:
2619     case ARM::VST4q16:
2620     case ARM::VST4q32:
2621     case ARM::VST4q8_UPD:
2622     case ARM::VST4q16_UPD:
2623     case ARM::VST4q32_UPD:
2624       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2625         return MCDisassembler::Fail;
2626       break;
2627     default:
2628       break;
2629   }
2630
2631   // Third input register
2632   switch (Inst.getOpcode()) {
2633     case ARM::VST3d8:
2634     case ARM::VST3d16:
2635     case ARM::VST3d32:
2636     case ARM::VST3d8_UPD:
2637     case ARM::VST3d16_UPD:
2638     case ARM::VST3d32_UPD:
2639     case ARM::VST4d8:
2640     case ARM::VST4d16:
2641     case ARM::VST4d32:
2642     case ARM::VST4d8_UPD:
2643     case ARM::VST4d16_UPD:
2644     case ARM::VST4d32_UPD:
2645       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2646         return MCDisassembler::Fail;
2647       break;
2648     case ARM::VST3q8:
2649     case ARM::VST3q16:
2650     case ARM::VST3q32:
2651     case ARM::VST3q8_UPD:
2652     case ARM::VST3q16_UPD:
2653     case ARM::VST3q32_UPD:
2654     case ARM::VST4q8:
2655     case ARM::VST4q16:
2656     case ARM::VST4q32:
2657     case ARM::VST4q8_UPD:
2658     case ARM::VST4q16_UPD:
2659     case ARM::VST4q32_UPD:
2660       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2661         return MCDisassembler::Fail;
2662       break;
2663     default:
2664       break;
2665   }
2666
2667   // Fourth input register
2668   switch (Inst.getOpcode()) {
2669     case ARM::VST4d8:
2670     case ARM::VST4d16:
2671     case ARM::VST4d32:
2672     case ARM::VST4d8_UPD:
2673     case ARM::VST4d16_UPD:
2674     case ARM::VST4d32_UPD:
2675       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2676         return MCDisassembler::Fail;
2677       break;
2678     case ARM::VST4q8:
2679     case ARM::VST4q16:
2680     case ARM::VST4q32:
2681     case ARM::VST4q8_UPD:
2682     case ARM::VST4q16_UPD:
2683     case ARM::VST4q32_UPD:
2684       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2685         return MCDisassembler::Fail;
2686       break;
2687     default:
2688       break;
2689   }
2690
2691   return S;
2692 }
2693
2694 static DecodeStatus DecodeVLD1DupInstruction(MCInst &Inst, unsigned Insn,
2695                                     uint64_t Address, const void *Decoder) {
2696   DecodeStatus S = MCDisassembler::Success;
2697
2698   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2699   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2700   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2701   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2702   unsigned align = fieldFromInstruction(Insn, 4, 1);
2703   unsigned size = fieldFromInstruction(Insn, 6, 2);
2704
2705   align *= (1 << size);
2706
2707   switch (Inst.getOpcode()) {
2708   case ARM::VLD1DUPq16: case ARM::VLD1DUPq32: case ARM::VLD1DUPq8:
2709   case ARM::VLD1DUPq16wb_fixed: case ARM::VLD1DUPq16wb_register:
2710   case ARM::VLD1DUPq32wb_fixed: case ARM::VLD1DUPq32wb_register:
2711   case ARM::VLD1DUPq8wb_fixed: case ARM::VLD1DUPq8wb_register:
2712     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2713       return MCDisassembler::Fail;
2714     break;
2715   default:
2716     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2717       return MCDisassembler::Fail;
2718     break;
2719   }
2720   if (Rm != 0xF) {
2721     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2722       return MCDisassembler::Fail;
2723   }
2724
2725   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2726     return MCDisassembler::Fail;
2727   Inst.addOperand(MCOperand::CreateImm(align));
2728
2729   // The fixed offset post-increment encodes Rm == 0xd. The no-writeback
2730   // variant encodes Rm == 0xf. Anything else is a register offset post-
2731   // increment and we need to add the register operand to the instruction.
2732   if (Rm != 0xD && Rm != 0xF &&
2733       !Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2734     return MCDisassembler::Fail;
2735
2736   return S;
2737 }
2738
2739 static DecodeStatus DecodeVLD2DupInstruction(MCInst &Inst, unsigned Insn,
2740                                     uint64_t Address, const void *Decoder) {
2741   DecodeStatus S = MCDisassembler::Success;
2742
2743   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2744   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2745   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2746   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2747   unsigned align = fieldFromInstruction(Insn, 4, 1);
2748   unsigned size = 1 << fieldFromInstruction(Insn, 6, 2);
2749   align *= 2*size;
2750
2751   switch (Inst.getOpcode()) {
2752   case ARM::VLD2DUPd16: case ARM::VLD2DUPd32: case ARM::VLD2DUPd8:
2753   case ARM::VLD2DUPd16wb_fixed: case ARM::VLD2DUPd16wb_register:
2754   case ARM::VLD2DUPd32wb_fixed: case ARM::VLD2DUPd32wb_register:
2755   case ARM::VLD2DUPd8wb_fixed: case ARM::VLD2DUPd8wb_register:
2756     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2757       return MCDisassembler::Fail;
2758     break;
2759   case ARM::VLD2DUPd16x2: case ARM::VLD2DUPd32x2: case ARM::VLD2DUPd8x2:
2760   case ARM::VLD2DUPd16x2wb_fixed: case ARM::VLD2DUPd16x2wb_register:
2761   case ARM::VLD2DUPd32x2wb_fixed: case ARM::VLD2DUPd32x2wb_register:
2762   case ARM::VLD2DUPd8x2wb_fixed: case ARM::VLD2DUPd8x2wb_register:
2763     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2764       return MCDisassembler::Fail;
2765     break;
2766   default:
2767     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2768       return MCDisassembler::Fail;
2769     break;
2770   }
2771
2772   if (Rm != 0xF)
2773     Inst.addOperand(MCOperand::CreateImm(0));
2774
2775   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2776     return MCDisassembler::Fail;
2777   Inst.addOperand(MCOperand::CreateImm(align));
2778
2779   if (Rm != 0xD && Rm != 0xF) {
2780     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2781       return MCDisassembler::Fail;
2782   }
2783
2784   return S;
2785 }
2786
2787 static DecodeStatus DecodeVLD3DupInstruction(MCInst &Inst, unsigned Insn,
2788                                     uint64_t Address, const void *Decoder) {
2789   DecodeStatus S = MCDisassembler::Success;
2790
2791   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2792   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2793   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2794   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2795   unsigned inc = fieldFromInstruction(Insn, 5, 1) + 1;
2796
2797   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2798     return MCDisassembler::Fail;
2799   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2800     return MCDisassembler::Fail;
2801   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2802     return MCDisassembler::Fail;
2803   if (Rm != 0xF) {
2804     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2805       return MCDisassembler::Fail;
2806   }
2807
2808   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2809     return MCDisassembler::Fail;
2810   Inst.addOperand(MCOperand::CreateImm(0));
2811
2812   if (Rm == 0xD)
2813     Inst.addOperand(MCOperand::CreateReg(0));
2814   else if (Rm != 0xF) {
2815     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2816       return MCDisassembler::Fail;
2817   }
2818
2819   return S;
2820 }
2821
2822 static DecodeStatus DecodeVLD4DupInstruction(MCInst &Inst, unsigned Insn,
2823                                     uint64_t Address, const void *Decoder) {
2824   DecodeStatus S = MCDisassembler::Success;
2825
2826   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2827   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2828   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2829   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2830   unsigned size = fieldFromInstruction(Insn, 6, 2);
2831   unsigned inc = fieldFromInstruction(Insn, 5, 1) + 1;
2832   unsigned align = fieldFromInstruction(Insn, 4, 1);
2833
2834   if (size == 0x3) {
2835     size = 4;
2836     align = 16;
2837   } else {
2838     if (size == 2) {
2839       size = 1 << size;
2840       align *= 8;
2841     } else {
2842       size = 1 << size;
2843       align *= 4*size;
2844     }
2845   }
2846
2847   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2848     return MCDisassembler::Fail;
2849   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2850     return MCDisassembler::Fail;
2851   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2852     return MCDisassembler::Fail;
2853   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3*inc)%32, Address, Decoder)))
2854     return MCDisassembler::Fail;
2855   if (Rm != 0xF) {
2856     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2857       return MCDisassembler::Fail;
2858   }
2859
2860   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2861     return MCDisassembler::Fail;
2862   Inst.addOperand(MCOperand::CreateImm(align));
2863
2864   if (Rm == 0xD)
2865     Inst.addOperand(MCOperand::CreateReg(0));
2866   else if (Rm != 0xF) {
2867     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2868       return MCDisassembler::Fail;
2869   }
2870
2871   return S;
2872 }
2873
2874 static DecodeStatus
2875 DecodeNEONModImmInstruction(MCInst &Inst, unsigned Insn,
2876                             uint64_t Address, const void *Decoder) {
2877   DecodeStatus S = MCDisassembler::Success;
2878
2879   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2880   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2881   unsigned imm = fieldFromInstruction(Insn, 0, 4);
2882   imm |= fieldFromInstruction(Insn, 16, 3) << 4;
2883   imm |= fieldFromInstruction(Insn, 24, 1) << 7;
2884   imm |= fieldFromInstruction(Insn, 8, 4) << 8;
2885   imm |= fieldFromInstruction(Insn, 5, 1) << 12;
2886   unsigned Q = fieldFromInstruction(Insn, 6, 1);
2887
2888   if (Q) {
2889     if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2890     return MCDisassembler::Fail;
2891   } else {
2892     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2893     return MCDisassembler::Fail;
2894   }
2895
2896   Inst.addOperand(MCOperand::CreateImm(imm));
2897
2898   switch (Inst.getOpcode()) {
2899     case ARM::VORRiv4i16:
2900     case ARM::VORRiv2i32:
2901     case ARM::VBICiv4i16:
2902     case ARM::VBICiv2i32:
2903       if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2904         return MCDisassembler::Fail;
2905       break;
2906     case ARM::VORRiv8i16:
2907     case ARM::VORRiv4i32:
2908     case ARM::VBICiv8i16:
2909     case ARM::VBICiv4i32:
2910       if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2911         return MCDisassembler::Fail;
2912       break;
2913     default:
2914       break;
2915   }
2916
2917   return S;
2918 }
2919
2920 static DecodeStatus DecodeVSHLMaxInstruction(MCInst &Inst, unsigned Insn,
2921                                         uint64_t Address, const void *Decoder) {
2922   DecodeStatus S = MCDisassembler::Success;
2923
2924   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2925   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2926   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2927   Rm |= fieldFromInstruction(Insn, 5, 1) << 4;
2928   unsigned size = fieldFromInstruction(Insn, 18, 2);
2929
2930   if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2931     return MCDisassembler::Fail;
2932   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
2933     return MCDisassembler::Fail;
2934   Inst.addOperand(MCOperand::CreateImm(8 << size));
2935
2936   return S;
2937 }
2938
2939 static DecodeStatus DecodeShiftRight8Imm(MCInst &Inst, unsigned Val,
2940                                uint64_t Address, const void *Decoder) {
2941   Inst.addOperand(MCOperand::CreateImm(8 - Val));
2942   return MCDisassembler::Success;
2943 }
2944
2945 static DecodeStatus DecodeShiftRight16Imm(MCInst &Inst, unsigned Val,
2946                                uint64_t Address, const void *Decoder) {
2947   Inst.addOperand(MCOperand::CreateImm(16 - Val));
2948   return MCDisassembler::Success;
2949 }
2950
2951 static DecodeStatus DecodeShiftRight32Imm(MCInst &Inst, unsigned Val,
2952                                uint64_t Address, const void *Decoder) {
2953   Inst.addOperand(MCOperand::CreateImm(32 - Val));
2954   return MCDisassembler::Success;
2955 }
2956
2957 static DecodeStatus DecodeShiftRight64Imm(MCInst &Inst, unsigned Val,
2958                                uint64_t Address, const void *Decoder) {
2959   Inst.addOperand(MCOperand::CreateImm(64 - Val));
2960   return MCDisassembler::Success;
2961 }
2962
2963 static DecodeStatus DecodeTBLInstruction(MCInst &Inst, unsigned Insn,
2964                                uint64_t Address, const void *Decoder) {
2965   DecodeStatus S = MCDisassembler::Success;
2966
2967   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2968   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2969   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2970   Rn |= fieldFromInstruction(Insn, 7, 1) << 4;
2971   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2972   Rm |= fieldFromInstruction(Insn, 5, 1) << 4;
2973   unsigned op = fieldFromInstruction(Insn, 6, 1);
2974
2975   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2976     return MCDisassembler::Fail;
2977   if (op) {
2978     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2979     return MCDisassembler::Fail; // Writeback
2980   }
2981
2982   switch (Inst.getOpcode()) {
2983   case ARM::VTBL2:
2984   case ARM::VTBX2:
2985     if (!Check(S, DecodeDPairRegisterClass(Inst, Rn, Address, Decoder)))
2986       return MCDisassembler::Fail;
2987     break;
2988   default:
2989     if (!Check(S, DecodeDPRRegisterClass(Inst, Rn, Address, Decoder)))
2990       return MCDisassembler::Fail;
2991   }
2992
2993   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
2994     return MCDisassembler::Fail;
2995
2996   return S;
2997 }
2998
2999 static DecodeStatus DecodeThumbAddSpecialReg(MCInst &Inst, uint16_t Insn,
3000                                      uint64_t Address, const void *Decoder) {
3001   DecodeStatus S = MCDisassembler::Success;
3002
3003   unsigned dst = fieldFromInstruction(Insn, 8, 3);
3004   unsigned imm = fieldFromInstruction(Insn, 0, 8);
3005
3006   if (!Check(S, DecodetGPRRegisterClass(Inst, dst, Address, Decoder)))
3007     return MCDisassembler::Fail;
3008
3009   switch(Inst.getOpcode()) {
3010     default:
3011       return MCDisassembler::Fail;
3012     case ARM::tADR:
3013       break; // tADR does not explicitly represent the PC as an operand.
3014     case ARM::tADDrSPi:
3015       Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3016       break;
3017   }
3018
3019   Inst.addOperand(MCOperand::CreateImm(imm));
3020   return S;
3021 }
3022
3023 static DecodeStatus DecodeThumbBROperand(MCInst &Inst, unsigned Val,
3024                                  uint64_t Address, const void *Decoder) {
3025   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<12>(Val<<1) + 4,
3026                                 true, 2, Inst, Decoder))
3027     Inst.addOperand(MCOperand::CreateImm(SignExtend32<12>(Val << 1)));
3028   return MCDisassembler::Success;
3029 }
3030
3031 static DecodeStatus DecodeT2BROperand(MCInst &Inst, unsigned Val,
3032                                  uint64_t Address, const void *Decoder) {
3033   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<21>(Val) + 4,
3034                                 true, 4, Inst, Decoder))
3035     Inst.addOperand(MCOperand::CreateImm(SignExtend32<21>(Val)));
3036   return MCDisassembler::Success;
3037 }
3038
3039 static DecodeStatus DecodeThumbCmpBROperand(MCInst &Inst, unsigned Val,
3040                                  uint64_t Address, const void *Decoder) {
3041   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<7>(Val<<1) + 4,
3042                                 true, 2, Inst, Decoder))
3043     Inst.addOperand(MCOperand::CreateImm(SignExtend32<7>(Val << 1)));
3044   return MCDisassembler::Success;
3045 }
3046
3047 static DecodeStatus DecodeThumbAddrModeRR(MCInst &Inst, unsigned Val,
3048                                  uint64_t Address, const void *Decoder) {
3049   DecodeStatus S = MCDisassembler::Success;
3050
3051   unsigned Rn = fieldFromInstruction(Val, 0, 3);
3052   unsigned Rm = fieldFromInstruction(Val, 3, 3);
3053
3054   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
3055     return MCDisassembler::Fail;
3056   if (!Check(S, DecodetGPRRegisterClass(Inst, Rm, Address, Decoder)))
3057     return MCDisassembler::Fail;
3058
3059   return S;
3060 }
3061
3062 static DecodeStatus DecodeThumbAddrModeIS(MCInst &Inst, unsigned Val,
3063                                   uint64_t Address, const void *Decoder) {
3064   DecodeStatus S = MCDisassembler::Success;
3065
3066   unsigned Rn = fieldFromInstruction(Val, 0, 3);
3067   unsigned imm = fieldFromInstruction(Val, 3, 5);
3068
3069   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
3070     return MCDisassembler::Fail;
3071   Inst.addOperand(MCOperand::CreateImm(imm));
3072
3073   return S;
3074 }
3075
3076 static DecodeStatus DecodeThumbAddrModePC(MCInst &Inst, unsigned Val,
3077                                   uint64_t Address, const void *Decoder) {
3078   unsigned imm = Val << 2;
3079
3080   Inst.addOperand(MCOperand::CreateImm(imm));
3081   tryAddingPcLoadReferenceComment(Address, (Address & ~2u) + imm + 4, Decoder);
3082
3083   return MCDisassembler::Success;
3084 }
3085
3086 static DecodeStatus DecodeThumbAddrModeSP(MCInst &Inst, unsigned Val,
3087                                   uint64_t Address, const void *Decoder) {
3088   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3089   Inst.addOperand(MCOperand::CreateImm(Val));
3090
3091   return MCDisassembler::Success;
3092 }
3093
3094 static DecodeStatus DecodeT2AddrModeSOReg(MCInst &Inst, unsigned Val,
3095                                   uint64_t Address, const void *Decoder) {
3096   DecodeStatus S = MCDisassembler::Success;
3097
3098   unsigned Rn = fieldFromInstruction(Val, 6, 4);
3099   unsigned Rm = fieldFromInstruction(Val, 2, 4);
3100   unsigned imm = fieldFromInstruction(Val, 0, 2);
3101
3102   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3103     return MCDisassembler::Fail;
3104   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3105     return MCDisassembler::Fail;
3106   Inst.addOperand(MCOperand::CreateImm(imm));
3107
3108   return S;
3109 }
3110
3111 static DecodeStatus DecodeT2LoadShift(MCInst &Inst, unsigned Insn,
3112                               uint64_t Address, const void *Decoder) {
3113   DecodeStatus S = MCDisassembler::Success;
3114
3115   switch (Inst.getOpcode()) {
3116     case ARM::t2PLDs:
3117     case ARM::t2PLDWs:
3118     case ARM::t2PLIs:
3119       break;
3120     default: {
3121       unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3122       if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
3123     return MCDisassembler::Fail;
3124     }
3125   }
3126
3127   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3128   if (Rn == 0xF) {
3129     switch (Inst.getOpcode()) {
3130       case ARM::t2LDRBs:
3131         Inst.setOpcode(ARM::t2LDRBpci);
3132         break;
3133       case ARM::t2LDRHs:
3134         Inst.setOpcode(ARM::t2LDRHpci);
3135         break;
3136       case ARM::t2LDRSHs:
3137         Inst.setOpcode(ARM::t2LDRSHpci);
3138         break;
3139       case ARM::t2LDRSBs:
3140         Inst.setOpcode(ARM::t2LDRSBpci);
3141         break;
3142       case ARM::t2PLDs:
3143         Inst.setOpcode(ARM::t2PLDi12);
3144         Inst.addOperand(MCOperand::CreateReg(ARM::PC));
3145         break;
3146       default:
3147         return MCDisassembler::Fail;
3148     }
3149
3150     int imm = fieldFromInstruction(Insn, 0, 12);
3151     if (!fieldFromInstruction(Insn, 23, 1)) imm *= -1;
3152     Inst.addOperand(MCOperand::CreateImm(imm));
3153
3154     return S;
3155   }
3156
3157   unsigned addrmode = fieldFromInstruction(Insn, 4, 2);
3158   addrmode |= fieldFromInstruction(Insn, 0, 4) << 2;
3159   addrmode |= fieldFromInstruction(Insn, 16, 4) << 6;
3160   if (!Check(S, DecodeT2AddrModeSOReg(Inst, addrmode, Address, Decoder)))
3161     return MCDisassembler::Fail;
3162
3163   return S;
3164 }
3165
3166 static DecodeStatus DecodeT2Imm8S4(MCInst &Inst, unsigned Val,
3167                            uint64_t Address, const void *Decoder) {
3168   if (Val == 0)
3169     Inst.addOperand(MCOperand::CreateImm(INT32_MIN));
3170   else {
3171     int imm = Val & 0xFF;
3172
3173     if (!(Val & 0x100)) imm *= -1;
3174     Inst.addOperand(MCOperand::CreateImm(imm << 2));
3175   }
3176
3177   return MCDisassembler::Success;
3178 }
3179
3180 static DecodeStatus DecodeT2AddrModeImm8s4(MCInst &Inst, unsigned Val,
3181                                    uint64_t Address, const void *Decoder) {
3182   DecodeStatus S = MCDisassembler::Success;
3183
3184   unsigned Rn = fieldFromInstruction(Val, 9, 4);
3185   unsigned imm = fieldFromInstruction(Val, 0, 9);
3186
3187   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3188     return MCDisassembler::Fail;
3189   if (!Check(S, DecodeT2Imm8S4(Inst, imm, Address, Decoder)))
3190     return MCDisassembler::Fail;
3191
3192   return S;
3193 }
3194
3195 static DecodeStatus DecodeT2AddrModeImm0_1020s4(MCInst &Inst,unsigned Val,
3196                                    uint64_t Address, const void *Decoder) {
3197   DecodeStatus S = MCDisassembler::Success;
3198
3199   unsigned Rn = fieldFromInstruction(Val, 8, 4);
3200   unsigned imm = fieldFromInstruction(Val, 0, 8);
3201
3202   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
3203     return MCDisassembler::Fail;
3204
3205   Inst.addOperand(MCOperand::CreateImm(imm));
3206
3207   return S;
3208 }
3209
3210 static DecodeStatus DecodeT2Imm8(MCInst &Inst, unsigned Val,
3211                          uint64_t Address, const void *Decoder) {
3212   int imm = Val & 0xFF;
3213   if (Val == 0)
3214     imm = INT32_MIN;
3215   else if (!(Val & 0x100))
3216     imm *= -1;
3217   Inst.addOperand(MCOperand::CreateImm(imm));
3218
3219   return MCDisassembler::Success;
3220 }
3221
3222
3223 static DecodeStatus DecodeT2AddrModeImm8(MCInst &Inst, unsigned Val,
3224                                  uint64_t Address, const void *Decoder) {
3225   DecodeStatus S = MCDisassembler::Success;
3226
3227   unsigned Rn = fieldFromInstruction(Val, 9, 4);
3228   unsigned imm = fieldFromInstruction(Val, 0, 9);
3229
3230   // Some instructions always use an additive offset.
3231   switch (Inst.getOpcode()) {
3232     case ARM::t2LDRT:
3233     case ARM::t2LDRBT:
3234     case ARM::t2LDRHT:
3235     case ARM::t2LDRSBT:
3236     case ARM::t2LDRSHT:
3237     case ARM::t2STRT:
3238     case ARM::t2STRBT:
3239     case ARM::t2STRHT:
3240       imm |= 0x100;
3241       break;
3242     default:
3243       break;
3244   }
3245
3246   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3247     return MCDisassembler::Fail;
3248   if (!Check(S, DecodeT2Imm8(Inst, imm, Address, Decoder)))
3249     return MCDisassembler::Fail;
3250
3251   return S;
3252 }
3253
3254 static DecodeStatus DecodeT2LdStPre(MCInst &Inst, unsigned Insn,
3255                                     uint64_t Address, const void *Decoder) {
3256   DecodeStatus S = MCDisassembler::Success;
3257
3258   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3259   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3260   unsigned addr = fieldFromInstruction(Insn, 0, 8);
3261   addr |= fieldFromInstruction(Insn, 9, 1) << 8;
3262   addr |= Rn << 9;
3263   unsigned load = fieldFromInstruction(Insn, 20, 1);
3264
3265   if (!load) {
3266     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3267       return MCDisassembler::Fail;
3268   }
3269
3270   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
3271     return MCDisassembler::Fail;
3272
3273   if (load) {
3274     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3275       return MCDisassembler::Fail;
3276   }
3277
3278   if (!Check(S, DecodeT2AddrModeImm8(Inst, addr, Address, Decoder)))
3279     return MCDisassembler::Fail;
3280
3281   return S;
3282 }
3283
3284 static DecodeStatus DecodeT2AddrModeImm12(MCInst &Inst, unsigned Val,
3285                                   uint64_t Address, const void *Decoder) {
3286   DecodeStatus S = MCDisassembler::Success;
3287
3288   unsigned Rn = fieldFromInstruction(Val, 13, 4);
3289   unsigned imm = fieldFromInstruction(Val, 0, 12);
3290
3291   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3292     return MCDisassembler::Fail;
3293   Inst.addOperand(MCOperand::CreateImm(imm));
3294
3295   return S;
3296 }
3297
3298
3299 static DecodeStatus DecodeThumbAddSPImm(MCInst &Inst, uint16_t Insn,
3300                                 uint64_t Address, const void *Decoder) {
3301   unsigned imm = fieldFromInstruction(Insn, 0, 7);
3302
3303   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3304   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3305   Inst.addOperand(MCOperand::CreateImm(imm));
3306
3307   return MCDisassembler::Success;
3308 }
3309
3310 static DecodeStatus DecodeThumbAddSPReg(MCInst &Inst, uint16_t Insn,
3311                                 uint64_t Address, const void *Decoder) {
3312   DecodeStatus S = MCDisassembler::Success;
3313
3314   if (Inst.getOpcode() == ARM::tADDrSP) {
3315     unsigned Rdm = fieldFromInstruction(Insn, 0, 3);
3316     Rdm |= fieldFromInstruction(Insn, 7, 1) << 3;
3317
3318     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3319     return MCDisassembler::Fail;
3320     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3321     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3322     return MCDisassembler::Fail;
3323   } else if (Inst.getOpcode() == ARM::tADDspr) {
3324     unsigned Rm = fieldFromInstruction(Insn, 3, 4);
3325
3326     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3327     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3328     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3329     return MCDisassembler::Fail;
3330   }
3331
3332   return S;
3333 }
3334
3335 static DecodeStatus DecodeThumbCPS(MCInst &Inst, uint16_t Insn,
3336                            uint64_t Address, const void *Decoder) {
3337   unsigned imod = fieldFromInstruction(Insn, 4, 1) | 0x2;
3338   unsigned flags = fieldFromInstruction(Insn, 0, 3);
3339
3340   Inst.addOperand(MCOperand::CreateImm(imod));
3341   Inst.addOperand(MCOperand::CreateImm(flags));
3342
3343   return MCDisassembler::Success;
3344 }
3345
3346 static DecodeStatus DecodePostIdxReg(MCInst &Inst, unsigned Insn,
3347                              uint64_t Address, const void *Decoder) {
3348   DecodeStatus S = MCDisassembler::Success;
3349   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3350   unsigned add = fieldFromInstruction(Insn, 4, 1);
3351
3352   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
3353     return MCDisassembler::Fail;
3354   Inst.addOperand(MCOperand::CreateImm(add));
3355
3356   return S;
3357 }
3358
3359 static DecodeStatus DecodeThumbBLXOffset(MCInst &Inst, unsigned Val,
3360                                  uint64_t Address, const void *Decoder) {
3361   // Val is passed in as S:J1:J2:imm10H:imm10L:'0'
3362   // Note only one trailing zero not two.  Also the J1 and J2 values are from
3363   // the encoded instruction.  So here change to I1 and I2 values via:
3364   // I1 = NOT(J1 EOR S);
3365   // I2 = NOT(J2 EOR S);
3366   // and build the imm32 with two trailing zeros as documented:
3367   // imm32 = SignExtend(S:I1:I2:imm10H:imm10L:'00', 32);
3368   unsigned S = (Val >> 23) & 1;
3369   unsigned J1 = (Val >> 22) & 1;
3370   unsigned J2 = (Val >> 21) & 1;
3371   unsigned I1 = !(J1 ^ S);
3372   unsigned I2 = !(J2 ^ S);
3373   unsigned tmp = (Val & ~0x600000) | (I1 << 22) | (I2 << 21);
3374   int imm32 = SignExtend32<25>(tmp << 1);
3375
3376   if (!tryAddingSymbolicOperand(Address,
3377                                 (Address & ~2u) + imm32 + 4,
3378                                 true, 4, Inst, Decoder))
3379     Inst.addOperand(MCOperand::CreateImm(imm32));
3380   return MCDisassembler::Success;
3381 }
3382
3383 static DecodeStatus DecodeCoprocessor(MCInst &Inst, unsigned Val,
3384                               uint64_t Address, const void *Decoder) {
3385   if (Val == 0xA || Val == 0xB)
3386     return MCDisassembler::Fail;
3387
3388   Inst.addOperand(MCOperand::CreateImm(Val));
3389   return MCDisassembler::Success;
3390 }
3391
3392 static DecodeStatus
3393 DecodeThumbTableBranch(MCInst &Inst, unsigned Insn,
3394                        uint64_t Address, const void *Decoder) {
3395   DecodeStatus S = MCDisassembler::Success;
3396
3397   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3398   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3399
3400   if (Rn == ARM::SP) S = MCDisassembler::SoftFail;
3401   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3402     return MCDisassembler::Fail;
3403   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3404     return MCDisassembler::Fail;
3405   return S;
3406 }
3407
3408 static DecodeStatus
3409 DecodeThumb2BCCInstruction(MCInst &Inst, unsigned Insn,
3410                            uint64_t Address, const void *Decoder) {
3411   DecodeStatus S = MCDisassembler::Success;
3412
3413   unsigned pred = fieldFromInstruction(Insn, 22, 4);
3414   if (pred == 0xE || pred == 0xF) {
3415     unsigned opc = fieldFromInstruction(Insn, 4, 28);
3416     switch (opc) {
3417       default:
3418         return MCDisassembler::Fail;
3419       case 0xf3bf8f4:
3420         Inst.setOpcode(ARM::t2DSB);
3421         break;
3422       case 0xf3bf8f5:
3423         Inst.setOpcode(ARM::t2DMB);
3424         break;
3425       case 0xf3bf8f6:
3426         Inst.setOpcode(ARM::t2ISB);
3427         break;
3428     }
3429
3430     unsigned imm = fieldFromInstruction(Insn, 0, 4);
3431     return DecodeMemBarrierOption(Inst, imm, Address, Decoder);
3432   }
3433
3434   unsigned brtarget = fieldFromInstruction(Insn, 0, 11) << 1;
3435   brtarget |= fieldFromInstruction(Insn, 11, 1) << 19;
3436   brtarget |= fieldFromInstruction(Insn, 13, 1) << 18;
3437   brtarget |= fieldFromInstruction(Insn, 16, 6) << 12;
3438   brtarget |= fieldFromInstruction(Insn, 26, 1) << 20;
3439
3440   if (!Check(S, DecodeT2BROperand(Inst, brtarget, Address, Decoder)))
3441     return MCDisassembler::Fail;
3442   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3443     return MCDisassembler::Fail;
3444
3445   return S;
3446 }
3447
3448 // Decode a shifted immediate operand.  These basically consist
3449 // of an 8-bit value, and a 4-bit directive that specifies either
3450 // a splat operation or a rotation.
3451 static DecodeStatus DecodeT2SOImm(MCInst &Inst, unsigned Val,
3452                           uint64_t Address, const void *Decoder) {
3453   unsigned ctrl = fieldFromInstruction(Val, 10, 2);
3454   if (ctrl == 0) {
3455     unsigned byte = fieldFromInstruction(Val, 8, 2);
3456     unsigned imm = fieldFromInstruction(Val, 0, 8);
3457     switch (byte) {
3458       case 0:
3459         Inst.addOperand(MCOperand::CreateImm(imm));
3460         break;
3461       case 1:
3462         Inst.addOperand(MCOperand::CreateImm((imm << 16) | imm));
3463         break;
3464       case 2:
3465         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 8)));
3466         break;
3467       case 3:
3468         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 16) |
3469                                              (imm << 8)  |  imm));
3470         break;
3471     }
3472   } else {
3473     unsigned unrot = fieldFromInstruction(Val, 0, 7) | 0x80;
3474     unsigned rot = fieldFromInstruction(Val, 7, 5);
3475     unsigned imm = (unrot >> rot) | (unrot << ((32-rot)&31));
3476     Inst.addOperand(MCOperand::CreateImm(imm));
3477   }
3478
3479   return MCDisassembler::Success;
3480 }
3481
3482 static DecodeStatus
3483 DecodeThumbBCCTargetOperand(MCInst &Inst, unsigned Val,
3484                             uint64_t Address, const void *Decoder){
3485   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<9>(Val<<1) + 4,
3486                                 true, 2, Inst, Decoder))
3487     Inst.addOperand(MCOperand::CreateImm(SignExtend32<9>(Val << 1)));
3488   return MCDisassembler::Success;
3489 }
3490
3491 static DecodeStatus DecodeThumbBLTargetOperand(MCInst &Inst, unsigned Val,
3492                                        uint64_t Address, const void *Decoder){
3493   // Val is passed in as S:J1:J2:imm10:imm11
3494   // Note no trailing zero after imm11.  Also the J1 and J2 values are from
3495   // the encoded instruction.  So here change to I1 and I2 values via:
3496   // I1 = NOT(J1 EOR S);
3497   // I2 = NOT(J2 EOR S);
3498   // and build the imm32 with one trailing zero as documented:
3499   // imm32 = SignExtend(S:I1:I2:imm10:imm11:'0', 32);
3500   unsigned S = (Val >> 23) & 1;
3501   unsigned J1 = (Val >> 22) & 1;
3502   unsigned J2 = (Val >> 21) & 1;
3503   unsigned I1 = !(J1 ^ S);
3504   unsigned I2 = !(J2 ^ S);
3505   unsigned tmp = (Val & ~0x600000) | (I1 << 22) | (I2 << 21);
3506   int imm32 = SignExtend32<25>(tmp << 1);
3507
3508   if (!tryAddingSymbolicOperand(Address, Address + imm32 + 4,
3509                                 true, 4, Inst, Decoder))
3510     Inst.addOperand(MCOperand::CreateImm(imm32));
3511   return MCDisassembler::Success;
3512 }
3513
3514 static DecodeStatus DecodeMemBarrierOption(MCInst &Inst, unsigned Val,
3515                                    uint64_t Address, const void *Decoder) {
3516   if (Val & ~0xf)
3517     return MCDisassembler::Fail;
3518
3519   Inst.addOperand(MCOperand::CreateImm(Val));
3520   return MCDisassembler::Success;
3521 }
3522
3523 static DecodeStatus DecodeMSRMask(MCInst &Inst, unsigned Val,
3524                           uint64_t Address, const void *Decoder) {
3525   if (!Val) return MCDisassembler::Fail;
3526   Inst.addOperand(MCOperand::CreateImm(Val));
3527   return MCDisassembler::Success;
3528 }
3529
3530 static DecodeStatus DecodeDoubleRegLoad(MCInst &Inst, unsigned Insn,
3531                                         uint64_t Address, const void *Decoder) {
3532   DecodeStatus S = MCDisassembler::Success;
3533
3534   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3535   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3536   unsigned pred = fieldFromInstruction(Insn, 28, 4);
3537
3538   if ((Rt & 1) || Rt == 0xE || Rn == 0xF) return MCDisassembler::Fail;
3539
3540   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3541     return MCDisassembler::Fail;
3542   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
3543     return MCDisassembler::Fail;
3544   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3545     return MCDisassembler::Fail;
3546   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3547     return MCDisassembler::Fail;
3548
3549   return S;
3550 }
3551
3552
3553 static DecodeStatus DecodeDoubleRegStore(MCInst &Inst, unsigned Insn,
3554                                          uint64_t Address, const void *Decoder){
3555   DecodeStatus S = MCDisassembler::Success;
3556
3557   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3558   unsigned Rt = fieldFromInstruction(Insn, 0, 4);
3559   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3560   unsigned pred = fieldFromInstruction(Insn, 28, 4);
3561
3562   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
3563     return MCDisassembler::Fail;
3564
3565   if ((Rt & 1) || Rt == 0xE || Rn == 0xF) return MCDisassembler::Fail;
3566   if (Rd == Rn || Rd == Rt || Rd == Rt+1) return MCDisassembler::Fail;
3567
3568   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3569     return MCDisassembler::Fail;
3570   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
3571     return MCDisassembler::Fail;
3572   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3573     return MCDisassembler::Fail;
3574   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3575     return MCDisassembler::Fail;
3576
3577   return S;
3578 }
3579
3580 static DecodeStatus DecodeLDRPreImm(MCInst &Inst, unsigned Insn,
3581                             uint64_t Address, const void *Decoder) {
3582   DecodeStatus S = MCDisassembler::Success;
3583
3584   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3585   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3586   unsigned imm = fieldFromInstruction(Insn, 0, 12);
3587   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
3588   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
3589   unsigned pred = fieldFromInstruction(Insn, 28, 4);
3590
3591   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3592
3593   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3594     return MCDisassembler::Fail;
3595   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3596     return MCDisassembler::Fail;
3597   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
3598     return MCDisassembler::Fail;
3599   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3600     return MCDisassembler::Fail;
3601
3602   return S;
3603 }
3604
3605 static DecodeStatus DecodeLDRPreReg(MCInst &Inst, unsigned Insn,
3606                             uint64_t Address, const void *Decoder) {
3607   DecodeStatus S = MCDisassembler::Success;
3608
3609   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3610   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3611   unsigned imm = fieldFromInstruction(Insn, 0, 12);
3612   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
3613   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
3614   unsigned pred = fieldFromInstruction(Insn, 28, 4);
3615   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3616
3617   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3618   if (Rm == 0xF) S = MCDisassembler::SoftFail;
3619
3620   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3621     return MCDisassembler::Fail;
3622   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3623     return MCDisassembler::Fail;
3624   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
3625     return MCDisassembler::Fail;
3626   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3627     return MCDisassembler::Fail;
3628
3629   return S;
3630 }
3631
3632
3633 static DecodeStatus DecodeSTRPreImm(MCInst &Inst, unsigned Insn,
3634                             uint64_t Address, const void *Decoder) {
3635   DecodeStatus S = MCDisassembler::Success;
3636
3637   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3638   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3639   unsigned imm = fieldFromInstruction(Insn, 0, 12);
3640   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
3641   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
3642   unsigned pred = fieldFromInstruction(Insn, 28, 4);
3643
3644   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3645
3646   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3647     return MCDisassembler::Fail;
3648   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3649     return MCDisassembler::Fail;
3650   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
3651     return MCDisassembler::Fail;
3652   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3653     return MCDisassembler::Fail;
3654
3655   return S;
3656 }
3657
3658 static DecodeStatus DecodeSTRPreReg(MCInst &Inst, unsigned Insn,
3659                             uint64_t Address, const void *Decoder) {
3660   DecodeStatus S = MCDisassembler::Success;
3661
3662   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3663   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3664   unsigned imm = fieldFromInstruction(Insn, 0, 12);
3665   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
3666   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
3667   unsigned pred = fieldFromInstruction(Insn, 28, 4);
3668
3669   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3670
3671   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3672     return MCDisassembler::Fail;
3673   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3674     return MCDisassembler::Fail;
3675   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
3676     return MCDisassembler::Fail;
3677   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3678     return MCDisassembler::Fail;
3679
3680   return S;
3681 }
3682
3683 static DecodeStatus DecodeVLD1LN(MCInst &Inst, unsigned Insn,
3684                          uint64_t Address, const void *Decoder) {
3685   DecodeStatus S = MCDisassembler::Success;
3686
3687   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3688   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3689   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3690   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3691   unsigned size = fieldFromInstruction(Insn, 10, 2);
3692
3693   unsigned align = 0;
3694   unsigned index = 0;
3695   switch (size) {
3696     default:
3697       return MCDisassembler::Fail;
3698     case 0:
3699       if (fieldFromInstruction(Insn, 4, 1))
3700         return MCDisassembler::Fail; // UNDEFINED
3701       index = fieldFromInstruction(Insn, 5, 3);
3702       break;
3703     case 1:
3704       if (fieldFromInstruction(Insn, 5, 1))
3705         return MCDisassembler::Fail; // UNDEFINED
3706       index = fieldFromInstruction(Insn, 6, 2);
3707       if (fieldFromInstruction(Insn, 4, 1))
3708         align = 2;
3709       break;
3710     case 2:
3711       if (fieldFromInstruction(Insn, 6, 1))
3712         return MCDisassembler::Fail; // UNDEFINED
3713       index = fieldFromInstruction(Insn, 7, 1);
3714       if (fieldFromInstruction(Insn, 4, 2) != 0)
3715         align = 4;
3716   }
3717
3718   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3719     return MCDisassembler::Fail;
3720   if (Rm != 0xF) { // Writeback
3721     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3722       return MCDisassembler::Fail;
3723   }
3724   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3725     return MCDisassembler::Fail;
3726   Inst.addOperand(MCOperand::CreateImm(align));
3727   if (Rm != 0xF) {
3728     if (Rm != 0xD) {
3729       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3730         return MCDisassembler::Fail;
3731     } else
3732       Inst.addOperand(MCOperand::CreateReg(0));
3733   }
3734
3735   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3736     return MCDisassembler::Fail;
3737   Inst.addOperand(MCOperand::CreateImm(index));
3738
3739   return S;
3740 }
3741
3742 static DecodeStatus DecodeVST1LN(MCInst &Inst, unsigned Insn,
3743                          uint64_t Address, const void *Decoder) {
3744   DecodeStatus S = MCDisassembler::Success;
3745
3746   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3747   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3748   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3749   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3750   unsigned size = fieldFromInstruction(Insn, 10, 2);
3751
3752   unsigned align = 0;
3753   unsigned index = 0;
3754   switch (size) {
3755     default:
3756       return MCDisassembler::Fail;
3757     case 0:
3758       if (fieldFromInstruction(Insn, 4, 1))
3759         return MCDisassembler::Fail; // UNDEFINED
3760       index = fieldFromInstruction(Insn, 5, 3);
3761       break;
3762     case 1:
3763       if (fieldFromInstruction(Insn, 5, 1))
3764         return MCDisassembler::Fail; // UNDEFINED
3765       index = fieldFromInstruction(Insn, 6, 2);
3766       if (fieldFromInstruction(Insn, 4, 1))
3767         align = 2;
3768       break;
3769     case 2:
3770       if (fieldFromInstruction(Insn, 6, 1))
3771         return MCDisassembler::Fail; // UNDEFINED
3772       index = fieldFromInstruction(Insn, 7, 1);
3773       if (fieldFromInstruction(Insn, 4, 2) != 0)
3774         align = 4;
3775   }
3776
3777   if (Rm != 0xF) { // Writeback
3778     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3779     return MCDisassembler::Fail;
3780   }
3781   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3782     return MCDisassembler::Fail;
3783   Inst.addOperand(MCOperand::CreateImm(align));
3784   if (Rm != 0xF) {
3785     if (Rm != 0xD) {
3786       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3787     return MCDisassembler::Fail;
3788     } else
3789       Inst.addOperand(MCOperand::CreateReg(0));
3790   }
3791
3792   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3793     return MCDisassembler::Fail;
3794   Inst.addOperand(MCOperand::CreateImm(index));
3795
3796   return S;
3797 }
3798
3799
3800 static DecodeStatus DecodeVLD2LN(MCInst &Inst, unsigned Insn,
3801                          uint64_t Address, const void *Decoder) {
3802   DecodeStatus S = MCDisassembler::Success;
3803
3804   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3805   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3806   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3807   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3808   unsigned size = fieldFromInstruction(Insn, 10, 2);
3809
3810   unsigned align = 0;
3811   unsigned index = 0;
3812   unsigned inc = 1;
3813   switch (size) {
3814     default:
3815       return MCDisassembler::Fail;
3816     case 0:
3817       index = fieldFromInstruction(Insn, 5, 3);
3818       if (fieldFromInstruction(Insn, 4, 1))
3819         align = 2;
3820       break;
3821     case 1:
3822       index = fieldFromInstruction(Insn, 6, 2);
3823       if (fieldFromInstruction(Insn, 4, 1))
3824         align = 4;
3825       if (fieldFromInstruction(Insn, 5, 1))
3826         inc = 2;
3827       break;
3828     case 2:
3829       if (fieldFromInstruction(Insn, 5, 1))
3830         return MCDisassembler::Fail; // UNDEFINED
3831       index = fieldFromInstruction(Insn, 7, 1);
3832       if (fieldFromInstruction(Insn, 4, 1) != 0)
3833         align = 8;
3834       if (fieldFromInstruction(Insn, 6, 1))
3835         inc = 2;
3836       break;
3837   }
3838
3839   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3840     return MCDisassembler::Fail;
3841   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3842     return MCDisassembler::Fail;
3843   if (Rm != 0xF) { // Writeback
3844     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3845       return MCDisassembler::Fail;
3846   }
3847   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3848     return MCDisassembler::Fail;
3849   Inst.addOperand(MCOperand::CreateImm(align));
3850   if (Rm != 0xF) {
3851     if (Rm != 0xD) {
3852       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3853         return MCDisassembler::Fail;
3854     } else
3855       Inst.addOperand(MCOperand::CreateReg(0));
3856   }
3857
3858   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3859     return MCDisassembler::Fail;
3860   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3861     return MCDisassembler::Fail;
3862   Inst.addOperand(MCOperand::CreateImm(index));
3863
3864   return S;
3865 }
3866
3867 static DecodeStatus DecodeVST2LN(MCInst &Inst, unsigned Insn,
3868                          uint64_t Address, const void *Decoder) {
3869   DecodeStatus S = MCDisassembler::Success;
3870
3871   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3872   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3873   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3874   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3875   unsigned size = fieldFromInstruction(Insn, 10, 2);
3876
3877   unsigned align = 0;
3878   unsigned index = 0;
3879   unsigned inc = 1;
3880   switch (size) {
3881     default:
3882       return MCDisassembler::Fail;
3883     case 0:
3884       index = fieldFromInstruction(Insn, 5, 3);
3885       if (fieldFromInstruction(Insn, 4, 1))
3886         align = 2;
3887       break;
3888     case 1:
3889       index = fieldFromInstruction(Insn, 6, 2);
3890       if (fieldFromInstruction(Insn, 4, 1))
3891         align = 4;
3892       if (fieldFromInstruction(Insn, 5, 1))
3893         inc = 2;
3894       break;
3895     case 2:
3896       if (fieldFromInstruction(Insn, 5, 1))
3897         return MCDisassembler::Fail; // UNDEFINED
3898       index = fieldFromInstruction(Insn, 7, 1);
3899       if (fieldFromInstruction(Insn, 4, 1) != 0)
3900         align = 8;
3901       if (fieldFromInstruction(Insn, 6, 1))
3902         inc = 2;
3903       break;
3904   }
3905
3906   if (Rm != 0xF) { // Writeback
3907     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3908       return MCDisassembler::Fail;
3909   }
3910   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3911     return MCDisassembler::Fail;
3912   Inst.addOperand(MCOperand::CreateImm(align));
3913   if (Rm != 0xF) {
3914     if (Rm != 0xD) {
3915       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3916         return MCDisassembler::Fail;
3917     } else
3918       Inst.addOperand(MCOperand::CreateReg(0));
3919   }
3920
3921   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3922     return MCDisassembler::Fail;
3923   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3924     return MCDisassembler::Fail;
3925   Inst.addOperand(MCOperand::CreateImm(index));
3926
3927   return S;
3928 }
3929
3930
3931 static DecodeStatus DecodeVLD3LN(MCInst &Inst, unsigned Insn,
3932                          uint64_t Address, const void *Decoder) {
3933   DecodeStatus S = MCDisassembler::Success;
3934
3935   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3936   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3937   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3938   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3939   unsigned size = fieldFromInstruction(Insn, 10, 2);
3940
3941   unsigned align = 0;
3942   unsigned index = 0;
3943   unsigned inc = 1;
3944   switch (size) {
3945     default:
3946       return MCDisassembler::Fail;
3947     case 0:
3948       if (fieldFromInstruction(Insn, 4, 1))
3949         return MCDisassembler::Fail; // UNDEFINED
3950       index = fieldFromInstruction(Insn, 5, 3);
3951       break;
3952     case 1:
3953       if (fieldFromInstruction(Insn, 4, 1))
3954         return MCDisassembler::Fail; // UNDEFINED
3955       index = fieldFromInstruction(Insn, 6, 2);
3956       if (fieldFromInstruction(Insn, 5, 1))
3957         inc = 2;
3958       break;
3959     case 2:
3960       if (fieldFromInstruction(Insn, 4, 2))
3961         return MCDisassembler::Fail; // UNDEFINED
3962       index = fieldFromInstruction(Insn, 7, 1);
3963       if (fieldFromInstruction(Insn, 6, 1))
3964         inc = 2;
3965       break;
3966   }
3967
3968   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3969     return MCDisassembler::Fail;
3970   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3971     return MCDisassembler::Fail;
3972   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3973     return MCDisassembler::Fail;
3974
3975   if (Rm != 0xF) { // Writeback
3976     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3977     return MCDisassembler::Fail;
3978   }
3979   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3980     return MCDisassembler::Fail;
3981   Inst.addOperand(MCOperand::CreateImm(align));
3982   if (Rm != 0xF) {
3983     if (Rm != 0xD) {
3984       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3985     return MCDisassembler::Fail;
3986     } else
3987       Inst.addOperand(MCOperand::CreateReg(0));
3988   }
3989
3990   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3991     return MCDisassembler::Fail;
3992   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3993     return MCDisassembler::Fail;
3994   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3995     return MCDisassembler::Fail;
3996   Inst.addOperand(MCOperand::CreateImm(index));
3997
3998   return S;
3999 }
4000
4001 static DecodeStatus DecodeVST3LN(MCInst &Inst, unsigned Insn,
4002                          uint64_t Address, const void *Decoder) {
4003   DecodeStatus S = MCDisassembler::Success;
4004
4005   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4006   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4007   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4008   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4009   unsigned size = fieldFromInstruction(Insn, 10, 2);
4010
4011   unsigned align = 0;
4012   unsigned index = 0;
4013   unsigned inc = 1;
4014   switch (size) {
4015     default:
4016       return MCDisassembler::Fail;
4017     case 0:
4018       if (fieldFromInstruction(Insn, 4, 1))
4019         return MCDisassembler::Fail; // UNDEFINED
4020       index = fieldFromInstruction(Insn, 5, 3);
4021       break;
4022     case 1:
4023       if (fieldFromInstruction(Insn, 4, 1))
4024         return MCDisassembler::Fail; // UNDEFINED
4025       index = fieldFromInstruction(Insn, 6, 2);
4026       if (fieldFromInstruction(Insn, 5, 1))
4027         inc = 2;
4028       break;
4029     case 2:
4030       if (fieldFromInstruction(Insn, 4, 2))
4031         return MCDisassembler::Fail; // UNDEFINED
4032       index = fieldFromInstruction(Insn, 7, 1);
4033       if (fieldFromInstruction(Insn, 6, 1))
4034         inc = 2;
4035       break;
4036   }
4037
4038   if (Rm != 0xF) { // Writeback
4039     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4040     return MCDisassembler::Fail;
4041   }
4042   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4043     return MCDisassembler::Fail;
4044   Inst.addOperand(MCOperand::CreateImm(align));
4045   if (Rm != 0xF) {
4046     if (Rm != 0xD) {
4047       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4048     return MCDisassembler::Fail;
4049     } else
4050       Inst.addOperand(MCOperand::CreateReg(0));
4051   }
4052
4053   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4054     return MCDisassembler::Fail;
4055   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4056     return MCDisassembler::Fail;
4057   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4058     return MCDisassembler::Fail;
4059   Inst.addOperand(MCOperand::CreateImm(index));
4060
4061   return S;
4062 }
4063
4064
4065 static DecodeStatus DecodeVLD4LN(MCInst &Inst, unsigned Insn,
4066                          uint64_t Address, const void *Decoder) {
4067   DecodeStatus S = MCDisassembler::Success;
4068
4069   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4070   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4071   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4072   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4073   unsigned size = fieldFromInstruction(Insn, 10, 2);
4074
4075   unsigned align = 0;
4076   unsigned index = 0;
4077   unsigned inc = 1;
4078   switch (size) {
4079     default:
4080       return MCDisassembler::Fail;
4081     case 0:
4082       if (fieldFromInstruction(Insn, 4, 1))
4083         align = 4;
4084       index = fieldFromInstruction(Insn, 5, 3);
4085       break;
4086     case 1:
4087       if (fieldFromInstruction(Insn, 4, 1))
4088         align = 8;
4089       index = fieldFromInstruction(Insn, 6, 2);
4090       if (fieldFromInstruction(Insn, 5, 1))
4091         inc = 2;
4092       break;
4093     case 2:
4094       if (fieldFromInstruction(Insn, 4, 2))
4095         align = 4 << fieldFromInstruction(Insn, 4, 2);
4096       index = fieldFromInstruction(Insn, 7, 1);
4097       if (fieldFromInstruction(Insn, 6, 1))
4098         inc = 2;
4099       break;
4100   }
4101
4102   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4103     return MCDisassembler::Fail;
4104   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4105     return MCDisassembler::Fail;
4106   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4107     return MCDisassembler::Fail;
4108   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4109     return MCDisassembler::Fail;
4110
4111   if (Rm != 0xF) { // Writeback
4112     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4113       return MCDisassembler::Fail;
4114   }
4115   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4116     return MCDisassembler::Fail;
4117   Inst.addOperand(MCOperand::CreateImm(align));
4118   if (Rm != 0xF) {
4119     if (Rm != 0xD) {
4120       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4121         return MCDisassembler::Fail;
4122     } else
4123       Inst.addOperand(MCOperand::CreateReg(0));
4124   }
4125
4126   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4127     return MCDisassembler::Fail;
4128   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4129     return MCDisassembler::Fail;
4130   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4131     return MCDisassembler::Fail;
4132   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4133     return MCDisassembler::Fail;
4134   Inst.addOperand(MCOperand::CreateImm(index));
4135
4136   return S;
4137 }
4138
4139 static DecodeStatus DecodeVST4LN(MCInst &Inst, unsigned Insn,
4140                          uint64_t Address, const void *Decoder) {
4141   DecodeStatus S = MCDisassembler::Success;
4142
4143   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4144   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4145   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4146   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4147   unsigned size = fieldFromInstruction(Insn, 10, 2);
4148
4149   unsigned align = 0;
4150   unsigned index = 0;
4151   unsigned inc = 1;
4152   switch (size) {
4153     default:
4154       return MCDisassembler::Fail;
4155     case 0:
4156       if (fieldFromInstruction(Insn, 4, 1))
4157         align = 4;
4158       index = fieldFromInstruction(Insn, 5, 3);
4159       break;
4160     case 1:
4161       if (fieldFromInstruction(Insn, 4, 1))
4162         align = 8;
4163       index = fieldFromInstruction(Insn, 6, 2);
4164       if (fieldFromInstruction(Insn, 5, 1))
4165         inc = 2;
4166       break;
4167     case 2:
4168       if (fieldFromInstruction(Insn, 4, 2))
4169         align = 4 << fieldFromInstruction(Insn, 4, 2);
4170       index = fieldFromInstruction(Insn, 7, 1);
4171       if (fieldFromInstruction(Insn, 6, 1))
4172         inc = 2;
4173       break;
4174   }
4175
4176   if (Rm != 0xF) { // Writeback
4177     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4178     return MCDisassembler::Fail;
4179   }
4180   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4181     return MCDisassembler::Fail;
4182   Inst.addOperand(MCOperand::CreateImm(align));
4183   if (Rm != 0xF) {
4184     if (Rm != 0xD) {
4185       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4186     return MCDisassembler::Fail;
4187     } else
4188       Inst.addOperand(MCOperand::CreateReg(0));
4189   }
4190
4191   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4192     return MCDisassembler::Fail;
4193   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4194     return MCDisassembler::Fail;
4195   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4196     return MCDisassembler::Fail;
4197   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4198     return MCDisassembler::Fail;
4199   Inst.addOperand(MCOperand::CreateImm(index));
4200
4201   return S;
4202 }
4203
4204 static DecodeStatus DecodeVMOVSRR(MCInst &Inst, unsigned Insn,
4205                                   uint64_t Address, const void *Decoder) {
4206   DecodeStatus S = MCDisassembler::Success;
4207   unsigned Rt  = fieldFromInstruction(Insn, 12, 4);
4208   unsigned Rt2 = fieldFromInstruction(Insn, 16, 4);
4209   unsigned Rm  = fieldFromInstruction(Insn,  5, 1);
4210   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4211   Rm |= fieldFromInstruction(Insn, 0, 4) << 1;
4212
4213   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
4214     S = MCDisassembler::SoftFail;
4215
4216   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
4217     return MCDisassembler::Fail;
4218   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
4219     return MCDisassembler::Fail;
4220   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
4221     return MCDisassembler::Fail;
4222   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
4223     return MCDisassembler::Fail;
4224   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4225     return MCDisassembler::Fail;
4226
4227   return S;
4228 }
4229
4230 static DecodeStatus DecodeVMOVRRS(MCInst &Inst, unsigned Insn,
4231                                   uint64_t Address, const void *Decoder) {
4232   DecodeStatus S = MCDisassembler::Success;
4233   unsigned Rt  = fieldFromInstruction(Insn, 12, 4);
4234   unsigned Rt2 = fieldFromInstruction(Insn, 16, 4);
4235   unsigned Rm  = fieldFromInstruction(Insn,  5, 1);
4236   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4237   Rm |= fieldFromInstruction(Insn, 0, 4) << 1;
4238
4239   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
4240     S = MCDisassembler::SoftFail;
4241
4242   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
4243     return MCDisassembler::Fail;
4244   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
4245     return MCDisassembler::Fail;
4246   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
4247     return MCDisassembler::Fail;
4248   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
4249     return MCDisassembler::Fail;
4250   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4251     return MCDisassembler::Fail;
4252
4253   return S;
4254 }
4255
4256 static DecodeStatus DecodeIT(MCInst &Inst, unsigned Insn,
4257                              uint64_t Address, const void *Decoder) {
4258   DecodeStatus S = MCDisassembler::Success;
4259   unsigned pred = fieldFromInstruction(Insn, 4, 4);
4260   unsigned mask = fieldFromInstruction(Insn, 0, 4);
4261
4262   if (pred == 0xF) {
4263     pred = 0xE;
4264     S = MCDisassembler::SoftFail;
4265   }
4266
4267   if (mask == 0x0) {
4268     mask |= 0x8;
4269     S = MCDisassembler::SoftFail;
4270   }
4271
4272   Inst.addOperand(MCOperand::CreateImm(pred));
4273   Inst.addOperand(MCOperand::CreateImm(mask));
4274   return S;
4275 }
4276
4277 static DecodeStatus
4278 DecodeT2LDRDPreInstruction(MCInst &Inst, unsigned Insn,
4279                            uint64_t Address, const void *Decoder) {
4280   DecodeStatus S = MCDisassembler::Success;
4281
4282   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4283   unsigned Rt2 = fieldFromInstruction(Insn, 8, 4);
4284   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4285   unsigned addr = fieldFromInstruction(Insn, 0, 8);
4286   unsigned W = fieldFromInstruction(Insn, 21, 1);
4287   unsigned U = fieldFromInstruction(Insn, 23, 1);
4288   unsigned P = fieldFromInstruction(Insn, 24, 1);
4289   bool writeback = (W == 1) | (P == 0);
4290
4291   addr |= (U << 8) | (Rn << 9);
4292
4293   if (writeback && (Rn == Rt || Rn == Rt2))
4294     Check(S, MCDisassembler::SoftFail);
4295   if (Rt == Rt2)
4296     Check(S, MCDisassembler::SoftFail);
4297
4298   // Rt
4299   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
4300     return MCDisassembler::Fail;
4301   // Rt2
4302   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
4303     return MCDisassembler::Fail;
4304   // Writeback operand
4305   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
4306     return MCDisassembler::Fail;
4307   // addr
4308   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
4309     return MCDisassembler::Fail;
4310
4311   return S;
4312 }
4313
4314 static DecodeStatus
4315 DecodeT2STRDPreInstruction(MCInst &Inst, unsigned Insn,
4316                            uint64_t Address, const void *Decoder) {
4317   DecodeStatus S = MCDisassembler::Success;
4318
4319   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4320   unsigned Rt2 = fieldFromInstruction(Insn, 8, 4);
4321   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4322   unsigned addr = fieldFromInstruction(Insn, 0, 8);
4323   unsigned W = fieldFromInstruction(Insn, 21, 1);
4324   unsigned U = fieldFromInstruction(Insn, 23, 1);
4325   unsigned P = fieldFromInstruction(Insn, 24, 1);
4326   bool writeback = (W == 1) | (P == 0);
4327
4328   addr |= (U << 8) | (Rn << 9);
4329
4330   if (writeback && (Rn == Rt || Rn == Rt2))
4331     Check(S, MCDisassembler::SoftFail);
4332
4333   // Writeback operand
4334   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
4335     return MCDisassembler::Fail;
4336   // Rt
4337   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
4338     return MCDisassembler::Fail;
4339   // Rt2
4340   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
4341     return MCDisassembler::Fail;
4342   // addr
4343   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
4344     return MCDisassembler::Fail;
4345
4346   return S;
4347 }
4348
4349 static DecodeStatus DecodeT2Adr(MCInst &Inst, uint32_t Insn,
4350                                 uint64_t Address, const void *Decoder) {
4351   unsigned sign1 = fieldFromInstruction(Insn, 21, 1);
4352   unsigned sign2 = fieldFromInstruction(Insn, 23, 1);
4353   if (sign1 != sign2) return MCDisassembler::Fail;
4354
4355   unsigned Val = fieldFromInstruction(Insn, 0, 8);
4356   Val |= fieldFromInstruction(Insn, 12, 3) << 8;
4357   Val |= fieldFromInstruction(Insn, 26, 1) << 11;
4358   Val |= sign1 << 12;
4359   Inst.addOperand(MCOperand::CreateImm(SignExtend32<13>(Val)));
4360
4361   return MCDisassembler::Success;
4362 }
4363
4364 static DecodeStatus DecodeT2ShifterImmOperand(MCInst &Inst, uint32_t Val,
4365                                               uint64_t Address,
4366                                               const void *Decoder) {
4367   DecodeStatus S = MCDisassembler::Success;
4368
4369   // Shift of "asr #32" is not allowed in Thumb2 mode.
4370   if (Val == 0x20) S = MCDisassembler::SoftFail;
4371   Inst.addOperand(MCOperand::CreateImm(Val));
4372   return S;
4373 }
4374
4375 static DecodeStatus DecodeSwap(MCInst &Inst, unsigned Insn,
4376                                uint64_t Address, const void *Decoder) {
4377   unsigned Rt   = fieldFromInstruction(Insn, 12, 4);
4378   unsigned Rt2  = fieldFromInstruction(Insn, 0,  4);
4379   unsigned Rn   = fieldFromInstruction(Insn, 16, 4);
4380   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4381
4382   if (pred == 0xF)
4383     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
4384
4385   DecodeStatus S = MCDisassembler::Success;
4386
4387   if (Rt == Rn || Rn == Rt2)
4388     S = MCDisassembler::SoftFail;
4389
4390   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4391     return MCDisassembler::Fail;
4392   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt2, Address, Decoder)))
4393     return MCDisassembler::Fail;
4394   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
4395     return MCDisassembler::Fail;
4396   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4397     return MCDisassembler::Fail;
4398
4399   return S;
4400 }
4401
4402 static DecodeStatus DecodeVCVTD(MCInst &Inst, unsigned Insn,
4403                                 uint64_t Address, const void *Decoder) {
4404   unsigned Vd = (fieldFromInstruction(Insn, 12, 4) << 0);
4405   Vd |= (fieldFromInstruction(Insn, 22, 1) << 4);
4406   unsigned Vm = (fieldFromInstruction(Insn, 0, 4) << 0);
4407   Vm |= (fieldFromInstruction(Insn, 5, 1) << 4);
4408   unsigned imm = fieldFromInstruction(Insn, 16, 6);
4409   unsigned cmode = fieldFromInstruction(Insn, 8, 4);
4410
4411   DecodeStatus S = MCDisassembler::Success;
4412
4413   // VMOVv2f32 is ambiguous with these decodings.
4414   if (!(imm & 0x38) && cmode == 0xF) {
4415     Inst.setOpcode(ARM::VMOVv2f32);
4416     return DecodeNEONModImmInstruction(Inst, Insn, Address, Decoder);
4417   }
4418
4419   if (!(imm & 0x20)) Check(S, MCDisassembler::SoftFail);
4420
4421   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
4422     return MCDisassembler::Fail;
4423   if (!Check(S, DecodeDPRRegisterClass(Inst, Vm, Address, Decoder)))
4424     return MCDisassembler::Fail;
4425   Inst.addOperand(MCOperand::CreateImm(64 - imm));
4426
4427   return S;
4428 }
4429
4430 static DecodeStatus DecodeVCVTQ(MCInst &Inst, unsigned Insn,
4431                                 uint64_t Address, const void *Decoder) {
4432   unsigned Vd = (fieldFromInstruction(Insn, 12, 4) << 0);
4433   Vd |= (fieldFromInstruction(Insn, 22, 1) << 4);
4434   unsigned Vm = (fieldFromInstruction(Insn, 0, 4) << 0);
4435   Vm |= (fieldFromInstruction(Insn, 5, 1) << 4);
4436   unsigned imm = fieldFromInstruction(Insn, 16, 6);
4437   unsigned cmode = fieldFromInstruction(Insn, 8, 4);
4438
4439   DecodeStatus S = MCDisassembler::Success;
4440
4441   // VMOVv4f32 is ambiguous with these decodings.
4442   if (!(imm & 0x38) && cmode == 0xF) {
4443     Inst.setOpcode(ARM::VMOVv4f32);
4444     return DecodeNEONModImmInstruction(Inst, Insn, Address, Decoder);
4445   }
4446
4447   if (!(imm & 0x20)) Check(S, MCDisassembler::SoftFail);
4448
4449   if (!Check(S, DecodeQPRRegisterClass(Inst, Vd, Address, Decoder)))
4450     return MCDisassembler::Fail;
4451   if (!Check(S, DecodeQPRRegisterClass(Inst, Vm, Address, Decoder)))
4452     return MCDisassembler::Fail;
4453   Inst.addOperand(MCOperand::CreateImm(64 - imm));
4454
4455   return S;
4456 }
4457
4458 static DecodeStatus DecodeLDR(MCInst &Inst, unsigned Val,
4459                                 uint64_t Address, const void *Decoder) {
4460   DecodeStatus S = MCDisassembler::Success;
4461
4462   unsigned Rn = fieldFromInstruction(Val, 16, 4);
4463   unsigned Rt = fieldFromInstruction(Val, 12, 4);
4464   unsigned Rm = fieldFromInstruction(Val, 0, 4);
4465   Rm |= (fieldFromInstruction(Val, 23, 1) << 4);
4466   unsigned Cond = fieldFromInstruction(Val, 28, 4);
4467
4468   if (fieldFromInstruction(Val, 8, 4) != 0 || Rn == Rt)
4469     S = MCDisassembler::SoftFail;
4470
4471   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4472     return MCDisassembler::Fail;
4473   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
4474     return MCDisassembler::Fail;
4475   if (!Check(S, DecodeAddrMode7Operand(Inst, Rn, Address, Decoder)))
4476     return MCDisassembler::Fail;
4477   if (!Check(S, DecodePostIdxReg(Inst, Rm, Address, Decoder)))
4478     return MCDisassembler::Fail;
4479   if (!Check(S, DecodePredicateOperand(Inst, Cond, Address, Decoder)))
4480     return MCDisassembler::Fail;
4481
4482   return S;
4483 }
4484
4485 static DecodeStatus DecodeMRRC2(llvm::MCInst &Inst, unsigned Val,
4486                                 uint64_t Address, const void *Decoder) {
4487
4488   DecodeStatus S = MCDisassembler::Success;
4489
4490   unsigned CRm = fieldFromInstruction(Val, 0, 4);
4491   unsigned opc1 = fieldFromInstruction(Val, 4, 4);
4492   unsigned cop = fieldFromInstruction(Val, 8, 4);
4493   unsigned Rt = fieldFromInstruction(Val, 12, 4);
4494   unsigned Rt2 = fieldFromInstruction(Val, 16, 4);
4495
4496   if ((cop & ~0x1) == 0xa)
4497     return MCDisassembler::Fail;
4498
4499   if (Rt == Rt2)
4500     S = MCDisassembler::SoftFail;
4501
4502   Inst.addOperand(MCOperand::CreateImm(cop));
4503   Inst.addOperand(MCOperand::CreateImm(opc1));
4504   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4505     return MCDisassembler::Fail;
4506   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt2, Address, Decoder)))
4507     return MCDisassembler::Fail;
4508   Inst.addOperand(MCOperand::CreateImm(CRm));
4509
4510   return S;
4511 }
4512