lib/Target/ARM/Disassembler/ARMDisassembler.cpp

   1 //===-- ARMDisassembler.cpp - Disassembler for ARM/Thumb ISA --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "llvm/MC/MCDisassembler.h"
  11 #include "MCTargetDesc/ARMAddressingModes.h"
  12 #include "MCTargetDesc/ARMBaseInfo.h"
  13 #include "MCTargetDesc/ARMMCExpr.h"
  14 #include "llvm/MC/MCContext.h"
  15 #include "llvm/MC/MCExpr.h"
  16 #include "llvm/MC/MCFixedLenDisassembler.h"
  17 #include "llvm/MC/MCInst.h"
  18 #include "llvm/MC/MCInstrDesc.h"
  19 #include "llvm/MC/MCSubtargetInfo.h"
  20 #include "llvm/Support/Debug.h"
  21 #include "llvm/Support/ErrorHandling.h"
  22 #include "llvm/Support/LEB128.h"
  23 #include "llvm/Support/TargetRegistry.h"
  24 #include "llvm/Support/raw_ostream.h"
  25 #include <vector>
  26
  27 using namespace llvm;
  28
  29 #define DEBUG_TYPE "arm-disassembler"
  30
  31 typedef MCDisassembler::DecodeStatus DecodeStatus;
  32
  33 namespace {
  34   // Handles the condition code status of instructions in IT blocks
  35   class ITStatus
  36   {
  37     public:
  38       // Returns the condition code for instruction in IT block
  39       unsigned getITCC() {
  40         unsigned CC = ARMCC::AL;
  41         if (instrInITBlock())
  42           CC = ITStates.back();
  43         return CC;
  44       }
  45
  46       // Advances the IT block state to the next T or E
  47       void advanceITState() {
  48         ITStates.pop_back();
  49       }
  50
  51       // Returns true if the current instruction is in an IT block
  52       bool instrInITBlock() {
  53         return !ITStates.empty();
  54       }
  55
  56       // Returns true if current instruction is the last instruction in an IT block
  57       bool instrLastInITBlock() {
  58         return ITStates.size() == 1;
  59       }
  60
  61       // Called when decoding an IT instruction. Sets the IT state for the following
  62       // instructions that for the IT block. Firstcond and Mask correspond to the
  63       // fields in the IT instruction encoding.
  64       void setITState(char Firstcond, char Mask) {
  65         // (3 - the number of trailing zeros) is the number of then / else.
  66         unsigned CondBit0 = Firstcond & 1;
  67         unsigned NumTZ = countTrailingZeros<uint8_t>(Mask);
  68         unsigned char CCBits = static_cast<unsigned char>(Firstcond & 0xf);
  69         assert(NumTZ <= 3 && "Invalid IT mask!");
  70         // push condition codes onto the stack the correct order for the pops
  71         for (unsigned Pos = NumTZ+1; Pos <= 3; ++Pos) {
  72           bool T = ((Mask >> Pos) & 1) == CondBit0;
  73           if (T)
  74             ITStates.push_back(CCBits);
  75           else
  76             ITStates.push_back(CCBits ^ 1);
  77         }
  78         ITStates.push_back(CCBits);
  79       }
  80
  81     private:
  82       std::vector<unsigned char> ITStates;
  83   };
  84 }
  85
  86 namespace {
  87 /// ARM disassembler for all ARM platforms.
  88 class ARMDisassembler : public MCDisassembler {
  89 public:
  90   ARMDisassembler(const MCSubtargetInfo &STI, MCContext &Ctx) :
  91     MCDisassembler(STI, Ctx) {
  92   }
  93
  94   ~ARMDisassembler() {}
  95
  96   DecodeStatus getInstruction(MCInst &Instr, uint64_t &Size,
  97                               ArrayRef<uint8_t> Bytes, uint64_t Address,
  98                               raw_ostream &VStream,
  99                               raw_ostream &CStream) const override;
 100 };
 101
 102 /// Thumb disassembler for all Thumb platforms.
 103 class ThumbDisassembler : public MCDisassembler {
 104 public:
 105   ThumbDisassembler(const MCSubtargetInfo &STI, MCContext &Ctx) :
 106     MCDisassembler(STI, Ctx) {
 107   }
 108
 109   ~ThumbDisassembler() {}
 110
 111   DecodeStatus getInstruction(MCInst &Instr, uint64_t &Size,
 112                               ArrayRef<uint8_t> Bytes, uint64_t Address,
 113                               raw_ostream &VStream,
 114                               raw_ostream &CStream) const override;
 115
 116 private:
 117   mutable ITStatus ITBlock;
 118   DecodeStatus AddThumbPredicate(MCInst&) const;
 119   void UpdateThumbVFPPredicate(MCInst&) const;
 120 };
 121 }
 122
 123 static bool Check(DecodeStatus &Out, DecodeStatus In) {
 124   switch (In) {
 125     case MCDisassembler::Success:
 126       // Out stays the same.
 127       return true;
 128     case MCDisassembler::SoftFail:
 129       Out = In;
 130       return true;
 131     case MCDisassembler::Fail:
 132       Out = In;
 133       return false;
 134   }
 135   llvm_unreachable("Invalid DecodeStatus!");
 136 }
 137
 138
 139 // Forward declare these because the autogenerated code will reference them.
 140 // Definitions are further down.
 141 static DecodeStatus DecodeGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 142                                    uint64_t Address, const void *Decoder);
 143 static DecodeStatus DecodeGPRnopcRegisterClass(MCInst &Inst,
 144                                                unsigned RegNo, uint64_t Address,
 145                                                const void *Decoder);
 146 static DecodeStatus DecodeGPRwithAPSRRegisterClass(MCInst &Inst,
 147                                                unsigned RegNo, uint64_t Address,
 148                                                const void *Decoder);
 149 static DecodeStatus DecodetGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 150                                    uint64_t Address, const void *Decoder);
 151 static DecodeStatus DecodetcGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 152                                    uint64_t Address, const void *Decoder);
 153 static DecodeStatus DecoderGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 154                                    uint64_t Address, const void *Decoder);
 155 static DecodeStatus DecodeGPRPairRegisterClass(MCInst &Inst, unsigned RegNo,
 156                                    uint64_t Address, const void *Decoder);
 157 static DecodeStatus DecodeSPRRegisterClass(MCInst &Inst, unsigned RegNo,
 158                                    uint64_t Address, const void *Decoder);
 159 static DecodeStatus DecodeDPRRegisterClass(MCInst &Inst, unsigned RegNo,
 160                                    uint64_t Address, const void *Decoder);
 161 static DecodeStatus DecodeDPR_8RegisterClass(MCInst &Inst, unsigned RegNo,
 162                                    uint64_t Address, const void *Decoder);
 163 static DecodeStatus DecodeDPR_VFP2RegisterClass(MCInst &Inst,
 164                                                 unsigned RegNo,
 165                                                 uint64_t Address,
 166                                                 const void *Decoder);
 167 static DecodeStatus DecodeQPRRegisterClass(MCInst &Inst, unsigned RegNo,
 168                                    uint64_t Address, const void *Decoder);
 169 static DecodeStatus DecodeDPairRegisterClass(MCInst &Inst, unsigned RegNo,
 170                                    uint64_t Address, const void *Decoder);
 171 static DecodeStatus DecodeDPairSpacedRegisterClass(MCInst &Inst,
 172                                unsigned RegNo, uint64_t Address,
 173                                const void *Decoder);
 174
 175 static DecodeStatus DecodePredicateOperand(MCInst &Inst, unsigned Val,
 176                                uint64_t Address, const void *Decoder);
 177 static DecodeStatus DecodeCCOutOperand(MCInst &Inst, unsigned Val,
 178                                uint64_t Address, const void *Decoder);
 179 static DecodeStatus DecodeSOImmOperand(MCInst &Inst, unsigned Val,
 180                                uint64_t Address, const void *Decoder);
 181 static DecodeStatus DecodeRegListOperand(MCInst &Inst, unsigned Val,
 182                                uint64_t Address, const void *Decoder);
 183 static DecodeStatus DecodeSPRRegListOperand(MCInst &Inst, unsigned Val,
 184                                uint64_t Address, const void *Decoder);
 185 static DecodeStatus DecodeDPRRegListOperand(MCInst &Inst, unsigned Val,
 186                                uint64_t Address, const void *Decoder);
 187
 188 static DecodeStatus DecodeBitfieldMaskOperand(MCInst &Inst, unsigned Insn,
 189                                uint64_t Address, const void *Decoder);
 190 static DecodeStatus DecodeCopMemInstruction(MCInst &Inst, unsigned Insn,
 191                                uint64_t Address, const void *Decoder);
 192 static DecodeStatus DecodeAddrMode2IdxInstruction(MCInst &Inst,
 193                                                   unsigned Insn,
 194                                                   uint64_t Address,
 195                                                   const void *Decoder);
 196 static DecodeStatus DecodeSORegMemOperand(MCInst &Inst, unsigned Insn,
 197                                uint64_t Address, const void *Decoder);
 198 static DecodeStatus DecodeAddrMode3Instruction(MCInst &Inst,unsigned Insn,
 199                                uint64_t Address, const void *Decoder);
 200 static DecodeStatus DecodeSORegImmOperand(MCInst &Inst, unsigned Insn,
 201                                uint64_t Address, const void *Decoder);
 202 static DecodeStatus DecodeSORegRegOperand(MCInst &Inst, unsigned Insn,
 203                                uint64_t Address, const void *Decoder);
 204
 205 static DecodeStatus DecodeMemMultipleWritebackInstruction(MCInst & Inst,
 206                                                   unsigned Insn,
 207                                                   uint64_t Adddress,
 208                                                   const void *Decoder);
 209 static DecodeStatus DecodeT2MOVTWInstruction(MCInst &Inst, unsigned Insn,
 210                                uint64_t Address, const void *Decoder);
 211 static DecodeStatus DecodeArmMOVTWInstruction(MCInst &Inst, unsigned Insn,
 212                                uint64_t Address, const void *Decoder);
 213 static DecodeStatus DecodeSMLAInstruction(MCInst &Inst, unsigned Insn,
 214                                uint64_t Address, const void *Decoder);
 215 static DecodeStatus DecodeCPSInstruction(MCInst &Inst, unsigned Insn,
 216                                uint64_t Address, const void *Decoder);
 217 static DecodeStatus DecodeT2CPSInstruction(MCInst &Inst, unsigned Insn,
 218                                uint64_t Address, const void *Decoder);
 219 static DecodeStatus DecodeAddrModeImm12Operand(MCInst &Inst, unsigned Val,
 220                                uint64_t Address, const void *Decoder);
 221 static DecodeStatus DecodeAddrMode5Operand(MCInst &Inst, unsigned Val,
 222                                uint64_t Address, const void *Decoder);
 223 static DecodeStatus DecodeAddrMode7Operand(MCInst &Inst, unsigned Val,
 224                                uint64_t Address, const void *Decoder);
 225 static DecodeStatus DecodeT2BInstruction(MCInst &Inst, unsigned Insn,
 226                                uint64_t Address, const void *Decoder);
 227 static DecodeStatus DecodeBranchImmInstruction(MCInst &Inst,unsigned Insn,
 228                                uint64_t Address, const void *Decoder);
 229 static DecodeStatus DecodeAddrMode6Operand(MCInst &Inst, unsigned Val,
 230                                uint64_t Address, const void *Decoder);
 231 static DecodeStatus DecodeVLDST1Instruction(MCInst &Inst, unsigned Val,
 232                                uint64_t Address, const void *Decoder);
 233 static DecodeStatus DecodeVLDST2Instruction(MCInst &Inst, unsigned Val,
 234                                uint64_t Address, const void *Decoder);
 235 static DecodeStatus DecodeVLDST3Instruction(MCInst &Inst, unsigned Val,
 236                                uint64_t Address, const void *Decoder);
 237 static DecodeStatus DecodeVLDST4Instruction(MCInst &Inst, unsigned Val,
 238                                uint64_t Address, const void *Decoder);
 239 static DecodeStatus DecodeVLDInstruction(MCInst &Inst, unsigned Val,
 240                                uint64_t Address, const void *Decoder);
 241 static DecodeStatus DecodeVSTInstruction(MCInst &Inst, unsigned Val,
 242                                uint64_t Address, const void *Decoder);
 243 static DecodeStatus DecodeVLD1DupInstruction(MCInst &Inst, unsigned Val,
 244                                uint64_t Address, const void *Decoder);
 245 static DecodeStatus DecodeVLD2DupInstruction(MCInst &Inst, unsigned Val,
 246                                uint64_t Address, const void *Decoder);
 247 static DecodeStatus DecodeVLD3DupInstruction(MCInst &Inst, unsigned Val,
 248                                uint64_t Address, const void *Decoder);
 249 static DecodeStatus DecodeVLD4DupInstruction(MCInst &Inst, unsigned Val,
 250                                uint64_t Address, const void *Decoder);
 251 static DecodeStatus DecodeNEONModImmInstruction(MCInst &Inst,unsigned Val,
 252                                uint64_t Address, const void *Decoder);
 253 static DecodeStatus DecodeVSHLMaxInstruction(MCInst &Inst, unsigned Val,
 254                                uint64_t Address, const void *Decoder);
 255 static DecodeStatus DecodeShiftRight8Imm(MCInst &Inst, unsigned Val,
 256                                uint64_t Address, const void *Decoder);
 257 static DecodeStatus DecodeShiftRight16Imm(MCInst &Inst, unsigned Val,
 258                                uint64_t Address, const void *Decoder);
 259 static DecodeStatus DecodeShiftRight32Imm(MCInst &Inst, unsigned Val,
 260                                uint64_t Address, const void *Decoder);
 261 static DecodeStatus DecodeShiftRight64Imm(MCInst &Inst, unsigned Val,
 262                                uint64_t Address, const void *Decoder);
 263 static DecodeStatus DecodeTBLInstruction(MCInst &Inst, unsigned Insn,
 264                                uint64_t Address, const void *Decoder);
 265 static DecodeStatus DecodePostIdxReg(MCInst &Inst, unsigned Insn,
 266                                uint64_t Address, const void *Decoder);
 267 static DecodeStatus DecodeCoprocessor(MCInst &Inst, unsigned Insn,
 268                                uint64_t Address, const void *Decoder);
 269 static DecodeStatus DecodeMemBarrierOption(MCInst &Inst, unsigned Insn,
 270                                uint64_t Address, const void *Decoder);
 271 static DecodeStatus DecodeInstSyncBarrierOption(MCInst &Inst, unsigned Insn,
 272                                uint64_t Address, const void *Decoder);
 273 static DecodeStatus DecodeMSRMask(MCInst &Inst, unsigned Insn,
 274                                uint64_t Address, const void *Decoder);
 275 static DecodeStatus DecodeBankedReg(MCInst &Inst, unsigned Insn,
 276                                uint64_t Address, const void *Decoder);
 277 static DecodeStatus DecodeDoubleRegLoad(MCInst &Inst, unsigned Insn,
 278                                uint64_t Address, const void *Decoder);
 279 static DecodeStatus DecodeDoubleRegStore(MCInst &Inst, unsigned Insn,
 280                                uint64_t Address, const void *Decoder);
 281 static DecodeStatus DecodeLDRPreImm(MCInst &Inst, unsigned Insn,
 282                                uint64_t Address, const void *Decoder);
 283 static DecodeStatus DecodeLDRPreReg(MCInst &Inst, unsigned Insn,
 284                                uint64_t Address, const void *Decoder);
 285 static DecodeStatus DecodeSTRPreImm(MCInst &Inst, unsigned Insn,
 286                                uint64_t Address, const void *Decoder);
 287 static DecodeStatus DecodeSTRPreReg(MCInst &Inst, unsigned Insn,
 288                                uint64_t Address, const void *Decoder);
 289 static DecodeStatus DecodeVLD1LN(MCInst &Inst, unsigned Insn,
 290                                uint64_t Address, const void *Decoder);
 291 static DecodeStatus DecodeVLD2LN(MCInst &Inst, unsigned Insn,
 292                                uint64_t Address, const void *Decoder);
 293 static DecodeStatus DecodeVLD3LN(MCInst &Inst, unsigned Insn,
 294                                uint64_t Address, const void *Decoder);
 295 static DecodeStatus DecodeVLD4LN(MCInst &Inst, unsigned Insn,
 296                                uint64_t Address, const void *Decoder);
 297 static DecodeStatus DecodeVST1LN(MCInst &Inst, unsigned Insn,
 298                                uint64_t Address, const void *Decoder);
 299 static DecodeStatus DecodeVST2LN(MCInst &Inst, unsigned Insn,
 300                                uint64_t Address, const void *Decoder);
 301 static DecodeStatus DecodeVST3LN(MCInst &Inst, unsigned Insn,
 302                                uint64_t Address, const void *Decoder);
 303 static DecodeStatus DecodeVST4LN(MCInst &Inst, unsigned Insn,
 304                                uint64_t Address, const void *Decoder);
 305 static DecodeStatus DecodeVMOVSRR(MCInst &Inst, unsigned Insn,
 306                                uint64_t Address, const void *Decoder);
 307 static DecodeStatus DecodeVMOVRRS(MCInst &Inst, unsigned Insn,
 308                                uint64_t Address, const void *Decoder);
 309 static DecodeStatus DecodeSwap(MCInst &Inst, unsigned Insn,
 310                                uint64_t Address, const void *Decoder);
 311 static DecodeStatus DecodeVCVTD(MCInst &Inst, unsigned Insn,
 312                                 uint64_t Address, const void *Decoder);
 313 static DecodeStatus DecodeVCVTQ(MCInst &Inst, unsigned Insn,
 314                                 uint64_t Address, const void *Decoder);
 315
 316
 317 static DecodeStatus DecodeThumbAddSpecialReg(MCInst &Inst, uint16_t Insn,
 318                                uint64_t Address, const void *Decoder);
 319 static DecodeStatus DecodeThumbBROperand(MCInst &Inst, unsigned Val,
 320                                uint64_t Address, const void *Decoder);
 321 static DecodeStatus DecodeT2BROperand(MCInst &Inst, unsigned Val,
 322                                uint64_t Address, const void *Decoder);
 323 static DecodeStatus DecodeThumbCmpBROperand(MCInst &Inst, unsigned Val,
 324                                uint64_t Address, const void *Decoder);
 325 static DecodeStatus DecodeThumbAddrModeRR(MCInst &Inst, unsigned Val,
 326                                uint64_t Address, const void *Decoder);
 327 static DecodeStatus DecodeThumbAddrModeIS(MCInst &Inst, unsigned Val,
 328                                uint64_t Address, const void *Decoder);
 329 static DecodeStatus DecodeThumbAddrModePC(MCInst &Inst, unsigned Val,
 330                                uint64_t Address, const void *Decoder);
 331 static DecodeStatus DecodeThumbAddrModeSP(MCInst &Inst, unsigned Val,
 332                                uint64_t Address, const void *Decoder);
 333 static DecodeStatus DecodeT2AddrModeSOReg(MCInst &Inst, unsigned Val,
 334                                uint64_t Address, const void *Decoder);
 335 static DecodeStatus DecodeT2LoadShift(MCInst &Inst, unsigned Val,
 336                                uint64_t Address, const void *Decoder);
 337 static DecodeStatus DecodeT2LoadImm8(MCInst &Inst, unsigned Insn,
 338                                uint64_t Address, const void* Decoder);
 339 static DecodeStatus DecodeT2LoadImm12(MCInst &Inst, unsigned Insn,
 340                                uint64_t Address, const void* Decoder);
 341 static DecodeStatus DecodeT2LoadT(MCInst &Inst, unsigned Insn,
 342                                uint64_t Address, const void* Decoder);
 343 static DecodeStatus DecodeT2LoadLabel(MCInst &Inst, unsigned Insn,
 344                                uint64_t Address, const void* Decoder);
 345 static DecodeStatus DecodeT2Imm8S4(MCInst &Inst, unsigned Val,
 346                                uint64_t Address, const void *Decoder);
 347 static DecodeStatus DecodeT2AddrModeImm8s4(MCInst &Inst, unsigned Val,
 348                                uint64_t Address, const void *Decoder);
 349 static DecodeStatus DecodeT2AddrModeImm0_1020s4(MCInst &Inst,unsigned Val,
 350                                uint64_t Address, const void *Decoder);
 351 static DecodeStatus DecodeT2Imm8(MCInst &Inst, unsigned Val,
 352                                uint64_t Address, const void *Decoder);
 353 static DecodeStatus DecodeT2AddrModeImm8(MCInst &Inst, unsigned Val,
 354                                uint64_t Address, const void *Decoder);
 355 static DecodeStatus DecodeThumbAddSPImm(MCInst &Inst, uint16_t Val,
 356                                uint64_t Address, const void *Decoder);
 357 static DecodeStatus DecodeThumbAddSPReg(MCInst &Inst, uint16_t Insn,
 358                                 uint64_t Address, const void *Decoder);
 359 static DecodeStatus DecodeThumbCPS(MCInst &Inst, uint16_t Insn,
 360                                 uint64_t Address, const void *Decoder);
 361 static DecodeStatus DecodeQADDInstruction(MCInst &Inst, unsigned Insn,
 362                                 uint64_t Address, const void *Decoder);
 363 static DecodeStatus DecodeThumbBLXOffset(MCInst &Inst, unsigned Insn,
 364                                 uint64_t Address, const void *Decoder);
 365 static DecodeStatus DecodeT2AddrModeImm12(MCInst &Inst, unsigned Val,
 366                                 uint64_t Address, const void *Decoder);
 367 static DecodeStatus DecodeThumbTableBranch(MCInst &Inst, unsigned Val,
 368                                 uint64_t Address, const void *Decoder);
 369 static DecodeStatus DecodeThumb2BCCInstruction(MCInst &Inst, unsigned Val,
 370                                 uint64_t Address, const void *Decoder);
 371 static DecodeStatus DecodeT2SOImm(MCInst &Inst, unsigned Val,
 372                                 uint64_t Address, const void *Decoder);
 373 static DecodeStatus DecodeThumbBCCTargetOperand(MCInst &Inst,unsigned Val,
 374                                 uint64_t Address, const void *Decoder);
 375 static DecodeStatus DecodeThumbBLTargetOperand(MCInst &Inst, unsigned Val,
 376                                 uint64_t Address, const void *Decoder);
 377 static DecodeStatus DecodeIT(MCInst &Inst, unsigned Val,
 378                                 uint64_t Address, const void *Decoder);
 379 static DecodeStatus DecodeT2LDRDPreInstruction(MCInst &Inst,unsigned Insn,
 380                                uint64_t Address, const void *Decoder);
 381 static DecodeStatus DecodeT2STRDPreInstruction(MCInst &Inst,unsigned Insn,
 382                                uint64_t Address, const void *Decoder);
 383 static DecodeStatus DecodeT2Adr(MCInst &Inst, unsigned Val,
 384                                 uint64_t Address, const void *Decoder);
 385 static DecodeStatus DecodeT2LdStPre(MCInst &Inst, unsigned Val,
 386                                 uint64_t Address, const void *Decoder);
 387 static DecodeStatus DecodeT2ShifterImmOperand(MCInst &Inst, unsigned Val,
 388                                 uint64_t Address, const void *Decoder);
 389
 390 static DecodeStatus DecodeLDR(MCInst &Inst, unsigned Val,
 391                                 uint64_t Address, const void *Decoder);
 392 static DecodeStatus DecodeMRRC2(llvm::MCInst &Inst, unsigned Val,
 393                                 uint64_t Address, const void *Decoder);
 394 #include "ARMGenDisassemblerTables.inc"
 395
 396 static MCDisassembler *createARMDisassembler(const Target &T,
 397                                              const MCSubtargetInfo &STI,
 398                                              MCContext &Ctx) {
 399   return new ARMDisassembler(STI, Ctx);
 400 }
 401
 402 static MCDisassembler *createThumbDisassembler(const Target &T,
 403                                                const MCSubtargetInfo &STI,
 404                                                MCContext &Ctx) {
 405   return new ThumbDisassembler(STI, Ctx);
 406 }
 407
 408 DecodeStatus ARMDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 409                                              ArrayRef<uint8_t> Bytes,
 410                                              uint64_t Address, raw_ostream &OS,
 411                                              raw_ostream &CS) const {
 412   CommentStream = &CS;
 413
 414   assert(!(STI.getFeatureBits() & ARM::ModeThumb) &&
 415          "Asked to disassemble an ARM instruction but Subtarget is in Thumb "
 416          "mode!");
 417
 418   // We want to read exactly 4 bytes of data.
 419   if (Bytes.size() < 4) {
 420     Size = 0;
 421     return MCDisassembler::Fail;
 422   }
 423
 424   // Encoded as a small-endian 32-bit word in the stream.
 425   uint32_t Insn =
 426       (Bytes[3] << 24) | (Bytes[2] << 16) | (Bytes[1] << 8) | (Bytes[0] << 0);
 427
 428   // Calling the auto-generated decoder function.
 429   DecodeStatus Result =
 430       decodeInstruction(DecoderTableARM32, MI, Insn, Address, this, STI);
 431   if (Result != MCDisassembler::Fail) {
 432     Size = 4;
 433     return Result;
 434   }
 435
 436   // VFP and NEON instructions, similarly, are shared between ARM
 437   // and Thumb modes.
 438   MI.clear();
 439   Result = decodeInstruction(DecoderTableVFP32, MI, Insn, Address, this, STI);
 440   if (Result != MCDisassembler::Fail) {
 441     Size = 4;
 442     return Result;
 443   }
 444
 445   MI.clear();
 446   Result = decodeInstruction(DecoderTableVFPV832, MI, Insn, Address, this, STI);
 447   if (Result != MCDisassembler::Fail) {
 448     Size = 4;
 449     return Result;
 450   }
 451
 452   MI.clear();
 453   Result =
 454       decodeInstruction(DecoderTableNEONData32, MI, Insn, Address, this, STI);
 455   if (Result != MCDisassembler::Fail) {
 456     Size = 4;
 457     // Add a fake predicate operand, because we share these instruction
 458     // definitions with Thumb2 where these instructions are predicable.
 459     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 460       return MCDisassembler::Fail;
 461     return Result;
 462   }
 463
 464   MI.clear();
 465   Result = decodeInstruction(DecoderTableNEONLoadStore32, MI, Insn, Address,
 466                              this, STI);
 467   if (Result != MCDisassembler::Fail) {
 468     Size = 4;
 469     // Add a fake predicate operand, because we share these instruction
 470     // definitions with Thumb2 where these instructions are predicable.
 471     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 472       return MCDisassembler::Fail;
 473     return Result;
 474   }
 475
 476   MI.clear();
 477   Result =
 478       decodeInstruction(DecoderTableNEONDup32, MI, Insn, Address, this, STI);
 479   if (Result != MCDisassembler::Fail) {
 480     Size = 4;
 481     // Add a fake predicate operand, because we share these instruction
 482     // definitions with Thumb2 where these instructions are predicable.
 483     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 484       return MCDisassembler::Fail;
 485     return Result;
 486   }
 487
 488   MI.clear();
 489   Result =
 490       decodeInstruction(DecoderTablev8NEON32, MI, Insn, Address, this, STI);
 491   if (Result != MCDisassembler::Fail) {
 492     Size = 4;
 493     return Result;
 494   }
 495
 496   MI.clear();
 497   Result =
 498       decodeInstruction(DecoderTablev8Crypto32, MI, Insn, Address, this, STI);
 499   if (Result != MCDisassembler::Fail) {
 500     Size = 4;
 501     return Result;
 502   }
 503
 504   MI.clear();
 505   Size = 0;
 506   return MCDisassembler::Fail;
 507 }
 508
 509 namespace llvm {
 510 extern const MCInstrDesc ARMInsts[];
 511 }
 512
 513 /// tryAddingSymbolicOperand - trys to add a symbolic operand in place of the
 514 /// immediate Value in the MCInst.  The immediate Value has had any PC
 515 /// adjustment made by the caller.  If the instruction is a branch instruction
 516 /// then isBranch is true, else false.  If the getOpInfo() function was set as
 517 /// part of the setupForSymbolicDisassembly() call then that function is called
 518 /// to get any symbolic information at the Address for this instruction.  If
 519 /// that returns non-zero then the symbolic information it returns is used to
 520 /// create an MCExpr and that is added as an operand to the MCInst.  If
 521 /// getOpInfo() returns zero and isBranch is true then a symbol look up for
 522 /// Value is done and if a symbol is found an MCExpr is created with that, else
 523 /// an MCExpr with Value is created.  This function returns true if it adds an
 524 /// operand to the MCInst and false otherwise.
 525 static bool tryAddingSymbolicOperand(uint64_t Address, int32_t Value,
 526                                      bool isBranch, uint64_t InstSize,
 527                                      MCInst &MI, const void *Decoder) {
 528   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 529   // FIXME: Does it make sense for value to be negative?
 530   return Dis->tryAddingSymbolicOperand(MI, (uint32_t)Value, Address, isBranch,
 531                                        /* Offset */ 0, InstSize);
 532 }
 533
 534 /// tryAddingPcLoadReferenceComment - trys to add a comment as to what is being
 535 /// referenced by a load instruction with the base register that is the Pc.
 536 /// These can often be values in a literal pool near the Address of the
 537 /// instruction.  The Address of the instruction and its immediate Value are
 538 /// used as a possible literal pool entry.  The SymbolLookUp call back will
 539 /// return the name of a symbol referenced by the literal pool's entry if
 540 /// the referenced address is that of a symbol.  Or it will return a pointer to
 541 /// a literal 'C' string if the referenced address of the literal pool's entry
 542 /// is an address into a section with 'C' string literals.
 543 static void tryAddingPcLoadReferenceComment(uint64_t Address, int Value,
 544                                             const void *Decoder) {
 545   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 546   Dis->tryAddingPcLoadReferenceComment(Value, Address);
 547 }
 548
 549 // Thumb1 instructions don't have explicit S bits.  Rather, they
 550 // implicitly set CPSR.  Since it's not represented in the encoding, the
 551 // auto-generated decoder won't inject the CPSR operand.  We need to fix
 552 // that as a post-pass.
 553 static void AddThumb1SBit(MCInst &MI, bool InITBlock) {
 554   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 555   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 556   MCInst::iterator I = MI.begin();
 557   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 558     if (I == MI.end()) break;
 559     if (OpInfo[i].isOptionalDef() && OpInfo[i].RegClass == ARM::CCRRegClassID) {
 560       if (i > 0 && OpInfo[i-1].isPredicate()) continue;
 561       MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 562       return;
 563     }
 564   }
 565
 566   MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 567 }
 568
 569 // Most Thumb instructions don't have explicit predicates in the
 570 // encoding, but rather get their predicates from IT context.  We need
 571 // to fix up the predicate operands using this context information as a
 572 // post-pass.
 573 MCDisassembler::DecodeStatus
 574 ThumbDisassembler::AddThumbPredicate(MCInst &MI) const {
 575   MCDisassembler::DecodeStatus S = Success;
 576
 577   // A few instructions actually have predicates encoded in them.  Don't
 578   // try to overwrite it if we're seeing one of those.
 579   switch (MI.getOpcode()) {
 580     case ARM::tBcc:
 581     case ARM::t2Bcc:
 582     case ARM::tCBZ:
 583     case ARM::tCBNZ:
 584     case ARM::tCPS:
 585     case ARM::t2CPS3p:
 586     case ARM::t2CPS2p:
 587     case ARM::t2CPS1p:
 588     case ARM::tMOVSr:
 589     case ARM::tSETEND:
 590       // Some instructions (mostly conditional branches) are not
 591       // allowed in IT blocks.
 592       if (ITBlock.instrInITBlock())
 593         S = SoftFail;
 594       else
 595         return Success;
 596       break;
 597     case ARM::tB:
 598     case ARM::t2B:
 599     case ARM::t2TBB:
 600     case ARM::t2TBH:
 601       // Some instructions (mostly unconditional branches) can
 602       // only appears at the end of, or outside of, an IT.
 603       if (ITBlock.instrInITBlock() && !ITBlock.instrLastInITBlock())
 604         S = SoftFail;
 605       break;
 606     default:
 607       break;
 608   }
 609
 610   // If we're in an IT block, base the predicate on that.  Otherwise,
 611   // assume a predicate of AL.
 612   unsigned CC;
 613   CC = ITBlock.getITCC();
 614   if (CC == 0xF)
 615     CC = ARMCC::AL;
 616   if (ITBlock.instrInITBlock())
 617     ITBlock.advanceITState();
 618
 619   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 620   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 621   MCInst::iterator I = MI.begin();
 622   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 623     if (I == MI.end()) break;
 624     if (OpInfo[i].isPredicate()) {
 625       I = MI.insert(I, MCOperand::CreateImm(CC));
 626       ++I;
 627       if (CC == ARMCC::AL)
 628         MI.insert(I, MCOperand::CreateReg(0));
 629       else
 630         MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 631       return S;
 632     }
 633   }
 634
 635   I = MI.insert(I, MCOperand::CreateImm(CC));
 636   ++I;
 637   if (CC == ARMCC::AL)
 638     MI.insert(I, MCOperand::CreateReg(0));
 639   else
 640     MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 641
 642   return S;
 643 }
 644
 645 // Thumb VFP instructions are a special case.  Because we share their
 646 // encodings between ARM and Thumb modes, and they are predicable in ARM
 647 // mode, the auto-generated decoder will give them an (incorrect)
 648 // predicate operand.  We need to rewrite these operands based on the IT
 649 // context as a post-pass.
 650 void ThumbDisassembler::UpdateThumbVFPPredicate(MCInst &MI) const {
 651   unsigned CC;
 652   CC = ITBlock.getITCC();
 653   if (ITBlock.instrInITBlock())
 654     ITBlock.advanceITState();
 655
 656   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 657   MCInst::iterator I = MI.begin();
 658   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 659   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 660     if (OpInfo[i].isPredicate() ) {
 661       I->setImm(CC);
 662       ++I;
 663       if (CC == ARMCC::AL)
 664         I->setReg(0);
 665       else
 666         I->setReg(ARM::CPSR);
 667       return;
 668     }
 669   }
 670 }
 671
 672 DecodeStatus ThumbDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 673                                                ArrayRef<uint8_t> Bytes,
 674                                                uint64_t Address,
 675                                                raw_ostream &OS,
 676                                                raw_ostream &CS) const {
 677   CommentStream = &CS;
 678
 679   assert((STI.getFeatureBits() & ARM::ModeThumb) &&
 680          "Asked to disassemble in Thumb mode but Subtarget is in ARM mode!");
 681
 682   // We want to read exactly 2 bytes of data.
 683   if (Bytes.size() < 2) {
 684     Size = 0;
 685     return MCDisassembler::Fail;
 686   }
 687
 688   uint16_t Insn16 = (Bytes[1] << 8) | Bytes[0];
 689   DecodeStatus Result =
 690       decodeInstruction(DecoderTableThumb16, MI, Insn16, Address, this, STI);
 691   if (Result != MCDisassembler::Fail) {
 692     Size = 2;
 693     Check(Result, AddThumbPredicate(MI));
 694     return Result;
 695   }
 696
 697   MI.clear();
 698   Result = decodeInstruction(DecoderTableThumbSBit16, MI, Insn16, Address, this,
 699                              STI);
 700   if (Result) {
 701     Size = 2;
 702     bool InITBlock = ITBlock.instrInITBlock();
 703     Check(Result, AddThumbPredicate(MI));
 704     AddThumb1SBit(MI, InITBlock);
 705     return Result;
 706   }
 707
 708   MI.clear();
 709   Result =
 710       decodeInstruction(DecoderTableThumb216, MI, Insn16, Address, this, STI);
 711   if (Result != MCDisassembler::Fail) {
 712     Size = 2;
 713
 714     // Nested IT blocks are UNPREDICTABLE.  Must be checked before we add
 715     // the Thumb predicate.
 716     if (MI.getOpcode() == ARM::t2IT && ITBlock.instrInITBlock())
 717       Result = MCDisassembler::SoftFail;
 718
 719     Check(Result, AddThumbPredicate(MI));
 720
 721     // If we find an IT instruction, we need to parse its condition
 722     // code and mask operands so that we can apply them correctly
 723     // to the subsequent instructions.
 724     if (MI.getOpcode() == ARM::t2IT) {
 725
 726       unsigned Firstcond = MI.getOperand(0).getImm();
 727       unsigned Mask = MI.getOperand(1).getImm();
 728       ITBlock.setITState(Firstcond, Mask);
 729     }
 730
 731     return Result;
 732   }
 733
 734   // We want to read exactly 4 bytes of data.
 735   if (Bytes.size() < 4) {
 736     Size = 0;
 737     return MCDisassembler::Fail;
 738   }
 739
 740   uint32_t Insn32 =
 741       (Bytes[3] << 8) | (Bytes[2] << 0) | (Bytes[1] << 24) | (Bytes[0] << 16);
 742   MI.clear();
 743   Result =
 744       decodeInstruction(DecoderTableThumb32, MI, Insn32, Address, this, STI);
 745   if (Result != MCDisassembler::Fail) {
 746     Size = 4;
 747     bool InITBlock = ITBlock.instrInITBlock();
 748     Check(Result, AddThumbPredicate(MI));
 749     AddThumb1SBit(MI, InITBlock);
 750     return Result;
 751   }
 752
 753   MI.clear();
 754   Result =
 755       decodeInstruction(DecoderTableThumb232, MI, Insn32, Address, this, STI);
 756   if (Result != MCDisassembler::Fail) {
 757     Size = 4;
 758     Check(Result, AddThumbPredicate(MI));
 759     return Result;
 760   }
 761
 762   if (fieldFromInstruction(Insn32, 28, 4) == 0xE) {
 763     MI.clear();
 764     Result =
 765         decodeInstruction(DecoderTableVFP32, MI, Insn32, Address, this, STI);
 766     if (Result != MCDisassembler::Fail) {
 767       Size = 4;
 768       UpdateThumbVFPPredicate(MI);
 769       return Result;
 770     }
 771   }
 772
 773   MI.clear();
 774   Result =
 775       decodeInstruction(DecoderTableVFPV832, MI, Insn32, Address, this, STI);
 776   if (Result != MCDisassembler::Fail) {
 777     Size = 4;
 778     return Result;
 779   }
 780
 781   if (fieldFromInstruction(Insn32, 28, 4) == 0xE) {
 782     MI.clear();
 783     Result = decodeInstruction(DecoderTableNEONDup32, MI, Insn32, Address, this,
 784                                STI);
 785     if (Result != MCDisassembler::Fail) {
 786       Size = 4;
 787       Check(Result, AddThumbPredicate(MI));
 788       return Result;
 789     }
 790   }
 791
 792   if (fieldFromInstruction(Insn32, 24, 8) == 0xF9) {
 793     MI.clear();
 794     uint32_t NEONLdStInsn = Insn32;
 795     NEONLdStInsn &= 0xF0FFFFFF;
 796     NEONLdStInsn |= 0x04000000;
 797     Result = decodeInstruction(DecoderTableNEONLoadStore32, MI, NEONLdStInsn,
 798                                Address, this, STI);
 799     if (Result != MCDisassembler::Fail) {
 800       Size = 4;
 801       Check(Result, AddThumbPredicate(MI));
 802       return Result;
 803     }
 804   }
 805
 806   if (fieldFromInstruction(Insn32, 24, 4) == 0xF) {
 807     MI.clear();
 808     uint32_t NEONDataInsn = Insn32;
 809     NEONDataInsn &= 0xF0FFFFFF; // Clear bits 27-24
 810     NEONDataInsn |= (NEONDataInsn & 0x10000000) >> 4; // Move bit 28 to bit 24
 811     NEONDataInsn |= 0x12000000; // Set bits 28 and 25
 812     Result = decodeInstruction(DecoderTableNEONData32, MI, NEONDataInsn,
 813                                Address, this, STI);
 814     if (Result != MCDisassembler::Fail) {
 815       Size = 4;
 816       Check(Result, AddThumbPredicate(MI));
 817       return Result;
 818     }
 819
 820     MI.clear();
 821     uint32_t NEONCryptoInsn = Insn32;
 822     NEONCryptoInsn &= 0xF0FFFFFF; // Clear bits 27-24
 823     NEONCryptoInsn |= (NEONCryptoInsn & 0x10000000) >> 4; // Move bit 28 to bit 24
 824     NEONCryptoInsn |= 0x12000000; // Set bits 28 and 25
 825     Result = decodeInstruction(DecoderTablev8Crypto32, MI, NEONCryptoInsn,
 826                                Address, this, STI);
 827     if (Result != MCDisassembler::Fail) {
 828       Size = 4;
 829       return Result;
 830     }
 831
 832     MI.clear();
 833     uint32_t NEONv8Insn = Insn32;
 834     NEONv8Insn &= 0xF3FFFFFF; // Clear bits 27-26
 835     Result = decodeInstruction(DecoderTablev8NEON32, MI, NEONv8Insn, Address,
 836                                this, STI);
 837     if (Result != MCDisassembler::Fail) {
 838       Size = 4;
 839       return Result;
 840     }
 841   }
 842
 843   MI.clear();
 844   Size = 0;
 845   return MCDisassembler::Fail;
 846 }
 847
 848
 849 extern "C" void LLVMInitializeARMDisassembler() {
 850   TargetRegistry::RegisterMCDisassembler(TheARMLETarget,
 851                                          createARMDisassembler);
 852   TargetRegistry::RegisterMCDisassembler(TheARMBETarget,
 853                                          createARMDisassembler);
 854   TargetRegistry::RegisterMCDisassembler(TheThumbLETarget,
 855                                          createThumbDisassembler);
 856   TargetRegistry::RegisterMCDisassembler(TheThumbBETarget,
 857                                          createThumbDisassembler);
 858 }
 859
 860 static const uint16_t GPRDecoderTable[] = {
 861   ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 862   ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 863   ARM::R8, ARM::R9, ARM::R10, ARM::R11,
 864   ARM::R12, ARM::SP, ARM::LR, ARM::PC
 865 };
 866
 867 static DecodeStatus DecodeGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 868                                    uint64_t Address, const void *Decoder) {
 869   if (RegNo > 15)
 870     return MCDisassembler::Fail;
 871
 872   unsigned Register = GPRDecoderTable[RegNo];
 873   Inst.addOperand(MCOperand::CreateReg(Register));
 874   return MCDisassembler::Success;
 875 }
 876
 877 static DecodeStatus
 878 DecodeGPRnopcRegisterClass(MCInst &Inst, unsigned RegNo,
 879                            uint64_t Address, const void *Decoder) {
 880   DecodeStatus S = MCDisassembler::Success;
 881
 882   if (RegNo == 15)
 883     S = MCDisassembler::SoftFail;
 884
 885   Check(S, DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder));
 886
 887   return S;
 888 }
 889
 890 static DecodeStatus
 891 DecodeGPRwithAPSRRegisterClass(MCInst &Inst, unsigned RegNo,
 892                                uint64_t Address, const void *Decoder) {
 893   DecodeStatus S = MCDisassembler::Success;
 894
 895   if (RegNo == 15)
 896   {
 897     Inst.addOperand(MCOperand::CreateReg(ARM::APSR_NZCV));
 898     return MCDisassembler::Success;
 899   }
 900
 901   Check(S, DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder));
 902   return S;
 903 }
 904
 905 static DecodeStatus DecodetGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 906                                    uint64_t Address, const void *Decoder) {
 907   if (RegNo > 7)
 908     return MCDisassembler::Fail;
 909   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 910 }
 911
 912 static const uint16_t GPRPairDecoderTable[] = {
 913   ARM::R0_R1, ARM::R2_R3,   ARM::R4_R5,  ARM::R6_R7,
 914   ARM::R8_R9, ARM::R10_R11, ARM::R12_SP
 915 };
 916
 917 static DecodeStatus DecodeGPRPairRegisterClass(MCInst &Inst, unsigned RegNo,
 918                                    uint64_t Address, const void *Decoder) {
 919   DecodeStatus S = MCDisassembler::Success;
 920
 921   if (RegNo > 13)
 922     return MCDisassembler::Fail;
 923
 924   if ((RegNo & 1) || RegNo == 0xe)
 925      S = MCDisassembler::SoftFail;
 926
 927   unsigned RegisterPair = GPRPairDecoderTable[RegNo/2];
 928   Inst.addOperand(MCOperand::CreateReg(RegisterPair));
 929   return S;
 930 }
 931
 932 static DecodeStatus DecodetcGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 933                                    uint64_t Address, const void *Decoder) {
 934   unsigned Register = 0;
 935   switch (RegNo) {
 936     case 0:
 937       Register = ARM::R0;
 938       break;
 939     case 1:
 940       Register = ARM::R1;
 941       break;
 942     case 2:
 943       Register = ARM::R2;
 944       break;
 945     case 3:
 946       Register = ARM::R3;
 947       break;
 948     case 9:
 949       Register = ARM::R9;
 950       break;
 951     case 12:
 952       Register = ARM::R12;
 953       break;
 954     default:
 955       return MCDisassembler::Fail;
 956     }
 957
 958   Inst.addOperand(MCOperand::CreateReg(Register));
 959   return MCDisassembler::Success;
 960 }
 961
 962 static DecodeStatus DecoderGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 963                                    uint64_t Address, const void *Decoder) {
 964   DecodeStatus S = MCDisassembler::Success;
 965   if (RegNo == 13 || RegNo == 15)
 966     S = MCDisassembler::SoftFail;
 967   Check(S, DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder));
 968   return S;
 969 }
 970
 971 static const uint16_t SPRDecoderTable[] = {
 972      ARM::S0,  ARM::S1,  ARM::S2,  ARM::S3,
 973      ARM::S4,  ARM::S5,  ARM::S6,  ARM::S7,
 974      ARM::S8,  ARM::S9, ARM::S10, ARM::S11,
 975     ARM::S12, ARM::S13, ARM::S14, ARM::S15,
 976     ARM::S16, ARM::S17, ARM::S18, ARM::S19,
 977     ARM::S20, ARM::S21, ARM::S22, ARM::S23,
 978     ARM::S24, ARM::S25, ARM::S26, ARM::S27,
 979     ARM::S28, ARM::S29, ARM::S30, ARM::S31
 980 };
 981
 982 static DecodeStatus DecodeSPRRegisterClass(MCInst &Inst, unsigned RegNo,
 983                                    uint64_t Address, const void *Decoder) {
 984   if (RegNo > 31)
 985     return MCDisassembler::Fail;
 986
 987   unsigned Register = SPRDecoderTable[RegNo];
 988   Inst.addOperand(MCOperand::CreateReg(Register));
 989   return MCDisassembler::Success;
 990 }
 991
 992 static const uint16_t DPRDecoderTable[] = {
 993      ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 994      ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 995      ARM::D8,  ARM::D9, ARM::D10, ARM::D11,
 996     ARM::D12, ARM::D13, ARM::D14, ARM::D15,
 997     ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 998     ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 999     ARM::D24, ARM::D25, ARM::D26, ARM::D27,
1000     ARM::D28, ARM::D29, ARM::D30, ARM::D31
1001 };
1002
1003 static DecodeStatus DecodeDPRRegisterClass(MCInst &Inst, unsigned RegNo,
1004                                    uint64_t Address, const void *Decoder) {
1005   uint64_t featureBits = ((const MCDisassembler*)Decoder)->getSubtargetInfo()
1006                                                           .getFeatureBits();
1007   bool hasD16 = featureBits & ARM::FeatureD16;
1008
1009   if (RegNo > 31 || (hasD16 && RegNo > 15))
1010     return MCDisassembler::Fail;
1011
1012   unsigned Register = DPRDecoderTable[RegNo];
1013   Inst.addOperand(MCOperand::CreateReg(Register));
1014   return MCDisassembler::Success;
1015 }
1016
1017 static DecodeStatus DecodeDPR_8RegisterClass(MCInst &Inst, unsigned RegNo,
1018                                    uint64_t Address, const void *Decoder) {
1019   if (RegNo > 7)
1020     return MCDisassembler::Fail;
1021   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
1022 }
1023
1024 static DecodeStatus
1025 DecodeDPR_VFP2RegisterClass(MCInst &Inst, unsigned RegNo,
1026                             uint64_t Address, const void *Decoder) {
1027   if (RegNo > 15)
1028     return MCDisassembler::Fail;
1029   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
1030 }
1031
1032 static const uint16_t QPRDecoderTable[] = {
1033      ARM::Q0,  ARM::Q1,  ARM::Q2,  ARM::Q3,
1034      ARM::Q4,  ARM::Q5,  ARM::Q6,  ARM::Q7,
1035      ARM::Q8,  ARM::Q9, ARM::Q10, ARM::Q11,
1036     ARM::Q12, ARM::Q13, ARM::Q14, ARM::Q15
1037 };
1038
1039
1040 static DecodeStatus DecodeQPRRegisterClass(MCInst &Inst, unsigned RegNo,
1041                                    uint64_t Address, const void *Decoder) {
1042   if (RegNo > 31 || (RegNo & 1) != 0)
1043     return MCDisassembler::Fail;
1044   RegNo >>= 1;
1045
1046   unsigned Register = QPRDecoderTable[RegNo];
1047   Inst.addOperand(MCOperand::CreateReg(Register));
1048   return MCDisassembler::Success;
1049 }
1050
1051 static const uint16_t DPairDecoderTable[] = {
1052   ARM::Q0,  ARM::D1_D2,   ARM::Q1,  ARM::D3_D4,   ARM::Q2,  ARM::D5_D6,
1053   ARM::Q3,  ARM::D7_D8,   ARM::Q4,  ARM::D9_D10,  ARM::Q5,  ARM::D11_D12,
1054   ARM::Q6,  ARM::D13_D14, ARM::Q7,  ARM::D15_D16, ARM::Q8,  ARM::D17_D18,
1055   ARM::Q9,  ARM::D19_D20, ARM::Q10, ARM::D21_D22, ARM::Q11, ARM::D23_D24,
1056   ARM::Q12, ARM::D25_D26, ARM::Q13, ARM::D27_D28, ARM::Q14, ARM::D29_D30,
1057   ARM::Q15
1058 };
1059
1060 static DecodeStatus DecodeDPairRegisterClass(MCInst &Inst, unsigned RegNo,
1061                                    uint64_t Address, const void *Decoder) {
1062   if (RegNo > 30)
1063     return MCDisassembler::Fail;
1064
1065   unsigned Register = DPairDecoderTable[RegNo];
1066   Inst.addOperand(MCOperand::CreateReg(Register));
1067   return MCDisassembler::Success;
1068 }
1069
1070 static const uint16_t DPairSpacedDecoderTable[] = {
1071   ARM::D0_D2,   ARM::D1_D3,   ARM::D2_D4,   ARM::D3_D5,
1072   ARM::D4_D6,   ARM::D5_D7,   ARM::D6_D8,   ARM::D7_D9,
1073   ARM::D8_D10,  ARM::D9_D11,  ARM::D10_D12, ARM::D11_D13,
1074   ARM::D12_D14, ARM::D13_D15, ARM::D14_D16, ARM::D15_D17,
1075   ARM::D16_D18, ARM::D17_D19, ARM::D18_D20, ARM::D19_D21,
1076   ARM::D20_D22, ARM::D21_D23, ARM::D22_D24, ARM::D23_D25,
1077   ARM::D24_D26, ARM::D25_D27, ARM::D26_D28, ARM::D27_D29,
1078   ARM::D28_D30, ARM::D29_D31
1079 };
1080
1081 static DecodeStatus DecodeDPairSpacedRegisterClass(MCInst &Inst,
1082                                                    unsigned RegNo,
1083                                                    uint64_t Address,
1084                                                    const void *Decoder) {
1085   if (RegNo > 29)
1086     return MCDisassembler::Fail;
1087
1088   unsigned Register = DPairSpacedDecoderTable[RegNo];
1089   Inst.addOperand(MCOperand::CreateReg(Register));
1090   return MCDisassembler::Success;
1091 }
1092
1093 static DecodeStatus DecodePredicateOperand(MCInst &Inst, unsigned Val,
1094                                uint64_t Address, const void *Decoder) {
1095   if (Val == 0xF) return MCDisassembler::Fail;
1096   // AL predicate is not allowed on Thumb1 branches.
1097   if (Inst.getOpcode() == ARM::tBcc && Val == 0xE)
1098     return MCDisassembler::Fail;
1099   Inst.addOperand(MCOperand::CreateImm(Val));
1100   if (Val == ARMCC::AL) {
1101     Inst.addOperand(MCOperand::CreateReg(0));
1102   } else
1103     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1104   return MCDisassembler::Success;
1105 }
1106
1107 static DecodeStatus DecodeCCOutOperand(MCInst &Inst, unsigned Val,
1108                                uint64_t Address, const void *Decoder) {
1109   if (Val)
1110     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1111   else
1112     Inst.addOperand(MCOperand::CreateReg(0));
1113   return MCDisassembler::Success;
1114 }
1115
1116 static DecodeStatus DecodeSOImmOperand(MCInst &Inst, unsigned Val,
1117                                uint64_t Address, const void *Decoder) {
1118   uint32_t imm = Val & 0xFF;
1119   uint32_t rot = (Val & 0xF00) >> 7;
1120   uint32_t rot_imm = (imm >> rot) | (imm << ((32-rot) & 0x1F));
1121   Inst.addOperand(MCOperand::CreateImm(rot_imm));
1122   return MCDisassembler::Success;
1123 }
1124
1125 static DecodeStatus DecodeSORegImmOperand(MCInst &Inst, unsigned Val,
1126                                uint64_t Address, const void *Decoder) {
1127   DecodeStatus S = MCDisassembler::Success;
1128
1129   unsigned Rm = fieldFromInstruction(Val, 0, 4);
1130   unsigned type = fieldFromInstruction(Val, 5, 2);
1131   unsigned imm = fieldFromInstruction(Val, 7, 5);
1132
1133   // Register-immediate
1134   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1135     return MCDisassembler::Fail;
1136
1137   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1138   switch (type) {
1139     case 0:
1140       Shift = ARM_AM::lsl;
1141       break;
1142     case 1:
1143       Shift = ARM_AM::lsr;
1144       break;
1145     case 2:
1146       Shift = ARM_AM::asr;
1147       break;
1148     case 3:
1149       Shift = ARM_AM::ror;
1150       break;
1151   }
1152
1153   if (Shift == ARM_AM::ror && imm == 0)
1154     Shift = ARM_AM::rrx;
1155
1156   unsigned Op = Shift | (imm << 3);
1157   Inst.addOperand(MCOperand::CreateImm(Op));
1158
1159   return S;
1160 }
1161
1162 static DecodeStatus DecodeSORegRegOperand(MCInst &Inst, unsigned Val,
1163                                uint64_t Address, const void *Decoder) {
1164   DecodeStatus S = MCDisassembler::Success;
1165
1166   unsigned Rm = fieldFromInstruction(Val, 0, 4);
1167   unsigned type = fieldFromInstruction(Val, 5, 2);
1168   unsigned Rs = fieldFromInstruction(Val, 8, 4);
1169
1170   // Register-register
1171   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1172     return MCDisassembler::Fail;
1173   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rs, Address, Decoder)))
1174     return MCDisassembler::Fail;
1175
1176   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1177   switch (type) {
1178     case 0:
1179       Shift = ARM_AM::lsl;
1180       break;
1181     case 1:
1182       Shift = ARM_AM::lsr;
1183       break;
1184     case 2:
1185       Shift = ARM_AM::asr;
1186       break;
1187     case 3:
1188       Shift = ARM_AM::ror;
1189       break;
1190   }
1191
1192   Inst.addOperand(MCOperand::CreateImm(Shift));
1193
1194   return S;
1195 }
1196
1197 static DecodeStatus DecodeRegListOperand(MCInst &Inst, unsigned Val,
1198                                  uint64_t Address, const void *Decoder) {
1199   DecodeStatus S = MCDisassembler::Success;
1200
1201   bool NeedDisjointWriteback = false;
1202   unsigned WritebackReg = 0;
1203   switch (Inst.getOpcode()) {
1204   default:
1205     break;
1206   case ARM::LDMIA_UPD:
1207   case ARM::LDMDB_UPD:
1208   case ARM::LDMIB_UPD:
1209   case ARM::LDMDA_UPD:
1210   case ARM::t2LDMIA_UPD:
1211   case ARM::t2LDMDB_UPD:
1212   case ARM::t2STMIA_UPD:
1213   case ARM::t2STMDB_UPD:
1214     NeedDisjointWriteback = true;
1215     WritebackReg = Inst.getOperand(0).getReg();
1216     break;
1217   }
1218
1219   // Empty register lists are not allowed.
1220   if (Val == 0) return MCDisassembler::Fail;
1221   for (unsigned i = 0; i < 16; ++i) {
1222     if (Val & (1 << i)) {
1223       if (!Check(S, DecodeGPRRegisterClass(Inst, i, Address, Decoder)))
1224         return MCDisassembler::Fail;
1225       // Writeback not allowed if Rn is in the target list.
1226       if (NeedDisjointWriteback && WritebackReg == Inst.end()[-1].getReg())
1227         Check(S, MCDisassembler::SoftFail);
1228     }
1229   }
1230
1231   return S;
1232 }
1233
1234 static DecodeStatus DecodeSPRRegListOperand(MCInst &Inst, unsigned Val,
1235                                  uint64_t Address, const void *Decoder) {
1236   DecodeStatus S = MCDisassembler::Success;
1237
1238   unsigned Vd = fieldFromInstruction(Val, 8, 5);
1239   unsigned regs = fieldFromInstruction(Val, 0, 8);
1240
1241   // In case of unpredictable encoding, tweak the operands.
1242   if (regs == 0 || (Vd + regs) > 32) {
1243     regs = Vd + regs > 32 ? 32 - Vd : regs;
1244     regs = std::max( 1u, regs);
1245     S = MCDisassembler::SoftFail;
1246   }
1247
1248   if (!Check(S, DecodeSPRRegisterClass(Inst, Vd, Address, Decoder)))
1249     return MCDisassembler::Fail;
1250   for (unsigned i = 0; i < (regs - 1); ++i) {
1251     if (!Check(S, DecodeSPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1252       return MCDisassembler::Fail;
1253   }
1254
1255   return S;
1256 }
1257
1258 static DecodeStatus DecodeDPRRegListOperand(MCInst &Inst, unsigned Val,
1259                                  uint64_t Address, const void *Decoder) {
1260   DecodeStatus S = MCDisassembler::Success;
1261
1262   unsigned Vd = fieldFromInstruction(Val, 8, 5);
1263   unsigned regs = fieldFromInstruction(Val, 1, 7);
1264
1265   // In case of unpredictable encoding, tweak the operands.
1266   if (regs == 0 || regs > 16 || (Vd + regs) > 32) {
1267     regs = Vd + regs > 32 ? 32 - Vd : regs;
1268     regs = std::max( 1u, regs);
1269     regs = std::min(16u, regs);
1270     S = MCDisassembler::SoftFail;
1271   }
1272
1273   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
1274       return MCDisassembler::Fail;
1275   for (unsigned i = 0; i < (regs - 1); ++i) {
1276     if (!Check(S, DecodeDPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1277       return MCDisassembler::Fail;
1278   }
1279
1280   return S;
1281 }
1282
1283 static DecodeStatus DecodeBitfieldMaskOperand(MCInst &Inst, unsigned Val,
1284                                       uint64_t Address, const void *Decoder) {
1285   // This operand encodes a mask of contiguous zeros between a specified MSB
1286   // and LSB.  To decode it, we create the mask of all bits MSB-and-lower,
1287   // the mask of all bits LSB-and-lower, and then xor them to create
1288   // the mask of that's all ones on [msb, lsb].  Finally we not it to
1289   // create the final mask.
1290   unsigned msb = fieldFromInstruction(Val, 5, 5);
1291   unsigned lsb = fieldFromInstruction(Val, 0, 5);
1292
1293   DecodeStatus S = MCDisassembler::Success;
1294   if (lsb > msb) {
1295     Check(S, MCDisassembler::SoftFail);
1296     // The check above will cause the warning for the "potentially undefined
1297     // instruction encoding" but we can't build a bad MCOperand value here
1298     // with a lsb > msb or else printing the MCInst will cause a crash.
1299     lsb = msb;
1300   }
1301
1302   uint32_t msb_mask = 0xFFFFFFFF;
1303   if (msb != 31) msb_mask = (1U << (msb+1)) - 1;
1304   uint32_t lsb_mask = (1U << lsb) - 1;
1305
1306   Inst.addOperand(MCOperand::CreateImm(~(msb_mask ^ lsb_mask)));
1307   return S;
1308 }
1309
1310 static DecodeStatus DecodeCopMemInstruction(MCInst &Inst, unsigned Insn,
1311                                   uint64_t Address, const void *Decoder) {
1312   DecodeStatus S = MCDisassembler::Success;
1313
1314   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1315   unsigned CRd = fieldFromInstruction(Insn, 12, 4);
1316   unsigned coproc = fieldFromInstruction(Insn, 8, 4);
1317   unsigned imm = fieldFromInstruction(Insn, 0, 8);
1318   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1319   unsigned U = fieldFromInstruction(Insn, 23, 1);
1320
1321   switch (Inst.getOpcode()) {
1322     case ARM::LDC_OFFSET:
1323     case ARM::LDC_PRE:
1324     case ARM::LDC_POST:
1325     case ARM::LDC_OPTION:
1326     case ARM::LDCL_OFFSET:
1327     case ARM::LDCL_PRE:
1328     case ARM::LDCL_POST:
1329     case ARM::LDCL_OPTION:
1330     case ARM::STC_OFFSET:
1331     case ARM::STC_PRE:
1332     case ARM::STC_POST:
1333     case ARM::STC_OPTION:
1334     case ARM::STCL_OFFSET:
1335     case ARM::STCL_PRE:
1336     case ARM::STCL_POST:
1337     case ARM::STCL_OPTION:
1338     case ARM::t2LDC_OFFSET:
1339     case ARM::t2LDC_PRE:
1340     case ARM::t2LDC_POST:
1341     case ARM::t2LDC_OPTION:
1342     case ARM::t2LDCL_OFFSET:
1343     case ARM::t2LDCL_PRE:
1344     case ARM::t2LDCL_POST:
1345     case ARM::t2LDCL_OPTION:
1346     case ARM::t2STC_OFFSET:
1347     case ARM::t2STC_PRE:
1348     case ARM::t2STC_POST:
1349     case ARM::t2STC_OPTION:
1350     case ARM::t2STCL_OFFSET:
1351     case ARM::t2STCL_PRE:
1352     case ARM::t2STCL_POST:
1353     case ARM::t2STCL_OPTION:
1354       if (coproc == 0xA || coproc == 0xB)
1355         return MCDisassembler::Fail;
1356       break;
1357     default:
1358       break;
1359   }
1360
1361   uint64_t featureBits = ((const MCDisassembler*)Decoder)->getSubtargetInfo()
1362                                                           .getFeatureBits();
1363   if ((featureBits & ARM::HasV8Ops) && (coproc != 14))
1364     return MCDisassembler::Fail;
1365
1366   Inst.addOperand(MCOperand::CreateImm(coproc));
1367   Inst.addOperand(MCOperand::CreateImm(CRd));
1368   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1369     return MCDisassembler::Fail;
1370
1371   switch (Inst.getOpcode()) {
1372     case ARM::t2LDC2_OFFSET:
1373     case ARM::t2LDC2L_OFFSET:
1374     case ARM::t2LDC2_PRE:
1375     case ARM::t2LDC2L_PRE:
1376     case ARM::t2STC2_OFFSET:
1377     case ARM::t2STC2L_OFFSET:
1378     case ARM::t2STC2_PRE:
1379     case ARM::t2STC2L_PRE:
1380     case ARM::LDC2_OFFSET:
1381     case ARM::LDC2L_OFFSET:
1382     case ARM::LDC2_PRE:
1383     case ARM::LDC2L_PRE:
1384     case ARM::STC2_OFFSET:
1385     case ARM::STC2L_OFFSET:
1386     case ARM::STC2_PRE:
1387     case ARM::STC2L_PRE:
1388     case ARM::t2LDC_OFFSET:
1389     case ARM::t2LDCL_OFFSET:
1390     case ARM::t2LDC_PRE:
1391     case ARM::t2LDCL_PRE:
1392     case ARM::t2STC_OFFSET:
1393     case ARM::t2STCL_OFFSET:
1394     case ARM::t2STC_PRE:
1395     case ARM::t2STCL_PRE:
1396     case ARM::LDC_OFFSET:
1397     case ARM::LDCL_OFFSET:
1398     case ARM::LDC_PRE:
1399     case ARM::LDCL_PRE:
1400     case ARM::STC_OFFSET:
1401     case ARM::STCL_OFFSET:
1402     case ARM::STC_PRE:
1403     case ARM::STCL_PRE:
1404       imm = ARM_AM::getAM5Opc(U ? ARM_AM::add : ARM_AM::sub, imm);
1405       Inst.addOperand(MCOperand::CreateImm(imm));
1406       break;
1407     case ARM::t2LDC2_POST:
1408     case ARM::t2LDC2L_POST:
1409     case ARM::t2STC2_POST:
1410     case ARM::t2STC2L_POST:
1411     case ARM::LDC2_POST:
1412     case ARM::LDC2L_POST:
1413     case ARM::STC2_POST:
1414     case ARM::STC2L_POST:
1415     case ARM::t2LDC_POST:
1416     case ARM::t2LDCL_POST:
1417     case ARM::t2STC_POST:
1418     case ARM::t2STCL_POST:
1419     case ARM::LDC_POST:
1420     case ARM::LDCL_POST:
1421     case ARM::STC_POST:
1422     case ARM::STCL_POST:
1423       imm |= U << 8;
1424       // fall through.
1425     default:
1426       // The 'option' variant doesn't encode 'U' in the immediate since
1427       // the immediate is unsigned [0,255].
1428       Inst.addOperand(MCOperand::CreateImm(imm));
1429       break;
1430   }
1431
1432   switch (Inst.getOpcode()) {
1433     case ARM::LDC_OFFSET:
1434     case ARM::LDC_PRE:
1435     case ARM::LDC_POST:
1436     case ARM::LDC_OPTION:
1437     case ARM::LDCL_OFFSET:
1438     case ARM::LDCL_PRE:
1439     case ARM::LDCL_POST:
1440     case ARM::LDCL_OPTION:
1441     case ARM::STC_OFFSET:
1442     case ARM::STC_PRE:
1443     case ARM::STC_POST:
1444     case ARM::STC_OPTION:
1445     case ARM::STCL_OFFSET:
1446     case ARM::STCL_PRE:
1447     case ARM::STCL_POST:
1448     case ARM::STCL_OPTION:
1449       if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1450         return MCDisassembler::Fail;
1451       break;
1452     default:
1453       break;
1454   }
1455
1456   return S;
1457 }
1458
1459 static DecodeStatus
1460 DecodeAddrMode2IdxInstruction(MCInst &Inst, unsigned Insn,
1461                               uint64_t Address, const void *Decoder) {
1462   DecodeStatus S = MCDisassembler::Success;
1463
1464   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1465   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
1466   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
1467   unsigned imm = fieldFromInstruction(Insn, 0, 12);
1468   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1469   unsigned reg = fieldFromInstruction(Insn, 25, 1);
1470   unsigned P = fieldFromInstruction(Insn, 24, 1);
1471   unsigned W = fieldFromInstruction(Insn, 21, 1);
1472
1473   // On stores, the writeback operand precedes Rt.
1474   switch (Inst.getOpcode()) {
1475     case ARM::STR_POST_IMM:
1476     case ARM::STR_POST_REG:
1477     case ARM::STRB_POST_IMM:
1478     case ARM::STRB_POST_REG:
1479     case ARM::STRT_POST_REG:
1480     case ARM::STRT_POST_IMM:
1481     case ARM::STRBT_POST_REG:
1482     case ARM::STRBT_POST_IMM:
1483       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1484         return MCDisassembler::Fail;
1485       break;
1486     default:
1487       break;
1488   }
1489
1490   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1491     return MCDisassembler::Fail;
1492
1493   // On loads, the writeback operand comes after Rt.
1494   switch (Inst.getOpcode()) {
1495     case ARM::LDR_POST_IMM:
1496     case ARM::LDR_POST_REG:
1497     case ARM::LDRB_POST_IMM:
1498     case ARM::LDRB_POST_REG:
1499     case ARM::LDRBT_POST_REG:
1500     case ARM::LDRBT_POST_IMM:
1501     case ARM::LDRT_POST_REG:
1502     case ARM::LDRT_POST_IMM:
1503       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1504         return MCDisassembler::Fail;
1505       break;
1506     default:
1507       break;
1508   }
1509
1510   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1511     return MCDisassembler::Fail;
1512
1513   ARM_AM::AddrOpc Op = ARM_AM::add;
1514   if (!fieldFromInstruction(Insn, 23, 1))
1515     Op = ARM_AM::sub;
1516
1517   bool writeback = (P == 0) || (W == 1);
1518   unsigned idx_mode = 0;
1519   if (P && writeback)
1520     idx_mode = ARMII::IndexModePre;
1521   else if (!P && writeback)
1522     idx_mode = ARMII::IndexModePost;
1523
1524   if (writeback && (Rn == 15 || Rn == Rt))
1525     S = MCDisassembler::SoftFail; // UNPREDICTABLE
1526
1527   if (reg) {
1528     if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1529       return MCDisassembler::Fail;
1530     ARM_AM::ShiftOpc Opc = ARM_AM::lsl;
1531     switch( fieldFromInstruction(Insn, 5, 2)) {
1532       case 0:
1533         Opc = ARM_AM::lsl;
1534         break;
1535       case 1:
1536         Opc = ARM_AM::lsr;
1537         break;
1538       case 2:
1539         Opc = ARM_AM::asr;
1540         break;
1541       case 3:
1542         Opc = ARM_AM::ror;
1543         break;
1544       default:
1545         return MCDisassembler::Fail;
1546     }
1547     unsigned amt = fieldFromInstruction(Insn, 7, 5);
1548     if (Opc == ARM_AM::ror && amt == 0)
1549       Opc = ARM_AM::rrx;
1550     unsigned imm = ARM_AM::getAM2Opc(Op, amt, Opc, idx_mode);
1551
1552     Inst.addOperand(MCOperand::CreateImm(imm));
1553   } else {
1554     Inst.addOperand(MCOperand::CreateReg(0));
1555     unsigned tmp = ARM_AM::getAM2Opc(Op, imm, ARM_AM::lsl, idx_mode);
1556     Inst.addOperand(MCOperand::CreateImm(tmp));
1557   }
1558
1559   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1560     return MCDisassembler::Fail;
1561
1562   return S;
1563 }
1564
1565 static DecodeStatus DecodeSORegMemOperand(MCInst &Inst, unsigned Val,
1566                                   uint64_t Address, const void *Decoder) {
1567   DecodeStatus S = MCDisassembler::Success;
1568
1569   unsigned Rn = fieldFromInstruction(Val, 13, 4);
1570   unsigned Rm = fieldFromInstruction(Val,  0, 4);
1571   unsigned type = fieldFromInstruction(Val, 5, 2);
1572   unsigned imm = fieldFromInstruction(Val, 7, 5);
1573   unsigned U = fieldFromInstruction(Val, 12, 1);
1574
1575   ARM_AM::ShiftOpc ShOp = ARM_AM::lsl;
1576   switch (type) {
1577     case 0:
1578       ShOp = ARM_AM::lsl;
1579       break;
1580     case 1:
1581       ShOp = ARM_AM::lsr;
1582       break;
1583     case 2:
1584       ShOp = ARM_AM::asr;
1585       break;
1586     case 3:
1587       ShOp = ARM_AM::ror;
1588       break;
1589   }
1590
1591   if (ShOp == ARM_AM::ror && imm == 0)
1592     ShOp = ARM_AM::rrx;
1593
1594   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1595     return MCDisassembler::Fail;
1596   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1597     return MCDisassembler::Fail;
1598   unsigned shift;
1599   if (U)
1600     shift = ARM_AM::getAM2Opc(ARM_AM::add, imm, ShOp);
1601   else
1602     shift = ARM_AM::getAM2Opc(ARM_AM::sub, imm, ShOp);
1603   Inst.addOperand(MCOperand::CreateImm(shift));
1604
1605   return S;
1606 }
1607
1608 static DecodeStatus
1609 DecodeAddrMode3Instruction(MCInst &Inst, unsigned Insn,
1610                            uint64_t Address, const void *Decoder) {
1611   DecodeStatus S = MCDisassembler::Success;
1612
1613   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
1614   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1615   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
1616   unsigned type = fieldFromInstruction(Insn, 22, 1);
1617   unsigned imm = fieldFromInstruction(Insn, 8, 4);
1618   unsigned U = ((~fieldFromInstruction(Insn, 23, 1)) & 1) << 8;
1619   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1620   unsigned W = fieldFromInstruction(Insn, 21, 1);
1621   unsigned P = fieldFromInstruction(Insn, 24, 1);
1622   unsigned Rt2 = Rt + 1;
1623
1624   bool writeback = (W == 1) | (P == 0);
1625
1626   // For {LD,ST}RD, Rt must be even, else undefined.
1627   switch (Inst.getOpcode()) {
1628     case ARM::STRD:
1629     case ARM::STRD_PRE:
1630     case ARM::STRD_POST:
1631     case ARM::LDRD:
1632     case ARM::LDRD_PRE:
1633     case ARM::LDRD_POST:
1634       if (Rt & 0x1) S = MCDisassembler::SoftFail;
1635       break;
1636     default:
1637       break;
1638   }
1639   switch (Inst.getOpcode()) {
1640     case ARM::STRD:
1641     case ARM::STRD_PRE:
1642     case ARM::STRD_POST:
1643       if (P == 0 && W == 1)
1644         S = MCDisassembler::SoftFail;
1645
1646       if (writeback && (Rn == 15 || Rn == Rt || Rn == Rt2))
1647         S = MCDisassembler::SoftFail;
1648       if (type && Rm == 15)
1649         S = MCDisassembler::SoftFail;
1650       if (Rt2 == 15)
1651         S = MCDisassembler::SoftFail;
1652       if (!type && fieldFromInstruction(Insn, 8, 4))
1653         S = MCDisassembler::SoftFail;
1654       break;
1655     case ARM::STRH:
1656     case ARM::STRH_PRE:
1657     case ARM::STRH_POST:
1658       if (Rt == 15)
1659         S = MCDisassembler::SoftFail;
1660       if (writeback && (Rn == 15 || Rn == Rt))
1661         S = MCDisassembler::SoftFail;
1662       if (!type && Rm == 15)
1663         S = MCDisassembler::SoftFail;
1664       break;
1665     case ARM::LDRD:
1666     case ARM::LDRD_PRE:
1667     case ARM::LDRD_POST:
1668       if (type && Rn == 15){
1669         if (Rt2 == 15)
1670           S = MCDisassembler::SoftFail;
1671         break;
1672       }
1673       if (P == 0 && W == 1)
1674         S = MCDisassembler::SoftFail;
1675       if (!type && (Rt2 == 15 || Rm == 15 || Rm == Rt || Rm == Rt2))
1676         S = MCDisassembler::SoftFail;
1677       if (!type && writeback && Rn == 15)
1678         S = MCDisassembler::SoftFail;
1679       if (writeback && (Rn == Rt || Rn == Rt2))
1680         S = MCDisassembler::SoftFail;
1681       break;
1682     case ARM::LDRH:
1683     case ARM::LDRH_PRE:
1684     case ARM::LDRH_POST:
1685       if (type && Rn == 15){
1686         if (Rt == 15)
1687           S = MCDisassembler::SoftFail;
1688         break;
1689       }
1690       if (Rt == 15)
1691         S = MCDisassembler::SoftFail;
1692       if (!type && Rm == 15)
1693         S = MCDisassembler::SoftFail;
1694       if (!type && writeback && (Rn == 15 || Rn == Rt))
1695         S = MCDisassembler::SoftFail;
1696       break;
1697     case ARM::LDRSH:
1698     case ARM::LDRSH_PRE:
1699     case ARM::LDRSH_POST:
1700     case ARM::LDRSB:
1701     case ARM::LDRSB_PRE:
1702     case ARM::LDRSB_POST:
1703       if (type && Rn == 15){
1704         if (Rt == 15)
1705           S = MCDisassembler::SoftFail;
1706         break;
1707       }
1708       if (type && (Rt == 15 || (writeback && Rn == Rt)))
1709         S = MCDisassembler::SoftFail;
1710       if (!type && (Rt == 15 || Rm == 15))
1711         S = MCDisassembler::SoftFail;
1712       if (!type && writeback && (Rn == 15 || Rn == Rt))
1713         S = MCDisassembler::SoftFail;
1714       break;
1715     default:
1716       break;
1717   }
1718
1719   if (writeback) { // Writeback
1720     if (P)
1721       U |= ARMII::IndexModePre << 9;
1722     else
1723       U |= ARMII::IndexModePost << 9;
1724
1725     // On stores, the writeback operand precedes Rt.
1726     switch (Inst.getOpcode()) {
1727     case ARM::STRD:
1728     case ARM::STRD_PRE:
1729     case ARM::STRD_POST:
1730     case ARM::STRH:
1731     case ARM::STRH_PRE:
1732     case ARM::STRH_POST:
1733       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1734         return MCDisassembler::Fail;
1735       break;
1736     default:
1737       break;
1738     }
1739   }
1740
1741   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1742     return MCDisassembler::Fail;
1743   switch (Inst.getOpcode()) {
1744     case ARM::STRD:
1745     case ARM::STRD_PRE:
1746     case ARM::STRD_POST:
1747     case ARM::LDRD:
1748     case ARM::LDRD_PRE:
1749     case ARM::LDRD_POST:
1750       if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
1751         return MCDisassembler::Fail;
1752       break;
1753     default:
1754       break;
1755   }
1756
1757   if (writeback) {
1758     // On loads, the writeback operand comes after Rt.
1759     switch (Inst.getOpcode()) {
1760     case ARM::LDRD:
1761     case ARM::LDRD_PRE:
1762     case ARM::LDRD_POST:
1763     case ARM::LDRH:
1764     case ARM::LDRH_PRE:
1765     case ARM::LDRH_POST:
1766     case ARM::LDRSH:
1767     case ARM::LDRSH_PRE:
1768     case ARM::LDRSH_POST:
1769     case ARM::LDRSB:
1770     case ARM::LDRSB_PRE:
1771     case ARM::LDRSB_POST:
1772     case ARM::LDRHTr:
1773     case ARM::LDRSBTr:
1774       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1775         return MCDisassembler::Fail;
1776       break;
1777     default:
1778       break;
1779     }
1780   }
1781
1782   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1783     return MCDisassembler::Fail;
1784
1785   if (type) {
1786     Inst.addOperand(MCOperand::CreateReg(0));
1787     Inst.addOperand(MCOperand::CreateImm(U | (imm << 4) | Rm));
1788   } else {
1789     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1790     return MCDisassembler::Fail;
1791     Inst.addOperand(MCOperand::CreateImm(U));
1792   }
1793
1794   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1795     return MCDisassembler::Fail;
1796
1797   return S;
1798 }
1799
1800 static DecodeStatus DecodeRFEInstruction(MCInst &Inst, unsigned Insn,
1801                                  uint64_t Address, const void *Decoder) {
1802   DecodeStatus S = MCDisassembler::Success;
1803
1804   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1805   unsigned mode = fieldFromInstruction(Insn, 23, 2);
1806
1807   switch (mode) {
1808     case 0:
1809       mode = ARM_AM::da;
1810       break;
1811     case 1:
1812       mode = ARM_AM::ia;
1813       break;
1814     case 2:
1815       mode = ARM_AM::db;
1816       break;
1817     case 3:
1818       mode = ARM_AM::ib;
1819       break;
1820   }
1821
1822   Inst.addOperand(MCOperand::CreateImm(mode));
1823   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1824     return MCDisassembler::Fail;
1825
1826   return S;
1827 }
1828
1829 static DecodeStatus DecodeQADDInstruction(MCInst &Inst, unsigned Insn,
1830                                uint64_t Address, const void *Decoder) {
1831   DecodeStatus S = MCDisassembler::Success;
1832
1833   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
1834   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
1835   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1836   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1837
1838   if (pred == 0xF)
1839     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
1840
1841   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
1842     return MCDisassembler::Fail;
1843   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1844     return MCDisassembler::Fail;
1845   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
1846     return MCDisassembler::Fail;
1847   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1848     return MCDisassembler::Fail;
1849   return S;
1850 }
1851
1852 static DecodeStatus DecodeMemMultipleWritebackInstruction(MCInst &Inst,
1853                                   unsigned Insn,
1854                                   uint64_t Address, const void *Decoder) {
1855   DecodeStatus S = MCDisassembler::Success;
1856
1857   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1858   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1859   unsigned reglist = fieldFromInstruction(Insn, 0, 16);
1860
1861   if (pred == 0xF) {
1862     // Ambiguous with RFE and SRS
1863     switch (Inst.getOpcode()) {
1864       case ARM::LDMDA:
1865         Inst.setOpcode(ARM::RFEDA);
1866         break;
1867       case ARM::LDMDA_UPD:
1868         Inst.setOpcode(ARM::RFEDA_UPD);
1869         break;
1870       case ARM::LDMDB:
1871         Inst.setOpcode(ARM::RFEDB);
1872         break;
1873       case ARM::LDMDB_UPD:
1874         Inst.setOpcode(ARM::RFEDB_UPD);
1875         break;
1876       case ARM::LDMIA:
1877         Inst.setOpcode(ARM::RFEIA);
1878         break;
1879       case ARM::LDMIA_UPD:
1880         Inst.setOpcode(ARM::RFEIA_UPD);
1881         break;
1882       case ARM::LDMIB:
1883         Inst.setOpcode(ARM::RFEIB);
1884         break;
1885       case ARM::LDMIB_UPD:
1886         Inst.setOpcode(ARM::RFEIB_UPD);
1887         break;
1888       case ARM::STMDA:
1889         Inst.setOpcode(ARM::SRSDA);
1890         break;
1891       case ARM::STMDA_UPD:
1892         Inst.setOpcode(ARM::SRSDA_UPD);
1893         break;
1894       case ARM::STMDB:
1895         Inst.setOpcode(ARM::SRSDB);
1896         break;
1897       case ARM::STMDB_UPD:
1898         Inst.setOpcode(ARM::SRSDB_UPD);
1899         break;
1900       case ARM::STMIA:
1901         Inst.setOpcode(ARM::SRSIA);
1902         break;
1903       case ARM::STMIA_UPD:
1904         Inst.setOpcode(ARM::SRSIA_UPD);
1905         break;
1906       case ARM::STMIB:
1907         Inst.setOpcode(ARM::SRSIB);
1908         break;
1909       case ARM::STMIB_UPD:
1910         Inst.setOpcode(ARM::SRSIB_UPD);
1911         break;
1912       default:
1913         return MCDisassembler::Fail;
1914     }
1915
1916     // For stores (which become SRS's, the only operand is the mode.
1917     if (fieldFromInstruction(Insn, 20, 1) == 0) {
1918       // Check SRS encoding constraints
1919       if (!(fieldFromInstruction(Insn, 22, 1) == 1 &&
1920             fieldFromInstruction(Insn, 20, 1) == 0))
1921         return MCDisassembler::Fail;
1922
1923       Inst.addOperand(
1924           MCOperand::CreateImm(fieldFromInstruction(Insn, 0, 4)));
1925       return S;
1926     }
1927
1928     return DecodeRFEInstruction(Inst, Insn, Address, Decoder);
1929   }
1930
1931   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1932     return MCDisassembler::Fail;
1933   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1934     return MCDisassembler::Fail; // Tied
1935   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1936     return MCDisassembler::Fail;
1937   if (!Check(S, DecodeRegListOperand(Inst, reglist, Address, Decoder)))
1938     return MCDisassembler::Fail;
1939
1940   return S;
1941 }
1942
1943 static DecodeStatus DecodeCPSInstruction(MCInst &Inst, unsigned Insn,
1944                                  uint64_t Address, const void *Decoder) {
1945   unsigned imod = fieldFromInstruction(Insn, 18, 2);
1946   unsigned M = fieldFromInstruction(Insn, 17, 1);
1947   unsigned iflags = fieldFromInstruction(Insn, 6, 3);
1948   unsigned mode = fieldFromInstruction(Insn, 0, 5);
1949
1950   DecodeStatus S = MCDisassembler::Success;
1951
1952   // This decoder is called from multiple location that do not check
1953   // the full encoding is valid before they do.
1954   if (fieldFromInstruction(Insn, 5, 1) != 0 ||
1955       fieldFromInstruction(Insn, 16, 1) != 0 ||
1956       fieldFromInstruction(Insn, 20, 8) != 0x10)
1957     return MCDisassembler::Fail;
1958
1959   // imod == '01' --> UNPREDICTABLE
1960   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1961   // return failure here.  The '01' imod value is unprintable, so there's
1962   // nothing useful we could do even if we returned UNPREDICTABLE.
1963
1964   if (imod == 1) return MCDisassembler::Fail;
1965
1966   if (imod && M) {
1967     Inst.setOpcode(ARM::CPS3p);
1968     Inst.addOperand(MCOperand::CreateImm(imod));
1969     Inst.addOperand(MCOperand::CreateImm(iflags));
1970     Inst.addOperand(MCOperand::CreateImm(mode));
1971   } else if (imod && !M) {
1972     Inst.setOpcode(ARM::CPS2p);
1973     Inst.addOperand(MCOperand::CreateImm(imod));
1974     Inst.addOperand(MCOperand::CreateImm(iflags));
1975     if (mode) S = MCDisassembler::SoftFail;
1976   } else if (!imod && M) {
1977     Inst.setOpcode(ARM::CPS1p);
1978     Inst.addOperand(MCOperand::CreateImm(mode));
1979     if (iflags) S = MCDisassembler::SoftFail;
1980   } else {
1981     // imod == '00' && M == '0' --> UNPREDICTABLE
1982     Inst.setOpcode(ARM::CPS1p);
1983     Inst.addOperand(MCOperand::CreateImm(mode));
1984     S = MCDisassembler::SoftFail;
1985   }
1986
1987   return S;
1988 }
1989
1990 static DecodeStatus DecodeT2CPSInstruction(MCInst &Inst, unsigned Insn,
1991                                  uint64_t Address, const void *Decoder) {
1992   unsigned imod = fieldFromInstruction(Insn, 9, 2);
1993   unsigned M = fieldFromInstruction(Insn, 8, 1);
1994   unsigned iflags = fieldFromInstruction(Insn, 5, 3);
1995   unsigned mode = fieldFromInstruction(Insn, 0, 5);
1996
1997   DecodeStatus S = MCDisassembler::Success;
1998
1999   // imod == '01' --> UNPREDICTABLE
2000   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
2001   // return failure here.  The '01' imod value is unprintable, so there's
2002   // nothing useful we could do even if we returned UNPREDICTABLE.
2003
2004   if (imod == 1) return MCDisassembler::Fail;
2005
2006   if (imod && M) {
2007     Inst.setOpcode(ARM::t2CPS3p);
2008     Inst.addOperand(MCOperand::CreateImm(imod));
2009     Inst.addOperand(MCOperand::CreateImm(iflags));
2010     Inst.addOperand(MCOperand::CreateImm(mode));
2011   } else if (imod && !M) {
2012     Inst.setOpcode(ARM::t2CPS2p);
2013     Inst.addOperand(MCOperand::CreateImm(imod));
2014     Inst.addOperand(MCOperand::CreateImm(iflags));
2015     if (mode) S = MCDisassembler::SoftFail;
2016   } else if (!imod && M) {
2017     Inst.setOpcode(ARM::t2CPS1p);
2018     Inst.addOperand(MCOperand::CreateImm(mode));
2019     if (iflags) S = MCDisassembler::SoftFail;
2020   } else {
2021     // imod == '00' && M == '0' --> this is a HINT instruction
2022     int imm = fieldFromInstruction(Insn, 0, 8);
2023     // HINT are defined only for immediate in [0..4]
2024     if(imm > 4) return MCDisassembler::Fail;
2025     Inst.setOpcode(ARM::t2HINT);
2026     Inst.addOperand(MCOperand::CreateImm(imm));
2027   }
2028
2029   return S;
2030 }
2031
2032 static DecodeStatus DecodeT2MOVTWInstruction(MCInst &Inst, unsigned Insn,
2033                                  uint64_t Address, const void *Decoder) {
2034   DecodeStatus S = MCDisassembler::Success;
2035
2036   unsigned Rd = fieldFromInstruction(Insn, 8, 4);
2037   unsigned imm = 0;
2038
2039   imm |= (fieldFromInstruction(Insn, 0, 8) << 0);
2040   imm |= (fieldFromInstruction(Insn, 12, 3) << 8);
2041   imm |= (fieldFromInstruction(Insn, 16, 4) << 12);
2042   imm |= (fieldFromInstruction(Insn, 26, 1) << 11);
2043
2044   if (Inst.getOpcode() == ARM::t2MOVTi16)
2045     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
2046       return MCDisassembler::Fail;
2047   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
2048     return MCDisassembler::Fail;
2049
2050   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
2051     Inst.addOperand(MCOperand::CreateImm(imm));
2052
2053   return S;
2054 }
2055
2056 static DecodeStatus DecodeArmMOVTWInstruction(MCInst &Inst, unsigned Insn,
2057                                  uint64_t Address, const void *Decoder) {
2058   DecodeStatus S = MCDisassembler::Success;
2059
2060   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2061   unsigned pred = fieldFromInstruction(Insn, 28, 4);
2062   unsigned imm = 0;
2063
2064   imm |= (fieldFromInstruction(Insn, 0, 12) << 0);
2065   imm |= (fieldFromInstruction(Insn, 16, 4) << 12);
2066
2067   if (Inst.getOpcode() == ARM::MOVTi16)
2068     if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
2069       return MCDisassembler::Fail;
2070
2071   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
2072     return MCDisassembler::Fail;
2073
2074   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
2075     Inst.addOperand(MCOperand::CreateImm(imm));
2076
2077   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2078     return MCDisassembler::Fail;
2079
2080   return S;
2081 }
2082
2083 static DecodeStatus DecodeSMLAInstruction(MCInst &Inst, unsigned Insn,
2084                                  uint64_t Address, const void *Decoder) {
2085   DecodeStatus S = MCDisassembler::Success;
2086
2087   unsigned Rd = fieldFromInstruction(Insn, 16, 4);
2088   unsigned Rn = fieldFromInstruction(Insn, 0, 4);
2089   unsigned Rm = fieldFromInstruction(Insn, 8, 4);
2090   unsigned Ra = fieldFromInstruction(Insn, 12, 4);
2091   unsigned pred = fieldFromInstruction(Insn, 28, 4);
2092
2093   if (pred == 0xF)
2094     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
2095
2096   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
2097     return MCDisassembler::Fail;
2098   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
2099     return MCDisassembler::Fail;
2100   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
2101     return MCDisassembler::Fail;
2102   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Ra, Address, Decoder)))
2103     return MCDisassembler::Fail;
2104
2105   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2106     return MCDisassembler::Fail;
2107
2108   return S;
2109 }
2110
2111 static DecodeStatus DecodeAddrModeImm12Operand(MCInst &Inst, unsigned Val,
2112                            uint64_t Address, const void *Decoder) {
2113   DecodeStatus S = MCDisassembler::Success;
2114
2115   unsigned add = fieldFromInstruction(Val, 12, 1);
2116   unsigned imm = fieldFromInstruction(Val, 0, 12);
2117   unsigned Rn = fieldFromInstruction(Val, 13, 4);
2118
2119   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2120     return MCDisassembler::Fail;
2121
2122   if (!add) imm *= -1;
2123   if (imm == 0 && !add) imm = INT32_MIN;
2124   Inst.addOperand(MCOperand::CreateImm(imm));
2125   if (Rn == 15)
2126     tryAddingPcLoadReferenceComment(Address, Address + imm + 8, Decoder);
2127
2128   return S;
2129 }
2130
2131 static DecodeStatus DecodeAddrMode5Operand(MCInst &Inst, unsigned Val,
2132                                    uint64_t Address, const void *Decoder) {
2133   DecodeStatus S = MCDisassembler::Success;
2134
2135   unsigned Rn = fieldFromInstruction(Val, 9, 4);
2136   unsigned U = fieldFromInstruction(Val, 8, 1);
2137   unsigned imm = fieldFromInstruction(Val, 0, 8);
2138
2139   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2140     return MCDisassembler::Fail;
2141
2142   if (U)
2143     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::add, imm)));
2144   else
2145     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::sub, imm)));
2146
2147   return S;
2148 }
2149
2150 static DecodeStatus DecodeAddrMode7Operand(MCInst &Inst, unsigned Val,
2151                                    uint64_t Address, const void *Decoder) {
2152   return DecodeGPRRegisterClass(Inst, Val, Address, Decoder);
2153 }
2154
2155 static DecodeStatus
2156 DecodeT2BInstruction(MCInst &Inst, unsigned Insn,
2157                      uint64_t Address, const void *Decoder) {
2158   DecodeStatus Status = MCDisassembler::Success;
2159
2160   // Note the J1 and J2 values are from the encoded instruction.  So here
2161   // change them to I1 and I2 values via as documented:
2162   // I1 = NOT(J1 EOR S);
2163   // I2 = NOT(J2 EOR S);
2164   // and build the imm32 with one trailing zero as documented:
2165   // imm32 = SignExtend(S:I1:I2:imm10:imm11:'0', 32);
2166   unsigned S = fieldFromInstruction(Insn, 26, 1);
2167   unsigned J1 = fieldFromInstruction(Insn, 13, 1);
2168   unsigned J2 = fieldFromInstruction(Insn, 11, 1);
2169   unsigned I1 = !(J1 ^ S);
2170   unsigned I2 = !(J2 ^ S);
2171   unsigned imm10 = fieldFromInstruction(Insn, 16, 10);
2172   unsigned imm11 = fieldFromInstruction(Insn, 0, 11);
2173   unsigned tmp = (S << 23) | (I1 << 22) | (I2 << 21) | (imm10 << 11) | imm11;
2174   int imm32 = SignExtend32<25>(tmp << 1);
2175   if (!tryAddingSymbolicOperand(Address, Address + imm32 + 4,
2176                                 true, 4, Inst, Decoder))
2177     Inst.addOperand(MCOperand::CreateImm(imm32));
2178
2179   return Status;
2180 }
2181
2182 static DecodeStatus
2183 DecodeBranchImmInstruction(MCInst &Inst, unsigned Insn,
2184                            uint64_t Address, const void *Decoder) {
2185   DecodeStatus S = MCDisassembler::Success;
2186
2187   unsigned pred = fieldFromInstruction(Insn, 28, 4);
2188   unsigned imm = fieldFromInstruction(Insn, 0, 24) << 2;
2189
2190   if (pred == 0xF) {
2191     Inst.setOpcode(ARM::BLXi);
2192     imm |= fieldFromInstruction(Insn, 24, 1) << 1;
2193     if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8,
2194                                   true, 4, Inst, Decoder))
2195     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
2196     return S;
2197   }
2198
2199   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8,
2200                                 true, 4, Inst, Decoder))
2201     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
2202   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2203     return MCDisassembler::Fail;
2204
2205   return S;
2206 }
2207
2208
2209 static DecodeStatus DecodeAddrMode6Operand(MCInst &Inst, unsigned Val,
2210                                    uint64_t Address, const void *Decoder) {
2211   DecodeStatus S = MCDisassembler::Success;
2212
2213   unsigned Rm = fieldFromInstruction(Val, 0, 4);
2214   unsigned align = fieldFromInstruction(Val, 4, 2);
2215
2216   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2217     return MCDisassembler::Fail;
2218   if (!align)
2219     Inst.addOperand(MCOperand::CreateImm(0));
2220   else
2221     Inst.addOperand(MCOperand::CreateImm(4 << align));
2222
2223   return S;
2224 }
2225
2226 static DecodeStatus DecodeVLDInstruction(MCInst &Inst, unsigned Insn,
2227                                    uint64_t Address, const void *Decoder) {
2228   DecodeStatus S = MCDisassembler::Success;
2229
2230   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2231   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2232   unsigned wb = fieldFromInstruction(Insn, 16, 4);
2233   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2234   Rn |= fieldFromInstruction(Insn, 4, 2) << 4;
2235   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2236
2237   // First output register
2238   switch (Inst.getOpcode()) {
2239   case ARM::VLD1q16: case ARM::VLD1q32: case ARM::VLD1q64: case ARM::VLD1q8:
2240   case ARM::VLD1q16wb_fixed: case ARM::VLD1q16wb_register:
2241   case ARM::VLD1q32wb_fixed: case ARM::VLD1q32wb_register:
2242   case ARM::VLD1q64wb_fixed: case ARM::VLD1q64wb_register:
2243   case ARM::VLD1q8wb_fixed: case ARM::VLD1q8wb_register:
2244   case ARM::VLD2d16: case ARM::VLD2d32: case ARM::VLD2d8:
2245   case ARM::VLD2d16wb_fixed: case ARM::VLD2d16wb_register:
2246   case ARM::VLD2d32wb_fixed: case ARM::VLD2d32wb_register:
2247   case ARM::VLD2d8wb_fixed: case ARM::VLD2d8wb_register:
2248     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2249       return MCDisassembler::Fail;
2250     break;
2251   case ARM::VLD2b16:
2252   case ARM::VLD2b32:
2253   case ARM::VLD2b8:
2254   case ARM::VLD2b16wb_fixed:
2255   case ARM::VLD2b16wb_register:
2256   case ARM::VLD2b32wb_fixed:
2257   case ARM::VLD2b32wb_register:
2258   case ARM::VLD2b8wb_fixed:
2259   case ARM::VLD2b8wb_register:
2260     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2261       return MCDisassembler::Fail;
2262     break;
2263   default:
2264     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2265       return MCDisassembler::Fail;
2266   }
2267
2268   // Second output register
2269   switch (Inst.getOpcode()) {
2270     case ARM::VLD3d8:
2271     case ARM::VLD3d16:
2272     case ARM::VLD3d32:
2273     case ARM::VLD3d8_UPD:
2274     case ARM::VLD3d16_UPD:
2275     case ARM::VLD3d32_UPD:
2276     case ARM::VLD4d8:
2277     case ARM::VLD4d16:
2278     case ARM::VLD4d32:
2279     case ARM::VLD4d8_UPD:
2280     case ARM::VLD4d16_UPD:
2281     case ARM::VLD4d32_UPD:
2282       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2283         return MCDisassembler::Fail;
2284       break;
2285     case ARM::VLD3q8:
2286     case ARM::VLD3q16:
2287     case ARM::VLD3q32:
2288     case ARM::VLD3q8_UPD:
2289     case ARM::VLD3q16_UPD:
2290     case ARM::VLD3q32_UPD:
2291     case ARM::VLD4q8:
2292     case ARM::VLD4q16:
2293     case ARM::VLD4q32:
2294     case ARM::VLD4q8_UPD:
2295     case ARM::VLD4q16_UPD:
2296     case ARM::VLD4q32_UPD:
2297       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2298         return MCDisassembler::Fail;
2299     default:
2300       break;
2301   }
2302
2303   // Third output register
2304   switch(Inst.getOpcode()) {
2305     case ARM::VLD3d8:
2306     case ARM::VLD3d16:
2307     case ARM::VLD3d32:
2308     case ARM::VLD3d8_UPD:
2309     case ARM::VLD3d16_UPD:
2310     case ARM::VLD3d32_UPD:
2311     case ARM::VLD4d8:
2312     case ARM::VLD4d16:
2313     case ARM::VLD4d32:
2314     case ARM::VLD4d8_UPD:
2315     case ARM::VLD4d16_UPD:
2316     case ARM::VLD4d32_UPD:
2317       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2318         return MCDisassembler::Fail;
2319       break;
2320     case ARM::VLD3q8:
2321     case ARM::VLD3q16:
2322     case ARM::VLD3q32:
2323     case ARM::VLD3q8_UPD:
2324     case ARM::VLD3q16_UPD:
2325     case ARM::VLD3q32_UPD:
2326     case ARM::VLD4q8:
2327     case ARM::VLD4q16:
2328     case ARM::VLD4q32:
2329     case ARM::VLD4q8_UPD:
2330     case ARM::VLD4q16_UPD:
2331     case ARM::VLD4q32_UPD:
2332       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2333         return MCDisassembler::Fail;
2334       break;
2335     default:
2336       break;
2337   }
2338
2339   // Fourth output register
2340   switch (Inst.getOpcode()) {
2341     case ARM::VLD4d8:
2342     case ARM::VLD4d16:
2343     case ARM::VLD4d32:
2344     case ARM::VLD4d8_UPD:
2345     case ARM::VLD4d16_UPD:
2346     case ARM::VLD4d32_UPD:
2347       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2348         return MCDisassembler::Fail;
2349       break;
2350     case ARM::VLD4q8:
2351     case ARM::VLD4q16:
2352     case ARM::VLD4q32:
2353     case ARM::VLD4q8_UPD:
2354     case ARM::VLD4q16_UPD:
2355     case ARM::VLD4q32_UPD:
2356       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2357         return MCDisassembler::Fail;
2358       break;
2359     default:
2360       break;
2361   }
2362
2363   // Writeback operand
2364   switch (Inst.getOpcode()) {
2365     case ARM::VLD1d8wb_fixed:
2366     case ARM::VLD1d16wb_fixed:
2367     case ARM::VLD1d32wb_fixed:
2368     case ARM::VLD1d64wb_fixed:
2369     case ARM::VLD1d8wb_register:
2370     case ARM::VLD1d16wb_register:
2371     case ARM::VLD1d32wb_register:
2372     case ARM::VLD1d64wb_register:
2373     case ARM::VLD1q8wb_fixed:
2374     case ARM::VLD1q16wb_fixed:
2375     case ARM::VLD1q32wb_fixed:
2376     case ARM::VLD1q64wb_fixed:
2377     case ARM::VLD1q8wb_register:
2378     case ARM::VLD1q16wb_register:
2379     case ARM::VLD1q32wb_register:
2380     case ARM::VLD1q64wb_register:
2381     case ARM::VLD1d8Twb_fixed:
2382     case ARM::VLD1d8Twb_register:
2383     case ARM::VLD1d16Twb_fixed:
2384     case ARM::VLD1d16Twb_register:
2385     case ARM::VLD1d32Twb_fixed:
2386     case ARM::VLD1d32Twb_register:
2387     case ARM::VLD1d64Twb_fixed:
2388     case ARM::VLD1d64Twb_register:
2389     case ARM::VLD1d8Qwb_fixed:
2390     case ARM::VLD1d8Qwb_register:
2391     case ARM::VLD1d16Qwb_fixed:
2392     case ARM::VLD1d16Qwb_register:
2393     case ARM::VLD1d32Qwb_fixed:
2394     case ARM::VLD1d32Qwb_register:
2395     case ARM::VLD1d64Qwb_fixed:
2396     case ARM::VLD1d64Qwb_register:
2397     case ARM::VLD2d8wb_fixed:
2398     case ARM::VLD2d16wb_fixed:
2399     case ARM::VLD2d32wb_fixed:
2400     case ARM::VLD2q8wb_fixed:
2401     case ARM::VLD2q16wb_fixed:
2402     case ARM::VLD2q32wb_fixed:
2403     case ARM::VLD2d8wb_register:
2404     case ARM::VLD2d16wb_register:
2405     case ARM::VLD2d32wb_register:
2406     case ARM::VLD2q8wb_register:
2407     case ARM::VLD2q16wb_register:
2408     case ARM::VLD2q32wb_register:
2409     case ARM::VLD2b8wb_fixed:
2410     case ARM::VLD2b16wb_fixed:
2411     case ARM::VLD2b32wb_fixed:
2412     case ARM::VLD2b8wb_register:
2413     case ARM::VLD2b16wb_register:
2414     case ARM::VLD2b32wb_register:
2415       Inst.addOperand(MCOperand::CreateImm(0));
2416       break;
2417     case ARM::VLD3d8_UPD:
2418     case ARM::VLD3d16_UPD:
2419     case ARM::VLD3d32_UPD:
2420     case ARM::VLD3q8_UPD:
2421     case ARM::VLD3q16_UPD:
2422     case ARM::VLD3q32_UPD:
2423     case ARM::VLD4d8_UPD:
2424     case ARM::VLD4d16_UPD:
2425     case ARM::VLD4d32_UPD:
2426     case ARM::VLD4q8_UPD:
2427     case ARM::VLD4q16_UPD:
2428     case ARM::VLD4q32_UPD:
2429       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2430         return MCDisassembler::Fail;
2431       break;
2432     default:
2433       break;
2434   }
2435
2436   // AddrMode6 Base (register+alignment)
2437   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2438     return MCDisassembler::Fail;
2439
2440   // AddrMode6 Offset (register)
2441   switch (Inst.getOpcode()) {
2442   default:
2443     // The below have been updated to have explicit am6offset split
2444     // between fixed and register offset. For those instructions not
2445     // yet updated, we need to add an additional reg0 operand for the
2446     // fixed variant.
2447     //
2448     // The fixed offset encodes as Rm == 0xd, so we check for that.
2449     if (Rm == 0xd) {
2450       Inst.addOperand(MCOperand::CreateReg(0));
2451       break;
2452     }
2453     // Fall through to handle the register offset variant.
2454   case ARM::VLD1d8wb_fixed:
2455   case ARM::VLD1d16wb_fixed:
2456   case ARM::VLD1d32wb_fixed:
2457   case ARM::VLD1d64wb_fixed:
2458   case ARM::VLD1d8Twb_fixed:
2459   case ARM::VLD1d16Twb_fixed:
2460   case ARM::VLD1d32Twb_fixed:
2461   case ARM::VLD1d64Twb_fixed:
2462   case ARM::VLD1d8Qwb_fixed:
2463   case ARM::VLD1d16Qwb_fixed:
2464   case ARM::VLD1d32Qwb_fixed:
2465   case ARM::VLD1d64Qwb_fixed:
2466   case ARM::VLD1d8wb_register:
2467   case ARM::VLD1d16wb_register:
2468   case ARM::VLD1d32wb_register:
2469   case ARM::VLD1d64wb_register:
2470   case ARM::VLD1q8wb_fixed:
2471   case ARM::VLD1q16wb_fixed:
2472   case ARM::VLD1q32wb_fixed:
2473   case ARM::VLD1q64wb_fixed:
2474   case ARM::VLD1q8wb_register:
2475   case ARM::VLD1q16wb_register:
2476   case ARM::VLD1q32wb_register:
2477   case ARM::VLD1q64wb_register:
2478     // The fixed offset post-increment encodes Rm == 0xd. The no-writeback
2479     // variant encodes Rm == 0xf. Anything else is a register offset post-
2480     // increment and we need to add the register operand to the instruction.
2481     if (Rm != 0xD && Rm != 0xF &&
2482         !Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2483       return MCDisassembler::Fail;
2484     break;
2485   case ARM::VLD2d8wb_fixed:
2486   case ARM::VLD2d16wb_fixed:
2487   case ARM::VLD2d32wb_fixed:
2488   case ARM::VLD2b8wb_fixed:
2489   case ARM::VLD2b16wb_fixed:
2490   case ARM::VLD2b32wb_fixed:
2491   case ARM::VLD2q8wb_fixed:
2492   case ARM::VLD2q16wb_fixed:
2493   case ARM::VLD2q32wb_fixed:
2494     break;
2495   }
2496
2497   return S;
2498 }
2499
2500 static DecodeStatus DecodeVLDST1Instruction(MCInst &Inst, unsigned Insn,
2501                                    uint64_t Address, const void *Decoder) {
2502   unsigned type = fieldFromInstruction(Insn, 8, 4);
2503   unsigned align = fieldFromInstruction(Insn, 4, 2);
2504   if (type == 6 && (align & 2)) return MCDisassembler::Fail;
2505   if (type == 7 && (align & 2)) return MCDisassembler::Fail;
2506   if (type == 10 && align == 3) return MCDisassembler::Fail;
2507
2508   unsigned load = fieldFromInstruction(Insn, 21, 1);
2509   return load ? DecodeVLDInstruction(Inst, Insn, Address, Decoder)
2510               : DecodeVSTInstruction(Inst, Insn, Address, Decoder);
2511 }
2512
2513 static DecodeStatus DecodeVLDST2Instruction(MCInst &Inst, unsigned Insn,
2514                                    uint64_t Address, const void *Decoder) {
2515   unsigned size = fieldFromInstruction(Insn, 6, 2);
2516   if (size == 3) return MCDisassembler::Fail;
2517
2518   unsigned type = fieldFromInstruction(Insn, 8, 4);
2519   unsigned align = fieldFromInstruction(Insn, 4, 2);
2520   if (type == 8 && align == 3) return MCDisassembler::Fail;
2521   if (type == 9 && align == 3) return MCDisassembler::Fail;
2522
2523   unsigned load = fieldFromInstruction(Insn, 21, 1);
2524   return load ? DecodeVLDInstruction(Inst, Insn, Address, Decoder)
2525               : DecodeVSTInstruction(Inst, Insn, Address, Decoder);
2526 }
2527
2528 static DecodeStatus DecodeVLDST3Instruction(MCInst &Inst, unsigned Insn,
2529                                    uint64_t Address, const void *Decoder) {
2530   unsigned size = fieldFromInstruction(Insn, 6, 2);
2531   if (size == 3) return MCDisassembler::Fail;
2532
2533   unsigned align = fieldFromInstruction(Insn, 4, 2);
2534   if (align & 2) return MCDisassembler::Fail;
2535
2536   unsigned load = fieldFromInstruction(Insn, 21, 1);
2537   return load ? DecodeVLDInstruction(Inst, Insn, Address, Decoder)
2538               : DecodeVSTInstruction(Inst, Insn, Address, Decoder);
2539 }
2540
2541 static DecodeStatus DecodeVLDST4Instruction(MCInst &Inst, unsigned Insn,
2542                                    uint64_t Address, const void *Decoder) {
2543   unsigned size = fieldFromInstruction(Insn, 6, 2);
2544   if (size == 3) return MCDisassembler::Fail;
2545
2546   unsigned load = fieldFromInstruction(Insn, 21, 1);
2547   return load ? DecodeVLDInstruction(Inst, Insn, Address, Decoder)
2548               : DecodeVSTInstruction(Inst, Insn, Address, Decoder);
2549 }
2550
2551 static DecodeStatus DecodeVSTInstruction(MCInst &Inst, unsigned Insn,
2552                                  uint64_t Address, const void *Decoder) {
2553   DecodeStatus S = MCDisassembler::Success;
2554
2555   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2556   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2557   unsigned wb = fieldFromInstruction(Insn, 16, 4);
2558   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2559   Rn |= fieldFromInstruction(Insn, 4, 2) << 4;
2560   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2561
2562   // Writeback Operand
2563   switch (Inst.getOpcode()) {
2564     case ARM::VST1d8wb_fixed:
2565     case ARM::VST1d16wb_fixed:
2566     case ARM::VST1d32wb_fixed:
2567     case ARM::VST1d64wb_fixed:
2568     case ARM::VST1d8wb_register:
2569     case ARM::VST1d16wb_register:
2570     case ARM::VST1d32wb_register:
2571     case ARM::VST1d64wb_register:
2572     case ARM::VST1q8wb_fixed:
2573     case ARM::VST1q16wb_fixed:
2574     case ARM::VST1q32wb_fixed:
2575     case ARM::VST1q64wb_fixed:
2576     case ARM::VST1q8wb_register:
2577     case ARM::VST1q16wb_register:
2578     case ARM::VST1q32wb_register:
2579     case ARM::VST1q64wb_register:
2580     case ARM::VST1d8Twb_fixed:
2581     case ARM::VST1d16Twb_fixed:
2582     case ARM::VST1d32Twb_fixed:
2583     case ARM::VST1d64Twb_fixed:
2584     case ARM::VST1d8Twb_register:
2585     case ARM::VST1d16Twb_register:
2586     case ARM::VST1d32Twb_register:
2587     case ARM::VST1d64Twb_register:
2588     case ARM::VST1d8Qwb_fixed:
2589     case ARM::VST1d16Qwb_fixed:
2590     case ARM::VST1d32Qwb_fixed:
2591     case ARM::VST1d64Qwb_fixed:
2592     case ARM::VST1d8Qwb_register:
2593     case ARM::VST1d16Qwb_register:
2594     case ARM::VST1d32Qwb_register:
2595     case ARM::VST1d64Qwb_register:
2596     case ARM::VST2d8wb_fixed:
2597     case ARM::VST2d16wb_fixed:
2598     case ARM::VST2d32wb_fixed:
2599     case ARM::VST2d8wb_register:
2600     case ARM::VST2d16wb_register:
2601     case ARM::VST2d32wb_register:
2602     case ARM::VST2q8wb_fixed:
2603     case ARM::VST2q16wb_fixed:
2604     case ARM::VST2q32wb_fixed:
2605     case ARM::VST2q8wb_register:
2606     case ARM::VST2q16wb_register:
2607     case ARM::VST2q32wb_register:
2608     case ARM::VST2b8wb_fixed:
2609     case ARM::VST2b16wb_fixed:
2610     case ARM::VST2b32wb_fixed:
2611     case ARM::VST2b8wb_register:
2612     case ARM::VST2b16wb_register:
2613     case ARM::VST2b32wb_register:
2614       if (Rm == 0xF)
2615         return MCDisassembler::Fail;
2616       Inst.addOperand(MCOperand::CreateImm(0));
2617       break;
2618     case ARM::VST3d8_UPD:
2619     case ARM::VST3d16_UPD:
2620     case ARM::VST3d32_UPD:
2621     case ARM::VST3q8_UPD:
2622     case ARM::VST3q16_UPD:
2623     case ARM::VST3q32_UPD:
2624     case ARM::VST4d8_UPD:
2625     case ARM::VST4d16_UPD:
2626     case ARM::VST4d32_UPD:
2627     case ARM::VST4q8_UPD:
2628     case ARM::VST4q16_UPD:
2629     case ARM::VST4q32_UPD:
2630       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2631         return MCDisassembler::Fail;
2632       break;
2633     default:
2634       break;
2635   }
2636
2637   // AddrMode6 Base (register+alignment)
2638   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2639     return MCDisassembler::Fail;
2640
2641   // AddrMode6 Offset (register)
2642   switch (Inst.getOpcode()) {
2643     default:
2644       if (Rm == 0xD)
2645         Inst.addOperand(MCOperand::CreateReg(0));
2646       else if (Rm != 0xF) {
2647         if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2648           return MCDisassembler::Fail;
2649       }
2650       break;
2651     case ARM::VST1d8wb_fixed:
2652     case ARM::VST1d16wb_fixed:
2653     case ARM::VST1d32wb_fixed:
2654     case ARM::VST1d64wb_fixed:
2655     case ARM::VST1q8wb_fixed:
2656     case ARM::VST1q16wb_fixed:
2657     case ARM::VST1q32wb_fixed:
2658     case ARM::VST1q64wb_fixed:
2659     case ARM::VST1d8Twb_fixed:
2660     case ARM::VST1d16Twb_fixed:
2661     case ARM::VST1d32Twb_fixed:
2662     case ARM::VST1d64Twb_fixed:
2663     case ARM::VST1d8Qwb_fixed:
2664     case ARM::VST1d16Qwb_fixed:
2665     case ARM::VST1d32Qwb_fixed:
2666     case ARM::VST1d64Qwb_fixed:
2667     case ARM::VST2d8wb_fixed:
2668     case ARM::VST2d16wb_fixed:
2669     case ARM::VST2d32wb_fixed:
2670     case ARM::VST2q8wb_fixed:
2671     case ARM::VST2q16wb_fixed:
2672     case ARM::VST2q32wb_fixed:
2673     case ARM::VST2b8wb_fixed:
2674     case ARM::VST2b16wb_fixed:
2675     case ARM::VST2b32wb_fixed:
2676       break;
2677   }
2678
2679
2680   // First input register
2681   switch (Inst.getOpcode()) {
2682   case ARM::VST1q16:
2683   case ARM::VST1q32:
2684   case ARM::VST1q64:
2685   case ARM::VST1q8:
2686   case ARM::VST1q16wb_fixed:
2687   case ARM::VST1q16wb_register:
2688   case ARM::VST1q32wb_fixed:
2689   case ARM::VST1q32wb_register:
2690   case ARM::VST1q64wb_fixed:
2691   case ARM::VST1q64wb_register:
2692   case ARM::VST1q8wb_fixed:
2693   case ARM::VST1q8wb_register:
2694   case ARM::VST2d16:
2695   case ARM::VST2d32:
2696   case ARM::VST2d8:
2697   case ARM::VST2d16wb_fixed:
2698   case ARM::VST2d16wb_register:
2699   case ARM::VST2d32wb_fixed:
2700   case ARM::VST2d32wb_register:
2701   case ARM::VST2d8wb_fixed:
2702   case ARM::VST2d8wb_register:
2703     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2704       return MCDisassembler::Fail;
2705     break;
2706   case ARM::VST2b16:
2707   case ARM::VST2b32:
2708   case ARM::VST2b8:
2709   case ARM::VST2b16wb_fixed:
2710   case ARM::VST2b16wb_register:
2711   case ARM::VST2b32wb_fixed:
2712   case ARM::VST2b32wb_register:
2713   case ARM::VST2b8wb_fixed:
2714   case ARM::VST2b8wb_register:
2715     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2716       return MCDisassembler::Fail;
2717     break;
2718   default:
2719     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2720       return MCDisassembler::Fail;
2721   }
2722
2723   // Second input register
2724   switch (Inst.getOpcode()) {
2725     case ARM::VST3d8:
2726     case ARM::VST3d16:
2727     case ARM::VST3d32:
2728     case ARM::VST3d8_UPD:
2729     case ARM::VST3d16_UPD:
2730     case ARM::VST3d32_UPD:
2731     case ARM::VST4d8:
2732     case ARM::VST4d16:
2733     case ARM::VST4d32:
2734     case ARM::VST4d8_UPD:
2735     case ARM::VST4d16_UPD:
2736     case ARM::VST4d32_UPD:
2737       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2738         return MCDisassembler::Fail;
2739       break;
2740     case ARM::VST3q8:
2741     case ARM::VST3q16:
2742     case ARM::VST3q32:
2743     case ARM::VST3q8_UPD:
2744     case ARM::VST3q16_UPD:
2745     case ARM::VST3q32_UPD:
2746     case ARM::VST4q8:
2747     case ARM::VST4q16:
2748     case ARM::VST4q32:
2749     case ARM::VST4q8_UPD:
2750     case ARM::VST4q16_UPD:
2751     case ARM::VST4q32_UPD:
2752       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2753         return MCDisassembler::Fail;
2754       break;
2755     default:
2756       break;
2757   }
2758
2759   // Third input register
2760   switch (Inst.getOpcode()) {
2761     case ARM::VST3d8:
2762     case ARM::VST3d16:
2763     case ARM::VST3d32:
2764     case ARM::VST3d8_UPD:
2765     case ARM::VST3d16_UPD:
2766     case ARM::VST3d32_UPD:
2767     case ARM::VST4d8:
2768     case ARM::VST4d16:
2769     case ARM::VST4d32:
2770     case ARM::VST4d8_UPD:
2771     case ARM::VST4d16_UPD:
2772     case ARM::VST4d32_UPD:
2773       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2774         return MCDisassembler::Fail;
2775       break;
2776     case ARM::VST3q8:
2777     case ARM::VST3q16:
2778     case ARM::VST3q32:
2779     case ARM::VST3q8_UPD:
2780     case ARM::VST3q16_UPD:
2781     case ARM::VST3q32_UPD:
2782     case ARM::VST4q8:
2783     case ARM::VST4q16:
2784     case ARM::VST4q32:
2785     case ARM::VST4q8_UPD:
2786     case ARM::VST4q16_UPD:
2787     case ARM::VST4q32_UPD:
2788       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2789         return MCDisassembler::Fail;
2790       break;
2791     default:
2792       break;
2793   }
2794
2795   // Fourth input register
2796   switch (Inst.getOpcode()) {
2797     case ARM::VST4d8:
2798     case ARM::VST4d16:
2799     case ARM::VST4d32:
2800     case ARM::VST4d8_UPD:
2801     case ARM::VST4d16_UPD:
2802     case ARM::VST4d32_UPD:
2803       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2804         return MCDisassembler::Fail;
2805       break;
2806     case ARM::VST4q8:
2807     case ARM::VST4q16:
2808     case ARM::VST4q32:
2809     case ARM::VST4q8_UPD:
2810     case ARM::VST4q16_UPD:
2811     case ARM::VST4q32_UPD:
2812       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2813         return MCDisassembler::Fail;
2814       break;
2815     default:
2816       break;
2817   }
2818
2819   return S;
2820 }
2821
2822 static DecodeStatus DecodeVLD1DupInstruction(MCInst &Inst, unsigned Insn,
2823                                     uint64_t Address, const void *Decoder) {
2824   DecodeStatus S = MCDisassembler::Success;
2825
2826   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2827   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2828   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2829   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2830   unsigned align = fieldFromInstruction(Insn, 4, 1);
2831   unsigned size = fieldFromInstruction(Insn, 6, 2);
2832
2833   if (size == 0 && align == 1)
2834     return MCDisassembler::Fail;
2835   align *= (1 << size);
2836
2837   switch (Inst.getOpcode()) {
2838   case ARM::VLD1DUPq16: case ARM::VLD1DUPq32: case ARM::VLD1DUPq8:
2839   case ARM::VLD1DUPq16wb_fixed: case ARM::VLD1DUPq16wb_register:
2840   case ARM::VLD1DUPq32wb_fixed: case ARM::VLD1DUPq32wb_register:
2841   case ARM::VLD1DUPq8wb_fixed: case ARM::VLD1DUPq8wb_register:
2842     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2843       return MCDisassembler::Fail;
2844     break;
2845   default:
2846     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2847       return MCDisassembler::Fail;
2848     break;
2849   }
2850   if (Rm != 0xF) {
2851     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2852       return MCDisassembler::Fail;
2853   }
2854
2855   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2856     return MCDisassembler::Fail;
2857   Inst.addOperand(MCOperand::CreateImm(align));
2858
2859   // The fixed offset post-increment encodes Rm == 0xd. The no-writeback
2860   // variant encodes Rm == 0xf. Anything else is a register offset post-
2861   // increment and we need to add the register operand to the instruction.
2862   if (Rm != 0xD && Rm != 0xF &&
2863       !Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2864     return MCDisassembler::Fail;
2865
2866   return S;
2867 }
2868
2869 static DecodeStatus DecodeVLD2DupInstruction(MCInst &Inst, unsigned Insn,
2870                                     uint64_t Address, const void *Decoder) {
2871   DecodeStatus S = MCDisassembler::Success;
2872
2873   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2874   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2875   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2876   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2877   unsigned align = fieldFromInstruction(Insn, 4, 1);
2878   unsigned size = 1 << fieldFromInstruction(Insn, 6, 2);
2879   align *= 2*size;
2880
2881   switch (Inst.getOpcode()) {
2882   case ARM::VLD2DUPd16: case ARM::VLD2DUPd32: case ARM::VLD2DUPd8:
2883   case ARM::VLD2DUPd16wb_fixed: case ARM::VLD2DUPd16wb_register:
2884   case ARM::VLD2DUPd32wb_fixed: case ARM::VLD2DUPd32wb_register:
2885   case ARM::VLD2DUPd8wb_fixed: case ARM::VLD2DUPd8wb_register:
2886     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2887       return MCDisassembler::Fail;
2888     break;
2889   case ARM::VLD2DUPd16x2: case ARM::VLD2DUPd32x2: case ARM::VLD2DUPd8x2:
2890   case ARM::VLD2DUPd16x2wb_fixed: case ARM::VLD2DUPd16x2wb_register:
2891   case ARM::VLD2DUPd32x2wb_fixed: case ARM::VLD2DUPd32x2wb_register:
2892   case ARM::VLD2DUPd8x2wb_fixed: case ARM::VLD2DUPd8x2wb_register:
2893     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2894       return MCDisassembler::Fail;
2895     break;
2896   default:
2897     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2898       return MCDisassembler::Fail;
2899     break;
2900   }
2901
2902   if (Rm != 0xF)
2903     Inst.addOperand(MCOperand::CreateImm(0));
2904
2905   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2906     return MCDisassembler::Fail;
2907   Inst.addOperand(MCOperand::CreateImm(align));
2908
2909   if (Rm != 0xD && Rm != 0xF) {
2910     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2911       return MCDisassembler::Fail;
2912   }
2913
2914   return S;
2915 }
2916
2917 static DecodeStatus DecodeVLD3DupInstruction(MCInst &Inst, unsigned Insn,
2918                                     uint64_t Address, const void *Decoder) {
2919   DecodeStatus S = MCDisassembler::Success;
2920
2921   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2922   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2923   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2924   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2925   unsigned inc = fieldFromInstruction(Insn, 5, 1) + 1;
2926
2927   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2928     return MCDisassembler::Fail;
2929   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2930     return MCDisassembler::Fail;
2931   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2932     return MCDisassembler::Fail;
2933   if (Rm != 0xF) {
2934     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2935       return MCDisassembler::Fail;
2936   }
2937
2938   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2939     return MCDisassembler::Fail;
2940   Inst.addOperand(MCOperand::CreateImm(0));
2941
2942   if (Rm == 0xD)
2943     Inst.addOperand(MCOperand::CreateReg(0));
2944   else if (Rm != 0xF) {
2945     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2946       return MCDisassembler::Fail;
2947   }
2948
2949   return S;
2950 }
2951
2952 static DecodeStatus DecodeVLD4DupInstruction(MCInst &Inst, unsigned Insn,
2953                                     uint64_t Address, const void *Decoder) {
2954   DecodeStatus S = MCDisassembler::Success;
2955
2956   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2957   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2958   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2959   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2960   unsigned size = fieldFromInstruction(Insn, 6, 2);
2961   unsigned inc = fieldFromInstruction(Insn, 5, 1) + 1;
2962   unsigned align = fieldFromInstruction(Insn, 4, 1);
2963
2964   if (size == 0x3) {
2965     if (align == 0)
2966       return MCDisassembler::Fail;
2967     align = 16;
2968   } else {
2969     if (size == 2) {
2970       align *= 8;
2971     } else {
2972       size = 1 << size;
2973       align *= 4*size;
2974     }
2975   }
2976
2977   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2978     return MCDisassembler::Fail;
2979   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2980     return MCDisassembler::Fail;
2981   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2982     return MCDisassembler::Fail;
2983   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3*inc)%32, Address, Decoder)))
2984     return MCDisassembler::Fail;
2985   if (Rm != 0xF) {
2986     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2987       return MCDisassembler::Fail;
2988   }
2989
2990   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2991     return MCDisassembler::Fail;
2992   Inst.addOperand(MCOperand::CreateImm(align));
2993
2994   if (Rm == 0xD)
2995     Inst.addOperand(MCOperand::CreateReg(0));
2996   else if (Rm != 0xF) {
2997     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2998       return MCDisassembler::Fail;
2999   }
3000
3001   return S;
3002 }
3003
3004 static DecodeStatus
3005 DecodeNEONModImmInstruction(MCInst &Inst, unsigned Insn,
3006                             uint64_t Address, const void *Decoder) {
3007   DecodeStatus S = MCDisassembler::Success;
3008
3009   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3010   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3011   unsigned imm = fieldFromInstruction(Insn, 0, 4);
3012   imm |= fieldFromInstruction(Insn, 16, 3) << 4;
3013   imm |= fieldFromInstruction(Insn, 24, 1) << 7;
3014   imm |= fieldFromInstruction(Insn, 8, 4) << 8;
3015   imm |= fieldFromInstruction(Insn, 5, 1) << 12;
3016   unsigned Q = fieldFromInstruction(Insn, 6, 1);
3017
3018   if (Q) {
3019     if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
3020     return MCDisassembler::Fail;
3021   } else {
3022     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3023     return MCDisassembler::Fail;
3024   }
3025
3026   Inst.addOperand(MCOperand::CreateImm(imm));
3027
3028   switch (Inst.getOpcode()) {
3029     case ARM::VORRiv4i16:
3030     case ARM::VORRiv2i32:
3031     case ARM::VBICiv4i16:
3032     case ARM::VBICiv2i32:
3033       if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3034         return MCDisassembler::Fail;
3035       break;
3036     case ARM::VORRiv8i16:
3037     case ARM::VORRiv4i32:
3038     case ARM::VBICiv8i16:
3039     case ARM::VBICiv4i32:
3040       if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
3041         return MCDisassembler::Fail;
3042       break;
3043     default:
3044       break;
3045   }
3046
3047   return S;
3048 }
3049
3050 static DecodeStatus DecodeVSHLMaxInstruction(MCInst &Inst, unsigned Insn,
3051                                         uint64_t Address, const void *Decoder) {
3052   DecodeStatus S = MCDisassembler::Success;
3053
3054   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3055   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3056   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3057   Rm |= fieldFromInstruction(Insn, 5, 1) << 4;
3058   unsigned size = fieldFromInstruction(Insn, 18, 2);
3059
3060   if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
3061     return MCDisassembler::Fail;
3062   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
3063     return MCDisassembler::Fail;
3064   Inst.addOperand(MCOperand::CreateImm(8 << size));
3065
3066   return S;
3067 }
3068
3069 static DecodeStatus DecodeShiftRight8Imm(MCInst &Inst, unsigned Val,
3070                                uint64_t Address, const void *Decoder) {
3071   Inst.addOperand(MCOperand::CreateImm(8 - Val));
3072   return MCDisassembler::Success;
3073 }
3074
3075 static DecodeStatus DecodeShiftRight16Imm(MCInst &Inst, unsigned Val,
3076                                uint64_t Address, const void *Decoder) {
3077   Inst.addOperand(MCOperand::CreateImm(16 - Val));
3078   return MCDisassembler::Success;
3079 }
3080
3081 static DecodeStatus DecodeShiftRight32Imm(MCInst &Inst, unsigned Val,
3082                                uint64_t Address, const void *Decoder) {
3083   Inst.addOperand(MCOperand::CreateImm(32 - Val));
3084   return MCDisassembler::Success;
3085 }
3086
3087 static DecodeStatus DecodeShiftRight64Imm(MCInst &Inst, unsigned Val,
3088                                uint64_t Address, const void *Decoder) {
3089   Inst.addOperand(MCOperand::CreateImm(64 - Val));
3090   return MCDisassembler::Success;
3091 }
3092
3093 static DecodeStatus DecodeTBLInstruction(MCInst &Inst, unsigned Insn,
3094                                uint64_t Address, const void *Decoder) {
3095   DecodeStatus S = MCDisassembler::Success;
3096
3097   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3098   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3099   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3100   Rn |= fieldFromInstruction(Insn, 7, 1) << 4;
3101   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3102   Rm |= fieldFromInstruction(Insn, 5, 1) << 4;
3103   unsigned op = fieldFromInstruction(Insn, 6, 1);
3104
3105   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3106     return MCDisassembler::Fail;
3107   if (op) {
3108     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3109     return MCDisassembler::Fail; // Writeback
3110   }
3111
3112   switch (Inst.getOpcode()) {
3113   case ARM::VTBL2:
3114   case ARM::VTBX2:
3115     if (!Check(S, DecodeDPairRegisterClass(Inst, Rn, Address, Decoder)))
3116       return MCDisassembler::Fail;
3117     break;
3118   default:
3119     if (!Check(S, DecodeDPRRegisterClass(Inst, Rn, Address, Decoder)))
3120       return MCDisassembler::Fail;
3121   }
3122
3123   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
3124     return MCDisassembler::Fail;
3125
3126   return S;
3127 }
3128
3129 static DecodeStatus DecodeThumbAddSpecialReg(MCInst &Inst, uint16_t Insn,
3130                                      uint64_t Address, const void *Decoder) {
3131   DecodeStatus S = MCDisassembler::Success;
3132
3133   unsigned dst = fieldFromInstruction(Insn, 8, 3);
3134   unsigned imm = fieldFromInstruction(Insn, 0, 8);
3135
3136   if (!Check(S, DecodetGPRRegisterClass(Inst, dst, Address, Decoder)))
3137     return MCDisassembler::Fail;
3138
3139   switch(Inst.getOpcode()) {
3140     default:
3141       return MCDisassembler::Fail;
3142     case ARM::tADR:
3143       break; // tADR does not explicitly represent the PC as an operand.
3144     case ARM::tADDrSPi:
3145       Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3146       break;
3147   }
3148
3149   Inst.addOperand(MCOperand::CreateImm(imm));
3150   return S;
3151 }
3152
3153 static DecodeStatus DecodeThumbBROperand(MCInst &Inst, unsigned Val,
3154                                  uint64_t Address, const void *Decoder) {
3155   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<12>(Val<<1) + 4,
3156                                 true, 2, Inst, Decoder))
3157     Inst.addOperand(MCOperand::CreateImm(SignExtend32<12>(Val << 1)));
3158   return MCDisassembler::Success;
3159 }
3160
3161 static DecodeStatus DecodeT2BROperand(MCInst &Inst, unsigned Val,
3162                                  uint64_t Address, const void *Decoder) {
3163   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<21>(Val) + 4,
3164                                 true, 4, Inst, Decoder))
3165     Inst.addOperand(MCOperand::CreateImm(SignExtend32<21>(Val)));
3166   return MCDisassembler::Success;
3167 }
3168
3169 static DecodeStatus DecodeThumbCmpBROperand(MCInst &Inst, unsigned Val,
3170                                  uint64_t Address, const void *Decoder) {
3171   if (!tryAddingSymbolicOperand(Address, Address + (Val<<1) + 4,
3172                                 true, 2, Inst, Decoder))
3173     Inst.addOperand(MCOperand::CreateImm(Val << 1));
3174   return MCDisassembler::Success;
3175 }
3176
3177 static DecodeStatus DecodeThumbAddrModeRR(MCInst &Inst, unsigned Val,
3178                                  uint64_t Address, const void *Decoder) {
3179   DecodeStatus S = MCDisassembler::Success;
3180
3181   unsigned Rn = fieldFromInstruction(Val, 0, 3);
3182   unsigned Rm = fieldFromInstruction(Val, 3, 3);
3183
3184   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
3185     return MCDisassembler::Fail;
3186   if (!Check(S, DecodetGPRRegisterClass(Inst, Rm, Address, Decoder)))
3187     return MCDisassembler::Fail;
3188
3189   return S;
3190 }
3191
3192 static DecodeStatus DecodeThumbAddrModeIS(MCInst &Inst, unsigned Val,
3193                                   uint64_t Address, const void *Decoder) {
3194   DecodeStatus S = MCDisassembler::Success;
3195
3196   unsigned Rn = fieldFromInstruction(Val, 0, 3);
3197   unsigned imm = fieldFromInstruction(Val, 3, 5);
3198
3199   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
3200     return MCDisassembler::Fail;
3201   Inst.addOperand(MCOperand::CreateImm(imm));
3202
3203   return S;
3204 }
3205
3206 static DecodeStatus DecodeThumbAddrModePC(MCInst &Inst, unsigned Val,
3207                                   uint64_t Address, const void *Decoder) {
3208   unsigned imm = Val << 2;
3209
3210   Inst.addOperand(MCOperand::CreateImm(imm));
3211   tryAddingPcLoadReferenceComment(Address, (Address & ~2u) + imm + 4, Decoder);
3212
3213   return MCDisassembler::Success;
3214 }
3215
3216 static DecodeStatus DecodeThumbAddrModeSP(MCInst &Inst, unsigned Val,
3217                                   uint64_t Address, const void *Decoder) {
3218   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3219   Inst.addOperand(MCOperand::CreateImm(Val));
3220
3221   return MCDisassembler::Success;
3222 }
3223
3224 static DecodeStatus DecodeT2AddrModeSOReg(MCInst &Inst, unsigned Val,
3225                                   uint64_t Address, const void *Decoder) {
3226   DecodeStatus S = MCDisassembler::Success;
3227
3228   unsigned Rn = fieldFromInstruction(Val, 6, 4);
3229   unsigned Rm = fieldFromInstruction(Val, 2, 4);
3230   unsigned imm = fieldFromInstruction(Val, 0, 2);
3231
3232   // Thumb stores cannot use PC as dest register.
3233   switch (Inst.getOpcode()) {
3234   case ARM::t2STRHs:
3235   case ARM::t2STRBs:
3236   case ARM::t2STRs:
3237     if (Rn == 15)
3238       return MCDisassembler::Fail;
3239   default:
3240     break;
3241   }
3242
3243   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3244     return MCDisassembler::Fail;
3245   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3246     return MCDisassembler::Fail;
3247   Inst.addOperand(MCOperand::CreateImm(imm));
3248
3249   return S;
3250 }
3251
3252 static DecodeStatus DecodeT2LoadShift(MCInst &Inst, unsigned Insn,
3253                               uint64_t Address, const void *Decoder) {
3254   DecodeStatus S = MCDisassembler::Success;
3255
3256   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3257   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3258
3259   uint64_t featureBits = ((const MCDisassembler*)Decoder)->getSubtargetInfo()
3260                                                           .getFeatureBits();
3261   bool hasMP = featureBits & ARM::FeatureMP;
3262   bool hasV7Ops = featureBits & ARM::HasV7Ops;
3263
3264   if (Rn == 15) {
3265     switch (Inst.getOpcode()) {
3266     case ARM::t2LDRBs:
3267       Inst.setOpcode(ARM::t2LDRBpci);
3268       break;
3269     case ARM::t2LDRHs:
3270       Inst.setOpcode(ARM::t2LDRHpci);
3271       break;
3272     case ARM::t2LDRSHs:
3273       Inst.setOpcode(ARM::t2LDRSHpci);
3274       break;
3275     case ARM::t2LDRSBs:
3276       Inst.setOpcode(ARM::t2LDRSBpci);
3277       break;
3278     case ARM::t2LDRs:
3279       Inst.setOpcode(ARM::t2LDRpci);
3280       break;
3281     case ARM::t2PLDs:
3282       Inst.setOpcode(ARM::t2PLDpci);
3283       break;
3284     case ARM::t2PLIs:
3285       Inst.setOpcode(ARM::t2PLIpci);
3286       break;
3287     default:
3288       return MCDisassembler::Fail;
3289     }
3290
3291     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3292   }
3293
3294   if (Rt == 15) {
3295     switch (Inst.getOpcode()) {
3296     case ARM::t2LDRSHs:
3297       return MCDisassembler::Fail;
3298     case ARM::t2LDRHs:
3299       Inst.setOpcode(ARM::t2PLDWs);
3300       break;
3301     case ARM::t2LDRSBs:
3302       Inst.setOpcode(ARM::t2PLIs);
3303     default:
3304       break;
3305     }
3306   }
3307
3308   switch (Inst.getOpcode()) {
3309     case ARM::t2PLDs:
3310       break;
3311     case ARM::t2PLIs:
3312       if (!hasV7Ops)
3313         return MCDisassembler::Fail;
3314       break;
3315     case ARM::t2PLDWs:
3316       if (!hasV7Ops || !hasMP)
3317         return MCDisassembler::Fail;
3318       break;
3319     default:
3320       if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3321         return MCDisassembler::Fail;
3322   }
3323
3324   unsigned addrmode = fieldFromInstruction(Insn, 4, 2);
3325   addrmode |= fieldFromInstruction(Insn, 0, 4) << 2;
3326   addrmode |= fieldFromInstruction(Insn, 16, 4) << 6;
3327   if (!Check(S, DecodeT2AddrModeSOReg(Inst, addrmode, Address, Decoder)))
3328     return MCDisassembler::Fail;
3329
3330   return S;
3331 }
3332
3333 static DecodeStatus DecodeT2LoadImm8(MCInst &Inst, unsigned Insn,
3334                                 uint64_t Address, const void* Decoder) {
3335   DecodeStatus S = MCDisassembler::Success;
3336
3337   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3338   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3339   unsigned U = fieldFromInstruction(Insn, 9, 1);
3340   unsigned imm = fieldFromInstruction(Insn, 0, 8);
3341   imm |= (U << 8);
3342   imm |= (Rn << 9);
3343   unsigned add = fieldFromInstruction(Insn, 9, 1);
3344
3345   uint64_t featureBits = ((const MCDisassembler*)Decoder)->getSubtargetInfo()
3346                                                           .getFeatureBits();
3347   bool hasMP = featureBits & ARM::FeatureMP;
3348   bool hasV7Ops = featureBits & ARM::HasV7Ops;
3349
3350   if (Rn == 15) {
3351     switch (Inst.getOpcode()) {
3352     case ARM::t2LDRi8:
3353       Inst.setOpcode(ARM::t2LDRpci);
3354       break;
3355     case ARM::t2LDRBi8:
3356       Inst.setOpcode(ARM::t2LDRBpci);
3357       break;
3358     case ARM::t2LDRSBi8:
3359       Inst.setOpcode(ARM::t2LDRSBpci);
3360       break;
3361     case ARM::t2LDRHi8:
3362       Inst.setOpcode(ARM::t2LDRHpci);
3363       break;
3364     case ARM::t2LDRSHi8:
3365       Inst.setOpcode(ARM::t2LDRSHpci);
3366       break;
3367     case ARM::t2PLDi8:
3368       Inst.setOpcode(ARM::t2PLDpci);
3369       break;
3370     case ARM::t2PLIi8:
3371       Inst.setOpcode(ARM::t2PLIpci);
3372       break;
3373     default:
3374       return MCDisassembler::Fail;
3375     }
3376     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3377   }
3378
3379   if (Rt == 15) {
3380     switch (Inst.getOpcode()) {
3381     case ARM::t2LDRSHi8:
3382       return MCDisassembler::Fail;
3383     case ARM::t2LDRHi8:
3384       if (!add)
3385         Inst.setOpcode(ARM::t2PLDWi8);
3386       break;
3387     case ARM::t2LDRSBi8:
3388       Inst.setOpcode(ARM::t2PLIi8);
3389       break;
3390     default:
3391       break;
3392     }
3393   }
3394
3395   switch (Inst.getOpcode()) {
3396   case ARM::t2PLDi8:
3397     break;
3398   case ARM::t2PLIi8:
3399     if (!hasV7Ops)
3400       return MCDisassembler::Fail;
3401     break;
3402   case ARM::t2PLDWi8:
3403       if (!hasV7Ops || !hasMP)
3404         return MCDisassembler::Fail;
3405       break;
3406   default:
3407     if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3408       return MCDisassembler::Fail;
3409   }
3410
3411   if (!Check(S, DecodeT2AddrModeImm8(Inst, imm, Address, Decoder)))
3412     return MCDisassembler::Fail;
3413   return S;
3414 }
3415
3416 static DecodeStatus DecodeT2LoadImm12(MCInst &Inst, unsigned Insn,
3417                                 uint64_t Address, const void* Decoder) {
3418   DecodeStatus S = MCDisassembler::Success;
3419
3420   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3421   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3422   unsigned imm = fieldFromInstruction(Insn, 0, 12);
3423   imm |= (Rn << 13);
3424
3425   uint64_t featureBits = ((const MCDisassembler*)Decoder)->getSubtargetInfo()
3426                                                           .getFeatureBits();
3427   bool hasMP = (featureBits & ARM::FeatureMP);
3428   bool hasV7Ops = (featureBits & ARM::HasV7Ops);
3429
3430   if (Rn == 15) {
3431     switch (Inst.getOpcode()) {
3432     case ARM::t2LDRi12:
3433       Inst.setOpcode(ARM::t2LDRpci);
3434       break;
3435     case ARM::t2LDRHi12:
3436       Inst.setOpcode(ARM::t2LDRHpci);
3437       break;
3438     case ARM::t2LDRSHi12:
3439       Inst.setOpcode(ARM::t2LDRSHpci);
3440       break;
3441     case ARM::t2LDRBi12:
3442       Inst.setOpcode(ARM::t2LDRBpci);
3443       break;
3444     case ARM::t2LDRSBi12:
3445       Inst.setOpcode(ARM::t2LDRSBpci);
3446       break;
3447     case ARM::t2PLDi12:
3448       Inst.setOpcode(ARM::t2PLDpci);
3449       break;
3450     case ARM::t2PLIi12:
3451       Inst.setOpcode(ARM::t2PLIpci);
3452       break;
3453     default:
3454       return MCDisassembler::Fail;
3455     }
3456     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3457   }
3458
3459   if (Rt == 15) {
3460     switch (Inst.getOpcode()) {
3461     case ARM::t2LDRSHi12:
3462       return MCDisassembler::Fail;
3463     case ARM::t2LDRHi12:
3464       Inst.setOpcode(ARM::t2PLDWi12);
3465       break;
3466     case ARM::t2LDRSBi12:
3467       Inst.setOpcode(ARM::t2PLIi12);
3468       break;
3469     default:
3470       break;
3471     }
3472   }
3473
3474   switch (Inst.getOpcode()) {
3475   case ARM::t2PLDi12:
3476     break;
3477   case ARM::t2PLIi12:
3478     if (!hasV7Ops)
3479       return MCDisassembler::Fail;
3480     break;
3481   case ARM::t2PLDWi12:
3482       if (!hasV7Ops || !hasMP)
3483         return MCDisassembler::Fail;
3484       break;
3485   default:
3486     if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3487       return MCDisassembler::Fail;
3488   }
3489
3490   if (!Check(S, DecodeT2AddrModeImm12(Inst, imm, Address, Decoder)))
3491     return MCDisassembler::Fail;
3492   return S;
3493 }
3494
3495 static DecodeStatus DecodeT2LoadT(MCInst &Inst, unsigned Insn,
3496                                 uint64_t Address, const void* Decoder) {
3497   DecodeStatus S = MCDisassembler::Success;
3498
3499   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3500   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3501   unsigned imm = fieldFromInstruction(Insn, 0, 8);
3502   imm |= (Rn << 9);
3503
3504   if (Rn == 15) {
3505     switch (Inst.getOpcode()) {
3506     case ARM::t2LDRT:
3507       Inst.setOpcode(ARM::t2LDRpci);
3508       break;
3509     case ARM::t2LDRBT:
3510       Inst.setOpcode(ARM::t2LDRBpci);
3511       break;
3512     case ARM::t2LDRHT:
3513       Inst.setOpcode(ARM::t2LDRHpci);
3514       break;
3515     case ARM::t2LDRSBT:
3516       Inst.setOpcode(ARM::t2LDRSBpci);
3517       break;
3518     case ARM::t2LDRSHT:
3519       Inst.setOpcode(ARM::t2LDRSHpci);
3520       break;
3521     default:
3522       return MCDisassembler::Fail;
3523     }
3524     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3525   }
3526
3527   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
3528     return MCDisassembler::Fail;
3529   if (!Check(S, DecodeT2AddrModeImm8(Inst, imm, Address, Decoder)))
3530     return MCDisassembler::Fail;
3531   return S;
3532 }
3533
3534 static DecodeStatus DecodeT2LoadLabel(MCInst &Inst, unsigned Insn,
3535                                 uint64_t Address, const void* Decoder) {
3536   DecodeStatus S = MCDisassembler::Success;
3537
3538   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3539   unsigned U = fieldFromInstruction(Insn, 23, 1);
3540   int imm = fieldFromInstruction(Insn, 0, 12);
3541
3542   uint64_t featureBits = ((const MCDisassembler*)Decoder)->getSubtargetInfo()
3543                                                           .getFeatureBits();
3544   bool hasV7Ops = (featureBits & ARM::HasV7Ops);
3545
3546   if (Rt == 15) {
3547     switch (Inst.getOpcode()) {
3548       case ARM::t2LDRBpci:
3549       case ARM::t2LDRHpci:
3550         Inst.setOpcode(ARM::t2PLDpci);
3551         break;
3552       case ARM::t2LDRSBpci:
3553         Inst.setOpcode(ARM::t2PLIpci);
3554         break;
3555       case ARM::t2LDRSHpci:
3556         return MCDisassembler::Fail;
3557       default:
3558         break;
3559     }
3560   }
3561
3562   switch(Inst.getOpcode()) {
3563   case ARM::t2PLDpci:
3564     break;
3565   case ARM::t2PLIpci:
3566     if (!hasV7Ops)
3567       return MCDisassembler::Fail;
3568     break;
3569   default:
3570     if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3571       return MCDisassembler::Fail;
3572   }
3573
3574   if (!U) {
3575     // Special case for #-0.
3576     if (imm == 0)
3577       imm = INT32_MIN;
3578     else
3579       imm = -imm;
3580   }
3581   Inst.addOperand(MCOperand::CreateImm(imm));
3582
3583   return S;
3584 }
3585
3586 static DecodeStatus DecodeT2Imm8S4(MCInst &Inst, unsigned Val,
3587                            uint64_t Address, const void *Decoder) {
3588   if (Val == 0)
3589     Inst.addOperand(MCOperand::CreateImm(INT32_MIN));
3590   else {
3591     int imm = Val & 0xFF;
3592
3593     if (!(Val & 0x100)) imm *= -1;
3594     Inst.addOperand(MCOperand::CreateImm(imm * 4));
3595   }
3596
3597   return MCDisassembler::Success;
3598 }
3599
3600 static DecodeStatus DecodeT2AddrModeImm8s4(MCInst &Inst, unsigned Val,
3601                                    uint64_t Address, const void *Decoder) {
3602   DecodeStatus S = MCDisassembler::Success;
3603
3604   unsigned Rn = fieldFromInstruction(Val, 9, 4);
3605   unsigned imm = fieldFromInstruction(Val, 0, 9);
3606
3607   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3608     return MCDisassembler::Fail;
3609   if (!Check(S, DecodeT2Imm8S4(Inst, imm, Address, Decoder)))
3610     return MCDisassembler::Fail;
3611
3612   return S;
3613 }
3614
3615 static DecodeStatus DecodeT2AddrModeImm0_1020s4(MCInst &Inst,unsigned Val,
3616                                    uint64_t Address, const void *Decoder) {
3617   DecodeStatus S = MCDisassembler::Success;
3618
3619   unsigned Rn = fieldFromInstruction(Val, 8, 4);
3620   unsigned imm = fieldFromInstruction(Val, 0, 8);
3621
3622   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
3623     return MCDisassembler::Fail;
3624
3625   Inst.addOperand(MCOperand::CreateImm(imm));
3626
3627   return S;
3628 }
3629
3630 static DecodeStatus DecodeT2Imm8(MCInst &Inst, unsigned Val,
3631                          uint64_t Address, const void *Decoder) {
3632   int imm = Val & 0xFF;
3633   if (Val == 0)
3634     imm = INT32_MIN;
3635   else if (!(Val & 0x100))
3636     imm *= -1;
3637   Inst.addOperand(MCOperand::CreateImm(imm));
3638
3639   return MCDisassembler::Success;
3640 }
3641
3642
3643 static DecodeStatus DecodeT2AddrModeImm8(MCInst &Inst, unsigned Val,
3644                                  uint64_t Address, const void *Decoder) {
3645   DecodeStatus S = MCDisassembler::Success;
3646
3647   unsigned Rn = fieldFromInstruction(Val, 9, 4);
3648   unsigned imm = fieldFromInstruction(Val, 0, 9);
3649
3650   // Thumb stores cannot use PC as dest register.
3651   switch (Inst.getOpcode()) {
3652   case ARM::t2STRT:
3653   case ARM::t2STRBT:
3654   case ARM::t2STRHT:
3655   case ARM::t2STRi8:
3656   case ARM::t2STRHi8:
3657   case ARM::t2STRBi8:
3658     if (Rn == 15)
3659       return MCDisassembler::Fail;
3660     break;
3661   default:
3662     break;
3663   }
3664
3665   // Some instructions always use an additive offset.
3666   switch (Inst.getOpcode()) {
3667     case ARM::t2LDRT:
3668     case ARM::t2LDRBT:
3669     case ARM::t2LDRHT:
3670     case ARM::t2LDRSBT:
3671     case ARM::t2LDRSHT:
3672     case ARM::t2STRT:
3673     case ARM::t2STRBT:
3674     case ARM::t2STRHT:
3675       imm |= 0x100;
3676       break;
3677     default:
3678       break;
3679   }
3680
3681   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3682     return MCDisassembler::Fail;
3683   if (!Check(S, DecodeT2Imm8(Inst, imm, Address, Decoder)))
3684     return MCDisassembler::Fail;
3685
3686   return S;
3687 }
3688
3689 static DecodeStatus DecodeT2LdStPre(MCInst &Inst, unsigned Insn,
3690                                     uint64_t Address, const void *Decoder) {
3691   DecodeStatus S = MCDisassembler::Success;
3692
3693   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3694   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3695   unsigned addr = fieldFromInstruction(Insn, 0, 8);
3696   addr |= fieldFromInstruction(Insn, 9, 1) << 8;
3697   addr |= Rn << 9;
3698   unsigned load = fieldFromInstruction(Insn, 20, 1);
3699
3700   if (Rn == 15) {
3701     switch (Inst.getOpcode()) {
3702     case ARM::t2LDR_PRE:
3703     case ARM::t2LDR_POST:
3704       Inst.setOpcode(ARM::t2LDRpci);
3705       break;
3706     case ARM::t2LDRB_PRE:
3707     case ARM::t2LDRB_POST:
3708       Inst.setOpcode(ARM::t2LDRBpci);
3709       break;
3710     case ARM::t2LDRH_PRE:
3711     case ARM::t2LDRH_POST:
3712       Inst.setOpcode(ARM::t2LDRHpci);
3713       break;
3714     case ARM::t2LDRSB_PRE:
3715     case ARM::t2LDRSB_POST:
3716       if (Rt == 15)
3717         Inst.setOpcode(ARM::t2PLIpci);
3718       else
3719         Inst.setOpcode(ARM::t2LDRSBpci);
3720       break;
3721     case ARM::t2LDRSH_PRE:
3722     case ARM::t2LDRSH_POST:
3723       Inst.setOpcode(ARM::t2LDRSHpci);
3724       break;
3725     default:
3726       return MCDisassembler::Fail;
3727     }
3728     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3729   }
3730
3731   if (!load) {
3732     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3733       return MCDisassembler::Fail;
3734   }
3735
3736   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3737     return MCDisassembler::Fail;
3738
3739   if (load) {
3740     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3741       return MCDisassembler::Fail;
3742   }
3743
3744   if (!Check(S, DecodeT2AddrModeImm8(Inst, addr, Address, Decoder)))
3745     return MCDisassembler::Fail;
3746
3747   return S;
3748 }
3749
3750 static DecodeStatus DecodeT2AddrModeImm12(MCInst &Inst, unsigned Val,
3751                                   uint64_t Address, const void *Decoder) {
3752   DecodeStatus S = MCDisassembler::Success;
3753
3754   unsigned Rn = fieldFromInstruction(Val, 13, 4);
3755   unsigned imm = fieldFromInstruction(Val, 0, 12);
3756
3757   // Thumb stores cannot use PC as dest register.
3758   switch (Inst.getOpcode()) {
3759   case ARM::t2STRi12:
3760   case ARM::t2STRBi12:
3761   case ARM::t2STRHi12:
3762     if (Rn == 15)
3763       return MCDisassembler::Fail;
3764   default:
3765     break;
3766   }
3767
3768   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3769     return MCDisassembler::Fail;
3770   Inst.addOperand(MCOperand::CreateImm(imm));
3771
3772   return S;
3773 }
3774
3775
3776 static DecodeStatus DecodeThumbAddSPImm(MCInst &Inst, uint16_t Insn,
3777                                 uint64_t Address, const void *Decoder) {
3778   unsigned imm = fieldFromInstruction(Insn, 0, 7);
3779
3780   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3781   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3782   Inst.addOperand(MCOperand::CreateImm(imm));
3783
3784   return MCDisassembler::Success;
3785 }
3786
3787 static DecodeStatus DecodeThumbAddSPReg(MCInst &Inst, uint16_t Insn,
3788                                 uint64_t Address, const void *Decoder) {
3789   DecodeStatus S = MCDisassembler::Success;
3790
3791   if (Inst.getOpcode() == ARM::tADDrSP) {
3792     unsigned Rdm = fieldFromInstruction(Insn, 0, 3);
3793     Rdm |= fieldFromInstruction(Insn, 7, 1) << 3;
3794
3795     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3796     return MCDisassembler::Fail;
3797     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3798     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3799     return MCDisassembler::Fail;
3800   } else if (Inst.getOpcode() == ARM::tADDspr) {
3801     unsigned Rm = fieldFromInstruction(Insn, 3, 4);
3802
3803     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3804     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3805     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3806     return MCDisassembler::Fail;
3807   }
3808
3809   return S;
3810 }
3811
3812 static DecodeStatus DecodeThumbCPS(MCInst &Inst, uint16_t Insn,
3813                            uint64_t Address, const void *Decoder) {
3814   unsigned imod = fieldFromInstruction(Insn, 4, 1) | 0x2;
3815   unsigned flags = fieldFromInstruction(Insn, 0, 3);
3816
3817   Inst.addOperand(MCOperand::CreateImm(imod));
3818   Inst.addOperand(MCOperand::CreateImm(flags));
3819
3820   return MCDisassembler::Success;
3821 }
3822
3823 static DecodeStatus DecodePostIdxReg(MCInst &Inst, unsigned Insn,
3824                              uint64_t Address, const void *Decoder) {
3825   DecodeStatus S = MCDisassembler::Success;
3826   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3827   unsigned add = fieldFromInstruction(Insn, 4, 1);
3828
3829   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
3830     return MCDisassembler::Fail;
3831   Inst.addOperand(MCOperand::CreateImm(add));
3832
3833   return S;
3834 }
3835
3836 static DecodeStatus DecodeThumbBLXOffset(MCInst &Inst, unsigned Val,
3837                                  uint64_t Address, const void *Decoder) {
3838   // Val is passed in as S:J1:J2:imm10H:imm10L:'0'
3839   // Note only one trailing zero not two.  Also the J1 and J2 values are from
3840   // the encoded instruction.  So here change to I1 and I2 values via:
3841   // I1 = NOT(J1 EOR S);
3842   // I2 = NOT(J2 EOR S);
3843   // and build the imm32 with two trailing zeros as documented:
3844   // imm32 = SignExtend(S:I1:I2:imm10H:imm10L:'00', 32);
3845   unsigned S = (Val >> 23) & 1;
3846   unsigned J1 = (Val >> 22) & 1;
3847   unsigned J2 = (Val >> 21) & 1;
3848   unsigned I1 = !(J1 ^ S);
3849   unsigned I2 = !(J2 ^ S);
3850   unsigned tmp = (Val & ~0x600000) | (I1 << 22) | (I2 << 21);
3851   int imm32 = SignExtend32<25>(tmp << 1);
3852
3853   if (!tryAddingSymbolicOperand(Address,
3854                                 (Address & ~2u) + imm32 + 4,
3855                                 true, 4, Inst, Decoder))
3856     Inst.addOperand(MCOperand::CreateImm(imm32));
3857   return MCDisassembler::Success;
3858 }
3859
3860 static DecodeStatus DecodeCoprocessor(MCInst &Inst, unsigned Val,
3861                               uint64_t Address, const void *Decoder) {
3862   if (Val == 0xA || Val == 0xB)
3863     return MCDisassembler::Fail;
3864
3865   uint64_t featureBits = ((const MCDisassembler*)Decoder)->getSubtargetInfo()
3866                                                           .getFeatureBits();
3867   if ((featureBits & ARM::HasV8Ops) && !(Val == 14 || Val == 15))
3868     return MCDisassembler::Fail;
3869
3870   Inst.addOperand(MCOperand::CreateImm(Val));
3871   return MCDisassembler::Success;
3872 }
3873
3874 static DecodeStatus
3875 DecodeThumbTableBranch(MCInst &Inst, unsigned Insn,
3876                        uint64_t Address, const void *Decoder) {
3877   DecodeStatus S = MCDisassembler::Success;
3878
3879   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3880   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3881
3882   if (Rn == ARM::SP) S = MCDisassembler::SoftFail;
3883   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3884     return MCDisassembler::Fail;
3885   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3886     return MCDisassembler::Fail;
3887   return S;
3888 }
3889
3890 static DecodeStatus
3891 DecodeThumb2BCCInstruction(MCInst &Inst, unsigned Insn,
3892                            uint64_t Address, const void *Decoder) {
3893   DecodeStatus S = MCDisassembler::Success;
3894
3895   unsigned pred = fieldFromInstruction(Insn, 22, 4);
3896   if (pred == 0xE || pred == 0xF) {
3897     unsigned opc = fieldFromInstruction(Insn, 4, 28);
3898     switch (opc) {
3899       default:
3900         return MCDisassembler::Fail;
3901       case 0xf3bf8f4:
3902         Inst.setOpcode(ARM::t2DSB);
3903         break;
3904       case 0xf3bf8f5:
3905         Inst.setOpcode(ARM::t2DMB);
3906         break;
3907       case 0xf3bf8f6:
3908         Inst.setOpcode(ARM::t2ISB);
3909         break;
3910     }
3911
3912     unsigned imm = fieldFromInstruction(Insn, 0, 4);
3913     return DecodeMemBarrierOption(Inst, imm, Address, Decoder);
3914   }
3915
3916   unsigned brtarget = fieldFromInstruction(Insn, 0, 11) << 1;
3917   brtarget |= fieldFromInstruction(Insn, 11, 1) << 19;
3918   brtarget |= fieldFromInstruction(Insn, 13, 1) << 18;
3919   brtarget |= fieldFromInstruction(Insn, 16, 6) << 12;
3920   brtarget |= fieldFromInstruction(Insn, 26, 1) << 20;
3921
3922   if (!Check(S, DecodeT2BROperand(Inst, brtarget, Address, Decoder)))
3923     return MCDisassembler::Fail;
3924   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3925     return MCDisassembler::Fail;
3926
3927   return S;
3928 }
3929
3930 // Decode a shifted immediate operand.  These basically consist
3931 // of an 8-bit value, and a 4-bit directive that specifies either
3932 // a splat operation or a rotation.
3933 static DecodeStatus DecodeT2SOImm(MCInst &Inst, unsigned Val,
3934                           uint64_t Address, const void *Decoder) {
3935   unsigned ctrl = fieldFromInstruction(Val, 10, 2);
3936   if (ctrl == 0) {
3937     unsigned byte = fieldFromInstruction(Val, 8, 2);
3938     unsigned imm = fieldFromInstruction(Val, 0, 8);
3939     switch (byte) {
3940       case 0:
3941         Inst.addOperand(MCOperand::CreateImm(imm));
3942         break;
3943       case 1:
3944         Inst.addOperand(MCOperand::CreateImm((imm << 16) | imm));
3945         break;
3946       case 2:
3947         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 8)));
3948         break;
3949       case 3:
3950         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 16) |
3951                                              (imm << 8)  |  imm));
3952         break;
3953     }
3954   } else {
3955     unsigned unrot = fieldFromInstruction(Val, 0, 7) | 0x80;
3956     unsigned rot = fieldFromInstruction(Val, 7, 5);
3957     unsigned imm = (unrot >> rot) | (unrot << ((32-rot)&31));
3958     Inst.addOperand(MCOperand::CreateImm(imm));
3959   }
3960
3961   return MCDisassembler::Success;
3962 }
3963
3964 static DecodeStatus
3965 DecodeThumbBCCTargetOperand(MCInst &Inst, unsigned Val,
3966                             uint64_t Address, const void *Decoder){
3967   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<9>(Val<<1) + 4,
3968                                 true, 2, Inst, Decoder))
3969     Inst.addOperand(MCOperand::CreateImm(SignExtend32<9>(Val << 1)));
3970   return MCDisassembler::Success;
3971 }
3972
3973 static DecodeStatus DecodeThumbBLTargetOperand(MCInst &Inst, unsigned Val,
3974                                        uint64_t Address, const void *Decoder){
3975   // Val is passed in as S:J1:J2:imm10:imm11
3976   // Note no trailing zero after imm11.  Also the J1 and J2 values are from
3977   // the encoded instruction.  So here change to I1 and I2 values via:
3978   // I1 = NOT(J1 EOR S);
3979   // I2 = NOT(J2 EOR S);
3980   // and build the imm32 with one trailing zero as documented:
3981   // imm32 = SignExtend(S:I1:I2:imm10:imm11:'0', 32);
3982   unsigned S = (Val >> 23) & 1;
3983   unsigned J1 = (Val >> 22) & 1;
3984   unsigned J2 = (Val >> 21) & 1;
3985   unsigned I1 = !(J1 ^ S);
3986   unsigned I2 = !(J2 ^ S);
3987   unsigned tmp = (Val & ~0x600000) | (I1 << 22) | (I2 << 21);
3988   int imm32 = SignExtend32<25>(tmp << 1);
3989
3990   if (!tryAddingSymbolicOperand(Address, Address + imm32 + 4,
3991                                 true, 4, Inst, Decoder))
3992     Inst.addOperand(MCOperand::CreateImm(imm32));
3993   return MCDisassembler::Success;
3994 }
3995
3996 static DecodeStatus DecodeMemBarrierOption(MCInst &Inst, unsigned Val,
3997                                    uint64_t Address, const void *Decoder) {
3998   if (Val & ~0xf)
3999     return MCDisassembler::Fail;
4000
4001   Inst.addOperand(MCOperand::CreateImm(Val));
4002   return MCDisassembler::Success;
4003 }
4004
4005 static DecodeStatus DecodeInstSyncBarrierOption(MCInst &Inst, unsigned Val,
4006                                         uint64_t Address, const void *Decoder) {
4007   if (Val & ~0xf)
4008     return MCDisassembler::Fail;
4009
4010   Inst.addOperand(MCOperand::CreateImm(Val));
4011   return MCDisassembler::Success;
4012 }
4013
4014 static DecodeStatus DecodeMSRMask(MCInst &Inst, unsigned Val,
4015                           uint64_t Address, const void *Decoder) {
4016   DecodeStatus S = MCDisassembler::Success;
4017   uint64_t FeatureBits = ((const MCDisassembler*)Decoder)->getSubtargetInfo()
4018                                                           .getFeatureBits();
4019   if (FeatureBits & ARM::FeatureMClass) {
4020     unsigned ValLow = Val & 0xff;
4021
4022     // Validate the SYSm value first.
4023     switch (ValLow) {
4024     case  0: // apsr
4025     case  1: // iapsr
4026     case  2: // eapsr
4027     case  3: // xpsr
4028     case  5: // ipsr
4029     case  6: // epsr
4030     case  7: // iepsr
4031     case  8: // msp
4032     case  9: // psp
4033     case 16: // primask
4034     case 20: // control
4035       break;
4036     case 17: // basepri
4037     case 18: // basepri_max
4038     case 19: // faultmask
4039       if (!(FeatureBits & ARM::HasV7Ops))
4040         // Values basepri, basepri_max and faultmask are only valid for v7m.
4041         return MCDisassembler::Fail;
4042       break;
4043     default:
4044       return MCDisassembler::Fail;
4045     }
4046
4047     if (Inst.getOpcode() == ARM::t2MSR_M) {
4048       unsigned Mask = fieldFromInstruction(Val, 10, 2);
4049       if (!(FeatureBits & ARM::HasV7Ops)) {
4050         // The ARMv6-M MSR bits {11-10} can be only 0b10, other values are
4051         // unpredictable.
4052         if (Mask != 2)
4053           S = MCDisassembler::SoftFail;
4054       }
4055       else {
4056         // The ARMv7-M architecture stores an additional 2-bit mask value in
4057         // MSR bits {11-10}. The mask is used only with apsr, iapsr, eapsr and
4058         // xpsr, it has to be 0b10 in other cases. Bit mask{1} indicates if
4059         // the NZCVQ bits should be moved by the instruction. Bit mask{0}
4060         // indicates the move for the GE{3:0} bits, the mask{0} bit can be set
4061         // only if the processor includes the DSP extension.
4062         if (Mask == 0 || (Mask != 2 && ValLow > 3) ||
4063             (!(FeatureBits & ARM::FeatureDSPThumb2) && (Mask & 1)))
4064           S = MCDisassembler::SoftFail;
4065       }
4066     }
4067   } else {
4068     // A/R class
4069     if (Val == 0)
4070       return MCDisassembler::Fail;
4071   }
4072   Inst.addOperand(MCOperand::CreateImm(Val));
4073   return S;
4074 }
4075
4076 static DecodeStatus DecodeBankedReg(MCInst &Inst, unsigned Val,
4077                                     uint64_t Address, const void *Decoder) {
4078
4079   unsigned R = fieldFromInstruction(Val, 5, 1);
4080   unsigned SysM = fieldFromInstruction(Val, 0, 5);
4081
4082   // The table of encodings for these banked registers comes from B9.2.3 of the
4083   // ARM ARM. There are patterns, but nothing regular enough to make this logic
4084   // neater. So by fiat, these values are UNPREDICTABLE:
4085   if (!R) {
4086     if (SysM == 0x7 || SysM == 0xf || SysM == 0x18 || SysM == 0x19 ||
4087         SysM == 0x1a || SysM == 0x1b)
4088       return MCDisassembler::SoftFail;
4089   } else {
4090     if (SysM != 0xe && SysM != 0x10 && SysM != 0x12 && SysM != 0x14 &&
4091         SysM != 0x16 && SysM != 0x1c && SysM != 0x1e)
4092       return MCDisassembler::SoftFail;
4093   }
4094
4095   Inst.addOperand(MCOperand::CreateImm(Val));
4096   return MCDisassembler::Success;
4097 }
4098
4099 static DecodeStatus DecodeDoubleRegLoad(MCInst &Inst, unsigned Insn,
4100                                         uint64_t Address, const void *Decoder) {
4101   DecodeStatus S = MCDisassembler::Success;
4102
4103   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4104   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4105   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4106
4107   if (Rn == 0xF)
4108     S = MCDisassembler::SoftFail;
4109
4110   if (!Check(S, DecodeGPRPairRegisterClass(Inst, Rt, Address, Decoder)))
4111     return MCDisassembler::Fail;
4112   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4113     return MCDisassembler::Fail;
4114   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4115     return MCDisassembler::Fail;
4116
4117   return S;
4118 }
4119
4120 static DecodeStatus DecodeDoubleRegStore(MCInst &Inst, unsigned Insn,
4121                                          uint64_t Address, const void *Decoder){
4122   DecodeStatus S = MCDisassembler::Success;
4123
4124   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4125   unsigned Rt = fieldFromInstruction(Insn, 0, 4);
4126   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4127   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4128
4129   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
4130     return MCDisassembler::Fail;
4131
4132   if (Rn == 0xF || Rd == Rn || Rd == Rt || Rd == Rt+1)
4133     S = MCDisassembler::SoftFail;
4134
4135   if (!Check(S, DecodeGPRPairRegisterClass(Inst, Rt, Address, Decoder)))
4136     return MCDisassembler::Fail;
4137   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4138     return MCDisassembler::Fail;
4139   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4140     return MCDisassembler::Fail;
4141
4142   return S;
4143 }
4144
4145 static DecodeStatus DecodeLDRPreImm(MCInst &Inst, unsigned Insn,
4146                             uint64_t Address, const void *Decoder) {
4147   DecodeStatus S = MCDisassembler::Success;
4148
4149   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4150   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4151   unsigned imm = fieldFromInstruction(Insn, 0, 12);
4152   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
4153   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
4154   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4155
4156   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
4157
4158   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
4159     return MCDisassembler::Fail;
4160   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4161     return MCDisassembler::Fail;
4162   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
4163     return MCDisassembler::Fail;
4164   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4165     return MCDisassembler::Fail;
4166
4167   return S;
4168 }
4169
4170 static DecodeStatus DecodeLDRPreReg(MCInst &Inst, unsigned Insn,
4171                             uint64_t Address, const void *Decoder) {
4172   DecodeStatus S = MCDisassembler::Success;
4173
4174   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4175   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4176   unsigned imm = fieldFromInstruction(Insn, 0, 12);
4177   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
4178   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
4179   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4180   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4181
4182   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
4183   if (Rm == 0xF) S = MCDisassembler::SoftFail;
4184
4185   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
4186     return MCDisassembler::Fail;
4187   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4188     return MCDisassembler::Fail;
4189   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
4190     return MCDisassembler::Fail;
4191   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4192     return MCDisassembler::Fail;
4193
4194   return S;
4195 }
4196
4197
4198 static DecodeStatus DecodeSTRPreImm(MCInst &Inst, unsigned Insn,
4199                             uint64_t Address, const void *Decoder) {
4200   DecodeStatus S = MCDisassembler::Success;
4201
4202   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4203   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4204   unsigned imm = fieldFromInstruction(Insn, 0, 12);
4205   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
4206   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
4207   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4208
4209   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
4210
4211   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4212     return MCDisassembler::Fail;
4213   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
4214     return MCDisassembler::Fail;
4215   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
4216     return MCDisassembler::Fail;
4217   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4218     return MCDisassembler::Fail;
4219
4220   return S;
4221 }
4222
4223 static DecodeStatus DecodeSTRPreReg(MCInst &Inst, unsigned Insn,
4224                             uint64_t Address, const void *Decoder) {
4225   DecodeStatus S = MCDisassembler::Success;
4226
4227   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4228   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4229   unsigned imm = fieldFromInstruction(Insn, 0, 12);
4230   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
4231   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
4232   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4233
4234   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
4235
4236   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4237     return MCDisassembler::Fail;
4238   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
4239     return MCDisassembler::Fail;
4240   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
4241     return MCDisassembler::Fail;
4242   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4243     return MCDisassembler::Fail;
4244
4245   return S;
4246 }
4247
4248 static DecodeStatus DecodeVLD1LN(MCInst &Inst, unsigned Insn,
4249                          uint64_t Address, const void *Decoder) {
4250   DecodeStatus S = MCDisassembler::Success;
4251
4252   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4253   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4254   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4255   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4256   unsigned size = fieldFromInstruction(Insn, 10, 2);
4257
4258   unsigned align = 0;
4259   unsigned index = 0;
4260   switch (size) {
4261     default:
4262       return MCDisassembler::Fail;
4263     case 0:
4264       if (fieldFromInstruction(Insn, 4, 1))
4265         return MCDisassembler::Fail; // UNDEFINED
4266       index = fieldFromInstruction(Insn, 5, 3);
4267       break;
4268     case 1:
4269       if (fieldFromInstruction(Insn, 5, 1))
4270         return MCDisassembler::Fail; // UNDEFINED
4271       index = fieldFromInstruction(Insn, 6, 2);
4272       if (fieldFromInstruction(Insn, 4, 1))
4273         align = 2;
4274       break;
4275     case 2:
4276       if (fieldFromInstruction(Insn, 6, 1))
4277         return MCDisassembler::Fail; // UNDEFINED
4278       index = fieldFromInstruction(Insn, 7, 1);
4279
4280       switch (fieldFromInstruction(Insn, 4, 2)) {
4281         case 0 :
4282           align = 0; break;
4283         case 3:
4284           align = 4; break;
4285         default:
4286           return MCDisassembler::Fail;
4287       }
4288       break;
4289   }
4290
4291   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4292     return MCDisassembler::Fail;
4293   if (Rm != 0xF) { // Writeback
4294     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4295       return MCDisassembler::Fail;
4296   }
4297   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4298     return MCDisassembler::Fail;
4299   Inst.addOperand(MCOperand::CreateImm(align));
4300   if (Rm != 0xF) {
4301     if (Rm != 0xD) {
4302       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4303         return MCDisassembler::Fail;
4304     } else
4305       Inst.addOperand(MCOperand::CreateReg(0));
4306   }
4307
4308   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4309     return MCDisassembler::Fail;
4310   Inst.addOperand(MCOperand::CreateImm(index));
4311
4312   return S;
4313 }
4314
4315 static DecodeStatus DecodeVST1LN(MCInst &Inst, unsigned Insn,
4316                          uint64_t Address, const void *Decoder) {
4317   DecodeStatus S = MCDisassembler::Success;
4318
4319   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4320   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4321   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4322   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4323   unsigned size = fieldFromInstruction(Insn, 10, 2);
4324
4325   unsigned align = 0;
4326   unsigned index = 0;
4327   switch (size) {
4328     default:
4329       return MCDisassembler::Fail;
4330     case 0:
4331       if (fieldFromInstruction(Insn, 4, 1))
4332         return MCDisassembler::Fail; // UNDEFINED
4333       index = fieldFromInstruction(Insn, 5, 3);
4334       break;
4335     case 1:
4336       if (fieldFromInstruction(Insn, 5, 1))
4337         return MCDisassembler::Fail; // UNDEFINED
4338       index = fieldFromInstruction(Insn, 6, 2);
4339       if (fieldFromInstruction(Insn, 4, 1))
4340         align = 2;
4341       break;
4342     case 2:
4343       if (fieldFromInstruction(Insn, 6, 1))
4344         return MCDisassembler::Fail; // UNDEFINED
4345       index = fieldFromInstruction(Insn, 7, 1);
4346
4347       switch (fieldFromInstruction(Insn, 4, 2)) {
4348         case 0:
4349           align = 0; break;
4350         case 3:
4351           align = 4; break;
4352         default:
4353           return MCDisassembler::Fail;
4354       }
4355       break;
4356   }
4357
4358   if (Rm != 0xF) { // Writeback
4359     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4360     return MCDisassembler::Fail;
4361   }
4362   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4363     return MCDisassembler::Fail;
4364   Inst.addOperand(MCOperand::CreateImm(align));
4365   if (Rm != 0xF) {
4366     if (Rm != 0xD) {
4367       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4368     return MCDisassembler::Fail;
4369     } else
4370       Inst.addOperand(MCOperand::CreateReg(0));
4371   }
4372
4373   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4374     return MCDisassembler::Fail;
4375   Inst.addOperand(MCOperand::CreateImm(index));
4376
4377   return S;
4378 }
4379
4380
4381 static DecodeStatus DecodeVLD2LN(MCInst &Inst, unsigned Insn,
4382                          uint64_t Address, const void *Decoder) {
4383   DecodeStatus S = MCDisassembler::Success;
4384
4385   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4386   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4387   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4388   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4389   unsigned size = fieldFromInstruction(Insn, 10, 2);
4390
4391   unsigned align = 0;
4392   unsigned index = 0;
4393   unsigned inc = 1;
4394   switch (size) {
4395     default:
4396       return MCDisassembler::Fail;
4397     case 0:
4398       index = fieldFromInstruction(Insn, 5, 3);
4399       if (fieldFromInstruction(Insn, 4, 1))
4400         align = 2;
4401       break;
4402     case 1:
4403       index = fieldFromInstruction(Insn, 6, 2);
4404       if (fieldFromInstruction(Insn, 4, 1))
4405         align = 4;
4406       if (fieldFromInstruction(Insn, 5, 1))
4407         inc = 2;
4408       break;
4409     case 2:
4410       if (fieldFromInstruction(Insn, 5, 1))
4411         return MCDisassembler::Fail; // UNDEFINED
4412       index = fieldFromInstruction(Insn, 7, 1);
4413       if (fieldFromInstruction(Insn, 4, 1) != 0)
4414         align = 8;
4415       if (fieldFromInstruction(Insn, 6, 1))
4416         inc = 2;
4417       break;
4418   }
4419
4420   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4421     return MCDisassembler::Fail;
4422   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4423     return MCDisassembler::Fail;
4424   if (Rm != 0xF) { // Writeback
4425     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4426       return MCDisassembler::Fail;
4427   }
4428   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4429     return MCDisassembler::Fail;
4430   Inst.addOperand(MCOperand::CreateImm(align));
4431   if (Rm != 0xF) {
4432     if (Rm != 0xD) {
4433       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4434         return MCDisassembler::Fail;
4435     } else
4436       Inst.addOperand(MCOperand::CreateReg(0));
4437   }
4438
4439   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4440     return MCDisassembler::Fail;
4441   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4442     return MCDisassembler::Fail;
4443   Inst.addOperand(MCOperand::CreateImm(index));
4444
4445   return S;
4446 }
4447
4448 static DecodeStatus DecodeVST2LN(MCInst &Inst, unsigned Insn,
4449                          uint64_t Address, const void *Decoder) {
4450   DecodeStatus S = MCDisassembler::Success;
4451
4452   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4453   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4454   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4455   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4456   unsigned size = fieldFromInstruction(Insn, 10, 2);
4457
4458   unsigned align = 0;
4459   unsigned index = 0;
4460   unsigned inc = 1;
4461   switch (size) {
4462     default:
4463       return MCDisassembler::Fail;
4464     case 0:
4465       index = fieldFromInstruction(Insn, 5, 3);
4466       if (fieldFromInstruction(Insn, 4, 1))
4467         align = 2;
4468       break;
4469     case 1:
4470       index = fieldFromInstruction(Insn, 6, 2);
4471       if (fieldFromInstruction(Insn, 4, 1))
4472         align = 4;
4473       if (fieldFromInstruction(Insn, 5, 1))
4474         inc = 2;
4475       break;
4476     case 2:
4477       if (fieldFromInstruction(Insn, 5, 1))
4478         return MCDisassembler::Fail; // UNDEFINED
4479       index = fieldFromInstruction(Insn, 7, 1);
4480       if (fieldFromInstruction(Insn, 4, 1) != 0)
4481         align = 8;
4482       if (fieldFromInstruction(Insn, 6, 1))
4483         inc = 2;
4484       break;
4485   }
4486
4487   if (Rm != 0xF) { // Writeback
4488     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4489       return MCDisassembler::Fail;
4490   }
4491   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4492     return MCDisassembler::Fail;
4493   Inst.addOperand(MCOperand::CreateImm(align));
4494   if (Rm != 0xF) {
4495     if (Rm != 0xD) {
4496       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4497         return MCDisassembler::Fail;
4498     } else
4499       Inst.addOperand(MCOperand::CreateReg(0));
4500   }
4501
4502   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4503     return MCDisassembler::Fail;
4504   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4505     return MCDisassembler::Fail;
4506   Inst.addOperand(MCOperand::CreateImm(index));
4507
4508   return S;
4509 }
4510
4511
4512 static DecodeStatus DecodeVLD3LN(MCInst &Inst, unsigned Insn,
4513                          uint64_t Address, const void *Decoder) {
4514   DecodeStatus S = MCDisassembler::Success;
4515
4516   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4517   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4518   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4519   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4520   unsigned size = fieldFromInstruction(Insn, 10, 2);
4521
4522   unsigned align = 0;
4523   unsigned index = 0;
4524   unsigned inc = 1;
4525   switch (size) {
4526     default:
4527       return MCDisassembler::Fail;
4528     case 0:
4529       if (fieldFromInstruction(Insn, 4, 1))
4530         return MCDisassembler::Fail; // UNDEFINED
4531       index = fieldFromInstruction(Insn, 5, 3);
4532       break;
4533     case 1:
4534       if (fieldFromInstruction(Insn, 4, 1))
4535         return MCDisassembler::Fail; // UNDEFINED
4536       index = fieldFromInstruction(Insn, 6, 2);
4537       if (fieldFromInstruction(Insn, 5, 1))
4538         inc = 2;
4539       break;
4540     case 2:
4541       if (fieldFromInstruction(Insn, 4, 2))
4542         return MCDisassembler::Fail; // UNDEFINED
4543       index = fieldFromInstruction(Insn, 7, 1);
4544       if (fieldFromInstruction(Insn, 6, 1))
4545         inc = 2;
4546       break;
4547   }
4548
4549   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4550     return MCDisassembler::Fail;
4551   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4552     return MCDisassembler::Fail;
4553   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4554     return MCDisassembler::Fail;
4555
4556   if (Rm != 0xF) { // Writeback
4557     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4558     return MCDisassembler::Fail;
4559   }
4560   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4561     return MCDisassembler::Fail;
4562   Inst.addOperand(MCOperand::CreateImm(align));
4563   if (Rm != 0xF) {
4564     if (Rm != 0xD) {
4565       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4566     return MCDisassembler::Fail;
4567     } else
4568       Inst.addOperand(MCOperand::CreateReg(0));
4569   }
4570
4571   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4572     return MCDisassembler::Fail;
4573   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4574     return MCDisassembler::Fail;
4575   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4576     return MCDisassembler::Fail;
4577   Inst.addOperand(MCOperand::CreateImm(index));
4578
4579   return S;
4580 }
4581
4582 static DecodeStatus DecodeVST3LN(MCInst &Inst, unsigned Insn,
4583                          uint64_t Address, const void *Decoder) {
4584   DecodeStatus S = MCDisassembler::Success;
4585
4586   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4587   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4588   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4589   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4590   unsigned size = fieldFromInstruction(Insn, 10, 2);
4591
4592   unsigned align = 0;
4593   unsigned index = 0;
4594   unsigned inc = 1;
4595   switch (size) {
4596     default:
4597       return MCDisassembler::Fail;
4598     case 0:
4599       if (fieldFromInstruction(Insn, 4, 1))
4600         return MCDisassembler::Fail; // UNDEFINED
4601       index = fieldFromInstruction(Insn, 5, 3);
4602       break;
4603     case 1:
4604       if (fieldFromInstruction(Insn, 4, 1))
4605         return MCDisassembler::Fail; // UNDEFINED
4606       index = fieldFromInstruction(Insn, 6, 2);
4607       if (fieldFromInstruction(Insn, 5, 1))
4608         inc = 2;
4609       break;
4610     case 2:
4611       if (fieldFromInstruction(Insn, 4, 2))
4612         return MCDisassembler::Fail; // UNDEFINED
4613       index = fieldFromInstruction(Insn, 7, 1);
4614       if (fieldFromInstruction(Insn, 6, 1))
4615         inc = 2;
4616       break;
4617   }
4618
4619   if (Rm != 0xF) { // Writeback
4620     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4621     return MCDisassembler::Fail;
4622   }
4623   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4624     return MCDisassembler::Fail;
4625   Inst.addOperand(MCOperand::CreateImm(align));
4626   if (Rm != 0xF) {
4627     if (Rm != 0xD) {
4628       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4629     return MCDisassembler::Fail;
4630     } else
4631       Inst.addOperand(MCOperand::CreateReg(0));
4632   }
4633
4634   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4635     return MCDisassembler::Fail;
4636   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4637     return MCDisassembler::Fail;
4638   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4639     return MCDisassembler::Fail;
4640   Inst.addOperand(MCOperand::CreateImm(index));
4641
4642   return S;
4643 }
4644
4645
4646 static DecodeStatus DecodeVLD4LN(MCInst &Inst, unsigned Insn,
4647                          uint64_t Address, const void *Decoder) {
4648   DecodeStatus S = MCDisassembler::Success;
4649
4650   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4651   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4652   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4653   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4654   unsigned size = fieldFromInstruction(Insn, 10, 2);
4655
4656   unsigned align = 0;
4657   unsigned index = 0;
4658   unsigned inc = 1;
4659   switch (size) {
4660     default:
4661       return MCDisassembler::Fail;
4662     case 0:
4663       if (fieldFromInstruction(Insn, 4, 1))
4664         align = 4;
4665       index = fieldFromInstruction(Insn, 5, 3);
4666       break;
4667     case 1:
4668       if (fieldFromInstruction(Insn, 4, 1))
4669         align = 8;
4670       index = fieldFromInstruction(Insn, 6, 2);
4671       if (fieldFromInstruction(Insn, 5, 1))
4672         inc = 2;
4673       break;
4674     case 2:
4675       switch (fieldFromInstruction(Insn, 4, 2)) {
4676         case 0:
4677           align = 0; break;
4678         case 3:
4679           return MCDisassembler::Fail;
4680         default:
4681           align = 4 << fieldFromInstruction(Insn, 4, 2); break;
4682       }
4683
4684       index = fieldFromInstruction(Insn, 7, 1);
4685       if (fieldFromInstruction(Insn, 6, 1))
4686         inc = 2;
4687       break;
4688   }
4689
4690   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4691     return MCDisassembler::Fail;
4692   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4693     return MCDisassembler::Fail;
4694   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4695     return MCDisassembler::Fail;
4696   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4697     return MCDisassembler::Fail;
4698
4699   if (Rm != 0xF) { // Writeback
4700     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4701       return MCDisassembler::Fail;
4702   }
4703   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4704     return MCDisassembler::Fail;
4705   Inst.addOperand(MCOperand::CreateImm(align));
4706   if (Rm != 0xF) {
4707     if (Rm != 0xD) {
4708       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4709         return MCDisassembler::Fail;
4710     } else
4711       Inst.addOperand(MCOperand::CreateReg(0));
4712   }
4713
4714   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4715     return MCDisassembler::Fail;
4716   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4717     return MCDisassembler::Fail;
4718   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4719     return MCDisassembler::Fail;
4720   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4721     return MCDisassembler::Fail;
4722   Inst.addOperand(MCOperand::CreateImm(index));
4723
4724   return S;
4725 }
4726
4727 static DecodeStatus DecodeVST4LN(MCInst &Inst, unsigned Insn,
4728                          uint64_t Address, const void *Decoder) {
4729   DecodeStatus S = MCDisassembler::Success;
4730
4731   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4732   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4733   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4734   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4735   unsigned size = fieldFromInstruction(Insn, 10, 2);
4736
4737   unsigned align = 0;
4738   unsigned index = 0;
4739   unsigned inc = 1;
4740   switch (size) {
4741     default:
4742       return MCDisassembler::Fail;
4743     case 0:
4744       if (fieldFromInstruction(Insn, 4, 1))
4745         align = 4;
4746       index = fieldFromInstruction(Insn, 5, 3);
4747       break;
4748     case 1:
4749       if (fieldFromInstruction(Insn, 4, 1))
4750         align = 8;
4751       index = fieldFromInstruction(Insn, 6, 2);
4752       if (fieldFromInstruction(Insn, 5, 1))
4753         inc = 2;
4754       break;
4755     case 2:
4756       switch (fieldFromInstruction(Insn, 4, 2)) {
4757         case 0:
4758           align = 0; break;
4759         case 3:
4760           return MCDisassembler::Fail;
4761         default:
4762           align = 4 << fieldFromInstruction(Insn, 4, 2); break;
4763       }
4764
4765       index = fieldFromInstruction(Insn, 7, 1);
4766       if (fieldFromInstruction(Insn, 6, 1))
4767         inc = 2;
4768       break;
4769   }
4770
4771   if (Rm != 0xF) { // Writeback
4772     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4773     return MCDisassembler::Fail;
4774   }
4775   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4776     return MCDisassembler::Fail;
4777   Inst.addOperand(MCOperand::CreateImm(align));
4778   if (Rm != 0xF) {
4779     if (Rm != 0xD) {
4780       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4781     return MCDisassembler::Fail;
4782     } else
4783       Inst.addOperand(MCOperand::CreateReg(0));
4784   }
4785
4786   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4787     return MCDisassembler::Fail;
4788   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4789     return MCDisassembler::Fail;
4790   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4791     return MCDisassembler::Fail;
4792   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4793     return MCDisassembler::Fail;
4794   Inst.addOperand(MCOperand::CreateImm(index));
4795
4796   return S;
4797 }
4798
4799 static DecodeStatus DecodeVMOVSRR(MCInst &Inst, unsigned Insn,
4800                                   uint64_t Address, const void *Decoder) {
4801   DecodeStatus S = MCDisassembler::Success;
4802   unsigned Rt  = fieldFromInstruction(Insn, 12, 4);
4803   unsigned Rt2 = fieldFromInstruction(Insn, 16, 4);
4804   unsigned Rm  = fieldFromInstruction(Insn,  5, 1);
4805   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4806   Rm |= fieldFromInstruction(Insn, 0, 4) << 1;
4807
4808   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
4809     S = MCDisassembler::SoftFail;
4810
4811   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
4812     return MCDisassembler::Fail;
4813   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
4814     return MCDisassembler::Fail;
4815   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
4816     return MCDisassembler::Fail;
4817   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
4818     return MCDisassembler::Fail;
4819   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4820     return MCDisassembler::Fail;
4821
4822   return S;
4823 }
4824
4825 static DecodeStatus DecodeVMOVRRS(MCInst &Inst, unsigned Insn,
4826                                   uint64_t Address, const void *Decoder) {
4827   DecodeStatus S = MCDisassembler::Success;
4828   unsigned Rt  = fieldFromInstruction(Insn, 12, 4);
4829   unsigned Rt2 = fieldFromInstruction(Insn, 16, 4);
4830   unsigned Rm  = fieldFromInstruction(Insn,  5, 1);
4831   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4832   Rm |= fieldFromInstruction(Insn, 0, 4) << 1;
4833
4834   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
4835     S = MCDisassembler::SoftFail;
4836
4837   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
4838     return MCDisassembler::Fail;
4839   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
4840     return MCDisassembler::Fail;
4841   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
4842     return MCDisassembler::Fail;
4843   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
4844     return MCDisassembler::Fail;
4845   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4846     return MCDisassembler::Fail;
4847
4848   return S;
4849 }
4850
4851 static DecodeStatus DecodeIT(MCInst &Inst, unsigned Insn,
4852                              uint64_t Address, const void *Decoder) {
4853   DecodeStatus S = MCDisassembler::Success;
4854   unsigned pred = fieldFromInstruction(Insn, 4, 4);
4855   unsigned mask = fieldFromInstruction(Insn, 0, 4);
4856
4857   if (pred == 0xF) {
4858     pred = 0xE;
4859     S = MCDisassembler::SoftFail;
4860   }
4861
4862   if (mask == 0x0)
4863     return MCDisassembler::Fail;
4864
4865   Inst.addOperand(MCOperand::CreateImm(pred));
4866   Inst.addOperand(MCOperand::CreateImm(mask));
4867   return S;
4868 }
4869
4870 static DecodeStatus
4871 DecodeT2LDRDPreInstruction(MCInst &Inst, unsigned Insn,
4872                            uint64_t Address, const void *Decoder) {
4873   DecodeStatus S = MCDisassembler::Success;
4874
4875   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4876   unsigned Rt2 = fieldFromInstruction(Insn, 8, 4);
4877   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4878   unsigned addr = fieldFromInstruction(Insn, 0, 8);
4879   unsigned W = fieldFromInstruction(Insn, 21, 1);
4880   unsigned U = fieldFromInstruction(Insn, 23, 1);
4881   unsigned P = fieldFromInstruction(Insn, 24, 1);
4882   bool writeback = (W == 1) | (P == 0);
4883
4884   addr |= (U << 8) | (Rn << 9);
4885
4886   if (writeback && (Rn == Rt || Rn == Rt2))
4887     Check(S, MCDisassembler::SoftFail);
4888   if (Rt == Rt2)
4889     Check(S, MCDisassembler::SoftFail);
4890
4891   // Rt
4892   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
4893     return MCDisassembler::Fail;
4894   // Rt2
4895   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
4896     return MCDisassembler::Fail;
4897   // Writeback operand
4898   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
4899     return MCDisassembler::Fail;
4900   // addr
4901   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
4902     return MCDisassembler::Fail;
4903
4904   return S;
4905 }
4906
4907 static DecodeStatus
4908 DecodeT2STRDPreInstruction(MCInst &Inst, unsigned Insn,
4909                            uint64_t Address, const void *Decoder) {
4910   DecodeStatus S = MCDisassembler::Success;
4911
4912   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4913   unsigned Rt2 = fieldFromInstruction(Insn, 8, 4);
4914   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4915   unsigned addr = fieldFromInstruction(Insn, 0, 8);
4916   unsigned W = fieldFromInstruction(Insn, 21, 1);
4917   unsigned U = fieldFromInstruction(Insn, 23, 1);
4918   unsigned P = fieldFromInstruction(Insn, 24, 1);
4919   bool writeback = (W == 1) | (P == 0);
4920
4921   addr |= (U << 8) | (Rn << 9);
4922
4923   if (writeback && (Rn == Rt || Rn == Rt2))
4924     Check(S, MCDisassembler::SoftFail);
4925
4926   // Writeback operand
4927   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
4928     return MCDisassembler::Fail;
4929   // Rt
4930   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
4931     return MCDisassembler::Fail;
4932   // Rt2
4933   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
4934     return MCDisassembler::Fail;
4935   // addr
4936   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
4937     return MCDisassembler::Fail;
4938
4939   return S;
4940 }
4941
4942 static DecodeStatus DecodeT2Adr(MCInst &Inst, uint32_t Insn,
4943                                 uint64_t Address, const void *Decoder) {
4944   unsigned sign1 = fieldFromInstruction(Insn, 21, 1);
4945   unsigned sign2 = fieldFromInstruction(Insn, 23, 1);
4946   if (sign1 != sign2) return MCDisassembler::Fail;
4947
4948   unsigned Val = fieldFromInstruction(Insn, 0, 8);
4949   Val |= fieldFromInstruction(Insn, 12, 3) << 8;
4950   Val |= fieldFromInstruction(Insn, 26, 1) << 11;
4951   Val |= sign1 << 12;
4952   Inst.addOperand(MCOperand::CreateImm(SignExtend32<13>(Val)));
4953
4954   return MCDisassembler::Success;
4955 }
4956
4957 static DecodeStatus DecodeT2ShifterImmOperand(MCInst &Inst, uint32_t Val,
4958                                               uint64_t Address,
4959                                               const void *Decoder) {
4960   DecodeStatus S = MCDisassembler::Success;
4961
4962   // Shift of "asr #32" is not allowed in Thumb2 mode.
4963   if (Val == 0x20) S = MCDisassembler::SoftFail;
4964   Inst.addOperand(MCOperand::CreateImm(Val));
4965   return S;
4966 }
4967
4968 static DecodeStatus DecodeSwap(MCInst &Inst, unsigned Insn,
4969                                uint64_t Address, const void *Decoder) {
4970   unsigned Rt   = fieldFromInstruction(Insn, 12, 4);
4971   unsigned Rt2  = fieldFromInstruction(Insn, 0,  4);
4972   unsigned Rn   = fieldFromInstruction(Insn, 16, 4);
4973   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4974
4975   if (pred == 0xF)
4976     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
4977
4978   DecodeStatus S = MCDisassembler::Success;
4979
4980   if (Rt == Rn || Rn == Rt2)
4981     S = MCDisassembler::SoftFail;
4982
4983   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4984     return MCDisassembler::Fail;
4985   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt2, Address, Decoder)))
4986     return MCDisassembler::Fail;
4987   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
4988     return MCDisassembler::Fail;
4989   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4990     return MCDisassembler::Fail;
4991
4992   return S;
4993 }
4994
4995 static DecodeStatus DecodeVCVTD(MCInst &Inst, unsigned Insn,
4996                                 uint64_t Address, const void *Decoder) {
4997   unsigned Vd = (fieldFromInstruction(Insn, 12, 4) << 0);
4998   Vd |= (fieldFromInstruction(Insn, 22, 1) << 4);
4999   unsigned Vm = (fieldFromInstruction(Insn, 0, 4) << 0);
5000   Vm |= (fieldFromInstruction(Insn, 5, 1) << 4);
5001   unsigned imm = fieldFromInstruction(Insn, 16, 6);
5002   unsigned cmode = fieldFromInstruction(Insn, 8, 4);
5003   unsigned op = fieldFromInstruction(Insn, 5, 1);
5004
5005   DecodeStatus S = MCDisassembler::Success;
5006
5007   // VMOVv2f32 is ambiguous with these decodings.
5008   if (!(imm & 0x38) && cmode == 0xF) {
5009     if (op == 1) return MCDisassembler::Fail;
5010     Inst.setOpcode(ARM::VMOVv2f32);
5011     return DecodeNEONModImmInstruction(Inst, Insn, Address, Decoder);
5012   }
5013
5014   if (!(imm & 0x20)) return MCDisassembler::Fail;
5015
5016   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
5017     return MCDisassembler::Fail;
5018   if (!Check(S, DecodeDPRRegisterClass(Inst, Vm, Address, Decoder)))
5019     return MCDisassembler::Fail;
5020   Inst.addOperand(MCOperand::CreateImm(64 - imm));
5021
5022   return S;
5023 }
5024
5025 static DecodeStatus DecodeVCVTQ(MCInst &Inst, unsigned Insn,
5026                                 uint64_t Address, const void *Decoder) {
5027   unsigned Vd = (fieldFromInstruction(Insn, 12, 4) << 0);
5028   Vd |= (fieldFromInstruction(Insn, 22, 1) << 4);
5029   unsigned Vm = (fieldFromInstruction(Insn, 0, 4) << 0);
5030   Vm |= (fieldFromInstruction(Insn, 5, 1) << 4);
5031   unsigned imm = fieldFromInstruction(Insn, 16, 6);
5032   unsigned cmode = fieldFromInstruction(Insn, 8, 4);
5033   unsigned op = fieldFromInstruction(Insn, 5, 1);
5034
5035   DecodeStatus S = MCDisassembler::Success;
5036
5037   // VMOVv4f32 is ambiguous with these decodings.
5038   if (!(imm & 0x38) && cmode == 0xF) {
5039     if (op == 1) return MCDisassembler::Fail;
5040     Inst.setOpcode(ARM::VMOVv4f32);
5041     return DecodeNEONModImmInstruction(Inst, Insn, Address, Decoder);
5042   }
5043
5044   if (!(imm & 0x20)) return MCDisassembler::Fail;
5045
5046   if (!Check(S, DecodeQPRRegisterClass(Inst, Vd, Address, Decoder)))
5047     return MCDisassembler::Fail;
5048   if (!Check(S, DecodeQPRRegisterClass(Inst, Vm, Address, Decoder)))
5049     return MCDisassembler::Fail;
5050   Inst.addOperand(MCOperand::CreateImm(64 - imm));
5051
5052   return S;
5053 }
5054
5055 static DecodeStatus DecodeLDR(MCInst &Inst, unsigned Val,
5056                                 uint64_t Address, const void *Decoder) {
5057   DecodeStatus S = MCDisassembler::Success;
5058
5059   unsigned Rn = fieldFromInstruction(Val, 16, 4);
5060   unsigned Rt = fieldFromInstruction(Val, 12, 4);
5061   unsigned Rm = fieldFromInstruction(Val, 0, 4);
5062   Rm |= (fieldFromInstruction(Val, 23, 1) << 4);
5063   unsigned Cond = fieldFromInstruction(Val, 28, 4);
5064
5065   if (fieldFromInstruction(Val, 8, 4) != 0 || Rn == Rt)
5066     S = MCDisassembler::SoftFail;
5067
5068   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
5069     return MCDisassembler::Fail;
5070   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
5071     return MCDisassembler::Fail;
5072   if (!Check(S, DecodeAddrMode7Operand(Inst, Rn, Address, Decoder)))
5073     return MCDisassembler::Fail;
5074   if (!Check(S, DecodePostIdxReg(Inst, Rm, Address, Decoder)))
5075     return MCDisassembler::Fail;
5076   if (!Check(S, DecodePredicateOperand(Inst, Cond, Address, Decoder)))
5077     return MCDisassembler::Fail;
5078
5079   return S;
5080 }
5081
5082 static DecodeStatus DecodeMRRC2(llvm::MCInst &Inst, unsigned Val,
5083                                 uint64_t Address, const void *Decoder) {
5084
5085   DecodeStatus S = MCDisassembler::Success;
5086
5087   unsigned CRm = fieldFromInstruction(Val, 0, 4);
5088   unsigned opc1 = fieldFromInstruction(Val, 4, 4);
5089   unsigned cop = fieldFromInstruction(Val, 8, 4);
5090   unsigned Rt = fieldFromInstruction(Val, 12, 4);
5091   unsigned Rt2 = fieldFromInstruction(Val, 16, 4);
5092
5093   if ((cop & ~0x1) == 0xa)
5094     return MCDisassembler::Fail;
5095
5096   if (Rt == Rt2)
5097     S = MCDisassembler::SoftFail;
5098
5099   Inst.addOperand(MCOperand::CreateImm(cop));
5100   Inst.addOperand(MCOperand::CreateImm(opc1));
5101   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
5102     return MCDisassembler::Fail;
5103   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt2, Address, Decoder)))
5104     return MCDisassembler::Fail;
5105   Inst.addOperand(MCOperand::CreateImm(CRm));
5106
5107   return S;
5108 }
5109