lib/Target/ARM/Disassembler/ARMDisassembler.cpp

   1 //===-- ARMDisassembler.cpp - Disassembler for ARM/Thumb ISA --------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #define DEBUG_TYPE "arm-disassembler"
  11
  12 #include "llvm/MC/MCDisassembler.h"
  13 #include "MCTargetDesc/ARMAddressingModes.h"
  14 #include "MCTargetDesc/ARMBaseInfo.h"
  15 #include "MCTargetDesc/ARMMCExpr.h"
  16 #include "llvm/MC/MCContext.h"
  17 #include "llvm/MC/MCExpr.h"
  18 #include "llvm/MC/MCFixedLenDisassembler.h"
  19 #include "llvm/MC/MCInst.h"
  20 #include "llvm/MC/MCInstrDesc.h"
  21 #include "llvm/MC/MCSubtargetInfo.h"
  22 #include "llvm/Support/Debug.h"
  23 #include "llvm/Support/ErrorHandling.h"
  24 #include "llvm/Support/LEB128.h"
  25 #include "llvm/Support/MemoryObject.h"
  26 #include "llvm/Support/TargetRegistry.h"
  27 #include "llvm/Support/raw_ostream.h"
  28 #include <vector>
  29
  30 using namespace llvm;
  31
  32 typedef MCDisassembler::DecodeStatus DecodeStatus;
  33
  34 namespace {
  35   // Handles the condition code status of instructions in IT blocks
  36   class ITStatus
  37   {
  38     public:
  39       // Returns the condition code for instruction in IT block
  40       unsigned getITCC() {
  41         unsigned CC = ARMCC::AL;
  42         if (instrInITBlock())
  43           CC = ITStates.back();
  44         return CC;
  45       }
  46
  47       // Advances the IT block state to the next T or E
  48       void advanceITState() {
  49         ITStates.pop_back();
  50       }
  51
  52       // Returns true if the current instruction is in an IT block
  53       bool instrInITBlock() {
  54         return !ITStates.empty();
  55       }
  56
  57       // Returns true if current instruction is the last instruction in an IT block
  58       bool instrLastInITBlock() {
  59         return ITStates.size() == 1;
  60       }
  61
  62       // Called when decoding an IT instruction. Sets the IT state for the following
  63       // instructions that for the IT block. Firstcond and Mask correspond to the
  64       // fields in the IT instruction encoding.
  65       void setITState(char Firstcond, char Mask) {
  66         // (3 - the number of trailing zeros) is the number of then / else.
  67         unsigned CondBit0 = Firstcond & 1;
  68         unsigned NumTZ = countTrailingZeros<uint8_t>(Mask);
  69         unsigned char CCBits = static_cast<unsigned char>(Firstcond & 0xf);
  70         assert(NumTZ <= 3 && "Invalid IT mask!");
  71         // push condition codes onto the stack the correct order for the pops
  72         for (unsigned Pos = NumTZ+1; Pos <= 3; ++Pos) {
  73           bool T = ((Mask >> Pos) & 1) == CondBit0;
  74           if (T)
  75             ITStates.push_back(CCBits);
  76           else
  77             ITStates.push_back(CCBits ^ 1);
  78         }
  79         ITStates.push_back(CCBits);
  80       }
  81
  82     private:
  83       std::vector<unsigned char> ITStates;
  84   };
  85 }
  86
  87 namespace {
  88 /// ARMDisassembler - ARM disassembler for all ARM platforms.
  89 class ARMDisassembler : public MCDisassembler {
  90 public:
  91   /// Constructor     - Initializes the disassembler.
  92   ///
  93   ARMDisassembler(const MCSubtargetInfo &STI) :
  94     MCDisassembler(STI) {
  95   }
  96
  97   ~ARMDisassembler() {
  98   }
  99
 100   /// getInstruction - See MCDisassembler.
 101   DecodeStatus getInstruction(MCInst &instr,
 102                               uint64_t &size,
 103                               const MemoryObject &region,
 104                               uint64_t address,
 105                               raw_ostream &vStream,
 106                               raw_ostream &cStream) const;
 107 };
 108
 109 /// ThumbDisassembler - Thumb disassembler for all Thumb platforms.
 110 class ThumbDisassembler : public MCDisassembler {
 111 public:
 112   /// Constructor     - Initializes the disassembler.
 113   ///
 114   ThumbDisassembler(const MCSubtargetInfo &STI) :
 115     MCDisassembler(STI) {
 116   }
 117
 118   ~ThumbDisassembler() {
 119   }
 120
 121   /// getInstruction - See MCDisassembler.
 122   DecodeStatus getInstruction(MCInst &instr,
 123                               uint64_t &size,
 124                               const MemoryObject &region,
 125                               uint64_t address,
 126                               raw_ostream &vStream,
 127                               raw_ostream &cStream) const;
 128
 129 private:
 130   mutable ITStatus ITBlock;
 131   DecodeStatus AddThumbPredicate(MCInst&) const;
 132   void UpdateThumbVFPPredicate(MCInst&) const;
 133 };
 134 }
 135
 136 static bool Check(DecodeStatus &Out, DecodeStatus In) {
 137   switch (In) {
 138     case MCDisassembler::Success:
 139       // Out stays the same.
 140       return true;
 141     case MCDisassembler::SoftFail:
 142       Out = In;
 143       return true;
 144     case MCDisassembler::Fail:
 145       Out = In;
 146       return false;
 147   }
 148   llvm_unreachable("Invalid DecodeStatus!");
 149 }
 150
 151
 152 // Forward declare these because the autogenerated code will reference them.
 153 // Definitions are further down.
 154 static DecodeStatus DecodeGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 155                                    uint64_t Address, const void *Decoder);
 156 static DecodeStatus DecodeGPRnopcRegisterClass(MCInst &Inst,
 157                                                unsigned RegNo, uint64_t Address,
 158                                                const void *Decoder);
 159 static DecodeStatus DecodeGPRwithAPSRRegisterClass(MCInst &Inst,
 160                                                unsigned RegNo, uint64_t Address,
 161                                                const void *Decoder);
 162 static DecodeStatus DecodetGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 163                                    uint64_t Address, const void *Decoder);
 164 static DecodeStatus DecodetcGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 165                                    uint64_t Address, const void *Decoder);
 166 static DecodeStatus DecoderGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 167                                    uint64_t Address, const void *Decoder);
 168 static DecodeStatus DecodeGPRPairRegisterClass(MCInst &Inst, unsigned RegNo,
 169                                    uint64_t Address, const void *Decoder);
 170 static DecodeStatus DecodeSPRRegisterClass(MCInst &Inst, unsigned RegNo,
 171                                    uint64_t Address, const void *Decoder);
 172 static DecodeStatus DecodeDPRRegisterClass(MCInst &Inst, unsigned RegNo,
 173                                    uint64_t Address, const void *Decoder);
 174 static DecodeStatus DecodeDPR_8RegisterClass(MCInst &Inst, unsigned RegNo,
 175                                    uint64_t Address, const void *Decoder);
 176 static DecodeStatus DecodeDPR_VFP2RegisterClass(MCInst &Inst,
 177                                                 unsigned RegNo,
 178                                                 uint64_t Address,
 179                                                 const void *Decoder);
 180 static DecodeStatus DecodeQPRRegisterClass(MCInst &Inst, unsigned RegNo,
 181                                    uint64_t Address, const void *Decoder);
 182 static DecodeStatus DecodeDPairRegisterClass(MCInst &Inst, unsigned RegNo,
 183                                    uint64_t Address, const void *Decoder);
 184 static DecodeStatus DecodeDPairSpacedRegisterClass(MCInst &Inst,
 185                                unsigned RegNo, uint64_t Address,
 186                                const void *Decoder);
 187
 188 static DecodeStatus DecodePredicateOperand(MCInst &Inst, unsigned Val,
 189                                uint64_t Address, const void *Decoder);
 190 static DecodeStatus DecodeCCOutOperand(MCInst &Inst, unsigned Val,
 191                                uint64_t Address, const void *Decoder);
 192 static DecodeStatus DecodeSOImmOperand(MCInst &Inst, unsigned Val,
 193                                uint64_t Address, const void *Decoder);
 194 static DecodeStatus DecodeRegListOperand(MCInst &Inst, unsigned Val,
 195                                uint64_t Address, const void *Decoder);
 196 static DecodeStatus DecodeSPRRegListOperand(MCInst &Inst, unsigned Val,
 197                                uint64_t Address, const void *Decoder);
 198 static DecodeStatus DecodeDPRRegListOperand(MCInst &Inst, unsigned Val,
 199                                uint64_t Address, const void *Decoder);
 200
 201 static DecodeStatus DecodeBitfieldMaskOperand(MCInst &Inst, unsigned Insn,
 202                                uint64_t Address, const void *Decoder);
 203 static DecodeStatus DecodeCopMemInstruction(MCInst &Inst, unsigned Insn,
 204                                uint64_t Address, const void *Decoder);
 205 static DecodeStatus DecodeAddrMode2IdxInstruction(MCInst &Inst,
 206                                                   unsigned Insn,
 207                                                   uint64_t Address,
 208                                                   const void *Decoder);
 209 static DecodeStatus DecodeSORegMemOperand(MCInst &Inst, unsigned Insn,
 210                                uint64_t Address, const void *Decoder);
 211 static DecodeStatus DecodeAddrMode3Instruction(MCInst &Inst,unsigned Insn,
 212                                uint64_t Address, const void *Decoder);
 213 static DecodeStatus DecodeSORegImmOperand(MCInst &Inst, unsigned Insn,
 214                                uint64_t Address, const void *Decoder);
 215 static DecodeStatus DecodeSORegRegOperand(MCInst &Inst, unsigned Insn,
 216                                uint64_t Address, const void *Decoder);
 217
 218 static DecodeStatus DecodeMemMultipleWritebackInstruction(MCInst & Inst,
 219                                                   unsigned Insn,
 220                                                   uint64_t Adddress,
 221                                                   const void *Decoder);
 222 static DecodeStatus DecodeT2MOVTWInstruction(MCInst &Inst, unsigned Insn,
 223                                uint64_t Address, const void *Decoder);
 224 static DecodeStatus DecodeArmMOVTWInstruction(MCInst &Inst, unsigned Insn,
 225                                uint64_t Address, const void *Decoder);
 226 static DecodeStatus DecodeSMLAInstruction(MCInst &Inst, unsigned Insn,
 227                                uint64_t Address, const void *Decoder);
 228 static DecodeStatus DecodeCPSInstruction(MCInst &Inst, unsigned Insn,
 229                                uint64_t Address, const void *Decoder);
 230 static DecodeStatus DecodeT2CPSInstruction(MCInst &Inst, unsigned Insn,
 231                                uint64_t Address, const void *Decoder);
 232 static DecodeStatus DecodeAddrModeImm12Operand(MCInst &Inst, unsigned Val,
 233                                uint64_t Address, const void *Decoder);
 234 static DecodeStatus DecodeAddrMode5Operand(MCInst &Inst, unsigned Val,
 235                                uint64_t Address, const void *Decoder);
 236 static DecodeStatus DecodeAddrMode7Operand(MCInst &Inst, unsigned Val,
 237                                uint64_t Address, const void *Decoder);
 238 static DecodeStatus DecodeT2BInstruction(MCInst &Inst, unsigned Insn,
 239                                uint64_t Address, const void *Decoder);
 240 static DecodeStatus DecodeBranchImmInstruction(MCInst &Inst,unsigned Insn,
 241                                uint64_t Address, const void *Decoder);
 242 static DecodeStatus DecodeAddrMode6Operand(MCInst &Inst, unsigned Val,
 243                                uint64_t Address, const void *Decoder);
 244 static DecodeStatus DecodeVLDST1Instruction(MCInst &Inst, unsigned Val,
 245                                uint64_t Address, const void *Decoder);
 246 static DecodeStatus DecodeVLDST2Instruction(MCInst &Inst, unsigned Val,
 247                                uint64_t Address, const void *Decoder);
 248 static DecodeStatus DecodeVLDST3Instruction(MCInst &Inst, unsigned Val,
 249                                uint64_t Address, const void *Decoder);
 250 static DecodeStatus DecodeVLDST4Instruction(MCInst &Inst, unsigned Val,
 251                                uint64_t Address, const void *Decoder);
 252 static DecodeStatus DecodeVLDInstruction(MCInst &Inst, unsigned Val,
 253                                uint64_t Address, const void *Decoder);
 254 static DecodeStatus DecodeVSTInstruction(MCInst &Inst, unsigned Val,
 255                                uint64_t Address, const void *Decoder);
 256 static DecodeStatus DecodeVLD1DupInstruction(MCInst &Inst, unsigned Val,
 257                                uint64_t Address, const void *Decoder);
 258 static DecodeStatus DecodeVLD2DupInstruction(MCInst &Inst, unsigned Val,
 259                                uint64_t Address, const void *Decoder);
 260 static DecodeStatus DecodeVLD3DupInstruction(MCInst &Inst, unsigned Val,
 261                                uint64_t Address, const void *Decoder);
 262 static DecodeStatus DecodeVLD4DupInstruction(MCInst &Inst, unsigned Val,
 263                                uint64_t Address, const void *Decoder);
 264 static DecodeStatus DecodeNEONModImmInstruction(MCInst &Inst,unsigned Val,
 265                                uint64_t Address, const void *Decoder);
 266 static DecodeStatus DecodeVSHLMaxInstruction(MCInst &Inst, unsigned Val,
 267                                uint64_t Address, const void *Decoder);
 268 static DecodeStatus DecodeShiftRight8Imm(MCInst &Inst, unsigned Val,
 269                                uint64_t Address, const void *Decoder);
 270 static DecodeStatus DecodeShiftRight16Imm(MCInst &Inst, unsigned Val,
 271                                uint64_t Address, const void *Decoder);
 272 static DecodeStatus DecodeShiftRight32Imm(MCInst &Inst, unsigned Val,
 273                                uint64_t Address, const void *Decoder);
 274 static DecodeStatus DecodeShiftRight64Imm(MCInst &Inst, unsigned Val,
 275                                uint64_t Address, const void *Decoder);
 276 static DecodeStatus DecodeTBLInstruction(MCInst &Inst, unsigned Insn,
 277                                uint64_t Address, const void *Decoder);
 278 static DecodeStatus DecodePostIdxReg(MCInst &Inst, unsigned Insn,
 279                                uint64_t Address, const void *Decoder);
 280 static DecodeStatus DecodeCoprocessor(MCInst &Inst, unsigned Insn,
 281                                uint64_t Address, const void *Decoder);
 282 static DecodeStatus DecodeMemBarrierOption(MCInst &Inst, unsigned Insn,
 283                                uint64_t Address, const void *Decoder);
 284 static DecodeStatus DecodeInstSyncBarrierOption(MCInst &Inst, unsigned Insn,
 285                                uint64_t Address, const void *Decoder);
 286 static DecodeStatus DecodeMSRMask(MCInst &Inst, unsigned Insn,
 287                                uint64_t Address, const void *Decoder);
 288 static DecodeStatus DecodeDoubleRegLoad(MCInst &Inst, unsigned Insn,
 289                                uint64_t Address, const void *Decoder);
 290 static DecodeStatus DecodeDoubleRegStore(MCInst &Inst, unsigned Insn,
 291                                uint64_t Address, const void *Decoder);
 292 static DecodeStatus DecodeLDRPreImm(MCInst &Inst, unsigned Insn,
 293                                uint64_t Address, const void *Decoder);
 294 static DecodeStatus DecodeLDRPreReg(MCInst &Inst, unsigned Insn,
 295                                uint64_t Address, const void *Decoder);
 296 static DecodeStatus DecodeSTRPreImm(MCInst &Inst, unsigned Insn,
 297                                uint64_t Address, const void *Decoder);
 298 static DecodeStatus DecodeSTRPreReg(MCInst &Inst, unsigned Insn,
 299                                uint64_t Address, const void *Decoder);
 300 static DecodeStatus DecodeVLD1LN(MCInst &Inst, unsigned Insn,
 301                                uint64_t Address, const void *Decoder);
 302 static DecodeStatus DecodeVLD2LN(MCInst &Inst, unsigned Insn,
 303                                uint64_t Address, const void *Decoder);
 304 static DecodeStatus DecodeVLD3LN(MCInst &Inst, unsigned Insn,
 305                                uint64_t Address, const void *Decoder);
 306 static DecodeStatus DecodeVLD4LN(MCInst &Inst, unsigned Insn,
 307                                uint64_t Address, const void *Decoder);
 308 static DecodeStatus DecodeVST1LN(MCInst &Inst, unsigned Insn,
 309                                uint64_t Address, const void *Decoder);
 310 static DecodeStatus DecodeVST2LN(MCInst &Inst, unsigned Insn,
 311                                uint64_t Address, const void *Decoder);
 312 static DecodeStatus DecodeVST3LN(MCInst &Inst, unsigned Insn,
 313                                uint64_t Address, const void *Decoder);
 314 static DecodeStatus DecodeVST4LN(MCInst &Inst, unsigned Insn,
 315                                uint64_t Address, const void *Decoder);
 316 static DecodeStatus DecodeVMOVSRR(MCInst &Inst, unsigned Insn,
 317                                uint64_t Address, const void *Decoder);
 318 static DecodeStatus DecodeVMOVRRS(MCInst &Inst, unsigned Insn,
 319                                uint64_t Address, const void *Decoder);
 320 static DecodeStatus DecodeSwap(MCInst &Inst, unsigned Insn,
 321                                uint64_t Address, const void *Decoder);
 322 static DecodeStatus DecodeVCVTD(MCInst &Inst, unsigned Insn,
 323                                 uint64_t Address, const void *Decoder);
 324 static DecodeStatus DecodeVCVTQ(MCInst &Inst, unsigned Insn,
 325                                 uint64_t Address, const void *Decoder);
 326 static DecodeStatus DecodeImm0_4(MCInst &Inst, unsigned Insn, uint64_t Address,
 327                                  const void *Decoder);
 328
 329
 330 static DecodeStatus DecodeThumbAddSpecialReg(MCInst &Inst, uint16_t Insn,
 331                                uint64_t Address, const void *Decoder);
 332 static DecodeStatus DecodeThumbBROperand(MCInst &Inst, unsigned Val,
 333                                uint64_t Address, const void *Decoder);
 334 static DecodeStatus DecodeT2BROperand(MCInst &Inst, unsigned Val,
 335                                uint64_t Address, const void *Decoder);
 336 static DecodeStatus DecodeThumbCmpBROperand(MCInst &Inst, unsigned Val,
 337                                uint64_t Address, const void *Decoder);
 338 static DecodeStatus DecodeThumbAddrModeRR(MCInst &Inst, unsigned Val,
 339                                uint64_t Address, const void *Decoder);
 340 static DecodeStatus DecodeThumbAddrModeIS(MCInst &Inst, unsigned Val,
 341                                uint64_t Address, const void *Decoder);
 342 static DecodeStatus DecodeThumbAddrModePC(MCInst &Inst, unsigned Val,
 343                                uint64_t Address, const void *Decoder);
 344 static DecodeStatus DecodeThumbAddrModeSP(MCInst &Inst, unsigned Val,
 345                                uint64_t Address, const void *Decoder);
 346 static DecodeStatus DecodeT2AddrModeSOReg(MCInst &Inst, unsigned Val,
 347                                uint64_t Address, const void *Decoder);
 348 static DecodeStatus DecodeT2LoadShift(MCInst &Inst, unsigned Val,
 349                                uint64_t Address, const void *Decoder);
 350 static DecodeStatus DecodeT2LoadImm8(MCInst &Inst, unsigned Insn,
 351                                uint64_t Address, const void* Decoder);
 352 static DecodeStatus DecodeT2LoadImm12(MCInst &Inst, unsigned Insn,
 353                                uint64_t Address, const void* Decoder);
 354 static DecodeStatus DecodeT2LoadT(MCInst &Inst, unsigned Insn,
 355                                uint64_t Address, const void* Decoder);
 356 static DecodeStatus DecodeT2LoadLabel(MCInst &Inst, unsigned Insn,
 357                                uint64_t Address, const void* Decoder);
 358 static DecodeStatus DecodeT2Imm8S4(MCInst &Inst, unsigned Val,
 359                                uint64_t Address, const void *Decoder);
 360 static DecodeStatus DecodeT2AddrModeImm8s4(MCInst &Inst, unsigned Val,
 361                                uint64_t Address, const void *Decoder);
 362 static DecodeStatus DecodeT2AddrModeImm0_1020s4(MCInst &Inst,unsigned Val,
 363                                uint64_t Address, const void *Decoder);
 364 static DecodeStatus DecodeT2Imm8(MCInst &Inst, unsigned Val,
 365                                uint64_t Address, const void *Decoder);
 366 static DecodeStatus DecodeT2AddrModeImm8(MCInst &Inst, unsigned Val,
 367                                uint64_t Address, const void *Decoder);
 368 static DecodeStatus DecodeThumbAddSPImm(MCInst &Inst, uint16_t Val,
 369                                uint64_t Address, const void *Decoder);
 370 static DecodeStatus DecodeThumbAddSPReg(MCInst &Inst, uint16_t Insn,
 371                                 uint64_t Address, const void *Decoder);
 372 static DecodeStatus DecodeThumbCPS(MCInst &Inst, uint16_t Insn,
 373                                 uint64_t Address, const void *Decoder);
 374 static DecodeStatus DecodeQADDInstruction(MCInst &Inst, unsigned Insn,
 375                                 uint64_t Address, const void *Decoder);
 376 static DecodeStatus DecodeThumbBLXOffset(MCInst &Inst, unsigned Insn,
 377                                 uint64_t Address, const void *Decoder);
 378 static DecodeStatus DecodeT2AddrModeImm12(MCInst &Inst, unsigned Val,
 379                                 uint64_t Address, const void *Decoder);
 380 static DecodeStatus DecodeThumbTableBranch(MCInst &Inst, unsigned Val,
 381                                 uint64_t Address, const void *Decoder);
 382 static DecodeStatus DecodeThumb2BCCInstruction(MCInst &Inst, unsigned Val,
 383                                 uint64_t Address, const void *Decoder);
 384 static DecodeStatus DecodeT2SOImm(MCInst &Inst, unsigned Val,
 385                                 uint64_t Address, const void *Decoder);
 386 static DecodeStatus DecodeThumbBCCTargetOperand(MCInst &Inst,unsigned Val,
 387                                 uint64_t Address, const void *Decoder);
 388 static DecodeStatus DecodeThumbBLTargetOperand(MCInst &Inst, unsigned Val,
 389                                 uint64_t Address, const void *Decoder);
 390 static DecodeStatus DecodeIT(MCInst &Inst, unsigned Val,
 391                                 uint64_t Address, const void *Decoder);
 392 static DecodeStatus DecodeT2LDRDPreInstruction(MCInst &Inst,unsigned Insn,
 393                                uint64_t Address, const void *Decoder);
 394 static DecodeStatus DecodeT2STRDPreInstruction(MCInst &Inst,unsigned Insn,
 395                                uint64_t Address, const void *Decoder);
 396 static DecodeStatus DecodeT2Adr(MCInst &Inst, unsigned Val,
 397                                 uint64_t Address, const void *Decoder);
 398 static DecodeStatus DecodeT2LdStPre(MCInst &Inst, unsigned Val,
 399                                 uint64_t Address, const void *Decoder);
 400 static DecodeStatus DecodeT2ShifterImmOperand(MCInst &Inst, unsigned Val,
 401                                 uint64_t Address, const void *Decoder);
 402
 403 static DecodeStatus DecodeLDR(MCInst &Inst, unsigned Val,
 404                                 uint64_t Address, const void *Decoder);
 405 static DecodeStatus DecodeMRRC2(llvm::MCInst &Inst, unsigned Val,
 406                                 uint64_t Address, const void *Decoder);
 407 #include "ARMGenDisassemblerTables.inc"
 408
 409 static MCDisassembler *createARMDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 410   return new ARMDisassembler(STI);
 411 }
 412
 413 static MCDisassembler *createThumbDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 414   return new ThumbDisassembler(STI);
 415 }
 416
 417 DecodeStatus ARMDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 418                                              const MemoryObject &Region,
 419                                              uint64_t Address,
 420                                              raw_ostream &os,
 421                                              raw_ostream &cs) const {
 422   CommentStream = &cs;
 423
 424   uint8_t bytes[4];
 425
 426   assert(!(STI.getFeatureBits() & ARM::ModeThumb) &&
 427          "Asked to disassemble an ARM instruction but Subtarget is in Thumb mode!");
 428
 429   // We want to read exactly 4 bytes of data.
 430   if (Region.readBytes(Address, 4, bytes) == -1) {
 431     Size = 0;
 432     return MCDisassembler::Fail;
 433   }
 434
 435   // Encoded as a small-endian 32-bit word in the stream.
 436   uint32_t insn = (bytes[3] << 24) |
 437                   (bytes[2] << 16) |
 438                   (bytes[1] <<  8) |
 439                   (bytes[0] <<  0);
 440
 441   // Calling the auto-generated decoder function.
 442   DecodeStatus result = decodeInstruction(DecoderTableARM32, MI, insn,
 443                                           Address, this, STI);
 444   if (result != MCDisassembler::Fail) {
 445     Size = 4;
 446     return result;
 447   }
 448
 449   // VFP and NEON instructions, similarly, are shared between ARM
 450   // and Thumb modes.
 451   MI.clear();
 452   result = decodeInstruction(DecoderTableVFP32, MI, insn, Address, this, STI);
 453   if (result != MCDisassembler::Fail) {
 454     Size = 4;
 455     return result;
 456   }
 457
 458   MI.clear();
 459   result = decodeInstruction(DecoderTableVFPV832, MI, insn, Address, this, STI);
 460   if (result != MCDisassembler::Fail) {
 461     Size = 4;
 462     return result;
 463   }
 464
 465   MI.clear();
 466   result = decodeInstruction(DecoderTableNEONData32, MI, insn, Address,
 467                              this, STI);
 468   if (result != MCDisassembler::Fail) {
 469     Size = 4;
 470     // Add a fake predicate operand, because we share these instruction
 471     // definitions with Thumb2 where these instructions are predicable.
 472     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 473       return MCDisassembler::Fail;
 474     return result;
 475   }
 476
 477   MI.clear();
 478   result = decodeInstruction(DecoderTableNEONLoadStore32, MI, insn, Address,
 479                              this, STI);
 480   if (result != MCDisassembler::Fail) {
 481     Size = 4;
 482     // Add a fake predicate operand, because we share these instruction
 483     // definitions with Thumb2 where these instructions are predicable.
 484     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 485       return MCDisassembler::Fail;
 486     return result;
 487   }
 488
 489   MI.clear();
 490   result = decodeInstruction(DecoderTableNEONDup32, MI, insn, Address,
 491                              this, STI);
 492   if (result != MCDisassembler::Fail) {
 493     Size = 4;
 494     // Add a fake predicate operand, because we share these instruction
 495     // definitions with Thumb2 where these instructions are predicable.
 496     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 497       return MCDisassembler::Fail;
 498     return result;
 499   }
 500
 501   MI.clear();
 502
 503   Size = 0;
 504   return MCDisassembler::Fail;
 505 }
 506
 507 namespace llvm {
 508 extern const MCInstrDesc ARMInsts[];
 509 }
 510
 511 /// tryAddingSymbolicOperand - trys to add a symbolic operand in place of the
 512 /// immediate Value in the MCInst.  The immediate Value has had any PC
 513 /// adjustment made by the caller.  If the instruction is a branch instruction
 514 /// then isBranch is true, else false.  If the getOpInfo() function was set as
 515 /// part of the setupForSymbolicDisassembly() call then that function is called
 516 /// to get any symbolic information at the Address for this instruction.  If
 517 /// that returns non-zero then the symbolic information it returns is used to
 518 /// create an MCExpr and that is added as an operand to the MCInst.  If
 519 /// getOpInfo() returns zero and isBranch is true then a symbol look up for
 520 /// Value is done and if a symbol is found an MCExpr is created with that, else
 521 /// an MCExpr with Value is created.  This function returns true if it adds an
 522 /// operand to the MCInst and false otherwise.
 523 static bool tryAddingSymbolicOperand(uint64_t Address, int32_t Value,
 524                                      bool isBranch, uint64_t InstSize,
 525                                      MCInst &MI, const void *Decoder) {
 526   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 527   // FIXME: Does it make sense for value to be negative?
 528   return Dis->tryAddingSymbolicOperand(MI, (uint32_t)Value, Address, isBranch,
 529                                        /* Offset */ 0, InstSize);
 530 }
 531
 532 /// tryAddingPcLoadReferenceComment - trys to add a comment as to what is being
 533 /// referenced by a load instruction with the base register that is the Pc.
 534 /// These can often be values in a literal pool near the Address of the
 535 /// instruction.  The Address of the instruction and its immediate Value are
 536 /// used as a possible literal pool entry.  The SymbolLookUp call back will
 537 /// return the name of a symbol referenced by the literal pool's entry if
 538 /// the referenced address is that of a symbol.  Or it will return a pointer to
 539 /// a literal 'C' string if the referenced address of the literal pool's entry
 540 /// is an address into a section with 'C' string literals.
 541 static void tryAddingPcLoadReferenceComment(uint64_t Address, int Value,
 542                                             const void *Decoder) {
 543   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 544   Dis->tryAddingPcLoadReferenceComment(Value, Address);
 545 }
 546
 547 // Thumb1 instructions don't have explicit S bits.  Rather, they
 548 // implicitly set CPSR.  Since it's not represented in the encoding, the
 549 // auto-generated decoder won't inject the CPSR operand.  We need to fix
 550 // that as a post-pass.
 551 static void AddThumb1SBit(MCInst &MI, bool InITBlock) {
 552   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 553   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 554   MCInst::iterator I = MI.begin();
 555   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 556     if (I == MI.end()) break;
 557     if (OpInfo[i].isOptionalDef() && OpInfo[i].RegClass == ARM::CCRRegClassID) {
 558       if (i > 0 && OpInfo[i-1].isPredicate()) continue;
 559       MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 560       return;
 561     }
 562   }
 563
 564   MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 565 }
 566
 567 // Most Thumb instructions don't have explicit predicates in the
 568 // encoding, but rather get their predicates from IT context.  We need
 569 // to fix up the predicate operands using this context information as a
 570 // post-pass.
 571 MCDisassembler::DecodeStatus
 572 ThumbDisassembler::AddThumbPredicate(MCInst &MI) const {
 573   MCDisassembler::DecodeStatus S = Success;
 574
 575   // A few instructions actually have predicates encoded in them.  Don't
 576   // try to overwrite it if we're seeing one of those.
 577   switch (MI.getOpcode()) {
 578     case ARM::tBcc:
 579     case ARM::t2Bcc:
 580     case ARM::tCBZ:
 581     case ARM::tCBNZ:
 582     case ARM::tCPS:
 583     case ARM::t2CPS3p:
 584     case ARM::t2CPS2p:
 585     case ARM::t2CPS1p:
 586     case ARM::tMOVSr:
 587     case ARM::tSETEND:
 588       // Some instructions (mostly conditional branches) are not
 589       // allowed in IT blocks.
 590       if (ITBlock.instrInITBlock())
 591         S = SoftFail;
 592       else
 593         return Success;
 594       break;
 595     case ARM::tB:
 596     case ARM::t2B:
 597     case ARM::t2TBB:
 598     case ARM::t2TBH:
 599       // Some instructions (mostly unconditional branches) can
 600       // only appears at the end of, or outside of, an IT.
 601       if (ITBlock.instrInITBlock() && !ITBlock.instrLastInITBlock())
 602         S = SoftFail;
 603       break;
 604     default:
 605       break;
 606   }
 607
 608   // If we're in an IT block, base the predicate on that.  Otherwise,
 609   // assume a predicate of AL.
 610   unsigned CC;
 611   CC = ITBlock.getITCC();
 612   if (CC == 0xF)
 613     CC = ARMCC::AL;
 614   if (ITBlock.instrInITBlock())
 615     ITBlock.advanceITState();
 616
 617   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 618   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 619   MCInst::iterator I = MI.begin();
 620   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 621     if (I == MI.end()) break;
 622     if (OpInfo[i].isPredicate()) {
 623       I = MI.insert(I, MCOperand::CreateImm(CC));
 624       ++I;
 625       if (CC == ARMCC::AL)
 626         MI.insert(I, MCOperand::CreateReg(0));
 627       else
 628         MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 629       return S;
 630     }
 631   }
 632
 633   I = MI.insert(I, MCOperand::CreateImm(CC));
 634   ++I;
 635   if (CC == ARMCC::AL)
 636     MI.insert(I, MCOperand::CreateReg(0));
 637   else
 638     MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 639
 640   return S;
 641 }
 642
 643 // Thumb VFP instructions are a special case.  Because we share their
 644 // encodings between ARM and Thumb modes, and they are predicable in ARM
 645 // mode, the auto-generated decoder will give them an (incorrect)
 646 // predicate operand.  We need to rewrite these operands based on the IT
 647 // context as a post-pass.
 648 void ThumbDisassembler::UpdateThumbVFPPredicate(MCInst &MI) const {
 649   unsigned CC;
 650   CC = ITBlock.getITCC();
 651   if (ITBlock.instrInITBlock())
 652     ITBlock.advanceITState();
 653
 654   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 655   MCInst::iterator I = MI.begin();
 656   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 657   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 658     if (OpInfo[i].isPredicate() ) {
 659       I->setImm(CC);
 660       ++I;
 661       if (CC == ARMCC::AL)
 662         I->setReg(0);
 663       else
 664         I->setReg(ARM::CPSR);
 665       return;
 666     }
 667   }
 668 }
 669
 670 DecodeStatus ThumbDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 671                                                const MemoryObject &Region,
 672                                                uint64_t Address,
 673                                                raw_ostream &os,
 674                                                raw_ostream &cs) const {
 675   CommentStream = &cs;
 676
 677   uint8_t bytes[4];
 678
 679   assert((STI.getFeatureBits() & ARM::ModeThumb) &&
 680          "Asked to disassemble in Thumb mode but Subtarget is in ARM mode!");
 681
 682   // We want to read exactly 2 bytes of data.
 683   if (Region.readBytes(Address, 2, bytes) == -1) {
 684     Size = 0;
 685     return MCDisassembler::Fail;
 686   }
 687
 688   uint16_t insn16 = (bytes[1] << 8) | bytes[0];
 689   DecodeStatus result = decodeInstruction(DecoderTableThumb16, MI, insn16,
 690                                           Address, this, STI);
 691   if (result != MCDisassembler::Fail) {
 692     Size = 2;
 693     Check(result, AddThumbPredicate(MI));
 694     return result;
 695   }
 696
 697   MI.clear();
 698   result = decodeInstruction(DecoderTableThumbSBit16, MI, insn16,
 699                              Address, this, STI);
 700   if (result) {
 701     Size = 2;
 702     bool InITBlock = ITBlock.instrInITBlock();
 703     Check(result, AddThumbPredicate(MI));
 704     AddThumb1SBit(MI, InITBlock);
 705     return result;
 706   }
 707
 708   MI.clear();
 709   result = decodeInstruction(DecoderTableThumb216, MI, insn16,
 710                              Address, this, STI);
 711   if (result != MCDisassembler::Fail) {
 712     Size = 2;
 713
 714     // Nested IT blocks are UNPREDICTABLE.  Must be checked before we add
 715     // the Thumb predicate.
 716     if (MI.getOpcode() == ARM::t2IT && ITBlock.instrInITBlock())
 717       result = MCDisassembler::SoftFail;
 718
 719     Check(result, AddThumbPredicate(MI));
 720
 721     // If we find an IT instruction, we need to parse its condition
 722     // code and mask operands so that we can apply them correctly
 723     // to the subsequent instructions.
 724     if (MI.getOpcode() == ARM::t2IT) {
 725
 726       unsigned Firstcond = MI.getOperand(0).getImm();
 727       unsigned Mask = MI.getOperand(1).getImm();
 728       ITBlock.setITState(Firstcond, Mask);
 729     }
 730
 731     return result;
 732   }
 733
 734   // We want to read exactly 4 bytes of data.
 735   if (Region.readBytes(Address, 4, bytes) == -1) {
 736     Size = 0;
 737     return MCDisassembler::Fail;
 738   }
 739
 740   uint32_t insn32 = (bytes[3] <<  8) |
 741                     (bytes[2] <<  0) |
 742                     (bytes[1] << 24) |
 743                     (bytes[0] << 16);
 744   MI.clear();
 745   result = decodeInstruction(DecoderTableThumb32, MI, insn32, Address,
 746                              this, STI);
 747   if (result != MCDisassembler::Fail) {
 748     Size = 4;
 749     bool InITBlock = ITBlock.instrInITBlock();
 750     Check(result, AddThumbPredicate(MI));
 751     AddThumb1SBit(MI, InITBlock);
 752     return result;
 753   }
 754
 755   MI.clear();
 756   result = decodeInstruction(DecoderTableThumb232, MI, insn32, Address,
 757                              this, STI);
 758   if (result != MCDisassembler::Fail) {
 759     Size = 4;
 760     Check(result, AddThumbPredicate(MI));
 761     return result;
 762   }
 763
 764   if (fieldFromInstruction(insn32, 28, 4) == 0xE) {
 765     MI.clear();
 766     result = decodeInstruction(DecoderTableVFP32, MI, insn32, Address, this, STI);
 767     if (result != MCDisassembler::Fail) {
 768       Size = 4;
 769       UpdateThumbVFPPredicate(MI);
 770       return result;
 771     }
 772   }
 773
 774   MI.clear();
 775   result = decodeInstruction(DecoderTableVFPV832, MI, insn32, Address, this, STI);
 776   if (result != MCDisassembler::Fail) {
 777     Size = 4;
 778     UpdateThumbVFPPredicate(MI);
 779     return result;
 780   }
 781
 782   if (fieldFromInstruction(insn32, 28, 4) == 0xE) {
 783     MI.clear();
 784     result = decodeInstruction(DecoderTableNEONDup32, MI, insn32, Address,
 785                                this, STI);
 786     if (result != MCDisassembler::Fail) {
 787       Size = 4;
 788       Check(result, AddThumbPredicate(MI));
 789       return result;
 790     }
 791   }
 792
 793   if (fieldFromInstruction(insn32, 24, 8) == 0xF9) {
 794     MI.clear();
 795     uint32_t NEONLdStInsn = insn32;
 796     NEONLdStInsn &= 0xF0FFFFFF;
 797     NEONLdStInsn |= 0x04000000;
 798     result = decodeInstruction(DecoderTableNEONLoadStore32, MI, NEONLdStInsn,
 799                                Address, this, STI);
 800     if (result != MCDisassembler::Fail) {
 801       Size = 4;
 802       Check(result, AddThumbPredicate(MI));
 803       return result;
 804     }
 805   }
 806
 807   if (fieldFromInstruction(insn32, 24, 4) == 0xF) {
 808     MI.clear();
 809     uint32_t NEONDataInsn = insn32;
 810     NEONDataInsn &= 0xF0FFFFFF; // Clear bits 27-24
 811     NEONDataInsn |= (NEONDataInsn & 0x10000000) >> 4; // Move bit 28 to bit 24
 812     NEONDataInsn |= 0x12000000; // Set bits 28 and 25
 813     result = decodeInstruction(DecoderTableNEONData32, MI, NEONDataInsn,
 814                                Address, this, STI);
 815     if (result != MCDisassembler::Fail) {
 816       Size = 4;
 817       Check(result, AddThumbPredicate(MI));
 818       return result;
 819     }
 820   }
 821
 822   Size = 0;
 823   return MCDisassembler::Fail;
 824 }
 825
 826
 827 extern "C" void LLVMInitializeARMDisassembler() {
 828   TargetRegistry::RegisterMCDisassembler(TheARMTarget,
 829                                          createARMDisassembler);
 830   TargetRegistry::RegisterMCDisassembler(TheThumbTarget,
 831                                          createThumbDisassembler);
 832 }
 833
 834 static const uint16_t GPRDecoderTable[] = {
 835   ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 836   ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 837   ARM::R8, ARM::R9, ARM::R10, ARM::R11,
 838   ARM::R12, ARM::SP, ARM::LR, ARM::PC
 839 };
 840
 841 static DecodeStatus DecodeGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 842                                    uint64_t Address, const void *Decoder) {
 843   if (RegNo > 15)
 844     return MCDisassembler::Fail;
 845
 846   unsigned Register = GPRDecoderTable[RegNo];
 847   Inst.addOperand(MCOperand::CreateReg(Register));
 848   return MCDisassembler::Success;
 849 }
 850
 851 static DecodeStatus
 852 DecodeGPRnopcRegisterClass(MCInst &Inst, unsigned RegNo,
 853                            uint64_t Address, const void *Decoder) {
 854   DecodeStatus S = MCDisassembler::Success;
 855
 856   if (RegNo == 15)
 857     S = MCDisassembler::SoftFail;
 858
 859   Check(S, DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder));
 860
 861   return S;
 862 }
 863
 864 static DecodeStatus
 865 DecodeGPRwithAPSRRegisterClass(MCInst &Inst, unsigned RegNo,
 866                                uint64_t Address, const void *Decoder) {
 867   DecodeStatus S = MCDisassembler::Success;
 868
 869   if (RegNo == 15)
 870   {
 871     Inst.addOperand(MCOperand::CreateReg(ARM::APSR_NZCV));
 872     return MCDisassembler::Success;
 873   }
 874
 875   Check(S, DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder));
 876   return S;
 877 }
 878
 879 static DecodeStatus DecodetGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 880                                    uint64_t Address, const void *Decoder) {
 881   if (RegNo > 7)
 882     return MCDisassembler::Fail;
 883   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 884 }
 885
 886 static const uint16_t GPRPairDecoderTable[] = {
 887   ARM::R0_R1, ARM::R2_R3,   ARM::R4_R5,  ARM::R6_R7,
 888   ARM::R8_R9, ARM::R10_R11, ARM::R12_SP
 889 };
 890
 891 static DecodeStatus DecodeGPRPairRegisterClass(MCInst &Inst, unsigned RegNo,
 892                                    uint64_t Address, const void *Decoder) {
 893   DecodeStatus S = MCDisassembler::Success;
 894
 895   if (RegNo > 13)
 896     return MCDisassembler::Fail;
 897
 898   if ((RegNo & 1) || RegNo == 0xe)
 899      S = MCDisassembler::SoftFail;
 900
 901   unsigned RegisterPair = GPRPairDecoderTable[RegNo/2];
 902   Inst.addOperand(MCOperand::CreateReg(RegisterPair));
 903   return S;
 904 }
 905
 906 static DecodeStatus DecodetcGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 907                                    uint64_t Address, const void *Decoder) {
 908   unsigned Register = 0;
 909   switch (RegNo) {
 910     case 0:
 911       Register = ARM::R0;
 912       break;
 913     case 1:
 914       Register = ARM::R1;
 915       break;
 916     case 2:
 917       Register = ARM::R2;
 918       break;
 919     case 3:
 920       Register = ARM::R3;
 921       break;
 922     case 9:
 923       Register = ARM::R9;
 924       break;
 925     case 12:
 926       Register = ARM::R12;
 927       break;
 928     default:
 929       return MCDisassembler::Fail;
 930     }
 931
 932   Inst.addOperand(MCOperand::CreateReg(Register));
 933   return MCDisassembler::Success;
 934 }
 935
 936 static DecodeStatus DecoderGPRRegisterClass(MCInst &Inst, unsigned RegNo,
 937                                    uint64_t Address, const void *Decoder) {
 938   DecodeStatus S = MCDisassembler::Success;
 939   if (RegNo == 13 || RegNo == 15)
 940     S = MCDisassembler::SoftFail;
 941   Check(S, DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder));
 942   return S;
 943 }
 944
 945 static const uint16_t SPRDecoderTable[] = {
 946      ARM::S0,  ARM::S1,  ARM::S2,  ARM::S3,
 947      ARM::S4,  ARM::S5,  ARM::S6,  ARM::S7,
 948      ARM::S8,  ARM::S9, ARM::S10, ARM::S11,
 949     ARM::S12, ARM::S13, ARM::S14, ARM::S15,
 950     ARM::S16, ARM::S17, ARM::S18, ARM::S19,
 951     ARM::S20, ARM::S21, ARM::S22, ARM::S23,
 952     ARM::S24, ARM::S25, ARM::S26, ARM::S27,
 953     ARM::S28, ARM::S29, ARM::S30, ARM::S31
 954 };
 955
 956 static DecodeStatus DecodeSPRRegisterClass(MCInst &Inst, unsigned RegNo,
 957                                    uint64_t Address, const void *Decoder) {
 958   if (RegNo > 31)
 959     return MCDisassembler::Fail;
 960
 961   unsigned Register = SPRDecoderTable[RegNo];
 962   Inst.addOperand(MCOperand::CreateReg(Register));
 963   return MCDisassembler::Success;
 964 }
 965
 966 static const uint16_t DPRDecoderTable[] = {
 967      ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 968      ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 969      ARM::D8,  ARM::D9, ARM::D10, ARM::D11,
 970     ARM::D12, ARM::D13, ARM::D14, ARM::D15,
 971     ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 972     ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 973     ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 974     ARM::D28, ARM::D29, ARM::D30, ARM::D31
 975 };
 976
 977 static DecodeStatus DecodeDPRRegisterClass(MCInst &Inst, unsigned RegNo,
 978                                    uint64_t Address, const void *Decoder) {
 979   if (RegNo > 31)
 980     return MCDisassembler::Fail;
 981
 982   unsigned Register = DPRDecoderTable[RegNo];
 983   Inst.addOperand(MCOperand::CreateReg(Register));
 984   return MCDisassembler::Success;
 985 }
 986
 987 static DecodeStatus DecodeDPR_8RegisterClass(MCInst &Inst, unsigned RegNo,
 988                                    uint64_t Address, const void *Decoder) {
 989   if (RegNo > 7)
 990     return MCDisassembler::Fail;
 991   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
 992 }
 993
 994 static DecodeStatus
 995 DecodeDPR_VFP2RegisterClass(MCInst &Inst, unsigned RegNo,
 996                             uint64_t Address, const void *Decoder) {
 997   if (RegNo > 15)
 998     return MCDisassembler::Fail;
 999   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
1000 }
1001
1002 static const uint16_t QPRDecoderTable[] = {
1003      ARM::Q0,  ARM::Q1,  ARM::Q2,  ARM::Q3,
1004      ARM::Q4,  ARM::Q5,  ARM::Q6,  ARM::Q7,
1005      ARM::Q8,  ARM::Q9, ARM::Q10, ARM::Q11,
1006     ARM::Q12, ARM::Q13, ARM::Q14, ARM::Q15
1007 };
1008
1009
1010 static DecodeStatus DecodeQPRRegisterClass(MCInst &Inst, unsigned RegNo,
1011                                    uint64_t Address, const void *Decoder) {
1012   if (RegNo > 31 || (RegNo & 1) != 0)
1013     return MCDisassembler::Fail;
1014   RegNo >>= 1;
1015
1016   unsigned Register = QPRDecoderTable[RegNo];
1017   Inst.addOperand(MCOperand::CreateReg(Register));
1018   return MCDisassembler::Success;
1019 }
1020
1021 static const uint16_t DPairDecoderTable[] = {
1022   ARM::Q0,  ARM::D1_D2,   ARM::Q1,  ARM::D3_D4,   ARM::Q2,  ARM::D5_D6,
1023   ARM::Q3,  ARM::D7_D8,   ARM::Q4,  ARM::D9_D10,  ARM::Q5,  ARM::D11_D12,
1024   ARM::Q6,  ARM::D13_D14, ARM::Q7,  ARM::D15_D16, ARM::Q8,  ARM::D17_D18,
1025   ARM::Q9,  ARM::D19_D20, ARM::Q10, ARM::D21_D22, ARM::Q11, ARM::D23_D24,
1026   ARM::Q12, ARM::D25_D26, ARM::Q13, ARM::D27_D28, ARM::Q14, ARM::D29_D30,
1027   ARM::Q15
1028 };
1029
1030 static DecodeStatus DecodeDPairRegisterClass(MCInst &Inst, unsigned RegNo,
1031                                    uint64_t Address, const void *Decoder) {
1032   if (RegNo > 30)
1033     return MCDisassembler::Fail;
1034
1035   unsigned Register = DPairDecoderTable[RegNo];
1036   Inst.addOperand(MCOperand::CreateReg(Register));
1037   return MCDisassembler::Success;
1038 }
1039
1040 static const uint16_t DPairSpacedDecoderTable[] = {
1041   ARM::D0_D2,   ARM::D1_D3,   ARM::D2_D4,   ARM::D3_D5,
1042   ARM::D4_D6,   ARM::D5_D7,   ARM::D6_D8,   ARM::D7_D9,
1043   ARM::D8_D10,  ARM::D9_D11,  ARM::D10_D12, ARM::D11_D13,
1044   ARM::D12_D14, ARM::D13_D15, ARM::D14_D16, ARM::D15_D17,
1045   ARM::D16_D18, ARM::D17_D19, ARM::D18_D20, ARM::D19_D21,
1046   ARM::D20_D22, ARM::D21_D23, ARM::D22_D24, ARM::D23_D25,
1047   ARM::D24_D26, ARM::D25_D27, ARM::D26_D28, ARM::D27_D29,
1048   ARM::D28_D30, ARM::D29_D31
1049 };
1050
1051 static DecodeStatus DecodeDPairSpacedRegisterClass(MCInst &Inst,
1052                                                    unsigned RegNo,
1053                                                    uint64_t Address,
1054                                                    const void *Decoder) {
1055   if (RegNo > 29)
1056     return MCDisassembler::Fail;
1057
1058   unsigned Register = DPairSpacedDecoderTable[RegNo];
1059   Inst.addOperand(MCOperand::CreateReg(Register));
1060   return MCDisassembler::Success;
1061 }
1062
1063 static DecodeStatus DecodePredicateOperand(MCInst &Inst, unsigned Val,
1064                                uint64_t Address, const void *Decoder) {
1065   if (Val == 0xF) return MCDisassembler::Fail;
1066   // AL predicate is not allowed on Thumb1 branches.
1067   if (Inst.getOpcode() == ARM::tBcc && Val == 0xE)
1068     return MCDisassembler::Fail;
1069   Inst.addOperand(MCOperand::CreateImm(Val));
1070   if (Val == ARMCC::AL) {
1071     Inst.addOperand(MCOperand::CreateReg(0));
1072   } else
1073     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1074   return MCDisassembler::Success;
1075 }
1076
1077 static DecodeStatus DecodeCCOutOperand(MCInst &Inst, unsigned Val,
1078                                uint64_t Address, const void *Decoder) {
1079   if (Val)
1080     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1081   else
1082     Inst.addOperand(MCOperand::CreateReg(0));
1083   return MCDisassembler::Success;
1084 }
1085
1086 static DecodeStatus DecodeSOImmOperand(MCInst &Inst, unsigned Val,
1087                                uint64_t Address, const void *Decoder) {
1088   uint32_t imm = Val & 0xFF;
1089   uint32_t rot = (Val & 0xF00) >> 7;
1090   uint32_t rot_imm = (imm >> rot) | (imm << ((32-rot) & 0x1F));
1091   Inst.addOperand(MCOperand::CreateImm(rot_imm));
1092   return MCDisassembler::Success;
1093 }
1094
1095 static DecodeStatus DecodeSORegImmOperand(MCInst &Inst, unsigned Val,
1096                                uint64_t Address, const void *Decoder) {
1097   DecodeStatus S = MCDisassembler::Success;
1098
1099   unsigned Rm = fieldFromInstruction(Val, 0, 4);
1100   unsigned type = fieldFromInstruction(Val, 5, 2);
1101   unsigned imm = fieldFromInstruction(Val, 7, 5);
1102
1103   // Register-immediate
1104   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1105     return MCDisassembler::Fail;
1106
1107   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1108   switch (type) {
1109     case 0:
1110       Shift = ARM_AM::lsl;
1111       break;
1112     case 1:
1113       Shift = ARM_AM::lsr;
1114       break;
1115     case 2:
1116       Shift = ARM_AM::asr;
1117       break;
1118     case 3:
1119       Shift = ARM_AM::ror;
1120       break;
1121   }
1122
1123   if (Shift == ARM_AM::ror && imm == 0)
1124     Shift = ARM_AM::rrx;
1125
1126   unsigned Op = Shift | (imm << 3);
1127   Inst.addOperand(MCOperand::CreateImm(Op));
1128
1129   return S;
1130 }
1131
1132 static DecodeStatus DecodeSORegRegOperand(MCInst &Inst, unsigned Val,
1133                                uint64_t Address, const void *Decoder) {
1134   DecodeStatus S = MCDisassembler::Success;
1135
1136   unsigned Rm = fieldFromInstruction(Val, 0, 4);
1137   unsigned type = fieldFromInstruction(Val, 5, 2);
1138   unsigned Rs = fieldFromInstruction(Val, 8, 4);
1139
1140   // Register-register
1141   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1142     return MCDisassembler::Fail;
1143   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rs, Address, Decoder)))
1144     return MCDisassembler::Fail;
1145
1146   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1147   switch (type) {
1148     case 0:
1149       Shift = ARM_AM::lsl;
1150       break;
1151     case 1:
1152       Shift = ARM_AM::lsr;
1153       break;
1154     case 2:
1155       Shift = ARM_AM::asr;
1156       break;
1157     case 3:
1158       Shift = ARM_AM::ror;
1159       break;
1160   }
1161
1162   Inst.addOperand(MCOperand::CreateImm(Shift));
1163
1164   return S;
1165 }
1166
1167 static DecodeStatus DecodeRegListOperand(MCInst &Inst, unsigned Val,
1168                                  uint64_t Address, const void *Decoder) {
1169   DecodeStatus S = MCDisassembler::Success;
1170
1171   bool writebackLoad = false;
1172   unsigned writebackReg = 0;
1173   switch (Inst.getOpcode()) {
1174     default:
1175       break;
1176     case ARM::LDMIA_UPD:
1177     case ARM::LDMDB_UPD:
1178     case ARM::LDMIB_UPD:
1179     case ARM::LDMDA_UPD:
1180     case ARM::t2LDMIA_UPD:
1181     case ARM::t2LDMDB_UPD:
1182       writebackLoad = true;
1183       writebackReg = Inst.getOperand(0).getReg();
1184       break;
1185   }
1186
1187   // Empty register lists are not allowed.
1188   if (Val == 0) return MCDisassembler::Fail;
1189   for (unsigned i = 0; i < 16; ++i) {
1190     if (Val & (1 << i)) {
1191       if (!Check(S, DecodeGPRRegisterClass(Inst, i, Address, Decoder)))
1192         return MCDisassembler::Fail;
1193       // Writeback not allowed if Rn is in the target list.
1194       if (writebackLoad && writebackReg == Inst.end()[-1].getReg())
1195         Check(S, MCDisassembler::SoftFail);
1196     }
1197   }
1198
1199   return S;
1200 }
1201
1202 static DecodeStatus DecodeSPRRegListOperand(MCInst &Inst, unsigned Val,
1203                                  uint64_t Address, const void *Decoder) {
1204   DecodeStatus S = MCDisassembler::Success;
1205
1206   unsigned Vd = fieldFromInstruction(Val, 8, 5);
1207   unsigned regs = fieldFromInstruction(Val, 0, 8);
1208
1209   // In case of unpredictable encoding, tweak the operands.
1210   if (regs == 0 || (Vd + regs) > 32) {
1211     regs = Vd + regs > 32 ? 32 - Vd : regs;
1212     regs = std::max( 1u, regs);
1213     S = MCDisassembler::SoftFail;
1214   }
1215
1216   if (!Check(S, DecodeSPRRegisterClass(Inst, Vd, Address, Decoder)))
1217     return MCDisassembler::Fail;
1218   for (unsigned i = 0; i < (regs - 1); ++i) {
1219     if (!Check(S, DecodeSPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1220       return MCDisassembler::Fail;
1221   }
1222
1223   return S;
1224 }
1225
1226 static DecodeStatus DecodeDPRRegListOperand(MCInst &Inst, unsigned Val,
1227                                  uint64_t Address, const void *Decoder) {
1228   DecodeStatus S = MCDisassembler::Success;
1229
1230   unsigned Vd = fieldFromInstruction(Val, 8, 5);
1231   unsigned regs = fieldFromInstruction(Val, 1, 7);
1232
1233   // In case of unpredictable encoding, tweak the operands.
1234   if (regs == 0 || regs > 16 || (Vd + regs) > 32) {
1235     regs = Vd + regs > 32 ? 32 - Vd : regs;
1236     regs = std::max( 1u, regs);
1237     regs = std::min(16u, regs);
1238     S = MCDisassembler::SoftFail;
1239   }
1240
1241   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
1242       return MCDisassembler::Fail;
1243   for (unsigned i = 0; i < (regs - 1); ++i) {
1244     if (!Check(S, DecodeDPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1245       return MCDisassembler::Fail;
1246   }
1247
1248   return S;
1249 }
1250
1251 static DecodeStatus DecodeBitfieldMaskOperand(MCInst &Inst, unsigned Val,
1252                                       uint64_t Address, const void *Decoder) {
1253   // This operand encodes a mask of contiguous zeros between a specified MSB
1254   // and LSB.  To decode it, we create the mask of all bits MSB-and-lower,
1255   // the mask of all bits LSB-and-lower, and then xor them to create
1256   // the mask of that's all ones on [msb, lsb].  Finally we not it to
1257   // create the final mask.
1258   unsigned msb = fieldFromInstruction(Val, 5, 5);
1259   unsigned lsb = fieldFromInstruction(Val, 0, 5);
1260
1261   DecodeStatus S = MCDisassembler::Success;
1262   if (lsb > msb) {
1263     Check(S, MCDisassembler::SoftFail);
1264     // The check above will cause the warning for the "potentially undefined
1265     // instruction encoding" but we can't build a bad MCOperand value here
1266     // with a lsb > msb or else printing the MCInst will cause a crash.
1267     lsb = msb;
1268   }
1269
1270   uint32_t msb_mask = 0xFFFFFFFF;
1271   if (msb != 31) msb_mask = (1U << (msb+1)) - 1;
1272   uint32_t lsb_mask = (1U << lsb) - 1;
1273
1274   Inst.addOperand(MCOperand::CreateImm(~(msb_mask ^ lsb_mask)));
1275   return S;
1276 }
1277
1278 static DecodeStatus DecodeCopMemInstruction(MCInst &Inst, unsigned Insn,
1279                                   uint64_t Address, const void *Decoder) {
1280   DecodeStatus S = MCDisassembler::Success;
1281
1282   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1283   unsigned CRd = fieldFromInstruction(Insn, 12, 4);
1284   unsigned coproc = fieldFromInstruction(Insn, 8, 4);
1285   unsigned imm = fieldFromInstruction(Insn, 0, 8);
1286   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1287   unsigned U = fieldFromInstruction(Insn, 23, 1);
1288
1289   switch (Inst.getOpcode()) {
1290     case ARM::LDC_OFFSET:
1291     case ARM::LDC_PRE:
1292     case ARM::LDC_POST:
1293     case ARM::LDC_OPTION:
1294     case ARM::LDCL_OFFSET:
1295     case ARM::LDCL_PRE:
1296     case ARM::LDCL_POST:
1297     case ARM::LDCL_OPTION:
1298     case ARM::STC_OFFSET:
1299     case ARM::STC_PRE:
1300     case ARM::STC_POST:
1301     case ARM::STC_OPTION:
1302     case ARM::STCL_OFFSET:
1303     case ARM::STCL_PRE:
1304     case ARM::STCL_POST:
1305     case ARM::STCL_OPTION:
1306     case ARM::t2LDC_OFFSET:
1307     case ARM::t2LDC_PRE:
1308     case ARM::t2LDC_POST:
1309     case ARM::t2LDC_OPTION:
1310     case ARM::t2LDCL_OFFSET:
1311     case ARM::t2LDCL_PRE:
1312     case ARM::t2LDCL_POST:
1313     case ARM::t2LDCL_OPTION:
1314     case ARM::t2STC_OFFSET:
1315     case ARM::t2STC_PRE:
1316     case ARM::t2STC_POST:
1317     case ARM::t2STC_OPTION:
1318     case ARM::t2STCL_OFFSET:
1319     case ARM::t2STCL_PRE:
1320     case ARM::t2STCL_POST:
1321     case ARM::t2STCL_OPTION:
1322       if (coproc == 0xA || coproc == 0xB)
1323         return MCDisassembler::Fail;
1324       break;
1325     default:
1326       break;
1327   }
1328
1329   Inst.addOperand(MCOperand::CreateImm(coproc));
1330   Inst.addOperand(MCOperand::CreateImm(CRd));
1331   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1332     return MCDisassembler::Fail;
1333
1334   switch (Inst.getOpcode()) {
1335     case ARM::t2LDC2_OFFSET:
1336     case ARM::t2LDC2L_OFFSET:
1337     case ARM::t2LDC2_PRE:
1338     case ARM::t2LDC2L_PRE:
1339     case ARM::t2STC2_OFFSET:
1340     case ARM::t2STC2L_OFFSET:
1341     case ARM::t2STC2_PRE:
1342     case ARM::t2STC2L_PRE:
1343     case ARM::LDC2_OFFSET:
1344     case ARM::LDC2L_OFFSET:
1345     case ARM::LDC2_PRE:
1346     case ARM::LDC2L_PRE:
1347     case ARM::STC2_OFFSET:
1348     case ARM::STC2L_OFFSET:
1349     case ARM::STC2_PRE:
1350     case ARM::STC2L_PRE:
1351     case ARM::t2LDC_OFFSET:
1352     case ARM::t2LDCL_OFFSET:
1353     case ARM::t2LDC_PRE:
1354     case ARM::t2LDCL_PRE:
1355     case ARM::t2STC_OFFSET:
1356     case ARM::t2STCL_OFFSET:
1357     case ARM::t2STC_PRE:
1358     case ARM::t2STCL_PRE:
1359     case ARM::LDC_OFFSET:
1360     case ARM::LDCL_OFFSET:
1361     case ARM::LDC_PRE:
1362     case ARM::LDCL_PRE:
1363     case ARM::STC_OFFSET:
1364     case ARM::STCL_OFFSET:
1365     case ARM::STC_PRE:
1366     case ARM::STCL_PRE:
1367       imm = ARM_AM::getAM5Opc(U ? ARM_AM::add : ARM_AM::sub, imm);
1368       Inst.addOperand(MCOperand::CreateImm(imm));
1369       break;
1370     case ARM::t2LDC2_POST:
1371     case ARM::t2LDC2L_POST:
1372     case ARM::t2STC2_POST:
1373     case ARM::t2STC2L_POST:
1374     case ARM::LDC2_POST:
1375     case ARM::LDC2L_POST:
1376     case ARM::STC2_POST:
1377     case ARM::STC2L_POST:
1378     case ARM::t2LDC_POST:
1379     case ARM::t2LDCL_POST:
1380     case ARM::t2STC_POST:
1381     case ARM::t2STCL_POST:
1382     case ARM::LDC_POST:
1383     case ARM::LDCL_POST:
1384     case ARM::STC_POST:
1385     case ARM::STCL_POST:
1386       imm |= U << 8;
1387       // fall through.
1388     default:
1389       // The 'option' variant doesn't encode 'U' in the immediate since
1390       // the immediate is unsigned [0,255].
1391       Inst.addOperand(MCOperand::CreateImm(imm));
1392       break;
1393   }
1394
1395   switch (Inst.getOpcode()) {
1396     case ARM::LDC_OFFSET:
1397     case ARM::LDC_PRE:
1398     case ARM::LDC_POST:
1399     case ARM::LDC_OPTION:
1400     case ARM::LDCL_OFFSET:
1401     case ARM::LDCL_PRE:
1402     case ARM::LDCL_POST:
1403     case ARM::LDCL_OPTION:
1404     case ARM::STC_OFFSET:
1405     case ARM::STC_PRE:
1406     case ARM::STC_POST:
1407     case ARM::STC_OPTION:
1408     case ARM::STCL_OFFSET:
1409     case ARM::STCL_PRE:
1410     case ARM::STCL_POST:
1411     case ARM::STCL_OPTION:
1412       if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1413         return MCDisassembler::Fail;
1414       break;
1415     default:
1416       break;
1417   }
1418
1419   return S;
1420 }
1421
1422 static DecodeStatus
1423 DecodeAddrMode2IdxInstruction(MCInst &Inst, unsigned Insn,
1424                               uint64_t Address, const void *Decoder) {
1425   DecodeStatus S = MCDisassembler::Success;
1426
1427   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1428   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
1429   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
1430   unsigned imm = fieldFromInstruction(Insn, 0, 12);
1431   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1432   unsigned reg = fieldFromInstruction(Insn, 25, 1);
1433   unsigned P = fieldFromInstruction(Insn, 24, 1);
1434   unsigned W = fieldFromInstruction(Insn, 21, 1);
1435
1436   // On stores, the writeback operand precedes Rt.
1437   switch (Inst.getOpcode()) {
1438     case ARM::STR_POST_IMM:
1439     case ARM::STR_POST_REG:
1440     case ARM::STRB_POST_IMM:
1441     case ARM::STRB_POST_REG:
1442     case ARM::STRT_POST_REG:
1443     case ARM::STRT_POST_IMM:
1444     case ARM::STRBT_POST_REG:
1445     case ARM::STRBT_POST_IMM:
1446       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1447         return MCDisassembler::Fail;
1448       break;
1449     default:
1450       break;
1451   }
1452
1453   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1454     return MCDisassembler::Fail;
1455
1456   // On loads, the writeback operand comes after Rt.
1457   switch (Inst.getOpcode()) {
1458     case ARM::LDR_POST_IMM:
1459     case ARM::LDR_POST_REG:
1460     case ARM::LDRB_POST_IMM:
1461     case ARM::LDRB_POST_REG:
1462     case ARM::LDRBT_POST_REG:
1463     case ARM::LDRBT_POST_IMM:
1464     case ARM::LDRT_POST_REG:
1465     case ARM::LDRT_POST_IMM:
1466       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1467         return MCDisassembler::Fail;
1468       break;
1469     default:
1470       break;
1471   }
1472
1473   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1474     return MCDisassembler::Fail;
1475
1476   ARM_AM::AddrOpc Op = ARM_AM::add;
1477   if (!fieldFromInstruction(Insn, 23, 1))
1478     Op = ARM_AM::sub;
1479
1480   bool writeback = (P == 0) || (W == 1);
1481   unsigned idx_mode = 0;
1482   if (P && writeback)
1483     idx_mode = ARMII::IndexModePre;
1484   else if (!P && writeback)
1485     idx_mode = ARMII::IndexModePost;
1486
1487   if (writeback && (Rn == 15 || Rn == Rt))
1488     S = MCDisassembler::SoftFail; // UNPREDICTABLE
1489
1490   if (reg) {
1491     if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1492       return MCDisassembler::Fail;
1493     ARM_AM::ShiftOpc Opc = ARM_AM::lsl;
1494     switch( fieldFromInstruction(Insn, 5, 2)) {
1495       case 0:
1496         Opc = ARM_AM::lsl;
1497         break;
1498       case 1:
1499         Opc = ARM_AM::lsr;
1500         break;
1501       case 2:
1502         Opc = ARM_AM::asr;
1503         break;
1504       case 3:
1505         Opc = ARM_AM::ror;
1506         break;
1507       default:
1508         return MCDisassembler::Fail;
1509     }
1510     unsigned amt = fieldFromInstruction(Insn, 7, 5);
1511     if (Opc == ARM_AM::ror && amt == 0)
1512       Opc = ARM_AM::rrx;
1513     unsigned imm = ARM_AM::getAM2Opc(Op, amt, Opc, idx_mode);
1514
1515     Inst.addOperand(MCOperand::CreateImm(imm));
1516   } else {
1517     Inst.addOperand(MCOperand::CreateReg(0));
1518     unsigned tmp = ARM_AM::getAM2Opc(Op, imm, ARM_AM::lsl, idx_mode);
1519     Inst.addOperand(MCOperand::CreateImm(tmp));
1520   }
1521
1522   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1523     return MCDisassembler::Fail;
1524
1525   return S;
1526 }
1527
1528 static DecodeStatus DecodeSORegMemOperand(MCInst &Inst, unsigned Val,
1529                                   uint64_t Address, const void *Decoder) {
1530   DecodeStatus S = MCDisassembler::Success;
1531
1532   unsigned Rn = fieldFromInstruction(Val, 13, 4);
1533   unsigned Rm = fieldFromInstruction(Val,  0, 4);
1534   unsigned type = fieldFromInstruction(Val, 5, 2);
1535   unsigned imm = fieldFromInstruction(Val, 7, 5);
1536   unsigned U = fieldFromInstruction(Val, 12, 1);
1537
1538   ARM_AM::ShiftOpc ShOp = ARM_AM::lsl;
1539   switch (type) {
1540     case 0:
1541       ShOp = ARM_AM::lsl;
1542       break;
1543     case 1:
1544       ShOp = ARM_AM::lsr;
1545       break;
1546     case 2:
1547       ShOp = ARM_AM::asr;
1548       break;
1549     case 3:
1550       ShOp = ARM_AM::ror;
1551       break;
1552   }
1553
1554   if (ShOp == ARM_AM::ror && imm == 0)
1555     ShOp = ARM_AM::rrx;
1556
1557   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1558     return MCDisassembler::Fail;
1559   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1560     return MCDisassembler::Fail;
1561   unsigned shift;
1562   if (U)
1563     shift = ARM_AM::getAM2Opc(ARM_AM::add, imm, ShOp);
1564   else
1565     shift = ARM_AM::getAM2Opc(ARM_AM::sub, imm, ShOp);
1566   Inst.addOperand(MCOperand::CreateImm(shift));
1567
1568   return S;
1569 }
1570
1571 static DecodeStatus
1572 DecodeAddrMode3Instruction(MCInst &Inst, unsigned Insn,
1573                            uint64_t Address, const void *Decoder) {
1574   DecodeStatus S = MCDisassembler::Success;
1575
1576   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
1577   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1578   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
1579   unsigned type = fieldFromInstruction(Insn, 22, 1);
1580   unsigned imm = fieldFromInstruction(Insn, 8, 4);
1581   unsigned U = ((~fieldFromInstruction(Insn, 23, 1)) & 1) << 8;
1582   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1583   unsigned W = fieldFromInstruction(Insn, 21, 1);
1584   unsigned P = fieldFromInstruction(Insn, 24, 1);
1585   unsigned Rt2 = Rt + 1;
1586
1587   bool writeback = (W == 1) | (P == 0);
1588
1589   // For {LD,ST}RD, Rt must be even, else undefined.
1590   switch (Inst.getOpcode()) {
1591     case ARM::STRD:
1592     case ARM::STRD_PRE:
1593     case ARM::STRD_POST:
1594     case ARM::LDRD:
1595     case ARM::LDRD_PRE:
1596     case ARM::LDRD_POST:
1597       if (Rt & 0x1) S = MCDisassembler::SoftFail;
1598       break;
1599     default:
1600       break;
1601   }
1602   switch (Inst.getOpcode()) {
1603     case ARM::STRD:
1604     case ARM::STRD_PRE:
1605     case ARM::STRD_POST:
1606       if (P == 0 && W == 1)
1607         S = MCDisassembler::SoftFail;
1608
1609       if (writeback && (Rn == 15 || Rn == Rt || Rn == Rt2))
1610         S = MCDisassembler::SoftFail;
1611       if (type && Rm == 15)
1612         S = MCDisassembler::SoftFail;
1613       if (Rt2 == 15)
1614         S = MCDisassembler::SoftFail;
1615       if (!type && fieldFromInstruction(Insn, 8, 4))
1616         S = MCDisassembler::SoftFail;
1617       break;
1618     case ARM::STRH:
1619     case ARM::STRH_PRE:
1620     case ARM::STRH_POST:
1621       if (Rt == 15)
1622         S = MCDisassembler::SoftFail;
1623       if (writeback && (Rn == 15 || Rn == Rt))
1624         S = MCDisassembler::SoftFail;
1625       if (!type && Rm == 15)
1626         S = MCDisassembler::SoftFail;
1627       break;
1628     case ARM::LDRD:
1629     case ARM::LDRD_PRE:
1630     case ARM::LDRD_POST:
1631       if (type && Rn == 15){
1632         if (Rt2 == 15)
1633           S = MCDisassembler::SoftFail;
1634         break;
1635       }
1636       if (P == 0 && W == 1)
1637         S = MCDisassembler::SoftFail;
1638       if (!type && (Rt2 == 15 || Rm == 15 || Rm == Rt || Rm == Rt2))
1639         S = MCDisassembler::SoftFail;
1640       if (!type && writeback && Rn == 15)
1641         S = MCDisassembler::SoftFail;
1642       if (writeback && (Rn == Rt || Rn == Rt2))
1643         S = MCDisassembler::SoftFail;
1644       break;
1645     case ARM::LDRH:
1646     case ARM::LDRH_PRE:
1647     case ARM::LDRH_POST:
1648       if (type && Rn == 15){
1649         if (Rt == 15)
1650           S = MCDisassembler::SoftFail;
1651         break;
1652       }
1653       if (Rt == 15)
1654         S = MCDisassembler::SoftFail;
1655       if (!type && Rm == 15)
1656         S = MCDisassembler::SoftFail;
1657       if (!type && writeback && (Rn == 15 || Rn == Rt))
1658         S = MCDisassembler::SoftFail;
1659       break;
1660     case ARM::LDRSH:
1661     case ARM::LDRSH_PRE:
1662     case ARM::LDRSH_POST:
1663     case ARM::LDRSB:
1664     case ARM::LDRSB_PRE:
1665     case ARM::LDRSB_POST:
1666       if (type && Rn == 15){
1667         if (Rt == 15)
1668           S = MCDisassembler::SoftFail;
1669         break;
1670       }
1671       if (type && (Rt == 15 || (writeback && Rn == Rt)))
1672         S = MCDisassembler::SoftFail;
1673       if (!type && (Rt == 15 || Rm == 15))
1674         S = MCDisassembler::SoftFail;
1675       if (!type && writeback && (Rn == 15 || Rn == Rt))
1676         S = MCDisassembler::SoftFail;
1677       break;
1678     default:
1679       break;
1680   }
1681
1682   if (writeback) { // Writeback
1683     if (P)
1684       U |= ARMII::IndexModePre << 9;
1685     else
1686       U |= ARMII::IndexModePost << 9;
1687
1688     // On stores, the writeback operand precedes Rt.
1689     switch (Inst.getOpcode()) {
1690     case ARM::STRD:
1691     case ARM::STRD_PRE:
1692     case ARM::STRD_POST:
1693     case ARM::STRH:
1694     case ARM::STRH_PRE:
1695     case ARM::STRH_POST:
1696       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1697         return MCDisassembler::Fail;
1698       break;
1699     default:
1700       break;
1701     }
1702   }
1703
1704   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1705     return MCDisassembler::Fail;
1706   switch (Inst.getOpcode()) {
1707     case ARM::STRD:
1708     case ARM::STRD_PRE:
1709     case ARM::STRD_POST:
1710     case ARM::LDRD:
1711     case ARM::LDRD_PRE:
1712     case ARM::LDRD_POST:
1713       if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
1714         return MCDisassembler::Fail;
1715       break;
1716     default:
1717       break;
1718   }
1719
1720   if (writeback) {
1721     // On loads, the writeback operand comes after Rt.
1722     switch (Inst.getOpcode()) {
1723     case ARM::LDRD:
1724     case ARM::LDRD_PRE:
1725     case ARM::LDRD_POST:
1726     case ARM::LDRH:
1727     case ARM::LDRH_PRE:
1728     case ARM::LDRH_POST:
1729     case ARM::LDRSH:
1730     case ARM::LDRSH_PRE:
1731     case ARM::LDRSH_POST:
1732     case ARM::LDRSB:
1733     case ARM::LDRSB_PRE:
1734     case ARM::LDRSB_POST:
1735     case ARM::LDRHTr:
1736     case ARM::LDRSBTr:
1737       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1738         return MCDisassembler::Fail;
1739       break;
1740     default:
1741       break;
1742     }
1743   }
1744
1745   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1746     return MCDisassembler::Fail;
1747
1748   if (type) {
1749     Inst.addOperand(MCOperand::CreateReg(0));
1750     Inst.addOperand(MCOperand::CreateImm(U | (imm << 4) | Rm));
1751   } else {
1752     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1753     return MCDisassembler::Fail;
1754     Inst.addOperand(MCOperand::CreateImm(U));
1755   }
1756
1757   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1758     return MCDisassembler::Fail;
1759
1760   return S;
1761 }
1762
1763 static DecodeStatus DecodeRFEInstruction(MCInst &Inst, unsigned Insn,
1764                                  uint64_t Address, const void *Decoder) {
1765   DecodeStatus S = MCDisassembler::Success;
1766
1767   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1768   unsigned mode = fieldFromInstruction(Insn, 23, 2);
1769
1770   switch (mode) {
1771     case 0:
1772       mode = ARM_AM::da;
1773       break;
1774     case 1:
1775       mode = ARM_AM::ia;
1776       break;
1777     case 2:
1778       mode = ARM_AM::db;
1779       break;
1780     case 3:
1781       mode = ARM_AM::ib;
1782       break;
1783   }
1784
1785   Inst.addOperand(MCOperand::CreateImm(mode));
1786   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1787     return MCDisassembler::Fail;
1788
1789   return S;
1790 }
1791
1792 static DecodeStatus DecodeQADDInstruction(MCInst &Inst, unsigned Insn,
1793                                uint64_t Address, const void *Decoder) {
1794   DecodeStatus S = MCDisassembler::Success;
1795
1796   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
1797   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
1798   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1799   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1800
1801   if (pred == 0xF)
1802     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
1803
1804   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
1805     return MCDisassembler::Fail;
1806   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1807     return MCDisassembler::Fail;
1808   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
1809     return MCDisassembler::Fail;
1810   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1811     return MCDisassembler::Fail;
1812   return S;
1813 }
1814
1815 static DecodeStatus DecodeMemMultipleWritebackInstruction(MCInst &Inst,
1816                                   unsigned Insn,
1817                                   uint64_t Address, const void *Decoder) {
1818   DecodeStatus S = MCDisassembler::Success;
1819
1820   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
1821   unsigned pred = fieldFromInstruction(Insn, 28, 4);
1822   unsigned reglist = fieldFromInstruction(Insn, 0, 16);
1823
1824   if (pred == 0xF) {
1825     // Ambiguous with RFE and SRS
1826     switch (Inst.getOpcode()) {
1827       case ARM::LDMDA:
1828         Inst.setOpcode(ARM::RFEDA);
1829         break;
1830       case ARM::LDMDA_UPD:
1831         Inst.setOpcode(ARM::RFEDA_UPD);
1832         break;
1833       case ARM::LDMDB:
1834         Inst.setOpcode(ARM::RFEDB);
1835         break;
1836       case ARM::LDMDB_UPD:
1837         Inst.setOpcode(ARM::RFEDB_UPD);
1838         break;
1839       case ARM::LDMIA:
1840         Inst.setOpcode(ARM::RFEIA);
1841         break;
1842       case ARM::LDMIA_UPD:
1843         Inst.setOpcode(ARM::RFEIA_UPD);
1844         break;
1845       case ARM::LDMIB:
1846         Inst.setOpcode(ARM::RFEIB);
1847         break;
1848       case ARM::LDMIB_UPD:
1849         Inst.setOpcode(ARM::RFEIB_UPD);
1850         break;
1851       case ARM::STMDA:
1852         Inst.setOpcode(ARM::SRSDA);
1853         break;
1854       case ARM::STMDA_UPD:
1855         Inst.setOpcode(ARM::SRSDA_UPD);
1856         break;
1857       case ARM::STMDB:
1858         Inst.setOpcode(ARM::SRSDB);
1859         break;
1860       case ARM::STMDB_UPD:
1861         Inst.setOpcode(ARM::SRSDB_UPD);
1862         break;
1863       case ARM::STMIA:
1864         Inst.setOpcode(ARM::SRSIA);
1865         break;
1866       case ARM::STMIA_UPD:
1867         Inst.setOpcode(ARM::SRSIA_UPD);
1868         break;
1869       case ARM::STMIB:
1870         Inst.setOpcode(ARM::SRSIB);
1871         break;
1872       case ARM::STMIB_UPD:
1873         Inst.setOpcode(ARM::SRSIB_UPD);
1874         break;
1875       default:
1876         return MCDisassembler::Fail;
1877     }
1878
1879     // For stores (which become SRS's, the only operand is the mode.
1880     if (fieldFromInstruction(Insn, 20, 1) == 0) {
1881       // Check SRS encoding constraints
1882       if (!(fieldFromInstruction(Insn, 22, 1) == 1 &&
1883             fieldFromInstruction(Insn, 20, 1) == 0))
1884         return MCDisassembler::Fail;
1885
1886       Inst.addOperand(
1887           MCOperand::CreateImm(fieldFromInstruction(Insn, 0, 4)));
1888       return S;
1889     }
1890
1891     return DecodeRFEInstruction(Inst, Insn, Address, Decoder);
1892   }
1893
1894   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1895     return MCDisassembler::Fail;
1896   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1897     return MCDisassembler::Fail; // Tied
1898   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1899     return MCDisassembler::Fail;
1900   if (!Check(S, DecodeRegListOperand(Inst, reglist, Address, Decoder)))
1901     return MCDisassembler::Fail;
1902
1903   return S;
1904 }
1905
1906 static DecodeStatus DecodeCPSInstruction(MCInst &Inst, unsigned Insn,
1907                                  uint64_t Address, const void *Decoder) {
1908   unsigned imod = fieldFromInstruction(Insn, 18, 2);
1909   unsigned M = fieldFromInstruction(Insn, 17, 1);
1910   unsigned iflags = fieldFromInstruction(Insn, 6, 3);
1911   unsigned mode = fieldFromInstruction(Insn, 0, 5);
1912
1913   DecodeStatus S = MCDisassembler::Success;
1914
1915   // This decoder is called from multiple location that do not check
1916   // the full encoding is valid before they do.
1917   if (fieldFromInstruction(Insn, 5, 1) != 0 ||
1918       fieldFromInstruction(Insn, 16, 1) != 0 ||
1919       fieldFromInstruction(Insn, 20, 8) != 0x10)
1920     return MCDisassembler::Fail;
1921
1922   // imod == '01' --> UNPREDICTABLE
1923   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1924   // return failure here.  The '01' imod value is unprintable, so there's
1925   // nothing useful we could do even if we returned UNPREDICTABLE.
1926
1927   if (imod == 1) return MCDisassembler::Fail;
1928
1929   if (imod && M) {
1930     Inst.setOpcode(ARM::CPS3p);
1931     Inst.addOperand(MCOperand::CreateImm(imod));
1932     Inst.addOperand(MCOperand::CreateImm(iflags));
1933     Inst.addOperand(MCOperand::CreateImm(mode));
1934   } else if (imod && !M) {
1935     Inst.setOpcode(ARM::CPS2p);
1936     Inst.addOperand(MCOperand::CreateImm(imod));
1937     Inst.addOperand(MCOperand::CreateImm(iflags));
1938     if (mode) S = MCDisassembler::SoftFail;
1939   } else if (!imod && M) {
1940     Inst.setOpcode(ARM::CPS1p);
1941     Inst.addOperand(MCOperand::CreateImm(mode));
1942     if (iflags) S = MCDisassembler::SoftFail;
1943   } else {
1944     // imod == '00' && M == '0' --> UNPREDICTABLE
1945     Inst.setOpcode(ARM::CPS1p);
1946     Inst.addOperand(MCOperand::CreateImm(mode));
1947     S = MCDisassembler::SoftFail;
1948   }
1949
1950   return S;
1951 }
1952
1953 static DecodeStatus DecodeT2CPSInstruction(MCInst &Inst, unsigned Insn,
1954                                  uint64_t Address, const void *Decoder) {
1955   unsigned imod = fieldFromInstruction(Insn, 9, 2);
1956   unsigned M = fieldFromInstruction(Insn, 8, 1);
1957   unsigned iflags = fieldFromInstruction(Insn, 5, 3);
1958   unsigned mode = fieldFromInstruction(Insn, 0, 5);
1959
1960   DecodeStatus S = MCDisassembler::Success;
1961
1962   // imod == '01' --> UNPREDICTABLE
1963   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1964   // return failure here.  The '01' imod value is unprintable, so there's
1965   // nothing useful we could do even if we returned UNPREDICTABLE.
1966
1967   if (imod == 1) return MCDisassembler::Fail;
1968
1969   if (imod && M) {
1970     Inst.setOpcode(ARM::t2CPS3p);
1971     Inst.addOperand(MCOperand::CreateImm(imod));
1972     Inst.addOperand(MCOperand::CreateImm(iflags));
1973     Inst.addOperand(MCOperand::CreateImm(mode));
1974   } else if (imod && !M) {
1975     Inst.setOpcode(ARM::t2CPS2p);
1976     Inst.addOperand(MCOperand::CreateImm(imod));
1977     Inst.addOperand(MCOperand::CreateImm(iflags));
1978     if (mode) S = MCDisassembler::SoftFail;
1979   } else if (!imod && M) {
1980     Inst.setOpcode(ARM::t2CPS1p);
1981     Inst.addOperand(MCOperand::CreateImm(mode));
1982     if (iflags) S = MCDisassembler::SoftFail;
1983   } else {
1984     // imod == '00' && M == '0' --> this is a HINT instruction
1985     int imm = fieldFromInstruction(Insn, 0, 8);
1986     // HINT are defined only for immediate in [0..4]
1987     if(imm > 4) return MCDisassembler::Fail;
1988     Inst.setOpcode(ARM::t2HINT);
1989     Inst.addOperand(MCOperand::CreateImm(imm));
1990   }
1991
1992   return S;
1993 }
1994
1995 static DecodeStatus DecodeT2MOVTWInstruction(MCInst &Inst, unsigned Insn,
1996                                  uint64_t Address, const void *Decoder) {
1997   DecodeStatus S = MCDisassembler::Success;
1998
1999   unsigned Rd = fieldFromInstruction(Insn, 8, 4);
2000   unsigned imm = 0;
2001
2002   imm |= (fieldFromInstruction(Insn, 0, 8) << 0);
2003   imm |= (fieldFromInstruction(Insn, 12, 3) << 8);
2004   imm |= (fieldFromInstruction(Insn, 16, 4) << 12);
2005   imm |= (fieldFromInstruction(Insn, 26, 1) << 11);
2006
2007   if (Inst.getOpcode() == ARM::t2MOVTi16)
2008     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
2009       return MCDisassembler::Fail;
2010   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
2011     return MCDisassembler::Fail;
2012
2013   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
2014     Inst.addOperand(MCOperand::CreateImm(imm));
2015
2016   return S;
2017 }
2018
2019 static DecodeStatus DecodeArmMOVTWInstruction(MCInst &Inst, unsigned Insn,
2020                                  uint64_t Address, const void *Decoder) {
2021   DecodeStatus S = MCDisassembler::Success;
2022
2023   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2024   unsigned pred = fieldFromInstruction(Insn, 28, 4);
2025   unsigned imm = 0;
2026
2027   imm |= (fieldFromInstruction(Insn, 0, 12) << 0);
2028   imm |= (fieldFromInstruction(Insn, 16, 4) << 12);
2029
2030   if (Inst.getOpcode() == ARM::MOVTi16)
2031     if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
2032       return MCDisassembler::Fail;
2033
2034   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
2035     return MCDisassembler::Fail;
2036
2037   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
2038     Inst.addOperand(MCOperand::CreateImm(imm));
2039
2040   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2041     return MCDisassembler::Fail;
2042
2043   return S;
2044 }
2045
2046 static DecodeStatus DecodeSMLAInstruction(MCInst &Inst, unsigned Insn,
2047                                  uint64_t Address, const void *Decoder) {
2048   DecodeStatus S = MCDisassembler::Success;
2049
2050   unsigned Rd = fieldFromInstruction(Insn, 16, 4);
2051   unsigned Rn = fieldFromInstruction(Insn, 0, 4);
2052   unsigned Rm = fieldFromInstruction(Insn, 8, 4);
2053   unsigned Ra = fieldFromInstruction(Insn, 12, 4);
2054   unsigned pred = fieldFromInstruction(Insn, 28, 4);
2055
2056   if (pred == 0xF)
2057     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
2058
2059   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
2060     return MCDisassembler::Fail;
2061   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
2062     return MCDisassembler::Fail;
2063   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
2064     return MCDisassembler::Fail;
2065   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Ra, Address, Decoder)))
2066     return MCDisassembler::Fail;
2067
2068   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2069     return MCDisassembler::Fail;
2070
2071   return S;
2072 }
2073
2074 static DecodeStatus DecodeAddrModeImm12Operand(MCInst &Inst, unsigned Val,
2075                            uint64_t Address, const void *Decoder) {
2076   DecodeStatus S = MCDisassembler::Success;
2077
2078   unsigned add = fieldFromInstruction(Val, 12, 1);
2079   unsigned imm = fieldFromInstruction(Val, 0, 12);
2080   unsigned Rn = fieldFromInstruction(Val, 13, 4);
2081
2082   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2083     return MCDisassembler::Fail;
2084
2085   if (!add) imm *= -1;
2086   if (imm == 0 && !add) imm = INT32_MIN;
2087   Inst.addOperand(MCOperand::CreateImm(imm));
2088   if (Rn == 15)
2089     tryAddingPcLoadReferenceComment(Address, Address + imm + 8, Decoder);
2090
2091   return S;
2092 }
2093
2094 static DecodeStatus DecodeAddrMode5Operand(MCInst &Inst, unsigned Val,
2095                                    uint64_t Address, const void *Decoder) {
2096   DecodeStatus S = MCDisassembler::Success;
2097
2098   unsigned Rn = fieldFromInstruction(Val, 9, 4);
2099   unsigned U = fieldFromInstruction(Val, 8, 1);
2100   unsigned imm = fieldFromInstruction(Val, 0, 8);
2101
2102   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2103     return MCDisassembler::Fail;
2104
2105   if (U)
2106     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::add, imm)));
2107   else
2108     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::sub, imm)));
2109
2110   return S;
2111 }
2112
2113 static DecodeStatus DecodeAddrMode7Operand(MCInst &Inst, unsigned Val,
2114                                    uint64_t Address, const void *Decoder) {
2115   return DecodeGPRRegisterClass(Inst, Val, Address, Decoder);
2116 }
2117
2118 static DecodeStatus
2119 DecodeT2BInstruction(MCInst &Inst, unsigned Insn,
2120                      uint64_t Address, const void *Decoder) {
2121   DecodeStatus Status = MCDisassembler::Success;
2122
2123   // Note the J1 and J2 values are from the encoded instruction.  So here
2124   // change them to I1 and I2 values via as documented:
2125   // I1 = NOT(J1 EOR S);
2126   // I2 = NOT(J2 EOR S);
2127   // and build the imm32 with one trailing zero as documented:
2128   // imm32 = SignExtend(S:I1:I2:imm10:imm11:'0', 32);
2129   unsigned S = fieldFromInstruction(Insn, 26, 1);
2130   unsigned J1 = fieldFromInstruction(Insn, 13, 1);
2131   unsigned J2 = fieldFromInstruction(Insn, 11, 1);
2132   unsigned I1 = !(J1 ^ S);
2133   unsigned I2 = !(J2 ^ S);
2134   unsigned imm10 = fieldFromInstruction(Insn, 16, 10);
2135   unsigned imm11 = fieldFromInstruction(Insn, 0, 11);
2136   unsigned tmp = (S << 23) | (I1 << 22) | (I2 << 21) | (imm10 << 11) | imm11;
2137   int imm32 = SignExtend32<25>(tmp << 1);
2138   if (!tryAddingSymbolicOperand(Address, Address + imm32 + 4,
2139                                 true, 4, Inst, Decoder))
2140     Inst.addOperand(MCOperand::CreateImm(imm32));
2141
2142   return Status;
2143 }
2144
2145 static DecodeStatus
2146 DecodeBranchImmInstruction(MCInst &Inst, unsigned Insn,
2147                            uint64_t Address, const void *Decoder) {
2148   DecodeStatus S = MCDisassembler::Success;
2149
2150   unsigned pred = fieldFromInstruction(Insn, 28, 4);
2151   unsigned imm = fieldFromInstruction(Insn, 0, 24) << 2;
2152
2153   if (pred == 0xF) {
2154     Inst.setOpcode(ARM::BLXi);
2155     imm |= fieldFromInstruction(Insn, 24, 1) << 1;
2156     if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8,
2157                                   true, 4, Inst, Decoder))
2158     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
2159     return S;
2160   }
2161
2162   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8,
2163                                 true, 4, Inst, Decoder))
2164     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
2165   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
2166     return MCDisassembler::Fail;
2167
2168   return S;
2169 }
2170
2171
2172 static DecodeStatus DecodeAddrMode6Operand(MCInst &Inst, unsigned Val,
2173                                    uint64_t Address, const void *Decoder) {
2174   DecodeStatus S = MCDisassembler::Success;
2175
2176   unsigned Rm = fieldFromInstruction(Val, 0, 4);
2177   unsigned align = fieldFromInstruction(Val, 4, 2);
2178
2179   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2180     return MCDisassembler::Fail;
2181   if (!align)
2182     Inst.addOperand(MCOperand::CreateImm(0));
2183   else
2184     Inst.addOperand(MCOperand::CreateImm(4 << align));
2185
2186   return S;
2187 }
2188
2189 static DecodeStatus DecodeVLDInstruction(MCInst &Inst, unsigned Insn,
2190                                    uint64_t Address, const void *Decoder) {
2191   DecodeStatus S = MCDisassembler::Success;
2192
2193   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2194   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2195   unsigned wb = fieldFromInstruction(Insn, 16, 4);
2196   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2197   Rn |= fieldFromInstruction(Insn, 4, 2) << 4;
2198   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2199
2200   // First output register
2201   switch (Inst.getOpcode()) {
2202   case ARM::VLD1q16: case ARM::VLD1q32: case ARM::VLD1q64: case ARM::VLD1q8:
2203   case ARM::VLD1q16wb_fixed: case ARM::VLD1q16wb_register:
2204   case ARM::VLD1q32wb_fixed: case ARM::VLD1q32wb_register:
2205   case ARM::VLD1q64wb_fixed: case ARM::VLD1q64wb_register:
2206   case ARM::VLD1q8wb_fixed: case ARM::VLD1q8wb_register:
2207   case ARM::VLD2d16: case ARM::VLD2d32: case ARM::VLD2d8:
2208   case ARM::VLD2d16wb_fixed: case ARM::VLD2d16wb_register:
2209   case ARM::VLD2d32wb_fixed: case ARM::VLD2d32wb_register:
2210   case ARM::VLD2d8wb_fixed: case ARM::VLD2d8wb_register:
2211     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2212       return MCDisassembler::Fail;
2213     break;
2214   case ARM::VLD2b16:
2215   case ARM::VLD2b32:
2216   case ARM::VLD2b8:
2217   case ARM::VLD2b16wb_fixed:
2218   case ARM::VLD2b16wb_register:
2219   case ARM::VLD2b32wb_fixed:
2220   case ARM::VLD2b32wb_register:
2221   case ARM::VLD2b8wb_fixed:
2222   case ARM::VLD2b8wb_register:
2223     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2224       return MCDisassembler::Fail;
2225     break;
2226   default:
2227     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2228       return MCDisassembler::Fail;
2229   }
2230
2231   // Second output register
2232   switch (Inst.getOpcode()) {
2233     case ARM::VLD3d8:
2234     case ARM::VLD3d16:
2235     case ARM::VLD3d32:
2236     case ARM::VLD3d8_UPD:
2237     case ARM::VLD3d16_UPD:
2238     case ARM::VLD3d32_UPD:
2239     case ARM::VLD4d8:
2240     case ARM::VLD4d16:
2241     case ARM::VLD4d32:
2242     case ARM::VLD4d8_UPD:
2243     case ARM::VLD4d16_UPD:
2244     case ARM::VLD4d32_UPD:
2245       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2246         return MCDisassembler::Fail;
2247       break;
2248     case ARM::VLD3q8:
2249     case ARM::VLD3q16:
2250     case ARM::VLD3q32:
2251     case ARM::VLD3q8_UPD:
2252     case ARM::VLD3q16_UPD:
2253     case ARM::VLD3q32_UPD:
2254     case ARM::VLD4q8:
2255     case ARM::VLD4q16:
2256     case ARM::VLD4q32:
2257     case ARM::VLD4q8_UPD:
2258     case ARM::VLD4q16_UPD:
2259     case ARM::VLD4q32_UPD:
2260       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2261         return MCDisassembler::Fail;
2262     default:
2263       break;
2264   }
2265
2266   // Third output register
2267   switch(Inst.getOpcode()) {
2268     case ARM::VLD3d8:
2269     case ARM::VLD3d16:
2270     case ARM::VLD3d32:
2271     case ARM::VLD3d8_UPD:
2272     case ARM::VLD3d16_UPD:
2273     case ARM::VLD3d32_UPD:
2274     case ARM::VLD4d8:
2275     case ARM::VLD4d16:
2276     case ARM::VLD4d32:
2277     case ARM::VLD4d8_UPD:
2278     case ARM::VLD4d16_UPD:
2279     case ARM::VLD4d32_UPD:
2280       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2281         return MCDisassembler::Fail;
2282       break;
2283     case ARM::VLD3q8:
2284     case ARM::VLD3q16:
2285     case ARM::VLD3q32:
2286     case ARM::VLD3q8_UPD:
2287     case ARM::VLD3q16_UPD:
2288     case ARM::VLD3q32_UPD:
2289     case ARM::VLD4q8:
2290     case ARM::VLD4q16:
2291     case ARM::VLD4q32:
2292     case ARM::VLD4q8_UPD:
2293     case ARM::VLD4q16_UPD:
2294     case ARM::VLD4q32_UPD:
2295       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2296         return MCDisassembler::Fail;
2297       break;
2298     default:
2299       break;
2300   }
2301
2302   // Fourth output register
2303   switch (Inst.getOpcode()) {
2304     case ARM::VLD4d8:
2305     case ARM::VLD4d16:
2306     case ARM::VLD4d32:
2307     case ARM::VLD4d8_UPD:
2308     case ARM::VLD4d16_UPD:
2309     case ARM::VLD4d32_UPD:
2310       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2311         return MCDisassembler::Fail;
2312       break;
2313     case ARM::VLD4q8:
2314     case ARM::VLD4q16:
2315     case ARM::VLD4q32:
2316     case ARM::VLD4q8_UPD:
2317     case ARM::VLD4q16_UPD:
2318     case ARM::VLD4q32_UPD:
2319       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2320         return MCDisassembler::Fail;
2321       break;
2322     default:
2323       break;
2324   }
2325
2326   // Writeback operand
2327   switch (Inst.getOpcode()) {
2328     case ARM::VLD1d8wb_fixed:
2329     case ARM::VLD1d16wb_fixed:
2330     case ARM::VLD1d32wb_fixed:
2331     case ARM::VLD1d64wb_fixed:
2332     case ARM::VLD1d8wb_register:
2333     case ARM::VLD1d16wb_register:
2334     case ARM::VLD1d32wb_register:
2335     case ARM::VLD1d64wb_register:
2336     case ARM::VLD1q8wb_fixed:
2337     case ARM::VLD1q16wb_fixed:
2338     case ARM::VLD1q32wb_fixed:
2339     case ARM::VLD1q64wb_fixed:
2340     case ARM::VLD1q8wb_register:
2341     case ARM::VLD1q16wb_register:
2342     case ARM::VLD1q32wb_register:
2343     case ARM::VLD1q64wb_register:
2344     case ARM::VLD1d8Twb_fixed:
2345     case ARM::VLD1d8Twb_register:
2346     case ARM::VLD1d16Twb_fixed:
2347     case ARM::VLD1d16Twb_register:
2348     case ARM::VLD1d32Twb_fixed:
2349     case ARM::VLD1d32Twb_register:
2350     case ARM::VLD1d64Twb_fixed:
2351     case ARM::VLD1d64Twb_register:
2352     case ARM::VLD1d8Qwb_fixed:
2353     case ARM::VLD1d8Qwb_register:
2354     case ARM::VLD1d16Qwb_fixed:
2355     case ARM::VLD1d16Qwb_register:
2356     case ARM::VLD1d32Qwb_fixed:
2357     case ARM::VLD1d32Qwb_register:
2358     case ARM::VLD1d64Qwb_fixed:
2359     case ARM::VLD1d64Qwb_register:
2360     case ARM::VLD2d8wb_fixed:
2361     case ARM::VLD2d16wb_fixed:
2362     case ARM::VLD2d32wb_fixed:
2363     case ARM::VLD2q8wb_fixed:
2364     case ARM::VLD2q16wb_fixed:
2365     case ARM::VLD2q32wb_fixed:
2366     case ARM::VLD2d8wb_register:
2367     case ARM::VLD2d16wb_register:
2368     case ARM::VLD2d32wb_register:
2369     case ARM::VLD2q8wb_register:
2370     case ARM::VLD2q16wb_register:
2371     case ARM::VLD2q32wb_register:
2372     case ARM::VLD2b8wb_fixed:
2373     case ARM::VLD2b16wb_fixed:
2374     case ARM::VLD2b32wb_fixed:
2375     case ARM::VLD2b8wb_register:
2376     case ARM::VLD2b16wb_register:
2377     case ARM::VLD2b32wb_register:
2378       Inst.addOperand(MCOperand::CreateImm(0));
2379       break;
2380     case ARM::VLD3d8_UPD:
2381     case ARM::VLD3d16_UPD:
2382     case ARM::VLD3d32_UPD:
2383     case ARM::VLD3q8_UPD:
2384     case ARM::VLD3q16_UPD:
2385     case ARM::VLD3q32_UPD:
2386     case ARM::VLD4d8_UPD:
2387     case ARM::VLD4d16_UPD:
2388     case ARM::VLD4d32_UPD:
2389     case ARM::VLD4q8_UPD:
2390     case ARM::VLD4q16_UPD:
2391     case ARM::VLD4q32_UPD:
2392       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2393         return MCDisassembler::Fail;
2394       break;
2395     default:
2396       break;
2397   }
2398
2399   // AddrMode6 Base (register+alignment)
2400   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2401     return MCDisassembler::Fail;
2402
2403   // AddrMode6 Offset (register)
2404   switch (Inst.getOpcode()) {
2405   default:
2406     // The below have been updated to have explicit am6offset split
2407     // between fixed and register offset. For those instructions not
2408     // yet updated, we need to add an additional reg0 operand for the
2409     // fixed variant.
2410     //
2411     // The fixed offset encodes as Rm == 0xd, so we check for that.
2412     if (Rm == 0xd) {
2413       Inst.addOperand(MCOperand::CreateReg(0));
2414       break;
2415     }
2416     // Fall through to handle the register offset variant.
2417   case ARM::VLD1d8wb_fixed:
2418   case ARM::VLD1d16wb_fixed:
2419   case ARM::VLD1d32wb_fixed:
2420   case ARM::VLD1d64wb_fixed:
2421   case ARM::VLD1d8Twb_fixed:
2422   case ARM::VLD1d16Twb_fixed:
2423   case ARM::VLD1d32Twb_fixed:
2424   case ARM::VLD1d64Twb_fixed:
2425   case ARM::VLD1d8Qwb_fixed:
2426   case ARM::VLD1d16Qwb_fixed:
2427   case ARM::VLD1d32Qwb_fixed:
2428   case ARM::VLD1d64Qwb_fixed:
2429   case ARM::VLD1d8wb_register:
2430   case ARM::VLD1d16wb_register:
2431   case ARM::VLD1d32wb_register:
2432   case ARM::VLD1d64wb_register:
2433   case ARM::VLD1q8wb_fixed:
2434   case ARM::VLD1q16wb_fixed:
2435   case ARM::VLD1q32wb_fixed:
2436   case ARM::VLD1q64wb_fixed:
2437   case ARM::VLD1q8wb_register:
2438   case ARM::VLD1q16wb_register:
2439   case ARM::VLD1q32wb_register:
2440   case ARM::VLD1q64wb_register:
2441     // The fixed offset post-increment encodes Rm == 0xd. The no-writeback
2442     // variant encodes Rm == 0xf. Anything else is a register offset post-
2443     // increment and we need to add the register operand to the instruction.
2444     if (Rm != 0xD && Rm != 0xF &&
2445         !Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2446       return MCDisassembler::Fail;
2447     break;
2448   case ARM::VLD2d8wb_fixed:
2449   case ARM::VLD2d16wb_fixed:
2450   case ARM::VLD2d32wb_fixed:
2451   case ARM::VLD2b8wb_fixed:
2452   case ARM::VLD2b16wb_fixed:
2453   case ARM::VLD2b32wb_fixed:
2454   case ARM::VLD2q8wb_fixed:
2455   case ARM::VLD2q16wb_fixed:
2456   case ARM::VLD2q32wb_fixed:
2457     break;
2458   }
2459
2460   return S;
2461 }
2462
2463 static DecodeStatus DecodeVLDST1Instruction(MCInst &Inst, unsigned Insn,
2464                                    uint64_t Address, const void *Decoder) {
2465   unsigned type = fieldFromInstruction(Insn, 8, 4);
2466   unsigned align = fieldFromInstruction(Insn, 4, 2);
2467   if (type == 6 && (align & 2)) return MCDisassembler::Fail;
2468   if (type == 7 && (align & 2)) return MCDisassembler::Fail;
2469   if (type == 10 && align == 3) return MCDisassembler::Fail;
2470
2471   unsigned load = fieldFromInstruction(Insn, 21, 1);
2472   return load ? DecodeVLDInstruction(Inst, Insn, Address, Decoder)
2473               : DecodeVSTInstruction(Inst, Insn, Address, Decoder);
2474 }
2475
2476 static DecodeStatus DecodeVLDST2Instruction(MCInst &Inst, unsigned Insn,
2477                                    uint64_t Address, const void *Decoder) {
2478   unsigned size = fieldFromInstruction(Insn, 6, 2);
2479   if (size == 3) return MCDisassembler::Fail;
2480
2481   unsigned type = fieldFromInstruction(Insn, 8, 4);
2482   unsigned align = fieldFromInstruction(Insn, 4, 2);
2483   if (type == 8 && align == 3) return MCDisassembler::Fail;
2484   if (type == 9 && align == 3) return MCDisassembler::Fail;
2485
2486   unsigned load = fieldFromInstruction(Insn, 21, 1);
2487   return load ? DecodeVLDInstruction(Inst, Insn, Address, Decoder)
2488               : DecodeVSTInstruction(Inst, Insn, Address, Decoder);
2489 }
2490
2491 static DecodeStatus DecodeVLDST3Instruction(MCInst &Inst, unsigned Insn,
2492                                    uint64_t Address, const void *Decoder) {
2493   unsigned size = fieldFromInstruction(Insn, 6, 2);
2494   if (size == 3) return MCDisassembler::Fail;
2495
2496   unsigned align = fieldFromInstruction(Insn, 4, 2);
2497   if (align & 2) return MCDisassembler::Fail;
2498
2499   unsigned load = fieldFromInstruction(Insn, 21, 1);
2500   return load ? DecodeVLDInstruction(Inst, Insn, Address, Decoder)
2501               : DecodeVSTInstruction(Inst, Insn, Address, Decoder);
2502 }
2503
2504 static DecodeStatus DecodeVLDST4Instruction(MCInst &Inst, unsigned Insn,
2505                                    uint64_t Address, const void *Decoder) {
2506   unsigned size = fieldFromInstruction(Insn, 6, 2);
2507   if (size == 3) return MCDisassembler::Fail;
2508
2509   unsigned load = fieldFromInstruction(Insn, 21, 1);
2510   return load ? DecodeVLDInstruction(Inst, Insn, Address, Decoder)
2511               : DecodeVSTInstruction(Inst, Insn, Address, Decoder);
2512 }
2513
2514 static DecodeStatus DecodeVSTInstruction(MCInst &Inst, unsigned Insn,
2515                                  uint64_t Address, const void *Decoder) {
2516   DecodeStatus S = MCDisassembler::Success;
2517
2518   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2519   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2520   unsigned wb = fieldFromInstruction(Insn, 16, 4);
2521   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2522   Rn |= fieldFromInstruction(Insn, 4, 2) << 4;
2523   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2524
2525   // Writeback Operand
2526   switch (Inst.getOpcode()) {
2527     case ARM::VST1d8wb_fixed:
2528     case ARM::VST1d16wb_fixed:
2529     case ARM::VST1d32wb_fixed:
2530     case ARM::VST1d64wb_fixed:
2531     case ARM::VST1d8wb_register:
2532     case ARM::VST1d16wb_register:
2533     case ARM::VST1d32wb_register:
2534     case ARM::VST1d64wb_register:
2535     case ARM::VST1q8wb_fixed:
2536     case ARM::VST1q16wb_fixed:
2537     case ARM::VST1q32wb_fixed:
2538     case ARM::VST1q64wb_fixed:
2539     case ARM::VST1q8wb_register:
2540     case ARM::VST1q16wb_register:
2541     case ARM::VST1q32wb_register:
2542     case ARM::VST1q64wb_register:
2543     case ARM::VST1d8Twb_fixed:
2544     case ARM::VST1d16Twb_fixed:
2545     case ARM::VST1d32Twb_fixed:
2546     case ARM::VST1d64Twb_fixed:
2547     case ARM::VST1d8Twb_register:
2548     case ARM::VST1d16Twb_register:
2549     case ARM::VST1d32Twb_register:
2550     case ARM::VST1d64Twb_register:
2551     case ARM::VST1d8Qwb_fixed:
2552     case ARM::VST1d16Qwb_fixed:
2553     case ARM::VST1d32Qwb_fixed:
2554     case ARM::VST1d64Qwb_fixed:
2555     case ARM::VST1d8Qwb_register:
2556     case ARM::VST1d16Qwb_register:
2557     case ARM::VST1d32Qwb_register:
2558     case ARM::VST1d64Qwb_register:
2559     case ARM::VST2d8wb_fixed:
2560     case ARM::VST2d16wb_fixed:
2561     case ARM::VST2d32wb_fixed:
2562     case ARM::VST2d8wb_register:
2563     case ARM::VST2d16wb_register:
2564     case ARM::VST2d32wb_register:
2565     case ARM::VST2q8wb_fixed:
2566     case ARM::VST2q16wb_fixed:
2567     case ARM::VST2q32wb_fixed:
2568     case ARM::VST2q8wb_register:
2569     case ARM::VST2q16wb_register:
2570     case ARM::VST2q32wb_register:
2571     case ARM::VST2b8wb_fixed:
2572     case ARM::VST2b16wb_fixed:
2573     case ARM::VST2b32wb_fixed:
2574     case ARM::VST2b8wb_register:
2575     case ARM::VST2b16wb_register:
2576     case ARM::VST2b32wb_register:
2577       if (Rm == 0xF)
2578         return MCDisassembler::Fail;
2579       Inst.addOperand(MCOperand::CreateImm(0));
2580       break;
2581     case ARM::VST3d8_UPD:
2582     case ARM::VST3d16_UPD:
2583     case ARM::VST3d32_UPD:
2584     case ARM::VST3q8_UPD:
2585     case ARM::VST3q16_UPD:
2586     case ARM::VST3q32_UPD:
2587     case ARM::VST4d8_UPD:
2588     case ARM::VST4d16_UPD:
2589     case ARM::VST4d32_UPD:
2590     case ARM::VST4q8_UPD:
2591     case ARM::VST4q16_UPD:
2592     case ARM::VST4q32_UPD:
2593       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2594         return MCDisassembler::Fail;
2595       break;
2596     default:
2597       break;
2598   }
2599
2600   // AddrMode6 Base (register+alignment)
2601   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2602     return MCDisassembler::Fail;
2603
2604   // AddrMode6 Offset (register)
2605   switch (Inst.getOpcode()) {
2606     default:
2607       if (Rm == 0xD)
2608         Inst.addOperand(MCOperand::CreateReg(0));
2609       else if (Rm != 0xF) {
2610         if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2611           return MCDisassembler::Fail;
2612       }
2613       break;
2614     case ARM::VST1d8wb_fixed:
2615     case ARM::VST1d16wb_fixed:
2616     case ARM::VST1d32wb_fixed:
2617     case ARM::VST1d64wb_fixed:
2618     case ARM::VST1q8wb_fixed:
2619     case ARM::VST1q16wb_fixed:
2620     case ARM::VST1q32wb_fixed:
2621     case ARM::VST1q64wb_fixed:
2622     case ARM::VST1d8Twb_fixed:
2623     case ARM::VST1d16Twb_fixed:
2624     case ARM::VST1d32Twb_fixed:
2625     case ARM::VST1d64Twb_fixed:
2626     case ARM::VST1d8Qwb_fixed:
2627     case ARM::VST1d16Qwb_fixed:
2628     case ARM::VST1d32Qwb_fixed:
2629     case ARM::VST1d64Qwb_fixed:
2630     case ARM::VST2d8wb_fixed:
2631     case ARM::VST2d16wb_fixed:
2632     case ARM::VST2d32wb_fixed:
2633     case ARM::VST2q8wb_fixed:
2634     case ARM::VST2q16wb_fixed:
2635     case ARM::VST2q32wb_fixed:
2636     case ARM::VST2b8wb_fixed:
2637     case ARM::VST2b16wb_fixed:
2638     case ARM::VST2b32wb_fixed:
2639       break;
2640   }
2641
2642
2643   // First input register
2644   switch (Inst.getOpcode()) {
2645   case ARM::VST1q16:
2646   case ARM::VST1q32:
2647   case ARM::VST1q64:
2648   case ARM::VST1q8:
2649   case ARM::VST1q16wb_fixed:
2650   case ARM::VST1q16wb_register:
2651   case ARM::VST1q32wb_fixed:
2652   case ARM::VST1q32wb_register:
2653   case ARM::VST1q64wb_fixed:
2654   case ARM::VST1q64wb_register:
2655   case ARM::VST1q8wb_fixed:
2656   case ARM::VST1q8wb_register:
2657   case ARM::VST2d16:
2658   case ARM::VST2d32:
2659   case ARM::VST2d8:
2660   case ARM::VST2d16wb_fixed:
2661   case ARM::VST2d16wb_register:
2662   case ARM::VST2d32wb_fixed:
2663   case ARM::VST2d32wb_register:
2664   case ARM::VST2d8wb_fixed:
2665   case ARM::VST2d8wb_register:
2666     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2667       return MCDisassembler::Fail;
2668     break;
2669   case ARM::VST2b16:
2670   case ARM::VST2b32:
2671   case ARM::VST2b8:
2672   case ARM::VST2b16wb_fixed:
2673   case ARM::VST2b16wb_register:
2674   case ARM::VST2b32wb_fixed:
2675   case ARM::VST2b32wb_register:
2676   case ARM::VST2b8wb_fixed:
2677   case ARM::VST2b8wb_register:
2678     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2679       return MCDisassembler::Fail;
2680     break;
2681   default:
2682     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2683       return MCDisassembler::Fail;
2684   }
2685
2686   // Second input register
2687   switch (Inst.getOpcode()) {
2688     case ARM::VST3d8:
2689     case ARM::VST3d16:
2690     case ARM::VST3d32:
2691     case ARM::VST3d8_UPD:
2692     case ARM::VST3d16_UPD:
2693     case ARM::VST3d32_UPD:
2694     case ARM::VST4d8:
2695     case ARM::VST4d16:
2696     case ARM::VST4d32:
2697     case ARM::VST4d8_UPD:
2698     case ARM::VST4d16_UPD:
2699     case ARM::VST4d32_UPD:
2700       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2701         return MCDisassembler::Fail;
2702       break;
2703     case ARM::VST3q8:
2704     case ARM::VST3q16:
2705     case ARM::VST3q32:
2706     case ARM::VST3q8_UPD:
2707     case ARM::VST3q16_UPD:
2708     case ARM::VST3q32_UPD:
2709     case ARM::VST4q8:
2710     case ARM::VST4q16:
2711     case ARM::VST4q32:
2712     case ARM::VST4q8_UPD:
2713     case ARM::VST4q16_UPD:
2714     case ARM::VST4q32_UPD:
2715       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2716         return MCDisassembler::Fail;
2717       break;
2718     default:
2719       break;
2720   }
2721
2722   // Third input register
2723   switch (Inst.getOpcode()) {
2724     case ARM::VST3d8:
2725     case ARM::VST3d16:
2726     case ARM::VST3d32:
2727     case ARM::VST3d8_UPD:
2728     case ARM::VST3d16_UPD:
2729     case ARM::VST3d32_UPD:
2730     case ARM::VST4d8:
2731     case ARM::VST4d16:
2732     case ARM::VST4d32:
2733     case ARM::VST4d8_UPD:
2734     case ARM::VST4d16_UPD:
2735     case ARM::VST4d32_UPD:
2736       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2737         return MCDisassembler::Fail;
2738       break;
2739     case ARM::VST3q8:
2740     case ARM::VST3q16:
2741     case ARM::VST3q32:
2742     case ARM::VST3q8_UPD:
2743     case ARM::VST3q16_UPD:
2744     case ARM::VST3q32_UPD:
2745     case ARM::VST4q8:
2746     case ARM::VST4q16:
2747     case ARM::VST4q32:
2748     case ARM::VST4q8_UPD:
2749     case ARM::VST4q16_UPD:
2750     case ARM::VST4q32_UPD:
2751       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2752         return MCDisassembler::Fail;
2753       break;
2754     default:
2755       break;
2756   }
2757
2758   // Fourth input register
2759   switch (Inst.getOpcode()) {
2760     case ARM::VST4d8:
2761     case ARM::VST4d16:
2762     case ARM::VST4d32:
2763     case ARM::VST4d8_UPD:
2764     case ARM::VST4d16_UPD:
2765     case ARM::VST4d32_UPD:
2766       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2767         return MCDisassembler::Fail;
2768       break;
2769     case ARM::VST4q8:
2770     case ARM::VST4q16:
2771     case ARM::VST4q32:
2772     case ARM::VST4q8_UPD:
2773     case ARM::VST4q16_UPD:
2774     case ARM::VST4q32_UPD:
2775       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2776         return MCDisassembler::Fail;
2777       break;
2778     default:
2779       break;
2780   }
2781
2782   return S;
2783 }
2784
2785 static DecodeStatus DecodeVLD1DupInstruction(MCInst &Inst, unsigned Insn,
2786                                     uint64_t Address, const void *Decoder) {
2787   DecodeStatus S = MCDisassembler::Success;
2788
2789   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2790   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2791   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2792   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2793   unsigned align = fieldFromInstruction(Insn, 4, 1);
2794   unsigned size = fieldFromInstruction(Insn, 6, 2);
2795
2796   if (size == 0 && align == 1)
2797     return MCDisassembler::Fail;
2798   align *= (1 << size);
2799
2800   switch (Inst.getOpcode()) {
2801   case ARM::VLD1DUPq16: case ARM::VLD1DUPq32: case ARM::VLD1DUPq8:
2802   case ARM::VLD1DUPq16wb_fixed: case ARM::VLD1DUPq16wb_register:
2803   case ARM::VLD1DUPq32wb_fixed: case ARM::VLD1DUPq32wb_register:
2804   case ARM::VLD1DUPq8wb_fixed: case ARM::VLD1DUPq8wb_register:
2805     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2806       return MCDisassembler::Fail;
2807     break;
2808   default:
2809     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2810       return MCDisassembler::Fail;
2811     break;
2812   }
2813   if (Rm != 0xF) {
2814     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2815       return MCDisassembler::Fail;
2816   }
2817
2818   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2819     return MCDisassembler::Fail;
2820   Inst.addOperand(MCOperand::CreateImm(align));
2821
2822   // The fixed offset post-increment encodes Rm == 0xd. The no-writeback
2823   // variant encodes Rm == 0xf. Anything else is a register offset post-
2824   // increment and we need to add the register operand to the instruction.
2825   if (Rm != 0xD && Rm != 0xF &&
2826       !Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2827     return MCDisassembler::Fail;
2828
2829   return S;
2830 }
2831
2832 static DecodeStatus DecodeVLD2DupInstruction(MCInst &Inst, unsigned Insn,
2833                                     uint64_t Address, const void *Decoder) {
2834   DecodeStatus S = MCDisassembler::Success;
2835
2836   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2837   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2838   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2839   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2840   unsigned align = fieldFromInstruction(Insn, 4, 1);
2841   unsigned size = 1 << fieldFromInstruction(Insn, 6, 2);
2842   align *= 2*size;
2843
2844   switch (Inst.getOpcode()) {
2845   case ARM::VLD2DUPd16: case ARM::VLD2DUPd32: case ARM::VLD2DUPd8:
2846   case ARM::VLD2DUPd16wb_fixed: case ARM::VLD2DUPd16wb_register:
2847   case ARM::VLD2DUPd32wb_fixed: case ARM::VLD2DUPd32wb_register:
2848   case ARM::VLD2DUPd8wb_fixed: case ARM::VLD2DUPd8wb_register:
2849     if (!Check(S, DecodeDPairRegisterClass(Inst, Rd, Address, Decoder)))
2850       return MCDisassembler::Fail;
2851     break;
2852   case ARM::VLD2DUPd16x2: case ARM::VLD2DUPd32x2: case ARM::VLD2DUPd8x2:
2853   case ARM::VLD2DUPd16x2wb_fixed: case ARM::VLD2DUPd16x2wb_register:
2854   case ARM::VLD2DUPd32x2wb_fixed: case ARM::VLD2DUPd32x2wb_register:
2855   case ARM::VLD2DUPd8x2wb_fixed: case ARM::VLD2DUPd8x2wb_register:
2856     if (!Check(S, DecodeDPairSpacedRegisterClass(Inst, Rd, Address, Decoder)))
2857       return MCDisassembler::Fail;
2858     break;
2859   default:
2860     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2861       return MCDisassembler::Fail;
2862     break;
2863   }
2864
2865   if (Rm != 0xF)
2866     Inst.addOperand(MCOperand::CreateImm(0));
2867
2868   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2869     return MCDisassembler::Fail;
2870   Inst.addOperand(MCOperand::CreateImm(align));
2871
2872   if (Rm != 0xD && Rm != 0xF) {
2873     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2874       return MCDisassembler::Fail;
2875   }
2876
2877   return S;
2878 }
2879
2880 static DecodeStatus DecodeVLD3DupInstruction(MCInst &Inst, unsigned Insn,
2881                                     uint64_t Address, const void *Decoder) {
2882   DecodeStatus S = MCDisassembler::Success;
2883
2884   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2885   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2886   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2887   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2888   unsigned inc = fieldFromInstruction(Insn, 5, 1) + 1;
2889
2890   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2891     return MCDisassembler::Fail;
2892   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2893     return MCDisassembler::Fail;
2894   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2895     return MCDisassembler::Fail;
2896   if (Rm != 0xF) {
2897     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2898       return MCDisassembler::Fail;
2899   }
2900
2901   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2902     return MCDisassembler::Fail;
2903   Inst.addOperand(MCOperand::CreateImm(0));
2904
2905   if (Rm == 0xD)
2906     Inst.addOperand(MCOperand::CreateReg(0));
2907   else if (Rm != 0xF) {
2908     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2909       return MCDisassembler::Fail;
2910   }
2911
2912   return S;
2913 }
2914
2915 static DecodeStatus DecodeVLD4DupInstruction(MCInst &Inst, unsigned Insn,
2916                                     uint64_t Address, const void *Decoder) {
2917   DecodeStatus S = MCDisassembler::Success;
2918
2919   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2920   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2921   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
2922   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
2923   unsigned size = fieldFromInstruction(Insn, 6, 2);
2924   unsigned inc = fieldFromInstruction(Insn, 5, 1) + 1;
2925   unsigned align = fieldFromInstruction(Insn, 4, 1);
2926
2927   if (size == 0x3) {
2928     if (align == 0)
2929       return MCDisassembler::Fail;
2930     size = 4;
2931     align = 16;
2932   } else {
2933     if (size == 2) {
2934       size = 1 << size;
2935       align *= 8;
2936     } else {
2937       size = 1 << size;
2938       align *= 4*size;
2939     }
2940   }
2941
2942   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2943     return MCDisassembler::Fail;
2944   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2945     return MCDisassembler::Fail;
2946   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2947     return MCDisassembler::Fail;
2948   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3*inc)%32, Address, Decoder)))
2949     return MCDisassembler::Fail;
2950   if (Rm != 0xF) {
2951     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2952       return MCDisassembler::Fail;
2953   }
2954
2955   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2956     return MCDisassembler::Fail;
2957   Inst.addOperand(MCOperand::CreateImm(align));
2958
2959   if (Rm == 0xD)
2960     Inst.addOperand(MCOperand::CreateReg(0));
2961   else if (Rm != 0xF) {
2962     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2963       return MCDisassembler::Fail;
2964   }
2965
2966   return S;
2967 }
2968
2969 static DecodeStatus
2970 DecodeNEONModImmInstruction(MCInst &Inst, unsigned Insn,
2971                             uint64_t Address, const void *Decoder) {
2972   DecodeStatus S = MCDisassembler::Success;
2973
2974   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
2975   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
2976   unsigned imm = fieldFromInstruction(Insn, 0, 4);
2977   imm |= fieldFromInstruction(Insn, 16, 3) << 4;
2978   imm |= fieldFromInstruction(Insn, 24, 1) << 7;
2979   imm |= fieldFromInstruction(Insn, 8, 4) << 8;
2980   imm |= fieldFromInstruction(Insn, 5, 1) << 12;
2981   unsigned Q = fieldFromInstruction(Insn, 6, 1);
2982
2983   if (Q) {
2984     if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2985     return MCDisassembler::Fail;
2986   } else {
2987     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2988     return MCDisassembler::Fail;
2989   }
2990
2991   Inst.addOperand(MCOperand::CreateImm(imm));
2992
2993   switch (Inst.getOpcode()) {
2994     case ARM::VORRiv4i16:
2995     case ARM::VORRiv2i32:
2996     case ARM::VBICiv4i16:
2997     case ARM::VBICiv2i32:
2998       if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2999         return MCDisassembler::Fail;
3000       break;
3001     case ARM::VORRiv8i16:
3002     case ARM::VORRiv4i32:
3003     case ARM::VBICiv8i16:
3004     case ARM::VBICiv4i32:
3005       if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
3006         return MCDisassembler::Fail;
3007       break;
3008     default:
3009       break;
3010   }
3011
3012   return S;
3013 }
3014
3015 static DecodeStatus DecodeVSHLMaxInstruction(MCInst &Inst, unsigned Insn,
3016                                         uint64_t Address, const void *Decoder) {
3017   DecodeStatus S = MCDisassembler::Success;
3018
3019   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3020   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3021   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3022   Rm |= fieldFromInstruction(Insn, 5, 1) << 4;
3023   unsigned size = fieldFromInstruction(Insn, 18, 2);
3024
3025   if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
3026     return MCDisassembler::Fail;
3027   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
3028     return MCDisassembler::Fail;
3029   Inst.addOperand(MCOperand::CreateImm(8 << size));
3030
3031   return S;
3032 }
3033
3034 static DecodeStatus DecodeShiftRight8Imm(MCInst &Inst, unsigned Val,
3035                                uint64_t Address, const void *Decoder) {
3036   Inst.addOperand(MCOperand::CreateImm(8 - Val));
3037   return MCDisassembler::Success;
3038 }
3039
3040 static DecodeStatus DecodeShiftRight16Imm(MCInst &Inst, unsigned Val,
3041                                uint64_t Address, const void *Decoder) {
3042   Inst.addOperand(MCOperand::CreateImm(16 - Val));
3043   return MCDisassembler::Success;
3044 }
3045
3046 static DecodeStatus DecodeShiftRight32Imm(MCInst &Inst, unsigned Val,
3047                                uint64_t Address, const void *Decoder) {
3048   Inst.addOperand(MCOperand::CreateImm(32 - Val));
3049   return MCDisassembler::Success;
3050 }
3051
3052 static DecodeStatus DecodeShiftRight64Imm(MCInst &Inst, unsigned Val,
3053                                uint64_t Address, const void *Decoder) {
3054   Inst.addOperand(MCOperand::CreateImm(64 - Val));
3055   return MCDisassembler::Success;
3056 }
3057
3058 static DecodeStatus DecodeTBLInstruction(MCInst &Inst, unsigned Insn,
3059                                uint64_t Address, const void *Decoder) {
3060   DecodeStatus S = MCDisassembler::Success;
3061
3062   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3063   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
3064   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3065   Rn |= fieldFromInstruction(Insn, 7, 1) << 4;
3066   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3067   Rm |= fieldFromInstruction(Insn, 5, 1) << 4;
3068   unsigned op = fieldFromInstruction(Insn, 6, 1);
3069
3070   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3071     return MCDisassembler::Fail;
3072   if (op) {
3073     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3074     return MCDisassembler::Fail; // Writeback
3075   }
3076
3077   switch (Inst.getOpcode()) {
3078   case ARM::VTBL2:
3079   case ARM::VTBX2:
3080     if (!Check(S, DecodeDPairRegisterClass(Inst, Rn, Address, Decoder)))
3081       return MCDisassembler::Fail;
3082     break;
3083   default:
3084     if (!Check(S, DecodeDPRRegisterClass(Inst, Rn, Address, Decoder)))
3085       return MCDisassembler::Fail;
3086   }
3087
3088   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
3089     return MCDisassembler::Fail;
3090
3091   return S;
3092 }
3093
3094 static DecodeStatus DecodeThumbAddSpecialReg(MCInst &Inst, uint16_t Insn,
3095                                      uint64_t Address, const void *Decoder) {
3096   DecodeStatus S = MCDisassembler::Success;
3097
3098   unsigned dst = fieldFromInstruction(Insn, 8, 3);
3099   unsigned imm = fieldFromInstruction(Insn, 0, 8);
3100
3101   if (!Check(S, DecodetGPRRegisterClass(Inst, dst, Address, Decoder)))
3102     return MCDisassembler::Fail;
3103
3104   switch(Inst.getOpcode()) {
3105     default:
3106       return MCDisassembler::Fail;
3107     case ARM::tADR:
3108       break; // tADR does not explicitly represent the PC as an operand.
3109     case ARM::tADDrSPi:
3110       Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3111       break;
3112   }
3113
3114   Inst.addOperand(MCOperand::CreateImm(imm));
3115   return S;
3116 }
3117
3118 static DecodeStatus DecodeThumbBROperand(MCInst &Inst, unsigned Val,
3119                                  uint64_t Address, const void *Decoder) {
3120   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<12>(Val<<1) + 4,
3121                                 true, 2, Inst, Decoder))
3122     Inst.addOperand(MCOperand::CreateImm(SignExtend32<12>(Val << 1)));
3123   return MCDisassembler::Success;
3124 }
3125
3126 static DecodeStatus DecodeT2BROperand(MCInst &Inst, unsigned Val,
3127                                  uint64_t Address, const void *Decoder) {
3128   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<21>(Val) + 4,
3129                                 true, 4, Inst, Decoder))
3130     Inst.addOperand(MCOperand::CreateImm(SignExtend32<21>(Val)));
3131   return MCDisassembler::Success;
3132 }
3133
3134 static DecodeStatus DecodeThumbCmpBROperand(MCInst &Inst, unsigned Val,
3135                                  uint64_t Address, const void *Decoder) {
3136   if (!tryAddingSymbolicOperand(Address, Address + (Val<<1) + 4,
3137                                 true, 2, Inst, Decoder))
3138     Inst.addOperand(MCOperand::CreateImm(Val << 1));
3139   return MCDisassembler::Success;
3140 }
3141
3142 static DecodeStatus DecodeThumbAddrModeRR(MCInst &Inst, unsigned Val,
3143                                  uint64_t Address, const void *Decoder) {
3144   DecodeStatus S = MCDisassembler::Success;
3145
3146   unsigned Rn = fieldFromInstruction(Val, 0, 3);
3147   unsigned Rm = fieldFromInstruction(Val, 3, 3);
3148
3149   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
3150     return MCDisassembler::Fail;
3151   if (!Check(S, DecodetGPRRegisterClass(Inst, Rm, Address, Decoder)))
3152     return MCDisassembler::Fail;
3153
3154   return S;
3155 }
3156
3157 static DecodeStatus DecodeThumbAddrModeIS(MCInst &Inst, unsigned Val,
3158                                   uint64_t Address, const void *Decoder) {
3159   DecodeStatus S = MCDisassembler::Success;
3160
3161   unsigned Rn = fieldFromInstruction(Val, 0, 3);
3162   unsigned imm = fieldFromInstruction(Val, 3, 5);
3163
3164   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
3165     return MCDisassembler::Fail;
3166   Inst.addOperand(MCOperand::CreateImm(imm));
3167
3168   return S;
3169 }
3170
3171 static DecodeStatus DecodeThumbAddrModePC(MCInst &Inst, unsigned Val,
3172                                   uint64_t Address, const void *Decoder) {
3173   unsigned imm = Val << 2;
3174
3175   Inst.addOperand(MCOperand::CreateImm(imm));
3176   tryAddingPcLoadReferenceComment(Address, (Address & ~2u) + imm + 4, Decoder);
3177
3178   return MCDisassembler::Success;
3179 }
3180
3181 static DecodeStatus DecodeThumbAddrModeSP(MCInst &Inst, unsigned Val,
3182                                   uint64_t Address, const void *Decoder) {
3183   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3184   Inst.addOperand(MCOperand::CreateImm(Val));
3185
3186   return MCDisassembler::Success;
3187 }
3188
3189 static DecodeStatus DecodeT2AddrModeSOReg(MCInst &Inst, unsigned Val,
3190                                   uint64_t Address, const void *Decoder) {
3191   DecodeStatus S = MCDisassembler::Success;
3192
3193   unsigned Rn = fieldFromInstruction(Val, 6, 4);
3194   unsigned Rm = fieldFromInstruction(Val, 2, 4);
3195   unsigned imm = fieldFromInstruction(Val, 0, 2);
3196
3197   // Thumb stores cannot use PC as dest register.
3198   switch (Inst.getOpcode()) {
3199   case ARM::t2STRHs:
3200   case ARM::t2STRBs:
3201   case ARM::t2STRs:
3202     if (Rn == 15)
3203       return MCDisassembler::Fail;
3204   default:
3205     break;
3206   }
3207
3208   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3209     return MCDisassembler::Fail;
3210   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3211     return MCDisassembler::Fail;
3212   Inst.addOperand(MCOperand::CreateImm(imm));
3213
3214   return S;
3215 }
3216
3217 static DecodeStatus DecodeT2LoadShift(MCInst &Inst, unsigned Insn,
3218                               uint64_t Address, const void *Decoder) {
3219   DecodeStatus S = MCDisassembler::Success;
3220
3221   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3222   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3223
3224   if (Rn == 15) {
3225     switch (Inst.getOpcode()) {
3226     case ARM::t2LDRBs:
3227       Inst.setOpcode(ARM::t2LDRBpci);
3228       break;
3229     case ARM::t2LDRHs:
3230       Inst.setOpcode(ARM::t2LDRHpci);
3231       break;
3232     case ARM::t2LDRSHs:
3233       Inst.setOpcode(ARM::t2LDRSHpci);
3234       break;
3235     case ARM::t2LDRSBs:
3236       Inst.setOpcode(ARM::t2LDRSBpci);
3237       break;
3238     case ARM::t2LDRs:
3239       Inst.setOpcode(ARM::t2LDRpci);
3240       break;
3241     case ARM::t2PLDs:
3242       Inst.setOpcode(ARM::t2PLDpci);
3243       break;
3244     case ARM::t2PLIs:
3245       Inst.setOpcode(ARM::t2PLIpci);
3246       break;
3247     default:
3248       return MCDisassembler::Fail;
3249     }
3250
3251     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3252   }
3253
3254   if (Rt == 15) {
3255     switch (Inst.getOpcode()) {
3256     case ARM::t2LDRSHs:
3257       return MCDisassembler::Fail;
3258     case ARM::t2LDRHs:
3259       // FIXME: this instruction is only available with MP extensions,
3260       // this should be checked first but we don't have access to the
3261       // feature bits here.
3262       Inst.setOpcode(ARM::t2PLDWs);
3263       break;
3264     default:
3265       break;
3266     }
3267   }
3268
3269   switch (Inst.getOpcode()) {
3270     case ARM::t2PLDs:
3271     case ARM::t2PLDWs:
3272     case ARM::t2PLIs:
3273       break;
3274     default:
3275       if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3276         return MCDisassembler::Fail;
3277   }
3278
3279   unsigned addrmode = fieldFromInstruction(Insn, 4, 2);
3280   addrmode |= fieldFromInstruction(Insn, 0, 4) << 2;
3281   addrmode |= fieldFromInstruction(Insn, 16, 4) << 6;
3282   if (!Check(S, DecodeT2AddrModeSOReg(Inst, addrmode, Address, Decoder)))
3283     return MCDisassembler::Fail;
3284
3285   return S;
3286 }
3287
3288 static DecodeStatus DecodeT2LoadImm8(MCInst &Inst, unsigned Insn,
3289                                 uint64_t Address, const void* Decoder) {
3290   DecodeStatus S = MCDisassembler::Success;
3291
3292   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3293   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3294   unsigned U = fieldFromInstruction(Insn, 9, 1);
3295   unsigned imm = fieldFromInstruction(Insn, 0, 8);
3296   imm |= (U << 8);
3297   imm |= (Rn << 9);
3298
3299   if (Rn == 15) {
3300     switch (Inst.getOpcode()) {
3301     case ARM::t2LDRi8:
3302       Inst.setOpcode(ARM::t2LDRpci);
3303       break;
3304     case ARM::t2LDRBi8:
3305       Inst.setOpcode(ARM::t2LDRBpci);
3306       break;
3307     case ARM::t2LDRSBi8:
3308       Inst.setOpcode(ARM::t2LDRSBpci);
3309       break;
3310     case ARM::t2LDRHi8:
3311       Inst.setOpcode(ARM::t2LDRHpci);
3312       break;
3313     case ARM::t2LDRSHi8:
3314       Inst.setOpcode(ARM::t2LDRSHpci);
3315       break;
3316     case ARM::t2PLDi8:
3317       Inst.setOpcode(ARM::t2PLDpci);
3318       break;
3319     case ARM::t2PLIi8:
3320       Inst.setOpcode(ARM::t2PLIpci);
3321       break;
3322     default:
3323       return MCDisassembler::Fail;
3324     }
3325     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3326   }
3327
3328   if (Rt == 15) {
3329     switch (Inst.getOpcode()) {
3330     case ARM::t2LDRSHi8:
3331       return MCDisassembler::Fail;
3332     default:
3333       break;
3334     }
3335   }
3336
3337   switch (Inst.getOpcode()) {
3338   case ARM::t2PLDi8:
3339   case ARM::t2PLIi8:
3340     break;
3341   default:
3342     if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3343       return MCDisassembler::Fail;
3344   }
3345
3346   if (!Check(S, DecodeT2AddrModeImm8(Inst, imm, Address, Decoder)))
3347     return MCDisassembler::Fail;
3348   return S;
3349 }
3350
3351 static DecodeStatus DecodeT2LoadImm12(MCInst &Inst, unsigned Insn,
3352                                 uint64_t Address, const void* Decoder) {
3353   DecodeStatus S = MCDisassembler::Success;
3354
3355   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3356   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3357   unsigned imm = fieldFromInstruction(Insn, 0, 12);
3358   imm |= (Rn << 13);
3359
3360   if (Rn == 15) {
3361     switch (Inst.getOpcode()) {
3362     case ARM::t2LDRi12:
3363       Inst.setOpcode(ARM::t2LDRpci);
3364       break;
3365     case ARM::t2LDRHi12:
3366       Inst.setOpcode(ARM::t2LDRHpci);
3367       break;
3368     case ARM::t2LDRSHi12:
3369       Inst.setOpcode(ARM::t2LDRSHpci);
3370       break;
3371     case ARM::t2LDRBi12:
3372       Inst.setOpcode(ARM::t2LDRBpci);
3373       break;
3374     case ARM::t2LDRSBi12:
3375       Inst.setOpcode(ARM::t2LDRSBpci);
3376       break;
3377     case ARM::t2PLDi12:
3378       Inst.setOpcode(ARM::t2PLDpci);
3379       break;
3380     case ARM::t2PLIi12:
3381       Inst.setOpcode(ARM::t2PLIpci);
3382       break;
3383     default:
3384       return MCDisassembler::Fail;
3385     }
3386     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3387   }
3388
3389   if (Rt == 15) {
3390     switch (Inst.getOpcode()) {
3391     case ARM::t2LDRSHi12:
3392       return MCDisassembler::Fail;
3393     case ARM::t2LDRHi12:
3394       Inst.setOpcode(ARM::t2PLDi12);
3395       break;
3396     default:
3397       break;
3398     }
3399   }
3400
3401   switch (Inst.getOpcode()) {
3402   case ARM::t2PLDi12:
3403   case ARM::t2PLIi12:
3404     break;
3405   default:
3406     if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3407       return MCDisassembler::Fail;
3408   }
3409
3410   if (!Check(S, DecodeT2AddrModeImm12(Inst, imm, Address, Decoder)))
3411     return MCDisassembler::Fail;
3412   return S;
3413 }
3414
3415 static DecodeStatus DecodeT2LoadT(MCInst &Inst, unsigned Insn,
3416                                 uint64_t Address, const void* Decoder) {
3417   DecodeStatus S = MCDisassembler::Success;
3418
3419   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3420   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3421   unsigned imm = fieldFromInstruction(Insn, 0, 8);
3422   imm |= (Rn << 9);
3423
3424   if (Rn == 15) {
3425     switch (Inst.getOpcode()) {
3426     case ARM::t2LDRT:
3427       Inst.setOpcode(ARM::t2LDRpci);
3428       break;
3429     case ARM::t2LDRBT:
3430       Inst.setOpcode(ARM::t2LDRBpci);
3431       break;
3432     case ARM::t2LDRHT:
3433       Inst.setOpcode(ARM::t2LDRHpci);
3434       break;
3435     case ARM::t2LDRSBT:
3436       Inst.setOpcode(ARM::t2LDRSBpci);
3437       break;
3438     case ARM::t2LDRSHT:
3439       Inst.setOpcode(ARM::t2LDRSHpci);
3440       break;
3441     default:
3442       return MCDisassembler::Fail;
3443     }
3444     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3445   }
3446
3447   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
3448     return MCDisassembler::Fail;
3449   if (!Check(S, DecodeT2AddrModeImm8(Inst, imm, Address, Decoder)))
3450     return MCDisassembler::Fail;
3451   return S;
3452 }
3453
3454 static DecodeStatus DecodeT2LoadLabel(MCInst &Inst, unsigned Insn,
3455                                 uint64_t Address, const void* Decoder) {
3456   DecodeStatus S = MCDisassembler::Success;
3457
3458   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3459   unsigned U = fieldFromInstruction(Insn, 23, 1);
3460   int imm = fieldFromInstruction(Insn, 0, 12);
3461
3462   if (Rt == 15) {
3463     switch (Inst.getOpcode()) {
3464       case ARM::t2LDRBpci:
3465       case ARM::t2LDRHpci:
3466         Inst.setOpcode(ARM::t2PLDpci);
3467         break;
3468       case ARM::t2LDRSBpci:
3469         Inst.setOpcode(ARM::t2PLIpci);
3470         break;
3471       case ARM::t2LDRSHpci:
3472         return MCDisassembler::Fail;
3473       default:
3474         break;
3475     }
3476   }
3477
3478   switch(Inst.getOpcode()) {
3479   case ARM::t2PLDpci:
3480   case ARM::t2PLIpci:
3481     break;
3482   default:
3483     if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3484       return MCDisassembler::Fail;
3485   }
3486
3487   if (!U) {
3488     // Special case for #-0.
3489     if (imm == 0)
3490       imm = INT32_MIN;
3491     else
3492       imm = -imm;
3493   }
3494   Inst.addOperand(MCOperand::CreateImm(imm));
3495
3496   return S;
3497 }
3498
3499 static DecodeStatus DecodeT2Imm8S4(MCInst &Inst, unsigned Val,
3500                            uint64_t Address, const void *Decoder) {
3501   if (Val == 0)
3502     Inst.addOperand(MCOperand::CreateImm(INT32_MIN));
3503   else {
3504     int imm = Val & 0xFF;
3505
3506     if (!(Val & 0x100)) imm *= -1;
3507     Inst.addOperand(MCOperand::CreateImm(imm * 4));
3508   }
3509
3510   return MCDisassembler::Success;
3511 }
3512
3513 static DecodeStatus DecodeT2AddrModeImm8s4(MCInst &Inst, unsigned Val,
3514                                    uint64_t Address, const void *Decoder) {
3515   DecodeStatus S = MCDisassembler::Success;
3516
3517   unsigned Rn = fieldFromInstruction(Val, 9, 4);
3518   unsigned imm = fieldFromInstruction(Val, 0, 9);
3519
3520   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3521     return MCDisassembler::Fail;
3522   if (!Check(S, DecodeT2Imm8S4(Inst, imm, Address, Decoder)))
3523     return MCDisassembler::Fail;
3524
3525   return S;
3526 }
3527
3528 static DecodeStatus DecodeT2AddrModeImm0_1020s4(MCInst &Inst,unsigned Val,
3529                                    uint64_t Address, const void *Decoder) {
3530   DecodeStatus S = MCDisassembler::Success;
3531
3532   unsigned Rn = fieldFromInstruction(Val, 8, 4);
3533   unsigned imm = fieldFromInstruction(Val, 0, 8);
3534
3535   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
3536     return MCDisassembler::Fail;
3537
3538   Inst.addOperand(MCOperand::CreateImm(imm));
3539
3540   return S;
3541 }
3542
3543 static DecodeStatus DecodeT2Imm8(MCInst &Inst, unsigned Val,
3544                          uint64_t Address, const void *Decoder) {
3545   int imm = Val & 0xFF;
3546   if (Val == 0)
3547     imm = INT32_MIN;
3548   else if (!(Val & 0x100))
3549     imm *= -1;
3550   Inst.addOperand(MCOperand::CreateImm(imm));
3551
3552   return MCDisassembler::Success;
3553 }
3554
3555
3556 static DecodeStatus DecodeT2AddrModeImm8(MCInst &Inst, unsigned Val,
3557                                  uint64_t Address, const void *Decoder) {
3558   DecodeStatus S = MCDisassembler::Success;
3559
3560   unsigned Rn = fieldFromInstruction(Val, 9, 4);
3561   unsigned imm = fieldFromInstruction(Val, 0, 9);
3562
3563   // Thumb stores cannot use PC as dest register.
3564   switch (Inst.getOpcode()) {
3565   case ARM::t2STRT:
3566   case ARM::t2STRBT:
3567   case ARM::t2STRHT:
3568   case ARM::t2STRi8:
3569   case ARM::t2STRHi8:
3570   case ARM::t2STRBi8:
3571     if (Rn == 15)
3572       return MCDisassembler::Fail;
3573     break;
3574   default:
3575     break;
3576   }
3577
3578   // Some instructions always use an additive offset.
3579   switch (Inst.getOpcode()) {
3580     case ARM::t2LDRT:
3581     case ARM::t2LDRBT:
3582     case ARM::t2LDRHT:
3583     case ARM::t2LDRSBT:
3584     case ARM::t2LDRSHT:
3585     case ARM::t2STRT:
3586     case ARM::t2STRBT:
3587     case ARM::t2STRHT:
3588       imm |= 0x100;
3589       break;
3590     default:
3591       break;
3592   }
3593
3594   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3595     return MCDisassembler::Fail;
3596   if (!Check(S, DecodeT2Imm8(Inst, imm, Address, Decoder)))
3597     return MCDisassembler::Fail;
3598
3599   return S;
3600 }
3601
3602 static DecodeStatus DecodeT2LdStPre(MCInst &Inst, unsigned Insn,
3603                                     uint64_t Address, const void *Decoder) {
3604   DecodeStatus S = MCDisassembler::Success;
3605
3606   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3607   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3608   unsigned addr = fieldFromInstruction(Insn, 0, 8);
3609   addr |= fieldFromInstruction(Insn, 9, 1) << 8;
3610   addr |= Rn << 9;
3611   unsigned load = fieldFromInstruction(Insn, 20, 1);
3612
3613   if (Rn == 15) {
3614     switch (Inst.getOpcode()) {
3615     case ARM::t2LDR_PRE:
3616     case ARM::t2LDR_POST:
3617       Inst.setOpcode(ARM::t2LDRpci);
3618       break;
3619     case ARM::t2LDRB_PRE:
3620     case ARM::t2LDRB_POST:
3621       Inst.setOpcode(ARM::t2LDRBpci);
3622       break;
3623     case ARM::t2LDRH_PRE:
3624     case ARM::t2LDRH_POST:
3625       Inst.setOpcode(ARM::t2LDRHpci);
3626       break;
3627     case ARM::t2LDRSB_PRE:
3628     case ARM::t2LDRSB_POST:
3629       if (Rt == 15)
3630         Inst.setOpcode(ARM::t2PLIpci);
3631       else
3632         Inst.setOpcode(ARM::t2LDRSBpci);
3633       break;
3634     case ARM::t2LDRSH_PRE:
3635     case ARM::t2LDRSH_POST:
3636       Inst.setOpcode(ARM::t2LDRSHpci);
3637       break;
3638     default:
3639       return MCDisassembler::Fail;
3640     }
3641     return DecodeT2LoadLabel(Inst, Insn, Address, Decoder);
3642   }
3643
3644   if (!load) {
3645     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3646       return MCDisassembler::Fail;
3647   }
3648
3649   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3650     return MCDisassembler::Fail;
3651
3652   if (load) {
3653     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3654       return MCDisassembler::Fail;
3655   }
3656
3657   if (!Check(S, DecodeT2AddrModeImm8(Inst, addr, Address, Decoder)))
3658     return MCDisassembler::Fail;
3659
3660   return S;
3661 }
3662
3663 static DecodeStatus DecodeT2AddrModeImm12(MCInst &Inst, unsigned Val,
3664                                   uint64_t Address, const void *Decoder) {
3665   DecodeStatus S = MCDisassembler::Success;
3666
3667   unsigned Rn = fieldFromInstruction(Val, 13, 4);
3668   unsigned imm = fieldFromInstruction(Val, 0, 12);
3669
3670   // Thumb stores cannot use PC as dest register.
3671   switch (Inst.getOpcode()) {
3672   case ARM::t2STRi12:
3673   case ARM::t2STRBi12:
3674   case ARM::t2STRHi12:
3675     if (Rn == 15)
3676       return MCDisassembler::Fail;
3677   default:
3678     break;
3679   }
3680
3681   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3682     return MCDisassembler::Fail;
3683   Inst.addOperand(MCOperand::CreateImm(imm));
3684
3685   return S;
3686 }
3687
3688
3689 static DecodeStatus DecodeThumbAddSPImm(MCInst &Inst, uint16_t Insn,
3690                                 uint64_t Address, const void *Decoder) {
3691   unsigned imm = fieldFromInstruction(Insn, 0, 7);
3692
3693   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3694   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3695   Inst.addOperand(MCOperand::CreateImm(imm));
3696
3697   return MCDisassembler::Success;
3698 }
3699
3700 static DecodeStatus DecodeThumbAddSPReg(MCInst &Inst, uint16_t Insn,
3701                                 uint64_t Address, const void *Decoder) {
3702   DecodeStatus S = MCDisassembler::Success;
3703
3704   if (Inst.getOpcode() == ARM::tADDrSP) {
3705     unsigned Rdm = fieldFromInstruction(Insn, 0, 3);
3706     Rdm |= fieldFromInstruction(Insn, 7, 1) << 3;
3707
3708     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3709     return MCDisassembler::Fail;
3710     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3711     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3712     return MCDisassembler::Fail;
3713   } else if (Inst.getOpcode() == ARM::tADDspr) {
3714     unsigned Rm = fieldFromInstruction(Insn, 3, 4);
3715
3716     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3717     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3718     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3719     return MCDisassembler::Fail;
3720   }
3721
3722   return S;
3723 }
3724
3725 static DecodeStatus DecodeThumbCPS(MCInst &Inst, uint16_t Insn,
3726                            uint64_t Address, const void *Decoder) {
3727   unsigned imod = fieldFromInstruction(Insn, 4, 1) | 0x2;
3728   unsigned flags = fieldFromInstruction(Insn, 0, 3);
3729
3730   Inst.addOperand(MCOperand::CreateImm(imod));
3731   Inst.addOperand(MCOperand::CreateImm(flags));
3732
3733   return MCDisassembler::Success;
3734 }
3735
3736 static DecodeStatus DecodePostIdxReg(MCInst &Inst, unsigned Insn,
3737                              uint64_t Address, const void *Decoder) {
3738   DecodeStatus S = MCDisassembler::Success;
3739   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3740   unsigned add = fieldFromInstruction(Insn, 4, 1);
3741
3742   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
3743     return MCDisassembler::Fail;
3744   Inst.addOperand(MCOperand::CreateImm(add));
3745
3746   return S;
3747 }
3748
3749 static DecodeStatus DecodeThumbBLXOffset(MCInst &Inst, unsigned Val,
3750                                  uint64_t Address, const void *Decoder) {
3751   // Val is passed in as S:J1:J2:imm10H:imm10L:'0'
3752   // Note only one trailing zero not two.  Also the J1 and J2 values are from
3753   // the encoded instruction.  So here change to I1 and I2 values via:
3754   // I1 = NOT(J1 EOR S);
3755   // I2 = NOT(J2 EOR S);
3756   // and build the imm32 with two trailing zeros as documented:
3757   // imm32 = SignExtend(S:I1:I2:imm10H:imm10L:'00', 32);
3758   unsigned S = (Val >> 23) & 1;
3759   unsigned J1 = (Val >> 22) & 1;
3760   unsigned J2 = (Val >> 21) & 1;
3761   unsigned I1 = !(J1 ^ S);
3762   unsigned I2 = !(J2 ^ S);
3763   unsigned tmp = (Val & ~0x600000) | (I1 << 22) | (I2 << 21);
3764   int imm32 = SignExtend32<25>(tmp << 1);
3765
3766   if (!tryAddingSymbolicOperand(Address,
3767                                 (Address & ~2u) + imm32 + 4,
3768                                 true, 4, Inst, Decoder))
3769     Inst.addOperand(MCOperand::CreateImm(imm32));
3770   return MCDisassembler::Success;
3771 }
3772
3773 static DecodeStatus DecodeCoprocessor(MCInst &Inst, unsigned Val,
3774                               uint64_t Address, const void *Decoder) {
3775   if (Val == 0xA || Val == 0xB)
3776     return MCDisassembler::Fail;
3777
3778   Inst.addOperand(MCOperand::CreateImm(Val));
3779   return MCDisassembler::Success;
3780 }
3781
3782 static DecodeStatus
3783 DecodeThumbTableBranch(MCInst &Inst, unsigned Insn,
3784                        uint64_t Address, const void *Decoder) {
3785   DecodeStatus S = MCDisassembler::Success;
3786
3787   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3788   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
3789
3790   if (Rn == ARM::SP) S = MCDisassembler::SoftFail;
3791   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3792     return MCDisassembler::Fail;
3793   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3794     return MCDisassembler::Fail;
3795   return S;
3796 }
3797
3798 static DecodeStatus
3799 DecodeThumb2BCCInstruction(MCInst &Inst, unsigned Insn,
3800                            uint64_t Address, const void *Decoder) {
3801   DecodeStatus S = MCDisassembler::Success;
3802
3803   unsigned pred = fieldFromInstruction(Insn, 22, 4);
3804   if (pred == 0xE || pred == 0xF) {
3805     unsigned opc = fieldFromInstruction(Insn, 4, 28);
3806     switch (opc) {
3807       default:
3808         return MCDisassembler::Fail;
3809       case 0xf3bf8f4:
3810         Inst.setOpcode(ARM::t2DSB);
3811         break;
3812       case 0xf3bf8f5:
3813         Inst.setOpcode(ARM::t2DMB);
3814         break;
3815       case 0xf3bf8f6:
3816         Inst.setOpcode(ARM::t2ISB);
3817         break;
3818     }
3819
3820     unsigned imm = fieldFromInstruction(Insn, 0, 4);
3821     return DecodeMemBarrierOption(Inst, imm, Address, Decoder);
3822   }
3823
3824   unsigned brtarget = fieldFromInstruction(Insn, 0, 11) << 1;
3825   brtarget |= fieldFromInstruction(Insn, 11, 1) << 19;
3826   brtarget |= fieldFromInstruction(Insn, 13, 1) << 18;
3827   brtarget |= fieldFromInstruction(Insn, 16, 6) << 12;
3828   brtarget |= fieldFromInstruction(Insn, 26, 1) << 20;
3829
3830   if (!Check(S, DecodeT2BROperand(Inst, brtarget, Address, Decoder)))
3831     return MCDisassembler::Fail;
3832   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3833     return MCDisassembler::Fail;
3834
3835   return S;
3836 }
3837
3838 // Decode a shifted immediate operand.  These basically consist
3839 // of an 8-bit value, and a 4-bit directive that specifies either
3840 // a splat operation or a rotation.
3841 static DecodeStatus DecodeT2SOImm(MCInst &Inst, unsigned Val,
3842                           uint64_t Address, const void *Decoder) {
3843   unsigned ctrl = fieldFromInstruction(Val, 10, 2);
3844   if (ctrl == 0) {
3845     unsigned byte = fieldFromInstruction(Val, 8, 2);
3846     unsigned imm = fieldFromInstruction(Val, 0, 8);
3847     switch (byte) {
3848       case 0:
3849         Inst.addOperand(MCOperand::CreateImm(imm));
3850         break;
3851       case 1:
3852         Inst.addOperand(MCOperand::CreateImm((imm << 16) | imm));
3853         break;
3854       case 2:
3855         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 8)));
3856         break;
3857       case 3:
3858         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 16) |
3859                                              (imm << 8)  |  imm));
3860         break;
3861     }
3862   } else {
3863     unsigned unrot = fieldFromInstruction(Val, 0, 7) | 0x80;
3864     unsigned rot = fieldFromInstruction(Val, 7, 5);
3865     unsigned imm = (unrot >> rot) | (unrot << ((32-rot)&31));
3866     Inst.addOperand(MCOperand::CreateImm(imm));
3867   }
3868
3869   return MCDisassembler::Success;
3870 }
3871
3872 static DecodeStatus
3873 DecodeThumbBCCTargetOperand(MCInst &Inst, unsigned Val,
3874                             uint64_t Address, const void *Decoder){
3875   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<9>(Val<<1) + 4,
3876                                 true, 2, Inst, Decoder))
3877     Inst.addOperand(MCOperand::CreateImm(SignExtend32<9>(Val << 1)));
3878   return MCDisassembler::Success;
3879 }
3880
3881 static DecodeStatus DecodeThumbBLTargetOperand(MCInst &Inst, unsigned Val,
3882                                        uint64_t Address, const void *Decoder){
3883   // Val is passed in as S:J1:J2:imm10:imm11
3884   // Note no trailing zero after imm11.  Also the J1 and J2 values are from
3885   // the encoded instruction.  So here change to I1 and I2 values via:
3886   // I1 = NOT(J1 EOR S);
3887   // I2 = NOT(J2 EOR S);
3888   // and build the imm32 with one trailing zero as documented:
3889   // imm32 = SignExtend(S:I1:I2:imm10:imm11:'0', 32);
3890   unsigned S = (Val >> 23) & 1;
3891   unsigned J1 = (Val >> 22) & 1;
3892   unsigned J2 = (Val >> 21) & 1;
3893   unsigned I1 = !(J1 ^ S);
3894   unsigned I2 = !(J2 ^ S);
3895   unsigned tmp = (Val & ~0x600000) | (I1 << 22) | (I2 << 21);
3896   int imm32 = SignExtend32<25>(tmp << 1);
3897
3898   if (!tryAddingSymbolicOperand(Address, Address + imm32 + 4,
3899                                 true, 4, Inst, Decoder))
3900     Inst.addOperand(MCOperand::CreateImm(imm32));
3901   return MCDisassembler::Success;
3902 }
3903
3904 static DecodeStatus DecodeMemBarrierOption(MCInst &Inst, unsigned Val,
3905                                    uint64_t Address, const void *Decoder) {
3906   if (Val & ~0xf)
3907     return MCDisassembler::Fail;
3908
3909   Inst.addOperand(MCOperand::CreateImm(Val));
3910   return MCDisassembler::Success;
3911 }
3912
3913 static DecodeStatus DecodeInstSyncBarrierOption(MCInst &Inst, unsigned Val,
3914                                         uint64_t Address, const void *Decoder) {
3915   if (Val & ~0xf)
3916     return MCDisassembler::Fail;
3917
3918   Inst.addOperand(MCOperand::CreateImm(Val));
3919   return MCDisassembler::Success;
3920 }
3921
3922 static DecodeStatus DecodeMSRMask(MCInst &Inst, unsigned Val,
3923                           uint64_t Address, const void *Decoder) {
3924   if (!Val) return MCDisassembler::Fail;
3925   Inst.addOperand(MCOperand::CreateImm(Val));
3926   return MCDisassembler::Success;
3927 }
3928
3929 static DecodeStatus DecodeDoubleRegLoad(MCInst &Inst, unsigned Insn,
3930                                         uint64_t Address, const void *Decoder) {
3931   DecodeStatus S = MCDisassembler::Success;
3932
3933   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3934   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3935   unsigned pred = fieldFromInstruction(Insn, 28, 4);
3936
3937   if (Rn == 0xF)
3938     S = MCDisassembler::SoftFail;
3939
3940   if (!Check(S, DecodeGPRPairRegisterClass(Inst, Rt, Address, Decoder)))
3941     return MCDisassembler::Fail;
3942   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3943     return MCDisassembler::Fail;
3944   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3945     return MCDisassembler::Fail;
3946
3947   return S;
3948 }
3949
3950 static DecodeStatus DecodeDoubleRegStore(MCInst &Inst, unsigned Insn,
3951                                          uint64_t Address, const void *Decoder){
3952   DecodeStatus S = MCDisassembler::Success;
3953
3954   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
3955   unsigned Rt = fieldFromInstruction(Insn, 0, 4);
3956   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3957   unsigned pred = fieldFromInstruction(Insn, 28, 4);
3958
3959   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
3960     return MCDisassembler::Fail;
3961
3962   if (Rn == 0xF || Rd == Rn || Rd == Rt || Rd == Rt+1)
3963     S = MCDisassembler::SoftFail;
3964
3965   if (!Check(S, DecodeGPRPairRegisterClass(Inst, Rt, Address, Decoder)))
3966     return MCDisassembler::Fail;
3967   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3968     return MCDisassembler::Fail;
3969   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3970     return MCDisassembler::Fail;
3971
3972   return S;
3973 }
3974
3975 static DecodeStatus DecodeLDRPreImm(MCInst &Inst, unsigned Insn,
3976                             uint64_t Address, const void *Decoder) {
3977   DecodeStatus S = MCDisassembler::Success;
3978
3979   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
3980   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
3981   unsigned imm = fieldFromInstruction(Insn, 0, 12);
3982   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
3983   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
3984   unsigned pred = fieldFromInstruction(Insn, 28, 4);
3985
3986   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3987
3988   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3989     return MCDisassembler::Fail;
3990   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3991     return MCDisassembler::Fail;
3992   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
3993     return MCDisassembler::Fail;
3994   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3995     return MCDisassembler::Fail;
3996
3997   return S;
3998 }
3999
4000 static DecodeStatus DecodeLDRPreReg(MCInst &Inst, unsigned Insn,
4001                             uint64_t Address, const void *Decoder) {
4002   DecodeStatus S = MCDisassembler::Success;
4003
4004   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4005   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4006   unsigned imm = fieldFromInstruction(Insn, 0, 12);
4007   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
4008   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
4009   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4010   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4011
4012   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
4013   if (Rm == 0xF) S = MCDisassembler::SoftFail;
4014
4015   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
4016     return MCDisassembler::Fail;
4017   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4018     return MCDisassembler::Fail;
4019   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
4020     return MCDisassembler::Fail;
4021   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4022     return MCDisassembler::Fail;
4023
4024   return S;
4025 }
4026
4027
4028 static DecodeStatus DecodeSTRPreImm(MCInst &Inst, unsigned Insn,
4029                             uint64_t Address, const void *Decoder) {
4030   DecodeStatus S = MCDisassembler::Success;
4031
4032   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4033   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4034   unsigned imm = fieldFromInstruction(Insn, 0, 12);
4035   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
4036   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
4037   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4038
4039   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
4040
4041   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4042     return MCDisassembler::Fail;
4043   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
4044     return MCDisassembler::Fail;
4045   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
4046     return MCDisassembler::Fail;
4047   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4048     return MCDisassembler::Fail;
4049
4050   return S;
4051 }
4052
4053 static DecodeStatus DecodeSTRPreReg(MCInst &Inst, unsigned Insn,
4054                             uint64_t Address, const void *Decoder) {
4055   DecodeStatus S = MCDisassembler::Success;
4056
4057   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4058   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4059   unsigned imm = fieldFromInstruction(Insn, 0, 12);
4060   imm |= fieldFromInstruction(Insn, 16, 4) << 13;
4061   imm |= fieldFromInstruction(Insn, 23, 1) << 12;
4062   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4063
4064   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
4065
4066   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4067     return MCDisassembler::Fail;
4068   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
4069     return MCDisassembler::Fail;
4070   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
4071     return MCDisassembler::Fail;
4072   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4073     return MCDisassembler::Fail;
4074
4075   return S;
4076 }
4077
4078 static DecodeStatus DecodeVLD1LN(MCInst &Inst, unsigned Insn,
4079                          uint64_t Address, const void *Decoder) {
4080   DecodeStatus S = MCDisassembler::Success;
4081
4082   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4083   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4084   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4085   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4086   unsigned size = fieldFromInstruction(Insn, 10, 2);
4087
4088   unsigned align = 0;
4089   unsigned index = 0;
4090   switch (size) {
4091     default:
4092       return MCDisassembler::Fail;
4093     case 0:
4094       if (fieldFromInstruction(Insn, 4, 1))
4095         return MCDisassembler::Fail; // UNDEFINED
4096       index = fieldFromInstruction(Insn, 5, 3);
4097       break;
4098     case 1:
4099       if (fieldFromInstruction(Insn, 5, 1))
4100         return MCDisassembler::Fail; // UNDEFINED
4101       index = fieldFromInstruction(Insn, 6, 2);
4102       if (fieldFromInstruction(Insn, 4, 1))
4103         align = 2;
4104       break;
4105     case 2:
4106       if (fieldFromInstruction(Insn, 6, 1))
4107         return MCDisassembler::Fail; // UNDEFINED
4108       index = fieldFromInstruction(Insn, 7, 1);
4109
4110       switch (fieldFromInstruction(Insn, 4, 2)) {
4111         case 0 :
4112           align = 0; break;
4113         case 3:
4114           align = 4; break;
4115         default:
4116           return MCDisassembler::Fail;
4117       }
4118       break;
4119   }
4120
4121   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4122     return MCDisassembler::Fail;
4123   if (Rm != 0xF) { // Writeback
4124     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4125       return MCDisassembler::Fail;
4126   }
4127   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4128     return MCDisassembler::Fail;
4129   Inst.addOperand(MCOperand::CreateImm(align));
4130   if (Rm != 0xF) {
4131     if (Rm != 0xD) {
4132       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4133         return MCDisassembler::Fail;
4134     } else
4135       Inst.addOperand(MCOperand::CreateReg(0));
4136   }
4137
4138   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4139     return MCDisassembler::Fail;
4140   Inst.addOperand(MCOperand::CreateImm(index));
4141
4142   return S;
4143 }
4144
4145 static DecodeStatus DecodeVST1LN(MCInst &Inst, unsigned Insn,
4146                          uint64_t Address, const void *Decoder) {
4147   DecodeStatus S = MCDisassembler::Success;
4148
4149   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4150   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4151   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4152   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4153   unsigned size = fieldFromInstruction(Insn, 10, 2);
4154
4155   unsigned align = 0;
4156   unsigned index = 0;
4157   switch (size) {
4158     default:
4159       return MCDisassembler::Fail;
4160     case 0:
4161       if (fieldFromInstruction(Insn, 4, 1))
4162         return MCDisassembler::Fail; // UNDEFINED
4163       index = fieldFromInstruction(Insn, 5, 3);
4164       break;
4165     case 1:
4166       if (fieldFromInstruction(Insn, 5, 1))
4167         return MCDisassembler::Fail; // UNDEFINED
4168       index = fieldFromInstruction(Insn, 6, 2);
4169       if (fieldFromInstruction(Insn, 4, 1))
4170         align = 2;
4171       break;
4172     case 2:
4173       if (fieldFromInstruction(Insn, 6, 1))
4174         return MCDisassembler::Fail; // UNDEFINED
4175       index = fieldFromInstruction(Insn, 7, 1);
4176
4177       switch (fieldFromInstruction(Insn, 4, 2)) {
4178         case 0:
4179           align = 0; break;
4180         case 3:
4181           align = 4; break;
4182         default:
4183           return MCDisassembler::Fail;
4184       }
4185       break;
4186   }
4187
4188   if (Rm != 0xF) { // Writeback
4189     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4190     return MCDisassembler::Fail;
4191   }
4192   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4193     return MCDisassembler::Fail;
4194   Inst.addOperand(MCOperand::CreateImm(align));
4195   if (Rm != 0xF) {
4196     if (Rm != 0xD) {
4197       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4198     return MCDisassembler::Fail;
4199     } else
4200       Inst.addOperand(MCOperand::CreateReg(0));
4201   }
4202
4203   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4204     return MCDisassembler::Fail;
4205   Inst.addOperand(MCOperand::CreateImm(index));
4206
4207   return S;
4208 }
4209
4210
4211 static DecodeStatus DecodeVLD2LN(MCInst &Inst, unsigned Insn,
4212                          uint64_t Address, const void *Decoder) {
4213   DecodeStatus S = MCDisassembler::Success;
4214
4215   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4216   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4217   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4218   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4219   unsigned size = fieldFromInstruction(Insn, 10, 2);
4220
4221   unsigned align = 0;
4222   unsigned index = 0;
4223   unsigned inc = 1;
4224   switch (size) {
4225     default:
4226       return MCDisassembler::Fail;
4227     case 0:
4228       index = fieldFromInstruction(Insn, 5, 3);
4229       if (fieldFromInstruction(Insn, 4, 1))
4230         align = 2;
4231       break;
4232     case 1:
4233       index = fieldFromInstruction(Insn, 6, 2);
4234       if (fieldFromInstruction(Insn, 4, 1))
4235         align = 4;
4236       if (fieldFromInstruction(Insn, 5, 1))
4237         inc = 2;
4238       break;
4239     case 2:
4240       if (fieldFromInstruction(Insn, 5, 1))
4241         return MCDisassembler::Fail; // UNDEFINED
4242       index = fieldFromInstruction(Insn, 7, 1);
4243       if (fieldFromInstruction(Insn, 4, 1) != 0)
4244         align = 8;
4245       if (fieldFromInstruction(Insn, 6, 1))
4246         inc = 2;
4247       break;
4248   }
4249
4250   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4251     return MCDisassembler::Fail;
4252   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4253     return MCDisassembler::Fail;
4254   if (Rm != 0xF) { // Writeback
4255     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4256       return MCDisassembler::Fail;
4257   }
4258   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4259     return MCDisassembler::Fail;
4260   Inst.addOperand(MCOperand::CreateImm(align));
4261   if (Rm != 0xF) {
4262     if (Rm != 0xD) {
4263       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4264         return MCDisassembler::Fail;
4265     } else
4266       Inst.addOperand(MCOperand::CreateReg(0));
4267   }
4268
4269   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4270     return MCDisassembler::Fail;
4271   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4272     return MCDisassembler::Fail;
4273   Inst.addOperand(MCOperand::CreateImm(index));
4274
4275   return S;
4276 }
4277
4278 static DecodeStatus DecodeVST2LN(MCInst &Inst, unsigned Insn,
4279                          uint64_t Address, const void *Decoder) {
4280   DecodeStatus S = MCDisassembler::Success;
4281
4282   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4283   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4284   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4285   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4286   unsigned size = fieldFromInstruction(Insn, 10, 2);
4287
4288   unsigned align = 0;
4289   unsigned index = 0;
4290   unsigned inc = 1;
4291   switch (size) {
4292     default:
4293       return MCDisassembler::Fail;
4294     case 0:
4295       index = fieldFromInstruction(Insn, 5, 3);
4296       if (fieldFromInstruction(Insn, 4, 1))
4297         align = 2;
4298       break;
4299     case 1:
4300       index = fieldFromInstruction(Insn, 6, 2);
4301       if (fieldFromInstruction(Insn, 4, 1))
4302         align = 4;
4303       if (fieldFromInstruction(Insn, 5, 1))
4304         inc = 2;
4305       break;
4306     case 2:
4307       if (fieldFromInstruction(Insn, 5, 1))
4308         return MCDisassembler::Fail; // UNDEFINED
4309       index = fieldFromInstruction(Insn, 7, 1);
4310       if (fieldFromInstruction(Insn, 4, 1) != 0)
4311         align = 8;
4312       if (fieldFromInstruction(Insn, 6, 1))
4313         inc = 2;
4314       break;
4315   }
4316
4317   if (Rm != 0xF) { // Writeback
4318     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4319       return MCDisassembler::Fail;
4320   }
4321   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4322     return MCDisassembler::Fail;
4323   Inst.addOperand(MCOperand::CreateImm(align));
4324   if (Rm != 0xF) {
4325     if (Rm != 0xD) {
4326       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4327         return MCDisassembler::Fail;
4328     } else
4329       Inst.addOperand(MCOperand::CreateReg(0));
4330   }
4331
4332   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4333     return MCDisassembler::Fail;
4334   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4335     return MCDisassembler::Fail;
4336   Inst.addOperand(MCOperand::CreateImm(index));
4337
4338   return S;
4339 }
4340
4341
4342 static DecodeStatus DecodeVLD3LN(MCInst &Inst, unsigned Insn,
4343                          uint64_t Address, const void *Decoder) {
4344   DecodeStatus S = MCDisassembler::Success;
4345
4346   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4347   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4348   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4349   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4350   unsigned size = fieldFromInstruction(Insn, 10, 2);
4351
4352   unsigned align = 0;
4353   unsigned index = 0;
4354   unsigned inc = 1;
4355   switch (size) {
4356     default:
4357       return MCDisassembler::Fail;
4358     case 0:
4359       if (fieldFromInstruction(Insn, 4, 1))
4360         return MCDisassembler::Fail; // UNDEFINED
4361       index = fieldFromInstruction(Insn, 5, 3);
4362       break;
4363     case 1:
4364       if (fieldFromInstruction(Insn, 4, 1))
4365         return MCDisassembler::Fail; // UNDEFINED
4366       index = fieldFromInstruction(Insn, 6, 2);
4367       if (fieldFromInstruction(Insn, 5, 1))
4368         inc = 2;
4369       break;
4370     case 2:
4371       if (fieldFromInstruction(Insn, 4, 2))
4372         return MCDisassembler::Fail; // UNDEFINED
4373       index = fieldFromInstruction(Insn, 7, 1);
4374       if (fieldFromInstruction(Insn, 6, 1))
4375         inc = 2;
4376       break;
4377   }
4378
4379   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4380     return MCDisassembler::Fail;
4381   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4382     return MCDisassembler::Fail;
4383   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4384     return MCDisassembler::Fail;
4385
4386   if (Rm != 0xF) { // Writeback
4387     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4388     return MCDisassembler::Fail;
4389   }
4390   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4391     return MCDisassembler::Fail;
4392   Inst.addOperand(MCOperand::CreateImm(align));
4393   if (Rm != 0xF) {
4394     if (Rm != 0xD) {
4395       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4396     return MCDisassembler::Fail;
4397     } else
4398       Inst.addOperand(MCOperand::CreateReg(0));
4399   }
4400
4401   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4402     return MCDisassembler::Fail;
4403   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4404     return MCDisassembler::Fail;
4405   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4406     return MCDisassembler::Fail;
4407   Inst.addOperand(MCOperand::CreateImm(index));
4408
4409   return S;
4410 }
4411
4412 static DecodeStatus DecodeVST3LN(MCInst &Inst, unsigned Insn,
4413                          uint64_t Address, const void *Decoder) {
4414   DecodeStatus S = MCDisassembler::Success;
4415
4416   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4417   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4418   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4419   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4420   unsigned size = fieldFromInstruction(Insn, 10, 2);
4421
4422   unsigned align = 0;
4423   unsigned index = 0;
4424   unsigned inc = 1;
4425   switch (size) {
4426     default:
4427       return MCDisassembler::Fail;
4428     case 0:
4429       if (fieldFromInstruction(Insn, 4, 1))
4430         return MCDisassembler::Fail; // UNDEFINED
4431       index = fieldFromInstruction(Insn, 5, 3);
4432       break;
4433     case 1:
4434       if (fieldFromInstruction(Insn, 4, 1))
4435         return MCDisassembler::Fail; // UNDEFINED
4436       index = fieldFromInstruction(Insn, 6, 2);
4437       if (fieldFromInstruction(Insn, 5, 1))
4438         inc = 2;
4439       break;
4440     case 2:
4441       if (fieldFromInstruction(Insn, 4, 2))
4442         return MCDisassembler::Fail; // UNDEFINED
4443       index = fieldFromInstruction(Insn, 7, 1);
4444       if (fieldFromInstruction(Insn, 6, 1))
4445         inc = 2;
4446       break;
4447   }
4448
4449   if (Rm != 0xF) { // Writeback
4450     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4451     return MCDisassembler::Fail;
4452   }
4453   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4454     return MCDisassembler::Fail;
4455   Inst.addOperand(MCOperand::CreateImm(align));
4456   if (Rm != 0xF) {
4457     if (Rm != 0xD) {
4458       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4459     return MCDisassembler::Fail;
4460     } else
4461       Inst.addOperand(MCOperand::CreateReg(0));
4462   }
4463
4464   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4465     return MCDisassembler::Fail;
4466   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4467     return MCDisassembler::Fail;
4468   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4469     return MCDisassembler::Fail;
4470   Inst.addOperand(MCOperand::CreateImm(index));
4471
4472   return S;
4473 }
4474
4475
4476 static DecodeStatus DecodeVLD4LN(MCInst &Inst, unsigned Insn,
4477                          uint64_t Address, const void *Decoder) {
4478   DecodeStatus S = MCDisassembler::Success;
4479
4480   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4481   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4482   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4483   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4484   unsigned size = fieldFromInstruction(Insn, 10, 2);
4485
4486   unsigned align = 0;
4487   unsigned index = 0;
4488   unsigned inc = 1;
4489   switch (size) {
4490     default:
4491       return MCDisassembler::Fail;
4492     case 0:
4493       if (fieldFromInstruction(Insn, 4, 1))
4494         align = 4;
4495       index = fieldFromInstruction(Insn, 5, 3);
4496       break;
4497     case 1:
4498       if (fieldFromInstruction(Insn, 4, 1))
4499         align = 8;
4500       index = fieldFromInstruction(Insn, 6, 2);
4501       if (fieldFromInstruction(Insn, 5, 1))
4502         inc = 2;
4503       break;
4504     case 2:
4505       switch (fieldFromInstruction(Insn, 4, 2)) {
4506         case 0:
4507           align = 0; break;
4508         case 3:
4509           return MCDisassembler::Fail;
4510         default:
4511           align = 4 << fieldFromInstruction(Insn, 4, 2); break;
4512       }
4513
4514       index = fieldFromInstruction(Insn, 7, 1);
4515       if (fieldFromInstruction(Insn, 6, 1))
4516         inc = 2;
4517       break;
4518   }
4519
4520   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4521     return MCDisassembler::Fail;
4522   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4523     return MCDisassembler::Fail;
4524   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4525     return MCDisassembler::Fail;
4526   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4527     return MCDisassembler::Fail;
4528
4529   if (Rm != 0xF) { // Writeback
4530     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4531       return MCDisassembler::Fail;
4532   }
4533   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4534     return MCDisassembler::Fail;
4535   Inst.addOperand(MCOperand::CreateImm(align));
4536   if (Rm != 0xF) {
4537     if (Rm != 0xD) {
4538       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4539         return MCDisassembler::Fail;
4540     } else
4541       Inst.addOperand(MCOperand::CreateReg(0));
4542   }
4543
4544   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4545     return MCDisassembler::Fail;
4546   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4547     return MCDisassembler::Fail;
4548   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4549     return MCDisassembler::Fail;
4550   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4551     return MCDisassembler::Fail;
4552   Inst.addOperand(MCOperand::CreateImm(index));
4553
4554   return S;
4555 }
4556
4557 static DecodeStatus DecodeVST4LN(MCInst &Inst, unsigned Insn,
4558                          uint64_t Address, const void *Decoder) {
4559   DecodeStatus S = MCDisassembler::Success;
4560
4561   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4562   unsigned Rm = fieldFromInstruction(Insn, 0, 4);
4563   unsigned Rd = fieldFromInstruction(Insn, 12, 4);
4564   Rd |= fieldFromInstruction(Insn, 22, 1) << 4;
4565   unsigned size = fieldFromInstruction(Insn, 10, 2);
4566
4567   unsigned align = 0;
4568   unsigned index = 0;
4569   unsigned inc = 1;
4570   switch (size) {
4571     default:
4572       return MCDisassembler::Fail;
4573     case 0:
4574       if (fieldFromInstruction(Insn, 4, 1))
4575         align = 4;
4576       index = fieldFromInstruction(Insn, 5, 3);
4577       break;
4578     case 1:
4579       if (fieldFromInstruction(Insn, 4, 1))
4580         align = 8;
4581       index = fieldFromInstruction(Insn, 6, 2);
4582       if (fieldFromInstruction(Insn, 5, 1))
4583         inc = 2;
4584       break;
4585     case 2:
4586       switch (fieldFromInstruction(Insn, 4, 2)) {
4587         case 0:
4588           align = 0; break;
4589         case 3:
4590           return MCDisassembler::Fail;
4591         default:
4592           align = 4 << fieldFromInstruction(Insn, 4, 2); break;
4593       }
4594
4595       index = fieldFromInstruction(Insn, 7, 1);
4596       if (fieldFromInstruction(Insn, 6, 1))
4597         inc = 2;
4598       break;
4599   }
4600
4601   if (Rm != 0xF) { // Writeback
4602     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4603     return MCDisassembler::Fail;
4604   }
4605   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
4606     return MCDisassembler::Fail;
4607   Inst.addOperand(MCOperand::CreateImm(align));
4608   if (Rm != 0xF) {
4609     if (Rm != 0xD) {
4610       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
4611     return MCDisassembler::Fail;
4612     } else
4613       Inst.addOperand(MCOperand::CreateReg(0));
4614   }
4615
4616   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
4617     return MCDisassembler::Fail;
4618   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
4619     return MCDisassembler::Fail;
4620   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
4621     return MCDisassembler::Fail;
4622   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
4623     return MCDisassembler::Fail;
4624   Inst.addOperand(MCOperand::CreateImm(index));
4625
4626   return S;
4627 }
4628
4629 static DecodeStatus DecodeVMOVSRR(MCInst &Inst, unsigned Insn,
4630                                   uint64_t Address, const void *Decoder) {
4631   DecodeStatus S = MCDisassembler::Success;
4632   unsigned Rt  = fieldFromInstruction(Insn, 12, 4);
4633   unsigned Rt2 = fieldFromInstruction(Insn, 16, 4);
4634   unsigned Rm  = fieldFromInstruction(Insn,  5, 1);
4635   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4636   Rm |= fieldFromInstruction(Insn, 0, 4) << 1;
4637
4638   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
4639     S = MCDisassembler::SoftFail;
4640
4641   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
4642     return MCDisassembler::Fail;
4643   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
4644     return MCDisassembler::Fail;
4645   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
4646     return MCDisassembler::Fail;
4647   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
4648     return MCDisassembler::Fail;
4649   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4650     return MCDisassembler::Fail;
4651
4652   return S;
4653 }
4654
4655 static DecodeStatus DecodeVMOVRRS(MCInst &Inst, unsigned Insn,
4656                                   uint64_t Address, const void *Decoder) {
4657   DecodeStatus S = MCDisassembler::Success;
4658   unsigned Rt  = fieldFromInstruction(Insn, 12, 4);
4659   unsigned Rt2 = fieldFromInstruction(Insn, 16, 4);
4660   unsigned Rm  = fieldFromInstruction(Insn,  5, 1);
4661   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4662   Rm |= fieldFromInstruction(Insn, 0, 4) << 1;
4663
4664   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
4665     S = MCDisassembler::SoftFail;
4666
4667   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
4668     return MCDisassembler::Fail;
4669   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
4670     return MCDisassembler::Fail;
4671   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
4672     return MCDisassembler::Fail;
4673   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
4674     return MCDisassembler::Fail;
4675   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4676     return MCDisassembler::Fail;
4677
4678   return S;
4679 }
4680
4681 static DecodeStatus DecodeIT(MCInst &Inst, unsigned Insn,
4682                              uint64_t Address, const void *Decoder) {
4683   DecodeStatus S = MCDisassembler::Success;
4684   unsigned pred = fieldFromInstruction(Insn, 4, 4);
4685   unsigned mask = fieldFromInstruction(Insn, 0, 4);
4686
4687   if (pred == 0xF) {
4688     pred = 0xE;
4689     S = MCDisassembler::SoftFail;
4690   }
4691
4692   if (mask == 0x0)
4693     return MCDisassembler::Fail;
4694
4695   Inst.addOperand(MCOperand::CreateImm(pred));
4696   Inst.addOperand(MCOperand::CreateImm(mask));
4697   return S;
4698 }
4699
4700 static DecodeStatus
4701 DecodeT2LDRDPreInstruction(MCInst &Inst, unsigned Insn,
4702                            uint64_t Address, const void *Decoder) {
4703   DecodeStatus S = MCDisassembler::Success;
4704
4705   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4706   unsigned Rt2 = fieldFromInstruction(Insn, 8, 4);
4707   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4708   unsigned addr = fieldFromInstruction(Insn, 0, 8);
4709   unsigned W = fieldFromInstruction(Insn, 21, 1);
4710   unsigned U = fieldFromInstruction(Insn, 23, 1);
4711   unsigned P = fieldFromInstruction(Insn, 24, 1);
4712   bool writeback = (W == 1) | (P == 0);
4713
4714   addr |= (U << 8) | (Rn << 9);
4715
4716   if (writeback && (Rn == Rt || Rn == Rt2))
4717     Check(S, MCDisassembler::SoftFail);
4718   if (Rt == Rt2)
4719     Check(S, MCDisassembler::SoftFail);
4720
4721   // Rt
4722   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
4723     return MCDisassembler::Fail;
4724   // Rt2
4725   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
4726     return MCDisassembler::Fail;
4727   // Writeback operand
4728   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
4729     return MCDisassembler::Fail;
4730   // addr
4731   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
4732     return MCDisassembler::Fail;
4733
4734   return S;
4735 }
4736
4737 static DecodeStatus
4738 DecodeT2STRDPreInstruction(MCInst &Inst, unsigned Insn,
4739                            uint64_t Address, const void *Decoder) {
4740   DecodeStatus S = MCDisassembler::Success;
4741
4742   unsigned Rt = fieldFromInstruction(Insn, 12, 4);
4743   unsigned Rt2 = fieldFromInstruction(Insn, 8, 4);
4744   unsigned Rn = fieldFromInstruction(Insn, 16, 4);
4745   unsigned addr = fieldFromInstruction(Insn, 0, 8);
4746   unsigned W = fieldFromInstruction(Insn, 21, 1);
4747   unsigned U = fieldFromInstruction(Insn, 23, 1);
4748   unsigned P = fieldFromInstruction(Insn, 24, 1);
4749   bool writeback = (W == 1) | (P == 0);
4750
4751   addr |= (U << 8) | (Rn << 9);
4752
4753   if (writeback && (Rn == Rt || Rn == Rt2))
4754     Check(S, MCDisassembler::SoftFail);
4755
4756   // Writeback operand
4757   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
4758     return MCDisassembler::Fail;
4759   // Rt
4760   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
4761     return MCDisassembler::Fail;
4762   // Rt2
4763   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
4764     return MCDisassembler::Fail;
4765   // addr
4766   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
4767     return MCDisassembler::Fail;
4768
4769   return S;
4770 }
4771
4772 static DecodeStatus DecodeT2Adr(MCInst &Inst, uint32_t Insn,
4773                                 uint64_t Address, const void *Decoder) {
4774   unsigned sign1 = fieldFromInstruction(Insn, 21, 1);
4775   unsigned sign2 = fieldFromInstruction(Insn, 23, 1);
4776   if (sign1 != sign2) return MCDisassembler::Fail;
4777
4778   unsigned Val = fieldFromInstruction(Insn, 0, 8);
4779   Val |= fieldFromInstruction(Insn, 12, 3) << 8;
4780   Val |= fieldFromInstruction(Insn, 26, 1) << 11;
4781   Val |= sign1 << 12;
4782   Inst.addOperand(MCOperand::CreateImm(SignExtend32<13>(Val)));
4783
4784   return MCDisassembler::Success;
4785 }
4786
4787 static DecodeStatus DecodeT2ShifterImmOperand(MCInst &Inst, uint32_t Val,
4788                                               uint64_t Address,
4789                                               const void *Decoder) {
4790   DecodeStatus S = MCDisassembler::Success;
4791
4792   // Shift of "asr #32" is not allowed in Thumb2 mode.
4793   if (Val == 0x20) S = MCDisassembler::SoftFail;
4794   Inst.addOperand(MCOperand::CreateImm(Val));
4795   return S;
4796 }
4797
4798 static DecodeStatus DecodeSwap(MCInst &Inst, unsigned Insn,
4799                                uint64_t Address, const void *Decoder) {
4800   unsigned Rt   = fieldFromInstruction(Insn, 12, 4);
4801   unsigned Rt2  = fieldFromInstruction(Insn, 0,  4);
4802   unsigned Rn   = fieldFromInstruction(Insn, 16, 4);
4803   unsigned pred = fieldFromInstruction(Insn, 28, 4);
4804
4805   if (pred == 0xF)
4806     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
4807
4808   DecodeStatus S = MCDisassembler::Success;
4809
4810   if (Rt == Rn || Rn == Rt2)
4811     S = MCDisassembler::SoftFail;
4812
4813   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4814     return MCDisassembler::Fail;
4815   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt2, Address, Decoder)))
4816     return MCDisassembler::Fail;
4817   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
4818     return MCDisassembler::Fail;
4819   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
4820     return MCDisassembler::Fail;
4821
4822   return S;
4823 }
4824
4825 static DecodeStatus DecodeVCVTD(MCInst &Inst, unsigned Insn,
4826                                 uint64_t Address, const void *Decoder) {
4827   unsigned Vd = (fieldFromInstruction(Insn, 12, 4) << 0);
4828   Vd |= (fieldFromInstruction(Insn, 22, 1) << 4);
4829   unsigned Vm = (fieldFromInstruction(Insn, 0, 4) << 0);
4830   Vm |= (fieldFromInstruction(Insn, 5, 1) << 4);
4831   unsigned imm = fieldFromInstruction(Insn, 16, 6);
4832   unsigned cmode = fieldFromInstruction(Insn, 8, 4);
4833   unsigned op = fieldFromInstruction(Insn, 5, 1);
4834
4835   DecodeStatus S = MCDisassembler::Success;
4836
4837   // VMOVv2f32 is ambiguous with these decodings.
4838   if (!(imm & 0x38) && cmode == 0xF) {
4839     if (op == 1) return MCDisassembler::Fail;
4840     Inst.setOpcode(ARM::VMOVv2f32);
4841     return DecodeNEONModImmInstruction(Inst, Insn, Address, Decoder);
4842   }
4843
4844   if (!(imm & 0x20)) return MCDisassembler::Fail;
4845
4846   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
4847     return MCDisassembler::Fail;
4848   if (!Check(S, DecodeDPRRegisterClass(Inst, Vm, Address, Decoder)))
4849     return MCDisassembler::Fail;
4850   Inst.addOperand(MCOperand::CreateImm(64 - imm));
4851
4852   return S;
4853 }
4854
4855 static DecodeStatus DecodeVCVTQ(MCInst &Inst, unsigned Insn,
4856                                 uint64_t Address, const void *Decoder) {
4857   unsigned Vd = (fieldFromInstruction(Insn, 12, 4) << 0);
4858   Vd |= (fieldFromInstruction(Insn, 22, 1) << 4);
4859   unsigned Vm = (fieldFromInstruction(Insn, 0, 4) << 0);
4860   Vm |= (fieldFromInstruction(Insn, 5, 1) << 4);
4861   unsigned imm = fieldFromInstruction(Insn, 16, 6);
4862   unsigned cmode = fieldFromInstruction(Insn, 8, 4);
4863   unsigned op = fieldFromInstruction(Insn, 5, 1);
4864
4865   DecodeStatus S = MCDisassembler::Success;
4866
4867   // VMOVv4f32 is ambiguous with these decodings.
4868   if (!(imm & 0x38) && cmode == 0xF) {
4869     if (op == 1) return MCDisassembler::Fail;
4870     Inst.setOpcode(ARM::VMOVv4f32);
4871     return DecodeNEONModImmInstruction(Inst, Insn, Address, Decoder);
4872   }
4873
4874   if (!(imm & 0x20)) return MCDisassembler::Fail;
4875
4876   if (!Check(S, DecodeQPRRegisterClass(Inst, Vd, Address, Decoder)))
4877     return MCDisassembler::Fail;
4878   if (!Check(S, DecodeQPRRegisterClass(Inst, Vm, Address, Decoder)))
4879     return MCDisassembler::Fail;
4880   Inst.addOperand(MCOperand::CreateImm(64 - imm));
4881
4882   return S;
4883 }
4884
4885 static DecodeStatus DecodeImm0_4(MCInst &Inst, unsigned Insn, uint64_t Address,
4886                                  const void *Decoder)
4887 {
4888   unsigned Imm = fieldFromInstruction(Insn, 0, 3);
4889   if (Imm > 4) return MCDisassembler::Fail;
4890   Inst.addOperand(MCOperand::CreateImm(Imm));
4891   return MCDisassembler::Success;
4892 }
4893
4894 static DecodeStatus DecodeLDR(MCInst &Inst, unsigned Val,
4895                                 uint64_t Address, const void *Decoder) {
4896   DecodeStatus S = MCDisassembler::Success;
4897
4898   unsigned Rn = fieldFromInstruction(Val, 16, 4);
4899   unsigned Rt = fieldFromInstruction(Val, 12, 4);
4900   unsigned Rm = fieldFromInstruction(Val, 0, 4);
4901   Rm |= (fieldFromInstruction(Val, 23, 1) << 4);
4902   unsigned Cond = fieldFromInstruction(Val, 28, 4);
4903
4904   if (fieldFromInstruction(Val, 8, 4) != 0 || Rn == Rt)
4905     S = MCDisassembler::SoftFail;
4906
4907   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4908     return MCDisassembler::Fail;
4909   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
4910     return MCDisassembler::Fail;
4911   if (!Check(S, DecodeAddrMode7Operand(Inst, Rn, Address, Decoder)))
4912     return MCDisassembler::Fail;
4913   if (!Check(S, DecodePostIdxReg(Inst, Rm, Address, Decoder)))
4914     return MCDisassembler::Fail;
4915   if (!Check(S, DecodePredicateOperand(Inst, Cond, Address, Decoder)))
4916     return MCDisassembler::Fail;
4917
4918   return S;
4919 }
4920
4921 static DecodeStatus DecodeMRRC2(llvm::MCInst &Inst, unsigned Val,
4922                                 uint64_t Address, const void *Decoder) {
4923
4924   DecodeStatus S = MCDisassembler::Success;
4925
4926   unsigned CRm = fieldFromInstruction(Val, 0, 4);
4927   unsigned opc1 = fieldFromInstruction(Val, 4, 4);
4928   unsigned cop = fieldFromInstruction(Val, 8, 4);
4929   unsigned Rt = fieldFromInstruction(Val, 12, 4);
4930   unsigned Rt2 = fieldFromInstruction(Val, 16, 4);
4931
4932   if ((cop & ~0x1) == 0xa)
4933     return MCDisassembler::Fail;
4934
4935   if (Rt == Rt2)
4936     S = MCDisassembler::SoftFail;
4937
4938   Inst.addOperand(MCOperand::CreateImm(cop));
4939   Inst.addOperand(MCOperand::CreateImm(opc1));
4940   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt, Address, Decoder)))
4941     return MCDisassembler::Fail;
4942   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rt2, Address, Decoder)))
4943     return MCDisassembler::Fail;
4944   Inst.addOperand(MCOperand::CreateImm(CRm));
4945
4946   return S;
4947 }
4948