lib/Target/ARM/Disassembler/ARMDisassembler.cpp

   1 //===- ARMDisassembler.cpp - Disassembler for ARM/Thumb ISA -----*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #define DEBUG_TYPE "arm-disassembler"
  11
  12 #include "ARM.h"
  13 #include "ARMRegisterInfo.h"
  14 #include "ARMSubtarget.h"
  15 #include "MCTargetDesc/ARMAddressingModes.h"
  16 #include "MCTargetDesc/ARMMCExpr.h"
  17 #include "MCTargetDesc/ARMBaseInfo.h"
  18 #include "llvm/MC/EDInstInfo.h"
  19 #include "llvm/MC/MCInst.h"
  20 #include "llvm/MC/MCExpr.h"
  21 #include "llvm/MC/MCContext.h"
  22 #include "llvm/MC/MCDisassembler.h"
  23 #include "llvm/Support/Debug.h"
  24 #include "llvm/Support/MemoryObject.h"
  25 #include "llvm/Support/ErrorHandling.h"
  26 #include "llvm/Support/TargetRegistry.h"
  27 #include "llvm/Support/raw_ostream.h"
  28
  29 using namespace llvm;
  30
  31 typedef MCDisassembler::DecodeStatus DecodeStatus;
  32
  33 namespace {
  34 /// ARMDisassembler - ARM disassembler for all ARM platforms.
  35 class ARMDisassembler : public MCDisassembler {
  36 public:
  37   /// Constructor     - Initializes the disassembler.
  38   ///
  39   ARMDisassembler(const MCSubtargetInfo &STI) :
  40     MCDisassembler(STI) {
  41   }
  42
  43   ~ARMDisassembler() {
  44   }
  45
  46   /// getInstruction - See MCDisassembler.
  47   DecodeStatus getInstruction(MCInst &instr,
  48                               uint64_t &size,
  49                               const MemoryObject &region,
  50                               uint64_t address,
  51                               raw_ostream &vStream,
  52                               raw_ostream &cStream) const;
  53
  54   /// getEDInfo - See MCDisassembler.
  55   EDInstInfo *getEDInfo() const;
  56 private:
  57 };
  58
  59 /// ThumbDisassembler - Thumb disassembler for all Thumb platforms.
  60 class ThumbDisassembler : public MCDisassembler {
  61 public:
  62   /// Constructor     - Initializes the disassembler.
  63   ///
  64   ThumbDisassembler(const MCSubtargetInfo &STI) :
  65     MCDisassembler(STI) {
  66   }
  67
  68   ~ThumbDisassembler() {
  69   }
  70
  71   /// getInstruction - See MCDisassembler.
  72   DecodeStatus getInstruction(MCInst &instr,
  73                               uint64_t &size,
  74                               const MemoryObject &region,
  75                               uint64_t address,
  76                               raw_ostream &vStream,
  77                               raw_ostream &cStream) const;
  78
  79   /// getEDInfo - See MCDisassembler.
  80   EDInstInfo *getEDInfo() const;
  81 private:
  82   mutable std::vector<unsigned> ITBlock;
  83   DecodeStatus AddThumbPredicate(MCInst&) const;
  84   void UpdateThumbVFPPredicate(MCInst&) const;
  85 };
  86 }
  87
  88 static bool Check(DecodeStatus &Out, DecodeStatus In) {
  89   switch (In) {
  90     case MCDisassembler::Success:
  91       // Out stays the same.
  92       return true;
  93     case MCDisassembler::SoftFail:
  94       Out = In;
  95       return true;
  96     case MCDisassembler::Fail:
  97       Out = In;
  98       return false;
  99   }
 100   return false;
 101 }
 102
 103
 104 // Forward declare these because the autogenerated code will reference them.
 105 // Definitions are further down.
 106 static DecodeStatus DecodeGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 107                                    uint64_t Address, const void *Decoder);
 108 static DecodeStatus DecodeGPRnopcRegisterClass(llvm::MCInst &Inst,
 109                                                unsigned RegNo, uint64_t Address,
 110                                                const void *Decoder);
 111 static DecodeStatus DecodetGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 112                                    uint64_t Address, const void *Decoder);
 113 static DecodeStatus DecodetcGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 114                                    uint64_t Address, const void *Decoder);
 115 static DecodeStatus DecoderGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 116                                    uint64_t Address, const void *Decoder);
 117 static DecodeStatus DecodeSPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 118                                    uint64_t Address, const void *Decoder);
 119 static DecodeStatus DecodeDPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 120                                    uint64_t Address, const void *Decoder);
 121 static DecodeStatus DecodeDPR_8RegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 122                                    uint64_t Address, const void *Decoder);
 123 static DecodeStatus DecodeDPR_VFP2RegisterClass(llvm::MCInst &Inst,
 124                                                 unsigned RegNo,
 125                                                 uint64_t Address,
 126                                                 const void *Decoder);
 127 static DecodeStatus DecodeQPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 128                                    uint64_t Address, const void *Decoder);
 129
 130 static DecodeStatus DecodePredicateOperand(llvm::MCInst &Inst, unsigned Val,
 131                                uint64_t Address, const void *Decoder);
 132 static DecodeStatus DecodeCCOutOperand(llvm::MCInst &Inst, unsigned Val,
 133                                uint64_t Address, const void *Decoder);
 134 static DecodeStatus DecodeSOImmOperand(llvm::MCInst &Inst, unsigned Val,
 135                                uint64_t Address, const void *Decoder);
 136 static DecodeStatus DecodeRegListOperand(llvm::MCInst &Inst, unsigned Val,
 137                                uint64_t Address, const void *Decoder);
 138 static DecodeStatus DecodeSPRRegListOperand(llvm::MCInst &Inst, unsigned Val,
 139                                uint64_t Address, const void *Decoder);
 140 static DecodeStatus DecodeDPRRegListOperand(llvm::MCInst &Inst, unsigned Val,
 141                                uint64_t Address, const void *Decoder);
 142
 143 static DecodeStatus DecodeBitfieldMaskOperand(llvm::MCInst &Inst, unsigned Insn,
 144                                uint64_t Address, const void *Decoder);
 145 static DecodeStatus DecodeCopMemInstruction(llvm::MCInst &Inst, unsigned Insn,
 146                                uint64_t Address, const void *Decoder);
 147 static DecodeStatus DecodeAddrMode2IdxInstruction(llvm::MCInst &Inst,
 148                                                   unsigned Insn,
 149                                                   uint64_t Address,
 150                                                   const void *Decoder);
 151 static DecodeStatus DecodeSORegMemOperand(llvm::MCInst &Inst, unsigned Insn,
 152                                uint64_t Address, const void *Decoder);
 153 static DecodeStatus DecodeAddrMode3Instruction(llvm::MCInst &Inst,unsigned Insn,
 154                                uint64_t Address, const void *Decoder);
 155 static DecodeStatus DecodeSORegImmOperand(llvm::MCInst &Inst, unsigned Insn,
 156                                uint64_t Address, const void *Decoder);
 157 static DecodeStatus DecodeSORegRegOperand(llvm::MCInst &Inst, unsigned Insn,
 158                                uint64_t Address, const void *Decoder);
 159
 160 static DecodeStatus DecodeMemMultipleWritebackInstruction(llvm::MCInst & Inst,
 161                                                   unsigned Insn,
 162                                                   uint64_t Adddress,
 163                                                   const void *Decoder);
 164 static DecodeStatus DecodeT2MOVTWInstruction(llvm::MCInst &Inst, unsigned Insn,
 165                                uint64_t Address, const void *Decoder);
 166 static DecodeStatus DecodeArmMOVTWInstruction(llvm::MCInst &Inst, unsigned Insn,
 167                                uint64_t Address, const void *Decoder);
 168 static DecodeStatus DecodeSMLAInstruction(llvm::MCInst &Inst, unsigned Insn,
 169                                uint64_t Address, const void *Decoder);
 170 static DecodeStatus DecodeCPSInstruction(llvm::MCInst &Inst, unsigned Insn,
 171                                uint64_t Address, const void *Decoder);
 172 static DecodeStatus DecodeT2CPSInstruction(llvm::MCInst &Inst, unsigned Insn,
 173                                uint64_t Address, const void *Decoder);
 174 static DecodeStatus DecodeAddrModeImm12Operand(llvm::MCInst &Inst, unsigned Val,
 175                                uint64_t Address, const void *Decoder);
 176 static DecodeStatus DecodeAddrMode5Operand(llvm::MCInst &Inst, unsigned Val,
 177                                uint64_t Address, const void *Decoder);
 178 static DecodeStatus DecodeAddrMode7Operand(llvm::MCInst &Inst, unsigned Val,
 179                                uint64_t Address, const void *Decoder);
 180 static DecodeStatus DecodeBranchImmInstruction(llvm::MCInst &Inst,unsigned Insn,
 181                                uint64_t Address, const void *Decoder);
 182 static DecodeStatus DecodeVCVTImmOperand(llvm::MCInst &Inst, unsigned Val,
 183                                uint64_t Address, const void *Decoder);
 184 static DecodeStatus DecodeAddrMode6Operand(llvm::MCInst &Inst, unsigned Val,
 185                                uint64_t Address, const void *Decoder);
 186 static DecodeStatus DecodeVLDInstruction(llvm::MCInst &Inst, unsigned Val,
 187                                uint64_t Address, const void *Decoder);
 188 static DecodeStatus DecodeVSTInstruction(llvm::MCInst &Inst, unsigned Val,
 189                                uint64_t Address, const void *Decoder);
 190 static DecodeStatus DecodeVLD1DupInstruction(llvm::MCInst &Inst, unsigned Val,
 191                                uint64_t Address, const void *Decoder);
 192 static DecodeStatus DecodeVLD2DupInstruction(llvm::MCInst &Inst, unsigned Val,
 193                                uint64_t Address, const void *Decoder);
 194 static DecodeStatus DecodeVLD3DupInstruction(llvm::MCInst &Inst, unsigned Val,
 195                                uint64_t Address, const void *Decoder);
 196 static DecodeStatus DecodeVLD4DupInstruction(llvm::MCInst &Inst, unsigned Val,
 197                                uint64_t Address, const void *Decoder);
 198 static DecodeStatus DecodeNEONModImmInstruction(llvm::MCInst &Inst,unsigned Val,
 199                                uint64_t Address, const void *Decoder);
 200 static DecodeStatus DecodeVSHLMaxInstruction(llvm::MCInst &Inst, unsigned Val,
 201                                uint64_t Address, const void *Decoder);
 202 static DecodeStatus DecodeShiftRight8Imm(llvm::MCInst &Inst, unsigned Val,
 203                                uint64_t Address, const void *Decoder);
 204 static DecodeStatus DecodeShiftRight16Imm(llvm::MCInst &Inst, unsigned Val,
 205                                uint64_t Address, const void *Decoder);
 206 static DecodeStatus DecodeShiftRight32Imm(llvm::MCInst &Inst, unsigned Val,
 207                                uint64_t Address, const void *Decoder);
 208 static DecodeStatus DecodeShiftRight64Imm(llvm::MCInst &Inst, unsigned Val,
 209                                uint64_t Address, const void *Decoder);
 210 static DecodeStatus DecodeTBLInstruction(llvm::MCInst &Inst, unsigned Insn,
 211                                uint64_t Address, const void *Decoder);
 212 static DecodeStatus DecodePostIdxReg(llvm::MCInst &Inst, unsigned Insn,
 213                                uint64_t Address, const void *Decoder);
 214 static DecodeStatus DecodeCoprocessor(llvm::MCInst &Inst, unsigned Insn,
 215                                uint64_t Address, const void *Decoder);
 216 static DecodeStatus DecodeMemBarrierOption(llvm::MCInst &Inst, unsigned Insn,
 217                                uint64_t Address, const void *Decoder);
 218 static DecodeStatus DecodeMSRMask(llvm::MCInst &Inst, unsigned Insn,
 219                                uint64_t Address, const void *Decoder);
 220 static DecodeStatus DecodeDoubleRegLoad(llvm::MCInst &Inst, unsigned Insn,
 221                                uint64_t Address, const void *Decoder);
 222 static DecodeStatus DecodeDoubleRegStore(llvm::MCInst &Inst, unsigned Insn,
 223                                uint64_t Address, const void *Decoder);
 224 static DecodeStatus DecodeLDRPreImm(llvm::MCInst &Inst, unsigned Insn,
 225                                uint64_t Address, const void *Decoder);
 226 static DecodeStatus DecodeLDRPreReg(llvm::MCInst &Inst, unsigned Insn,
 227                                uint64_t Address, const void *Decoder);
 228 static DecodeStatus DecodeSTRPreImm(llvm::MCInst &Inst, unsigned Insn,
 229                                uint64_t Address, const void *Decoder);
 230 static DecodeStatus DecodeSTRPreReg(llvm::MCInst &Inst, unsigned Insn,
 231                                uint64_t Address, const void *Decoder);
 232 static DecodeStatus DecodeVLD1LN(llvm::MCInst &Inst, unsigned Insn,
 233                                uint64_t Address, const void *Decoder);
 234 static DecodeStatus DecodeVLD2LN(llvm::MCInst &Inst, unsigned Insn,
 235                                uint64_t Address, const void *Decoder);
 236 static DecodeStatus DecodeVLD3LN(llvm::MCInst &Inst, unsigned Insn,
 237                                uint64_t Address, const void *Decoder);
 238 static DecodeStatus DecodeVLD4LN(llvm::MCInst &Inst, unsigned Insn,
 239                                uint64_t Address, const void *Decoder);
 240 static DecodeStatus DecodeVST1LN(llvm::MCInst &Inst, unsigned Insn,
 241                                uint64_t Address, const void *Decoder);
 242 static DecodeStatus DecodeVST2LN(llvm::MCInst &Inst, unsigned Insn,
 243                                uint64_t Address, const void *Decoder);
 244 static DecodeStatus DecodeVST3LN(llvm::MCInst &Inst, unsigned Insn,
 245                                uint64_t Address, const void *Decoder);
 246 static DecodeStatus DecodeVST4LN(llvm::MCInst &Inst, unsigned Insn,
 247                                uint64_t Address, const void *Decoder);
 248 static DecodeStatus DecodeVMOVSRR(llvm::MCInst &Inst, unsigned Insn,
 249                                uint64_t Address, const void *Decoder);
 250 static DecodeStatus DecodeVMOVRRS(llvm::MCInst &Inst, unsigned Insn,
 251                                uint64_t Address, const void *Decoder);
 252
 253 static DecodeStatus DecodeThumbAddSpecialReg(llvm::MCInst &Inst, uint16_t Insn,
 254                                uint64_t Address, const void *Decoder);
 255 static DecodeStatus DecodeThumbBROperand(llvm::MCInst &Inst, unsigned Val,
 256                                uint64_t Address, const void *Decoder);
 257 static DecodeStatus DecodeT2BROperand(llvm::MCInst &Inst, unsigned Val,
 258                                uint64_t Address, const void *Decoder);
 259 static DecodeStatus DecodeThumbCmpBROperand(llvm::MCInst &Inst, unsigned Val,
 260                                uint64_t Address, const void *Decoder);
 261 static DecodeStatus DecodeThumbAddrModeRR(llvm::MCInst &Inst, unsigned Val,
 262                                uint64_t Address, const void *Decoder);
 263 static DecodeStatus DecodeThumbAddrModeIS(llvm::MCInst &Inst, unsigned Val,
 264                                uint64_t Address, const void *Decoder);
 265 static DecodeStatus DecodeThumbAddrModePC(llvm::MCInst &Inst, unsigned Val,
 266                                uint64_t Address, const void *Decoder);
 267 static DecodeStatus DecodeThumbAddrModeSP(llvm::MCInst &Inst, unsigned Val,
 268                                uint64_t Address, const void *Decoder);
 269 static DecodeStatus DecodeT2AddrModeSOReg(llvm::MCInst &Inst, unsigned Val,
 270                                uint64_t Address, const void *Decoder);
 271 static DecodeStatus DecodeT2LoadShift(llvm::MCInst &Inst, unsigned Val,
 272                                uint64_t Address, const void *Decoder);
 273 static DecodeStatus DecodeT2Imm8S4(llvm::MCInst &Inst, unsigned Val,
 274                                uint64_t Address, const void *Decoder);
 275 static DecodeStatus DecodeT2AddrModeImm8s4(llvm::MCInst &Inst, unsigned Val,
 276                                uint64_t Address, const void *Decoder);
 277 static DecodeStatus DecodeT2AddrModeImm0_1020s4(llvm::MCInst &Inst,unsigned Val,
 278                                uint64_t Address, const void *Decoder);
 279 static DecodeStatus DecodeT2Imm8(llvm::MCInst &Inst, unsigned Val,
 280                                uint64_t Address, const void *Decoder);
 281 static DecodeStatus DecodeT2AddrModeImm8(llvm::MCInst &Inst, unsigned Val,
 282                                uint64_t Address, const void *Decoder);
 283 static DecodeStatus DecodeThumbAddSPImm(llvm::MCInst &Inst, uint16_t Val,
 284                                uint64_t Address, const void *Decoder);
 285 static DecodeStatus DecodeThumbAddSPReg(llvm::MCInst &Inst, uint16_t Insn,
 286                                 uint64_t Address, const void *Decoder);
 287 static DecodeStatus DecodeThumbCPS(llvm::MCInst &Inst, uint16_t Insn,
 288                                 uint64_t Address, const void *Decoder);
 289 static DecodeStatus DecodeThumbBLXOffset(llvm::MCInst &Inst, unsigned Insn,
 290                                 uint64_t Address, const void *Decoder);
 291 static DecodeStatus DecodeT2AddrModeImm12(llvm::MCInst &Inst, unsigned Val,
 292                                 uint64_t Address, const void *Decoder);
 293 static DecodeStatus DecodeThumbTableBranch(llvm::MCInst &Inst, unsigned Val,
 294                                 uint64_t Address, const void *Decoder);
 295 static DecodeStatus DecodeThumb2BCCInstruction(llvm::MCInst &Inst, unsigned Val,
 296                                 uint64_t Address, const void *Decoder);
 297 static DecodeStatus DecodeT2SOImm(llvm::MCInst &Inst, unsigned Val,
 298                                 uint64_t Address, const void *Decoder);
 299 static DecodeStatus DecodeThumbBCCTargetOperand(llvm::MCInst &Inst,unsigned Val,
 300                                 uint64_t Address, const void *Decoder);
 301 static DecodeStatus DecodeThumbBLTargetOperand(llvm::MCInst &Inst, unsigned Val,
 302                                 uint64_t Address, const void *Decoder);
 303 static DecodeStatus DecodeIT(llvm::MCInst &Inst, unsigned Val,
 304                                 uint64_t Address, const void *Decoder);
 305 static DecodeStatus DecodeT2LDRDPreInstruction(llvm::MCInst &Inst,unsigned Insn,
 306                                uint64_t Address, const void *Decoder);
 307 static DecodeStatus DecodeT2STRDPreInstruction(llvm::MCInst &Inst,unsigned Insn,
 308                                uint64_t Address, const void *Decoder);
 309 static DecodeStatus DecodeT2Adr(llvm::MCInst &Inst, unsigned Val,
 310                                 uint64_t Address, const void *Decoder);
 311 static DecodeStatus DecodeT2LdStPre(llvm::MCInst &Inst, unsigned Val,
 312                                 uint64_t Address, const void *Decoder);
 313 static DecodeStatus DecodeT2ShifterImmOperand(llvm::MCInst &Inst, unsigned Val,
 314                                 uint64_t Address, const void *Decoder);
 315
 316
 317
 318 #include "ARMGenDisassemblerTables.inc"
 319 #include "ARMGenInstrInfo.inc"
 320 #include "ARMGenEDInfo.inc"
 321
 322 static MCDisassembler *createARMDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 323   return new ARMDisassembler(STI);
 324 }
 325
 326 static MCDisassembler *createThumbDisassembler(const Target &T, const MCSubtargetInfo &STI) {
 327   return new ThumbDisassembler(STI);
 328 }
 329
 330 EDInstInfo *ARMDisassembler::getEDInfo() const {
 331   return instInfoARM;
 332 }
 333
 334 EDInstInfo *ThumbDisassembler::getEDInfo() const {
 335   return instInfoARM;
 336 }
 337
 338 DecodeStatus ARMDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 339                                              const MemoryObject &Region,
 340                                              uint64_t Address,
 341                                              raw_ostream &os,
 342                                              raw_ostream &cs) const {
 343   CommentStream = &cs;
 344
 345   uint8_t bytes[4];
 346
 347   assert(!(STI.getFeatureBits() & ARM::ModeThumb) &&
 348          "Asked to disassemble an ARM instruction but Subtarget is in Thumb mode!");
 349
 350   // We want to read exactly 4 bytes of data.
 351   if (Region.readBytes(Address, 4, (uint8_t*)bytes, NULL) == -1) {
 352     Size = 0;
 353     return MCDisassembler::Fail;
 354   }
 355
 356   // Encoded as a small-endian 32-bit word in the stream.
 357   uint32_t insn = (bytes[3] << 24) |
 358                   (bytes[2] << 16) |
 359                   (bytes[1] <<  8) |
 360                   (bytes[0] <<  0);
 361
 362   // Calling the auto-generated decoder function.
 363   DecodeStatus result = decodeARMInstruction32(MI, insn, Address, this, STI);
 364   if (result != MCDisassembler::Fail) {
 365     Size = 4;
 366     return result;
 367   }
 368
 369   // VFP and NEON instructions, similarly, are shared between ARM
 370   // and Thumb modes.
 371   MI.clear();
 372   result = decodeVFPInstruction32(MI, insn, Address, this, STI);
 373   if (result != MCDisassembler::Fail) {
 374     Size = 4;
 375     return result;
 376   }
 377
 378   MI.clear();
 379   result = decodeNEONDataInstruction32(MI, insn, Address, this, STI);
 380   if (result != MCDisassembler::Fail) {
 381     Size = 4;
 382     // Add a fake predicate operand, because we share these instruction
 383     // definitions with Thumb2 where these instructions are predicable.
 384     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 385       return MCDisassembler::Fail;
 386     return result;
 387   }
 388
 389   MI.clear();
 390   result = decodeNEONLoadStoreInstruction32(MI, insn, Address, this, STI);
 391   if (result != MCDisassembler::Fail) {
 392     Size = 4;
 393     // Add a fake predicate operand, because we share these instruction
 394     // definitions with Thumb2 where these instructions are predicable.
 395     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 396       return MCDisassembler::Fail;
 397     return result;
 398   }
 399
 400   MI.clear();
 401   result = decodeNEONDupInstruction32(MI, insn, Address, this, STI);
 402   if (result != MCDisassembler::Fail) {
 403     Size = 4;
 404     // Add a fake predicate operand, because we share these instruction
 405     // definitions with Thumb2 where these instructions are predicable.
 406     if (!DecodePredicateOperand(MI, 0xE, Address, this))
 407       return MCDisassembler::Fail;
 408     return result;
 409   }
 410
 411   MI.clear();
 412
 413   Size = 0;
 414   return MCDisassembler::Fail;
 415 }
 416
 417 namespace llvm {
 418 extern const MCInstrDesc ARMInsts[];
 419 }
 420
 421 /// tryAddingSymbolicOperand - trys to add a symbolic operand in place of the
 422 /// immediate Value in the MCInst.  The immediate Value has had any PC
 423 /// adjustment made by the caller.  If the instruction is a branch instruction
 424 /// then isBranch is true, else false.  If the getOpInfo() function was set as
 425 /// part of the setupForSymbolicDisassembly() call then that function is called
 426 /// to get any symbolic information at the Address for this instruction.  If
 427 /// that returns non-zero then the symbolic information it returns is used to
 428 /// create an MCExpr and that is added as an operand to the MCInst.  If
 429 /// getOpInfo() returns zero and isBranch is true then a symbol look up for
 430 /// Value is done and if a symbol is found an MCExpr is created with that, else
 431 /// an MCExpr with Value is created.  This function returns true if it adds an
 432 /// operand to the MCInst and false otherwise.
 433 static bool tryAddingSymbolicOperand(uint64_t Address, int32_t Value,
 434                                      bool isBranch, uint64_t InstSize,
 435                                      MCInst &MI, const void *Decoder) {
 436   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 437   LLVMOpInfoCallback getOpInfo = Dis->getLLVMOpInfoCallback();
 438   if (!getOpInfo)
 439     return false;
 440
 441   struct LLVMOpInfo1 SymbolicOp;
 442   SymbolicOp.Value = Value;
 443   void *DisInfo = Dis->getDisInfoBlock();
 444   if (!getOpInfo(DisInfo, Address, 0 /* Offset */, InstSize, 1, &SymbolicOp)) {
 445     if (isBranch) {
 446       LLVMSymbolLookupCallback SymbolLookUp =
 447                                             Dis->getLLVMSymbolLookupCallback();
 448       if (SymbolLookUp) {
 449         uint64_t ReferenceType;
 450         ReferenceType = LLVMDisassembler_ReferenceType_In_Branch;
 451         const char *ReferenceName;
 452         const char *Name = SymbolLookUp(DisInfo, Value, &ReferenceType, Address,
 453                                         &ReferenceName);
 454         if (Name) {
 455           SymbolicOp.AddSymbol.Name = Name;
 456           SymbolicOp.AddSymbol.Present = true;
 457           SymbolicOp.Value = 0;
 458         }
 459         else {
 460           SymbolicOp.Value = Value;
 461         }
 462         if(ReferenceType == LLVMDisassembler_ReferenceType_Out_SymbolStub)
 463           (*Dis->CommentStream) << "symbol stub for: " << ReferenceName;
 464       }
 465       else {
 466         return false;
 467       }
 468     }
 469     else {
 470       return false;
 471     }
 472   }
 473
 474   MCContext *Ctx = Dis->getMCContext();
 475   const MCExpr *Add = NULL;
 476   if (SymbolicOp.AddSymbol.Present) {
 477     if (SymbolicOp.AddSymbol.Name) {
 478       StringRef Name(SymbolicOp.AddSymbol.Name);
 479       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
 480       Add = MCSymbolRefExpr::Create(Sym, *Ctx);
 481     } else {
 482       Add = MCConstantExpr::Create(SymbolicOp.AddSymbol.Value, *Ctx);
 483     }
 484   }
 485
 486   const MCExpr *Sub = NULL;
 487   if (SymbolicOp.SubtractSymbol.Present) {
 488     if (SymbolicOp.SubtractSymbol.Name) {
 489       StringRef Name(SymbolicOp.SubtractSymbol.Name);
 490       MCSymbol *Sym = Ctx->GetOrCreateSymbol(Name);
 491       Sub = MCSymbolRefExpr::Create(Sym, *Ctx);
 492     } else {
 493       Sub = MCConstantExpr::Create(SymbolicOp.SubtractSymbol.Value, *Ctx);
 494     }
 495   }
 496
 497   const MCExpr *Off = NULL;
 498   if (SymbolicOp.Value != 0)
 499     Off = MCConstantExpr::Create(SymbolicOp.Value, *Ctx);
 500
 501   const MCExpr *Expr;
 502   if (Sub) {
 503     const MCExpr *LHS;
 504     if (Add)
 505       LHS = MCBinaryExpr::CreateSub(Add, Sub, *Ctx);
 506     else
 507       LHS = MCUnaryExpr::CreateMinus(Sub, *Ctx);
 508     if (Off != 0)
 509       Expr = MCBinaryExpr::CreateAdd(LHS, Off, *Ctx);
 510     else
 511       Expr = LHS;
 512   } else if (Add) {
 513     if (Off != 0)
 514       Expr = MCBinaryExpr::CreateAdd(Add, Off, *Ctx);
 515     else
 516       Expr = Add;
 517   } else {
 518     if (Off != 0)
 519       Expr = Off;
 520     else
 521       Expr = MCConstantExpr::Create(0, *Ctx);
 522   }
 523
 524   if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_HI16)
 525     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateUpper16(Expr, *Ctx)));
 526   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_ARM_LO16)
 527     MI.addOperand(MCOperand::CreateExpr(ARMMCExpr::CreateLower16(Expr, *Ctx)));
 528   else if (SymbolicOp.VariantKind == LLVMDisassembler_VariantKind_None)
 529     MI.addOperand(MCOperand::CreateExpr(Expr));
 530   else
 531     assert(0 && "bad SymbolicOp.VariantKind");
 532
 533   return true;
 534 }
 535
 536 /// tryAddingPcLoadReferenceComment - trys to add a comment as to what is being
 537 /// referenced by a load instruction with the base register that is the Pc.
 538 /// These can often be values in a literal pool near the Address of the
 539 /// instruction.  The Address of the instruction and its immediate Value are
 540 /// used as a possible literal pool entry.  The SymbolLookUp call back will
 541 /// return the name of a symbol referenced by the the literal pool's entry if
 542 /// the referenced address is that of a symbol.  Or it will return a pointer to
 543 /// a literal 'C' string if the referenced address of the literal pool's entry
 544 /// is an address into a section with 'C' string literals.
 545 static void tryAddingPcLoadReferenceComment(uint64_t Address, int Value,
 546                                             const void *Decoder) {
 547   const MCDisassembler *Dis = static_cast<const MCDisassembler*>(Decoder);
 548   LLVMSymbolLookupCallback SymbolLookUp = Dis->getLLVMSymbolLookupCallback();
 549   if (SymbolLookUp) {
 550     void *DisInfo = Dis->getDisInfoBlock();
 551     uint64_t ReferenceType;
 552     ReferenceType = LLVMDisassembler_ReferenceType_In_PCrel_Load;
 553     const char *ReferenceName;
 554     (void)SymbolLookUp(DisInfo, Value, &ReferenceType, Address, &ReferenceName);
 555     if(ReferenceType == LLVMDisassembler_ReferenceType_Out_LitPool_SymAddr ||
 556        ReferenceType == LLVMDisassembler_ReferenceType_Out_LitPool_CstrAddr)
 557       (*Dis->CommentStream) << "literal pool for: " << ReferenceName;
 558   }
 559 }
 560
 561 // Thumb1 instructions don't have explicit S bits.  Rather, they
 562 // implicitly set CPSR.  Since it's not represented in the encoding, the
 563 // auto-generated decoder won't inject the CPSR operand.  We need to fix
 564 // that as a post-pass.
 565 static void AddThumb1SBit(MCInst &MI, bool InITBlock) {
 566   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 567   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 568   MCInst::iterator I = MI.begin();
 569   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 570     if (I == MI.end()) break;
 571     if (OpInfo[i].isOptionalDef() && OpInfo[i].RegClass == ARM::CCRRegClassID) {
 572       if (i > 0 && OpInfo[i-1].isPredicate()) continue;
 573       MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 574       return;
 575     }
 576   }
 577
 578   MI.insert(I, MCOperand::CreateReg(InITBlock ? 0 : ARM::CPSR));
 579 }
 580
 581 // Most Thumb instructions don't have explicit predicates in the
 582 // encoding, but rather get their predicates from IT context.  We need
 583 // to fix up the predicate operands using this context information as a
 584 // post-pass.
 585 MCDisassembler::DecodeStatus
 586 ThumbDisassembler::AddThumbPredicate(MCInst &MI) const {
 587   MCDisassembler::DecodeStatus S = Success;
 588
 589   // A few instructions actually have predicates encoded in them.  Don't
 590   // try to overwrite it if we're seeing one of those.
 591   switch (MI.getOpcode()) {
 592     case ARM::tBcc:
 593     case ARM::t2Bcc:
 594     case ARM::tCBZ:
 595     case ARM::tCBNZ:
 596     case ARM::tCPS:
 597     case ARM::t2CPS3p:
 598     case ARM::t2CPS2p:
 599     case ARM::t2CPS1p:
 600     case ARM::tMOVSr:
 601     case ARM::tSETEND:
 602       // Some instructions (mostly conditional branches) are not
 603       // allowed in IT blocks.
 604       if (!ITBlock.empty())
 605         S = SoftFail;
 606       else
 607         return Success;
 608       break;
 609     case ARM::tB:
 610     case ARM::t2B:
 611     case ARM::t2TBB:
 612     case ARM::t2TBH:
 613       // Some instructions (mostly unconditional branches) can
 614       // only appears at the end of, or outside of, an IT.
 615       if (ITBlock.size() > 1)
 616         S = SoftFail;
 617       break;
 618     default:
 619       break;
 620   }
 621
 622   // If we're in an IT block, base the predicate on that.  Otherwise,
 623   // assume a predicate of AL.
 624   unsigned CC;
 625   if (!ITBlock.empty()) {
 626     CC = ITBlock.back();
 627     if (CC == 0xF)
 628       CC = ARMCC::AL;
 629     ITBlock.pop_back();
 630   } else
 631     CC = ARMCC::AL;
 632
 633   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 634   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 635   MCInst::iterator I = MI.begin();
 636   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 637     if (I == MI.end()) break;
 638     if (OpInfo[i].isPredicate()) {
 639       I = MI.insert(I, MCOperand::CreateImm(CC));
 640       ++I;
 641       if (CC == ARMCC::AL)
 642         MI.insert(I, MCOperand::CreateReg(0));
 643       else
 644         MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 645       return S;
 646     }
 647   }
 648
 649   I = MI.insert(I, MCOperand::CreateImm(CC));
 650   ++I;
 651   if (CC == ARMCC::AL)
 652     MI.insert(I, MCOperand::CreateReg(0));
 653   else
 654     MI.insert(I, MCOperand::CreateReg(ARM::CPSR));
 655
 656   return S;
 657 }
 658
 659 // Thumb VFP instructions are a special case.  Because we share their
 660 // encodings between ARM and Thumb modes, and they are predicable in ARM
 661 // mode, the auto-generated decoder will give them an (incorrect)
 662 // predicate operand.  We need to rewrite these operands based on the IT
 663 // context as a post-pass.
 664 void ThumbDisassembler::UpdateThumbVFPPredicate(MCInst &MI) const {
 665   unsigned CC;
 666   if (!ITBlock.empty()) {
 667     CC = ITBlock.back();
 668     ITBlock.pop_back();
 669   } else
 670     CC = ARMCC::AL;
 671
 672   const MCOperandInfo *OpInfo = ARMInsts[MI.getOpcode()].OpInfo;
 673   MCInst::iterator I = MI.begin();
 674   unsigned short NumOps = ARMInsts[MI.getOpcode()].NumOperands;
 675   for (unsigned i = 0; i < NumOps; ++i, ++I) {
 676     if (OpInfo[i].isPredicate() ) {
 677       I->setImm(CC);
 678       ++I;
 679       if (CC == ARMCC::AL)
 680         I->setReg(0);
 681       else
 682         I->setReg(ARM::CPSR);
 683       return;
 684     }
 685   }
 686 }
 687
 688 DecodeStatus ThumbDisassembler::getInstruction(MCInst &MI, uint64_t &Size,
 689                                                const MemoryObject &Region,
 690                                                uint64_t Address,
 691                                                raw_ostream &os,
 692                                                raw_ostream &cs) const {
 693   CommentStream = &cs;
 694
 695   uint8_t bytes[4];
 696
 697   assert((STI.getFeatureBits() & ARM::ModeThumb) &&
 698          "Asked to disassemble in Thumb mode but Subtarget is in ARM mode!");
 699
 700   // We want to read exactly 2 bytes of data.
 701   if (Region.readBytes(Address, 2, (uint8_t*)bytes, NULL) == -1) {
 702     Size = 0;
 703     return MCDisassembler::Fail;
 704   }
 705
 706   uint16_t insn16 = (bytes[1] << 8) | bytes[0];
 707   DecodeStatus result = decodeThumbInstruction16(MI, insn16, Address, this, STI);
 708   if (result != MCDisassembler::Fail) {
 709     Size = 2;
 710     Check(result, AddThumbPredicate(MI));
 711     return result;
 712   }
 713
 714   MI.clear();
 715   result = decodeThumbSBitInstruction16(MI, insn16, Address, this, STI);
 716   if (result) {
 717     Size = 2;
 718     bool InITBlock = !ITBlock.empty();
 719     Check(result, AddThumbPredicate(MI));
 720     AddThumb1SBit(MI, InITBlock);
 721     return result;
 722   }
 723
 724   MI.clear();
 725   result = decodeThumb2Instruction16(MI, insn16, Address, this, STI);
 726   if (result != MCDisassembler::Fail) {
 727     Size = 2;
 728
 729     // Nested IT blocks are UNPREDICTABLE.  Must be checked before we add
 730     // the Thumb predicate.
 731     if (MI.getOpcode() == ARM::t2IT && !ITBlock.empty())
 732       result = MCDisassembler::SoftFail;
 733
 734     Check(result, AddThumbPredicate(MI));
 735
 736     // If we find an IT instruction, we need to parse its condition
 737     // code and mask operands so that we can apply them correctly
 738     // to the subsequent instructions.
 739     if (MI.getOpcode() == ARM::t2IT) {
 740
 741       // (3 - the number of trailing zeros) is the number of then / else.
 742       unsigned firstcond = MI.getOperand(0).getImm();
 743       unsigned Mask = MI.getOperand(1).getImm();
 744       unsigned CondBit0 = Mask >> 4 & 1;
 745       unsigned NumTZ = CountTrailingZeros_32(Mask);
 746       assert(NumTZ <= 3 && "Invalid IT mask!");
 747       for (unsigned Pos = 3, e = NumTZ; Pos > e; --Pos) {
 748         bool T = ((Mask >> Pos) & 1) == CondBit0;
 749         if (T)
 750           ITBlock.insert(ITBlock.begin(), firstcond);
 751         else
 752           ITBlock.insert(ITBlock.begin(), firstcond ^ 1);
 753       }
 754
 755       ITBlock.push_back(firstcond);
 756     }
 757
 758     return result;
 759   }
 760
 761   // We want to read exactly 4 bytes of data.
 762   if (Region.readBytes(Address, 4, (uint8_t*)bytes, NULL) == -1) {
 763     Size = 0;
 764     return MCDisassembler::Fail;
 765   }
 766
 767   uint32_t insn32 = (bytes[3] <<  8) |
 768                     (bytes[2] <<  0) |
 769                     (bytes[1] << 24) |
 770                     (bytes[0] << 16);
 771   MI.clear();
 772   result = decodeThumbInstruction32(MI, insn32, Address, this, STI);
 773   if (result != MCDisassembler::Fail) {
 774     Size = 4;
 775     bool InITBlock = ITBlock.size();
 776     Check(result, AddThumbPredicate(MI));
 777     AddThumb1SBit(MI, InITBlock);
 778     return result;
 779   }
 780
 781   MI.clear();
 782   result = decodeThumb2Instruction32(MI, insn32, Address, this, STI);
 783   if (result != MCDisassembler::Fail) {
 784     Size = 4;
 785     Check(result, AddThumbPredicate(MI));
 786     return result;
 787   }
 788
 789   MI.clear();
 790   result = decodeVFPInstruction32(MI, insn32, Address, this, STI);
 791   if (result != MCDisassembler::Fail) {
 792     Size = 4;
 793     UpdateThumbVFPPredicate(MI);
 794     return result;
 795   }
 796
 797   MI.clear();
 798   result = decodeNEONDupInstruction32(MI, insn32, Address, this, STI);
 799   if (result != MCDisassembler::Fail) {
 800     Size = 4;
 801     Check(result, AddThumbPredicate(MI));
 802     return result;
 803   }
 804
 805   if (fieldFromInstruction32(insn32, 24, 8) == 0xF9) {
 806     MI.clear();
 807     uint32_t NEONLdStInsn = insn32;
 808     NEONLdStInsn &= 0xF0FFFFFF;
 809     NEONLdStInsn |= 0x04000000;
 810     result = decodeNEONLoadStoreInstruction32(MI, NEONLdStInsn, Address, this, STI);
 811     if (result != MCDisassembler::Fail) {
 812       Size = 4;
 813       Check(result, AddThumbPredicate(MI));
 814       return result;
 815     }
 816   }
 817
 818   if (fieldFromInstruction32(insn32, 24, 4) == 0xF) {
 819     MI.clear();
 820     uint32_t NEONDataInsn = insn32;
 821     NEONDataInsn &= 0xF0FFFFFF; // Clear bits 27-24
 822     NEONDataInsn |= (NEONDataInsn & 0x10000000) >> 4; // Move bit 28 to bit 24
 823     NEONDataInsn |= 0x12000000; // Set bits 28 and 25
 824     result = decodeNEONDataInstruction32(MI, NEONDataInsn, Address, this, STI);
 825     if (result != MCDisassembler::Fail) {
 826       Size = 4;
 827       Check(result, AddThumbPredicate(MI));
 828       return result;
 829     }
 830   }
 831
 832   Size = 0;
 833   return MCDisassembler::Fail;
 834 }
 835
 836
 837 extern "C" void LLVMInitializeARMDisassembler() {
 838   TargetRegistry::RegisterMCDisassembler(TheARMTarget,
 839                                          createARMDisassembler);
 840   TargetRegistry::RegisterMCDisassembler(TheThumbTarget,
 841                                          createThumbDisassembler);
 842 }
 843
 844 static const unsigned GPRDecoderTable[] = {
 845   ARM::R0, ARM::R1, ARM::R2, ARM::R3,
 846   ARM::R4, ARM::R5, ARM::R6, ARM::R7,
 847   ARM::R8, ARM::R9, ARM::R10, ARM::R11,
 848   ARM::R12, ARM::SP, ARM::LR, ARM::PC
 849 };
 850
 851 static DecodeStatus DecodeGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 852                                    uint64_t Address, const void *Decoder) {
 853   if (RegNo > 15)
 854     return MCDisassembler::Fail;
 855
 856   unsigned Register = GPRDecoderTable[RegNo];
 857   Inst.addOperand(MCOperand::CreateReg(Register));
 858   return MCDisassembler::Success;
 859 }
 860
 861 static DecodeStatus
 862 DecodeGPRnopcRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 863                            uint64_t Address, const void *Decoder) {
 864   if (RegNo == 15) return MCDisassembler::Fail;
 865   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 866 }
 867
 868 static DecodeStatus DecodetGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 869                                    uint64_t Address, const void *Decoder) {
 870   if (RegNo > 7)
 871     return MCDisassembler::Fail;
 872   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 873 }
 874
 875 static DecodeStatus DecodetcGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 876                                    uint64_t Address, const void *Decoder) {
 877   unsigned Register = 0;
 878   switch (RegNo) {
 879     case 0:
 880       Register = ARM::R0;
 881       break;
 882     case 1:
 883       Register = ARM::R1;
 884       break;
 885     case 2:
 886       Register = ARM::R2;
 887       break;
 888     case 3:
 889       Register = ARM::R3;
 890       break;
 891     case 9:
 892       Register = ARM::R9;
 893       break;
 894     case 12:
 895       Register = ARM::R12;
 896       break;
 897     default:
 898       return MCDisassembler::Fail;
 899     }
 900
 901   Inst.addOperand(MCOperand::CreateReg(Register));
 902   return MCDisassembler::Success;
 903 }
 904
 905 static DecodeStatus DecoderGPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 906                                    uint64_t Address, const void *Decoder) {
 907   if (RegNo == 13 || RegNo == 15) return MCDisassembler::Fail;
 908   return DecodeGPRRegisterClass(Inst, RegNo, Address, Decoder);
 909 }
 910
 911 static const unsigned SPRDecoderTable[] = {
 912      ARM::S0,  ARM::S1,  ARM::S2,  ARM::S3,
 913      ARM::S4,  ARM::S5,  ARM::S6,  ARM::S7,
 914      ARM::S8,  ARM::S9, ARM::S10, ARM::S11,
 915     ARM::S12, ARM::S13, ARM::S14, ARM::S15,
 916     ARM::S16, ARM::S17, ARM::S18, ARM::S19,
 917     ARM::S20, ARM::S21, ARM::S22, ARM::S23,
 918     ARM::S24, ARM::S25, ARM::S26, ARM::S27,
 919     ARM::S28, ARM::S29, ARM::S30, ARM::S31
 920 };
 921
 922 static DecodeStatus DecodeSPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 923                                    uint64_t Address, const void *Decoder) {
 924   if (RegNo > 31)
 925     return MCDisassembler::Fail;
 926
 927   unsigned Register = SPRDecoderTable[RegNo];
 928   Inst.addOperand(MCOperand::CreateReg(Register));
 929   return MCDisassembler::Success;
 930 }
 931
 932 static const unsigned DPRDecoderTable[] = {
 933      ARM::D0,  ARM::D1,  ARM::D2,  ARM::D3,
 934      ARM::D4,  ARM::D5,  ARM::D6,  ARM::D7,
 935      ARM::D8,  ARM::D9, ARM::D10, ARM::D11,
 936     ARM::D12, ARM::D13, ARM::D14, ARM::D15,
 937     ARM::D16, ARM::D17, ARM::D18, ARM::D19,
 938     ARM::D20, ARM::D21, ARM::D22, ARM::D23,
 939     ARM::D24, ARM::D25, ARM::D26, ARM::D27,
 940     ARM::D28, ARM::D29, ARM::D30, ARM::D31
 941 };
 942
 943 static DecodeStatus DecodeDPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 944                                    uint64_t Address, const void *Decoder) {
 945   if (RegNo > 31)
 946     return MCDisassembler::Fail;
 947
 948   unsigned Register = DPRDecoderTable[RegNo];
 949   Inst.addOperand(MCOperand::CreateReg(Register));
 950   return MCDisassembler::Success;
 951 }
 952
 953 static DecodeStatus DecodeDPR_8RegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 954                                    uint64_t Address, const void *Decoder) {
 955   if (RegNo > 7)
 956     return MCDisassembler::Fail;
 957   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
 958 }
 959
 960 static DecodeStatus
 961 DecodeDPR_VFP2RegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 962                             uint64_t Address, const void *Decoder) {
 963   if (RegNo > 15)
 964     return MCDisassembler::Fail;
 965   return DecodeDPRRegisterClass(Inst, RegNo, Address, Decoder);
 966 }
 967
 968 static const unsigned QPRDecoderTable[] = {
 969      ARM::Q0,  ARM::Q1,  ARM::Q2,  ARM::Q3,
 970      ARM::Q4,  ARM::Q5,  ARM::Q6,  ARM::Q7,
 971      ARM::Q8,  ARM::Q9, ARM::Q10, ARM::Q11,
 972     ARM::Q12, ARM::Q13, ARM::Q14, ARM::Q15
 973 };
 974
 975
 976 static DecodeStatus DecodeQPRRegisterClass(llvm::MCInst &Inst, unsigned RegNo,
 977                                    uint64_t Address, const void *Decoder) {
 978   if (RegNo > 31)
 979     return MCDisassembler::Fail;
 980   RegNo >>= 1;
 981
 982   unsigned Register = QPRDecoderTable[RegNo];
 983   Inst.addOperand(MCOperand::CreateReg(Register));
 984   return MCDisassembler::Success;
 985 }
 986
 987 static DecodeStatus DecodePredicateOperand(llvm::MCInst &Inst, unsigned Val,
 988                                uint64_t Address, const void *Decoder) {
 989   if (Val == 0xF) return MCDisassembler::Fail;
 990   // AL predicate is not allowed on Thumb1 branches.
 991   if (Inst.getOpcode() == ARM::tBcc && Val == 0xE)
 992     return MCDisassembler::Fail;
 993   Inst.addOperand(MCOperand::CreateImm(Val));
 994   if (Val == ARMCC::AL) {
 995     Inst.addOperand(MCOperand::CreateReg(0));
 996   } else
 997     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
 998   return MCDisassembler::Success;
 999 }
1000
1001 static DecodeStatus DecodeCCOutOperand(llvm::MCInst &Inst, unsigned Val,
1002                                uint64_t Address, const void *Decoder) {
1003   if (Val)
1004     Inst.addOperand(MCOperand::CreateReg(ARM::CPSR));
1005   else
1006     Inst.addOperand(MCOperand::CreateReg(0));
1007   return MCDisassembler::Success;
1008 }
1009
1010 static DecodeStatus DecodeSOImmOperand(llvm::MCInst &Inst, unsigned Val,
1011                                uint64_t Address, const void *Decoder) {
1012   uint32_t imm = Val & 0xFF;
1013   uint32_t rot = (Val & 0xF00) >> 7;
1014   uint32_t rot_imm = (imm >> rot) | (imm << ((32-rot) & 0x1F));
1015   Inst.addOperand(MCOperand::CreateImm(rot_imm));
1016   return MCDisassembler::Success;
1017 }
1018
1019 static DecodeStatus DecodeSORegImmOperand(llvm::MCInst &Inst, unsigned Val,
1020                                uint64_t Address, const void *Decoder) {
1021   DecodeStatus S = MCDisassembler::Success;
1022
1023   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
1024   unsigned type = fieldFromInstruction32(Val, 5, 2);
1025   unsigned imm = fieldFromInstruction32(Val, 7, 5);
1026
1027   // Register-immediate
1028   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1029     return MCDisassembler::Fail;
1030
1031   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1032   switch (type) {
1033     case 0:
1034       Shift = ARM_AM::lsl;
1035       break;
1036     case 1:
1037       Shift = ARM_AM::lsr;
1038       break;
1039     case 2:
1040       Shift = ARM_AM::asr;
1041       break;
1042     case 3:
1043       Shift = ARM_AM::ror;
1044       break;
1045   }
1046
1047   if (Shift == ARM_AM::ror && imm == 0)
1048     Shift = ARM_AM::rrx;
1049
1050   unsigned Op = Shift | (imm << 3);
1051   Inst.addOperand(MCOperand::CreateImm(Op));
1052
1053   return S;
1054 }
1055
1056 static DecodeStatus DecodeSORegRegOperand(llvm::MCInst &Inst, unsigned Val,
1057                                uint64_t Address, const void *Decoder) {
1058   DecodeStatus S = MCDisassembler::Success;
1059
1060   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
1061   unsigned type = fieldFromInstruction32(Val, 5, 2);
1062   unsigned Rs = fieldFromInstruction32(Val, 8, 4);
1063
1064   // Register-register
1065   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1066     return MCDisassembler::Fail;
1067   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rs, Address, Decoder)))
1068     return MCDisassembler::Fail;
1069
1070   ARM_AM::ShiftOpc Shift = ARM_AM::lsl;
1071   switch (type) {
1072     case 0:
1073       Shift = ARM_AM::lsl;
1074       break;
1075     case 1:
1076       Shift = ARM_AM::lsr;
1077       break;
1078     case 2:
1079       Shift = ARM_AM::asr;
1080       break;
1081     case 3:
1082       Shift = ARM_AM::ror;
1083       break;
1084   }
1085
1086   Inst.addOperand(MCOperand::CreateImm(Shift));
1087
1088   return S;
1089 }
1090
1091 static DecodeStatus DecodeRegListOperand(llvm::MCInst &Inst, unsigned Val,
1092                                  uint64_t Address, const void *Decoder) {
1093   DecodeStatus S = MCDisassembler::Success;
1094
1095   bool writebackLoad = false;
1096   unsigned writebackReg = 0;
1097   switch (Inst.getOpcode()) {
1098     default:
1099       break;
1100     case ARM::LDMIA_UPD:
1101     case ARM::LDMDB_UPD:
1102     case ARM::LDMIB_UPD:
1103     case ARM::LDMDA_UPD:
1104     case ARM::t2LDMIA_UPD:
1105     case ARM::t2LDMDB_UPD:
1106       writebackLoad = true;
1107       writebackReg = Inst.getOperand(0).getReg();
1108       break;
1109   }
1110
1111   // Empty register lists are not allowed.
1112   if (CountPopulation_32(Val) == 0) return MCDisassembler::Fail;
1113   for (unsigned i = 0; i < 16; ++i) {
1114     if (Val & (1 << i)) {
1115       if (!Check(S, DecodeGPRRegisterClass(Inst, i, Address, Decoder)))
1116         return MCDisassembler::Fail;
1117       // Writeback not allowed if Rn is in the target list.
1118       if (writebackLoad && writebackReg == Inst.end()[-1].getReg())
1119         Check(S, MCDisassembler::SoftFail);
1120     }
1121   }
1122
1123   return S;
1124 }
1125
1126 static DecodeStatus DecodeSPRRegListOperand(llvm::MCInst &Inst, unsigned Val,
1127                                  uint64_t Address, const void *Decoder) {
1128   DecodeStatus S = MCDisassembler::Success;
1129
1130   unsigned Vd = fieldFromInstruction32(Val, 8, 4);
1131   unsigned regs = Val & 0xFF;
1132
1133   if (!Check(S, DecodeSPRRegisterClass(Inst, Vd, Address, Decoder)))
1134     return MCDisassembler::Fail;
1135   for (unsigned i = 0; i < (regs - 1); ++i) {
1136     if (!Check(S, DecodeSPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1137       return MCDisassembler::Fail;
1138   }
1139
1140   return S;
1141 }
1142
1143 static DecodeStatus DecodeDPRRegListOperand(llvm::MCInst &Inst, unsigned Val,
1144                                  uint64_t Address, const void *Decoder) {
1145   DecodeStatus S = MCDisassembler::Success;
1146
1147   unsigned Vd = fieldFromInstruction32(Val, 8, 4);
1148   unsigned regs = (Val & 0xFF) / 2;
1149
1150   if (!Check(S, DecodeDPRRegisterClass(Inst, Vd, Address, Decoder)))
1151       return MCDisassembler::Fail;
1152   for (unsigned i = 0; i < (regs - 1); ++i) {
1153     if (!Check(S, DecodeDPRRegisterClass(Inst, ++Vd, Address, Decoder)))
1154       return MCDisassembler::Fail;
1155   }
1156
1157   return S;
1158 }
1159
1160 static DecodeStatus DecodeBitfieldMaskOperand(llvm::MCInst &Inst, unsigned Val,
1161                                       uint64_t Address, const void *Decoder) {
1162   // This operand encodes a mask of contiguous zeros between a specified MSB
1163   // and LSB.  To decode it, we create the mask of all bits MSB-and-lower,
1164   // the mask of all bits LSB-and-lower, and then xor them to create
1165   // the mask of that's all ones on [msb, lsb].  Finally we not it to
1166   // create the final mask.
1167   unsigned msb = fieldFromInstruction32(Val, 5, 5);
1168   unsigned lsb = fieldFromInstruction32(Val, 0, 5);
1169
1170   DecodeStatus S = MCDisassembler::Success;
1171   if (lsb > msb) Check(S, MCDisassembler::SoftFail);
1172
1173   uint32_t msb_mask = 0xFFFFFFFF;
1174   if (msb != 31) msb_mask = (1U << (msb+1)) - 1;
1175   uint32_t lsb_mask = (1U << lsb) - 1;
1176
1177   Inst.addOperand(MCOperand::CreateImm(~(msb_mask ^ lsb_mask)));
1178   return S;
1179 }
1180
1181 static DecodeStatus DecodeCopMemInstruction(llvm::MCInst &Inst, unsigned Insn,
1182                                   uint64_t Address, const void *Decoder) {
1183   DecodeStatus S = MCDisassembler::Success;
1184
1185   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1186   unsigned CRd = fieldFromInstruction32(Insn, 12, 4);
1187   unsigned coproc = fieldFromInstruction32(Insn, 8, 4);
1188   unsigned imm = fieldFromInstruction32(Insn, 0, 8);
1189   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1190   unsigned U = fieldFromInstruction32(Insn, 23, 1);
1191
1192   switch (Inst.getOpcode()) {
1193     case ARM::LDC_OFFSET:
1194     case ARM::LDC_PRE:
1195     case ARM::LDC_POST:
1196     case ARM::LDC_OPTION:
1197     case ARM::LDCL_OFFSET:
1198     case ARM::LDCL_PRE:
1199     case ARM::LDCL_POST:
1200     case ARM::LDCL_OPTION:
1201     case ARM::STC_OFFSET:
1202     case ARM::STC_PRE:
1203     case ARM::STC_POST:
1204     case ARM::STC_OPTION:
1205     case ARM::STCL_OFFSET:
1206     case ARM::STCL_PRE:
1207     case ARM::STCL_POST:
1208     case ARM::STCL_OPTION:
1209     case ARM::t2LDC_OFFSET:
1210     case ARM::t2LDC_PRE:
1211     case ARM::t2LDC_POST:
1212     case ARM::t2LDC_OPTION:
1213     case ARM::t2LDCL_OFFSET:
1214     case ARM::t2LDCL_PRE:
1215     case ARM::t2LDCL_POST:
1216     case ARM::t2LDCL_OPTION:
1217     case ARM::t2STC_OFFSET:
1218     case ARM::t2STC_PRE:
1219     case ARM::t2STC_POST:
1220     case ARM::t2STC_OPTION:
1221     case ARM::t2STCL_OFFSET:
1222     case ARM::t2STCL_PRE:
1223     case ARM::t2STCL_POST:
1224     case ARM::t2STCL_OPTION:
1225       if (coproc == 0xA || coproc == 0xB)
1226         return MCDisassembler::Fail;
1227       break;
1228     default:
1229       break;
1230   }
1231
1232   Inst.addOperand(MCOperand::CreateImm(coproc));
1233   Inst.addOperand(MCOperand::CreateImm(CRd));
1234   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1235     return MCDisassembler::Fail;
1236
1237   switch (Inst.getOpcode()) {
1238     case ARM::t2LDC2_OFFSET:
1239     case ARM::t2LDC2L_OFFSET:
1240     case ARM::t2LDC2_PRE:
1241     case ARM::t2LDC2L_PRE:
1242     case ARM::t2STC2_OFFSET:
1243     case ARM::t2STC2L_OFFSET:
1244     case ARM::t2STC2_PRE:
1245     case ARM::t2STC2L_PRE:
1246     case ARM::LDC2_OFFSET:
1247     case ARM::LDC2L_OFFSET:
1248     case ARM::LDC2_PRE:
1249     case ARM::LDC2L_PRE:
1250     case ARM::STC2_OFFSET:
1251     case ARM::STC2L_OFFSET:
1252     case ARM::STC2_PRE:
1253     case ARM::STC2L_PRE:
1254     case ARM::t2LDC_OFFSET:
1255     case ARM::t2LDCL_OFFSET:
1256     case ARM::t2LDC_PRE:
1257     case ARM::t2LDCL_PRE:
1258     case ARM::t2STC_OFFSET:
1259     case ARM::t2STCL_OFFSET:
1260     case ARM::t2STC_PRE:
1261     case ARM::t2STCL_PRE:
1262     case ARM::LDC_OFFSET:
1263     case ARM::LDCL_OFFSET:
1264     case ARM::LDC_PRE:
1265     case ARM::LDCL_PRE:
1266     case ARM::STC_OFFSET:
1267     case ARM::STCL_OFFSET:
1268     case ARM::STC_PRE:
1269     case ARM::STCL_PRE:
1270       imm = ARM_AM::getAM5Opc(U ? ARM_AM::add : ARM_AM::sub, imm);
1271       Inst.addOperand(MCOperand::CreateImm(imm));
1272       break;
1273     case ARM::t2LDC2_POST:
1274     case ARM::t2LDC2L_POST:
1275     case ARM::t2STC2_POST:
1276     case ARM::t2STC2L_POST:
1277     case ARM::LDC2_POST:
1278     case ARM::LDC2L_POST:
1279     case ARM::STC2_POST:
1280     case ARM::STC2L_POST:
1281     case ARM::t2LDC_POST:
1282     case ARM::t2LDCL_POST:
1283     case ARM::t2STC_POST:
1284     case ARM::t2STCL_POST:
1285     case ARM::LDC_POST:
1286     case ARM::LDCL_POST:
1287     case ARM::STC_POST:
1288     case ARM::STCL_POST:
1289       imm |= U << 8;
1290       // fall through.
1291     default:
1292       // The 'option' variant doesn't encode 'U' in the immediate since
1293       // the immediate is unsigned [0,255].
1294       Inst.addOperand(MCOperand::CreateImm(imm));
1295       break;
1296   }
1297
1298   switch (Inst.getOpcode()) {
1299     case ARM::LDC_OFFSET:
1300     case ARM::LDC_PRE:
1301     case ARM::LDC_POST:
1302     case ARM::LDC_OPTION:
1303     case ARM::LDCL_OFFSET:
1304     case ARM::LDCL_PRE:
1305     case ARM::LDCL_POST:
1306     case ARM::LDCL_OPTION:
1307     case ARM::STC_OFFSET:
1308     case ARM::STC_PRE:
1309     case ARM::STC_POST:
1310     case ARM::STC_OPTION:
1311     case ARM::STCL_OFFSET:
1312     case ARM::STCL_PRE:
1313     case ARM::STCL_POST:
1314     case ARM::STCL_OPTION:
1315       if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1316         return MCDisassembler::Fail;
1317       break;
1318     default:
1319       break;
1320   }
1321
1322   return S;
1323 }
1324
1325 static DecodeStatus
1326 DecodeAddrMode2IdxInstruction(llvm::MCInst &Inst, unsigned Insn,
1327                               uint64_t Address, const void *Decoder) {
1328   DecodeStatus S = MCDisassembler::Success;
1329
1330   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1331   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
1332   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
1333   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
1334   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1335   unsigned reg = fieldFromInstruction32(Insn, 25, 1);
1336   unsigned P = fieldFromInstruction32(Insn, 24, 1);
1337   unsigned W = fieldFromInstruction32(Insn, 21, 1);
1338
1339   // On stores, the writeback operand precedes Rt.
1340   switch (Inst.getOpcode()) {
1341     case ARM::STR_POST_IMM:
1342     case ARM::STR_POST_REG:
1343     case ARM::STRB_POST_IMM:
1344     case ARM::STRB_POST_REG:
1345     case ARM::STRT_POST_REG:
1346     case ARM::STRT_POST_IMM:
1347     case ARM::STRBT_POST_REG:
1348     case ARM::STRBT_POST_IMM:
1349       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1350         return MCDisassembler::Fail;
1351       break;
1352     default:
1353       break;
1354   }
1355
1356   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1357     return MCDisassembler::Fail;
1358
1359   // On loads, the writeback operand comes after Rt.
1360   switch (Inst.getOpcode()) {
1361     case ARM::LDR_POST_IMM:
1362     case ARM::LDR_POST_REG:
1363     case ARM::LDRB_POST_IMM:
1364     case ARM::LDRB_POST_REG:
1365     case ARM::LDRBT_POST_REG:
1366     case ARM::LDRBT_POST_IMM:
1367     case ARM::LDRT_POST_REG:
1368     case ARM::LDRT_POST_IMM:
1369       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1370         return MCDisassembler::Fail;
1371       break;
1372     default:
1373       break;
1374   }
1375
1376   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1377     return MCDisassembler::Fail;
1378
1379   ARM_AM::AddrOpc Op = ARM_AM::add;
1380   if (!fieldFromInstruction32(Insn, 23, 1))
1381     Op = ARM_AM::sub;
1382
1383   bool writeback = (P == 0) || (W == 1);
1384   unsigned idx_mode = 0;
1385   if (P && writeback)
1386     idx_mode = ARMII::IndexModePre;
1387   else if (!P && writeback)
1388     idx_mode = ARMII::IndexModePost;
1389
1390   if (writeback && (Rn == 15 || Rn == Rt))
1391     S = MCDisassembler::SoftFail; // UNPREDICTABLE
1392
1393   if (reg) {
1394     if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1395       return MCDisassembler::Fail;
1396     ARM_AM::ShiftOpc Opc = ARM_AM::lsl;
1397     switch( fieldFromInstruction32(Insn, 5, 2)) {
1398       case 0:
1399         Opc = ARM_AM::lsl;
1400         break;
1401       case 1:
1402         Opc = ARM_AM::lsr;
1403         break;
1404       case 2:
1405         Opc = ARM_AM::asr;
1406         break;
1407       case 3:
1408         Opc = ARM_AM::ror;
1409         break;
1410       default:
1411         return MCDisassembler::Fail;
1412     }
1413     unsigned amt = fieldFromInstruction32(Insn, 7, 5);
1414     unsigned imm = ARM_AM::getAM2Opc(Op, amt, Opc, idx_mode);
1415
1416     Inst.addOperand(MCOperand::CreateImm(imm));
1417   } else {
1418     Inst.addOperand(MCOperand::CreateReg(0));
1419     unsigned tmp = ARM_AM::getAM2Opc(Op, imm, ARM_AM::lsl, idx_mode);
1420     Inst.addOperand(MCOperand::CreateImm(tmp));
1421   }
1422
1423   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1424     return MCDisassembler::Fail;
1425
1426   return S;
1427 }
1428
1429 static DecodeStatus DecodeSORegMemOperand(llvm::MCInst &Inst, unsigned Val,
1430                                   uint64_t Address, const void *Decoder) {
1431   DecodeStatus S = MCDisassembler::Success;
1432
1433   unsigned Rn = fieldFromInstruction32(Val, 13, 4);
1434   unsigned Rm = fieldFromInstruction32(Val,  0, 4);
1435   unsigned type = fieldFromInstruction32(Val, 5, 2);
1436   unsigned imm = fieldFromInstruction32(Val, 7, 5);
1437   unsigned U = fieldFromInstruction32(Val, 12, 1);
1438
1439   ARM_AM::ShiftOpc ShOp = ARM_AM::lsl;
1440   switch (type) {
1441     case 0:
1442       ShOp = ARM_AM::lsl;
1443       break;
1444     case 1:
1445       ShOp = ARM_AM::lsr;
1446       break;
1447     case 2:
1448       ShOp = ARM_AM::asr;
1449       break;
1450     case 3:
1451       ShOp = ARM_AM::ror;
1452       break;
1453   }
1454
1455   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1456     return MCDisassembler::Fail;
1457   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1458     return MCDisassembler::Fail;
1459   unsigned shift;
1460   if (U)
1461     shift = ARM_AM::getAM2Opc(ARM_AM::add, imm, ShOp);
1462   else
1463     shift = ARM_AM::getAM2Opc(ARM_AM::sub, imm, ShOp);
1464   Inst.addOperand(MCOperand::CreateImm(shift));
1465
1466   return S;
1467 }
1468
1469 static DecodeStatus
1470 DecodeAddrMode3Instruction(llvm::MCInst &Inst, unsigned Insn,
1471                            uint64_t Address, const void *Decoder) {
1472   DecodeStatus S = MCDisassembler::Success;
1473
1474   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
1475   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1476   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
1477   unsigned type = fieldFromInstruction32(Insn, 22, 1);
1478   unsigned imm = fieldFromInstruction32(Insn, 8, 4);
1479   unsigned U = ((~fieldFromInstruction32(Insn, 23, 1)) & 1) << 8;
1480   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1481   unsigned W = fieldFromInstruction32(Insn, 21, 1);
1482   unsigned P = fieldFromInstruction32(Insn, 24, 1);
1483
1484   bool writeback = (W == 1) | (P == 0);
1485
1486   // For {LD,ST}RD, Rt must be even, else undefined.
1487   switch (Inst.getOpcode()) {
1488     case ARM::STRD:
1489     case ARM::STRD_PRE:
1490     case ARM::STRD_POST:
1491     case ARM::LDRD:
1492     case ARM::LDRD_PRE:
1493     case ARM::LDRD_POST:
1494       if (Rt & 0x1) return MCDisassembler::Fail;
1495       break;
1496     default:
1497       break;
1498   }
1499
1500   if (writeback) { // Writeback
1501     if (P)
1502       U |= ARMII::IndexModePre << 9;
1503     else
1504       U |= ARMII::IndexModePost << 9;
1505
1506     // On stores, the writeback operand precedes Rt.
1507     switch (Inst.getOpcode()) {
1508     case ARM::STRD:
1509     case ARM::STRD_PRE:
1510     case ARM::STRD_POST:
1511     case ARM::STRH:
1512     case ARM::STRH_PRE:
1513     case ARM::STRH_POST:
1514       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1515         return MCDisassembler::Fail;
1516       break;
1517     default:
1518       break;
1519     }
1520   }
1521
1522   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
1523     return MCDisassembler::Fail;
1524   switch (Inst.getOpcode()) {
1525     case ARM::STRD:
1526     case ARM::STRD_PRE:
1527     case ARM::STRD_POST:
1528     case ARM::LDRD:
1529     case ARM::LDRD_PRE:
1530     case ARM::LDRD_POST:
1531       if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
1532         return MCDisassembler::Fail;
1533       break;
1534     default:
1535       break;
1536   }
1537
1538   if (writeback) {
1539     // On loads, the writeback operand comes after Rt.
1540     switch (Inst.getOpcode()) {
1541     case ARM::LDRD:
1542     case ARM::LDRD_PRE:
1543     case ARM::LDRD_POST:
1544     case ARM::LDRH:
1545     case ARM::LDRH_PRE:
1546     case ARM::LDRH_POST:
1547     case ARM::LDRSH:
1548     case ARM::LDRSH_PRE:
1549     case ARM::LDRSH_POST:
1550     case ARM::LDRSB:
1551     case ARM::LDRSB_PRE:
1552     case ARM::LDRSB_POST:
1553     case ARM::LDRHTr:
1554     case ARM::LDRSBTr:
1555       if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1556         return MCDisassembler::Fail;
1557       break;
1558     default:
1559       break;
1560     }
1561   }
1562
1563   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1564     return MCDisassembler::Fail;
1565
1566   if (type) {
1567     Inst.addOperand(MCOperand::CreateReg(0));
1568     Inst.addOperand(MCOperand::CreateImm(U | (imm << 4) | Rm));
1569   } else {
1570     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1571     return MCDisassembler::Fail;
1572     Inst.addOperand(MCOperand::CreateImm(U));
1573   }
1574
1575   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1576     return MCDisassembler::Fail;
1577
1578   return S;
1579 }
1580
1581 static DecodeStatus DecodeRFEInstruction(llvm::MCInst &Inst, unsigned Insn,
1582                                  uint64_t Address, const void *Decoder) {
1583   DecodeStatus S = MCDisassembler::Success;
1584
1585   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1586   unsigned mode = fieldFromInstruction32(Insn, 23, 2);
1587
1588   switch (mode) {
1589     case 0:
1590       mode = ARM_AM::da;
1591       break;
1592     case 1:
1593       mode = ARM_AM::ia;
1594       break;
1595     case 2:
1596       mode = ARM_AM::db;
1597       break;
1598     case 3:
1599       mode = ARM_AM::ib;
1600       break;
1601   }
1602
1603   Inst.addOperand(MCOperand::CreateImm(mode));
1604   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1605     return MCDisassembler::Fail;
1606
1607   return S;
1608 }
1609
1610 static DecodeStatus DecodeMemMultipleWritebackInstruction(llvm::MCInst &Inst,
1611                                   unsigned Insn,
1612                                   uint64_t Address, const void *Decoder) {
1613   DecodeStatus S = MCDisassembler::Success;
1614
1615   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1616   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1617   unsigned reglist = fieldFromInstruction32(Insn, 0, 16);
1618
1619   if (pred == 0xF) {
1620     switch (Inst.getOpcode()) {
1621       case ARM::LDMDA:
1622         Inst.setOpcode(ARM::RFEDA);
1623         break;
1624       case ARM::LDMDA_UPD:
1625         Inst.setOpcode(ARM::RFEDA_UPD);
1626         break;
1627       case ARM::LDMDB:
1628         Inst.setOpcode(ARM::RFEDB);
1629         break;
1630       case ARM::LDMDB_UPD:
1631         Inst.setOpcode(ARM::RFEDB_UPD);
1632         break;
1633       case ARM::LDMIA:
1634         Inst.setOpcode(ARM::RFEIA);
1635         break;
1636       case ARM::LDMIA_UPD:
1637         Inst.setOpcode(ARM::RFEIA_UPD);
1638         break;
1639       case ARM::LDMIB:
1640         Inst.setOpcode(ARM::RFEIB);
1641         break;
1642       case ARM::LDMIB_UPD:
1643         Inst.setOpcode(ARM::RFEIB_UPD);
1644         break;
1645       case ARM::STMDA:
1646         Inst.setOpcode(ARM::SRSDA);
1647         break;
1648       case ARM::STMDA_UPD:
1649         Inst.setOpcode(ARM::SRSDA_UPD);
1650         break;
1651       case ARM::STMDB:
1652         Inst.setOpcode(ARM::SRSDB);
1653         break;
1654       case ARM::STMDB_UPD:
1655         Inst.setOpcode(ARM::SRSDB_UPD);
1656         break;
1657       case ARM::STMIA:
1658         Inst.setOpcode(ARM::SRSIA);
1659         break;
1660       case ARM::STMIA_UPD:
1661         Inst.setOpcode(ARM::SRSIA_UPD);
1662         break;
1663       case ARM::STMIB:
1664         Inst.setOpcode(ARM::SRSIB);
1665         break;
1666       case ARM::STMIB_UPD:
1667         Inst.setOpcode(ARM::SRSIB_UPD);
1668         break;
1669       default:
1670         if (!Check(S, MCDisassembler::Fail)) return MCDisassembler::Fail;
1671     }
1672
1673     // For stores (which become SRS's, the only operand is the mode.
1674     if (fieldFromInstruction32(Insn, 20, 1) == 0) {
1675       Inst.addOperand(
1676           MCOperand::CreateImm(fieldFromInstruction32(Insn, 0, 4)));
1677       return S;
1678     }
1679
1680     return DecodeRFEInstruction(Inst, Insn, Address, Decoder);
1681   }
1682
1683   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1684     return MCDisassembler::Fail;
1685   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1686     return MCDisassembler::Fail; // Tied
1687   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1688     return MCDisassembler::Fail;
1689   if (!Check(S, DecodeRegListOperand(Inst, reglist, Address, Decoder)))
1690     return MCDisassembler::Fail;
1691
1692   return S;
1693 }
1694
1695 static DecodeStatus DecodeCPSInstruction(llvm::MCInst &Inst, unsigned Insn,
1696                                  uint64_t Address, const void *Decoder) {
1697   unsigned imod = fieldFromInstruction32(Insn, 18, 2);
1698   unsigned M = fieldFromInstruction32(Insn, 17, 1);
1699   unsigned iflags = fieldFromInstruction32(Insn, 6, 3);
1700   unsigned mode = fieldFromInstruction32(Insn, 0, 5);
1701
1702   DecodeStatus S = MCDisassembler::Success;
1703
1704   // imod == '01' --> UNPREDICTABLE
1705   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1706   // return failure here.  The '01' imod value is unprintable, so there's
1707   // nothing useful we could do even if we returned UNPREDICTABLE.
1708
1709   if (imod == 1) return MCDisassembler::Fail;
1710
1711   if (imod && M) {
1712     Inst.setOpcode(ARM::CPS3p);
1713     Inst.addOperand(MCOperand::CreateImm(imod));
1714     Inst.addOperand(MCOperand::CreateImm(iflags));
1715     Inst.addOperand(MCOperand::CreateImm(mode));
1716   } else if (imod && !M) {
1717     Inst.setOpcode(ARM::CPS2p);
1718     Inst.addOperand(MCOperand::CreateImm(imod));
1719     Inst.addOperand(MCOperand::CreateImm(iflags));
1720     if (mode) S = MCDisassembler::SoftFail;
1721   } else if (!imod && M) {
1722     Inst.setOpcode(ARM::CPS1p);
1723     Inst.addOperand(MCOperand::CreateImm(mode));
1724     if (iflags) S = MCDisassembler::SoftFail;
1725   } else {
1726     // imod == '00' && M == '0' --> UNPREDICTABLE
1727     Inst.setOpcode(ARM::CPS1p);
1728     Inst.addOperand(MCOperand::CreateImm(mode));
1729     S = MCDisassembler::SoftFail;
1730   }
1731
1732   return S;
1733 }
1734
1735 static DecodeStatus DecodeT2CPSInstruction(llvm::MCInst &Inst, unsigned Insn,
1736                                  uint64_t Address, const void *Decoder) {
1737   unsigned imod = fieldFromInstruction32(Insn, 9, 2);
1738   unsigned M = fieldFromInstruction32(Insn, 8, 1);
1739   unsigned iflags = fieldFromInstruction32(Insn, 5, 3);
1740   unsigned mode = fieldFromInstruction32(Insn, 0, 5);
1741
1742   DecodeStatus S = MCDisassembler::Success;
1743
1744   // imod == '01' --> UNPREDICTABLE
1745   // NOTE: Even though this is technically UNPREDICTABLE, we choose to
1746   // return failure here.  The '01' imod value is unprintable, so there's
1747   // nothing useful we could do even if we returned UNPREDICTABLE.
1748
1749   if (imod == 1) return MCDisassembler::Fail;
1750
1751   if (imod && M) {
1752     Inst.setOpcode(ARM::t2CPS3p);
1753     Inst.addOperand(MCOperand::CreateImm(imod));
1754     Inst.addOperand(MCOperand::CreateImm(iflags));
1755     Inst.addOperand(MCOperand::CreateImm(mode));
1756   } else if (imod && !M) {
1757     Inst.setOpcode(ARM::t2CPS2p);
1758     Inst.addOperand(MCOperand::CreateImm(imod));
1759     Inst.addOperand(MCOperand::CreateImm(iflags));
1760     if (mode) S = MCDisassembler::SoftFail;
1761   } else if (!imod && M) {
1762     Inst.setOpcode(ARM::t2CPS1p);
1763     Inst.addOperand(MCOperand::CreateImm(mode));
1764     if (iflags) S = MCDisassembler::SoftFail;
1765   } else {
1766     // imod == '00' && M == '0' --> UNPREDICTABLE
1767     Inst.setOpcode(ARM::t2CPS1p);
1768     Inst.addOperand(MCOperand::CreateImm(mode));
1769     S = MCDisassembler::SoftFail;
1770   }
1771
1772   return S;
1773 }
1774
1775 static DecodeStatus DecodeT2MOVTWInstruction(llvm::MCInst &Inst, unsigned Insn,
1776                                  uint64_t Address, const void *Decoder) {
1777   DecodeStatus S = MCDisassembler::Success;
1778
1779   unsigned Rd = fieldFromInstruction32(Insn, 8, 4);
1780   unsigned imm = 0;
1781
1782   imm |= (fieldFromInstruction32(Insn, 0, 8) << 0);
1783   imm |= (fieldFromInstruction32(Insn, 12, 3) << 8);
1784   imm |= (fieldFromInstruction32(Insn, 16, 4) << 12);
1785   imm |= (fieldFromInstruction32(Insn, 26, 1) << 11);
1786
1787   if (Inst.getOpcode() == ARM::t2MOVTi16)
1788     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1789       return MCDisassembler::Fail;
1790   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1791     return MCDisassembler::Fail;
1792
1793   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
1794     Inst.addOperand(MCOperand::CreateImm(imm));
1795
1796   return S;
1797 }
1798
1799 static DecodeStatus DecodeArmMOVTWInstruction(llvm::MCInst &Inst, unsigned Insn,
1800                                  uint64_t Address, const void *Decoder) {
1801   DecodeStatus S = MCDisassembler::Success;
1802
1803   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
1804   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1805   unsigned imm = 0;
1806
1807   imm |= (fieldFromInstruction32(Insn, 0, 12) << 0);
1808   imm |= (fieldFromInstruction32(Insn, 16, 4) << 12);
1809
1810   if (Inst.getOpcode() == ARM::MOVTi16)
1811     if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1812       return MCDisassembler::Fail;
1813   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
1814     return MCDisassembler::Fail;
1815
1816   if (!tryAddingSymbolicOperand(Address, imm, false, 4, Inst, Decoder))
1817     Inst.addOperand(MCOperand::CreateImm(imm));
1818
1819   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1820     return MCDisassembler::Fail;
1821
1822   return S;
1823 }
1824
1825 static DecodeStatus DecodeSMLAInstruction(llvm::MCInst &Inst, unsigned Insn,
1826                                  uint64_t Address, const void *Decoder) {
1827   DecodeStatus S = MCDisassembler::Success;
1828
1829   unsigned Rd = fieldFromInstruction32(Insn, 16, 4);
1830   unsigned Rn = fieldFromInstruction32(Insn, 0, 4);
1831   unsigned Rm = fieldFromInstruction32(Insn, 8, 4);
1832   unsigned Ra = fieldFromInstruction32(Insn, 12, 4);
1833   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1834
1835   if (pred == 0xF)
1836     return DecodeCPSInstruction(Inst, Insn, Address, Decoder);
1837
1838   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rd, Address, Decoder)))
1839     return MCDisassembler::Fail;
1840   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
1841     return MCDisassembler::Fail;
1842   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rm, Address, Decoder)))
1843     return MCDisassembler::Fail;
1844   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Ra, Address, Decoder)))
1845     return MCDisassembler::Fail;
1846
1847   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1848     return MCDisassembler::Fail;
1849
1850   return S;
1851 }
1852
1853 static DecodeStatus DecodeAddrModeImm12Operand(llvm::MCInst &Inst, unsigned Val,
1854                            uint64_t Address, const void *Decoder) {
1855   DecodeStatus S = MCDisassembler::Success;
1856
1857   unsigned add = fieldFromInstruction32(Val, 12, 1);
1858   unsigned imm = fieldFromInstruction32(Val, 0, 12);
1859   unsigned Rn = fieldFromInstruction32(Val, 13, 4);
1860
1861   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1862     return MCDisassembler::Fail;
1863
1864   if (!add) imm *= -1;
1865   if (imm == 0 && !add) imm = INT32_MIN;
1866   Inst.addOperand(MCOperand::CreateImm(imm));
1867   if (Rn == 15)
1868     tryAddingPcLoadReferenceComment(Address, Address + imm + 8, Decoder);
1869
1870   return S;
1871 }
1872
1873 static DecodeStatus DecodeAddrMode5Operand(llvm::MCInst &Inst, unsigned Val,
1874                                    uint64_t Address, const void *Decoder) {
1875   DecodeStatus S = MCDisassembler::Success;
1876
1877   unsigned Rn = fieldFromInstruction32(Val, 9, 4);
1878   unsigned U = fieldFromInstruction32(Val, 8, 1);
1879   unsigned imm = fieldFromInstruction32(Val, 0, 8);
1880
1881   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
1882     return MCDisassembler::Fail;
1883
1884   if (U)
1885     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::add, imm)));
1886   else
1887     Inst.addOperand(MCOperand::CreateImm(ARM_AM::getAM5Opc(ARM_AM::sub, imm)));
1888
1889   return S;
1890 }
1891
1892 static DecodeStatus DecodeAddrMode7Operand(llvm::MCInst &Inst, unsigned Val,
1893                                    uint64_t Address, const void *Decoder) {
1894   return DecodeGPRRegisterClass(Inst, Val, Address, Decoder);
1895 }
1896
1897 static DecodeStatus
1898 DecodeBranchImmInstruction(llvm::MCInst &Inst, unsigned Insn,
1899                            uint64_t Address, const void *Decoder) {
1900   DecodeStatus S = MCDisassembler::Success;
1901
1902   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
1903   unsigned imm = fieldFromInstruction32(Insn, 0, 24) << 2;
1904
1905   if (pred == 0xF) {
1906     Inst.setOpcode(ARM::BLXi);
1907     imm |= fieldFromInstruction32(Insn, 24, 1) << 1;
1908     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
1909     return S;
1910   }
1911
1912   if (!tryAddingSymbolicOperand(Address, Address + SignExtend32<26>(imm) + 8, true,
1913                                 4, Inst, Decoder))
1914     Inst.addOperand(MCOperand::CreateImm(SignExtend32<26>(imm)));
1915   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
1916     return MCDisassembler::Fail;
1917
1918   return S;
1919 }
1920
1921
1922 static DecodeStatus DecodeVCVTImmOperand(llvm::MCInst &Inst, unsigned Val,
1923                                  uint64_t Address, const void *Decoder) {
1924   Inst.addOperand(MCOperand::CreateImm(64 - Val));
1925   return MCDisassembler::Success;
1926 }
1927
1928 static DecodeStatus DecodeAddrMode6Operand(llvm::MCInst &Inst, unsigned Val,
1929                                    uint64_t Address, const void *Decoder) {
1930   DecodeStatus S = MCDisassembler::Success;
1931
1932   unsigned Rm = fieldFromInstruction32(Val, 0, 4);
1933   unsigned align = fieldFromInstruction32(Val, 4, 2);
1934
1935   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
1936     return MCDisassembler::Fail;
1937   if (!align)
1938     Inst.addOperand(MCOperand::CreateImm(0));
1939   else
1940     Inst.addOperand(MCOperand::CreateImm(4 << align));
1941
1942   return S;
1943 }
1944
1945 static DecodeStatus DecodeVLDInstruction(llvm::MCInst &Inst, unsigned Insn,
1946                                    uint64_t Address, const void *Decoder) {
1947   DecodeStatus S = MCDisassembler::Success;
1948
1949   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
1950   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
1951   unsigned wb = fieldFromInstruction32(Insn, 16, 4);
1952   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
1953   Rn |= fieldFromInstruction32(Insn, 4, 2) << 4;
1954   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
1955
1956   // First output register
1957   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
1958     return MCDisassembler::Fail;
1959
1960   // Second output register
1961   switch (Inst.getOpcode()) {
1962     case ARM::VLD3d8:
1963     case ARM::VLD3d16:
1964     case ARM::VLD3d32:
1965     case ARM::VLD3d8_UPD:
1966     case ARM::VLD3d16_UPD:
1967     case ARM::VLD3d32_UPD:
1968     case ARM::VLD4d8:
1969     case ARM::VLD4d16:
1970     case ARM::VLD4d32:
1971     case ARM::VLD4d8_UPD:
1972     case ARM::VLD4d16_UPD:
1973     case ARM::VLD4d32_UPD:
1974       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
1975         return MCDisassembler::Fail;
1976       break;
1977     case ARM::VLD3q8:
1978     case ARM::VLD3q16:
1979     case ARM::VLD3q32:
1980     case ARM::VLD3q8_UPD:
1981     case ARM::VLD3q16_UPD:
1982     case ARM::VLD3q32_UPD:
1983     case ARM::VLD4q8:
1984     case ARM::VLD4q16:
1985     case ARM::VLD4q32:
1986     case ARM::VLD4q8_UPD:
1987     case ARM::VLD4q16_UPD:
1988     case ARM::VLD4q32_UPD:
1989       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
1990         return MCDisassembler::Fail;
1991     default:
1992       break;
1993   }
1994
1995   // Third output register
1996   switch(Inst.getOpcode()) {
1997     case ARM::VLD3d8:
1998     case ARM::VLD3d16:
1999     case ARM::VLD3d32:
2000     case ARM::VLD3d8_UPD:
2001     case ARM::VLD3d16_UPD:
2002     case ARM::VLD3d32_UPD:
2003     case ARM::VLD4d8:
2004     case ARM::VLD4d16:
2005     case ARM::VLD4d32:
2006     case ARM::VLD4d8_UPD:
2007     case ARM::VLD4d16_UPD:
2008     case ARM::VLD4d32_UPD:
2009       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2010         return MCDisassembler::Fail;
2011       break;
2012     case ARM::VLD3q8:
2013     case ARM::VLD3q16:
2014     case ARM::VLD3q32:
2015     case ARM::VLD3q8_UPD:
2016     case ARM::VLD3q16_UPD:
2017     case ARM::VLD3q32_UPD:
2018     case ARM::VLD4q8:
2019     case ARM::VLD4q16:
2020     case ARM::VLD4q32:
2021     case ARM::VLD4q8_UPD:
2022     case ARM::VLD4q16_UPD:
2023     case ARM::VLD4q32_UPD:
2024       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2025         return MCDisassembler::Fail;
2026       break;
2027     default:
2028       break;
2029   }
2030
2031   // Fourth output register
2032   switch (Inst.getOpcode()) {
2033     case ARM::VLD4d8:
2034     case ARM::VLD4d16:
2035     case ARM::VLD4d32:
2036     case ARM::VLD4d8_UPD:
2037     case ARM::VLD4d16_UPD:
2038     case ARM::VLD4d32_UPD:
2039       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2040         return MCDisassembler::Fail;
2041       break;
2042     case ARM::VLD4q8:
2043     case ARM::VLD4q16:
2044     case ARM::VLD4q32:
2045     case ARM::VLD4q8_UPD:
2046     case ARM::VLD4q16_UPD:
2047     case ARM::VLD4q32_UPD:
2048       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2049         return MCDisassembler::Fail;
2050       break;
2051     default:
2052       break;
2053   }
2054
2055   // Writeback operand
2056   switch (Inst.getOpcode()) {
2057     case ARM::VLD1d8wb_fixed:
2058     case ARM::VLD1d16wb_fixed:
2059     case ARM::VLD1d32wb_fixed:
2060     case ARM::VLD1d64wb_fixed:
2061     case ARM::VLD1d8wb_register:
2062     case ARM::VLD1d16wb_register:
2063     case ARM::VLD1d32wb_register:
2064     case ARM::VLD1d64wb_register:
2065     case ARM::VLD1q8wb_fixed:
2066     case ARM::VLD1q16wb_fixed:
2067     case ARM::VLD1q32wb_fixed:
2068     case ARM::VLD1q64wb_fixed:
2069     case ARM::VLD1q8wb_register:
2070     case ARM::VLD1q16wb_register:
2071     case ARM::VLD1q32wb_register:
2072     case ARM::VLD1q64wb_register:
2073     case ARM::VLD1d8Twb_fixed:
2074     case ARM::VLD1d8Twb_register:
2075     case ARM::VLD1d16Twb_fixed:
2076     case ARM::VLD1d16Twb_register:
2077     case ARM::VLD1d32Twb_fixed:
2078     case ARM::VLD1d32Twb_register:
2079     case ARM::VLD1d64Twb_fixed:
2080     case ARM::VLD1d64Twb_register:
2081     case ARM::VLD1d8Qwb_fixed:
2082     case ARM::VLD1d8Qwb_register:
2083     case ARM::VLD1d16Qwb_fixed:
2084     case ARM::VLD1d16Qwb_register:
2085     case ARM::VLD1d32Qwb_fixed:
2086     case ARM::VLD1d32Qwb_register:
2087     case ARM::VLD1d64Qwb_fixed:
2088     case ARM::VLD1d64Qwb_register:
2089     case ARM::VLD2d8_UPD:
2090     case ARM::VLD2d16_UPD:
2091     case ARM::VLD2d32_UPD:
2092     case ARM::VLD2q8_UPD:
2093     case ARM::VLD2q16_UPD:
2094     case ARM::VLD2q32_UPD:
2095     case ARM::VLD2b8_UPD:
2096     case ARM::VLD2b16_UPD:
2097     case ARM::VLD2b32_UPD:
2098     case ARM::VLD3d8_UPD:
2099     case ARM::VLD3d16_UPD:
2100     case ARM::VLD3d32_UPD:
2101     case ARM::VLD3q8_UPD:
2102     case ARM::VLD3q16_UPD:
2103     case ARM::VLD3q32_UPD:
2104     case ARM::VLD4d8_UPD:
2105     case ARM::VLD4d16_UPD:
2106     case ARM::VLD4d32_UPD:
2107     case ARM::VLD4q8_UPD:
2108     case ARM::VLD4q16_UPD:
2109     case ARM::VLD4q32_UPD:
2110       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2111         return MCDisassembler::Fail;
2112       break;
2113     default:
2114       break;
2115   }
2116
2117   // AddrMode6 Base (register+alignment)
2118   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2119     return MCDisassembler::Fail;
2120
2121   // AddrMode6 Offset (register)
2122   switch (Inst.getOpcode()) {
2123   default:
2124     // The below have been updated to have explicit am6offset split
2125     // between fixed and register offset. For those instructions not
2126     // yet updated, we need to add an additional reg0 operand for the
2127     // fixed variant.
2128     //
2129     // The fixed offset encodes as Rm == 0xd, so we check for that.
2130     if (Rm == 0xd) {
2131       Inst.addOperand(MCOperand::CreateReg(0));
2132       break;
2133     }
2134     // Fall through to handle the register offset variant.
2135   case ARM::VLD1d8wb_fixed:
2136   case ARM::VLD1d16wb_fixed:
2137   case ARM::VLD1d32wb_fixed:
2138   case ARM::VLD1d64wb_fixed:
2139   case ARM::VLD1d8wb_register:
2140   case ARM::VLD1d16wb_register:
2141   case ARM::VLD1d32wb_register:
2142   case ARM::VLD1d64wb_register:
2143   case ARM::VLD1q8wb_fixed:
2144   case ARM::VLD1q16wb_fixed:
2145   case ARM::VLD1q32wb_fixed:
2146   case ARM::VLD1q64wb_fixed:
2147   case ARM::VLD1q8wb_register:
2148   case ARM::VLD1q16wb_register:
2149   case ARM::VLD1q32wb_register:
2150   case ARM::VLD1q64wb_register:
2151     // The fixed offset post-increment encodes Rm == 0xd. The no-writeback
2152     // variant encodes Rm == 0xf. Anything else is a register offset post-
2153     // increment and we need to add the register operand to the instruction.
2154     if (Rm != 0xD && Rm != 0xF &&
2155         !Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2156       return MCDisassembler::Fail;
2157     break;
2158   }
2159
2160   return S;
2161 }
2162
2163 static DecodeStatus DecodeVSTInstruction(llvm::MCInst &Inst, unsigned Insn,
2164                                  uint64_t Address, const void *Decoder) {
2165   DecodeStatus S = MCDisassembler::Success;
2166
2167   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2168   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2169   unsigned wb = fieldFromInstruction32(Insn, 16, 4);
2170   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2171   Rn |= fieldFromInstruction32(Insn, 4, 2) << 4;
2172   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2173
2174   // Writeback Operand
2175   switch (Inst.getOpcode()) {
2176     case ARM::VST1d8_UPD:
2177     case ARM::VST1d16_UPD:
2178     case ARM::VST1d32_UPD:
2179     case ARM::VST1d64_UPD:
2180     case ARM::VST1q8_UPD:
2181     case ARM::VST1q16_UPD:
2182     case ARM::VST1q32_UPD:
2183     case ARM::VST1q64_UPD:
2184     case ARM::VST1d8T_UPD:
2185     case ARM::VST1d16T_UPD:
2186     case ARM::VST1d32T_UPD:
2187     case ARM::VST1d64T_UPD:
2188     case ARM::VST1d8Q_UPD:
2189     case ARM::VST1d16Q_UPD:
2190     case ARM::VST1d32Q_UPD:
2191     case ARM::VST1d64Q_UPD:
2192     case ARM::VST2d8_UPD:
2193     case ARM::VST2d16_UPD:
2194     case ARM::VST2d32_UPD:
2195     case ARM::VST2q8_UPD:
2196     case ARM::VST2q16_UPD:
2197     case ARM::VST2q32_UPD:
2198     case ARM::VST2b8_UPD:
2199     case ARM::VST2b16_UPD:
2200     case ARM::VST2b32_UPD:
2201     case ARM::VST3d8_UPD:
2202     case ARM::VST3d16_UPD:
2203     case ARM::VST3d32_UPD:
2204     case ARM::VST3q8_UPD:
2205     case ARM::VST3q16_UPD:
2206     case ARM::VST3q32_UPD:
2207     case ARM::VST4d8_UPD:
2208     case ARM::VST4d16_UPD:
2209     case ARM::VST4d32_UPD:
2210     case ARM::VST4q8_UPD:
2211     case ARM::VST4q16_UPD:
2212     case ARM::VST4q32_UPD:
2213       if (!Check(S, DecodeGPRRegisterClass(Inst, wb, Address, Decoder)))
2214         return MCDisassembler::Fail;
2215       break;
2216     default:
2217       break;
2218   }
2219
2220   // AddrMode6 Base (register+alignment)
2221   if (!Check(S, DecodeAddrMode6Operand(Inst, Rn, Address, Decoder)))
2222     return MCDisassembler::Fail;
2223
2224   // AddrMode6 Offset (register)
2225   if (Rm == 0xD)
2226     Inst.addOperand(MCOperand::CreateReg(0));
2227   else if (Rm != 0xF) {
2228     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2229     return MCDisassembler::Fail;
2230   }
2231
2232   // First input register
2233   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2234     return MCDisassembler::Fail;
2235
2236   // Second input register
2237   switch (Inst.getOpcode()) {
2238     case ARM::VST1q8:
2239     case ARM::VST1q16:
2240     case ARM::VST1q32:
2241     case ARM::VST1q64:
2242     case ARM::VST1q8_UPD:
2243     case ARM::VST1q16_UPD:
2244     case ARM::VST1q32_UPD:
2245     case ARM::VST1q64_UPD:
2246     case ARM::VST1d8T:
2247     case ARM::VST1d16T:
2248     case ARM::VST1d32T:
2249     case ARM::VST1d64T:
2250     case ARM::VST1d8T_UPD:
2251     case ARM::VST1d16T_UPD:
2252     case ARM::VST1d32T_UPD:
2253     case ARM::VST1d64T_UPD:
2254     case ARM::VST1d8Q:
2255     case ARM::VST1d16Q:
2256     case ARM::VST1d32Q:
2257     case ARM::VST1d64Q:
2258     case ARM::VST1d8Q_UPD:
2259     case ARM::VST1d16Q_UPD:
2260     case ARM::VST1d32Q_UPD:
2261     case ARM::VST1d64Q_UPD:
2262     case ARM::VST2d8:
2263     case ARM::VST2d16:
2264     case ARM::VST2d32:
2265     case ARM::VST2d8_UPD:
2266     case ARM::VST2d16_UPD:
2267     case ARM::VST2d32_UPD:
2268     case ARM::VST2q8:
2269     case ARM::VST2q16:
2270     case ARM::VST2q32:
2271     case ARM::VST2q8_UPD:
2272     case ARM::VST2q16_UPD:
2273     case ARM::VST2q32_UPD:
2274     case ARM::VST3d8:
2275     case ARM::VST3d16:
2276     case ARM::VST3d32:
2277     case ARM::VST3d8_UPD:
2278     case ARM::VST3d16_UPD:
2279     case ARM::VST3d32_UPD:
2280     case ARM::VST4d8:
2281     case ARM::VST4d16:
2282     case ARM::VST4d32:
2283     case ARM::VST4d8_UPD:
2284     case ARM::VST4d16_UPD:
2285     case ARM::VST4d32_UPD:
2286       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2287         return MCDisassembler::Fail;
2288       break;
2289     case ARM::VST2b8:
2290     case ARM::VST2b16:
2291     case ARM::VST2b32:
2292     case ARM::VST2b8_UPD:
2293     case ARM::VST2b16_UPD:
2294     case ARM::VST2b32_UPD:
2295     case ARM::VST3q8:
2296     case ARM::VST3q16:
2297     case ARM::VST3q32:
2298     case ARM::VST3q8_UPD:
2299     case ARM::VST3q16_UPD:
2300     case ARM::VST3q32_UPD:
2301     case ARM::VST4q8:
2302     case ARM::VST4q16:
2303     case ARM::VST4q32:
2304     case ARM::VST4q8_UPD:
2305     case ARM::VST4q16_UPD:
2306     case ARM::VST4q32_UPD:
2307       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2308         return MCDisassembler::Fail;
2309       break;
2310     default:
2311       break;
2312   }
2313
2314   // Third input register
2315   switch (Inst.getOpcode()) {
2316     case ARM::VST1d8T:
2317     case ARM::VST1d16T:
2318     case ARM::VST1d32T:
2319     case ARM::VST1d64T:
2320     case ARM::VST1d8T_UPD:
2321     case ARM::VST1d16T_UPD:
2322     case ARM::VST1d32T_UPD:
2323     case ARM::VST1d64T_UPD:
2324     case ARM::VST1d8Q:
2325     case ARM::VST1d16Q:
2326     case ARM::VST1d32Q:
2327     case ARM::VST1d64Q:
2328     case ARM::VST1d8Q_UPD:
2329     case ARM::VST1d16Q_UPD:
2330     case ARM::VST1d32Q_UPD:
2331     case ARM::VST1d64Q_UPD:
2332     case ARM::VST2q8:
2333     case ARM::VST2q16:
2334     case ARM::VST2q32:
2335     case ARM::VST2q8_UPD:
2336     case ARM::VST2q16_UPD:
2337     case ARM::VST2q32_UPD:
2338     case ARM::VST3d8:
2339     case ARM::VST3d16:
2340     case ARM::VST3d32:
2341     case ARM::VST3d8_UPD:
2342     case ARM::VST3d16_UPD:
2343     case ARM::VST3d32_UPD:
2344     case ARM::VST4d8:
2345     case ARM::VST4d16:
2346     case ARM::VST4d32:
2347     case ARM::VST4d8_UPD:
2348     case ARM::VST4d16_UPD:
2349     case ARM::VST4d32_UPD:
2350       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2)%32, Address, Decoder)))
2351         return MCDisassembler::Fail;
2352       break;
2353     case ARM::VST3q8:
2354     case ARM::VST3q16:
2355     case ARM::VST3q32:
2356     case ARM::VST3q8_UPD:
2357     case ARM::VST3q16_UPD:
2358     case ARM::VST3q32_UPD:
2359     case ARM::VST4q8:
2360     case ARM::VST4q16:
2361     case ARM::VST4q32:
2362     case ARM::VST4q8_UPD:
2363     case ARM::VST4q16_UPD:
2364     case ARM::VST4q32_UPD:
2365       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+4)%32, Address, Decoder)))
2366         return MCDisassembler::Fail;
2367       break;
2368     default:
2369       break;
2370   }
2371
2372   // Fourth input register
2373   switch (Inst.getOpcode()) {
2374     case ARM::VST1d8Q:
2375     case ARM::VST1d16Q:
2376     case ARM::VST1d32Q:
2377     case ARM::VST1d64Q:
2378     case ARM::VST1d8Q_UPD:
2379     case ARM::VST1d16Q_UPD:
2380     case ARM::VST1d32Q_UPD:
2381     case ARM::VST1d64Q_UPD:
2382     case ARM::VST2q8:
2383     case ARM::VST2q16:
2384     case ARM::VST2q32:
2385     case ARM::VST2q8_UPD:
2386     case ARM::VST2q16_UPD:
2387     case ARM::VST2q32_UPD:
2388     case ARM::VST4d8:
2389     case ARM::VST4d16:
2390     case ARM::VST4d32:
2391     case ARM::VST4d8_UPD:
2392     case ARM::VST4d16_UPD:
2393     case ARM::VST4d32_UPD:
2394       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3)%32, Address, Decoder)))
2395         return MCDisassembler::Fail;
2396       break;
2397     case ARM::VST4q8:
2398     case ARM::VST4q16:
2399     case ARM::VST4q32:
2400     case ARM::VST4q8_UPD:
2401     case ARM::VST4q16_UPD:
2402     case ARM::VST4q32_UPD:
2403       if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+6)%32, Address, Decoder)))
2404         return MCDisassembler::Fail;
2405       break;
2406     default:
2407       break;
2408   }
2409
2410   return S;
2411 }
2412
2413 static DecodeStatus DecodeVLD1DupInstruction(llvm::MCInst &Inst, unsigned Insn,
2414                                     uint64_t Address, const void *Decoder) {
2415   DecodeStatus S = MCDisassembler::Success;
2416
2417   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2418   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2419   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2420   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2421   unsigned align = fieldFromInstruction32(Insn, 4, 1);
2422   unsigned size = fieldFromInstruction32(Insn, 6, 2);
2423   unsigned regs = fieldFromInstruction32(Insn, 5, 1) + 1;
2424
2425   align *= (1 << size);
2426
2427   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2428     return MCDisassembler::Fail;
2429   if (regs == 2) {
2430     if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+1)%32, Address, Decoder)))
2431       return MCDisassembler::Fail;
2432   }
2433   if (Rm != 0xF) {
2434     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2435       return MCDisassembler::Fail;
2436   }
2437
2438   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2439     return MCDisassembler::Fail;
2440   Inst.addOperand(MCOperand::CreateImm(align));
2441
2442   if (Rm == 0xD)
2443     Inst.addOperand(MCOperand::CreateReg(0));
2444   else if (Rm != 0xF) {
2445     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2446       return MCDisassembler::Fail;
2447   }
2448
2449   return S;
2450 }
2451
2452 static DecodeStatus DecodeVLD2DupInstruction(llvm::MCInst &Inst, unsigned Insn,
2453                                     uint64_t Address, const void *Decoder) {
2454   DecodeStatus S = MCDisassembler::Success;
2455
2456   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2457   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2458   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2459   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2460   unsigned align = fieldFromInstruction32(Insn, 4, 1);
2461   unsigned size = 1 << fieldFromInstruction32(Insn, 6, 2);
2462   unsigned inc = fieldFromInstruction32(Insn, 5, 1) + 1;
2463   align *= 2*size;
2464
2465   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2466     return MCDisassembler::Fail;
2467   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2468     return MCDisassembler::Fail;
2469   if (Rm != 0xF) {
2470     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2471       return MCDisassembler::Fail;
2472   }
2473
2474   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2475     return MCDisassembler::Fail;
2476   Inst.addOperand(MCOperand::CreateImm(align));
2477
2478   if (Rm == 0xD)
2479     Inst.addOperand(MCOperand::CreateReg(0));
2480   else if (Rm != 0xF) {
2481     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2482       return MCDisassembler::Fail;
2483   }
2484
2485   return S;
2486 }
2487
2488 static DecodeStatus DecodeVLD3DupInstruction(llvm::MCInst &Inst, unsigned Insn,
2489                                     uint64_t Address, const void *Decoder) {
2490   DecodeStatus S = MCDisassembler::Success;
2491
2492   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2493   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2494   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2495   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2496   unsigned inc = fieldFromInstruction32(Insn, 5, 1) + 1;
2497
2498   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2499     return MCDisassembler::Fail;
2500   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2501     return MCDisassembler::Fail;
2502   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2503     return MCDisassembler::Fail;
2504   if (Rm != 0xF) {
2505     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2506       return MCDisassembler::Fail;
2507   }
2508
2509   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2510     return MCDisassembler::Fail;
2511   Inst.addOperand(MCOperand::CreateImm(0));
2512
2513   if (Rm == 0xD)
2514     Inst.addOperand(MCOperand::CreateReg(0));
2515   else if (Rm != 0xF) {
2516     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2517       return MCDisassembler::Fail;
2518   }
2519
2520   return S;
2521 }
2522
2523 static DecodeStatus DecodeVLD4DupInstruction(llvm::MCInst &Inst, unsigned Insn,
2524                                     uint64_t Address, const void *Decoder) {
2525   DecodeStatus S = MCDisassembler::Success;
2526
2527   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2528   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2529   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2530   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2531   unsigned size = fieldFromInstruction32(Insn, 6, 2);
2532   unsigned inc = fieldFromInstruction32(Insn, 5, 1) + 1;
2533   unsigned align = fieldFromInstruction32(Insn, 4, 1);
2534
2535   if (size == 0x3) {
2536     size = 4;
2537     align = 16;
2538   } else {
2539     if (size == 2) {
2540       size = 1 << size;
2541       align *= 8;
2542     } else {
2543       size = 1 << size;
2544       align *= 4*size;
2545     }
2546   }
2547
2548   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2549     return MCDisassembler::Fail;
2550   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+inc)%32, Address, Decoder)))
2551     return MCDisassembler::Fail;
2552   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+2*inc)%32, Address, Decoder)))
2553     return MCDisassembler::Fail;
2554   if (!Check(S, DecodeDPRRegisterClass(Inst, (Rd+3*inc)%32, Address, Decoder)))
2555     return MCDisassembler::Fail;
2556   if (Rm != 0xF) {
2557     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2558       return MCDisassembler::Fail;
2559   }
2560
2561   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2562     return MCDisassembler::Fail;
2563   Inst.addOperand(MCOperand::CreateImm(align));
2564
2565   if (Rm == 0xD)
2566     Inst.addOperand(MCOperand::CreateReg(0));
2567   else if (Rm != 0xF) {
2568     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
2569       return MCDisassembler::Fail;
2570   }
2571
2572   return S;
2573 }
2574
2575 static DecodeStatus
2576 DecodeNEONModImmInstruction(llvm::MCInst &Inst, unsigned Insn,
2577                             uint64_t Address, const void *Decoder) {
2578   DecodeStatus S = MCDisassembler::Success;
2579
2580   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2581   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2582   unsigned imm = fieldFromInstruction32(Insn, 0, 4);
2583   imm |= fieldFromInstruction32(Insn, 16, 3) << 4;
2584   imm |= fieldFromInstruction32(Insn, 24, 1) << 7;
2585   imm |= fieldFromInstruction32(Insn, 8, 4) << 8;
2586   imm |= fieldFromInstruction32(Insn, 5, 1) << 12;
2587   unsigned Q = fieldFromInstruction32(Insn, 6, 1);
2588
2589   if (Q) {
2590     if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2591     return MCDisassembler::Fail;
2592   } else {
2593     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2594     return MCDisassembler::Fail;
2595   }
2596
2597   Inst.addOperand(MCOperand::CreateImm(imm));
2598
2599   switch (Inst.getOpcode()) {
2600     case ARM::VORRiv4i16:
2601     case ARM::VORRiv2i32:
2602     case ARM::VBICiv4i16:
2603     case ARM::VBICiv2i32:
2604       if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2605         return MCDisassembler::Fail;
2606       break;
2607     case ARM::VORRiv8i16:
2608     case ARM::VORRiv4i32:
2609     case ARM::VBICiv8i16:
2610     case ARM::VBICiv4i32:
2611       if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2612         return MCDisassembler::Fail;
2613       break;
2614     default:
2615       break;
2616   }
2617
2618   return S;
2619 }
2620
2621 static DecodeStatus DecodeVSHLMaxInstruction(llvm::MCInst &Inst, unsigned Insn,
2622                                         uint64_t Address, const void *Decoder) {
2623   DecodeStatus S = MCDisassembler::Success;
2624
2625   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2626   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2627   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2628   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
2629   unsigned size = fieldFromInstruction32(Insn, 18, 2);
2630
2631   if (!Check(S, DecodeQPRRegisterClass(Inst, Rd, Address, Decoder)))
2632     return MCDisassembler::Fail;
2633   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
2634     return MCDisassembler::Fail;
2635   Inst.addOperand(MCOperand::CreateImm(8 << size));
2636
2637   return S;
2638 }
2639
2640 static DecodeStatus DecodeShiftRight8Imm(llvm::MCInst &Inst, unsigned Val,
2641                                uint64_t Address, const void *Decoder) {
2642   Inst.addOperand(MCOperand::CreateImm(8 - Val));
2643   return MCDisassembler::Success;
2644 }
2645
2646 static DecodeStatus DecodeShiftRight16Imm(llvm::MCInst &Inst, unsigned Val,
2647                                uint64_t Address, const void *Decoder) {
2648   Inst.addOperand(MCOperand::CreateImm(16 - Val));
2649   return MCDisassembler::Success;
2650 }
2651
2652 static DecodeStatus DecodeShiftRight32Imm(llvm::MCInst &Inst, unsigned Val,
2653                                uint64_t Address, const void *Decoder) {
2654   Inst.addOperand(MCOperand::CreateImm(32 - Val));
2655   return MCDisassembler::Success;
2656 }
2657
2658 static DecodeStatus DecodeShiftRight64Imm(llvm::MCInst &Inst, unsigned Val,
2659                                uint64_t Address, const void *Decoder) {
2660   Inst.addOperand(MCOperand::CreateImm(64 - Val));
2661   return MCDisassembler::Success;
2662 }
2663
2664 static DecodeStatus DecodeTBLInstruction(llvm::MCInst &Inst, unsigned Insn,
2665                                uint64_t Address, const void *Decoder) {
2666   DecodeStatus S = MCDisassembler::Success;
2667
2668   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
2669   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
2670   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2671   Rn |= fieldFromInstruction32(Insn, 7, 1) << 4;
2672   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
2673   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
2674   unsigned op = fieldFromInstruction32(Insn, 6, 1);
2675   unsigned length = fieldFromInstruction32(Insn, 8, 2) + 1;
2676
2677   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2678     return MCDisassembler::Fail;
2679   if (op) {
2680     if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
2681     return MCDisassembler::Fail; // Writeback
2682   }
2683
2684   for (unsigned i = 0; i < length; ++i) {
2685     if (!Check(S, DecodeDPRRegisterClass(Inst, (Rn+i)%32, Address, Decoder)))
2686     return MCDisassembler::Fail;
2687   }
2688
2689   if (!Check(S, DecodeDPRRegisterClass(Inst, Rm, Address, Decoder)))
2690     return MCDisassembler::Fail;
2691
2692   return S;
2693 }
2694
2695 static DecodeStatus DecodeThumbAddSpecialReg(llvm::MCInst &Inst, uint16_t Insn,
2696                                      uint64_t Address, const void *Decoder) {
2697   DecodeStatus S = MCDisassembler::Success;
2698
2699   unsigned dst = fieldFromInstruction16(Insn, 8, 3);
2700   unsigned imm = fieldFromInstruction16(Insn, 0, 8);
2701
2702   if (!Check(S, DecodetGPRRegisterClass(Inst, dst, Address, Decoder)))
2703     return MCDisassembler::Fail;
2704
2705   switch(Inst.getOpcode()) {
2706     default:
2707       return MCDisassembler::Fail;
2708     case ARM::tADR:
2709       break; // tADR does not explicitly represent the PC as an operand.
2710     case ARM::tADDrSPi:
2711       Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2712       break;
2713   }
2714
2715   Inst.addOperand(MCOperand::CreateImm(imm));
2716   return S;
2717 }
2718
2719 static DecodeStatus DecodeThumbBROperand(llvm::MCInst &Inst, unsigned Val,
2720                                  uint64_t Address, const void *Decoder) {
2721   Inst.addOperand(MCOperand::CreateImm(SignExtend32<12>(Val << 1)));
2722   return MCDisassembler::Success;
2723 }
2724
2725 static DecodeStatus DecodeT2BROperand(llvm::MCInst &Inst, unsigned Val,
2726                                  uint64_t Address, const void *Decoder) {
2727   Inst.addOperand(MCOperand::CreateImm(SignExtend32<21>(Val)));
2728   return MCDisassembler::Success;
2729 }
2730
2731 static DecodeStatus DecodeThumbCmpBROperand(llvm::MCInst &Inst, unsigned Val,
2732                                  uint64_t Address, const void *Decoder) {
2733   Inst.addOperand(MCOperand::CreateImm(SignExtend32<7>(Val << 1)));
2734   return MCDisassembler::Success;
2735 }
2736
2737 static DecodeStatus DecodeThumbAddrModeRR(llvm::MCInst &Inst, unsigned Val,
2738                                  uint64_t Address, const void *Decoder) {
2739   DecodeStatus S = MCDisassembler::Success;
2740
2741   unsigned Rn = fieldFromInstruction32(Val, 0, 3);
2742   unsigned Rm = fieldFromInstruction32(Val, 3, 3);
2743
2744   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
2745     return MCDisassembler::Fail;
2746   if (!Check(S, DecodetGPRRegisterClass(Inst, Rm, Address, Decoder)))
2747     return MCDisassembler::Fail;
2748
2749   return S;
2750 }
2751
2752 static DecodeStatus DecodeThumbAddrModeIS(llvm::MCInst &Inst, unsigned Val,
2753                                   uint64_t Address, const void *Decoder) {
2754   DecodeStatus S = MCDisassembler::Success;
2755
2756   unsigned Rn = fieldFromInstruction32(Val, 0, 3);
2757   unsigned imm = fieldFromInstruction32(Val, 3, 5);
2758
2759   if (!Check(S, DecodetGPRRegisterClass(Inst, Rn, Address, Decoder)))
2760     return MCDisassembler::Fail;
2761   Inst.addOperand(MCOperand::CreateImm(imm));
2762
2763   return S;
2764 }
2765
2766 static DecodeStatus DecodeThumbAddrModePC(llvm::MCInst &Inst, unsigned Val,
2767                                   uint64_t Address, const void *Decoder) {
2768   unsigned imm = Val << 2;
2769
2770   Inst.addOperand(MCOperand::CreateImm(imm));
2771   tryAddingPcLoadReferenceComment(Address, (Address & ~2u) + imm + 4, Decoder);
2772
2773   return MCDisassembler::Success;
2774 }
2775
2776 static DecodeStatus DecodeThumbAddrModeSP(llvm::MCInst &Inst, unsigned Val,
2777                                   uint64_t Address, const void *Decoder) {
2778   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2779   Inst.addOperand(MCOperand::CreateImm(Val));
2780
2781   return MCDisassembler::Success;
2782 }
2783
2784 static DecodeStatus DecodeT2AddrModeSOReg(llvm::MCInst &Inst, unsigned Val,
2785                                   uint64_t Address, const void *Decoder) {
2786   DecodeStatus S = MCDisassembler::Success;
2787
2788   unsigned Rn = fieldFromInstruction32(Val, 6, 4);
2789   unsigned Rm = fieldFromInstruction32(Val, 2, 4);
2790   unsigned imm = fieldFromInstruction32(Val, 0, 2);
2791
2792   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2793     return MCDisassembler::Fail;
2794   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
2795     return MCDisassembler::Fail;
2796   Inst.addOperand(MCOperand::CreateImm(imm));
2797
2798   return S;
2799 }
2800
2801 static DecodeStatus DecodeT2LoadShift(llvm::MCInst &Inst, unsigned Insn,
2802                               uint64_t Address, const void *Decoder) {
2803   DecodeStatus S = MCDisassembler::Success;
2804
2805   switch (Inst.getOpcode()) {
2806     case ARM::t2PLDs:
2807     case ARM::t2PLDWs:
2808     case ARM::t2PLIs:
2809       break;
2810     default: {
2811       unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
2812       if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
2813     return MCDisassembler::Fail;
2814     }
2815   }
2816
2817   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2818   if (Rn == 0xF) {
2819     switch (Inst.getOpcode()) {
2820       case ARM::t2LDRBs:
2821         Inst.setOpcode(ARM::t2LDRBpci);
2822         break;
2823       case ARM::t2LDRHs:
2824         Inst.setOpcode(ARM::t2LDRHpci);
2825         break;
2826       case ARM::t2LDRSHs:
2827         Inst.setOpcode(ARM::t2LDRSHpci);
2828         break;
2829       case ARM::t2LDRSBs:
2830         Inst.setOpcode(ARM::t2LDRSBpci);
2831         break;
2832       case ARM::t2PLDs:
2833         Inst.setOpcode(ARM::t2PLDi12);
2834         Inst.addOperand(MCOperand::CreateReg(ARM::PC));
2835         break;
2836       default:
2837         return MCDisassembler::Fail;
2838     }
2839
2840     int imm = fieldFromInstruction32(Insn, 0, 12);
2841     if (!fieldFromInstruction32(Insn, 23, 1)) imm *= -1;
2842     Inst.addOperand(MCOperand::CreateImm(imm));
2843
2844     return S;
2845   }
2846
2847   unsigned addrmode = fieldFromInstruction32(Insn, 4, 2);
2848   addrmode |= fieldFromInstruction32(Insn, 0, 4) << 2;
2849   addrmode |= fieldFromInstruction32(Insn, 16, 4) << 6;
2850   if (!Check(S, DecodeT2AddrModeSOReg(Inst, addrmode, Address, Decoder)))
2851     return MCDisassembler::Fail;
2852
2853   return S;
2854 }
2855
2856 static DecodeStatus DecodeT2Imm8S4(llvm::MCInst &Inst, unsigned Val,
2857                            uint64_t Address, const void *Decoder) {
2858   int imm = Val & 0xFF;
2859   if (!(Val & 0x100)) imm *= -1;
2860   Inst.addOperand(MCOperand::CreateImm(imm << 2));
2861
2862   return MCDisassembler::Success;
2863 }
2864
2865 static DecodeStatus DecodeT2AddrModeImm8s4(llvm::MCInst &Inst, unsigned Val,
2866                                    uint64_t Address, const void *Decoder) {
2867   DecodeStatus S = MCDisassembler::Success;
2868
2869   unsigned Rn = fieldFromInstruction32(Val, 9, 4);
2870   unsigned imm = fieldFromInstruction32(Val, 0, 9);
2871
2872   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2873     return MCDisassembler::Fail;
2874   if (!Check(S, DecodeT2Imm8S4(Inst, imm, Address, Decoder)))
2875     return MCDisassembler::Fail;
2876
2877   return S;
2878 }
2879
2880 static DecodeStatus DecodeT2AddrModeImm0_1020s4(llvm::MCInst &Inst,unsigned Val,
2881                                    uint64_t Address, const void *Decoder) {
2882   DecodeStatus S = MCDisassembler::Success;
2883
2884   unsigned Rn = fieldFromInstruction32(Val, 8, 4);
2885   unsigned imm = fieldFromInstruction32(Val, 0, 8);
2886
2887   if (!Check(S, DecodeGPRnopcRegisterClass(Inst, Rn, Address, Decoder)))
2888     return MCDisassembler::Fail;
2889
2890   Inst.addOperand(MCOperand::CreateImm(imm));
2891
2892   return S;
2893 }
2894
2895 static DecodeStatus DecodeT2Imm8(llvm::MCInst &Inst, unsigned Val,
2896                          uint64_t Address, const void *Decoder) {
2897   int imm = Val & 0xFF;
2898   if (Val == 0)
2899     imm = INT32_MIN;
2900   else if (!(Val & 0x100))
2901     imm *= -1;
2902   Inst.addOperand(MCOperand::CreateImm(imm));
2903
2904   return MCDisassembler::Success;
2905 }
2906
2907
2908 static DecodeStatus DecodeT2AddrModeImm8(llvm::MCInst &Inst, unsigned Val,
2909                                  uint64_t Address, const void *Decoder) {
2910   DecodeStatus S = MCDisassembler::Success;
2911
2912   unsigned Rn = fieldFromInstruction32(Val, 9, 4);
2913   unsigned imm = fieldFromInstruction32(Val, 0, 9);
2914
2915   // Some instructions always use an additive offset.
2916   switch (Inst.getOpcode()) {
2917     case ARM::t2LDRT:
2918     case ARM::t2LDRBT:
2919     case ARM::t2LDRHT:
2920     case ARM::t2LDRSBT:
2921     case ARM::t2LDRSHT:
2922     case ARM::t2STRT:
2923     case ARM::t2STRBT:
2924     case ARM::t2STRHT:
2925       imm |= 0x100;
2926       break;
2927     default:
2928       break;
2929   }
2930
2931   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2932     return MCDisassembler::Fail;
2933   if (!Check(S, DecodeT2Imm8(Inst, imm, Address, Decoder)))
2934     return MCDisassembler::Fail;
2935
2936   return S;
2937 }
2938
2939 static DecodeStatus DecodeT2LdStPre(llvm::MCInst &Inst, unsigned Insn,
2940                                     uint64_t Address, const void *Decoder) {
2941   DecodeStatus S = MCDisassembler::Success;
2942
2943   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
2944   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
2945   unsigned addr = fieldFromInstruction32(Insn, 0, 8);
2946   addr |= fieldFromInstruction32(Insn, 9, 1) << 8;
2947   addr |= Rn << 9;
2948   unsigned load = fieldFromInstruction32(Insn, 20, 1);
2949
2950   if (!load) {
2951     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2952       return MCDisassembler::Fail;
2953   }
2954
2955   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
2956     return MCDisassembler::Fail;
2957
2958   if (load) {
2959     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2960       return MCDisassembler::Fail;
2961   }
2962
2963   if (!Check(S, DecodeT2AddrModeImm8(Inst, addr, Address, Decoder)))
2964     return MCDisassembler::Fail;
2965
2966   return S;
2967 }
2968
2969 static DecodeStatus DecodeT2AddrModeImm12(llvm::MCInst &Inst, unsigned Val,
2970                                   uint64_t Address, const void *Decoder) {
2971   DecodeStatus S = MCDisassembler::Success;
2972
2973   unsigned Rn = fieldFromInstruction32(Val, 13, 4);
2974   unsigned imm = fieldFromInstruction32(Val, 0, 12);
2975
2976   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
2977     return MCDisassembler::Fail;
2978   Inst.addOperand(MCOperand::CreateImm(imm));
2979
2980   return S;
2981 }
2982
2983
2984 static DecodeStatus DecodeThumbAddSPImm(llvm::MCInst &Inst, uint16_t Insn,
2985                                 uint64_t Address, const void *Decoder) {
2986   unsigned imm = fieldFromInstruction16(Insn, 0, 7);
2987
2988   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2989   Inst.addOperand(MCOperand::CreateReg(ARM::SP));
2990   Inst.addOperand(MCOperand::CreateImm(imm));
2991
2992   return MCDisassembler::Success;
2993 }
2994
2995 static DecodeStatus DecodeThumbAddSPReg(llvm::MCInst &Inst, uint16_t Insn,
2996                                 uint64_t Address, const void *Decoder) {
2997   DecodeStatus S = MCDisassembler::Success;
2998
2999   if (Inst.getOpcode() == ARM::tADDrSP) {
3000     unsigned Rdm = fieldFromInstruction16(Insn, 0, 3);
3001     Rdm |= fieldFromInstruction16(Insn, 7, 1) << 3;
3002
3003     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3004     return MCDisassembler::Fail;
3005     if (!Check(S, DecodeGPRRegisterClass(Inst, Rdm, Address, Decoder)))
3006     return MCDisassembler::Fail;
3007     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3008   } else if (Inst.getOpcode() == ARM::tADDspr) {
3009     unsigned Rm = fieldFromInstruction16(Insn, 3, 4);
3010
3011     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3012     Inst.addOperand(MCOperand::CreateReg(ARM::SP));
3013     if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3014     return MCDisassembler::Fail;
3015   }
3016
3017   return S;
3018 }
3019
3020 static DecodeStatus DecodeThumbCPS(llvm::MCInst &Inst, uint16_t Insn,
3021                            uint64_t Address, const void *Decoder) {
3022   unsigned imod = fieldFromInstruction16(Insn, 4, 1) | 0x2;
3023   unsigned flags = fieldFromInstruction16(Insn, 0, 3);
3024
3025   Inst.addOperand(MCOperand::CreateImm(imod));
3026   Inst.addOperand(MCOperand::CreateImm(flags));
3027
3028   return MCDisassembler::Success;
3029 }
3030
3031 static DecodeStatus DecodePostIdxReg(llvm::MCInst &Inst, unsigned Insn,
3032                              uint64_t Address, const void *Decoder) {
3033   DecodeStatus S = MCDisassembler::Success;
3034   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3035   unsigned add = fieldFromInstruction32(Insn, 4, 1);
3036
3037   if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3038     return MCDisassembler::Fail;
3039   Inst.addOperand(MCOperand::CreateImm(add));
3040
3041   return S;
3042 }
3043
3044 static DecodeStatus DecodeThumbBLXOffset(llvm::MCInst &Inst, unsigned Val,
3045                                  uint64_t Address, const void *Decoder) {
3046   if (!tryAddingSymbolicOperand(Address,
3047                                 (Address & ~2u) + SignExtend32<22>(Val << 1) + 4,
3048                                 true, 4, Inst, Decoder))
3049     Inst.addOperand(MCOperand::CreateImm(SignExtend32<22>(Val << 1)));
3050   return MCDisassembler::Success;
3051 }
3052
3053 static DecodeStatus DecodeCoprocessor(llvm::MCInst &Inst, unsigned Val,
3054                               uint64_t Address, const void *Decoder) {
3055   if (Val == 0xA || Val == 0xB)
3056     return MCDisassembler::Fail;
3057
3058   Inst.addOperand(MCOperand::CreateImm(Val));
3059   return MCDisassembler::Success;
3060 }
3061
3062 static DecodeStatus
3063 DecodeThumbTableBranch(llvm::MCInst &Inst, unsigned Insn,
3064                        uint64_t Address, const void *Decoder) {
3065   DecodeStatus S = MCDisassembler::Success;
3066
3067   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3068   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3069
3070   if (Rn == ARM::SP) S = MCDisassembler::SoftFail;
3071   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3072     return MCDisassembler::Fail;
3073   if (!Check(S, DecoderGPRRegisterClass(Inst, Rm, Address, Decoder)))
3074     return MCDisassembler::Fail;
3075   return S;
3076 }
3077
3078 static DecodeStatus
3079 DecodeThumb2BCCInstruction(llvm::MCInst &Inst, unsigned Insn,
3080                            uint64_t Address, const void *Decoder) {
3081   DecodeStatus S = MCDisassembler::Success;
3082
3083   unsigned pred = fieldFromInstruction32(Insn, 22, 4);
3084   if (pred == 0xE || pred == 0xF) {
3085     unsigned opc = fieldFromInstruction32(Insn, 4, 28);
3086     switch (opc) {
3087       default:
3088         return MCDisassembler::Fail;
3089       case 0xf3bf8f4:
3090         Inst.setOpcode(ARM::t2DSB);
3091         break;
3092       case 0xf3bf8f5:
3093         Inst.setOpcode(ARM::t2DMB);
3094         break;
3095       case 0xf3bf8f6:
3096         Inst.setOpcode(ARM::t2ISB);
3097         break;
3098     }
3099
3100     unsigned imm = fieldFromInstruction32(Insn, 0, 4);
3101     return DecodeMemBarrierOption(Inst, imm, Address, Decoder);
3102   }
3103
3104   unsigned brtarget = fieldFromInstruction32(Insn, 0, 11) << 1;
3105   brtarget |= fieldFromInstruction32(Insn, 11, 1) << 19;
3106   brtarget |= fieldFromInstruction32(Insn, 13, 1) << 18;
3107   brtarget |= fieldFromInstruction32(Insn, 16, 6) << 12;
3108   brtarget |= fieldFromInstruction32(Insn, 26, 1) << 20;
3109
3110   if (!Check(S, DecodeT2BROperand(Inst, brtarget, Address, Decoder)))
3111     return MCDisassembler::Fail;
3112   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3113     return MCDisassembler::Fail;
3114
3115   return S;
3116 }
3117
3118 // Decode a shifted immediate operand.  These basically consist
3119 // of an 8-bit value, and a 4-bit directive that specifies either
3120 // a splat operation or a rotation.
3121 static DecodeStatus DecodeT2SOImm(llvm::MCInst &Inst, unsigned Val,
3122                           uint64_t Address, const void *Decoder) {
3123   unsigned ctrl = fieldFromInstruction32(Val, 10, 2);
3124   if (ctrl == 0) {
3125     unsigned byte = fieldFromInstruction32(Val, 8, 2);
3126     unsigned imm = fieldFromInstruction32(Val, 0, 8);
3127     switch (byte) {
3128       case 0:
3129         Inst.addOperand(MCOperand::CreateImm(imm));
3130         break;
3131       case 1:
3132         Inst.addOperand(MCOperand::CreateImm((imm << 16) | imm));
3133         break;
3134       case 2:
3135         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 8)));
3136         break;
3137       case 3:
3138         Inst.addOperand(MCOperand::CreateImm((imm << 24) | (imm << 16) |
3139                                              (imm << 8)  |  imm));
3140         break;
3141     }
3142   } else {
3143     unsigned unrot = fieldFromInstruction32(Val, 0, 7) | 0x80;
3144     unsigned rot = fieldFromInstruction32(Val, 7, 5);
3145     unsigned imm = (unrot >> rot) | (unrot << ((32-rot)&31));
3146     Inst.addOperand(MCOperand::CreateImm(imm));
3147   }
3148
3149   return MCDisassembler::Success;
3150 }
3151
3152 static DecodeStatus
3153 DecodeThumbBCCTargetOperand(llvm::MCInst &Inst, unsigned Val,
3154                             uint64_t Address, const void *Decoder){
3155   Inst.addOperand(MCOperand::CreateImm(Val << 1));
3156   return MCDisassembler::Success;
3157 }
3158
3159 static DecodeStatus DecodeThumbBLTargetOperand(llvm::MCInst &Inst, unsigned Val,
3160                                        uint64_t Address, const void *Decoder){
3161   Inst.addOperand(MCOperand::CreateImm(SignExtend32<22>(Val << 1)));
3162   return MCDisassembler::Success;
3163 }
3164
3165 static DecodeStatus DecodeMemBarrierOption(llvm::MCInst &Inst, unsigned Val,
3166                                    uint64_t Address, const void *Decoder) {
3167   switch (Val) {
3168   default:
3169     return MCDisassembler::Fail;
3170   case 0xF: // SY
3171   case 0xE: // ST
3172   case 0xB: // ISH
3173   case 0xA: // ISHST
3174   case 0x7: // NSH
3175   case 0x6: // NSHST
3176   case 0x3: // OSH
3177   case 0x2: // OSHST
3178     break;
3179   }
3180
3181   Inst.addOperand(MCOperand::CreateImm(Val));
3182   return MCDisassembler::Success;
3183 }
3184
3185 static DecodeStatus DecodeMSRMask(llvm::MCInst &Inst, unsigned Val,
3186                           uint64_t Address, const void *Decoder) {
3187   if (!Val) return MCDisassembler::Fail;
3188   Inst.addOperand(MCOperand::CreateImm(Val));
3189   return MCDisassembler::Success;
3190 }
3191
3192 static DecodeStatus DecodeDoubleRegLoad(llvm::MCInst &Inst, unsigned Insn,
3193                                         uint64_t Address, const void *Decoder) {
3194   DecodeStatus S = MCDisassembler::Success;
3195
3196   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3197   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3198   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3199
3200   if ((Rt & 1) || Rt == 0xE || Rn == 0xF) return MCDisassembler::Fail;
3201
3202   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3203     return MCDisassembler::Fail;
3204   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
3205     return MCDisassembler::Fail;
3206   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3207     return MCDisassembler::Fail;
3208   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3209     return MCDisassembler::Fail;
3210
3211   return S;
3212 }
3213
3214
3215 static DecodeStatus DecodeDoubleRegStore(llvm::MCInst &Inst, unsigned Insn,
3216                                          uint64_t Address, const void *Decoder){
3217   DecodeStatus S = MCDisassembler::Success;
3218
3219   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3220   unsigned Rt = fieldFromInstruction32(Insn, 0, 4);
3221   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3222   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3223
3224   if (!Check(S, DecoderGPRRegisterClass(Inst, Rd, Address, Decoder)))
3225     return MCDisassembler::Fail;
3226
3227   if ((Rt & 1) || Rt == 0xE || Rn == 0xF) return MCDisassembler::Fail;
3228   if (Rd == Rn || Rd == Rt || Rd == Rt+1) return MCDisassembler::Fail;
3229
3230   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3231     return MCDisassembler::Fail;
3232   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt+1, Address, Decoder)))
3233     return MCDisassembler::Fail;
3234   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3235     return MCDisassembler::Fail;
3236   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3237     return MCDisassembler::Fail;
3238
3239   return S;
3240 }
3241
3242 static DecodeStatus DecodeLDRPreImm(llvm::MCInst &Inst, unsigned Insn,
3243                             uint64_t Address, const void *Decoder) {
3244   DecodeStatus S = MCDisassembler::Success;
3245
3246   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3247   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3248   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3249   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3250   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3251   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3252
3253   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3254
3255   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3256     return MCDisassembler::Fail;
3257   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3258     return MCDisassembler::Fail;
3259   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
3260     return MCDisassembler::Fail;
3261   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3262     return MCDisassembler::Fail;
3263
3264   return S;
3265 }
3266
3267 static DecodeStatus DecodeLDRPreReg(llvm::MCInst &Inst, unsigned Insn,
3268                             uint64_t Address, const void *Decoder) {
3269   DecodeStatus S = MCDisassembler::Success;
3270
3271   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3272   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3273   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3274   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3275   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3276   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3277   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3278
3279   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3280   if (Rm == 0xF) S = MCDisassembler::SoftFail;
3281
3282   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3283     return MCDisassembler::Fail;
3284   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3285     return MCDisassembler::Fail;
3286   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
3287     return MCDisassembler::Fail;
3288   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3289     return MCDisassembler::Fail;
3290
3291   return S;
3292 }
3293
3294
3295 static DecodeStatus DecodeSTRPreImm(llvm::MCInst &Inst, unsigned Insn,
3296                             uint64_t Address, const void *Decoder) {
3297   DecodeStatus S = MCDisassembler::Success;
3298
3299   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3300   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3301   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3302   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3303   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3304   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3305
3306   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3307
3308   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3309     return MCDisassembler::Fail;
3310   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3311     return MCDisassembler::Fail;
3312   if (!Check(S, DecodeAddrModeImm12Operand(Inst, imm, Address, Decoder)))
3313     return MCDisassembler::Fail;
3314   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3315     return MCDisassembler::Fail;
3316
3317   return S;
3318 }
3319
3320 static DecodeStatus DecodeSTRPreReg(llvm::MCInst &Inst, unsigned Insn,
3321                             uint64_t Address, const void *Decoder) {
3322   DecodeStatus S = MCDisassembler::Success;
3323
3324   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3325   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3326   unsigned imm = fieldFromInstruction32(Insn, 0, 12);
3327   imm |= fieldFromInstruction32(Insn, 16, 4) << 13;
3328   imm |= fieldFromInstruction32(Insn, 23, 1) << 12;
3329   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3330
3331   if (Rn == 0xF || Rn == Rt) S = MCDisassembler::SoftFail;
3332
3333   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3334     return MCDisassembler::Fail;
3335   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt, Address, Decoder)))
3336     return MCDisassembler::Fail;
3337   if (!Check(S, DecodeSORegMemOperand(Inst, imm, Address, Decoder)))
3338     return MCDisassembler::Fail;
3339   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3340     return MCDisassembler::Fail;
3341
3342   return S;
3343 }
3344
3345 static DecodeStatus DecodeVLD1LN(llvm::MCInst &Inst, unsigned Insn,
3346                          uint64_t Address, const void *Decoder) {
3347   DecodeStatus S = MCDisassembler::Success;
3348
3349   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3350   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3351   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3352   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3353   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3354
3355   unsigned align = 0;
3356   unsigned index = 0;
3357   switch (size) {
3358     default:
3359       return MCDisassembler::Fail;
3360     case 0:
3361       if (fieldFromInstruction32(Insn, 4, 1))
3362         return MCDisassembler::Fail; // UNDEFINED
3363       index = fieldFromInstruction32(Insn, 5, 3);
3364       break;
3365     case 1:
3366       if (fieldFromInstruction32(Insn, 5, 1))
3367         return MCDisassembler::Fail; // UNDEFINED
3368       index = fieldFromInstruction32(Insn, 6, 2);
3369       if (fieldFromInstruction32(Insn, 4, 1))
3370         align = 2;
3371       break;
3372     case 2:
3373       if (fieldFromInstruction32(Insn, 6, 1))
3374         return MCDisassembler::Fail; // UNDEFINED
3375       index = fieldFromInstruction32(Insn, 7, 1);
3376       if (fieldFromInstruction32(Insn, 4, 2) != 0)
3377         align = 4;
3378   }
3379
3380   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3381     return MCDisassembler::Fail;
3382   if (Rm != 0xF) { // Writeback
3383     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3384       return MCDisassembler::Fail;
3385   }
3386   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3387     return MCDisassembler::Fail;
3388   Inst.addOperand(MCOperand::CreateImm(align));
3389   if (Rm != 0xF) {
3390     if (Rm != 0xD) {
3391       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3392         return MCDisassembler::Fail;
3393     } else
3394       Inst.addOperand(MCOperand::CreateReg(0));
3395   }
3396
3397   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3398     return MCDisassembler::Fail;
3399   Inst.addOperand(MCOperand::CreateImm(index));
3400
3401   return S;
3402 }
3403
3404 static DecodeStatus DecodeVST1LN(llvm::MCInst &Inst, unsigned Insn,
3405                          uint64_t Address, const void *Decoder) {
3406   DecodeStatus S = MCDisassembler::Success;
3407
3408   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3409   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3410   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3411   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3412   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3413
3414   unsigned align = 0;
3415   unsigned index = 0;
3416   switch (size) {
3417     default:
3418       return MCDisassembler::Fail;
3419     case 0:
3420       if (fieldFromInstruction32(Insn, 4, 1))
3421         return MCDisassembler::Fail; // UNDEFINED
3422       index = fieldFromInstruction32(Insn, 5, 3);
3423       break;
3424     case 1:
3425       if (fieldFromInstruction32(Insn, 5, 1))
3426         return MCDisassembler::Fail; // UNDEFINED
3427       index = fieldFromInstruction32(Insn, 6, 2);
3428       if (fieldFromInstruction32(Insn, 4, 1))
3429         align = 2;
3430       break;
3431     case 2:
3432       if (fieldFromInstruction32(Insn, 6, 1))
3433         return MCDisassembler::Fail; // UNDEFINED
3434       index = fieldFromInstruction32(Insn, 7, 1);
3435       if (fieldFromInstruction32(Insn, 4, 2) != 0)
3436         align = 4;
3437   }
3438
3439   if (Rm != 0xF) { // Writeback
3440     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3441     return MCDisassembler::Fail;
3442   }
3443   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3444     return MCDisassembler::Fail;
3445   Inst.addOperand(MCOperand::CreateImm(align));
3446   if (Rm != 0xF) {
3447     if (Rm != 0xD) {
3448       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3449     return MCDisassembler::Fail;
3450     } else
3451       Inst.addOperand(MCOperand::CreateReg(0));
3452   }
3453
3454   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3455     return MCDisassembler::Fail;
3456   Inst.addOperand(MCOperand::CreateImm(index));
3457
3458   return S;
3459 }
3460
3461
3462 static DecodeStatus DecodeVLD2LN(llvm::MCInst &Inst, unsigned Insn,
3463                          uint64_t Address, const void *Decoder) {
3464   DecodeStatus S = MCDisassembler::Success;
3465
3466   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3467   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3468   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3469   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3470   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3471
3472   unsigned align = 0;
3473   unsigned index = 0;
3474   unsigned inc = 1;
3475   switch (size) {
3476     default:
3477       return MCDisassembler::Fail;
3478     case 0:
3479       index = fieldFromInstruction32(Insn, 5, 3);
3480       if (fieldFromInstruction32(Insn, 4, 1))
3481         align = 2;
3482       break;
3483     case 1:
3484       index = fieldFromInstruction32(Insn, 6, 2);
3485       if (fieldFromInstruction32(Insn, 4, 1))
3486         align = 4;
3487       if (fieldFromInstruction32(Insn, 5, 1))
3488         inc = 2;
3489       break;
3490     case 2:
3491       if (fieldFromInstruction32(Insn, 5, 1))
3492         return MCDisassembler::Fail; // UNDEFINED
3493       index = fieldFromInstruction32(Insn, 7, 1);
3494       if (fieldFromInstruction32(Insn, 4, 1) != 0)
3495         align = 8;
3496       if (fieldFromInstruction32(Insn, 6, 1))
3497         inc = 2;
3498       break;
3499   }
3500
3501   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3502     return MCDisassembler::Fail;
3503   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3504     return MCDisassembler::Fail;
3505   if (Rm != 0xF) { // Writeback
3506     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3507       return MCDisassembler::Fail;
3508   }
3509   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3510     return MCDisassembler::Fail;
3511   Inst.addOperand(MCOperand::CreateImm(align));
3512   if (Rm != 0xF) {
3513     if (Rm != 0xD) {
3514       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3515         return MCDisassembler::Fail;
3516     } else
3517       Inst.addOperand(MCOperand::CreateReg(0));
3518   }
3519
3520   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3521     return MCDisassembler::Fail;
3522   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3523     return MCDisassembler::Fail;
3524   Inst.addOperand(MCOperand::CreateImm(index));
3525
3526   return S;
3527 }
3528
3529 static DecodeStatus DecodeVST2LN(llvm::MCInst &Inst, unsigned Insn,
3530                          uint64_t Address, const void *Decoder) {
3531   DecodeStatus S = MCDisassembler::Success;
3532
3533   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3534   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3535   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3536   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3537   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3538
3539   unsigned align = 0;
3540   unsigned index = 0;
3541   unsigned inc = 1;
3542   switch (size) {
3543     default:
3544       return MCDisassembler::Fail;
3545     case 0:
3546       index = fieldFromInstruction32(Insn, 5, 3);
3547       if (fieldFromInstruction32(Insn, 4, 1))
3548         align = 2;
3549       break;
3550     case 1:
3551       index = fieldFromInstruction32(Insn, 6, 2);
3552       if (fieldFromInstruction32(Insn, 4, 1))
3553         align = 4;
3554       if (fieldFromInstruction32(Insn, 5, 1))
3555         inc = 2;
3556       break;
3557     case 2:
3558       if (fieldFromInstruction32(Insn, 5, 1))
3559         return MCDisassembler::Fail; // UNDEFINED
3560       index = fieldFromInstruction32(Insn, 7, 1);
3561       if (fieldFromInstruction32(Insn, 4, 1) != 0)
3562         align = 8;
3563       if (fieldFromInstruction32(Insn, 6, 1))
3564         inc = 2;
3565       break;
3566   }
3567
3568   if (Rm != 0xF) { // Writeback
3569     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3570       return MCDisassembler::Fail;
3571   }
3572   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3573     return MCDisassembler::Fail;
3574   Inst.addOperand(MCOperand::CreateImm(align));
3575   if (Rm != 0xF) {
3576     if (Rm != 0xD) {
3577       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3578         return MCDisassembler::Fail;
3579     } else
3580       Inst.addOperand(MCOperand::CreateReg(0));
3581   }
3582
3583   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3584     return MCDisassembler::Fail;
3585   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3586     return MCDisassembler::Fail;
3587   Inst.addOperand(MCOperand::CreateImm(index));
3588
3589   return S;
3590 }
3591
3592
3593 static DecodeStatus DecodeVLD3LN(llvm::MCInst &Inst, unsigned Insn,
3594                          uint64_t Address, const void *Decoder) {
3595   DecodeStatus S = MCDisassembler::Success;
3596
3597   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3598   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3599   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3600   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3601   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3602
3603   unsigned align = 0;
3604   unsigned index = 0;
3605   unsigned inc = 1;
3606   switch (size) {
3607     default:
3608       return MCDisassembler::Fail;
3609     case 0:
3610       if (fieldFromInstruction32(Insn, 4, 1))
3611         return MCDisassembler::Fail; // UNDEFINED
3612       index = fieldFromInstruction32(Insn, 5, 3);
3613       break;
3614     case 1:
3615       if (fieldFromInstruction32(Insn, 4, 1))
3616         return MCDisassembler::Fail; // UNDEFINED
3617       index = fieldFromInstruction32(Insn, 6, 2);
3618       if (fieldFromInstruction32(Insn, 5, 1))
3619         inc = 2;
3620       break;
3621     case 2:
3622       if (fieldFromInstruction32(Insn, 4, 2))
3623         return MCDisassembler::Fail; // UNDEFINED
3624       index = fieldFromInstruction32(Insn, 7, 1);
3625       if (fieldFromInstruction32(Insn, 6, 1))
3626         inc = 2;
3627       break;
3628   }
3629
3630   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3631     return MCDisassembler::Fail;
3632   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3633     return MCDisassembler::Fail;
3634   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3635     return MCDisassembler::Fail;
3636
3637   if (Rm != 0xF) { // Writeback
3638     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3639     return MCDisassembler::Fail;
3640   }
3641   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3642     return MCDisassembler::Fail;
3643   Inst.addOperand(MCOperand::CreateImm(align));
3644   if (Rm != 0xF) {
3645     if (Rm != 0xD) {
3646       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3647     return MCDisassembler::Fail;
3648     } else
3649       Inst.addOperand(MCOperand::CreateReg(0));
3650   }
3651
3652   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3653     return MCDisassembler::Fail;
3654   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3655     return MCDisassembler::Fail;
3656   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3657     return MCDisassembler::Fail;
3658   Inst.addOperand(MCOperand::CreateImm(index));
3659
3660   return S;
3661 }
3662
3663 static DecodeStatus DecodeVST3LN(llvm::MCInst &Inst, unsigned Insn,
3664                          uint64_t Address, const void *Decoder) {
3665   DecodeStatus S = MCDisassembler::Success;
3666
3667   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3668   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3669   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3670   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3671   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3672
3673   unsigned align = 0;
3674   unsigned index = 0;
3675   unsigned inc = 1;
3676   switch (size) {
3677     default:
3678       return MCDisassembler::Fail;
3679     case 0:
3680       if (fieldFromInstruction32(Insn, 4, 1))
3681         return MCDisassembler::Fail; // UNDEFINED
3682       index = fieldFromInstruction32(Insn, 5, 3);
3683       break;
3684     case 1:
3685       if (fieldFromInstruction32(Insn, 4, 1))
3686         return MCDisassembler::Fail; // UNDEFINED
3687       index = fieldFromInstruction32(Insn, 6, 2);
3688       if (fieldFromInstruction32(Insn, 5, 1))
3689         inc = 2;
3690       break;
3691     case 2:
3692       if (fieldFromInstruction32(Insn, 4, 2))
3693         return MCDisassembler::Fail; // UNDEFINED
3694       index = fieldFromInstruction32(Insn, 7, 1);
3695       if (fieldFromInstruction32(Insn, 6, 1))
3696         inc = 2;
3697       break;
3698   }
3699
3700   if (Rm != 0xF) { // Writeback
3701     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3702     return MCDisassembler::Fail;
3703   }
3704   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3705     return MCDisassembler::Fail;
3706   Inst.addOperand(MCOperand::CreateImm(align));
3707   if (Rm != 0xF) {
3708     if (Rm != 0xD) {
3709       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3710     return MCDisassembler::Fail;
3711     } else
3712       Inst.addOperand(MCOperand::CreateReg(0));
3713   }
3714
3715   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3716     return MCDisassembler::Fail;
3717   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3718     return MCDisassembler::Fail;
3719   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3720     return MCDisassembler::Fail;
3721   Inst.addOperand(MCOperand::CreateImm(index));
3722
3723   return S;
3724 }
3725
3726
3727 static DecodeStatus DecodeVLD4LN(llvm::MCInst &Inst, unsigned Insn,
3728                          uint64_t Address, const void *Decoder) {
3729   DecodeStatus S = MCDisassembler::Success;
3730
3731   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3732   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3733   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3734   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3735   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3736
3737   unsigned align = 0;
3738   unsigned index = 0;
3739   unsigned inc = 1;
3740   switch (size) {
3741     default:
3742       return MCDisassembler::Fail;
3743     case 0:
3744       if (fieldFromInstruction32(Insn, 4, 1))
3745         align = 4;
3746       index = fieldFromInstruction32(Insn, 5, 3);
3747       break;
3748     case 1:
3749       if (fieldFromInstruction32(Insn, 4, 1))
3750         align = 8;
3751       index = fieldFromInstruction32(Insn, 6, 2);
3752       if (fieldFromInstruction32(Insn, 5, 1))
3753         inc = 2;
3754       break;
3755     case 2:
3756       if (fieldFromInstruction32(Insn, 4, 2))
3757         align = 4 << fieldFromInstruction32(Insn, 4, 2);
3758       index = fieldFromInstruction32(Insn, 7, 1);
3759       if (fieldFromInstruction32(Insn, 6, 1))
3760         inc = 2;
3761       break;
3762   }
3763
3764   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3765     return MCDisassembler::Fail;
3766   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3767     return MCDisassembler::Fail;
3768   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3769     return MCDisassembler::Fail;
3770   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
3771     return MCDisassembler::Fail;
3772
3773   if (Rm != 0xF) { // Writeback
3774     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3775       return MCDisassembler::Fail;
3776   }
3777   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3778     return MCDisassembler::Fail;
3779   Inst.addOperand(MCOperand::CreateImm(align));
3780   if (Rm != 0xF) {
3781     if (Rm != 0xD) {
3782       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3783         return MCDisassembler::Fail;
3784     } else
3785       Inst.addOperand(MCOperand::CreateReg(0));
3786   }
3787
3788   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3789     return MCDisassembler::Fail;
3790   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3791     return MCDisassembler::Fail;
3792   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3793     return MCDisassembler::Fail;
3794   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
3795     return MCDisassembler::Fail;
3796   Inst.addOperand(MCOperand::CreateImm(index));
3797
3798   return S;
3799 }
3800
3801 static DecodeStatus DecodeVST4LN(llvm::MCInst &Inst, unsigned Insn,
3802                          uint64_t Address, const void *Decoder) {
3803   DecodeStatus S = MCDisassembler::Success;
3804
3805   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3806   unsigned Rm = fieldFromInstruction32(Insn, 0, 4);
3807   unsigned Rd = fieldFromInstruction32(Insn, 12, 4);
3808   Rd |= fieldFromInstruction32(Insn, 22, 1) << 4;
3809   unsigned size = fieldFromInstruction32(Insn, 10, 2);
3810
3811   unsigned align = 0;
3812   unsigned index = 0;
3813   unsigned inc = 1;
3814   switch (size) {
3815     default:
3816       return MCDisassembler::Fail;
3817     case 0:
3818       if (fieldFromInstruction32(Insn, 4, 1))
3819         align = 4;
3820       index = fieldFromInstruction32(Insn, 5, 3);
3821       break;
3822     case 1:
3823       if (fieldFromInstruction32(Insn, 4, 1))
3824         align = 8;
3825       index = fieldFromInstruction32(Insn, 6, 2);
3826       if (fieldFromInstruction32(Insn, 5, 1))
3827         inc = 2;
3828       break;
3829     case 2:
3830       if (fieldFromInstruction32(Insn, 4, 2))
3831         align = 4 << fieldFromInstruction32(Insn, 4, 2);
3832       index = fieldFromInstruction32(Insn, 7, 1);
3833       if (fieldFromInstruction32(Insn, 6, 1))
3834         inc = 2;
3835       break;
3836   }
3837
3838   if (Rm != 0xF) { // Writeback
3839     if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3840     return MCDisassembler::Fail;
3841   }
3842   if (!Check(S, DecodeGPRRegisterClass(Inst, Rn, Address, Decoder)))
3843     return MCDisassembler::Fail;
3844   Inst.addOperand(MCOperand::CreateImm(align));
3845   if (Rm != 0xF) {
3846     if (Rm != 0xD) {
3847       if (!Check(S, DecodeGPRRegisterClass(Inst, Rm, Address, Decoder)))
3848     return MCDisassembler::Fail;
3849     } else
3850       Inst.addOperand(MCOperand::CreateReg(0));
3851   }
3852
3853   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd, Address, Decoder)))
3854     return MCDisassembler::Fail;
3855   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+inc, Address, Decoder)))
3856     return MCDisassembler::Fail;
3857   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+2*inc, Address, Decoder)))
3858     return MCDisassembler::Fail;
3859   if (!Check(S, DecodeDPRRegisterClass(Inst, Rd+3*inc, Address, Decoder)))
3860     return MCDisassembler::Fail;
3861   Inst.addOperand(MCOperand::CreateImm(index));
3862
3863   return S;
3864 }
3865
3866 static DecodeStatus DecodeVMOVSRR(llvm::MCInst &Inst, unsigned Insn,
3867                                   uint64_t Address, const void *Decoder) {
3868   DecodeStatus S = MCDisassembler::Success;
3869   unsigned Rt  = fieldFromInstruction32(Insn, 12, 4);
3870   unsigned Rt2 = fieldFromInstruction32(Insn, 16, 4);
3871   unsigned Rm  = fieldFromInstruction32(Insn,  0, 4);
3872   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3873   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
3874
3875   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
3876     S = MCDisassembler::SoftFail;
3877
3878   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
3879     return MCDisassembler::Fail;
3880   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
3881     return MCDisassembler::Fail;
3882   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
3883     return MCDisassembler::Fail;
3884   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
3885     return MCDisassembler::Fail;
3886   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3887     return MCDisassembler::Fail;
3888
3889   return S;
3890 }
3891
3892 static DecodeStatus DecodeVMOVRRS(llvm::MCInst &Inst, unsigned Insn,
3893                                   uint64_t Address, const void *Decoder) {
3894   DecodeStatus S = MCDisassembler::Success;
3895   unsigned Rt  = fieldFromInstruction32(Insn, 12, 4);
3896   unsigned Rt2 = fieldFromInstruction32(Insn, 16, 4);
3897   unsigned Rm  = fieldFromInstruction32(Insn,  0, 4);
3898   unsigned pred = fieldFromInstruction32(Insn, 28, 4);
3899   Rm |= fieldFromInstruction32(Insn, 5, 1) << 4;
3900
3901   if (Rt == 0xF || Rt2 == 0xF || Rm == 0x1F)
3902     S = MCDisassembler::SoftFail;
3903
3904   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt  , Address, Decoder)))
3905     return MCDisassembler::Fail;
3906   if (!Check(S, DecodeGPRRegisterClass(Inst, Rt2 , Address, Decoder)))
3907     return MCDisassembler::Fail;
3908   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm  , Address, Decoder)))
3909     return MCDisassembler::Fail;
3910   if (!Check(S, DecodeSPRRegisterClass(Inst, Rm+1, Address, Decoder)))
3911     return MCDisassembler::Fail;
3912   if (!Check(S, DecodePredicateOperand(Inst, pred, Address, Decoder)))
3913     return MCDisassembler::Fail;
3914
3915   return S;
3916 }
3917
3918 static DecodeStatus DecodeIT(llvm::MCInst &Inst, unsigned Insn,
3919                              uint64_t Address, const void *Decoder) {
3920   DecodeStatus S = MCDisassembler::Success;
3921   unsigned pred = fieldFromInstruction16(Insn, 4, 4);
3922   // The InstPrinter needs to have the low bit of the predicate in
3923   // the mask operand to be able to print it properly.
3924   unsigned mask = fieldFromInstruction16(Insn, 0, 5);
3925
3926   if (pred == 0xF) {
3927     pred = 0xE;
3928     S = MCDisassembler::SoftFail;
3929   }
3930
3931   if ((mask & 0xF) == 0) {
3932     // Preserve the high bit of the mask, which is the low bit of
3933     // the predicate.
3934     mask &= 0x10;
3935     mask |= 0x8;
3936     S = MCDisassembler::SoftFail;
3937   }
3938
3939   Inst.addOperand(MCOperand::CreateImm(pred));
3940   Inst.addOperand(MCOperand::CreateImm(mask));
3941   return S;
3942 }
3943
3944 static DecodeStatus
3945 DecodeT2LDRDPreInstruction(llvm::MCInst &Inst, unsigned Insn,
3946                            uint64_t Address, const void *Decoder) {
3947   DecodeStatus S = MCDisassembler::Success;
3948
3949   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3950   unsigned Rt2 = fieldFromInstruction32(Insn, 8, 4);
3951   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3952   unsigned addr = fieldFromInstruction32(Insn, 0, 8);
3953   unsigned W = fieldFromInstruction32(Insn, 21, 1);
3954   unsigned U = fieldFromInstruction32(Insn, 23, 1);
3955   unsigned P = fieldFromInstruction32(Insn, 24, 1);
3956   bool writeback = (W == 1) | (P == 0);
3957
3958   addr |= (U << 8) | (Rn << 9);
3959
3960   if (writeback && (Rn == Rt || Rn == Rt2))
3961     Check(S, MCDisassembler::SoftFail);
3962   if (Rt == Rt2)
3963     Check(S, MCDisassembler::SoftFail);
3964
3965   // Rt
3966   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
3967     return MCDisassembler::Fail;
3968   // Rt2
3969   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
3970     return MCDisassembler::Fail;
3971   // Writeback operand
3972   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
3973     return MCDisassembler::Fail;
3974   // addr
3975   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
3976     return MCDisassembler::Fail;
3977
3978   return S;
3979 }
3980
3981 static DecodeStatus
3982 DecodeT2STRDPreInstruction(llvm::MCInst &Inst, unsigned Insn,
3983                            uint64_t Address, const void *Decoder) {
3984   DecodeStatus S = MCDisassembler::Success;
3985
3986   unsigned Rt = fieldFromInstruction32(Insn, 12, 4);
3987   unsigned Rt2 = fieldFromInstruction32(Insn, 8, 4);
3988   unsigned Rn = fieldFromInstruction32(Insn, 16, 4);
3989   unsigned addr = fieldFromInstruction32(Insn, 0, 8);
3990   unsigned W = fieldFromInstruction32(Insn, 21, 1);
3991   unsigned U = fieldFromInstruction32(Insn, 23, 1);
3992   unsigned P = fieldFromInstruction32(Insn, 24, 1);
3993   bool writeback = (W == 1) | (P == 0);
3994
3995   addr |= (U << 8) | (Rn << 9);
3996
3997   if (writeback && (Rn == Rt || Rn == Rt2))
3998     Check(S, MCDisassembler::SoftFail);
3999
4000   // Writeback operand
4001   if (!Check(S, DecoderGPRRegisterClass(Inst, Rn, Address, Decoder)))
4002     return MCDisassembler::Fail;
4003   // Rt
4004   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt, Address, Decoder)))
4005     return MCDisassembler::Fail;
4006   // Rt2
4007   if (!Check(S, DecoderGPRRegisterClass(Inst, Rt2, Address, Decoder)))
4008     return MCDisassembler::Fail;
4009   // addr
4010   if (!Check(S, DecodeT2AddrModeImm8s4(Inst, addr, Address, Decoder)))
4011     return MCDisassembler::Fail;
4012
4013   return S;
4014 }
4015
4016 static DecodeStatus DecodeT2Adr(llvm::MCInst &Inst, uint32_t Insn,
4017                                 uint64_t Address, const void *Decoder) {
4018   unsigned sign1 = fieldFromInstruction32(Insn, 21, 1);
4019   unsigned sign2 = fieldFromInstruction32(Insn, 23, 1);
4020   if (sign1 != sign2) return MCDisassembler::Fail;
4021
4022   unsigned Val = fieldFromInstruction32(Insn, 0, 8);
4023   Val |= fieldFromInstruction32(Insn, 12, 3) << 8;
4024   Val |= fieldFromInstruction32(Insn, 26, 1) << 11;
4025   Val |= sign1 << 12;
4026   Inst.addOperand(MCOperand::CreateImm(SignExtend32<13>(Val)));
4027
4028   return MCDisassembler::Success;
4029 }
4030
4031 static DecodeStatus DecodeT2ShifterImmOperand(llvm::MCInst &Inst, uint32_t Val,
4032                                               uint64_t Address,
4033                                               const void *Decoder) {
4034   DecodeStatus S = MCDisassembler::Success;
4035
4036   // Shift of "asr #32" is not allowed in Thumb2 mode.
4037   if (Val == 0x20) S = MCDisassembler::SoftFail;
4038   Inst.addOperand(MCOperand::CreateImm(Val));
4039   return S;
4040 }
4041