lib/Target/ARM/AsmParser/ARMAsmParser.cpp

   1 //===-- ARMAsmParser.cpp - Parse ARM assembly to MCInst instructions ------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 #include "MCTargetDesc/ARMBaseInfo.h"
  11 #include "MCTargetDesc/ARMAddressingModes.h"
  12 #include "MCTargetDesc/ARMMCExpr.h"
  13 #include "llvm/MC/MCParser/MCAsmLexer.h"
  14 #include "llvm/MC/MCParser/MCAsmParser.h"
  15 #include "llvm/MC/MCParser/MCParsedAsmOperand.h"
  16 #include "llvm/MC/MCAsmInfo.h"
  17 #include "llvm/MC/MCContext.h"
  18 #include "llvm/MC/MCStreamer.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/MC/MCInstrDesc.h"
  22 #include "llvm/MC/MCRegisterInfo.h"
  23 #include "llvm/MC/MCSubtargetInfo.h"
  24 #include "llvm/MC/MCTargetAsmParser.h"
  25 #include "llvm/Support/MathExtras.h"
  26 #include "llvm/Support/SourceMgr.h"
  27 #include "llvm/Support/TargetRegistry.h"
  28 #include "llvm/Support/raw_ostream.h"
  29 #include "llvm/ADT/BitVector.h"
  30 #include "llvm/ADT/OwningPtr.h"
  31 #include "llvm/ADT/STLExtras.h"
  32 #include "llvm/ADT/SmallVector.h"
  33 #include "llvm/ADT/StringSwitch.h"
  34 #include "llvm/ADT/Twine.h"
  35
  36 using namespace llvm;
  37
  38 namespace {
  39
  40 class ARMOperand;
  41
  42 enum VectorLaneTy { NoLanes, AllLanes, IndexedLane };
  43
  44 class ARMAsmParser : public MCTargetAsmParser {
  45   MCSubtargetInfo &STI;
  46   MCAsmParser &Parser;
  47   const MCRegisterInfo *MRI;
  48
  49   // Map of register aliases registers via the .req directive.
  50   StringMap<unsigned> RegisterReqs;
  51
  52   struct {
  53     ARMCC::CondCodes Cond;    // Condition for IT block.
  54     unsigned Mask:4;          // Condition mask for instructions.
  55                               // Starting at first 1 (from lsb).
  56                               //   '1'  condition as indicated in IT.
  57                               //   '0'  inverse of condition (else).
  58                               // Count of instructions in IT block is
  59                               // 4 - trailingzeroes(mask)
  60
  61     bool FirstCond;           // Explicit flag for when we're parsing the
  62                               // First instruction in the IT block. It's
  63                               // implied in the mask, so needs special
  64                               // handling.
  65
  66     unsigned CurPosition;     // Current position in parsing of IT
  67                               // block. In range [0,3]. Initialized
  68                               // according to count of instructions in block.
  69                               // ~0U if no active IT block.
  70   } ITState;
  71   bool inITBlock() { return ITState.CurPosition != ~0U;}
  72   void forwardITPosition() {
  73     if (!inITBlock()) return;
  74     // Move to the next instruction in the IT block, if there is one. If not,
  75     // mark the block as done.
  76     unsigned TZ = CountTrailingZeros_32(ITState.Mask);
  77     if (++ITState.CurPosition == 5 - TZ)
  78       ITState.CurPosition = ~0U; // Done with the IT block after this.
  79   }
  80
  81
  82   MCAsmParser &getParser() const { return Parser; }
  83   MCAsmLexer &getLexer() const { return Parser.getLexer(); }
  84
  85   bool Warning(SMLoc L, const Twine &Msg,
  86                ArrayRef<SMRange> Ranges = ArrayRef<SMRange>()) {
  87     return Parser.Warning(L, Msg, Ranges);
  88   }
  89   bool Error(SMLoc L, const Twine &Msg,
  90              ArrayRef<SMRange> Ranges = ArrayRef<SMRange>()) {
  91     return Parser.Error(L, Msg, Ranges);
  92   }
  93
  94   int tryParseRegister();
  95   bool tryParseRegisterWithWriteBack(SmallVectorImpl<MCParsedAsmOperand*> &);
  96   int tryParseShiftRegister(SmallVectorImpl<MCParsedAsmOperand*> &);
  97   bool parseRegisterList(SmallVectorImpl<MCParsedAsmOperand*> &);
  98   bool parseMemory(SmallVectorImpl<MCParsedAsmOperand*> &);
  99   bool parseOperand(SmallVectorImpl<MCParsedAsmOperand*> &, StringRef Mnemonic);
 100   bool parsePrefix(ARMMCExpr::VariantKind &RefKind);
 101   bool parseMemRegOffsetShift(ARM_AM::ShiftOpc &ShiftType,
 102                               unsigned &ShiftAmount);
 103   bool parseDirectiveWord(unsigned Size, SMLoc L);
 104   bool parseDirectiveThumb(SMLoc L);
 105   bool parseDirectiveARM(SMLoc L);
 106   bool parseDirectiveThumbFunc(SMLoc L);
 107   bool parseDirectiveCode(SMLoc L);
 108   bool parseDirectiveSyntax(SMLoc L);
 109   bool parseDirectiveReq(StringRef Name, SMLoc L);
 110   bool parseDirectiveUnreq(SMLoc L);
 111   bool parseDirectiveArch(SMLoc L);
 112   bool parseDirectiveEabiAttr(SMLoc L);
 113
 114   StringRef splitMnemonic(StringRef Mnemonic, unsigned &PredicationCode,
 115                           bool &CarrySetting, unsigned &ProcessorIMod,
 116                           StringRef &ITMask);
 117   void getMnemonicAcceptInfo(StringRef Mnemonic, bool &CanAcceptCarrySet,
 118                              bool &CanAcceptPredicationCode);
 119
 120   bool isThumb() const {
 121     // FIXME: Can tablegen auto-generate this?
 122     return (STI.getFeatureBits() & ARM::ModeThumb) != 0;
 123   }
 124   bool isThumbOne() const {
 125     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2) == 0;
 126   }
 127   bool isThumbTwo() const {
 128     return isThumb() && (STI.getFeatureBits() & ARM::FeatureThumb2);
 129   }
 130   bool hasV6Ops() const {
 131     return STI.getFeatureBits() & ARM::HasV6Ops;
 132   }
 133   bool hasV7Ops() const {
 134     return STI.getFeatureBits() & ARM::HasV7Ops;
 135   }
 136   void SwitchMode() {
 137     unsigned FB = ComputeAvailableFeatures(STI.ToggleFeature(ARM::ModeThumb));
 138     setAvailableFeatures(FB);
 139   }
 140   bool isMClass() const {
 141     return STI.getFeatureBits() & ARM::FeatureMClass;
 142   }
 143
 144   /// @name Auto-generated Match Functions
 145   /// {
 146
 147 #define GET_ASSEMBLER_HEADER
 148 #include "ARMGenAsmMatcher.inc"
 149
 150   /// }
 151
 152   OperandMatchResultTy parseITCondCode(SmallVectorImpl<MCParsedAsmOperand*>&);
 153   OperandMatchResultTy parseCoprocNumOperand(
 154     SmallVectorImpl<MCParsedAsmOperand*>&);
 155   OperandMatchResultTy parseCoprocRegOperand(
 156     SmallVectorImpl<MCParsedAsmOperand*>&);
 157   OperandMatchResultTy parseCoprocOptionOperand(
 158     SmallVectorImpl<MCParsedAsmOperand*>&);
 159   OperandMatchResultTy parseMemBarrierOptOperand(
 160     SmallVectorImpl<MCParsedAsmOperand*>&);
 161   OperandMatchResultTy parseProcIFlagsOperand(
 162     SmallVectorImpl<MCParsedAsmOperand*>&);
 163   OperandMatchResultTy parseMSRMaskOperand(
 164     SmallVectorImpl<MCParsedAsmOperand*>&);
 165   OperandMatchResultTy parsePKHImm(SmallVectorImpl<MCParsedAsmOperand*> &O,
 166                                    StringRef Op, int Low, int High);
 167   OperandMatchResultTy parsePKHLSLImm(SmallVectorImpl<MCParsedAsmOperand*> &O) {
 168     return parsePKHImm(O, "lsl", 0, 31);
 169   }
 170   OperandMatchResultTy parsePKHASRImm(SmallVectorImpl<MCParsedAsmOperand*> &O) {
 171     return parsePKHImm(O, "asr", 1, 32);
 172   }
 173   OperandMatchResultTy parseSetEndImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 174   OperandMatchResultTy parseShifterImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 175   OperandMatchResultTy parseRotImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 176   OperandMatchResultTy parseBitfield(SmallVectorImpl<MCParsedAsmOperand*>&);
 177   OperandMatchResultTy parsePostIdxReg(SmallVectorImpl<MCParsedAsmOperand*>&);
 178   OperandMatchResultTy parseAM3Offset(SmallVectorImpl<MCParsedAsmOperand*>&);
 179   OperandMatchResultTy parseFPImm(SmallVectorImpl<MCParsedAsmOperand*>&);
 180   OperandMatchResultTy parseVectorList(SmallVectorImpl<MCParsedAsmOperand*>&);
 181   OperandMatchResultTy parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index);
 182
 183   // Asm Match Converter Methods
 184   void cvtT2LdrdPre(MCInst &Inst, const SmallVectorImpl<MCParsedAsmOperand*> &);
 185   void cvtT2StrdPre(MCInst &Inst, const SmallVectorImpl<MCParsedAsmOperand*> &);
 186   void cvtLdWriteBackRegT2AddrModeImm8(MCInst &Inst,
 187                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 188   void cvtStWriteBackRegT2AddrModeImm8(MCInst &Inst,
 189                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 190   void cvtLdWriteBackRegAddrMode2(MCInst &Inst,
 191                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 192   void cvtLdWriteBackRegAddrModeImm12(MCInst &Inst,
 193                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 194   void cvtStWriteBackRegAddrModeImm12(MCInst &Inst,
 195                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 196   void cvtStWriteBackRegAddrMode2(MCInst &Inst,
 197                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 198   void cvtStWriteBackRegAddrMode3(MCInst &Inst,
 199                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 200   void cvtLdExtTWriteBackImm(MCInst &Inst,
 201                              const SmallVectorImpl<MCParsedAsmOperand*> &);
 202   void cvtLdExtTWriteBackReg(MCInst &Inst,
 203                              const SmallVectorImpl<MCParsedAsmOperand*> &);
 204   void cvtStExtTWriteBackImm(MCInst &Inst,
 205                              const SmallVectorImpl<MCParsedAsmOperand*> &);
 206   void cvtStExtTWriteBackReg(MCInst &Inst,
 207                              const SmallVectorImpl<MCParsedAsmOperand*> &);
 208   void cvtLdrdPre(MCInst &Inst, const SmallVectorImpl<MCParsedAsmOperand*> &);
 209   void cvtStrdPre(MCInst &Inst, const SmallVectorImpl<MCParsedAsmOperand*> &);
 210   void cvtLdWriteBackRegAddrMode3(MCInst &Inst,
 211                                   const SmallVectorImpl<MCParsedAsmOperand*> &);
 212   void cvtThumbMultiply(MCInst &Inst,
 213                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 214   void cvtVLDwbFixed(MCInst &Inst,
 215                      const SmallVectorImpl<MCParsedAsmOperand*> &);
 216   void cvtVLDwbRegister(MCInst &Inst,
 217                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 218   void cvtVSTwbFixed(MCInst &Inst,
 219                      const SmallVectorImpl<MCParsedAsmOperand*> &);
 220   void cvtVSTwbRegister(MCInst &Inst,
 221                         const SmallVectorImpl<MCParsedAsmOperand*> &);
 222   bool validateInstruction(MCInst &Inst,
 223                            const SmallVectorImpl<MCParsedAsmOperand*> &Ops);
 224   bool processInstruction(MCInst &Inst,
 225                           const SmallVectorImpl<MCParsedAsmOperand*> &Ops);
 226   bool shouldOmitCCOutOperand(StringRef Mnemonic,
 227                               SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 228
 229 public:
 230   enum ARMMatchResultTy {
 231     Match_RequiresITBlock = FIRST_TARGET_MATCH_RESULT_TY,
 232     Match_RequiresNotITBlock,
 233     Match_RequiresV6,
 234     Match_RequiresThumb2,
 235 #define GET_OPERAND_DIAGNOSTIC_TYPES
 236 #include "ARMGenAsmMatcher.inc"
 237
 238   };
 239
 240   ARMAsmParser(MCSubtargetInfo &_STI, MCAsmParser &_Parser)
 241     : MCTargetAsmParser(), STI(_STI), Parser(_Parser) {
 242     MCAsmParserExtension::Initialize(_Parser);
 243
 244     // Cache the MCRegisterInfo.
 245     MRI = &getContext().getRegisterInfo();
 246
 247     // Initialize the set of available features.
 248     setAvailableFeatures(ComputeAvailableFeatures(STI.getFeatureBits()));
 249
 250     // Not in an ITBlock to start with.
 251     ITState.CurPosition = ~0U;
 252   }
 253
 254   // Implementation of the MCTargetAsmParser interface:
 255   bool ParseRegister(unsigned &RegNo, SMLoc &StartLoc, SMLoc &EndLoc);
 256   bool ParseInstruction(StringRef Name, SMLoc NameLoc,
 257                         SmallVectorImpl<MCParsedAsmOperand*> &Operands);
 258   bool ParseDirective(AsmToken DirectiveID);
 259
 260   unsigned checkTargetMatchPredicate(MCInst &Inst);
 261
 262   bool MatchAndEmitInstruction(SMLoc IDLoc,
 263                                SmallVectorImpl<MCParsedAsmOperand*> &Operands,
 264                                MCStreamer &Out);
 265 };
 266 } // end anonymous namespace
 267
 268 namespace {
 269
 270 /// ARMOperand - Instances of this class represent a parsed ARM machine
 271 /// instruction.
 272 class ARMOperand : public MCParsedAsmOperand {
 273   enum KindTy {
 274     k_CondCode,
 275     k_CCOut,
 276     k_ITCondMask,
 277     k_CoprocNum,
 278     k_CoprocReg,
 279     k_CoprocOption,
 280     k_Immediate,
 281     k_MemBarrierOpt,
 282     k_Memory,
 283     k_PostIndexRegister,
 284     k_MSRMask,
 285     k_ProcIFlags,
 286     k_VectorIndex,
 287     k_Register,
 288     k_RegisterList,
 289     k_DPRRegisterList,
 290     k_SPRRegisterList,
 291     k_VectorList,
 292     k_VectorListAllLanes,
 293     k_VectorListIndexed,
 294     k_ShiftedRegister,
 295     k_ShiftedImmediate,
 296     k_ShifterImmediate,
 297     k_RotateImmediate,
 298     k_BitfieldDescriptor,
 299     k_Token
 300   } Kind;
 301
 302   SMLoc StartLoc, EndLoc;
 303   SmallVector<unsigned, 8> Registers;
 304
 305   union {
 306     struct {
 307       ARMCC::CondCodes Val;
 308     } CC;
 309
 310     struct {
 311       unsigned Val;
 312     } Cop;
 313
 314     struct {
 315       unsigned Val;
 316     } CoprocOption;
 317
 318     struct {
 319       unsigned Mask:4;
 320     } ITMask;
 321
 322     struct {
 323       ARM_MB::MemBOpt Val;
 324     } MBOpt;
 325
 326     struct {
 327       ARM_PROC::IFlags Val;
 328     } IFlags;
 329
 330     struct {
 331       unsigned Val;
 332     } MMask;
 333
 334     struct {
 335       const char *Data;
 336       unsigned Length;
 337     } Tok;
 338
 339     struct {
 340       unsigned RegNum;
 341     } Reg;
 342
 343     // A vector register list is a sequential list of 1 to 4 registers.
 344     struct {
 345       unsigned RegNum;
 346       unsigned Count;
 347       unsigned LaneIndex;
 348       bool isDoubleSpaced;
 349     } VectorList;
 350
 351     struct {
 352       unsigned Val;
 353     } VectorIndex;
 354
 355     struct {
 356       const MCExpr *Val;
 357     } Imm;
 358
 359     /// Combined record for all forms of ARM address expressions.
 360     struct {
 361       unsigned BaseRegNum;
 362       // Offset is in OffsetReg or OffsetImm. If both are zero, no offset
 363       // was specified.
 364       const MCConstantExpr *OffsetImm;  // Offset immediate value
 365       unsigned OffsetRegNum;    // Offset register num, when OffsetImm == NULL
 366       ARM_AM::ShiftOpc ShiftType; // Shift type for OffsetReg
 367       unsigned ShiftImm;        // shift for OffsetReg.
 368       unsigned Alignment;       // 0 = no alignment specified
 369                                 // n = alignment in bytes (2, 4, 8, 16, or 32)
 370       unsigned isNegative : 1;  // Negated OffsetReg? (~'U' bit)
 371     } Memory;
 372
 373     struct {
 374       unsigned RegNum;
 375       bool isAdd;
 376       ARM_AM::ShiftOpc ShiftTy;
 377       unsigned ShiftImm;
 378     } PostIdxReg;
 379
 380     struct {
 381       bool isASR;
 382       unsigned Imm;
 383     } ShifterImm;
 384     struct {
 385       ARM_AM::ShiftOpc ShiftTy;
 386       unsigned SrcReg;
 387       unsigned ShiftReg;
 388       unsigned ShiftImm;
 389     } RegShiftedReg;
 390     struct {
 391       ARM_AM::ShiftOpc ShiftTy;
 392       unsigned SrcReg;
 393       unsigned ShiftImm;
 394     } RegShiftedImm;
 395     struct {
 396       unsigned Imm;
 397     } RotImm;
 398     struct {
 399       unsigned LSB;
 400       unsigned Width;
 401     } Bitfield;
 402   };
 403
 404   ARMOperand(KindTy K) : MCParsedAsmOperand(), Kind(K) {}
 405 public:
 406   ARMOperand(const ARMOperand &o) : MCParsedAsmOperand() {
 407     Kind = o.Kind;
 408     StartLoc = o.StartLoc;
 409     EndLoc = o.EndLoc;
 410     switch (Kind) {
 411     case k_CondCode:
 412       CC = o.CC;
 413       break;
 414     case k_ITCondMask:
 415       ITMask = o.ITMask;
 416       break;
 417     case k_Token:
 418       Tok = o.Tok;
 419       break;
 420     case k_CCOut:
 421     case k_Register:
 422       Reg = o.Reg;
 423       break;
 424     case k_RegisterList:
 425     case k_DPRRegisterList:
 426     case k_SPRRegisterList:
 427       Registers = o.Registers;
 428       break;
 429     case k_VectorList:
 430     case k_VectorListAllLanes:
 431     case k_VectorListIndexed:
 432       VectorList = o.VectorList;
 433       break;
 434     case k_CoprocNum:
 435     case k_CoprocReg:
 436       Cop = o.Cop;
 437       break;
 438     case k_CoprocOption:
 439       CoprocOption = o.CoprocOption;
 440       break;
 441     case k_Immediate:
 442       Imm = o.Imm;
 443       break;
 444     case k_MemBarrierOpt:
 445       MBOpt = o.MBOpt;
 446       break;
 447     case k_Memory:
 448       Memory = o.Memory;
 449       break;
 450     case k_PostIndexRegister:
 451       PostIdxReg = o.PostIdxReg;
 452       break;
 453     case k_MSRMask:
 454       MMask = o.MMask;
 455       break;
 456     case k_ProcIFlags:
 457       IFlags = o.IFlags;
 458       break;
 459     case k_ShifterImmediate:
 460       ShifterImm = o.ShifterImm;
 461       break;
 462     case k_ShiftedRegister:
 463       RegShiftedReg = o.RegShiftedReg;
 464       break;
 465     case k_ShiftedImmediate:
 466       RegShiftedImm = o.RegShiftedImm;
 467       break;
 468     case k_RotateImmediate:
 469       RotImm = o.RotImm;
 470       break;
 471     case k_BitfieldDescriptor:
 472       Bitfield = o.Bitfield;
 473       break;
 474     case k_VectorIndex:
 475       VectorIndex = o.VectorIndex;
 476       break;
 477     }
 478   }
 479
 480   /// getStartLoc - Get the location of the first token of this operand.
 481   SMLoc getStartLoc() const { return StartLoc; }
 482   /// getEndLoc - Get the location of the last token of this operand.
 483   SMLoc getEndLoc() const { return EndLoc; }
 484   /// getLocRange - Get the range between the first and last token of this
 485   /// operand.
 486   SMRange getLocRange() const { return SMRange(StartLoc, EndLoc); }
 487
 488   ARMCC::CondCodes getCondCode() const {
 489     assert(Kind == k_CondCode && "Invalid access!");
 490     return CC.Val;
 491   }
 492
 493   unsigned getCoproc() const {
 494     assert((Kind == k_CoprocNum || Kind == k_CoprocReg) && "Invalid access!");
 495     return Cop.Val;
 496   }
 497
 498   StringRef getToken() const {
 499     assert(Kind == k_Token && "Invalid access!");
 500     return StringRef(Tok.Data, Tok.Length);
 501   }
 502
 503   unsigned getReg() const {
 504     assert((Kind == k_Register || Kind == k_CCOut) && "Invalid access!");
 505     return Reg.RegNum;
 506   }
 507
 508   const SmallVectorImpl<unsigned> &getRegList() const {
 509     assert((Kind == k_RegisterList || Kind == k_DPRRegisterList ||
 510             Kind == k_SPRRegisterList) && "Invalid access!");
 511     return Registers;
 512   }
 513
 514   const MCExpr *getImm() const {
 515     assert(isImm() && "Invalid access!");
 516     return Imm.Val;
 517   }
 518
 519   unsigned getVectorIndex() const {
 520     assert(Kind == k_VectorIndex && "Invalid access!");
 521     return VectorIndex.Val;
 522   }
 523
 524   ARM_MB::MemBOpt getMemBarrierOpt() const {
 525     assert(Kind == k_MemBarrierOpt && "Invalid access!");
 526     return MBOpt.Val;
 527   }
 528
 529   ARM_PROC::IFlags getProcIFlags() const {
 530     assert(Kind == k_ProcIFlags && "Invalid access!");
 531     return IFlags.Val;
 532   }
 533
 534   unsigned getMSRMask() const {
 535     assert(Kind == k_MSRMask && "Invalid access!");
 536     return MMask.Val;
 537   }
 538
 539   bool isCoprocNum() const { return Kind == k_CoprocNum; }
 540   bool isCoprocReg() const { return Kind == k_CoprocReg; }
 541   bool isCoprocOption() const { return Kind == k_CoprocOption; }
 542   bool isCondCode() const { return Kind == k_CondCode; }
 543   bool isCCOut() const { return Kind == k_CCOut; }
 544   bool isITMask() const { return Kind == k_ITCondMask; }
 545   bool isITCondCode() const { return Kind == k_CondCode; }
 546   bool isImm() const { return Kind == k_Immediate; }
 547   bool isFPImm() const {
 548     if (!isImm()) return false;
 549     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 550     if (!CE) return false;
 551     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
 552     return Val != -1;
 553   }
 554   bool isFBits16() const {
 555     if (!isImm()) return false;
 556     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 557     if (!CE) return false;
 558     int64_t Value = CE->getValue();
 559     return Value >= 0 && Value <= 16;
 560   }
 561   bool isFBits32() const {
 562     if (!isImm()) return false;
 563     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 564     if (!CE) return false;
 565     int64_t Value = CE->getValue();
 566     return Value >= 1 && Value <= 32;
 567   }
 568   bool isImm8s4() const {
 569     if (!isImm()) return false;
 570     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 571     if (!CE) return false;
 572     int64_t Value = CE->getValue();
 573     return ((Value & 3) == 0) && Value >= -1020 && Value <= 1020;
 574   }
 575   bool isImm0_1020s4() const {
 576     if (!isImm()) return false;
 577     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 578     if (!CE) return false;
 579     int64_t Value = CE->getValue();
 580     return ((Value & 3) == 0) && Value >= 0 && Value <= 1020;
 581   }
 582   bool isImm0_508s4() const {
 583     if (!isImm()) return false;
 584     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 585     if (!CE) return false;
 586     int64_t Value = CE->getValue();
 587     return ((Value & 3) == 0) && Value >= 0 && Value <= 508;
 588   }
 589   bool isImm0_508s4Neg() const {
 590     if (!isImm()) return false;
 591     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 592     if (!CE) return false;
 593     int64_t Value = -CE->getValue();
 594     // explicitly exclude zero. we want that to use the normal 0_508 version.
 595     return ((Value & 3) == 0) && Value > 0 && Value <= 508;
 596   }
 597   bool isImm0_255() const {
 598     if (!isImm()) return false;
 599     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 600     if (!CE) return false;
 601     int64_t Value = CE->getValue();
 602     return Value >= 0 && Value < 256;
 603   }
 604   bool isImm0_4095() const {
 605     if (!isImm()) return false;
 606     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 607     if (!CE) return false;
 608     int64_t Value = CE->getValue();
 609     return Value >= 0 && Value < 4096;
 610   }
 611   bool isImm0_4095Neg() const {
 612     if (!isImm()) return false;
 613     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 614     if (!CE) return false;
 615     int64_t Value = -CE->getValue();
 616     return Value > 0 && Value < 4096;
 617   }
 618   bool isImm0_1() const {
 619     if (!isImm()) return false;
 620     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 621     if (!CE) return false;
 622     int64_t Value = CE->getValue();
 623     return Value >= 0 && Value < 2;
 624   }
 625   bool isImm0_3() const {
 626     if (!isImm()) return false;
 627     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 628     if (!CE) return false;
 629     int64_t Value = CE->getValue();
 630     return Value >= 0 && Value < 4;
 631   }
 632   bool isImm0_7() const {
 633     if (!isImm()) return false;
 634     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 635     if (!CE) return false;
 636     int64_t Value = CE->getValue();
 637     return Value >= 0 && Value < 8;
 638   }
 639   bool isImm0_15() const {
 640     if (!isImm()) return false;
 641     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 642     if (!CE) return false;
 643     int64_t Value = CE->getValue();
 644     return Value >= 0 && Value < 16;
 645   }
 646   bool isImm0_31() const {
 647     if (!isImm()) return false;
 648     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 649     if (!CE) return false;
 650     int64_t Value = CE->getValue();
 651     return Value >= 0 && Value < 32;
 652   }
 653   bool isImm0_63() const {
 654     if (!isImm()) return false;
 655     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 656     if (!CE) return false;
 657     int64_t Value = CE->getValue();
 658     return Value >= 0 && Value < 64;
 659   }
 660   bool isImm8() const {
 661     if (!isImm()) return false;
 662     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 663     if (!CE) return false;
 664     int64_t Value = CE->getValue();
 665     return Value == 8;
 666   }
 667   bool isImm16() const {
 668     if (!isImm()) return false;
 669     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 670     if (!CE) return false;
 671     int64_t Value = CE->getValue();
 672     return Value == 16;
 673   }
 674   bool isImm32() const {
 675     if (!isImm()) return false;
 676     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 677     if (!CE) return false;
 678     int64_t Value = CE->getValue();
 679     return Value == 32;
 680   }
 681   bool isShrImm8() const {
 682     if (!isImm()) return false;
 683     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 684     if (!CE) return false;
 685     int64_t Value = CE->getValue();
 686     return Value > 0 && Value <= 8;
 687   }
 688   bool isShrImm16() const {
 689     if (!isImm()) return false;
 690     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 691     if (!CE) return false;
 692     int64_t Value = CE->getValue();
 693     return Value > 0 && Value <= 16;
 694   }
 695   bool isShrImm32() const {
 696     if (!isImm()) return false;
 697     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 698     if (!CE) return false;
 699     int64_t Value = CE->getValue();
 700     return Value > 0 && Value <= 32;
 701   }
 702   bool isShrImm64() const {
 703     if (!isImm()) return false;
 704     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 705     if (!CE) return false;
 706     int64_t Value = CE->getValue();
 707     return Value > 0 && Value <= 64;
 708   }
 709   bool isImm1_7() const {
 710     if (!isImm()) return false;
 711     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 712     if (!CE) return false;
 713     int64_t Value = CE->getValue();
 714     return Value > 0 && Value < 8;
 715   }
 716   bool isImm1_15() const {
 717     if (!isImm()) return false;
 718     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 719     if (!CE) return false;
 720     int64_t Value = CE->getValue();
 721     return Value > 0 && Value < 16;
 722   }
 723   bool isImm1_31() const {
 724     if (!isImm()) return false;
 725     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 726     if (!CE) return false;
 727     int64_t Value = CE->getValue();
 728     return Value > 0 && Value < 32;
 729   }
 730   bool isImm1_16() const {
 731     if (!isImm()) return false;
 732     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 733     if (!CE) return false;
 734     int64_t Value = CE->getValue();
 735     return Value > 0 && Value < 17;
 736   }
 737   bool isImm1_32() const {
 738     if (!isImm()) return false;
 739     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 740     if (!CE) return false;
 741     int64_t Value = CE->getValue();
 742     return Value > 0 && Value < 33;
 743   }
 744   bool isImm0_32() const {
 745     if (!isImm()) return false;
 746     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 747     if (!CE) return false;
 748     int64_t Value = CE->getValue();
 749     return Value >= 0 && Value < 33;
 750   }
 751   bool isImm0_65535() const {
 752     if (!isImm()) return false;
 753     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 754     if (!CE) return false;
 755     int64_t Value = CE->getValue();
 756     return Value >= 0 && Value < 65536;
 757   }
 758   bool isImm0_65535Expr() const {
 759     if (!isImm()) return false;
 760     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 761     // If it's not a constant expression, it'll generate a fixup and be
 762     // handled later.
 763     if (!CE) return true;
 764     int64_t Value = CE->getValue();
 765     return Value >= 0 && Value < 65536;
 766   }
 767   bool isImm24bit() const {
 768     if (!isImm()) return false;
 769     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 770     if (!CE) return false;
 771     int64_t Value = CE->getValue();
 772     return Value >= 0 && Value <= 0xffffff;
 773   }
 774   bool isImmThumbSR() const {
 775     if (!isImm()) return false;
 776     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 777     if (!CE) return false;
 778     int64_t Value = CE->getValue();
 779     return Value > 0 && Value < 33;
 780   }
 781   bool isPKHLSLImm() const {
 782     if (!isImm()) return false;
 783     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 784     if (!CE) return false;
 785     int64_t Value = CE->getValue();
 786     return Value >= 0 && Value < 32;
 787   }
 788   bool isPKHASRImm() const {
 789     if (!isImm()) return false;
 790     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 791     if (!CE) return false;
 792     int64_t Value = CE->getValue();
 793     return Value > 0 && Value <= 32;
 794   }
 795   bool isAdrLabel() const {
 796     // If we have an immediate that's not a constant, treat it as a label
 797     // reference needing a fixup. If it is a constant, but it can't fit
 798     // into shift immediate encoding, we reject it.
 799     if (isImm() && !isa<MCConstantExpr>(getImm())) return true;
 800     else return (isARMSOImm() || isARMSOImmNeg());
 801   }
 802   bool isARMSOImm() const {
 803     if (!isImm()) return false;
 804     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 805     if (!CE) return false;
 806     int64_t Value = CE->getValue();
 807     return ARM_AM::getSOImmVal(Value) != -1;
 808   }
 809   bool isARMSOImmNot() const {
 810     if (!isImm()) return false;
 811     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 812     if (!CE) return false;
 813     int64_t Value = CE->getValue();
 814     return ARM_AM::getSOImmVal(~Value) != -1;
 815   }
 816   bool isARMSOImmNeg() const {
 817     if (!isImm()) return false;
 818     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 819     if (!CE) return false;
 820     int64_t Value = CE->getValue();
 821     // Only use this when not representable as a plain so_imm.
 822     return ARM_AM::getSOImmVal(Value) == -1 &&
 823       ARM_AM::getSOImmVal(-Value) != -1;
 824   }
 825   bool isT2SOImm() const {
 826     if (!isImm()) return false;
 827     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 828     if (!CE) return false;
 829     int64_t Value = CE->getValue();
 830     return ARM_AM::getT2SOImmVal(Value) != -1;
 831   }
 832   bool isT2SOImmNot() const {
 833     if (!isImm()) return false;
 834     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 835     if (!CE) return false;
 836     int64_t Value = CE->getValue();
 837     return ARM_AM::getT2SOImmVal(~Value) != -1;
 838   }
 839   bool isT2SOImmNeg() const {
 840     if (!isImm()) return false;
 841     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 842     if (!CE) return false;
 843     int64_t Value = CE->getValue();
 844     // Only use this when not representable as a plain so_imm.
 845     return ARM_AM::getT2SOImmVal(Value) == -1 &&
 846       ARM_AM::getT2SOImmVal(-Value) != -1;
 847   }
 848   bool isSetEndImm() const {
 849     if (!isImm()) return false;
 850     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 851     if (!CE) return false;
 852     int64_t Value = CE->getValue();
 853     return Value == 1 || Value == 0;
 854   }
 855   bool isReg() const { return Kind == k_Register; }
 856   bool isRegList() const { return Kind == k_RegisterList; }
 857   bool isDPRRegList() const { return Kind == k_DPRRegisterList; }
 858   bool isSPRRegList() const { return Kind == k_SPRRegisterList; }
 859   bool isToken() const { return Kind == k_Token; }
 860   bool isMemBarrierOpt() const { return Kind == k_MemBarrierOpt; }
 861   bool isMem() const { return Kind == k_Memory; }
 862   bool isShifterImm() const { return Kind == k_ShifterImmediate; }
 863   bool isRegShiftedReg() const { return Kind == k_ShiftedRegister; }
 864   bool isRegShiftedImm() const { return Kind == k_ShiftedImmediate; }
 865   bool isRotImm() const { return Kind == k_RotateImmediate; }
 866   bool isBitfield() const { return Kind == k_BitfieldDescriptor; }
 867   bool isPostIdxRegShifted() const { return Kind == k_PostIndexRegister; }
 868   bool isPostIdxReg() const {
 869     return Kind == k_PostIndexRegister && PostIdxReg.ShiftTy ==ARM_AM::no_shift;
 870   }
 871   bool isMemNoOffset(bool alignOK = false) const {
 872     if (!isMem())
 873       return false;
 874     // No offset of any kind.
 875     return Memory.OffsetRegNum == 0 && Memory.OffsetImm == 0 &&
 876      (alignOK || Memory.Alignment == 0);
 877   }
 878   bool isMemPCRelImm12() const {
 879     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
 880       return false;
 881     // Base register must be PC.
 882     if (Memory.BaseRegNum != ARM::PC)
 883       return false;
 884     // Immediate offset in range [-4095, 4095].
 885     if (!Memory.OffsetImm) return true;
 886     int64_t Val = Memory.OffsetImm->getValue();
 887     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
 888   }
 889   bool isAlignedMemory() const {
 890     return isMemNoOffset(true);
 891   }
 892   bool isAddrMode2() const {
 893     if (!isMem() || Memory.Alignment != 0) return false;
 894     // Check for register offset.
 895     if (Memory.OffsetRegNum) return true;
 896     // Immediate offset in range [-4095, 4095].
 897     if (!Memory.OffsetImm) return true;
 898     int64_t Val = Memory.OffsetImm->getValue();
 899     return Val > -4096 && Val < 4096;
 900   }
 901   bool isAM2OffsetImm() const {
 902     if (!isImm()) return false;
 903     // Immediate offset in range [-4095, 4095].
 904     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 905     if (!CE) return false;
 906     int64_t Val = CE->getValue();
 907     return Val > -4096 && Val < 4096;
 908   }
 909   bool isAddrMode3() const {
 910     // If we have an immediate that's not a constant, treat it as a label
 911     // reference needing a fixup. If it is a constant, it's something else
 912     // and we reject it.
 913     if (isImm() && !isa<MCConstantExpr>(getImm()))
 914       return true;
 915     if (!isMem() || Memory.Alignment != 0) return false;
 916     // No shifts are legal for AM3.
 917     if (Memory.ShiftType != ARM_AM::no_shift) return false;
 918     // Check for register offset.
 919     if (Memory.OffsetRegNum) return true;
 920     // Immediate offset in range [-255, 255].
 921     if (!Memory.OffsetImm) return true;
 922     int64_t Val = Memory.OffsetImm->getValue();
 923     // The #-0 offset is encoded as INT32_MIN, and we have to check
 924     // for this too.
 925     return (Val > -256 && Val < 256) || Val == INT32_MIN;
 926   }
 927   bool isAM3Offset() const {
 928     if (Kind != k_Immediate && Kind != k_PostIndexRegister)
 929       return false;
 930     if (Kind == k_PostIndexRegister)
 931       return PostIdxReg.ShiftTy == ARM_AM::no_shift;
 932     // Immediate offset in range [-255, 255].
 933     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
 934     if (!CE) return false;
 935     int64_t Val = CE->getValue();
 936     // Special case, #-0 is INT32_MIN.
 937     return (Val > -256 && Val < 256) || Val == INT32_MIN;
 938   }
 939   bool isAddrMode5() const {
 940     // If we have an immediate that's not a constant, treat it as a label
 941     // reference needing a fixup. If it is a constant, it's something else
 942     // and we reject it.
 943     if (isImm() && !isa<MCConstantExpr>(getImm()))
 944       return true;
 945     if (!isMem() || Memory.Alignment != 0) return false;
 946     // Check for register offset.
 947     if (Memory.OffsetRegNum) return false;
 948     // Immediate offset in range [-1020, 1020] and a multiple of 4.
 949     if (!Memory.OffsetImm) return true;
 950     int64_t Val = Memory.OffsetImm->getValue();
 951     return (Val >= -1020 && Val <= 1020 && ((Val & 3) == 0)) ||
 952       Val == INT32_MIN;
 953   }
 954   bool isMemTBB() const {
 955     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
 956         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
 957       return false;
 958     return true;
 959   }
 960   bool isMemTBH() const {
 961     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
 962         Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm != 1 ||
 963         Memory.Alignment != 0 )
 964       return false;
 965     return true;
 966   }
 967   bool isMemRegOffset() const {
 968     if (!isMem() || !Memory.OffsetRegNum || Memory.Alignment != 0)
 969       return false;
 970     return true;
 971   }
 972   bool isT2MemRegOffset() const {
 973     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
 974         Memory.Alignment != 0)
 975       return false;
 976     // Only lsl #{0, 1, 2, 3} allowed.
 977     if (Memory.ShiftType == ARM_AM::no_shift)
 978       return true;
 979     if (Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm > 3)
 980       return false;
 981     return true;
 982   }
 983   bool isMemThumbRR() const {
 984     // Thumb reg+reg addressing is simple. Just two registers, a base and
 985     // an offset. No shifts, negations or any other complicating factors.
 986     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
 987         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
 988       return false;
 989     return isARMLowRegister(Memory.BaseRegNum) &&
 990       (!Memory.OffsetRegNum || isARMLowRegister(Memory.OffsetRegNum));
 991   }
 992   bool isMemThumbRIs4() const {
 993     if (!isMem() || Memory.OffsetRegNum != 0 ||
 994         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
 995       return false;
 996     // Immediate offset, multiple of 4 in range [0, 124].
 997     if (!Memory.OffsetImm) return true;
 998     int64_t Val = Memory.OffsetImm->getValue();
 999     return Val >= 0 && Val <= 124 && (Val % 4) == 0;
1000   }
1001   bool isMemThumbRIs2() const {
1002     if (!isMem() || Memory.OffsetRegNum != 0 ||
1003         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1004       return false;
1005     // Immediate offset, multiple of 4 in range [0, 62].
1006     if (!Memory.OffsetImm) return true;
1007     int64_t Val = Memory.OffsetImm->getValue();
1008     return Val >= 0 && Val <= 62 && (Val % 2) == 0;
1009   }
1010   bool isMemThumbRIs1() const {
1011     if (!isMem() || Memory.OffsetRegNum != 0 ||
1012         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1013       return false;
1014     // Immediate offset in range [0, 31].
1015     if (!Memory.OffsetImm) return true;
1016     int64_t Val = Memory.OffsetImm->getValue();
1017     return Val >= 0 && Val <= 31;
1018   }
1019   bool isMemThumbSPI() const {
1020     if (!isMem() || Memory.OffsetRegNum != 0 ||
1021         Memory.BaseRegNum != ARM::SP || Memory.Alignment != 0)
1022       return false;
1023     // Immediate offset, multiple of 4 in range [0, 1020].
1024     if (!Memory.OffsetImm) return true;
1025     int64_t Val = Memory.OffsetImm->getValue();
1026     return Val >= 0 && Val <= 1020 && (Val % 4) == 0;
1027   }
1028   bool isMemImm8s4Offset() const {
1029     // If we have an immediate that's not a constant, treat it as a label
1030     // reference needing a fixup. If it is a constant, it's something else
1031     // and we reject it.
1032     if (isImm() && !isa<MCConstantExpr>(getImm()))
1033       return true;
1034     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1035       return false;
1036     // Immediate offset a multiple of 4 in range [-1020, 1020].
1037     if (!Memory.OffsetImm) return true;
1038     int64_t Val = Memory.OffsetImm->getValue();
1039     // Special case, #-0 is INT32_MIN.
1040     return (Val >= -1020 && Val <= 1020 && (Val & 3) == 0) || Val == INT32_MIN;
1041   }
1042   bool isMemImm0_1020s4Offset() const {
1043     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1044       return false;
1045     // Immediate offset a multiple of 4 in range [0, 1020].
1046     if (!Memory.OffsetImm) return true;
1047     int64_t Val = Memory.OffsetImm->getValue();
1048     return Val >= 0 && Val <= 1020 && (Val & 3) == 0;
1049   }
1050   bool isMemImm8Offset() const {
1051     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1052       return false;
1053     // Base reg of PC isn't allowed for these encodings.
1054     if (Memory.BaseRegNum == ARM::PC) return false;
1055     // Immediate offset in range [-255, 255].
1056     if (!Memory.OffsetImm) return true;
1057     int64_t Val = Memory.OffsetImm->getValue();
1058     return (Val == INT32_MIN) || (Val > -256 && Val < 256);
1059   }
1060   bool isMemPosImm8Offset() const {
1061     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1062       return false;
1063     // Immediate offset in range [0, 255].
1064     if (!Memory.OffsetImm) return true;
1065     int64_t Val = Memory.OffsetImm->getValue();
1066     return Val >= 0 && Val < 256;
1067   }
1068   bool isMemNegImm8Offset() const {
1069     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1070       return false;
1071     // Base reg of PC isn't allowed for these encodings.
1072     if (Memory.BaseRegNum == ARM::PC) return false;
1073     // Immediate offset in range [-255, -1].
1074     if (!Memory.OffsetImm) return false;
1075     int64_t Val = Memory.OffsetImm->getValue();
1076     return (Val == INT32_MIN) || (Val > -256 && Val < 0);
1077   }
1078   bool isMemUImm12Offset() const {
1079     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1080       return false;
1081     // Immediate offset in range [0, 4095].
1082     if (!Memory.OffsetImm) return true;
1083     int64_t Val = Memory.OffsetImm->getValue();
1084     return (Val >= 0 && Val < 4096);
1085   }
1086   bool isMemImm12Offset() const {
1087     // If we have an immediate that's not a constant, treat it as a label
1088     // reference needing a fixup. If it is a constant, it's something else
1089     // and we reject it.
1090     if (isImm() && !isa<MCConstantExpr>(getImm()))
1091       return true;
1092
1093     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1094       return false;
1095     // Immediate offset in range [-4095, 4095].
1096     if (!Memory.OffsetImm) return true;
1097     int64_t Val = Memory.OffsetImm->getValue();
1098     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1099   }
1100   bool isPostIdxImm8() const {
1101     if (!isImm()) return false;
1102     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1103     if (!CE) return false;
1104     int64_t Val = CE->getValue();
1105     return (Val > -256 && Val < 256) || (Val == INT32_MIN);
1106   }
1107   bool isPostIdxImm8s4() const {
1108     if (!isImm()) return false;
1109     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1110     if (!CE) return false;
1111     int64_t Val = CE->getValue();
1112     return ((Val & 3) == 0 && Val >= -1020 && Val <= 1020) ||
1113       (Val == INT32_MIN);
1114   }
1115
1116   bool isMSRMask() const { return Kind == k_MSRMask; }
1117   bool isProcIFlags() const { return Kind == k_ProcIFlags; }
1118
1119   // NEON operands.
1120   bool isSingleSpacedVectorList() const {
1121     return Kind == k_VectorList && !VectorList.isDoubleSpaced;
1122   }
1123   bool isDoubleSpacedVectorList() const {
1124     return Kind == k_VectorList && VectorList.isDoubleSpaced;
1125   }
1126   bool isVecListOneD() const {
1127     if (!isSingleSpacedVectorList()) return false;
1128     return VectorList.Count == 1;
1129   }
1130
1131   bool isVecListDPair() const {
1132     if (!isSingleSpacedVectorList()) return false;
1133     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1134               .contains(VectorList.RegNum));
1135   }
1136
1137   bool isVecListThreeD() const {
1138     if (!isSingleSpacedVectorList()) return false;
1139     return VectorList.Count == 3;
1140   }
1141
1142   bool isVecListFourD() const {
1143     if (!isSingleSpacedVectorList()) return false;
1144     return VectorList.Count == 4;
1145   }
1146
1147   bool isVecListDPairSpaced() const {
1148     if (isSingleSpacedVectorList()) return false;
1149     return (ARMMCRegisterClasses[ARM::DPairSpcRegClassID]
1150               .contains(VectorList.RegNum));
1151   }
1152
1153   bool isVecListThreeQ() const {
1154     if (!isDoubleSpacedVectorList()) return false;
1155     return VectorList.Count == 3;
1156   }
1157
1158   bool isVecListFourQ() const {
1159     if (!isDoubleSpacedVectorList()) return false;
1160     return VectorList.Count == 4;
1161   }
1162
1163   bool isSingleSpacedVectorAllLanes() const {
1164     return Kind == k_VectorListAllLanes && !VectorList.isDoubleSpaced;
1165   }
1166   bool isDoubleSpacedVectorAllLanes() const {
1167     return Kind == k_VectorListAllLanes && VectorList.isDoubleSpaced;
1168   }
1169   bool isVecListOneDAllLanes() const {
1170     if (!isSingleSpacedVectorAllLanes()) return false;
1171     return VectorList.Count == 1;
1172   }
1173
1174   bool isVecListDPairAllLanes() const {
1175     if (!isSingleSpacedVectorAllLanes()) return false;
1176     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1177               .contains(VectorList.RegNum));
1178   }
1179
1180   bool isVecListDPairSpacedAllLanes() const {
1181     if (!isDoubleSpacedVectorAllLanes()) return false;
1182     return VectorList.Count == 2;
1183   }
1184
1185   bool isVecListThreeDAllLanes() const {
1186     if (!isSingleSpacedVectorAllLanes()) return false;
1187     return VectorList.Count == 3;
1188   }
1189
1190   bool isVecListThreeQAllLanes() const {
1191     if (!isDoubleSpacedVectorAllLanes()) return false;
1192     return VectorList.Count == 3;
1193   }
1194
1195   bool isVecListFourDAllLanes() const {
1196     if (!isSingleSpacedVectorAllLanes()) return false;
1197     return VectorList.Count == 4;
1198   }
1199
1200   bool isVecListFourQAllLanes() const {
1201     if (!isDoubleSpacedVectorAllLanes()) return false;
1202     return VectorList.Count == 4;
1203   }
1204
1205   bool isSingleSpacedVectorIndexed() const {
1206     return Kind == k_VectorListIndexed && !VectorList.isDoubleSpaced;
1207   }
1208   bool isDoubleSpacedVectorIndexed() const {
1209     return Kind == k_VectorListIndexed && VectorList.isDoubleSpaced;
1210   }
1211   bool isVecListOneDByteIndexed() const {
1212     if (!isSingleSpacedVectorIndexed()) return false;
1213     return VectorList.Count == 1 && VectorList.LaneIndex <= 7;
1214   }
1215
1216   bool isVecListOneDHWordIndexed() const {
1217     if (!isSingleSpacedVectorIndexed()) return false;
1218     return VectorList.Count == 1 && VectorList.LaneIndex <= 3;
1219   }
1220
1221   bool isVecListOneDWordIndexed() const {
1222     if (!isSingleSpacedVectorIndexed()) return false;
1223     return VectorList.Count == 1 && VectorList.LaneIndex <= 1;
1224   }
1225
1226   bool isVecListTwoDByteIndexed() const {
1227     if (!isSingleSpacedVectorIndexed()) return false;
1228     return VectorList.Count == 2 && VectorList.LaneIndex <= 7;
1229   }
1230
1231   bool isVecListTwoDHWordIndexed() const {
1232     if (!isSingleSpacedVectorIndexed()) return false;
1233     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1234   }
1235
1236   bool isVecListTwoQWordIndexed() const {
1237     if (!isDoubleSpacedVectorIndexed()) return false;
1238     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1239   }
1240
1241   bool isVecListTwoQHWordIndexed() const {
1242     if (!isDoubleSpacedVectorIndexed()) return false;
1243     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1244   }
1245
1246   bool isVecListTwoDWordIndexed() const {
1247     if (!isSingleSpacedVectorIndexed()) return false;
1248     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1249   }
1250
1251   bool isVecListThreeDByteIndexed() const {
1252     if (!isSingleSpacedVectorIndexed()) return false;
1253     return VectorList.Count == 3 && VectorList.LaneIndex <= 7;
1254   }
1255
1256   bool isVecListThreeDHWordIndexed() const {
1257     if (!isSingleSpacedVectorIndexed()) return false;
1258     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1259   }
1260
1261   bool isVecListThreeQWordIndexed() const {
1262     if (!isDoubleSpacedVectorIndexed()) return false;
1263     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1264   }
1265
1266   bool isVecListThreeQHWordIndexed() const {
1267     if (!isDoubleSpacedVectorIndexed()) return false;
1268     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1269   }
1270
1271   bool isVecListThreeDWordIndexed() const {
1272     if (!isSingleSpacedVectorIndexed()) return false;
1273     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1274   }
1275
1276   bool isVecListFourDByteIndexed() const {
1277     if (!isSingleSpacedVectorIndexed()) return false;
1278     return VectorList.Count == 4 && VectorList.LaneIndex <= 7;
1279   }
1280
1281   bool isVecListFourDHWordIndexed() const {
1282     if (!isSingleSpacedVectorIndexed()) return false;
1283     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1284   }
1285
1286   bool isVecListFourQWordIndexed() const {
1287     if (!isDoubleSpacedVectorIndexed()) return false;
1288     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1289   }
1290
1291   bool isVecListFourQHWordIndexed() const {
1292     if (!isDoubleSpacedVectorIndexed()) return false;
1293     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1294   }
1295
1296   bool isVecListFourDWordIndexed() const {
1297     if (!isSingleSpacedVectorIndexed()) return false;
1298     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1299   }
1300
1301   bool isVectorIndex8() const {
1302     if (Kind != k_VectorIndex) return false;
1303     return VectorIndex.Val < 8;
1304   }
1305   bool isVectorIndex16() const {
1306     if (Kind != k_VectorIndex) return false;
1307     return VectorIndex.Val < 4;
1308   }
1309   bool isVectorIndex32() const {
1310     if (Kind != k_VectorIndex) return false;
1311     return VectorIndex.Val < 2;
1312   }
1313
1314   bool isNEONi8splat() const {
1315     if (!isImm()) return false;
1316     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1317     // Must be a constant.
1318     if (!CE) return false;
1319     int64_t Value = CE->getValue();
1320     // i8 value splatted across 8 bytes. The immediate is just the 8 byte
1321     // value.
1322     return Value >= 0 && Value < 256;
1323   }
1324
1325   bool isNEONi16splat() const {
1326     if (!isImm()) return false;
1327     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1328     // Must be a constant.
1329     if (!CE) return false;
1330     int64_t Value = CE->getValue();
1331     // i16 value in the range [0,255] or [0x0100, 0xff00]
1332     return (Value >= 0 && Value < 256) || (Value >= 0x0100 && Value <= 0xff00);
1333   }
1334
1335   bool isNEONi32splat() const {
1336     if (!isImm()) return false;
1337     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1338     // Must be a constant.
1339     if (!CE) return false;
1340     int64_t Value = CE->getValue();
1341     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X.
1342     return (Value >= 0 && Value < 256) ||
1343       (Value >= 0x0100 && Value <= 0xff00) ||
1344       (Value >= 0x010000 && Value <= 0xff0000) ||
1345       (Value >= 0x01000000 && Value <= 0xff000000);
1346   }
1347
1348   bool isNEONi32vmov() const {
1349     if (!isImm()) return false;
1350     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1351     // Must be a constant.
1352     if (!CE) return false;
1353     int64_t Value = CE->getValue();
1354     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1355     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1356     return (Value >= 0 && Value < 256) ||
1357       (Value >= 0x0100 && Value <= 0xff00) ||
1358       (Value >= 0x010000 && Value <= 0xff0000) ||
1359       (Value >= 0x01000000 && Value <= 0xff000000) ||
1360       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1361       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1362   }
1363   bool isNEONi32vmovNeg() const {
1364     if (!isImm()) return false;
1365     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1366     // Must be a constant.
1367     if (!CE) return false;
1368     int64_t Value = ~CE->getValue();
1369     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1370     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1371     return (Value >= 0 && Value < 256) ||
1372       (Value >= 0x0100 && Value <= 0xff00) ||
1373       (Value >= 0x010000 && Value <= 0xff0000) ||
1374       (Value >= 0x01000000 && Value <= 0xff000000) ||
1375       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1376       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1377   }
1378
1379   bool isNEONi64splat() const {
1380     if (!isImm()) return false;
1381     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1382     // Must be a constant.
1383     if (!CE) return false;
1384     uint64_t Value = CE->getValue();
1385     // i64 value with each byte being either 0 or 0xff.
1386     for (unsigned i = 0; i < 8; ++i)
1387       if ((Value & 0xff) != 0 && (Value & 0xff) != 0xff) return false;
1388     return true;
1389   }
1390
1391   void addExpr(MCInst &Inst, const MCExpr *Expr) const {
1392     // Add as immediates when possible.  Null MCExpr = 0.
1393     if (Expr == 0)
1394       Inst.addOperand(MCOperand::CreateImm(0));
1395     else if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr))
1396       Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1397     else
1398       Inst.addOperand(MCOperand::CreateExpr(Expr));
1399   }
1400
1401   void addCondCodeOperands(MCInst &Inst, unsigned N) const {
1402     assert(N == 2 && "Invalid number of operands!");
1403     Inst.addOperand(MCOperand::CreateImm(unsigned(getCondCode())));
1404     unsigned RegNum = getCondCode() == ARMCC::AL ? 0: ARM::CPSR;
1405     Inst.addOperand(MCOperand::CreateReg(RegNum));
1406   }
1407
1408   void addCoprocNumOperands(MCInst &Inst, unsigned N) const {
1409     assert(N == 1 && "Invalid number of operands!");
1410     Inst.addOperand(MCOperand::CreateImm(getCoproc()));
1411   }
1412
1413   void addCoprocRegOperands(MCInst &Inst, unsigned N) const {
1414     assert(N == 1 && "Invalid number of operands!");
1415     Inst.addOperand(MCOperand::CreateImm(getCoproc()));
1416   }
1417
1418   void addCoprocOptionOperands(MCInst &Inst, unsigned N) const {
1419     assert(N == 1 && "Invalid number of operands!");
1420     Inst.addOperand(MCOperand::CreateImm(CoprocOption.Val));
1421   }
1422
1423   void addITMaskOperands(MCInst &Inst, unsigned N) const {
1424     assert(N == 1 && "Invalid number of operands!");
1425     Inst.addOperand(MCOperand::CreateImm(ITMask.Mask));
1426   }
1427
1428   void addITCondCodeOperands(MCInst &Inst, unsigned N) const {
1429     assert(N == 1 && "Invalid number of operands!");
1430     Inst.addOperand(MCOperand::CreateImm(unsigned(getCondCode())));
1431   }
1432
1433   void addCCOutOperands(MCInst &Inst, unsigned N) const {
1434     assert(N == 1 && "Invalid number of operands!");
1435     Inst.addOperand(MCOperand::CreateReg(getReg()));
1436   }
1437
1438   void addRegOperands(MCInst &Inst, unsigned N) const {
1439     assert(N == 1 && "Invalid number of operands!");
1440     Inst.addOperand(MCOperand::CreateReg(getReg()));
1441   }
1442
1443   void addRegShiftedRegOperands(MCInst &Inst, unsigned N) const {
1444     assert(N == 3 && "Invalid number of operands!");
1445     assert(isRegShiftedReg() &&
1446            "addRegShiftedRegOperands() on non RegShiftedReg!");
1447     Inst.addOperand(MCOperand::CreateReg(RegShiftedReg.SrcReg));
1448     Inst.addOperand(MCOperand::CreateReg(RegShiftedReg.ShiftReg));
1449     Inst.addOperand(MCOperand::CreateImm(
1450       ARM_AM::getSORegOpc(RegShiftedReg.ShiftTy, RegShiftedReg.ShiftImm)));
1451   }
1452
1453   void addRegShiftedImmOperands(MCInst &Inst, unsigned N) const {
1454     assert(N == 2 && "Invalid number of operands!");
1455     assert(isRegShiftedImm() &&
1456            "addRegShiftedImmOperands() on non RegShiftedImm!");
1457     Inst.addOperand(MCOperand::CreateReg(RegShiftedImm.SrcReg));
1458     // Shift of #32 is encoded as 0 where permitted
1459     unsigned Imm = (RegShiftedImm.ShiftImm == 32 ? 0 : RegShiftedImm.ShiftImm);
1460     Inst.addOperand(MCOperand::CreateImm(
1461       ARM_AM::getSORegOpc(RegShiftedImm.ShiftTy, Imm)));
1462   }
1463
1464   void addShifterImmOperands(MCInst &Inst, unsigned N) const {
1465     assert(N == 1 && "Invalid number of operands!");
1466     Inst.addOperand(MCOperand::CreateImm((ShifterImm.isASR << 5) |
1467                                          ShifterImm.Imm));
1468   }
1469
1470   void addRegListOperands(MCInst &Inst, unsigned N) const {
1471     assert(N == 1 && "Invalid number of operands!");
1472     const SmallVectorImpl<unsigned> &RegList = getRegList();
1473     for (SmallVectorImpl<unsigned>::const_iterator
1474            I = RegList.begin(), E = RegList.end(); I != E; ++I)
1475       Inst.addOperand(MCOperand::CreateReg(*I));
1476   }
1477
1478   void addDPRRegListOperands(MCInst &Inst, unsigned N) const {
1479     addRegListOperands(Inst, N);
1480   }
1481
1482   void addSPRRegListOperands(MCInst &Inst, unsigned N) const {
1483     addRegListOperands(Inst, N);
1484   }
1485
1486   void addRotImmOperands(MCInst &Inst, unsigned N) const {
1487     assert(N == 1 && "Invalid number of operands!");
1488     // Encoded as val>>3. The printer handles display as 8, 16, 24.
1489     Inst.addOperand(MCOperand::CreateImm(RotImm.Imm >> 3));
1490   }
1491
1492   void addBitfieldOperands(MCInst &Inst, unsigned N) const {
1493     assert(N == 1 && "Invalid number of operands!");
1494     // Munge the lsb/width into a bitfield mask.
1495     unsigned lsb = Bitfield.LSB;
1496     unsigned width = Bitfield.Width;
1497     // Make a 32-bit mask w/ the referenced bits clear and all other bits set.
1498     uint32_t Mask = ~(((uint32_t)0xffffffff >> lsb) << (32 - width) >>
1499                       (32 - (lsb + width)));
1500     Inst.addOperand(MCOperand::CreateImm(Mask));
1501   }
1502
1503   void addImmOperands(MCInst &Inst, unsigned N) const {
1504     assert(N == 1 && "Invalid number of operands!");
1505     addExpr(Inst, getImm());
1506   }
1507
1508   void addFBits16Operands(MCInst &Inst, unsigned N) const {
1509     assert(N == 1 && "Invalid number of operands!");
1510     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1511     Inst.addOperand(MCOperand::CreateImm(16 - CE->getValue()));
1512   }
1513
1514   void addFBits32Operands(MCInst &Inst, unsigned N) const {
1515     assert(N == 1 && "Invalid number of operands!");
1516     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1517     Inst.addOperand(MCOperand::CreateImm(32 - CE->getValue()));
1518   }
1519
1520   void addFPImmOperands(MCInst &Inst, unsigned N) const {
1521     assert(N == 1 && "Invalid number of operands!");
1522     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1523     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
1524     Inst.addOperand(MCOperand::CreateImm(Val));
1525   }
1526
1527   void addImm8s4Operands(MCInst &Inst, unsigned N) const {
1528     assert(N == 1 && "Invalid number of operands!");
1529     // FIXME: We really want to scale the value here, but the LDRD/STRD
1530     // instruction don't encode operands that way yet.
1531     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1532     Inst.addOperand(MCOperand::CreateImm(CE->getValue()));
1533   }
1534
1535   void addImm0_1020s4Operands(MCInst &Inst, unsigned N) const {
1536     assert(N == 1 && "Invalid number of operands!");
1537     // The immediate is scaled by four in the encoding and is stored
1538     // in the MCInst as such. Lop off the low two bits here.
1539     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1540     Inst.addOperand(MCOperand::CreateImm(CE->getValue() / 4));
1541   }
1542
1543   void addImm0_508s4NegOperands(MCInst &Inst, unsigned N) const {
1544     assert(N == 1 && "Invalid number of operands!");
1545     // The immediate is scaled by four in the encoding and is stored
1546     // in the MCInst as such. Lop off the low two bits here.
1547     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1548     Inst.addOperand(MCOperand::CreateImm(-(CE->getValue() / 4)));
1549   }
1550
1551   void addImm0_508s4Operands(MCInst &Inst, unsigned N) const {
1552     assert(N == 1 && "Invalid number of operands!");
1553     // The immediate is scaled by four in the encoding and is stored
1554     // in the MCInst as such. Lop off the low two bits here.
1555     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1556     Inst.addOperand(MCOperand::CreateImm(CE->getValue() / 4));
1557   }
1558
1559   void addImm1_16Operands(MCInst &Inst, unsigned N) const {
1560     assert(N == 1 && "Invalid number of operands!");
1561     // The constant encodes as the immediate-1, and we store in the instruction
1562     // the bits as encoded, so subtract off one here.
1563     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1564     Inst.addOperand(MCOperand::CreateImm(CE->getValue() - 1));
1565   }
1566
1567   void addImm1_32Operands(MCInst &Inst, unsigned N) const {
1568     assert(N == 1 && "Invalid number of operands!");
1569     // The constant encodes as the immediate-1, and we store in the instruction
1570     // the bits as encoded, so subtract off one here.
1571     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1572     Inst.addOperand(MCOperand::CreateImm(CE->getValue() - 1));
1573   }
1574
1575   void addImmThumbSROperands(MCInst &Inst, unsigned N) const {
1576     assert(N == 1 && "Invalid number of operands!");
1577     // The constant encodes as the immediate, except for 32, which encodes as
1578     // zero.
1579     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1580     unsigned Imm = CE->getValue();
1581     Inst.addOperand(MCOperand::CreateImm((Imm == 32 ? 0 : Imm)));
1582   }
1583
1584   void addPKHASRImmOperands(MCInst &Inst, unsigned N) const {
1585     assert(N == 1 && "Invalid number of operands!");
1586     // An ASR value of 32 encodes as 0, so that's how we want to add it to
1587     // the instruction as well.
1588     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1589     int Val = CE->getValue();
1590     Inst.addOperand(MCOperand::CreateImm(Val == 32 ? 0 : Val));
1591   }
1592
1593   void addT2SOImmNotOperands(MCInst &Inst, unsigned N) const {
1594     assert(N == 1 && "Invalid number of operands!");
1595     // The operand is actually a t2_so_imm, but we have its bitwise
1596     // negation in the assembly source, so twiddle it here.
1597     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1598     Inst.addOperand(MCOperand::CreateImm(~CE->getValue()));
1599   }
1600
1601   void addT2SOImmNegOperands(MCInst &Inst, unsigned N) const {
1602     assert(N == 1 && "Invalid number of operands!");
1603     // The operand is actually a t2_so_imm, but we have its
1604     // negation in the assembly source, so twiddle it here.
1605     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1606     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1607   }
1608
1609   void addImm0_4095NegOperands(MCInst &Inst, unsigned N) const {
1610     assert(N == 1 && "Invalid number of operands!");
1611     // The operand is actually an imm0_4095, but we have its
1612     // negation in the assembly source, so twiddle it here.
1613     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1614     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1615   }
1616
1617   void addARMSOImmNotOperands(MCInst &Inst, unsigned N) const {
1618     assert(N == 1 && "Invalid number of operands!");
1619     // The operand is actually a so_imm, but we have its bitwise
1620     // negation in the assembly source, so twiddle it here.
1621     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1622     Inst.addOperand(MCOperand::CreateImm(~CE->getValue()));
1623   }
1624
1625   void addARMSOImmNegOperands(MCInst &Inst, unsigned N) const {
1626     assert(N == 1 && "Invalid number of operands!");
1627     // The operand is actually a so_imm, but we have its
1628     // negation in the assembly source, so twiddle it here.
1629     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1630     Inst.addOperand(MCOperand::CreateImm(-CE->getValue()));
1631   }
1632
1633   void addMemBarrierOptOperands(MCInst &Inst, unsigned N) const {
1634     assert(N == 1 && "Invalid number of operands!");
1635     Inst.addOperand(MCOperand::CreateImm(unsigned(getMemBarrierOpt())));
1636   }
1637
1638   void addMemNoOffsetOperands(MCInst &Inst, unsigned N) const {
1639     assert(N == 1 && "Invalid number of operands!");
1640     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1641   }
1642
1643   void addMemPCRelImm12Operands(MCInst &Inst, unsigned N) const {
1644     assert(N == 1 && "Invalid number of operands!");
1645     int32_t Imm = Memory.OffsetImm->getValue();
1646     // FIXME: Handle #-0
1647     if (Imm == INT32_MIN) Imm = 0;
1648     Inst.addOperand(MCOperand::CreateImm(Imm));
1649   }
1650
1651   void addAdrLabelOperands(MCInst &Inst, unsigned N) const {
1652     assert(N == 1 && "Invalid number of operands!");
1653     assert(isImm() && "Not an immediate!");
1654
1655     // If we have an immediate that's not a constant, treat it as a label
1656     // reference needing a fixup.
1657     if (!isa<MCConstantExpr>(getImm())) {
1658       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1659       return;
1660     }
1661
1662     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1663     int Val = CE->getValue();
1664     Inst.addOperand(MCOperand::CreateImm(Val));
1665   }
1666
1667   void addAlignedMemoryOperands(MCInst &Inst, unsigned N) const {
1668     assert(N == 2 && "Invalid number of operands!");
1669     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1670     Inst.addOperand(MCOperand::CreateImm(Memory.Alignment));
1671   }
1672
1673   void addAddrMode2Operands(MCInst &Inst, unsigned N) const {
1674     assert(N == 3 && "Invalid number of operands!");
1675     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1676     if (!Memory.OffsetRegNum) {
1677       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1678       // Special case for #-0
1679       if (Val == INT32_MIN) Val = 0;
1680       if (Val < 0) Val = -Val;
1681       Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
1682     } else {
1683       // For register offset, we encode the shift type and negation flag
1684       // here.
1685       Val = ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
1686                               Memory.ShiftImm, Memory.ShiftType);
1687     }
1688     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1689     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1690     Inst.addOperand(MCOperand::CreateImm(Val));
1691   }
1692
1693   void addAM2OffsetImmOperands(MCInst &Inst, unsigned N) const {
1694     assert(N == 2 && "Invalid number of operands!");
1695     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1696     assert(CE && "non-constant AM2OffsetImm operand!");
1697     int32_t Val = CE->getValue();
1698     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1699     // Special case for #-0
1700     if (Val == INT32_MIN) Val = 0;
1701     if (Val < 0) Val = -Val;
1702     Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
1703     Inst.addOperand(MCOperand::CreateReg(0));
1704     Inst.addOperand(MCOperand::CreateImm(Val));
1705   }
1706
1707   void addAddrMode3Operands(MCInst &Inst, unsigned N) const {
1708     assert(N == 3 && "Invalid number of operands!");
1709     // If we have an immediate that's not a constant, treat it as a label
1710     // reference needing a fixup. If it is a constant, it's something else
1711     // and we reject it.
1712     if (isImm()) {
1713       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1714       Inst.addOperand(MCOperand::CreateReg(0));
1715       Inst.addOperand(MCOperand::CreateImm(0));
1716       return;
1717     }
1718
1719     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1720     if (!Memory.OffsetRegNum) {
1721       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1722       // Special case for #-0
1723       if (Val == INT32_MIN) Val = 0;
1724       if (Val < 0) Val = -Val;
1725       Val = ARM_AM::getAM3Opc(AddSub, Val);
1726     } else {
1727       // For register offset, we encode the shift type and negation flag
1728       // here.
1729       Val = ARM_AM::getAM3Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add, 0);
1730     }
1731     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1732     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1733     Inst.addOperand(MCOperand::CreateImm(Val));
1734   }
1735
1736   void addAM3OffsetOperands(MCInst &Inst, unsigned N) const {
1737     assert(N == 2 && "Invalid number of operands!");
1738     if (Kind == k_PostIndexRegister) {
1739       int32_t Val =
1740         ARM_AM::getAM3Opc(PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub, 0);
1741       Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
1742       Inst.addOperand(MCOperand::CreateImm(Val));
1743       return;
1744     }
1745
1746     // Constant offset.
1747     const MCConstantExpr *CE = static_cast<const MCConstantExpr*>(getImm());
1748     int32_t Val = CE->getValue();
1749     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1750     // Special case for #-0
1751     if (Val == INT32_MIN) Val = 0;
1752     if (Val < 0) Val = -Val;
1753     Val = ARM_AM::getAM3Opc(AddSub, Val);
1754     Inst.addOperand(MCOperand::CreateReg(0));
1755     Inst.addOperand(MCOperand::CreateImm(Val));
1756   }
1757
1758   void addAddrMode5Operands(MCInst &Inst, unsigned N) const {
1759     assert(N == 2 && "Invalid number of operands!");
1760     // If we have an immediate that's not a constant, treat it as a label
1761     // reference needing a fixup. If it is a constant, it's something else
1762     // and we reject it.
1763     if (isImm()) {
1764       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1765       Inst.addOperand(MCOperand::CreateImm(0));
1766       return;
1767     }
1768
1769     // The lower two bits are always zero and as such are not encoded.
1770     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
1771     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
1772     // Special case for #-0
1773     if (Val == INT32_MIN) Val = 0;
1774     if (Val < 0) Val = -Val;
1775     Val = ARM_AM::getAM5Opc(AddSub, Val);
1776     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1777     Inst.addOperand(MCOperand::CreateImm(Val));
1778   }
1779
1780   void addMemImm8s4OffsetOperands(MCInst &Inst, unsigned N) const {
1781     assert(N == 2 && "Invalid number of operands!");
1782     // If we have an immediate that's not a constant, treat it as a label
1783     // reference needing a fixup. If it is a constant, it's something else
1784     // and we reject it.
1785     if (isImm()) {
1786       Inst.addOperand(MCOperand::CreateExpr(getImm()));
1787       Inst.addOperand(MCOperand::CreateImm(0));
1788       return;
1789     }
1790
1791     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1792     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1793     Inst.addOperand(MCOperand::CreateImm(Val));
1794   }
1795
1796   void addMemImm0_1020s4OffsetOperands(MCInst &Inst, unsigned N) const {
1797     assert(N == 2 && "Invalid number of operands!");
1798     // The lower two bits are always zero and as such are not encoded.
1799     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
1800     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1801     Inst.addOperand(MCOperand::CreateImm(Val));
1802   }
1803
1804   void addMemImm8OffsetOperands(MCInst &Inst, unsigned N) const {
1805     assert(N == 2 && "Invalid number of operands!");
1806     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1807     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1808     Inst.addOperand(MCOperand::CreateImm(Val));
1809   }
1810
1811   void addMemPosImm8OffsetOperands(MCInst &Inst, unsigned N) const {
1812     addMemImm8OffsetOperands(Inst, N);
1813   }
1814
1815   void addMemNegImm8OffsetOperands(MCInst &Inst, unsigned N) const {
1816     addMemImm8OffsetOperands(Inst, N);
1817   }
1818
1819   void addMemUImm12OffsetOperands(MCInst &Inst, unsigned N) const {
1820     assert(N == 2 && "Invalid number of operands!");
1821     // If this is an immediate, it's a label reference.
1822     if (isImm()) {
1823       addExpr(Inst, getImm());
1824       Inst.addOperand(MCOperand::CreateImm(0));
1825       return;
1826     }
1827
1828     // Otherwise, it's a normal memory reg+offset.
1829     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1830     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1831     Inst.addOperand(MCOperand::CreateImm(Val));
1832   }
1833
1834   void addMemImm12OffsetOperands(MCInst &Inst, unsigned N) const {
1835     assert(N == 2 && "Invalid number of operands!");
1836     // If this is an immediate, it's a label reference.
1837     if (isImm()) {
1838       addExpr(Inst, getImm());
1839       Inst.addOperand(MCOperand::CreateImm(0));
1840       return;
1841     }
1842
1843     // Otherwise, it's a normal memory reg+offset.
1844     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
1845     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1846     Inst.addOperand(MCOperand::CreateImm(Val));
1847   }
1848
1849   void addMemTBBOperands(MCInst &Inst, unsigned N) const {
1850     assert(N == 2 && "Invalid number of operands!");
1851     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1852     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1853   }
1854
1855   void addMemTBHOperands(MCInst &Inst, unsigned N) const {
1856     assert(N == 2 && "Invalid number of operands!");
1857     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1858     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1859   }
1860
1861   void addMemRegOffsetOperands(MCInst &Inst, unsigned N) const {
1862     assert(N == 3 && "Invalid number of operands!");
1863     unsigned Val =
1864       ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
1865                         Memory.ShiftImm, Memory.ShiftType);
1866     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1867     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1868     Inst.addOperand(MCOperand::CreateImm(Val));
1869   }
1870
1871   void addT2MemRegOffsetOperands(MCInst &Inst, unsigned N) const {
1872     assert(N == 3 && "Invalid number of operands!");
1873     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1874     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1875     Inst.addOperand(MCOperand::CreateImm(Memory.ShiftImm));
1876   }
1877
1878   void addMemThumbRROperands(MCInst &Inst, unsigned N) const {
1879     assert(N == 2 && "Invalid number of operands!");
1880     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1881     Inst.addOperand(MCOperand::CreateReg(Memory.OffsetRegNum));
1882   }
1883
1884   void addMemThumbRIs4Operands(MCInst &Inst, unsigned N) const {
1885     assert(N == 2 && "Invalid number of operands!");
1886     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
1887     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1888     Inst.addOperand(MCOperand::CreateImm(Val));
1889   }
1890
1891   void addMemThumbRIs2Operands(MCInst &Inst, unsigned N) const {
1892     assert(N == 2 && "Invalid number of operands!");
1893     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 2) : 0;
1894     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1895     Inst.addOperand(MCOperand::CreateImm(Val));
1896   }
1897
1898   void addMemThumbRIs1Operands(MCInst &Inst, unsigned N) const {
1899     assert(N == 2 && "Invalid number of operands!");
1900     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue()) : 0;
1901     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1902     Inst.addOperand(MCOperand::CreateImm(Val));
1903   }
1904
1905   void addMemThumbSPIOperands(MCInst &Inst, unsigned N) const {
1906     assert(N == 2 && "Invalid number of operands!");
1907     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
1908     Inst.addOperand(MCOperand::CreateReg(Memory.BaseRegNum));
1909     Inst.addOperand(MCOperand::CreateImm(Val));
1910   }
1911
1912   void addPostIdxImm8Operands(MCInst &Inst, unsigned N) const {
1913     assert(N == 1 && "Invalid number of operands!");
1914     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1915     assert(CE && "non-constant post-idx-imm8 operand!");
1916     int Imm = CE->getValue();
1917     bool isAdd = Imm >= 0;
1918     if (Imm == INT32_MIN) Imm = 0;
1919     Imm = (Imm < 0 ? -Imm : Imm) | (int)isAdd << 8;
1920     Inst.addOperand(MCOperand::CreateImm(Imm));
1921   }
1922
1923   void addPostIdxImm8s4Operands(MCInst &Inst, unsigned N) const {
1924     assert(N == 1 && "Invalid number of operands!");
1925     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1926     assert(CE && "non-constant post-idx-imm8s4 operand!");
1927     int Imm = CE->getValue();
1928     bool isAdd = Imm >= 0;
1929     if (Imm == INT32_MIN) Imm = 0;
1930     // Immediate is scaled by 4.
1931     Imm = ((Imm < 0 ? -Imm : Imm) / 4) | (int)isAdd << 8;
1932     Inst.addOperand(MCOperand::CreateImm(Imm));
1933   }
1934
1935   void addPostIdxRegOperands(MCInst &Inst, unsigned N) const {
1936     assert(N == 2 && "Invalid number of operands!");
1937     Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
1938     Inst.addOperand(MCOperand::CreateImm(PostIdxReg.isAdd));
1939   }
1940
1941   void addPostIdxRegShiftedOperands(MCInst &Inst, unsigned N) const {
1942     assert(N == 2 && "Invalid number of operands!");
1943     Inst.addOperand(MCOperand::CreateReg(PostIdxReg.RegNum));
1944     // The sign, shift type, and shift amount are encoded in a single operand
1945     // using the AM2 encoding helpers.
1946     ARM_AM::AddrOpc opc = PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub;
1947     unsigned Imm = ARM_AM::getAM2Opc(opc, PostIdxReg.ShiftImm,
1948                                      PostIdxReg.ShiftTy);
1949     Inst.addOperand(MCOperand::CreateImm(Imm));
1950   }
1951
1952   void addMSRMaskOperands(MCInst &Inst, unsigned N) const {
1953     assert(N == 1 && "Invalid number of operands!");
1954     Inst.addOperand(MCOperand::CreateImm(unsigned(getMSRMask())));
1955   }
1956
1957   void addProcIFlagsOperands(MCInst &Inst, unsigned N) const {
1958     assert(N == 1 && "Invalid number of operands!");
1959     Inst.addOperand(MCOperand::CreateImm(unsigned(getProcIFlags())));
1960   }
1961
1962   void addVecListOperands(MCInst &Inst, unsigned N) const {
1963     assert(N == 1 && "Invalid number of operands!");
1964     Inst.addOperand(MCOperand::CreateReg(VectorList.RegNum));
1965   }
1966
1967   void addVecListIndexedOperands(MCInst &Inst, unsigned N) const {
1968     assert(N == 2 && "Invalid number of operands!");
1969     Inst.addOperand(MCOperand::CreateReg(VectorList.RegNum));
1970     Inst.addOperand(MCOperand::CreateImm(VectorList.LaneIndex));
1971   }
1972
1973   void addVectorIndex8Operands(MCInst &Inst, unsigned N) const {
1974     assert(N == 1 && "Invalid number of operands!");
1975     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
1976   }
1977
1978   void addVectorIndex16Operands(MCInst &Inst, unsigned N) const {
1979     assert(N == 1 && "Invalid number of operands!");
1980     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
1981   }
1982
1983   void addVectorIndex32Operands(MCInst &Inst, unsigned N) const {
1984     assert(N == 1 && "Invalid number of operands!");
1985     Inst.addOperand(MCOperand::CreateImm(getVectorIndex()));
1986   }
1987
1988   void addNEONi8splatOperands(MCInst &Inst, unsigned N) const {
1989     assert(N == 1 && "Invalid number of operands!");
1990     // The immediate encodes the type of constant as well as the value.
1991     // Mask in that this is an i8 splat.
1992     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1993     Inst.addOperand(MCOperand::CreateImm(CE->getValue() | 0xe00));
1994   }
1995
1996   void addNEONi16splatOperands(MCInst &Inst, unsigned N) const {
1997     assert(N == 1 && "Invalid number of operands!");
1998     // The immediate encodes the type of constant as well as the value.
1999     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2000     unsigned Value = CE->getValue();
2001     if (Value >= 256)
2002       Value = (Value >> 8) | 0xa00;
2003     else
2004       Value |= 0x800;
2005     Inst.addOperand(MCOperand::CreateImm(Value));
2006   }
2007
2008   void addNEONi32splatOperands(MCInst &Inst, unsigned N) const {
2009     assert(N == 1 && "Invalid number of operands!");
2010     // The immediate encodes the type of constant as well as the value.
2011     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2012     unsigned Value = CE->getValue();
2013     if (Value >= 256 && Value <= 0xff00)
2014       Value = (Value >> 8) | 0x200;
2015     else if (Value > 0xffff && Value <= 0xff0000)
2016       Value = (Value >> 16) | 0x400;
2017     else if (Value > 0xffffff)
2018       Value = (Value >> 24) | 0x600;
2019     Inst.addOperand(MCOperand::CreateImm(Value));
2020   }
2021
2022   void addNEONi32vmovOperands(MCInst &Inst, unsigned N) const {
2023     assert(N == 1 && "Invalid number of operands!");
2024     // The immediate encodes the type of constant as well as the value.
2025     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2026     unsigned Value = CE->getValue();
2027     if (Value >= 256 && Value <= 0xffff)
2028       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2029     else if (Value > 0xffff && Value <= 0xffffff)
2030       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2031     else if (Value > 0xffffff)
2032       Value = (Value >> 24) | 0x600;
2033     Inst.addOperand(MCOperand::CreateImm(Value));
2034   }
2035
2036   void addNEONi32vmovNegOperands(MCInst &Inst, unsigned N) const {
2037     assert(N == 1 && "Invalid number of operands!");
2038     // The immediate encodes the type of constant as well as the value.
2039     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2040     unsigned Value = ~CE->getValue();
2041     if (Value >= 256 && Value <= 0xffff)
2042       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2043     else if (Value > 0xffff && Value <= 0xffffff)
2044       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2045     else if (Value > 0xffffff)
2046       Value = (Value >> 24) | 0x600;
2047     Inst.addOperand(MCOperand::CreateImm(Value));
2048   }
2049
2050   void addNEONi64splatOperands(MCInst &Inst, unsigned N) const {
2051     assert(N == 1 && "Invalid number of operands!");
2052     // The immediate encodes the type of constant as well as the value.
2053     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2054     uint64_t Value = CE->getValue();
2055     unsigned Imm = 0;
2056     for (unsigned i = 0; i < 8; ++i, Value >>= 8) {
2057       Imm |= (Value & 1) << i;
2058     }
2059     Inst.addOperand(MCOperand::CreateImm(Imm | 0x1e00));
2060   }
2061
2062   virtual void print(raw_ostream &OS) const;
2063
2064   static ARMOperand *CreateITMask(unsigned Mask, SMLoc S) {
2065     ARMOperand *Op = new ARMOperand(k_ITCondMask);
2066     Op->ITMask.Mask = Mask;
2067     Op->StartLoc = S;
2068     Op->EndLoc = S;
2069     return Op;
2070   }
2071
2072   static ARMOperand *CreateCondCode(ARMCC::CondCodes CC, SMLoc S) {
2073     ARMOperand *Op = new ARMOperand(k_CondCode);
2074     Op->CC.Val = CC;
2075     Op->StartLoc = S;
2076     Op->EndLoc = S;
2077     return Op;
2078   }
2079
2080   static ARMOperand *CreateCoprocNum(unsigned CopVal, SMLoc S) {
2081     ARMOperand *Op = new ARMOperand(k_CoprocNum);
2082     Op->Cop.Val = CopVal;
2083     Op->StartLoc = S;
2084     Op->EndLoc = S;
2085     return Op;
2086   }
2087
2088   static ARMOperand *CreateCoprocReg(unsigned CopVal, SMLoc S) {
2089     ARMOperand *Op = new ARMOperand(k_CoprocReg);
2090     Op->Cop.Val = CopVal;
2091     Op->StartLoc = S;
2092     Op->EndLoc = S;
2093     return Op;
2094   }
2095
2096   static ARMOperand *CreateCoprocOption(unsigned Val, SMLoc S, SMLoc E) {
2097     ARMOperand *Op = new ARMOperand(k_CoprocOption);
2098     Op->Cop.Val = Val;
2099     Op->StartLoc = S;
2100     Op->EndLoc = E;
2101     return Op;
2102   }
2103
2104   static ARMOperand *CreateCCOut(unsigned RegNum, SMLoc S) {
2105     ARMOperand *Op = new ARMOperand(k_CCOut);
2106     Op->Reg.RegNum = RegNum;
2107     Op->StartLoc = S;
2108     Op->EndLoc = S;
2109     return Op;
2110   }
2111
2112   static ARMOperand *CreateToken(StringRef Str, SMLoc S) {
2113     ARMOperand *Op = new ARMOperand(k_Token);
2114     Op->Tok.Data = Str.data();
2115     Op->Tok.Length = Str.size();
2116     Op->StartLoc = S;
2117     Op->EndLoc = S;
2118     return Op;
2119   }
2120
2121   static ARMOperand *CreateReg(unsigned RegNum, SMLoc S, SMLoc E) {
2122     ARMOperand *Op = new ARMOperand(k_Register);
2123     Op->Reg.RegNum = RegNum;
2124     Op->StartLoc = S;
2125     Op->EndLoc = E;
2126     return Op;
2127   }
2128
2129   static ARMOperand *CreateShiftedRegister(ARM_AM::ShiftOpc ShTy,
2130                                            unsigned SrcReg,
2131                                            unsigned ShiftReg,
2132                                            unsigned ShiftImm,
2133                                            SMLoc S, SMLoc E) {
2134     ARMOperand *Op = new ARMOperand(k_ShiftedRegister);
2135     Op->RegShiftedReg.ShiftTy = ShTy;
2136     Op->RegShiftedReg.SrcReg = SrcReg;
2137     Op->RegShiftedReg.ShiftReg = ShiftReg;
2138     Op->RegShiftedReg.ShiftImm = ShiftImm;
2139     Op->StartLoc = S;
2140     Op->EndLoc = E;
2141     return Op;
2142   }
2143
2144   static ARMOperand *CreateShiftedImmediate(ARM_AM::ShiftOpc ShTy,
2145                                             unsigned SrcReg,
2146                                             unsigned ShiftImm,
2147                                             SMLoc S, SMLoc E) {
2148     ARMOperand *Op = new ARMOperand(k_ShiftedImmediate);
2149     Op->RegShiftedImm.ShiftTy = ShTy;
2150     Op->RegShiftedImm.SrcReg = SrcReg;
2151     Op->RegShiftedImm.ShiftImm = ShiftImm;
2152     Op->StartLoc = S;
2153     Op->EndLoc = E;
2154     return Op;
2155   }
2156
2157   static ARMOperand *CreateShifterImm(bool isASR, unsigned Imm,
2158                                    SMLoc S, SMLoc E) {
2159     ARMOperand *Op = new ARMOperand(k_ShifterImmediate);
2160     Op->ShifterImm.isASR = isASR;
2161     Op->ShifterImm.Imm = Imm;
2162     Op->StartLoc = S;
2163     Op->EndLoc = E;
2164     return Op;
2165   }
2166
2167   static ARMOperand *CreateRotImm(unsigned Imm, SMLoc S, SMLoc E) {
2168     ARMOperand *Op = new ARMOperand(k_RotateImmediate);
2169     Op->RotImm.Imm = Imm;
2170     Op->StartLoc = S;
2171     Op->EndLoc = E;
2172     return Op;
2173   }
2174
2175   static ARMOperand *CreateBitfield(unsigned LSB, unsigned Width,
2176                                     SMLoc S, SMLoc E) {
2177     ARMOperand *Op = new ARMOperand(k_BitfieldDescriptor);
2178     Op->Bitfield.LSB = LSB;
2179     Op->Bitfield.Width = Width;
2180     Op->StartLoc = S;
2181     Op->EndLoc = E;
2182     return Op;
2183   }
2184
2185   static ARMOperand *
2186   CreateRegList(const SmallVectorImpl<std::pair<unsigned, SMLoc> > &Regs,
2187                 SMLoc StartLoc, SMLoc EndLoc) {
2188     KindTy Kind = k_RegisterList;
2189
2190     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Regs.front().first))
2191       Kind = k_DPRRegisterList;
2192     else if (ARMMCRegisterClasses[ARM::SPRRegClassID].
2193              contains(Regs.front().first))
2194       Kind = k_SPRRegisterList;
2195
2196     ARMOperand *Op = new ARMOperand(Kind);
2197     for (SmallVectorImpl<std::pair<unsigned, SMLoc> >::const_iterator
2198            I = Regs.begin(), E = Regs.end(); I != E; ++I)
2199       Op->Registers.push_back(I->first);
2200     array_pod_sort(Op->Registers.begin(), Op->Registers.end());
2201     Op->StartLoc = StartLoc;
2202     Op->EndLoc = EndLoc;
2203     return Op;
2204   }
2205
2206   static ARMOperand *CreateVectorList(unsigned RegNum, unsigned Count,
2207                                       bool isDoubleSpaced, SMLoc S, SMLoc E) {
2208     ARMOperand *Op = new ARMOperand(k_VectorList);
2209     Op->VectorList.RegNum = RegNum;
2210     Op->VectorList.Count = Count;
2211     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2212     Op->StartLoc = S;
2213     Op->EndLoc = E;
2214     return Op;
2215   }
2216
2217   static ARMOperand *CreateVectorListAllLanes(unsigned RegNum, unsigned Count,
2218                                               bool isDoubleSpaced,
2219                                               SMLoc S, SMLoc E) {
2220     ARMOperand *Op = new ARMOperand(k_VectorListAllLanes);
2221     Op->VectorList.RegNum = RegNum;
2222     Op->VectorList.Count = Count;
2223     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2224     Op->StartLoc = S;
2225     Op->EndLoc = E;
2226     return Op;
2227   }
2228
2229   static ARMOperand *CreateVectorListIndexed(unsigned RegNum, unsigned Count,
2230                                              unsigned Index,
2231                                              bool isDoubleSpaced,
2232                                              SMLoc S, SMLoc E) {
2233     ARMOperand *Op = new ARMOperand(k_VectorListIndexed);
2234     Op->VectorList.RegNum = RegNum;
2235     Op->VectorList.Count = Count;
2236     Op->VectorList.LaneIndex = Index;
2237     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2238     Op->StartLoc = S;
2239     Op->EndLoc = E;
2240     return Op;
2241   }
2242
2243   static ARMOperand *CreateVectorIndex(unsigned Idx, SMLoc S, SMLoc E,
2244                                        MCContext &Ctx) {
2245     ARMOperand *Op = new ARMOperand(k_VectorIndex);
2246     Op->VectorIndex.Val = Idx;
2247     Op->StartLoc = S;
2248     Op->EndLoc = E;
2249     return Op;
2250   }
2251
2252   static ARMOperand *CreateImm(const MCExpr *Val, SMLoc S, SMLoc E) {
2253     ARMOperand *Op = new ARMOperand(k_Immediate);
2254     Op->Imm.Val = Val;
2255     Op->StartLoc = S;
2256     Op->EndLoc = E;
2257     return Op;
2258   }
2259
2260   static ARMOperand *CreateMem(unsigned BaseRegNum,
2261                                const MCConstantExpr *OffsetImm,
2262                                unsigned OffsetRegNum,
2263                                ARM_AM::ShiftOpc ShiftType,
2264                                unsigned ShiftImm,
2265                                unsigned Alignment,
2266                                bool isNegative,
2267                                SMLoc S, SMLoc E) {
2268     ARMOperand *Op = new ARMOperand(k_Memory);
2269     Op->Memory.BaseRegNum = BaseRegNum;
2270     Op->Memory.OffsetImm = OffsetImm;
2271     Op->Memory.OffsetRegNum = OffsetRegNum;
2272     Op->Memory.ShiftType = ShiftType;
2273     Op->Memory.ShiftImm = ShiftImm;
2274     Op->Memory.Alignment = Alignment;
2275     Op->Memory.isNegative = isNegative;
2276     Op->StartLoc = S;
2277     Op->EndLoc = E;
2278     return Op;
2279   }
2280
2281   static ARMOperand *CreatePostIdxReg(unsigned RegNum, bool isAdd,
2282                                       ARM_AM::ShiftOpc ShiftTy,
2283                                       unsigned ShiftImm,
2284                                       SMLoc S, SMLoc E) {
2285     ARMOperand *Op = new ARMOperand(k_PostIndexRegister);
2286     Op->PostIdxReg.RegNum = RegNum;
2287     Op->PostIdxReg.isAdd = isAdd;
2288     Op->PostIdxReg.ShiftTy = ShiftTy;
2289     Op->PostIdxReg.ShiftImm = ShiftImm;
2290     Op->StartLoc = S;
2291     Op->EndLoc = E;
2292     return Op;
2293   }
2294
2295   static ARMOperand *CreateMemBarrierOpt(ARM_MB::MemBOpt Opt, SMLoc S) {
2296     ARMOperand *Op = new ARMOperand(k_MemBarrierOpt);
2297     Op->MBOpt.Val = Opt;
2298     Op->StartLoc = S;
2299     Op->EndLoc = S;
2300     return Op;
2301   }
2302
2303   static ARMOperand *CreateProcIFlags(ARM_PROC::IFlags IFlags, SMLoc S) {
2304     ARMOperand *Op = new ARMOperand(k_ProcIFlags);
2305     Op->IFlags.Val = IFlags;
2306     Op->StartLoc = S;
2307     Op->EndLoc = S;
2308     return Op;
2309   }
2310
2311   static ARMOperand *CreateMSRMask(unsigned MMask, SMLoc S) {
2312     ARMOperand *Op = new ARMOperand(k_MSRMask);
2313     Op->MMask.Val = MMask;
2314     Op->StartLoc = S;
2315     Op->EndLoc = S;
2316     return Op;
2317   }
2318 };
2319
2320 } // end anonymous namespace.
2321
2322 void ARMOperand::print(raw_ostream &OS) const {
2323   switch (Kind) {
2324   case k_CondCode:
2325     OS << "<ARMCC::" << ARMCondCodeToString(getCondCode()) << ">";
2326     break;
2327   case k_CCOut:
2328     OS << "<ccout " << getReg() << ">";
2329     break;
2330   case k_ITCondMask: {
2331     static const char *const MaskStr[] = {
2332       "()", "(t)", "(e)", "(tt)", "(et)", "(te)", "(ee)", "(ttt)", "(ett)",
2333       "(tet)", "(eet)", "(tte)", "(ete)", "(tee)", "(eee)"
2334     };
2335     assert((ITMask.Mask & 0xf) == ITMask.Mask);
2336     OS << "<it-mask " << MaskStr[ITMask.Mask] << ">";
2337     break;
2338   }
2339   case k_CoprocNum:
2340     OS << "<coprocessor number: " << getCoproc() << ">";
2341     break;
2342   case k_CoprocReg:
2343     OS << "<coprocessor register: " << getCoproc() << ">";
2344     break;
2345   case k_CoprocOption:
2346     OS << "<coprocessor option: " << CoprocOption.Val << ">";
2347     break;
2348   case k_MSRMask:
2349     OS << "<mask: " << getMSRMask() << ">";
2350     break;
2351   case k_Immediate:
2352     getImm()->print(OS);
2353     break;
2354   case k_MemBarrierOpt:
2355     OS << "<ARM_MB::" << MemBOptToString(getMemBarrierOpt()) << ">";
2356     break;
2357   case k_Memory:
2358     OS << "<memory "
2359        << " base:" << Memory.BaseRegNum;
2360     OS << ">";
2361     break;
2362   case k_PostIndexRegister:
2363     OS << "post-idx register " << (PostIdxReg.isAdd ? "" : "-")
2364        << PostIdxReg.RegNum;
2365     if (PostIdxReg.ShiftTy != ARM_AM::no_shift)
2366       OS << ARM_AM::getShiftOpcStr(PostIdxReg.ShiftTy) << " "
2367          << PostIdxReg.ShiftImm;
2368     OS << ">";
2369     break;
2370   case k_ProcIFlags: {
2371     OS << "<ARM_PROC::";
2372     unsigned IFlags = getProcIFlags();
2373     for (int i=2; i >= 0; --i)
2374       if (IFlags & (1 << i))
2375         OS << ARM_PROC::IFlagsToString(1 << i);
2376     OS << ">";
2377     break;
2378   }
2379   case k_Register:
2380     OS << "<register " << getReg() << ">";
2381     break;
2382   case k_ShifterImmediate:
2383     OS << "<shift " << (ShifterImm.isASR ? "asr" : "lsl")
2384        << " #" << ShifterImm.Imm << ">";
2385     break;
2386   case k_ShiftedRegister:
2387     OS << "<so_reg_reg "
2388        << RegShiftedReg.SrcReg << " "
2389        << ARM_AM::getShiftOpcStr(RegShiftedReg.ShiftTy)
2390        << " " << RegShiftedReg.ShiftReg << ">";
2391     break;
2392   case k_ShiftedImmediate:
2393     OS << "<so_reg_imm "
2394        << RegShiftedImm.SrcReg << " "
2395        << ARM_AM::getShiftOpcStr(RegShiftedImm.ShiftTy)
2396        << " #" << RegShiftedImm.ShiftImm << ">";
2397     break;
2398   case k_RotateImmediate:
2399     OS << "<ror " << " #" << (RotImm.Imm * 8) << ">";
2400     break;
2401   case k_BitfieldDescriptor:
2402     OS << "<bitfield " << "lsb: " << Bitfield.LSB
2403        << ", width: " << Bitfield.Width << ">";
2404     break;
2405   case k_RegisterList:
2406   case k_DPRRegisterList:
2407   case k_SPRRegisterList: {
2408     OS << "<register_list ";
2409
2410     const SmallVectorImpl<unsigned> &RegList = getRegList();
2411     for (SmallVectorImpl<unsigned>::const_iterator
2412            I = RegList.begin(), E = RegList.end(); I != E; ) {
2413       OS << *I;
2414       if (++I < E) OS << ", ";
2415     }
2416
2417     OS << ">";
2418     break;
2419   }
2420   case k_VectorList:
2421     OS << "<vector_list " << VectorList.Count << " * "
2422        << VectorList.RegNum << ">";
2423     break;
2424   case k_VectorListAllLanes:
2425     OS << "<vector_list(all lanes) " << VectorList.Count << " * "
2426        << VectorList.RegNum << ">";
2427     break;
2428   case k_VectorListIndexed:
2429     OS << "<vector_list(lane " << VectorList.LaneIndex << ") "
2430        << VectorList.Count << " * " << VectorList.RegNum << ">";
2431     break;
2432   case k_Token:
2433     OS << "'" << getToken() << "'";
2434     break;
2435   case k_VectorIndex:
2436     OS << "<vectorindex " << getVectorIndex() << ">";
2437     break;
2438   }
2439 }
2440
2441 /// @name Auto-generated Match Functions
2442 /// {
2443
2444 static unsigned MatchRegisterName(StringRef Name);
2445
2446 /// }
2447
2448 bool ARMAsmParser::ParseRegister(unsigned &RegNo,
2449                                  SMLoc &StartLoc, SMLoc &EndLoc) {
2450   StartLoc = Parser.getTok().getLoc();
2451   RegNo = tryParseRegister();
2452   EndLoc = Parser.getTok().getLoc();
2453
2454   return (RegNo == (unsigned)-1);
2455 }
2456
2457 /// Try to parse a register name.  The token must be an Identifier when called,
2458 /// and if it is a register name the token is eaten and the register number is
2459 /// returned.  Otherwise return -1.
2460 ///
2461 int ARMAsmParser::tryParseRegister() {
2462   const AsmToken &Tok = Parser.getTok();
2463   if (Tok.isNot(AsmToken::Identifier)) return -1;
2464
2465   std::string lowerCase = Tok.getString().lower();
2466   unsigned RegNum = MatchRegisterName(lowerCase);
2467   if (!RegNum) {
2468     RegNum = StringSwitch<unsigned>(lowerCase)
2469       .Case("r13", ARM::SP)
2470       .Case("r14", ARM::LR)
2471       .Case("r15", ARM::PC)
2472       .Case("ip", ARM::R12)
2473       // Additional register name aliases for 'gas' compatibility.
2474       .Case("a1", ARM::R0)
2475       .Case("a2", ARM::R1)
2476       .Case("a3", ARM::R2)
2477       .Case("a4", ARM::R3)
2478       .Case("v1", ARM::R4)
2479       .Case("v2", ARM::R5)
2480       .Case("v3", ARM::R6)
2481       .Case("v4", ARM::R7)
2482       .Case("v5", ARM::R8)
2483       .Case("v6", ARM::R9)
2484       .Case("v7", ARM::R10)
2485       .Case("v8", ARM::R11)
2486       .Case("sb", ARM::R9)
2487       .Case("sl", ARM::R10)
2488       .Case("fp", ARM::R11)
2489       .Default(0);
2490   }
2491   if (!RegNum) {
2492     // Check for aliases registered via .req. Canonicalize to lower case.
2493     // That's more consistent since register names are case insensitive, and
2494     // it's how the original entry was passed in from MC/MCParser/AsmParser.
2495     StringMap<unsigned>::const_iterator Entry = RegisterReqs.find(lowerCase);
2496     // If no match, return failure.
2497     if (Entry == RegisterReqs.end())
2498       return -1;
2499     Parser.Lex(); // Eat identifier token.
2500     return Entry->getValue();
2501   }
2502
2503   Parser.Lex(); // Eat identifier token.
2504
2505   return RegNum;
2506 }
2507
2508 // Try to parse a shifter  (e.g., "lsl <amt>"). On success, return 0.
2509 // If a recoverable error occurs, return 1. If an irrecoverable error
2510 // occurs, return -1. An irrecoverable error is one where tokens have been
2511 // consumed in the process of trying to parse the shifter (i.e., when it is
2512 // indeed a shifter operand, but malformed).
2513 int ARMAsmParser::tryParseShiftRegister(
2514                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2515   SMLoc S = Parser.getTok().getLoc();
2516   const AsmToken &Tok = Parser.getTok();
2517   assert(Tok.is(AsmToken::Identifier) && "Token is not an Identifier");
2518
2519   std::string lowerCase = Tok.getString().lower();
2520   ARM_AM::ShiftOpc ShiftTy = StringSwitch<ARM_AM::ShiftOpc>(lowerCase)
2521       .Case("asl", ARM_AM::lsl)
2522       .Case("lsl", ARM_AM::lsl)
2523       .Case("lsr", ARM_AM::lsr)
2524       .Case("asr", ARM_AM::asr)
2525       .Case("ror", ARM_AM::ror)
2526       .Case("rrx", ARM_AM::rrx)
2527       .Default(ARM_AM::no_shift);
2528
2529   if (ShiftTy == ARM_AM::no_shift)
2530     return 1;
2531
2532   Parser.Lex(); // Eat the operator.
2533
2534   // The source register for the shift has already been added to the
2535   // operand list, so we need to pop it off and combine it into the shifted
2536   // register operand instead.
2537   OwningPtr<ARMOperand> PrevOp((ARMOperand*)Operands.pop_back_val());
2538   if (!PrevOp->isReg())
2539     return Error(PrevOp->getStartLoc(), "shift must be of a register");
2540   int SrcReg = PrevOp->getReg();
2541   int64_t Imm = 0;
2542   int ShiftReg = 0;
2543   if (ShiftTy == ARM_AM::rrx) {
2544     // RRX Doesn't have an explicit shift amount. The encoder expects
2545     // the shift register to be the same as the source register. Seems odd,
2546     // but OK.
2547     ShiftReg = SrcReg;
2548   } else {
2549     // Figure out if this is shifted by a constant or a register (for non-RRX).
2550     if (Parser.getTok().is(AsmToken::Hash) ||
2551         Parser.getTok().is(AsmToken::Dollar)) {
2552       Parser.Lex(); // Eat hash.
2553       SMLoc ImmLoc = Parser.getTok().getLoc();
2554       const MCExpr *ShiftExpr = 0;
2555       if (getParser().ParseExpression(ShiftExpr)) {
2556         Error(ImmLoc, "invalid immediate shift value");
2557         return -1;
2558       }
2559       // The expression must be evaluatable as an immediate.
2560       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftExpr);
2561       if (!CE) {
2562         Error(ImmLoc, "invalid immediate shift value");
2563         return -1;
2564       }
2565       // Range check the immediate.
2566       // lsl, ror: 0 <= imm <= 31
2567       // lsr, asr: 0 <= imm <= 32
2568       Imm = CE->getValue();
2569       if (Imm < 0 ||
2570           ((ShiftTy == ARM_AM::lsl || ShiftTy == ARM_AM::ror) && Imm > 31) ||
2571           ((ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr) && Imm > 32)) {
2572         Error(ImmLoc, "immediate shift value out of range");
2573         return -1;
2574       }
2575       // shift by zero is a nop. Always send it through as lsl.
2576       // ('as' compatibility)
2577       if (Imm == 0)
2578         ShiftTy = ARM_AM::lsl;
2579     } else if (Parser.getTok().is(AsmToken::Identifier)) {
2580       ShiftReg = tryParseRegister();
2581       SMLoc L = Parser.getTok().getLoc();
2582       if (ShiftReg == -1) {
2583         Error (L, "expected immediate or register in shift operand");
2584         return -1;
2585       }
2586     } else {
2587       Error (Parser.getTok().getLoc(),
2588                     "expected immediate or register in shift operand");
2589       return -1;
2590     }
2591   }
2592
2593   if (ShiftReg && ShiftTy != ARM_AM::rrx)
2594     Operands.push_back(ARMOperand::CreateShiftedRegister(ShiftTy, SrcReg,
2595                                                          ShiftReg, Imm,
2596                                                S, Parser.getTok().getLoc()));
2597   else
2598     Operands.push_back(ARMOperand::CreateShiftedImmediate(ShiftTy, SrcReg, Imm,
2599                                                S, Parser.getTok().getLoc()));
2600
2601   return 0;
2602 }
2603
2604
2605 /// Try to parse a register name.  The token must be an Identifier when called.
2606 /// If it's a register, an AsmOperand is created. Another AsmOperand is created
2607 /// if there is a "writeback". 'true' if it's not a register.
2608 ///
2609 /// TODO this is likely to change to allow different register types and or to
2610 /// parse for a specific register type.
2611 bool ARMAsmParser::
2612 tryParseRegisterWithWriteBack(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2613   SMLoc S = Parser.getTok().getLoc();
2614   int RegNo = tryParseRegister();
2615   if (RegNo == -1)
2616     return true;
2617
2618   Operands.push_back(ARMOperand::CreateReg(RegNo, S, Parser.getTok().getLoc()));
2619
2620   const AsmToken &ExclaimTok = Parser.getTok();
2621   if (ExclaimTok.is(AsmToken::Exclaim)) {
2622     Operands.push_back(ARMOperand::CreateToken(ExclaimTok.getString(),
2623                                                ExclaimTok.getLoc()));
2624     Parser.Lex(); // Eat exclaim token
2625     return false;
2626   }
2627
2628   // Also check for an index operand. This is only legal for vector registers,
2629   // but that'll get caught OK in operand matching, so we don't need to
2630   // explicitly filter everything else out here.
2631   if (Parser.getTok().is(AsmToken::LBrac)) {
2632     SMLoc SIdx = Parser.getTok().getLoc();
2633     Parser.Lex(); // Eat left bracket token.
2634
2635     const MCExpr *ImmVal;
2636     if (getParser().ParseExpression(ImmVal))
2637       return true;
2638     const MCConstantExpr *MCE = dyn_cast<MCConstantExpr>(ImmVal);
2639     if (!MCE)
2640       return TokError("immediate value expected for vector index");
2641
2642     SMLoc E = Parser.getTok().getLoc();
2643     if (Parser.getTok().isNot(AsmToken::RBrac))
2644       return Error(E, "']' expected");
2645
2646     Parser.Lex(); // Eat right bracket token.
2647
2648     Operands.push_back(ARMOperand::CreateVectorIndex(MCE->getValue(),
2649                                                      SIdx, E,
2650                                                      getContext()));
2651   }
2652
2653   return false;
2654 }
2655
2656 /// MatchCoprocessorOperandName - Try to parse an coprocessor related
2657 /// instruction with a symbolic operand name. Example: "p1", "p7", "c3",
2658 /// "c5", ...
2659 static int MatchCoprocessorOperandName(StringRef Name, char CoprocOp) {
2660   // Use the same layout as the tablegen'erated register name matcher. Ugly,
2661   // but efficient.
2662   switch (Name.size()) {
2663   default: return -1;
2664   case 2:
2665     if (Name[0] != CoprocOp)
2666       return -1;
2667     switch (Name[1]) {
2668     default:  return -1;
2669     case '0': return 0;
2670     case '1': return 1;
2671     case '2': return 2;
2672     case '3': return 3;
2673     case '4': return 4;
2674     case '5': return 5;
2675     case '6': return 6;
2676     case '7': return 7;
2677     case '8': return 8;
2678     case '9': return 9;
2679     }
2680   case 3:
2681     if (Name[0] != CoprocOp || Name[1] != '1')
2682       return -1;
2683     switch (Name[2]) {
2684     default:  return -1;
2685     case '0': return 10;
2686     case '1': return 11;
2687     case '2': return 12;
2688     case '3': return 13;
2689     case '4': return 14;
2690     case '5': return 15;
2691     }
2692   }
2693 }
2694
2695 /// parseITCondCode - Try to parse a condition code for an IT instruction.
2696 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2697 parseITCondCode(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2698   SMLoc S = Parser.getTok().getLoc();
2699   const AsmToken &Tok = Parser.getTok();
2700   if (!Tok.is(AsmToken::Identifier))
2701     return MatchOperand_NoMatch;
2702   unsigned CC = StringSwitch<unsigned>(Tok.getString().lower())
2703     .Case("eq", ARMCC::EQ)
2704     .Case("ne", ARMCC::NE)
2705     .Case("hs", ARMCC::HS)
2706     .Case("cs", ARMCC::HS)
2707     .Case("lo", ARMCC::LO)
2708     .Case("cc", ARMCC::LO)
2709     .Case("mi", ARMCC::MI)
2710     .Case("pl", ARMCC::PL)
2711     .Case("vs", ARMCC::VS)
2712     .Case("vc", ARMCC::VC)
2713     .Case("hi", ARMCC::HI)
2714     .Case("ls", ARMCC::LS)
2715     .Case("ge", ARMCC::GE)
2716     .Case("lt", ARMCC::LT)
2717     .Case("gt", ARMCC::GT)
2718     .Case("le", ARMCC::LE)
2719     .Case("al", ARMCC::AL)
2720     .Default(~0U);
2721   if (CC == ~0U)
2722     return MatchOperand_NoMatch;
2723   Parser.Lex(); // Eat the token.
2724
2725   Operands.push_back(ARMOperand::CreateCondCode(ARMCC::CondCodes(CC), S));
2726
2727   return MatchOperand_Success;
2728 }
2729
2730 /// parseCoprocNumOperand - Try to parse an coprocessor number operand. The
2731 /// token must be an Identifier when called, and if it is a coprocessor
2732 /// number, the token is eaten and the operand is added to the operand list.
2733 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2734 parseCoprocNumOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2735   SMLoc S = Parser.getTok().getLoc();
2736   const AsmToken &Tok = Parser.getTok();
2737   if (Tok.isNot(AsmToken::Identifier))
2738     return MatchOperand_NoMatch;
2739
2740   int Num = MatchCoprocessorOperandName(Tok.getString(), 'p');
2741   if (Num == -1)
2742     return MatchOperand_NoMatch;
2743
2744   Parser.Lex(); // Eat identifier token.
2745   Operands.push_back(ARMOperand::CreateCoprocNum(Num, S));
2746   return MatchOperand_Success;
2747 }
2748
2749 /// parseCoprocRegOperand - Try to parse an coprocessor register operand. The
2750 /// token must be an Identifier when called, and if it is a coprocessor
2751 /// number, the token is eaten and the operand is added to the operand list.
2752 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2753 parseCoprocRegOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2754   SMLoc S = Parser.getTok().getLoc();
2755   const AsmToken &Tok = Parser.getTok();
2756   if (Tok.isNot(AsmToken::Identifier))
2757     return MatchOperand_NoMatch;
2758
2759   int Reg = MatchCoprocessorOperandName(Tok.getString(), 'c');
2760   if (Reg == -1)
2761     return MatchOperand_NoMatch;
2762
2763   Parser.Lex(); // Eat identifier token.
2764   Operands.push_back(ARMOperand::CreateCoprocReg(Reg, S));
2765   return MatchOperand_Success;
2766 }
2767
2768 /// parseCoprocOptionOperand - Try to parse an coprocessor option operand.
2769 /// coproc_option : '{' imm0_255 '}'
2770 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2771 parseCoprocOptionOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2772   SMLoc S = Parser.getTok().getLoc();
2773
2774   // If this isn't a '{', this isn't a coprocessor immediate operand.
2775   if (Parser.getTok().isNot(AsmToken::LCurly))
2776     return MatchOperand_NoMatch;
2777   Parser.Lex(); // Eat the '{'
2778
2779   const MCExpr *Expr;
2780   SMLoc Loc = Parser.getTok().getLoc();
2781   if (getParser().ParseExpression(Expr)) {
2782     Error(Loc, "illegal expression");
2783     return MatchOperand_ParseFail;
2784   }
2785   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
2786   if (!CE || CE->getValue() < 0 || CE->getValue() > 255) {
2787     Error(Loc, "coprocessor option must be an immediate in range [0, 255]");
2788     return MatchOperand_ParseFail;
2789   }
2790   int Val = CE->getValue();
2791
2792   // Check for and consume the closing '}'
2793   if (Parser.getTok().isNot(AsmToken::RCurly))
2794     return MatchOperand_ParseFail;
2795   SMLoc E = Parser.getTok().getLoc();
2796   Parser.Lex(); // Eat the '}'
2797
2798   Operands.push_back(ARMOperand::CreateCoprocOption(Val, S, E));
2799   return MatchOperand_Success;
2800 }
2801
2802 // For register list parsing, we need to map from raw GPR register numbering
2803 // to the enumeration values. The enumeration values aren't sorted by
2804 // register number due to our using "sp", "lr" and "pc" as canonical names.
2805 static unsigned getNextRegister(unsigned Reg) {
2806   // If this is a GPR, we need to do it manually, otherwise we can rely
2807   // on the sort ordering of the enumeration since the other reg-classes
2808   // are sane.
2809   if (!ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
2810     return Reg + 1;
2811   switch(Reg) {
2812   default: llvm_unreachable("Invalid GPR number!");
2813   case ARM::R0:  return ARM::R1;  case ARM::R1:  return ARM::R2;
2814   case ARM::R2:  return ARM::R3;  case ARM::R3:  return ARM::R4;
2815   case ARM::R4:  return ARM::R5;  case ARM::R5:  return ARM::R6;
2816   case ARM::R6:  return ARM::R7;  case ARM::R7:  return ARM::R8;
2817   case ARM::R8:  return ARM::R9;  case ARM::R9:  return ARM::R10;
2818   case ARM::R10: return ARM::R11; case ARM::R11: return ARM::R12;
2819   case ARM::R12: return ARM::SP;  case ARM::SP:  return ARM::LR;
2820   case ARM::LR:  return ARM::PC;  case ARM::PC:  return ARM::R0;
2821   }
2822 }
2823
2824 // Return the low-subreg of a given Q register.
2825 static unsigned getDRegFromQReg(unsigned QReg) {
2826   switch (QReg) {
2827   default: llvm_unreachable("expected a Q register!");
2828   case ARM::Q0:  return ARM::D0;
2829   case ARM::Q1:  return ARM::D2;
2830   case ARM::Q2:  return ARM::D4;
2831   case ARM::Q3:  return ARM::D6;
2832   case ARM::Q4:  return ARM::D8;
2833   case ARM::Q5:  return ARM::D10;
2834   case ARM::Q6:  return ARM::D12;
2835   case ARM::Q7:  return ARM::D14;
2836   case ARM::Q8:  return ARM::D16;
2837   case ARM::Q9:  return ARM::D18;
2838   case ARM::Q10: return ARM::D20;
2839   case ARM::Q11: return ARM::D22;
2840   case ARM::Q12: return ARM::D24;
2841   case ARM::Q13: return ARM::D26;
2842   case ARM::Q14: return ARM::D28;
2843   case ARM::Q15: return ARM::D30;
2844   }
2845 }
2846
2847 /// Parse a register list.
2848 bool ARMAsmParser::
2849 parseRegisterList(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
2850   assert(Parser.getTok().is(AsmToken::LCurly) &&
2851          "Token is not a Left Curly Brace");
2852   SMLoc S = Parser.getTok().getLoc();
2853   Parser.Lex(); // Eat '{' token.
2854   SMLoc RegLoc = Parser.getTok().getLoc();
2855
2856   // Check the first register in the list to see what register class
2857   // this is a list of.
2858   int Reg = tryParseRegister();
2859   if (Reg == -1)
2860     return Error(RegLoc, "register expected");
2861
2862   // The reglist instructions have at most 16 registers, so reserve
2863   // space for that many.
2864   SmallVector<std::pair<unsigned, SMLoc>, 16> Registers;
2865
2866   // Allow Q regs and just interpret them as the two D sub-registers.
2867   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
2868     Reg = getDRegFromQReg(Reg);
2869     Registers.push_back(std::pair<unsigned, SMLoc>(Reg, RegLoc));
2870     ++Reg;
2871   }
2872   const MCRegisterClass *RC;
2873   if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
2874     RC = &ARMMCRegisterClasses[ARM::GPRRegClassID];
2875   else if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg))
2876     RC = &ARMMCRegisterClasses[ARM::DPRRegClassID];
2877   else if (ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg))
2878     RC = &ARMMCRegisterClasses[ARM::SPRRegClassID];
2879   else
2880     return Error(RegLoc, "invalid register in register list");
2881
2882   // Store the register.
2883   Registers.push_back(std::pair<unsigned, SMLoc>(Reg, RegLoc));
2884
2885   // This starts immediately after the first register token in the list,
2886   // so we can see either a comma or a minus (range separator) as a legal
2887   // next token.
2888   while (Parser.getTok().is(AsmToken::Comma) ||
2889          Parser.getTok().is(AsmToken::Minus)) {
2890     if (Parser.getTok().is(AsmToken::Minus)) {
2891       Parser.Lex(); // Eat the minus.
2892       SMLoc EndLoc = Parser.getTok().getLoc();
2893       int EndReg = tryParseRegister();
2894       if (EndReg == -1)
2895         return Error(EndLoc, "register expected");
2896       // Allow Q regs and just interpret them as the two D sub-registers.
2897       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
2898         EndReg = getDRegFromQReg(EndReg) + 1;
2899       // If the register is the same as the start reg, there's nothing
2900       // more to do.
2901       if (Reg == EndReg)
2902         continue;
2903       // The register must be in the same register class as the first.
2904       if (!RC->contains(EndReg))
2905         return Error(EndLoc, "invalid register in register list");
2906       // Ranges must go from low to high.
2907       if (MRI->getEncodingValue(Reg) > MRI->getEncodingValue(EndReg))
2908         return Error(EndLoc, "bad range in register list");
2909
2910       // Add all the registers in the range to the register list.
2911       while (Reg != EndReg) {
2912         Reg = getNextRegister(Reg);
2913         Registers.push_back(std::pair<unsigned, SMLoc>(Reg, RegLoc));
2914       }
2915       continue;
2916     }
2917     Parser.Lex(); // Eat the comma.
2918     RegLoc = Parser.getTok().getLoc();
2919     int OldReg = Reg;
2920     const AsmToken RegTok = Parser.getTok();
2921     Reg = tryParseRegister();
2922     if (Reg == -1)
2923       return Error(RegLoc, "register expected");
2924     // Allow Q regs and just interpret them as the two D sub-registers.
2925     bool isQReg = false;
2926     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
2927       Reg = getDRegFromQReg(Reg);
2928       isQReg = true;
2929     }
2930     // The register must be in the same register class as the first.
2931     if (!RC->contains(Reg))
2932       return Error(RegLoc, "invalid register in register list");
2933     // List must be monotonically increasing.
2934     if (MRI->getEncodingValue(Reg) < MRI->getEncodingValue(OldReg)) {
2935       if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
2936         Warning(RegLoc, "register list not in ascending order");
2937       else
2938         return Error(RegLoc, "register list not in ascending order");
2939     }
2940     if (MRI->getEncodingValue(Reg) == MRI->getEncodingValue(OldReg)) {
2941       Warning(RegLoc, "duplicated register (" + RegTok.getString() +
2942               ") in register list");
2943       continue;
2944     }
2945     // VFP register lists must also be contiguous.
2946     // It's OK to use the enumeration values directly here rather, as the
2947     // VFP register classes have the enum sorted properly.
2948     if (RC != &ARMMCRegisterClasses[ARM::GPRRegClassID] &&
2949         Reg != OldReg + 1)
2950       return Error(RegLoc, "non-contiguous register range");
2951     Registers.push_back(std::pair<unsigned, SMLoc>(Reg, RegLoc));
2952     if (isQReg)
2953       Registers.push_back(std::pair<unsigned, SMLoc>(++Reg, RegLoc));
2954   }
2955
2956   SMLoc E = Parser.getTok().getLoc();
2957   if (Parser.getTok().isNot(AsmToken::RCurly))
2958     return Error(E, "'}' expected");
2959   Parser.Lex(); // Eat '}' token.
2960
2961   // Push the register list operand.
2962   Operands.push_back(ARMOperand::CreateRegList(Registers, S, E));
2963
2964   // The ARM system instruction variants for LDM/STM have a '^' token here.
2965   if (Parser.getTok().is(AsmToken::Caret)) {
2966     Operands.push_back(ARMOperand::CreateToken("^",Parser.getTok().getLoc()));
2967     Parser.Lex(); // Eat '^' token.
2968   }
2969
2970   return false;
2971 }
2972
2973 // Helper function to parse the lane index for vector lists.
2974 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
2975 parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index) {
2976   Index = 0; // Always return a defined index value.
2977   if (Parser.getTok().is(AsmToken::LBrac)) {
2978     Parser.Lex(); // Eat the '['.
2979     if (Parser.getTok().is(AsmToken::RBrac)) {
2980       // "Dn[]" is the 'all lanes' syntax.
2981       LaneKind = AllLanes;
2982       Parser.Lex(); // Eat the ']'.
2983       return MatchOperand_Success;
2984     }
2985
2986     // There's an optional '#' token here. Normally there wouldn't be, but
2987     // inline assemble puts one in, and it's friendly to accept that.
2988     if (Parser.getTok().is(AsmToken::Hash))
2989       Parser.Lex(); // Eat the '#'
2990
2991     const MCExpr *LaneIndex;
2992     SMLoc Loc = Parser.getTok().getLoc();
2993     if (getParser().ParseExpression(LaneIndex)) {
2994       Error(Loc, "illegal expression");
2995       return MatchOperand_ParseFail;
2996     }
2997     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LaneIndex);
2998     if (!CE) {
2999       Error(Loc, "lane index must be empty or an integer");
3000       return MatchOperand_ParseFail;
3001     }
3002     if (Parser.getTok().isNot(AsmToken::RBrac)) {
3003       Error(Parser.getTok().getLoc(), "']' expected");
3004       return MatchOperand_ParseFail;
3005     }
3006     Parser.Lex(); // Eat the ']'.
3007     int64_t Val = CE->getValue();
3008
3009     // FIXME: Make this range check context sensitive for .8, .16, .32.
3010     if (Val < 0 || Val > 7) {
3011       Error(Parser.getTok().getLoc(), "lane index out of range");
3012       return MatchOperand_ParseFail;
3013     }
3014     Index = Val;
3015     LaneKind = IndexedLane;
3016     return MatchOperand_Success;
3017   }
3018   LaneKind = NoLanes;
3019   return MatchOperand_Success;
3020 }
3021
3022 // parse a vector register list
3023 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3024 parseVectorList(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3025   VectorLaneTy LaneKind;
3026   unsigned LaneIndex;
3027   SMLoc S = Parser.getTok().getLoc();
3028   // As an extension (to match gas), support a plain D register or Q register
3029   // (without encosing curly braces) as a single or double entry list,
3030   // respectively.
3031   if (Parser.getTok().is(AsmToken::Identifier)) {
3032     int Reg = tryParseRegister();
3033     if (Reg == -1)
3034       return MatchOperand_NoMatch;
3035     SMLoc E = Parser.getTok().getLoc();
3036     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg)) {
3037       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex);
3038       if (Res != MatchOperand_Success)
3039         return Res;
3040       switch (LaneKind) {
3041       case NoLanes:
3042         E = Parser.getTok().getLoc();
3043         Operands.push_back(ARMOperand::CreateVectorList(Reg, 1, false, S, E));
3044         break;
3045       case AllLanes:
3046         E = Parser.getTok().getLoc();
3047         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 1, false,
3048                                                                 S, E));
3049         break;
3050       case IndexedLane:
3051         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 1,
3052                                                                LaneIndex,
3053                                                                false, S, E));
3054         break;
3055       }
3056       return MatchOperand_Success;
3057     }
3058     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3059       Reg = getDRegFromQReg(Reg);
3060       OperandMatchResultTy Res = parseVectorLane(LaneKind, LaneIndex);
3061       if (Res != MatchOperand_Success)
3062         return Res;
3063       switch (LaneKind) {
3064       case NoLanes:
3065         E = Parser.getTok().getLoc();
3066         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3067                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3068         Operands.push_back(ARMOperand::CreateVectorList(Reg, 2, false, S, E));
3069         break;
3070       case AllLanes:
3071         E = Parser.getTok().getLoc();
3072         Reg = MRI->getMatchingSuperReg(Reg, ARM::dsub_0,
3073                                    &ARMMCRegisterClasses[ARM::DPairRegClassID]);
3074         Operands.push_back(ARMOperand::CreateVectorListAllLanes(Reg, 2, false,
3075                                                                 S, E));
3076         break;
3077       case IndexedLane:
3078         Operands.push_back(ARMOperand::CreateVectorListIndexed(Reg, 2,
3079                                                                LaneIndex,
3080                                                                false, S, E));
3081         break;
3082       }
3083       return MatchOperand_Success;
3084     }
3085     Error(S, "vector register expected");
3086     return MatchOperand_ParseFail;
3087   }
3088
3089   if (Parser.getTok().isNot(AsmToken::LCurly))
3090     return MatchOperand_NoMatch;
3091
3092   Parser.Lex(); // Eat '{' token.
3093   SMLoc RegLoc = Parser.getTok().getLoc();
3094
3095   int Reg = tryParseRegister();
3096   if (Reg == -1) {
3097     Error(RegLoc, "register expected");
3098     return MatchOperand_ParseFail;
3099   }
3100   unsigned Count = 1;
3101   int Spacing = 0;
3102   unsigned FirstReg = Reg;
3103   // The list is of D registers, but we also allow Q regs and just interpret
3104   // them as the two D sub-registers.
3105   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3106     FirstReg = Reg = getDRegFromQReg(Reg);
3107     Spacing = 1; // double-spacing requires explicit D registers, otherwise
3108                  // it's ambiguous with four-register single spaced.
3109     ++Reg;
3110     ++Count;
3111   }
3112   if (parseVectorLane(LaneKind, LaneIndex) != MatchOperand_Success)
3113     return MatchOperand_ParseFail;
3114
3115   while (Parser.getTok().is(AsmToken::Comma) ||
3116          Parser.getTok().is(AsmToken::Minus)) {
3117     if (Parser.getTok().is(AsmToken::Minus)) {
3118       if (!Spacing)
3119         Spacing = 1; // Register range implies a single spaced list.
3120       else if (Spacing == 2) {
3121         Error(Parser.getTok().getLoc(),
3122               "sequential registers in double spaced list");
3123         return MatchOperand_ParseFail;
3124       }
3125       Parser.Lex(); // Eat the minus.
3126       SMLoc EndLoc = Parser.getTok().getLoc();
3127       int EndReg = tryParseRegister();
3128       if (EndReg == -1) {
3129         Error(EndLoc, "register expected");
3130         return MatchOperand_ParseFail;
3131       }
3132       // Allow Q regs and just interpret them as the two D sub-registers.
3133       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
3134         EndReg = getDRegFromQReg(EndReg) + 1;
3135       // If the register is the same as the start reg, there's nothing
3136       // more to do.
3137       if (Reg == EndReg)
3138         continue;
3139       // The register must be in the same register class as the first.
3140       if (!ARMMCRegisterClasses[ARM::DPRRegClassID].contains(EndReg)) {
3141         Error(EndLoc, "invalid register in register list");
3142         return MatchOperand_ParseFail;
3143       }
3144       // Ranges must go from low to high.
3145       if (Reg > EndReg) {
3146         Error(EndLoc, "bad range in register list");
3147         return MatchOperand_ParseFail;
3148       }
3149       // Parse the lane specifier if present.
3150       VectorLaneTy NextLaneKind;
3151       unsigned NextLaneIndex;
3152       if (parseVectorLane(NextLaneKind, NextLaneIndex) != MatchOperand_Success)
3153         return MatchOperand_ParseFail;
3154       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3155         Error(EndLoc, "mismatched lane index in register list");
3156         return MatchOperand_ParseFail;
3157       }
3158       EndLoc = Parser.getTok().getLoc();
3159
3160       // Add all the registers in the range to the register list.
3161       Count += EndReg - Reg;
3162       Reg = EndReg;
3163       continue;
3164     }
3165     Parser.Lex(); // Eat the comma.
3166     RegLoc = Parser.getTok().getLoc();
3167     int OldReg = Reg;
3168     Reg = tryParseRegister();
3169     if (Reg == -1) {
3170       Error(RegLoc, "register expected");
3171       return MatchOperand_ParseFail;
3172     }
3173     // vector register lists must be contiguous.
3174     // It's OK to use the enumeration values directly here rather, as the
3175     // VFP register classes have the enum sorted properly.
3176     //
3177     // The list is of D registers, but we also allow Q regs and just interpret
3178     // them as the two D sub-registers.
3179     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3180       if (!Spacing)
3181         Spacing = 1; // Register range implies a single spaced list.
3182       else if (Spacing == 2) {
3183         Error(RegLoc,
3184               "invalid register in double-spaced list (must be 'D' register')");
3185         return MatchOperand_ParseFail;
3186       }
3187       Reg = getDRegFromQReg(Reg);
3188       if (Reg != OldReg + 1) {
3189         Error(RegLoc, "non-contiguous register range");
3190         return MatchOperand_ParseFail;
3191       }
3192       ++Reg;
3193       Count += 2;
3194       // Parse the lane specifier if present.
3195       VectorLaneTy NextLaneKind;
3196       unsigned NextLaneIndex;
3197       SMLoc EndLoc = Parser.getTok().getLoc();
3198       if (parseVectorLane(NextLaneKind, NextLaneIndex) != MatchOperand_Success)
3199         return MatchOperand_ParseFail;
3200       if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3201         Error(EndLoc, "mismatched lane index in register list");
3202         return MatchOperand_ParseFail;
3203       }
3204       continue;
3205     }
3206     // Normal D register.
3207     // Figure out the register spacing (single or double) of the list if
3208     // we don't know it already.
3209     if (!Spacing)
3210       Spacing = 1 + (Reg == OldReg + 2);
3211
3212     // Just check that it's contiguous and keep going.
3213     if (Reg != OldReg + Spacing) {
3214       Error(RegLoc, "non-contiguous register range");
3215       return MatchOperand_ParseFail;
3216     }
3217     ++Count;
3218     // Parse the lane specifier if present.
3219     VectorLaneTy NextLaneKind;
3220     unsigned NextLaneIndex;
3221     SMLoc EndLoc = Parser.getTok().getLoc();
3222     if (parseVectorLane(NextLaneKind, NextLaneIndex) != MatchOperand_Success)
3223       return MatchOperand_ParseFail;
3224     if (NextLaneKind != LaneKind || LaneIndex != NextLaneIndex) {
3225       Error(EndLoc, "mismatched lane index in register list");
3226       return MatchOperand_ParseFail;
3227     }
3228   }
3229
3230   SMLoc E = Parser.getTok().getLoc();
3231   if (Parser.getTok().isNot(AsmToken::RCurly)) {
3232     Error(E, "'}' expected");
3233     return MatchOperand_ParseFail;
3234   }
3235   Parser.Lex(); // Eat '}' token.
3236
3237   switch (LaneKind) {
3238   case NoLanes:
3239     // Two-register operands have been converted to the
3240     // composite register classes.
3241     if (Count == 2) {
3242       const MCRegisterClass *RC = (Spacing == 1) ?
3243         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3244         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3245       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3246     }
3247
3248     Operands.push_back(ARMOperand::CreateVectorList(FirstReg, Count,
3249                                                     (Spacing == 2), S, E));
3250     break;
3251   case AllLanes:
3252     // Two-register operands have been converted to the
3253     // composite register classes.
3254     if (Count == 2) {
3255       const MCRegisterClass *RC = (Spacing == 1) ?
3256         &ARMMCRegisterClasses[ARM::DPairRegClassID] :
3257         &ARMMCRegisterClasses[ARM::DPairSpcRegClassID];
3258       FirstReg = MRI->getMatchingSuperReg(FirstReg, ARM::dsub_0, RC);
3259     }
3260     Operands.push_back(ARMOperand::CreateVectorListAllLanes(FirstReg, Count,
3261                                                             (Spacing == 2),
3262                                                             S, E));
3263     break;
3264   case IndexedLane:
3265     Operands.push_back(ARMOperand::CreateVectorListIndexed(FirstReg, Count,
3266                                                            LaneIndex,
3267                                                            (Spacing == 2),
3268                                                            S, E));
3269     break;
3270   }
3271   return MatchOperand_Success;
3272 }
3273
3274 /// parseMemBarrierOptOperand - Try to parse DSB/DMB data barrier options.
3275 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3276 parseMemBarrierOptOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3277   SMLoc S = Parser.getTok().getLoc();
3278   const AsmToken &Tok = Parser.getTok();
3279   unsigned Opt;
3280
3281   if (Tok.is(AsmToken::Identifier)) {
3282     StringRef OptStr = Tok.getString();
3283
3284     Opt = StringSwitch<unsigned>(OptStr.slice(0, OptStr.size()).lower())
3285       .Case("sy",    ARM_MB::SY)
3286       .Case("st",    ARM_MB::ST)
3287       .Case("sh",    ARM_MB::ISH)
3288       .Case("ish",   ARM_MB::ISH)
3289       .Case("shst",  ARM_MB::ISHST)
3290       .Case("ishst", ARM_MB::ISHST)
3291       .Case("nsh",   ARM_MB::NSH)
3292       .Case("un",    ARM_MB::NSH)
3293       .Case("nshst", ARM_MB::NSHST)
3294       .Case("unst",  ARM_MB::NSHST)
3295       .Case("osh",   ARM_MB::OSH)
3296       .Case("oshst", ARM_MB::OSHST)
3297       .Default(~0U);
3298
3299     if (Opt == ~0U)
3300       return MatchOperand_NoMatch;
3301
3302     Parser.Lex(); // Eat identifier token.
3303   } else if (Tok.is(AsmToken::Hash) ||
3304              Tok.is(AsmToken::Dollar) ||
3305              Tok.is(AsmToken::Integer)) {
3306     if (Parser.getTok().isNot(AsmToken::Integer))
3307       Parser.Lex(); // Eat the '#'.
3308     SMLoc Loc = Parser.getTok().getLoc();
3309
3310     const MCExpr *MemBarrierID;
3311     if (getParser().ParseExpression(MemBarrierID)) {
3312       Error(Loc, "illegal expression");
3313       return MatchOperand_ParseFail;
3314     }
3315
3316     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(MemBarrierID);
3317     if (!CE) {
3318       Error(Loc, "constant expression expected");
3319       return MatchOperand_ParseFail;
3320     }
3321
3322     int Val = CE->getValue();
3323     if (Val & ~0xf) {
3324       Error(Loc, "immediate value out of range");
3325       return MatchOperand_ParseFail;
3326     }
3327
3328     Opt = ARM_MB::RESERVED_0 + Val;
3329   } else
3330     return MatchOperand_ParseFail;
3331
3332   Operands.push_back(ARMOperand::CreateMemBarrierOpt((ARM_MB::MemBOpt)Opt, S));
3333   return MatchOperand_Success;
3334 }
3335
3336 /// parseProcIFlagsOperand - Try to parse iflags from CPS instruction.
3337 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3338 parseProcIFlagsOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3339   SMLoc S = Parser.getTok().getLoc();
3340   const AsmToken &Tok = Parser.getTok();
3341   if (!Tok.is(AsmToken::Identifier))
3342     return MatchOperand_NoMatch;
3343   StringRef IFlagsStr = Tok.getString();
3344
3345   // An iflags string of "none" is interpreted to mean that none of the AIF
3346   // bits are set.  Not a terribly useful instruction, but a valid encoding.
3347   unsigned IFlags = 0;
3348   if (IFlagsStr != "none") {
3349         for (int i = 0, e = IFlagsStr.size(); i != e; ++i) {
3350       unsigned Flag = StringSwitch<unsigned>(IFlagsStr.substr(i, 1))
3351         .Case("a", ARM_PROC::A)
3352         .Case("i", ARM_PROC::I)
3353         .Case("f", ARM_PROC::F)
3354         .Default(~0U);
3355
3356       // If some specific iflag is already set, it means that some letter is
3357       // present more than once, this is not acceptable.
3358       if (Flag == ~0U || (IFlags & Flag))
3359         return MatchOperand_NoMatch;
3360
3361       IFlags |= Flag;
3362     }
3363   }
3364
3365   Parser.Lex(); // Eat identifier token.
3366   Operands.push_back(ARMOperand::CreateProcIFlags((ARM_PROC::IFlags)IFlags, S));
3367   return MatchOperand_Success;
3368 }
3369
3370 /// parseMSRMaskOperand - Try to parse mask flags from MSR instruction.
3371 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3372 parseMSRMaskOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3373   SMLoc S = Parser.getTok().getLoc();
3374   const AsmToken &Tok = Parser.getTok();
3375   assert(Tok.is(AsmToken::Identifier) && "Token is not an Identifier");
3376   StringRef Mask = Tok.getString();
3377
3378   if (isMClass()) {
3379     // See ARMv6-M 10.1.1
3380     std::string Name = Mask.lower();
3381     unsigned FlagsVal = StringSwitch<unsigned>(Name)
3382       // Note: in the documentation:
3383       //  ARM deprecates using MSR APSR without a _<bits> qualifier as an alias
3384       //  for MSR APSR_nzcvq.
3385       // but we do make it an alias here.  This is so to get the "mask encoding"
3386       // bits correct on MSR APSR writes.
3387       //
3388       // FIXME: Note the 0xc00 "mask encoding" bits version of the registers
3389       // should really only be allowed when writing a special register.  Note
3390       // they get dropped in the MRS instruction reading a special register as
3391       // the SYSm field is only 8 bits.
3392       //
3393       // FIXME: the _g and _nzcvqg versions are only allowed if the processor
3394       // includes the DSP extension but that is not checked.
3395       .Case("apsr", 0x800)
3396       .Case("apsr_nzcvq", 0x800)
3397       .Case("apsr_g", 0x400)
3398       .Case("apsr_nzcvqg", 0xc00)
3399       .Case("iapsr", 0x801)
3400       .Case("iapsr_nzcvq", 0x801)
3401       .Case("iapsr_g", 0x401)
3402       .Case("iapsr_nzcvqg", 0xc01)
3403       .Case("eapsr", 0x802)
3404       .Case("eapsr_nzcvq", 0x802)
3405       .Case("eapsr_g", 0x402)
3406       .Case("eapsr_nzcvqg", 0xc02)
3407       .Case("xpsr", 0x803)
3408       .Case("xpsr_nzcvq", 0x803)
3409       .Case("xpsr_g", 0x403)
3410       .Case("xpsr_nzcvqg", 0xc03)
3411       .Case("ipsr", 0x805)
3412       .Case("epsr", 0x806)
3413       .Case("iepsr", 0x807)
3414       .Case("msp", 0x808)
3415       .Case("psp", 0x809)
3416       .Case("primask", 0x810)
3417       .Case("basepri", 0x811)
3418       .Case("basepri_max", 0x812)
3419       .Case("faultmask", 0x813)
3420       .Case("control", 0x814)
3421       .Default(~0U);
3422
3423     if (FlagsVal == ~0U)
3424       return MatchOperand_NoMatch;
3425
3426     if (!hasV7Ops() && FlagsVal >= 0x811 && FlagsVal <= 0x813)
3427       // basepri, basepri_max and faultmask only valid for V7m.
3428       return MatchOperand_NoMatch;
3429
3430     Parser.Lex(); // Eat identifier token.
3431     Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
3432     return MatchOperand_Success;
3433   }
3434
3435   // Split spec_reg from flag, example: CPSR_sxf => "CPSR" and "sxf"
3436   size_t Start = 0, Next = Mask.find('_');
3437   StringRef Flags = "";
3438   std::string SpecReg = Mask.slice(Start, Next).lower();
3439   if (Next != StringRef::npos)
3440     Flags = Mask.slice(Next+1, Mask.size());
3441
3442   // FlagsVal contains the complete mask:
3443   // 3-0: Mask
3444   // 4: Special Reg (cpsr, apsr => 0; spsr => 1)
3445   unsigned FlagsVal = 0;
3446
3447   if (SpecReg == "apsr") {
3448     FlagsVal = StringSwitch<unsigned>(Flags)
3449     .Case("nzcvq",  0x8) // same as CPSR_f
3450     .Case("g",      0x4) // same as CPSR_s
3451     .Case("nzcvqg", 0xc) // same as CPSR_fs
3452     .Default(~0U);
3453
3454     if (FlagsVal == ~0U) {
3455       if (!Flags.empty())
3456         return MatchOperand_NoMatch;
3457       else
3458         FlagsVal = 8; // No flag
3459     }
3460   } else if (SpecReg == "cpsr" || SpecReg == "spsr") {
3461     // cpsr_all is an alias for cpsr_fc, as is plain cpsr.
3462     if (Flags == "all" || Flags == "")
3463       Flags = "fc";
3464     for (int i = 0, e = Flags.size(); i != e; ++i) {
3465       unsigned Flag = StringSwitch<unsigned>(Flags.substr(i, 1))
3466       .Case("c", 1)
3467       .Case("x", 2)
3468       .Case("s", 4)
3469       .Case("f", 8)
3470       .Default(~0U);
3471
3472       // If some specific flag is already set, it means that some letter is
3473       // present more than once, this is not acceptable.
3474       if (FlagsVal == ~0U || (FlagsVal & Flag))
3475         return MatchOperand_NoMatch;
3476       FlagsVal |= Flag;
3477     }
3478   } else // No match for special register.
3479     return MatchOperand_NoMatch;
3480
3481   // Special register without flags is NOT equivalent to "fc" flags.
3482   // NOTE: This is a divergence from gas' behavior.  Uncommenting the following
3483   // two lines would enable gas compatibility at the expense of breaking
3484   // round-tripping.
3485   //
3486   // if (!FlagsVal)
3487   //  FlagsVal = 0x9;
3488
3489   // Bit 4: Special Reg (cpsr, apsr => 0; spsr => 1)
3490   if (SpecReg == "spsr")
3491     FlagsVal |= 16;
3492
3493   Parser.Lex(); // Eat identifier token.
3494   Operands.push_back(ARMOperand::CreateMSRMask(FlagsVal, S));
3495   return MatchOperand_Success;
3496 }
3497
3498 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3499 parsePKHImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands, StringRef Op,
3500             int Low, int High) {
3501   const AsmToken &Tok = Parser.getTok();
3502   if (Tok.isNot(AsmToken::Identifier)) {
3503     Error(Parser.getTok().getLoc(), Op + " operand expected.");
3504     return MatchOperand_ParseFail;
3505   }
3506   StringRef ShiftName = Tok.getString();
3507   std::string LowerOp = Op.lower();
3508   std::string UpperOp = Op.upper();
3509   if (ShiftName != LowerOp && ShiftName != UpperOp) {
3510     Error(Parser.getTok().getLoc(), Op + " operand expected.");
3511     return MatchOperand_ParseFail;
3512   }
3513   Parser.Lex(); // Eat shift type token.
3514
3515   // There must be a '#' and a shift amount.
3516   if (Parser.getTok().isNot(AsmToken::Hash) &&
3517       Parser.getTok().isNot(AsmToken::Dollar)) {
3518     Error(Parser.getTok().getLoc(), "'#' expected");
3519     return MatchOperand_ParseFail;
3520   }
3521   Parser.Lex(); // Eat hash token.
3522
3523   const MCExpr *ShiftAmount;
3524   SMLoc Loc = Parser.getTok().getLoc();
3525   if (getParser().ParseExpression(ShiftAmount)) {
3526     Error(Loc, "illegal expression");
3527     return MatchOperand_ParseFail;
3528   }
3529   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
3530   if (!CE) {
3531     Error(Loc, "constant expression expected");
3532     return MatchOperand_ParseFail;
3533   }
3534   int Val = CE->getValue();
3535   if (Val < Low || Val > High) {
3536     Error(Loc, "immediate value out of range");
3537     return MatchOperand_ParseFail;
3538   }
3539
3540   Operands.push_back(ARMOperand::CreateImm(CE, Loc, Parser.getTok().getLoc()));
3541
3542   return MatchOperand_Success;
3543 }
3544
3545 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3546 parseSetEndImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3547   const AsmToken &Tok = Parser.getTok();
3548   SMLoc S = Tok.getLoc();
3549   if (Tok.isNot(AsmToken::Identifier)) {
3550     Error(Tok.getLoc(), "'be' or 'le' operand expected");
3551     return MatchOperand_ParseFail;
3552   }
3553   int Val = StringSwitch<int>(Tok.getString())
3554     .Case("be", 1)
3555     .Case("le", 0)
3556     .Default(-1);
3557   Parser.Lex(); // Eat the token.
3558
3559   if (Val == -1) {
3560     Error(Tok.getLoc(), "'be' or 'le' operand expected");
3561     return MatchOperand_ParseFail;
3562   }
3563   Operands.push_back(ARMOperand::CreateImm(MCConstantExpr::Create(Val,
3564                                                                   getContext()),
3565                                            S, Parser.getTok().getLoc()));
3566   return MatchOperand_Success;
3567 }
3568
3569 /// parseShifterImm - Parse the shifter immediate operand for SSAT/USAT
3570 /// instructions. Legal values are:
3571 ///     lsl #n  'n' in [0,31]
3572 ///     asr #n  'n' in [1,32]
3573 ///             n == 32 encoded as n == 0.
3574 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3575 parseShifterImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3576   const AsmToken &Tok = Parser.getTok();
3577   SMLoc S = Tok.getLoc();
3578   if (Tok.isNot(AsmToken::Identifier)) {
3579     Error(S, "shift operator 'asr' or 'lsl' expected");
3580     return MatchOperand_ParseFail;
3581   }
3582   StringRef ShiftName = Tok.getString();
3583   bool isASR;
3584   if (ShiftName == "lsl" || ShiftName == "LSL")
3585     isASR = false;
3586   else if (ShiftName == "asr" || ShiftName == "ASR")
3587     isASR = true;
3588   else {
3589     Error(S, "shift operator 'asr' or 'lsl' expected");
3590     return MatchOperand_ParseFail;
3591   }
3592   Parser.Lex(); // Eat the operator.
3593
3594   // A '#' and a shift amount.
3595   if (Parser.getTok().isNot(AsmToken::Hash) &&
3596       Parser.getTok().isNot(AsmToken::Dollar)) {
3597     Error(Parser.getTok().getLoc(), "'#' expected");
3598     return MatchOperand_ParseFail;
3599   }
3600   Parser.Lex(); // Eat hash token.
3601
3602   const MCExpr *ShiftAmount;
3603   SMLoc E = Parser.getTok().getLoc();
3604   if (getParser().ParseExpression(ShiftAmount)) {
3605     Error(E, "malformed shift expression");
3606     return MatchOperand_ParseFail;
3607   }
3608   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
3609   if (!CE) {
3610     Error(E, "shift amount must be an immediate");
3611     return MatchOperand_ParseFail;
3612   }
3613
3614   int64_t Val = CE->getValue();
3615   if (isASR) {
3616     // Shift amount must be in [1,32]
3617     if (Val < 1 || Val > 32) {
3618       Error(E, "'asr' shift amount must be in range [1,32]");
3619       return MatchOperand_ParseFail;
3620     }
3621     // asr #32 encoded as asr #0, but is not allowed in Thumb2 mode.
3622     if (isThumb() && Val == 32) {
3623       Error(E, "'asr #32' shift amount not allowed in Thumb mode");
3624       return MatchOperand_ParseFail;
3625     }
3626     if (Val == 32) Val = 0;
3627   } else {
3628     // Shift amount must be in [1,32]
3629     if (Val < 0 || Val > 31) {
3630       Error(E, "'lsr' shift amount must be in range [0,31]");
3631       return MatchOperand_ParseFail;
3632     }
3633   }
3634
3635   E = Parser.getTok().getLoc();
3636   Operands.push_back(ARMOperand::CreateShifterImm(isASR, Val, S, E));
3637
3638   return MatchOperand_Success;
3639 }
3640
3641 /// parseRotImm - Parse the shifter immediate operand for SXTB/UXTB family
3642 /// of instructions. Legal values are:
3643 ///     ror #n  'n' in {0, 8, 16, 24}
3644 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3645 parseRotImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3646   const AsmToken &Tok = Parser.getTok();
3647   SMLoc S = Tok.getLoc();
3648   if (Tok.isNot(AsmToken::Identifier))
3649     return MatchOperand_NoMatch;
3650   StringRef ShiftName = Tok.getString();
3651   if (ShiftName != "ror" && ShiftName != "ROR")
3652     return MatchOperand_NoMatch;
3653   Parser.Lex(); // Eat the operator.
3654
3655   // A '#' and a rotate amount.
3656   if (Parser.getTok().isNot(AsmToken::Hash) &&
3657       Parser.getTok().isNot(AsmToken::Dollar)) {
3658     Error(Parser.getTok().getLoc(), "'#' expected");
3659     return MatchOperand_ParseFail;
3660   }
3661   Parser.Lex(); // Eat hash token.
3662
3663   const MCExpr *ShiftAmount;
3664   SMLoc E = Parser.getTok().getLoc();
3665   if (getParser().ParseExpression(ShiftAmount)) {
3666     Error(E, "malformed rotate expression");
3667     return MatchOperand_ParseFail;
3668   }
3669   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftAmount);
3670   if (!CE) {
3671     Error(E, "rotate amount must be an immediate");
3672     return MatchOperand_ParseFail;
3673   }
3674
3675   int64_t Val = CE->getValue();
3676   // Shift amount must be in {0, 8, 16, 24} (0 is undocumented extension)
3677   // normally, zero is represented in asm by omitting the rotate operand
3678   // entirely.
3679   if (Val != 8 && Val != 16 && Val != 24 && Val != 0) {
3680     Error(E, "'ror' rotate amount must be 8, 16, or 24");
3681     return MatchOperand_ParseFail;
3682   }
3683
3684   E = Parser.getTok().getLoc();
3685   Operands.push_back(ARMOperand::CreateRotImm(Val, S, E));
3686
3687   return MatchOperand_Success;
3688 }
3689
3690 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3691 parseBitfield(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3692   SMLoc S = Parser.getTok().getLoc();
3693   // The bitfield descriptor is really two operands, the LSB and the width.
3694   if (Parser.getTok().isNot(AsmToken::Hash) &&
3695       Parser.getTok().isNot(AsmToken::Dollar)) {
3696     Error(Parser.getTok().getLoc(), "'#' expected");
3697     return MatchOperand_ParseFail;
3698   }
3699   Parser.Lex(); // Eat hash token.
3700
3701   const MCExpr *LSBExpr;
3702   SMLoc E = Parser.getTok().getLoc();
3703   if (getParser().ParseExpression(LSBExpr)) {
3704     Error(E, "malformed immediate expression");
3705     return MatchOperand_ParseFail;
3706   }
3707   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(LSBExpr);
3708   if (!CE) {
3709     Error(E, "'lsb' operand must be an immediate");
3710     return MatchOperand_ParseFail;
3711   }
3712
3713   int64_t LSB = CE->getValue();
3714   // The LSB must be in the range [0,31]
3715   if (LSB < 0 || LSB > 31) {
3716     Error(E, "'lsb' operand must be in the range [0,31]");
3717     return MatchOperand_ParseFail;
3718   }
3719   E = Parser.getTok().getLoc();
3720
3721   // Expect another immediate operand.
3722   if (Parser.getTok().isNot(AsmToken::Comma)) {
3723     Error(Parser.getTok().getLoc(), "too few operands");
3724     return MatchOperand_ParseFail;
3725   }
3726   Parser.Lex(); // Eat hash token.
3727   if (Parser.getTok().isNot(AsmToken::Hash) &&
3728       Parser.getTok().isNot(AsmToken::Dollar)) {
3729     Error(Parser.getTok().getLoc(), "'#' expected");
3730     return MatchOperand_ParseFail;
3731   }
3732   Parser.Lex(); // Eat hash token.
3733
3734   const MCExpr *WidthExpr;
3735   if (getParser().ParseExpression(WidthExpr)) {
3736     Error(E, "malformed immediate expression");
3737     return MatchOperand_ParseFail;
3738   }
3739   CE = dyn_cast<MCConstantExpr>(WidthExpr);
3740   if (!CE) {
3741     Error(E, "'width' operand must be an immediate");
3742     return MatchOperand_ParseFail;
3743   }
3744
3745   int64_t Width = CE->getValue();
3746   // The LSB must be in the range [1,32-lsb]
3747   if (Width < 1 || Width > 32 - LSB) {
3748     Error(E, "'width' operand must be in the range [1,32-lsb]");
3749     return MatchOperand_ParseFail;
3750   }
3751   E = Parser.getTok().getLoc();
3752
3753   Operands.push_back(ARMOperand::CreateBitfield(LSB, Width, S, E));
3754
3755   return MatchOperand_Success;
3756 }
3757
3758 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3759 parsePostIdxReg(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3760   // Check for a post-index addressing register operand. Specifically:
3761   // postidx_reg := '+' register {, shift}
3762   //              | '-' register {, shift}
3763   //              | register {, shift}
3764
3765   // This method must return MatchOperand_NoMatch without consuming any tokens
3766   // in the case where there is no match, as other alternatives take other
3767   // parse methods.
3768   AsmToken Tok = Parser.getTok();
3769   SMLoc S = Tok.getLoc();
3770   bool haveEaten = false;
3771   bool isAdd = true;
3772   int Reg = -1;
3773   if (Tok.is(AsmToken::Plus)) {
3774     Parser.Lex(); // Eat the '+' token.
3775     haveEaten = true;
3776   } else if (Tok.is(AsmToken::Minus)) {
3777     Parser.Lex(); // Eat the '-' token.
3778     isAdd = false;
3779     haveEaten = true;
3780   }
3781   if (Parser.getTok().is(AsmToken::Identifier))
3782     Reg = tryParseRegister();
3783   if (Reg == -1) {
3784     if (!haveEaten)
3785       return MatchOperand_NoMatch;
3786     Error(Parser.getTok().getLoc(), "register expected");
3787     return MatchOperand_ParseFail;
3788   }
3789   SMLoc E = Parser.getTok().getLoc();
3790
3791   ARM_AM::ShiftOpc ShiftTy = ARM_AM::no_shift;
3792   unsigned ShiftImm = 0;
3793   if (Parser.getTok().is(AsmToken::Comma)) {
3794     Parser.Lex(); // Eat the ','.
3795     if (parseMemRegOffsetShift(ShiftTy, ShiftImm))
3796       return MatchOperand_ParseFail;
3797   }
3798
3799   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ShiftTy,
3800                                                   ShiftImm, S, E));
3801
3802   return MatchOperand_Success;
3803 }
3804
3805 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
3806 parseAM3Offset(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3807   // Check for a post-index addressing register operand. Specifically:
3808   // am3offset := '+' register
3809   //              | '-' register
3810   //              | register
3811   //              | # imm
3812   //              | # + imm
3813   //              | # - imm
3814
3815   // This method must return MatchOperand_NoMatch without consuming any tokens
3816   // in the case where there is no match, as other alternatives take other
3817   // parse methods.
3818   AsmToken Tok = Parser.getTok();
3819   SMLoc S = Tok.getLoc();
3820
3821   // Do immediates first, as we always parse those if we have a '#'.
3822   if (Parser.getTok().is(AsmToken::Hash) ||
3823       Parser.getTok().is(AsmToken::Dollar)) {
3824     Parser.Lex(); // Eat the '#'.
3825     // Explicitly look for a '-', as we need to encode negative zero
3826     // differently.
3827     bool isNegative = Parser.getTok().is(AsmToken::Minus);
3828     const MCExpr *Offset;
3829     if (getParser().ParseExpression(Offset))
3830       return MatchOperand_ParseFail;
3831     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
3832     if (!CE) {
3833       Error(S, "constant expression expected");
3834       return MatchOperand_ParseFail;
3835     }
3836     SMLoc E = Tok.getLoc();
3837     // Negative zero is encoded as the flag value INT32_MIN.
3838     int32_t Val = CE->getValue();
3839     if (isNegative && Val == 0)
3840       Val = INT32_MIN;
3841
3842     Operands.push_back(
3843       ARMOperand::CreateImm(MCConstantExpr::Create(Val, getContext()), S, E));
3844
3845     return MatchOperand_Success;
3846   }
3847
3848
3849   bool haveEaten = false;
3850   bool isAdd = true;
3851   int Reg = -1;
3852   if (Tok.is(AsmToken::Plus)) {
3853     Parser.Lex(); // Eat the '+' token.
3854     haveEaten = true;
3855   } else if (Tok.is(AsmToken::Minus)) {
3856     Parser.Lex(); // Eat the '-' token.
3857     isAdd = false;
3858     haveEaten = true;
3859   }
3860   if (Parser.getTok().is(AsmToken::Identifier))
3861     Reg = tryParseRegister();
3862   if (Reg == -1) {
3863     if (!haveEaten)
3864       return MatchOperand_NoMatch;
3865     Error(Parser.getTok().getLoc(), "register expected");
3866     return MatchOperand_ParseFail;
3867   }
3868   SMLoc E = Parser.getTok().getLoc();
3869
3870   Operands.push_back(ARMOperand::CreatePostIdxReg(Reg, isAdd, ARM_AM::no_shift,
3871                                                   0, S, E));
3872
3873   return MatchOperand_Success;
3874 }
3875
3876 /// cvtT2LdrdPre - Convert parsed operands to MCInst.
3877 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3878 /// when they refer multiple MIOperands inside a single one.
3879 void ARMAsmParser::
3880 cvtT2LdrdPre(MCInst &Inst,
3881              const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3882   // Rt, Rt2
3883   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3884   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
3885   // Create a writeback register dummy placeholder.
3886   Inst.addOperand(MCOperand::CreateReg(0));
3887   // addr
3888   ((ARMOperand*)Operands[4])->addMemImm8s4OffsetOperands(Inst, 2);
3889   // pred
3890   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3891 }
3892
3893 /// cvtT2StrdPre - Convert parsed operands to MCInst.
3894 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3895 /// when they refer multiple MIOperands inside a single one.
3896 void ARMAsmParser::
3897 cvtT2StrdPre(MCInst &Inst,
3898              const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3899   // Create a writeback register dummy placeholder.
3900   Inst.addOperand(MCOperand::CreateReg(0));
3901   // Rt, Rt2
3902   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3903   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
3904   // addr
3905   ((ARMOperand*)Operands[4])->addMemImm8s4OffsetOperands(Inst, 2);
3906   // pred
3907   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3908 }
3909
3910 /// cvtLdWriteBackRegT2AddrModeImm8 - Convert parsed operands to MCInst.
3911 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3912 /// when they refer multiple MIOperands inside a single one.
3913 void ARMAsmParser::
3914 cvtLdWriteBackRegT2AddrModeImm8(MCInst &Inst,
3915                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3916   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3917
3918   // Create a writeback register dummy placeholder.
3919   Inst.addOperand(MCOperand::CreateImm(0));
3920
3921   ((ARMOperand*)Operands[3])->addMemImm8OffsetOperands(Inst, 2);
3922   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3923 }
3924
3925 /// cvtStWriteBackRegT2AddrModeImm8 - Convert parsed operands to MCInst.
3926 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3927 /// when they refer multiple MIOperands inside a single one.
3928 void ARMAsmParser::
3929 cvtStWriteBackRegT2AddrModeImm8(MCInst &Inst,
3930                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3931   // Create a writeback register dummy placeholder.
3932   Inst.addOperand(MCOperand::CreateImm(0));
3933   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3934   ((ARMOperand*)Operands[3])->addMemImm8OffsetOperands(Inst, 2);
3935   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3936 }
3937
3938 /// cvtLdWriteBackRegAddrMode2 - Convert parsed operands to MCInst.
3939 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3940 /// when they refer multiple MIOperands inside a single one.
3941 void ARMAsmParser::
3942 cvtLdWriteBackRegAddrMode2(MCInst &Inst,
3943                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3944   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3945
3946   // Create a writeback register dummy placeholder.
3947   Inst.addOperand(MCOperand::CreateImm(0));
3948
3949   ((ARMOperand*)Operands[3])->addAddrMode2Operands(Inst, 3);
3950   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3951 }
3952
3953 /// cvtLdWriteBackRegAddrModeImm12 - Convert parsed operands to MCInst.
3954 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3955 /// when they refer multiple MIOperands inside a single one.
3956 void ARMAsmParser::
3957 cvtLdWriteBackRegAddrModeImm12(MCInst &Inst,
3958                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3959   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3960
3961   // Create a writeback register dummy placeholder.
3962   Inst.addOperand(MCOperand::CreateImm(0));
3963
3964   ((ARMOperand*)Operands[3])->addMemImm12OffsetOperands(Inst, 2);
3965   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3966 }
3967
3968
3969 /// cvtStWriteBackRegAddrModeImm12 - Convert parsed operands to MCInst.
3970 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3971 /// when they refer multiple MIOperands inside a single one.
3972 void ARMAsmParser::
3973 cvtStWriteBackRegAddrModeImm12(MCInst &Inst,
3974                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3975   // Create a writeback register dummy placeholder.
3976   Inst.addOperand(MCOperand::CreateImm(0));
3977   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3978   ((ARMOperand*)Operands[3])->addMemImm12OffsetOperands(Inst, 2);
3979   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3980 }
3981
3982 /// cvtStWriteBackRegAddrMode2 - Convert parsed operands to MCInst.
3983 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3984 /// when they refer multiple MIOperands inside a single one.
3985 void ARMAsmParser::
3986 cvtStWriteBackRegAddrMode2(MCInst &Inst,
3987                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
3988   // Create a writeback register dummy placeholder.
3989   Inst.addOperand(MCOperand::CreateImm(0));
3990   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
3991   ((ARMOperand*)Operands[3])->addAddrMode2Operands(Inst, 3);
3992   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
3993 }
3994
3995 /// cvtStWriteBackRegAddrMode3 - Convert parsed operands to MCInst.
3996 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
3997 /// when they refer multiple MIOperands inside a single one.
3998 void ARMAsmParser::
3999 cvtStWriteBackRegAddrMode3(MCInst &Inst,
4000                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4001   // Create a writeback register dummy placeholder.
4002   Inst.addOperand(MCOperand::CreateImm(0));
4003   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4004   ((ARMOperand*)Operands[3])->addAddrMode3Operands(Inst, 3);
4005   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4006 }
4007
4008 /// cvtLdExtTWriteBackImm - Convert parsed operands to MCInst.
4009 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4010 /// when they refer multiple MIOperands inside a single one.
4011 void ARMAsmParser::
4012 cvtLdExtTWriteBackImm(MCInst &Inst,
4013                       const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4014   // Rt
4015   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4016   // Create a writeback register dummy placeholder.
4017   Inst.addOperand(MCOperand::CreateImm(0));
4018   // addr
4019   ((ARMOperand*)Operands[3])->addMemNoOffsetOperands(Inst, 1);
4020   // offset
4021   ((ARMOperand*)Operands[4])->addPostIdxImm8Operands(Inst, 1);
4022   // pred
4023   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4024 }
4025
4026 /// cvtLdExtTWriteBackReg - Convert parsed operands to MCInst.
4027 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4028 /// when they refer multiple MIOperands inside a single one.
4029 void ARMAsmParser::
4030 cvtLdExtTWriteBackReg(MCInst &Inst,
4031                       const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4032   // Rt
4033   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4034   // Create a writeback register dummy placeholder.
4035   Inst.addOperand(MCOperand::CreateImm(0));
4036   // addr
4037   ((ARMOperand*)Operands[3])->addMemNoOffsetOperands(Inst, 1);
4038   // offset
4039   ((ARMOperand*)Operands[4])->addPostIdxRegOperands(Inst, 2);
4040   // pred
4041   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4042 }
4043
4044 /// cvtStExtTWriteBackImm - Convert parsed operands to MCInst.
4045 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4046 /// when they refer multiple MIOperands inside a single one.
4047 void ARMAsmParser::
4048 cvtStExtTWriteBackImm(MCInst &Inst,
4049                       const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4050   // Create a writeback register dummy placeholder.
4051   Inst.addOperand(MCOperand::CreateImm(0));
4052   // Rt
4053   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4054   // addr
4055   ((ARMOperand*)Operands[3])->addMemNoOffsetOperands(Inst, 1);
4056   // offset
4057   ((ARMOperand*)Operands[4])->addPostIdxImm8Operands(Inst, 1);
4058   // pred
4059   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4060 }
4061
4062 /// cvtStExtTWriteBackReg - Convert parsed operands to MCInst.
4063 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4064 /// when they refer multiple MIOperands inside a single one.
4065 void ARMAsmParser::
4066 cvtStExtTWriteBackReg(MCInst &Inst,
4067                       const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4068   // Create a writeback register dummy placeholder.
4069   Inst.addOperand(MCOperand::CreateImm(0));
4070   // Rt
4071   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4072   // addr
4073   ((ARMOperand*)Operands[3])->addMemNoOffsetOperands(Inst, 1);
4074   // offset
4075   ((ARMOperand*)Operands[4])->addPostIdxRegOperands(Inst, 2);
4076   // pred
4077   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4078 }
4079
4080 /// cvtLdrdPre - Convert parsed operands to MCInst.
4081 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4082 /// when they refer multiple MIOperands inside a single one.
4083 void ARMAsmParser::
4084 cvtLdrdPre(MCInst &Inst,
4085            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4086   // Rt, Rt2
4087   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4088   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
4089   // Create a writeback register dummy placeholder.
4090   Inst.addOperand(MCOperand::CreateImm(0));
4091   // addr
4092   ((ARMOperand*)Operands[4])->addAddrMode3Operands(Inst, 3);
4093   // pred
4094   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4095 }
4096
4097 /// cvtStrdPre - Convert parsed operands to MCInst.
4098 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4099 /// when they refer multiple MIOperands inside a single one.
4100 void ARMAsmParser::
4101 cvtStrdPre(MCInst &Inst,
4102            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4103   // Create a writeback register dummy placeholder.
4104   Inst.addOperand(MCOperand::CreateImm(0));
4105   // Rt, Rt2
4106   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4107   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
4108   // addr
4109   ((ARMOperand*)Operands[4])->addAddrMode3Operands(Inst, 3);
4110   // pred
4111   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4112 }
4113
4114 /// cvtLdWriteBackRegAddrMode3 - Convert parsed operands to MCInst.
4115 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4116 /// when they refer multiple MIOperands inside a single one.
4117 void ARMAsmParser::
4118 cvtLdWriteBackRegAddrMode3(MCInst &Inst,
4119                          const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4120   ((ARMOperand*)Operands[2])->addRegOperands(Inst, 1);
4121   // Create a writeback register dummy placeholder.
4122   Inst.addOperand(MCOperand::CreateImm(0));
4123   ((ARMOperand*)Operands[3])->addAddrMode3Operands(Inst, 3);
4124   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4125 }
4126
4127 /// cvtThumbMultiply - Convert parsed operands to MCInst.
4128 /// Needed here because the Asm Gen Matcher can't handle properly tied operands
4129 /// when they refer multiple MIOperands inside a single one.
4130 void ARMAsmParser::
4131 cvtThumbMultiply(MCInst &Inst,
4132            const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4133   ((ARMOperand*)Operands[3])->addRegOperands(Inst, 1);
4134   ((ARMOperand*)Operands[1])->addCCOutOperands(Inst, 1);
4135   // If we have a three-operand form, make sure to set Rn to be the operand
4136   // that isn't the same as Rd.
4137   unsigned RegOp = 4;
4138   if (Operands.size() == 6 &&
4139       ((ARMOperand*)Operands[4])->getReg() ==
4140         ((ARMOperand*)Operands[3])->getReg())
4141     RegOp = 5;
4142   ((ARMOperand*)Operands[RegOp])->addRegOperands(Inst, 1);
4143   Inst.addOperand(Inst.getOperand(0));
4144   ((ARMOperand*)Operands[2])->addCondCodeOperands(Inst, 2);
4145 }
4146
4147 void ARMAsmParser::
4148 cvtVLDwbFixed(MCInst &Inst,
4149               const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4150   // Vd
4151   ((ARMOperand*)Operands[3])->addVecListOperands(Inst, 1);
4152   // Create a writeback register dummy placeholder.
4153   Inst.addOperand(MCOperand::CreateImm(0));
4154   // Vn
4155   ((ARMOperand*)Operands[4])->addAlignedMemoryOperands(Inst, 2);
4156   // pred
4157   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4158 }
4159
4160 void ARMAsmParser::
4161 cvtVLDwbRegister(MCInst &Inst,
4162                  const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4163   // Vd
4164   ((ARMOperand*)Operands[3])->addVecListOperands(Inst, 1);
4165   // Create a writeback register dummy placeholder.
4166   Inst.addOperand(MCOperand::CreateImm(0));
4167   // Vn
4168   ((ARMOperand*)Operands[4])->addAlignedMemoryOperands(Inst, 2);
4169   // Vm
4170   ((ARMOperand*)Operands[5])->addRegOperands(Inst, 1);
4171   // pred
4172   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4173 }
4174
4175 void ARMAsmParser::
4176 cvtVSTwbFixed(MCInst &Inst,
4177               const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4178   // Create a writeback register dummy placeholder.
4179   Inst.addOperand(MCOperand::CreateImm(0));
4180   // Vn
4181   ((ARMOperand*)Operands[4])->addAlignedMemoryOperands(Inst, 2);
4182   // Vt
4183   ((ARMOperand*)Operands[3])->addVecListOperands(Inst, 1);
4184   // pred
4185   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4186 }
4187
4188 void ARMAsmParser::
4189 cvtVSTwbRegister(MCInst &Inst,
4190                  const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4191   // Create a writeback register dummy placeholder.
4192   Inst.addOperand(MCOperand::CreateImm(0));
4193   // Vn
4194   ((ARMOperand*)Operands[4])->addAlignedMemoryOperands(Inst, 2);
4195   // Vm
4196   ((ARMOperand*)Operands[5])->addRegOperands(Inst, 1);
4197   // Vt
4198   ((ARMOperand*)Operands[3])->addVecListOperands(Inst, 1);
4199   // pred
4200   ((ARMOperand*)Operands[1])->addCondCodeOperands(Inst, 2);
4201 }
4202
4203 /// Parse an ARM memory expression, return false if successful else return true
4204 /// or an error.  The first token must be a '[' when called.
4205 bool ARMAsmParser::
4206 parseMemory(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4207   SMLoc S, E;
4208   assert(Parser.getTok().is(AsmToken::LBrac) &&
4209          "Token is not a Left Bracket");
4210   S = Parser.getTok().getLoc();
4211   Parser.Lex(); // Eat left bracket token.
4212
4213   const AsmToken &BaseRegTok = Parser.getTok();
4214   int BaseRegNum = tryParseRegister();
4215   if (BaseRegNum == -1)
4216     return Error(BaseRegTok.getLoc(), "register expected");
4217
4218   // The next token must either be a comma or a closing bracket.
4219   const AsmToken &Tok = Parser.getTok();
4220   if (!Tok.is(AsmToken::Comma) && !Tok.is(AsmToken::RBrac))
4221     return Error(Tok.getLoc(), "malformed memory operand");
4222
4223   if (Tok.is(AsmToken::RBrac)) {
4224     E = Tok.getLoc();
4225     Parser.Lex(); // Eat right bracket token.
4226
4227     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, 0, ARM_AM::no_shift,
4228                                              0, 0, false, S, E));
4229
4230     // If there's a pre-indexing writeback marker, '!', just add it as a token
4231     // operand. It's rather odd, but syntactically valid.
4232     if (Parser.getTok().is(AsmToken::Exclaim)) {
4233       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4234       Parser.Lex(); // Eat the '!'.
4235     }
4236
4237     return false;
4238   }
4239
4240   assert(Tok.is(AsmToken::Comma) && "Lost comma in memory operand?!");
4241   Parser.Lex(); // Eat the comma.
4242
4243   // If we have a ':', it's an alignment specifier.
4244   if (Parser.getTok().is(AsmToken::Colon)) {
4245     Parser.Lex(); // Eat the ':'.
4246     E = Parser.getTok().getLoc();
4247
4248     const MCExpr *Expr;
4249     if (getParser().ParseExpression(Expr))
4250      return true;
4251
4252     // The expression has to be a constant. Memory references with relocations
4253     // don't come through here, as they use the <label> forms of the relevant
4254     // instructions.
4255     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
4256     if (!CE)
4257       return Error (E, "constant expression expected");
4258
4259     unsigned Align = 0;
4260     switch (CE->getValue()) {
4261     default:
4262       return Error(E,
4263                    "alignment specifier must be 16, 32, 64, 128, or 256 bits");
4264     case 16:  Align = 2; break;
4265     case 32:  Align = 4; break;
4266     case 64:  Align = 8; break;
4267     case 128: Align = 16; break;
4268     case 256: Align = 32; break;
4269     }
4270
4271     // Now we should have the closing ']'
4272     E = Parser.getTok().getLoc();
4273     if (Parser.getTok().isNot(AsmToken::RBrac))
4274       return Error(E, "']' expected");
4275     Parser.Lex(); // Eat right bracket token.
4276
4277     // Don't worry about range checking the value here. That's handled by
4278     // the is*() predicates.
4279     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, 0,
4280                                              ARM_AM::no_shift, 0, Align,
4281                                              false, S, E));
4282
4283     // If there's a pre-indexing writeback marker, '!', just add it as a token
4284     // operand.
4285     if (Parser.getTok().is(AsmToken::Exclaim)) {
4286       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4287       Parser.Lex(); // Eat the '!'.
4288     }
4289
4290     return false;
4291   }
4292
4293   // If we have a '#', it's an immediate offset, else assume it's a register
4294   // offset. Be friendly and also accept a plain integer (without a leading
4295   // hash) for gas compatibility.
4296   if (Parser.getTok().is(AsmToken::Hash) ||
4297       Parser.getTok().is(AsmToken::Dollar) ||
4298       Parser.getTok().is(AsmToken::Integer)) {
4299     if (Parser.getTok().isNot(AsmToken::Integer))
4300       Parser.Lex(); // Eat the '#'.
4301     E = Parser.getTok().getLoc();
4302
4303     bool isNegative = getParser().getTok().is(AsmToken::Minus);
4304     const MCExpr *Offset;
4305     if (getParser().ParseExpression(Offset))
4306      return true;
4307
4308     // The expression has to be a constant. Memory references with relocations
4309     // don't come through here, as they use the <label> forms of the relevant
4310     // instructions.
4311     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Offset);
4312     if (!CE)
4313       return Error (E, "constant expression expected");
4314
4315     // If the constant was #-0, represent it as INT32_MIN.
4316     int32_t Val = CE->getValue();
4317     if (isNegative && Val == 0)
4318       CE = MCConstantExpr::Create(INT32_MIN, getContext());
4319
4320     // Now we should have the closing ']'
4321     E = Parser.getTok().getLoc();
4322     if (Parser.getTok().isNot(AsmToken::RBrac))
4323       return Error(E, "']' expected");
4324     Parser.Lex(); // Eat right bracket token.
4325
4326     // Don't worry about range checking the value here. That's handled by
4327     // the is*() predicates.
4328     Operands.push_back(ARMOperand::CreateMem(BaseRegNum, CE, 0,
4329                                              ARM_AM::no_shift, 0, 0,
4330                                              false, S, E));
4331
4332     // If there's a pre-indexing writeback marker, '!', just add it as a token
4333     // operand.
4334     if (Parser.getTok().is(AsmToken::Exclaim)) {
4335       Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4336       Parser.Lex(); // Eat the '!'.
4337     }
4338
4339     return false;
4340   }
4341
4342   // The register offset is optionally preceded by a '+' or '-'
4343   bool isNegative = false;
4344   if (Parser.getTok().is(AsmToken::Minus)) {
4345     isNegative = true;
4346     Parser.Lex(); // Eat the '-'.
4347   } else if (Parser.getTok().is(AsmToken::Plus)) {
4348     // Nothing to do.
4349     Parser.Lex(); // Eat the '+'.
4350   }
4351
4352   E = Parser.getTok().getLoc();
4353   int OffsetRegNum = tryParseRegister();
4354   if (OffsetRegNum == -1)
4355     return Error(E, "register expected");
4356
4357   // If there's a shift operator, handle it.
4358   ARM_AM::ShiftOpc ShiftType = ARM_AM::no_shift;
4359   unsigned ShiftImm = 0;
4360   if (Parser.getTok().is(AsmToken::Comma)) {
4361     Parser.Lex(); // Eat the ','.
4362     if (parseMemRegOffsetShift(ShiftType, ShiftImm))
4363       return true;
4364   }
4365
4366   // Now we should have the closing ']'
4367   E = Parser.getTok().getLoc();
4368   if (Parser.getTok().isNot(AsmToken::RBrac))
4369     return Error(E, "']' expected");
4370   Parser.Lex(); // Eat right bracket token.
4371
4372   Operands.push_back(ARMOperand::CreateMem(BaseRegNum, 0, OffsetRegNum,
4373                                            ShiftType, ShiftImm, 0, isNegative,
4374                                            S, E));
4375
4376   // If there's a pre-indexing writeback marker, '!', just add it as a token
4377   // operand.
4378   if (Parser.getTok().is(AsmToken::Exclaim)) {
4379     Operands.push_back(ARMOperand::CreateToken("!",Parser.getTok().getLoc()));
4380     Parser.Lex(); // Eat the '!'.
4381   }
4382
4383   return false;
4384 }
4385
4386 /// parseMemRegOffsetShift - one of these two:
4387 ///   ( lsl | lsr | asr | ror ) , # shift_amount
4388 ///   rrx
4389 /// return true if it parses a shift otherwise it returns false.
4390 bool ARMAsmParser::parseMemRegOffsetShift(ARM_AM::ShiftOpc &St,
4391                                           unsigned &Amount) {
4392   SMLoc Loc = Parser.getTok().getLoc();
4393   const AsmToken &Tok = Parser.getTok();
4394   if (Tok.isNot(AsmToken::Identifier))
4395     return true;
4396   StringRef ShiftName = Tok.getString();
4397   if (ShiftName == "lsl" || ShiftName == "LSL" ||
4398       ShiftName == "asl" || ShiftName == "ASL")
4399     St = ARM_AM::lsl;
4400   else if (ShiftName == "lsr" || ShiftName == "LSR")
4401     St = ARM_AM::lsr;
4402   else if (ShiftName == "asr" || ShiftName == "ASR")
4403     St = ARM_AM::asr;
4404   else if (ShiftName == "ror" || ShiftName == "ROR")
4405     St = ARM_AM::ror;
4406   else if (ShiftName == "rrx" || ShiftName == "RRX")
4407     St = ARM_AM::rrx;
4408   else
4409     return Error(Loc, "illegal shift operator");
4410   Parser.Lex(); // Eat shift type token.
4411
4412   // rrx stands alone.
4413   Amount = 0;
4414   if (St != ARM_AM::rrx) {
4415     Loc = Parser.getTok().getLoc();
4416     // A '#' and a shift amount.
4417     const AsmToken &HashTok = Parser.getTok();
4418     if (HashTok.isNot(AsmToken::Hash) &&
4419         HashTok.isNot(AsmToken::Dollar))
4420       return Error(HashTok.getLoc(), "'#' expected");
4421     Parser.Lex(); // Eat hash token.
4422
4423     const MCExpr *Expr;
4424     if (getParser().ParseExpression(Expr))
4425       return true;
4426     // Range check the immediate.
4427     // lsl, ror: 0 <= imm <= 31
4428     // lsr, asr: 0 <= imm <= 32
4429     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
4430     if (!CE)
4431       return Error(Loc, "shift amount must be an immediate");
4432     int64_t Imm = CE->getValue();
4433     if (Imm < 0 ||
4434         ((St == ARM_AM::lsl || St == ARM_AM::ror) && Imm > 31) ||
4435         ((St == ARM_AM::lsr || St == ARM_AM::asr) && Imm > 32))
4436       return Error(Loc, "immediate shift value out of range");
4437     // If <ShiftTy> #0, turn it into a no_shift.
4438     if (Imm == 0)
4439       St = ARM_AM::lsl;
4440     // For consistency, treat lsr #32 and asr #32 as having immediate value 0.
4441     if (Imm == 32)
4442       Imm = 0;
4443     Amount = Imm;
4444   }
4445
4446   return false;
4447 }
4448
4449 /// parseFPImm - A floating point immediate expression operand.
4450 ARMAsmParser::OperandMatchResultTy ARMAsmParser::
4451 parseFPImm(SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4452   // Anything that can accept a floating point constant as an operand
4453   // needs to go through here, as the regular ParseExpression is
4454   // integer only.
4455   //
4456   // This routine still creates a generic Immediate operand, containing
4457   // a bitcast of the 64-bit floating point value. The various operands
4458   // that accept floats can check whether the value is valid for them
4459   // via the standard is*() predicates.
4460
4461   SMLoc S = Parser.getTok().getLoc();
4462
4463   if (Parser.getTok().isNot(AsmToken::Hash) &&
4464       Parser.getTok().isNot(AsmToken::Dollar))
4465     return MatchOperand_NoMatch;
4466
4467   // Disambiguate the VMOV forms that can accept an FP immediate.
4468   // vmov.f32 <sreg>, #imm
4469   // vmov.f64 <dreg>, #imm
4470   // vmov.f32 <dreg>, #imm  @ vector f32x2
4471   // vmov.f32 <qreg>, #imm  @ vector f32x4
4472   //
4473   // There are also the NEON VMOV instructions which expect an
4474   // integer constant. Make sure we don't try to parse an FPImm
4475   // for these:
4476   // vmov.i{8|16|32|64} <dreg|qreg>, #imm
4477   ARMOperand *TyOp = static_cast<ARMOperand*>(Operands[2]);
4478   if (!TyOp->isToken() || (TyOp->getToken() != ".f32" &&
4479                            TyOp->getToken() != ".f64"))
4480     return MatchOperand_NoMatch;
4481
4482   Parser.Lex(); // Eat the '#'.
4483
4484   // Handle negation, as that still comes through as a separate token.
4485   bool isNegative = false;
4486   if (Parser.getTok().is(AsmToken::Minus)) {
4487     isNegative = true;
4488     Parser.Lex();
4489   }
4490   const AsmToken &Tok = Parser.getTok();
4491   SMLoc Loc = Tok.getLoc();
4492   if (Tok.is(AsmToken::Real)) {
4493     APFloat RealVal(APFloat::IEEEsingle, Tok.getString());
4494     uint64_t IntVal = RealVal.bitcastToAPInt().getZExtValue();
4495     // If we had a '-' in front, toggle the sign bit.
4496     IntVal ^= (uint64_t)isNegative << 31;
4497     Parser.Lex(); // Eat the token.
4498     Operands.push_back(ARMOperand::CreateImm(
4499           MCConstantExpr::Create(IntVal, getContext()),
4500           S, Parser.getTok().getLoc()));
4501     return MatchOperand_Success;
4502   }
4503   // Also handle plain integers. Instructions which allow floating point
4504   // immediates also allow a raw encoded 8-bit value.
4505   if (Tok.is(AsmToken::Integer)) {
4506     int64_t Val = Tok.getIntVal();
4507     Parser.Lex(); // Eat the token.
4508     if (Val > 255 || Val < 0) {
4509       Error(Loc, "encoded floating point value out of range");
4510       return MatchOperand_ParseFail;
4511     }
4512     double RealVal = ARM_AM::getFPImmFloat(Val);
4513     Val = APFloat(APFloat::IEEEdouble, RealVal).bitcastToAPInt().getZExtValue();
4514     Operands.push_back(ARMOperand::CreateImm(
4515         MCConstantExpr::Create(Val, getContext()), S,
4516         Parser.getTok().getLoc()));
4517     return MatchOperand_Success;
4518   }
4519
4520   Error(Loc, "invalid floating point immediate");
4521   return MatchOperand_ParseFail;
4522 }
4523
4524 /// Parse a arm instruction operand.  For now this parses the operand regardless
4525 /// of the mnemonic.
4526 bool ARMAsmParser::parseOperand(SmallVectorImpl<MCParsedAsmOperand*> &Operands,
4527                                 StringRef Mnemonic) {
4528   SMLoc S, E;
4529
4530   // Check if the current operand has a custom associated parser, if so, try to
4531   // custom parse the operand, or fallback to the general approach.
4532   OperandMatchResultTy ResTy = MatchOperandParserImpl(Operands, Mnemonic);
4533   if (ResTy == MatchOperand_Success)
4534     return false;
4535   // If there wasn't a custom match, try the generic matcher below. Otherwise,
4536   // there was a match, but an error occurred, in which case, just return that
4537   // the operand parsing failed.
4538   if (ResTy == MatchOperand_ParseFail)
4539     return true;
4540
4541   switch (getLexer().getKind()) {
4542   default:
4543     Error(Parser.getTok().getLoc(), "unexpected token in operand");
4544     return true;
4545   case AsmToken::Identifier: {
4546     if (!tryParseRegisterWithWriteBack(Operands))
4547       return false;
4548     int Res = tryParseShiftRegister(Operands);
4549     if (Res == 0) // success
4550       return false;
4551     else if (Res == -1) // irrecoverable error
4552       return true;
4553     // If this is VMRS, check for the apsr_nzcv operand.
4554     if (Mnemonic == "vmrs" &&
4555         Parser.getTok().getString().equals_lower("apsr_nzcv")) {
4556       S = Parser.getTok().getLoc();
4557       Parser.Lex();
4558       Operands.push_back(ARMOperand::CreateToken("APSR_nzcv", S));
4559       return false;
4560     }
4561
4562     // Fall though for the Identifier case that is not a register or a
4563     // special name.
4564   }
4565   case AsmToken::LParen:  // parenthesized expressions like (_strcmp-4)
4566   case AsmToken::Integer: // things like 1f and 2b as a branch targets
4567   case AsmToken::String:  // quoted label names.
4568   case AsmToken::Dot: {   // . as a branch target
4569     // This was not a register so parse other operands that start with an
4570     // identifier (like labels) as expressions and create them as immediates.
4571     const MCExpr *IdVal;
4572     S = Parser.getTok().getLoc();
4573     if (getParser().ParseExpression(IdVal))
4574       return true;
4575     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4576     Operands.push_back(ARMOperand::CreateImm(IdVal, S, E));
4577     return false;
4578   }
4579   case AsmToken::LBrac:
4580     return parseMemory(Operands);
4581   case AsmToken::LCurly:
4582     return parseRegisterList(Operands);
4583   case AsmToken::Dollar:
4584   case AsmToken::Hash: {
4585     // #42 -> immediate.
4586     S = Parser.getTok().getLoc();
4587     Parser.Lex();
4588
4589     if (Parser.getTok().isNot(AsmToken::Colon)) {
4590       bool isNegative = Parser.getTok().is(AsmToken::Minus);
4591       const MCExpr *ImmVal;
4592       if (getParser().ParseExpression(ImmVal))
4593         return true;
4594       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ImmVal);
4595       if (CE) {
4596         int32_t Val = CE->getValue();
4597         if (isNegative && Val == 0)
4598           ImmVal = MCConstantExpr::Create(INT32_MIN, getContext());
4599       }
4600       E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4601       Operands.push_back(ARMOperand::CreateImm(ImmVal, S, E));
4602       return false;
4603     }
4604     // w/ a ':' after the '#', it's just like a plain ':'.
4605     // FALLTHROUGH
4606   }
4607   case AsmToken::Colon: {
4608     // ":lower16:" and ":upper16:" expression prefixes
4609     // FIXME: Check it's an expression prefix,
4610     // e.g. (FOO - :lower16:BAR) isn't legal.
4611     ARMMCExpr::VariantKind RefKind;
4612     if (parsePrefix(RefKind))
4613       return true;
4614
4615     const MCExpr *SubExprVal;
4616     if (getParser().ParseExpression(SubExprVal))
4617       return true;
4618
4619     const MCExpr *ExprVal = ARMMCExpr::Create(RefKind, SubExprVal,
4620                                               getContext());
4621     E = SMLoc::getFromPointer(Parser.getTok().getLoc().getPointer() - 1);
4622     Operands.push_back(ARMOperand::CreateImm(ExprVal, S, E));
4623     return false;
4624   }
4625   }
4626 }
4627
4628 // parsePrefix - Parse ARM 16-bit relocations expression prefix, i.e.
4629 //  :lower16: and :upper16:.
4630 bool ARMAsmParser::parsePrefix(ARMMCExpr::VariantKind &RefKind) {
4631   RefKind = ARMMCExpr::VK_ARM_None;
4632
4633   // :lower16: and :upper16: modifiers
4634   assert(getLexer().is(AsmToken::Colon) && "expected a :");
4635   Parser.Lex(); // Eat ':'
4636
4637   if (getLexer().isNot(AsmToken::Identifier)) {
4638     Error(Parser.getTok().getLoc(), "expected prefix identifier in operand");
4639     return true;
4640   }
4641
4642   StringRef IDVal = Parser.getTok().getIdentifier();
4643   if (IDVal == "lower16") {
4644     RefKind = ARMMCExpr::VK_ARM_LO16;
4645   } else if (IDVal == "upper16") {
4646     RefKind = ARMMCExpr::VK_ARM_HI16;
4647   } else {
4648     Error(Parser.getTok().getLoc(), "unexpected prefix in operand");
4649     return true;
4650   }
4651   Parser.Lex();
4652
4653   if (getLexer().isNot(AsmToken::Colon)) {
4654     Error(Parser.getTok().getLoc(), "unexpected token after prefix");
4655     return true;
4656   }
4657   Parser.Lex(); // Eat the last ':'
4658   return false;
4659 }
4660
4661 /// \brief Given a mnemonic, split out possible predication code and carry
4662 /// setting letters to form a canonical mnemonic and flags.
4663 //
4664 // FIXME: Would be nice to autogen this.
4665 // FIXME: This is a bit of a maze of special cases.
4666 StringRef ARMAsmParser::splitMnemonic(StringRef Mnemonic,
4667                                       unsigned &PredicationCode,
4668                                       bool &CarrySetting,
4669                                       unsigned &ProcessorIMod,
4670                                       StringRef &ITMask) {
4671   PredicationCode = ARMCC::AL;
4672   CarrySetting = false;
4673   ProcessorIMod = 0;
4674
4675   // Ignore some mnemonics we know aren't predicated forms.
4676   //
4677   // FIXME: Would be nice to autogen this.
4678   if ((Mnemonic == "movs" && isThumb()) ||
4679       Mnemonic == "teq"   || Mnemonic == "vceq"   || Mnemonic == "svc"   ||
4680       Mnemonic == "mls"   || Mnemonic == "smmls"  || Mnemonic == "vcls"  ||
4681       Mnemonic == "vmls"  || Mnemonic == "vnmls"  || Mnemonic == "vacge" ||
4682       Mnemonic == "vcge"  || Mnemonic == "vclt"   || Mnemonic == "vacgt" ||
4683       Mnemonic == "vcgt"  || Mnemonic == "vcle"   || Mnemonic == "smlal" ||
4684       Mnemonic == "umaal" || Mnemonic == "umlal"  || Mnemonic == "vabal" ||
4685       Mnemonic == "vmlal" || Mnemonic == "vpadal" || Mnemonic == "vqdmlal" ||
4686       Mnemonic == "fmuls")
4687     return Mnemonic;
4688
4689   // First, split out any predication code. Ignore mnemonics we know aren't
4690   // predicated but do have a carry-set and so weren't caught above.
4691   if (Mnemonic != "adcs" && Mnemonic != "bics" && Mnemonic != "movs" &&
4692       Mnemonic != "muls" && Mnemonic != "smlals" && Mnemonic != "smulls" &&
4693       Mnemonic != "umlals" && Mnemonic != "umulls" && Mnemonic != "lsls" &&
4694       Mnemonic != "sbcs" && Mnemonic != "rscs") {
4695     unsigned CC = StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2))
4696       .Case("eq", ARMCC::EQ)
4697       .Case("ne", ARMCC::NE)
4698       .Case("hs", ARMCC::HS)
4699       .Case("cs", ARMCC::HS)
4700       .Case("lo", ARMCC::LO)
4701       .Case("cc", ARMCC::LO)
4702       .Case("mi", ARMCC::MI)
4703       .Case("pl", ARMCC::PL)
4704       .Case("vs", ARMCC::VS)
4705       .Case("vc", ARMCC::VC)
4706       .Case("hi", ARMCC::HI)
4707       .Case("ls", ARMCC::LS)
4708       .Case("ge", ARMCC::GE)
4709       .Case("lt", ARMCC::LT)
4710       .Case("gt", ARMCC::GT)
4711       .Case("le", ARMCC::LE)
4712       .Case("al", ARMCC::AL)
4713       .Default(~0U);
4714     if (CC != ~0U) {
4715       Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 2);
4716       PredicationCode = CC;
4717     }
4718   }
4719
4720   // Next, determine if we have a carry setting bit. We explicitly ignore all
4721   // the instructions we know end in 's'.
4722   if (Mnemonic.endswith("s") &&
4723       !(Mnemonic == "cps" || Mnemonic == "mls" ||
4724         Mnemonic == "mrs" || Mnemonic == "smmls" || Mnemonic == "vabs" ||
4725         Mnemonic == "vcls" || Mnemonic == "vmls" || Mnemonic == "vmrs" ||
4726         Mnemonic == "vnmls" || Mnemonic == "vqabs" || Mnemonic == "vrecps" ||
4727         Mnemonic == "vrsqrts" || Mnemonic == "srs" || Mnemonic == "flds" ||
4728         Mnemonic == "fmrs" || Mnemonic == "fsqrts" || Mnemonic == "fsubs" ||
4729         Mnemonic == "fsts" || Mnemonic == "fcpys" || Mnemonic == "fdivs" ||
4730         Mnemonic == "fmuls" || Mnemonic == "fcmps" || Mnemonic == "fcmpzs" ||
4731         Mnemonic == "vfms" || Mnemonic == "vfnms" ||
4732         (Mnemonic == "movs" && isThumb()))) {
4733     Mnemonic = Mnemonic.slice(0, Mnemonic.size() - 1);
4734     CarrySetting = true;
4735   }
4736
4737   // The "cps" instruction can have a interrupt mode operand which is glued into
4738   // the mnemonic. Check if this is the case, split it and parse the imod op
4739   if (Mnemonic.startswith("cps")) {
4740     // Split out any imod code.
4741     unsigned IMod =
4742       StringSwitch<unsigned>(Mnemonic.substr(Mnemonic.size()-2, 2))
4743       .Case("ie", ARM_PROC::IE)
4744       .Case("id", ARM_PROC::ID)
4745       .Default(~0U);
4746     if (IMod != ~0U) {
4747       Mnemonic = Mnemonic.slice(0, Mnemonic.size()-2);
4748       ProcessorIMod = IMod;
4749     }
4750   }
4751
4752   // The "it" instruction has the condition mask on the end of the mnemonic.
4753   if (Mnemonic.startswith("it")) {
4754     ITMask = Mnemonic.slice(2, Mnemonic.size());
4755     Mnemonic = Mnemonic.slice(0, 2);
4756   }
4757
4758   return Mnemonic;
4759 }
4760
4761 /// \brief Given a canonical mnemonic, determine if the instruction ever allows
4762 /// inclusion of carry set or predication code operands.
4763 //
4764 // FIXME: It would be nice to autogen this.
4765 void ARMAsmParser::
4766 getMnemonicAcceptInfo(StringRef Mnemonic, bool &CanAcceptCarrySet,
4767                       bool &CanAcceptPredicationCode) {
4768   if (Mnemonic == "and" || Mnemonic == "lsl" || Mnemonic == "lsr" ||
4769       Mnemonic == "rrx" || Mnemonic == "ror" || Mnemonic == "sub" ||
4770       Mnemonic == "add" || Mnemonic == "adc" ||
4771       Mnemonic == "mul" || Mnemonic == "bic" || Mnemonic == "asr" ||
4772       Mnemonic == "orr" || Mnemonic == "mvn" ||
4773       Mnemonic == "rsb" || Mnemonic == "rsc" || Mnemonic == "orn" ||
4774       Mnemonic == "sbc" || Mnemonic == "eor" || Mnemonic == "neg" ||
4775       Mnemonic == "vfm" || Mnemonic == "vfnm" ||
4776       (!isThumb() && (Mnemonic == "smull" || Mnemonic == "mov" ||
4777                       Mnemonic == "mla" || Mnemonic == "smlal" ||
4778                       Mnemonic == "umlal" || Mnemonic == "umull"))) {
4779     CanAcceptCarrySet = true;
4780   } else
4781     CanAcceptCarrySet = false;
4782
4783   if (Mnemonic == "cbnz" || Mnemonic == "setend" || Mnemonic == "dmb" ||
4784       Mnemonic == "cps" || Mnemonic == "mcr2" || Mnemonic == "it" ||
4785       Mnemonic == "mcrr2" || Mnemonic == "cbz" || Mnemonic == "cdp2" ||
4786       Mnemonic == "trap" || Mnemonic == "mrc2" || Mnemonic == "mrrc2" ||
4787       Mnemonic == "dsb" || Mnemonic == "isb" || Mnemonic == "setend" ||
4788       (Mnemonic == "clrex" && !isThumb()) ||
4789       (Mnemonic == "nop" && isThumbOne()) ||
4790       ((Mnemonic == "pld" || Mnemonic == "pli" || Mnemonic == "pldw" ||
4791         Mnemonic == "ldc2" || Mnemonic == "ldc2l" ||
4792         Mnemonic == "stc2" || Mnemonic == "stc2l") && !isThumb()) ||
4793       ((Mnemonic.startswith("rfe") || Mnemonic.startswith("srs")) &&
4794        !isThumb()) ||
4795       Mnemonic.startswith("cps") || (Mnemonic == "movs" && isThumbOne())) {
4796     CanAcceptPredicationCode = false;
4797   } else
4798     CanAcceptPredicationCode = true;
4799
4800   if (isThumb()) {
4801     if (Mnemonic == "bkpt" || Mnemonic == "mcr" || Mnemonic == "mcrr" ||
4802         Mnemonic == "mrc" || Mnemonic == "mrrc" || Mnemonic == "cdp")
4803       CanAcceptPredicationCode = false;
4804   }
4805 }
4806
4807 bool ARMAsmParser::shouldOmitCCOutOperand(StringRef Mnemonic,
4808                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4809   // FIXME: This is all horribly hacky. We really need a better way to deal
4810   // with optional operands like this in the matcher table.
4811
4812   // The 'mov' mnemonic is special. One variant has a cc_out operand, while
4813   // another does not. Specifically, the MOVW instruction does not. So we
4814   // special case it here and remove the defaulted (non-setting) cc_out
4815   // operand if that's the instruction we're trying to match.
4816   //
4817   // We do this as post-processing of the explicit operands rather than just
4818   // conditionally adding the cc_out in the first place because we need
4819   // to check the type of the parsed immediate operand.
4820   if (Mnemonic == "mov" && Operands.size() > 4 && !isThumb() &&
4821       !static_cast<ARMOperand*>(Operands[4])->isARMSOImm() &&
4822       static_cast<ARMOperand*>(Operands[4])->isImm0_65535Expr() &&
4823       static_cast<ARMOperand*>(Operands[1])->getReg() == 0)
4824     return true;
4825
4826   // Register-register 'add' for thumb does not have a cc_out operand
4827   // when there are only two register operands.
4828   if (isThumb() && Mnemonic == "add" && Operands.size() == 5 &&
4829       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4830       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4831       static_cast<ARMOperand*>(Operands[1])->getReg() == 0)
4832     return true;
4833   // Register-register 'add' for thumb does not have a cc_out operand
4834   // when it's an ADD Rdm, SP, {Rdm|#imm0_255} instruction. We do
4835   // have to check the immediate range here since Thumb2 has a variant
4836   // that can handle a different range and has a cc_out operand.
4837   if (((isThumb() && Mnemonic == "add") ||
4838        (isThumbTwo() && Mnemonic == "sub")) &&
4839       Operands.size() == 6 &&
4840       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4841       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4842       static_cast<ARMOperand*>(Operands[4])->getReg() == ARM::SP &&
4843       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4844       ((Mnemonic == "add" &&static_cast<ARMOperand*>(Operands[5])->isReg()) ||
4845        static_cast<ARMOperand*>(Operands[5])->isImm0_1020s4()))
4846     return true;
4847   // For Thumb2, add/sub immediate does not have a cc_out operand for the
4848   // imm0_4095 variant. That's the least-preferred variant when
4849   // selecting via the generic "add" mnemonic, so to know that we
4850   // should remove the cc_out operand, we have to explicitly check that
4851   // it's not one of the other variants. Ugh.
4852   if (isThumbTwo() && (Mnemonic == "add" || Mnemonic == "sub") &&
4853       Operands.size() == 6 &&
4854       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4855       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4856       static_cast<ARMOperand*>(Operands[5])->isImm()) {
4857     // Nest conditions rather than one big 'if' statement for readability.
4858     //
4859     // If either register is a high reg, it's either one of the SP
4860     // variants (handled above) or a 32-bit encoding, so we just
4861     // check against T3. If the second register is the PC, this is an
4862     // alternate form of ADR, which uses encoding T4, so check for that too.
4863     if ((!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
4864          !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg())) &&
4865         static_cast<ARMOperand*>(Operands[4])->getReg() != ARM::PC &&
4866         static_cast<ARMOperand*>(Operands[5])->isT2SOImm())
4867       return false;
4868     // If both registers are low, we're in an IT block, and the immediate is
4869     // in range, we should use encoding T1 instead, which has a cc_out.
4870     if (inITBlock() &&
4871         isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) &&
4872         isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) &&
4873         static_cast<ARMOperand*>(Operands[5])->isImm0_7())
4874       return false;
4875
4876     // Otherwise, we use encoding T4, which does not have a cc_out
4877     // operand.
4878     return true;
4879   }
4880
4881   // The thumb2 multiply instruction doesn't have a CCOut register, so
4882   // if we have a "mul" mnemonic in Thumb mode, check if we'll be able to
4883   // use the 16-bit encoding or not.
4884   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 6 &&
4885       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4886       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4887       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4888       static_cast<ARMOperand*>(Operands[5])->isReg() &&
4889       // If the registers aren't low regs, the destination reg isn't the
4890       // same as one of the source regs, or the cc_out operand is zero
4891       // outside of an IT block, we have to use the 32-bit encoding, so
4892       // remove the cc_out operand.
4893       (!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
4894        !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) ||
4895        !isARMLowRegister(static_cast<ARMOperand*>(Operands[5])->getReg()) ||
4896        !inITBlock() ||
4897        (static_cast<ARMOperand*>(Operands[3])->getReg() !=
4898         static_cast<ARMOperand*>(Operands[5])->getReg() &&
4899         static_cast<ARMOperand*>(Operands[3])->getReg() !=
4900         static_cast<ARMOperand*>(Operands[4])->getReg())))
4901     return true;
4902
4903   // Also check the 'mul' syntax variant that doesn't specify an explicit
4904   // destination register.
4905   if (isThumbTwo() && Mnemonic == "mul" && Operands.size() == 5 &&
4906       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4907       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4908       static_cast<ARMOperand*>(Operands[4])->isReg() &&
4909       // If the registers aren't low regs  or the cc_out operand is zero
4910       // outside of an IT block, we have to use the 32-bit encoding, so
4911       // remove the cc_out operand.
4912       (!isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) ||
4913        !isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()) ||
4914        !inITBlock()))
4915     return true;
4916
4917
4918
4919   // Register-register 'add/sub' for thumb does not have a cc_out operand
4920   // when it's an ADD/SUB SP, #imm. Be lenient on count since there's also
4921   // the "add/sub SP, SP, #imm" version. If the follow-up operands aren't
4922   // right, this will result in better diagnostics (which operand is off)
4923   // anyway.
4924   if (isThumb() && (Mnemonic == "add" || Mnemonic == "sub") &&
4925       (Operands.size() == 5 || Operands.size() == 6) &&
4926       static_cast<ARMOperand*>(Operands[3])->isReg() &&
4927       static_cast<ARMOperand*>(Operands[3])->getReg() == ARM::SP &&
4928       static_cast<ARMOperand*>(Operands[1])->getReg() == 0 &&
4929       (static_cast<ARMOperand*>(Operands[4])->isImm() ||
4930        (Operands.size() == 6 &&
4931         static_cast<ARMOperand*>(Operands[5])->isImm())))
4932     return true;
4933
4934   return false;
4935 }
4936
4937 static bool isDataTypeToken(StringRef Tok) {
4938   return Tok == ".8" || Tok == ".16" || Tok == ".32" || Tok == ".64" ||
4939     Tok == ".i8" || Tok == ".i16" || Tok == ".i32" || Tok == ".i64" ||
4940     Tok == ".u8" || Tok == ".u16" || Tok == ".u32" || Tok == ".u64" ||
4941     Tok == ".s8" || Tok == ".s16" || Tok == ".s32" || Tok == ".s64" ||
4942     Tok == ".p8" || Tok == ".p16" || Tok == ".f32" || Tok == ".f64" ||
4943     Tok == ".f" || Tok == ".d";
4944 }
4945
4946 // FIXME: This bit should probably be handled via an explicit match class
4947 // in the .td files that matches the suffix instead of having it be
4948 // a literal string token the way it is now.
4949 static bool doesIgnoreDataTypeSuffix(StringRef Mnemonic, StringRef DT) {
4950   return Mnemonic.startswith("vldm") || Mnemonic.startswith("vstm");
4951 }
4952
4953 static void applyMnemonicAliases(StringRef &Mnemonic, unsigned Features);
4954 /// Parse an arm instruction mnemonic followed by its operands.
4955 bool ARMAsmParser::ParseInstruction(StringRef Name, SMLoc NameLoc,
4956                                SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
4957   // Apply mnemonic aliases before doing anything else, as the destination
4958   // mnemnonic may include suffices and we want to handle them normally.
4959   // The generic tblgen'erated code does this later, at the start of
4960   // MatchInstructionImpl(), but that's too late for aliases that include
4961   // any sort of suffix.
4962   unsigned AvailableFeatures = getAvailableFeatures();
4963   applyMnemonicAliases(Name, AvailableFeatures);
4964
4965   // First check for the ARM-specific .req directive.
4966   if (Parser.getTok().is(AsmToken::Identifier) &&
4967       Parser.getTok().getIdentifier() == ".req") {
4968     parseDirectiveReq(Name, NameLoc);
4969     // We always return 'error' for this, as we're done with this
4970     // statement and don't need to match the 'instruction."
4971     return true;
4972   }
4973
4974   // Create the leading tokens for the mnemonic, split by '.' characters.
4975   size_t Start = 0, Next = Name.find('.');
4976   StringRef Mnemonic = Name.slice(Start, Next);
4977
4978   // Split out the predication code and carry setting flag from the mnemonic.
4979   unsigned PredicationCode;
4980   unsigned ProcessorIMod;
4981   bool CarrySetting;
4982   StringRef ITMask;
4983   Mnemonic = splitMnemonic(Mnemonic, PredicationCode, CarrySetting,
4984                            ProcessorIMod, ITMask);
4985
4986   // In Thumb1, only the branch (B) instruction can be predicated.
4987   if (isThumbOne() && PredicationCode != ARMCC::AL && Mnemonic != "b") {
4988     Parser.EatToEndOfStatement();
4989     return Error(NameLoc, "conditional execution not supported in Thumb1");
4990   }
4991
4992   Operands.push_back(ARMOperand::CreateToken(Mnemonic, NameLoc));
4993
4994   // Handle the IT instruction ITMask. Convert it to a bitmask. This
4995   // is the mask as it will be for the IT encoding if the conditional
4996   // encoding has a '1' as it's bit0 (i.e. 't' ==> '1'). In the case
4997   // where the conditional bit0 is zero, the instruction post-processing
4998   // will adjust the mask accordingly.
4999   if (Mnemonic == "it") {
5000     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + 2);
5001     if (ITMask.size() > 3) {
5002       Parser.EatToEndOfStatement();
5003       return Error(Loc, "too many conditions on IT instruction");
5004     }
5005     unsigned Mask = 8;
5006     for (unsigned i = ITMask.size(); i != 0; --i) {
5007       char pos = ITMask[i - 1];
5008       if (pos != 't' && pos != 'e') {
5009         Parser.EatToEndOfStatement();
5010         return Error(Loc, "illegal IT block condition mask '" + ITMask + "'");
5011       }
5012       Mask >>= 1;
5013       if (ITMask[i - 1] == 't')
5014         Mask |= 8;
5015     }
5016     Operands.push_back(ARMOperand::CreateITMask(Mask, Loc));
5017   }
5018
5019   // FIXME: This is all a pretty gross hack. We should automatically handle
5020   // optional operands like this via tblgen.
5021
5022   // Next, add the CCOut and ConditionCode operands, if needed.
5023   //
5024   // For mnemonics which can ever incorporate a carry setting bit or predication
5025   // code, our matching model involves us always generating CCOut and
5026   // ConditionCode operands to match the mnemonic "as written" and then we let
5027   // the matcher deal with finding the right instruction or generating an
5028   // appropriate error.
5029   bool CanAcceptCarrySet, CanAcceptPredicationCode;
5030   getMnemonicAcceptInfo(Mnemonic, CanAcceptCarrySet, CanAcceptPredicationCode);
5031
5032   // If we had a carry-set on an instruction that can't do that, issue an
5033   // error.
5034   if (!CanAcceptCarrySet && CarrySetting) {
5035     Parser.EatToEndOfStatement();
5036     return Error(NameLoc, "instruction '" + Mnemonic +
5037                  "' can not set flags, but 's' suffix specified");
5038   }
5039   // If we had a predication code on an instruction that can't do that, issue an
5040   // error.
5041   if (!CanAcceptPredicationCode && PredicationCode != ARMCC::AL) {
5042     Parser.EatToEndOfStatement();
5043     return Error(NameLoc, "instruction '" + Mnemonic +
5044                  "' is not predicable, but condition code specified");
5045   }
5046
5047   // Add the carry setting operand, if necessary.
5048   if (CanAcceptCarrySet) {
5049     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size());
5050     Operands.push_back(ARMOperand::CreateCCOut(CarrySetting ? ARM::CPSR : 0,
5051                                                Loc));
5052   }
5053
5054   // Add the predication code operand, if necessary.
5055   if (CanAcceptPredicationCode) {
5056     SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Mnemonic.size() +
5057                                       CarrySetting);
5058     Operands.push_back(ARMOperand::CreateCondCode(
5059                          ARMCC::CondCodes(PredicationCode), Loc));
5060   }
5061
5062   // Add the processor imod operand, if necessary.
5063   if (ProcessorIMod) {
5064     Operands.push_back(ARMOperand::CreateImm(
5065           MCConstantExpr::Create(ProcessorIMod, getContext()),
5066                                  NameLoc, NameLoc));
5067   }
5068
5069   // Add the remaining tokens in the mnemonic.
5070   while (Next != StringRef::npos) {
5071     Start = Next;
5072     Next = Name.find('.', Start + 1);
5073     StringRef ExtraToken = Name.slice(Start, Next);
5074
5075     // Some NEON instructions have an optional datatype suffix that is
5076     // completely ignored. Check for that.
5077     if (isDataTypeToken(ExtraToken) &&
5078         doesIgnoreDataTypeSuffix(Mnemonic, ExtraToken))
5079       continue;
5080
5081     if (ExtraToken != ".n") {
5082       SMLoc Loc = SMLoc::getFromPointer(NameLoc.getPointer() + Start);
5083       Operands.push_back(ARMOperand::CreateToken(ExtraToken, Loc));
5084     }
5085   }
5086
5087   // Read the remaining operands.
5088   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5089     // Read the first operand.
5090     if (parseOperand(Operands, Mnemonic)) {
5091       Parser.EatToEndOfStatement();
5092       return true;
5093     }
5094
5095     while (getLexer().is(AsmToken::Comma)) {
5096       Parser.Lex();  // Eat the comma.
5097
5098       // Parse and remember the operand.
5099       if (parseOperand(Operands, Mnemonic)) {
5100         Parser.EatToEndOfStatement();
5101         return true;
5102       }
5103     }
5104   }
5105
5106   if (getLexer().isNot(AsmToken::EndOfStatement)) {
5107     SMLoc Loc = getLexer().getLoc();
5108     Parser.EatToEndOfStatement();
5109     return Error(Loc, "unexpected token in argument list");
5110   }
5111
5112   Parser.Lex(); // Consume the EndOfStatement
5113
5114   // Some instructions, mostly Thumb, have forms for the same mnemonic that
5115   // do and don't have a cc_out optional-def operand. With some spot-checks
5116   // of the operand list, we can figure out which variant we're trying to
5117   // parse and adjust accordingly before actually matching. We shouldn't ever
5118   // try to remove a cc_out operand that was explicitly set on the the
5119   // mnemonic, of course (CarrySetting == true). Reason number #317 the
5120   // table driven matcher doesn't fit well with the ARM instruction set.
5121   if (!CarrySetting && shouldOmitCCOutOperand(Mnemonic, Operands)) {
5122     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5123     Operands.erase(Operands.begin() + 1);
5124     delete Op;
5125   }
5126
5127   // ARM mode 'blx' need special handling, as the register operand version
5128   // is predicable, but the label operand version is not. So, we can't rely
5129   // on the Mnemonic based checking to correctly figure out when to put
5130   // a k_CondCode operand in the list. If we're trying to match the label
5131   // version, remove the k_CondCode operand here.
5132   if (!isThumb() && Mnemonic == "blx" && Operands.size() == 3 &&
5133       static_cast<ARMOperand*>(Operands[2])->isImm()) {
5134     ARMOperand *Op = static_cast<ARMOperand*>(Operands[1]);
5135     Operands.erase(Operands.begin() + 1);
5136     delete Op;
5137   }
5138
5139   // The vector-compare-to-zero instructions have a literal token "#0" at
5140   // the end that comes to here as an immediate operand. Convert it to a
5141   // token to play nicely with the matcher.
5142   if ((Mnemonic == "vceq" || Mnemonic == "vcge" || Mnemonic == "vcgt" ||
5143       Mnemonic == "vcle" || Mnemonic == "vclt") && Operands.size() == 6 &&
5144       static_cast<ARMOperand*>(Operands[5])->isImm()) {
5145     ARMOperand *Op = static_cast<ARMOperand*>(Operands[5]);
5146     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op->getImm());
5147     if (CE && CE->getValue() == 0) {
5148       Operands.erase(Operands.begin() + 5);
5149       Operands.push_back(ARMOperand::CreateToken("#0", Op->getStartLoc()));
5150       delete Op;
5151     }
5152   }
5153   // VCMP{E} does the same thing, but with a different operand count.
5154   if ((Mnemonic == "vcmp" || Mnemonic == "vcmpe") && Operands.size() == 5 &&
5155       static_cast<ARMOperand*>(Operands[4])->isImm()) {
5156     ARMOperand *Op = static_cast<ARMOperand*>(Operands[4]);
5157     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op->getImm());
5158     if (CE && CE->getValue() == 0) {
5159       Operands.erase(Operands.begin() + 4);
5160       Operands.push_back(ARMOperand::CreateToken("#0", Op->getStartLoc()));
5161       delete Op;
5162     }
5163   }
5164   // Similarly, the Thumb1 "RSB" instruction has a literal "#0" on the
5165   // end. Convert it to a token here. Take care not to convert those
5166   // that should hit the Thumb2 encoding.
5167   if (Mnemonic == "rsb" && isThumb() && Operands.size() == 6 &&
5168       static_cast<ARMOperand*>(Operands[3])->isReg() &&
5169       static_cast<ARMOperand*>(Operands[4])->isReg() &&
5170       static_cast<ARMOperand*>(Operands[5])->isImm()) {
5171     ARMOperand *Op = static_cast<ARMOperand*>(Operands[5]);
5172     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Op->getImm());
5173     if (CE && CE->getValue() == 0 &&
5174         (isThumbOne() ||
5175          // The cc_out operand matches the IT block.
5176          ((inITBlock() != CarrySetting) &&
5177          // Neither register operand is a high register.
5178          (isARMLowRegister(static_cast<ARMOperand*>(Operands[3])->getReg()) &&
5179           isARMLowRegister(static_cast<ARMOperand*>(Operands[4])->getReg()))))){
5180       Operands.erase(Operands.begin() + 5);
5181       Operands.push_back(ARMOperand::CreateToken("#0", Op->getStartLoc()));
5182       delete Op;
5183     }
5184   }
5185
5186   return false;
5187 }
5188
5189 // Validate context-sensitive operand constraints.
5190
5191 // return 'true' if register list contains non-low GPR registers,
5192 // 'false' otherwise. If Reg is in the register list or is HiReg, set
5193 // 'containsReg' to true.
5194 static bool checkLowRegisterList(MCInst Inst, unsigned OpNo, unsigned Reg,
5195                                  unsigned HiReg, bool &containsReg) {
5196   containsReg = false;
5197   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
5198     unsigned OpReg = Inst.getOperand(i).getReg();
5199     if (OpReg == Reg)
5200       containsReg = true;
5201     // Anything other than a low register isn't legal here.
5202     if (!isARMLowRegister(OpReg) && (!HiReg || OpReg != HiReg))
5203       return true;
5204   }
5205   return false;
5206 }
5207
5208 // Check if the specified regisgter is in the register list of the inst,
5209 // starting at the indicated operand number.
5210 static bool listContainsReg(MCInst &Inst, unsigned OpNo, unsigned Reg) {
5211   for (unsigned i = OpNo; i < Inst.getNumOperands(); ++i) {
5212     unsigned OpReg = Inst.getOperand(i).getReg();
5213     if (OpReg == Reg)
5214       return true;
5215   }
5216   return false;
5217 }
5218
5219 // FIXME: We would really prefer to have MCInstrInfo (the wrapper around
5220 // the ARMInsts array) instead. Getting that here requires awkward
5221 // API changes, though. Better way?
5222 namespace llvm {
5223 extern const MCInstrDesc ARMInsts[];
5224 }
5225 static const MCInstrDesc &getInstDesc(unsigned Opcode) {
5226   return ARMInsts[Opcode];
5227 }
5228
5229 // FIXME: We would really like to be able to tablegen'erate this.
5230 bool ARMAsmParser::
5231 validateInstruction(MCInst &Inst,
5232                     const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5233   const MCInstrDesc &MCID = getInstDesc(Inst.getOpcode());
5234   SMLoc Loc = Operands[0]->getStartLoc();
5235   // Check the IT block state first.
5236   // NOTE: BKPT instruction has the interesting property of being
5237   // allowed in IT blocks, but not being predicable.  It just always
5238   // executes.
5239   if (inITBlock() && Inst.getOpcode() != ARM::tBKPT &&
5240       Inst.getOpcode() != ARM::BKPT) {
5241     unsigned bit = 1;
5242     if (ITState.FirstCond)
5243       ITState.FirstCond = false;
5244     else
5245       bit = (ITState.Mask >> (5 - ITState.CurPosition)) & 1;
5246     // The instruction must be predicable.
5247     if (!MCID.isPredicable())
5248       return Error(Loc, "instructions in IT block must be predicable");
5249     unsigned Cond = Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm();
5250     unsigned ITCond = bit ? ITState.Cond :
5251       ARMCC::getOppositeCondition(ITState.Cond);
5252     if (Cond != ITCond) {
5253       // Find the condition code Operand to get its SMLoc information.
5254       SMLoc CondLoc;
5255       for (unsigned i = 1; i < Operands.size(); ++i)
5256         if (static_cast<ARMOperand*>(Operands[i])->isCondCode())
5257           CondLoc = Operands[i]->getStartLoc();
5258       return Error(CondLoc, "incorrect condition in IT block; got '" +
5259                    StringRef(ARMCondCodeToString(ARMCC::CondCodes(Cond))) +
5260                    "', but expected '" +
5261                    ARMCondCodeToString(ARMCC::CondCodes(ITCond)) + "'");
5262     }
5263   // Check for non-'al' condition codes outside of the IT block.
5264   } else if (isThumbTwo() && MCID.isPredicable() &&
5265              Inst.getOperand(MCID.findFirstPredOperandIdx()).getImm() !=
5266              ARMCC::AL && Inst.getOpcode() != ARM::tB &&
5267              Inst.getOpcode() != ARM::t2B)
5268     return Error(Loc, "predicated instructions must be in IT block");
5269
5270   switch (Inst.getOpcode()) {
5271   case ARM::LDRD:
5272   case ARM::LDRD_PRE:
5273   case ARM::LDRD_POST:
5274   case ARM::LDREXD: {
5275     // Rt2 must be Rt + 1.
5276     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
5277     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5278     if (Rt2 != Rt + 1)
5279       return Error(Operands[3]->getStartLoc(),
5280                    "destination operands must be sequential");
5281     return false;
5282   }
5283   case ARM::STRD: {
5284     // Rt2 must be Rt + 1.
5285     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(0).getReg());
5286     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5287     if (Rt2 != Rt + 1)
5288       return Error(Operands[3]->getStartLoc(),
5289                    "source operands must be sequential");
5290     return false;
5291   }
5292   case ARM::STRD_PRE:
5293   case ARM::STRD_POST:
5294   case ARM::STREXD: {
5295     // Rt2 must be Rt + 1.
5296     unsigned Rt = MRI->getEncodingValue(Inst.getOperand(1).getReg());
5297     unsigned Rt2 = MRI->getEncodingValue(Inst.getOperand(2).getReg());
5298     if (Rt2 != Rt + 1)
5299       return Error(Operands[3]->getStartLoc(),
5300                    "source operands must be sequential");
5301     return false;
5302   }
5303   case ARM::SBFX:
5304   case ARM::UBFX: {
5305     // width must be in range [1, 32-lsb]
5306     unsigned lsb = Inst.getOperand(2).getImm();
5307     unsigned widthm1 = Inst.getOperand(3).getImm();
5308     if (widthm1 >= 32 - lsb)
5309       return Error(Operands[5]->getStartLoc(),
5310                    "bitfield width must be in range [1,32-lsb]");
5311     return false;
5312   }
5313   case ARM::tLDMIA: {
5314     // If we're parsing Thumb2, the .w variant is available and handles
5315     // most cases that are normally illegal for a Thumb1 LDM
5316     // instruction. We'll make the transformation in processInstruction()
5317     // if necessary.
5318     //
5319     // Thumb LDM instructions are writeback iff the base register is not
5320     // in the register list.
5321     unsigned Rn = Inst.getOperand(0).getReg();
5322     bool hasWritebackToken =
5323       (static_cast<ARMOperand*>(Operands[3])->isToken() &&
5324        static_cast<ARMOperand*>(Operands[3])->getToken() == "!");
5325     bool listContainsBase;
5326     if (checkLowRegisterList(Inst, 3, Rn, 0, listContainsBase) && !isThumbTwo())
5327       return Error(Operands[3 + hasWritebackToken]->getStartLoc(),
5328                    "registers must be in range r0-r7");
5329     // If we should have writeback, then there should be a '!' token.
5330     if (!listContainsBase && !hasWritebackToken && !isThumbTwo())
5331       return Error(Operands[2]->getStartLoc(),
5332                    "writeback operator '!' expected");
5333     // If we should not have writeback, there must not be a '!'. This is
5334     // true even for the 32-bit wide encodings.
5335     if (listContainsBase && hasWritebackToken)
5336       return Error(Operands[3]->getStartLoc(),
5337                    "writeback operator '!' not allowed when base register "
5338                    "in register list");
5339
5340     break;
5341   }
5342   case ARM::t2LDMIA_UPD: {
5343     if (listContainsReg(Inst, 3, Inst.getOperand(0).getReg()))
5344       return Error(Operands[4]->getStartLoc(),
5345                    "writeback operator '!' not allowed when base register "
5346                    "in register list");
5347     break;
5348   }
5349   case ARM::tMUL: {
5350     // The second source operand must be the same register as the destination
5351     // operand.
5352     //
5353     // In this case, we must directly check the parsed operands because the
5354     // cvtThumbMultiply() function is written in such a way that it guarantees
5355     // this first statement is always true for the new Inst.  Essentially, the
5356     // destination is unconditionally copied into the second source operand
5357     // without checking to see if it matches what we actually parsed.
5358     if (Operands.size() == 6 &&
5359         (((ARMOperand*)Operands[3])->getReg() !=
5360          ((ARMOperand*)Operands[5])->getReg()) &&
5361         (((ARMOperand*)Operands[3])->getReg() !=
5362          ((ARMOperand*)Operands[4])->getReg())) {
5363       return Error(Operands[3]->getStartLoc(),
5364                    "destination register must match source register");
5365     }
5366     break;
5367   }
5368   // Like for ldm/stm, push and pop have hi-reg handling version in Thumb2,
5369   // so only issue a diagnostic for thumb1. The instructions will be
5370   // switched to the t2 encodings in processInstruction() if necessary.
5371   case ARM::tPOP: {
5372     bool listContainsBase;
5373     if (checkLowRegisterList(Inst, 2, 0, ARM::PC, listContainsBase) &&
5374         !isThumbTwo())
5375       return Error(Operands[2]->getStartLoc(),
5376                    "registers must be in range r0-r7 or pc");
5377     break;
5378   }
5379   case ARM::tPUSH: {
5380     bool listContainsBase;
5381     if (checkLowRegisterList(Inst, 2, 0, ARM::LR, listContainsBase) &&
5382         !isThumbTwo())
5383       return Error(Operands[2]->getStartLoc(),
5384                    "registers must be in range r0-r7 or lr");
5385     break;
5386   }
5387   case ARM::tSTMIA_UPD: {
5388     bool listContainsBase;
5389     if (checkLowRegisterList(Inst, 4, 0, 0, listContainsBase) && !isThumbTwo())
5390       return Error(Operands[4]->getStartLoc(),
5391                    "registers must be in range r0-r7");
5392     break;
5393   }
5394   case ARM::tADDrSP: {
5395     // If the non-SP source operand and the destination operand are not the
5396     // same, we need thumb2 (for the wide encoding), or we have an error.
5397     if (!isThumbTwo() &&
5398         Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
5399       return Error(Operands[4]->getStartLoc(),
5400                    "source register must be the same as destination");
5401     }
5402     break;
5403   }
5404   }
5405
5406   return false;
5407 }
5408
5409 static unsigned getRealVSTOpcode(unsigned Opc, unsigned &Spacing) {
5410   switch(Opc) {
5411   default: llvm_unreachable("unexpected opcode!");
5412   // VST1LN
5413   case ARM::VST1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
5414   case ARM::VST1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
5415   case ARM::VST1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
5416   case ARM::VST1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST1LNd8_UPD;
5417   case ARM::VST1LNdWB_register_Asm_16: Spacing = 1; return ARM::VST1LNd16_UPD;
5418   case ARM::VST1LNdWB_register_Asm_32: Spacing = 1; return ARM::VST1LNd32_UPD;
5419   case ARM::VST1LNdAsm_8:  Spacing = 1; return ARM::VST1LNd8;
5420   case ARM::VST1LNdAsm_16: Spacing = 1; return ARM::VST1LNd16;
5421   case ARM::VST1LNdAsm_32: Spacing = 1; return ARM::VST1LNd32;
5422
5423   // VST2LN
5424   case ARM::VST2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
5425   case ARM::VST2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
5426   case ARM::VST2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
5427   case ARM::VST2LNqWB_fixed_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
5428   case ARM::VST2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
5429
5430   case ARM::VST2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST2LNd8_UPD;
5431   case ARM::VST2LNdWB_register_Asm_16: Spacing = 1; return ARM::VST2LNd16_UPD;
5432   case ARM::VST2LNdWB_register_Asm_32: Spacing = 1; return ARM::VST2LNd32_UPD;
5433   case ARM::VST2LNqWB_register_Asm_16: Spacing = 2; return ARM::VST2LNq16_UPD;
5434   case ARM::VST2LNqWB_register_Asm_32: Spacing = 2; return ARM::VST2LNq32_UPD;
5435
5436   case ARM::VST2LNdAsm_8:  Spacing = 1; return ARM::VST2LNd8;
5437   case ARM::VST2LNdAsm_16: Spacing = 1; return ARM::VST2LNd16;
5438   case ARM::VST2LNdAsm_32: Spacing = 1; return ARM::VST2LNd32;
5439   case ARM::VST2LNqAsm_16: Spacing = 2; return ARM::VST2LNq16;
5440   case ARM::VST2LNqAsm_32: Spacing = 2; return ARM::VST2LNq32;
5441
5442   // VST3LN
5443   case ARM::VST3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
5444   case ARM::VST3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
5445   case ARM::VST3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
5446   case ARM::VST3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST3LNq16_UPD;
5447   case ARM::VST3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
5448   case ARM::VST3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST3LNd8_UPD;
5449   case ARM::VST3LNdWB_register_Asm_16: Spacing = 1; return ARM::VST3LNd16_UPD;
5450   case ARM::VST3LNdWB_register_Asm_32: Spacing = 1; return ARM::VST3LNd32_UPD;
5451   case ARM::VST3LNqWB_register_Asm_16: Spacing = 2; return ARM::VST3LNq16_UPD;
5452   case ARM::VST3LNqWB_register_Asm_32: Spacing = 2; return ARM::VST3LNq32_UPD;
5453   case ARM::VST3LNdAsm_8:  Spacing = 1; return ARM::VST3LNd8;
5454   case ARM::VST3LNdAsm_16: Spacing = 1; return ARM::VST3LNd16;
5455   case ARM::VST3LNdAsm_32: Spacing = 1; return ARM::VST3LNd32;
5456   case ARM::VST3LNqAsm_16: Spacing = 2; return ARM::VST3LNq16;
5457   case ARM::VST3LNqAsm_32: Spacing = 2; return ARM::VST3LNq32;
5458
5459   // VST3
5460   case ARM::VST3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
5461   case ARM::VST3dWB_fixed_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
5462   case ARM::VST3dWB_fixed_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
5463   case ARM::VST3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
5464   case ARM::VST3qWB_fixed_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
5465   case ARM::VST3qWB_fixed_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
5466   case ARM::VST3dWB_register_Asm_8:  Spacing = 1; return ARM::VST3d8_UPD;
5467   case ARM::VST3dWB_register_Asm_16: Spacing = 1; return ARM::VST3d16_UPD;
5468   case ARM::VST3dWB_register_Asm_32: Spacing = 1; return ARM::VST3d32_UPD;
5469   case ARM::VST3qWB_register_Asm_8:  Spacing = 2; return ARM::VST3q8_UPD;
5470   case ARM::VST3qWB_register_Asm_16: Spacing = 2; return ARM::VST3q16_UPD;
5471   case ARM::VST3qWB_register_Asm_32: Spacing = 2; return ARM::VST3q32_UPD;
5472   case ARM::VST3dAsm_8:  Spacing = 1; return ARM::VST3d8;
5473   case ARM::VST3dAsm_16: Spacing = 1; return ARM::VST3d16;
5474   case ARM::VST3dAsm_32: Spacing = 1; return ARM::VST3d32;
5475   case ARM::VST3qAsm_8:  Spacing = 2; return ARM::VST3q8;
5476   case ARM::VST3qAsm_16: Spacing = 2; return ARM::VST3q16;
5477   case ARM::VST3qAsm_32: Spacing = 2; return ARM::VST3q32;
5478
5479   // VST4LN
5480   case ARM::VST4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
5481   case ARM::VST4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
5482   case ARM::VST4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
5483   case ARM::VST4LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VST4LNq16_UPD;
5484   case ARM::VST4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
5485   case ARM::VST4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VST4LNd8_UPD;
5486   case ARM::VST4LNdWB_register_Asm_16: Spacing = 1; return ARM::VST4LNd16_UPD;
5487   case ARM::VST4LNdWB_register_Asm_32: Spacing = 1; return ARM::VST4LNd32_UPD;
5488   case ARM::VST4LNqWB_register_Asm_16: Spacing = 2; return ARM::VST4LNq16_UPD;
5489   case ARM::VST4LNqWB_register_Asm_32: Spacing = 2; return ARM::VST4LNq32_UPD;
5490   case ARM::VST4LNdAsm_8:  Spacing = 1; return ARM::VST4LNd8;
5491   case ARM::VST4LNdAsm_16: Spacing = 1; return ARM::VST4LNd16;
5492   case ARM::VST4LNdAsm_32: Spacing = 1; return ARM::VST4LNd32;
5493   case ARM::VST4LNqAsm_16: Spacing = 2; return ARM::VST4LNq16;
5494   case ARM::VST4LNqAsm_32: Spacing = 2; return ARM::VST4LNq32;
5495
5496   // VST4
5497   case ARM::VST4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
5498   case ARM::VST4dWB_fixed_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
5499   case ARM::VST4dWB_fixed_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
5500   case ARM::VST4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
5501   case ARM::VST4qWB_fixed_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
5502   case ARM::VST4qWB_fixed_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
5503   case ARM::VST4dWB_register_Asm_8:  Spacing = 1; return ARM::VST4d8_UPD;
5504   case ARM::VST4dWB_register_Asm_16: Spacing = 1; return ARM::VST4d16_UPD;
5505   case ARM::VST4dWB_register_Asm_32: Spacing = 1; return ARM::VST4d32_UPD;
5506   case ARM::VST4qWB_register_Asm_8:  Spacing = 2; return ARM::VST4q8_UPD;
5507   case ARM::VST4qWB_register_Asm_16: Spacing = 2; return ARM::VST4q16_UPD;
5508   case ARM::VST4qWB_register_Asm_32: Spacing = 2; return ARM::VST4q32_UPD;
5509   case ARM::VST4dAsm_8:  Spacing = 1; return ARM::VST4d8;
5510   case ARM::VST4dAsm_16: Spacing = 1; return ARM::VST4d16;
5511   case ARM::VST4dAsm_32: Spacing = 1; return ARM::VST4d32;
5512   case ARM::VST4qAsm_8:  Spacing = 2; return ARM::VST4q8;
5513   case ARM::VST4qAsm_16: Spacing = 2; return ARM::VST4q16;
5514   case ARM::VST4qAsm_32: Spacing = 2; return ARM::VST4q32;
5515   }
5516 }
5517
5518 static unsigned getRealVLDOpcode(unsigned Opc, unsigned &Spacing) {
5519   switch(Opc) {
5520   default: llvm_unreachable("unexpected opcode!");
5521   // VLD1LN
5522   case ARM::VLD1LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
5523   case ARM::VLD1LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
5524   case ARM::VLD1LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
5525   case ARM::VLD1LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD1LNd8_UPD;
5526   case ARM::VLD1LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD1LNd16_UPD;
5527   case ARM::VLD1LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD1LNd32_UPD;
5528   case ARM::VLD1LNdAsm_8:  Spacing = 1; return ARM::VLD1LNd8;
5529   case ARM::VLD1LNdAsm_16: Spacing = 1; return ARM::VLD1LNd16;
5530   case ARM::VLD1LNdAsm_32: Spacing = 1; return ARM::VLD1LNd32;
5531
5532   // VLD2LN
5533   case ARM::VLD2LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
5534   case ARM::VLD2LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
5535   case ARM::VLD2LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
5536   case ARM::VLD2LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD2LNq16_UPD;
5537   case ARM::VLD2LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
5538   case ARM::VLD2LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD2LNd8_UPD;
5539   case ARM::VLD2LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD2LNd16_UPD;
5540   case ARM::VLD2LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD2LNd32_UPD;
5541   case ARM::VLD2LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD2LNq16_UPD;
5542   case ARM::VLD2LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD2LNq32_UPD;
5543   case ARM::VLD2LNdAsm_8:  Spacing = 1; return ARM::VLD2LNd8;
5544   case ARM::VLD2LNdAsm_16: Spacing = 1; return ARM::VLD2LNd16;
5545   case ARM::VLD2LNdAsm_32: Spacing = 1; return ARM::VLD2LNd32;
5546   case ARM::VLD2LNqAsm_16: Spacing = 2; return ARM::VLD2LNq16;
5547   case ARM::VLD2LNqAsm_32: Spacing = 2; return ARM::VLD2LNq32;
5548
5549   // VLD3DUP
5550   case ARM::VLD3DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
5551   case ARM::VLD3DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
5552   case ARM::VLD3DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
5553   case ARM::VLD3DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD3DUPq8_UPD;
5554   case ARM::VLD3DUPqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3DUPq16_UPD;
5555   case ARM::VLD3DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
5556   case ARM::VLD3DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3DUPd8_UPD;
5557   case ARM::VLD3DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD3DUPd16_UPD;
5558   case ARM::VLD3DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD3DUPd32_UPD;
5559   case ARM::VLD3DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD3DUPq8_UPD;
5560   case ARM::VLD3DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD3DUPq16_UPD;
5561   case ARM::VLD3DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD3DUPq32_UPD;
5562   case ARM::VLD3DUPdAsm_8:  Spacing = 1; return ARM::VLD3DUPd8;
5563   case ARM::VLD3DUPdAsm_16: Spacing = 1; return ARM::VLD3DUPd16;
5564   case ARM::VLD3DUPdAsm_32: Spacing = 1; return ARM::VLD3DUPd32;
5565   case ARM::VLD3DUPqAsm_8: Spacing = 2; return ARM::VLD3DUPq8;
5566   case ARM::VLD3DUPqAsm_16: Spacing = 2; return ARM::VLD3DUPq16;
5567   case ARM::VLD3DUPqAsm_32: Spacing = 2; return ARM::VLD3DUPq32;
5568
5569   // VLD3LN
5570   case ARM::VLD3LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
5571   case ARM::VLD3LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
5572   case ARM::VLD3LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
5573   case ARM::VLD3LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3LNq16_UPD;
5574   case ARM::VLD3LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
5575   case ARM::VLD3LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD3LNd8_UPD;
5576   case ARM::VLD3LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD3LNd16_UPD;
5577   case ARM::VLD3LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD3LNd32_UPD;
5578   case ARM::VLD3LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD3LNq16_UPD;
5579   case ARM::VLD3LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD3LNq32_UPD;
5580   case ARM::VLD3LNdAsm_8:  Spacing = 1; return ARM::VLD3LNd8;
5581   case ARM::VLD3LNdAsm_16: Spacing = 1; return ARM::VLD3LNd16;
5582   case ARM::VLD3LNdAsm_32: Spacing = 1; return ARM::VLD3LNd32;
5583   case ARM::VLD3LNqAsm_16: Spacing = 2; return ARM::VLD3LNq16;
5584   case ARM::VLD3LNqAsm_32: Spacing = 2; return ARM::VLD3LNq32;
5585
5586   // VLD3
5587   case ARM::VLD3dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
5588   case ARM::VLD3dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
5589   case ARM::VLD3dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
5590   case ARM::VLD3qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
5591   case ARM::VLD3qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
5592   case ARM::VLD3qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
5593   case ARM::VLD3dWB_register_Asm_8:  Spacing = 1; return ARM::VLD3d8_UPD;
5594   case ARM::VLD3dWB_register_Asm_16: Spacing = 1; return ARM::VLD3d16_UPD;
5595   case ARM::VLD3dWB_register_Asm_32: Spacing = 1; return ARM::VLD3d32_UPD;
5596   case ARM::VLD3qWB_register_Asm_8:  Spacing = 2; return ARM::VLD3q8_UPD;
5597   case ARM::VLD3qWB_register_Asm_16: Spacing = 2; return ARM::VLD3q16_UPD;
5598   case ARM::VLD3qWB_register_Asm_32: Spacing = 2; return ARM::VLD3q32_UPD;
5599   case ARM::VLD3dAsm_8:  Spacing = 1; return ARM::VLD3d8;
5600   case ARM::VLD3dAsm_16: Spacing = 1; return ARM::VLD3d16;
5601   case ARM::VLD3dAsm_32: Spacing = 1; return ARM::VLD3d32;
5602   case ARM::VLD3qAsm_8:  Spacing = 2; return ARM::VLD3q8;
5603   case ARM::VLD3qAsm_16: Spacing = 2; return ARM::VLD3q16;
5604   case ARM::VLD3qAsm_32: Spacing = 2; return ARM::VLD3q32;
5605
5606   // VLD4LN
5607   case ARM::VLD4LNdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
5608   case ARM::VLD4LNdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
5609   case ARM::VLD4LNdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
5610   case ARM::VLD4LNqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4LNq16_UPD;
5611   case ARM::VLD4LNqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
5612   case ARM::VLD4LNdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4LNd8_UPD;
5613   case ARM::VLD4LNdWB_register_Asm_16: Spacing = 1; return ARM::VLD4LNd16_UPD;
5614   case ARM::VLD4LNdWB_register_Asm_32: Spacing = 1; return ARM::VLD4LNd32_UPD;
5615   case ARM::VLD4LNqWB_register_Asm_16: Spacing = 2; return ARM::VLD4LNq16_UPD;
5616   case ARM::VLD4LNqWB_register_Asm_32: Spacing = 2; return ARM::VLD4LNq32_UPD;
5617   case ARM::VLD4LNdAsm_8:  Spacing = 1; return ARM::VLD4LNd8;
5618   case ARM::VLD4LNdAsm_16: Spacing = 1; return ARM::VLD4LNd16;
5619   case ARM::VLD4LNdAsm_32: Spacing = 1; return ARM::VLD4LNd32;
5620   case ARM::VLD4LNqAsm_16: Spacing = 2; return ARM::VLD4LNq16;
5621   case ARM::VLD4LNqAsm_32: Spacing = 2; return ARM::VLD4LNq32;
5622
5623   // VLD4DUP
5624   case ARM::VLD4DUPdWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
5625   case ARM::VLD4DUPdWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
5626   case ARM::VLD4DUPdWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
5627   case ARM::VLD4DUPqWB_fixed_Asm_8: Spacing = 1; return ARM::VLD4DUPq8_UPD;
5628   case ARM::VLD4DUPqWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4DUPq16_UPD;
5629   case ARM::VLD4DUPqWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
5630   case ARM::VLD4DUPdWB_register_Asm_8:  Spacing = 1; return ARM::VLD4DUPd8_UPD;
5631   case ARM::VLD4DUPdWB_register_Asm_16: Spacing = 1; return ARM::VLD4DUPd16_UPD;
5632   case ARM::VLD4DUPdWB_register_Asm_32: Spacing = 1; return ARM::VLD4DUPd32_UPD;
5633   case ARM::VLD4DUPqWB_register_Asm_8: Spacing = 2; return ARM::VLD4DUPq8_UPD;
5634   case ARM::VLD4DUPqWB_register_Asm_16: Spacing = 2; return ARM::VLD4DUPq16_UPD;
5635   case ARM::VLD4DUPqWB_register_Asm_32: Spacing = 2; return ARM::VLD4DUPq32_UPD;
5636   case ARM::VLD4DUPdAsm_8:  Spacing = 1; return ARM::VLD4DUPd8;
5637   case ARM::VLD4DUPdAsm_16: Spacing = 1; return ARM::VLD4DUPd16;
5638   case ARM::VLD4DUPdAsm_32: Spacing = 1; return ARM::VLD4DUPd32;
5639   case ARM::VLD4DUPqAsm_8: Spacing = 2; return ARM::VLD4DUPq8;
5640   case ARM::VLD4DUPqAsm_16: Spacing = 2; return ARM::VLD4DUPq16;
5641   case ARM::VLD4DUPqAsm_32: Spacing = 2; return ARM::VLD4DUPq32;
5642
5643   // VLD4
5644   case ARM::VLD4dWB_fixed_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
5645   case ARM::VLD4dWB_fixed_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
5646   case ARM::VLD4dWB_fixed_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
5647   case ARM::VLD4qWB_fixed_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
5648   case ARM::VLD4qWB_fixed_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
5649   case ARM::VLD4qWB_fixed_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
5650   case ARM::VLD4dWB_register_Asm_8:  Spacing = 1; return ARM::VLD4d8_UPD;
5651   case ARM::VLD4dWB_register_Asm_16: Spacing = 1; return ARM::VLD4d16_UPD;
5652   case ARM::VLD4dWB_register_Asm_32: Spacing = 1; return ARM::VLD4d32_UPD;
5653   case ARM::VLD4qWB_register_Asm_8:  Spacing = 2; return ARM::VLD4q8_UPD;
5654   case ARM::VLD4qWB_register_Asm_16: Spacing = 2; return ARM::VLD4q16_UPD;
5655   case ARM::VLD4qWB_register_Asm_32: Spacing = 2; return ARM::VLD4q32_UPD;
5656   case ARM::VLD4dAsm_8:  Spacing = 1; return ARM::VLD4d8;
5657   case ARM::VLD4dAsm_16: Spacing = 1; return ARM::VLD4d16;
5658   case ARM::VLD4dAsm_32: Spacing = 1; return ARM::VLD4d32;
5659   case ARM::VLD4qAsm_8:  Spacing = 2; return ARM::VLD4q8;
5660   case ARM::VLD4qAsm_16: Spacing = 2; return ARM::VLD4q16;
5661   case ARM::VLD4qAsm_32: Spacing = 2; return ARM::VLD4q32;
5662   }
5663 }
5664
5665 bool ARMAsmParser::
5666 processInstruction(MCInst &Inst,
5667                    const SmallVectorImpl<MCParsedAsmOperand*> &Operands) {
5668   switch (Inst.getOpcode()) {
5669   // Aliases for alternate PC+imm syntax of LDR instructions.
5670   case ARM::t2LDRpcrel:
5671     Inst.setOpcode(ARM::t2LDRpci);
5672     return true;
5673   case ARM::t2LDRBpcrel:
5674     Inst.setOpcode(ARM::t2LDRBpci);
5675     return true;
5676   case ARM::t2LDRHpcrel:
5677     Inst.setOpcode(ARM::t2LDRHpci);
5678     return true;
5679   case ARM::t2LDRSBpcrel:
5680     Inst.setOpcode(ARM::t2LDRSBpci);
5681     return true;
5682   case ARM::t2LDRSHpcrel:
5683     Inst.setOpcode(ARM::t2LDRSHpci);
5684     return true;
5685   // Handle NEON VST complex aliases.
5686   case ARM::VST1LNdWB_register_Asm_8:
5687   case ARM::VST1LNdWB_register_Asm_16:
5688   case ARM::VST1LNdWB_register_Asm_32: {
5689     MCInst TmpInst;
5690     // Shuffle the operands around so the lane index operand is in the
5691     // right place.
5692     unsigned Spacing;
5693     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5694     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5695     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5696     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5697     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5698     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5699     TmpInst.addOperand(Inst.getOperand(1)); // lane
5700     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5701     TmpInst.addOperand(Inst.getOperand(6));
5702     Inst = TmpInst;
5703     return true;
5704   }
5705
5706   case ARM::VST2LNdWB_register_Asm_8:
5707   case ARM::VST2LNdWB_register_Asm_16:
5708   case ARM::VST2LNdWB_register_Asm_32:
5709   case ARM::VST2LNqWB_register_Asm_16:
5710   case ARM::VST2LNqWB_register_Asm_32: {
5711     MCInst TmpInst;
5712     // Shuffle the operands around so the lane index operand is in the
5713     // right place.
5714     unsigned Spacing;
5715     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5716     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5717     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5718     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5719     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5720     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5721     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5722                                             Spacing));
5723     TmpInst.addOperand(Inst.getOperand(1)); // lane
5724     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5725     TmpInst.addOperand(Inst.getOperand(6));
5726     Inst = TmpInst;
5727     return true;
5728   }
5729
5730   case ARM::VST3LNdWB_register_Asm_8:
5731   case ARM::VST3LNdWB_register_Asm_16:
5732   case ARM::VST3LNdWB_register_Asm_32:
5733   case ARM::VST3LNqWB_register_Asm_16:
5734   case ARM::VST3LNqWB_register_Asm_32: {
5735     MCInst TmpInst;
5736     // Shuffle the operands around so the lane index operand is in the
5737     // right place.
5738     unsigned Spacing;
5739     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5740     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5741     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5742     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5743     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5744     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5745     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5746                                             Spacing));
5747     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5748                                             Spacing * 2));
5749     TmpInst.addOperand(Inst.getOperand(1)); // lane
5750     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5751     TmpInst.addOperand(Inst.getOperand(6));
5752     Inst = TmpInst;
5753     return true;
5754   }
5755
5756   case ARM::VST4LNdWB_register_Asm_8:
5757   case ARM::VST4LNdWB_register_Asm_16:
5758   case ARM::VST4LNdWB_register_Asm_32:
5759   case ARM::VST4LNqWB_register_Asm_16:
5760   case ARM::VST4LNqWB_register_Asm_32: {
5761     MCInst TmpInst;
5762     // Shuffle the operands around so the lane index operand is in the
5763     // right place.
5764     unsigned Spacing;
5765     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5766     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5767     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5768     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5769     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5770     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5771     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5772                                             Spacing));
5773     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5774                                             Spacing * 2));
5775     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5776                                             Spacing * 3));
5777     TmpInst.addOperand(Inst.getOperand(1)); // lane
5778     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5779     TmpInst.addOperand(Inst.getOperand(6));
5780     Inst = TmpInst;
5781     return true;
5782   }
5783
5784   case ARM::VST1LNdWB_fixed_Asm_8:
5785   case ARM::VST1LNdWB_fixed_Asm_16:
5786   case ARM::VST1LNdWB_fixed_Asm_32: {
5787     MCInst TmpInst;
5788     // Shuffle the operands around so the lane index operand is in the
5789     // right place.
5790     unsigned Spacing;
5791     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5792     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5793     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5794     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5795     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5796     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5797     TmpInst.addOperand(Inst.getOperand(1)); // lane
5798     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5799     TmpInst.addOperand(Inst.getOperand(5));
5800     Inst = TmpInst;
5801     return true;
5802   }
5803
5804   case ARM::VST2LNdWB_fixed_Asm_8:
5805   case ARM::VST2LNdWB_fixed_Asm_16:
5806   case ARM::VST2LNdWB_fixed_Asm_32:
5807   case ARM::VST2LNqWB_fixed_Asm_16:
5808   case ARM::VST2LNqWB_fixed_Asm_32: {
5809     MCInst TmpInst;
5810     // Shuffle the operands around so the lane index operand is in the
5811     // right place.
5812     unsigned Spacing;
5813     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5814     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5815     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5816     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5817     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5818     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5819     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5820                                             Spacing));
5821     TmpInst.addOperand(Inst.getOperand(1)); // lane
5822     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5823     TmpInst.addOperand(Inst.getOperand(5));
5824     Inst = TmpInst;
5825     return true;
5826   }
5827
5828   case ARM::VST3LNdWB_fixed_Asm_8:
5829   case ARM::VST3LNdWB_fixed_Asm_16:
5830   case ARM::VST3LNdWB_fixed_Asm_32:
5831   case ARM::VST3LNqWB_fixed_Asm_16:
5832   case ARM::VST3LNqWB_fixed_Asm_32: {
5833     MCInst TmpInst;
5834     // Shuffle the operands around so the lane index operand is in the
5835     // right place.
5836     unsigned Spacing;
5837     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5838     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5839     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5840     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5841     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5842     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5843     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5844                                             Spacing));
5845     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5846                                             Spacing * 2));
5847     TmpInst.addOperand(Inst.getOperand(1)); // lane
5848     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5849     TmpInst.addOperand(Inst.getOperand(5));
5850     Inst = TmpInst;
5851     return true;
5852   }
5853
5854   case ARM::VST4LNdWB_fixed_Asm_8:
5855   case ARM::VST4LNdWB_fixed_Asm_16:
5856   case ARM::VST4LNdWB_fixed_Asm_32:
5857   case ARM::VST4LNqWB_fixed_Asm_16:
5858   case ARM::VST4LNqWB_fixed_Asm_32: {
5859     MCInst TmpInst;
5860     // Shuffle the operands around so the lane index operand is in the
5861     // right place.
5862     unsigned Spacing;
5863     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5864     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5865     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5866     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5867     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
5868     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5869     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5870                                             Spacing));
5871     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5872                                             Spacing * 2));
5873     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5874                                             Spacing * 3));
5875     TmpInst.addOperand(Inst.getOperand(1)); // lane
5876     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5877     TmpInst.addOperand(Inst.getOperand(5));
5878     Inst = TmpInst;
5879     return true;
5880   }
5881
5882   case ARM::VST1LNdAsm_8:
5883   case ARM::VST1LNdAsm_16:
5884   case ARM::VST1LNdAsm_32: {
5885     MCInst TmpInst;
5886     // Shuffle the operands around so the lane index operand is in the
5887     // right place.
5888     unsigned Spacing;
5889     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5890     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5891     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5892     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5893     TmpInst.addOperand(Inst.getOperand(1)); // lane
5894     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5895     TmpInst.addOperand(Inst.getOperand(5));
5896     Inst = TmpInst;
5897     return true;
5898   }
5899
5900   case ARM::VST2LNdAsm_8:
5901   case ARM::VST2LNdAsm_16:
5902   case ARM::VST2LNdAsm_32:
5903   case ARM::VST2LNqAsm_16:
5904   case ARM::VST2LNqAsm_32: {
5905     MCInst TmpInst;
5906     // Shuffle the operands around so the lane index operand is in the
5907     // right place.
5908     unsigned Spacing;
5909     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5910     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5911     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5912     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5913     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5914                                             Spacing));
5915     TmpInst.addOperand(Inst.getOperand(1)); // lane
5916     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5917     TmpInst.addOperand(Inst.getOperand(5));
5918     Inst = TmpInst;
5919     return true;
5920   }
5921
5922   case ARM::VST3LNdAsm_8:
5923   case ARM::VST3LNdAsm_16:
5924   case ARM::VST3LNdAsm_32:
5925   case ARM::VST3LNqAsm_16:
5926   case ARM::VST3LNqAsm_32: {
5927     MCInst TmpInst;
5928     // Shuffle the operands around so the lane index operand is in the
5929     // right place.
5930     unsigned Spacing;
5931     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5932     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5933     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5934     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5935     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5936                                             Spacing));
5937     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5938                                             Spacing * 2));
5939     TmpInst.addOperand(Inst.getOperand(1)); // lane
5940     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5941     TmpInst.addOperand(Inst.getOperand(5));
5942     Inst = TmpInst;
5943     return true;
5944   }
5945
5946   case ARM::VST4LNdAsm_8:
5947   case ARM::VST4LNdAsm_16:
5948   case ARM::VST4LNdAsm_32:
5949   case ARM::VST4LNqAsm_16:
5950   case ARM::VST4LNqAsm_32: {
5951     MCInst TmpInst;
5952     // Shuffle the operands around so the lane index operand is in the
5953     // right place.
5954     unsigned Spacing;
5955     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
5956     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5957     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5958     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5959     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5960                                             Spacing));
5961     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5962                                             Spacing * 2));
5963     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
5964                                             Spacing * 3));
5965     TmpInst.addOperand(Inst.getOperand(1)); // lane
5966     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
5967     TmpInst.addOperand(Inst.getOperand(5));
5968     Inst = TmpInst;
5969     return true;
5970   }
5971
5972   // Handle NEON VLD complex aliases.
5973   case ARM::VLD1LNdWB_register_Asm_8:
5974   case ARM::VLD1LNdWB_register_Asm_16:
5975   case ARM::VLD1LNdWB_register_Asm_32: {
5976     MCInst TmpInst;
5977     // Shuffle the operands around so the lane index operand is in the
5978     // right place.
5979     unsigned Spacing;
5980     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
5981     TmpInst.addOperand(Inst.getOperand(0)); // Vd
5982     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
5983     TmpInst.addOperand(Inst.getOperand(2)); // Rn
5984     TmpInst.addOperand(Inst.getOperand(3)); // alignment
5985     TmpInst.addOperand(Inst.getOperand(4)); // Rm
5986     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
5987     TmpInst.addOperand(Inst.getOperand(1)); // lane
5988     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
5989     TmpInst.addOperand(Inst.getOperand(6));
5990     Inst = TmpInst;
5991     return true;
5992   }
5993
5994   case ARM::VLD2LNdWB_register_Asm_8:
5995   case ARM::VLD2LNdWB_register_Asm_16:
5996   case ARM::VLD2LNdWB_register_Asm_32:
5997   case ARM::VLD2LNqWB_register_Asm_16:
5998   case ARM::VLD2LNqWB_register_Asm_32: {
5999     MCInst TmpInst;
6000     // Shuffle the operands around so the lane index operand is in the
6001     // right place.
6002     unsigned Spacing;
6003     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6004     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6005     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6006                                             Spacing));
6007     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6008     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6009     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6010     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6011     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6012     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6013                                             Spacing));
6014     TmpInst.addOperand(Inst.getOperand(1)); // lane
6015     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6016     TmpInst.addOperand(Inst.getOperand(6));
6017     Inst = TmpInst;
6018     return true;
6019   }
6020
6021   case ARM::VLD3LNdWB_register_Asm_8:
6022   case ARM::VLD3LNdWB_register_Asm_16:
6023   case ARM::VLD3LNdWB_register_Asm_32:
6024   case ARM::VLD3LNqWB_register_Asm_16:
6025   case ARM::VLD3LNqWB_register_Asm_32: {
6026     MCInst TmpInst;
6027     // Shuffle the operands around so the lane index operand is in the
6028     // right place.
6029     unsigned Spacing;
6030     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6031     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6032     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6033                                             Spacing));
6034     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6035                                             Spacing * 2));
6036     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6037     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6038     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6039     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6040     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6041     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6042                                             Spacing));
6043     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6044                                             Spacing * 2));
6045     TmpInst.addOperand(Inst.getOperand(1)); // lane
6046     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6047     TmpInst.addOperand(Inst.getOperand(6));
6048     Inst = TmpInst;
6049     return true;
6050   }
6051
6052   case ARM::VLD4LNdWB_register_Asm_8:
6053   case ARM::VLD4LNdWB_register_Asm_16:
6054   case ARM::VLD4LNdWB_register_Asm_32:
6055   case ARM::VLD4LNqWB_register_Asm_16:
6056   case ARM::VLD4LNqWB_register_Asm_32: {
6057     MCInst TmpInst;
6058     // Shuffle the operands around so the lane index operand is in the
6059     // right place.
6060     unsigned Spacing;
6061     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6062     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6063     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6064                                             Spacing));
6065     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6066                                             Spacing * 2));
6067     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6068                                             Spacing * 3));
6069     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6070     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6071     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6072     TmpInst.addOperand(Inst.getOperand(4)); // Rm
6073     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6074     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6075                                             Spacing));
6076     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6077                                             Spacing * 2));
6078     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6079                                             Spacing * 3));
6080     TmpInst.addOperand(Inst.getOperand(1)); // lane
6081     TmpInst.addOperand(Inst.getOperand(5)); // CondCode
6082     TmpInst.addOperand(Inst.getOperand(6));
6083     Inst = TmpInst;
6084     return true;
6085   }
6086
6087   case ARM::VLD1LNdWB_fixed_Asm_8:
6088   case ARM::VLD1LNdWB_fixed_Asm_16:
6089   case ARM::VLD1LNdWB_fixed_Asm_32: {
6090     MCInst TmpInst;
6091     // Shuffle the operands around so the lane index operand is in the
6092     // right place.
6093     unsigned Spacing;
6094     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6095     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6096     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6097     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6098     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6099     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6100     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6101     TmpInst.addOperand(Inst.getOperand(1)); // lane
6102     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6103     TmpInst.addOperand(Inst.getOperand(5));
6104     Inst = TmpInst;
6105     return true;
6106   }
6107
6108   case ARM::VLD2LNdWB_fixed_Asm_8:
6109   case ARM::VLD2LNdWB_fixed_Asm_16:
6110   case ARM::VLD2LNdWB_fixed_Asm_32:
6111   case ARM::VLD2LNqWB_fixed_Asm_16:
6112   case ARM::VLD2LNqWB_fixed_Asm_32: {
6113     MCInst TmpInst;
6114     // Shuffle the operands around so the lane index operand is in the
6115     // right place.
6116     unsigned Spacing;
6117     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6118     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6119     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6120                                             Spacing));
6121     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6122     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6123     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6124     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6125     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6126     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6127                                             Spacing));
6128     TmpInst.addOperand(Inst.getOperand(1)); // lane
6129     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6130     TmpInst.addOperand(Inst.getOperand(5));
6131     Inst = TmpInst;
6132     return true;
6133   }
6134
6135   case ARM::VLD3LNdWB_fixed_Asm_8:
6136   case ARM::VLD3LNdWB_fixed_Asm_16:
6137   case ARM::VLD3LNdWB_fixed_Asm_32:
6138   case ARM::VLD3LNqWB_fixed_Asm_16:
6139   case ARM::VLD3LNqWB_fixed_Asm_32: {
6140     MCInst TmpInst;
6141     // Shuffle the operands around so the lane index operand is in the
6142     // right place.
6143     unsigned Spacing;
6144     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6145     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6146     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6147                                             Spacing));
6148     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6149                                             Spacing * 2));
6150     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6151     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6152     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6153     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6154     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6155     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6156                                             Spacing));
6157     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6158                                             Spacing * 2));
6159     TmpInst.addOperand(Inst.getOperand(1)); // lane
6160     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6161     TmpInst.addOperand(Inst.getOperand(5));
6162     Inst = TmpInst;
6163     return true;
6164   }
6165
6166   case ARM::VLD4LNdWB_fixed_Asm_8:
6167   case ARM::VLD4LNdWB_fixed_Asm_16:
6168   case ARM::VLD4LNdWB_fixed_Asm_32:
6169   case ARM::VLD4LNqWB_fixed_Asm_16:
6170   case ARM::VLD4LNqWB_fixed_Asm_32: {
6171     MCInst TmpInst;
6172     // Shuffle the operands around so the lane index operand is in the
6173     // right place.
6174     unsigned Spacing;
6175     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6176     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6177     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6178                                             Spacing));
6179     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6180                                             Spacing * 2));
6181     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6182                                             Spacing * 3));
6183     TmpInst.addOperand(Inst.getOperand(2)); // Rn_wb
6184     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6185     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6186     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6187     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6188     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6189                                             Spacing));
6190     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6191                                             Spacing * 2));
6192     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6193                                             Spacing * 3));
6194     TmpInst.addOperand(Inst.getOperand(1)); // lane
6195     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6196     TmpInst.addOperand(Inst.getOperand(5));
6197     Inst = TmpInst;
6198     return true;
6199   }
6200
6201   case ARM::VLD1LNdAsm_8:
6202   case ARM::VLD1LNdAsm_16:
6203   case ARM::VLD1LNdAsm_32: {
6204     MCInst TmpInst;
6205     // Shuffle the operands around so the lane index operand is in the
6206     // right place.
6207     unsigned Spacing;
6208     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6209     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6210     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6211     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6212     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6213     TmpInst.addOperand(Inst.getOperand(1)); // lane
6214     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6215     TmpInst.addOperand(Inst.getOperand(5));
6216     Inst = TmpInst;
6217     return true;
6218   }
6219
6220   case ARM::VLD2LNdAsm_8:
6221   case ARM::VLD2LNdAsm_16:
6222   case ARM::VLD2LNdAsm_32:
6223   case ARM::VLD2LNqAsm_16:
6224   case ARM::VLD2LNqAsm_32: {
6225     MCInst TmpInst;
6226     // Shuffle the operands around so the lane index operand is in the
6227     // right place.
6228     unsigned Spacing;
6229     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6230     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6231     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6232                                             Spacing));
6233     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6234     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6235     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6236     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6237                                             Spacing));
6238     TmpInst.addOperand(Inst.getOperand(1)); // lane
6239     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6240     TmpInst.addOperand(Inst.getOperand(5));
6241     Inst = TmpInst;
6242     return true;
6243   }
6244
6245   case ARM::VLD3LNdAsm_8:
6246   case ARM::VLD3LNdAsm_16:
6247   case ARM::VLD3LNdAsm_32:
6248   case ARM::VLD3LNqAsm_16:
6249   case ARM::VLD3LNqAsm_32: {
6250     MCInst TmpInst;
6251     // Shuffle the operands around so the lane index operand is in the
6252     // right place.
6253     unsigned Spacing;
6254     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6255     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6256     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6257                                             Spacing));
6258     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6259                                             Spacing * 2));
6260     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6261     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6262     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6263     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6264                                             Spacing));
6265     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6266                                             Spacing * 2));
6267     TmpInst.addOperand(Inst.getOperand(1)); // lane
6268     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6269     TmpInst.addOperand(Inst.getOperand(5));
6270     Inst = TmpInst;
6271     return true;
6272   }
6273
6274   case ARM::VLD4LNdAsm_8:
6275   case ARM::VLD4LNdAsm_16:
6276   case ARM::VLD4LNdAsm_32:
6277   case ARM::VLD4LNqAsm_16:
6278   case ARM::VLD4LNqAsm_32: {
6279     MCInst TmpInst;
6280     // Shuffle the operands around so the lane index operand is in the
6281     // right place.
6282     unsigned Spacing;
6283     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6284     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6285     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6286                                             Spacing));
6287     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6288                                             Spacing * 2));
6289     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6290                                             Spacing * 3));
6291     TmpInst.addOperand(Inst.getOperand(2)); // Rn
6292     TmpInst.addOperand(Inst.getOperand(3)); // alignment
6293     TmpInst.addOperand(Inst.getOperand(0)); // Tied operand src (== Vd)
6294     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6295                                             Spacing));
6296     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6297                                             Spacing * 2));
6298     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6299                                             Spacing * 3));
6300     TmpInst.addOperand(Inst.getOperand(1)); // lane
6301     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6302     TmpInst.addOperand(Inst.getOperand(5));
6303     Inst = TmpInst;
6304     return true;
6305   }
6306
6307   // VLD3DUP single 3-element structure to all lanes instructions.
6308   case ARM::VLD3DUPdAsm_8:
6309   case ARM::VLD3DUPdAsm_16:
6310   case ARM::VLD3DUPdAsm_32:
6311   case ARM::VLD3DUPqAsm_8:
6312   case ARM::VLD3DUPqAsm_16:
6313   case ARM::VLD3DUPqAsm_32: {
6314     MCInst TmpInst;
6315     unsigned Spacing;
6316     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6317     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6318     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6319                                             Spacing));
6320     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6321                                             Spacing * 2));
6322     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6323     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6324     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6325     TmpInst.addOperand(Inst.getOperand(4));
6326     Inst = TmpInst;
6327     return true;
6328   }
6329
6330   case ARM::VLD3DUPdWB_fixed_Asm_8:
6331   case ARM::VLD3DUPdWB_fixed_Asm_16:
6332   case ARM::VLD3DUPdWB_fixed_Asm_32:
6333   case ARM::VLD3DUPqWB_fixed_Asm_8:
6334   case ARM::VLD3DUPqWB_fixed_Asm_16:
6335   case ARM::VLD3DUPqWB_fixed_Asm_32: {
6336     MCInst TmpInst;
6337     unsigned Spacing;
6338     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6339     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6340     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6341                                             Spacing));
6342     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6343                                             Spacing * 2));
6344     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6345     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6346     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6347     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6348     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6349     TmpInst.addOperand(Inst.getOperand(4));
6350     Inst = TmpInst;
6351     return true;
6352   }
6353
6354   case ARM::VLD3DUPdWB_register_Asm_8:
6355   case ARM::VLD3DUPdWB_register_Asm_16:
6356   case ARM::VLD3DUPdWB_register_Asm_32:
6357   case ARM::VLD3DUPqWB_register_Asm_8:
6358   case ARM::VLD3DUPqWB_register_Asm_16:
6359   case ARM::VLD3DUPqWB_register_Asm_32: {
6360     MCInst TmpInst;
6361     unsigned Spacing;
6362     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6363     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6364     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6365                                             Spacing));
6366     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6367                                             Spacing * 2));
6368     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6369     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6370     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6371     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6372     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6373     TmpInst.addOperand(Inst.getOperand(5));
6374     Inst = TmpInst;
6375     return true;
6376   }
6377
6378   // VLD3 multiple 3-element structure instructions.
6379   case ARM::VLD3dAsm_8:
6380   case ARM::VLD3dAsm_16:
6381   case ARM::VLD3dAsm_32:
6382   case ARM::VLD3qAsm_8:
6383   case ARM::VLD3qAsm_16:
6384   case ARM::VLD3qAsm_32: {
6385     MCInst TmpInst;
6386     unsigned Spacing;
6387     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6388     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6389     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6390                                             Spacing));
6391     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6392                                             Spacing * 2));
6393     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6394     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6395     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6396     TmpInst.addOperand(Inst.getOperand(4));
6397     Inst = TmpInst;
6398     return true;
6399   }
6400
6401   case ARM::VLD3dWB_fixed_Asm_8:
6402   case ARM::VLD3dWB_fixed_Asm_16:
6403   case ARM::VLD3dWB_fixed_Asm_32:
6404   case ARM::VLD3qWB_fixed_Asm_8:
6405   case ARM::VLD3qWB_fixed_Asm_16:
6406   case ARM::VLD3qWB_fixed_Asm_32: {
6407     MCInst TmpInst;
6408     unsigned Spacing;
6409     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6410     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6411     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6412                                             Spacing));
6413     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6414                                             Spacing * 2));
6415     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6416     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6417     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6418     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6419     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6420     TmpInst.addOperand(Inst.getOperand(4));
6421     Inst = TmpInst;
6422     return true;
6423   }
6424
6425   case ARM::VLD3dWB_register_Asm_8:
6426   case ARM::VLD3dWB_register_Asm_16:
6427   case ARM::VLD3dWB_register_Asm_32:
6428   case ARM::VLD3qWB_register_Asm_8:
6429   case ARM::VLD3qWB_register_Asm_16:
6430   case ARM::VLD3qWB_register_Asm_32: {
6431     MCInst TmpInst;
6432     unsigned Spacing;
6433     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6434     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6435     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6436                                             Spacing));
6437     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6438                                             Spacing * 2));
6439     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6440     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6441     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6442     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6443     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6444     TmpInst.addOperand(Inst.getOperand(5));
6445     Inst = TmpInst;
6446     return true;
6447   }
6448
6449   // VLD4DUP single 3-element structure to all lanes instructions.
6450   case ARM::VLD4DUPdAsm_8:
6451   case ARM::VLD4DUPdAsm_16:
6452   case ARM::VLD4DUPdAsm_32:
6453   case ARM::VLD4DUPqAsm_8:
6454   case ARM::VLD4DUPqAsm_16:
6455   case ARM::VLD4DUPqAsm_32: {
6456     MCInst TmpInst;
6457     unsigned Spacing;
6458     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6459     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6460     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6461                                             Spacing));
6462     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6463                                             Spacing * 2));
6464     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6465                                             Spacing * 3));
6466     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6467     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6468     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6469     TmpInst.addOperand(Inst.getOperand(4));
6470     Inst = TmpInst;
6471     return true;
6472   }
6473
6474   case ARM::VLD4DUPdWB_fixed_Asm_8:
6475   case ARM::VLD4DUPdWB_fixed_Asm_16:
6476   case ARM::VLD4DUPdWB_fixed_Asm_32:
6477   case ARM::VLD4DUPqWB_fixed_Asm_8:
6478   case ARM::VLD4DUPqWB_fixed_Asm_16:
6479   case ARM::VLD4DUPqWB_fixed_Asm_32: {
6480     MCInst TmpInst;
6481     unsigned Spacing;
6482     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6483     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6484     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6485                                             Spacing));
6486     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6487                                             Spacing * 2));
6488     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6489                                             Spacing * 3));
6490     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6491     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6492     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6493     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6494     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6495     TmpInst.addOperand(Inst.getOperand(4));
6496     Inst = TmpInst;
6497     return true;
6498   }
6499
6500   case ARM::VLD4DUPdWB_register_Asm_8:
6501   case ARM::VLD4DUPdWB_register_Asm_16:
6502   case ARM::VLD4DUPdWB_register_Asm_32:
6503   case ARM::VLD4DUPqWB_register_Asm_8:
6504   case ARM::VLD4DUPqWB_register_Asm_16:
6505   case ARM::VLD4DUPqWB_register_Asm_32: {
6506     MCInst TmpInst;
6507     unsigned Spacing;
6508     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6509     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6510     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6511                                             Spacing));
6512     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6513                                             Spacing * 2));
6514     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6515                                             Spacing * 3));
6516     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6517     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6518     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6519     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6520     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6521     TmpInst.addOperand(Inst.getOperand(5));
6522     Inst = TmpInst;
6523     return true;
6524   }
6525
6526   // VLD4 multiple 4-element structure instructions.
6527   case ARM::VLD4dAsm_8:
6528   case ARM::VLD4dAsm_16:
6529   case ARM::VLD4dAsm_32:
6530   case ARM::VLD4qAsm_8:
6531   case ARM::VLD4qAsm_16:
6532   case ARM::VLD4qAsm_32: {
6533     MCInst TmpInst;
6534     unsigned Spacing;
6535     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6536     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6537     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6538                                             Spacing));
6539     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6540                                             Spacing * 2));
6541     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6542                                             Spacing * 3));
6543     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6544     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6545     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6546     TmpInst.addOperand(Inst.getOperand(4));
6547     Inst = TmpInst;
6548     return true;
6549   }
6550
6551   case ARM::VLD4dWB_fixed_Asm_8:
6552   case ARM::VLD4dWB_fixed_Asm_16:
6553   case ARM::VLD4dWB_fixed_Asm_32:
6554   case ARM::VLD4qWB_fixed_Asm_8:
6555   case ARM::VLD4qWB_fixed_Asm_16:
6556   case ARM::VLD4qWB_fixed_Asm_32: {
6557     MCInst TmpInst;
6558     unsigned Spacing;
6559     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6560     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6561     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6562                                             Spacing));
6563     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6564                                             Spacing * 2));
6565     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6566                                             Spacing * 3));
6567     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6568     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6569     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6570     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6571     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6572     TmpInst.addOperand(Inst.getOperand(4));
6573     Inst = TmpInst;
6574     return true;
6575   }
6576
6577   case ARM::VLD4dWB_register_Asm_8:
6578   case ARM::VLD4dWB_register_Asm_16:
6579   case ARM::VLD4dWB_register_Asm_32:
6580   case ARM::VLD4qWB_register_Asm_8:
6581   case ARM::VLD4qWB_register_Asm_16:
6582   case ARM::VLD4qWB_register_Asm_32: {
6583     MCInst TmpInst;
6584     unsigned Spacing;
6585     TmpInst.setOpcode(getRealVLDOpcode(Inst.getOpcode(), Spacing));
6586     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6587     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6588                                             Spacing));
6589     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6590                                             Spacing * 2));
6591     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6592                                             Spacing * 3));
6593     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6594     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6595     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6596     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6597     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6598     TmpInst.addOperand(Inst.getOperand(5));
6599     Inst = TmpInst;
6600     return true;
6601   }
6602
6603   // VST3 multiple 3-element structure instructions.
6604   case ARM::VST3dAsm_8:
6605   case ARM::VST3dAsm_16:
6606   case ARM::VST3dAsm_32:
6607   case ARM::VST3qAsm_8:
6608   case ARM::VST3qAsm_16:
6609   case ARM::VST3qAsm_32: {
6610     MCInst TmpInst;
6611     unsigned Spacing;
6612     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6613     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6614     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6615     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6616     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6617                                             Spacing));
6618     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6619                                             Spacing * 2));
6620     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6621     TmpInst.addOperand(Inst.getOperand(4));
6622     Inst = TmpInst;
6623     return true;
6624   }
6625
6626   case ARM::VST3dWB_fixed_Asm_8:
6627   case ARM::VST3dWB_fixed_Asm_16:
6628   case ARM::VST3dWB_fixed_Asm_32:
6629   case ARM::VST3qWB_fixed_Asm_8:
6630   case ARM::VST3qWB_fixed_Asm_16:
6631   case ARM::VST3qWB_fixed_Asm_32: {
6632     MCInst TmpInst;
6633     unsigned Spacing;
6634     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6635     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6636     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6637     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6638     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6639     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6640     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6641                                             Spacing));
6642     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6643                                             Spacing * 2));
6644     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6645     TmpInst.addOperand(Inst.getOperand(4));
6646     Inst = TmpInst;
6647     return true;
6648   }
6649
6650   case ARM::VST3dWB_register_Asm_8:
6651   case ARM::VST3dWB_register_Asm_16:
6652   case ARM::VST3dWB_register_Asm_32:
6653   case ARM::VST3qWB_register_Asm_8:
6654   case ARM::VST3qWB_register_Asm_16:
6655   case ARM::VST3qWB_register_Asm_32: {
6656     MCInst TmpInst;
6657     unsigned Spacing;
6658     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6659     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6660     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6661     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6662     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6663     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6664     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6665                                             Spacing));
6666     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6667                                             Spacing * 2));
6668     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6669     TmpInst.addOperand(Inst.getOperand(5));
6670     Inst = TmpInst;
6671     return true;
6672   }
6673
6674   // VST4 multiple 3-element structure instructions.
6675   case ARM::VST4dAsm_8:
6676   case ARM::VST4dAsm_16:
6677   case ARM::VST4dAsm_32:
6678   case ARM::VST4qAsm_8:
6679   case ARM::VST4qAsm_16:
6680   case ARM::VST4qAsm_32: {
6681     MCInst TmpInst;
6682     unsigned Spacing;
6683     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6684     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6685     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6686     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6687     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6688                                             Spacing));
6689     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6690                                             Spacing * 2));
6691     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6692                                             Spacing * 3));
6693     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6694     TmpInst.addOperand(Inst.getOperand(4));
6695     Inst = TmpInst;
6696     return true;
6697   }
6698
6699   case ARM::VST4dWB_fixed_Asm_8:
6700   case ARM::VST4dWB_fixed_Asm_16:
6701   case ARM::VST4dWB_fixed_Asm_32:
6702   case ARM::VST4qWB_fixed_Asm_8:
6703   case ARM::VST4qWB_fixed_Asm_16:
6704   case ARM::VST4qWB_fixed_Asm_32: {
6705     MCInst TmpInst;
6706     unsigned Spacing;
6707     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6708     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6709     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6710     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6711     TmpInst.addOperand(MCOperand::CreateReg(0)); // Rm
6712     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6713     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6714                                             Spacing));
6715     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6716                                             Spacing * 2));
6717     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6718                                             Spacing * 3));
6719     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6720     TmpInst.addOperand(Inst.getOperand(4));
6721     Inst = TmpInst;
6722     return true;
6723   }
6724
6725   case ARM::VST4dWB_register_Asm_8:
6726   case ARM::VST4dWB_register_Asm_16:
6727   case ARM::VST4dWB_register_Asm_32:
6728   case ARM::VST4qWB_register_Asm_8:
6729   case ARM::VST4qWB_register_Asm_16:
6730   case ARM::VST4qWB_register_Asm_32: {
6731     MCInst TmpInst;
6732     unsigned Spacing;
6733     TmpInst.setOpcode(getRealVSTOpcode(Inst.getOpcode(), Spacing));
6734     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6735     TmpInst.addOperand(Inst.getOperand(1)); // Rn_wb == tied Rn
6736     TmpInst.addOperand(Inst.getOperand(2)); // alignment
6737     TmpInst.addOperand(Inst.getOperand(3)); // Rm
6738     TmpInst.addOperand(Inst.getOperand(0)); // Vd
6739     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6740                                             Spacing));
6741     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6742                                             Spacing * 2));
6743     TmpInst.addOperand(MCOperand::CreateReg(Inst.getOperand(0).getReg() +
6744                                             Spacing * 3));
6745     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6746     TmpInst.addOperand(Inst.getOperand(5));
6747     Inst = TmpInst;
6748     return true;
6749   }
6750
6751   // Handle encoding choice for the shift-immediate instructions.
6752   case ARM::t2LSLri:
6753   case ARM::t2LSRri:
6754   case ARM::t2ASRri: {
6755     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
6756         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
6757         Inst.getOperand(5).getReg() == (inITBlock() ? 0 : ARM::CPSR) &&
6758         !(static_cast<ARMOperand*>(Operands[3])->isToken() &&
6759          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w")) {
6760       unsigned NewOpc;
6761       switch (Inst.getOpcode()) {
6762       default: llvm_unreachable("unexpected opcode");
6763       case ARM::t2LSLri: NewOpc = ARM::tLSLri; break;
6764       case ARM::t2LSRri: NewOpc = ARM::tLSRri; break;
6765       case ARM::t2ASRri: NewOpc = ARM::tASRri; break;
6766       }
6767       // The Thumb1 operands aren't in the same order. Awesome, eh?
6768       MCInst TmpInst;
6769       TmpInst.setOpcode(NewOpc);
6770       TmpInst.addOperand(Inst.getOperand(0));
6771       TmpInst.addOperand(Inst.getOperand(5));
6772       TmpInst.addOperand(Inst.getOperand(1));
6773       TmpInst.addOperand(Inst.getOperand(2));
6774       TmpInst.addOperand(Inst.getOperand(3));
6775       TmpInst.addOperand(Inst.getOperand(4));
6776       Inst = TmpInst;
6777       return true;
6778     }
6779     return false;
6780   }
6781
6782   // Handle the Thumb2 mode MOV complex aliases.
6783   case ARM::t2MOVsr:
6784   case ARM::t2MOVSsr: {
6785     // Which instruction to expand to depends on the CCOut operand and
6786     // whether we're in an IT block if the register operands are low
6787     // registers.
6788     bool isNarrow = false;
6789     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
6790         isARMLowRegister(Inst.getOperand(1).getReg()) &&
6791         isARMLowRegister(Inst.getOperand(2).getReg()) &&
6792         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
6793         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsr))
6794       isNarrow = true;
6795     MCInst TmpInst;
6796     unsigned newOpc;
6797     switch(ARM_AM::getSORegShOp(Inst.getOperand(3).getImm())) {
6798     default: llvm_unreachable("unexpected opcode!");
6799     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRrr : ARM::t2ASRrr; break;
6800     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRrr : ARM::t2LSRrr; break;
6801     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLrr : ARM::t2LSLrr; break;
6802     case ARM_AM::ror: newOpc = isNarrow ? ARM::tROR   : ARM::t2RORrr; break;
6803     }
6804     TmpInst.setOpcode(newOpc);
6805     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6806     if (isNarrow)
6807       TmpInst.addOperand(MCOperand::CreateReg(
6808           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
6809     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6810     TmpInst.addOperand(Inst.getOperand(2)); // Rm
6811     TmpInst.addOperand(Inst.getOperand(4)); // CondCode
6812     TmpInst.addOperand(Inst.getOperand(5));
6813     if (!isNarrow)
6814       TmpInst.addOperand(MCOperand::CreateReg(
6815           Inst.getOpcode() == ARM::t2MOVSsr ? ARM::CPSR : 0));
6816     Inst = TmpInst;
6817     return true;
6818   }
6819   case ARM::t2MOVsi:
6820   case ARM::t2MOVSsi: {
6821     // Which instruction to expand to depends on the CCOut operand and
6822     // whether we're in an IT block if the register operands are low
6823     // registers.
6824     bool isNarrow = false;
6825     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
6826         isARMLowRegister(Inst.getOperand(1).getReg()) &&
6827         inITBlock() == (Inst.getOpcode() == ARM::t2MOVsi))
6828       isNarrow = true;
6829     MCInst TmpInst;
6830     unsigned newOpc;
6831     switch(ARM_AM::getSORegShOp(Inst.getOperand(2).getImm())) {
6832     default: llvm_unreachable("unexpected opcode!");
6833     case ARM_AM::asr: newOpc = isNarrow ? ARM::tASRri : ARM::t2ASRri; break;
6834     case ARM_AM::lsr: newOpc = isNarrow ? ARM::tLSRri : ARM::t2LSRri; break;
6835     case ARM_AM::lsl: newOpc = isNarrow ? ARM::tLSLri : ARM::t2LSLri; break;
6836     case ARM_AM::ror: newOpc = ARM::t2RORri; isNarrow = false; break;
6837     case ARM_AM::rrx: isNarrow = false; newOpc = ARM::t2RRX; break;
6838     }
6839     unsigned Amount = ARM_AM::getSORegOffset(Inst.getOperand(2).getImm());
6840     if (Amount == 32) Amount = 0;
6841     TmpInst.setOpcode(newOpc);
6842     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6843     if (isNarrow)
6844       TmpInst.addOperand(MCOperand::CreateReg(
6845           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
6846     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6847     if (newOpc != ARM::t2RRX)
6848       TmpInst.addOperand(MCOperand::CreateImm(Amount));
6849     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6850     TmpInst.addOperand(Inst.getOperand(4));
6851     if (!isNarrow)
6852       TmpInst.addOperand(MCOperand::CreateReg(
6853           Inst.getOpcode() == ARM::t2MOVSsi ? ARM::CPSR : 0));
6854     Inst = TmpInst;
6855     return true;
6856   }
6857   // Handle the ARM mode MOV complex aliases.
6858   case ARM::ASRr:
6859   case ARM::LSRr:
6860   case ARM::LSLr:
6861   case ARM::RORr: {
6862     ARM_AM::ShiftOpc ShiftTy;
6863     switch(Inst.getOpcode()) {
6864     default: llvm_unreachable("unexpected opcode!");
6865     case ARM::ASRr: ShiftTy = ARM_AM::asr; break;
6866     case ARM::LSRr: ShiftTy = ARM_AM::lsr; break;
6867     case ARM::LSLr: ShiftTy = ARM_AM::lsl; break;
6868     case ARM::RORr: ShiftTy = ARM_AM::ror; break;
6869     }
6870     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, 0);
6871     MCInst TmpInst;
6872     TmpInst.setOpcode(ARM::MOVsr);
6873     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6874     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6875     TmpInst.addOperand(Inst.getOperand(2)); // Rm
6876     TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
6877     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6878     TmpInst.addOperand(Inst.getOperand(4));
6879     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
6880     Inst = TmpInst;
6881     return true;
6882   }
6883   case ARM::ASRi:
6884   case ARM::LSRi:
6885   case ARM::LSLi:
6886   case ARM::RORi: {
6887     ARM_AM::ShiftOpc ShiftTy;
6888     switch(Inst.getOpcode()) {
6889     default: llvm_unreachable("unexpected opcode!");
6890     case ARM::ASRi: ShiftTy = ARM_AM::asr; break;
6891     case ARM::LSRi: ShiftTy = ARM_AM::lsr; break;
6892     case ARM::LSLi: ShiftTy = ARM_AM::lsl; break;
6893     case ARM::RORi: ShiftTy = ARM_AM::ror; break;
6894     }
6895     // A shift by zero is a plain MOVr, not a MOVsi.
6896     unsigned Amt = Inst.getOperand(2).getImm();
6897     unsigned Opc = Amt == 0 ? ARM::MOVr : ARM::MOVsi;
6898     // A shift by 32 should be encoded as 0 when permitted
6899     if (Amt == 32 && (ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr))
6900       Amt = 0;
6901     unsigned Shifter = ARM_AM::getSORegOpc(ShiftTy, Amt);
6902     MCInst TmpInst;
6903     TmpInst.setOpcode(Opc);
6904     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6905     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6906     if (Opc == ARM::MOVsi)
6907       TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
6908     TmpInst.addOperand(Inst.getOperand(3)); // CondCode
6909     TmpInst.addOperand(Inst.getOperand(4));
6910     TmpInst.addOperand(Inst.getOperand(5)); // cc_out
6911     Inst = TmpInst;
6912     return true;
6913   }
6914   case ARM::RRXi: {
6915     unsigned Shifter = ARM_AM::getSORegOpc(ARM_AM::rrx, 0);
6916     MCInst TmpInst;
6917     TmpInst.setOpcode(ARM::MOVsi);
6918     TmpInst.addOperand(Inst.getOperand(0)); // Rd
6919     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6920     TmpInst.addOperand(MCOperand::CreateImm(Shifter)); // Shift value and ty
6921     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6922     TmpInst.addOperand(Inst.getOperand(3));
6923     TmpInst.addOperand(Inst.getOperand(4)); // cc_out
6924     Inst = TmpInst;
6925     return true;
6926   }
6927   case ARM::t2LDMIA_UPD: {
6928     // If this is a load of a single register, then we should use
6929     // a post-indexed LDR instruction instead, per the ARM ARM.
6930     if (Inst.getNumOperands() != 5)
6931       return false;
6932     MCInst TmpInst;
6933     TmpInst.setOpcode(ARM::t2LDR_POST);
6934     TmpInst.addOperand(Inst.getOperand(4)); // Rt
6935     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
6936     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6937     TmpInst.addOperand(MCOperand::CreateImm(4));
6938     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6939     TmpInst.addOperand(Inst.getOperand(3));
6940     Inst = TmpInst;
6941     return true;
6942   }
6943   case ARM::t2STMDB_UPD: {
6944     // If this is a store of a single register, then we should use
6945     // a pre-indexed STR instruction instead, per the ARM ARM.
6946     if (Inst.getNumOperands() != 5)
6947       return false;
6948     MCInst TmpInst;
6949     TmpInst.setOpcode(ARM::t2STR_PRE);
6950     TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
6951     TmpInst.addOperand(Inst.getOperand(4)); // Rt
6952     TmpInst.addOperand(Inst.getOperand(1)); // Rn
6953     TmpInst.addOperand(MCOperand::CreateImm(-4));
6954     TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6955     TmpInst.addOperand(Inst.getOperand(3));
6956     Inst = TmpInst;
6957     return true;
6958   }
6959   case ARM::LDMIA_UPD:
6960     // If this is a load of a single register via a 'pop', then we should use
6961     // a post-indexed LDR instruction instead, per the ARM ARM.
6962     if (static_cast<ARMOperand*>(Operands[0])->getToken() == "pop" &&
6963         Inst.getNumOperands() == 5) {
6964       MCInst TmpInst;
6965       TmpInst.setOpcode(ARM::LDR_POST_IMM);
6966       TmpInst.addOperand(Inst.getOperand(4)); // Rt
6967       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
6968       TmpInst.addOperand(Inst.getOperand(1)); // Rn
6969       TmpInst.addOperand(MCOperand::CreateReg(0));  // am2offset
6970       TmpInst.addOperand(MCOperand::CreateImm(4));
6971       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6972       TmpInst.addOperand(Inst.getOperand(3));
6973       Inst = TmpInst;
6974       return true;
6975     }
6976     break;
6977   case ARM::STMDB_UPD:
6978     // If this is a store of a single register via a 'push', then we should use
6979     // a pre-indexed STR instruction instead, per the ARM ARM.
6980     if (static_cast<ARMOperand*>(Operands[0])->getToken() == "push" &&
6981         Inst.getNumOperands() == 5) {
6982       MCInst TmpInst;
6983       TmpInst.setOpcode(ARM::STR_PRE_IMM);
6984       TmpInst.addOperand(Inst.getOperand(0)); // Rn_wb
6985       TmpInst.addOperand(Inst.getOperand(4)); // Rt
6986       TmpInst.addOperand(Inst.getOperand(1)); // addrmode_imm12
6987       TmpInst.addOperand(MCOperand::CreateImm(-4));
6988       TmpInst.addOperand(Inst.getOperand(2)); // CondCode
6989       TmpInst.addOperand(Inst.getOperand(3));
6990       Inst = TmpInst;
6991     }
6992     break;
6993   case ARM::t2ADDri12:
6994     // If the immediate fits for encoding T3 (t2ADDri) and the generic "add"
6995     // mnemonic was used (not "addw"), encoding T3 is preferred.
6996     if (static_cast<ARMOperand*>(Operands[0])->getToken() != "add" ||
6997         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
6998       break;
6999     Inst.setOpcode(ARM::t2ADDri);
7000     Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7001     break;
7002   case ARM::t2SUBri12:
7003     // If the immediate fits for encoding T3 (t2SUBri) and the generic "sub"
7004     // mnemonic was used (not "subw"), encoding T3 is preferred.
7005     if (static_cast<ARMOperand*>(Operands[0])->getToken() != "sub" ||
7006         ARM_AM::getT2SOImmVal(Inst.getOperand(2).getImm()) == -1)
7007       break;
7008     Inst.setOpcode(ARM::t2SUBri);
7009     Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7010     break;
7011   case ARM::tADDi8:
7012     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
7013     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
7014     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
7015     // to encoding T1 if <Rd> is omitted."
7016     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
7017       Inst.setOpcode(ARM::tADDi3);
7018       return true;
7019     }
7020     break;
7021   case ARM::tSUBi8:
7022     // If the immediate is in the range 0-7, we want tADDi3 iff Rd was
7023     // explicitly specified. From the ARM ARM: "Encoding T1 is preferred
7024     // to encoding T2 if <Rd> is specified and encoding T2 is preferred
7025     // to encoding T1 if <Rd> is omitted."
7026     if ((unsigned)Inst.getOperand(3).getImm() < 8 && Operands.size() == 6) {
7027       Inst.setOpcode(ARM::tSUBi3);
7028       return true;
7029     }
7030     break;
7031   case ARM::t2ADDri:
7032   case ARM::t2SUBri: {
7033     // If the destination and first source operand are the same, and
7034     // the flags are compatible with the current IT status, use encoding T2
7035     // instead of T3. For compatibility with the system 'as'. Make sure the
7036     // wide encoding wasn't explicit.
7037     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
7038         !isARMLowRegister(Inst.getOperand(0).getReg()) ||
7039         (unsigned)Inst.getOperand(2).getImm() > 255 ||
7040         ((!inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR) ||
7041         (inITBlock() && Inst.getOperand(5).getReg() != 0)) ||
7042         (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7043          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w"))
7044       break;
7045     MCInst TmpInst;
7046     TmpInst.setOpcode(Inst.getOpcode() == ARM::t2ADDri ?
7047                       ARM::tADDi8 : ARM::tSUBi8);
7048     TmpInst.addOperand(Inst.getOperand(0));
7049     TmpInst.addOperand(Inst.getOperand(5));
7050     TmpInst.addOperand(Inst.getOperand(0));
7051     TmpInst.addOperand(Inst.getOperand(2));
7052     TmpInst.addOperand(Inst.getOperand(3));
7053     TmpInst.addOperand(Inst.getOperand(4));
7054     Inst = TmpInst;
7055     return true;
7056   }
7057   case ARM::t2ADDrr: {
7058     // If the destination and first source operand are the same, and
7059     // there's no setting of the flags, use encoding T2 instead of T3.
7060     // Note that this is only for ADD, not SUB. This mirrors the system
7061     // 'as' behaviour. Make sure the wide encoding wasn't explicit.
7062     if (Inst.getOperand(0).getReg() != Inst.getOperand(1).getReg() ||
7063         Inst.getOperand(5).getReg() != 0 ||
7064         (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7065          static_cast<ARMOperand*>(Operands[3])->getToken() == ".w"))
7066       break;
7067     MCInst TmpInst;
7068     TmpInst.setOpcode(ARM::tADDhirr);
7069     TmpInst.addOperand(Inst.getOperand(0));
7070     TmpInst.addOperand(Inst.getOperand(0));
7071     TmpInst.addOperand(Inst.getOperand(2));
7072     TmpInst.addOperand(Inst.getOperand(3));
7073     TmpInst.addOperand(Inst.getOperand(4));
7074     Inst = TmpInst;
7075     return true;
7076   }
7077   case ARM::tADDrSP: {
7078     // If the non-SP source operand and the destination operand are not the
7079     // same, we need to use the 32-bit encoding if it's available.
7080     if (Inst.getOperand(0).getReg() != Inst.getOperand(2).getReg()) {
7081       Inst.setOpcode(ARM::t2ADDrr);
7082       Inst.addOperand(MCOperand::CreateReg(0)); // cc_out
7083       return true;
7084     }
7085     break;
7086   }
7087   case ARM::tB:
7088     // A Thumb conditional branch outside of an IT block is a tBcc.
7089     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()) {
7090       Inst.setOpcode(ARM::tBcc);
7091       return true;
7092     }
7093     break;
7094   case ARM::t2B:
7095     // A Thumb2 conditional branch outside of an IT block is a t2Bcc.
7096     if (Inst.getOperand(1).getImm() != ARMCC::AL && !inITBlock()){
7097       Inst.setOpcode(ARM::t2Bcc);
7098       return true;
7099     }
7100     break;
7101   case ARM::t2Bcc:
7102     // If the conditional is AL or we're in an IT block, we really want t2B.
7103     if (Inst.getOperand(1).getImm() == ARMCC::AL || inITBlock()) {
7104       Inst.setOpcode(ARM::t2B);
7105       return true;
7106     }
7107     break;
7108   case ARM::tBcc:
7109     // If the conditional is AL, we really want tB.
7110     if (Inst.getOperand(1).getImm() == ARMCC::AL) {
7111       Inst.setOpcode(ARM::tB);
7112       return true;
7113     }
7114     break;
7115   case ARM::tLDMIA: {
7116     // If the register list contains any high registers, or if the writeback
7117     // doesn't match what tLDMIA can do, we need to use the 32-bit encoding
7118     // instead if we're in Thumb2. Otherwise, this should have generated
7119     // an error in validateInstruction().
7120     unsigned Rn = Inst.getOperand(0).getReg();
7121     bool hasWritebackToken =
7122       (static_cast<ARMOperand*>(Operands[3])->isToken() &&
7123        static_cast<ARMOperand*>(Operands[3])->getToken() == "!");
7124     bool listContainsBase;
7125     if (checkLowRegisterList(Inst, 3, Rn, 0, listContainsBase) ||
7126         (!listContainsBase && !hasWritebackToken) ||
7127         (listContainsBase && hasWritebackToken)) {
7128       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
7129       assert (isThumbTwo());
7130       Inst.setOpcode(hasWritebackToken ? ARM::t2LDMIA_UPD : ARM::t2LDMIA);
7131       // If we're switching to the updating version, we need to insert
7132       // the writeback tied operand.
7133       if (hasWritebackToken)
7134         Inst.insert(Inst.begin(),
7135                     MCOperand::CreateReg(Inst.getOperand(0).getReg()));
7136       return true;
7137     }
7138     break;
7139   }
7140   case ARM::tSTMIA_UPD: {
7141     // If the register list contains any high registers, we need to use
7142     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
7143     // should have generated an error in validateInstruction().
7144     unsigned Rn = Inst.getOperand(0).getReg();
7145     bool listContainsBase;
7146     if (checkLowRegisterList(Inst, 4, Rn, 0, listContainsBase)) {
7147       // 16-bit encoding isn't sufficient. Switch to the 32-bit version.
7148       assert (isThumbTwo());
7149       Inst.setOpcode(ARM::t2STMIA_UPD);
7150       return true;
7151     }
7152     break;
7153   }
7154   case ARM::tPOP: {
7155     bool listContainsBase;
7156     // If the register list contains any high registers, we need to use
7157     // the 32-bit encoding instead if we're in Thumb2. Otherwise, this
7158     // should have generated an error in validateInstruction().
7159     if (!checkLowRegisterList(Inst, 2, 0, ARM::PC, listContainsBase))
7160       return false;
7161     assert (isThumbTwo());
7162     Inst.setOpcode(ARM::t2LDMIA_UPD);
7163     // Add the base register and writeback operands.
7164     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7165     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7166     return true;
7167   }
7168   case ARM::tPUSH: {
7169     bool listContainsBase;
7170     if (!checkLowRegisterList(Inst, 2, 0, ARM::LR, listContainsBase))
7171       return false;
7172     assert (isThumbTwo());
7173     Inst.setOpcode(ARM::t2STMDB_UPD);
7174     // Add the base register and writeback operands.
7175     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7176     Inst.insert(Inst.begin(), MCOperand::CreateReg(ARM::SP));
7177     return true;
7178   }
7179   case ARM::t2MOVi: {
7180     // If we can use the 16-bit encoding and the user didn't explicitly
7181     // request the 32-bit variant, transform it here.
7182     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7183         (unsigned)Inst.getOperand(1).getImm() <= 255 &&
7184         ((!inITBlock() && Inst.getOperand(2).getImm() == ARMCC::AL &&
7185          Inst.getOperand(4).getReg() == ARM::CPSR) ||
7186         (inITBlock() && Inst.getOperand(4).getReg() == 0)) &&
7187         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7188          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7189       // The operands aren't in the same order for tMOVi8...
7190       MCInst TmpInst;
7191       TmpInst.setOpcode(ARM::tMOVi8);
7192       TmpInst.addOperand(Inst.getOperand(0));
7193       TmpInst.addOperand(Inst.getOperand(4));
7194       TmpInst.addOperand(Inst.getOperand(1));
7195       TmpInst.addOperand(Inst.getOperand(2));
7196       TmpInst.addOperand(Inst.getOperand(3));
7197       Inst = TmpInst;
7198       return true;
7199     }
7200     break;
7201   }
7202   case ARM::t2MOVr: {
7203     // If we can use the 16-bit encoding and the user didn't explicitly
7204     // request the 32-bit variant, transform it here.
7205     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7206         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7207         Inst.getOperand(2).getImm() == ARMCC::AL &&
7208         Inst.getOperand(4).getReg() == ARM::CPSR &&
7209         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7210          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7211       // The operands aren't the same for tMOV[S]r... (no cc_out)
7212       MCInst TmpInst;
7213       TmpInst.setOpcode(Inst.getOperand(4).getReg() ? ARM::tMOVSr : ARM::tMOVr);
7214       TmpInst.addOperand(Inst.getOperand(0));
7215       TmpInst.addOperand(Inst.getOperand(1));
7216       TmpInst.addOperand(Inst.getOperand(2));
7217       TmpInst.addOperand(Inst.getOperand(3));
7218       Inst = TmpInst;
7219       return true;
7220     }
7221     break;
7222   }
7223   case ARM::t2SXTH:
7224   case ARM::t2SXTB:
7225   case ARM::t2UXTH:
7226   case ARM::t2UXTB: {
7227     // If we can use the 16-bit encoding and the user didn't explicitly
7228     // request the 32-bit variant, transform it here.
7229     if (isARMLowRegister(Inst.getOperand(0).getReg()) &&
7230         isARMLowRegister(Inst.getOperand(1).getReg()) &&
7231         Inst.getOperand(2).getImm() == 0 &&
7232         (!static_cast<ARMOperand*>(Operands[2])->isToken() ||
7233          static_cast<ARMOperand*>(Operands[2])->getToken() != ".w")) {
7234       unsigned NewOpc;
7235       switch (Inst.getOpcode()) {
7236       default: llvm_unreachable("Illegal opcode!");
7237       case ARM::t2SXTH: NewOpc = ARM::tSXTH; break;
7238       case ARM::t2SXTB: NewOpc = ARM::tSXTB; break;
7239       case ARM::t2UXTH: NewOpc = ARM::tUXTH; break;
7240       case ARM::t2UXTB: NewOpc = ARM::tUXTB; break;
7241       }
7242       // The operands aren't the same for thumb1 (no rotate operand).
7243       MCInst TmpInst;
7244       TmpInst.setOpcode(NewOpc);
7245       TmpInst.addOperand(Inst.getOperand(0));
7246       TmpInst.addOperand(Inst.getOperand(1));
7247       TmpInst.addOperand(Inst.getOperand(3));
7248       TmpInst.addOperand(Inst.getOperand(4));
7249       Inst = TmpInst;
7250       return true;
7251     }
7252     break;
7253   }
7254   case ARM::MOVsi: {
7255     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(2).getImm());
7256     // rrx shifts and asr/lsr of #32 is encoded as 0
7257     if (SOpc == ARM_AM::rrx || SOpc == ARM_AM::asr || SOpc == ARM_AM::lsr)
7258       return false;
7259     if (ARM_AM::getSORegOffset(Inst.getOperand(2).getImm()) == 0) {
7260       // Shifting by zero is accepted as a vanilla 'MOVr'
7261       MCInst TmpInst;
7262       TmpInst.setOpcode(ARM::MOVr);
7263       TmpInst.addOperand(Inst.getOperand(0));
7264       TmpInst.addOperand(Inst.getOperand(1));
7265       TmpInst.addOperand(Inst.getOperand(3));
7266       TmpInst.addOperand(Inst.getOperand(4));
7267       TmpInst.addOperand(Inst.getOperand(5));
7268       Inst = TmpInst;
7269       return true;
7270     }
7271     return false;
7272   }
7273   case ARM::ANDrsi:
7274   case ARM::ORRrsi:
7275   case ARM::EORrsi:
7276   case ARM::BICrsi:
7277   case ARM::SUBrsi:
7278   case ARM::ADDrsi: {
7279     unsigned newOpc;
7280     ARM_AM::ShiftOpc SOpc = ARM_AM::getSORegShOp(Inst.getOperand(3).getImm());
7281     if (SOpc == ARM_AM::rrx) return false;
7282     switch (Inst.getOpcode()) {
7283     default: llvm_unreachable("unexpected opcode!");
7284     case ARM::ANDrsi: newOpc = ARM::ANDrr; break;
7285     case ARM::ORRrsi: newOpc = ARM::ORRrr; break;
7286     case ARM::EORrsi: newOpc = ARM::EORrr; break;
7287     case ARM::BICrsi: newOpc = ARM::BICrr; break;
7288     case ARM::SUBrsi: newOpc = ARM::SUBrr; break;
7289     case ARM::ADDrsi: newOpc = ARM::ADDrr; break;
7290     }
7291     // If the shift is by zero, use the non-shifted instruction definition.
7292     // The exception is for right shifts, where 0 == 32
7293     if (ARM_AM::getSORegOffset(Inst.getOperand(3).getImm()) == 0 &&
7294         !(SOpc == ARM_AM::lsr || SOpc == ARM_AM::asr)) {
7295       MCInst TmpInst;
7296       TmpInst.setOpcode(newOpc);
7297       TmpInst.addOperand(Inst.getOperand(0));
7298       TmpInst.addOperand(Inst.getOperand(1));
7299       TmpInst.addOperand(Inst.getOperand(2));
7300       TmpInst.addOperand(Inst.getOperand(4));
7301       TmpInst.addOperand(Inst.getOperand(5));
7302       TmpInst.addOperand(Inst.getOperand(6));
7303       Inst = TmpInst;
7304       return true;
7305     }
7306     return false;
7307   }
7308   case ARM::ITasm:
7309   case ARM::t2IT: {
7310     // The mask bits for all but the first condition are represented as
7311     // the low bit of the condition code value implies 't'. We currently
7312     // always have 1 implies 't', so XOR toggle the bits if the low bit
7313     // of the condition code is zero.
7314     MCOperand &MO = Inst.getOperand(1);
7315     unsigned Mask = MO.getImm();
7316     unsigned OrigMask = Mask;
7317     unsigned TZ = CountTrailingZeros_32(Mask);
7318     if ((Inst.getOperand(0).getImm() & 1) == 0) {
7319       assert(Mask && TZ <= 3 && "illegal IT mask value!");
7320       for (unsigned i = 3; i != TZ; --i)
7321         Mask ^= 1 << i;
7322     }
7323     MO.setImm(Mask);
7324
7325     // Set up the IT block state according to the IT instruction we just
7326     // matched.
7327     assert(!inITBlock() && "nested IT blocks?!");
7328     ITState.Cond = ARMCC::CondCodes(Inst.getOperand(0).getImm());
7329     ITState.Mask = OrigMask; // Use the original mask, not the updated one.
7330     ITState.CurPosition = 0;
7331     ITState.FirstCond = true;
7332     break;
7333   }
7334   case ARM::t2LSLrr:
7335   case ARM::t2LSRrr:
7336   case ARM::t2ASRrr:
7337   case ARM::t2SBCrr:
7338   case ARM::t2RORrr:
7339   case ARM::t2BICrr:
7340   {
7341     // Assemblers should use the narrow encodings of these instructions when permissible.
7342     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
7343          isARMLowRegister(Inst.getOperand(2).getReg())) &&
7344         Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() &&
7345         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
7346          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
7347         (!static_cast<ARMOperand*>(Operands[3])->isToken() ||
7348          !static_cast<ARMOperand*>(Operands[3])->getToken().equals_lower(".w"))) {
7349       unsigned NewOpc;
7350       switch (Inst.getOpcode()) {
7351         default: llvm_unreachable("unexpected opcode");
7352         case ARM::t2LSLrr: NewOpc = ARM::tLSLrr; break;
7353         case ARM::t2LSRrr: NewOpc = ARM::tLSRrr; break;
7354         case ARM::t2ASRrr: NewOpc = ARM::tASRrr; break;
7355         case ARM::t2SBCrr: NewOpc = ARM::tSBC; break;
7356         case ARM::t2RORrr: NewOpc = ARM::tROR; break;
7357         case ARM::t2BICrr: NewOpc = ARM::tBIC; break;
7358       }
7359       MCInst TmpInst;
7360       TmpInst.setOpcode(NewOpc);
7361       TmpInst.addOperand(Inst.getOperand(0));
7362       TmpInst.addOperand(Inst.getOperand(5));
7363       TmpInst.addOperand(Inst.getOperand(1));
7364       TmpInst.addOperand(Inst.getOperand(2));
7365       TmpInst.addOperand(Inst.getOperand(3));
7366       TmpInst.addOperand(Inst.getOperand(4));
7367       Inst = TmpInst;
7368       return true;
7369     }
7370     return false;
7371   }
7372   case ARM::t2ANDrr:
7373   case ARM::t2EORrr:
7374   case ARM::t2ADCrr:
7375   case ARM::t2ORRrr:
7376   {
7377     // Assemblers should use the narrow encodings of these instructions when permissible.
7378     // These instructions are special in that they are commutable, so shorter encodings
7379     // are available more often.
7380     if ((isARMLowRegister(Inst.getOperand(1).getReg()) &&
7381          isARMLowRegister(Inst.getOperand(2).getReg())) &&
7382         (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg() ||
7383          Inst.getOperand(0).getReg() == Inst.getOperand(2).getReg()) &&
7384         ((!inITBlock() && Inst.getOperand(5).getReg() == ARM::CPSR) ||
7385          (inITBlock() && Inst.getOperand(5).getReg() != ARM::CPSR)) &&
7386         (!static_cast<ARMOperand*>(Operands[3])->isToken() ||
7387          !static_cast<ARMOperand*>(Operands[3])->getToken().equals_lower(".w"))) {
7388       unsigned NewOpc;
7389       switch (Inst.getOpcode()) {
7390         default: llvm_unreachable("unexpected opcode");
7391         case ARM::t2ADCrr: NewOpc = ARM::tADC; break;
7392         case ARM::t2ANDrr: NewOpc = ARM::tAND; break;
7393         case ARM::t2EORrr: NewOpc = ARM::tEOR; break;
7394         case ARM::t2ORRrr: NewOpc = ARM::tORR; break;
7395       }
7396       MCInst TmpInst;
7397       TmpInst.setOpcode(NewOpc);
7398       TmpInst.addOperand(Inst.getOperand(0));
7399       TmpInst.addOperand(Inst.getOperand(5));
7400       if (Inst.getOperand(0).getReg() == Inst.getOperand(1).getReg()) {
7401         TmpInst.addOperand(Inst.getOperand(1));
7402         TmpInst.addOperand(Inst.getOperand(2));
7403       } else {
7404         TmpInst.addOperand(Inst.getOperand(2));
7405         TmpInst.addOperand(Inst.getOperand(1));
7406       }
7407       TmpInst.addOperand(Inst.getOperand(3));
7408       TmpInst.addOperand(Inst.getOperand(4));
7409       Inst = TmpInst;
7410       return true;
7411     }
7412     return false;
7413   }
7414   }
7415   return false;
7416 }
7417
7418 unsigned ARMAsmParser::checkTargetMatchPredicate(MCInst &Inst) {
7419   // 16-bit thumb arithmetic instructions either require or preclude the 'S'
7420   // suffix depending on whether they're in an IT block or not.
7421   unsigned Opc = Inst.getOpcode();
7422   const MCInstrDesc &MCID = getInstDesc(Opc);
7423   if (MCID.TSFlags & ARMII::ThumbArithFlagSetting) {
7424     assert(MCID.hasOptionalDef() &&
7425            "optionally flag setting instruction missing optional def operand");
7426     assert(MCID.NumOperands == Inst.getNumOperands() &&
7427            "operand count mismatch!");
7428     // Find the optional-def operand (cc_out).
7429     unsigned OpNo;
7430     for (OpNo = 0;
7431          !MCID.OpInfo[OpNo].isOptionalDef() && OpNo < MCID.NumOperands;
7432          ++OpNo)
7433       ;
7434     // If we're parsing Thumb1, reject it completely.
7435     if (isThumbOne() && Inst.getOperand(OpNo).getReg() != ARM::CPSR)
7436       return Match_MnemonicFail;
7437     // If we're parsing Thumb2, which form is legal depends on whether we're
7438     // in an IT block.
7439     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() != ARM::CPSR &&
7440         !inITBlock())
7441       return Match_RequiresITBlock;
7442     if (isThumbTwo() && Inst.getOperand(OpNo).getReg() == ARM::CPSR &&
7443         inITBlock())
7444       return Match_RequiresNotITBlock;
7445   }
7446   // Some high-register supporting Thumb1 encodings only allow both registers
7447   // to be from r0-r7 when in Thumb2.
7448   else if (Opc == ARM::tADDhirr && isThumbOne() &&
7449            isARMLowRegister(Inst.getOperand(1).getReg()) &&
7450            isARMLowRegister(Inst.getOperand(2).getReg()))
7451     return Match_RequiresThumb2;
7452   // Others only require ARMv6 or later.
7453   else if (Opc == ARM::tMOVr && isThumbOne() && !hasV6Ops() &&
7454            isARMLowRegister(Inst.getOperand(0).getReg()) &&
7455            isARMLowRegister(Inst.getOperand(1).getReg()))
7456     return Match_RequiresV6;
7457   return Match_Success;
7458 }
7459
7460 static const char *getSubtargetFeatureName(unsigned Val);
7461 bool ARMAsmParser::
7462 MatchAndEmitInstruction(SMLoc IDLoc,
7463                         SmallVectorImpl<MCParsedAsmOperand*> &Operands,
7464                         MCStreamer &Out) {
7465   MCInst Inst;
7466   unsigned Kind;
7467   unsigned ErrorInfo;
7468   unsigned MatchResult;
7469
7470   MatchResult = MatchInstructionImpl(Operands, Kind, Inst, ErrorInfo);
7471   switch (MatchResult) {
7472   default: break;
7473   case Match_Success:
7474     // Context sensitive operand constraints aren't handled by the matcher,
7475     // so check them here.
7476     if (validateInstruction(Inst, Operands)) {
7477       // Still progress the IT block, otherwise one wrong condition causes
7478       // nasty cascading errors.
7479       forwardITPosition();
7480       return true;
7481     }
7482
7483     // Some instructions need post-processing to, for example, tweak which
7484     // encoding is selected. Loop on it while changes happen so the
7485     // individual transformations can chain off each other. E.g.,
7486     // tPOP(r8)->t2LDMIA_UPD(sp,r8)->t2STR_POST(sp,r8)
7487     while (processInstruction(Inst, Operands))
7488       ;
7489
7490     // Only move forward at the very end so that everything in validate
7491     // and process gets a consistent answer about whether we're in an IT
7492     // block.
7493     forwardITPosition();
7494
7495     // ITasm is an ARM mode pseudo-instruction that just sets the ITblock and
7496     // doesn't actually encode.
7497     if (Inst.getOpcode() == ARM::ITasm)
7498       return false;
7499
7500     Inst.setLoc(IDLoc);
7501     Out.EmitInstruction(Inst);
7502     return false;
7503   case Match_MissingFeature: {
7504     assert(ErrorInfo && "Unknown missing feature!");
7505     // Special case the error message for the very common case where only
7506     // a single subtarget feature is missing (Thumb vs. ARM, e.g.).
7507     std::string Msg = "instruction requires:";
7508     unsigned Mask = 1;
7509     for (unsigned i = 0; i < (sizeof(ErrorInfo)*8-1); ++i) {
7510       if (ErrorInfo & Mask) {
7511         Msg += " ";
7512         Msg += getSubtargetFeatureName(ErrorInfo & Mask);
7513       }
7514       Mask <<= 1;
7515     }
7516     return Error(IDLoc, Msg);
7517   }
7518   case Match_InvalidOperand: {
7519     SMLoc ErrorLoc = IDLoc;
7520     if (ErrorInfo != ~0U) {
7521       if (ErrorInfo >= Operands.size())
7522         return Error(IDLoc, "too few operands for instruction");
7523
7524       ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
7525       if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
7526     }
7527
7528     return Error(ErrorLoc, "invalid operand for instruction");
7529   }
7530   case Match_MnemonicFail:
7531     return Error(IDLoc, "invalid instruction",
7532                  ((ARMOperand*)Operands[0])->getLocRange());
7533   case Match_RequiresNotITBlock:
7534     return Error(IDLoc, "flag setting instruction only valid outside IT block");
7535   case Match_RequiresITBlock:
7536     return Error(IDLoc, "instruction only valid inside IT block");
7537   case Match_RequiresV6:
7538     return Error(IDLoc, "instruction variant requires ARMv6 or later");
7539   case Match_RequiresThumb2:
7540     return Error(IDLoc, "instruction variant requires Thumb2");
7541   case Match_ImmRange0_15: {
7542     SMLoc ErrorLoc = ((ARMOperand*)Operands[ErrorInfo])->getStartLoc();
7543     if (ErrorLoc == SMLoc()) ErrorLoc = IDLoc;
7544     return Error(ErrorLoc, "immediate operand must be in the range [0,15]");
7545   }
7546   }
7547
7548   llvm_unreachable("Implement any new match types added!");
7549 }
7550
7551 /// parseDirective parses the arm specific directives
7552 bool ARMAsmParser::ParseDirective(AsmToken DirectiveID) {
7553   StringRef IDVal = DirectiveID.getIdentifier();
7554   if (IDVal == ".word")
7555     return parseDirectiveWord(4, DirectiveID.getLoc());
7556   else if (IDVal == ".thumb")
7557     return parseDirectiveThumb(DirectiveID.getLoc());
7558   else if (IDVal == ".arm")
7559     return parseDirectiveARM(DirectiveID.getLoc());
7560   else if (IDVal == ".thumb_func")
7561     return parseDirectiveThumbFunc(DirectiveID.getLoc());
7562   else if (IDVal == ".code")
7563     return parseDirectiveCode(DirectiveID.getLoc());
7564   else if (IDVal == ".syntax")
7565     return parseDirectiveSyntax(DirectiveID.getLoc());
7566   else if (IDVal == ".unreq")
7567     return parseDirectiveUnreq(DirectiveID.getLoc());
7568   else if (IDVal == ".arch")
7569     return parseDirectiveArch(DirectiveID.getLoc());
7570   else if (IDVal == ".eabi_attribute")
7571     return parseDirectiveEabiAttr(DirectiveID.getLoc());
7572   return true;
7573 }
7574
7575 /// parseDirectiveWord
7576 ///  ::= .word [ expression (, expression)* ]
7577 bool ARMAsmParser::parseDirectiveWord(unsigned Size, SMLoc L) {
7578   if (getLexer().isNot(AsmToken::EndOfStatement)) {
7579     for (;;) {
7580       const MCExpr *Value;
7581       if (getParser().ParseExpression(Value))
7582         return true;
7583
7584       getParser().getStreamer().EmitValue(Value, Size, 0/*addrspace*/);
7585
7586       if (getLexer().is(AsmToken::EndOfStatement))
7587         break;
7588
7589       // FIXME: Improve diagnostic.
7590       if (getLexer().isNot(AsmToken::Comma))
7591         return Error(L, "unexpected token in directive");
7592       Parser.Lex();
7593     }
7594   }
7595
7596   Parser.Lex();
7597   return false;
7598 }
7599
7600 /// parseDirectiveThumb
7601 ///  ::= .thumb
7602 bool ARMAsmParser::parseDirectiveThumb(SMLoc L) {
7603   if (getLexer().isNot(AsmToken::EndOfStatement))
7604     return Error(L, "unexpected token in directive");
7605   Parser.Lex();
7606
7607   if (!isThumb())
7608     SwitchMode();
7609   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
7610   return false;
7611 }
7612
7613 /// parseDirectiveARM
7614 ///  ::= .arm
7615 bool ARMAsmParser::parseDirectiveARM(SMLoc L) {
7616   if (getLexer().isNot(AsmToken::EndOfStatement))
7617     return Error(L, "unexpected token in directive");
7618   Parser.Lex();
7619
7620   if (isThumb())
7621     SwitchMode();
7622   getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
7623   return false;
7624 }
7625
7626 /// parseDirectiveThumbFunc
7627 ///  ::= .thumbfunc symbol_name
7628 bool ARMAsmParser::parseDirectiveThumbFunc(SMLoc L) {
7629   const MCAsmInfo &MAI = getParser().getStreamer().getContext().getAsmInfo();
7630   bool isMachO = MAI.hasSubsectionsViaSymbols();
7631   StringRef Name;
7632   bool needFuncName = true;
7633
7634   // Darwin asm has (optionally) function name after .thumb_func direction
7635   // ELF doesn't
7636   if (isMachO) {
7637     const AsmToken &Tok = Parser.getTok();
7638     if (Tok.isNot(AsmToken::EndOfStatement)) {
7639       if (Tok.isNot(AsmToken::Identifier) && Tok.isNot(AsmToken::String))
7640         return Error(L, "unexpected token in .thumb_func directive");
7641       Name = Tok.getIdentifier();
7642       Parser.Lex(); // Consume the identifier token.
7643       needFuncName = false;
7644     }
7645   }
7646
7647   if (getLexer().isNot(AsmToken::EndOfStatement))
7648     return Error(L, "unexpected token in directive");
7649
7650   // Eat the end of statement and any blank lines that follow.
7651   while (getLexer().is(AsmToken::EndOfStatement))
7652     Parser.Lex();
7653
7654   // FIXME: assuming function name will be the line following .thumb_func
7655   // We really should be checking the next symbol definition even if there's
7656   // stuff in between.
7657   if (needFuncName) {
7658     Name = Parser.getTok().getIdentifier();
7659   }
7660
7661   // Mark symbol as a thumb symbol.
7662   MCSymbol *Func = getParser().getContext().GetOrCreateSymbol(Name);
7663   getParser().getStreamer().EmitThumbFunc(Func);
7664   return false;
7665 }
7666
7667 /// parseDirectiveSyntax
7668 ///  ::= .syntax unified | divided
7669 bool ARMAsmParser::parseDirectiveSyntax(SMLoc L) {
7670   const AsmToken &Tok = Parser.getTok();
7671   if (Tok.isNot(AsmToken::Identifier))
7672     return Error(L, "unexpected token in .syntax directive");
7673   StringRef Mode = Tok.getString();
7674   if (Mode == "unified" || Mode == "UNIFIED")
7675     Parser.Lex();
7676   else if (Mode == "divided" || Mode == "DIVIDED")
7677     return Error(L, "'.syntax divided' arm asssembly not supported");
7678   else
7679     return Error(L, "unrecognized syntax mode in .syntax directive");
7680
7681   if (getLexer().isNot(AsmToken::EndOfStatement))
7682     return Error(Parser.getTok().getLoc(), "unexpected token in directive");
7683   Parser.Lex();
7684
7685   // TODO tell the MC streamer the mode
7686   // getParser().getStreamer().Emit???();
7687   return false;
7688 }
7689
7690 /// parseDirectiveCode
7691 ///  ::= .code 16 | 32
7692 bool ARMAsmParser::parseDirectiveCode(SMLoc L) {
7693   const AsmToken &Tok = Parser.getTok();
7694   if (Tok.isNot(AsmToken::Integer))
7695     return Error(L, "unexpected token in .code directive");
7696   int64_t Val = Parser.getTok().getIntVal();
7697   if (Val == 16)
7698     Parser.Lex();
7699   else if (Val == 32)
7700     Parser.Lex();
7701   else
7702     return Error(L, "invalid operand to .code directive");
7703
7704   if (getLexer().isNot(AsmToken::EndOfStatement))
7705     return Error(Parser.getTok().getLoc(), "unexpected token in directive");
7706   Parser.Lex();
7707
7708   if (Val == 16) {
7709     if (!isThumb())
7710       SwitchMode();
7711     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code16);
7712   } else {
7713     if (isThumb())
7714       SwitchMode();
7715     getParser().getStreamer().EmitAssemblerFlag(MCAF_Code32);
7716   }
7717
7718   return false;
7719 }
7720
7721 /// parseDirectiveReq
7722 ///  ::= name .req registername
7723 bool ARMAsmParser::parseDirectiveReq(StringRef Name, SMLoc L) {
7724   Parser.Lex(); // Eat the '.req' token.
7725   unsigned Reg;
7726   SMLoc SRegLoc, ERegLoc;
7727   if (ParseRegister(Reg, SRegLoc, ERegLoc)) {
7728     Parser.EatToEndOfStatement();
7729     return Error(SRegLoc, "register name expected");
7730   }
7731
7732   // Shouldn't be anything else.
7733   if (Parser.getTok().isNot(AsmToken::EndOfStatement)) {
7734     Parser.EatToEndOfStatement();
7735     return Error(Parser.getTok().getLoc(),
7736                  "unexpected input in .req directive.");
7737   }
7738
7739   Parser.Lex(); // Consume the EndOfStatement
7740
7741   if (RegisterReqs.GetOrCreateValue(Name, Reg).getValue() != Reg)
7742     return Error(SRegLoc, "redefinition of '" + Name +
7743                           "' does not match original.");
7744
7745   return false;
7746 }
7747
7748 /// parseDirectiveUneq
7749 ///  ::= .unreq registername
7750 bool ARMAsmParser::parseDirectiveUnreq(SMLoc L) {
7751   if (Parser.getTok().isNot(AsmToken::Identifier)) {
7752     Parser.EatToEndOfStatement();
7753     return Error(L, "unexpected input in .unreq directive.");
7754   }
7755   RegisterReqs.erase(Parser.getTok().getIdentifier());
7756   Parser.Lex(); // Eat the identifier.
7757   return false;
7758 }
7759
7760 /// parseDirectiveArch
7761 ///  ::= .arch token
7762 bool ARMAsmParser::parseDirectiveArch(SMLoc L) {
7763   return true;
7764 }
7765
7766 /// parseDirectiveEabiAttr
7767 ///  ::= .eabi_attribute int, int
7768 bool ARMAsmParser::parseDirectiveEabiAttr(SMLoc L) {
7769   return true;
7770 }
7771
7772 extern "C" void LLVMInitializeARMAsmLexer();
7773
7774 /// Force static initialization.
7775 extern "C" void LLVMInitializeARMAsmParser() {
7776   RegisterMCAsmParser<ARMAsmParser> X(TheARMTarget);
7777   RegisterMCAsmParser<ARMAsmParser> Y(TheThumbTarget);
7778   LLVMInitializeARMAsmLexer();
7779 }
7780
7781 #define GET_REGISTER_MATCHER
7782 #define GET_SUBTARGET_FEATURE_NAME
7783 #define GET_MATCHER_IMPLEMENTATION
7784 #include "ARMGenAsmMatcher.inc"