[ARM] Support for ARMv6-Z / ARMv6-ZK missing
[oota-llvm.git] / lib / Target / ARM / AsmParser / ARMAsmParser.cpp
1 //===-- ARMAsmParser.cpp - Parse ARM assembly to MCInst instructions ------===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9
10 #include "ARMFeatures.h"
11 #include "MCTargetDesc/ARMAddressingModes.h"
12 #include "MCTargetDesc/ARMBaseInfo.h"
13 #include "MCTargetDesc/ARMMCExpr.h"
14 #include "llvm/ADT/STLExtras.h"
15 #include "llvm/ADT/SmallVector.h"
16 #include "llvm/ADT/StringExtras.h"
17 #include "llvm/ADT/StringSwitch.h"
18 #include "llvm/ADT/Twine.h"
19 #include "llvm/MC/MCAsmInfo.h"
20 #include "llvm/MC/MCAssembler.h"
21 #include "llvm/MC/MCContext.h"
22 #include "llvm/MC/MCDisassembler.h"
23 #include "llvm/MC/MCELFStreamer.h"
24 #include "llvm/MC/MCExpr.h"
25 #include "llvm/MC/MCInst.h"
26 #include "llvm/MC/MCInstrDesc.h"
27 #include "llvm/MC/MCInstrInfo.h"
28 #include "llvm/MC/MCObjectFileInfo.h"
29 #include "llvm/MC/MCParser/MCAsmLexer.h"
30 #include "llvm/MC/MCParser/MCAsmParser.h"
31 #include "llvm/MC/MCParser/MCAsmParserUtils.h"
32 #include "llvm/MC/MCParser/MCParsedAsmOperand.h"
33 #include "llvm/MC/MCRegisterInfo.h"
34 #include "llvm/MC/MCSection.h"
35 #include "llvm/MC/MCStreamer.h"
36 #include "llvm/MC/MCSubtargetInfo.h"
37 #include "llvm/MC/MCSymbol.h"
38 #include "llvm/MC/MCTargetAsmParser.h"
39 #include "llvm/Support/ARMBuildAttributes.h"
40 #include "llvm/Support/ARMEHABI.h"
41 #include "llvm/Support/TargetParser.h"
42 #include "llvm/Support/COFF.h"
43 #include "llvm/Support/Debug.h"
44 #include "llvm/Support/ELF.h"
45 #include "llvm/Support/MathExtras.h"
46 #include "llvm/Support/SourceMgr.h"
47 #include "llvm/Support/TargetRegistry.h"
48 #include "llvm/Support/raw_ostream.h"
49
50 using namespace llvm;
51
52 namespace {
53
54 class ARMOperand;
55
56 enum VectorLaneTy { NoLanes, AllLanes, IndexedLane };
57
58 class UnwindContext {
59   MCAsmParser &Parser;
60
61   typedef SmallVector<SMLoc, 4> Locs;
62
63   Locs FnStartLocs;
64   Locs CantUnwindLocs;
65   Locs PersonalityLocs;
66   Locs PersonalityIndexLocs;
67   Locs HandlerDataLocs;
68   int FPReg;
69
70 public:
71   UnwindContext(MCAsmParser &P) : Parser(P), FPReg(ARM::SP) {}
72
73   bool hasFnStart() const { return !FnStartLocs.empty(); }
74   bool cantUnwind() const { return !CantUnwindLocs.empty(); }
75   bool hasHandlerData() const { return !HandlerDataLocs.empty(); }
76   bool hasPersonality() const {
77     return !(PersonalityLocs.empty() && PersonalityIndexLocs.empty());
78   }
79
80   void recordFnStart(SMLoc L) { FnStartLocs.push_back(L); }
81   void recordCantUnwind(SMLoc L) { CantUnwindLocs.push_back(L); }
82   void recordPersonality(SMLoc L) { PersonalityLocs.push_back(L); }
83   void recordHandlerData(SMLoc L) { HandlerDataLocs.push_back(L); }
84   void recordPersonalityIndex(SMLoc L) { PersonalityIndexLocs.push_back(L); }
85
86   void saveFPReg(int Reg) { FPReg = Reg; }
87   int getFPReg() const { return FPReg; }
88
89   void emitFnStartLocNotes() const {
90     for (Locs::const_iterator FI = FnStartLocs.begin(), FE = FnStartLocs.end();
91          FI != FE; ++FI)
92       Parser.Note(*FI, ".fnstart was specified here");
93   }
94   void emitCantUnwindLocNotes() const {
95     for (Locs::const_iterator UI = CantUnwindLocs.begin(),
96                               UE = CantUnwindLocs.end(); UI != UE; ++UI)
97       Parser.Note(*UI, ".cantunwind was specified here");
98   }
99   void emitHandlerDataLocNotes() const {
100     for (Locs::const_iterator HI = HandlerDataLocs.begin(),
101                               HE = HandlerDataLocs.end(); HI != HE; ++HI)
102       Parser.Note(*HI, ".handlerdata was specified here");
103   }
104   void emitPersonalityLocNotes() const {
105     for (Locs::const_iterator PI = PersonalityLocs.begin(),
106                               PE = PersonalityLocs.end(),
107                               PII = PersonalityIndexLocs.begin(),
108                               PIE = PersonalityIndexLocs.end();
109          PI != PE || PII != PIE;) {
110       if (PI != PE && (PII == PIE || PI->getPointer() < PII->getPointer()))
111         Parser.Note(*PI++, ".personality was specified here");
112       else if (PII != PIE && (PI == PE || PII->getPointer() < PI->getPointer()))
113         Parser.Note(*PII++, ".personalityindex was specified here");
114       else
115         llvm_unreachable(".personality and .personalityindex cannot be "
116                          "at the same location");
117     }
118   }
119
120   void reset() {
121     FnStartLocs = Locs();
122     CantUnwindLocs = Locs();
123     PersonalityLocs = Locs();
124     HandlerDataLocs = Locs();
125     PersonalityIndexLocs = Locs();
126     FPReg = ARM::SP;
127   }
128 };
129
130 class ARMAsmParser : public MCTargetAsmParser {
131   MCSubtargetInfo &STI;
132   const MCInstrInfo &MII;
133   const MCRegisterInfo *MRI;
134   UnwindContext UC;
135
136   ARMTargetStreamer &getTargetStreamer() {
137     assert(getParser().getStreamer().getTargetStreamer() &&
138            "do not have a target streamer");
139     MCTargetStreamer &TS = *getParser().getStreamer().getTargetStreamer();
140     return static_cast<ARMTargetStreamer &>(TS);
141   }
142
143   // Map of register aliases registers via the .req directive.
144   StringMap<unsigned> RegisterReqs;
145
146   bool NextSymbolIsThumb;
147
148   struct {
149     ARMCC::CondCodes Cond;    // Condition for IT block.
150     unsigned Mask:4;          // Condition mask for instructions.
151                               // Starting at first 1 (from lsb).
152                               //   '1'  condition as indicated in IT.
153                               //   '0'  inverse of condition (else).
154                               // Count of instructions in IT block is
155                               // 4 - trailingzeroes(mask)
156
157     bool FirstCond;           // Explicit flag for when we're parsing the
158                               // First instruction in the IT block. It's
159                               // implied in the mask, so needs special
160                               // handling.
161
162     unsigned CurPosition;     // Current position in parsing of IT
163                               // block. In range [0,3]. Initialized
164                               // according to count of instructions in block.
165                               // ~0U if no active IT block.
166   } ITState;
167   bool inITBlock() { return ITState.CurPosition != ~0U; }
168   bool lastInITBlock() {
169     return ITState.CurPosition == 4 - countTrailingZeros(ITState.Mask);
170   }
171   void forwardITPosition() {
172     if (!inITBlock()) return;
173     // Move to the next instruction in the IT block, if there is one. If not,
174     // mark the block as done.
175     unsigned TZ = countTrailingZeros(ITState.Mask);
176     if (++ITState.CurPosition == 5 - TZ)
177       ITState.CurPosition = ~0U; // Done with the IT block after this.
178   }
179
180   void Note(SMLoc L, const Twine &Msg, ArrayRef<SMRange> Ranges = None) {
181     return getParser().Note(L, Msg, Ranges);
182   }
183   bool Warning(SMLoc L, const Twine &Msg,
184                ArrayRef<SMRange> Ranges = None) {
185     return getParser().Warning(L, Msg, Ranges);
186   }
187   bool Error(SMLoc L, const Twine &Msg,
188              ArrayRef<SMRange> Ranges = None) {
189     return getParser().Error(L, Msg, Ranges);
190   }
191
192   bool validatetLDMRegList(const MCInst &Inst, const OperandVector &Operands,
193                            unsigned ListNo, bool IsARPop = false);
194   bool validatetSTMRegList(const MCInst &Inst, const OperandVector &Operands,
195                            unsigned ListNo);
196
197   int tryParseRegister();
198   bool tryParseRegisterWithWriteBack(OperandVector &);
199   int tryParseShiftRegister(OperandVector &);
200   bool parseRegisterList(OperandVector &);
201   bool parseMemory(OperandVector &);
202   bool parseOperand(OperandVector &, StringRef Mnemonic);
203   bool parsePrefix(ARMMCExpr::VariantKind &RefKind);
204   bool parseMemRegOffsetShift(ARM_AM::ShiftOpc &ShiftType,
205                               unsigned &ShiftAmount);
206   bool parseLiteralValues(unsigned Size, SMLoc L);
207   bool parseDirectiveThumb(SMLoc L);
208   bool parseDirectiveARM(SMLoc L);
209   bool parseDirectiveThumbFunc(SMLoc L);
210   bool parseDirectiveCode(SMLoc L);
211   bool parseDirectiveSyntax(SMLoc L);
212   bool parseDirectiveReq(StringRef Name, SMLoc L);
213   bool parseDirectiveUnreq(SMLoc L);
214   bool parseDirectiveArch(SMLoc L);
215   bool parseDirectiveEabiAttr(SMLoc L);
216   bool parseDirectiveCPU(SMLoc L);
217   bool parseDirectiveFPU(SMLoc L);
218   bool parseDirectiveFnStart(SMLoc L);
219   bool parseDirectiveFnEnd(SMLoc L);
220   bool parseDirectiveCantUnwind(SMLoc L);
221   bool parseDirectivePersonality(SMLoc L);
222   bool parseDirectiveHandlerData(SMLoc L);
223   bool parseDirectiveSetFP(SMLoc L);
224   bool parseDirectivePad(SMLoc L);
225   bool parseDirectiveRegSave(SMLoc L, bool IsVector);
226   bool parseDirectiveInst(SMLoc L, char Suffix = '\0');
227   bool parseDirectiveLtorg(SMLoc L);
228   bool parseDirectiveEven(SMLoc L);
229   bool parseDirectivePersonalityIndex(SMLoc L);
230   bool parseDirectiveUnwindRaw(SMLoc L);
231   bool parseDirectiveTLSDescSeq(SMLoc L);
232   bool parseDirectiveMovSP(SMLoc L);
233   bool parseDirectiveObjectArch(SMLoc L);
234   bool parseDirectiveArchExtension(SMLoc L);
235   bool parseDirectiveAlign(SMLoc L);
236   bool parseDirectiveThumbSet(SMLoc L);
237
238   StringRef splitMnemonic(StringRef Mnemonic, unsigned &PredicationCode,
239                           bool &CarrySetting, unsigned &ProcessorIMod,
240                           StringRef &ITMask);
241   void getMnemonicAcceptInfo(StringRef Mnemonic, StringRef FullInst,
242                              bool &CanAcceptCarrySet,
243                              bool &CanAcceptPredicationCode);
244
245   void tryConvertingToTwoOperandForm(StringRef Mnemonic, bool CarrySetting,
246                                      OperandVector &Operands);
247   bool isThumb() const {
248     // FIXME: Can tablegen auto-generate this?
249     return STI.getFeatureBits()[ARM::ModeThumb];
250   }
251   bool isThumbOne() const {
252     return isThumb() && !STI.getFeatureBits()[ARM::FeatureThumb2];
253   }
254   bool isThumbTwo() const {
255     return isThumb() && STI.getFeatureBits()[ARM::FeatureThumb2];
256   }
257   bool hasThumb() const {
258     return STI.getFeatureBits()[ARM::HasV4TOps];
259   }
260   bool hasV6Ops() const {
261     return STI.getFeatureBits()[ARM::HasV6Ops];
262   }
263   bool hasV6MOps() const {
264     return STI.getFeatureBits()[ARM::HasV6MOps];
265   }
266   bool hasV7Ops() const {
267     return STI.getFeatureBits()[ARM::HasV7Ops];
268   }
269   bool hasV8Ops() const {
270     return STI.getFeatureBits()[ARM::HasV8Ops];
271   }
272   bool hasARM() const {
273     return !STI.getFeatureBits()[ARM::FeatureNoARM];
274   }
275   bool hasDSP() const {
276     return STI.getFeatureBits()[ARM::FeatureDSP];
277   }
278   bool hasD16() const {
279     return STI.getFeatureBits()[ARM::FeatureD16];
280   }
281   bool hasV8_1aOps() const {
282     return STI.getFeatureBits()[ARM::HasV8_1aOps];
283   }
284
285   void SwitchMode() {
286     uint64_t FB = ComputeAvailableFeatures(STI.ToggleFeature(ARM::ModeThumb));
287     setAvailableFeatures(FB);
288   }
289   bool isMClass() const {
290     return STI.getFeatureBits()[ARM::FeatureMClass];
291   }
292
293   /// @name Auto-generated Match Functions
294   /// {
295
296 #define GET_ASSEMBLER_HEADER
297 #include "ARMGenAsmMatcher.inc"
298
299   /// }
300
301   OperandMatchResultTy parseITCondCode(OperandVector &);
302   OperandMatchResultTy parseCoprocNumOperand(OperandVector &);
303   OperandMatchResultTy parseCoprocRegOperand(OperandVector &);
304   OperandMatchResultTy parseCoprocOptionOperand(OperandVector &);
305   OperandMatchResultTy parseMemBarrierOptOperand(OperandVector &);
306   OperandMatchResultTy parseInstSyncBarrierOptOperand(OperandVector &);
307   OperandMatchResultTy parseProcIFlagsOperand(OperandVector &);
308   OperandMatchResultTy parseMSRMaskOperand(OperandVector &);
309   OperandMatchResultTy parseBankedRegOperand(OperandVector &);
310   OperandMatchResultTy parsePKHImm(OperandVector &O, StringRef Op, int Low,
311                                    int High);
312   OperandMatchResultTy parsePKHLSLImm(OperandVector &O) {
313     return parsePKHImm(O, "lsl", 0, 31);
314   }
315   OperandMatchResultTy parsePKHASRImm(OperandVector &O) {
316     return parsePKHImm(O, "asr", 1, 32);
317   }
318   OperandMatchResultTy parseSetEndImm(OperandVector &);
319   OperandMatchResultTy parseShifterImm(OperandVector &);
320   OperandMatchResultTy parseRotImm(OperandVector &);
321   OperandMatchResultTy parseModImm(OperandVector &);
322   OperandMatchResultTy parseBitfield(OperandVector &);
323   OperandMatchResultTy parsePostIdxReg(OperandVector &);
324   OperandMatchResultTy parseAM3Offset(OperandVector &);
325   OperandMatchResultTy parseFPImm(OperandVector &);
326   OperandMatchResultTy parseVectorList(OperandVector &);
327   OperandMatchResultTy parseVectorLane(VectorLaneTy &LaneKind, unsigned &Index,
328                                        SMLoc &EndLoc);
329
330   // Asm Match Converter Methods
331   void cvtThumbMultiply(MCInst &Inst, const OperandVector &);
332   void cvtThumbBranches(MCInst &Inst, const OperandVector &);
333
334   bool validateInstruction(MCInst &Inst, const OperandVector &Ops);
335   bool processInstruction(MCInst &Inst, const OperandVector &Ops, MCStreamer &Out);
336   bool shouldOmitCCOutOperand(StringRef Mnemonic, OperandVector &Operands);
337   bool shouldOmitPredicateOperand(StringRef Mnemonic, OperandVector &Operands);
338
339 public:
340   enum ARMMatchResultTy {
341     Match_RequiresITBlock = FIRST_TARGET_MATCH_RESULT_TY,
342     Match_RequiresNotITBlock,
343     Match_RequiresV6,
344     Match_RequiresThumb2,
345 #define GET_OPERAND_DIAGNOSTIC_TYPES
346 #include "ARMGenAsmMatcher.inc"
347
348   };
349
350   ARMAsmParser(MCSubtargetInfo &STI, MCAsmParser &Parser,
351                const MCInstrInfo &MII, const MCTargetOptions &Options)
352       : MCTargetAsmParser(Options), STI(STI), MII(MII), UC(Parser) {
353     MCAsmParserExtension::Initialize(Parser);
354
355     // Cache the MCRegisterInfo.
356     MRI = getContext().getRegisterInfo();
357
358     // Initialize the set of available features.
359     setAvailableFeatures(ComputeAvailableFeatures(STI.getFeatureBits()));
360
361     // Not in an ITBlock to start with.
362     ITState.CurPosition = ~0U;
363
364     NextSymbolIsThumb = false;
365   }
366
367   // Implementation of the MCTargetAsmParser interface:
368   bool ParseRegister(unsigned &RegNo, SMLoc &StartLoc, SMLoc &EndLoc) override;
369   bool ParseInstruction(ParseInstructionInfo &Info, StringRef Name,
370                         SMLoc NameLoc, OperandVector &Operands) override;
371   bool ParseDirective(AsmToken DirectiveID) override;
372
373   unsigned validateTargetOperandClass(MCParsedAsmOperand &Op,
374                                       unsigned Kind) override;
375   unsigned checkTargetMatchPredicate(MCInst &Inst) override;
376
377   bool MatchAndEmitInstruction(SMLoc IDLoc, unsigned &Opcode,
378                                OperandVector &Operands, MCStreamer &Out,
379                                uint64_t &ErrorInfo,
380                                bool MatchingInlineAsm) override;
381   void onLabelParsed(MCSymbol *Symbol) override;
382 };
383 } // end anonymous namespace
384
385 namespace {
386
387 /// ARMOperand - Instances of this class represent a parsed ARM machine
388 /// operand.
389 class ARMOperand : public MCParsedAsmOperand {
390   enum KindTy {
391     k_CondCode,
392     k_CCOut,
393     k_ITCondMask,
394     k_CoprocNum,
395     k_CoprocReg,
396     k_CoprocOption,
397     k_Immediate,
398     k_MemBarrierOpt,
399     k_InstSyncBarrierOpt,
400     k_Memory,
401     k_PostIndexRegister,
402     k_MSRMask,
403     k_BankedReg,
404     k_ProcIFlags,
405     k_VectorIndex,
406     k_Register,
407     k_RegisterList,
408     k_DPRRegisterList,
409     k_SPRRegisterList,
410     k_VectorList,
411     k_VectorListAllLanes,
412     k_VectorListIndexed,
413     k_ShiftedRegister,
414     k_ShiftedImmediate,
415     k_ShifterImmediate,
416     k_RotateImmediate,
417     k_ModifiedImmediate,
418     k_BitfieldDescriptor,
419     k_Token
420   } Kind;
421
422   SMLoc StartLoc, EndLoc, AlignmentLoc;
423   SmallVector<unsigned, 8> Registers;
424
425   struct CCOp {
426     ARMCC::CondCodes Val;
427   };
428
429   struct CopOp {
430     unsigned Val;
431   };
432
433   struct CoprocOptionOp {
434     unsigned Val;
435   };
436
437   struct ITMaskOp {
438     unsigned Mask:4;
439   };
440
441   struct MBOptOp {
442     ARM_MB::MemBOpt Val;
443   };
444
445   struct ISBOptOp {
446     ARM_ISB::InstSyncBOpt Val;
447   };
448
449   struct IFlagsOp {
450     ARM_PROC::IFlags Val;
451   };
452
453   struct MMaskOp {
454     unsigned Val;
455   };
456
457   struct BankedRegOp {
458     unsigned Val;
459   };
460
461   struct TokOp {
462     const char *Data;
463     unsigned Length;
464   };
465
466   struct RegOp {
467     unsigned RegNum;
468   };
469
470   // A vector register list is a sequential list of 1 to 4 registers.
471   struct VectorListOp {
472     unsigned RegNum;
473     unsigned Count;
474     unsigned LaneIndex;
475     bool isDoubleSpaced;
476   };
477
478   struct VectorIndexOp {
479     unsigned Val;
480   };
481
482   struct ImmOp {
483     const MCExpr *Val;
484   };
485
486   /// Combined record for all forms of ARM address expressions.
487   struct MemoryOp {
488     unsigned BaseRegNum;
489     // Offset is in OffsetReg or OffsetImm. If both are zero, no offset
490     // was specified.
491     const MCConstantExpr *OffsetImm;  // Offset immediate value
492     unsigned OffsetRegNum;    // Offset register num, when OffsetImm == NULL
493     ARM_AM::ShiftOpc ShiftType; // Shift type for OffsetReg
494     unsigned ShiftImm;        // shift for OffsetReg.
495     unsigned Alignment;       // 0 = no alignment specified
496     // n = alignment in bytes (2, 4, 8, 16, or 32)
497     unsigned isNegative : 1;  // Negated OffsetReg? (~'U' bit)
498   };
499
500   struct PostIdxRegOp {
501     unsigned RegNum;
502     bool isAdd;
503     ARM_AM::ShiftOpc ShiftTy;
504     unsigned ShiftImm;
505   };
506
507   struct ShifterImmOp {
508     bool isASR;
509     unsigned Imm;
510   };
511
512   struct RegShiftedRegOp {
513     ARM_AM::ShiftOpc ShiftTy;
514     unsigned SrcReg;
515     unsigned ShiftReg;
516     unsigned ShiftImm;
517   };
518
519   struct RegShiftedImmOp {
520     ARM_AM::ShiftOpc ShiftTy;
521     unsigned SrcReg;
522     unsigned ShiftImm;
523   };
524
525   struct RotImmOp {
526     unsigned Imm;
527   };
528
529   struct ModImmOp {
530     unsigned Bits;
531     unsigned Rot;
532   };
533
534   struct BitfieldOp {
535     unsigned LSB;
536     unsigned Width;
537   };
538
539   union {
540     struct CCOp CC;
541     struct CopOp Cop;
542     struct CoprocOptionOp CoprocOption;
543     struct MBOptOp MBOpt;
544     struct ISBOptOp ISBOpt;
545     struct ITMaskOp ITMask;
546     struct IFlagsOp IFlags;
547     struct MMaskOp MMask;
548     struct BankedRegOp BankedReg;
549     struct TokOp Tok;
550     struct RegOp Reg;
551     struct VectorListOp VectorList;
552     struct VectorIndexOp VectorIndex;
553     struct ImmOp Imm;
554     struct MemoryOp Memory;
555     struct PostIdxRegOp PostIdxReg;
556     struct ShifterImmOp ShifterImm;
557     struct RegShiftedRegOp RegShiftedReg;
558     struct RegShiftedImmOp RegShiftedImm;
559     struct RotImmOp RotImm;
560     struct ModImmOp ModImm;
561     struct BitfieldOp Bitfield;
562   };
563
564 public:
565   ARMOperand(KindTy K) : MCParsedAsmOperand(), Kind(K) {}
566
567   /// getStartLoc - Get the location of the first token of this operand.
568   SMLoc getStartLoc() const override { return StartLoc; }
569   /// getEndLoc - Get the location of the last token of this operand.
570   SMLoc getEndLoc() const override { return EndLoc; }
571   /// getLocRange - Get the range between the first and last token of this
572   /// operand.
573   SMRange getLocRange() const { return SMRange(StartLoc, EndLoc); }
574
575   /// getAlignmentLoc - Get the location of the Alignment token of this operand.
576   SMLoc getAlignmentLoc() const {
577     assert(Kind == k_Memory && "Invalid access!");
578     return AlignmentLoc;
579   }
580
581   ARMCC::CondCodes getCondCode() const {
582     assert(Kind == k_CondCode && "Invalid access!");
583     return CC.Val;
584   }
585
586   unsigned getCoproc() const {
587     assert((Kind == k_CoprocNum || Kind == k_CoprocReg) && "Invalid access!");
588     return Cop.Val;
589   }
590
591   StringRef getToken() const {
592     assert(Kind == k_Token && "Invalid access!");
593     return StringRef(Tok.Data, Tok.Length);
594   }
595
596   unsigned getReg() const override {
597     assert((Kind == k_Register || Kind == k_CCOut) && "Invalid access!");
598     return Reg.RegNum;
599   }
600
601   const SmallVectorImpl<unsigned> &getRegList() const {
602     assert((Kind == k_RegisterList || Kind == k_DPRRegisterList ||
603             Kind == k_SPRRegisterList) && "Invalid access!");
604     return Registers;
605   }
606
607   const MCExpr *getImm() const {
608     assert(isImm() && "Invalid access!");
609     return Imm.Val;
610   }
611
612   unsigned getVectorIndex() const {
613     assert(Kind == k_VectorIndex && "Invalid access!");
614     return VectorIndex.Val;
615   }
616
617   ARM_MB::MemBOpt getMemBarrierOpt() const {
618     assert(Kind == k_MemBarrierOpt && "Invalid access!");
619     return MBOpt.Val;
620   }
621
622   ARM_ISB::InstSyncBOpt getInstSyncBarrierOpt() const {
623     assert(Kind == k_InstSyncBarrierOpt && "Invalid access!");
624     return ISBOpt.Val;
625   }
626
627   ARM_PROC::IFlags getProcIFlags() const {
628     assert(Kind == k_ProcIFlags && "Invalid access!");
629     return IFlags.Val;
630   }
631
632   unsigned getMSRMask() const {
633     assert(Kind == k_MSRMask && "Invalid access!");
634     return MMask.Val;
635   }
636
637   unsigned getBankedReg() const {
638     assert(Kind == k_BankedReg && "Invalid access!");
639     return BankedReg.Val;
640   }
641
642   bool isCoprocNum() const { return Kind == k_CoprocNum; }
643   bool isCoprocReg() const { return Kind == k_CoprocReg; }
644   bool isCoprocOption() const { return Kind == k_CoprocOption; }
645   bool isCondCode() const { return Kind == k_CondCode; }
646   bool isCCOut() const { return Kind == k_CCOut; }
647   bool isITMask() const { return Kind == k_ITCondMask; }
648   bool isITCondCode() const { return Kind == k_CondCode; }
649   bool isImm() const override { return Kind == k_Immediate; }
650   // checks whether this operand is an unsigned offset which fits is a field
651   // of specified width and scaled by a specific number of bits
652   template<unsigned width, unsigned scale>
653   bool isUnsignedOffset() const {
654     if (!isImm()) return false;
655     if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
656     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val)) {
657       int64_t Val = CE->getValue();
658       int64_t Align = 1LL << scale;
659       int64_t Max = Align * ((1LL << width) - 1);
660       return ((Val % Align) == 0) && (Val >= 0) && (Val <= Max);
661     }
662     return false;
663   }
664   // checks whether this operand is an signed offset which fits is a field
665   // of specified width and scaled by a specific number of bits
666   template<unsigned width, unsigned scale>
667   bool isSignedOffset() const {
668     if (!isImm()) return false;
669     if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
670     if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val)) {
671       int64_t Val = CE->getValue();
672       int64_t Align = 1LL << scale;
673       int64_t Max = Align * ((1LL << (width-1)) - 1);
674       int64_t Min = -Align * (1LL << (width-1));
675       return ((Val % Align) == 0) && (Val >= Min) && (Val <= Max);
676     }
677     return false;
678   }
679
680   // checks whether this operand is a memory operand computed as an offset
681   // applied to PC. the offset may have 8 bits of magnitude and is represented
682   // with two bits of shift. textually it may be either [pc, #imm], #imm or 
683   // relocable expression...
684   bool isThumbMemPC() const {
685     int64_t Val = 0;
686     if (isImm()) {
687       if (isa<MCSymbolRefExpr>(Imm.Val)) return true;
688       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Imm.Val);
689       if (!CE) return false;
690       Val = CE->getValue();
691     }
692     else if (isMem()) {
693       if(!Memory.OffsetImm || Memory.OffsetRegNum) return false;
694       if(Memory.BaseRegNum != ARM::PC) return false;
695       Val = Memory.OffsetImm->getValue();
696     }
697     else return false;
698     return ((Val % 4) == 0) && (Val >= 0) && (Val <= 1020);
699   }
700   bool isFPImm() const {
701     if (!isImm()) return false;
702     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
703     if (!CE) return false;
704     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
705     return Val != -1;
706   }
707   bool isFBits16() const {
708     if (!isImm()) return false;
709     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
710     if (!CE) return false;
711     int64_t Value = CE->getValue();
712     return Value >= 0 && Value <= 16;
713   }
714   bool isFBits32() const {
715     if (!isImm()) return false;
716     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
717     if (!CE) return false;
718     int64_t Value = CE->getValue();
719     return Value >= 1 && Value <= 32;
720   }
721   bool isImm8s4() const {
722     if (!isImm()) return false;
723     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
724     if (!CE) return false;
725     int64_t Value = CE->getValue();
726     return ((Value & 3) == 0) && Value >= -1020 && Value <= 1020;
727   }
728   bool isImm0_1020s4() const {
729     if (!isImm()) return false;
730     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
731     if (!CE) return false;
732     int64_t Value = CE->getValue();
733     return ((Value & 3) == 0) && Value >= 0 && Value <= 1020;
734   }
735   bool isImm0_508s4() const {
736     if (!isImm()) return false;
737     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
738     if (!CE) return false;
739     int64_t Value = CE->getValue();
740     return ((Value & 3) == 0) && Value >= 0 && Value <= 508;
741   }
742   bool isImm0_508s4Neg() const {
743     if (!isImm()) return false;
744     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
745     if (!CE) return false;
746     int64_t Value = -CE->getValue();
747     // explicitly exclude zero. we want that to use the normal 0_508 version.
748     return ((Value & 3) == 0) && Value > 0 && Value <= 508;
749   }
750   bool isImm0_239() const {
751     if (!isImm()) return false;
752     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
753     if (!CE) return false;
754     int64_t Value = CE->getValue();
755     return Value >= 0 && Value < 240;
756   }
757   bool isImm0_255() const {
758     if (!isImm()) return false;
759     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
760     if (!CE) return false;
761     int64_t Value = CE->getValue();
762     return Value >= 0 && Value < 256;
763   }
764   bool isImm0_4095() const {
765     if (!isImm()) return false;
766     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
767     if (!CE) return false;
768     int64_t Value = CE->getValue();
769     return Value >= 0 && Value < 4096;
770   }
771   bool isImm0_4095Neg() const {
772     if (!isImm()) return false;
773     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
774     if (!CE) return false;
775     int64_t Value = -CE->getValue();
776     return Value > 0 && Value < 4096;
777   }
778   bool isImm0_1() const {
779     if (!isImm()) return false;
780     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
781     if (!CE) return false;
782     int64_t Value = CE->getValue();
783     return Value >= 0 && Value < 2;
784   }
785   bool isImm0_3() const {
786     if (!isImm()) return false;
787     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
788     if (!CE) return false;
789     int64_t Value = CE->getValue();
790     return Value >= 0 && Value < 4;
791   }
792   bool isImm0_7() const {
793     if (!isImm()) return false;
794     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
795     if (!CE) return false;
796     int64_t Value = CE->getValue();
797     return Value >= 0 && Value < 8;
798   }
799   bool isImm0_15() const {
800     if (!isImm()) return false;
801     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
802     if (!CE) return false;
803     int64_t Value = CE->getValue();
804     return Value >= 0 && Value < 16;
805   }
806   bool isImm0_31() const {
807     if (!isImm()) return false;
808     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
809     if (!CE) return false;
810     int64_t Value = CE->getValue();
811     return Value >= 0 && Value < 32;
812   }
813   bool isImm0_63() const {
814     if (!isImm()) return false;
815     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
816     if (!CE) return false;
817     int64_t Value = CE->getValue();
818     return Value >= 0 && Value < 64;
819   }
820   bool isImm8() const {
821     if (!isImm()) return false;
822     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
823     if (!CE) return false;
824     int64_t Value = CE->getValue();
825     return Value == 8;
826   }
827   bool isImm16() const {
828     if (!isImm()) return false;
829     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
830     if (!CE) return false;
831     int64_t Value = CE->getValue();
832     return Value == 16;
833   }
834   bool isImm32() const {
835     if (!isImm()) return false;
836     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
837     if (!CE) return false;
838     int64_t Value = CE->getValue();
839     return Value == 32;
840   }
841   bool isShrImm8() const {
842     if (!isImm()) return false;
843     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
844     if (!CE) return false;
845     int64_t Value = CE->getValue();
846     return Value > 0 && Value <= 8;
847   }
848   bool isShrImm16() const {
849     if (!isImm()) return false;
850     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
851     if (!CE) return false;
852     int64_t Value = CE->getValue();
853     return Value > 0 && Value <= 16;
854   }
855   bool isShrImm32() const {
856     if (!isImm()) return false;
857     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
858     if (!CE) return false;
859     int64_t Value = CE->getValue();
860     return Value > 0 && Value <= 32;
861   }
862   bool isShrImm64() const {
863     if (!isImm()) return false;
864     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
865     if (!CE) return false;
866     int64_t Value = CE->getValue();
867     return Value > 0 && Value <= 64;
868   }
869   bool isImm1_7() const {
870     if (!isImm()) return false;
871     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
872     if (!CE) return false;
873     int64_t Value = CE->getValue();
874     return Value > 0 && Value < 8;
875   }
876   bool isImm1_15() const {
877     if (!isImm()) return false;
878     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
879     if (!CE) return false;
880     int64_t Value = CE->getValue();
881     return Value > 0 && Value < 16;
882   }
883   bool isImm1_31() const {
884     if (!isImm()) return false;
885     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
886     if (!CE) return false;
887     int64_t Value = CE->getValue();
888     return Value > 0 && Value < 32;
889   }
890   bool isImm1_16() const {
891     if (!isImm()) return false;
892     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
893     if (!CE) return false;
894     int64_t Value = CE->getValue();
895     return Value > 0 && Value < 17;
896   }
897   bool isImm1_32() const {
898     if (!isImm()) return false;
899     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
900     if (!CE) return false;
901     int64_t Value = CE->getValue();
902     return Value > 0 && Value < 33;
903   }
904   bool isImm0_32() const {
905     if (!isImm()) return false;
906     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
907     if (!CE) return false;
908     int64_t Value = CE->getValue();
909     return Value >= 0 && Value < 33;
910   }
911   bool isImm0_65535() const {
912     if (!isImm()) return false;
913     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
914     if (!CE) return false;
915     int64_t Value = CE->getValue();
916     return Value >= 0 && Value < 65536;
917   }
918   bool isImm256_65535Expr() const {
919     if (!isImm()) return false;
920     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
921     // If it's not a constant expression, it'll generate a fixup and be
922     // handled later.
923     if (!CE) return true;
924     int64_t Value = CE->getValue();
925     return Value >= 256 && Value < 65536;
926   }
927   bool isImm0_65535Expr() const {
928     if (!isImm()) return false;
929     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
930     // If it's not a constant expression, it'll generate a fixup and be
931     // handled later.
932     if (!CE) return true;
933     int64_t Value = CE->getValue();
934     return Value >= 0 && Value < 65536;
935   }
936   bool isImm24bit() const {
937     if (!isImm()) return false;
938     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
939     if (!CE) return false;
940     int64_t Value = CE->getValue();
941     return Value >= 0 && Value <= 0xffffff;
942   }
943   bool isImmThumbSR() const {
944     if (!isImm()) return false;
945     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
946     if (!CE) return false;
947     int64_t Value = CE->getValue();
948     return Value > 0 && Value < 33;
949   }
950   bool isPKHLSLImm() const {
951     if (!isImm()) return false;
952     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
953     if (!CE) return false;
954     int64_t Value = CE->getValue();
955     return Value >= 0 && Value < 32;
956   }
957   bool isPKHASRImm() const {
958     if (!isImm()) return false;
959     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
960     if (!CE) return false;
961     int64_t Value = CE->getValue();
962     return Value > 0 && Value <= 32;
963   }
964   bool isAdrLabel() const {
965     // If we have an immediate that's not a constant, treat it as a label
966     // reference needing a fixup.
967     if (isImm() && !isa<MCConstantExpr>(getImm()))
968       return true;
969
970     // If it is a constant, it must fit into a modified immediate encoding.
971     if (!isImm()) return false;
972     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
973     if (!CE) return false;
974     int64_t Value = CE->getValue();
975     return (ARM_AM::getSOImmVal(Value) != -1 ||
976             ARM_AM::getSOImmVal(-Value) != -1);
977   }
978   bool isT2SOImm() const {
979     if (!isImm()) return false;
980     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
981     if (!CE) return false;
982     int64_t Value = CE->getValue();
983     return ARM_AM::getT2SOImmVal(Value) != -1;
984   }
985   bool isT2SOImmNot() const {
986     if (!isImm()) return false;
987     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
988     if (!CE) return false;
989     int64_t Value = CE->getValue();
990     return ARM_AM::getT2SOImmVal(Value) == -1 &&
991       ARM_AM::getT2SOImmVal(~Value) != -1;
992   }
993   bool isT2SOImmNeg() const {
994     if (!isImm()) return false;
995     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
996     if (!CE) return false;
997     int64_t Value = CE->getValue();
998     // Only use this when not representable as a plain so_imm.
999     return ARM_AM::getT2SOImmVal(Value) == -1 &&
1000       ARM_AM::getT2SOImmVal(-Value) != -1;
1001   }
1002   bool isSetEndImm() const {
1003     if (!isImm()) return false;
1004     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1005     if (!CE) return false;
1006     int64_t Value = CE->getValue();
1007     return Value == 1 || Value == 0;
1008   }
1009   bool isReg() const override { return Kind == k_Register; }
1010   bool isRegList() const { return Kind == k_RegisterList; }
1011   bool isDPRRegList() const { return Kind == k_DPRRegisterList; }
1012   bool isSPRRegList() const { return Kind == k_SPRRegisterList; }
1013   bool isToken() const override { return Kind == k_Token; }
1014   bool isMemBarrierOpt() const { return Kind == k_MemBarrierOpt; }
1015   bool isInstSyncBarrierOpt() const { return Kind == k_InstSyncBarrierOpt; }
1016   bool isMem() const override { return Kind == k_Memory; }
1017   bool isShifterImm() const { return Kind == k_ShifterImmediate; }
1018   bool isRegShiftedReg() const { return Kind == k_ShiftedRegister; }
1019   bool isRegShiftedImm() const { return Kind == k_ShiftedImmediate; }
1020   bool isRotImm() const { return Kind == k_RotateImmediate; }
1021   bool isModImm() const { return Kind == k_ModifiedImmediate; }
1022   bool isModImmNot() const {
1023     if (!isImm()) return false;
1024     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1025     if (!CE) return false;
1026     int64_t Value = CE->getValue();
1027     return ARM_AM::getSOImmVal(~Value) != -1;
1028   }
1029   bool isModImmNeg() const {
1030     if (!isImm()) return false;
1031     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1032     if (!CE) return false;
1033     int64_t Value = CE->getValue();
1034     return ARM_AM::getSOImmVal(Value) == -1 &&
1035       ARM_AM::getSOImmVal(-Value) != -1;
1036   }
1037   bool isBitfield() const { return Kind == k_BitfieldDescriptor; }
1038   bool isPostIdxRegShifted() const { return Kind == k_PostIndexRegister; }
1039   bool isPostIdxReg() const {
1040     return Kind == k_PostIndexRegister && PostIdxReg.ShiftTy ==ARM_AM::no_shift;
1041   }
1042   bool isMemNoOffset(bool alignOK = false, unsigned Alignment = 0) const {
1043     if (!isMem())
1044       return false;
1045     // No offset of any kind.
1046     return Memory.OffsetRegNum == 0 && Memory.OffsetImm == nullptr &&
1047      (alignOK || Memory.Alignment == Alignment);
1048   }
1049   bool isMemPCRelImm12() const {
1050     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1051       return false;
1052     // Base register must be PC.
1053     if (Memory.BaseRegNum != ARM::PC)
1054       return false;
1055     // Immediate offset in range [-4095, 4095].
1056     if (!Memory.OffsetImm) return true;
1057     int64_t Val = Memory.OffsetImm->getValue();
1058     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1059   }
1060   bool isAlignedMemory() const {
1061     return isMemNoOffset(true);
1062   }
1063   bool isAlignedMemoryNone() const {
1064     return isMemNoOffset(false, 0);
1065   }
1066   bool isDupAlignedMemoryNone() const {
1067     return isMemNoOffset(false, 0);
1068   }
1069   bool isAlignedMemory16() const {
1070     if (isMemNoOffset(false, 2)) // alignment in bytes for 16-bits is 2.
1071       return true;
1072     return isMemNoOffset(false, 0);
1073   }
1074   bool isDupAlignedMemory16() const {
1075     if (isMemNoOffset(false, 2)) // alignment in bytes for 16-bits is 2.
1076       return true;
1077     return isMemNoOffset(false, 0);
1078   }
1079   bool isAlignedMemory32() const {
1080     if (isMemNoOffset(false, 4)) // alignment in bytes for 32-bits is 4.
1081       return true;
1082     return isMemNoOffset(false, 0);
1083   }
1084   bool isDupAlignedMemory32() const {
1085     if (isMemNoOffset(false, 4)) // alignment in bytes for 32-bits is 4.
1086       return true;
1087     return isMemNoOffset(false, 0);
1088   }
1089   bool isAlignedMemory64() const {
1090     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1091       return true;
1092     return isMemNoOffset(false, 0);
1093   }
1094   bool isDupAlignedMemory64() const {
1095     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1096       return true;
1097     return isMemNoOffset(false, 0);
1098   }
1099   bool isAlignedMemory64or128() const {
1100     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1101       return true;
1102     if (isMemNoOffset(false, 16)) // alignment in bytes for 128-bits is 16.
1103       return true;
1104     return isMemNoOffset(false, 0);
1105   }
1106   bool isDupAlignedMemory64or128() const {
1107     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1108       return true;
1109     if (isMemNoOffset(false, 16)) // alignment in bytes for 128-bits is 16.
1110       return true;
1111     return isMemNoOffset(false, 0);
1112   }
1113   bool isAlignedMemory64or128or256() const {
1114     if (isMemNoOffset(false, 8)) // alignment in bytes for 64-bits is 8.
1115       return true;
1116     if (isMemNoOffset(false, 16)) // alignment in bytes for 128-bits is 16.
1117       return true;
1118     if (isMemNoOffset(false, 32)) // alignment in bytes for 256-bits is 32.
1119       return true;
1120     return isMemNoOffset(false, 0);
1121   }
1122   bool isAddrMode2() const {
1123     if (!isMem() || Memory.Alignment != 0) return false;
1124     // Check for register offset.
1125     if (Memory.OffsetRegNum) return true;
1126     // Immediate offset in range [-4095, 4095].
1127     if (!Memory.OffsetImm) return true;
1128     int64_t Val = Memory.OffsetImm->getValue();
1129     return Val > -4096 && Val < 4096;
1130   }
1131   bool isAM2OffsetImm() const {
1132     if (!isImm()) return false;
1133     // Immediate offset in range [-4095, 4095].
1134     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1135     if (!CE) return false;
1136     int64_t Val = CE->getValue();
1137     return (Val == INT32_MIN) || (Val > -4096 && Val < 4096);
1138   }
1139   bool isAddrMode3() const {
1140     // If we have an immediate that's not a constant, treat it as a label
1141     // reference needing a fixup. If it is a constant, it's something else
1142     // and we reject it.
1143     if (isImm() && !isa<MCConstantExpr>(getImm()))
1144       return true;
1145     if (!isMem() || Memory.Alignment != 0) return false;
1146     // No shifts are legal for AM3.
1147     if (Memory.ShiftType != ARM_AM::no_shift) return false;
1148     // Check for register offset.
1149     if (Memory.OffsetRegNum) return true;
1150     // Immediate offset in range [-255, 255].
1151     if (!Memory.OffsetImm) return true;
1152     int64_t Val = Memory.OffsetImm->getValue();
1153     // The #-0 offset is encoded as INT32_MIN, and we have to check 
1154     // for this too.
1155     return (Val > -256 && Val < 256) || Val == INT32_MIN;
1156   }
1157   bool isAM3Offset() const {
1158     if (Kind != k_Immediate && Kind != k_PostIndexRegister)
1159       return false;
1160     if (Kind == k_PostIndexRegister)
1161       return PostIdxReg.ShiftTy == ARM_AM::no_shift;
1162     // Immediate offset in range [-255, 255].
1163     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1164     if (!CE) return false;
1165     int64_t Val = CE->getValue();
1166     // Special case, #-0 is INT32_MIN.
1167     return (Val > -256 && Val < 256) || Val == INT32_MIN;
1168   }
1169   bool isAddrMode5() const {
1170     // If we have an immediate that's not a constant, treat it as a label
1171     // reference needing a fixup. If it is a constant, it's something else
1172     // and we reject it.
1173     if (isImm() && !isa<MCConstantExpr>(getImm()))
1174       return true;
1175     if (!isMem() || Memory.Alignment != 0) return false;
1176     // Check for register offset.
1177     if (Memory.OffsetRegNum) return false;
1178     // Immediate offset in range [-1020, 1020] and a multiple of 4.
1179     if (!Memory.OffsetImm) return true;
1180     int64_t Val = Memory.OffsetImm->getValue();
1181     return (Val >= -1020 && Val <= 1020 && ((Val & 3) == 0)) ||
1182       Val == INT32_MIN;
1183   }
1184   bool isMemTBB() const {
1185     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1186         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
1187       return false;
1188     return true;
1189   }
1190   bool isMemTBH() const {
1191     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1192         Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm != 1 ||
1193         Memory.Alignment != 0 )
1194       return false;
1195     return true;
1196   }
1197   bool isMemRegOffset() const {
1198     if (!isMem() || !Memory.OffsetRegNum || Memory.Alignment != 0)
1199       return false;
1200     return true;
1201   }
1202   bool isT2MemRegOffset() const {
1203     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1204         Memory.Alignment != 0)
1205       return false;
1206     // Only lsl #{0, 1, 2, 3} allowed.
1207     if (Memory.ShiftType == ARM_AM::no_shift)
1208       return true;
1209     if (Memory.ShiftType != ARM_AM::lsl || Memory.ShiftImm > 3)
1210       return false;
1211     return true;
1212   }
1213   bool isMemThumbRR() const {
1214     // Thumb reg+reg addressing is simple. Just two registers, a base and
1215     // an offset. No shifts, negations or any other complicating factors.
1216     if (!isMem() || !Memory.OffsetRegNum || Memory.isNegative ||
1217         Memory.ShiftType != ARM_AM::no_shift || Memory.Alignment != 0)
1218       return false;
1219     return isARMLowRegister(Memory.BaseRegNum) &&
1220       (!Memory.OffsetRegNum || isARMLowRegister(Memory.OffsetRegNum));
1221   }
1222   bool isMemThumbRIs4() const {
1223     if (!isMem() || Memory.OffsetRegNum != 0 ||
1224         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1225       return false;
1226     // Immediate offset, multiple of 4 in range [0, 124].
1227     if (!Memory.OffsetImm) return true;
1228     int64_t Val = Memory.OffsetImm->getValue();
1229     return Val >= 0 && Val <= 124 && (Val % 4) == 0;
1230   }
1231   bool isMemThumbRIs2() const {
1232     if (!isMem() || Memory.OffsetRegNum != 0 ||
1233         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1234       return false;
1235     // Immediate offset, multiple of 4 in range [0, 62].
1236     if (!Memory.OffsetImm) return true;
1237     int64_t Val = Memory.OffsetImm->getValue();
1238     return Val >= 0 && Val <= 62 && (Val % 2) == 0;
1239   }
1240   bool isMemThumbRIs1() const {
1241     if (!isMem() || Memory.OffsetRegNum != 0 ||
1242         !isARMLowRegister(Memory.BaseRegNum) || Memory.Alignment != 0)
1243       return false;
1244     // Immediate offset in range [0, 31].
1245     if (!Memory.OffsetImm) return true;
1246     int64_t Val = Memory.OffsetImm->getValue();
1247     return Val >= 0 && Val <= 31;
1248   }
1249   bool isMemThumbSPI() const {
1250     if (!isMem() || Memory.OffsetRegNum != 0 ||
1251         Memory.BaseRegNum != ARM::SP || Memory.Alignment != 0)
1252       return false;
1253     // Immediate offset, multiple of 4 in range [0, 1020].
1254     if (!Memory.OffsetImm) return true;
1255     int64_t Val = Memory.OffsetImm->getValue();
1256     return Val >= 0 && Val <= 1020 && (Val % 4) == 0;
1257   }
1258   bool isMemImm8s4Offset() const {
1259     // If we have an immediate that's not a constant, treat it as a label
1260     // reference needing a fixup. If it is a constant, it's something else
1261     // and we reject it.
1262     if (isImm() && !isa<MCConstantExpr>(getImm()))
1263       return true;
1264     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1265       return false;
1266     // Immediate offset a multiple of 4 in range [-1020, 1020].
1267     if (!Memory.OffsetImm) return true;
1268     int64_t Val = Memory.OffsetImm->getValue();
1269     // Special case, #-0 is INT32_MIN.
1270     return (Val >= -1020 && Val <= 1020 && (Val & 3) == 0) || Val == INT32_MIN;
1271   }
1272   bool isMemImm0_1020s4Offset() const {
1273     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1274       return false;
1275     // Immediate offset a multiple of 4 in range [0, 1020].
1276     if (!Memory.OffsetImm) return true;
1277     int64_t Val = Memory.OffsetImm->getValue();
1278     return Val >= 0 && Val <= 1020 && (Val & 3) == 0;
1279   }
1280   bool isMemImm8Offset() const {
1281     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1282       return false;
1283     // Base reg of PC isn't allowed for these encodings.
1284     if (Memory.BaseRegNum == ARM::PC) return false;
1285     // Immediate offset in range [-255, 255].
1286     if (!Memory.OffsetImm) return true;
1287     int64_t Val = Memory.OffsetImm->getValue();
1288     return (Val == INT32_MIN) || (Val > -256 && Val < 256);
1289   }
1290   bool isMemPosImm8Offset() const {
1291     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1292       return false;
1293     // Immediate offset in range [0, 255].
1294     if (!Memory.OffsetImm) return true;
1295     int64_t Val = Memory.OffsetImm->getValue();
1296     return Val >= 0 && Val < 256;
1297   }
1298   bool isMemNegImm8Offset() const {
1299     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1300       return false;
1301     // Base reg of PC isn't allowed for these encodings.
1302     if (Memory.BaseRegNum == ARM::PC) return false;
1303     // Immediate offset in range [-255, -1].
1304     if (!Memory.OffsetImm) return false;
1305     int64_t Val = Memory.OffsetImm->getValue();
1306     return (Val == INT32_MIN) || (Val > -256 && Val < 0);
1307   }
1308   bool isMemUImm12Offset() const {
1309     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1310       return false;
1311     // Immediate offset in range [0, 4095].
1312     if (!Memory.OffsetImm) return true;
1313     int64_t Val = Memory.OffsetImm->getValue();
1314     return (Val >= 0 && Val < 4096);
1315   }
1316   bool isMemImm12Offset() const {
1317     // If we have an immediate that's not a constant, treat it as a label
1318     // reference needing a fixup. If it is a constant, it's something else
1319     // and we reject it.
1320     if (isImm() && !isa<MCConstantExpr>(getImm()))
1321       return true;
1322
1323     if (!isMem() || Memory.OffsetRegNum != 0 || Memory.Alignment != 0)
1324       return false;
1325     // Immediate offset in range [-4095, 4095].
1326     if (!Memory.OffsetImm) return true;
1327     int64_t Val = Memory.OffsetImm->getValue();
1328     return (Val > -4096 && Val < 4096) || (Val == INT32_MIN);
1329   }
1330   bool isPostIdxImm8() const {
1331     if (!isImm()) return false;
1332     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1333     if (!CE) return false;
1334     int64_t Val = CE->getValue();
1335     return (Val > -256 && Val < 256) || (Val == INT32_MIN);
1336   }
1337   bool isPostIdxImm8s4() const {
1338     if (!isImm()) return false;
1339     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1340     if (!CE) return false;
1341     int64_t Val = CE->getValue();
1342     return ((Val & 3) == 0 && Val >= -1020 && Val <= 1020) ||
1343       (Val == INT32_MIN);
1344   }
1345
1346   bool isMSRMask() const { return Kind == k_MSRMask; }
1347   bool isBankedReg() const { return Kind == k_BankedReg; }
1348   bool isProcIFlags() const { return Kind == k_ProcIFlags; }
1349
1350   // NEON operands.
1351   bool isSingleSpacedVectorList() const {
1352     return Kind == k_VectorList && !VectorList.isDoubleSpaced;
1353   }
1354   bool isDoubleSpacedVectorList() const {
1355     return Kind == k_VectorList && VectorList.isDoubleSpaced;
1356   }
1357   bool isVecListOneD() const {
1358     if (!isSingleSpacedVectorList()) return false;
1359     return VectorList.Count == 1;
1360   }
1361
1362   bool isVecListDPair() const {
1363     if (!isSingleSpacedVectorList()) return false;
1364     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1365               .contains(VectorList.RegNum));
1366   }
1367
1368   bool isVecListThreeD() const {
1369     if (!isSingleSpacedVectorList()) return false;
1370     return VectorList.Count == 3;
1371   }
1372
1373   bool isVecListFourD() const {
1374     if (!isSingleSpacedVectorList()) return false;
1375     return VectorList.Count == 4;
1376   }
1377
1378   bool isVecListDPairSpaced() const {
1379     if (Kind != k_VectorList) return false;
1380     if (isSingleSpacedVectorList()) return false;
1381     return (ARMMCRegisterClasses[ARM::DPairSpcRegClassID]
1382               .contains(VectorList.RegNum));
1383   }
1384
1385   bool isVecListThreeQ() const {
1386     if (!isDoubleSpacedVectorList()) return false;
1387     return VectorList.Count == 3;
1388   }
1389
1390   bool isVecListFourQ() const {
1391     if (!isDoubleSpacedVectorList()) return false;
1392     return VectorList.Count == 4;
1393   }
1394
1395   bool isSingleSpacedVectorAllLanes() const {
1396     return Kind == k_VectorListAllLanes && !VectorList.isDoubleSpaced;
1397   }
1398   bool isDoubleSpacedVectorAllLanes() const {
1399     return Kind == k_VectorListAllLanes && VectorList.isDoubleSpaced;
1400   }
1401   bool isVecListOneDAllLanes() const {
1402     if (!isSingleSpacedVectorAllLanes()) return false;
1403     return VectorList.Count == 1;
1404   }
1405
1406   bool isVecListDPairAllLanes() const {
1407     if (!isSingleSpacedVectorAllLanes()) return false;
1408     return (ARMMCRegisterClasses[ARM::DPairRegClassID]
1409               .contains(VectorList.RegNum));
1410   }
1411
1412   bool isVecListDPairSpacedAllLanes() const {
1413     if (!isDoubleSpacedVectorAllLanes()) return false;
1414     return VectorList.Count == 2;
1415   }
1416
1417   bool isVecListThreeDAllLanes() const {
1418     if (!isSingleSpacedVectorAllLanes()) return false;
1419     return VectorList.Count == 3;
1420   }
1421
1422   bool isVecListThreeQAllLanes() const {
1423     if (!isDoubleSpacedVectorAllLanes()) return false;
1424     return VectorList.Count == 3;
1425   }
1426
1427   bool isVecListFourDAllLanes() const {
1428     if (!isSingleSpacedVectorAllLanes()) return false;
1429     return VectorList.Count == 4;
1430   }
1431
1432   bool isVecListFourQAllLanes() const {
1433     if (!isDoubleSpacedVectorAllLanes()) return false;
1434     return VectorList.Count == 4;
1435   }
1436
1437   bool isSingleSpacedVectorIndexed() const {
1438     return Kind == k_VectorListIndexed && !VectorList.isDoubleSpaced;
1439   }
1440   bool isDoubleSpacedVectorIndexed() const {
1441     return Kind == k_VectorListIndexed && VectorList.isDoubleSpaced;
1442   }
1443   bool isVecListOneDByteIndexed() const {
1444     if (!isSingleSpacedVectorIndexed()) return false;
1445     return VectorList.Count == 1 && VectorList.LaneIndex <= 7;
1446   }
1447
1448   bool isVecListOneDHWordIndexed() const {
1449     if (!isSingleSpacedVectorIndexed()) return false;
1450     return VectorList.Count == 1 && VectorList.LaneIndex <= 3;
1451   }
1452
1453   bool isVecListOneDWordIndexed() const {
1454     if (!isSingleSpacedVectorIndexed()) return false;
1455     return VectorList.Count == 1 && VectorList.LaneIndex <= 1;
1456   }
1457
1458   bool isVecListTwoDByteIndexed() const {
1459     if (!isSingleSpacedVectorIndexed()) return false;
1460     return VectorList.Count == 2 && VectorList.LaneIndex <= 7;
1461   }
1462
1463   bool isVecListTwoDHWordIndexed() const {
1464     if (!isSingleSpacedVectorIndexed()) return false;
1465     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1466   }
1467
1468   bool isVecListTwoQWordIndexed() const {
1469     if (!isDoubleSpacedVectorIndexed()) return false;
1470     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1471   }
1472
1473   bool isVecListTwoQHWordIndexed() const {
1474     if (!isDoubleSpacedVectorIndexed()) return false;
1475     return VectorList.Count == 2 && VectorList.LaneIndex <= 3;
1476   }
1477
1478   bool isVecListTwoDWordIndexed() const {
1479     if (!isSingleSpacedVectorIndexed()) return false;
1480     return VectorList.Count == 2 && VectorList.LaneIndex <= 1;
1481   }
1482
1483   bool isVecListThreeDByteIndexed() const {
1484     if (!isSingleSpacedVectorIndexed()) return false;
1485     return VectorList.Count == 3 && VectorList.LaneIndex <= 7;
1486   }
1487
1488   bool isVecListThreeDHWordIndexed() const {
1489     if (!isSingleSpacedVectorIndexed()) return false;
1490     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1491   }
1492
1493   bool isVecListThreeQWordIndexed() const {
1494     if (!isDoubleSpacedVectorIndexed()) return false;
1495     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1496   }
1497
1498   bool isVecListThreeQHWordIndexed() const {
1499     if (!isDoubleSpacedVectorIndexed()) return false;
1500     return VectorList.Count == 3 && VectorList.LaneIndex <= 3;
1501   }
1502
1503   bool isVecListThreeDWordIndexed() const {
1504     if (!isSingleSpacedVectorIndexed()) return false;
1505     return VectorList.Count == 3 && VectorList.LaneIndex <= 1;
1506   }
1507
1508   bool isVecListFourDByteIndexed() const {
1509     if (!isSingleSpacedVectorIndexed()) return false;
1510     return VectorList.Count == 4 && VectorList.LaneIndex <= 7;
1511   }
1512
1513   bool isVecListFourDHWordIndexed() const {
1514     if (!isSingleSpacedVectorIndexed()) return false;
1515     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1516   }
1517
1518   bool isVecListFourQWordIndexed() const {
1519     if (!isDoubleSpacedVectorIndexed()) return false;
1520     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1521   }
1522
1523   bool isVecListFourQHWordIndexed() const {
1524     if (!isDoubleSpacedVectorIndexed()) return false;
1525     return VectorList.Count == 4 && VectorList.LaneIndex <= 3;
1526   }
1527
1528   bool isVecListFourDWordIndexed() const {
1529     if (!isSingleSpacedVectorIndexed()) return false;
1530     return VectorList.Count == 4 && VectorList.LaneIndex <= 1;
1531   }
1532
1533   bool isVectorIndex8() const {
1534     if (Kind != k_VectorIndex) return false;
1535     return VectorIndex.Val < 8;
1536   }
1537   bool isVectorIndex16() const {
1538     if (Kind != k_VectorIndex) return false;
1539     return VectorIndex.Val < 4;
1540   }
1541   bool isVectorIndex32() const {
1542     if (Kind != k_VectorIndex) return false;
1543     return VectorIndex.Val < 2;
1544   }
1545
1546   bool isNEONi8splat() const {
1547     if (!isImm()) return false;
1548     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1549     // Must be a constant.
1550     if (!CE) return false;
1551     int64_t Value = CE->getValue();
1552     // i8 value splatted across 8 bytes. The immediate is just the 8 byte
1553     // value.
1554     return Value >= 0 && Value < 256;
1555   }
1556
1557   bool isNEONi16splat() const {
1558     if (isNEONByteReplicate(2))
1559       return false; // Leave that for bytes replication and forbid by default.
1560     if (!isImm())
1561       return false;
1562     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1563     // Must be a constant.
1564     if (!CE) return false;
1565     unsigned Value = CE->getValue();
1566     return ARM_AM::isNEONi16splat(Value);
1567   }
1568
1569   bool isNEONi16splatNot() const {
1570     if (!isImm())
1571       return false;
1572     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1573     // Must be a constant.
1574     if (!CE) return false;
1575     unsigned Value = CE->getValue();
1576     return ARM_AM::isNEONi16splat(~Value & 0xffff);
1577   }
1578
1579   bool isNEONi32splat() const {
1580     if (isNEONByteReplicate(4))
1581       return false; // Leave that for bytes replication and forbid by default.
1582     if (!isImm())
1583       return false;
1584     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1585     // Must be a constant.
1586     if (!CE) return false;
1587     unsigned Value = CE->getValue();
1588     return ARM_AM::isNEONi32splat(Value);
1589   }
1590
1591   bool isNEONi32splatNot() const {
1592     if (!isImm())
1593       return false;
1594     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1595     // Must be a constant.
1596     if (!CE) return false;
1597     unsigned Value = CE->getValue();
1598     return ARM_AM::isNEONi32splat(~Value);
1599   }
1600
1601   bool isNEONByteReplicate(unsigned NumBytes) const {
1602     if (!isImm())
1603       return false;
1604     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1605     // Must be a constant.
1606     if (!CE)
1607       return false;
1608     int64_t Value = CE->getValue();
1609     if (!Value)
1610       return false; // Don't bother with zero.
1611
1612     unsigned char B = Value & 0xff;
1613     for (unsigned i = 1; i < NumBytes; ++i) {
1614       Value >>= 8;
1615       if ((Value & 0xff) != B)
1616         return false;
1617     }
1618     return true;
1619   }
1620   bool isNEONi16ByteReplicate() const { return isNEONByteReplicate(2); }
1621   bool isNEONi32ByteReplicate() const { return isNEONByteReplicate(4); }
1622   bool isNEONi32vmov() const {
1623     if (isNEONByteReplicate(4))
1624       return false; // Let it to be classified as byte-replicate case.
1625     if (!isImm())
1626       return false;
1627     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1628     // Must be a constant.
1629     if (!CE)
1630       return false;
1631     int64_t Value = CE->getValue();
1632     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1633     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1634     // FIXME: This is probably wrong and a copy and paste from previous example
1635     return (Value >= 0 && Value < 256) ||
1636       (Value >= 0x0100 && Value <= 0xff00) ||
1637       (Value >= 0x010000 && Value <= 0xff0000) ||
1638       (Value >= 0x01000000 && Value <= 0xff000000) ||
1639       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1640       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1641   }
1642   bool isNEONi32vmovNeg() const {
1643     if (!isImm()) return false;
1644     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1645     // Must be a constant.
1646     if (!CE) return false;
1647     int64_t Value = ~CE->getValue();
1648     // i32 value with set bits only in one byte X000, 0X00, 00X0, or 000X,
1649     // for VMOV/VMVN only, 00Xf or 0Xff are also accepted.
1650     // FIXME: This is probably wrong and a copy and paste from previous example
1651     return (Value >= 0 && Value < 256) ||
1652       (Value >= 0x0100 && Value <= 0xff00) ||
1653       (Value >= 0x010000 && Value <= 0xff0000) ||
1654       (Value >= 0x01000000 && Value <= 0xff000000) ||
1655       (Value >= 0x01ff && Value <= 0xffff && (Value & 0xff) == 0xff) ||
1656       (Value >= 0x01ffff && Value <= 0xffffff && (Value & 0xffff) == 0xffff);
1657   }
1658
1659   bool isNEONi64splat() const {
1660     if (!isImm()) return false;
1661     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1662     // Must be a constant.
1663     if (!CE) return false;
1664     uint64_t Value = CE->getValue();
1665     // i64 value with each byte being either 0 or 0xff.
1666     for (unsigned i = 0; i < 8; ++i)
1667       if ((Value & 0xff) != 0 && (Value & 0xff) != 0xff) return false;
1668     return true;
1669   }
1670
1671   void addExpr(MCInst &Inst, const MCExpr *Expr) const {
1672     // Add as immediates when possible.  Null MCExpr = 0.
1673     if (!Expr)
1674       Inst.addOperand(MCOperand::createImm(0));
1675     else if (const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr))
1676       Inst.addOperand(MCOperand::createImm(CE->getValue()));
1677     else
1678       Inst.addOperand(MCOperand::createExpr(Expr));
1679   }
1680
1681   void addCondCodeOperands(MCInst &Inst, unsigned N) const {
1682     assert(N == 2 && "Invalid number of operands!");
1683     Inst.addOperand(MCOperand::createImm(unsigned(getCondCode())));
1684     unsigned RegNum = getCondCode() == ARMCC::AL ? 0: ARM::CPSR;
1685     Inst.addOperand(MCOperand::createReg(RegNum));
1686   }
1687
1688   void addCoprocNumOperands(MCInst &Inst, unsigned N) const {
1689     assert(N == 1 && "Invalid number of operands!");
1690     Inst.addOperand(MCOperand::createImm(getCoproc()));
1691   }
1692
1693   void addCoprocRegOperands(MCInst &Inst, unsigned N) const {
1694     assert(N == 1 && "Invalid number of operands!");
1695     Inst.addOperand(MCOperand::createImm(getCoproc()));
1696   }
1697
1698   void addCoprocOptionOperands(MCInst &Inst, unsigned N) const {
1699     assert(N == 1 && "Invalid number of operands!");
1700     Inst.addOperand(MCOperand::createImm(CoprocOption.Val));
1701   }
1702
1703   void addITMaskOperands(MCInst &Inst, unsigned N) const {
1704     assert(N == 1 && "Invalid number of operands!");
1705     Inst.addOperand(MCOperand::createImm(ITMask.Mask));
1706   }
1707
1708   void addITCondCodeOperands(MCInst &Inst, unsigned N) const {
1709     assert(N == 1 && "Invalid number of operands!");
1710     Inst.addOperand(MCOperand::createImm(unsigned(getCondCode())));
1711   }
1712
1713   void addCCOutOperands(MCInst &Inst, unsigned N) const {
1714     assert(N == 1 && "Invalid number of operands!");
1715     Inst.addOperand(MCOperand::createReg(getReg()));
1716   }
1717
1718   void addRegOperands(MCInst &Inst, unsigned N) const {
1719     assert(N == 1 && "Invalid number of operands!");
1720     Inst.addOperand(MCOperand::createReg(getReg()));
1721   }
1722
1723   void addRegShiftedRegOperands(MCInst &Inst, unsigned N) const {
1724     assert(N == 3 && "Invalid number of operands!");
1725     assert(isRegShiftedReg() &&
1726            "addRegShiftedRegOperands() on non-RegShiftedReg!");
1727     Inst.addOperand(MCOperand::createReg(RegShiftedReg.SrcReg));
1728     Inst.addOperand(MCOperand::createReg(RegShiftedReg.ShiftReg));
1729     Inst.addOperand(MCOperand::createImm(
1730       ARM_AM::getSORegOpc(RegShiftedReg.ShiftTy, RegShiftedReg.ShiftImm)));
1731   }
1732
1733   void addRegShiftedImmOperands(MCInst &Inst, unsigned N) const {
1734     assert(N == 2 && "Invalid number of operands!");
1735     assert(isRegShiftedImm() &&
1736            "addRegShiftedImmOperands() on non-RegShiftedImm!");
1737     Inst.addOperand(MCOperand::createReg(RegShiftedImm.SrcReg));
1738     // Shift of #32 is encoded as 0 where permitted
1739     unsigned Imm = (RegShiftedImm.ShiftImm == 32 ? 0 : RegShiftedImm.ShiftImm);
1740     Inst.addOperand(MCOperand::createImm(
1741       ARM_AM::getSORegOpc(RegShiftedImm.ShiftTy, Imm)));
1742   }
1743
1744   void addShifterImmOperands(MCInst &Inst, unsigned N) const {
1745     assert(N == 1 && "Invalid number of operands!");
1746     Inst.addOperand(MCOperand::createImm((ShifterImm.isASR << 5) |
1747                                          ShifterImm.Imm));
1748   }
1749
1750   void addRegListOperands(MCInst &Inst, unsigned N) const {
1751     assert(N == 1 && "Invalid number of operands!");
1752     const SmallVectorImpl<unsigned> &RegList = getRegList();
1753     for (SmallVectorImpl<unsigned>::const_iterator
1754            I = RegList.begin(), E = RegList.end(); I != E; ++I)
1755       Inst.addOperand(MCOperand::createReg(*I));
1756   }
1757
1758   void addDPRRegListOperands(MCInst &Inst, unsigned N) const {
1759     addRegListOperands(Inst, N);
1760   }
1761
1762   void addSPRRegListOperands(MCInst &Inst, unsigned N) const {
1763     addRegListOperands(Inst, N);
1764   }
1765
1766   void addRotImmOperands(MCInst &Inst, unsigned N) const {
1767     assert(N == 1 && "Invalid number of operands!");
1768     // Encoded as val>>3. The printer handles display as 8, 16, 24.
1769     Inst.addOperand(MCOperand::createImm(RotImm.Imm >> 3));
1770   }
1771
1772   void addModImmOperands(MCInst &Inst, unsigned N) const {
1773     assert(N == 1 && "Invalid number of operands!");
1774
1775     // Support for fixups (MCFixup)
1776     if (isImm())
1777       return addImmOperands(Inst, N);
1778
1779     Inst.addOperand(MCOperand::createImm(ModImm.Bits | (ModImm.Rot << 7)));
1780   }
1781
1782   void addModImmNotOperands(MCInst &Inst, unsigned N) const {
1783     assert(N == 1 && "Invalid number of operands!");
1784     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1785     uint32_t Enc = ARM_AM::getSOImmVal(~CE->getValue());
1786     Inst.addOperand(MCOperand::createImm(Enc));
1787   }
1788
1789   void addModImmNegOperands(MCInst &Inst, unsigned N) const {
1790     assert(N == 1 && "Invalid number of operands!");
1791     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1792     uint32_t Enc = ARM_AM::getSOImmVal(-CE->getValue());
1793     Inst.addOperand(MCOperand::createImm(Enc));
1794   }
1795
1796   void addBitfieldOperands(MCInst &Inst, unsigned N) const {
1797     assert(N == 1 && "Invalid number of operands!");
1798     // Munge the lsb/width into a bitfield mask.
1799     unsigned lsb = Bitfield.LSB;
1800     unsigned width = Bitfield.Width;
1801     // Make a 32-bit mask w/ the referenced bits clear and all other bits set.
1802     uint32_t Mask = ~(((uint32_t)0xffffffff >> lsb) << (32 - width) >>
1803                       (32 - (lsb + width)));
1804     Inst.addOperand(MCOperand::createImm(Mask));
1805   }
1806
1807   void addImmOperands(MCInst &Inst, unsigned N) const {
1808     assert(N == 1 && "Invalid number of operands!");
1809     addExpr(Inst, getImm());
1810   }
1811
1812   void addFBits16Operands(MCInst &Inst, unsigned N) const {
1813     assert(N == 1 && "Invalid number of operands!");
1814     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1815     Inst.addOperand(MCOperand::createImm(16 - CE->getValue()));
1816   }
1817
1818   void addFBits32Operands(MCInst &Inst, unsigned N) const {
1819     assert(N == 1 && "Invalid number of operands!");
1820     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1821     Inst.addOperand(MCOperand::createImm(32 - CE->getValue()));
1822   }
1823
1824   void addFPImmOperands(MCInst &Inst, unsigned N) const {
1825     assert(N == 1 && "Invalid number of operands!");
1826     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1827     int Val = ARM_AM::getFP32Imm(APInt(32, CE->getValue()));
1828     Inst.addOperand(MCOperand::createImm(Val));
1829   }
1830
1831   void addImm8s4Operands(MCInst &Inst, unsigned N) const {
1832     assert(N == 1 && "Invalid number of operands!");
1833     // FIXME: We really want to scale the value here, but the LDRD/STRD
1834     // instruction don't encode operands that way yet.
1835     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1836     Inst.addOperand(MCOperand::createImm(CE->getValue()));
1837   }
1838
1839   void addImm0_1020s4Operands(MCInst &Inst, unsigned N) const {
1840     assert(N == 1 && "Invalid number of operands!");
1841     // The immediate is scaled by four in the encoding and is stored
1842     // in the MCInst as such. Lop off the low two bits here.
1843     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1844     Inst.addOperand(MCOperand::createImm(CE->getValue() / 4));
1845   }
1846
1847   void addImm0_508s4NegOperands(MCInst &Inst, unsigned N) const {
1848     assert(N == 1 && "Invalid number of operands!");
1849     // The immediate is scaled by four in the encoding and is stored
1850     // in the MCInst as such. Lop off the low two bits here.
1851     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1852     Inst.addOperand(MCOperand::createImm(-(CE->getValue() / 4)));
1853   }
1854
1855   void addImm0_508s4Operands(MCInst &Inst, unsigned N) const {
1856     assert(N == 1 && "Invalid number of operands!");
1857     // The immediate is scaled by four in the encoding and is stored
1858     // in the MCInst as such. Lop off the low two bits here.
1859     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1860     Inst.addOperand(MCOperand::createImm(CE->getValue() / 4));
1861   }
1862
1863   void addImm1_16Operands(MCInst &Inst, unsigned N) const {
1864     assert(N == 1 && "Invalid number of operands!");
1865     // The constant encodes as the immediate-1, and we store in the instruction
1866     // the bits as encoded, so subtract off one here.
1867     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1868     Inst.addOperand(MCOperand::createImm(CE->getValue() - 1));
1869   }
1870
1871   void addImm1_32Operands(MCInst &Inst, unsigned N) const {
1872     assert(N == 1 && "Invalid number of operands!");
1873     // The constant encodes as the immediate-1, and we store in the instruction
1874     // the bits as encoded, so subtract off one here.
1875     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1876     Inst.addOperand(MCOperand::createImm(CE->getValue() - 1));
1877   }
1878
1879   void addImmThumbSROperands(MCInst &Inst, unsigned N) const {
1880     assert(N == 1 && "Invalid number of operands!");
1881     // The constant encodes as the immediate, except for 32, which encodes as
1882     // zero.
1883     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1884     unsigned Imm = CE->getValue();
1885     Inst.addOperand(MCOperand::createImm((Imm == 32 ? 0 : Imm)));
1886   }
1887
1888   void addPKHASRImmOperands(MCInst &Inst, unsigned N) const {
1889     assert(N == 1 && "Invalid number of operands!");
1890     // An ASR value of 32 encodes as 0, so that's how we want to add it to
1891     // the instruction as well.
1892     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1893     int Val = CE->getValue();
1894     Inst.addOperand(MCOperand::createImm(Val == 32 ? 0 : Val));
1895   }
1896
1897   void addT2SOImmNotOperands(MCInst &Inst, unsigned N) const {
1898     assert(N == 1 && "Invalid number of operands!");
1899     // The operand is actually a t2_so_imm, but we have its bitwise
1900     // negation in the assembly source, so twiddle it here.
1901     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1902     Inst.addOperand(MCOperand::createImm(~CE->getValue()));
1903   }
1904
1905   void addT2SOImmNegOperands(MCInst &Inst, unsigned N) const {
1906     assert(N == 1 && "Invalid number of operands!");
1907     // The operand is actually a t2_so_imm, but we have its
1908     // negation in the assembly source, so twiddle it here.
1909     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1910     Inst.addOperand(MCOperand::createImm(-CE->getValue()));
1911   }
1912
1913   void addImm0_4095NegOperands(MCInst &Inst, unsigned N) const {
1914     assert(N == 1 && "Invalid number of operands!");
1915     // The operand is actually an imm0_4095, but we have its
1916     // negation in the assembly source, so twiddle it here.
1917     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1918     Inst.addOperand(MCOperand::createImm(-CE->getValue()));
1919   }
1920
1921   void addUnsignedOffset_b8s2Operands(MCInst &Inst, unsigned N) const {
1922     if(const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm())) {
1923       Inst.addOperand(MCOperand::createImm(CE->getValue() >> 2));
1924       return;
1925     }
1926
1927     const MCSymbolRefExpr *SR = dyn_cast<MCSymbolRefExpr>(Imm.Val);
1928     assert(SR && "Unknown value type!");
1929     Inst.addOperand(MCOperand::createExpr(SR));
1930   }
1931
1932   void addThumbMemPCOperands(MCInst &Inst, unsigned N) const {
1933     assert(N == 1 && "Invalid number of operands!");
1934     if (isImm()) {
1935       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1936       if (CE) {
1937         Inst.addOperand(MCOperand::createImm(CE->getValue()));
1938         return;
1939       }
1940
1941       const MCSymbolRefExpr *SR = dyn_cast<MCSymbolRefExpr>(Imm.Val);
1942       assert(SR && "Unknown value type!");
1943       Inst.addOperand(MCOperand::createExpr(SR));
1944       return;
1945     }
1946
1947     assert(isMem()  && "Unknown value type!");
1948     assert(isa<MCConstantExpr>(Memory.OffsetImm) && "Unknown value type!");
1949     Inst.addOperand(MCOperand::createImm(Memory.OffsetImm->getValue()));
1950   }
1951
1952   void addMemBarrierOptOperands(MCInst &Inst, unsigned N) const {
1953     assert(N == 1 && "Invalid number of operands!");
1954     Inst.addOperand(MCOperand::createImm(unsigned(getMemBarrierOpt())));
1955   }
1956
1957   void addInstSyncBarrierOptOperands(MCInst &Inst, unsigned N) const {
1958     assert(N == 1 && "Invalid number of operands!");
1959     Inst.addOperand(MCOperand::createImm(unsigned(getInstSyncBarrierOpt())));
1960   }
1961
1962   void addMemNoOffsetOperands(MCInst &Inst, unsigned N) const {
1963     assert(N == 1 && "Invalid number of operands!");
1964     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
1965   }
1966
1967   void addMemPCRelImm12Operands(MCInst &Inst, unsigned N) const {
1968     assert(N == 1 && "Invalid number of operands!");
1969     int32_t Imm = Memory.OffsetImm->getValue();
1970     Inst.addOperand(MCOperand::createImm(Imm));
1971   }
1972
1973   void addAdrLabelOperands(MCInst &Inst, unsigned N) const {
1974     assert(N == 1 && "Invalid number of operands!");
1975     assert(isImm() && "Not an immediate!");
1976
1977     // If we have an immediate that's not a constant, treat it as a label
1978     // reference needing a fixup. 
1979     if (!isa<MCConstantExpr>(getImm())) {
1980       Inst.addOperand(MCOperand::createExpr(getImm()));
1981       return;
1982     }
1983
1984     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
1985     int Val = CE->getValue();
1986     Inst.addOperand(MCOperand::createImm(Val));
1987   }
1988
1989   void addAlignedMemoryOperands(MCInst &Inst, unsigned N) const {
1990     assert(N == 2 && "Invalid number of operands!");
1991     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
1992     Inst.addOperand(MCOperand::createImm(Memory.Alignment));
1993   }
1994
1995   void addDupAlignedMemoryNoneOperands(MCInst &Inst, unsigned N) const {
1996     addAlignedMemoryOperands(Inst, N);
1997   }
1998
1999   void addAlignedMemoryNoneOperands(MCInst &Inst, unsigned N) const {
2000     addAlignedMemoryOperands(Inst, N);
2001   }
2002
2003   void addAlignedMemory16Operands(MCInst &Inst, unsigned N) const {
2004     addAlignedMemoryOperands(Inst, N);
2005   }
2006
2007   void addDupAlignedMemory16Operands(MCInst &Inst, unsigned N) const {
2008     addAlignedMemoryOperands(Inst, N);
2009   }
2010
2011   void addAlignedMemory32Operands(MCInst &Inst, unsigned N) const {
2012     addAlignedMemoryOperands(Inst, N);
2013   }
2014
2015   void addDupAlignedMemory32Operands(MCInst &Inst, unsigned N) const {
2016     addAlignedMemoryOperands(Inst, N);
2017   }
2018
2019   void addAlignedMemory64Operands(MCInst &Inst, unsigned N) const {
2020     addAlignedMemoryOperands(Inst, N);
2021   }
2022
2023   void addDupAlignedMemory64Operands(MCInst &Inst, unsigned N) const {
2024     addAlignedMemoryOperands(Inst, N);
2025   }
2026
2027   void addAlignedMemory64or128Operands(MCInst &Inst, unsigned N) const {
2028     addAlignedMemoryOperands(Inst, N);
2029   }
2030
2031   void addDupAlignedMemory64or128Operands(MCInst &Inst, unsigned N) const {
2032     addAlignedMemoryOperands(Inst, N);
2033   }
2034
2035   void addAlignedMemory64or128or256Operands(MCInst &Inst, unsigned N) const {
2036     addAlignedMemoryOperands(Inst, N);
2037   }
2038
2039   void addAddrMode2Operands(MCInst &Inst, unsigned N) const {
2040     assert(N == 3 && "Invalid number of operands!");
2041     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2042     if (!Memory.OffsetRegNum) {
2043       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2044       // Special case for #-0
2045       if (Val == INT32_MIN) Val = 0;
2046       if (Val < 0) Val = -Val;
2047       Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
2048     } else {
2049       // For register offset, we encode the shift type and negation flag
2050       // here.
2051       Val = ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
2052                               Memory.ShiftImm, Memory.ShiftType);
2053     }
2054     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2055     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2056     Inst.addOperand(MCOperand::createImm(Val));
2057   }
2058
2059   void addAM2OffsetImmOperands(MCInst &Inst, unsigned N) const {
2060     assert(N == 2 && "Invalid number of operands!");
2061     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2062     assert(CE && "non-constant AM2OffsetImm operand!");
2063     int32_t Val = CE->getValue();
2064     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2065     // Special case for #-0
2066     if (Val == INT32_MIN) Val = 0;
2067     if (Val < 0) Val = -Val;
2068     Val = ARM_AM::getAM2Opc(AddSub, Val, ARM_AM::no_shift);
2069     Inst.addOperand(MCOperand::createReg(0));
2070     Inst.addOperand(MCOperand::createImm(Val));
2071   }
2072
2073   void addAddrMode3Operands(MCInst &Inst, unsigned N) const {
2074     assert(N == 3 && "Invalid number of operands!");
2075     // If we have an immediate that's not a constant, treat it as a label
2076     // reference needing a fixup. If it is a constant, it's something else
2077     // and we reject it.
2078     if (isImm()) {
2079       Inst.addOperand(MCOperand::createExpr(getImm()));
2080       Inst.addOperand(MCOperand::createReg(0));
2081       Inst.addOperand(MCOperand::createImm(0));
2082       return;
2083     }
2084
2085     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2086     if (!Memory.OffsetRegNum) {
2087       ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2088       // Special case for #-0
2089       if (Val == INT32_MIN) Val = 0;
2090       if (Val < 0) Val = -Val;
2091       Val = ARM_AM::getAM3Opc(AddSub, Val);
2092     } else {
2093       // For register offset, we encode the shift type and negation flag
2094       // here.
2095       Val = ARM_AM::getAM3Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add, 0);
2096     }
2097     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2098     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2099     Inst.addOperand(MCOperand::createImm(Val));
2100   }
2101
2102   void addAM3OffsetOperands(MCInst &Inst, unsigned N) const {
2103     assert(N == 2 && "Invalid number of operands!");
2104     if (Kind == k_PostIndexRegister) {
2105       int32_t Val =
2106         ARM_AM::getAM3Opc(PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub, 0);
2107       Inst.addOperand(MCOperand::createReg(PostIdxReg.RegNum));
2108       Inst.addOperand(MCOperand::createImm(Val));
2109       return;
2110     }
2111
2112     // Constant offset.
2113     const MCConstantExpr *CE = static_cast<const MCConstantExpr*>(getImm());
2114     int32_t Val = CE->getValue();
2115     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2116     // Special case for #-0
2117     if (Val == INT32_MIN) Val = 0;
2118     if (Val < 0) Val = -Val;
2119     Val = ARM_AM::getAM3Opc(AddSub, Val);
2120     Inst.addOperand(MCOperand::createReg(0));
2121     Inst.addOperand(MCOperand::createImm(Val));
2122   }
2123
2124   void addAddrMode5Operands(MCInst &Inst, unsigned N) const {
2125     assert(N == 2 && "Invalid number of operands!");
2126     // If we have an immediate that's not a constant, treat it as a label
2127     // reference needing a fixup. If it is a constant, it's something else
2128     // and we reject it.
2129     if (isImm()) {
2130       Inst.addOperand(MCOperand::createExpr(getImm()));
2131       Inst.addOperand(MCOperand::createImm(0));
2132       return;
2133     }
2134
2135     // The lower two bits are always zero and as such are not encoded.
2136     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
2137     ARM_AM::AddrOpc AddSub = Val < 0 ? ARM_AM::sub : ARM_AM::add;
2138     // Special case for #-0
2139     if (Val == INT32_MIN) Val = 0;
2140     if (Val < 0) Val = -Val;
2141     Val = ARM_AM::getAM5Opc(AddSub, Val);
2142     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2143     Inst.addOperand(MCOperand::createImm(Val));
2144   }
2145
2146   void addMemImm8s4OffsetOperands(MCInst &Inst, unsigned N) const {
2147     assert(N == 2 && "Invalid number of operands!");
2148     // If we have an immediate that's not a constant, treat it as a label
2149     // reference needing a fixup. If it is a constant, it's something else
2150     // and we reject it.
2151     if (isImm()) {
2152       Inst.addOperand(MCOperand::createExpr(getImm()));
2153       Inst.addOperand(MCOperand::createImm(0));
2154       return;
2155     }
2156
2157     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2158     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2159     Inst.addOperand(MCOperand::createImm(Val));
2160   }
2161
2162   void addMemImm0_1020s4OffsetOperands(MCInst &Inst, unsigned N) const {
2163     assert(N == 2 && "Invalid number of operands!");
2164     // The lower two bits are always zero and as such are not encoded.
2165     int32_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() / 4 : 0;
2166     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2167     Inst.addOperand(MCOperand::createImm(Val));
2168   }
2169
2170   void addMemImm8OffsetOperands(MCInst &Inst, unsigned N) const {
2171     assert(N == 2 && "Invalid number of operands!");
2172     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2173     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2174     Inst.addOperand(MCOperand::createImm(Val));
2175   }
2176
2177   void addMemPosImm8OffsetOperands(MCInst &Inst, unsigned N) const {
2178     addMemImm8OffsetOperands(Inst, N);
2179   }
2180
2181   void addMemNegImm8OffsetOperands(MCInst &Inst, unsigned N) const {
2182     addMemImm8OffsetOperands(Inst, N);
2183   }
2184
2185   void addMemUImm12OffsetOperands(MCInst &Inst, unsigned N) const {
2186     assert(N == 2 && "Invalid number of operands!");
2187     // If this is an immediate, it's a label reference.
2188     if (isImm()) {
2189       addExpr(Inst, getImm());
2190       Inst.addOperand(MCOperand::createImm(0));
2191       return;
2192     }
2193
2194     // Otherwise, it's a normal memory reg+offset.
2195     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2196     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2197     Inst.addOperand(MCOperand::createImm(Val));
2198   }
2199
2200   void addMemImm12OffsetOperands(MCInst &Inst, unsigned N) const {
2201     assert(N == 2 && "Invalid number of operands!");
2202     // If this is an immediate, it's a label reference.
2203     if (isImm()) {
2204       addExpr(Inst, getImm());
2205       Inst.addOperand(MCOperand::createImm(0));
2206       return;
2207     }
2208
2209     // Otherwise, it's a normal memory reg+offset.
2210     int64_t Val = Memory.OffsetImm ? Memory.OffsetImm->getValue() : 0;
2211     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2212     Inst.addOperand(MCOperand::createImm(Val));
2213   }
2214
2215   void addMemTBBOperands(MCInst &Inst, unsigned N) const {
2216     assert(N == 2 && "Invalid number of operands!");
2217     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2218     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2219   }
2220
2221   void addMemTBHOperands(MCInst &Inst, unsigned N) const {
2222     assert(N == 2 && "Invalid number of operands!");
2223     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2224     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2225   }
2226
2227   void addMemRegOffsetOperands(MCInst &Inst, unsigned N) const {
2228     assert(N == 3 && "Invalid number of operands!");
2229     unsigned Val =
2230       ARM_AM::getAM2Opc(Memory.isNegative ? ARM_AM::sub : ARM_AM::add,
2231                         Memory.ShiftImm, Memory.ShiftType);
2232     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2233     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2234     Inst.addOperand(MCOperand::createImm(Val));
2235   }
2236
2237   void addT2MemRegOffsetOperands(MCInst &Inst, unsigned N) const {
2238     assert(N == 3 && "Invalid number of operands!");
2239     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2240     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2241     Inst.addOperand(MCOperand::createImm(Memory.ShiftImm));
2242   }
2243
2244   void addMemThumbRROperands(MCInst &Inst, unsigned N) const {
2245     assert(N == 2 && "Invalid number of operands!");
2246     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2247     Inst.addOperand(MCOperand::createReg(Memory.OffsetRegNum));
2248   }
2249
2250   void addMemThumbRIs4Operands(MCInst &Inst, unsigned N) const {
2251     assert(N == 2 && "Invalid number of operands!");
2252     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
2253     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2254     Inst.addOperand(MCOperand::createImm(Val));
2255   }
2256
2257   void addMemThumbRIs2Operands(MCInst &Inst, unsigned N) const {
2258     assert(N == 2 && "Invalid number of operands!");
2259     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 2) : 0;
2260     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2261     Inst.addOperand(MCOperand::createImm(Val));
2262   }
2263
2264   void addMemThumbRIs1Operands(MCInst &Inst, unsigned N) const {
2265     assert(N == 2 && "Invalid number of operands!");
2266     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue()) : 0;
2267     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2268     Inst.addOperand(MCOperand::createImm(Val));
2269   }
2270
2271   void addMemThumbSPIOperands(MCInst &Inst, unsigned N) const {
2272     assert(N == 2 && "Invalid number of operands!");
2273     int64_t Val = Memory.OffsetImm ? (Memory.OffsetImm->getValue() / 4) : 0;
2274     Inst.addOperand(MCOperand::createReg(Memory.BaseRegNum));
2275     Inst.addOperand(MCOperand::createImm(Val));
2276   }
2277
2278   void addPostIdxImm8Operands(MCInst &Inst, unsigned N) const {
2279     assert(N == 1 && "Invalid number of operands!");
2280     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2281     assert(CE && "non-constant post-idx-imm8 operand!");
2282     int Imm = CE->getValue();
2283     bool isAdd = Imm >= 0;
2284     if (Imm == INT32_MIN) Imm = 0;
2285     Imm = (Imm < 0 ? -Imm : Imm) | (int)isAdd << 8;
2286     Inst.addOperand(MCOperand::createImm(Imm));
2287   }
2288
2289   void addPostIdxImm8s4Operands(MCInst &Inst, unsigned N) const {
2290     assert(N == 1 && "Invalid number of operands!");
2291     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2292     assert(CE && "non-constant post-idx-imm8s4 operand!");
2293     int Imm = CE->getValue();
2294     bool isAdd = Imm >= 0;
2295     if (Imm == INT32_MIN) Imm = 0;
2296     // Immediate is scaled by 4.
2297     Imm = ((Imm < 0 ? -Imm : Imm) / 4) | (int)isAdd << 8;
2298     Inst.addOperand(MCOperand::createImm(Imm));
2299   }
2300
2301   void addPostIdxRegOperands(MCInst &Inst, unsigned N) const {
2302     assert(N == 2 && "Invalid number of operands!");
2303     Inst.addOperand(MCOperand::createReg(PostIdxReg.RegNum));
2304     Inst.addOperand(MCOperand::createImm(PostIdxReg.isAdd));
2305   }
2306
2307   void addPostIdxRegShiftedOperands(MCInst &Inst, unsigned N) const {
2308     assert(N == 2 && "Invalid number of operands!");
2309     Inst.addOperand(MCOperand::createReg(PostIdxReg.RegNum));
2310     // The sign, shift type, and shift amount are encoded in a single operand
2311     // using the AM2 encoding helpers.
2312     ARM_AM::AddrOpc opc = PostIdxReg.isAdd ? ARM_AM::add : ARM_AM::sub;
2313     unsigned Imm = ARM_AM::getAM2Opc(opc, PostIdxReg.ShiftImm,
2314                                      PostIdxReg.ShiftTy);
2315     Inst.addOperand(MCOperand::createImm(Imm));
2316   }
2317
2318   void addMSRMaskOperands(MCInst &Inst, unsigned N) const {
2319     assert(N == 1 && "Invalid number of operands!");
2320     Inst.addOperand(MCOperand::createImm(unsigned(getMSRMask())));
2321   }
2322
2323   void addBankedRegOperands(MCInst &Inst, unsigned N) const {
2324     assert(N == 1 && "Invalid number of operands!");
2325     Inst.addOperand(MCOperand::createImm(unsigned(getBankedReg())));
2326   }
2327
2328   void addProcIFlagsOperands(MCInst &Inst, unsigned N) const {
2329     assert(N == 1 && "Invalid number of operands!");
2330     Inst.addOperand(MCOperand::createImm(unsigned(getProcIFlags())));
2331   }
2332
2333   void addVecListOperands(MCInst &Inst, unsigned N) const {
2334     assert(N == 1 && "Invalid number of operands!");
2335     Inst.addOperand(MCOperand::createReg(VectorList.RegNum));
2336   }
2337
2338   void addVecListIndexedOperands(MCInst &Inst, unsigned N) const {
2339     assert(N == 2 && "Invalid number of operands!");
2340     Inst.addOperand(MCOperand::createReg(VectorList.RegNum));
2341     Inst.addOperand(MCOperand::createImm(VectorList.LaneIndex));
2342   }
2343
2344   void addVectorIndex8Operands(MCInst &Inst, unsigned N) const {
2345     assert(N == 1 && "Invalid number of operands!");
2346     Inst.addOperand(MCOperand::createImm(getVectorIndex()));
2347   }
2348
2349   void addVectorIndex16Operands(MCInst &Inst, unsigned N) const {
2350     assert(N == 1 && "Invalid number of operands!");
2351     Inst.addOperand(MCOperand::createImm(getVectorIndex()));
2352   }
2353
2354   void addVectorIndex32Operands(MCInst &Inst, unsigned N) const {
2355     assert(N == 1 && "Invalid number of operands!");
2356     Inst.addOperand(MCOperand::createImm(getVectorIndex()));
2357   }
2358
2359   void addNEONi8splatOperands(MCInst &Inst, unsigned N) const {
2360     assert(N == 1 && "Invalid number of operands!");
2361     // The immediate encodes the type of constant as well as the value.
2362     // Mask in that this is an i8 splat.
2363     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2364     Inst.addOperand(MCOperand::createImm(CE->getValue() | 0xe00));
2365   }
2366
2367   void addNEONi16splatOperands(MCInst &Inst, unsigned N) const {
2368     assert(N == 1 && "Invalid number of operands!");
2369     // The immediate encodes the type of constant as well as the value.
2370     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2371     unsigned Value = CE->getValue();
2372     Value = ARM_AM::encodeNEONi16splat(Value);
2373     Inst.addOperand(MCOperand::createImm(Value));
2374   }
2375
2376   void addNEONi16splatNotOperands(MCInst &Inst, unsigned N) const {
2377     assert(N == 1 && "Invalid number of operands!");
2378     // The immediate encodes the type of constant as well as the value.
2379     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2380     unsigned Value = CE->getValue();
2381     Value = ARM_AM::encodeNEONi16splat(~Value & 0xffff);
2382     Inst.addOperand(MCOperand::createImm(Value));
2383   }
2384
2385   void addNEONi32splatOperands(MCInst &Inst, unsigned N) const {
2386     assert(N == 1 && "Invalid number of operands!");
2387     // The immediate encodes the type of constant as well as the value.
2388     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2389     unsigned Value = CE->getValue();
2390     Value = ARM_AM::encodeNEONi32splat(Value);
2391     Inst.addOperand(MCOperand::createImm(Value));
2392   }
2393
2394   void addNEONi32splatNotOperands(MCInst &Inst, unsigned N) const {
2395     assert(N == 1 && "Invalid number of operands!");
2396     // The immediate encodes the type of constant as well as the value.
2397     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2398     unsigned Value = CE->getValue();
2399     Value = ARM_AM::encodeNEONi32splat(~Value);
2400     Inst.addOperand(MCOperand::createImm(Value));
2401   }
2402
2403   void addNEONinvByteReplicateOperands(MCInst &Inst, unsigned N) const {
2404     assert(N == 1 && "Invalid number of operands!");
2405     // The immediate encodes the type of constant as well as the value.
2406     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2407     unsigned Value = CE->getValue();
2408     assert((Inst.getOpcode() == ARM::VMOVv8i8 ||
2409             Inst.getOpcode() == ARM::VMOVv16i8) &&
2410            "All vmvn instructions that wants to replicate non-zero byte "
2411            "always must be replaced with VMOVv8i8 or VMOVv16i8.");
2412     unsigned B = ((~Value) & 0xff);
2413     B |= 0xe00; // cmode = 0b1110
2414     Inst.addOperand(MCOperand::createImm(B));
2415   }
2416   void addNEONi32vmovOperands(MCInst &Inst, unsigned N) const {
2417     assert(N == 1 && "Invalid number of operands!");
2418     // The immediate encodes the type of constant as well as the value.
2419     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2420     unsigned Value = CE->getValue();
2421     if (Value >= 256 && Value <= 0xffff)
2422       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2423     else if (Value > 0xffff && Value <= 0xffffff)
2424       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2425     else if (Value > 0xffffff)
2426       Value = (Value >> 24) | 0x600;
2427     Inst.addOperand(MCOperand::createImm(Value));
2428   }
2429
2430   void addNEONvmovByteReplicateOperands(MCInst &Inst, unsigned N) const {
2431     assert(N == 1 && "Invalid number of operands!");
2432     // The immediate encodes the type of constant as well as the value.
2433     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2434     unsigned Value = CE->getValue();
2435     assert((Inst.getOpcode() == ARM::VMOVv8i8 ||
2436             Inst.getOpcode() == ARM::VMOVv16i8) &&
2437            "All instructions that wants to replicate non-zero byte "
2438            "always must be replaced with VMOVv8i8 or VMOVv16i8.");
2439     unsigned B = Value & 0xff;
2440     B |= 0xe00; // cmode = 0b1110
2441     Inst.addOperand(MCOperand::createImm(B));
2442   }
2443   void addNEONi32vmovNegOperands(MCInst &Inst, unsigned N) const {
2444     assert(N == 1 && "Invalid number of operands!");
2445     // The immediate encodes the type of constant as well as the value.
2446     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2447     unsigned Value = ~CE->getValue();
2448     if (Value >= 256 && Value <= 0xffff)
2449       Value = (Value >> 8) | ((Value & 0xff) ? 0xc00 : 0x200);
2450     else if (Value > 0xffff && Value <= 0xffffff)
2451       Value = (Value >> 16) | ((Value & 0xff) ? 0xd00 : 0x400);
2452     else if (Value > 0xffffff)
2453       Value = (Value >> 24) | 0x600;
2454     Inst.addOperand(MCOperand::createImm(Value));
2455   }
2456
2457   void addNEONi64splatOperands(MCInst &Inst, unsigned N) const {
2458     assert(N == 1 && "Invalid number of operands!");
2459     // The immediate encodes the type of constant as well as the value.
2460     const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(getImm());
2461     uint64_t Value = CE->getValue();
2462     unsigned Imm = 0;
2463     for (unsigned i = 0; i < 8; ++i, Value >>= 8) {
2464       Imm |= (Value & 1) << i;
2465     }
2466     Inst.addOperand(MCOperand::createImm(Imm | 0x1e00));
2467   }
2468
2469   void print(raw_ostream &OS) const override;
2470
2471   static std::unique_ptr<ARMOperand> CreateITMask(unsigned Mask, SMLoc S) {
2472     auto Op = make_unique<ARMOperand>(k_ITCondMask);
2473     Op->ITMask.Mask = Mask;
2474     Op->StartLoc = S;
2475     Op->EndLoc = S;
2476     return Op;
2477   }
2478
2479   static std::unique_ptr<ARMOperand> CreateCondCode(ARMCC::CondCodes CC,
2480                                                     SMLoc S) {
2481     auto Op = make_unique<ARMOperand>(k_CondCode);
2482     Op->CC.Val = CC;
2483     Op->StartLoc = S;
2484     Op->EndLoc = S;
2485     return Op;
2486   }
2487
2488   static std::unique_ptr<ARMOperand> CreateCoprocNum(unsigned CopVal, SMLoc S) {
2489     auto Op = make_unique<ARMOperand>(k_CoprocNum);
2490     Op->Cop.Val = CopVal;
2491     Op->StartLoc = S;
2492     Op->EndLoc = S;
2493     return Op;
2494   }
2495
2496   static std::unique_ptr<ARMOperand> CreateCoprocReg(unsigned CopVal, SMLoc S) {
2497     auto Op = make_unique<ARMOperand>(k_CoprocReg);
2498     Op->Cop.Val = CopVal;
2499     Op->StartLoc = S;
2500     Op->EndLoc = S;
2501     return Op;
2502   }
2503
2504   static std::unique_ptr<ARMOperand> CreateCoprocOption(unsigned Val, SMLoc S,
2505                                                         SMLoc E) {
2506     auto Op = make_unique<ARMOperand>(k_CoprocOption);
2507     Op->Cop.Val = Val;
2508     Op->StartLoc = S;
2509     Op->EndLoc = E;
2510     return Op;
2511   }
2512
2513   static std::unique_ptr<ARMOperand> CreateCCOut(unsigned RegNum, SMLoc S) {
2514     auto Op = make_unique<ARMOperand>(k_CCOut);
2515     Op->Reg.RegNum = RegNum;
2516     Op->StartLoc = S;
2517     Op->EndLoc = S;
2518     return Op;
2519   }
2520
2521   static std::unique_ptr<ARMOperand> CreateToken(StringRef Str, SMLoc S) {
2522     auto Op = make_unique<ARMOperand>(k_Token);
2523     Op->Tok.Data = Str.data();
2524     Op->Tok.Length = Str.size();
2525     Op->StartLoc = S;
2526     Op->EndLoc = S;
2527     return Op;
2528   }
2529
2530   static std::unique_ptr<ARMOperand> CreateReg(unsigned RegNum, SMLoc S,
2531                                                SMLoc E) {
2532     auto Op = make_unique<ARMOperand>(k_Register);
2533     Op->Reg.RegNum = RegNum;
2534     Op->StartLoc = S;
2535     Op->EndLoc = E;
2536     return Op;
2537   }
2538
2539   static std::unique_ptr<ARMOperand>
2540   CreateShiftedRegister(ARM_AM::ShiftOpc ShTy, unsigned SrcReg,
2541                         unsigned ShiftReg, unsigned ShiftImm, SMLoc S,
2542                         SMLoc E) {
2543     auto Op = make_unique<ARMOperand>(k_ShiftedRegister);
2544     Op->RegShiftedReg.ShiftTy = ShTy;
2545     Op->RegShiftedReg.SrcReg = SrcReg;
2546     Op->RegShiftedReg.ShiftReg = ShiftReg;
2547     Op->RegShiftedReg.ShiftImm = ShiftImm;
2548     Op->StartLoc = S;
2549     Op->EndLoc = E;
2550     return Op;
2551   }
2552
2553   static std::unique_ptr<ARMOperand>
2554   CreateShiftedImmediate(ARM_AM::ShiftOpc ShTy, unsigned SrcReg,
2555                          unsigned ShiftImm, SMLoc S, SMLoc E) {
2556     auto Op = make_unique<ARMOperand>(k_ShiftedImmediate);
2557     Op->RegShiftedImm.ShiftTy = ShTy;
2558     Op->RegShiftedImm.SrcReg = SrcReg;
2559     Op->RegShiftedImm.ShiftImm = ShiftImm;
2560     Op->StartLoc = S;
2561     Op->EndLoc = E;
2562     return Op;
2563   }
2564
2565   static std::unique_ptr<ARMOperand> CreateShifterImm(bool isASR, unsigned Imm,
2566                                                       SMLoc S, SMLoc E) {
2567     auto Op = make_unique<ARMOperand>(k_ShifterImmediate);
2568     Op->ShifterImm.isASR = isASR;
2569     Op->ShifterImm.Imm = Imm;
2570     Op->StartLoc = S;
2571     Op->EndLoc = E;
2572     return Op;
2573   }
2574
2575   static std::unique_ptr<ARMOperand> CreateRotImm(unsigned Imm, SMLoc S,
2576                                                   SMLoc E) {
2577     auto Op = make_unique<ARMOperand>(k_RotateImmediate);
2578     Op->RotImm.Imm = Imm;
2579     Op->StartLoc = S;
2580     Op->EndLoc = E;
2581     return Op;
2582   }
2583
2584   static std::unique_ptr<ARMOperand> CreateModImm(unsigned Bits, unsigned Rot,
2585                                                   SMLoc S, SMLoc E) {
2586     auto Op = make_unique<ARMOperand>(k_ModifiedImmediate);
2587     Op->ModImm.Bits = Bits;
2588     Op->ModImm.Rot = Rot;
2589     Op->StartLoc = S;
2590     Op->EndLoc = E;
2591     return Op;
2592   }
2593
2594   static std::unique_ptr<ARMOperand>
2595   CreateBitfield(unsigned LSB, unsigned Width, SMLoc S, SMLoc E) {
2596     auto Op = make_unique<ARMOperand>(k_BitfieldDescriptor);
2597     Op->Bitfield.LSB = LSB;
2598     Op->Bitfield.Width = Width;
2599     Op->StartLoc = S;
2600     Op->EndLoc = E;
2601     return Op;
2602   }
2603
2604   static std::unique_ptr<ARMOperand>
2605   CreateRegList(SmallVectorImpl<std::pair<unsigned, unsigned>> &Regs,
2606                 SMLoc StartLoc, SMLoc EndLoc) {
2607     assert (Regs.size() > 0 && "RegList contains no registers?");
2608     KindTy Kind = k_RegisterList;
2609
2610     if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Regs.front().second))
2611       Kind = k_DPRRegisterList;
2612     else if (ARMMCRegisterClasses[ARM::SPRRegClassID].
2613              contains(Regs.front().second))
2614       Kind = k_SPRRegisterList;
2615
2616     // Sort based on the register encoding values.
2617     array_pod_sort(Regs.begin(), Regs.end());
2618
2619     auto Op = make_unique<ARMOperand>(Kind);
2620     for (SmallVectorImpl<std::pair<unsigned, unsigned> >::const_iterator
2621            I = Regs.begin(), E = Regs.end(); I != E; ++I)
2622       Op->Registers.push_back(I->second);
2623     Op->StartLoc = StartLoc;
2624     Op->EndLoc = EndLoc;
2625     return Op;
2626   }
2627
2628   static std::unique_ptr<ARMOperand> CreateVectorList(unsigned RegNum,
2629                                                       unsigned Count,
2630                                                       bool isDoubleSpaced,
2631                                                       SMLoc S, SMLoc E) {
2632     auto Op = make_unique<ARMOperand>(k_VectorList);
2633     Op->VectorList.RegNum = RegNum;
2634     Op->VectorList.Count = Count;
2635     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2636     Op->StartLoc = S;
2637     Op->EndLoc = E;
2638     return Op;
2639   }
2640
2641   static std::unique_ptr<ARMOperand>
2642   CreateVectorListAllLanes(unsigned RegNum, unsigned Count, bool isDoubleSpaced,
2643                            SMLoc S, SMLoc E) {
2644     auto Op = make_unique<ARMOperand>(k_VectorListAllLanes);
2645     Op->VectorList.RegNum = RegNum;
2646     Op->VectorList.Count = Count;
2647     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2648     Op->StartLoc = S;
2649     Op->EndLoc = E;
2650     return Op;
2651   }
2652
2653   static std::unique_ptr<ARMOperand>
2654   CreateVectorListIndexed(unsigned RegNum, unsigned Count, unsigned Index,
2655                           bool isDoubleSpaced, SMLoc S, SMLoc E) {
2656     auto Op = make_unique<ARMOperand>(k_VectorListIndexed);
2657     Op->VectorList.RegNum = RegNum;
2658     Op->VectorList.Count = Count;
2659     Op->VectorList.LaneIndex = Index;
2660     Op->VectorList.isDoubleSpaced = isDoubleSpaced;
2661     Op->StartLoc = S;
2662     Op->EndLoc = E;
2663     return Op;
2664   }
2665
2666   static std::unique_ptr<ARMOperand>
2667   CreateVectorIndex(unsigned Idx, SMLoc S, SMLoc E, MCContext &Ctx) {
2668     auto Op = make_unique<ARMOperand>(k_VectorIndex);
2669     Op->VectorIndex.Val = Idx;
2670     Op->StartLoc = S;
2671     Op->EndLoc = E;
2672     return Op;
2673   }
2674
2675   static std::unique_ptr<ARMOperand> CreateImm(const MCExpr *Val, SMLoc S,
2676                                                SMLoc E) {
2677     auto Op = make_unique<ARMOperand>(k_Immediate);
2678     Op->Imm.Val = Val;
2679     Op->StartLoc = S;
2680     Op->EndLoc = E;
2681     return Op;
2682   }
2683
2684   static std::unique_ptr<ARMOperand>
2685   CreateMem(unsigned BaseRegNum, const MCConstantExpr *OffsetImm,
2686             unsigned OffsetRegNum, ARM_AM::ShiftOpc ShiftType,
2687             unsigned ShiftImm, unsigned Alignment, bool isNegative, SMLoc S,
2688             SMLoc E, SMLoc AlignmentLoc = SMLoc()) {
2689     auto Op = make_unique<ARMOperand>(k_Memory);
2690     Op->Memory.BaseRegNum = BaseRegNum;
2691     Op->Memory.OffsetImm = OffsetImm;
2692     Op->Memory.OffsetRegNum = OffsetRegNum;
2693     Op->Memory.ShiftType = ShiftType;
2694     Op->Memory.ShiftImm = ShiftImm;
2695     Op->Memory.Alignment = Alignment;
2696     Op->Memory.isNegative = isNegative;
2697     Op->StartLoc = S;
2698     Op->EndLoc = E;
2699     Op->AlignmentLoc = AlignmentLoc;
2700     return Op;
2701   }
2702
2703   static std::unique_ptr<ARMOperand>
2704   CreatePostIdxReg(unsigned RegNum, bool isAdd, ARM_AM::ShiftOpc ShiftTy,
2705                    unsigned ShiftImm, SMLoc S, SMLoc E) {
2706     auto Op = make_unique<ARMOperand>(k_PostIndexRegister);
2707     Op->PostIdxReg.RegNum = RegNum;
2708     Op->PostIdxReg.isAdd = isAdd;
2709     Op->PostIdxReg.ShiftTy = ShiftTy;
2710     Op->PostIdxReg.ShiftImm = ShiftImm;
2711     Op->StartLoc = S;
2712     Op->EndLoc = E;
2713     return Op;
2714   }
2715
2716   static std::unique_ptr<ARMOperand> CreateMemBarrierOpt(ARM_MB::MemBOpt Opt,
2717                                                          SMLoc S) {
2718     auto Op = make_unique<ARMOperand>(k_MemBarrierOpt);
2719     Op->MBOpt.Val = Opt;
2720     Op->StartLoc = S;
2721     Op->EndLoc = S;
2722     return Op;
2723   }
2724
2725   static std::unique_ptr<ARMOperand>
2726   CreateInstSyncBarrierOpt(ARM_ISB::InstSyncBOpt Opt, SMLoc S) {
2727     auto Op = make_unique<ARMOperand>(k_InstSyncBarrierOpt);
2728     Op->ISBOpt.Val = Opt;
2729     Op->StartLoc = S;
2730     Op->EndLoc = S;
2731     return Op;
2732   }
2733
2734   static std::unique_ptr<ARMOperand> CreateProcIFlags(ARM_PROC::IFlags IFlags,
2735                                                       SMLoc S) {
2736     auto Op = make_unique<ARMOperand>(k_ProcIFlags);
2737     Op->IFlags.Val = IFlags;
2738     Op->StartLoc = S;
2739     Op->EndLoc = S;
2740     return Op;
2741   }
2742
2743   static std::unique_ptr<ARMOperand> CreateMSRMask(unsigned MMask, SMLoc S) {
2744     auto Op = make_unique<ARMOperand>(k_MSRMask);
2745     Op->MMask.Val = MMask;
2746     Op->StartLoc = S;
2747     Op->EndLoc = S;
2748     return Op;
2749   }
2750
2751   static std::unique_ptr<ARMOperand> CreateBankedReg(unsigned Reg, SMLoc S) {
2752     auto Op = make_unique<ARMOperand>(k_BankedReg);
2753     Op->BankedReg.Val = Reg;
2754     Op->StartLoc = S;
2755     Op->EndLoc = S;
2756     return Op;
2757   }
2758 };
2759
2760 } // end anonymous namespace.
2761
2762 void ARMOperand::print(raw_ostream &OS) const {
2763   switch (Kind) {
2764   case k_CondCode:
2765     OS << "<ARMCC::" << ARMCondCodeToString(getCondCode()) << ">";
2766     break;
2767   case k_CCOut:
2768     OS << "<ccout " << getReg() << ">";
2769     break;
2770   case k_ITCondMask: {
2771     static const char *const MaskStr[] = {
2772       "()", "(t)", "(e)", "(tt)", "(et)", "(te)", "(ee)", "(ttt)", "(ett)",
2773       "(tet)", "(eet)", "(tte)", "(ete)", "(tee)", "(eee)"
2774     };
2775     assert((ITMask.Mask & 0xf) == ITMask.Mask);
2776     OS << "<it-mask " << MaskStr[ITMask.Mask] << ">";
2777     break;
2778   }
2779   case k_CoprocNum:
2780     OS << "<coprocessor number: " << getCoproc() << ">";
2781     break;
2782   case k_CoprocReg:
2783     OS << "<coprocessor register: " << getCoproc() << ">";
2784     break;
2785   case k_CoprocOption:
2786     OS << "<coprocessor option: " << CoprocOption.Val << ">";
2787     break;
2788   case k_MSRMask:
2789     OS << "<mask: " << getMSRMask() << ">";
2790     break;
2791   case k_BankedReg:
2792     OS << "<banked reg: " << getBankedReg() << ">";
2793     break;
2794   case k_Immediate:
2795     OS << *getImm();
2796     break;
2797   case k_MemBarrierOpt:
2798     OS << "<ARM_MB::" << MemBOptToString(getMemBarrierOpt(), false) << ">";
2799     break;
2800   case k_InstSyncBarrierOpt:
2801     OS << "<ARM_ISB::" << InstSyncBOptToString(getInstSyncBarrierOpt()) << ">";
2802     break;
2803   case k_Memory:
2804     OS << "<memory "
2805        << " base:" << Memory.BaseRegNum;
2806     OS << ">";
2807     break;
2808   case k_PostIndexRegister:
2809     OS << "post-idx register " << (PostIdxReg.isAdd ? "" : "-")
2810        << PostIdxReg.RegNum;
2811     if (PostIdxReg.ShiftTy != ARM_AM::no_shift)
2812       OS << ARM_AM::getShiftOpcStr(PostIdxReg.ShiftTy) << " "
2813          << PostIdxReg.ShiftImm;
2814     OS << ">";
2815     break;
2816   case k_ProcIFlags: {
2817     OS << "<ARM_PROC::";
2818     unsigned IFlags = getProcIFlags();
2819     for (int i=2; i >= 0; --i)
2820       if (IFlags & (1 << i))
2821         OS << ARM_PROC::IFlagsToString(1 << i);
2822     OS << ">";
2823     break;
2824   }
2825   case k_Register:
2826     OS << "<register " << getReg() << ">";
2827     break;
2828   case k_ShifterImmediate:
2829     OS << "<shift " << (ShifterImm.isASR ? "asr" : "lsl")
2830        << " #" << ShifterImm.Imm << ">";
2831     break;
2832   case k_ShiftedRegister:
2833     OS << "<so_reg_reg "
2834        << RegShiftedReg.SrcReg << " "
2835        << ARM_AM::getShiftOpcStr(RegShiftedReg.ShiftTy)
2836        << " " << RegShiftedReg.ShiftReg << ">";
2837     break;
2838   case k_ShiftedImmediate:
2839     OS << "<so_reg_imm "
2840        << RegShiftedImm.SrcReg << " "
2841        << ARM_AM::getShiftOpcStr(RegShiftedImm.ShiftTy)
2842        << " #" << RegShiftedImm.ShiftImm << ">";
2843     break;
2844   case k_RotateImmediate:
2845     OS << "<ror " << " #" << (RotImm.Imm * 8) << ">";
2846     break;
2847   case k_ModifiedImmediate:
2848     OS << "<mod_imm #" << ModImm.Bits << ", #"
2849        <<  ModImm.Rot << ")>";
2850     break;
2851   case k_BitfieldDescriptor:
2852     OS << "<bitfield " << "lsb: " << Bitfield.LSB
2853        << ", width: " << Bitfield.Width << ">";
2854     break;
2855   case k_RegisterList:
2856   case k_DPRRegisterList:
2857   case k_SPRRegisterList: {
2858     OS << "<register_list ";
2859
2860     const SmallVectorImpl<unsigned> &RegList = getRegList();
2861     for (SmallVectorImpl<unsigned>::const_iterator
2862            I = RegList.begin(), E = RegList.end(); I != E; ) {
2863       OS << *I;
2864       if (++I < E) OS << ", ";
2865     }
2866
2867     OS << ">";
2868     break;
2869   }
2870   case k_VectorList:
2871     OS << "<vector_list " << VectorList.Count << " * "
2872        << VectorList.RegNum << ">";
2873     break;
2874   case k_VectorListAllLanes:
2875     OS << "<vector_list(all lanes) " << VectorList.Count << " * "
2876        << VectorList.RegNum << ">";
2877     break;
2878   case k_VectorListIndexed:
2879     OS << "<vector_list(lane " << VectorList.LaneIndex << ") "
2880        << VectorList.Count << " * " << VectorList.RegNum << ">";
2881     break;
2882   case k_Token:
2883     OS << "'" << getToken() << "'";
2884     break;
2885   case k_VectorIndex:
2886     OS << "<vectorindex " << getVectorIndex() << ">";
2887     break;
2888   }
2889 }
2890
2891 /// @name Auto-generated Match Functions
2892 /// {
2893
2894 static unsigned MatchRegisterName(StringRef Name);
2895
2896 /// }
2897
2898 bool ARMAsmParser::ParseRegister(unsigned &RegNo,
2899                                  SMLoc &StartLoc, SMLoc &EndLoc) {
2900   const AsmToken &Tok = getParser().getTok();
2901   StartLoc = Tok.getLoc();
2902   EndLoc = Tok.getEndLoc();
2903   RegNo = tryParseRegister();
2904
2905   return (RegNo == (unsigned)-1);
2906 }
2907
2908 /// Try to parse a register name.  The token must be an Identifier when called,
2909 /// and if it is a register name the token is eaten and the register number is
2910 /// returned.  Otherwise return -1.
2911 ///
2912 int ARMAsmParser::tryParseRegister() {
2913   MCAsmParser &Parser = getParser();
2914   const AsmToken &Tok = Parser.getTok();
2915   if (Tok.isNot(AsmToken::Identifier)) return -1;
2916
2917   std::string lowerCase = Tok.getString().lower();
2918   unsigned RegNum = MatchRegisterName(lowerCase);
2919   if (!RegNum) {
2920     RegNum = StringSwitch<unsigned>(lowerCase)
2921       .Case("r13", ARM::SP)
2922       .Case("r14", ARM::LR)
2923       .Case("r15", ARM::PC)
2924       .Case("ip", ARM::R12)
2925       // Additional register name aliases for 'gas' compatibility.
2926       .Case("a1", ARM::R0)
2927       .Case("a2", ARM::R1)
2928       .Case("a3", ARM::R2)
2929       .Case("a4", ARM::R3)
2930       .Case("v1", ARM::R4)
2931       .Case("v2", ARM::R5)
2932       .Case("v3", ARM::R6)
2933       .Case("v4", ARM::R7)
2934       .Case("v5", ARM::R8)
2935       .Case("v6", ARM::R9)
2936       .Case("v7", ARM::R10)
2937       .Case("v8", ARM::R11)
2938       .Case("sb", ARM::R9)
2939       .Case("sl", ARM::R10)
2940       .Case("fp", ARM::R11)
2941       .Default(0);
2942   }
2943   if (!RegNum) {
2944     // Check for aliases registered via .req. Canonicalize to lower case.
2945     // That's more consistent since register names are case insensitive, and
2946     // it's how the original entry was passed in from MC/MCParser/AsmParser.
2947     StringMap<unsigned>::const_iterator Entry = RegisterReqs.find(lowerCase);
2948     // If no match, return failure.
2949     if (Entry == RegisterReqs.end())
2950       return -1;
2951     Parser.Lex(); // Eat identifier token.
2952     return Entry->getValue();
2953   }
2954
2955   // Some FPUs only have 16 D registers, so D16-D31 are invalid
2956   if (hasD16() && RegNum >= ARM::D16 && RegNum <= ARM::D31)
2957     return -1;
2958
2959   Parser.Lex(); // Eat identifier token.
2960
2961   return RegNum;
2962 }
2963
2964 // Try to parse a shifter  (e.g., "lsl <amt>"). On success, return 0.
2965 // If a recoverable error occurs, return 1. If an irrecoverable error
2966 // occurs, return -1. An irrecoverable error is one where tokens have been
2967 // consumed in the process of trying to parse the shifter (i.e., when it is
2968 // indeed a shifter operand, but malformed).
2969 int ARMAsmParser::tryParseShiftRegister(OperandVector &Operands) {
2970   MCAsmParser &Parser = getParser();
2971   SMLoc S = Parser.getTok().getLoc();
2972   const AsmToken &Tok = Parser.getTok();
2973   if (Tok.isNot(AsmToken::Identifier))
2974     return -1; 
2975
2976   std::string lowerCase = Tok.getString().lower();
2977   ARM_AM::ShiftOpc ShiftTy = StringSwitch<ARM_AM::ShiftOpc>(lowerCase)
2978       .Case("asl", ARM_AM::lsl)
2979       .Case("lsl", ARM_AM::lsl)
2980       .Case("lsr", ARM_AM::lsr)
2981       .Case("asr", ARM_AM::asr)
2982       .Case("ror", ARM_AM::ror)
2983       .Case("rrx", ARM_AM::rrx)
2984       .Default(ARM_AM::no_shift);
2985
2986   if (ShiftTy == ARM_AM::no_shift)
2987     return 1;
2988
2989   Parser.Lex(); // Eat the operator.
2990
2991   // The source register for the shift has already been added to the
2992   // operand list, so we need to pop it off and combine it into the shifted
2993   // register operand instead.
2994   std::unique_ptr<ARMOperand> PrevOp(
2995       (ARMOperand *)Operands.pop_back_val().release());
2996   if (!PrevOp->isReg())
2997     return Error(PrevOp->getStartLoc(), "shift must be of a register");
2998   int SrcReg = PrevOp->getReg();
2999
3000   SMLoc EndLoc;
3001   int64_t Imm = 0;
3002   int ShiftReg = 0;
3003   if (ShiftTy == ARM_AM::rrx) {
3004     // RRX Doesn't have an explicit shift amount. The encoder expects
3005     // the shift register to be the same as the source register. Seems odd,
3006     // but OK.
3007     ShiftReg = SrcReg;
3008   } else {
3009     // Figure out if this is shifted by a constant or a register (for non-RRX).
3010     if (Parser.getTok().is(AsmToken::Hash) ||
3011         Parser.getTok().is(AsmToken::Dollar)) {
3012       Parser.Lex(); // Eat hash.
3013       SMLoc ImmLoc = Parser.getTok().getLoc();
3014       const MCExpr *ShiftExpr = nullptr;
3015       if (getParser().parseExpression(ShiftExpr, EndLoc)) {
3016         Error(ImmLoc, "invalid immediate shift value");
3017         return -1;
3018       }
3019       // The expression must be evaluatable as an immediate.
3020       const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(ShiftExpr);
3021       if (!CE) {
3022         Error(ImmLoc, "invalid immediate shift value");
3023         return -1;
3024       }
3025       // Range check the immediate.
3026       // lsl, ror: 0 <= imm <= 31
3027       // lsr, asr: 0 <= imm <= 32
3028       Imm = CE->getValue();
3029       if (Imm < 0 ||
3030           ((ShiftTy == ARM_AM::lsl || ShiftTy == ARM_AM::ror) && Imm > 31) ||
3031           ((ShiftTy == ARM_AM::lsr || ShiftTy == ARM_AM::asr) && Imm > 32)) {
3032         Error(ImmLoc, "immediate shift value out of range");
3033         return -1;
3034       }
3035       // shift by zero is a nop. Always send it through as lsl.
3036       // ('as' compatibility)
3037       if (Imm == 0)
3038         ShiftTy = ARM_AM::lsl;
3039     } else if (Parser.getTok().is(AsmToken::Identifier)) {
3040       SMLoc L = Parser.getTok().getLoc();
3041       EndLoc = Parser.getTok().getEndLoc();
3042       ShiftReg = tryParseRegister();
3043       if (ShiftReg == -1) {
3044         Error(L, "expected immediate or register in shift operand");
3045         return -1;
3046       }
3047     } else {
3048       Error(Parser.getTok().getLoc(),
3049             "expected immediate or register in shift operand");
3050       return -1;
3051     }
3052   }
3053
3054   if (ShiftReg && ShiftTy != ARM_AM::rrx)
3055     Operands.push_back(ARMOperand::CreateShiftedRegister(ShiftTy, SrcReg,
3056                                                          ShiftReg, Imm,
3057                                                          S, EndLoc));
3058   else
3059     Operands.push_back(ARMOperand::CreateShiftedImmediate(ShiftTy, SrcReg, Imm,
3060                                                           S, EndLoc));
3061
3062   return 0;
3063 }
3064
3065
3066 /// Try to parse a register name.  The token must be an Identifier when called.
3067 /// If it's a register, an AsmOperand is created. Another AsmOperand is created
3068 /// if there is a "writeback". 'true' if it's not a register.
3069 ///
3070 /// TODO this is likely to change to allow different register types and or to
3071 /// parse for a specific register type.
3072 bool ARMAsmParser::tryParseRegisterWithWriteBack(OperandVector &Operands) {
3073   MCAsmParser &Parser = getParser();
3074   const AsmToken &RegTok = Parser.getTok();
3075   int RegNo = tryParseRegister();
3076   if (RegNo == -1)
3077     return true;
3078
3079   Operands.push_back(ARMOperand::CreateReg(RegNo, RegTok.getLoc(),
3080                                            RegTok.getEndLoc()));
3081
3082   const AsmToken &ExclaimTok = Parser.getTok();
3083   if (ExclaimTok.is(AsmToken::Exclaim)) {
3084     Operands.push_back(ARMOperand::CreateToken(ExclaimTok.getString(),
3085                                                ExclaimTok.getLoc()));
3086     Parser.Lex(); // Eat exclaim token
3087     return false;
3088   }
3089
3090   // Also check for an index operand. This is only legal for vector registers,
3091   // but that'll get caught OK in operand matching, so we don't need to
3092   // explicitly filter everything else out here.
3093   if (Parser.getTok().is(AsmToken::LBrac)) {
3094     SMLoc SIdx = Parser.getTok().getLoc();
3095     Parser.Lex(); // Eat left bracket token.
3096
3097     const MCExpr *ImmVal;
3098     if (getParser().parseExpression(ImmVal))
3099       return true;
3100     const MCConstantExpr *MCE = dyn_cast<MCConstantExpr>(ImmVal);
3101     if (!MCE)
3102       return TokError("immediate value expected for vector index");
3103
3104     if (Parser.getTok().isNot(AsmToken::RBrac))
3105       return Error(Parser.getTok().getLoc(), "']' expected");
3106
3107     SMLoc E = Parser.getTok().getEndLoc();
3108     Parser.Lex(); // Eat right bracket token.
3109
3110     Operands.push_back(ARMOperand::CreateVectorIndex(MCE->getValue(),
3111                                                      SIdx, E,
3112                                                      getContext()));
3113   }
3114
3115   return false;
3116 }
3117
3118 /// MatchCoprocessorOperandName - Try to parse an coprocessor related
3119 /// instruction with a symbolic operand name.
3120 /// We accept "crN" syntax for GAS compatibility.
3121 /// <operand-name> ::= <prefix><number>
3122 /// If CoprocOp is 'c', then:
3123 ///   <prefix> ::= c | cr
3124 /// If CoprocOp is 'p', then :
3125 ///   <prefix> ::= p
3126 /// <number> ::= integer in range [0, 15]
3127 static int MatchCoprocessorOperandName(StringRef Name, char CoprocOp) {
3128   // Use the same layout as the tablegen'erated register name matcher. Ugly,
3129   // but efficient.
3130   if (Name.size() < 2 || Name[0] != CoprocOp)
3131     return -1;
3132   Name = (Name[1] == 'r') ? Name.drop_front(2) : Name.drop_front();
3133
3134   switch (Name.size()) {
3135   default: return -1;
3136   case 1:
3137     switch (Name[0]) {
3138     default:  return -1;
3139     case '0': return 0;
3140     case '1': return 1;
3141     case '2': return 2;
3142     case '3': return 3;
3143     case '4': return 4;
3144     case '5': return 5;
3145     case '6': return 6;
3146     case '7': return 7;
3147     case '8': return 8;
3148     case '9': return 9;
3149     }
3150   case 2:
3151     if (Name[0] != '1')
3152       return -1;
3153     switch (Name[1]) {
3154     default:  return -1;
3155     // CP10 and CP11 are VFP/NEON and so vector instructions should be used.
3156     // However, old cores (v5/v6) did use them in that way.
3157     case '0': return 10;
3158     case '1': return 11;
3159     case '2': return 12;
3160     case '3': return 13;
3161     case '4': return 14;
3162     case '5': return 15;
3163     }
3164   }
3165 }
3166
3167 /// parseITCondCode - Try to parse a condition code for an IT instruction.
3168 ARMAsmParser::OperandMatchResultTy
3169 ARMAsmParser::parseITCondCode(OperandVector &Operands) {
3170   MCAsmParser &Parser = getParser();
3171   SMLoc S = Parser.getTok().getLoc();
3172   const AsmToken &Tok = Parser.getTok();
3173   if (!Tok.is(AsmToken::Identifier))
3174     return MatchOperand_NoMatch;
3175   unsigned CC = StringSwitch<unsigned>(Tok.getString().lower())
3176     .Case("eq", ARMCC::EQ)
3177     .Case("ne", ARMCC::NE)
3178     .Case("hs", ARMCC::HS)
3179     .Case("cs", ARMCC::HS)
3180     .Case("lo", ARMCC::LO)
3181     .Case("cc", ARMCC::LO)
3182     .Case("mi", ARMCC::MI)
3183     .Case("pl", ARMCC::PL)
3184     .Case("vs", ARMCC::VS)
3185     .Case("vc", ARMCC::VC)
3186     .Case("hi", ARMCC::HI)
3187     .Case("ls", ARMCC::LS)
3188     .Case("ge", ARMCC::GE)
3189     .Case("lt", ARMCC::LT)
3190     .Case("gt", ARMCC::GT)
3191     .Case("le", ARMCC::LE)
3192     .Case("al", ARMCC::AL)
3193     .Default(~0U);
3194   if (CC == ~0U)
3195     return MatchOperand_NoMatch;
3196   Parser.Lex(); // Eat the token.
3197
3198   Operands.push_back(ARMOperand::CreateCondCode(ARMCC::CondCodes(CC), S));
3199
3200   return MatchOperand_Success;
3201 }
3202
3203 /// parseCoprocNumOperand - Try to parse an coprocessor number operand. The
3204 /// token must be an Identifier when called, and if it is a coprocessor
3205 /// number, the token is eaten and the operand is added to the operand list.
3206 ARMAsmParser::OperandMatchResultTy
3207 ARMAsmParser::parseCoprocNumOperand(OperandVector &Operands) {
3208   MCAsmParser &Parser = getParser();
3209   SMLoc S = Parser.getTok().getLoc();
3210   const AsmToken &Tok = Parser.getTok();
3211   if (Tok.isNot(AsmToken::Identifier))
3212     return MatchOperand_NoMatch;
3213
3214   int Num = MatchCoprocessorOperandName(Tok.getString(), 'p');
3215   if (Num == -1)
3216     return MatchOperand_NoMatch;
3217   // ARMv7 and v8 don't allow cp10/cp11 due to VFP/NEON specific instructions
3218   if ((hasV7Ops() || hasV8Ops()) && (Num == 10 || Num == 11))
3219     return MatchOperand_NoMatch;
3220
3221   Parser.Lex(); // Eat identifier token.
3222   Operands.push_back(ARMOperand::CreateCoprocNum(Num, S));
3223   return MatchOperand_Success;
3224 }
3225
3226 /// parseCoprocRegOperand - Try to parse an coprocessor register operand. The
3227 /// token must be an Identifier when called, and if it is a coprocessor
3228 /// number, the token is eaten and the operand is added to the operand list.
3229 ARMAsmParser::OperandMatchResultTy
3230 ARMAsmParser::parseCoprocRegOperand(OperandVector &Operands) {
3231   MCAsmParser &Parser = getParser();
3232   SMLoc S = Parser.getTok().getLoc();
3233   const AsmToken &Tok = Parser.getTok();
3234   if (Tok.isNot(AsmToken::Identifier))
3235     return MatchOperand_NoMatch;
3236
3237   int Reg = MatchCoprocessorOperandName(Tok.getString(), 'c');
3238   if (Reg == -1)
3239     return MatchOperand_NoMatch;
3240
3241   Parser.Lex(); // Eat identifier token.
3242   Operands.push_back(ARMOperand::CreateCoprocReg(Reg, S));
3243   return MatchOperand_Success;
3244 }
3245
3246 /// parseCoprocOptionOperand - Try to parse an coprocessor option operand.
3247 /// coproc_option : '{' imm0_255 '}'
3248 ARMAsmParser::OperandMatchResultTy
3249 ARMAsmParser::parseCoprocOptionOperand(OperandVector &Operands) {
3250   MCAsmParser &Parser = getParser();
3251   SMLoc S = Parser.getTok().getLoc();
3252
3253   // If this isn't a '{', this isn't a coprocessor immediate operand.
3254   if (Parser.getTok().isNot(AsmToken::LCurly))
3255     return MatchOperand_NoMatch;
3256   Parser.Lex(); // Eat the '{'
3257
3258   const MCExpr *Expr;
3259   SMLoc Loc = Parser.getTok().getLoc();
3260   if (getParser().parseExpression(Expr)) {
3261     Error(Loc, "illegal expression");
3262     return MatchOperand_ParseFail;
3263   }
3264   const MCConstantExpr *CE = dyn_cast<MCConstantExpr>(Expr);
3265   if (!CE || CE->getValue() < 0 || CE->getValue() > 255) {
3266     Error(Loc, "coprocessor option must be an immediate in range [0, 255]");
3267     return MatchOperand_ParseFail;
3268   }
3269   int Val = CE->getValue();
3270
3271   // Check for and consume the closing '}'
3272   if (Parser.getTok().isNot(AsmToken::RCurly))
3273     return MatchOperand_ParseFail;
3274   SMLoc E = Parser.getTok().getEndLoc();
3275   Parser.Lex(); // Eat the '}'
3276
3277   Operands.push_back(ARMOperand::CreateCoprocOption(Val, S, E));
3278   return MatchOperand_Success;
3279 }
3280
3281 // For register list parsing, we need to map from raw GPR register numbering
3282 // to the enumeration values. The enumeration values aren't sorted by
3283 // register number due to our using "sp", "lr" and "pc" as canonical names.
3284 static unsigned getNextRegister(unsigned Reg) {
3285   // If this is a GPR, we need to do it manually, otherwise we can rely
3286   // on the sort ordering of the enumeration since the other reg-classes
3287   // are sane.
3288   if (!ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3289     return Reg + 1;
3290   switch(Reg) {
3291   default: llvm_unreachable("Invalid GPR number!");
3292   case ARM::R0:  return ARM::R1;  case ARM::R1:  return ARM::R2;
3293   case ARM::R2:  return ARM::R3;  case ARM::R3:  return ARM::R4;
3294   case ARM::R4:  return ARM::R5;  case ARM::R5:  return ARM::R6;
3295   case ARM::R6:  return ARM::R7;  case ARM::R7:  return ARM::R8;
3296   case ARM::R8:  return ARM::R9;  case ARM::R9:  return ARM::R10;
3297   case ARM::R10: return ARM::R11; case ARM::R11: return ARM::R12;
3298   case ARM::R12: return ARM::SP;  case ARM::SP:  return ARM::LR;
3299   case ARM::LR:  return ARM::PC;  case ARM::PC:  return ARM::R0;
3300   }
3301 }
3302
3303 // Return the low-subreg of a given Q register.
3304 static unsigned getDRegFromQReg(unsigned QReg) {
3305   switch (QReg) {
3306   default: llvm_unreachable("expected a Q register!");
3307   case ARM::Q0:  return ARM::D0;
3308   case ARM::Q1:  return ARM::D2;
3309   case ARM::Q2:  return ARM::D4;
3310   case ARM::Q3:  return ARM::D6;
3311   case ARM::Q4:  return ARM::D8;
3312   case ARM::Q5:  return ARM::D10;
3313   case ARM::Q6:  return ARM::D12;
3314   case ARM::Q7:  return ARM::D14;
3315   case ARM::Q8:  return ARM::D16;
3316   case ARM::Q9:  return ARM::D18;
3317   case ARM::Q10: return ARM::D20;
3318   case ARM::Q11: return ARM::D22;
3319   case ARM::Q12: return ARM::D24;
3320   case ARM::Q13: return ARM::D26;
3321   case ARM::Q14: return ARM::D28;
3322   case ARM::Q15: return ARM::D30;
3323   }
3324 }
3325
3326 /// Parse a register list.
3327 bool ARMAsmParser::parseRegisterList(OperandVector &Operands) {
3328   MCAsmParser &Parser = getParser();
3329   assert(Parser.getTok().is(AsmToken::LCurly) &&
3330          "Token is not a Left Curly Brace");
3331   SMLoc S = Parser.getTok().getLoc();
3332   Parser.Lex(); // Eat '{' token.
3333   SMLoc RegLoc = Parser.getTok().getLoc();
3334
3335   // Check the first register in the list to see what register class
3336   // this is a list of.
3337   int Reg = tryParseRegister();
3338   if (Reg == -1)
3339     return Error(RegLoc, "register expected");
3340
3341   // The reglist instructions have at most 16 registers, so reserve
3342   // space for that many.
3343   int EReg = 0;
3344   SmallVector<std::pair<unsigned, unsigned>, 16> Registers;
3345
3346   // Allow Q regs and just interpret them as the two D sub-registers.
3347   if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3348     Reg = getDRegFromQReg(Reg);
3349     EReg = MRI->getEncodingValue(Reg);
3350     Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3351     ++Reg;
3352   }
3353   const MCRegisterClass *RC;
3354   if (ARMMCRegisterClasses[ARM::GPRRegClassID].contains(Reg))
3355     RC = &ARMMCRegisterClasses[ARM::GPRRegClassID];
3356   else if (ARMMCRegisterClasses[ARM::DPRRegClassID].contains(Reg))
3357     RC = &ARMMCRegisterClasses[ARM::DPRRegClassID];
3358   else if (ARMMCRegisterClasses[ARM::SPRRegClassID].contains(Reg))
3359     RC = &ARMMCRegisterClasses[ARM::SPRRegClassID];
3360   else
3361     return Error(RegLoc, "invalid register in register list");
3362
3363   // Store the register.
3364   EReg = MRI->getEncodingValue(Reg);
3365   Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3366
3367   // This starts immediately after the first register token in the list,
3368   // so we can see either a comma or a minus (range separator) as a legal
3369   // next token.
3370   while (Parser.getTok().is(AsmToken::Comma) ||
3371          Parser.getTok().is(AsmToken::Minus)) {
3372     if (Parser.getTok().is(AsmToken::Minus)) {
3373       Parser.Lex(); // Eat the minus.
3374       SMLoc AfterMinusLoc = Parser.getTok().getLoc();
3375       int EndReg = tryParseRegister();
3376       if (EndReg == -1)
3377         return Error(AfterMinusLoc, "register expected");
3378       // Allow Q regs and just interpret them as the two D sub-registers.
3379       if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(EndReg))
3380         EndReg = getDRegFromQReg(EndReg) + 1;
3381       // If the register is the same as the start reg, there's nothing
3382       // more to do.
3383       if (Reg == EndReg)
3384         continue;
3385       // The register must be in the same register class as the first.
3386       if (!RC->contains(EndReg))
3387         return Error(AfterMinusLoc, "invalid register in register list");
3388       // Ranges must go from low to high.
3389       if (MRI->getEncodingValue(Reg) > MRI->getEncodingValue(EndReg))
3390         return Error(AfterMinusLoc, "bad range in register list");
3391
3392       // Add all the registers in the range to the register list.
3393       while (Reg != EndReg) {
3394         Reg = getNextRegister(Reg);
3395         EReg = MRI->getEncodingValue(Reg);
3396         Registers.push_back(std::pair<unsigned, unsigned>(EReg, Reg));
3397       }
3398       continue;
3399     }
3400     Parser.Lex(); // Eat the comma.
3401     RegLoc = Parser.getTok().getLoc();
3402     int OldReg = Reg;
3403     const AsmToken RegTok = Parser.getTok();
3404     Reg = tryParseRegister();
3405     if (Reg == -1)
3406       return Error(RegLoc, "register expected");
3407     // Allow Q regs and just interpret them as the two D sub-registers.
3408     bool isQReg = false;
3409     if (ARMMCRegisterClasses[ARM::QPRRegClassID].contains(Reg)) {
3410       Reg = getDRegFromQReg(Reg);
3411       isQReg = true;