lib/Target/ARM/ARMRegisterInfo.td

   1 //===- ARMRegisterInfo.td - ARM Register defs --------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 //  Declarations that describe the ARM register file
  12 //===----------------------------------------------------------------------===//
  13
  14 // Registers are identified with 4-bit ID numbers.
  15 class ARMReg<bits<4> num, string n, list<Register> subregs = []> : Register<n> {
  16   field bits<4> Num;
  17   let Namespace = "ARM";
  18   let SubRegs = subregs;
  19 }
  20
  21 class ARMFReg<bits<6> num, string n> : Register<n> {
  22   field bits<6> Num;
  23   let Namespace = "ARM";
  24 }
  25
  26 // Subregister indices.
  27 let Namespace = "ARM" in {
  28 // Note: Code depends on these having consecutive numbers.
  29 def ssub_0  : SubRegIndex;
  30 def ssub_1  : SubRegIndex;
  31 def ssub_2  : SubRegIndex; // In a Q reg.
  32 def ssub_3  : SubRegIndex;
  33
  34 def dsub_0 : SubRegIndex;
  35 def dsub_1 : SubRegIndex;
  36 def dsub_2 : SubRegIndex;
  37 def dsub_3 : SubRegIndex;
  38 def dsub_4 : SubRegIndex;
  39 def dsub_5 : SubRegIndex;
  40 def dsub_6 : SubRegIndex;
  41 def dsub_7 : SubRegIndex;
  42
  43 def qsub_0 : SubRegIndex;
  44 def qsub_1 : SubRegIndex;
  45 def qsub_2 : SubRegIndex;
  46 def qsub_3 : SubRegIndex;
  47
  48 def qqsub_0 : SubRegIndex;
  49 def qqsub_1 : SubRegIndex;
  50 }
  51
  52 // Integer registers
  53 def R0  : ARMReg< 0, "r0">,  DwarfRegNum<[0]>;
  54 def R1  : ARMReg< 1, "r1">,  DwarfRegNum<[1]>;
  55 def R2  : ARMReg< 2, "r2">,  DwarfRegNum<[2]>;
  56 def R3  : ARMReg< 3, "r3">,  DwarfRegNum<[3]>;
  57 def R4  : ARMReg< 4, "r4">,  DwarfRegNum<[4]>;
  58 def R5  : ARMReg< 5, "r5">,  DwarfRegNum<[5]>;
  59 def R6  : ARMReg< 6, "r6">,  DwarfRegNum<[6]>;
  60 def R7  : ARMReg< 7, "r7">,  DwarfRegNum<[7]>;
  61 // These require 32-bit instructions.
  62 let CostPerUse = 1 in {
  63 def R8  : ARMReg< 8, "r8">,  DwarfRegNum<[8]>;
  64 def R9  : ARMReg< 9, "r9">,  DwarfRegNum<[9]>;
  65 def R10 : ARMReg<10, "r10">, DwarfRegNum<[10]>;
  66 def R11 : ARMReg<11, "r11">, DwarfRegNum<[11]>;
  67 def R12 : ARMReg<12, "r12">, DwarfRegNum<[12]>;
  68 def SP  : ARMReg<13, "sp">,  DwarfRegNum<[13]>;
  69 def LR  : ARMReg<14, "lr">,  DwarfRegNum<[14]>;
  70 def PC  : ARMReg<15, "pc">,  DwarfRegNum<[15]>;
  71 }
  72
  73 // Float registers
  74 def S0  : ARMFReg< 0, "s0">;  def S1  : ARMFReg< 1, "s1">;
  75 def S2  : ARMFReg< 2, "s2">;  def S3  : ARMFReg< 3, "s3">;
  76 def S4  : ARMFReg< 4, "s4">;  def S5  : ARMFReg< 5, "s5">;
  77 def S6  : ARMFReg< 6, "s6">;  def S7  : ARMFReg< 7, "s7">;
  78 def S8  : ARMFReg< 8, "s8">;  def S9  : ARMFReg< 9, "s9">;
  79 def S10 : ARMFReg<10, "s10">; def S11 : ARMFReg<11, "s11">;
  80 def S12 : ARMFReg<12, "s12">; def S13 : ARMFReg<13, "s13">;
  81 def S14 : ARMFReg<14, "s14">; def S15 : ARMFReg<15, "s15">;
  82 def S16 : ARMFReg<16, "s16">; def S17 : ARMFReg<17, "s17">;
  83 def S18 : ARMFReg<18, "s18">; def S19 : ARMFReg<19, "s19">;
  84 def S20 : ARMFReg<20, "s20">; def S21 : ARMFReg<21, "s21">;
  85 def S22 : ARMFReg<22, "s22">; def S23 : ARMFReg<23, "s23">;
  86 def S24 : ARMFReg<24, "s24">; def S25 : ARMFReg<25, "s25">;
  87 def S26 : ARMFReg<26, "s26">; def S27 : ARMFReg<27, "s27">;
  88 def S28 : ARMFReg<28, "s28">; def S29 : ARMFReg<29, "s29">;
  89 def S30 : ARMFReg<30, "s30">; def S31 : ARMFReg<31, "s31">;
  90
  91 // Aliases of the F* registers used to hold 64-bit fp values (doubles)
  92 let SubRegIndices = [ssub_0, ssub_1] in {
  93 def D0  : ARMReg< 0,  "d0", [S0,   S1]>, DwarfRegNum<[256]>;
  94 def D1  : ARMReg< 1,  "d1", [S2,   S3]>, DwarfRegNum<[257]>;
  95 def D2  : ARMReg< 2,  "d2", [S4,   S5]>, DwarfRegNum<[258]>;
  96 def D3  : ARMReg< 3,  "d3", [S6,   S7]>, DwarfRegNum<[259]>;
  97 def D4  : ARMReg< 4,  "d4", [S8,   S9]>, DwarfRegNum<[260]>;
  98 def D5  : ARMReg< 5,  "d5", [S10, S11]>, DwarfRegNum<[261]>;
  99 def D6  : ARMReg< 6,  "d6", [S12, S13]>, DwarfRegNum<[262]>;
 100 def D7  : ARMReg< 7,  "d7", [S14, S15]>, DwarfRegNum<[263]>;
 101 def D8  : ARMReg< 8,  "d8", [S16, S17]>, DwarfRegNum<[264]>;
 102 def D9  : ARMReg< 9,  "d9", [S18, S19]>, DwarfRegNum<[265]>;
 103 def D10 : ARMReg<10, "d10", [S20, S21]>, DwarfRegNum<[266]>;
 104 def D11 : ARMReg<11, "d11", [S22, S23]>, DwarfRegNum<[267]>;
 105 def D12 : ARMReg<12, "d12", [S24, S25]>, DwarfRegNum<[268]>;
 106 def D13 : ARMReg<13, "d13", [S26, S27]>, DwarfRegNum<[269]>;
 107 def D14 : ARMReg<14, "d14", [S28, S29]>, DwarfRegNum<[270]>;
 108 def D15 : ARMReg<15, "d15", [S30, S31]>, DwarfRegNum<[271]>;
 109 }
 110
 111 // VFP3 defines 16 additional double registers
 112 def D16 : ARMFReg<16, "d16">, DwarfRegNum<[272]>;
 113 def D17 : ARMFReg<17, "d17">, DwarfRegNum<[273]>;
 114 def D18 : ARMFReg<18, "d18">, DwarfRegNum<[274]>;
 115 def D19 : ARMFReg<19, "d19">, DwarfRegNum<[275]>;
 116 def D20 : ARMFReg<20, "d20">, DwarfRegNum<[276]>;
 117 def D21 : ARMFReg<21, "d21">, DwarfRegNum<[277]>;
 118 def D22 : ARMFReg<22, "d22">, DwarfRegNum<[278]>;
 119 def D23 : ARMFReg<23, "d23">, DwarfRegNum<[279]>;
 120 def D24 : ARMFReg<24, "d24">, DwarfRegNum<[280]>;
 121 def D25 : ARMFReg<25, "d25">, DwarfRegNum<[281]>;
 122 def D26 : ARMFReg<26, "d26">, DwarfRegNum<[282]>;
 123 def D27 : ARMFReg<27, "d27">, DwarfRegNum<[283]>;
 124 def D28 : ARMFReg<28, "d28">, DwarfRegNum<[284]>;
 125 def D29 : ARMFReg<29, "d29">, DwarfRegNum<[285]>;
 126 def D30 : ARMFReg<30, "d30">, DwarfRegNum<[286]>;
 127 def D31 : ARMFReg<31, "d31">, DwarfRegNum<[287]>;
 128
 129 // Advanced SIMD (NEON) defines 16 quad-word aliases
 130 let SubRegIndices = [dsub_0, dsub_1],
 131  CompositeIndices = [(ssub_2 dsub_1, ssub_0),
 132                      (ssub_3 dsub_1, ssub_1)] in {
 133 def Q0  : ARMReg< 0,  "q0", [D0,   D1]>;
 134 def Q1  : ARMReg< 1,  "q1", [D2,   D3]>;
 135 def Q2  : ARMReg< 2,  "q2", [D4,   D5]>;
 136 def Q3  : ARMReg< 3,  "q3", [D6,   D7]>;
 137 def Q4  : ARMReg< 4,  "q4", [D8,   D9]>;
 138 def Q5  : ARMReg< 5,  "q5", [D10, D11]>;
 139 def Q6  : ARMReg< 6,  "q6", [D12, D13]>;
 140 def Q7  : ARMReg< 7,  "q7", [D14, D15]>;
 141 }
 142 let SubRegIndices = [dsub_0, dsub_1] in {
 143 def Q8  : ARMReg< 8,  "q8", [D16, D17]>;
 144 def Q9  : ARMReg< 9,  "q9", [D18, D19]>;
 145 def Q10 : ARMReg<10, "q10", [D20, D21]>;
 146 def Q11 : ARMReg<11, "q11", [D22, D23]>;
 147 def Q12 : ARMReg<12, "q12", [D24, D25]>;
 148 def Q13 : ARMReg<13, "q13", [D26, D27]>;
 149 def Q14 : ARMReg<14, "q14", [D28, D29]>;
 150 def Q15 : ARMReg<15, "q15", [D30, D31]>;
 151 }
 152
 153 // Current Program Status Register.
 154 def CPSR    : ARMReg<0, "cpsr">;
 155 def APSR    : ARMReg<1, "apsr">;
 156 def SPSR    : ARMReg<2, "spsr">;
 157 def FPSCR   : ARMReg<3, "fpscr">;
 158 def ITSTATE : ARMReg<4, "itstate">;
 159
 160 // Special Registers - only available in privileged mode.
 161 def FPSID   : ARMReg<0, "fpsid">;
 162 def FPEXC   : ARMReg<8, "fpexc">;
 163
 164 // Register classes.
 165 //
 166 // pc  == Program Counter
 167 // lr  == Link Register
 168 // sp  == Stack Pointer
 169 // r12 == ip (scratch)
 170 // r7  == Frame Pointer (thumb-style backtraces)
 171 // r9  == May be reserved as Thread Register
 172 // r11 == Frame Pointer (arm-style backtraces)
 173 // r10 == Stack Limit
 174 //
 175 def GPR : RegisterClass<"ARM", [i32], 32, (add (sequence "R%u", 0, 12),
 176                                                SP, LR, PC)> {
 177   // Allocate LR as the first CSR since it is always saved anyway.
 178   // For Thumb1 mode, we don't want to allocate hi regs at all, as we don't
 179   // know how to spill them. If we make our prologue/epilogue code smarter at
 180   // some point, we can go back to using the above allocation orders for the
 181   // Thumb1 instructions that know how to use hi regs.
 182   let AltOrders = [(add LR, GPR), (trunc GPR, 8)];
 183   let AltOrderSelect = [{
 184       return 1 + MF.getTarget().getSubtarget<ARMSubtarget>().isThumb1Only();
 185   }];
 186 }
 187
 188 // GPRs without the PC.  Some ARM instructions do not allow the PC in
 189 // certain operand slots, particularly as the destination.  Primarily
 190 // useful for disassembly.
 191 def GPRnopc : RegisterClass<"ARM", [i32], 32, (sub GPR, PC)> {
 192   let AltOrders = [(add LR, GPRnopc), (trunc GPRnopc, 8)];
 193   let AltOrderSelect = [{
 194       return 1 + MF.getTarget().getSubtarget<ARMSubtarget>().isThumb1Only();
 195   }];
 196 }
 197
 198 // GPRsp - Only the SP is legal. Used by Thumb1 instructions that want the
 199 // implied SP argument list.
 200 // FIXME: It would be better to not use this at all and refactor the
 201 // instructions to not have SP an an explicit argument. That makes
 202 // frame index resolution a bit trickier, though.
 203 def GPRsp : RegisterClass<"ARM", [i32], 32, (add SP)>;
 204
 205 // restricted GPR register class. Many Thumb2 instructions allow the full
 206 // register range for operands, but have undefined behaviours when PC
 207 // or SP (R13 or R15) are used. The ARM ISA refers to these operands
 208 // via the BadReg() pseudo-code description.
 209 def rGPR : RegisterClass<"ARM", [i32], 32, (sub GPR, SP, PC)> {
 210   let AltOrders = [(add LR, rGPR), (trunc rGPR, 8)];
 211   let AltOrderSelect = [{
 212       return 1 + MF.getTarget().getSubtarget<ARMSubtarget>().isThumb1Only();
 213   }];
 214 }
 215
 216 // Thumb registers are R0-R7 normally. Some instructions can still use
 217 // the general GPR register class above (MOV, e.g.)
 218 def tGPR : RegisterClass<"ARM", [i32], 32, (trunc GPR, 8)>;
 219
 220 // The high registers in thumb mode, R8-R15.
 221 def hGPR : RegisterClass<"ARM", [i32], 32, (sub GPR, tGPR)>;
 222
 223 // For tail calls, we can't use callee-saved registers, as they are restored
 224 // to the saved value before the tail call, which would clobber a call address.
 225 // Note, getMinimalPhysRegClass(R0) returns tGPR because of the names of
 226 // this class and the preceding one(!)  This is what we want.
 227 def tcGPR : RegisterClass<"ARM", [i32], 32, (add R0, R1, R2, R3, R9, R12)> {
 228   let AltOrders = [(and tcGPR, tGPR)];
 229   let AltOrderSelect = [{
 230       return MF.getTarget().getSubtarget<ARMSubtarget>().isThumb1Only();
 231   }];
 232 }
 233
 234 // Scalar single precision floating point register class..
 235 def SPR : RegisterClass<"ARM", [f32], 32, (sequence "S%u", 0, 31)>;
 236
 237 // Subset of SPR which can be used as a source of NEON scalars for 16-bit
 238 // operations
 239 def SPR_8 : RegisterClass<"ARM", [f32], 32, (trunc SPR, 16)>;
 240
 241 // Scalar double precision floating point / generic 64-bit vector register
 242 // class.
 243 // ARM requires only word alignment for double. It's more performant if it
 244 // is double-word alignment though.
 245 def DPR : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 246                         (sequence "D%u", 0, 31)> {
 247   // Allocate non-VFP2 registers D16-D31 first.
 248   let AltOrders = [(rotl DPR, 16)];
 249   let AltOrderSelect = [{ return 1; }];
 250 }
 251
 252 // Subset of DPR that are accessible with VFP2 (and so that also have
 253 // 32-bit SPR subregs).
 254 def DPR_VFP2 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 255                              (trunc DPR, 16)> {
 256   let SubRegClasses = [(SPR ssub_0, ssub_1)];
 257 }
 258
 259 // Subset of DPR which can be used as a source of NEON scalars for 16-bit
 260 // operations
 261 def DPR_8 : RegisterClass<"ARM", [f64, v8i8, v4i16, v2i32, v1i64, v2f32], 64,
 262                           (trunc DPR, 8)> {
 263   let SubRegClasses = [(SPR_8 ssub_0, ssub_1)];
 264 }
 265
 266 // Generic 128-bit vector register class.
 267 def QPR : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64], 128,
 268                         (sequence "Q%u", 0, 15)> {
 269   let SubRegClasses = [(DPR dsub_0, dsub_1)];
 270   // Allocate non-VFP2 aliases Q8-Q15 first.
 271   let AltOrders = [(rotl QPR, 8)];
 272   let AltOrderSelect = [{ return 1; }];
 273 }
 274
 275 // Subset of QPR that have 32-bit SPR subregs.
 276 def QPR_VFP2 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 277                              128, (trunc QPR, 8)> {
 278   let SubRegClasses = [(SPR      ssub_0, ssub_1, ssub_2, ssub_3),
 279                        (DPR_VFP2 dsub_0, dsub_1)];
 280 }
 281
 282 // Subset of QPR that have DPR_8 and SPR_8 subregs.
 283 def QPR_8 : RegisterClass<"ARM", [v16i8, v8i16, v4i32, v2i64, v4f32, v2f64],
 284                            128, (trunc QPR, 4)> {
 285   let SubRegClasses = [(SPR_8 ssub_0, ssub_1, ssub_2, ssub_3),
 286                        (DPR_8 dsub_0, dsub_1)];
 287 }
 288
 289 // Pseudo 256-bit registers to represent pairs of Q registers. These should
 290 // never be present in the emitted code.
 291 // These are used for NEON load / store instructions, e.g., vld4, vst3.
 292 // NOTE: It's possible to define more QQ registers since technically the
 293 // starting D register number doesn't have to be multiple of 4, e.g.,
 294 // D1, D2, D3, D4 would be a legal quad, but that would make the subregister
 295 // stuff very messy.
 296 def Tuples2Q : RegisterTuples<[qsub_0, qsub_1],
 297                               [(decimate QPR, 2),
 298                                (decimate (shl QPR, 1), 2)]> {
 299  let CompositeIndices = [(dsub_2 qsub_1, dsub_0), (dsub_3 qsub_1, dsub_1)];
 300 }
 301
 302 // Pseudo 256-bit vector register class to model pairs of Q registers
 303 // (4 consecutive D registers).
 304 def QQPR : RegisterClass<"ARM", [v4i64], 256, (add Tuples2Q)> {
 305   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3),
 306                        (QPR qsub_0, qsub_1)];
 307   // Allocate non-VFP2 aliases first.
 308   let AltOrders = [(rotl QQPR, 4)];
 309   let AltOrderSelect = [{ return 1; }];
 310 }
 311
 312 // Pseudo 512-bit registers to represent four consecutive Q registers.
 313 def Tuples2QQ : RegisterTuples<[qqsub_0, qqsub_1],
 314                                [(decimate QQPR, 2),
 315                                 (decimate (shl QQPR, 1), 2)]> {
 316  let CompositeIndices = [(qsub_2  qqsub_1, qsub_0), (qsub_3  qqsub_1, qsub_1),
 317                          (dsub_4  qqsub_1, dsub_0), (dsub_5  qqsub_1, dsub_1),
 318                          (dsub_6  qqsub_1, dsub_2), (dsub_7  qqsub_1, dsub_3)];
 319 }
 320
 321 // Pseudo 512-bit vector register class to model 4 consecutive Q registers
 322 // (8 consecutive D registers).
 323 def QQQQPR : RegisterClass<"ARM", [v8i64], 256, (add Tuples2QQ)> {
 324   let SubRegClasses = [(DPR dsub_0, dsub_1, dsub_2, dsub_3,
 325                             dsub_4, dsub_5, dsub_6, dsub_7),
 326                        (QPR qsub_0, qsub_1, qsub_2, qsub_3)];
 327   // Allocate non-VFP2 aliases first.
 328   let AltOrders = [(rotl QQQQPR, 2)];
 329   let AltOrderSelect = [{ return 1; }];
 330 }
 331
 332 // Condition code registers.
 333 def CCR : RegisterClass<"ARM", [i32], 32, (add CPSR)> {
 334   let CopyCost = -1;  // Don't allow copying of status registers.
 335   let isAllocatable = 0;
 336 }