lib/Target/ARM/ARMInstrVFP.td

   1 //===-- ARMInstrVFP.td - VFP support for ARM ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM VFP instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 def SDT_FTOI    : SDTypeProfile<1, 1, [SDTCisVT<0, f32>, SDTCisFP<1>]>;
  15 def SDT_ITOF    : SDTypeProfile<1, 1, [SDTCisFP<0>, SDTCisVT<1, f32>]>;
  16 def SDT_CMPFP0  : SDTypeProfile<0, 1, [SDTCisFP<0>]>;
  17 def SDT_VMOVDRR : SDTypeProfile<1, 2, [SDTCisVT<0, f64>, SDTCisVT<1, i32>,
  18                                        SDTCisSameAs<1, 2>]>;
  19
  20 def arm_ftoui  : SDNode<"ARMISD::FTOUI",   SDT_FTOI>;
  21 def arm_ftosi  : SDNode<"ARMISD::FTOSI",   SDT_FTOI>;
  22 def arm_sitof  : SDNode<"ARMISD::SITOF",   SDT_ITOF>;
  23 def arm_uitof  : SDNode<"ARMISD::UITOF",   SDT_ITOF>;
  24 def arm_fmstat : SDNode<"ARMISD::FMSTAT",  SDTNone, [SDNPInGlue, SDNPOutGlue]>;
  25 def arm_cmpfp  : SDNode<"ARMISD::CMPFP",   SDT_ARMCmp, [SDNPOutGlue]>;
  26 def arm_cmpfp0 : SDNode<"ARMISD::CMPFPw0", SDT_CMPFP0, [SDNPOutGlue]>;
  27 def arm_fmdrr  : SDNode<"ARMISD::VMOVDRR", SDT_VMOVDRR>;
  28
  29
  30 //===----------------------------------------------------------------------===//
  31 // Operand Definitions.
  32 //
  33
  34 // 8-bit floating-point immediate encodings.
  35 def FPImmOperand : AsmOperandClass {
  36   let Name = "FPImm";
  37   let ParserMethod = "parseFPImm";
  38 }
  39
  40 def vfp_f32imm : Operand<f32>,
  41                  PatLeaf<(f32 fpimm), [{
  42       return ARM_AM::getFP32Imm(N->getValueAPF()) != -1;
  43     }], SDNodeXForm<fpimm, [{
  44       APFloat InVal = N->getValueAPF();
  45       uint32_t enc = ARM_AM::getFP32Imm(InVal);
  46       return CurDAG->getTargetConstant(enc, MVT::i32);
  47     }]>> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51
  52 def vfp_f64imm : Operand<f64>,
  53                  PatLeaf<(f64 fpimm), [{
  54       return ARM_AM::getFP64Imm(N->getValueAPF()) != -1;
  55     }], SDNodeXForm<fpimm, [{
  56       APFloat InVal = N->getValueAPF();
  57       uint32_t enc = ARM_AM::getFP64Imm(InVal);
  58       return CurDAG->getTargetConstant(enc, MVT::i32);
  59     }]>> {
  60   let PrintMethod = "printFPImmOperand";
  61   let ParserMatchClass = FPImmOperand;
  62 }
  63
  64 def alignedload32 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
  65   return cast<LoadSDNode>(N)->getAlignment() >= 4;
  66 }]>;
  67
  68 def alignedstore32 : PatFrag<(ops node:$val, node:$ptr),
  69                              (store node:$val, node:$ptr), [{
  70   return cast<StoreSDNode>(N)->getAlignment() >= 4;
  71 }]>;
  72
  73 // The VCVT to/from fixed-point instructions encode the 'fbits' operand
  74 // (the number of fixed bits) differently than it appears in the assembly
  75 // source. It's encoded as "Size - fbits" where Size is the size of the
  76 // fixed-point representation (32 or 16) and fbits is the value appearing
  77 // in the assembly source, an integer in [0,16] or (0,32], depending on size.
  78 def fbits32_asm_operand : AsmOperandClass { let Name = "FBits32"; }
  79 def fbits32 : Operand<i32> {
  80   let PrintMethod = "printFBits32";
  81   let ParserMatchClass = fbits32_asm_operand;
  82 }
  83
  84 def fbits16_asm_operand : AsmOperandClass { let Name = "FBits16"; }
  85 def fbits16 : Operand<i32> {
  86   let PrintMethod = "printFBits16";
  87   let ParserMatchClass = fbits16_asm_operand;
  88 }
  89
  90 //===----------------------------------------------------------------------===//
  91 //  Load / store Instructions.
  92 //
  93
  94 let canFoldAsLoad = 1, isReMaterializable = 1 in {
  95
  96 def VLDRD : ADI5<0b1101, 0b01, (outs DPR:$Dd), (ins addrmode5:$addr),
  97                  IIC_fpLoad64, "vldr", "\t$Dd, $addr",
  98                  [(set DPR:$Dd, (f64 (alignedload32 addrmode5:$addr)))]>;
  99
 100 def VLDRS : ASI5<0b1101, 0b01, (outs SPR:$Sd), (ins addrmode5:$addr),
 101                  IIC_fpLoad32, "vldr", "\t$Sd, $addr",
 102                  [(set SPR:$Sd, (load addrmode5:$addr))]> {
 103   // Some single precision VFP instructions may be executed on both NEON and VFP
 104   // pipelines.
 105   let D = VFPNeonDomain;
 106 }
 107
 108 } // End of 'let canFoldAsLoad = 1, isReMaterializable = 1 in'
 109
 110 def VSTRD : ADI5<0b1101, 0b00, (outs), (ins DPR:$Dd, addrmode5:$addr),
 111                  IIC_fpStore64, "vstr", "\t$Dd, $addr",
 112                  [(alignedstore32 (f64 DPR:$Dd), addrmode5:$addr)]>;
 113
 114 def VSTRS : ASI5<0b1101, 0b00, (outs), (ins SPR:$Sd, addrmode5:$addr),
 115                  IIC_fpStore32, "vstr", "\t$Sd, $addr",
 116                  [(store SPR:$Sd, addrmode5:$addr)]> {
 117   // Some single precision VFP instructions may be executed on both NEON and VFP
 118   // pipelines.
 119   let D = VFPNeonDomain;
 120 }
 121
 122 //===----------------------------------------------------------------------===//
 123 //  Load / store multiple Instructions.
 124 //
 125
 126 multiclass vfp_ldst_mult<string asm, bit L_bit,
 127                          InstrItinClass itin, InstrItinClass itin_upd> {
 128   // Double Precision
 129   def DIA :
 130     AXDI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 131           IndexModeNone, itin,
 132           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 133     let Inst{24-23} = 0b01;       // Increment After
 134     let Inst{21}    = 0;          // No writeback
 135     let Inst{20}    = L_bit;
 136   }
 137   def DIA_UPD :
 138     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 139                                variable_ops),
 140           IndexModeUpd, itin_upd,
 141           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 142     let Inst{24-23} = 0b01;       // Increment After
 143     let Inst{21}    = 1;          // Writeback
 144     let Inst{20}    = L_bit;
 145   }
 146   def DDB_UPD :
 147     AXDI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs,
 148                                variable_ops),
 149           IndexModeUpd, itin_upd,
 150           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 151     let Inst{24-23} = 0b10;       // Decrement Before
 152     let Inst{21}    = 1;          // Writeback
 153     let Inst{20}    = L_bit;
 154   }
 155
 156   // Single Precision
 157   def SIA :
 158     AXSI4<(outs), (ins GPR:$Rn, pred:$p, spr_reglist:$regs, variable_ops),
 159           IndexModeNone, itin,
 160           !strconcat(asm, "ia${p}\t$Rn, $regs"), "", []> {
 161     let Inst{24-23} = 0b01;       // Increment After
 162     let Inst{21}    = 0;          // No writeback
 163     let Inst{20}    = L_bit;
 164
 165     // Some single precision VFP instructions may be executed on both NEON and
 166     // VFP pipelines.
 167     let D = VFPNeonDomain;
 168   }
 169   def SIA_UPD :
 170     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 171                                variable_ops),
 172           IndexModeUpd, itin_upd,
 173           !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 174     let Inst{24-23} = 0b01;       // Increment After
 175     let Inst{21}    = 1;          // Writeback
 176     let Inst{20}    = L_bit;
 177
 178     // Some single precision VFP instructions may be executed on both NEON and
 179     // VFP pipelines.
 180     let D = VFPNeonDomain;
 181   }
 182   def SDB_UPD :
 183     AXSI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, spr_reglist:$regs,
 184                                variable_ops),
 185           IndexModeUpd, itin_upd,
 186           !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 187     let Inst{24-23} = 0b10;       // Decrement Before
 188     let Inst{21}    = 1;          // Writeback
 189     let Inst{20}    = L_bit;
 190
 191     // Some single precision VFP instructions may be executed on both NEON and
 192     // VFP pipelines.
 193     let D = VFPNeonDomain;
 194   }
 195 }
 196
 197 let neverHasSideEffects = 1 in {
 198
 199 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 200 defm VLDM : vfp_ldst_mult<"vldm", 1, IIC_fpLoad_m, IIC_fpLoad_mu>;
 201
 202 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 203 defm VSTM : vfp_ldst_mult<"vstm", 0, IIC_fpLoad_m, IIC_fpLoad_mu>;
 204
 205 } // neverHasSideEffects
 206
 207 def : MnemonicAlias<"vldm", "vldmia">;
 208 def : MnemonicAlias<"vstm", "vstmia">;
 209
 210 def : InstAlias<"vpush${p} $r", (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>,
 211                 Requires<[HasVFP2]>;
 212 def : InstAlias<"vpush${p} $r", (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>,
 213                 Requires<[HasVFP2]>;
 214 def : InstAlias<"vpop${p} $r",  (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>,
 215                 Requires<[HasVFP2]>;
 216 def : InstAlias<"vpop${p} $r",  (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>,
 217                 Requires<[HasVFP2]>;
 218 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 219                          (VSTMSDB_UPD SP, pred:$p, spr_reglist:$r)>;
 220 defm : VFPDTAnyInstAlias<"vpush${p}", "$r",
 221                          (VSTMDDB_UPD SP, pred:$p, dpr_reglist:$r)>;
 222 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 223                          (VLDMSIA_UPD SP, pred:$p, spr_reglist:$r)>;
 224 defm : VFPDTAnyInstAlias<"vpop${p}", "$r",
 225                          (VLDMDIA_UPD SP, pred:$p, dpr_reglist:$r)>;
 226
 227 // FLDMX, FSTMX - Load and store multiple unknown precision registers for
 228 // pre-armv6 cores.
 229 // These instruction are deprecated so we don't want them to get selected.
 230 multiclass vfp_ldstx_mult<string asm, bit L_bit> {
 231   // Unknown precision
 232   def XIA :
 233     AXXI4<(outs), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 234           IndexModeNone, !strconcat(asm, "iax${p}\t$Rn, $regs"), "", []> {
 235     let Inst{24-23} = 0b01;       // Increment After
 236     let Inst{21}    = 0;          // No writeback
 237     let Inst{20}    = L_bit;
 238   }
 239   def XIA_UPD :
 240     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 241           IndexModeUpd, !strconcat(asm, "iax${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 242     let Inst{24-23} = 0b01;         // Increment After
 243     let Inst{21}    = 1;            // Writeback
 244     let Inst{20}    = L_bit;
 245   }
 246   def XDB_UPD :
 247     AXXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, dpr_reglist:$regs, variable_ops),
 248           IndexModeUpd, !strconcat(asm, "dbx${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
 249     let Inst{24-23} = 0b10;         // Decrement Before
 250     let Inst{21}    = 1;
 251     let Inst{20}    = L_bit;
 252   }
 253 }
 254
 255 defm FLDM : vfp_ldstx_mult<"fldm", 1>;
 256 defm FSTM : vfp_ldstx_mult<"fstm", 0>;
 257
 258 //===----------------------------------------------------------------------===//
 259 // FP Binary Operations.
 260 //
 261
 262 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 263 def VADDD  : ADbI<0b11100, 0b11, 0, 0,
 264                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 265                   IIC_fpALU64, "vadd", ".f64\t$Dd, $Dn, $Dm",
 266                   [(set DPR:$Dd, (fadd DPR:$Dn, (f64 DPR:$Dm)))]>;
 267
 268 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 269 def VADDS  : ASbIn<0b11100, 0b11, 0, 0,
 270                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 271                    IIC_fpALU32, "vadd", ".f32\t$Sd, $Sn, $Sm",
 272                    [(set SPR:$Sd, (fadd SPR:$Sn, SPR:$Sm))]> {
 273   // Some single precision VFP instructions may be executed on both NEON and
 274   // VFP pipelines on A8.
 275   let D = VFPNeonA8Domain;
 276 }
 277
 278 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 279 def VSUBD  : ADbI<0b11100, 0b11, 1, 0,
 280                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 281                   IIC_fpALU64, "vsub", ".f64\t$Dd, $Dn, $Dm",
 282                   [(set DPR:$Dd, (fsub DPR:$Dn, (f64 DPR:$Dm)))]>;
 283
 284 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 285 def VSUBS  : ASbIn<0b11100, 0b11, 1, 0,
 286                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 287                    IIC_fpALU32, "vsub", ".f32\t$Sd, $Sn, $Sm",
 288                    [(set SPR:$Sd, (fsub SPR:$Sn, SPR:$Sm))]> {
 289   // Some single precision VFP instructions may be executed on both NEON and
 290   // VFP pipelines on A8.
 291   let D = VFPNeonA8Domain;
 292 }
 293
 294 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 295 def VDIVD  : ADbI<0b11101, 0b00, 0, 0,
 296                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 297                   IIC_fpDIV64, "vdiv", ".f64\t$Dd, $Dn, $Dm",
 298                   [(set DPR:$Dd, (fdiv DPR:$Dn, (f64 DPR:$Dm)))]>;
 299
 300 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 301 def VDIVS  : ASbI<0b11101, 0b00, 0, 0,
 302                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 303                   IIC_fpDIV32, "vdiv", ".f32\t$Sd, $Sn, $Sm",
 304                   [(set SPR:$Sd, (fdiv SPR:$Sn, SPR:$Sm))]>;
 305
 306 let TwoOperandAliasConstraint = "$Dn = $Dd" in
 307 def VMULD  : ADbI<0b11100, 0b10, 0, 0,
 308                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 309                   IIC_fpMUL64, "vmul", ".f64\t$Dd, $Dn, $Dm",
 310                   [(set DPR:$Dd, (fmul DPR:$Dn, (f64 DPR:$Dm)))]>;
 311
 312 let TwoOperandAliasConstraint = "$Sn = $Sd" in
 313 def VMULS  : ASbIn<0b11100, 0b10, 0, 0,
 314                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 315                    IIC_fpMUL32, "vmul", ".f32\t$Sd, $Sn, $Sm",
 316                    [(set SPR:$Sd, (fmul SPR:$Sn, SPR:$Sm))]> {
 317   // Some single precision VFP instructions may be executed on both NEON and
 318   // VFP pipelines on A8.
 319   let D = VFPNeonA8Domain;
 320 }
 321
 322 def VNMULD : ADbI<0b11100, 0b10, 1, 0,
 323                   (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 324                   IIC_fpMUL64, "vnmul", ".f64\t$Dd, $Dn, $Dm",
 325                   [(set DPR:$Dd, (fneg (fmul DPR:$Dn, (f64 DPR:$Dm))))]>;
 326
 327 def VNMULS : ASbI<0b11100, 0b10, 1, 0,
 328                   (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 329                   IIC_fpMUL32, "vnmul", ".f32\t$Sd, $Sn, $Sm",
 330                   [(set SPR:$Sd, (fneg (fmul SPR:$Sn, SPR:$Sm)))]> {
 331   // Some single precision VFP instructions may be executed on both NEON and
 332   // VFP pipelines on A8.
 333   let D = VFPNeonA8Domain;
 334 }
 335
 336 multiclass vsel_inst<string op, bits<2> opc, int CC> {
 337   let DecoderNamespace = "VFPV8", PostEncoderMethod = "",
 338       Uses = [CPSR], AddedComplexity = 4 in {
 339     def S : ASbInp<0b11100, opc, 0,
 340                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 341                    NoItinerary, !strconcat("vsel", op, ".f32\t$Sd, $Sn, $Sm"),
 342                    [(set SPR:$Sd, (ARMcmov SPR:$Sm, SPR:$Sn, CC))]>,
 343                    Requires<[HasV8FP]>;
 344
 345     def D : ADbInp<0b11100, opc, 0,
 346                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 347                    NoItinerary, !strconcat("vsel", op, ".f64\t$Dd, $Dn, $Dm"),
 348                    [(set DPR:$Dd, (ARMcmov (f64 DPR:$Dm), (f64 DPR:$Dn), CC))]>,
 349                    Requires<[HasV8FP]>;
 350   }
 351 }
 352
 353 // The CC constants here match ARMCC::CondCodes.
 354 defm VSELGT : vsel_inst<"gt", 0b11, 12>;
 355 defm VSELGE : vsel_inst<"ge", 0b10, 10>;
 356 defm VSELEQ : vsel_inst<"eq", 0b00, 0>;
 357 defm VSELVS : vsel_inst<"vs", 0b01, 6>;
 358
 359 multiclass vmaxmin_inst<string op, bit opc> {
 360   let DecoderNamespace = "VFPV8", PostEncoderMethod = "" in {
 361     def S : ASbInp<0b11101, 0b00, opc,
 362                    (outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm),
 363                    NoItinerary, !strconcat(op, ".f32\t$Sd, $Sn, $Sm"),
 364                    []>, Requires<[HasV8FP]>;
 365
 366     def D : ADbInp<0b11101, 0b00, opc,
 367                    (outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm),
 368                    NoItinerary, !strconcat(op, ".f64\t$Dd, $Dn, $Dm"),
 369                    []>, Requires<[HasV8FP]>;
 370   }
 371 }
 372
 373 defm VMAXNM : vmaxmin_inst<"vmaxnm", 0>;
 374 defm VMINNM : vmaxmin_inst<"vminnm", 1>;
 375
 376 // Match reassociated forms only if not sign dependent rounding.
 377 def : Pat<(fmul (fneg DPR:$a), (f64 DPR:$b)),
 378           (VNMULD DPR:$a, DPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 379 def : Pat<(fmul (fneg SPR:$a), SPR:$b),
 380           (VNMULS SPR:$a, SPR:$b)>, Requires<[NoHonorSignDependentRounding]>;
 381
 382 // These are encoded as unary instructions.
 383 let Defs = [FPSCR_NZCV] in {
 384 def VCMPED : ADuI<0b11101, 0b11, 0b0100, 0b11, 0,
 385                   (outs), (ins DPR:$Dd, DPR:$Dm),
 386                   IIC_fpCMP64, "vcmpe", ".f64\t$Dd, $Dm",
 387                   [(arm_cmpfp DPR:$Dd, (f64 DPR:$Dm))]>;
 388
 389 def VCMPES : ASuI<0b11101, 0b11, 0b0100, 0b11, 0,
 390                   (outs), (ins SPR:$Sd, SPR:$Sm),
 391                   IIC_fpCMP32, "vcmpe", ".f32\t$Sd, $Sm",
 392                   [(arm_cmpfp SPR:$Sd, SPR:$Sm)]> {
 393   // Some single precision VFP instructions may be executed on both NEON and
 394   // VFP pipelines on A8.
 395   let D = VFPNeonA8Domain;
 396 }
 397
 398 // FIXME: Verify encoding after integrated assembler is working.
 399 def VCMPD  : ADuI<0b11101, 0b11, 0b0100, 0b01, 0,
 400                   (outs), (ins DPR:$Dd, DPR:$Dm),
 401                   IIC_fpCMP64, "vcmp", ".f64\t$Dd, $Dm",
 402                   [/* For disassembly only; pattern left blank */]>;
 403
 404 def VCMPS  : ASuI<0b11101, 0b11, 0b0100, 0b01, 0,
 405                   (outs), (ins SPR:$Sd, SPR:$Sm),
 406                   IIC_fpCMP32, "vcmp", ".f32\t$Sd, $Sm",
 407                   [/* For disassembly only; pattern left blank */]> {
 408   // Some single precision VFP instructions may be executed on both NEON and
 409   // VFP pipelines on A8.
 410   let D = VFPNeonA8Domain;
 411 }
 412 } // Defs = [FPSCR_NZCV]
 413
 414 //===----------------------------------------------------------------------===//
 415 // FP Unary Operations.
 416 //
 417
 418 def VABSD  : ADuI<0b11101, 0b11, 0b0000, 0b11, 0,
 419                   (outs DPR:$Dd), (ins DPR:$Dm),
 420                   IIC_fpUNA64, "vabs", ".f64\t$Dd, $Dm",
 421                   [(set DPR:$Dd, (fabs (f64 DPR:$Dm)))]>;
 422
 423 def VABSS  : ASuIn<0b11101, 0b11, 0b0000, 0b11, 0,
 424                    (outs SPR:$Sd), (ins SPR:$Sm),
 425                    IIC_fpUNA32, "vabs", ".f32\t$Sd, $Sm",
 426                    [(set SPR:$Sd, (fabs SPR:$Sm))]> {
 427   // Some single precision VFP instructions may be executed on both NEON and
 428   // VFP pipelines on A8.
 429   let D = VFPNeonA8Domain;
 430 }
 431
 432 let Defs = [FPSCR_NZCV] in {
 433 def VCMPEZD : ADuI<0b11101, 0b11, 0b0101, 0b11, 0,
 434                    (outs), (ins DPR:$Dd),
 435                    IIC_fpCMP64, "vcmpe", ".f64\t$Dd, #0",
 436                    [(arm_cmpfp0 (f64 DPR:$Dd))]> {
 437   let Inst{3-0} = 0b0000;
 438   let Inst{5}   = 0;
 439 }
 440
 441 def VCMPEZS : ASuI<0b11101, 0b11, 0b0101, 0b11, 0,
 442                    (outs), (ins SPR:$Sd),
 443                    IIC_fpCMP32, "vcmpe", ".f32\t$Sd, #0",
 444                    [(arm_cmpfp0 SPR:$Sd)]> {
 445   let Inst{3-0} = 0b0000;
 446   let Inst{5}   = 0;
 447
 448   // Some single precision VFP instructions may be executed on both NEON and
 449   // VFP pipelines on A8.
 450   let D = VFPNeonA8Domain;
 451 }
 452
 453 // FIXME: Verify encoding after integrated assembler is working.
 454 def VCMPZD  : ADuI<0b11101, 0b11, 0b0101, 0b01, 0,
 455                    (outs), (ins DPR:$Dd),
 456                    IIC_fpCMP64, "vcmp", ".f64\t$Dd, #0",
 457                    [/* For disassembly only; pattern left blank */]> {
 458   let Inst{3-0} = 0b0000;
 459   let Inst{5}   = 0;
 460 }
 461
 462 def VCMPZS  : ASuI<0b11101, 0b11, 0b0101, 0b01, 0,
 463                    (outs), (ins SPR:$Sd),
 464                    IIC_fpCMP32, "vcmp", ".f32\t$Sd, #0",
 465                    [/* For disassembly only; pattern left blank */]> {
 466   let Inst{3-0} = 0b0000;
 467   let Inst{5}   = 0;
 468
 469   // Some single precision VFP instructions may be executed on both NEON and
 470   // VFP pipelines on A8.
 471   let D = VFPNeonA8Domain;
 472 }
 473 } // Defs = [FPSCR_NZCV]
 474
 475 def VCVTDS  : ASuI<0b11101, 0b11, 0b0111, 0b11, 0,
 476                    (outs DPR:$Dd), (ins SPR:$Sm),
 477                    IIC_fpCVTDS, "vcvt", ".f64.f32\t$Dd, $Sm",
 478                    [(set DPR:$Dd, (fextend SPR:$Sm))]> {
 479   // Instruction operands.
 480   bits<5> Dd;
 481   bits<5> Sm;
 482
 483   // Encode instruction operands.
 484   let Inst{3-0}   = Sm{4-1};
 485   let Inst{5}     = Sm{0};
 486   let Inst{15-12} = Dd{3-0};
 487   let Inst{22}    = Dd{4};
 488 }
 489
 490 // Special case encoding: bits 11-8 is 0b1011.
 491 def VCVTSD  : VFPAI<(outs SPR:$Sd), (ins DPR:$Dm), VFPUnaryFrm,
 492                     IIC_fpCVTSD, "vcvt", ".f32.f64\t$Sd, $Dm",
 493                     [(set SPR:$Sd, (fround DPR:$Dm))]> {
 494   // Instruction operands.
 495   bits<5> Sd;
 496   bits<5> Dm;
 497
 498   // Encode instruction operands.
 499   let Inst{3-0}   = Dm{3-0};
 500   let Inst{5}     = Dm{4};
 501   let Inst{15-12} = Sd{4-1};
 502   let Inst{22}    = Sd{0};
 503
 504   let Inst{27-23} = 0b11101;
 505   let Inst{21-16} = 0b110111;
 506   let Inst{11-8}  = 0b1011;
 507   let Inst{7-6}   = 0b11;
 508   let Inst{4}     = 0;
 509 }
 510
 511 // Between half, single and double-precision.  For disassembly only.
 512
 513 // FIXME: Verify encoding after integrated assembler is working.
 514 def VCVTBHS: ASuI<0b11101, 0b11, 0b0010, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 515                  /* FIXME */ IIC_fpCVTSH, "vcvtb", ".f32.f16\t$Sd, $Sm",
 516                  [/* For disassembly only; pattern left blank */]>;
 517
 518 def VCVTBSH: ASuI<0b11101, 0b11, 0b0011, 0b01, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 519                  /* FIXME */ IIC_fpCVTHS, "vcvtb", ".f16.f32\t$Sd, $Sm",
 520                  [/* For disassembly only; pattern left blank */]>;
 521
 522 def : Pat<(f32_to_f16 SPR:$a),
 523           (i32 (COPY_TO_REGCLASS (VCVTBSH SPR:$a), GPR))>;
 524
 525 def : Pat<(f16_to_f32 GPR:$a),
 526           (VCVTBHS (COPY_TO_REGCLASS GPR:$a, SPR))>;
 527
 528 def VCVTTHS: ASuI<0b11101, 0b11, 0b0010, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 529                  /* FIXME */ IIC_fpCVTSH, "vcvtt", ".f32.f16\t$Sd, $Sm",
 530                  [/* For disassembly only; pattern left blank */]>;
 531
 532 def VCVTTSH: ASuI<0b11101, 0b11, 0b0011, 0b11, 0, (outs SPR:$Sd), (ins SPR:$Sm),
 533                  /* FIXME */ IIC_fpCVTHS, "vcvtt", ".f16.f32\t$Sd, $Sm",
 534                  [/* For disassembly only; pattern left blank */]>;
 535
 536 def VCVTBHD : ADuI<0b11101, 0b11, 0b0010, 0b01, 0,
 537                    (outs DPR:$Dd), (ins SPR:$Sm),
 538                    NoItinerary, "vcvtb", ".f64.f16\t$Dd, $Sm",
 539                    []>, Requires<[HasV8FP]> {
 540   // Instruction operands.
 541   bits<5> Sm;
 542
 543   // Encode instruction operands.
 544   let Inst{3-0} = Sm{4-1};
 545   let Inst{5}   = Sm{0};
 546 }
 547
 548 def VCVTBDH : ADuI<0b11101, 0b11, 0b0011, 0b01, 0,
 549                    (outs SPR:$Sd), (ins DPR:$Dm),
 550                    NoItinerary, "vcvtb", ".f16.f64\t$Sd, $Dm",
 551                    []>, Requires<[HasV8FP]> {
 552   // Instruction operands.
 553   bits<5> Sd;
 554   bits<5> Dm;
 555
 556   // Encode instruction operands.
 557   let Inst{3-0}     = Dm{3-0};
 558   let Inst{5}       = Dm{4};
 559   let Inst{15-12}   = Sd{4-1};
 560   let Inst{22}      = Sd{0};
 561 }
 562
 563 def VCVTTHD : ADuI<0b11101, 0b11, 0b0010, 0b11, 0,
 564                    (outs DPR:$Dd), (ins SPR:$Sm),
 565                    NoItinerary, "vcvtt", ".f64.f16\t$Dd, $Sm",
 566                    []>, Requires<[HasV8FP]> {
 567   // Instruction operands.
 568   bits<5> Sm;
 569
 570   // Encode instruction operands.
 571   let Inst{3-0} = Sm{4-1};
 572   let Inst{5}   = Sm{0};
 573 }
 574
 575 def VCVTTDH : ADuI<0b11101, 0b11, 0b0011, 0b11, 0,
 576                    (outs SPR:$Sd), (ins DPR:$Dm),
 577                    NoItinerary, "vcvtt", ".f16.f64\t$Sd, $Dm",
 578                    []>, Requires<[HasV8FP]> {
 579   // Instruction operands.
 580   bits<5> Sd;
 581   bits<5> Dm;
 582
 583   // Encode instruction operands.
 584   let Inst{15-12} = Sd{4-1};
 585   let Inst{22}    = Sd{0};
 586   let Inst{3-0}   = Dm{3-0};
 587   let Inst{5}     = Dm{4};
 588 }
 589
 590 multiclass vcvt_inst<string opc, bits<2> rm> {
 591   let PostEncoderMethod = "", DecoderNamespace = "VFPV8" in {
 592     def SS : ASuInp<0b11101, 0b11, 0b1100, 0b11, 0,
 593                     (outs SPR:$Sd), (ins SPR:$Sm),
 594                     NoItinerary, !strconcat("vcvt", opc, ".s32.f32\t$Sd, $Sm"),
 595                     []>, Requires<[HasV8FP]> {
 596       let Inst{17-16} = rm;
 597     }
 598
 599     def US : ASuInp<0b11101, 0b11, 0b1100, 0b01, 0,
 600                     (outs SPR:$Sd), (ins SPR:$Sm),
 601                     NoItinerary, !strconcat("vcvt", opc, ".u32.f32\t$Sd, $Sm"),
 602                     []>, Requires<[HasV8FP]> {
 603       let Inst{17-16} = rm;
 604     }
 605
 606     def SD : ASuInp<0b11101, 0b11, 0b1100, 0b11, 0,
 607                     (outs SPR:$Sd), (ins DPR:$Dm),
 608                     NoItinerary, !strconcat("vcvt", opc, ".s32.f64\t$Sd, $Dm"),
 609                     []>, Requires<[HasV8FP]> {
 610       bits<5> Dm;
 611
 612       let Inst{17-16} = rm;
 613
 614       // Encode instruction operands
 615       let Inst{3-0} = Dm{3-0};
 616       let Inst{5}   = Dm{4};
 617       let Inst{8} = 1;
 618     }
 619
 620     def UD : ASuInp<0b11101, 0b11, 0b1100, 0b01, 0,
 621                     (outs SPR:$Sd), (ins DPR:$Dm),
 622                     NoItinerary, !strconcat("vcvt", opc, ".u32.f64\t$Sd, $Dm"),
 623                     []>, Requires<[HasV8FP]> {
 624       bits<5> Dm;
 625
 626       let Inst{17-16} = rm;
 627
 628       // Encode instruction operands
 629       let Inst{3-0}  = Dm{3-0};
 630       let Inst{5}    = Dm{4};
 631       let Inst{8} = 1;
 632     }
 633   }
 634 }
 635
 636 defm VCVTA : vcvt_inst<"a", 0b00>;
 637 defm VCVTN : vcvt_inst<"n", 0b01>;
 638 defm VCVTP : vcvt_inst<"p", 0b10>;
 639 defm VCVTM : vcvt_inst<"m", 0b11>;
 640
 641 def VNEGD  : ADuI<0b11101, 0b11, 0b0001, 0b01, 0,
 642                   (outs DPR:$Dd), (ins DPR:$Dm),
 643                   IIC_fpUNA64, "vneg", ".f64\t$Dd, $Dm",
 644                   [(set DPR:$Dd, (fneg (f64 DPR:$Dm)))]>;
 645
 646 def VNEGS  : ASuIn<0b11101, 0b11, 0b0001, 0b01, 0,
 647                    (outs SPR:$Sd), (ins SPR:$Sm),
 648                    IIC_fpUNA32, "vneg", ".f32\t$Sd, $Sm",
 649                    [(set SPR:$Sd, (fneg SPR:$Sm))]> {
 650   // Some single precision VFP instructions may be executed on both NEON and
 651   // VFP pipelines on A8.
 652   let D = VFPNeonA8Domain;
 653 }
 654
 655 multiclass vrint_inst_zrx<string opc, bit op, bit op2> {
 656   def S : ASuI<0b11101, 0b11, 0b0110, 0b11, 0,
 657                (outs SPR:$Sd), (ins SPR:$Sm),
 658                NoItinerary, !strconcat("vrint", opc), ".f32\t$Sd, $Sm",
 659                []>, Requires<[HasV8FP]> {
 660     let Inst{7} = op2;
 661     let Inst{16} = op;
 662   }
 663   def D : ADuI<0b11101, 0b11, 0b0110, 0b11, 0,
 664                 (outs DPR:$Dd), (ins DPR:$Dm),
 665                 NoItinerary, !strconcat("vrint", opc), ".f64\t$Dd, $Dm",
 666                 []>, Requires<[HasV8FP]> {
 667     let Inst{7} = op2;
 668     let Inst{16} = op;
 669   }
 670 }
 671
 672 defm VRINTZ : vrint_inst_zrx<"z", 0, 1>;
 673 defm VRINTR : vrint_inst_zrx<"r", 0, 0>;
 674 defm VRINTX : vrint_inst_zrx<"x", 1, 0>;
 675
 676 multiclass vrint_inst_anpm<string opc, bits<2> rm> {
 677   let PostEncoderMethod = "", DecoderNamespace = "VFPV8" in {
 678     def S : ASuInp<0b11101, 0b11, 0b1000, 0b01, 0,
 679                    (outs SPR:$Sd), (ins SPR:$Sm),
 680                    NoItinerary, !strconcat("vrint", opc, ".f32\t$Sd, $Sm"),
 681                    []>, Requires<[HasV8FP]> {
 682       let Inst{17-16} = rm;
 683     }
 684     def D : ADuInp<0b11101, 0b11, 0b1000, 0b01, 0,
 685                    (outs DPR:$Dd), (ins DPR:$Dm),
 686                    NoItinerary, !strconcat("vrint", opc, ".f64\t$Dd, $Dm"),
 687                    []>, Requires<[HasV8FP]> {
 688       let Inst{17-16} = rm;
 689     }
 690   }
 691
 692   def : InstAlias<!strconcat("vrint", opc, ".f32.f32\t$Sd, $Sm"),
 693                   (!cast<Instruction>(NAME#"S") SPR:$Sd, SPR:$Sm)>;
 694   def : InstAlias<!strconcat("vrint", opc, ".f64.f64\t$Dd, $Dm"),
 695                   (!cast<Instruction>(NAME#"D") DPR:$Dd, DPR:$Dm)>;
 696 }
 697
 698 defm VRINTA : vrint_inst_anpm<"a", 0b00>;
 699 defm VRINTN : vrint_inst_anpm<"n", 0b01>;
 700 defm VRINTP : vrint_inst_anpm<"p", 0b10>;
 701 defm VRINTM : vrint_inst_anpm<"m", 0b11>;
 702
 703 def VSQRTD : ADuI<0b11101, 0b11, 0b0001, 0b11, 0,
 704                   (outs DPR:$Dd), (ins DPR:$Dm),
 705                   IIC_fpSQRT64, "vsqrt", ".f64\t$Dd, $Dm",
 706                   [(set DPR:$Dd, (fsqrt (f64 DPR:$Dm)))]>;
 707
 708 def VSQRTS : ASuI<0b11101, 0b11, 0b0001, 0b11, 0,
 709                   (outs SPR:$Sd), (ins SPR:$Sm),
 710                   IIC_fpSQRT32, "vsqrt", ".f32\t$Sd, $Sm",
 711                   [(set SPR:$Sd, (fsqrt SPR:$Sm))]>;
 712
 713 let neverHasSideEffects = 1 in {
 714 def VMOVD  : ADuI<0b11101, 0b11, 0b0000, 0b01, 0,
 715                   (outs DPR:$Dd), (ins DPR:$Dm),
 716                   IIC_fpUNA64, "vmov", ".f64\t$Dd, $Dm", []>;
 717
 718 def VMOVS  : ASuI<0b11101, 0b11, 0b0000, 0b01, 0,
 719                   (outs SPR:$Sd), (ins SPR:$Sm),
 720                   IIC_fpUNA32, "vmov", ".f32\t$Sd, $Sm", []>;
 721 } // neverHasSideEffects
 722
 723 //===----------------------------------------------------------------------===//
 724 // FP <-> GPR Copies.  Int <-> FP Conversions.
 725 //
 726
 727 def VMOVRS : AVConv2I<0b11100001, 0b1010,
 728                       (outs GPR:$Rt), (ins SPR:$Sn),
 729                       IIC_fpMOVSI, "vmov", "\t$Rt, $Sn",
 730                       [(set GPR:$Rt, (bitconvert SPR:$Sn))]> {
 731   // Instruction operands.
 732   bits<4> Rt;
 733   bits<5> Sn;
 734
 735   // Encode instruction operands.
 736   let Inst{19-16} = Sn{4-1};
 737   let Inst{7}     = Sn{0};
 738   let Inst{15-12} = Rt;
 739
 740   let Inst{6-5}   = 0b00;
 741   let Inst{3-0}   = 0b0000;
 742
 743   // Some single precision VFP instructions may be executed on both NEON and VFP
 744   // pipelines.
 745   let D = VFPNeonDomain;
 746 }
 747
 748 // Bitcast i32 -> f32.  NEON prefers to use VMOVDRR.
 749 def VMOVSR : AVConv4I<0b11100000, 0b1010,
 750                       (outs SPR:$Sn), (ins GPR:$Rt),
 751                       IIC_fpMOVIS, "vmov", "\t$Sn, $Rt",
 752                       [(set SPR:$Sn, (bitconvert GPR:$Rt))]>,
 753              Requires<[HasVFP2, UseVMOVSR]> {
 754   // Instruction operands.
 755   bits<5> Sn;
 756   bits<4> Rt;
 757
 758   // Encode instruction operands.
 759   let Inst{19-16} = Sn{4-1};
 760   let Inst{7}     = Sn{0};
 761   let Inst{15-12} = Rt;
 762
 763   let Inst{6-5}   = 0b00;
 764   let Inst{3-0}   = 0b0000;
 765
 766   // Some single precision VFP instructions may be executed on both NEON and VFP
 767   // pipelines.
 768   let D = VFPNeonDomain;
 769 }
 770
 771 let neverHasSideEffects = 1 in {
 772 def VMOVRRD  : AVConv3I<0b11000101, 0b1011,
 773                         (outs GPR:$Rt, GPR:$Rt2), (ins DPR:$Dm),
 774                         IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $Dm",
 775                  [/* FIXME: Can't write pattern for multiple result instr*/]> {
 776   // Instruction operands.
 777   bits<5> Dm;
 778   bits<4> Rt;
 779   bits<4> Rt2;
 780
 781   // Encode instruction operands.
 782   let Inst{3-0}   = Dm{3-0};
 783   let Inst{5}     = Dm{4};
 784   let Inst{15-12} = Rt;
 785   let Inst{19-16} = Rt2;
 786
 787   let Inst{7-6} = 0b00;
 788
 789   // Some single precision VFP instructions may be executed on both NEON and VFP
 790   // pipelines.
 791   let D = VFPNeonDomain;
 792 }
 793
 794 def VMOVRRS  : AVConv3I<0b11000101, 0b1010,
 795                       (outs GPR:$Rt, GPR:$Rt2), (ins SPR:$src1, SPR:$src2),
 796                  IIC_fpMOVDI, "vmov", "\t$Rt, $Rt2, $src1, $src2",
 797                  [/* For disassembly only; pattern left blank */]> {
 798   bits<5> src1;
 799   bits<4> Rt;
 800   bits<4> Rt2;
 801
 802   // Encode instruction operands.
 803   let Inst{3-0}   = src1{4-1};
 804   let Inst{5}     = src1{0};
 805   let Inst{15-12} = Rt;
 806   let Inst{19-16} = Rt2;
 807
 808   let Inst{7-6} = 0b00;
 809
 810   // Some single precision VFP instructions may be executed on both NEON and VFP
 811   // pipelines.
 812   let D = VFPNeonDomain;
 813   let DecoderMethod = "DecodeVMOVRRS";
 814 }
 815 } // neverHasSideEffects
 816
 817 // FMDHR: GPR -> SPR
 818 // FMDLR: GPR -> SPR
 819
 820 def VMOVDRR : AVConv5I<0b11000100, 0b1011,
 821                       (outs DPR:$Dm), (ins GPR:$Rt, GPR:$Rt2),
 822                       IIC_fpMOVID, "vmov", "\t$Dm, $Rt, $Rt2",
 823                       [(set DPR:$Dm, (arm_fmdrr GPR:$Rt, GPR:$Rt2))]> {
 824   // Instruction operands.
 825   bits<5> Dm;
 826   bits<4> Rt;
 827   bits<4> Rt2;
 828
 829   // Encode instruction operands.
 830   let Inst{3-0}   = Dm{3-0};
 831   let Inst{5}     = Dm{4};
 832   let Inst{15-12} = Rt;
 833   let Inst{19-16} = Rt2;
 834
 835   let Inst{7-6}   = 0b00;
 836
 837   // Some single precision VFP instructions may be executed on both NEON and VFP
 838   // pipelines.
 839   let D = VFPNeonDomain;
 840 }
 841
 842 let neverHasSideEffects = 1 in
 843 def VMOVSRR : AVConv5I<0b11000100, 0b1010,
 844                      (outs SPR:$dst1, SPR:$dst2), (ins GPR:$src1, GPR:$src2),
 845                 IIC_fpMOVID, "vmov", "\t$dst1, $dst2, $src1, $src2",
 846                 [/* For disassembly only; pattern left blank */]> {
 847   // Instruction operands.
 848   bits<5> dst1;
 849   bits<4> src1;
 850   bits<4> src2;
 851
 852   // Encode instruction operands.
 853   let Inst{3-0}   = dst1{4-1};
 854   let Inst{5}     = dst1{0};
 855   let Inst{15-12} = src1;
 856   let Inst{19-16} = src2;
 857
 858   let Inst{7-6} = 0b00;
 859
 860   // Some single precision VFP instructions may be executed on both NEON and VFP
 861   // pipelines.
 862   let D = VFPNeonDomain;
 863
 864   let DecoderMethod = "DecodeVMOVSRR";
 865 }
 866
 867 // FMRDH: SPR -> GPR
 868 // FMRDL: SPR -> GPR
 869 // FMRRS: SPR -> GPR
 870 // FMRX:  SPR system reg -> GPR
 871 // FMSRR: GPR -> SPR
 872 // FMXR:  GPR -> VFP system reg
 873
 874
 875 // Int -> FP:
 876
 877 class AVConv1IDs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 878                         bits<4> opcod4, dag oops, dag iops,
 879                         InstrItinClass itin, string opc, string asm,
 880                         list<dag> pattern>
 881   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 882              pattern> {
 883   // Instruction operands.
 884   bits<5> Dd;
 885   bits<5> Sm;
 886
 887   // Encode instruction operands.
 888   let Inst{3-0}   = Sm{4-1};
 889   let Inst{5}     = Sm{0};
 890   let Inst{15-12} = Dd{3-0};
 891   let Inst{22}    = Dd{4};
 892 }
 893
 894 class AVConv1InSs_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 895                          bits<4> opcod4, dag oops, dag iops,InstrItinClass itin,
 896                          string opc, string asm, list<dag> pattern>
 897   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 898               pattern> {
 899   // Instruction operands.
 900   bits<5> Sd;
 901   bits<5> Sm;
 902
 903   // Encode instruction operands.
 904   let Inst{3-0}   = Sm{4-1};
 905   let Inst{5}     = Sm{0};
 906   let Inst{15-12} = Sd{4-1};
 907   let Inst{22}    = Sd{0};
 908 }
 909
 910 def VSITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 911                                (outs DPR:$Dd), (ins SPR:$Sm),
 912                                IIC_fpCVTID, "vcvt", ".f64.s32\t$Dd, $Sm",
 913                                [(set DPR:$Dd, (f64 (arm_sitof SPR:$Sm)))]> {
 914   let Inst{7} = 1; // s32
 915 }
 916
 917 def VSITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 918                                 (outs SPR:$Sd),(ins SPR:$Sm),
 919                                 IIC_fpCVTIS, "vcvt", ".f32.s32\t$Sd, $Sm",
 920                                 [(set SPR:$Sd, (arm_sitof SPR:$Sm))]> {
 921   let Inst{7} = 1; // s32
 922
 923   // Some single precision VFP instructions may be executed on both NEON and
 924   // VFP pipelines on A8.
 925   let D = VFPNeonA8Domain;
 926 }
 927
 928 def VUITOD : AVConv1IDs_Encode<0b11101, 0b11, 0b1000, 0b1011,
 929                                (outs DPR:$Dd), (ins SPR:$Sm),
 930                                IIC_fpCVTID, "vcvt", ".f64.u32\t$Dd, $Sm",
 931                                [(set DPR:$Dd, (f64 (arm_uitof SPR:$Sm)))]> {
 932   let Inst{7} = 0; // u32
 933 }
 934
 935 def VUITOS : AVConv1InSs_Encode<0b11101, 0b11, 0b1000, 0b1010,
 936                                 (outs SPR:$Sd), (ins SPR:$Sm),
 937                                 IIC_fpCVTIS, "vcvt", ".f32.u32\t$Sd, $Sm",
 938                                 [(set SPR:$Sd, (arm_uitof SPR:$Sm))]> {
 939   let Inst{7} = 0; // u32
 940
 941   // Some single precision VFP instructions may be executed on both NEON and
 942   // VFP pipelines on A8.
 943   let D = VFPNeonA8Domain;
 944 }
 945
 946 // FP -> Int:
 947
 948 class AVConv1IsD_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 949                         bits<4> opcod4, dag oops, dag iops,
 950                         InstrItinClass itin, string opc, string asm,
 951                         list<dag> pattern>
 952   : AVConv1I<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 953              pattern> {
 954   // Instruction operands.
 955   bits<5> Sd;
 956   bits<5> Dm;
 957
 958   // Encode instruction operands.
 959   let Inst{3-0}   = Dm{3-0};
 960   let Inst{5}     = Dm{4};
 961   let Inst{15-12} = Sd{4-1};
 962   let Inst{22}    = Sd{0};
 963 }
 964
 965 class AVConv1InsS_Encode<bits<5> opcod1, bits<2> opcod2, bits<4> opcod3,
 966                          bits<4> opcod4, dag oops, dag iops,
 967                          InstrItinClass itin, string opc, string asm,
 968                          list<dag> pattern>
 969   : AVConv1In<opcod1, opcod2, opcod3, opcod4, oops, iops, itin, opc, asm,
 970               pattern> {
 971   // Instruction operands.
 972   bits<5> Sd;
 973   bits<5> Sm;
 974
 975   // Encode instruction operands.
 976   let Inst{3-0}   = Sm{4-1};
 977   let Inst{5}     = Sm{0};
 978   let Inst{15-12} = Sd{4-1};
 979   let Inst{22}    = Sd{0};
 980 }
 981
 982 // Always set Z bit in the instruction, i.e. "round towards zero" variants.
 983 def VTOSIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
 984                                 (outs SPR:$Sd), (ins DPR:$Dm),
 985                                 IIC_fpCVTDI, "vcvt", ".s32.f64\t$Sd, $Dm",
 986                                 [(set SPR:$Sd, (arm_ftosi (f64 DPR:$Dm)))]> {
 987   let Inst{7} = 1; // Z bit
 988 }
 989
 990 def VTOSIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
 991                                  (outs SPR:$Sd), (ins SPR:$Sm),
 992                                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$Sd, $Sm",
 993                                  [(set SPR:$Sd, (arm_ftosi SPR:$Sm))]> {
 994   let Inst{7} = 1; // Z bit
 995
 996   // Some single precision VFP instructions may be executed on both NEON and
 997   // VFP pipelines on A8.
 998   let D = VFPNeonA8Domain;
 999 }
1000
1001 def VTOUIZD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
1002                                (outs SPR:$Sd), (ins DPR:$Dm),
1003                                IIC_fpCVTDI, "vcvt", ".u32.f64\t$Sd, $Dm",
1004                                [(set SPR:$Sd, (arm_ftoui (f64 DPR:$Dm)))]> {
1005   let Inst{7} = 1; // Z bit
1006 }
1007
1008 def VTOUIZS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
1009                                  (outs SPR:$Sd), (ins SPR:$Sm),
1010                                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$Sd, $Sm",
1011                                  [(set SPR:$Sd, (arm_ftoui SPR:$Sm))]> {
1012   let Inst{7} = 1; // Z bit
1013
1014   // Some single precision VFP instructions may be executed on both NEON and
1015   // VFP pipelines on A8.
1016   let D = VFPNeonA8Domain;
1017 }
1018
1019 // And the Z bit '0' variants, i.e. use the rounding mode specified by FPSCR.
1020 let Uses = [FPSCR] in {
1021 // FIXME: Verify encoding after integrated assembler is working.
1022 def VTOSIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1101, 0b1011,
1023                                 (outs SPR:$Sd), (ins DPR:$Dm),
1024                                 IIC_fpCVTDI, "vcvtr", ".s32.f64\t$Sd, $Dm",
1025                                 [(set SPR:$Sd, (int_arm_vcvtr (f64 DPR:$Dm)))]>{
1026   let Inst{7} = 0; // Z bit
1027 }
1028
1029 def VTOSIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1101, 0b1010,
1030                                  (outs SPR:$Sd), (ins SPR:$Sm),
1031                                  IIC_fpCVTSI, "vcvtr", ".s32.f32\t$Sd, $Sm",
1032                                  [(set SPR:$Sd, (int_arm_vcvtr SPR:$Sm))]> {
1033   let Inst{7} = 0; // Z bit
1034 }
1035
1036 def VTOUIRD : AVConv1IsD_Encode<0b11101, 0b11, 0b1100, 0b1011,
1037                                 (outs SPR:$Sd), (ins DPR:$Dm),
1038                                 IIC_fpCVTDI, "vcvtr", ".u32.f64\t$Sd, $Dm",
1039                                 [(set SPR:$Sd, (int_arm_vcvtru(f64 DPR:$Dm)))]>{
1040   let Inst{7} = 0; // Z bit
1041 }
1042
1043 def VTOUIRS : AVConv1InsS_Encode<0b11101, 0b11, 0b1100, 0b1010,
1044                                  (outs SPR:$Sd), (ins SPR:$Sm),
1045                                  IIC_fpCVTSI, "vcvtr", ".u32.f32\t$Sd, $Sm",
1046                                  [(set SPR:$Sd, (int_arm_vcvtru SPR:$Sm))]> {
1047   let Inst{7} = 0; // Z bit
1048 }
1049 }
1050
1051 // Convert between floating-point and fixed-point
1052 // Data type for fixed-point naming convention:
1053 //   S16 (U=0, sx=0) -> SH
1054 //   U16 (U=1, sx=0) -> UH
1055 //   S32 (U=0, sx=1) -> SL
1056 //   U32 (U=1, sx=1) -> UL
1057
1058 let Constraints = "$a = $dst" in {
1059
1060 // FP to Fixed-Point:
1061
1062 // Single Precision register
1063 class AVConv1XInsS_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
1064                           bit op5, dag oops, dag iops, InstrItinClass itin,
1065                           string opc, string asm, list<dag> pattern>
1066   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
1067   Sched<[WriteCvtFP]> {
1068   bits<5> dst;
1069   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
1070   let Inst{22} = dst{0};
1071   let Inst{15-12} = dst{4-1};
1072 }
1073
1074 // Double Precision register
1075 class AVConv1XInsD_Encode<bits<5> op1, bits<2> op2, bits<4> op3, bits<4> op4,
1076                           bit op5, dag oops, dag iops, InstrItinClass itin,
1077                           string opc, string asm, list<dag> pattern>
1078   : AVConv1XI<op1, op2, op3, op4, op5, oops, iops, itin, opc, asm, pattern>,
1079     Sched<[WriteCvtFP]> {
1080   bits<5> dst;
1081   // if dp_operation then UInt(D:Vd) else UInt(Vd:D);
1082   let Inst{22} = dst{4};
1083   let Inst{15-12} = dst{3-0};
1084 }
1085
1086 def VTOSHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 0,
1087                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1088                  IIC_fpCVTSI, "vcvt", ".s16.f32\t$dst, $a, $fbits", []> {
1089   // Some single precision VFP instructions may be executed on both NEON and
1090   // VFP pipelines on A8.
1091   let D = VFPNeonA8Domain;
1092 }
1093
1094 def VTOUHS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 0,
1095                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1096                  IIC_fpCVTSI, "vcvt", ".u16.f32\t$dst, $a, $fbits", []> {
1097   // Some single precision VFP instructions may be executed on both NEON and
1098   // VFP pipelines on A8.
1099   let D = VFPNeonA8Domain;
1100 }
1101
1102 def VTOSLS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1110, 0b1010, 1,
1103                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1104                  IIC_fpCVTSI, "vcvt", ".s32.f32\t$dst, $a, $fbits", []> {
1105   // Some single precision VFP instructions may be executed on both NEON and
1106   // VFP pipelines on A8.
1107   let D = VFPNeonA8Domain;
1108 }
1109
1110 def VTOULS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1111, 0b1010, 1,
1111                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1112                  IIC_fpCVTSI, "vcvt", ".u32.f32\t$dst, $a, $fbits", []> {
1113   // Some single precision VFP instructions may be executed on both NEON and
1114   // VFP pipelines on A8.
1115   let D = VFPNeonA8Domain;
1116 }
1117
1118 def VTOSHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 0,
1119                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1120                  IIC_fpCVTDI, "vcvt", ".s16.f64\t$dst, $a, $fbits", []>;
1121
1122 def VTOUHD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 0,
1123                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1124                  IIC_fpCVTDI, "vcvt", ".u16.f64\t$dst, $a, $fbits", []>;
1125
1126 def VTOSLD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1110, 0b1011, 1,
1127                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1128                  IIC_fpCVTDI, "vcvt", ".s32.f64\t$dst, $a, $fbits", []>;
1129
1130 def VTOULD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1111, 0b1011, 1,
1131                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1132                  IIC_fpCVTDI, "vcvt", ".u32.f64\t$dst, $a, $fbits", []>;
1133
1134 // Fixed-Point to FP:
1135
1136 def VSHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 0,
1137                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1138                  IIC_fpCVTIS, "vcvt", ".f32.s16\t$dst, $a, $fbits", []> {
1139   // Some single precision VFP instructions may be executed on both NEON and
1140   // VFP pipelines on A8.
1141   let D = VFPNeonA8Domain;
1142 }
1143
1144 def VUHTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 0,
1145                        (outs SPR:$dst), (ins SPR:$a, fbits16:$fbits),
1146                  IIC_fpCVTIS, "vcvt", ".f32.u16\t$dst, $a, $fbits", []> {
1147   // Some single precision VFP instructions may be executed on both NEON and
1148   // VFP pipelines on A8.
1149   let D = VFPNeonA8Domain;
1150 }
1151
1152 def VSLTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1010, 0b1010, 1,
1153                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1154                  IIC_fpCVTIS, "vcvt", ".f32.s32\t$dst, $a, $fbits", []> {
1155   // Some single precision VFP instructions may be executed on both NEON and
1156   // VFP pipelines on A8.
1157   let D = VFPNeonA8Domain;
1158 }
1159
1160 def VULTOS : AVConv1XInsS_Encode<0b11101, 0b11, 0b1011, 0b1010, 1,
1161                        (outs SPR:$dst), (ins SPR:$a, fbits32:$fbits),
1162                  IIC_fpCVTIS, "vcvt", ".f32.u32\t$dst, $a, $fbits", []> {
1163   // Some single precision VFP instructions may be executed on both NEON and
1164   // VFP pipelines on A8.
1165   let D = VFPNeonA8Domain;
1166 }
1167
1168 def VSHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 0,
1169                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1170                  IIC_fpCVTID, "vcvt", ".f64.s16\t$dst, $a, $fbits", []>;
1171
1172 def VUHTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 0,
1173                        (outs DPR:$dst), (ins DPR:$a, fbits16:$fbits),
1174                  IIC_fpCVTID, "vcvt", ".f64.u16\t$dst, $a, $fbits", []>;
1175
1176 def VSLTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1010, 0b1011, 1,
1177                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1178                  IIC_fpCVTID, "vcvt", ".f64.s32\t$dst, $a, $fbits", []>;
1179
1180 def VULTOD : AVConv1XInsD_Encode<0b11101, 0b11, 0b1011, 0b1011, 1,
1181                        (outs DPR:$dst), (ins DPR:$a, fbits32:$fbits),
1182                  IIC_fpCVTID, "vcvt", ".f64.u32\t$dst, $a, $fbits", []>;
1183
1184 } // End of 'let Constraints = "$a = $dst" in'
1185
1186 //===----------------------------------------------------------------------===//
1187 // FP Multiply-Accumulate Operations.
1188 //
1189
1190 def VMLAD : ADbI<0b11100, 0b00, 0, 0,
1191                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1192                  IIC_fpMAC64, "vmla", ".f64\t$Dd, $Dn, $Dm",
1193                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1194                                           (f64 DPR:$Ddin)))]>,
1195               RegConstraint<"$Ddin = $Dd">,
1196               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1197
1198 def VMLAS : ASbIn<0b11100, 0b00, 0, 0,
1199                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1200                   IIC_fpMAC32, "vmla", ".f32\t$Sd, $Sn, $Sm",
1201                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1202                                            SPR:$Sdin))]>,
1203               RegConstraint<"$Sdin = $Sd">,
1204               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1205   // Some single precision VFP instructions may be executed on both NEON and
1206   // VFP pipelines on A8.
1207   let D = VFPNeonA8Domain;
1208 }
1209
1210 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1211           (VMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1212           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1213 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1214           (VMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1215           Requires<[HasVFP2,DontUseNEONForFP, UseFPVMLx,DontUseFusedMAC]>;
1216
1217 def VMLSD : ADbI<0b11100, 0b00, 1, 0,
1218                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1219                  IIC_fpMAC64, "vmls", ".f64\t$Dd, $Dn, $Dm",
1220                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1221                                           (f64 DPR:$Ddin)))]>,
1222               RegConstraint<"$Ddin = $Dd">,
1223               Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1224
1225 def VMLSS : ASbIn<0b11100, 0b00, 1, 0,
1226                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1227                   IIC_fpMAC32, "vmls", ".f32\t$Sd, $Sn, $Sm",
1228                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1229                                            SPR:$Sdin))]>,
1230               RegConstraint<"$Sdin = $Sd">,
1231               Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1232   // Some single precision VFP instructions may be executed on both NEON and
1233   // VFP pipelines on A8.
1234   let D = VFPNeonA8Domain;
1235 }
1236
1237 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1238           (VMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1239           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1240 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1241           (VMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1242           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1243
1244 def VNMLAD : ADbI<0b11100, 0b01, 1, 0,
1245                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1246                   IIC_fpMAC64, "vnmla", ".f64\t$Dd, $Dn, $Dm",
1247                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1248                                           (f64 DPR:$Ddin)))]>,
1249                 RegConstraint<"$Ddin = $Dd">,
1250                 Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1251
1252 def VNMLAS : ASbI<0b11100, 0b01, 1, 0,
1253                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1254                   IIC_fpMAC32, "vnmla", ".f32\t$Sd, $Sn, $Sm",
1255                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1256                                            SPR:$Sdin))]>,
1257                 RegConstraint<"$Sdin = $Sd">,
1258                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1259   // Some single precision VFP instructions may be executed on both NEON and
1260   // VFP pipelines on A8.
1261   let D = VFPNeonA8Domain;
1262 }
1263
1264 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1265           (VNMLAD DPR:$dstin, DPR:$a, DPR:$b)>,
1266           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1267 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1268           (VNMLAS SPR:$dstin, SPR:$a, SPR:$b)>,
1269           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1270
1271 def VNMLSD : ADbI<0b11100, 0b01, 0, 0,
1272                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1273                   IIC_fpMAC64, "vnmls", ".f64\t$Dd, $Dn, $Dm",
1274                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1275                                            (f64 DPR:$Ddin)))]>,
1276                RegConstraint<"$Ddin = $Dd">,
1277                Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1278
1279 def VNMLSS : ASbI<0b11100, 0b01, 0, 0,
1280                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1281                   IIC_fpMAC32, "vnmls", ".f32\t$Sd, $Sn, $Sm",
1282              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1283                          RegConstraint<"$Sdin = $Sd">,
1284                 Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]> {
1285   // Some single precision VFP instructions may be executed on both NEON and
1286   // VFP pipelines on A8.
1287   let D = VFPNeonA8Domain;
1288 }
1289
1290 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1291           (VNMLSD DPR:$dstin, DPR:$a, DPR:$b)>,
1292           Requires<[HasVFP2,UseFPVMLx,DontUseFusedMAC]>;
1293 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1294           (VNMLSS SPR:$dstin, SPR:$a, SPR:$b)>,
1295           Requires<[HasVFP2,DontUseNEONForFP,UseFPVMLx,DontUseFusedMAC]>;
1296
1297 //===----------------------------------------------------------------------===//
1298 // Fused FP Multiply-Accumulate Operations.
1299 //
1300 def VFMAD : ADbI<0b11101, 0b10, 0, 0,
1301                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1302                  IIC_fpFMAC64, "vfma", ".f64\t$Dd, $Dn, $Dm",
1303                  [(set DPR:$Dd, (fadd_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1304                                           (f64 DPR:$Ddin)))]>,
1305               RegConstraint<"$Ddin = $Dd">,
1306               Requires<[HasVFP4,UseFusedMAC]>;
1307
1308 def VFMAS : ASbIn<0b11101, 0b10, 0, 0,
1309                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1310                   IIC_fpFMAC32, "vfma", ".f32\t$Sd, $Sn, $Sm",
1311                   [(set SPR:$Sd, (fadd_mlx (fmul_su SPR:$Sn, SPR:$Sm),
1312                                            SPR:$Sdin))]>,
1313               RegConstraint<"$Sdin = $Sd">,
1314               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1315   // Some single precision VFP instructions may be executed on both NEON and
1316   // VFP pipelines.
1317 }
1318
1319 def : Pat<(fadd_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1320           (VFMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1321           Requires<[HasVFP4,UseFusedMAC]>;
1322 def : Pat<(fadd_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1323           (VFMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1324           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1325
1326 // Match @llvm.fma.* intrinsics
1327 // (fma x, y, z) -> (vfms z, x, y)
1328 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, DPR:$Ddin)),
1329           (VFMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1330       Requires<[HasVFP4]>;
1331 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, SPR:$Sdin)),
1332           (VFMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1333       Requires<[HasVFP4]>;
1334
1335 def VFMSD : ADbI<0b11101, 0b10, 1, 0,
1336                  (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1337                  IIC_fpFMAC64, "vfms", ".f64\t$Dd, $Dn, $Dm",
1338                  [(set DPR:$Dd, (fadd_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1339                                           (f64 DPR:$Ddin)))]>,
1340               RegConstraint<"$Ddin = $Dd">,
1341               Requires<[HasVFP4,UseFusedMAC]>;
1342
1343 def VFMSS : ASbIn<0b11101, 0b10, 1, 0,
1344                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1345                   IIC_fpFMAC32, "vfms", ".f32\t$Sd, $Sn, $Sm",
1346                   [(set SPR:$Sd, (fadd_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1347                                            SPR:$Sdin))]>,
1348               RegConstraint<"$Sdin = $Sd">,
1349               Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1350   // Some single precision VFP instructions may be executed on both NEON and
1351   // VFP pipelines.
1352 }
1353
1354 def : Pat<(fsub_mlx DPR:$dstin, (fmul_su DPR:$a, (f64 DPR:$b))),
1355           (VFMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1356           Requires<[HasVFP4,UseFusedMAC]>;
1357 def : Pat<(fsub_mlx SPR:$dstin, (fmul_su SPR:$a, SPR:$b)),
1358           (VFMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1359           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1360
1361 // Match @llvm.fma.* intrinsics
1362 // (fma (fneg x), y, z) -> (vfms z, x, y)
1363 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin)),
1364           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1365       Requires<[HasVFP4]>;
1366 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin)),
1367           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1368       Requires<[HasVFP4]>;
1369 // (fma x, (fneg y), z) -> (vfms z, x, y)
1370 def : Pat<(f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin)),
1371           (VFMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1372       Requires<[HasVFP4]>;
1373 def : Pat<(f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin)),
1374           (VFMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1375       Requires<[HasVFP4]>;
1376
1377 def VFNMAD : ADbI<0b11101, 0b01, 1, 0,
1378                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1379                   IIC_fpFMAC64, "vfnma", ".f64\t$Dd, $Dn, $Dm",
1380                   [(set DPR:$Dd,(fsub_mlx (fneg (fmul_su DPR:$Dn,DPR:$Dm)),
1381                                           (f64 DPR:$Ddin)))]>,
1382                 RegConstraint<"$Ddin = $Dd">,
1383                 Requires<[HasVFP4,UseFusedMAC]>;
1384
1385 def VFNMAS : ASbI<0b11101, 0b01, 1, 0,
1386                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1387                   IIC_fpFMAC32, "vfnma", ".f32\t$Sd, $Sn, $Sm",
1388                   [(set SPR:$Sd, (fsub_mlx (fneg (fmul_su SPR:$Sn, SPR:$Sm)),
1389                                            SPR:$Sdin))]>,
1390                 RegConstraint<"$Sdin = $Sd">,
1391                 Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1392   // Some single precision VFP instructions may be executed on both NEON and
1393   // VFP pipelines.
1394 }
1395
1396 def : Pat<(fsub_mlx (fneg (fmul_su DPR:$a, (f64 DPR:$b))), DPR:$dstin),
1397           (VFNMAD DPR:$dstin, DPR:$a, DPR:$b)>,
1398           Requires<[HasVFP4,UseFusedMAC]>;
1399 def : Pat<(fsub_mlx (fneg (fmul_su SPR:$a, SPR:$b)), SPR:$dstin),
1400           (VFNMAS SPR:$dstin, SPR:$a, SPR:$b)>,
1401           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1402
1403 // Match @llvm.fma.* intrinsics
1404 // (fneg (fma x, y, z)) -> (vfnma z, x, y)
1405 def : Pat<(fneg (fma (f64 DPR:$Dn), (f64 DPR:$Dm), (f64 DPR:$Ddin))),
1406           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1407       Requires<[HasVFP4]>;
1408 def : Pat<(fneg (fma (f32 SPR:$Sn), (f32 SPR:$Sm), (f32 SPR:$Sdin))),
1409           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1410       Requires<[HasVFP4]>;
1411 // (fma (fneg x), y, (fneg z)) -> (vfnma z, x, y)
1412 def : Pat<(f64 (fma (fneg DPR:$Dn), DPR:$Dm, (fneg DPR:$Ddin))),
1413           (VFNMAD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1414       Requires<[HasVFP4]>;
1415 def : Pat<(f32 (fma (fneg SPR:$Sn), SPR:$Sm, (fneg SPR:$Sdin))),
1416           (VFNMAS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1417       Requires<[HasVFP4]>;
1418
1419 def VFNMSD : ADbI<0b11101, 0b01, 0, 0,
1420                   (outs DPR:$Dd), (ins DPR:$Ddin, DPR:$Dn, DPR:$Dm),
1421                   IIC_fpFMAC64, "vfnms", ".f64\t$Dd, $Dn, $Dm",
1422                   [(set DPR:$Dd, (fsub_mlx (fmul_su DPR:$Dn, DPR:$Dm),
1423                                            (f64 DPR:$Ddin)))]>,
1424                RegConstraint<"$Ddin = $Dd">,
1425                Requires<[HasVFP4,UseFusedMAC]>;
1426
1427 def VFNMSS : ASbI<0b11101, 0b01, 0, 0,
1428                   (outs SPR:$Sd), (ins SPR:$Sdin, SPR:$Sn, SPR:$Sm),
1429                   IIC_fpFMAC32, "vfnms", ".f32\t$Sd, $Sn, $Sm",
1430              [(set SPR:$Sd, (fsub_mlx (fmul_su SPR:$Sn, SPR:$Sm), SPR:$Sdin))]>,
1431                          RegConstraint<"$Sdin = $Sd">,
1432                   Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]> {
1433   // Some single precision VFP instructions may be executed on both NEON and
1434   // VFP pipelines.
1435 }
1436
1437 def : Pat<(fsub_mlx (fmul_su DPR:$a, (f64 DPR:$b)), DPR:$dstin),
1438           (VFNMSD DPR:$dstin, DPR:$a, DPR:$b)>,
1439           Requires<[HasVFP4,UseFusedMAC]>;
1440 def : Pat<(fsub_mlx (fmul_su SPR:$a, SPR:$b), SPR:$dstin),
1441           (VFNMSS SPR:$dstin, SPR:$a, SPR:$b)>,
1442           Requires<[HasVFP4,DontUseNEONForFP,UseFusedMAC]>;
1443
1444 // Match @llvm.fma.* intrinsics
1445
1446 // (fma x, y, (fneg z)) -> (vfnms z, x, y))
1447 def : Pat<(f64 (fma DPR:$Dn, DPR:$Dm, (fneg DPR:$Ddin))),
1448           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1449       Requires<[HasVFP4]>;
1450 def : Pat<(f32 (fma SPR:$Sn, SPR:$Sm, (fneg SPR:$Sdin))),
1451           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1452       Requires<[HasVFP4]>;
1453 // (fneg (fma (fneg x), y, z)) -> (vfnms z, x, y)
1454 def : Pat<(fneg (f64 (fma (fneg DPR:$Dn), DPR:$Dm, DPR:$Ddin))),
1455           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1456       Requires<[HasVFP4]>;
1457 def : Pat<(fneg (f32 (fma (fneg SPR:$Sn), SPR:$Sm, SPR:$Sdin))),
1458           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1459       Requires<[HasVFP4]>;
1460 // (fneg (fma x, (fneg y), z) -> (vfnms z, x, y)
1461 def : Pat<(fneg (f64 (fma DPR:$Dn, (fneg DPR:$Dm), DPR:$Ddin))),
1462           (VFNMSD DPR:$Ddin, DPR:$Dn, DPR:$Dm)>,
1463       Requires<[HasVFP4]>;
1464 def : Pat<(fneg (f32 (fma SPR:$Sn, (fneg SPR:$Sm), SPR:$Sdin))),
1465           (VFNMSS SPR:$Sdin, SPR:$Sn, SPR:$Sm)>,
1466       Requires<[HasVFP4]>;
1467
1468 //===----------------------------------------------------------------------===//
1469 // FP Conditional moves.
1470 //
1471
1472 let neverHasSideEffects = 1 in {
1473 def VMOVDcc  : PseudoInst<(outs DPR:$Dd), (ins DPR:$Dn, DPR:$Dm, cmovpred:$p),
1474                     IIC_fpUNA64,
1475                     [(set (f64 DPR:$Dd),
1476                           (ARMcmov DPR:$Dn, DPR:$Dm, cmovpred:$p))]>,
1477                RegConstraint<"$Dn = $Dd">, Requires<[HasVFP2]>;
1478
1479 def VMOVScc  : PseudoInst<(outs SPR:$Sd), (ins SPR:$Sn, SPR:$Sm, cmovpred:$p),
1480                     IIC_fpUNA32,
1481                     [(set (f32 SPR:$Sd),
1482                           (ARMcmov SPR:$Sn, SPR:$Sm, cmovpred:$p))]>,
1483                RegConstraint<"$Sn = $Sd">, Requires<[HasVFP2]>;
1484 } // neverHasSideEffects
1485
1486 //===----------------------------------------------------------------------===//
1487 // Move from VFP System Register to ARM core register.
1488 //
1489
1490 class MovFromVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1491                  list<dag> pattern>:
1492   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1493
1494   // Instruction operand.
1495   bits<4> Rt;
1496
1497   let Inst{27-20} = 0b11101111;
1498   let Inst{19-16} = opc19_16;
1499   let Inst{15-12} = Rt;
1500   let Inst{11-8}  = 0b1010;
1501   let Inst{7}     = 0;
1502   let Inst{6-5}   = 0b00;
1503   let Inst{4}     = 1;
1504   let Inst{3-0}   = 0b0000;
1505 }
1506
1507 // APSR is the application level alias of CPSR. This FPSCR N, Z, C, V flags
1508 // to APSR.
1509 let Defs = [CPSR], Uses = [FPSCR_NZCV], Rt = 0b1111 /* apsr_nzcv */ in
1510 def FMSTAT : MovFromVFP<0b0001 /* fpscr */, (outs), (ins),
1511                         "vmrs", "\tAPSR_nzcv, fpscr", [(arm_fmstat)]>;
1512
1513 // Application level FPSCR -> GPR
1514 let hasSideEffects = 1, Uses = [FPSCR] in
1515 def VMRS : MovFromVFP<0b0001 /* fpscr */, (outs GPR:$Rt), (ins),
1516                       "vmrs", "\t$Rt, fpscr",
1517                       [(set GPR:$Rt, (int_arm_get_fpscr))]>;
1518
1519 // System level FPEXC, FPSID -> GPR
1520 let Uses = [FPSCR] in {
1521   def VMRS_FPEXC : MovFromVFP<0b1000 /* fpexc */, (outs GPR:$Rt), (ins),
1522                               "vmrs", "\t$Rt, fpexc", []>;
1523   def VMRS_FPSID : MovFromVFP<0b0000 /* fpsid */, (outs GPR:$Rt), (ins),
1524                               "vmrs", "\t$Rt, fpsid", []>;
1525   def VMRS_MVFR0 : MovFromVFP<0b0111 /* mvfr0 */, (outs GPR:$Rt), (ins),
1526                               "vmrs", "\t$Rt, mvfr0", []>;
1527   def VMRS_MVFR1 : MovFromVFP<0b0110 /* mvfr1 */, (outs GPR:$Rt), (ins),
1528                               "vmrs", "\t$Rt, mvfr1", []>;
1529   def VMRS_FPINST : MovFromVFP<0b1001 /* fpinst */, (outs GPR:$Rt), (ins),
1530                               "vmrs", "\t$Rt, fpinst", []>;
1531   def VMRS_FPINST2 : MovFromVFP<0b1010 /* fpinst2 */, (outs GPR:$Rt), (ins),
1532                                 "vmrs", "\t$Rt, fpinst2", []>;
1533 }
1534
1535 //===----------------------------------------------------------------------===//
1536 // Move from ARM core register to VFP System Register.
1537 //
1538
1539 class MovToVFP<bits<4> opc19_16, dag oops, dag iops, string opc, string asm,
1540                list<dag> pattern>:
1541   VFPAI<oops, iops, VFPMiscFrm, IIC_fpSTAT, opc, asm, pattern> {
1542
1543   // Instruction operand.
1544   bits<4> src;
1545
1546   // Encode instruction operand.
1547   let Inst{15-12} = src;
1548
1549   let Inst{27-20} = 0b11101110;
1550   let Inst{19-16} = opc19_16;
1551   let Inst{11-8}  = 0b1010;
1552   let Inst{7}     = 0;
1553   let Inst{4}     = 1;
1554 }
1555
1556 let Defs = [FPSCR] in {
1557   // Application level GPR -> FPSCR
1558   def VMSR : MovToVFP<0b0001 /* fpscr */, (outs), (ins GPR:$src),
1559                       "vmsr", "\tfpscr, $src", [(int_arm_set_fpscr GPR:$src)]>;
1560   // System level GPR -> FPEXC
1561   def VMSR_FPEXC : MovToVFP<0b1000 /* fpexc */, (outs), (ins GPR:$src),
1562                       "vmsr", "\tfpexc, $src", []>;
1563   // System level GPR -> FPSID
1564   def VMSR_FPSID : MovToVFP<0b0000 /* fpsid */, (outs), (ins GPR:$src),
1565                       "vmsr", "\tfpsid, $src", []>;
1566
1567   def VMSR_FPINST : MovToVFP<0b1001 /* fpinst */, (outs), (ins GPR:$src),
1568                               "vmsr", "\tfpinst, $src", []>;
1569   def VMSR_FPINST2 : MovToVFP<0b1010 /* fpinst2 */, (outs), (ins GPR:$src),
1570                                 "vmsr", "\tfpinst2, $src", []>;
1571 }
1572
1573 //===----------------------------------------------------------------------===//
1574 // Misc.
1575 //
1576
1577 // Materialize FP immediates. VFP3 only.
1578 let isReMaterializable = 1 in {
1579 def FCONSTD : VFPAI<(outs DPR:$Dd), (ins vfp_f64imm:$imm),
1580                     VFPMiscFrm, IIC_fpUNA64,
1581                     "vmov", ".f64\t$Dd, $imm",
1582                     [(set DPR:$Dd, vfp_f64imm:$imm)]>, Requires<[HasVFP3]> {
1583   bits<5> Dd;
1584   bits<8> imm;
1585
1586   let Inst{27-23} = 0b11101;
1587   let Inst{22}    = Dd{4};
1588   let Inst{21-20} = 0b11;
1589   let Inst{19-16} = imm{7-4};
1590   let Inst{15-12} = Dd{3-0};
1591   let Inst{11-9}  = 0b101;
1592   let Inst{8}     = 1;          // Double precision.
1593   let Inst{7-4}   = 0b0000;
1594   let Inst{3-0}   = imm{3-0};
1595 }
1596
1597 def FCONSTS : VFPAI<(outs SPR:$Sd), (ins vfp_f32imm:$imm),
1598                      VFPMiscFrm, IIC_fpUNA32,
1599                      "vmov", ".f32\t$Sd, $imm",
1600                      [(set SPR:$Sd, vfp_f32imm:$imm)]>, Requires<[HasVFP3]> {
1601   bits<5> Sd;
1602   bits<8> imm;
1603
1604   let Inst{27-23} = 0b11101;
1605   let Inst{22}    = Sd{0};
1606   let Inst{21-20} = 0b11;
1607   let Inst{19-16} = imm{7-4};
1608   let Inst{15-12} = Sd{4-1};
1609   let Inst{11-9}  = 0b101;
1610   let Inst{8}     = 0;          // Single precision.
1611   let Inst{7-4}   = 0b0000;
1612   let Inst{3-0}   = imm{3-0};
1613 }
1614 }
1615
1616 //===----------------------------------------------------------------------===//
1617 // Assembler aliases.
1618 //
1619 // A few mnemnoic aliases for pre-unifixed syntax. We don't guarantee to
1620 // support them all, but supporting at least some of the basics is
1621 // good to be friendly.
1622 def : VFP2MnemonicAlias<"flds", "vldr">;
1623 def : VFP2MnemonicAlias<"fldd", "vldr">;
1624 def : VFP2MnemonicAlias<"fmrs", "vmov">;
1625 def : VFP2MnemonicAlias<"fmsr", "vmov">;
1626 def : VFP2MnemonicAlias<"fsqrts", "vsqrt">;
1627 def : VFP2MnemonicAlias<"fsqrtd", "vsqrt">;
1628 def : VFP2MnemonicAlias<"fadds", "vadd.f32">;
1629 def : VFP2MnemonicAlias<"faddd", "vadd.f64">;
1630 def : VFP2MnemonicAlias<"fmrdd", "vmov">;
1631 def : VFP2MnemonicAlias<"fmrds", "vmov">;
1632 def : VFP2MnemonicAlias<"fmrrd", "vmov">;
1633 def : VFP2MnemonicAlias<"fmdrr", "vmov">;
1634 def : VFP2MnemonicAlias<"fmuls", "vmul.f32">;
1635 def : VFP2MnemonicAlias<"fmuld", "vmul.f64">;
1636 def : VFP2MnemonicAlias<"fnegs", "vneg.f32">;
1637 def : VFP2MnemonicAlias<"fnegd", "vneg.f64">;
1638 def : VFP2MnemonicAlias<"ftosizd", "vcvt.s32.f64">;
1639 def : VFP2MnemonicAlias<"ftosid", "vcvtr.s32.f64">;
1640 def : VFP2MnemonicAlias<"ftosizs", "vcvt.s32.f32">;
1641 def : VFP2MnemonicAlias<"ftosis", "vcvtr.s32.f32">;
1642 def : VFP2MnemonicAlias<"ftouizd", "vcvt.u32.f64">;
1643 def : VFP2MnemonicAlias<"ftouid", "vcvtr.u32.f64">;
1644 def : VFP2MnemonicAlias<"ftouizs", "vcvt.u32.f32">;
1645 def : VFP2MnemonicAlias<"ftouis", "vcvtr.u32.f32">;
1646 def : VFP2MnemonicAlias<"fsitod", "vcvt.f64.s32">;
1647 def : VFP2MnemonicAlias<"fsitos", "vcvt.f32.s32">;
1648 def : VFP2MnemonicAlias<"fuitod", "vcvt.f64.u32">;
1649 def : VFP2MnemonicAlias<"fuitos", "vcvt.f32.u32">;
1650 def : VFP2MnemonicAlias<"fsts", "vstr">;
1651 def : VFP2MnemonicAlias<"fstd", "vstr">;
1652 def : VFP2MnemonicAlias<"fmacd", "vmla.f64">;
1653 def : VFP2MnemonicAlias<"fmacs", "vmla.f32">;
1654 def : VFP2MnemonicAlias<"fcpys", "vmov.f32">;
1655 def : VFP2MnemonicAlias<"fcpyd", "vmov.f64">;
1656 def : VFP2MnemonicAlias<"fcmps", "vcmp.f32">;
1657 def : VFP2MnemonicAlias<"fcmpd", "vcmp.f64">;
1658 def : VFP2MnemonicAlias<"fdivs", "vdiv.f32">;
1659 def : VFP2MnemonicAlias<"fdivd", "vdiv.f64">;
1660 def : VFP2MnemonicAlias<"fmrx", "vmrs">;
1661 def : VFP2MnemonicAlias<"fmxr", "vmsr">;
1662
1663 // Be friendly and accept the old form of zero-compare
1664 def : VFP2InstAlias<"fcmpzd${p} $val", (VCMPZD DPR:$val, pred:$p)>;
1665 def : VFP2InstAlias<"fcmpzs${p} $val", (VCMPZS SPR:$val, pred:$p)>;
1666
1667
1668 def : VFP2InstAlias<"fmstat${p}", (FMSTAT pred:$p)>;
1669 def : VFP2InstAlias<"fadds${p} $Sd, $Sn, $Sm",
1670                     (VADDS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1671 def : VFP2InstAlias<"faddd${p} $Dd, $Dn, $Dm",
1672                     (VADDD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1673 def : VFP2InstAlias<"fsubs${p} $Sd, $Sn, $Sm",
1674                     (VSUBS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p)>;
1675 def : VFP2InstAlias<"fsubd${p} $Dd, $Dn, $Dm",
1676                     (VSUBD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p)>;
1677
1678 // No need for the size suffix on VSQRT. It's implied by the register classes.
1679 def : VFP2InstAlias<"vsqrt${p} $Sd, $Sm", (VSQRTS SPR:$Sd, SPR:$Sm, pred:$p)>;
1680 def : VFP2InstAlias<"vsqrt${p} $Dd, $Dm", (VSQRTD DPR:$Dd, DPR:$Dm, pred:$p)>;
1681
1682 // VLDR/VSTR accept an optional type suffix.
1683 def : VFP2InstAlias<"vldr${p}.32 $Sd, $addr",
1684                     (VLDRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1685 def : VFP2InstAlias<"vstr${p}.32 $Sd, $addr",
1686                     (VSTRS SPR:$Sd, addrmode5:$addr, pred:$p)>;
1687 def : VFP2InstAlias<"vldr${p}.64 $Dd, $addr",
1688                     (VLDRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1689 def : VFP2InstAlias<"vstr${p}.64 $Dd, $addr",
1690                     (VSTRD DPR:$Dd, addrmode5:$addr, pred:$p)>;
1691
1692 // VMOV can accept optional 32-bit or less data type suffix suffix.
1693 def : VFP2InstAlias<"vmov${p}.8 $Rt, $Sn",
1694                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1695 def : VFP2InstAlias<"vmov${p}.16 $Rt, $Sn",
1696                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1697 def : VFP2InstAlias<"vmov${p}.32 $Rt, $Sn",
1698                     (VMOVRS GPR:$Rt, SPR:$Sn, pred:$p)>;
1699 def : VFP2InstAlias<"vmov${p}.8 $Sn, $Rt",
1700                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1701 def : VFP2InstAlias<"vmov${p}.16 $Sn, $Rt",
1702                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1703 def : VFP2InstAlias<"vmov${p}.32 $Sn, $Rt",
1704                     (VMOVSR SPR:$Sn, GPR:$Rt, pred:$p)>;
1705
1706 def : VFP2InstAlias<"vmov${p}.f64 $Rt, $Rt2, $Dn",
1707                     (VMOVRRD GPR:$Rt, GPR:$Rt2, DPR:$Dn, pred:$p)>;
1708 def : VFP2InstAlias<"vmov${p}.f64 $Dn, $Rt, $Rt2",
1709                     (VMOVDRR DPR:$Dn, GPR:$Rt, GPR:$Rt2, pred:$p)>;
1710
1711 // VMOVS doesn't need the .f32 to disambiguate from the NEON encoding the way
1712 // VMOVD does.
1713 def : VFP2InstAlias<"vmov${p} $Sd, $Sm",
1714                     (VMOVS SPR:$Sd, SPR:$Sm, pred:$p)>;