lib/Target/ARM/ARMInstrThumb2.td

   1 //===-- ARMInstrThumb2.td - Thumb2 support for ARM ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // t2_shift_imm: An integer that encodes a shift amount and the type of shift
  32 // (asr or lsl). The 6-bit immediate encodes as:
  33 //    {5}     0 ==> lsl
  34 //            1     asr
  35 //    {4-0}   imm5 shift amount.
  36 //            asr #32 not allowed
  37 def t2_shift_imm : Operand<i32> {
  38   let PrintMethod = "printShiftImmOperand";
  39   let ParserMatchClass = ShifterImmAsmOperand;
  40   let DecoderMethod = "DecodeT2ShifterImmOperand";
  41 }
  42
  43 // Shifted operands. No register controlled shifts for Thumb2.
  44 // Note: We do not support rrx shifted operands yet.
  45 def t2_so_reg : Operand<i32>,    // reg imm
  46                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  47                                [shl,srl,sra,rotr]> {
  48   let EncoderMethod = "getT2SORegOpValue";
  49   let PrintMethod = "printT2SOOperand";
  50   let DecoderMethod = "DecodeSORegImmOperand";
  51   let ParserMatchClass = ShiftedImmAsmOperand;
  52   let MIOperandInfo = (ops rGPR, i32imm);
  53 }
  54
  55 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  56 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  57   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  58 }]>;
  59
  60 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  61 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  62   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  63 }]>;
  64
  65 // so_imm_notSext_XFORM - Return a so_imm value packed into the format
  66 // described for so_imm_notSext def below, with sign extension from 16
  67 // bits.
  68 def t2_so_imm_notSext16_XFORM : SDNodeXForm<imm, [{
  69   APInt apIntN = N->getAPIntValue();
  70   unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
  71   return CurDAG->getTargetConstant(~N16bitSignExt, MVT::i32);
  72 }]>;
  73
  74 // t2_so_imm - Match a 32-bit immediate operand, which is an
  75 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  76 // immediate splatted into multiple bytes of the word.
  77 def t2_so_imm_asmoperand : ImmAsmOperand { let Name = "T2SOImm"; }
  78 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  79     return ARM_AM::getT2SOImmVal(Imm) != -1;
  80   }]> {
  81   let ParserMatchClass = t2_so_imm_asmoperand;
  82   let EncoderMethod = "getT2SOImmOpValue";
  83   let DecoderMethod = "DecodeT2SOImm";
  84 }
  85
  86 // t2_so_imm_not - Match an immediate that is a complement
  87 // of a t2_so_imm.
  88 // Note: this pattern doesn't require an encoder method and such, as it's
  89 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
  90 // is handled by the destination instructions, which use t2_so_imm.
  91 def t2_so_imm_not_asmoperand : AsmOperandClass { let Name = "T2SOImmNot"; }
  92 def t2_so_imm_not : Operand<i32>, PatLeaf<(imm), [{
  93   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  94 }], t2_so_imm_not_XFORM> {
  95   let ParserMatchClass = t2_so_imm_not_asmoperand;
  96 }
  97
  98 // t2_so_imm_notSext - match an immediate that is a complement of a t2_so_imm
  99 // if the upper 16 bits are zero.
 100 def t2_so_imm_notSext : Operand<i32>, PatLeaf<(imm), [{
 101     APInt apIntN = N->getAPIntValue();
 102     if (!apIntN.isIntN(16)) return false;
 103     unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
 104     return ARM_AM::getT2SOImmVal(~N16bitSignExt) != -1;
 105   }], t2_so_imm_notSext16_XFORM> {
 106   let ParserMatchClass = t2_so_imm_not_asmoperand;
 107 }
 108
 109 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
 110 def t2_so_imm_neg_asmoperand : AsmOperandClass { let Name = "T2SOImmNeg"; }
 111 def t2_so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 112   int64_t Value = -(int)N->getZExtValue();
 113   return Value && ARM_AM::getT2SOImmVal(Value) != -1;
 114 }], t2_so_imm_neg_XFORM> {
 115   let ParserMatchClass = t2_so_imm_neg_asmoperand;
 116 }
 117
 118 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
 119 def imm0_4095_asmoperand: ImmAsmOperand { let Name = "Imm0_4095"; }
 120 def imm0_4095 : Operand<i32>, ImmLeaf<i32, [{
 121   return Imm >= 0 && Imm < 4096;
 122 }]> {
 123   let ParserMatchClass = imm0_4095_asmoperand;
 124 }
 125
 126 def imm0_4095_neg_asmoperand: AsmOperandClass { let Name = "Imm0_4095Neg"; }
 127 def imm0_4095_neg : Operand<i32>, PatLeaf<(i32 imm), [{
 128  return (uint32_t)(-N->getZExtValue()) < 4096;
 129 }], imm_neg_XFORM> {
 130   let ParserMatchClass = imm0_4095_neg_asmoperand;
 131 }
 132
 133 def imm1_255_neg : PatLeaf<(i32 imm), [{
 134   uint32_t Val = -N->getZExtValue();
 135   return (Val > 0 && Val < 255);
 136 }], imm_neg_XFORM>;
 137
 138 def imm0_255_not : PatLeaf<(i32 imm), [{
 139   return (uint32_t)(~N->getZExtValue()) < 255;
 140 }], imm_comp_XFORM>;
 141
 142 def lo5AllOne : PatLeaf<(i32 imm), [{
 143   // Returns true if all low 5-bits are 1.
 144   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
 145 }]>;
 146
 147 // Define Thumb2 specific addressing modes.
 148
 149 // t2addrmode_imm12  := reg + imm12
 150 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 151 def t2addrmode_imm12 : Operand<i32>,
 152                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 153   let PrintMethod = "printAddrModeImm12Operand<false>";
 154   let EncoderMethod = "getAddrModeImm12OpValue";
 155   let DecoderMethod = "DecodeT2AddrModeImm12";
 156   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 157   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 158 }
 159
 160 // t2ldrlabel  := imm12
 161 def t2ldrlabel : Operand<i32> {
 162   let EncoderMethod = "getAddrModeImm12OpValue";
 163   let PrintMethod = "printThumbLdrLabelOperand";
 164 }
 165
 166 def t2ldr_pcrel_imm12_asmoperand : AsmOperandClass {let Name = "MemPCRelImm12";}
 167 def t2ldr_pcrel_imm12 : Operand<i32> {
 168   let ParserMatchClass = t2ldr_pcrel_imm12_asmoperand;
 169   // used for assembler pseudo instruction and maps to t2ldrlabel, so
 170   // doesn't need encoder or print methods of its own.
 171 }
 172
 173 // ADR instruction labels.
 174 def t2adrlabel : Operand<i32> {
 175   let EncoderMethod = "getT2AdrLabelOpValue";
 176   let PrintMethod = "printAdrLabelOperand";
 177 }
 178
 179 // t2addrmode_posimm8  := reg + imm8
 180 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 181 def t2addrmode_posimm8 : Operand<i32> {
 182   let PrintMethod = "printT2AddrModeImm8Operand<false>";
 183   let EncoderMethod = "getT2AddrModeImm8OpValue";
 184   let DecoderMethod = "DecodeT2AddrModeImm8";
 185   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 186   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 187 }
 188
 189 // t2addrmode_negimm8  := reg - imm8
 190 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 191 def t2addrmode_negimm8 : Operand<i32>,
 192                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 193   let PrintMethod = "printT2AddrModeImm8Operand<false>";
 194   let EncoderMethod = "getT2AddrModeImm8OpValue";
 195   let DecoderMethod = "DecodeT2AddrModeImm8";
 196   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 197   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 198 }
 199
 200 // t2addrmode_imm8  := reg +/- imm8
 201 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 202 class T2AddrMode_Imm8 : Operand<i32>,
 203                         ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 204   let EncoderMethod = "getT2AddrModeImm8OpValue";
 205   let DecoderMethod = "DecodeT2AddrModeImm8";
 206   let ParserMatchClass = MemImm8OffsetAsmOperand;
 207   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 208 }
 209
 210 def t2addrmode_imm8 : T2AddrMode_Imm8 {
 211   let PrintMethod = "printT2AddrModeImm8Operand<false>";
 212 }
 213
 214 def t2addrmode_imm8_pre : T2AddrMode_Imm8 {
 215   let PrintMethod = "printT2AddrModeImm8Operand<true>";
 216 }
 217
 218 def t2am_imm8_offset : Operand<i32>,
 219                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 220                                       [], [SDNPWantRoot]> {
 221   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 222   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 223   let DecoderMethod = "DecodeT2Imm8";
 224 }
 225
 226 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 227 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 228 class T2AddrMode_Imm8s4 : Operand<i32> {
 229   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 230   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 231   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 232   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 233 }
 234
 235 def t2addrmode_imm8s4 : T2AddrMode_Imm8s4 {
 236   let PrintMethod = "printT2AddrModeImm8s4Operand<false>";
 237 }
 238
 239 def t2addrmode_imm8s4_pre : T2AddrMode_Imm8s4 {
 240   let PrintMethod = "printT2AddrModeImm8s4Operand<true>";
 241 }
 242
 243 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 244 def t2am_imm8s4_offset : Operand<i32> {
 245   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 246   let EncoderMethod = "getT2Imm8s4OpValue";
 247   let DecoderMethod = "DecodeT2Imm8S4";
 248 }
 249
 250 // t2addrmode_imm0_1020s4  := reg + (imm8 << 2)
 251 def MemImm0_1020s4OffsetAsmOperand : AsmOperandClass {
 252   let Name = "MemImm0_1020s4Offset";
 253 }
 254 def t2addrmode_imm0_1020s4 : Operand<i32> {
 255   let PrintMethod = "printT2AddrModeImm0_1020s4Operand";
 256   let EncoderMethod = "getT2AddrModeImm0_1020s4OpValue";
 257   let DecoderMethod = "DecodeT2AddrModeImm0_1020s4";
 258   let ParserMatchClass = MemImm0_1020s4OffsetAsmOperand;
 259   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 260 }
 261
 262 // t2addrmode_so_reg  := reg + (reg << imm2)
 263 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 264 def t2addrmode_so_reg : Operand<i32>,
 265                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 266   let PrintMethod = "printT2AddrModeSoRegOperand";
 267   let EncoderMethod = "getT2AddrModeSORegOpValue";
 268   let DecoderMethod = "DecodeT2AddrModeSOReg";
 269   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 270   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 271 }
 272
 273 // Addresses for the TBB/TBH instructions.
 274 def addrmode_tbb_asmoperand : AsmOperandClass { let Name = "MemTBB"; }
 275 def addrmode_tbb : Operand<i32> {
 276   let PrintMethod = "printAddrModeTBB";
 277   let ParserMatchClass = addrmode_tbb_asmoperand;
 278   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 279 }
 280 def addrmode_tbh_asmoperand : AsmOperandClass { let Name = "MemTBH"; }
 281 def addrmode_tbh : Operand<i32> {
 282   let PrintMethod = "printAddrModeTBH";
 283   let ParserMatchClass = addrmode_tbh_asmoperand;
 284   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 285 }
 286
 287 //===----------------------------------------------------------------------===//
 288 // Multiclass helpers...
 289 //
 290
 291
 292 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 293            string opc, string asm, list<dag> pattern>
 294   : T2I<oops, iops, itin, opc, asm, pattern> {
 295   bits<4> Rd;
 296   bits<12> imm;
 297
 298   let Inst{11-8}  = Rd;
 299   let Inst{26}    = imm{11};
 300   let Inst{14-12} = imm{10-8};
 301   let Inst{7-0}   = imm{7-0};
 302 }
 303
 304
 305 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 306            string opc, string asm, list<dag> pattern>
 307   : T2sI<oops, iops, itin, opc, asm, pattern> {
 308   bits<4> Rd;
 309   bits<4> Rn;
 310   bits<12> imm;
 311
 312   let Inst{11-8}  = Rd;
 313   let Inst{26}    = imm{11};
 314   let Inst{14-12} = imm{10-8};
 315   let Inst{7-0}   = imm{7-0};
 316 }
 317
 318 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 319            string opc, string asm, list<dag> pattern>
 320   : T2I<oops, iops, itin, opc, asm, pattern> {
 321   bits<4> Rn;
 322   bits<12> imm;
 323
 324   let Inst{19-16}  = Rn;
 325   let Inst{26}    = imm{11};
 326   let Inst{14-12} = imm{10-8};
 327   let Inst{7-0}   = imm{7-0};
 328 }
 329
 330
 331 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 332            string opc, string asm, list<dag> pattern>
 333   : T2I<oops, iops, itin, opc, asm, pattern> {
 334   bits<4> Rd;
 335   bits<12> ShiftedRm;
 336
 337   let Inst{11-8}  = Rd;
 338   let Inst{3-0}   = ShiftedRm{3-0};
 339   let Inst{5-4}   = ShiftedRm{6-5};
 340   let Inst{14-12} = ShiftedRm{11-9};
 341   let Inst{7-6}   = ShiftedRm{8-7};
 342 }
 343
 344 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 345            string opc, string asm, list<dag> pattern>
 346   : T2sI<oops, iops, itin, opc, asm, pattern> {
 347   bits<4> Rd;
 348   bits<12> ShiftedRm;
 349
 350   let Inst{11-8}  = Rd;
 351   let Inst{3-0}   = ShiftedRm{3-0};
 352   let Inst{5-4}   = ShiftedRm{6-5};
 353   let Inst{14-12} = ShiftedRm{11-9};
 354   let Inst{7-6}   = ShiftedRm{8-7};
 355 }
 356
 357 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 358            string opc, string asm, list<dag> pattern>
 359   : T2I<oops, iops, itin, opc, asm, pattern> {
 360   bits<4> Rn;
 361   bits<12> ShiftedRm;
 362
 363   let Inst{19-16} = Rn;
 364   let Inst{3-0}   = ShiftedRm{3-0};
 365   let Inst{5-4}   = ShiftedRm{6-5};
 366   let Inst{14-12} = ShiftedRm{11-9};
 367   let Inst{7-6}   = ShiftedRm{8-7};
 368 }
 369
 370 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 371            string opc, string asm, list<dag> pattern>
 372   : T2I<oops, iops, itin, opc, asm, pattern> {
 373   bits<4> Rd;
 374   bits<4> Rm;
 375
 376   let Inst{11-8}  = Rd;
 377   let Inst{3-0}   = Rm;
 378 }
 379
 380 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 381            string opc, string asm, list<dag> pattern>
 382   : T2sI<oops, iops, itin, opc, asm, pattern> {
 383   bits<4> Rd;
 384   bits<4> Rm;
 385
 386   let Inst{11-8}  = Rd;
 387   let Inst{3-0}   = Rm;
 388 }
 389
 390 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 391            string opc, string asm, list<dag> pattern>
 392   : T2I<oops, iops, itin, opc, asm, pattern> {
 393   bits<4> Rn;
 394   bits<4> Rm;
 395
 396   let Inst{19-16} = Rn;
 397   let Inst{3-0}   = Rm;
 398 }
 399
 400
 401 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 402            string opc, string asm, list<dag> pattern>
 403   : T2I<oops, iops, itin, opc, asm, pattern> {
 404   bits<4> Rd;
 405   bits<4> Rn;
 406   bits<12> imm;
 407
 408   let Inst{11-8}  = Rd;
 409   let Inst{19-16} = Rn;
 410   let Inst{26}    = imm{11};
 411   let Inst{14-12} = imm{10-8};
 412   let Inst{7-0}   = imm{7-0};
 413 }
 414
 415 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 416            string opc, string asm, list<dag> pattern>
 417   : T2sI<oops, iops, itin, opc, asm, pattern> {
 418   bits<4> Rd;
 419   bits<4> Rn;
 420   bits<12> imm;
 421
 422   let Inst{11-8}  = Rd;
 423   let Inst{19-16} = Rn;
 424   let Inst{26}    = imm{11};
 425   let Inst{14-12} = imm{10-8};
 426   let Inst{7-0}   = imm{7-0};
 427 }
 428
 429 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 430            string opc, string asm, list<dag> pattern>
 431   : T2I<oops, iops, itin, opc, asm, pattern> {
 432   bits<4> Rd;
 433   bits<4> Rm;
 434   bits<5> imm;
 435
 436   let Inst{11-8}  = Rd;
 437   let Inst{3-0}   = Rm;
 438   let Inst{14-12} = imm{4-2};
 439   let Inst{7-6}   = imm{1-0};
 440 }
 441
 442 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 443            string opc, string asm, list<dag> pattern>
 444   : T2sI<oops, iops, itin, opc, asm, pattern> {
 445   bits<4> Rd;
 446   bits<4> Rm;
 447   bits<5> imm;
 448
 449   let Inst{11-8}  = Rd;
 450   let Inst{3-0}   = Rm;
 451   let Inst{14-12} = imm{4-2};
 452   let Inst{7-6}   = imm{1-0};
 453 }
 454
 455 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 456            string opc, string asm, list<dag> pattern>
 457   : T2I<oops, iops, itin, opc, asm, pattern> {
 458   bits<4> Rd;
 459   bits<4> Rn;
 460   bits<4> Rm;
 461
 462   let Inst{11-8}  = Rd;
 463   let Inst{19-16} = Rn;
 464   let Inst{3-0}   = Rm;
 465 }
 466
 467 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 468            string opc, string asm, list<dag> pattern>
 469   : T2sI<oops, iops, itin, opc, asm, pattern> {
 470   bits<4> Rd;
 471   bits<4> Rn;
 472   bits<4> Rm;
 473
 474   let Inst{11-8}  = Rd;
 475   let Inst{19-16} = Rn;
 476   let Inst{3-0}   = Rm;
 477 }
 478
 479 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 480            string opc, string asm, list<dag> pattern>
 481   : T2I<oops, iops, itin, opc, asm, pattern> {
 482   bits<4> Rd;
 483   bits<4> Rn;
 484   bits<12> ShiftedRm;
 485
 486   let Inst{11-8}  = Rd;
 487   let Inst{19-16} = Rn;
 488   let Inst{3-0}   = ShiftedRm{3-0};
 489   let Inst{5-4}   = ShiftedRm{6-5};
 490   let Inst{14-12} = ShiftedRm{11-9};
 491   let Inst{7-6}   = ShiftedRm{8-7};
 492 }
 493
 494 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 495            string opc, string asm, list<dag> pattern>
 496   : T2sI<oops, iops, itin, opc, asm, pattern> {
 497   bits<4> Rd;
 498   bits<4> Rn;
 499   bits<12> ShiftedRm;
 500
 501   let Inst{11-8}  = Rd;
 502   let Inst{19-16} = Rn;
 503   let Inst{3-0}   = ShiftedRm{3-0};
 504   let Inst{5-4}   = ShiftedRm{6-5};
 505   let Inst{14-12} = ShiftedRm{11-9};
 506   let Inst{7-6}   = ShiftedRm{8-7};
 507 }
 508
 509 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 510            string opc, string asm, list<dag> pattern>
 511   : T2I<oops, iops, itin, opc, asm, pattern> {
 512   bits<4> Rd;
 513   bits<4> Rn;
 514   bits<4> Rm;
 515   bits<4> Ra;
 516
 517   let Inst{19-16} = Rn;
 518   let Inst{15-12} = Ra;
 519   let Inst{11-8}  = Rd;
 520   let Inst{3-0}   = Rm;
 521 }
 522
 523 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 524                 dag oops, dag iops, InstrItinClass itin,
 525                 string opc, string asm, list<dag> pattern>
 526   : T2I<oops, iops, itin, opc, asm, pattern> {
 527   bits<4> RdLo;
 528   bits<4> RdHi;
 529   bits<4> Rn;
 530   bits<4> Rm;
 531
 532   let Inst{31-23} = 0b111110111;
 533   let Inst{22-20} = opc22_20;
 534   let Inst{19-16} = Rn;
 535   let Inst{15-12} = RdLo;
 536   let Inst{11-8}  = RdHi;
 537   let Inst{7-4}   = opc7_4;
 538   let Inst{3-0}   = Rm;
 539 }
 540 class T2MlaLong<bits<3> opc22_20, bits<4> opc7_4,
 541                 dag oops, dag iops, InstrItinClass itin,
 542                 string opc, string asm, list<dag> pattern>
 543   : T2I<oops, iops, itin, opc, asm, pattern> {
 544   bits<4> RdLo;
 545   bits<4> RdHi;
 546   bits<4> Rn;
 547   bits<4> Rm;
 548
 549   let Inst{31-23} = 0b111110111;
 550   let Inst{22-20} = opc22_20;
 551   let Inst{19-16} = Rn;
 552   let Inst{15-12} = RdLo;
 553   let Inst{11-8}  = RdHi;
 554   let Inst{7-4}   = opc7_4;
 555   let Inst{3-0}   = Rm;
 556 }
 557
 558
 559 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 560 /// binary operation that produces a value. These are predicable and can be
 561 /// changed to modify CPSR.
 562 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 563                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 564                        PatFrag opnode, bit Commutable = 0,
 565                        string wide = ""> {
 566    // shifted imm
 567    def ri : T2sTwoRegImm<
 568                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 569                  opc, "\t$Rd, $Rn, $imm",
 570                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>,
 571                  Sched<[WriteALU, ReadALU]> {
 572      let Inst{31-27} = 0b11110;
 573      let Inst{25} = 0;
 574      let Inst{24-21} = opcod;
 575      let Inst{15} = 0;
 576    }
 577    // register
 578    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 579                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 580                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 581                  Sched<[WriteALU, ReadALU, ReadALU]> {
 582      let isCommutable = Commutable;
 583      let Inst{31-27} = 0b11101;
 584      let Inst{26-25} = 0b01;
 585      let Inst{24-21} = opcod;
 586      let Inst{14-12} = 0b000; // imm3
 587      let Inst{7-6} = 0b00; // imm2
 588      let Inst{5-4} = 0b00; // type
 589    }
 590    // shifted register
 591    def rs : T2sTwoRegShiftedReg<
 592                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 593                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 594                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>,
 595                  Sched<[WriteALUsi, ReadALU]>  {
 596      let Inst{31-27} = 0b11101;
 597      let Inst{26-25} = 0b01;
 598      let Inst{24-21} = opcod;
 599    }
 600   // Assembly aliases for optional destination operand when it's the same
 601   // as the source operand.
 602   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 603      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn,
 604                                                     t2_so_imm:$imm, pred:$p,
 605                                                     cc_out:$s)>;
 606   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 607      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn,
 608                                                     rGPR:$Rm, pred:$p,
 609                                                     cc_out:$s)>;
 610   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 611      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn,
 612                                                     t2_so_reg:$shift, pred:$p,
 613                                                     cc_out:$s)>;
 614 }
 615
 616 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 617 //  the ".w" suffix to indicate that they are wide.
 618 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 619                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 620                          PatFrag opnode, bit Commutable = 0> :
 621     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, Commutable, ".w"> {
 622   // Assembler aliases w/ the ".w" suffix.
 623   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rd, $Rn, $imm"),
 624      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p,
 625                                     cc_out:$s)>;
 626   // Assembler aliases w/o the ".w" suffix.
 627   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 628      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 629                                     cc_out:$s)>;
 630   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 631      (!cast<Instruction>(NAME#"rs") rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift,
 632                                     pred:$p, cc_out:$s)>;
 633
 634   // and with the optional destination operand, too.
 635   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rdn, $imm"),
 636      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm,
 637                                     pred:$p, cc_out:$s)>;
 638   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 639      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 640                                     cc_out:$s)>;
 641   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 642      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$shift,
 643                                     pred:$p, cc_out:$s)>;
 644 }
 645
 646 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 647 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 648 /// it is equivalent to the T2I_bin_irs counterpart.
 649 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 650    // shifted imm
 651    def ri : T2sTwoRegImm<
 652                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 653                  opc, ".w\t$Rd, $Rn, $imm",
 654                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]>,
 655                  Sched<[WriteALU, ReadALU]> {
 656      let Inst{31-27} = 0b11110;
 657      let Inst{25} = 0;
 658      let Inst{24-21} = opcod;
 659      let Inst{15} = 0;
 660    }
 661    // register
 662    def rr : T2sThreeReg<
 663                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 664                  opc, "\t$Rd, $Rn, $Rm",
 665                  [/* For disassembly only; pattern left blank */]>,
 666                  Sched<[WriteALU, ReadALU, ReadALU]> {
 667      let Inst{31-27} = 0b11101;
 668      let Inst{26-25} = 0b01;
 669      let Inst{24-21} = opcod;
 670      let Inst{14-12} = 0b000; // imm3
 671      let Inst{7-6} = 0b00; // imm2
 672      let Inst{5-4} = 0b00; // type
 673    }
 674    // shifted register
 675    def rs : T2sTwoRegShiftedReg<
 676                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 677                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 678                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]>,
 679                  Sched<[WriteALUsi, ReadALU]> {
 680      let Inst{31-27} = 0b11101;
 681      let Inst{26-25} = 0b01;
 682      let Inst{24-21} = opcod;
 683    }
 684 }
 685
 686 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 687 /// instruction modifies the CPSR register.
 688 ///
 689 /// These opcodes will be converted to the real non-S opcodes by
 690 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
 691 let hasPostISelHook = 1, Defs = [CPSR] in {
 692 multiclass T2I_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
 693                          InstrItinClass iis, PatFrag opnode,
 694                          bit Commutable = 0> {
 695    // shifted imm
 696    def ri : t2PseudoInst<(outs rGPR:$Rd),
 697                          (ins GPRnopc:$Rn, t2_so_imm:$imm, pred:$p),
 698                          4, iii,
 699                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 700                                                 t2_so_imm:$imm))]>,
 701             Sched<[WriteALU, ReadALU]>;
 702    // register
 703    def rr : t2PseudoInst<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm, pred:$p),
 704                          4, iir,
 705                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 706                                                 rGPR:$Rm))]>,
 707             Sched<[WriteALU, ReadALU, ReadALU]> {
 708      let isCommutable = Commutable;
 709    }
 710    // shifted register
 711    def rs : t2PseudoInst<(outs rGPR:$Rd),
 712                          (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 713                          4, iis,
 714                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 715                                                 t2_so_reg:$ShiftedRm))]>,
 716             Sched<[WriteALUsi, ReadALUsr]>;
 717 }
 718 }
 719
 720 /// T2I_rbin_s_is -  Same as T2I_bin_s_irs, except selection DAG
 721 /// operands are reversed.
 722 let hasPostISelHook = 1, Defs = [CPSR] in {
 723 multiclass T2I_rbin_s_is<PatFrag opnode> {
 724    // shifted imm
 725    def ri : t2PseudoInst<(outs rGPR:$Rd),
 726                          (ins rGPR:$Rn, t2_so_imm:$imm, pred:$p),
 727                          4, IIC_iALUi,
 728                          [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm,
 729                                                 rGPR:$Rn))]>,
 730             Sched<[WriteALU, ReadALU]>;
 731    // shifted register
 732    def rs : t2PseudoInst<(outs rGPR:$Rd),
 733                          (ins rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 734                          4, IIC_iALUsi,
 735                          [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm,
 736                                                 rGPR:$Rn))]>,
 737             Sched<[WriteALUsi, ReadALU]>;
 738 }
 739 }
 740
 741 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 742 /// patterns for a binary operation that produces a value.
 743 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 744                           bit Commutable = 0> {
 745    // shifted imm
 746    // The register-immediate version is re-materializable. This is useful
 747    // in particular for taking the address of a local.
 748    let isReMaterializable = 1 in {
 749    def ri : T2sTwoRegImm<
 750                (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 751                opc, ".w\t$Rd, $Rn, $imm",
 752                [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]>,
 753                Sched<[WriteALU, ReadALU]> {
 754      let Inst{31-27} = 0b11110;
 755      let Inst{25} = 0;
 756      let Inst{24} = 1;
 757      let Inst{23-21} = op23_21;
 758      let Inst{15} = 0;
 759    }
 760    }
 761    // 12-bit imm
 762    def ri12 : T2I<
 763                   (outs GPRnopc:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 764                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 765                   [(set GPRnopc:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]>,
 766                   Sched<[WriteALU, ReadALU]> {
 767      bits<4> Rd;
 768      bits<4> Rn;
 769      bits<12> imm;
 770      let Inst{31-27} = 0b11110;
 771      let Inst{26} = imm{11};
 772      let Inst{25-24} = 0b10;
 773      let Inst{23-21} = op23_21;
 774      let Inst{20} = 0; // The S bit.
 775      let Inst{19-16} = Rn;
 776      let Inst{15} = 0;
 777      let Inst{14-12} = imm{10-8};
 778      let Inst{11-8} = Rd;
 779      let Inst{7-0} = imm{7-0};
 780    }
 781    // register
 782    def rr : T2sThreeReg<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm),
 783                  IIC_iALUr, opc, ".w\t$Rd, $Rn, $Rm",
 784                  [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]>,
 785                  Sched<[WriteALU, ReadALU, ReadALU]> {
 786      let isCommutable = Commutable;
 787      let Inst{31-27} = 0b11101;
 788      let Inst{26-25} = 0b01;
 789      let Inst{24} = 1;
 790      let Inst{23-21} = op23_21;
 791      let Inst{14-12} = 0b000; // imm3
 792      let Inst{7-6} = 0b00; // imm2
 793      let Inst{5-4} = 0b00; // type
 794    }
 795    // shifted register
 796    def rs : T2sTwoRegShiftedReg<
 797                  (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 798                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 799               [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]>,
 800               Sched<[WriteALUsi, ReadALU]> {
 801      let Inst{31-27} = 0b11101;
 802      let Inst{26-25} = 0b01;
 803      let Inst{24} = 1;
 804      let Inst{23-21} = op23_21;
 805    }
 806 }
 807
 808 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 809 /// for a binary operation that produces a value and use the carry
 810 /// bit. It's not predicable.
 811 let Defs = [CPSR], Uses = [CPSR] in {
 812 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 813                              bit Commutable = 0> {
 814    // shifted imm
 815    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 816                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 817                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 818                  Requires<[IsThumb2]>, Sched<[WriteALU, ReadALU]> {
 819      let Inst{31-27} = 0b11110;
 820      let Inst{25} = 0;
 821      let Inst{24-21} = opcod;
 822      let Inst{15} = 0;
 823    }
 824    // register
 825    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 826                  opc, ".w\t$Rd, $Rn, $Rm",
 827                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 828                  Requires<[IsThumb2]>, Sched<[WriteALU, ReadALU, ReadALU]> {
 829      let isCommutable = Commutable;
 830      let Inst{31-27} = 0b11101;
 831      let Inst{26-25} = 0b01;
 832      let Inst{24-21} = opcod;
 833      let Inst{14-12} = 0b000; // imm3
 834      let Inst{7-6} = 0b00; // imm2
 835      let Inst{5-4} = 0b00; // type
 836    }
 837    // shifted register
 838    def rs : T2sTwoRegShiftedReg<
 839                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 840                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 841          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 842                  Requires<[IsThumb2]>, Sched<[WriteALUsi, ReadALU]> {
 843      let Inst{31-27} = 0b11101;
 844      let Inst{26-25} = 0b01;
 845      let Inst{24-21} = opcod;
 846    }
 847 }
 848 }
 849
 850 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 851 //  rotate operation that produces a value.
 852 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode> {
 853    // 5-bit imm
 854    def ri : T2sTwoRegShiftImm<
 855                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 856                  opc, ".w\t$Rd, $Rm, $imm",
 857                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]>,
 858                  Sched<[WriteALU]> {
 859      let Inst{31-27} = 0b11101;
 860      let Inst{26-21} = 0b010010;
 861      let Inst{19-16} = 0b1111; // Rn
 862      let Inst{5-4} = opcod;
 863    }
 864    // register
 865    def rr : T2sThreeReg<
 866                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 867                  opc, ".w\t$Rd, $Rn, $Rm",
 868                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 869                  Sched<[WriteALU]> {
 870      let Inst{31-27} = 0b11111;
 871      let Inst{26-23} = 0b0100;
 872      let Inst{22-21} = opcod;
 873      let Inst{15-12} = 0b1111;
 874      let Inst{7-4} = 0b0000;
 875    }
 876
 877   // Optional destination register
 878   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 879      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 880                                     cc_out:$s)>;
 881   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 882      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 883                                     cc_out:$s)>;
 884
 885   // Assembler aliases w/o the ".w" suffix.
 886   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 887      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, ty:$imm, pred:$p,
 888                                     cc_out:$s)>;
 889   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 890      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 891                                     cc_out:$s)>;
 892
 893   // and with the optional destination operand, too.
 894   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 895      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 896                                     cc_out:$s)>;
 897   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 898      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 899                                     cc_out:$s)>;
 900 }
 901
 902 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 903 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 904 /// a explicit result, only implicitly set CPSR.
 905 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 906                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 907                        PatFrag opnode> {
 908 let isCompare = 1, Defs = [CPSR] in {
 909    // shifted imm
 910    def ri : T2OneRegCmpImm<
 911                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 912                 opc, ".w\t$Rn, $imm",
 913                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]>, Sched<[WriteCMP]> {
 914      let Inst{31-27} = 0b11110;
 915      let Inst{25} = 0;
 916      let Inst{24-21} = opcod;
 917      let Inst{20} = 1; // The S bit.
 918      let Inst{15} = 0;
 919      let Inst{11-8} = 0b1111; // Rd
 920    }
 921    // register
 922    def rr : T2TwoRegCmp<
 923                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 924                 opc, ".w\t$Rn, $Rm",
 925                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]>, Sched<[WriteCMP]> {
 926      let Inst{31-27} = 0b11101;
 927      let Inst{26-25} = 0b01;
 928      let Inst{24-21} = opcod;
 929      let Inst{20} = 1; // The S bit.
 930      let Inst{14-12} = 0b000; // imm3
 931      let Inst{11-8} = 0b1111; // Rd
 932      let Inst{7-6} = 0b00; // imm2
 933      let Inst{5-4} = 0b00; // type
 934    }
 935    // shifted register
 936    def rs : T2OneRegCmpShiftedReg<
 937                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 938                 opc, ".w\t$Rn, $ShiftedRm",
 939                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]>,
 940                 Sched<[WriteCMPsi]> {
 941      let Inst{31-27} = 0b11101;
 942      let Inst{26-25} = 0b01;
 943      let Inst{24-21} = opcod;
 944      let Inst{20} = 1; // The S bit.
 945      let Inst{11-8} = 0b1111; // Rd
 946    }
 947 }
 948
 949   // Assembler aliases w/o the ".w" suffix.
 950   // No alias here for 'rr' version as not all instantiations of this
 951   // multiclass want one (CMP in particular, does not).
 952   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 953      (!cast<Instruction>(NAME#"ri") GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
 954   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 955      (!cast<Instruction>(NAME#"rs") GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
 956 }
 957
 958 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 959 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 960                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 961                   PatFrag opnode> {
 962   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 963                    opc, ".w\t$Rt, $addr",
 964                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 965     bits<4> Rt;
 966     bits<17> addr;
 967     let Inst{31-25} = 0b1111100;
 968     let Inst{24} = signed;
 969     let Inst{23} = 1;
 970     let Inst{22-21} = opcod;
 971     let Inst{20} = 1; // load
 972     let Inst{19-16} = addr{16-13}; // Rn
 973     let Inst{15-12} = Rt;
 974     let Inst{11-0}  = addr{11-0};  // imm
 975
 976     let DecoderMethod = "DecodeT2LoadImm12";
 977   }
 978   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 979                    opc, "\t$Rt, $addr",
 980                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 981     bits<4> Rt;
 982     bits<13> addr;
 983     let Inst{31-27} = 0b11111;
 984     let Inst{26-25} = 0b00;
 985     let Inst{24} = signed;
 986     let Inst{23} = 0;
 987     let Inst{22-21} = opcod;
 988     let Inst{20} = 1; // load
 989     let Inst{19-16} = addr{12-9}; // Rn
 990     let Inst{15-12} = Rt;
 991     let Inst{11} = 1;
 992     // Offset: index==TRUE, wback==FALSE
 993     let Inst{10} = 1; // The P bit.
 994     let Inst{9}     = addr{8};    // U
 995     let Inst{8} = 0; // The W bit.
 996     let Inst{7-0}   = addr{7-0};  // imm
 997
 998     let DecoderMethod = "DecodeT2LoadImm8";
 999   }
1000   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
1001                    opc, ".w\t$Rt, $addr",
1002                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
1003     let Inst{31-27} = 0b11111;
1004     let Inst{26-25} = 0b00;
1005     let Inst{24} = signed;
1006     let Inst{23} = 0;
1007     let Inst{22-21} = opcod;
1008     let Inst{20} = 1; // load
1009     let Inst{11-6} = 0b000000;
1010
1011     bits<4> Rt;
1012     let Inst{15-12} = Rt;
1013
1014     bits<10> addr;
1015     let Inst{19-16} = addr{9-6}; // Rn
1016     let Inst{3-0}   = addr{5-2}; // Rm
1017     let Inst{5-4}   = addr{1-0}; // imm
1018
1019     let DecoderMethod = "DecodeT2LoadShift";
1020   }
1021
1022   // pci variant is very similar to i12, but supports negative offsets
1023   // from the PC.
1024   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
1025                    opc, ".w\t$Rt, $addr",
1026                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
1027     let isReMaterializable = 1;
1028     let Inst{31-27} = 0b11111;
1029     let Inst{26-25} = 0b00;
1030     let Inst{24} = signed;
1031     let Inst{23} = ?; // add = (U == '1')
1032     let Inst{22-21} = opcod;
1033     let Inst{20} = 1; // load
1034     let Inst{19-16} = 0b1111; // Rn
1035     bits<4> Rt;
1036     bits<12> addr;
1037     let Inst{15-12} = Rt{3-0};
1038     let Inst{11-0}  = addr{11-0};
1039
1040     let DecoderMethod = "DecodeT2LoadLabel";
1041   }
1042 }
1043
1044 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
1045 multiclass T2I_st<bits<2> opcod, string opc,
1046                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
1047                   PatFrag opnode> {
1048   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
1049                    opc, ".w\t$Rt, $addr",
1050                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
1051     let Inst{31-27} = 0b11111;
1052     let Inst{26-23} = 0b0001;
1053     let Inst{22-21} = opcod;
1054     let Inst{20} = 0; // !load
1055
1056     bits<4> Rt;
1057     let Inst{15-12} = Rt;
1058
1059     bits<17> addr;
1060     let addr{12}    = 1;           // add = TRUE
1061     let Inst{19-16} = addr{16-13}; // Rn
1062     let Inst{23}    = addr{12};    // U
1063     let Inst{11-0}  = addr{11-0};  // imm
1064   }
1065   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1066                    opc, "\t$Rt, $addr",
1067                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
1068     let Inst{31-27} = 0b11111;
1069     let Inst{26-23} = 0b0000;
1070     let Inst{22-21} = opcod;
1071     let Inst{20} = 0; // !load
1072     let Inst{11} = 1;
1073     // Offset: index==TRUE, wback==FALSE
1074     let Inst{10} = 1; // The P bit.
1075     let Inst{8} = 0; // The W bit.
1076
1077     bits<4> Rt;
1078     let Inst{15-12} = Rt;
1079
1080     bits<13> addr;
1081     let Inst{19-16} = addr{12-9}; // Rn
1082     let Inst{9}     = addr{8};    // U
1083     let Inst{7-0}   = addr{7-0};  // imm
1084   }
1085   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1086                    opc, ".w\t$Rt, $addr",
1087                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1088     let Inst{31-27} = 0b11111;
1089     let Inst{26-23} = 0b0000;
1090     let Inst{22-21} = opcod;
1091     let Inst{20} = 0; // !load
1092     let Inst{11-6} = 0b000000;
1093
1094     bits<4> Rt;
1095     let Inst{15-12} = Rt;
1096
1097     bits<10> addr;
1098     let Inst{19-16}   = addr{9-6}; // Rn
1099     let Inst{3-0} = addr{5-2}; // Rm
1100     let Inst{5-4}   = addr{1-0}; // imm
1101   }
1102 }
1103
1104 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1105 /// register and one whose operand is a register rotated by 8/16/24.
1106 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1107   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1108              opc, ".w\t$Rd, $Rm$rot",
1109              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1110              Requires<[IsThumb2]> {
1111    let Inst{31-27} = 0b11111;
1112    let Inst{26-23} = 0b0100;
1113    let Inst{22-20} = opcod;
1114    let Inst{19-16} = 0b1111; // Rn
1115    let Inst{15-12} = 0b1111;
1116    let Inst{7} = 1;
1117
1118    bits<2> rot;
1119    let Inst{5-4} = rot{1-0}; // rotate
1120 }
1121
1122 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1123 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1124   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1125              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1126             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1127           Requires<[HasT2ExtractPack, IsThumb2]> {
1128   bits<2> rot;
1129   let Inst{31-27} = 0b11111;
1130   let Inst{26-23} = 0b0100;
1131   let Inst{22-20} = opcod;
1132   let Inst{19-16} = 0b1111; // Rn
1133   let Inst{15-12} = 0b1111;
1134   let Inst{7} = 1;
1135   let Inst{5-4} = rot;
1136 }
1137
1138 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1139 // supported yet.
1140 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1141   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1142              opc, "\t$Rd, $Rm$rot", []>,
1143           Requires<[IsThumb2, HasT2ExtractPack]> {
1144   bits<2> rot;
1145   let Inst{31-27} = 0b11111;
1146   let Inst{26-23} = 0b0100;
1147   let Inst{22-20} = opcod;
1148   let Inst{19-16} = 0b1111; // Rn
1149   let Inst{15-12} = 0b1111;
1150   let Inst{7} = 1;
1151   let Inst{5-4} = rot;
1152 }
1153
1154 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1155 /// register and one whose operand is a register rotated by 8/16/24.
1156 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1157   : T2ThreeReg<(outs rGPR:$Rd),
1158                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1159                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1160              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1161            Requires<[HasT2ExtractPack, IsThumb2]> {
1162   bits<2> rot;
1163   let Inst{31-27} = 0b11111;
1164   let Inst{26-23} = 0b0100;
1165   let Inst{22-20} = opcod;
1166   let Inst{15-12} = 0b1111;
1167   let Inst{7} = 1;
1168   let Inst{5-4} = rot;
1169 }
1170
1171 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1172   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1173                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1174   bits<2> rot;
1175   let Inst{31-27} = 0b11111;
1176   let Inst{26-23} = 0b0100;
1177   let Inst{22-20} = opcod;
1178   let Inst{15-12} = 0b1111;
1179   let Inst{7} = 1;
1180   let Inst{5-4} = rot;
1181 }
1182
1183 //===----------------------------------------------------------------------===//
1184 // Instructions
1185 //===----------------------------------------------------------------------===//
1186
1187 //===----------------------------------------------------------------------===//
1188 //  Miscellaneous Instructions.
1189 //
1190
1191 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1192            string asm, list<dag> pattern>
1193   : T2XI<oops, iops, itin, asm, pattern> {
1194   bits<4> Rd;
1195   bits<12> label;
1196
1197   let Inst{11-8}  = Rd;
1198   let Inst{26}    = label{11};
1199   let Inst{14-12} = label{10-8};
1200   let Inst{7-0}   = label{7-0};
1201 }
1202
1203 // LEApcrel - Load a pc-relative address into a register without offending the
1204 // assembler.
1205 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1206               (ins t2adrlabel:$addr, pred:$p),
1207               IIC_iALUi, "adr{$p}.w\t$Rd, $addr", []>,
1208               Sched<[WriteALU, ReadALU]> {
1209   let Inst{31-27} = 0b11110;
1210   let Inst{25-24} = 0b10;
1211   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1212   let Inst{22} = 0;
1213   let Inst{20} = 0;
1214   let Inst{19-16} = 0b1111; // Rn
1215   let Inst{15} = 0;
1216
1217   bits<4> Rd;
1218   bits<13> addr;
1219   let Inst{11-8} = Rd;
1220   let Inst{23}    = addr{12};
1221   let Inst{21}    = addr{12};
1222   let Inst{26}    = addr{11};
1223   let Inst{14-12} = addr{10-8};
1224   let Inst{7-0}   = addr{7-0};
1225
1226   let DecoderMethod = "DecodeT2Adr";
1227 }
1228
1229 let neverHasSideEffects = 1, isReMaterializable = 1 in
1230 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1231                                 4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1232 let hasSideEffects = 1 in
1233 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1234                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1235                                 4, IIC_iALUi,
1236                                 []>, Sched<[WriteALU, ReadALU]>;
1237
1238
1239 //===----------------------------------------------------------------------===//
1240 //  Load / store Instructions.
1241 //
1242
1243 // Load
1244 let canFoldAsLoad = 1, isReMaterializable = 1  in
1245 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1246                       UnOpFrag<(load node:$Src)>>;
1247
1248 // Loads with zero extension
1249 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1250                       GPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1251 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1252                       GPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1253
1254 // Loads with sign extension
1255 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1256                       GPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1257 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1258                       GPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1259
1260 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1261 // Load doubleword
1262 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1263                         (ins t2addrmode_imm8s4:$addr),
1264                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "", []>;
1265 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1266
1267 // zextload i1 -> zextload i8
1268 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1269             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1270 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1271             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1272 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1273             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1274 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1275             (t2LDRBpci  tconstpool:$addr)>;
1276
1277 // extload -> zextload
1278 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1279 // earlier?
1280 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1281             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1282 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1283             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1284 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1285             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1286 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1287             (t2LDRBpci  tconstpool:$addr)>;
1288
1289 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1290             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1291 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1292             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1293 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1294             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1295 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1296             (t2LDRBpci  tconstpool:$addr)>;
1297
1298 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1299             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1300 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1301             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1302 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1303             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1304 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1305             (t2LDRHpci  tconstpool:$addr)>;
1306
1307 // FIXME: The destination register of the loads and stores can't be PC, but
1308 //        can be SP. We need another regclass (similar to rGPR) to represent
1309 //        that. Not a pressing issue since these are selected manually,
1310 //        not via pattern.
1311
1312 // Indexed loads
1313
1314 let mayLoad = 1, neverHasSideEffects = 1 in {
1315 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1316                             (ins t2addrmode_imm8_pre:$addr),
1317                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1318                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1319                             []> {
1320   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1321 }
1322
1323 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1324                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1325                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1326                           "ldr", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1327
1328 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1329                             (ins t2addrmode_imm8_pre:$addr),
1330                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1331                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1332                             []> {
1333   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1334 }
1335 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1336                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1337                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1338                           "ldrb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1339
1340 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1341                             (ins t2addrmode_imm8_pre:$addr),
1342                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1343                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1344                             []> {
1345   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1346 }
1347 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1348                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1349                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1350                           "ldrh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1351
1352 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1353                             (ins t2addrmode_imm8_pre:$addr),
1354                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1355                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1356                             []> {
1357   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1358 }
1359 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1360                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1361                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1362                           "ldrsb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1363
1364 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1365                             (ins t2addrmode_imm8_pre:$addr),
1366                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1367                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1368                             []> {
1369   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1370 }
1371 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1372                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1373                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1374                           "ldrsh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1375 } // mayLoad = 1, neverHasSideEffects = 1
1376
1377 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1378 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1379 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1380   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1381           "\t$Rt, $addr", []> {
1382   bits<4> Rt;
1383   bits<13> addr;
1384   let Inst{31-27} = 0b11111;
1385   let Inst{26-25} = 0b00;
1386   let Inst{24} = signed;
1387   let Inst{23} = 0;
1388   let Inst{22-21} = type;
1389   let Inst{20} = 1; // load
1390   let Inst{19-16} = addr{12-9};
1391   let Inst{15-12} = Rt;
1392   let Inst{11} = 1;
1393   let Inst{10-8} = 0b110; // PUW.
1394   let Inst{7-0} = addr{7-0};
1395
1396   let DecoderMethod = "DecodeT2LoadT";
1397 }
1398
1399 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1400 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1401 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1402 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1403 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1404
1405 // Store
1406 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1407                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1408 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1409                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1410 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1411                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1412
1413 // Store doubleword
1414 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1415 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1416                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1417                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "", []>;
1418
1419 // Indexed stores
1420
1421 let mayStore = 1, neverHasSideEffects = 1 in {
1422 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1423                             (ins GPRnopc:$Rt, t2addrmode_imm8_pre:$addr),
1424                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1425                             "str", "\t$Rt, $addr!",
1426                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1427   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1428 }
1429 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1430                             (ins rGPR:$Rt, t2addrmode_imm8_pre:$addr),
1431                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1432                         "strh", "\t$Rt, $addr!",
1433                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1434   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1435 }
1436
1437 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1438                             (ins rGPR:$Rt, t2addrmode_imm8_pre:$addr),
1439                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1440                         "strb", "\t$Rt, $addr!",
1441                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1442   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1443 }
1444 } // mayStore = 1, neverHasSideEffects = 1
1445
1446 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1447                             (ins GPRnopc:$Rt, addr_offset_none:$Rn,
1448                                  t2am_imm8_offset:$offset),
1449                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1450                           "str", "\t$Rt, $Rn$offset",
1451                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1452              [(set GPRnopc:$Rn_wb,
1453                   (post_store GPRnopc:$Rt, addr_offset_none:$Rn,
1454                               t2am_imm8_offset:$offset))]>;
1455
1456 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1457                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1458                                  t2am_imm8_offset:$offset),
1459                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1460                          "strh", "\t$Rt, $Rn$offset",
1461                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1462        [(set GPRnopc:$Rn_wb,
1463              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn,
1464                               t2am_imm8_offset:$offset))]>;
1465
1466 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1467                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1468                                  t2am_imm8_offset:$offset),
1469                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1470                          "strb", "\t$Rt, $Rn$offset",
1471                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1472         [(set GPRnopc:$Rn_wb,
1473               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn,
1474                               t2am_imm8_offset:$offset))]>;
1475
1476 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
1477 // put the patterns on the instruction definitions directly as ISel wants
1478 // the address base and offset to be separate operands, not a single
1479 // complex operand like we represent the instructions themselves. The
1480 // pseudos map between the two.
1481 let usesCustomInserter = 1,
1482     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
1483 def t2STR_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1484                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1485                4, IIC_iStore_ru,
1486       [(set GPRnopc:$Rn_wb,
1487             (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1488 def t2STRB_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1489                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1490                4, IIC_iStore_ru,
1491       [(set GPRnopc:$Rn_wb,
1492             (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1493 def t2STRH_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1494                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1495                4, IIC_iStore_ru,
1496       [(set GPRnopc:$Rn_wb,
1497             (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1498 }
1499
1500 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1501 // only.
1502 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1503 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1504   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1505           "\t$Rt, $addr", []> {
1506   let Inst{31-27} = 0b11111;
1507   let Inst{26-25} = 0b00;
1508   let Inst{24} = 0; // not signed
1509   let Inst{23} = 0;
1510   let Inst{22-21} = type;
1511   let Inst{20} = 0; // store
1512   let Inst{11} = 1;
1513   let Inst{10-8} = 0b110; // PUW
1514
1515   bits<4> Rt;
1516   bits<13> addr;
1517   let Inst{15-12} = Rt;
1518   let Inst{19-16} = addr{12-9};
1519   let Inst{7-0}   = addr{7-0};
1520 }
1521
1522 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1523 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1524 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1525
1526 // ldrd / strd pre / post variants
1527 // For disassembly only.
1528
1529 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1530                  (ins t2addrmode_imm8s4_pre:$addr), IIC_iLoad_d_ru,
1531                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []> {
1532   let AsmMatchConverter = "cvtT2LdrdPre";
1533   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1534 }
1535
1536 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1537                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1538                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr$imm",
1539                  "$addr.base = $wb", []>;
1540
1541 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1542                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4_pre:$addr),
1543                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1544                  "$addr.base = $wb", []> {
1545   let AsmMatchConverter = "cvtT2StrdPre";
1546   let DecoderMethod = "DecodeT2STRDPreInstruction";
1547 }
1548
1549 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1550                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1551                       t2am_imm8s4_offset:$imm),
1552                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr$imm",
1553                  "$addr.base = $wb", []>;
1554
1555 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1556 // data/instruction access.
1557 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1558 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1559 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1560
1561   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1562                 "\t$addr",
1563               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]>,
1564               Sched<[WritePreLd]> {
1565     let Inst{31-25} = 0b1111100;
1566     let Inst{24} = instr;
1567     let Inst{22} = 0;
1568     let Inst{21} = write;
1569     let Inst{20} = 1;
1570     let Inst{15-12} = 0b1111;
1571
1572     bits<17> addr;
1573     let addr{12}    = 1;           // add = TRUE
1574     let Inst{19-16} = addr{16-13}; // Rn
1575     let Inst{23}    = addr{12};    // U
1576     let Inst{11-0}  = addr{11-0};  // imm12
1577   }
1578
1579   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1580                 "\t$addr",
1581             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]>,
1582             Sched<[WritePreLd]> {
1583     let Inst{31-25} = 0b1111100;
1584     let Inst{24} = instr;
1585     let Inst{23} = 0; // U = 0
1586     let Inst{22} = 0;
1587     let Inst{21} = write;
1588     let Inst{20} = 1;
1589     let Inst{15-12} = 0b1111;
1590     let Inst{11-8} = 0b1100;
1591
1592     bits<13> addr;
1593     let Inst{19-16} = addr{12-9}; // Rn
1594     let Inst{7-0}   = addr{7-0};  // imm8
1595   }
1596
1597   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1598                "\t$addr",
1599              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]>,
1600              Sched<[WritePreLd]> {
1601     let Inst{31-25} = 0b1111100;
1602     let Inst{24} = instr;
1603     let Inst{23} = 0; // add = TRUE for T1
1604     let Inst{22} = 0;
1605     let Inst{21} = write;
1606     let Inst{20} = 1;
1607     let Inst{15-12} = 0b1111;
1608     let Inst{11-6} = 0000000;
1609
1610     bits<10> addr;
1611     let Inst{19-16} = addr{9-6}; // Rn
1612     let Inst{3-0}   = addr{5-2}; // Rm
1613     let Inst{5-4}   = addr{1-0}; // imm2
1614
1615     let DecoderMethod = "DecodeT2LoadShift";
1616   }
1617   // FIXME: We should have a separate 'pci' variant here. As-is we represent
1618   // it via the i12 variant, which it's related to, but that means we can
1619   // represent negative immediates, which aren't legal for anything except
1620   // the 'pci' case (Rn == 15).
1621 }
1622
1623 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1624 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1625 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1626
1627 //===----------------------------------------------------------------------===//
1628 //  Load / store multiple Instructions.
1629 //
1630
1631 multiclass thumb2_ld_mult<string asm, InstrItinClass itin,
1632                             InstrItinClass itin_upd, bit L_bit> {
1633   def IA :
1634     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1635          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1636     bits<4>  Rn;
1637     bits<16> regs;
1638
1639     let Inst{31-27} = 0b11101;
1640     let Inst{26-25} = 0b00;
1641     let Inst{24-23} = 0b01;     // Increment After
1642     let Inst{22}    = 0;
1643     let Inst{21}    = 0;        // No writeback
1644     let Inst{20}    = L_bit;
1645     let Inst{19-16} = Rn;
1646     let Inst{15-0}  = regs;
1647   }
1648   def IA_UPD :
1649     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1650           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1651     bits<4>  Rn;
1652     bits<16> regs;
1653
1654     let Inst{31-27} = 0b11101;
1655     let Inst{26-25} = 0b00;
1656     let Inst{24-23} = 0b01;     // Increment After
1657     let Inst{22}    = 0;
1658     let Inst{21}    = 1;        // Writeback
1659     let Inst{20}    = L_bit;
1660     let Inst{19-16} = Rn;
1661     let Inst{15-0}  = regs;
1662   }
1663   def DB :
1664     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1665          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1666     bits<4>  Rn;
1667     bits<16> regs;
1668
1669     let Inst{31-27} = 0b11101;
1670     let Inst{26-25} = 0b00;
1671     let Inst{24-23} = 0b10;     // Decrement Before
1672     let Inst{22}    = 0;
1673     let Inst{21}    = 0;        // No writeback
1674     let Inst{20}    = L_bit;
1675     let Inst{19-16} = Rn;
1676     let Inst{15-0}  = regs;
1677   }
1678   def DB_UPD :
1679     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1680           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1681     bits<4>  Rn;
1682     bits<16> regs;
1683
1684     let Inst{31-27} = 0b11101;
1685     let Inst{26-25} = 0b00;
1686     let Inst{24-23} = 0b10;     // Decrement Before
1687     let Inst{22}    = 0;
1688     let Inst{21}    = 1;        // Writeback
1689     let Inst{20}    = L_bit;
1690     let Inst{19-16} = Rn;
1691     let Inst{15-0}  = regs;
1692   }
1693 }
1694
1695 let neverHasSideEffects = 1 in {
1696
1697 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1698 defm t2LDM : thumb2_ld_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1699
1700 multiclass thumb2_st_mult<string asm, InstrItinClass itin,
1701                             InstrItinClass itin_upd, bit L_bit> {
1702   def IA :
1703     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1704          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1705     bits<4>  Rn;
1706     bits<16> regs;
1707
1708     let Inst{31-27} = 0b11101;
1709     let Inst{26-25} = 0b00;
1710     let Inst{24-23} = 0b01;     // Increment After
1711     let Inst{22}    = 0;
1712     let Inst{21}    = 0;        // No writeback
1713     let Inst{20}    = L_bit;
1714     let Inst{19-16} = Rn;
1715     let Inst{15}    = 0;
1716     let Inst{14}    = regs{14};
1717     let Inst{13}    = 0;
1718     let Inst{12-0}  = regs{12-0};
1719   }
1720   def IA_UPD :
1721     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1722           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1723     bits<4>  Rn;
1724     bits<16> regs;
1725
1726     let Inst{31-27} = 0b11101;
1727     let Inst{26-25} = 0b00;
1728     let Inst{24-23} = 0b01;     // Increment After
1729     let Inst{22}    = 0;
1730     let Inst{21}    = 1;        // Writeback
1731     let Inst{20}    = L_bit;
1732     let Inst{19-16} = Rn;
1733     let Inst{15}    = 0;
1734     let Inst{14}    = regs{14};
1735     let Inst{13}    = 0;
1736     let Inst{12-0}  = regs{12-0};
1737   }
1738   def DB :
1739     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1740          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1741     bits<4>  Rn;
1742     bits<16> regs;
1743
1744     let Inst{31-27} = 0b11101;
1745     let Inst{26-25} = 0b00;
1746     let Inst{24-23} = 0b10;     // Decrement Before
1747     let Inst{22}    = 0;
1748     let Inst{21}    = 0;        // No writeback
1749     let Inst{20}    = L_bit;
1750     let Inst{19-16} = Rn;
1751     let Inst{15}    = 0;
1752     let Inst{14}    = regs{14};
1753     let Inst{13}    = 0;
1754     let Inst{12-0}  = regs{12-0};
1755   }
1756   def DB_UPD :
1757     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1758           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1759     bits<4>  Rn;
1760     bits<16> regs;
1761
1762     let Inst{31-27} = 0b11101;
1763     let Inst{26-25} = 0b00;
1764     let Inst{24-23} = 0b10;     // Decrement Before
1765     let Inst{22}    = 0;
1766     let Inst{21}    = 1;        // Writeback
1767     let Inst{20}    = L_bit;
1768     let Inst{19-16} = Rn;
1769     let Inst{15}    = 0;
1770     let Inst{14}    = regs{14};
1771     let Inst{13}    = 0;
1772     let Inst{12-0}  = regs{12-0};
1773   }
1774 }
1775
1776
1777 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1778 defm t2STM : thumb2_st_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1779
1780 } // neverHasSideEffects
1781
1782
1783 //===----------------------------------------------------------------------===//
1784 //  Move Instructions.
1785 //
1786
1787 let neverHasSideEffects = 1 in
1788 def t2MOVr : T2sTwoReg<(outs GPRnopc:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1789                    "mov", ".w\t$Rd, $Rm", []>, Sched<[WriteALU]> {
1790   let Inst{31-27} = 0b11101;
1791   let Inst{26-25} = 0b01;
1792   let Inst{24-21} = 0b0010;
1793   let Inst{19-16} = 0b1111; // Rn
1794   let Inst{14-12} = 0b000;
1795   let Inst{7-4} = 0b0000;
1796 }
1797 def : t2InstAlias<"mov${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1798                                                 pred:$p, zero_reg)>;
1799 def : t2InstAlias<"movs${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1800                                                  pred:$p, CPSR)>;
1801 def : t2InstAlias<"movs${p} $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1802                                                pred:$p, CPSR)>;
1803
1804 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1805 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1806     AddedComplexity = 1 in
1807 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1808                    "mov", ".w\t$Rd, $imm",
1809                    [(set rGPR:$Rd, t2_so_imm:$imm)]>, Sched<[WriteALU]> {
1810   let Inst{31-27} = 0b11110;
1811   let Inst{25} = 0;
1812   let Inst{24-21} = 0b0010;
1813   let Inst{19-16} = 0b1111; // Rn
1814   let Inst{15} = 0;
1815 }
1816
1817 // cc_out is handled as part of the explicit mnemonic in the parser for 'mov'.
1818 // Use aliases to get that to play nice here.
1819 def : t2InstAlias<"movs${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1820                                                 pred:$p, CPSR)>;
1821 def : t2InstAlias<"movs${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1822                                                 pred:$p, CPSR)>;
1823
1824 def : t2InstAlias<"mov${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1825                                                  pred:$p, zero_reg)>;
1826 def : t2InstAlias<"mov${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1827                                                pred:$p, zero_reg)>;
1828
1829 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1830 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1831                    "movw", "\t$Rd, $imm",
1832                    [(set rGPR:$Rd, imm0_65535:$imm)]>, Sched<[WriteALU]> {
1833   let Inst{31-27} = 0b11110;
1834   let Inst{25} = 1;
1835   let Inst{24-21} = 0b0010;
1836   let Inst{20} = 0; // The S bit.
1837   let Inst{15} = 0;
1838
1839   bits<4> Rd;
1840   bits<16> imm;
1841
1842   let Inst{11-8}  = Rd;
1843   let Inst{19-16} = imm{15-12};
1844   let Inst{26}    = imm{11};
1845   let Inst{14-12} = imm{10-8};
1846   let Inst{7-0}   = imm{7-0};
1847   let DecoderMethod = "DecodeT2MOVTWInstruction";
1848 }
1849
1850 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1851                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1852
1853 let Constraints = "$src = $Rd" in {
1854 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1855                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1856                     "movt", "\t$Rd, $imm",
1857                     [(set rGPR:$Rd,
1858                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]>,
1859                           Sched<[WriteALU]> {
1860   let Inst{31-27} = 0b11110;
1861   let Inst{25} = 1;
1862   let Inst{24-21} = 0b0110;
1863   let Inst{20} = 0; // The S bit.
1864   let Inst{15} = 0;
1865
1866   bits<4> Rd;
1867   bits<16> imm;
1868
1869   let Inst{11-8}  = Rd;
1870   let Inst{19-16} = imm{15-12};
1871   let Inst{26}    = imm{11};
1872   let Inst{14-12} = imm{10-8};
1873   let Inst{7-0}   = imm{7-0};
1874   let DecoderMethod = "DecodeT2MOVTWInstruction";
1875 }
1876
1877 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1878                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
1879                      Sched<[WriteALU]>;
1880 } // Constraints
1881
1882 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1883
1884 //===----------------------------------------------------------------------===//
1885 //  Extend Instructions.
1886 //
1887
1888 // Sign extenders
1889
1890 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1891                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1892 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1893                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1894 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1895
1896 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1897                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1898 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1899                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1900 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1901
1902 // Zero extenders
1903
1904 let AddedComplexity = 16 in {
1905 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1906                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1907 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1908                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1909 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1910                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1911
1912 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1913 //        The transformation should probably be done as a combiner action
1914 //        instead so we can include a check for masking back in the upper
1915 //        eight bits of the source into the lower eight bits of the result.
1916 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1917 //            (t2UXTB16 rGPR:$Src, 3)>,
1918 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1919 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1920             (t2UXTB16 rGPR:$Src, 1)>,
1921         Requires<[HasT2ExtractPack, IsThumb2]>;
1922
1923 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1924                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1925 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1926                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1927 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1928 }
1929
1930 //===----------------------------------------------------------------------===//
1931 //  Arithmetic Instructions.
1932 //
1933
1934 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1935                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1936 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1937                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1938
1939 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1940 //
1941 // Currently, t2ADDS/t2SUBS are pseudo opcodes that exist only in the
1942 // selection DAG. They are "lowered" to real t2ADD/t2SUB opcodes by
1943 // AdjustInstrPostInstrSelection where we determine whether or not to
1944 // set the "s" bit based on CPSR liveness.
1945 //
1946 // FIXME: Eliminate t2ADDS/t2SUBS pseudo opcodes after adding tablegen
1947 // support for an optional CPSR definition that corresponds to the DAG
1948 // node's second value. We can then eliminate the implicit def of CPSR.
1949 defm t2ADDS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1950                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1951 defm t2SUBS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1952                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1953
1954 let hasPostISelHook = 1 in {
1955 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1956               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1957 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1958               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1959 }
1960
1961 // RSB
1962 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1963                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1964
1965 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1966 // CPSR and the implicit def of CPSR is not needed.
1967 defm t2RSBS : T2I_rbin_s_is <BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1968
1969 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1970 // The assume-no-carry-in form uses the negation of the input since add/sub
1971 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1972 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1973 // details.
1974 // The AddedComplexity preferences the first variant over the others since
1975 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1976 let AddedComplexity = 1 in
1977 def : T2Pat<(add        GPR:$src, imm1_255_neg:$imm),
1978             (t2SUBri    GPR:$src, imm1_255_neg:$imm)>;
1979 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1980             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1981 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1982             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1983 def : T2Pat<(add        GPR:$src, imm0_65535_neg:$imm),
1984             (t2SUBrr    GPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1985
1986 let AddedComplexity = 1 in
1987 def : T2Pat<(ARMaddc    rGPR:$src, imm1_255_neg:$imm),
1988             (t2SUBSri   rGPR:$src, imm1_255_neg:$imm)>;
1989 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1990             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1991 def : T2Pat<(ARMaddc    rGPR:$src, imm0_65535_neg:$imm),
1992             (t2SUBSrr   rGPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1993 // The with-carry-in form matches bitwise not instead of the negation.
1994 // Effectively, the inverse interpretation of the carry flag already accounts
1995 // for part of the negation.
1996 let AddedComplexity = 1 in
1997 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1998             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1999 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
2000             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
2001 def : T2Pat<(ARMadde    rGPR:$src, imm0_65535_neg:$imm, CPSR),
2002             (t2SBCrr    rGPR:$src, (t2MOVi16 (imm_not_XFORM imm:$imm)))>;
2003
2004 // Select Bytes -- for disassembly only
2005
2006 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2007                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
2008           Requires<[IsThumb2, HasThumb2DSP]> {
2009   let Inst{31-27} = 0b11111;
2010   let Inst{26-24} = 0b010;
2011   let Inst{23} = 0b1;
2012   let Inst{22-20} = 0b010;
2013   let Inst{15-12} = 0b1111;
2014   let Inst{7} = 0b1;
2015   let Inst{6-4} = 0b000;
2016 }
2017
2018 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
2019 // And Miscellaneous operations -- for disassembly only
2020 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
2021               list<dag> pat = [/* For disassembly only; pattern left blank */],
2022               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
2023               string asm = "\t$Rd, $Rn, $Rm">
2024   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
2025     Requires<[IsThumb2, HasThumb2DSP]> {
2026   let Inst{31-27} = 0b11111;
2027   let Inst{26-23} = 0b0101;
2028   let Inst{22-20} = op22_20;
2029   let Inst{15-12} = 0b1111;
2030   let Inst{7-4} = op7_4;
2031
2032   bits<4> Rd;
2033   bits<4> Rn;
2034   bits<4> Rm;
2035
2036   let Inst{11-8}  = Rd;
2037   let Inst{19-16} = Rn;
2038   let Inst{3-0}   = Rm;
2039 }
2040
2041 // Saturating add/subtract -- for disassembly only
2042
2043 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
2044                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
2045                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2046 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
2047 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
2048 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
2049 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
2050                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2051 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
2052                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2053 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
2054 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
2055                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
2056                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2057 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
2058 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
2059 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
2060 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
2061 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
2062 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
2063 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
2064 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
2065
2066 // Signed/Unsigned add/subtract -- for disassembly only
2067
2068 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
2069 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
2070 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
2071 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
2072 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
2073 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
2074 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
2075 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
2076 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
2077 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
2078 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
2079 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
2080
2081 // Signed/Unsigned halving add/subtract -- for disassembly only
2082
2083 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
2084 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
2085 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
2086 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
2087 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
2088 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
2089 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
2090 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
2091 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
2092 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
2093 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
2094 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
2095
2096 // Helper class for disassembly only
2097 // A6.3.16 & A6.3.17
2098 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
2099 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2100   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2101   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2102   let Inst{31-27} = 0b11111;
2103   let Inst{26-24} = 0b011;
2104   let Inst{23}    = long;
2105   let Inst{22-20} = op22_20;
2106   let Inst{7-4}   = op7_4;
2107 }
2108
2109 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2110   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2111   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
2112   let Inst{31-27} = 0b11111;
2113   let Inst{26-24} = 0b011;
2114   let Inst{23}    = long;
2115   let Inst{22-20} = op22_20;
2116   let Inst{7-4}   = op7_4;
2117 }
2118
2119 // Unsigned Sum of Absolute Differences [and Accumulate].
2120 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2121                                            (ins rGPR:$Rn, rGPR:$Rm),
2122                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
2123           Requires<[IsThumb2, HasThumb2DSP]> {
2124   let Inst{15-12} = 0b1111;
2125 }
2126 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2127                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
2128                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
2129           Requires<[IsThumb2, HasThumb2DSP]>;
2130
2131 // Signed/Unsigned saturate.
2132 class T2SatI<dag oops, dag iops, InstrItinClass itin,
2133            string opc, string asm, list<dag> pattern>
2134   : T2I<oops, iops, itin, opc, asm, pattern> {
2135   bits<4> Rd;
2136   bits<4> Rn;
2137   bits<5> sat_imm;
2138   bits<7> sh;
2139
2140   let Inst{11-8}  = Rd;
2141   let Inst{19-16} = Rn;
2142   let Inst{4-0}   = sat_imm;
2143   let Inst{21}    = sh{5};
2144   let Inst{14-12} = sh{4-2};
2145   let Inst{7-6}   = sh{1-0};
2146 }
2147
2148 def t2SSAT: T2SatI<
2149               (outs rGPR:$Rd),
2150               (ins imm1_32:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2151               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2152   let Inst{31-27} = 0b11110;
2153   let Inst{25-22} = 0b1100;
2154   let Inst{20} = 0;
2155   let Inst{15} = 0;
2156   let Inst{5}  = 0;
2157 }
2158
2159 def t2SSAT16: T2SatI<
2160                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
2161                 "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
2162           Requires<[IsThumb2, HasThumb2DSP]> {
2163   let Inst{31-27} = 0b11110;
2164   let Inst{25-22} = 0b1100;
2165   let Inst{20} = 0;
2166   let Inst{15} = 0;
2167   let Inst{21} = 1;        // sh = '1'
2168   let Inst{14-12} = 0b000; // imm3 = '000'
2169   let Inst{7-6} = 0b00;    // imm2 = '00'
2170   let Inst{5-4} = 0b00;
2171 }
2172
2173 def t2USAT: T2SatI<
2174                (outs rGPR:$Rd),
2175                (ins imm0_31:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2176                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2177   let Inst{31-27} = 0b11110;
2178   let Inst{25-22} = 0b1110;
2179   let Inst{20} = 0;
2180   let Inst{15} = 0;
2181 }
2182
2183 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins imm0_15:$sat_imm, rGPR:$Rn),
2184                      NoItinerary,
2185                      "usat16", "\t$Rd, $sat_imm, $Rn", []>,
2186           Requires<[IsThumb2, HasThumb2DSP]> {
2187   let Inst{31-22} = 0b1111001110;
2188   let Inst{20} = 0;
2189   let Inst{15} = 0;
2190   let Inst{21} = 1;        // sh = '1'
2191   let Inst{14-12} = 0b000; // imm3 = '000'
2192   let Inst{7-6} = 0b00;    // imm2 = '00'
2193   let Inst{5-4} = 0b00;
2194 }
2195
2196 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
2197 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
2198
2199 //===----------------------------------------------------------------------===//
2200 //  Shift and rotate Instructions.
2201 //
2202
2203 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
2204                         BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
2205 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
2206                         BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
2207 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
2208                         BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
2209 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
2210                         BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
2211
2212 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2213 def : T2Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2214             (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2215
2216 let Uses = [CPSR] in {
2217 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2218                    "rrx", "\t$Rd, $Rm",
2219                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]>, Sched<[WriteALU]> {
2220   let Inst{31-27} = 0b11101;
2221   let Inst{26-25} = 0b01;
2222   let Inst{24-21} = 0b0010;
2223   let Inst{19-16} = 0b1111; // Rn
2224   let Inst{14-12} = 0b000;
2225   let Inst{7-4} = 0b0011;
2226 }
2227 }
2228
2229 let isCodeGenOnly = 1, Defs = [CPSR] in {
2230 def t2MOVsrl_flag : T2TwoRegShiftImm<
2231                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2232                         "lsrs", ".w\t$Rd, $Rm, #1",
2233                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]>,
2234                         Sched<[WriteALU]> {
2235   let Inst{31-27} = 0b11101;
2236   let Inst{26-25} = 0b01;
2237   let Inst{24-21} = 0b0010;
2238   let Inst{20} = 1; // The S bit.
2239   let Inst{19-16} = 0b1111; // Rn
2240   let Inst{5-4} = 0b01; // Shift type.
2241   // Shift amount = Inst{14-12:7-6} = 1.
2242   let Inst{14-12} = 0b000;
2243   let Inst{7-6} = 0b01;
2244 }
2245 def t2MOVsra_flag : T2TwoRegShiftImm<
2246                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2247                         "asrs", ".w\t$Rd, $Rm, #1",
2248                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]>,
2249                         Sched<[WriteALU]> {
2250   let Inst{31-27} = 0b11101;
2251   let Inst{26-25} = 0b01;
2252   let Inst{24-21} = 0b0010;
2253   let Inst{20} = 1; // The S bit.
2254   let Inst{19-16} = 0b1111; // Rn
2255   let Inst{5-4} = 0b10; // Shift type.
2256   // Shift amount = Inst{14-12:7-6} = 1.
2257   let Inst{14-12} = 0b000;
2258   let Inst{7-6} = 0b01;
2259 }
2260 }
2261
2262 //===----------------------------------------------------------------------===//
2263 //  Bitwise Instructions.
2264 //
2265
2266 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2267                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2268                             BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2269 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2270                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2271                             BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2272 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2273                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2274                             BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2275
2276 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2277                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2278                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2279
2280 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2281               string opc, string asm, list<dag> pattern>
2282     : T2I<oops, iops, itin, opc, asm, pattern> {
2283   bits<4> Rd;
2284   bits<5> msb;
2285   bits<5> lsb;
2286
2287   let Inst{11-8}  = Rd;
2288   let Inst{4-0}   = msb{4-0};
2289   let Inst{14-12} = lsb{4-2};
2290   let Inst{7-6}   = lsb{1-0};
2291 }
2292
2293 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2294               string opc, string asm, list<dag> pattern>
2295     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2296   bits<4> Rn;
2297
2298   let Inst{19-16} = Rn;
2299 }
2300
2301 let Constraints = "$src = $Rd" in
2302 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2303                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2304                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2305   let Inst{31-27} = 0b11110;
2306   let Inst{26} = 0; // should be 0.
2307   let Inst{25} = 1;
2308   let Inst{24-20} = 0b10110;
2309   let Inst{19-16} = 0b1111; // Rn
2310   let Inst{15} = 0;
2311   let Inst{5} = 0; // should be 0.
2312
2313   bits<10> imm;
2314   let msb{4-0} = imm{9-5};
2315   let lsb{4-0} = imm{4-0};
2316 }
2317
2318 def t2SBFX: T2TwoRegBitFI<
2319                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2320                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2321   let Inst{31-27} = 0b11110;
2322   let Inst{25} = 1;
2323   let Inst{24-20} = 0b10100;
2324   let Inst{15} = 0;
2325 }
2326
2327 def t2UBFX: T2TwoRegBitFI<
2328                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2329                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2330   let Inst{31-27} = 0b11110;
2331   let Inst{25} = 1;
2332   let Inst{24-20} = 0b11100;
2333   let Inst{15} = 0;
2334 }
2335
2336 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2337 let Constraints = "$src = $Rd" in {
2338   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2339                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2340                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2341                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2342                                    bf_inv_mask_imm:$imm))]> {
2343     let Inst{31-27} = 0b11110;
2344     let Inst{26} = 0; // should be 0.
2345     let Inst{25} = 1;
2346     let Inst{24-20} = 0b10110;
2347     let Inst{15} = 0;
2348     let Inst{5} = 0; // should be 0.
2349
2350     bits<10> imm;
2351     let msb{4-0} = imm{9-5};
2352     let lsb{4-0} = imm{4-0};
2353   }
2354 }
2355
2356 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2357                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2358                           BinOpFrag<(or node:$LHS, (not node:$RHS))>, 0, "">;
2359
2360 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
2361 /// unary operation that produces a value. These are predicable and can be
2362 /// changed to modify CPSR.
2363 multiclass T2I_un_irs<bits<4> opcod, string opc,
2364                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
2365                       PatFrag opnode,
2366                       bit Cheap = 0, bit ReMat = 0, bit MoveImm = 0> {
2367    // shifted imm
2368    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
2369                 opc, "\t$Rd, $imm",
2370                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]>, Sched<[WriteALU]> {
2371      let isAsCheapAsAMove = Cheap;
2372      let isReMaterializable = ReMat;
2373      let isMoveImm = MoveImm;
2374      let Inst{31-27} = 0b11110;
2375      let Inst{25} = 0;
2376      let Inst{24-21} = opcod;
2377      let Inst{19-16} = 0b1111; // Rn
2378      let Inst{15} = 0;
2379    }
2380    // register
2381    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
2382                 opc, ".w\t$Rd, $Rm",
2383                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]>, Sched<[WriteALU]> {
2384      let Inst{31-27} = 0b11101;
2385      let Inst{26-25} = 0b01;
2386      let Inst{24-21} = opcod;
2387      let Inst{19-16} = 0b1111; // Rn
2388      let Inst{14-12} = 0b000; // imm3
2389      let Inst{7-6} = 0b00; // imm2
2390      let Inst{5-4} = 0b00; // type
2391    }
2392    // shifted register
2393    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
2394                 opc, ".w\t$Rd, $ShiftedRm",
2395                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]>,
2396                 Sched<[WriteALU]> {
2397      let Inst{31-27} = 0b11101;
2398      let Inst{26-25} = 0b01;
2399      let Inst{24-21} = opcod;
2400      let Inst{19-16} = 0b1111; // Rn
2401    }
2402 }
2403
2404 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2405 let AddedComplexity = 1 in
2406 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2407                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2408                           UnOpFrag<(not node:$Src)>, 1, 1, 1>;
2409
2410 let AddedComplexity = 1 in
2411 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2412             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2413
2414 // top16Zero - answer true if the upper 16 bits of $src are 0, false otherwise
2415 def top16Zero: PatLeaf<(i32 rGPR:$src), [{
2416   return CurDAG->MaskedValueIsZero(SDValue(N,0), APInt::getHighBitsSet(32, 16));
2417   }]>;
2418
2419 // so_imm_notSext is needed instead of so_imm_not, as the value of imm
2420 // will match the extended, not the original bitWidth for $src.
2421 def : T2Pat<(and top16Zero:$src, t2_so_imm_notSext:$imm),
2422             (t2BICri rGPR:$src, t2_so_imm_notSext:$imm)>;
2423
2424
2425 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2426 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2427             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2428             Requires<[IsThumb2]>;
2429
2430 def : T2Pat<(t2_so_imm_not:$src),
2431             (t2MVNi t2_so_imm_not:$src)>;
2432
2433 //===----------------------------------------------------------------------===//
2434 //  Multiply Instructions.
2435 //
2436 let isCommutable = 1 in
2437 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2438                 "mul", "\t$Rd, $Rn, $Rm",
2439                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2440   let Inst{31-27} = 0b11111;
2441   let Inst{26-23} = 0b0110;
2442   let Inst{22-20} = 0b000;
2443   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2444   let Inst{7-4} = 0b0000; // Multiply
2445 }
2446
2447 def t2MLA: T2FourReg<
2448                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2449                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2450                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]>,
2451            Requires<[IsThumb2, UseMulOps]> {
2452   let Inst{31-27} = 0b11111;
2453   let Inst{26-23} = 0b0110;
2454   let Inst{22-20} = 0b000;
2455   let Inst{7-4} = 0b0000; // Multiply
2456 }
2457
2458 def t2MLS: T2FourReg<
2459                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2460                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2461                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]>,
2462            Requires<[IsThumb2, UseMulOps]> {
2463   let Inst{31-27} = 0b11111;
2464   let Inst{26-23} = 0b0110;
2465   let Inst{22-20} = 0b000;
2466   let Inst{7-4} = 0b0001; // Multiply and Subtract
2467 }
2468
2469 // Extra precision multiplies with low / high results
2470 let neverHasSideEffects = 1 in {
2471 let isCommutable = 1 in {
2472 def t2SMULL : T2MulLong<0b000, 0b0000,
2473                   (outs rGPR:$RdLo, rGPR:$RdHi),
2474                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2475                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2476
2477 def t2UMULL : T2MulLong<0b010, 0b0000,
2478                   (outs rGPR:$RdLo, rGPR:$RdHi),
2479                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2480                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2481 } // isCommutable
2482
2483 // Multiply + accumulate
2484 def t2SMLAL : T2MlaLong<0b100, 0b0000,
2485                   (outs rGPR:$RdLo, rGPR:$RdHi),
2486                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi), IIC_iMAC64,
2487                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2488                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">;
2489
2490 def t2UMLAL : T2MlaLong<0b110, 0b0000,
2491                   (outs rGPR:$RdLo, rGPR:$RdHi),
2492                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi), IIC_iMAC64,
2493                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2494                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">;
2495
2496 def t2UMAAL : T2MulLong<0b110, 0b0110,
2497                   (outs rGPR:$RdLo, rGPR:$RdHi),
2498                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2499                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2500           Requires<[IsThumb2, HasThumb2DSP]>;
2501 } // neverHasSideEffects
2502
2503 // Rounding variants of the below included for disassembly only
2504
2505 // Most significant word multiply
2506 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2507                   "smmul", "\t$Rd, $Rn, $Rm",
2508                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2509           Requires<[IsThumb2, HasThumb2DSP]> {
2510   let Inst{31-27} = 0b11111;
2511   let Inst{26-23} = 0b0110;
2512   let Inst{22-20} = 0b101;
2513   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2514   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2515 }
2516
2517 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2518                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2519           Requires<[IsThumb2, HasThumb2DSP]> {
2520   let Inst{31-27} = 0b11111;
2521   let Inst{26-23} = 0b0110;
2522   let Inst{22-20} = 0b101;
2523   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2524   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2525 }
2526
2527 def t2SMMLA : T2FourReg<
2528         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2529                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2530                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2531               Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2532   let Inst{31-27} = 0b11111;
2533   let Inst{26-23} = 0b0110;
2534   let Inst{22-20} = 0b101;
2535   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2536 }
2537
2538 def t2SMMLAR: T2FourReg<
2539         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2540                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2541           Requires<[IsThumb2, HasThumb2DSP]> {
2542   let Inst{31-27} = 0b11111;
2543   let Inst{26-23} = 0b0110;
2544   let Inst{22-20} = 0b101;
2545   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2546 }
2547
2548 def t2SMMLS: T2FourReg<
2549         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2550                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2551                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2552              Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2553   let Inst{31-27} = 0b11111;
2554   let Inst{26-23} = 0b0110;
2555   let Inst{22-20} = 0b110;
2556   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2557 }
2558
2559 def t2SMMLSR:T2FourReg<
2560         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2561                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2562           Requires<[IsThumb2, HasThumb2DSP]> {
2563   let Inst{31-27} = 0b11111;
2564   let Inst{26-23} = 0b0110;
2565   let Inst{22-20} = 0b110;
2566   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2567 }
2568
2569 multiclass T2I_smul<string opc, PatFrag opnode> {
2570   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2571               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2572               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2573                                       (sext_inreg rGPR:$Rm, i16)))]>,
2574           Requires<[IsThumb2, HasThumb2DSP]> {
2575     let Inst{31-27} = 0b11111;
2576     let Inst{26-23} = 0b0110;
2577     let Inst{22-20} = 0b001;
2578     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2579     let Inst{7-6} = 0b00;
2580     let Inst{5-4} = 0b00;
2581   }
2582
2583   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2584               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2585               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2586                                       (sra rGPR:$Rm, (i32 16))))]>,
2587           Requires<[IsThumb2, HasThumb2DSP]> {
2588     let Inst{31-27} = 0b11111;
2589     let Inst{26-23} = 0b0110;
2590     let Inst{22-20} = 0b001;
2591     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2592     let Inst{7-6} = 0b00;
2593     let Inst{5-4} = 0b01;
2594   }
2595
2596   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2597               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2598               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2599                                       (sext_inreg rGPR:$Rm, i16)))]>,
2600           Requires<[IsThumb2, HasThumb2DSP]> {
2601     let Inst{31-27} = 0b11111;
2602     let Inst{26-23} = 0b0110;
2603     let Inst{22-20} = 0b001;
2604     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2605     let Inst{7-6} = 0b00;
2606     let Inst{5-4} = 0b10;
2607   }
2608
2609   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2610               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2611               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2612                                       (sra rGPR:$Rm, (i32 16))))]>,
2613           Requires<[IsThumb2, HasThumb2DSP]> {
2614     let Inst{31-27} = 0b11111;
2615     let Inst{26-23} = 0b0110;
2616     let Inst{22-20} = 0b001;
2617     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2618     let Inst{7-6} = 0b00;
2619     let Inst{5-4} = 0b11;
2620   }
2621
2622   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2623               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2624               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2625                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2626           Requires<[IsThumb2, HasThumb2DSP]> {
2627     let Inst{31-27} = 0b11111;
2628     let Inst{26-23} = 0b0110;
2629     let Inst{22-20} = 0b011;
2630     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2631     let Inst{7-6} = 0b00;
2632     let Inst{5-4} = 0b00;
2633   }
2634
2635   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2636               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2637               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2638                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2639           Requires<[IsThumb2, HasThumb2DSP]> {
2640     let Inst{31-27} = 0b11111;
2641     let Inst{26-23} = 0b0110;
2642     let Inst{22-20} = 0b011;
2643     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2644     let Inst{7-6} = 0b00;
2645     let Inst{5-4} = 0b01;
2646   }
2647 }
2648
2649
2650 multiclass T2I_smla<string opc, PatFrag opnode> {
2651   def BB : T2FourReg<
2652         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2653               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2654               [(set rGPR:$Rd, (add rGPR:$Ra,
2655                                (opnode (sext_inreg rGPR:$Rn, i16),
2656                                        (sext_inreg rGPR:$Rm, i16))))]>,
2657            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2658     let Inst{31-27} = 0b11111;
2659     let Inst{26-23} = 0b0110;
2660     let Inst{22-20} = 0b001;
2661     let Inst{7-6} = 0b00;
2662     let Inst{5-4} = 0b00;
2663   }
2664
2665   def BT : T2FourReg<
2666        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2667              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2668              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2669                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2670            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2671     let Inst{31-27} = 0b11111;
2672     let Inst{26-23} = 0b0110;
2673     let Inst{22-20} = 0b001;
2674     let Inst{7-6} = 0b00;
2675     let Inst{5-4} = 0b01;
2676   }
2677
2678   def TB : T2FourReg<
2679         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2680               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2681               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2682                                                (sext_inreg rGPR:$Rm, i16))))]>,
2683            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2684     let Inst{31-27} = 0b11111;
2685     let Inst{26-23} = 0b0110;
2686     let Inst{22-20} = 0b001;
2687     let Inst{7-6} = 0b00;
2688     let Inst{5-4} = 0b10;
2689   }
2690
2691   def TT : T2FourReg<
2692         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2693               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2694              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2695                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2696            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2697     let Inst{31-27} = 0b11111;
2698     let Inst{26-23} = 0b0110;
2699     let Inst{22-20} = 0b001;
2700     let Inst{7-6} = 0b00;
2701     let Inst{5-4} = 0b11;
2702   }
2703
2704   def WB : T2FourReg<
2705         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2706               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2707               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2708                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2709            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2710     let Inst{31-27} = 0b11111;
2711     let Inst{26-23} = 0b0110;
2712     let Inst{22-20} = 0b011;
2713     let Inst{7-6} = 0b00;
2714     let Inst{5-4} = 0b00;
2715   }
2716
2717   def WT : T2FourReg<
2718         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2719               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2720               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2721                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2722            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2723     let Inst{31-27} = 0b11111;
2724     let Inst{26-23} = 0b0110;
2725     let Inst{22-20} = 0b011;
2726     let Inst{7-6} = 0b00;
2727     let Inst{5-4} = 0b01;
2728   }
2729 }
2730
2731 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2732 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2733
2734 // Halfword multiple accumulate long: SMLAL<x><y>
2735 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2736          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2737            [/* For disassembly only; pattern left blank */]>,
2738           Requires<[IsThumb2, HasThumb2DSP]>;
2739 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2740          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2741            [/* For disassembly only; pattern left blank */]>,
2742           Requires<[IsThumb2, HasThumb2DSP]>;
2743 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2744          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2745            [/* For disassembly only; pattern left blank */]>,
2746           Requires<[IsThumb2, HasThumb2DSP]>;
2747 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2748          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2749            [/* For disassembly only; pattern left blank */]>,
2750           Requires<[IsThumb2, HasThumb2DSP]>;
2751
2752 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2753 def t2SMUAD: T2ThreeReg_mac<
2754             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2755             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2756           Requires<[IsThumb2, HasThumb2DSP]> {
2757   let Inst{15-12} = 0b1111;
2758 }
2759 def t2SMUADX:T2ThreeReg_mac<
2760             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2761             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2762           Requires<[IsThumb2, HasThumb2DSP]> {
2763   let Inst{15-12} = 0b1111;
2764 }
2765 def t2SMUSD: T2ThreeReg_mac<
2766             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2767             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2768           Requires<[IsThumb2, HasThumb2DSP]> {
2769   let Inst{15-12} = 0b1111;
2770 }
2771 def t2SMUSDX:T2ThreeReg_mac<
2772             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2773             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2774           Requires<[IsThumb2, HasThumb2DSP]> {
2775   let Inst{15-12} = 0b1111;
2776 }
2777 def t2SMLAD   : T2FourReg_mac<
2778             0, 0b010, 0b0000, (outs rGPR:$Rd),
2779             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2780             "\t$Rd, $Rn, $Rm, $Ra", []>,
2781           Requires<[IsThumb2, HasThumb2DSP]>;
2782 def t2SMLADX  : T2FourReg_mac<
2783             0, 0b010, 0b0001, (outs rGPR:$Rd),
2784             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2785             "\t$Rd, $Rn, $Rm, $Ra", []>,
2786           Requires<[IsThumb2, HasThumb2DSP]>;
2787 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2788             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2789             "\t$Rd, $Rn, $Rm, $Ra", []>,
2790           Requires<[IsThumb2, HasThumb2DSP]>;
2791 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2792             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2793             "\t$Rd, $Rn, $Rm, $Ra", []>,
2794           Requires<[IsThumb2, HasThumb2DSP]>;
2795 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2796                         (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64, "smlald",
2797                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2798           Requires<[IsThumb2, HasThumb2DSP]>;
2799 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2800                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaldx",
2801                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2802           Requires<[IsThumb2, HasThumb2DSP]>;
2803 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2804                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlsld",
2805                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2806           Requires<[IsThumb2, HasThumb2DSP]>;
2807 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2808                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2809                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2810           Requires<[IsThumb2, HasThumb2DSP]>;
2811
2812 //===----------------------------------------------------------------------===//
2813 //  Division Instructions.
2814 //  Signed and unsigned division on v7-M
2815 //
2816 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
2817                  "sdiv", "\t$Rd, $Rn, $Rm",
2818                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2819                  Requires<[HasDivide, IsThumb2]> {
2820   let Inst{31-27} = 0b11111;
2821   let Inst{26-21} = 0b011100;
2822   let Inst{20} = 0b1;
2823   let Inst{15-12} = 0b1111;
2824   let Inst{7-4} = 0b1111;
2825 }
2826
2827 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
2828                  "udiv", "\t$Rd, $Rn, $Rm",
2829                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2830                  Requires<[HasDivide, IsThumb2]> {
2831   let Inst{31-27} = 0b11111;
2832   let Inst{26-21} = 0b011101;
2833   let Inst{20} = 0b1;
2834   let Inst{15-12} = 0b1111;
2835   let Inst{7-4} = 0b1111;
2836 }
2837
2838 //===----------------------------------------------------------------------===//
2839 //  Misc. Arithmetic Instructions.
2840 //
2841
2842 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2843       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2844   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2845   let Inst{31-27} = 0b11111;
2846   let Inst{26-22} = 0b01010;
2847   let Inst{21-20} = op1;
2848   let Inst{15-12} = 0b1111;
2849   let Inst{7-6} = 0b10;
2850   let Inst{5-4} = op2;
2851   let Rn{3-0} = Rm;
2852 }
2853
2854 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2855                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>,
2856                     Sched<[WriteALU]>;
2857
2858 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2859                       "rbit", "\t$Rd, $Rm",
2860                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>,
2861                       Sched<[WriteALU]>;
2862
2863 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2864                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>,
2865                  Sched<[WriteALU]>;
2866
2867 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2868                        "rev16", ".w\t$Rd, $Rm",
2869                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>,
2870                 Sched<[WriteALU]>;
2871
2872 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2873                        "revsh", ".w\t$Rd, $Rm",
2874                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>,
2875                  Sched<[WriteALU]>;
2876
2877 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2878                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2879             (t2REVSH rGPR:$Rm)>;
2880
2881 def t2PKHBT : T2ThreeReg<
2882             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_lsl_amt:$sh),
2883                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2884                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2885                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2886                                            0xFFFF0000)))]>,
2887                   Requires<[HasT2ExtractPack, IsThumb2]>,
2888                   Sched<[WriteALUsi, ReadALU]> {
2889   let Inst{31-27} = 0b11101;
2890   let Inst{26-25} = 0b01;
2891   let Inst{24-20} = 0b01100;
2892   let Inst{5} = 0; // BT form
2893   let Inst{4} = 0;
2894
2895   bits<5> sh;
2896   let Inst{14-12} = sh{4-2};
2897   let Inst{7-6}   = sh{1-0};
2898 }
2899
2900 // Alternate cases for PKHBT where identities eliminate some nodes.
2901 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2902             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2903             Requires<[HasT2ExtractPack, IsThumb2]>;
2904 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2905             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2906             Requires<[HasT2ExtractPack, IsThumb2]>;
2907
2908 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2909 // will match the pattern below.
2910 def t2PKHTB : T2ThreeReg<
2911                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_asr_amt:$sh),
2912                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2913                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2914                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2915                                             0xFFFF)))]>,
2916                   Requires<[HasT2ExtractPack, IsThumb2]>,
2917                   Sched<[WriteALUsi, ReadALU]> {
2918   let Inst{31-27} = 0b11101;
2919   let Inst{26-25} = 0b01;
2920   let Inst{24-20} = 0b01100;
2921   let Inst{5} = 1; // TB form
2922   let Inst{4} = 0;
2923
2924   bits<5> sh;
2925   let Inst{14-12} = sh{4-2};
2926   let Inst{7-6}   = sh{1-0};
2927 }
2928
2929 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2930 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2931 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2932             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2933             Requires<[HasT2ExtractPack, IsThumb2]>;
2934 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2935                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2936             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2937             Requires<[HasT2ExtractPack, IsThumb2]>;
2938
2939 //===----------------------------------------------------------------------===//
2940 //  Comparison Instructions...
2941 //
2942 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2943                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2944                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2945
2946 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2947             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2948 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2949             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2950 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2951             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2952
2953 let isCompare = 1, Defs = [CPSR] in {
2954    // shifted imm
2955    def t2CMNri : T2OneRegCmpImm<
2956                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iCMPi,
2957                 "cmn", ".w\t$Rn, $imm",
2958                 [(ARMcmn GPRnopc:$Rn, (ineg t2_so_imm:$imm))]>,
2959                 Sched<[WriteCMP, ReadALU]> {
2960      let Inst{31-27} = 0b11110;
2961      let Inst{25} = 0;
2962      let Inst{24-21} = 0b1000;
2963      let Inst{20} = 1; // The S bit.
2964      let Inst{15} = 0;
2965      let Inst{11-8} = 0b1111; // Rd
2966    }
2967    // register
2968    def t2CMNzrr : T2TwoRegCmp<
2969                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iCMPr,
2970                 "cmn", ".w\t$Rn, $Rm",
2971                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2972                   GPRnopc:$Rn, rGPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
2973      let Inst{31-27} = 0b11101;
2974      let Inst{26-25} = 0b01;
2975      let Inst{24-21} = 0b1000;
2976      let Inst{20} = 1; // The S bit.
2977      let Inst{14-12} = 0b000; // imm3
2978      let Inst{11-8} = 0b1111; // Rd
2979      let Inst{7-6} = 0b00; // imm2
2980      let Inst{5-4} = 0b00; // type
2981    }
2982    // shifted register
2983    def t2CMNzrs : T2OneRegCmpShiftedReg<
2984                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), IIC_iCMPsi,
2985                 "cmn", ".w\t$Rn, $ShiftedRm",
2986                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2987                   GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]>,
2988                   Sched<[WriteCMPsi, ReadALU, ReadALU]> {
2989      let Inst{31-27} = 0b11101;
2990      let Inst{26-25} = 0b01;
2991      let Inst{24-21} = 0b1000;
2992      let Inst{20} = 1; // The S bit.
2993      let Inst{11-8} = 0b1111; // Rd
2994    }
2995 }
2996
2997 // Assembler aliases w/o the ".w" suffix.
2998 // No alias here for 'rr' version as not all instantiations of this multiclass
2999 // want one (CMP in particular, does not).
3000 def : t2InstAlias<"cmn${p} $Rn, $imm",
3001    (t2CMNri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
3002 def : t2InstAlias<"cmn${p} $Rn, $shift",
3003    (t2CMNzrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
3004
3005 def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
3006             (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
3007
3008 def : T2Pat<(ARMcmpZ GPRnopc:$src, t2_so_imm_neg:$imm),
3009             (t2CMNri GPRnopc:$src, t2_so_imm_neg:$imm)>;
3010
3011 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
3012                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
3013                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>>;
3014 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
3015                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
3016                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>>;
3017
3018 // Conditional moves
3019 // FIXME: should be able to write a pattern for ARMcmov, but can't use
3020 // a two-value operand where a dag node expects two operands. :(
3021 let neverHasSideEffects = 1 in {
3022
3023 let isCommutable = 1, isSelect = 1 in
3024 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
3025                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
3026                             4, IIC_iCMOVr,
3027    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3028                 RegConstraint<"$false = $Rd">,
3029                 Sched<[WriteALU]>;
3030
3031 let isMoveImm = 1 in
3032 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
3033                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
3034                    4, IIC_iCMOVi,
3035 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3036                    RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
3037
3038 // FIXME: Pseudo-ize these. For now, just mark codegen only.
3039 let isCodeGenOnly = 1 in {
3040 let isMoveImm = 1 in
3041 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
3042                       IIC_iCMOVi,
3043                       "movw", "\t$Rd, $imm", []>,
3044                       RegConstraint<"$false = $Rd">, Sched<[WriteALU]> {
3045   let Inst{31-27} = 0b11110;
3046   let Inst{25} = 1;
3047   let Inst{24-21} = 0b0010;
3048   let Inst{20} = 0; // The S bit.
3049   let Inst{15} = 0;
3050
3051   bits<4> Rd;
3052   bits<16> imm;
3053
3054   let Inst{11-8}  = Rd;
3055   let Inst{19-16} = imm{15-12};
3056   let Inst{26}    = imm{11};
3057   let Inst{14-12} = imm{10-8};
3058   let Inst{7-0}   = imm{7-0};
3059 }
3060
3061 let isMoveImm = 1 in
3062 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
3063                                (ins rGPR:$false, i32imm:$src, pred:$p),
3064                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
3065
3066 let isMoveImm = 1 in
3067 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
3068                    IIC_iCMOVi, "mvn", "\t$Rd, $imm",
3069 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
3070                    imm:$cc, CCR:$ccr))*/]>,
3071                    RegConstraint<"$false = $Rd">, Sched<[WriteALU]> {
3072   let Inst{31-27} = 0b11110;
3073   let Inst{25} = 0;
3074   let Inst{24-21} = 0b0011;
3075   let Inst{20} = 0; // The S bit.
3076   let Inst{19-16} = 0b1111; // Rn
3077   let Inst{15} = 0;
3078 }
3079
3080 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
3081                    string opc, string asm, list<dag> pattern>
3082   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern>, Sched<[WriteALU]> {
3083   let Inst{31-27} = 0b11101;
3084   let Inst{26-25} = 0b01;
3085   let Inst{24-21} = 0b0010;
3086   let Inst{20} = 0; // The S bit.
3087   let Inst{19-16} = 0b1111; // Rn
3088   let Inst{5-4} = opcod; // Shift type.
3089 }
3090 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
3091                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3092                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
3093                  RegConstraint<"$false = $Rd">;
3094 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
3095                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3096                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
3097                  RegConstraint<"$false = $Rd">;
3098 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
3099                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3100                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
3101                  RegConstraint<"$false = $Rd">;
3102 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
3103                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3104                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
3105                  RegConstraint<"$false = $Rd">;
3106 } // isCodeGenOnly = 1
3107
3108 } // neverHasSideEffects
3109
3110 //===----------------------------------------------------------------------===//
3111 // Atomic operations intrinsics
3112 //
3113
3114 // memory barriers protect the atomic sequences
3115 let hasSideEffects = 1 in {
3116 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3117                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3118                   Requires<[IsThumb, HasDB]> {
3119   bits<4> opt;
3120   let Inst{31-4} = 0xf3bf8f5;
3121   let Inst{3-0} = opt;
3122 }
3123 }
3124
3125 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3126                   "dsb", "\t$opt", []>,
3127                   Requires<[IsThumb, HasDB]> {
3128   bits<4> opt;
3129   let Inst{31-4} = 0xf3bf8f4;
3130   let Inst{3-0} = opt;
3131 }
3132
3133 def t2ISB : AInoP<(outs), (ins instsyncb_opt:$opt), ThumbFrm, NoItinerary,
3134                   "isb", "\t$opt",
3135                   []>, Requires<[IsThumb, HasDB]> {
3136   bits<4> opt;
3137   let Inst{31-4} = 0xf3bf8f6;
3138   let Inst{3-0} = opt;
3139 }
3140
3141 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3142                 InstrItinClass itin, string opc, string asm, string cstr,
3143                 list<dag> pattern, bits<4> rt2 = 0b1111>
3144   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3145   let Inst{31-27} = 0b11101;
3146   let Inst{26-20} = 0b0001101;
3147   let Inst{11-8} = rt2;
3148   let Inst{7-6} = 0b01;
3149   let Inst{5-4} = opcod;
3150   let Inst{3-0} = 0b1111;
3151
3152   bits<4> addr;
3153   bits<4> Rt;
3154   let Inst{19-16} = addr;
3155   let Inst{15-12} = Rt;
3156 }
3157 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3158                 InstrItinClass itin, string opc, string asm, string cstr,
3159                 list<dag> pattern, bits<4> rt2 = 0b1111>
3160   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3161   let Inst{31-27} = 0b11101;
3162   let Inst{26-20} = 0b0001100;
3163   let Inst{11-8} = rt2;
3164   let Inst{7-6} = 0b01;
3165   let Inst{5-4} = opcod;
3166
3167   bits<4> Rd;
3168   bits<4> addr;
3169   bits<4> Rt;
3170   let Inst{3-0}  = Rd;
3171   let Inst{19-16} = addr;
3172   let Inst{15-12} = Rt;
3173 }
3174
3175 let mayLoad = 1 in {
3176 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3177                          AddrModeNone, 4, NoItinerary,
3178                          "ldrexb", "\t$Rt, $addr", "", []>;
3179 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3180                          AddrModeNone, 4, NoItinerary,
3181                          "ldrexh", "\t$Rt, $addr", "", []>;
3182 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_imm0_1020s4:$addr),
3183                        AddrModeNone, 4, NoItinerary,
3184                        "ldrex", "\t$Rt, $addr", "", []> {
3185   bits<4> Rt;
3186   bits<12> addr;
3187   let Inst{31-27} = 0b11101;
3188   let Inst{26-20} = 0b0000101;
3189   let Inst{19-16} = addr{11-8};
3190   let Inst{15-12} = Rt;
3191   let Inst{11-8} = 0b1111;
3192   let Inst{7-0} = addr{7-0};
3193 }
3194 let hasExtraDefRegAllocReq = 1 in
3195 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
3196                          (ins addr_offset_none:$addr),
3197                          AddrModeNone, 4, NoItinerary,
3198                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
3199                          [], {?, ?, ?, ?}> {
3200   bits<4> Rt2;
3201   let Inst{11-8} = Rt2;
3202 }
3203 }
3204
3205 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3206 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
3207                          (ins rGPR:$Rt, addr_offset_none:$addr),
3208                          AddrModeNone, 4, NoItinerary,
3209                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
3210 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
3211                          (ins rGPR:$Rt, addr_offset_none:$addr),
3212                          AddrModeNone, 4, NoItinerary,
3213                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
3214 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
3215                              t2addrmode_imm0_1020s4:$addr),
3216                   AddrModeNone, 4, NoItinerary,
3217                   "strex", "\t$Rd, $Rt, $addr", "",
3218                   []> {
3219   bits<4> Rd;
3220   bits<4> Rt;
3221   bits<12> addr;
3222   let Inst{31-27} = 0b11101;
3223   let Inst{26-20} = 0b0000100;
3224   let Inst{19-16} = addr{11-8};
3225   let Inst{15-12} = Rt;
3226   let Inst{11-8}  = Rd;
3227   let Inst{7-0} = addr{7-0};
3228 }
3229 let hasExtraSrcRegAllocReq = 1 in
3230 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
3231                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3232                          AddrModeNone, 4, NoItinerary,
3233                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3234                          {?, ?, ?, ?}> {
3235   bits<4> Rt2;
3236   let Inst{11-8} = Rt2;
3237 }
3238 }
3239
3240 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
3241             Requires<[IsThumb2, HasV7]>  {
3242   let Inst{31-16} = 0xf3bf;
3243   let Inst{15-14} = 0b10;
3244   let Inst{13} = 0;
3245   let Inst{12} = 0;
3246   let Inst{11-8} = 0b1111;
3247   let Inst{7-4} = 0b0010;
3248   let Inst{3-0} = 0b1111;
3249 }
3250
3251 //===----------------------------------------------------------------------===//
3252 // SJLJ Exception handling intrinsics
3253 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3254 //   address and save #0 in R0 for the non-longjmp case.
3255 //   Since by its nature we may be coming from some other function to get
3256 //   here, and we're using the stack frame for the containing function to
3257 //   save/restore registers, we can't keep anything live in regs across
3258 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3259 //   when we get here from a longjmp(). We force everything out of registers
3260 //   except for our own input by listing the relevant registers in Defs. By
3261 //   doing so, we also cause the prologue/epilogue code to actively preserve
3262 //   all of the callee-saved resgisters, which is exactly what we want.
3263 //   $val is a scratch register for our use.
3264 let Defs =
3265   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3266     Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15],
3267   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3268   usesCustomInserter = 1 in {
3269   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3270                                AddrModeNone, 0, NoItinerary, "", "",
3271                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3272                              Requires<[IsThumb2, HasVFP2]>;
3273 }
3274
3275 let Defs =
3276   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3277   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3278   usesCustomInserter = 1 in {
3279   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3280                                AddrModeNone, 0, NoItinerary, "", "",
3281                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3282                                   Requires<[IsThumb2, NoVFP]>;
3283 }
3284
3285
3286 //===----------------------------------------------------------------------===//
3287 // Control-Flow Instructions
3288 //
3289
3290 // FIXME: remove when we have a way to marking a MI with these properties.
3291 // FIXME: Should pc be an implicit operand like PICADD, etc?
3292 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3293     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3294 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3295                                                    reglist:$regs, variable_ops),
3296                               4, IIC_iLoad_mBr, [],
3297             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3298                          RegConstraint<"$Rn = $wb">;
3299
3300 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3301 let isPredicable = 1 in
3302 def t2B   : T2I<(outs), (ins uncondbrtarget:$target), IIC_Br,
3303                  "b", ".w\t$target",
3304                  [(br bb:$target)]>, Sched<[WriteBr]> {
3305   let Inst{31-27} = 0b11110;
3306   let Inst{15-14} = 0b10;
3307   let Inst{12} = 1;
3308
3309   bits<24> target;
3310   let Inst{26} = target{19};
3311   let Inst{11} = target{18};
3312   let Inst{13} = target{17};
3313   let Inst{25-16} = target{20-11};
3314   let Inst{10-0} = target{10-0};
3315   let DecoderMethod = "DecodeT2BInstruction";
3316 }
3317
3318 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3319 def t2BR_JT : t2PseudoInst<(outs),
3320           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3321            0, IIC_Br,
3322           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>,
3323           Sched<[WriteBr]>;
3324
3325 // FIXME: Add a non-pc based case that can be predicated.
3326 def t2TBB_JT : t2PseudoInst<(outs),
3327         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>,
3328         Sched<[WriteBr]>;
3329
3330 def t2TBH_JT : t2PseudoInst<(outs),
3331         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>,
3332         Sched<[WriteBr]>;
3333
3334 def t2TBB : T2I<(outs), (ins addrmode_tbb:$addr), IIC_Br,
3335                     "tbb", "\t$addr", []>, Sched<[WriteBrTbl]> {
3336   bits<4> Rn;
3337   bits<4> Rm;
3338   let Inst{31-20} = 0b111010001101;
3339   let Inst{19-16} = Rn;
3340   let Inst{15-5} = 0b11110000000;
3341   let Inst{4} = 0; // B form
3342   let Inst{3-0} = Rm;
3343
3344   let DecoderMethod = "DecodeThumbTableBranch";
3345 }
3346
3347 def t2TBH : T2I<(outs), (ins addrmode_tbh:$addr), IIC_Br,
3348                    "tbh", "\t$addr", []>, Sched<[WriteBrTbl]> {
3349   bits<4> Rn;
3350   bits<4> Rm;
3351   let Inst{31-20} = 0b111010001101;
3352   let Inst{19-16} = Rn;
3353   let Inst{15-5} = 0b11110000000;
3354   let Inst{4} = 1; // H form
3355   let Inst{3-0} = Rm;
3356
3357   let DecoderMethod = "DecodeThumbTableBranch";
3358 }
3359 } // isNotDuplicable, isIndirectBranch
3360
3361 } // isBranch, isTerminator, isBarrier
3362
3363 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3364 // a two-value operand where a dag node expects ", "two operands. :(
3365 let isBranch = 1, isTerminator = 1 in
3366 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3367                 "b", ".w\t$target",
3368                 [/*(ARMbrcond bb:$target, imm:$cc)*/]>, Sched<[WriteBr]> {
3369   let Inst{31-27} = 0b11110;
3370   let Inst{15-14} = 0b10;
3371   let Inst{12} = 0;
3372
3373   bits<4> p;
3374   let Inst{25-22} = p;
3375
3376   bits<21> target;
3377   let Inst{26} = target{20};
3378   let Inst{11} = target{19};
3379   let Inst{13} = target{18};
3380   let Inst{21-16} = target{17-12};
3381   let Inst{10-0} = target{11-1};
3382
3383   let DecoderMethod = "DecodeThumb2BCCInstruction";
3384 }
3385
3386 // Tail calls. The IOS version of thumb tail calls uses a t2 branch, so
3387 // it goes here.
3388 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3389   // IOS version.
3390   let Uses = [SP] in
3391   def tTAILJMPd: tPseudoExpand<(outs),
3392                    (ins uncondbrtarget:$dst, pred:$p),
3393                    4, IIC_Br, [],
3394                    (t2B uncondbrtarget:$dst, pred:$p)>,
3395                  Requires<[IsThumb2, IsIOS]>, Sched<[WriteBr]>;
3396 }
3397
3398 // IT block
3399 let Defs = [ITSTATE] in
3400 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3401                     AddrModeNone, 2,  IIC_iALUx,
3402                     "it$mask\t$cc", "", []> {
3403   // 16-bit instruction.
3404   let Inst{31-16} = 0x0000;
3405   let Inst{15-8} = 0b10111111;
3406
3407   bits<4> cc;
3408   bits<4> mask;
3409   let Inst{7-4} = cc;
3410   let Inst{3-0} = mask;
3411
3412   let DecoderMethod = "DecodeIT";
3413 }
3414
3415 // Branch and Exchange Jazelle -- for disassembly only
3416 // Rm = Inst{19-16}
3417 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []>,
3418     Sched<[WriteBr]> {
3419   bits<4> func;
3420   let Inst{31-27} = 0b11110;
3421   let Inst{26} = 0;
3422   let Inst{25-20} = 0b111100;
3423   let Inst{19-16} = func;
3424   let Inst{15-0} = 0b1000111100000000;
3425 }
3426
3427 // Compare and branch on zero / non-zero
3428 let isBranch = 1, isTerminator = 1 in {
3429   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3430                   "cbz\t$Rn, $target", []>,
3431               T1Misc<{0,0,?,1,?,?,?}>,
3432               Requires<[IsThumb2]>, Sched<[WriteBr]> {
3433     // A8.6.27
3434     bits<6> target;
3435     bits<3> Rn;
3436     let Inst{9}   = target{5};
3437     let Inst{7-3} = target{4-0};
3438     let Inst{2-0} = Rn;
3439   }
3440
3441   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3442                   "cbnz\t$Rn, $target", []>,
3443               T1Misc<{1,0,?,1,?,?,?}>,
3444               Requires<[IsThumb2]>, Sched<[WriteBr]> {
3445     // A8.6.27
3446     bits<6> target;
3447     bits<3> Rn;
3448     let Inst{9}   = target{5};
3449     let Inst{7-3} = target{4-0};
3450     let Inst{2-0} = Rn;
3451   }
3452 }
3453
3454
3455 // Change Processor State is a system instruction.
3456 // FIXME: Since the asm parser has currently no clean way to handle optional
3457 // operands, create 3 versions of the same instruction. Once there's a clean
3458 // framework to represent optional operands, change this behavior.
3459 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3460             !strconcat("cps", asm_op), []> {
3461   bits<2> imod;
3462   bits<3> iflags;
3463   bits<5> mode;
3464   bit M;
3465
3466   let Inst{31-11} = 0b111100111010111110000;
3467   let Inst{10-9}  = imod;
3468   let Inst{8}     = M;
3469   let Inst{7-5}   = iflags;
3470   let Inst{4-0}   = mode;
3471   let DecoderMethod = "DecodeT2CPSInstruction";
3472 }
3473
3474 let M = 1 in
3475   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3476                       "$imod.w\t$iflags, $mode">;
3477 let mode = 0, M = 0 in
3478   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3479                       "$imod.w\t$iflags">;
3480 let imod = 0, iflags = 0, M = 1 in
3481   def t2CPS1p : t2CPS<(ins imm0_31:$mode), "\t$mode">;
3482
3483 // A6.3.4 Branches and miscellaneous control
3484 // Table A6-14 Change Processor State, and hint instructions
3485 def t2HINT : T2I<(outs), (ins imm0_4:$imm), NoItinerary, "hint", "\t$imm",[]> {
3486   bits<3> imm;
3487   let Inst{31-3} = 0b11110011101011111000000000000;
3488   let Inst{2-0} = imm;
3489 }
3490
3491 def : t2InstAlias<"hint$p.w $imm", (t2HINT imm0_4:$imm, pred:$p)>;
3492 def : t2InstAlias<"nop$p.w", (t2HINT 0, pred:$p)>;
3493 def : t2InstAlias<"yield$p.w", (t2HINT 1, pred:$p)>;
3494 def : t2InstAlias<"wfe$p.w", (t2HINT 2, pred:$p)>;
3495 def : t2InstAlias<"wfi$p.w", (t2HINT 3, pred:$p)>;
3496 def : t2InstAlias<"sev$p.w", (t2HINT 4, pred:$p)>;
3497
3498 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3499   bits<4> opt;
3500   let Inst{31-20} = 0b111100111010;
3501   let Inst{19-16} = 0b1111;
3502   let Inst{15-8} = 0b10000000;
3503   let Inst{7-4} = 0b1111;
3504   let Inst{3-0} = opt;
3505 }
3506
3507 // Secure Monitor Call is a system instruction.
3508 // Option = Inst{19-16}
3509 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
3510                 []>, Requires<[IsThumb2, HasTrustZone]> {
3511   let Inst{31-27} = 0b11110;
3512   let Inst{26-20} = 0b1111111;
3513   let Inst{15-12} = 0b1000;
3514
3515   bits<4> opt;
3516   let Inst{19-16} = opt;
3517 }
3518
3519 class T2SRS<bits<2> Op, bit W, dag oops, dag iops, InstrItinClass itin,
3520             string opc, string asm, list<dag> pattern>
3521   : T2I<oops, iops, itin, opc, asm, pattern> {
3522   bits<5> mode;
3523   let Inst{31-25} = 0b1110100;
3524   let Inst{24-23} = Op;
3525   let Inst{22} = 0;
3526   let Inst{21} = W;
3527   let Inst{20-16} = 0b01101;
3528   let Inst{15-5} = 0b11000000000;
3529   let Inst{4-0} = mode{4-0};
3530 }
3531
3532 // Store Return State is a system instruction.
3533 def t2SRSDB_UPD : T2SRS<0b00, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3534                         "srsdb", "\tsp!, $mode", []>;
3535 def t2SRSDB  : T2SRS<0b00, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3536                      "srsdb","\tsp, $mode", []>;
3537 def t2SRSIA_UPD : T2SRS<0b11, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3538                         "srsia","\tsp!, $mode", []>;
3539 def t2SRSIA  : T2SRS<0b11, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3540                      "srsia","\tsp, $mode", []>;
3541
3542
3543 def : t2InstAlias<"srsdb${p} $mode", (t2SRSDB imm0_31:$mode, pred:$p)>;
3544 def : t2InstAlias<"srsdb${p} $mode!", (t2SRSDB_UPD imm0_31:$mode, pred:$p)>;
3545
3546 def : t2InstAlias<"srsia${p} $mode", (t2SRSIA imm0_31:$mode, pred:$p)>;
3547 def : t2InstAlias<"srsia${p} $mode!", (t2SRSIA_UPD imm0_31:$mode, pred:$p)>;
3548
3549 // Return From Exception is a system instruction.
3550 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3551           string opc, string asm, list<dag> pattern>
3552   : T2I<oops, iops, itin, opc, asm, pattern> {
3553   let Inst{31-20} = op31_20{11-0};
3554
3555   bits<4> Rn;
3556   let Inst{19-16} = Rn;
3557   let Inst{15-0} = 0xc000;
3558 }
3559
3560 def t2RFEDBW : T2RFE<0b111010000011,
3561                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3562                    [/* For disassembly only; pattern left blank */]>;
3563 def t2RFEDB  : T2RFE<0b111010000001,
3564                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3565                    [/* For disassembly only; pattern left blank */]>;
3566 def t2RFEIAW : T2RFE<0b111010011011,
3567                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3568                    [/* For disassembly only; pattern left blank */]>;
3569 def t2RFEIA  : T2RFE<0b111010011001,
3570                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3571                    [/* For disassembly only; pattern left blank */]>;
3572
3573 //===----------------------------------------------------------------------===//
3574 // Non-Instruction Patterns
3575 //
3576
3577 // 32-bit immediate using movw + movt.
3578 // This is a single pseudo instruction to make it re-materializable.
3579 // FIXME: Remove this when we can do generalized remat.
3580 let isReMaterializable = 1, isMoveImm = 1 in
3581 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3582                             [(set rGPR:$dst, (i32 imm:$src))]>,
3583                             Requires<[IsThumb, HasV6T2]>;
3584
3585 // Pseudo instruction that combines movw + movt + add pc (if pic).
3586 // It also makes it possible to rematerialize the instructions.
3587 // FIXME: Remove this when we can do generalized remat and when machine licm
3588 // can properly the instructions.
3589 let isReMaterializable = 1 in {
3590 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3591                                 IIC_iMOVix2addpc,
3592                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3593                           Requires<[IsThumb2, UseMovt]>;
3594
3595 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3596                               IIC_iMOVix2,
3597                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3598                           Requires<[IsThumb2, UseMovt]>;
3599 }
3600
3601 // ConstantPool, GlobalAddress, and JumpTable
3602 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3603            Requires<[IsThumb2, DontUseMovt]>;
3604 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3605 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3606            Requires<[IsThumb2, UseMovt]>;
3607
3608 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3609             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3610
3611 // Pseudo instruction that combines ldr from constpool and add pc. This should
3612 // be expanded into two instructions late to allow if-conversion and
3613 // scheduling.
3614 let canFoldAsLoad = 1, isReMaterializable = 1 in
3615 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3616                    IIC_iLoadiALU,
3617               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3618                                            imm:$cp))]>,
3619                Requires<[IsThumb2]>;
3620
3621 // Pseudo isntruction that combines movs + predicated rsbmi
3622 // to implement integer ABS
3623 let usesCustomInserter = 1, Defs = [CPSR] in {
3624 def t2ABS : PseudoInst<(outs rGPR:$dst), (ins rGPR:$src),
3625                        NoItinerary, []>, Requires<[IsThumb2]>;
3626 }
3627
3628 //===----------------------------------------------------------------------===//
3629 // Coprocessor load/store -- for disassembly only
3630 //
3631 class T2CI<bits<4> op31_28, dag oops, dag iops, string opc, string asm>
3632   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3633   let Inst{31-28} = op31_28;
3634   let Inst{27-25} = 0b110;
3635 }
3636
3637 multiclass t2LdStCop<bits<4> op31_28, bit load, bit Dbit, string asm> {
3638   def _OFFSET : T2CI<op31_28,
3639                      (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3640                      asm, "\t$cop, $CRd, $addr"> {
3641     bits<13> addr;
3642     bits<4> cop;
3643     bits<4> CRd;
3644     let Inst{24} = 1; // P = 1
3645     let Inst{23} = addr{8};
3646     let Inst{22} = Dbit;
3647     let Inst{21} = 0; // W = 0
3648     let Inst{20} = load;
3649     let Inst{19-16} = addr{12-9};
3650     let Inst{15-12} = CRd;
3651     let Inst{11-8} = cop;
3652     let Inst{7-0} = addr{7-0};
3653     let DecoderMethod = "DecodeCopMemInstruction";
3654   }
3655   def _PRE : T2CI<op31_28,
3656                   (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
3657                   asm, "\t$cop, $CRd, $addr!"> {
3658     bits<13> addr;
3659     bits<4> cop;
3660     bits<4> CRd;
3661     let Inst{24} = 1; // P = 1
3662     let Inst{23} = addr{8};
3663     let Inst{22} = Dbit;
3664     let Inst{21} = 1; // W = 1
3665     let Inst{20} = load;
3666     let Inst{19-16} = addr{12-9};
3667     let Inst{15-12} = CRd;
3668     let Inst{11-8} = cop;
3669     let Inst{7-0} = addr{7-0};
3670     let DecoderMethod = "DecodeCopMemInstruction";
3671   }
3672   def _POST: T2CI<op31_28,
3673                   (outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3674                                postidx_imm8s4:$offset),
3675                  asm, "\t$cop, $CRd, $addr, $offset"> {
3676     bits<9> offset;
3677     bits<4> addr;
3678     bits<4> cop;
3679     bits<4> CRd;
3680     let Inst{24} = 0; // P = 0
3681     let Inst{23} = offset{8};
3682     let Inst{22} = Dbit;
3683     let Inst{21} = 1; // W = 1
3684     let Inst{20} = load;
3685     let Inst{19-16} = addr;
3686     let Inst{15-12} = CRd;
3687     let Inst{11-8} = cop;
3688     let Inst{7-0} = offset{7-0};
3689     let DecoderMethod = "DecodeCopMemInstruction";
3690   }
3691   def _OPTION : T2CI<op31_28, (outs),
3692                      (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3693                           coproc_option_imm:$option),
3694       asm, "\t$cop, $CRd, $addr, $option"> {
3695     bits<8> option;
3696     bits<4> addr;
3697     bits<4> cop;
3698     bits<4> CRd;
3699     let Inst{24} = 0; // P = 0
3700     let Inst{23} = 1; // U = 1
3701     let Inst{22} = Dbit;
3702     let Inst{21} = 0; // W = 0
3703     let Inst{20} = load;
3704     let Inst{19-16} = addr;
3705     let Inst{15-12} = CRd;
3706     let Inst{11-8} = cop;
3707     let Inst{7-0} = option;
3708     let DecoderMethod = "DecodeCopMemInstruction";
3709   }
3710 }
3711
3712 defm t2LDC   : t2LdStCop<0b1110, 1, 0, "ldc">;
3713 defm t2LDCL  : t2LdStCop<0b1110, 1, 1, "ldcl">;
3714 defm t2STC   : t2LdStCop<0b1110, 0, 0, "stc">;
3715 defm t2STCL  : t2LdStCop<0b1110, 0, 1, "stcl">;
3716 defm t2LDC2  : t2LdStCop<0b1111, 1, 0, "ldc2">;
3717 defm t2LDC2L : t2LdStCop<0b1111, 1, 1, "ldc2l">;
3718 defm t2STC2  : t2LdStCop<0b1111, 0, 0, "stc2">;
3719 defm t2STC2L : t2LdStCop<0b1111, 0, 1, "stc2l">;
3720
3721
3722 //===----------------------------------------------------------------------===//
3723 // Move between special register and ARM core register -- for disassembly only
3724 //
3725 // Move to ARM core register from Special Register
3726
3727 // A/R class MRS.
3728 //
3729 // A/R class can only move from CPSR or SPSR.
3730 def t2MRS_AR : T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, apsr",
3731                   []>, Requires<[IsThumb2,IsARClass]> {
3732   bits<4> Rd;
3733   let Inst{31-12} = 0b11110011111011111000;
3734   let Inst{11-8} = Rd;
3735   let Inst{7-0} = 0b0000;
3736 }
3737
3738 def : t2InstAlias<"mrs${p} $Rd, cpsr", (t2MRS_AR GPR:$Rd, pred:$p)>;
3739
3740 def t2MRSsys_AR: T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3741                    []>, Requires<[IsThumb2,IsARClass]> {
3742   bits<4> Rd;
3743   let Inst{31-12} = 0b11110011111111111000;
3744   let Inst{11-8} = Rd;
3745   let Inst{7-0} = 0b0000;
3746 }
3747
3748 // M class MRS.
3749 //
3750 // This MRS has a mask field in bits 7-0 and can take more values than
3751 // the A/R class (a full msr_mask).
3752 def t2MRS_M : T2I<(outs rGPR:$Rd), (ins msr_mask:$mask), NoItinerary,
3753                   "mrs", "\t$Rd, $mask", []>,
3754               Requires<[IsThumb,IsMClass]> {
3755   bits<4> Rd;
3756   bits<8> mask;
3757   let Inst{31-12} = 0b11110011111011111000;
3758   let Inst{11-8} = Rd;
3759   let Inst{19-16} = 0b1111;
3760   let Inst{7-0} = mask;
3761 }
3762
3763
3764 // Move from ARM core register to Special Register
3765 //
3766 // A/R class MSR.
3767 //
3768 // No need to have both system and application versions, the encodings are the
3769 // same and the assembly parser has no way to distinguish between them. The mask
3770 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3771 // the mask with the fields to be accessed in the special register.
3772 def t2MSR_AR : T2I<(outs), (ins msr_mask:$mask, rGPR:$Rn),
3773                    NoItinerary, "msr", "\t$mask, $Rn", []>,
3774                Requires<[IsThumb2,IsARClass]> {
3775   bits<5> mask;
3776   bits<4> Rn;
3777   let Inst{31-21} = 0b11110011100;
3778   let Inst{20}    = mask{4}; // R Bit
3779   let Inst{19-16} = Rn;
3780   let Inst{15-12} = 0b1000;
3781   let Inst{11-8}  = mask{3-0};
3782   let Inst{7-0}   = 0;
3783 }
3784
3785 // M class MSR.
3786 //
3787 // Move from ARM core register to Special Register
3788 def t2MSR_M : T2I<(outs), (ins msr_mask:$SYSm, rGPR:$Rn),
3789                   NoItinerary, "msr", "\t$SYSm, $Rn", []>,
3790               Requires<[IsThumb,IsMClass]> {
3791   bits<12> SYSm;
3792   bits<4> Rn;
3793   let Inst{31-21} = 0b11110011100;
3794   let Inst{20}    = 0b0;
3795   let Inst{19-16} = Rn;
3796   let Inst{15-12} = 0b1000;
3797   let Inst{11-0}  = SYSm;
3798 }
3799
3800
3801 //===----------------------------------------------------------------------===//
3802 // Move between coprocessor and ARM core register
3803 //
3804
3805 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3806                   list<dag> pattern>
3807   : T2Cop<Op, oops, iops,
3808           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3809           pattern> {
3810   let Inst{27-24} = 0b1110;
3811   let Inst{20} = direction;
3812   let Inst{4} = 1;
3813
3814   bits<4> Rt;
3815   bits<4> cop;
3816   bits<3> opc1;
3817   bits<3> opc2;
3818   bits<4> CRm;
3819   bits<4> CRn;
3820
3821   let Inst{15-12} = Rt;
3822   let Inst{11-8}  = cop;
3823   let Inst{23-21} = opc1;
3824   let Inst{7-5}   = opc2;
3825   let Inst{3-0}   = CRm;
3826   let Inst{19-16} = CRn;
3827 }
3828
3829 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3830                    list<dag> pattern = []>
3831   : T2Cop<Op, (outs),
3832           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3833           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3834   let Inst{27-24} = 0b1100;
3835   let Inst{23-21} = 0b010;
3836   let Inst{20} = direction;
3837
3838   bits<4> Rt;
3839   bits<4> Rt2;
3840   bits<4> cop;
3841   bits<4> opc1;
3842   bits<4> CRm;
3843
3844   let Inst{15-12} = Rt;
3845   let Inst{19-16} = Rt2;
3846   let Inst{11-8}  = cop;
3847   let Inst{7-4}   = opc1;
3848   let Inst{3-0}   = CRm;
3849 }
3850
3851 /* from ARM core register to coprocessor */
3852 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3853            (outs),
3854            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3855                 c_imm:$CRm, imm0_7:$opc2),
3856            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3857                          imm:$CRm, imm:$opc2)]>;
3858 def : t2InstAlias<"mcr $cop, $opc1, $Rt, $CRn, $CRm",
3859                   (t2MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3860                          c_imm:$CRm, 0)>;
3861 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3862              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3863                           c_imm:$CRm, imm0_7:$opc2),
3864              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3865                             imm:$CRm, imm:$opc2)]>;
3866 def : t2InstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
3867                   (t2MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3868                           c_imm:$CRm, 0)>;
3869
3870 /* from coprocessor to ARM core register */
3871 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3872              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3873                                   c_imm:$CRm, imm0_7:$opc2), []>;
3874 def : t2InstAlias<"mrc $cop, $opc1, $Rt, $CRn, $CRm",
3875                   (t2MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3876                          c_imm:$CRm, 0)>;
3877
3878 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3879              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3880                                   c_imm:$CRm, imm0_7:$opc2), []>;
3881 def : t2InstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
3882                   (t2MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3883                           c_imm:$CRm, 0)>;
3884
3885 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3886               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3887
3888 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3889               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3890
3891
3892 /* from ARM core register to coprocessor */
3893 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3894                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3895                                        imm:$CRm)]>;
3896 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3897                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3898                                            GPR:$Rt2, imm:$CRm)]>;
3899 /* from coprocessor to ARM core register */
3900 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3901
3902 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3903
3904 //===----------------------------------------------------------------------===//
3905 // Other Coprocessor Instructions.
3906 //
3907
3908 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3909                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3910                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3911                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3912                                imm:$CRm, imm:$opc2)]> {
3913   let Inst{27-24} = 0b1110;
3914
3915   bits<4> opc1;
3916   bits<4> CRn;
3917   bits<4> CRd;
3918   bits<4> cop;
3919   bits<3> opc2;
3920   bits<4> CRm;
3921
3922   let Inst{3-0}   = CRm;
3923   let Inst{4}     = 0;
3924   let Inst{7-5}   = opc2;
3925   let Inst{11-8}  = cop;
3926   let Inst{15-12} = CRd;
3927   let Inst{19-16} = CRn;
3928   let Inst{23-20} = opc1;
3929 }
3930
3931 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3932                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3933                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3934                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3935                                   imm:$CRm, imm:$opc2)]> {
3936   let Inst{27-24} = 0b1110;
3937
3938   bits<4> opc1;
3939   bits<4> CRn;
3940   bits<4> CRd;
3941   bits<4> cop;
3942   bits<3> opc2;
3943   bits<4> CRm;
3944
3945   let Inst{3-0}   = CRm;
3946   let Inst{4}     = 0;
3947   let Inst{7-5}   = opc2;
3948   let Inst{11-8}  = cop;
3949   let Inst{15-12} = CRd;
3950   let Inst{19-16} = CRn;
3951   let Inst{23-20} = opc1;
3952 }
3953
3954
3955
3956 //===----------------------------------------------------------------------===//
3957 // Non-Instruction Patterns
3958 //
3959
3960 // SXT/UXT with no rotate
3961 let AddedComplexity = 16 in {
3962 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3963            Requires<[IsThumb2]>;
3964 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3965            Requires<[IsThumb2]>;
3966 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3967            Requires<[HasT2ExtractPack, IsThumb2]>;
3968 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3969             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3970            Requires<[HasT2ExtractPack, IsThumb2]>;
3971 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3972             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3973            Requires<[HasT2ExtractPack, IsThumb2]>;
3974 }
3975
3976 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3977            Requires<[IsThumb2]>;
3978 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3979            Requires<[IsThumb2]>;
3980 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3981             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3982            Requires<[HasT2ExtractPack, IsThumb2]>;
3983 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3984             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3985            Requires<[HasT2ExtractPack, IsThumb2]>;
3986
3987 // Atomic load/store patterns
3988 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3989             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3990 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3991             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3992 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3993             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3994 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3995             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3996 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3997             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3998 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3999             (t2LDRHs    t2addrmode_so_reg:$addr)>;
4000 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
4001             (t2LDRi12   t2addrmode_imm12:$addr)>;
4002 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
4003             (t2LDRi8    t2addrmode_negimm8:$addr)>;
4004 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
4005             (t2LDRs     t2addrmode_so_reg:$addr)>;
4006 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
4007             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
4008 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
4009             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
4010 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
4011             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
4012 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
4013             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
4014 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
4015             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
4016 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
4017             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
4018 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
4019             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
4020 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
4021             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
4022 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
4023             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
4024
4025
4026 //===----------------------------------------------------------------------===//
4027 // Assembler aliases
4028 //
4029
4030 // Aliases for ADC without the ".w" optional width specifier.
4031 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
4032                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4033 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
4034                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4035                            pred:$p, cc_out:$s)>;
4036
4037 // Aliases for SBC without the ".w" optional width specifier.
4038 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
4039                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4040 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
4041                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4042                            pred:$p, cc_out:$s)>;
4043
4044 // Aliases for ADD without the ".w" optional width specifier.
4045 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4046         (t2ADDri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4047 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4048            (t2ADDri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4049 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
4050               (t2ADDrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4051 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
4052                   (t2ADDrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4053                            pred:$p, cc_out:$s)>;
4054 // ... and with the destination and source register combined.
4055 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4056       (t2ADDri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4057 def : t2InstAlias<"add${p} $Rdn, $imm",
4058            (t2ADDri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
4059 def : t2InstAlias<"add${s}${p} $Rdn, $Rm",
4060             (t2ADDrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4061 def : t2InstAlias<"add${s}${p} $Rdn, $ShiftedRm",
4062                   (t2ADDrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4063                            pred:$p, cc_out:$s)>;
4064
4065 // add w/ negative immediates is just a sub.
4066 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4067         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4068                  cc_out:$s)>;
4069 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4070            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4071 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4072       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4073                cc_out:$s)>;
4074 def : t2InstAlias<"add${p} $Rdn, $imm",
4075            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4076
4077 def : t2InstAlias<"add${s}${p}.w $Rd, $Rn, $imm",
4078         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4079                  cc_out:$s)>;
4080 def : t2InstAlias<"addw${p} $Rd, $Rn, $imm",
4081            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4082 def : t2InstAlias<"add${s}${p}.w $Rdn, $imm",
4083       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4084                cc_out:$s)>;
4085 def : t2InstAlias<"addw${p} $Rdn, $imm",
4086            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4087
4088
4089 // Aliases for SUB without the ".w" optional width specifier.
4090 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $imm",
4091         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4092 def : t2InstAlias<"sub${p} $Rd, $Rn, $imm",
4093            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4094 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $Rm",
4095               (t2SUBrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4096 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $ShiftedRm",
4097                   (t2SUBrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4098                            pred:$p, cc_out:$s)>;
4099 // ... and with the destination and source register combined.
4100 def : t2InstAlias<"sub${s}${p} $Rdn, $imm",
4101       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4102 def : t2InstAlias<"sub${p} $Rdn, $imm",
4103            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
4104 def : t2InstAlias<"sub${s}${p}.w $Rdn, $Rm",
4105             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4106 def : t2InstAlias<"sub${s}${p} $Rdn, $Rm",
4107             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4108 def : t2InstAlias<"sub${s}${p} $Rdn, $ShiftedRm",
4109                   (t2SUBrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4110                            pred:$p, cc_out:$s)>;
4111
4112 // Alias for compares without the ".w" optional width specifier.
4113 def : t2InstAlias<"cmn${p} $Rn, $Rm",
4114                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4115 def : t2InstAlias<"teq${p} $Rn, $Rm",
4116                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4117 def : t2InstAlias<"tst${p} $Rn, $Rm",
4118                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4119
4120 // Memory barriers
4121 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb, HasDB]>;
4122 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb, HasDB]>;
4123 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb, HasDB]>;
4124
4125 // Alias for LDR, LDRB, LDRH, LDRSB, and LDRSH without the ".w" optional
4126 // width specifier.
4127 def : t2InstAlias<"ldr${p} $Rt, $addr",
4128                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4129 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4130                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4131 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4132                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4133 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4134                   (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4135 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4136                   (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4137
4138 def : t2InstAlias<"ldr${p} $Rt, $addr",
4139                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4140 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4141                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4142 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4143                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4144 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4145                   (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4146 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4147                   (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4148
4149 def : t2InstAlias<"ldr${p} $Rt, $addr",
4150                   (t2LDRpci GPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4151 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4152                   (t2LDRBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4153 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4154                   (t2LDRHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4155 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4156                   (t2LDRSBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4157 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4158                   (t2LDRSHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4159
4160 // Alias for MVN with(out) the ".w" optional width specifier.
4161 def : t2InstAlias<"mvn${s}${p}.w $Rd, $imm",
4162            (t2MVNi rGPR:$Rd, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4163 def : t2InstAlias<"mvn${s}${p} $Rd, $Rm",
4164            (t2MVNr rGPR:$Rd, rGPR:$Rm, pred:$p, cc_out:$s)>;
4165 def : t2InstAlias<"mvn${s}${p} $Rd, $ShiftedRm",
4166            (t2MVNs rGPR:$Rd, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>;
4167
4168 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4169 // shift amount is zero (i.e., unspecified).
4170 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4171                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4172             Requires<[HasT2ExtractPack, IsThumb2]>;
4173 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4174                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4175             Requires<[HasT2ExtractPack, IsThumb2]>;
4176
4177 // PUSH/POP aliases for STM/LDM
4178 def : t2InstAlias<"push${p}.w $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4179 def : t2InstAlias<"push${p} $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4180 def : t2InstAlias<"pop${p}.w $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4181 def : t2InstAlias<"pop${p} $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4182
4183 // STMIA/STMIA_UPD aliases w/o the optional .w suffix
4184 def : t2InstAlias<"stm${p} $Rn, $regs",
4185                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4186 def : t2InstAlias<"stm${p} $Rn!, $regs",
4187                   (t2STMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4188
4189 // LDMIA/LDMIA_UPD aliases w/o the optional .w suffix
4190 def : t2InstAlias<"ldm${p} $Rn, $regs",
4191                   (t2LDMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4192 def : t2InstAlias<"ldm${p} $Rn!, $regs",
4193                   (t2LDMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4194
4195 // STMDB/STMDB_UPD aliases w/ the optional .w suffix
4196 def : t2InstAlias<"stmdb${p}.w $Rn, $regs",
4197                   (t2STMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4198 def : t2InstAlias<"stmdb${p}.w $Rn!, $regs",
4199                   (t2STMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4200
4201 // LDMDB/LDMDB_UPD aliases w/ the optional .w suffix
4202 def : t2InstAlias<"ldmdb${p}.w $Rn, $regs",
4203                   (t2LDMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4204 def : t2InstAlias<"ldmdb${p}.w $Rn!, $regs",
4205                   (t2LDMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4206
4207 // Alias for REV/REV16/REVSH without the ".w" optional width specifier.
4208 def : t2InstAlias<"rev${p} $Rd, $Rm", (t2REV rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4209 def : t2InstAlias<"rev16${p} $Rd, $Rm", (t2REV16 rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4210 def : t2InstAlias<"revsh${p} $Rd, $Rm", (t2REVSH rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4211
4212
4213 // Alias for RSB without the ".w" optional width specifier, and with optional
4214 // implied destination register.
4215 def : t2InstAlias<"rsb${s}${p} $Rd, $Rn, $imm",
4216            (t2RSBri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4217 def : t2InstAlias<"rsb${s}${p} $Rdn, $imm",
4218            (t2RSBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4219 def : t2InstAlias<"rsb${s}${p} $Rdn, $Rm",
4220            (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4221 def : t2InstAlias<"rsb${s}${p} $Rdn, $ShiftedRm",
4222            (t2RSBrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$ShiftedRm, pred:$p,
4223                     cc_out:$s)>;
4224
4225 // SSAT/USAT optional shift operand.
4226 def : t2InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4227                   (t2SSAT rGPR:$Rd, imm1_32:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4228 def : t2InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4229                   (t2USAT rGPR:$Rd, imm0_31:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4230
4231 // STM w/o the .w suffix.
4232 def : t2InstAlias<"stm${p} $Rn, $regs",
4233                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4234
4235 // Alias for STR, STRB, and STRH without the ".w" optional
4236 // width specifier.
4237 def : t2InstAlias<"str${p} $Rt, $addr",
4238                   (t2STRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4239 def : t2InstAlias<"strb${p} $Rt, $addr",
4240                   (t2STRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4241 def : t2InstAlias<"strh${p} $Rt, $addr",
4242                   (t2STRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4243
4244 def : t2InstAlias<"str${p} $Rt, $addr",
4245                   (t2STRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4246 def : t2InstAlias<"strb${p} $Rt, $addr",
4247                   (t2STRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4248 def : t2InstAlias<"strh${p} $Rt, $addr",
4249                   (t2STRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4250
4251 // Extend instruction optional rotate operand.
4252 def : t2InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4253                 (t2SXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4254 def : t2InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4255                 (t2SXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4256 def : t2InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4257                 (t2SXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4258
4259 def : t2InstAlias<"sxtb${p} $Rd, $Rm",
4260                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4261 def : t2InstAlias<"sxtb16${p} $Rd, $Rm",
4262                 (t2SXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4263 def : t2InstAlias<"sxth${p} $Rd, $Rm",
4264                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4265 def : t2InstAlias<"sxtb${p}.w $Rd, $Rm",
4266                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4267 def : t2InstAlias<"sxth${p}.w $Rd, $Rm",
4268                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4269
4270 def : t2InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4271                 (t2UXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4272 def : t2InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4273                 (t2UXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4274 def : t2InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4275                 (t2UXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4276 def : t2InstAlias<"uxtb${p} $Rd, $Rm",
4277                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4278 def : t2InstAlias<"uxtb16${p} $Rd, $Rm",
4279                 (t2UXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4280 def : t2InstAlias<"uxth${p} $Rd, $Rm",
4281                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4282
4283 def : t2InstAlias<"uxtb${p}.w $Rd, $Rm",
4284                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4285 def : t2InstAlias<"uxth${p}.w $Rd, $Rm",
4286                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4287
4288 // Extend instruction w/o the ".w" optional width specifier.
4289 def : t2InstAlias<"uxtb${p} $Rd, $Rm$rot",
4290                   (t2UXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4291 def : t2InstAlias<"uxtb16${p} $Rd, $Rm$rot",
4292                   (t2UXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4293 def : t2InstAlias<"uxth${p} $Rd, $Rm$rot",
4294                   (t2UXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4295
4296 def : t2InstAlias<"sxtb${p} $Rd, $Rm$rot",
4297                   (t2SXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4298 def : t2InstAlias<"sxtb16${p} $Rd, $Rm$rot",
4299                   (t2SXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4300 def : t2InstAlias<"sxth${p} $Rd, $Rm$rot",
4301                   (t2SXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4302
4303
4304 // "mov Rd, t2_so_imm_not" can be handled via "mvn" in assembly, just like
4305 // for isel.
4306 def : t2InstAlias<"mov${p} $Rd, $imm",
4307                   (t2MVNi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4308 def : t2InstAlias<"mvn${p} $Rd, $imm",
4309                   (t2MOVi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4310 // Same for AND <--> BIC
4311 def : t2InstAlias<"bic${s}${p} $Rd, $Rn, $imm",
4312                   (t2ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4313                            pred:$p, cc_out:$s)>;
4314 def : t2InstAlias<"bic${s}${p} $Rdn, $imm",
4315                   (t2ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4316                            pred:$p, cc_out:$s)>;
4317 def : t2InstAlias<"and${s}${p} $Rd, $Rn, $imm",
4318                   (t2BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4319                            pred:$p, cc_out:$s)>;
4320 def : t2InstAlias<"and${s}${p} $Rdn, $imm",
4321                   (t2BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4322                            pred:$p, cc_out:$s)>;
4323 // Likewise, "add Rd, t2_so_imm_neg" -> sub
4324 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4325                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm,
4326                            pred:$p, cc_out:$s)>;
4327 def : t2InstAlias<"add${s}${p} $Rd, $imm",
4328                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rd, t2_so_imm_neg:$imm,
4329                            pred:$p, cc_out:$s)>;
4330 // Same for CMP <--> CMN via t2_so_imm_neg
4331 def : t2InstAlias<"cmp${p} $Rd, $imm",
4332                   (t2CMNri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4333 def : t2InstAlias<"cmn${p} $Rd, $imm",
4334                   (t2CMPri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4335
4336
4337 // Wide 'mul' encoding can be specified with only two operands.
4338 def : t2InstAlias<"mul${p} $Rn, $Rm",
4339                   (t2MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p)>;
4340
4341 // "neg" is and alias for "rsb rd, rn, #0"
4342 def : t2InstAlias<"neg${s}${p} $Rd, $Rm",
4343                   (t2RSBri rGPR:$Rd, rGPR:$Rm, 0, pred:$p, cc_out:$s)>;
4344
4345 // MOV so_reg assembler pseudos. InstAlias isn't expressive enough for
4346 // these, unfortunately.
4347 def t2MOVsi: t2AsmPseudo<"mov${p} $Rd, $shift",
4348                          (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4349 def t2MOVSsi: t2AsmPseudo<"movs${p} $Rd, $shift",
4350                           (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4351
4352 def t2MOVsr: t2AsmPseudo<"mov${p} $Rd, $shift",
4353                          (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4354 def t2MOVSsr: t2AsmPseudo<"movs${p} $Rd, $shift",
4355                           (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4356
4357 // ADR w/o the .w suffix
4358 def : t2InstAlias<"adr${p} $Rd, $addr",
4359                   (t2ADR rGPR:$Rd, t2adrlabel:$addr, pred:$p)>;
4360
4361 // LDR(literal) w/ alternate [pc, #imm] syntax.
4362 def t2LDRpcrel   : t2AsmPseudo<"ldr${p} $Rt, $addr",
4363                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4364 def t2LDRBpcrel  : t2AsmPseudo<"ldrb${p} $Rt, $addr",
4365                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4366 def t2LDRHpcrel  : t2AsmPseudo<"ldrh${p} $Rt, $addr",
4367                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4368 def t2LDRSBpcrel  : t2AsmPseudo<"ldrsb${p} $Rt, $addr",
4369                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4370 def t2LDRSHpcrel  : t2AsmPseudo<"ldrsh${p} $Rt, $addr",
4371                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4372     // Version w/ the .w suffix.
4373 def : t2InstAlias<"ldr${p}.w $Rt, $addr",
4374                   (t2LDRpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4375 def : t2InstAlias<"ldrb${p}.w $Rt, $addr",
4376                   (t2LDRBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4377 def : t2InstAlias<"ldrh${p}.w $Rt, $addr",
4378                   (t2LDRHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4379 def : t2InstAlias<"ldrsb${p}.w $Rt, $addr",
4380                   (t2LDRSBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4381 def : t2InstAlias<"ldrsh${p}.w $Rt, $addr",
4382                   (t2LDRSHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4383
4384 def : t2InstAlias<"add${p} $Rd, pc, $imm",
4385                   (t2ADR rGPR:$Rd, imm0_4095:$imm, pred:$p)>;