lib/Target/ARM/ARMInstrThumb2.td

   1 //===-- ARMInstrThumb2.td - Thumb2 support for ARM ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb2 instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // IT block predicate field
  15 def it_pred_asmoperand : AsmOperandClass {
  16   let Name = "ITCondCode";
  17   let ParserMethod = "parseITCondCode";
  18 }
  19 def it_pred : Operand<i32> {
  20   let PrintMethod = "printMandatoryPredicateOperand";
  21   let ParserMatchClass = it_pred_asmoperand;
  22 }
  23
  24 // IT block condition mask
  25 def it_mask_asmoperand : AsmOperandClass { let Name = "ITMask"; }
  26 def it_mask : Operand<i32> {
  27   let PrintMethod = "printThumbITMask";
  28   let ParserMatchClass = it_mask_asmoperand;
  29 }
  30
  31 // t2_shift_imm: An integer that encodes a shift amount and the type of shift
  32 // (asr or lsl). The 6-bit immediate encodes as:
  33 //    {5}     0 ==> lsl
  34 //            1     asr
  35 //    {4-0}   imm5 shift amount.
  36 //            asr #32 not allowed
  37 def t2_shift_imm : Operand<i32> {
  38   let PrintMethod = "printShiftImmOperand";
  39   let ParserMatchClass = ShifterImmAsmOperand;
  40   let DecoderMethod = "DecodeT2ShifterImmOperand";
  41 }
  42
  43 // Shifted operands. No register controlled shifts for Thumb2.
  44 // Note: We do not support rrx shifted operands yet.
  45 def t2_so_reg : Operand<i32>,    // reg imm
  46                 ComplexPattern<i32, 2, "SelectT2ShifterOperandReg",
  47                                [shl,srl,sra,rotr]> {
  48   let EncoderMethod = "getT2SORegOpValue";
  49   let PrintMethod = "printT2SOOperand";
  50   let DecoderMethod = "DecodeSORegImmOperand";
  51   let ParserMatchClass = ShiftedImmAsmOperand;
  52   let MIOperandInfo = (ops rGPR, i32imm);
  53 }
  54
  55 // t2_so_imm_not_XFORM - Return the complement of a t2_so_imm value
  56 def t2_so_imm_not_XFORM : SDNodeXForm<imm, [{
  57   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  58 }]>;
  59
  60 // t2_so_imm_neg_XFORM - Return the negation of a t2_so_imm value
  61 def t2_so_imm_neg_XFORM : SDNodeXForm<imm, [{
  62   return CurDAG->getTargetConstant(-((int)N->getZExtValue()), MVT::i32);
  63 }]>;
  64
  65 // so_imm_notSext_XFORM - Return a so_imm value packed into the format
  66 // described for so_imm_notSext def below, with sign extension from 16
  67 // bits.
  68 def t2_so_imm_notSext16_XFORM : SDNodeXForm<imm, [{
  69   APInt apIntN = N->getAPIntValue();
  70   unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
  71   return CurDAG->getTargetConstant(~N16bitSignExt, MVT::i32);
  72 }]>;
  73
  74 // t2_so_imm - Match a 32-bit immediate operand, which is an
  75 // 8-bit immediate rotated by an arbitrary number of bits, or an 8-bit
  76 // immediate splatted into multiple bytes of the word.
  77 def t2_so_imm_asmoperand : ImmAsmOperand { let Name = "T2SOImm"; }
  78 def t2_so_imm : Operand<i32>, ImmLeaf<i32, [{
  79     return ARM_AM::getT2SOImmVal(Imm) != -1;
  80   }]> {
  81   let ParserMatchClass = t2_so_imm_asmoperand;
  82   let EncoderMethod = "getT2SOImmOpValue";
  83   let DecoderMethod = "DecodeT2SOImm";
  84 }
  85
  86 // t2_so_imm_not - Match an immediate that is a complement
  87 // of a t2_so_imm.
  88 // Note: this pattern doesn't require an encoder method and such, as it's
  89 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
  90 // is handled by the destination instructions, which use t2_so_imm.
  91 def t2_so_imm_not_asmoperand : AsmOperandClass { let Name = "T2SOImmNot"; }
  92 def t2_so_imm_not : Operand<i32>, PatLeaf<(imm), [{
  93   return ARM_AM::getT2SOImmVal(~((uint32_t)N->getZExtValue())) != -1;
  94 }], t2_so_imm_not_XFORM> {
  95   let ParserMatchClass = t2_so_imm_not_asmoperand;
  96 }
  97
  98 // t2_so_imm_notSext - match an immediate that is a complement of a t2_so_imm
  99 // if the upper 16 bits are zero.
 100 def t2_so_imm_notSext : Operand<i32>, PatLeaf<(imm), [{
 101     APInt apIntN = N->getAPIntValue();
 102     if (!apIntN.isIntN(16)) return false;
 103     unsigned N16bitSignExt = apIntN.trunc(16).sext(32).getZExtValue();
 104     return ARM_AM::getT2SOImmVal(~N16bitSignExt) != -1;
 105   }], t2_so_imm_notSext16_XFORM> {
 106   let ParserMatchClass = t2_so_imm_not_asmoperand;
 107 }
 108
 109 // t2_so_imm_neg - Match an immediate that is a negation of a t2_so_imm.
 110 def t2_so_imm_neg_asmoperand : AsmOperandClass { let Name = "T2SOImmNeg"; }
 111 def t2_so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 112   int64_t Value = -(int)N->getZExtValue();
 113   return Value && ARM_AM::getT2SOImmVal(Value) != -1;
 114 }], t2_so_imm_neg_XFORM> {
 115   let ParserMatchClass = t2_so_imm_neg_asmoperand;
 116 }
 117
 118 /// imm0_4095 predicate - True if the 32-bit immediate is in the range [0.4095].
 119 def imm0_4095_asmoperand: ImmAsmOperand { let Name = "Imm0_4095"; }
 120 def imm0_4095 : Operand<i32>, ImmLeaf<i32, [{
 121   return Imm >= 0 && Imm < 4096;
 122 }]> {
 123   let ParserMatchClass = imm0_4095_asmoperand;
 124 }
 125
 126 def imm0_4095_neg_asmoperand: AsmOperandClass { let Name = "Imm0_4095Neg"; }
 127 def imm0_4095_neg : Operand<i32>, PatLeaf<(i32 imm), [{
 128  return (uint32_t)(-N->getZExtValue()) < 4096;
 129 }], imm_neg_XFORM> {
 130   let ParserMatchClass = imm0_4095_neg_asmoperand;
 131 }
 132
 133 def imm1_255_neg : PatLeaf<(i32 imm), [{
 134   uint32_t Val = -N->getZExtValue();
 135   return (Val > 0 && Val < 255);
 136 }], imm_neg_XFORM>;
 137
 138 def imm0_255_not : PatLeaf<(i32 imm), [{
 139   return (uint32_t)(~N->getZExtValue()) < 255;
 140 }], imm_comp_XFORM>;
 141
 142 def lo5AllOne : PatLeaf<(i32 imm), [{
 143   // Returns true if all low 5-bits are 1.
 144   return (((uint32_t)N->getZExtValue()) & 0x1FUL) == 0x1FUL;
 145 }]>;
 146
 147 // Define Thumb2 specific addressing modes.
 148
 149 // t2addrmode_imm12  := reg + imm12
 150 def t2addrmode_imm12_asmoperand : AsmOperandClass {let Name="MemUImm12Offset";}
 151 def t2addrmode_imm12 : Operand<i32>,
 152                        ComplexPattern<i32, 2, "SelectT2AddrModeImm12", []> {
 153   let PrintMethod = "printAddrModeImm12Operand<false>";
 154   let EncoderMethod = "getAddrModeImm12OpValue";
 155   let DecoderMethod = "DecodeT2AddrModeImm12";
 156   let ParserMatchClass = t2addrmode_imm12_asmoperand;
 157   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 158 }
 159
 160 // t2ldrlabel  := imm12
 161 def t2ldrlabel : Operand<i32> {
 162   let EncoderMethod = "getAddrModeImm12OpValue";
 163   let PrintMethod = "printThumbLdrLabelOperand";
 164 }
 165
 166 def t2ldr_pcrel_imm12_asmoperand : AsmOperandClass {let Name = "MemPCRelImm12";}
 167 def t2ldr_pcrel_imm12 : Operand<i32> {
 168   let ParserMatchClass = t2ldr_pcrel_imm12_asmoperand;
 169   // used for assembler pseudo instruction and maps to t2ldrlabel, so
 170   // doesn't need encoder or print methods of its own.
 171 }
 172
 173 // ADR instruction labels.
 174 def t2adrlabel : Operand<i32> {
 175   let EncoderMethod = "getT2AdrLabelOpValue";
 176   let PrintMethod = "printAdrLabelOperand";
 177 }
 178
 179
 180 // t2addrmode_posimm8  := reg + imm8
 181 def MemPosImm8OffsetAsmOperand : AsmOperandClass {let Name="MemPosImm8Offset";}
 182 def t2addrmode_posimm8 : Operand<i32> {
 183   let PrintMethod = "printT2AddrModeImm8Operand";
 184   let EncoderMethod = "getT2AddrModeImm8OpValue";
 185   let DecoderMethod = "DecodeT2AddrModeImm8";
 186   let ParserMatchClass = MemPosImm8OffsetAsmOperand;
 187   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 188 }
 189
 190 // t2addrmode_negimm8  := reg - imm8
 191 def MemNegImm8OffsetAsmOperand : AsmOperandClass {let Name="MemNegImm8Offset";}
 192 def t2addrmode_negimm8 : Operand<i32>,
 193                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 194   let PrintMethod = "printT2AddrModeImm8Operand";
 195   let EncoderMethod = "getT2AddrModeImm8OpValue";
 196   let DecoderMethod = "DecodeT2AddrModeImm8";
 197   let ParserMatchClass = MemNegImm8OffsetAsmOperand;
 198   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 199 }
 200
 201 // t2addrmode_imm8  := reg +/- imm8
 202 def MemImm8OffsetAsmOperand : AsmOperandClass { let Name = "MemImm8Offset"; }
 203 def t2addrmode_imm8 : Operand<i32>,
 204                       ComplexPattern<i32, 2, "SelectT2AddrModeImm8", []> {
 205   let PrintMethod = "printT2AddrModeImm8Operand";
 206   let EncoderMethod = "getT2AddrModeImm8OpValue";
 207   let DecoderMethod = "DecodeT2AddrModeImm8";
 208   let ParserMatchClass = MemImm8OffsetAsmOperand;
 209   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 210 }
 211
 212 def t2am_imm8_offset : Operand<i32>,
 213                        ComplexPattern<i32, 1, "SelectT2AddrModeImm8Offset",
 214                                       [], [SDNPWantRoot]> {
 215   let PrintMethod = "printT2AddrModeImm8OffsetOperand";
 216   let EncoderMethod = "getT2AddrModeImm8OffsetOpValue";
 217   let DecoderMethod = "DecodeT2Imm8";
 218 }
 219
 220 // t2addrmode_imm8s4  := reg +/- (imm8 << 2)
 221 def MemImm8s4OffsetAsmOperand : AsmOperandClass {let Name = "MemImm8s4Offset";}
 222 def t2addrmode_imm8s4 : Operand<i32> {
 223   let PrintMethod = "printT2AddrModeImm8s4Operand";
 224   let EncoderMethod = "getT2AddrModeImm8s4OpValue";
 225   let DecoderMethod = "DecodeT2AddrModeImm8s4";
 226   let ParserMatchClass = MemImm8s4OffsetAsmOperand;
 227   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 228 }
 229
 230 def t2am_imm8s4_offset_asmoperand : AsmOperandClass { let Name = "Imm8s4"; }
 231 def t2am_imm8s4_offset : Operand<i32> {
 232   let PrintMethod = "printT2AddrModeImm8s4OffsetOperand";
 233   let EncoderMethod = "getT2Imm8s4OpValue";
 234   let DecoderMethod = "DecodeT2Imm8S4";
 235 }
 236
 237 // t2addrmode_imm0_1020s4  := reg + (imm8 << 2)
 238 def MemImm0_1020s4OffsetAsmOperand : AsmOperandClass {
 239   let Name = "MemImm0_1020s4Offset";
 240 }
 241 def t2addrmode_imm0_1020s4 : Operand<i32> {
 242   let PrintMethod = "printT2AddrModeImm0_1020s4Operand";
 243   let EncoderMethod = "getT2AddrModeImm0_1020s4OpValue";
 244   let DecoderMethod = "DecodeT2AddrModeImm0_1020s4";
 245   let ParserMatchClass = MemImm0_1020s4OffsetAsmOperand;
 246   let MIOperandInfo = (ops GPRnopc:$base, i32imm:$offsimm);
 247 }
 248
 249 // t2addrmode_so_reg  := reg + (reg << imm2)
 250 def t2addrmode_so_reg_asmoperand : AsmOperandClass {let Name="T2MemRegOffset";}
 251 def t2addrmode_so_reg : Operand<i32>,
 252                         ComplexPattern<i32, 3, "SelectT2AddrModeSoReg", []> {
 253   let PrintMethod = "printT2AddrModeSoRegOperand";
 254   let EncoderMethod = "getT2AddrModeSORegOpValue";
 255   let DecoderMethod = "DecodeT2AddrModeSOReg";
 256   let ParserMatchClass = t2addrmode_so_reg_asmoperand;
 257   let MIOperandInfo = (ops GPR:$base, rGPR:$offsreg, i32imm:$offsimm);
 258 }
 259
 260 // Addresses for the TBB/TBH instructions.
 261 def addrmode_tbb_asmoperand : AsmOperandClass { let Name = "MemTBB"; }
 262 def addrmode_tbb : Operand<i32> {
 263   let PrintMethod = "printAddrModeTBB";
 264   let ParserMatchClass = addrmode_tbb_asmoperand;
 265   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 266 }
 267 def addrmode_tbh_asmoperand : AsmOperandClass { let Name = "MemTBH"; }
 268 def addrmode_tbh : Operand<i32> {
 269   let PrintMethod = "printAddrModeTBH";
 270   let ParserMatchClass = addrmode_tbh_asmoperand;
 271   let MIOperandInfo = (ops GPR:$Rn, rGPR:$Rm);
 272 }
 273
 274 //===----------------------------------------------------------------------===//
 275 // Multiclass helpers...
 276 //
 277
 278
 279 class T2OneRegImm<dag oops, dag iops, InstrItinClass itin,
 280            string opc, string asm, list<dag> pattern>
 281   : T2I<oops, iops, itin, opc, asm, pattern> {
 282   bits<4> Rd;
 283   bits<12> imm;
 284
 285   let Inst{11-8}  = Rd;
 286   let Inst{26}    = imm{11};
 287   let Inst{14-12} = imm{10-8};
 288   let Inst{7-0}   = imm{7-0};
 289 }
 290
 291
 292 class T2sOneRegImm<dag oops, dag iops, InstrItinClass itin,
 293            string opc, string asm, list<dag> pattern>
 294   : T2sI<oops, iops, itin, opc, asm, pattern> {
 295   bits<4> Rd;
 296   bits<4> Rn;
 297   bits<12> imm;
 298
 299   let Inst{11-8}  = Rd;
 300   let Inst{26}    = imm{11};
 301   let Inst{14-12} = imm{10-8};
 302   let Inst{7-0}   = imm{7-0};
 303 }
 304
 305 class T2OneRegCmpImm<dag oops, dag iops, InstrItinClass itin,
 306            string opc, string asm, list<dag> pattern>
 307   : T2I<oops, iops, itin, opc, asm, pattern> {
 308   bits<4> Rn;
 309   bits<12> imm;
 310
 311   let Inst{19-16}  = Rn;
 312   let Inst{26}    = imm{11};
 313   let Inst{14-12} = imm{10-8};
 314   let Inst{7-0}   = imm{7-0};
 315 }
 316
 317
 318 class T2OneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 319            string opc, string asm, list<dag> pattern>
 320   : T2I<oops, iops, itin, opc, asm, pattern> {
 321   bits<4> Rd;
 322   bits<12> ShiftedRm;
 323
 324   let Inst{11-8}  = Rd;
 325   let Inst{3-0}   = ShiftedRm{3-0};
 326   let Inst{5-4}   = ShiftedRm{6-5};
 327   let Inst{14-12} = ShiftedRm{11-9};
 328   let Inst{7-6}   = ShiftedRm{8-7};
 329 }
 330
 331 class T2sOneRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 332            string opc, string asm, list<dag> pattern>
 333   : T2sI<oops, iops, itin, opc, asm, pattern> {
 334   bits<4> Rd;
 335   bits<12> ShiftedRm;
 336
 337   let Inst{11-8}  = Rd;
 338   let Inst{3-0}   = ShiftedRm{3-0};
 339   let Inst{5-4}   = ShiftedRm{6-5};
 340   let Inst{14-12} = ShiftedRm{11-9};
 341   let Inst{7-6}   = ShiftedRm{8-7};
 342 }
 343
 344 class T2OneRegCmpShiftedReg<dag oops, dag iops, InstrItinClass itin,
 345            string opc, string asm, list<dag> pattern>
 346   : T2I<oops, iops, itin, opc, asm, pattern> {
 347   bits<4> Rn;
 348   bits<12> ShiftedRm;
 349
 350   let Inst{19-16} = Rn;
 351   let Inst{3-0}   = ShiftedRm{3-0};
 352   let Inst{5-4}   = ShiftedRm{6-5};
 353   let Inst{14-12} = ShiftedRm{11-9};
 354   let Inst{7-6}   = ShiftedRm{8-7};
 355 }
 356
 357 class T2TwoReg<dag oops, dag iops, InstrItinClass itin,
 358            string opc, string asm, list<dag> pattern>
 359   : T2I<oops, iops, itin, opc, asm, pattern> {
 360   bits<4> Rd;
 361   bits<4> Rm;
 362
 363   let Inst{11-8}  = Rd;
 364   let Inst{3-0}   = Rm;
 365 }
 366
 367 class T2sTwoReg<dag oops, dag iops, InstrItinClass itin,
 368            string opc, string asm, list<dag> pattern>
 369   : T2sI<oops, iops, itin, opc, asm, pattern> {
 370   bits<4> Rd;
 371   bits<4> Rm;
 372
 373   let Inst{11-8}  = Rd;
 374   let Inst{3-0}   = Rm;
 375 }
 376
 377 class T2TwoRegCmp<dag oops, dag iops, InstrItinClass itin,
 378            string opc, string asm, list<dag> pattern>
 379   : T2I<oops, iops, itin, opc, asm, pattern> {
 380   bits<4> Rn;
 381   bits<4> Rm;
 382
 383   let Inst{19-16} = Rn;
 384   let Inst{3-0}   = Rm;
 385 }
 386
 387
 388 class T2TwoRegImm<dag oops, dag iops, InstrItinClass itin,
 389            string opc, string asm, list<dag> pattern>
 390   : T2I<oops, iops, itin, opc, asm, pattern> {
 391   bits<4> Rd;
 392   bits<4> Rn;
 393   bits<12> imm;
 394
 395   let Inst{11-8}  = Rd;
 396   let Inst{19-16} = Rn;
 397   let Inst{26}    = imm{11};
 398   let Inst{14-12} = imm{10-8};
 399   let Inst{7-0}   = imm{7-0};
 400 }
 401
 402 class T2sTwoRegImm<dag oops, dag iops, InstrItinClass itin,
 403            string opc, string asm, list<dag> pattern>
 404   : T2sI<oops, iops, itin, opc, asm, pattern> {
 405   bits<4> Rd;
 406   bits<4> Rn;
 407   bits<12> imm;
 408
 409   let Inst{11-8}  = Rd;
 410   let Inst{19-16} = Rn;
 411   let Inst{26}    = imm{11};
 412   let Inst{14-12} = imm{10-8};
 413   let Inst{7-0}   = imm{7-0};
 414 }
 415
 416 class T2TwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 417            string opc, string asm, list<dag> pattern>
 418   : T2I<oops, iops, itin, opc, asm, pattern> {
 419   bits<4> Rd;
 420   bits<4> Rm;
 421   bits<5> imm;
 422
 423   let Inst{11-8}  = Rd;
 424   let Inst{3-0}   = Rm;
 425   let Inst{14-12} = imm{4-2};
 426   let Inst{7-6}   = imm{1-0};
 427 }
 428
 429 class T2sTwoRegShiftImm<dag oops, dag iops, InstrItinClass itin,
 430            string opc, string asm, list<dag> pattern>
 431   : T2sI<oops, iops, itin, opc, asm, pattern> {
 432   bits<4> Rd;
 433   bits<4> Rm;
 434   bits<5> imm;
 435
 436   let Inst{11-8}  = Rd;
 437   let Inst{3-0}   = Rm;
 438   let Inst{14-12} = imm{4-2};
 439   let Inst{7-6}   = imm{1-0};
 440 }
 441
 442 class T2ThreeReg<dag oops, dag iops, InstrItinClass itin,
 443            string opc, string asm, list<dag> pattern>
 444   : T2I<oops, iops, itin, opc, asm, pattern> {
 445   bits<4> Rd;
 446   bits<4> Rn;
 447   bits<4> Rm;
 448
 449   let Inst{11-8}  = Rd;
 450   let Inst{19-16} = Rn;
 451   let Inst{3-0}   = Rm;
 452 }
 453
 454 class T2sThreeReg<dag oops, dag iops, InstrItinClass itin,
 455            string opc, string asm, list<dag> pattern>
 456   : T2sI<oops, iops, itin, opc, asm, pattern> {
 457   bits<4> Rd;
 458   bits<4> Rn;
 459   bits<4> Rm;
 460
 461   let Inst{11-8}  = Rd;
 462   let Inst{19-16} = Rn;
 463   let Inst{3-0}   = Rm;
 464 }
 465
 466 class T2TwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 467            string opc, string asm, list<dag> pattern>
 468   : T2I<oops, iops, itin, opc, asm, pattern> {
 469   bits<4> Rd;
 470   bits<4> Rn;
 471   bits<12> ShiftedRm;
 472
 473   let Inst{11-8}  = Rd;
 474   let Inst{19-16} = Rn;
 475   let Inst{3-0}   = ShiftedRm{3-0};
 476   let Inst{5-4}   = ShiftedRm{6-5};
 477   let Inst{14-12} = ShiftedRm{11-9};
 478   let Inst{7-6}   = ShiftedRm{8-7};
 479 }
 480
 481 class T2sTwoRegShiftedReg<dag oops, dag iops, InstrItinClass itin,
 482            string opc, string asm, list<dag> pattern>
 483   : T2sI<oops, iops, itin, opc, asm, pattern> {
 484   bits<4> Rd;
 485   bits<4> Rn;
 486   bits<12> ShiftedRm;
 487
 488   let Inst{11-8}  = Rd;
 489   let Inst{19-16} = Rn;
 490   let Inst{3-0}   = ShiftedRm{3-0};
 491   let Inst{5-4}   = ShiftedRm{6-5};
 492   let Inst{14-12} = ShiftedRm{11-9};
 493   let Inst{7-6}   = ShiftedRm{8-7};
 494 }
 495
 496 class T2FourReg<dag oops, dag iops, InstrItinClass itin,
 497            string opc, string asm, list<dag> pattern>
 498   : T2I<oops, iops, itin, opc, asm, pattern> {
 499   bits<4> Rd;
 500   bits<4> Rn;
 501   bits<4> Rm;
 502   bits<4> Ra;
 503
 504   let Inst{19-16} = Rn;
 505   let Inst{15-12} = Ra;
 506   let Inst{11-8}  = Rd;
 507   let Inst{3-0}   = Rm;
 508 }
 509
 510 class T2MulLong<bits<3> opc22_20, bits<4> opc7_4,
 511                 dag oops, dag iops, InstrItinClass itin,
 512                 string opc, string asm, list<dag> pattern>
 513   : T2I<oops, iops, itin, opc, asm, pattern> {
 514   bits<4> RdLo;
 515   bits<4> RdHi;
 516   bits<4> Rn;
 517   bits<4> Rm;
 518
 519   let Inst{31-23} = 0b111110111;
 520   let Inst{22-20} = opc22_20;
 521   let Inst{19-16} = Rn;
 522   let Inst{15-12} = RdLo;
 523   let Inst{11-8}  = RdHi;
 524   let Inst{7-4}   = opc7_4;
 525   let Inst{3-0}   = Rm;
 526 }
 527 class T2MlaLong<bits<3> opc22_20, bits<4> opc7_4,
 528                 dag oops, dag iops, InstrItinClass itin,
 529                 string opc, string asm, list<dag> pattern>
 530   : T2I<oops, iops, itin, opc, asm, pattern> {
 531   bits<4> RdLo;
 532   bits<4> RdHi;
 533   bits<4> Rn;
 534   bits<4> Rm;
 535
 536   let Inst{31-23} = 0b111110111;
 537   let Inst{22-20} = opc22_20;
 538   let Inst{19-16} = Rn;
 539   let Inst{15-12} = RdLo;
 540   let Inst{11-8}  = RdHi;
 541   let Inst{7-4}   = opc7_4;
 542   let Inst{3-0}   = Rm;
 543 }
 544
 545
 546 /// T2I_bin_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
 547 /// binary operation that produces a value. These are predicable and can be
 548 /// changed to modify CPSR.
 549 multiclass T2I_bin_irs<bits<4> opcod, string opc,
 550                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 551                        PatFrag opnode, bit Commutable = 0,
 552                        string wide = ""> {
 553    // shifted imm
 554    def ri : T2sTwoRegImm<
 555                 (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), iii,
 556                  opc, "\t$Rd, $Rn, $imm",
 557                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_imm:$imm))]>,
 558                  Sched<[WriteALU, ReadALU]> {
 559      let Inst{31-27} = 0b11110;
 560      let Inst{25} = 0;
 561      let Inst{24-21} = opcod;
 562      let Inst{15} = 0;
 563    }
 564    // register
 565    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), iir,
 566                  opc, !strconcat(wide, "\t$Rd, $Rn, $Rm"),
 567                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 568                  Sched<[WriteALU, ReadALU, ReadALU]> {
 569      let isCommutable = Commutable;
 570      let Inst{31-27} = 0b11101;
 571      let Inst{26-25} = 0b01;
 572      let Inst{24-21} = opcod;
 573      let Inst{14-12} = 0b000; // imm3
 574      let Inst{7-6} = 0b00; // imm2
 575      let Inst{5-4} = 0b00; // type
 576    }
 577    // shifted register
 578    def rs : T2sTwoRegShiftedReg<
 579                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm), iis,
 580                  opc, !strconcat(wide, "\t$Rd, $Rn, $ShiftedRm"),
 581                  [(set rGPR:$Rd, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm))]>,
 582                  Sched<[WriteALUsi, ReadALU]>  {
 583      let Inst{31-27} = 0b11101;
 584      let Inst{26-25} = 0b01;
 585      let Inst{24-21} = opcod;
 586    }
 587   // Assembly aliases for optional destination operand when it's the same
 588   // as the source operand.
 589   def : t2InstAlias<!strconcat(opc, "${s}${p} $Rdn, $imm"),
 590      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn,
 591                                                     t2_so_imm:$imm, pred:$p,
 592                                                     cc_out:$s)>;
 593   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $Rm"),
 594      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn,
 595                                                     rGPR:$Rm, pred:$p,
 596                                                     cc_out:$s)>;
 597   def : t2InstAlias<!strconcat(opc, "${s}${p}", wide, " $Rdn, $shift"),
 598      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn,
 599                                                     t2_so_reg:$shift, pred:$p,
 600                                                     cc_out:$s)>;
 601 }
 602
 603 /// T2I_bin_w_irs - Same as T2I_bin_irs except these operations need
 604 //  the ".w" suffix to indicate that they are wide.
 605 multiclass T2I_bin_w_irs<bits<4> opcod, string opc,
 606                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 607                          PatFrag opnode, bit Commutable = 0> :
 608     T2I_bin_irs<opcod, opc, iii, iir, iis, opnode, Commutable, ".w"> {
 609   // Assembler aliases w/ the ".w" suffix.
 610   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rd, $Rn, $imm"),
 611      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p,
 612                                     cc_out:$s)>;
 613   // Assembler aliases w/o the ".w" suffix.
 614   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 615      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 616                                     cc_out:$s)>;
 617   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $shift"),
 618      (!cast<Instruction>(NAME#"rs") rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift,
 619                                     pred:$p, cc_out:$s)>;
 620
 621   // and with the optional destination operand, too.
 622   def : t2InstAlias<!strconcat(opc, "${s}${p}.w", " $Rdn, $imm"),
 623      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm,
 624                                     pred:$p, cc_out:$s)>;
 625   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 626      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 627                                     cc_out:$s)>;
 628   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $shift"),
 629      (!cast<Instruction>(NAME#"rs") rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$shift,
 630                                     pred:$p, cc_out:$s)>;
 631 }
 632
 633 /// T2I_rbin_is - Same as T2I_bin_irs except the order of operands are
 634 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
 635 /// it is equivalent to the T2I_bin_irs counterpart.
 636 multiclass T2I_rbin_irs<bits<4> opcod, string opc, PatFrag opnode> {
 637    // shifted imm
 638    def ri : T2sTwoRegImm<
 639                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm), IIC_iALUi,
 640                  opc, ".w\t$Rd, $Rn, $imm",
 641                  [(set rGPR:$Rd, (opnode t2_so_imm:$imm, rGPR:$Rn))]>,
 642                  Sched<[WriteALU, ReadALU]> {
 643      let Inst{31-27} = 0b11110;
 644      let Inst{25} = 0;
 645      let Inst{24-21} = opcod;
 646      let Inst{15} = 0;
 647    }
 648    // register
 649    def rr : T2sThreeReg<
 650                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 651                  opc, "\t$Rd, $Rn, $Rm",
 652                  [/* For disassembly only; pattern left blank */]>,
 653                  Sched<[WriteALU, ReadALU, ReadALU]> {
 654      let Inst{31-27} = 0b11101;
 655      let Inst{26-25} = 0b01;
 656      let Inst{24-21} = opcod;
 657      let Inst{14-12} = 0b000; // imm3
 658      let Inst{7-6} = 0b00; // imm2
 659      let Inst{5-4} = 0b00; // type
 660    }
 661    // shifted register
 662    def rs : T2sTwoRegShiftedReg<
 663                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 664                  IIC_iALUsir, opc, "\t$Rd, $Rn, $ShiftedRm",
 665                  [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm, rGPR:$Rn))]>,
 666                  Sched<[WriteALUsi, ReadALU]> {
 667      let Inst{31-27} = 0b11101;
 668      let Inst{26-25} = 0b01;
 669      let Inst{24-21} = opcod;
 670    }
 671 }
 672
 673 /// T2I_bin_s_irs - Similar to T2I_bin_irs except it sets the 's' bit so the
 674 /// instruction modifies the CPSR register.
 675 ///
 676 /// These opcodes will be converted to the real non-S opcodes by
 677 /// AdjustInstrPostInstrSelection after giving then an optional CPSR operand.
 678 let hasPostISelHook = 1, Defs = [CPSR] in {
 679 multiclass T2I_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
 680                          InstrItinClass iis, PatFrag opnode,
 681                          bit Commutable = 0> {
 682    // shifted imm
 683    def ri : t2PseudoInst<(outs rGPR:$Rd),
 684                          (ins GPRnopc:$Rn, t2_so_imm:$imm, pred:$p),
 685                          4, iii,
 686                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 687                                                 t2_so_imm:$imm))]>,
 688             Sched<[WriteALU, ReadALU]>;
 689    // register
 690    def rr : t2PseudoInst<(outs rGPR:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm, pred:$p),
 691                          4, iir,
 692                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 693                                                 rGPR:$Rm))]>,
 694             Sched<[WriteALU, ReadALU, ReadALU]> {
 695      let isCommutable = Commutable;
 696    }
 697    // shifted register
 698    def rs : t2PseudoInst<(outs rGPR:$Rd),
 699                          (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 700                          4, iis,
 701                          [(set rGPR:$Rd, CPSR, (opnode GPRnopc:$Rn,
 702                                                 t2_so_reg:$ShiftedRm))]>,
 703             Sched<[WriteALUsi, ReadALUsr]>;
 704 }
 705 }
 706
 707 /// T2I_rbin_s_is -  Same as T2I_bin_s_irs, except selection DAG
 708 /// operands are reversed.
 709 let hasPostISelHook = 1, Defs = [CPSR] in {
 710 multiclass T2I_rbin_s_is<PatFrag opnode> {
 711    // shifted imm
 712    def ri : t2PseudoInst<(outs rGPR:$Rd),
 713                          (ins rGPR:$Rn, t2_so_imm:$imm, pred:$p),
 714                          4, IIC_iALUi,
 715                          [(set rGPR:$Rd, CPSR, (opnode t2_so_imm:$imm,
 716                                                 rGPR:$Rn))]>,
 717             Sched<[WriteALU, ReadALU]>;
 718    // shifted register
 719    def rs : t2PseudoInst<(outs rGPR:$Rd),
 720                          (ins rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p),
 721                          4, IIC_iALUsi,
 722                          [(set rGPR:$Rd, CPSR, (opnode t2_so_reg:$ShiftedRm,
 723                                                 rGPR:$Rn))]>,
 724             Sched<[WriteALUsi, ReadALU]>;
 725 }
 726 }
 727
 728 /// T2I_bin_ii12rs - Defines a set of (op reg, {so_imm|imm0_4095|r|so_reg})
 729 /// patterns for a binary operation that produces a value.
 730 multiclass T2I_bin_ii12rs<bits<3> op23_21, string opc, PatFrag opnode,
 731                           bit Commutable = 0> {
 732    // shifted imm
 733    // The register-immediate version is re-materializable. This is useful
 734    // in particular for taking the address of a local.
 735    let isReMaterializable = 1 in {
 736    def ri : T2sTwoRegImm<
 737                (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iALUi,
 738                opc, ".w\t$Rd, $Rn, $imm",
 739                [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_imm:$imm))]>,
 740                Sched<[WriteALU, ReadALU]> {
 741      let Inst{31-27} = 0b11110;
 742      let Inst{25} = 0;
 743      let Inst{24} = 1;
 744      let Inst{23-21} = op23_21;
 745      let Inst{15} = 0;
 746    }
 747    }
 748    // 12-bit imm
 749    def ri12 : T2I<
 750                   (outs GPRnopc:$Rd), (ins GPR:$Rn, imm0_4095:$imm), IIC_iALUi,
 751                   !strconcat(opc, "w"), "\t$Rd, $Rn, $imm",
 752                   [(set GPRnopc:$Rd, (opnode GPR:$Rn, imm0_4095:$imm))]>,
 753                   Sched<[WriteALU, ReadALU]> {
 754      bits<4> Rd;
 755      bits<4> Rn;
 756      bits<12> imm;
 757      let Inst{31-27} = 0b11110;
 758      let Inst{26} = imm{11};
 759      let Inst{25-24} = 0b10;
 760      let Inst{23-21} = op23_21;
 761      let Inst{20} = 0; // The S bit.
 762      let Inst{19-16} = Rn;
 763      let Inst{15} = 0;
 764      let Inst{14-12} = imm{10-8};
 765      let Inst{11-8} = Rd;
 766      let Inst{7-0} = imm{7-0};
 767    }
 768    // register
 769    def rr : T2sThreeReg<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, rGPR:$Rm),
 770                  IIC_iALUr, opc, ".w\t$Rd, $Rn, $Rm",
 771                  [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, rGPR:$Rm))]>,
 772                  Sched<[WriteALU, ReadALU, ReadALU]> {
 773      let isCommutable = Commutable;
 774      let Inst{31-27} = 0b11101;
 775      let Inst{26-25} = 0b01;
 776      let Inst{24} = 1;
 777      let Inst{23-21} = op23_21;
 778      let Inst{14-12} = 0b000; // imm3
 779      let Inst{7-6} = 0b00; // imm2
 780      let Inst{5-4} = 0b00; // type
 781    }
 782    // shifted register
 783    def rs : T2sTwoRegShiftedReg<
 784                  (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm),
 785                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 786               [(set GPRnopc:$Rd, (opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm))]>,
 787               Sched<[WriteALUsi, ReadALU]> {
 788      let Inst{31-27} = 0b11101;
 789      let Inst{26-25} = 0b01;
 790      let Inst{24} = 1;
 791      let Inst{23-21} = op23_21;
 792    }
 793 }
 794
 795 /// T2I_adde_sube_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns
 796 /// for a binary operation that produces a value and use the carry
 797 /// bit. It's not predicable.
 798 let Defs = [CPSR], Uses = [CPSR] in {
 799 multiclass T2I_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 800                              bit Commutable = 0> {
 801    // shifted imm
 802    def ri : T2sTwoRegImm<(outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_imm:$imm),
 803                  IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 804                [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_imm:$imm, CPSR))]>,
 805                  Requires<[IsThumb2]>, Sched<[WriteALU, ReadALU]> {
 806      let Inst{31-27} = 0b11110;
 807      let Inst{25} = 0;
 808      let Inst{24-21} = opcod;
 809      let Inst{15} = 0;
 810    }
 811    // register
 812    def rr : T2sThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iALUr,
 813                  opc, ".w\t$Rd, $Rn, $Rm",
 814                  [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, rGPR:$Rm, CPSR))]>,
 815                  Requires<[IsThumb2]>, Sched<[WriteALU, ReadALU, ReadALU]> {
 816      let isCommutable = Commutable;
 817      let Inst{31-27} = 0b11101;
 818      let Inst{26-25} = 0b01;
 819      let Inst{24-21} = opcod;
 820      let Inst{14-12} = 0b000; // imm3
 821      let Inst{7-6} = 0b00; // imm2
 822      let Inst{5-4} = 0b00; // type
 823    }
 824    // shifted register
 825    def rs : T2sTwoRegShiftedReg<
 826                  (outs rGPR:$Rd), (ins rGPR:$Rn, t2_so_reg:$ShiftedRm),
 827                  IIC_iALUsi, opc, ".w\t$Rd, $Rn, $ShiftedRm",
 828          [(set rGPR:$Rd, CPSR, (opnode rGPR:$Rn, t2_so_reg:$ShiftedRm, CPSR))]>,
 829                  Requires<[IsThumb2]>, Sched<[WriteALUsi, ReadALU]> {
 830      let Inst{31-27} = 0b11101;
 831      let Inst{26-25} = 0b01;
 832      let Inst{24-21} = opcod;
 833    }
 834 }
 835 }
 836
 837 /// T2I_sh_ir - Defines a set of (op reg, {so_imm|r}) patterns for a shift /
 838 //  rotate operation that produces a value.
 839 multiclass T2I_sh_ir<bits<2> opcod, string opc, Operand ty, PatFrag opnode> {
 840    // 5-bit imm
 841    def ri : T2sTwoRegShiftImm<
 842                  (outs rGPR:$Rd), (ins rGPR:$Rm, ty:$imm), IIC_iMOVsi,
 843                  opc, ".w\t$Rd, $Rm, $imm",
 844                  [(set rGPR:$Rd, (opnode rGPR:$Rm, (i32 ty:$imm)))]>,
 845                  Sched<[WriteALU]> {
 846      let Inst{31-27} = 0b11101;
 847      let Inst{26-21} = 0b010010;
 848      let Inst{19-16} = 0b1111; // Rn
 849      let Inst{5-4} = opcod;
 850    }
 851    // register
 852    def rr : T2sThreeReg<
 853                  (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMOVsr,
 854                  opc, ".w\t$Rd, $Rn, $Rm",
 855                  [(set rGPR:$Rd, (opnode rGPR:$Rn, rGPR:$Rm))]>,
 856                  Sched<[WriteALU]> {
 857      let Inst{31-27} = 0b11111;
 858      let Inst{26-23} = 0b0100;
 859      let Inst{22-21} = opcod;
 860      let Inst{15-12} = 0b1111;
 861      let Inst{7-4} = 0b0000;
 862    }
 863
 864   // Optional destination register
 865   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $imm"),
 866      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 867                                     cc_out:$s)>;
 868   def : t2InstAlias<!strconcat(opc, "${s}${p}", ".w $Rdn, $Rm"),
 869      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 870                                     cc_out:$s)>;
 871
 872   // Assembler aliases w/o the ".w" suffix.
 873   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $imm"),
 874      (!cast<Instruction>(NAME#"ri") rGPR:$Rd, rGPR:$Rn, ty:$imm, pred:$p,
 875                                     cc_out:$s)>;
 876   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rd, $Rn, $Rm"),
 877      (!cast<Instruction>(NAME#"rr") rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p,
 878                                     cc_out:$s)>;
 879
 880   // and with the optional destination operand, too.
 881   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $imm"),
 882      (!cast<Instruction>(NAME#"ri") rGPR:$Rdn, rGPR:$Rdn, ty:$imm, pred:$p,
 883                                     cc_out:$s)>;
 884   def : t2InstAlias<!strconcat(opc, "${s}${p}", " $Rdn, $Rm"),
 885      (!cast<Instruction>(NAME#"rr") rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p,
 886                                     cc_out:$s)>;
 887 }
 888
 889 /// T2I_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 890 /// patterns. Similar to T2I_bin_irs except the instruction does not produce
 891 /// a explicit result, only implicitly set CPSR.
 892 multiclass T2I_cmp_irs<bits<4> opcod, string opc,
 893                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 894                        PatFrag opnode> {
 895 let isCompare = 1, Defs = [CPSR] in {
 896    // shifted imm
 897    def ri : T2OneRegCmpImm<
 898                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), iii,
 899                 opc, ".w\t$Rn, $imm",
 900                 [(opnode GPRnopc:$Rn, t2_so_imm:$imm)]>, Sched<[WriteCMP]> {
 901      let Inst{31-27} = 0b11110;
 902      let Inst{25} = 0;
 903      let Inst{24-21} = opcod;
 904      let Inst{20} = 1; // The S bit.
 905      let Inst{15} = 0;
 906      let Inst{11-8} = 0b1111; // Rd
 907    }
 908    // register
 909    def rr : T2TwoRegCmp<
 910                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), iir,
 911                 opc, ".w\t$Rn, $Rm",
 912                 [(opnode GPRnopc:$Rn, rGPR:$Rm)]>, Sched<[WriteCMP]> {
 913      let Inst{31-27} = 0b11101;
 914      let Inst{26-25} = 0b01;
 915      let Inst{24-21} = opcod;
 916      let Inst{20} = 1; // The S bit.
 917      let Inst{14-12} = 0b000; // imm3
 918      let Inst{11-8} = 0b1111; // Rd
 919      let Inst{7-6} = 0b00; // imm2
 920      let Inst{5-4} = 0b00; // type
 921    }
 922    // shifted register
 923    def rs : T2OneRegCmpShiftedReg<
 924                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), iis,
 925                 opc, ".w\t$Rn, $ShiftedRm",
 926                 [(opnode GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]>,
 927                 Sched<[WriteCMPsi]> {
 928      let Inst{31-27} = 0b11101;
 929      let Inst{26-25} = 0b01;
 930      let Inst{24-21} = opcod;
 931      let Inst{20} = 1; // The S bit.
 932      let Inst{11-8} = 0b1111; // Rd
 933    }
 934 }
 935
 936   // Assembler aliases w/o the ".w" suffix.
 937   // No alias here for 'rr' version as not all instantiations of this
 938   // multiclass want one (CMP in particular, does not).
 939   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $imm"),
 940      (!cast<Instruction>(NAME#"ri") GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
 941   def : t2InstAlias<!strconcat(opc, "${p}", " $Rn, $shift"),
 942      (!cast<Instruction>(NAME#"rs") GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
 943 }
 944
 945 /// T2I_ld - Defines a set of (op r, {imm12|imm8|so_reg}) load patterns.
 946 multiclass T2I_ld<bit signed, bits<2> opcod, string opc,
 947                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
 948                   PatFrag opnode> {
 949   def i12 : T2Ii12<(outs target:$Rt), (ins t2addrmode_imm12:$addr), iii,
 950                    opc, ".w\t$Rt, $addr",
 951                    [(set target:$Rt, (opnode t2addrmode_imm12:$addr))]> {
 952     bits<4> Rt;
 953     bits<17> addr;
 954     let Inst{31-25} = 0b1111100;
 955     let Inst{24} = signed;
 956     let Inst{23} = 1;
 957     let Inst{22-21} = opcod;
 958     let Inst{20} = 1; // load
 959     let Inst{19-16} = addr{16-13}; // Rn
 960     let Inst{15-12} = Rt;
 961     let Inst{11-0}  = addr{11-0};  // imm
 962   }
 963   def i8  : T2Ii8 <(outs target:$Rt), (ins t2addrmode_negimm8:$addr), iii,
 964                    opc, "\t$Rt, $addr",
 965                    [(set target:$Rt, (opnode t2addrmode_negimm8:$addr))]> {
 966     bits<4> Rt;
 967     bits<13> addr;
 968     let Inst{31-27} = 0b11111;
 969     let Inst{26-25} = 0b00;
 970     let Inst{24} = signed;
 971     let Inst{23} = 0;
 972     let Inst{22-21} = opcod;
 973     let Inst{20} = 1; // load
 974     let Inst{19-16} = addr{12-9}; // Rn
 975     let Inst{15-12} = Rt;
 976     let Inst{11} = 1;
 977     // Offset: index==TRUE, wback==FALSE
 978     let Inst{10} = 1; // The P bit.
 979     let Inst{9}     = addr{8};    // U
 980     let Inst{8} = 0; // The W bit.
 981     let Inst{7-0}   = addr{7-0};  // imm
 982   }
 983   def s   : T2Iso <(outs target:$Rt), (ins t2addrmode_so_reg:$addr), iis,
 984                    opc, ".w\t$Rt, $addr",
 985                    [(set target:$Rt, (opnode t2addrmode_so_reg:$addr))]> {
 986     let Inst{31-27} = 0b11111;
 987     let Inst{26-25} = 0b00;
 988     let Inst{24} = signed;
 989     let Inst{23} = 0;
 990     let Inst{22-21} = opcod;
 991     let Inst{20} = 1; // load
 992     let Inst{11-6} = 0b000000;
 993
 994     bits<4> Rt;
 995     let Inst{15-12} = Rt;
 996
 997     bits<10> addr;
 998     let Inst{19-16} = addr{9-6}; // Rn
 999     let Inst{3-0}   = addr{5-2}; // Rm
1000     let Inst{5-4}   = addr{1-0}; // imm
1001
1002     let DecoderMethod = "DecodeT2LoadShift";
1003   }
1004
1005   // pci variant is very similar to i12, but supports negative offsets
1006   // from the PC.
1007   def pci : T2Ipc <(outs target:$Rt), (ins t2ldrlabel:$addr), iii,
1008                    opc, ".w\t$Rt, $addr",
1009                    [(set target:$Rt, (opnode (ARMWrapper tconstpool:$addr)))]> {
1010     let isReMaterializable = 1;
1011     let Inst{31-27} = 0b11111;
1012     let Inst{26-25} = 0b00;
1013     let Inst{24} = signed;
1014     let Inst{23} = ?; // add = (U == '1')
1015     let Inst{22-21} = opcod;
1016     let Inst{20} = 1; // load
1017     let Inst{19-16} = 0b1111; // Rn
1018     bits<4> Rt;
1019     bits<12> addr;
1020     let Inst{15-12} = Rt{3-0};
1021     let Inst{11-0}  = addr{11-0};
1022   }
1023 }
1024
1025 /// T2I_st - Defines a set of (op r, {imm12|imm8|so_reg}) store patterns.
1026 multiclass T2I_st<bits<2> opcod, string opc,
1027                   InstrItinClass iii, InstrItinClass iis, RegisterClass target,
1028                   PatFrag opnode> {
1029   def i12 : T2Ii12<(outs), (ins target:$Rt, t2addrmode_imm12:$addr), iii,
1030                    opc, ".w\t$Rt, $addr",
1031                    [(opnode target:$Rt, t2addrmode_imm12:$addr)]> {
1032     let Inst{31-27} = 0b11111;
1033     let Inst{26-23} = 0b0001;
1034     let Inst{22-21} = opcod;
1035     let Inst{20} = 0; // !load
1036
1037     bits<4> Rt;
1038     let Inst{15-12} = Rt;
1039
1040     bits<17> addr;
1041     let addr{12}    = 1;           // add = TRUE
1042     let Inst{19-16} = addr{16-13}; // Rn
1043     let Inst{23}    = addr{12};    // U
1044     let Inst{11-0}  = addr{11-0};  // imm
1045   }
1046   def i8  : T2Ii8 <(outs), (ins target:$Rt, t2addrmode_negimm8:$addr), iii,
1047                    opc, "\t$Rt, $addr",
1048                    [(opnode target:$Rt, t2addrmode_negimm8:$addr)]> {
1049     let Inst{31-27} = 0b11111;
1050     let Inst{26-23} = 0b0000;
1051     let Inst{22-21} = opcod;
1052     let Inst{20} = 0; // !load
1053     let Inst{11} = 1;
1054     // Offset: index==TRUE, wback==FALSE
1055     let Inst{10} = 1; // The P bit.
1056     let Inst{8} = 0; // The W bit.
1057
1058     bits<4> Rt;
1059     let Inst{15-12} = Rt;
1060
1061     bits<13> addr;
1062     let Inst{19-16} = addr{12-9}; // Rn
1063     let Inst{9}     = addr{8};    // U
1064     let Inst{7-0}   = addr{7-0};  // imm
1065   }
1066   def s   : T2Iso <(outs), (ins target:$Rt, t2addrmode_so_reg:$addr), iis,
1067                    opc, ".w\t$Rt, $addr",
1068                    [(opnode target:$Rt, t2addrmode_so_reg:$addr)]> {
1069     let Inst{31-27} = 0b11111;
1070     let Inst{26-23} = 0b0000;
1071     let Inst{22-21} = opcod;
1072     let Inst{20} = 0; // !load
1073     let Inst{11-6} = 0b000000;
1074
1075     bits<4> Rt;
1076     let Inst{15-12} = Rt;
1077
1078     bits<10> addr;
1079     let Inst{19-16}   = addr{9-6}; // Rn
1080     let Inst{3-0} = addr{5-2}; // Rm
1081     let Inst{5-4}   = addr{1-0}; // imm
1082   }
1083 }
1084
1085 /// T2I_ext_rrot - A unary operation with two forms: one whose operand is a
1086 /// register and one whose operand is a register rotated by 8/16/24.
1087 class T2I_ext_rrot<bits<3> opcod, string opc, PatFrag opnode>
1088   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1089              opc, ".w\t$Rd, $Rm$rot",
1090              [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1091              Requires<[IsThumb2]> {
1092    let Inst{31-27} = 0b11111;
1093    let Inst{26-23} = 0b0100;
1094    let Inst{22-20} = opcod;
1095    let Inst{19-16} = 0b1111; // Rn
1096    let Inst{15-12} = 0b1111;
1097    let Inst{7} = 1;
1098
1099    bits<2> rot;
1100    let Inst{5-4} = rot{1-0}; // rotate
1101 }
1102
1103 // UXTB16 - Requres T2ExtractPack, does not need the .w qualifier.
1104 class T2I_ext_rrot_uxtb16<bits<3> opcod, string opc, PatFrag opnode>
1105   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot),
1106              IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1107             [(set rGPR:$Rd, (opnode (rotr rGPR:$Rm, rot_imm:$rot)))]>,
1108           Requires<[HasT2ExtractPack, IsThumb2]> {
1109   bits<2> rot;
1110   let Inst{31-27} = 0b11111;
1111   let Inst{26-23} = 0b0100;
1112   let Inst{22-20} = opcod;
1113   let Inst{19-16} = 0b1111; // Rn
1114   let Inst{15-12} = 0b1111;
1115   let Inst{7} = 1;
1116   let Inst{5-4} = rot;
1117 }
1118
1119 // SXTB16 - Requres T2ExtractPack, does not need the .w qualifier, no pattern
1120 // supported yet.
1121 class T2I_ext_rrot_sxtb16<bits<3> opcod, string opc>
1122   : T2TwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm, rot_imm:$rot), IIC_iEXTr,
1123              opc, "\t$Rd, $Rm$rot", []>,
1124           Requires<[IsThumb2, HasT2ExtractPack]> {
1125   bits<2> rot;
1126   let Inst{31-27} = 0b11111;
1127   let Inst{26-23} = 0b0100;
1128   let Inst{22-20} = opcod;
1129   let Inst{19-16} = 0b1111; // Rn
1130   let Inst{15-12} = 0b1111;
1131   let Inst{7} = 1;
1132   let Inst{5-4} = rot;
1133 }
1134
1135 /// T2I_exta_rrot - A binary operation with two forms: one whose operand is a
1136 /// register and one whose operand is a register rotated by 8/16/24.
1137 class T2I_exta_rrot<bits<3> opcod, string opc, PatFrag opnode>
1138   : T2ThreeReg<(outs rGPR:$Rd),
1139                (ins rGPR:$Rn, rGPR:$Rm, rot_imm:$rot),
1140                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot",
1141              [(set rGPR:$Rd, (opnode rGPR:$Rn, (rotr rGPR:$Rm,rot_imm:$rot)))]>,
1142            Requires<[HasT2ExtractPack, IsThumb2]> {
1143   bits<2> rot;
1144   let Inst{31-27} = 0b11111;
1145   let Inst{26-23} = 0b0100;
1146   let Inst{22-20} = opcod;
1147   let Inst{15-12} = 0b1111;
1148   let Inst{7} = 1;
1149   let Inst{5-4} = rot;
1150 }
1151
1152 class T2I_exta_rrot_np<bits<3> opcod, string opc>
1153   : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm,rot_imm:$rot),
1154                IIC_iEXTAsr, opc, "\t$Rd, $Rn, $Rm$rot", []> {
1155   bits<2> rot;
1156   let Inst{31-27} = 0b11111;
1157   let Inst{26-23} = 0b0100;
1158   let Inst{22-20} = opcod;
1159   let Inst{15-12} = 0b1111;
1160   let Inst{7} = 1;
1161   let Inst{5-4} = rot;
1162 }
1163
1164 //===----------------------------------------------------------------------===//
1165 // Instructions
1166 //===----------------------------------------------------------------------===//
1167
1168 //===----------------------------------------------------------------------===//
1169 //  Miscellaneous Instructions.
1170 //
1171
1172 class T2PCOneRegImm<dag oops, dag iops, InstrItinClass itin,
1173            string asm, list<dag> pattern>
1174   : T2XI<oops, iops, itin, asm, pattern> {
1175   bits<4> Rd;
1176   bits<12> label;
1177
1178   let Inst{11-8}  = Rd;
1179   let Inst{26}    = label{11};
1180   let Inst{14-12} = label{10-8};
1181   let Inst{7-0}   = label{7-0};
1182 }
1183
1184 // LEApcrel - Load a pc-relative address into a register without offending the
1185 // assembler.
1186 def t2ADR : T2PCOneRegImm<(outs rGPR:$Rd),
1187               (ins t2adrlabel:$addr, pred:$p),
1188               IIC_iALUi, "adr{$p}.w\t$Rd, $addr", []>,
1189               Sched<[WriteALU, ReadALU]> {
1190   let Inst{31-27} = 0b11110;
1191   let Inst{25-24} = 0b10;
1192   // Inst{23:21} = '11' (add = FALSE) or '00' (add = TRUE)
1193   let Inst{22} = 0;
1194   let Inst{20} = 0;
1195   let Inst{19-16} = 0b1111; // Rn
1196   let Inst{15} = 0;
1197
1198   bits<4> Rd;
1199   bits<13> addr;
1200   let Inst{11-8} = Rd;
1201   let Inst{23}    = addr{12};
1202   let Inst{21}    = addr{12};
1203   let Inst{26}    = addr{11};
1204   let Inst{14-12} = addr{10-8};
1205   let Inst{7-0}   = addr{7-0};
1206
1207   let DecoderMethod = "DecodeT2Adr";
1208 }
1209
1210 let neverHasSideEffects = 1, isReMaterializable = 1 in
1211 def t2LEApcrel   : t2PseudoInst<(outs rGPR:$Rd), (ins i32imm:$label, pred:$p),
1212                                 4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1213 let hasSideEffects = 1 in
1214 def t2LEApcrelJT : t2PseudoInst<(outs rGPR:$Rd),
1215                                 (ins i32imm:$label, nohash_imm:$id, pred:$p),
1216                                 4, IIC_iALUi,
1217                                 []>, Sched<[WriteALU, ReadALU]>;
1218
1219
1220 //===----------------------------------------------------------------------===//
1221 //  Load / store Instructions.
1222 //
1223
1224 // Load
1225 let canFoldAsLoad = 1, isReMaterializable = 1  in
1226 defm t2LDR   : T2I_ld<0, 0b10, "ldr", IIC_iLoad_i, IIC_iLoad_si, GPR,
1227                       UnOpFrag<(load node:$Src)>>;
1228
1229 // Loads with zero extension
1230 defm t2LDRH  : T2I_ld<0, 0b01, "ldrh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1231                       rGPR, UnOpFrag<(zextloadi16 node:$Src)>>;
1232 defm t2LDRB  : T2I_ld<0, 0b00, "ldrb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1233                       rGPR, UnOpFrag<(zextloadi8  node:$Src)>>;
1234
1235 // Loads with sign extension
1236 defm t2LDRSH : T2I_ld<1, 0b01, "ldrsh", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1237                       rGPR, UnOpFrag<(sextloadi16 node:$Src)>>;
1238 defm t2LDRSB : T2I_ld<1, 0b00, "ldrsb", IIC_iLoad_bh_i, IIC_iLoad_bh_si,
1239                       rGPR, UnOpFrag<(sextloadi8  node:$Src)>>;
1240
1241 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1242 // Load doubleword
1243 def t2LDRDi8  : T2Ii8s4<1, 0, 1, (outs rGPR:$Rt, rGPR:$Rt2),
1244                         (ins t2addrmode_imm8s4:$addr),
1245                         IIC_iLoad_d_i, "ldrd", "\t$Rt, $Rt2, $addr", "", []>;
1246 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1247
1248 // zextload i1 -> zextload i8
1249 def : T2Pat<(zextloadi1 t2addrmode_imm12:$addr),
1250             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1251 def : T2Pat<(zextloadi1 t2addrmode_negimm8:$addr),
1252             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1253 def : T2Pat<(zextloadi1 t2addrmode_so_reg:$addr),
1254             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1255 def : T2Pat<(zextloadi1 (ARMWrapper tconstpool:$addr)),
1256             (t2LDRBpci  tconstpool:$addr)>;
1257
1258 // extload -> zextload
1259 // FIXME: Reduce the number of patterns by legalizing extload to zextload
1260 // earlier?
1261 def : T2Pat<(extloadi1  t2addrmode_imm12:$addr),
1262             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1263 def : T2Pat<(extloadi1  t2addrmode_negimm8:$addr),
1264             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1265 def : T2Pat<(extloadi1  t2addrmode_so_reg:$addr),
1266             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1267 def : T2Pat<(extloadi1  (ARMWrapper tconstpool:$addr)),
1268             (t2LDRBpci  tconstpool:$addr)>;
1269
1270 def : T2Pat<(extloadi8  t2addrmode_imm12:$addr),
1271             (t2LDRBi12  t2addrmode_imm12:$addr)>;
1272 def : T2Pat<(extloadi8  t2addrmode_negimm8:$addr),
1273             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
1274 def : T2Pat<(extloadi8  t2addrmode_so_reg:$addr),
1275             (t2LDRBs    t2addrmode_so_reg:$addr)>;
1276 def : T2Pat<(extloadi8  (ARMWrapper tconstpool:$addr)),
1277             (t2LDRBpci  tconstpool:$addr)>;
1278
1279 def : T2Pat<(extloadi16 t2addrmode_imm12:$addr),
1280             (t2LDRHi12  t2addrmode_imm12:$addr)>;
1281 def : T2Pat<(extloadi16 t2addrmode_negimm8:$addr),
1282             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
1283 def : T2Pat<(extloadi16 t2addrmode_so_reg:$addr),
1284             (t2LDRHs    t2addrmode_so_reg:$addr)>;
1285 def : T2Pat<(extloadi16 (ARMWrapper tconstpool:$addr)),
1286             (t2LDRHpci  tconstpool:$addr)>;
1287
1288 // FIXME: The destination register of the loads and stores can't be PC, but
1289 //        can be SP. We need another regclass (similar to rGPR) to represent
1290 //        that. Not a pressing issue since these are selected manually,
1291 //        not via pattern.
1292
1293 // Indexed loads
1294
1295 let mayLoad = 1, neverHasSideEffects = 1 in {
1296 def t2LDR_PRE  : T2Ipreldst<0, 0b10, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1297                             (ins t2addrmode_imm8:$addr),
1298                             AddrModeT2_i8, IndexModePre, IIC_iLoad_iu,
1299                             "ldr", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1300                             []> {
1301   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1302 }
1303
1304 def t2LDR_POST : T2Ipostldst<0, 0b10, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1305                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1306                           AddrModeT2_i8, IndexModePost, IIC_iLoad_iu,
1307                           "ldr", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1308
1309 def t2LDRB_PRE : T2Ipreldst<0, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1310                             (ins t2addrmode_imm8:$addr),
1311                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1312                             "ldrb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1313                             []> {
1314   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1315 }
1316 def t2LDRB_POST : T2Ipostldst<0, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1317                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1318                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1319                           "ldrb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1320
1321 def t2LDRH_PRE : T2Ipreldst<0, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1322                             (ins t2addrmode_imm8:$addr),
1323                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1324                             "ldrh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1325                             []> {
1326   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1327 }
1328 def t2LDRH_POST : T2Ipostldst<0, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1329                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1330                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1331                           "ldrh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1332
1333 def t2LDRSB_PRE : T2Ipreldst<1, 0b00, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1334                             (ins t2addrmode_imm8:$addr),
1335                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1336                             "ldrsb", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1337                             []> {
1338   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1339 }
1340 def t2LDRSB_POST : T2Ipostldst<1, 0b00, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1341                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1342                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1343                           "ldrsb", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1344
1345 def t2LDRSH_PRE : T2Ipreldst<1, 0b01, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
1346                             (ins t2addrmode_imm8:$addr),
1347                             AddrModeT2_i8, IndexModePre, IIC_iLoad_bh_iu,
1348                             "ldrsh", "\t$Rt, $addr!", "$addr.base = $Rn_wb",
1349                             []> {
1350   let AsmMatchConverter = "cvtLdWriteBackRegT2AddrModeImm8";
1351 }
1352 def t2LDRSH_POST : T2Ipostldst<1, 0b01, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
1353                           (ins addr_offset_none:$Rn, t2am_imm8_offset:$offset),
1354                           AddrModeT2_i8, IndexModePost, IIC_iLoad_bh_iu,
1355                           "ldrsh", "\t$Rt, $Rn$offset", "$Rn = $Rn_wb", []>;
1356 } // mayLoad = 1, neverHasSideEffects = 1
1357
1358 // LDRT, LDRBT, LDRHT, LDRSBT, LDRSHT all have offset mode (PUW=0b110).
1359 // Ref: A8.6.57 LDR (immediate, Thumb) Encoding T4
1360 class T2IldT<bit signed, bits<2> type, string opc, InstrItinClass ii>
1361   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_posimm8:$addr), ii, opc,
1362           "\t$Rt, $addr", []> {
1363   bits<4> Rt;
1364   bits<13> addr;
1365   let Inst{31-27} = 0b11111;
1366   let Inst{26-25} = 0b00;
1367   let Inst{24} = signed;
1368   let Inst{23} = 0;
1369   let Inst{22-21} = type;
1370   let Inst{20} = 1; // load
1371   let Inst{19-16} = addr{12-9};
1372   let Inst{15-12} = Rt;
1373   let Inst{11} = 1;
1374   let Inst{10-8} = 0b110; // PUW.
1375   let Inst{7-0} = addr{7-0};
1376 }
1377
1378 def t2LDRT   : T2IldT<0, 0b10, "ldrt", IIC_iLoad_i>;
1379 def t2LDRBT  : T2IldT<0, 0b00, "ldrbt", IIC_iLoad_bh_i>;
1380 def t2LDRHT  : T2IldT<0, 0b01, "ldrht", IIC_iLoad_bh_i>;
1381 def t2LDRSBT : T2IldT<1, 0b00, "ldrsbt", IIC_iLoad_bh_i>;
1382 def t2LDRSHT : T2IldT<1, 0b01, "ldrsht", IIC_iLoad_bh_i>;
1383
1384 // Store
1385 defm t2STR :T2I_st<0b10,"str", IIC_iStore_i, IIC_iStore_si, GPR,
1386                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1387 defm t2STRB:T2I_st<0b00,"strb", IIC_iStore_bh_i, IIC_iStore_bh_si,
1388                    rGPR, BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1389 defm t2STRH:T2I_st<0b01,"strh", IIC_iStore_bh_i, IIC_iStore_bh_si,
1390                    rGPR, BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
1391
1392 // Store doubleword
1393 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1394 def t2STRDi8 : T2Ii8s4<1, 0, 0, (outs),
1395                        (ins GPR:$Rt, GPR:$Rt2, t2addrmode_imm8s4:$addr),
1396                IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", "", []>;
1397
1398 // Indexed stores
1399
1400 let mayStore = 1, neverHasSideEffects = 1 in {
1401 def t2STR_PRE  : T2Ipreldst<0, 0b10, 0, 1, (outs GPRnopc:$Rn_wb),
1402                             (ins GPRnopc:$Rt, t2addrmode_imm8:$addr),
1403                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1404                             "str", "\t$Rt, $addr!",
1405                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1406   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1407 }
1408 def t2STRH_PRE  : T2Ipreldst<0, 0b01, 0, 1, (outs GPRnopc:$Rn_wb),
1409                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1410                             AddrModeT2_i8, IndexModePre, IIC_iStore_iu,
1411                         "strh", "\t$Rt, $addr!",
1412                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1413   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1414 }
1415
1416 def t2STRB_PRE  : T2Ipreldst<0, 0b00, 0, 1, (outs GPRnopc:$Rn_wb),
1417                             (ins rGPR:$Rt, t2addrmode_imm8:$addr),
1418                             AddrModeT2_i8, IndexModePre, IIC_iStore_bh_iu,
1419                         "strb", "\t$Rt, $addr!",
1420                         "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
1421   let AsmMatchConverter = "cvtStWriteBackRegT2AddrModeImm8";
1422 }
1423 } // mayStore = 1, neverHasSideEffects = 1
1424
1425 def t2STR_POST : T2Ipostldst<0, 0b10, 0, 0, (outs GPRnopc:$Rn_wb),
1426                             (ins GPRnopc:$Rt, addr_offset_none:$Rn,
1427                                  t2am_imm8_offset:$offset),
1428                             AddrModeT2_i8, IndexModePost, IIC_iStore_iu,
1429                           "str", "\t$Rt, $Rn$offset",
1430                           "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1431              [(set GPRnopc:$Rn_wb,
1432                   (post_store GPRnopc:$Rt, addr_offset_none:$Rn,
1433                               t2am_imm8_offset:$offset))]>;
1434
1435 def t2STRH_POST : T2Ipostldst<0, 0b01, 0, 0, (outs GPRnopc:$Rn_wb),
1436                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1437                                  t2am_imm8_offset:$offset),
1438                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1439                          "strh", "\t$Rt, $Rn$offset",
1440                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1441        [(set GPRnopc:$Rn_wb,
1442              (post_truncsti16 rGPR:$Rt, addr_offset_none:$Rn,
1443                               t2am_imm8_offset:$offset))]>;
1444
1445 def t2STRB_POST : T2Ipostldst<0, 0b00, 0, 0, (outs GPRnopc:$Rn_wb),
1446                             (ins rGPR:$Rt, addr_offset_none:$Rn,
1447                                  t2am_imm8_offset:$offset),
1448                             AddrModeT2_i8, IndexModePost, IIC_iStore_bh_iu,
1449                          "strb", "\t$Rt, $Rn$offset",
1450                          "$Rn = $Rn_wb,@earlyclobber $Rn_wb",
1451         [(set GPRnopc:$Rn_wb,
1452               (post_truncsti8 rGPR:$Rt, addr_offset_none:$Rn,
1453                               t2am_imm8_offset:$offset))]>;
1454
1455 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
1456 // put the patterns on the instruction definitions directly as ISel wants
1457 // the address base and offset to be separate operands, not a single
1458 // complex operand like we represent the instructions themselves. The
1459 // pseudos map between the two.
1460 let usesCustomInserter = 1,
1461     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
1462 def t2STR_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1463                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1464                4, IIC_iStore_ru,
1465       [(set GPRnopc:$Rn_wb,
1466             (pre_store rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1467 def t2STRB_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1468                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1469                4, IIC_iStore_ru,
1470       [(set GPRnopc:$Rn_wb,
1471             (pre_truncsti8 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1472 def t2STRH_preidx: t2PseudoInst<(outs GPRnopc:$Rn_wb),
1473                (ins rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset, pred:$p),
1474                4, IIC_iStore_ru,
1475       [(set GPRnopc:$Rn_wb,
1476             (pre_truncsti16 rGPR:$Rt, GPRnopc:$Rn, t2am_imm8_offset:$offset))]>;
1477 }
1478
1479 // STRT, STRBT, STRHT all have offset mode (PUW=0b110) and are for disassembly
1480 // only.
1481 // Ref: A8.6.193 STR (immediate, Thumb) Encoding T4
1482 class T2IstT<bits<2> type, string opc, InstrItinClass ii>
1483   : T2Ii8<(outs rGPR:$Rt), (ins t2addrmode_imm8:$addr), ii, opc,
1484           "\t$Rt, $addr", []> {
1485   let Inst{31-27} = 0b11111;
1486   let Inst{26-25} = 0b00;
1487   let Inst{24} = 0; // not signed
1488   let Inst{23} = 0;
1489   let Inst{22-21} = type;
1490   let Inst{20} = 0; // store
1491   let Inst{11} = 1;
1492   let Inst{10-8} = 0b110; // PUW
1493
1494   bits<4> Rt;
1495   bits<13> addr;
1496   let Inst{15-12} = Rt;
1497   let Inst{19-16} = addr{12-9};
1498   let Inst{7-0}   = addr{7-0};
1499 }
1500
1501 def t2STRT   : T2IstT<0b10, "strt", IIC_iStore_i>;
1502 def t2STRBT  : T2IstT<0b00, "strbt", IIC_iStore_bh_i>;
1503 def t2STRHT  : T2IstT<0b01, "strht", IIC_iStore_bh_i>;
1504
1505 // ldrd / strd pre / post variants
1506 // For disassembly only.
1507
1508 def t2LDRD_PRE  : T2Ii8s4<1, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1509                  (ins t2addrmode_imm8s4:$addr), IIC_iLoad_d_ru,
1510                  "ldrd", "\t$Rt, $Rt2, $addr!", "$addr.base = $wb", []> {
1511   let AsmMatchConverter = "cvtT2LdrdPre";
1512   let DecoderMethod = "DecodeT2LDRDPreInstruction";
1513 }
1514
1515 def t2LDRD_POST : T2Ii8s4post<0, 1, 1, (outs rGPR:$Rt, rGPR:$Rt2, GPR:$wb),
1516                  (ins addr_offset_none:$addr, t2am_imm8s4_offset:$imm),
1517                  IIC_iLoad_d_ru, "ldrd", "\t$Rt, $Rt2, $addr$imm",
1518                  "$addr.base = $wb", []>;
1519
1520 def t2STRD_PRE  : T2Ii8s4<1, 1, 0, (outs GPR:$wb),
1521                  (ins rGPR:$Rt, rGPR:$Rt2, t2addrmode_imm8s4:$addr),
1522                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr!",
1523                  "$addr.base = $wb", []> {
1524   let AsmMatchConverter = "cvtT2StrdPre";
1525   let DecoderMethod = "DecodeT2STRDPreInstruction";
1526 }
1527
1528 def t2STRD_POST : T2Ii8s4post<0, 1, 0, (outs GPR:$wb),
1529                  (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr,
1530                       t2am_imm8s4_offset:$imm),
1531                  IIC_iStore_d_ru, "strd", "\t$Rt, $Rt2, $addr$imm",
1532                  "$addr.base = $wb", []>;
1533
1534 // T2Ipl (Preload Data/Instruction) signals the memory system of possible future
1535 // data/instruction access.
1536 // instr_write is inverted for Thumb mode: (prefetch 3) -> (preload 0),
1537 // (prefetch 1) -> (preload 2),  (prefetch 2) -> (preload 1).
1538 multiclass T2Ipl<bits<1> write, bits<1> instr, string opc> {
1539
1540   def i12 : T2Ii12<(outs), (ins t2addrmode_imm12:$addr), IIC_Preload, opc,
1541                 "\t$addr",
1542               [(ARMPreload t2addrmode_imm12:$addr, (i32 write), (i32 instr))]> {
1543     let Inst{31-25} = 0b1111100;
1544     let Inst{24} = instr;
1545     let Inst{22} = 0;
1546     let Inst{21} = write;
1547     let Inst{20} = 1;
1548     let Inst{15-12} = 0b1111;
1549
1550     bits<17> addr;
1551     let addr{12}    = 1;           // add = TRUE
1552     let Inst{19-16} = addr{16-13}; // Rn
1553     let Inst{23}    = addr{12};    // U
1554     let Inst{11-0}  = addr{11-0};  // imm12
1555   }
1556
1557   def i8 : T2Ii8<(outs), (ins t2addrmode_negimm8:$addr), IIC_Preload, opc,
1558                 "\t$addr",
1559             [(ARMPreload t2addrmode_negimm8:$addr, (i32 write), (i32 instr))]> {
1560     let Inst{31-25} = 0b1111100;
1561     let Inst{24} = instr;
1562     let Inst{23} = 0; // U = 0
1563     let Inst{22} = 0;
1564     let Inst{21} = write;
1565     let Inst{20} = 1;
1566     let Inst{15-12} = 0b1111;
1567     let Inst{11-8} = 0b1100;
1568
1569     bits<13> addr;
1570     let Inst{19-16} = addr{12-9}; // Rn
1571     let Inst{7-0}   = addr{7-0};  // imm8
1572   }
1573
1574   def s : T2Iso<(outs), (ins t2addrmode_so_reg:$addr), IIC_Preload, opc,
1575                "\t$addr",
1576              [(ARMPreload t2addrmode_so_reg:$addr, (i32 write), (i32 instr))]> {
1577     let Inst{31-25} = 0b1111100;
1578     let Inst{24} = instr;
1579     let Inst{23} = 0; // add = TRUE for T1
1580     let Inst{22} = 0;
1581     let Inst{21} = write;
1582     let Inst{20} = 1;
1583     let Inst{15-12} = 0b1111;
1584     let Inst{11-6} = 0000000;
1585
1586     bits<10> addr;
1587     let Inst{19-16} = addr{9-6}; // Rn
1588     let Inst{3-0}   = addr{5-2}; // Rm
1589     let Inst{5-4}   = addr{1-0}; // imm2
1590
1591     let DecoderMethod = "DecodeT2LoadShift";
1592   }
1593   // FIXME: We should have a separate 'pci' variant here. As-is we represent
1594   // it via the i12 variant, which it's related to, but that means we can
1595   // represent negative immediates, which aren't legal for anything except
1596   // the 'pci' case (Rn == 15).
1597 }
1598
1599 defm t2PLD  : T2Ipl<0, 0, "pld">,  Requires<[IsThumb2]>;
1600 defm t2PLDW : T2Ipl<1, 0, "pldw">, Requires<[IsThumb2,HasV7,HasMP]>;
1601 defm t2PLI  : T2Ipl<0, 1, "pli">,  Requires<[IsThumb2,HasV7]>;
1602
1603 //===----------------------------------------------------------------------===//
1604 //  Load / store multiple Instructions.
1605 //
1606
1607 multiclass thumb2_ld_mult<string asm, InstrItinClass itin,
1608                             InstrItinClass itin_upd, bit L_bit> {
1609   def IA :
1610     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1611          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1612     bits<4>  Rn;
1613     bits<16> regs;
1614
1615     let Inst{31-27} = 0b11101;
1616     let Inst{26-25} = 0b00;
1617     let Inst{24-23} = 0b01;     // Increment After
1618     let Inst{22}    = 0;
1619     let Inst{21}    = 0;        // No writeback
1620     let Inst{20}    = L_bit;
1621     let Inst{19-16} = Rn;
1622     let Inst{15-0}  = regs;
1623   }
1624   def IA_UPD :
1625     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1626           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1627     bits<4>  Rn;
1628     bits<16> regs;
1629
1630     let Inst{31-27} = 0b11101;
1631     let Inst{26-25} = 0b00;
1632     let Inst{24-23} = 0b01;     // Increment After
1633     let Inst{22}    = 0;
1634     let Inst{21}    = 1;        // Writeback
1635     let Inst{20}    = L_bit;
1636     let Inst{19-16} = Rn;
1637     let Inst{15-0}  = regs;
1638   }
1639   def DB :
1640     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1641          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1642     bits<4>  Rn;
1643     bits<16> regs;
1644
1645     let Inst{31-27} = 0b11101;
1646     let Inst{26-25} = 0b00;
1647     let Inst{24-23} = 0b10;     // Decrement Before
1648     let Inst{22}    = 0;
1649     let Inst{21}    = 0;        // No writeback
1650     let Inst{20}    = L_bit;
1651     let Inst{19-16} = Rn;
1652     let Inst{15-0}  = regs;
1653   }
1654   def DB_UPD :
1655     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1656           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1657     bits<4>  Rn;
1658     bits<16> regs;
1659
1660     let Inst{31-27} = 0b11101;
1661     let Inst{26-25} = 0b00;
1662     let Inst{24-23} = 0b10;     // Decrement Before
1663     let Inst{22}    = 0;
1664     let Inst{21}    = 1;        // Writeback
1665     let Inst{20}    = L_bit;
1666     let Inst{19-16} = Rn;
1667     let Inst{15-0}  = regs;
1668   }
1669 }
1670
1671 let neverHasSideEffects = 1 in {
1672
1673 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
1674 defm t2LDM : thumb2_ld_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu, 1>;
1675
1676 multiclass thumb2_st_mult<string asm, InstrItinClass itin,
1677                             InstrItinClass itin_upd, bit L_bit> {
1678   def IA :
1679     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1680          itin, !strconcat(asm, "${p}.w\t$Rn, $regs"), []> {
1681     bits<4>  Rn;
1682     bits<16> regs;
1683
1684     let Inst{31-27} = 0b11101;
1685     let Inst{26-25} = 0b00;
1686     let Inst{24-23} = 0b01;     // Increment After
1687     let Inst{22}    = 0;
1688     let Inst{21}    = 0;        // No writeback
1689     let Inst{20}    = L_bit;
1690     let Inst{19-16} = Rn;
1691     let Inst{15}    = 0;
1692     let Inst{14}    = regs{14};
1693     let Inst{13}    = 0;
1694     let Inst{12-0}  = regs{12-0};
1695   }
1696   def IA_UPD :
1697     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1698           itin_upd, !strconcat(asm, "${p}.w\t$Rn!, $regs"), "$Rn = $wb", []> {
1699     bits<4>  Rn;
1700     bits<16> regs;
1701
1702     let Inst{31-27} = 0b11101;
1703     let Inst{26-25} = 0b00;
1704     let Inst{24-23} = 0b01;     // Increment After
1705     let Inst{22}    = 0;
1706     let Inst{21}    = 1;        // Writeback
1707     let Inst{20}    = L_bit;
1708     let Inst{19-16} = Rn;
1709     let Inst{15}    = 0;
1710     let Inst{14}    = regs{14};
1711     let Inst{13}    = 0;
1712     let Inst{12-0}  = regs{12-0};
1713   }
1714   def DB :
1715     T2XI<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1716          itin, !strconcat(asm, "db${p}\t$Rn, $regs"), []> {
1717     bits<4>  Rn;
1718     bits<16> regs;
1719
1720     let Inst{31-27} = 0b11101;
1721     let Inst{26-25} = 0b00;
1722     let Inst{24-23} = 0b10;     // Decrement Before
1723     let Inst{22}    = 0;
1724     let Inst{21}    = 0;        // No writeback
1725     let Inst{20}    = L_bit;
1726     let Inst{19-16} = Rn;
1727     let Inst{15}    = 0;
1728     let Inst{14}    = regs{14};
1729     let Inst{13}    = 0;
1730     let Inst{12-0}  = regs{12-0};
1731   }
1732   def DB_UPD :
1733     T2XIt<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
1734           itin_upd, !strconcat(asm, "db${p}\t$Rn!, $regs"), "$Rn = $wb", []> {
1735     bits<4>  Rn;
1736     bits<16> regs;
1737
1738     let Inst{31-27} = 0b11101;
1739     let Inst{26-25} = 0b00;
1740     let Inst{24-23} = 0b10;     // Decrement Before
1741     let Inst{22}    = 0;
1742     let Inst{21}    = 1;        // Writeback
1743     let Inst{20}    = L_bit;
1744     let Inst{19-16} = Rn;
1745     let Inst{15}    = 0;
1746     let Inst{14}    = regs{14};
1747     let Inst{13}    = 0;
1748     let Inst{12-0}  = regs{12-0};
1749   }
1750 }
1751
1752
1753 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
1754 defm t2STM : thumb2_st_mult<"stm", IIC_iStore_m, IIC_iStore_mu, 0>;
1755
1756 } // neverHasSideEffects
1757
1758
1759 //===----------------------------------------------------------------------===//
1760 //  Move Instructions.
1761 //
1762
1763 let neverHasSideEffects = 1 in
1764 def t2MOVr : T2sTwoReg<(outs GPRnopc:$Rd), (ins GPR:$Rm), IIC_iMOVr,
1765                    "mov", ".w\t$Rd, $Rm", []>, Sched<[WriteALU]> {
1766   let Inst{31-27} = 0b11101;
1767   let Inst{26-25} = 0b01;
1768   let Inst{24-21} = 0b0010;
1769   let Inst{19-16} = 0b1111; // Rn
1770   let Inst{14-12} = 0b000;
1771   let Inst{7-4} = 0b0000;
1772 }
1773 def : t2InstAlias<"mov${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1774                                                 pred:$p, zero_reg)>;
1775 def : t2InstAlias<"movs${p}.w $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1776                                                  pred:$p, CPSR)>;
1777 def : t2InstAlias<"movs${p} $Rd, $Rm", (t2MOVr GPRnopc:$Rd, GPR:$Rm,
1778                                                pred:$p, CPSR)>;
1779
1780 // AddedComplexity to ensure isel tries t2MOVi before t2MOVi16.
1781 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1,
1782     AddedComplexity = 1 in
1783 def t2MOVi : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), IIC_iMOVi,
1784                    "mov", ".w\t$Rd, $imm",
1785                    [(set rGPR:$Rd, t2_so_imm:$imm)]>, Sched<[WriteALU]> {
1786   let Inst{31-27} = 0b11110;
1787   let Inst{25} = 0;
1788   let Inst{24-21} = 0b0010;
1789   let Inst{19-16} = 0b1111; // Rn
1790   let Inst{15} = 0;
1791 }
1792
1793 // cc_out is handled as part of the explicit mnemonic in the parser for 'mov'.
1794 // Use aliases to get that to play nice here.
1795 def : t2InstAlias<"movs${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1796                                                 pred:$p, CPSR)>;
1797 def : t2InstAlias<"movs${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1798                                                 pred:$p, CPSR)>;
1799
1800 def : t2InstAlias<"mov${p}.w $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1801                                                  pred:$p, zero_reg)>;
1802 def : t2InstAlias<"mov${p} $Rd, $imm", (t2MOVi rGPR:$Rd, t2_so_imm:$imm,
1803                                                pred:$p, zero_reg)>;
1804
1805 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
1806 def t2MOVi16 : T2I<(outs rGPR:$Rd), (ins imm0_65535_expr:$imm), IIC_iMOVi,
1807                    "movw", "\t$Rd, $imm",
1808                    [(set rGPR:$Rd, imm0_65535:$imm)]>, Sched<[WriteALU]> {
1809   let Inst{31-27} = 0b11110;
1810   let Inst{25} = 1;
1811   let Inst{24-21} = 0b0010;
1812   let Inst{20} = 0; // The S bit.
1813   let Inst{15} = 0;
1814
1815   bits<4> Rd;
1816   bits<16> imm;
1817
1818   let Inst{11-8}  = Rd;
1819   let Inst{19-16} = imm{15-12};
1820   let Inst{26}    = imm{11};
1821   let Inst{14-12} = imm{10-8};
1822   let Inst{7-0}   = imm{7-0};
1823   let DecoderMethod = "DecodeT2MOVTWInstruction";
1824 }
1825
1826 def t2MOVi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1827                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>;
1828
1829 let Constraints = "$src = $Rd" in {
1830 def t2MOVTi16 : T2I<(outs rGPR:$Rd),
1831                     (ins rGPR:$src, imm0_65535_expr:$imm), IIC_iMOVi,
1832                     "movt", "\t$Rd, $imm",
1833                     [(set rGPR:$Rd,
1834                           (or (and rGPR:$src, 0xffff), lo16AllZero:$imm))]>,
1835                           Sched<[WriteALU]> {
1836   let Inst{31-27} = 0b11110;
1837   let Inst{25} = 1;
1838   let Inst{24-21} = 0b0110;
1839   let Inst{20} = 0; // The S bit.
1840   let Inst{15} = 0;
1841
1842   bits<4> Rd;
1843   bits<16> imm;
1844
1845   let Inst{11-8}  = Rd;
1846   let Inst{19-16} = imm{15-12};
1847   let Inst{26}    = imm{11};
1848   let Inst{14-12} = imm{10-8};
1849   let Inst{7-0}   = imm{7-0};
1850   let DecoderMethod = "DecodeT2MOVTWInstruction";
1851 }
1852
1853 def t2MOVTi16_ga_pcrel : PseudoInst<(outs rGPR:$Rd),
1854                      (ins rGPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
1855                      Sched<[WriteALU]>;
1856 } // Constraints
1857
1858 def : T2Pat<(or rGPR:$src, 0xffff0000), (t2MOVTi16 rGPR:$src, 0xffff)>;
1859
1860 //===----------------------------------------------------------------------===//
1861 //  Extend Instructions.
1862 //
1863
1864 // Sign extenders
1865
1866 def t2SXTB  : T2I_ext_rrot<0b100, "sxtb",
1867                               UnOpFrag<(sext_inreg node:$Src, i8)>>;
1868 def t2SXTH  : T2I_ext_rrot<0b000, "sxth",
1869                               UnOpFrag<(sext_inreg node:$Src, i16)>>;
1870 def t2SXTB16 : T2I_ext_rrot_sxtb16<0b010, "sxtb16">;
1871
1872 def t2SXTAB : T2I_exta_rrot<0b100, "sxtab",
1873                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1874 def t2SXTAH : T2I_exta_rrot<0b000, "sxtah",
1875                         BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1876 def t2SXTAB16 : T2I_exta_rrot_np<0b010, "sxtab16">;
1877
1878 // Zero extenders
1879
1880 let AddedComplexity = 16 in {
1881 def t2UXTB   : T2I_ext_rrot<0b101, "uxtb",
1882                                UnOpFrag<(and node:$Src, 0x000000FF)>>;
1883 def t2UXTH   : T2I_ext_rrot<0b001, "uxth",
1884                                UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1885 def t2UXTB16 : T2I_ext_rrot_uxtb16<0b011, "uxtb16",
1886                                UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1887
1888 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1889 //        The transformation should probably be done as a combiner action
1890 //        instead so we can include a check for masking back in the upper
1891 //        eight bits of the source into the lower eight bits of the result.
1892 //def : T2Pat<(and (shl rGPR:$Src, (i32 8)), 0xFF00FF),
1893 //            (t2UXTB16 rGPR:$Src, 3)>,
1894 //          Requires<[HasT2ExtractPack, IsThumb2]>;
1895 def : T2Pat<(and (srl rGPR:$Src, (i32 8)), 0xFF00FF),
1896             (t2UXTB16 rGPR:$Src, 1)>,
1897         Requires<[HasT2ExtractPack, IsThumb2]>;
1898
1899 def t2UXTAB : T2I_exta_rrot<0b101, "uxtab",
1900                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1901 def t2UXTAH : T2I_exta_rrot<0b001, "uxtah",
1902                            BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1903 def t2UXTAB16 : T2I_exta_rrot_np<0b011, "uxtab16">;
1904 }
1905
1906 //===----------------------------------------------------------------------===//
1907 //  Arithmetic Instructions.
1908 //
1909
1910 defm t2ADD  : T2I_bin_ii12rs<0b000, "add",
1911                              BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1912 defm t2SUB  : T2I_bin_ii12rs<0b101, "sub",
1913                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1914
1915 // ADD and SUB with 's' bit set. No 12-bit immediate (T4) variants.
1916 //
1917 // Currently, t2ADDS/t2SUBS are pseudo opcodes that exist only in the
1918 // selection DAG. They are "lowered" to real t2ADD/t2SUB opcodes by
1919 // AdjustInstrPostInstrSelection where we determine whether or not to
1920 // set the "s" bit based on CPSR liveness.
1921 //
1922 // FIXME: Eliminate t2ADDS/t2SUBS pseudo opcodes after adding tablegen
1923 // support for an optional CPSR definition that corresponds to the DAG
1924 // node's second value. We can then eliminate the implicit def of CPSR.
1925 defm t2ADDS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1926                              BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
1927 defm t2SUBS : T2I_bin_s_irs <IIC_iALUi, IIC_iALUr, IIC_iALUsi,
1928                              BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1929
1930 let hasPostISelHook = 1 in {
1931 defm t2ADC  : T2I_adde_sube_irs<0b1010, "adc",
1932               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
1933 defm t2SBC  : T2I_adde_sube_irs<0b1011, "sbc",
1934               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
1935 }
1936
1937 // RSB
1938 defm t2RSB  : T2I_rbin_irs  <0b1110, "rsb",
1939                              BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1940
1941 // FIXME: Eliminate them if we can write def : Pat patterns which defines
1942 // CPSR and the implicit def of CPSR is not needed.
1943 defm t2RSBS : T2I_rbin_s_is <BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
1944
1945 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1946 // The assume-no-carry-in form uses the negation of the input since add/sub
1947 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
1948 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
1949 // details.
1950 // The AddedComplexity preferences the first variant over the others since
1951 // it can be shrunk to a 16-bit wide encoding, while the others cannot.
1952 let AddedComplexity = 1 in
1953 def : T2Pat<(add        GPR:$src, imm1_255_neg:$imm),
1954             (t2SUBri    GPR:$src, imm1_255_neg:$imm)>;
1955 def : T2Pat<(add        GPR:$src, t2_so_imm_neg:$imm),
1956             (t2SUBri    GPR:$src, t2_so_imm_neg:$imm)>;
1957 def : T2Pat<(add        GPR:$src, imm0_4095_neg:$imm),
1958             (t2SUBri12  GPR:$src, imm0_4095_neg:$imm)>;
1959 def : T2Pat<(add        GPR:$src, imm0_65535_neg:$imm),
1960             (t2SUBrr    GPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1961
1962 let AddedComplexity = 1 in
1963 def : T2Pat<(ARMaddc    rGPR:$src, imm1_255_neg:$imm),
1964             (t2SUBSri   rGPR:$src, imm1_255_neg:$imm)>;
1965 def : T2Pat<(ARMaddc    rGPR:$src, t2_so_imm_neg:$imm),
1966             (t2SUBSri   rGPR:$src, t2_so_imm_neg:$imm)>;
1967 def : T2Pat<(ARMaddc    rGPR:$src, imm0_65535_neg:$imm),
1968             (t2SUBSrr   rGPR:$src, (t2MOVi16 (imm_neg_XFORM imm:$imm)))>;
1969 // The with-carry-in form matches bitwise not instead of the negation.
1970 // Effectively, the inverse interpretation of the carry flag already accounts
1971 // for part of the negation.
1972 let AddedComplexity = 1 in
1973 def : T2Pat<(ARMadde    rGPR:$src, imm0_255_not:$imm, CPSR),
1974             (t2SBCri    rGPR:$src, imm0_255_not:$imm)>;
1975 def : T2Pat<(ARMadde    rGPR:$src, t2_so_imm_not:$imm, CPSR),
1976             (t2SBCri    rGPR:$src, t2_so_imm_not:$imm)>;
1977 def : T2Pat<(ARMadde    rGPR:$src, imm0_65535_neg:$imm, CPSR),
1978             (t2SBCrr    rGPR:$src, (t2MOVi16 (imm_not_XFORM imm:$imm)))>;
1979
1980 // Select Bytes -- for disassembly only
1981
1982 def t2SEL : T2ThreeReg<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1983                 NoItinerary, "sel", "\t$Rd, $Rn, $Rm", []>,
1984           Requires<[IsThumb2, HasThumb2DSP]> {
1985   let Inst{31-27} = 0b11111;
1986   let Inst{26-24} = 0b010;
1987   let Inst{23} = 0b1;
1988   let Inst{22-20} = 0b010;
1989   let Inst{15-12} = 0b1111;
1990   let Inst{7} = 0b1;
1991   let Inst{6-4} = 0b000;
1992 }
1993
1994 // A6.3.13, A6.3.14, A6.3.15 Parallel addition and subtraction (signed/unsigned)
1995 // And Miscellaneous operations -- for disassembly only
1996 class T2I_pam<bits<3> op22_20, bits<4> op7_4, string opc,
1997               list<dag> pat = [/* For disassembly only; pattern left blank */],
1998               dag iops = (ins rGPR:$Rn, rGPR:$Rm),
1999               string asm = "\t$Rd, $Rn, $Rm">
2000   : T2I<(outs rGPR:$Rd), iops, NoItinerary, opc, asm, pat>,
2001     Requires<[IsThumb2, HasThumb2DSP]> {
2002   let Inst{31-27} = 0b11111;
2003   let Inst{26-23} = 0b0101;
2004   let Inst{22-20} = op22_20;
2005   let Inst{15-12} = 0b1111;
2006   let Inst{7-4} = op7_4;
2007
2008   bits<4> Rd;
2009   bits<4> Rn;
2010   bits<4> Rm;
2011
2012   let Inst{11-8}  = Rd;
2013   let Inst{19-16} = Rn;
2014   let Inst{3-0}   = Rm;
2015 }
2016
2017 // Saturating add/subtract -- for disassembly only
2018
2019 def t2QADD    : T2I_pam<0b000, 0b1000, "qadd",
2020                         [(set rGPR:$Rd, (int_arm_qadd rGPR:$Rn, rGPR:$Rm))],
2021                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2022 def t2QADD16  : T2I_pam<0b001, 0b0001, "qadd16">;
2023 def t2QADD8   : T2I_pam<0b000, 0b0001, "qadd8">;
2024 def t2QASX    : T2I_pam<0b010, 0b0001, "qasx">;
2025 def t2QDADD   : T2I_pam<0b000, 0b1001, "qdadd", [],
2026                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2027 def t2QDSUB   : T2I_pam<0b000, 0b1011, "qdsub", [],
2028                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2029 def t2QSAX    : T2I_pam<0b110, 0b0001, "qsax">;
2030 def t2QSUB    : T2I_pam<0b000, 0b1010, "qsub",
2031                         [(set rGPR:$Rd, (int_arm_qsub rGPR:$Rn, rGPR:$Rm))],
2032                         (ins rGPR:$Rm, rGPR:$Rn), "\t$Rd, $Rm, $Rn">;
2033 def t2QSUB16  : T2I_pam<0b101, 0b0001, "qsub16">;
2034 def t2QSUB8   : T2I_pam<0b100, 0b0001, "qsub8">;
2035 def t2UQADD16 : T2I_pam<0b001, 0b0101, "uqadd16">;
2036 def t2UQADD8  : T2I_pam<0b000, 0b0101, "uqadd8">;
2037 def t2UQASX   : T2I_pam<0b010, 0b0101, "uqasx">;
2038 def t2UQSAX   : T2I_pam<0b110, 0b0101, "uqsax">;
2039 def t2UQSUB16 : T2I_pam<0b101, 0b0101, "uqsub16">;
2040 def t2UQSUB8  : T2I_pam<0b100, 0b0101, "uqsub8">;
2041
2042 // Signed/Unsigned add/subtract -- for disassembly only
2043
2044 def t2SASX    : T2I_pam<0b010, 0b0000, "sasx">;
2045 def t2SADD16  : T2I_pam<0b001, 0b0000, "sadd16">;
2046 def t2SADD8   : T2I_pam<0b000, 0b0000, "sadd8">;
2047 def t2SSAX    : T2I_pam<0b110, 0b0000, "ssax">;
2048 def t2SSUB16  : T2I_pam<0b101, 0b0000, "ssub16">;
2049 def t2SSUB8   : T2I_pam<0b100, 0b0000, "ssub8">;
2050 def t2UASX    : T2I_pam<0b010, 0b0100, "uasx">;
2051 def t2UADD16  : T2I_pam<0b001, 0b0100, "uadd16">;
2052 def t2UADD8   : T2I_pam<0b000, 0b0100, "uadd8">;
2053 def t2USAX    : T2I_pam<0b110, 0b0100, "usax">;
2054 def t2USUB16  : T2I_pam<0b101, 0b0100, "usub16">;
2055 def t2USUB8   : T2I_pam<0b100, 0b0100, "usub8">;
2056
2057 // Signed/Unsigned halving add/subtract -- for disassembly only
2058
2059 def t2SHASX   : T2I_pam<0b010, 0b0010, "shasx">;
2060 def t2SHADD16 : T2I_pam<0b001, 0b0010, "shadd16">;
2061 def t2SHADD8  : T2I_pam<0b000, 0b0010, "shadd8">;
2062 def t2SHSAX   : T2I_pam<0b110, 0b0010, "shsax">;
2063 def t2SHSUB16 : T2I_pam<0b101, 0b0010, "shsub16">;
2064 def t2SHSUB8  : T2I_pam<0b100, 0b0010, "shsub8">;
2065 def t2UHASX   : T2I_pam<0b010, 0b0110, "uhasx">;
2066 def t2UHADD16 : T2I_pam<0b001, 0b0110, "uhadd16">;
2067 def t2UHADD8  : T2I_pam<0b000, 0b0110, "uhadd8">;
2068 def t2UHSAX   : T2I_pam<0b110, 0b0110, "uhsax">;
2069 def t2UHSUB16 : T2I_pam<0b101, 0b0110, "uhsub16">;
2070 def t2UHSUB8  : T2I_pam<0b100, 0b0110, "uhsub8">;
2071
2072 // Helper class for disassembly only
2073 // A6.3.16 & A6.3.17
2074 // T2Imac - Thumb2 multiply [accumulate, and absolute difference] instructions.
2075 class T2ThreeReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2076   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2077   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2078   let Inst{31-27} = 0b11111;
2079   let Inst{26-24} = 0b011;
2080   let Inst{23}    = long;
2081   let Inst{22-20} = op22_20;
2082   let Inst{7-4}   = op7_4;
2083 }
2084
2085 class T2FourReg_mac<bit long, bits<3> op22_20, bits<4> op7_4, dag oops,
2086   dag iops, InstrItinClass itin, string opc, string asm, list<dag> pattern>
2087   : T2FourReg<oops, iops, itin, opc, asm, pattern> {
2088   let Inst{31-27} = 0b11111;
2089   let Inst{26-24} = 0b011;
2090   let Inst{23}    = long;
2091   let Inst{22-20} = op22_20;
2092   let Inst{7-4}   = op7_4;
2093 }
2094
2095 // Unsigned Sum of Absolute Differences [and Accumulate].
2096 def t2USAD8   : T2ThreeReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2097                                            (ins rGPR:$Rn, rGPR:$Rm),
2098                         NoItinerary, "usad8", "\t$Rd, $Rn, $Rm", []>,
2099           Requires<[IsThumb2, HasThumb2DSP]> {
2100   let Inst{15-12} = 0b1111;
2101 }
2102 def t2USADA8  : T2FourReg_mac<0, 0b111, 0b0000, (outs rGPR:$Rd),
2103                        (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), NoItinerary,
2104                         "usada8", "\t$Rd, $Rn, $Rm, $Ra", []>,
2105           Requires<[IsThumb2, HasThumb2DSP]>;
2106
2107 // Signed/Unsigned saturate.
2108 class T2SatI<dag oops, dag iops, InstrItinClass itin,
2109            string opc, string asm, list<dag> pattern>
2110   : T2I<oops, iops, itin, opc, asm, pattern> {
2111   bits<4> Rd;
2112   bits<4> Rn;
2113   bits<5> sat_imm;
2114   bits<7> sh;
2115
2116   let Inst{11-8}  = Rd;
2117   let Inst{19-16} = Rn;
2118   let Inst{4-0}   = sat_imm;
2119   let Inst{21}    = sh{5};
2120   let Inst{14-12} = sh{4-2};
2121   let Inst{7-6}   = sh{1-0};
2122 }
2123
2124 def t2SSAT: T2SatI<
2125               (outs rGPR:$Rd),
2126               (ins imm1_32:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2127               NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2128   let Inst{31-27} = 0b11110;
2129   let Inst{25-22} = 0b1100;
2130   let Inst{20} = 0;
2131   let Inst{15} = 0;
2132   let Inst{5}  = 0;
2133 }
2134
2135 def t2SSAT16: T2SatI<
2136                 (outs rGPR:$Rd), (ins imm1_16:$sat_imm, rGPR:$Rn), NoItinerary,
2137                 "ssat16", "\t$Rd, $sat_imm, $Rn", []>,
2138           Requires<[IsThumb2, HasThumb2DSP]> {
2139   let Inst{31-27} = 0b11110;
2140   let Inst{25-22} = 0b1100;
2141   let Inst{20} = 0;
2142   let Inst{15} = 0;
2143   let Inst{21} = 1;        // sh = '1'
2144   let Inst{14-12} = 0b000; // imm3 = '000'
2145   let Inst{7-6} = 0b00;    // imm2 = '00'
2146   let Inst{5-4} = 0b00;
2147 }
2148
2149 def t2USAT: T2SatI<
2150                (outs rGPR:$Rd),
2151                (ins imm0_31:$sat_imm, rGPR:$Rn, t2_shift_imm:$sh),
2152                 NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
2153   let Inst{31-27} = 0b11110;
2154   let Inst{25-22} = 0b1110;
2155   let Inst{20} = 0;
2156   let Inst{15} = 0;
2157 }
2158
2159 def t2USAT16: T2SatI<(outs rGPR:$Rd), (ins imm0_15:$sat_imm, rGPR:$Rn),
2160                      NoItinerary,
2161                      "usat16", "\t$Rd, $sat_imm, $Rn", []>,
2162           Requires<[IsThumb2, HasThumb2DSP]> {
2163   let Inst{31-22} = 0b1111001110;
2164   let Inst{20} = 0;
2165   let Inst{15} = 0;
2166   let Inst{21} = 1;        // sh = '1'
2167   let Inst{14-12} = 0b000; // imm3 = '000'
2168   let Inst{7-6} = 0b00;    // imm2 = '00'
2169   let Inst{5-4} = 0b00;
2170 }
2171
2172 def : T2Pat<(int_arm_ssat GPR:$a, imm:$pos), (t2SSAT imm:$pos, GPR:$a, 0)>;
2173 def : T2Pat<(int_arm_usat GPR:$a, imm:$pos), (t2USAT imm:$pos, GPR:$a, 0)>;
2174
2175 //===----------------------------------------------------------------------===//
2176 //  Shift and rotate Instructions.
2177 //
2178
2179 defm t2LSL  : T2I_sh_ir<0b00, "lsl", imm0_31,
2180                         BinOpFrag<(shl  node:$LHS, node:$RHS)>>;
2181 defm t2LSR  : T2I_sh_ir<0b01, "lsr", imm_sr,
2182                         BinOpFrag<(srl  node:$LHS, node:$RHS)>>;
2183 defm t2ASR  : T2I_sh_ir<0b10, "asr", imm_sr,
2184                         BinOpFrag<(sra  node:$LHS, node:$RHS)>>;
2185 defm t2ROR  : T2I_sh_ir<0b11, "ror", imm0_31,
2186                         BinOpFrag<(rotr node:$LHS, node:$RHS)>>;
2187
2188 // (rotr x, (and y, 0x...1f)) ==> (ROR x, y)
2189 def : T2Pat<(rotr rGPR:$lhs, (and rGPR:$rhs, lo5AllOne)),
2190             (t2RORrr rGPR:$lhs, rGPR:$rhs)>;
2191
2192 let Uses = [CPSR] in {
2193 def t2RRX : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2194                    "rrx", "\t$Rd, $Rm",
2195                    [(set rGPR:$Rd, (ARMrrx rGPR:$Rm))]>, Sched<[WriteALU]> {
2196   let Inst{31-27} = 0b11101;
2197   let Inst{26-25} = 0b01;
2198   let Inst{24-21} = 0b0010;
2199   let Inst{19-16} = 0b1111; // Rn
2200   let Inst{14-12} = 0b000;
2201   let Inst{7-4} = 0b0011;
2202 }
2203 }
2204
2205 let isCodeGenOnly = 1, Defs = [CPSR] in {
2206 def t2MOVsrl_flag : T2TwoRegShiftImm<
2207                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2208                         "lsrs", ".w\t$Rd, $Rm, #1",
2209                         [(set rGPR:$Rd, (ARMsrl_flag rGPR:$Rm))]>,
2210                         Sched<[WriteALU]> {
2211   let Inst{31-27} = 0b11101;
2212   let Inst{26-25} = 0b01;
2213   let Inst{24-21} = 0b0010;
2214   let Inst{20} = 1; // The S bit.
2215   let Inst{19-16} = 0b1111; // Rn
2216   let Inst{5-4} = 0b01; // Shift type.
2217   // Shift amount = Inst{14-12:7-6} = 1.
2218   let Inst{14-12} = 0b000;
2219   let Inst{7-6} = 0b01;
2220 }
2221 def t2MOVsra_flag : T2TwoRegShiftImm<
2222                         (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iMOVsi,
2223                         "asrs", ".w\t$Rd, $Rm, #1",
2224                         [(set rGPR:$Rd, (ARMsra_flag rGPR:$Rm))]>,
2225                         Sched<[WriteALU]> {
2226   let Inst{31-27} = 0b11101;
2227   let Inst{26-25} = 0b01;
2228   let Inst{24-21} = 0b0010;
2229   let Inst{20} = 1; // The S bit.
2230   let Inst{19-16} = 0b1111; // Rn
2231   let Inst{5-4} = 0b10; // Shift type.
2232   // Shift amount = Inst{14-12:7-6} = 1.
2233   let Inst{14-12} = 0b000;
2234   let Inst{7-6} = 0b01;
2235 }
2236 }
2237
2238 //===----------------------------------------------------------------------===//
2239 //  Bitwise Instructions.
2240 //
2241
2242 defm t2AND  : T2I_bin_w_irs<0b0000, "and",
2243                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2244                             BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2245 defm t2ORR  : T2I_bin_w_irs<0b0010, "orr",
2246                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2247                             BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2248 defm t2EOR  : T2I_bin_w_irs<0b0100, "eor",
2249                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2250                             BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2251
2252 defm t2BIC  : T2I_bin_w_irs<0b0001, "bic",
2253                             IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2254                             BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2255
2256 class T2BitFI<dag oops, dag iops, InstrItinClass itin,
2257               string opc, string asm, list<dag> pattern>
2258     : T2I<oops, iops, itin, opc, asm, pattern> {
2259   bits<4> Rd;
2260   bits<5> msb;
2261   bits<5> lsb;
2262
2263   let Inst{11-8}  = Rd;
2264   let Inst{4-0}   = msb{4-0};
2265   let Inst{14-12} = lsb{4-2};
2266   let Inst{7-6}   = lsb{1-0};
2267 }
2268
2269 class T2TwoRegBitFI<dag oops, dag iops, InstrItinClass itin,
2270               string opc, string asm, list<dag> pattern>
2271     : T2BitFI<oops, iops, itin, opc, asm, pattern> {
2272   bits<4> Rn;
2273
2274   let Inst{19-16} = Rn;
2275 }
2276
2277 let Constraints = "$src = $Rd" in
2278 def t2BFC : T2BitFI<(outs rGPR:$Rd), (ins rGPR:$src, bf_inv_mask_imm:$imm),
2279                 IIC_iUNAsi, "bfc", "\t$Rd, $imm",
2280                 [(set rGPR:$Rd, (and rGPR:$src, bf_inv_mask_imm:$imm))]> {
2281   let Inst{31-27} = 0b11110;
2282   let Inst{26} = 0; // should be 0.
2283   let Inst{25} = 1;
2284   let Inst{24-20} = 0b10110;
2285   let Inst{19-16} = 0b1111; // Rn
2286   let Inst{15} = 0;
2287   let Inst{5} = 0; // should be 0.
2288
2289   bits<10> imm;
2290   let msb{4-0} = imm{9-5};
2291   let lsb{4-0} = imm{4-0};
2292 }
2293
2294 def t2SBFX: T2TwoRegBitFI<
2295                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2296                  IIC_iUNAsi, "sbfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2297   let Inst{31-27} = 0b11110;
2298   let Inst{25} = 1;
2299   let Inst{24-20} = 0b10100;
2300   let Inst{15} = 0;
2301 }
2302
2303 def t2UBFX: T2TwoRegBitFI<
2304                 (outs rGPR:$Rd), (ins rGPR:$Rn, imm0_31:$lsb, imm1_32:$msb),
2305                  IIC_iUNAsi, "ubfx", "\t$Rd, $Rn, $lsb, $msb", []> {
2306   let Inst{31-27} = 0b11110;
2307   let Inst{25} = 1;
2308   let Inst{24-20} = 0b11100;
2309   let Inst{15} = 0;
2310 }
2311
2312 // A8.6.18  BFI - Bitfield insert (Encoding T1)
2313 let Constraints = "$src = $Rd" in {
2314   def t2BFI : T2TwoRegBitFI<(outs rGPR:$Rd),
2315                   (ins rGPR:$src, rGPR:$Rn, bf_inv_mask_imm:$imm),
2316                   IIC_iBITi, "bfi", "\t$Rd, $Rn, $imm",
2317                   [(set rGPR:$Rd, (ARMbfi rGPR:$src, rGPR:$Rn,
2318                                    bf_inv_mask_imm:$imm))]> {
2319     let Inst{31-27} = 0b11110;
2320     let Inst{26} = 0; // should be 0.
2321     let Inst{25} = 1;
2322     let Inst{24-20} = 0b10110;
2323     let Inst{15} = 0;
2324     let Inst{5} = 0; // should be 0.
2325
2326     bits<10> imm;
2327     let msb{4-0} = imm{9-5};
2328     let lsb{4-0} = imm{4-0};
2329   }
2330 }
2331
2332 defm t2ORN  : T2I_bin_irs<0b0011, "orn",
2333                           IIC_iBITi, IIC_iBITr, IIC_iBITsi,
2334                           BinOpFrag<(or node:$LHS, (not node:$RHS))>, 0, "">;
2335
2336 /// T2I_un_irs - Defines a set of (op reg, {so_imm|r|so_reg}) patterns for a
2337 /// unary operation that produces a value. These are predicable and can be
2338 /// changed to modify CPSR.
2339 multiclass T2I_un_irs<bits<4> opcod, string opc,
2340                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
2341                       PatFrag opnode,
2342                       bit Cheap = 0, bit ReMat = 0, bit MoveImm = 0> {
2343    // shifted imm
2344    def i : T2sOneRegImm<(outs rGPR:$Rd), (ins t2_so_imm:$imm), iii,
2345                 opc, "\t$Rd, $imm",
2346                 [(set rGPR:$Rd, (opnode t2_so_imm:$imm))]>, Sched<[WriteALU]> {
2347      let isAsCheapAsAMove = Cheap;
2348      let isReMaterializable = ReMat;
2349      let isMoveImm = MoveImm;
2350      let Inst{31-27} = 0b11110;
2351      let Inst{25} = 0;
2352      let Inst{24-21} = opcod;
2353      let Inst{19-16} = 0b1111; // Rn
2354      let Inst{15} = 0;
2355    }
2356    // register
2357    def r : T2sTwoReg<(outs rGPR:$Rd), (ins rGPR:$Rm), iir,
2358                 opc, ".w\t$Rd, $Rm",
2359                 [(set rGPR:$Rd, (opnode rGPR:$Rm))]>, Sched<[WriteALU]> {
2360      let Inst{31-27} = 0b11101;
2361      let Inst{26-25} = 0b01;
2362      let Inst{24-21} = opcod;
2363      let Inst{19-16} = 0b1111; // Rn
2364      let Inst{14-12} = 0b000; // imm3
2365      let Inst{7-6} = 0b00; // imm2
2366      let Inst{5-4} = 0b00; // type
2367    }
2368    // shifted register
2369    def s : T2sOneRegShiftedReg<(outs rGPR:$Rd), (ins t2_so_reg:$ShiftedRm), iis,
2370                 opc, ".w\t$Rd, $ShiftedRm",
2371                 [(set rGPR:$Rd, (opnode t2_so_reg:$ShiftedRm))]>,
2372                 Sched<[WriteALU]> {
2373      let Inst{31-27} = 0b11101;
2374      let Inst{26-25} = 0b01;
2375      let Inst{24-21} = opcod;
2376      let Inst{19-16} = 0b1111; // Rn
2377    }
2378 }
2379
2380 // Prefer over of t2EORri ra, rb, -1 because mvn has 16-bit version
2381 let AddedComplexity = 1 in
2382 defm t2MVN  : T2I_un_irs <0b0011, "mvn",
2383                           IIC_iMVNi, IIC_iMVNr, IIC_iMVNsi,
2384                           UnOpFrag<(not node:$Src)>, 1, 1, 1>;
2385
2386 let AddedComplexity = 1 in
2387 def : T2Pat<(and     rGPR:$src, t2_so_imm_not:$imm),
2388             (t2BICri rGPR:$src, t2_so_imm_not:$imm)>;
2389
2390 // top16Zero - answer true if the upper 16 bits of $src are 0, false otherwise
2391 def top16Zero: PatLeaf<(i32 rGPR:$src), [{
2392   return CurDAG->MaskedValueIsZero(SDValue(N,0), APInt::getHighBitsSet(32, 16));
2393   }]>;
2394
2395 // so_imm_notSext is needed instead of so_imm_not, as the value of imm
2396 // will match the extended, not the original bitWidth for $src.
2397 def : T2Pat<(and top16Zero:$src, t2_so_imm_notSext:$imm),
2398             (t2BICri rGPR:$src, t2_so_imm_notSext:$imm)>;
2399
2400
2401 // FIXME: Disable this pattern on Darwin to workaround an assembler bug.
2402 def : T2Pat<(or      rGPR:$src, t2_so_imm_not:$imm),
2403             (t2ORNri rGPR:$src, t2_so_imm_not:$imm)>,
2404             Requires<[IsThumb2]>;
2405
2406 def : T2Pat<(t2_so_imm_not:$src),
2407             (t2MVNi t2_so_imm_not:$src)>;
2408
2409 //===----------------------------------------------------------------------===//
2410 //  Multiply Instructions.
2411 //
2412 let isCommutable = 1 in
2413 def t2MUL: T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2414                 "mul", "\t$Rd, $Rn, $Rm",
2415                 [(set rGPR:$Rd, (mul rGPR:$Rn, rGPR:$Rm))]> {
2416   let Inst{31-27} = 0b11111;
2417   let Inst{26-23} = 0b0110;
2418   let Inst{22-20} = 0b000;
2419   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2420   let Inst{7-4} = 0b0000; // Multiply
2421 }
2422
2423 def t2MLA: T2FourReg<
2424                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2425                 "mla", "\t$Rd, $Rn, $Rm, $Ra",
2426                 [(set rGPR:$Rd, (add (mul rGPR:$Rn, rGPR:$Rm), rGPR:$Ra))]>,
2427            Requires<[IsThumb2, UseMulOps]> {
2428   let Inst{31-27} = 0b11111;
2429   let Inst{26-23} = 0b0110;
2430   let Inst{22-20} = 0b000;
2431   let Inst{7-4} = 0b0000; // Multiply
2432 }
2433
2434 def t2MLS: T2FourReg<
2435                 (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2436                 "mls", "\t$Rd, $Rn, $Rm, $Ra",
2437                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mul rGPR:$Rn, rGPR:$Rm)))]>,
2438            Requires<[IsThumb2, UseMulOps]> {
2439   let Inst{31-27} = 0b11111;
2440   let Inst{26-23} = 0b0110;
2441   let Inst{22-20} = 0b000;
2442   let Inst{7-4} = 0b0001; // Multiply and Subtract
2443 }
2444
2445 // Extra precision multiplies with low / high results
2446 let neverHasSideEffects = 1 in {
2447 let isCommutable = 1 in {
2448 def t2SMULL : T2MulLong<0b000, 0b0000,
2449                   (outs rGPR:$RdLo, rGPR:$RdHi),
2450                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2451                    "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2452
2453 def t2UMULL : T2MulLong<0b010, 0b0000,
2454                   (outs rGPR:$RdLo, rGPR:$RdHi),
2455                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL64,
2456                    "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2457 } // isCommutable
2458
2459 // Multiply + accumulate
2460 def t2SMLAL : T2MlaLong<0b100, 0b0000,
2461                   (outs rGPR:$RdLo, rGPR:$RdHi),
2462                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi), IIC_iMAC64,
2463                   "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2464                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">;
2465
2466 def t2UMLAL : T2MlaLong<0b110, 0b0000,
2467                   (outs rGPR:$RdLo, rGPR:$RdHi),
2468                   (ins rGPR:$Rn, rGPR:$Rm, rGPR:$RLo, rGPR:$RHi), IIC_iMAC64,
2469                   "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2470                   RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">;
2471
2472 def t2UMAAL : T2MulLong<0b110, 0b0110,
2473                   (outs rGPR:$RdLo, rGPR:$RdHi),
2474                   (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64,
2475                   "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2476           Requires<[IsThumb2, HasThumb2DSP]>;
2477 } // neverHasSideEffects
2478
2479 // Rounding variants of the below included for disassembly only
2480
2481 // Most significant word multiply
2482 def t2SMMUL : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2483                   "smmul", "\t$Rd, $Rn, $Rm",
2484                   [(set rGPR:$Rd, (mulhs rGPR:$Rn, rGPR:$Rm))]>,
2485           Requires<[IsThumb2, HasThumb2DSP]> {
2486   let Inst{31-27} = 0b11111;
2487   let Inst{26-23} = 0b0110;
2488   let Inst{22-20} = 0b101;
2489   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2490   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2491 }
2492
2493 def t2SMMULR : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL32,
2494                   "smmulr", "\t$Rd, $Rn, $Rm", []>,
2495           Requires<[IsThumb2, HasThumb2DSP]> {
2496   let Inst{31-27} = 0b11111;
2497   let Inst{26-23} = 0b0110;
2498   let Inst{22-20} = 0b101;
2499   let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2500   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2501 }
2502
2503 def t2SMMLA : T2FourReg<
2504         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2505                 "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2506                 [(set rGPR:$Rd, (add (mulhs rGPR:$Rm, rGPR:$Rn), rGPR:$Ra))]>,
2507               Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2508   let Inst{31-27} = 0b11111;
2509   let Inst{26-23} = 0b0110;
2510   let Inst{22-20} = 0b101;
2511   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2512 }
2513
2514 def t2SMMLAR: T2FourReg<
2515         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2516                   "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
2517           Requires<[IsThumb2, HasThumb2DSP]> {
2518   let Inst{31-27} = 0b11111;
2519   let Inst{26-23} = 0b0110;
2520   let Inst{22-20} = 0b101;
2521   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2522 }
2523
2524 def t2SMMLS: T2FourReg<
2525         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2526                 "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2527                 [(set rGPR:$Rd, (sub rGPR:$Ra, (mulhs rGPR:$Rn, rGPR:$Rm)))]>,
2528              Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2529   let Inst{31-27} = 0b11111;
2530   let Inst{26-23} = 0b0110;
2531   let Inst{22-20} = 0b110;
2532   let Inst{7-4} = 0b0000; // No Rounding (Inst{4} = 0)
2533 }
2534
2535 def t2SMMLSR:T2FourReg<
2536         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32,
2537                 "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
2538           Requires<[IsThumb2, HasThumb2DSP]> {
2539   let Inst{31-27} = 0b11111;
2540   let Inst{26-23} = 0b0110;
2541   let Inst{22-20} = 0b110;
2542   let Inst{7-4} = 0b0001; // Rounding (Inst{4} = 1)
2543 }
2544
2545 multiclass T2I_smul<string opc, PatFrag opnode> {
2546   def BB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2547               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2548               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2549                                       (sext_inreg rGPR:$Rm, i16)))]>,
2550           Requires<[IsThumb2, HasThumb2DSP]> {
2551     let Inst{31-27} = 0b11111;
2552     let Inst{26-23} = 0b0110;
2553     let Inst{22-20} = 0b001;
2554     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2555     let Inst{7-6} = 0b00;
2556     let Inst{5-4} = 0b00;
2557   }
2558
2559   def BT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2560               !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2561               [(set rGPR:$Rd, (opnode (sext_inreg rGPR:$Rn, i16),
2562                                       (sra rGPR:$Rm, (i32 16))))]>,
2563           Requires<[IsThumb2, HasThumb2DSP]> {
2564     let Inst{31-27} = 0b11111;
2565     let Inst{26-23} = 0b0110;
2566     let Inst{22-20} = 0b001;
2567     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2568     let Inst{7-6} = 0b00;
2569     let Inst{5-4} = 0b01;
2570   }
2571
2572   def TB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2573               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2574               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2575                                       (sext_inreg rGPR:$Rm, i16)))]>,
2576           Requires<[IsThumb2, HasThumb2DSP]> {
2577     let Inst{31-27} = 0b11111;
2578     let Inst{26-23} = 0b0110;
2579     let Inst{22-20} = 0b001;
2580     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2581     let Inst{7-6} = 0b00;
2582     let Inst{5-4} = 0b10;
2583   }
2584
2585   def TT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2586               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2587               [(set rGPR:$Rd, (opnode (sra rGPR:$Rn, (i32 16)),
2588                                       (sra rGPR:$Rm, (i32 16))))]>,
2589           Requires<[IsThumb2, HasThumb2DSP]> {
2590     let Inst{31-27} = 0b11111;
2591     let Inst{26-23} = 0b0110;
2592     let Inst{22-20} = 0b001;
2593     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2594     let Inst{7-6} = 0b00;
2595     let Inst{5-4} = 0b11;
2596   }
2597
2598   def WB : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2599               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2600               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2601                                     (sext_inreg rGPR:$Rm, i16)), (i32 16)))]>,
2602           Requires<[IsThumb2, HasThumb2DSP]> {
2603     let Inst{31-27} = 0b11111;
2604     let Inst{26-23} = 0b0110;
2605     let Inst{22-20} = 0b011;
2606     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2607     let Inst{7-6} = 0b00;
2608     let Inst{5-4} = 0b00;
2609   }
2610
2611   def WT : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iMUL16,
2612               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2613               [(set rGPR:$Rd, (sra (opnode rGPR:$Rn,
2614                                     (sra rGPR:$Rm, (i32 16))), (i32 16)))]>,
2615           Requires<[IsThumb2, HasThumb2DSP]> {
2616     let Inst{31-27} = 0b11111;
2617     let Inst{26-23} = 0b0110;
2618     let Inst{22-20} = 0b011;
2619     let Inst{15-12} = 0b1111; // Ra = 0b1111 (no accumulate)
2620     let Inst{7-6} = 0b00;
2621     let Inst{5-4} = 0b01;
2622   }
2623 }
2624
2625
2626 multiclass T2I_smla<string opc, PatFrag opnode> {
2627   def BB : T2FourReg<
2628         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2629               !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2630               [(set rGPR:$Rd, (add rGPR:$Ra,
2631                                (opnode (sext_inreg rGPR:$Rn, i16),
2632                                        (sext_inreg rGPR:$Rm, i16))))]>,
2633            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2634     let Inst{31-27} = 0b11111;
2635     let Inst{26-23} = 0b0110;
2636     let Inst{22-20} = 0b001;
2637     let Inst{7-6} = 0b00;
2638     let Inst{5-4} = 0b00;
2639   }
2640
2641   def BT : T2FourReg<
2642        (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2643              !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2644              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sext_inreg rGPR:$Rn, i16),
2645                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2646            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2647     let Inst{31-27} = 0b11111;
2648     let Inst{26-23} = 0b0110;
2649     let Inst{22-20} = 0b001;
2650     let Inst{7-6} = 0b00;
2651     let Inst{5-4} = 0b01;
2652   }
2653
2654   def TB : T2FourReg<
2655         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2656               !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2657               [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2658                                                (sext_inreg rGPR:$Rm, i16))))]>,
2659            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2660     let Inst{31-27} = 0b11111;
2661     let Inst{26-23} = 0b0110;
2662     let Inst{22-20} = 0b001;
2663     let Inst{7-6} = 0b00;
2664     let Inst{5-4} = 0b10;
2665   }
2666
2667   def TT : T2FourReg<
2668         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2669               !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2670              [(set rGPR:$Rd, (add rGPR:$Ra, (opnode (sra rGPR:$Rn, (i32 16)),
2671                                                  (sra rGPR:$Rm, (i32 16)))))]>,
2672            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2673     let Inst{31-27} = 0b11111;
2674     let Inst{26-23} = 0b0110;
2675     let Inst{22-20} = 0b001;
2676     let Inst{7-6} = 0b00;
2677     let Inst{5-4} = 0b11;
2678   }
2679
2680   def WB : T2FourReg<
2681         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2682               !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2683               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2684                                     (sext_inreg rGPR:$Rm, i16)), (i32 16))))]>,
2685            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2686     let Inst{31-27} = 0b11111;
2687     let Inst{26-23} = 0b0110;
2688     let Inst{22-20} = 0b011;
2689     let Inst{7-6} = 0b00;
2690     let Inst{5-4} = 0b00;
2691   }
2692
2693   def WT : T2FourReg<
2694         (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC16,
2695               !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2696               [(set rGPR:$Rd, (add rGPR:$Ra, (sra (opnode rGPR:$Rn,
2697                                       (sra rGPR:$Rm, (i32 16))), (i32 16))))]>,
2698            Requires<[IsThumb2, HasThumb2DSP, UseMulOps]> {
2699     let Inst{31-27} = 0b11111;
2700     let Inst{26-23} = 0b0110;
2701     let Inst{22-20} = 0b011;
2702     let Inst{7-6} = 0b00;
2703     let Inst{5-4} = 0b01;
2704   }
2705 }
2706
2707 defm t2SMUL : T2I_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2708 defm t2SMLA : T2I_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2709
2710 // Halfword multiple accumulate long: SMLAL<x><y>
2711 def t2SMLALBB : T2FourReg_mac<1, 0b100, 0b1000, (outs rGPR:$Ra,rGPR:$Rd),
2712          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbb", "\t$Ra, $Rd, $Rn, $Rm",
2713            [/* For disassembly only; pattern left blank */]>,
2714           Requires<[IsThumb2, HasThumb2DSP]>;
2715 def t2SMLALBT : T2FourReg_mac<1, 0b100, 0b1001, (outs rGPR:$Ra,rGPR:$Rd),
2716          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlalbt", "\t$Ra, $Rd, $Rn, $Rm",
2717            [/* For disassembly only; pattern left blank */]>,
2718           Requires<[IsThumb2, HasThumb2DSP]>;
2719 def t2SMLALTB : T2FourReg_mac<1, 0b100, 0b1010, (outs rGPR:$Ra,rGPR:$Rd),
2720          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltb", "\t$Ra, $Rd, $Rn, $Rm",
2721            [/* For disassembly only; pattern left blank */]>,
2722           Requires<[IsThumb2, HasThumb2DSP]>;
2723 def t2SMLALTT : T2FourReg_mac<1, 0b100, 0b1011, (outs rGPR:$Ra,rGPR:$Rd),
2724          (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaltt", "\t$Ra, $Rd, $Rn, $Rm",
2725            [/* For disassembly only; pattern left blank */]>,
2726           Requires<[IsThumb2, HasThumb2DSP]>;
2727
2728 // Dual halfword multiple: SMUAD, SMUSD, SMLAD, SMLSD, SMLALD, SMLSLD
2729 def t2SMUAD: T2ThreeReg_mac<
2730             0, 0b010, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2731             IIC_iMAC32, "smuad", "\t$Rd, $Rn, $Rm", []>,
2732           Requires<[IsThumb2, HasThumb2DSP]> {
2733   let Inst{15-12} = 0b1111;
2734 }
2735 def t2SMUADX:T2ThreeReg_mac<
2736             0, 0b010, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2737             IIC_iMAC32, "smuadx", "\t$Rd, $Rn, $Rm", []>,
2738           Requires<[IsThumb2, HasThumb2DSP]> {
2739   let Inst{15-12} = 0b1111;
2740 }
2741 def t2SMUSD: T2ThreeReg_mac<
2742             0, 0b100, 0b0000, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2743             IIC_iMAC32, "smusd", "\t$Rd, $Rn, $Rm", []>,
2744           Requires<[IsThumb2, HasThumb2DSP]> {
2745   let Inst{15-12} = 0b1111;
2746 }
2747 def t2SMUSDX:T2ThreeReg_mac<
2748             0, 0b100, 0b0001, (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm),
2749             IIC_iMAC32, "smusdx", "\t$Rd, $Rn, $Rm", []>,
2750           Requires<[IsThumb2, HasThumb2DSP]> {
2751   let Inst{15-12} = 0b1111;
2752 }
2753 def t2SMLAD   : T2FourReg_mac<
2754             0, 0b010, 0b0000, (outs rGPR:$Rd),
2755             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlad",
2756             "\t$Rd, $Rn, $Rm, $Ra", []>,
2757           Requires<[IsThumb2, HasThumb2DSP]>;
2758 def t2SMLADX  : T2FourReg_mac<
2759             0, 0b010, 0b0001, (outs rGPR:$Rd),
2760             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smladx",
2761             "\t$Rd, $Rn, $Rm, $Ra", []>,
2762           Requires<[IsThumb2, HasThumb2DSP]>;
2763 def t2SMLSD   : T2FourReg_mac<0, 0b100, 0b0000, (outs rGPR:$Rd),
2764             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsd",
2765             "\t$Rd, $Rn, $Rm, $Ra", []>,
2766           Requires<[IsThumb2, HasThumb2DSP]>;
2767 def t2SMLSDX  : T2FourReg_mac<0, 0b100, 0b0001, (outs rGPR:$Rd),
2768             (ins rGPR:$Rn, rGPR:$Rm, rGPR:$Ra), IIC_iMAC32, "smlsdx",
2769             "\t$Rd, $Rn, $Rm, $Ra", []>,
2770           Requires<[IsThumb2, HasThumb2DSP]>;
2771 def t2SMLALD  : T2FourReg_mac<1, 0b100, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2772                         (ins rGPR:$Rn, rGPR:$Rm), IIC_iMAC64, "smlald",
2773                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2774           Requires<[IsThumb2, HasThumb2DSP]>;
2775 def t2SMLALDX : T2FourReg_mac<1, 0b100, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2776                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlaldx",
2777                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2778           Requires<[IsThumb2, HasThumb2DSP]>;
2779 def t2SMLSLD  : T2FourReg_mac<1, 0b101, 0b1100, (outs rGPR:$Ra,rGPR:$Rd),
2780                         (ins rGPR:$Rn,rGPR:$Rm), IIC_iMAC64, "smlsld",
2781                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2782           Requires<[IsThumb2, HasThumb2DSP]>;
2783 def t2SMLSLDX : T2FourReg_mac<1, 0b101, 0b1101, (outs rGPR:$Ra,rGPR:$Rd),
2784                         (ins rGPR:$Rm,rGPR:$Rn), IIC_iMAC64, "smlsldx",
2785                         "\t$Ra, $Rd, $Rn, $Rm", []>,
2786           Requires<[IsThumb2, HasThumb2DSP]>;
2787
2788 //===----------------------------------------------------------------------===//
2789 //  Division Instructions.
2790 //  Signed and unsigned division on v7-M
2791 //
2792 def t2SDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
2793                  "sdiv", "\t$Rd, $Rn, $Rm",
2794                  [(set rGPR:$Rd, (sdiv rGPR:$Rn, rGPR:$Rm))]>,
2795                  Requires<[HasDivide, IsThumb2]> {
2796   let Inst{31-27} = 0b11111;
2797   let Inst{26-21} = 0b011100;
2798   let Inst{20} = 0b1;
2799   let Inst{15-12} = 0b1111;
2800   let Inst{7-4} = 0b1111;
2801 }
2802
2803 def t2UDIV : T2ThreeReg<(outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm), IIC_iDIV,
2804                  "udiv", "\t$Rd, $Rn, $Rm",
2805                  [(set rGPR:$Rd, (udiv rGPR:$Rn, rGPR:$Rm))]>,
2806                  Requires<[HasDivide, IsThumb2]> {
2807   let Inst{31-27} = 0b11111;
2808   let Inst{26-21} = 0b011101;
2809   let Inst{20} = 0b1;
2810   let Inst{15-12} = 0b1111;
2811   let Inst{7-4} = 0b1111;
2812 }
2813
2814 //===----------------------------------------------------------------------===//
2815 //  Misc. Arithmetic Instructions.
2816 //
2817
2818 class T2I_misc<bits<2> op1, bits<2> op2, dag oops, dag iops,
2819       InstrItinClass itin, string opc, string asm, list<dag> pattern>
2820   : T2ThreeReg<oops, iops, itin, opc, asm, pattern> {
2821   let Inst{31-27} = 0b11111;
2822   let Inst{26-22} = 0b01010;
2823   let Inst{21-20} = op1;
2824   let Inst{15-12} = 0b1111;
2825   let Inst{7-6} = 0b10;
2826   let Inst{5-4} = op2;
2827   let Rn{3-0} = Rm;
2828 }
2829
2830 def t2CLZ : T2I_misc<0b11, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2831                     "clz", "\t$Rd, $Rm", [(set rGPR:$Rd, (ctlz rGPR:$Rm))]>,
2832                     Sched<[WriteALU]>;
2833
2834 def t2RBIT : T2I_misc<0b01, 0b10, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2835                       "rbit", "\t$Rd, $Rm",
2836                       [(set rGPR:$Rd, (ARMrbit rGPR:$Rm))]>,
2837                       Sched<[WriteALU]>;
2838
2839 def t2REV : T2I_misc<0b01, 0b00, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2840                  "rev", ".w\t$Rd, $Rm", [(set rGPR:$Rd, (bswap rGPR:$Rm))]>,
2841                  Sched<[WriteALU]>;
2842
2843 def t2REV16 : T2I_misc<0b01, 0b01, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2844                        "rev16", ".w\t$Rd, $Rm",
2845                 [(set rGPR:$Rd, (rotr (bswap rGPR:$Rm), (i32 16)))]>,
2846                 Sched<[WriteALU]>;
2847
2848 def t2REVSH : T2I_misc<0b01, 0b11, (outs rGPR:$Rd), (ins rGPR:$Rm), IIC_iUNAr,
2849                        "revsh", ".w\t$Rd, $Rm",
2850                  [(set rGPR:$Rd, (sra (bswap rGPR:$Rm), (i32 16)))]>,
2851                  Sched<[WriteALU]>;
2852
2853 def : T2Pat<(or (sra (shl rGPR:$Rm, (i32 24)), (i32 16)),
2854                 (and (srl rGPR:$Rm, (i32 8)), 0xFF)),
2855             (t2REVSH rGPR:$Rm)>;
2856
2857 def t2PKHBT : T2ThreeReg<
2858             (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_lsl_amt:$sh),
2859                   IIC_iBITsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2860                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF),
2861                                       (and (shl rGPR:$Rm, pkh_lsl_amt:$sh),
2862                                            0xFFFF0000)))]>,
2863                   Requires<[HasT2ExtractPack, IsThumb2]>,
2864                   Sched<[WriteALUsi, ReadALU]> {
2865   let Inst{31-27} = 0b11101;
2866   let Inst{26-25} = 0b01;
2867   let Inst{24-20} = 0b01100;
2868   let Inst{5} = 0; // BT form
2869   let Inst{4} = 0;
2870
2871   bits<5> sh;
2872   let Inst{14-12} = sh{4-2};
2873   let Inst{7-6}   = sh{1-0};
2874 }
2875
2876 // Alternate cases for PKHBT where identities eliminate some nodes.
2877 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (and rGPR:$src2, 0xFFFF0000)),
2878             (t2PKHBT rGPR:$src1, rGPR:$src2, 0)>,
2879             Requires<[HasT2ExtractPack, IsThumb2]>;
2880 def : T2Pat<(or (and rGPR:$src1, 0xFFFF), (shl rGPR:$src2, imm16_31:$sh)),
2881             (t2PKHBT rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2882             Requires<[HasT2ExtractPack, IsThumb2]>;
2883
2884 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2885 // will match the pattern below.
2886 def t2PKHTB : T2ThreeReg<
2887                   (outs rGPR:$Rd), (ins rGPR:$Rn, rGPR:$Rm, pkh_asr_amt:$sh),
2888                   IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2889                   [(set rGPR:$Rd, (or (and rGPR:$Rn, 0xFFFF0000),
2890                                        (and (sra rGPR:$Rm, pkh_asr_amt:$sh),
2891                                             0xFFFF)))]>,
2892                   Requires<[HasT2ExtractPack, IsThumb2]>,
2893                   Sched<[WriteALUsi, ReadALU]> {
2894   let Inst{31-27} = 0b11101;
2895   let Inst{26-25} = 0b01;
2896   let Inst{24-20} = 0b01100;
2897   let Inst{5} = 1; // TB form
2898   let Inst{4} = 0;
2899
2900   bits<5> sh;
2901   let Inst{14-12} = sh{4-2};
2902   let Inst{7-6}   = sh{1-0};
2903 }
2904
2905 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2906 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2907 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000), (srl rGPR:$src2, imm16_31:$sh)),
2908             (t2PKHTB rGPR:$src1, rGPR:$src2, imm16_31:$sh)>,
2909             Requires<[HasT2ExtractPack, IsThumb2]>;
2910 def : T2Pat<(or (and rGPR:$src1, 0xFFFF0000),
2911                 (and (srl rGPR:$src2, imm1_15:$sh), 0xFFFF)),
2912             (t2PKHTB rGPR:$src1, rGPR:$src2, imm1_15:$sh)>,
2913             Requires<[HasT2ExtractPack, IsThumb2]>;
2914
2915 //===----------------------------------------------------------------------===//
2916 //  Comparison Instructions...
2917 //
2918 defm t2CMP  : T2I_cmp_irs<0b1101, "cmp",
2919                           IIC_iCMPi, IIC_iCMPr, IIC_iCMPsi,
2920                           BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2921
2922 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_imm:$imm),
2923             (t2CMPri  GPRnopc:$lhs, t2_so_imm:$imm)>;
2924 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, rGPR:$rhs),
2925             (t2CMPrr  GPRnopc:$lhs, rGPR:$rhs)>;
2926 def : T2Pat<(ARMcmpZ  GPRnopc:$lhs, t2_so_reg:$rhs),
2927             (t2CMPrs  GPRnopc:$lhs, t2_so_reg:$rhs)>;
2928
2929 let isCompare = 1, Defs = [CPSR] in {
2930    // shifted imm
2931    def t2CMNri : T2OneRegCmpImm<
2932                 (outs), (ins GPRnopc:$Rn, t2_so_imm:$imm), IIC_iCMPi,
2933                 "cmn", ".w\t$Rn, $imm",
2934                 [(ARMcmn GPRnopc:$Rn, (ineg t2_so_imm:$imm))]>,
2935                 Sched<[WriteCMP, ReadALU]> {
2936      let Inst{31-27} = 0b11110;
2937      let Inst{25} = 0;
2938      let Inst{24-21} = 0b1000;
2939      let Inst{20} = 1; // The S bit.
2940      let Inst{15} = 0;
2941      let Inst{11-8} = 0b1111; // Rd
2942    }
2943    // register
2944    def t2CMNzrr : T2TwoRegCmp<
2945                 (outs), (ins GPRnopc:$Rn, rGPR:$Rm), IIC_iCMPr,
2946                 "cmn", ".w\t$Rn, $Rm",
2947                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2948                   GPRnopc:$Rn, rGPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
2949      let Inst{31-27} = 0b11101;
2950      let Inst{26-25} = 0b01;
2951      let Inst{24-21} = 0b1000;
2952      let Inst{20} = 1; // The S bit.
2953      let Inst{14-12} = 0b000; // imm3
2954      let Inst{11-8} = 0b1111; // Rd
2955      let Inst{7-6} = 0b00; // imm2
2956      let Inst{5-4} = 0b00; // type
2957    }
2958    // shifted register
2959    def t2CMNzrs : T2OneRegCmpShiftedReg<
2960                 (outs), (ins GPRnopc:$Rn, t2_so_reg:$ShiftedRm), IIC_iCMPsi,
2961                 "cmn", ".w\t$Rn, $ShiftedRm",
2962                 [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
2963                   GPRnopc:$Rn, t2_so_reg:$ShiftedRm)]>,
2964                   Sched<[WriteCMPsi, ReadALU, ReadALU]> {
2965      let Inst{31-27} = 0b11101;
2966      let Inst{26-25} = 0b01;
2967      let Inst{24-21} = 0b1000;
2968      let Inst{20} = 1; // The S bit.
2969      let Inst{11-8} = 0b1111; // Rd
2970    }
2971 }
2972
2973 // Assembler aliases w/o the ".w" suffix.
2974 // No alias here for 'rr' version as not all instantiations of this multiclass
2975 // want one (CMP in particular, does not).
2976 def : t2InstAlias<"cmn${p} $Rn, $imm",
2977    (t2CMNri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p)>;
2978 def : t2InstAlias<"cmn${p} $Rn, $shift",
2979    (t2CMNzrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p)>;
2980
2981 def : T2Pat<(ARMcmp  GPR:$src, t2_so_imm_neg:$imm),
2982             (t2CMNri GPR:$src, t2_so_imm_neg:$imm)>;
2983
2984 def : T2Pat<(ARMcmpZ GPRnopc:$src, t2_so_imm_neg:$imm),
2985             (t2CMNri GPRnopc:$src, t2_so_imm_neg:$imm)>;
2986
2987 defm t2TST  : T2I_cmp_irs<0b0000, "tst",
2988                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2989                          BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>>;
2990 defm t2TEQ  : T2I_cmp_irs<0b0100, "teq",
2991                           IIC_iTSTi, IIC_iTSTr, IIC_iTSTsi,
2992                          BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>>;
2993
2994 // Conditional moves
2995 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2996 // a two-value operand where a dag node expects two operands. :(
2997 let neverHasSideEffects = 1 in {
2998
2999 let isCommutable = 1, isSelect = 1 in
3000 def t2MOVCCr : t2PseudoInst<(outs rGPR:$Rd),
3001                             (ins rGPR:$false, rGPR:$Rm, pred:$p),
3002                             4, IIC_iCMOVr,
3003    [/*(set rGPR:$Rd, (ARMcmov rGPR:$false, rGPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
3004                 RegConstraint<"$false = $Rd">,
3005                 Sched<[WriteALU]>;
3006
3007 let isMoveImm = 1 in
3008 def t2MOVCCi : t2PseudoInst<(outs rGPR:$Rd),
3009                             (ins rGPR:$false, t2_so_imm:$imm, pred:$p),
3010                    4, IIC_iCMOVi,
3011 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
3012                    RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
3013
3014 // FIXME: Pseudo-ize these. For now, just mark codegen only.
3015 let isCodeGenOnly = 1 in {
3016 let isMoveImm = 1 in
3017 def t2MOVCCi16 : T2I<(outs rGPR:$Rd), (ins rGPR:$false, imm0_65535_expr:$imm),
3018                       IIC_iCMOVi,
3019                       "movw", "\t$Rd, $imm", []>,
3020                       RegConstraint<"$false = $Rd">, Sched<[WriteALU]> {
3021   let Inst{31-27} = 0b11110;
3022   let Inst{25} = 1;
3023   let Inst{24-21} = 0b0010;
3024   let Inst{20} = 0; // The S bit.
3025   let Inst{15} = 0;
3026
3027   bits<4> Rd;
3028   bits<16> imm;
3029
3030   let Inst{11-8}  = Rd;
3031   let Inst{19-16} = imm{15-12};
3032   let Inst{26}    = imm{11};
3033   let Inst{14-12} = imm{10-8};
3034   let Inst{7-0}   = imm{7-0};
3035 }
3036
3037 let isMoveImm = 1 in
3038 def t2MOVCCi32imm : PseudoInst<(outs rGPR:$dst),
3039                                (ins rGPR:$false, i32imm:$src, pred:$p),
3040                     IIC_iCMOVix2, []>, RegConstraint<"$false = $dst">;
3041
3042 let isMoveImm = 1 in
3043 def t2MVNCCi : T2OneRegImm<(outs rGPR:$Rd), (ins rGPR:$false, t2_so_imm:$imm),
3044                    IIC_iCMOVi, "mvn", "\t$Rd, $imm",
3045 [/*(set rGPR:$Rd,(ARMcmov rGPR:$false,t2_so_imm_not:$imm,
3046                    imm:$cc, CCR:$ccr))*/]>,
3047                    RegConstraint<"$false = $Rd">, Sched<[WriteALU]> {
3048   let Inst{31-27} = 0b11110;
3049   let Inst{25} = 0;
3050   let Inst{24-21} = 0b0011;
3051   let Inst{20} = 0; // The S bit.
3052   let Inst{19-16} = 0b1111; // Rn
3053   let Inst{15} = 0;
3054 }
3055
3056 class T2I_movcc_sh<bits<2> opcod, dag oops, dag iops, InstrItinClass itin,
3057                    string opc, string asm, list<dag> pattern>
3058   : T2TwoRegShiftImm<oops, iops, itin, opc, asm, pattern>, Sched<[WriteALU]> {
3059   let Inst{31-27} = 0b11101;
3060   let Inst{26-25} = 0b01;
3061   let Inst{24-21} = 0b0010;
3062   let Inst{20} = 0; // The S bit.
3063   let Inst{19-16} = 0b1111; // Rn
3064   let Inst{5-4} = opcod; // Shift type.
3065 }
3066 def t2MOVCClsl : T2I_movcc_sh<0b00, (outs rGPR:$Rd),
3067                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3068                              IIC_iCMOVsi, "lsl", ".w\t$Rd, $Rm, $imm", []>,
3069                  RegConstraint<"$false = $Rd">;
3070 def t2MOVCClsr : T2I_movcc_sh<0b01, (outs rGPR:$Rd),
3071                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3072                              IIC_iCMOVsi, "lsr", ".w\t$Rd, $Rm, $imm", []>,
3073                  RegConstraint<"$false = $Rd">;
3074 def t2MOVCCasr : T2I_movcc_sh<0b10, (outs rGPR:$Rd),
3075                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3076                              IIC_iCMOVsi, "asr", ".w\t$Rd, $Rm, $imm", []>,
3077                  RegConstraint<"$false = $Rd">;
3078 def t2MOVCCror : T2I_movcc_sh<0b11, (outs rGPR:$Rd),
3079                              (ins rGPR:$false, rGPR:$Rm, i32imm:$imm),
3080                              IIC_iCMOVsi, "ror", ".w\t$Rd, $Rm, $imm", []>,
3081                  RegConstraint<"$false = $Rd">;
3082 } // isCodeGenOnly = 1
3083
3084 } // neverHasSideEffects
3085
3086 //===----------------------------------------------------------------------===//
3087 // Atomic operations intrinsics
3088 //
3089
3090 // memory barriers protect the atomic sequences
3091 let hasSideEffects = 1 in {
3092 def t2DMB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3093                   "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
3094                   Requires<[IsThumb, HasDB]> {
3095   bits<4> opt;
3096   let Inst{31-4} = 0xf3bf8f5;
3097   let Inst{3-0} = opt;
3098 }
3099 }
3100
3101 def t2DSB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3102                   "dsb", "\t$opt", []>,
3103                   Requires<[IsThumb, HasDB]> {
3104   bits<4> opt;
3105   let Inst{31-4} = 0xf3bf8f4;
3106   let Inst{3-0} = opt;
3107 }
3108
3109 def t2ISB : AInoP<(outs), (ins memb_opt:$opt), ThumbFrm, NoItinerary,
3110                   "isb", "\t$opt",
3111                   []>, Requires<[IsThumb, HasDB]> {
3112   bits<4> opt;
3113   let Inst{31-4} = 0xf3bf8f6;
3114   let Inst{3-0} = opt;
3115 }
3116
3117 class T2I_ldrex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3118                 InstrItinClass itin, string opc, string asm, string cstr,
3119                 list<dag> pattern, bits<4> rt2 = 0b1111>
3120   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3121   let Inst{31-27} = 0b11101;
3122   let Inst{26-20} = 0b0001101;
3123   let Inst{11-8} = rt2;
3124   let Inst{7-6} = 0b01;
3125   let Inst{5-4} = opcod;
3126   let Inst{3-0} = 0b1111;
3127
3128   bits<4> addr;
3129   bits<4> Rt;
3130   let Inst{19-16} = addr;
3131   let Inst{15-12} = Rt;
3132 }
3133 class T2I_strex<bits<2> opcod, dag oops, dag iops, AddrMode am, int sz,
3134                 InstrItinClass itin, string opc, string asm, string cstr,
3135                 list<dag> pattern, bits<4> rt2 = 0b1111>
3136   : Thumb2I<oops, iops, am, sz, itin, opc, asm, cstr, pattern> {
3137   let Inst{31-27} = 0b11101;
3138   let Inst{26-20} = 0b0001100;
3139   let Inst{11-8} = rt2;
3140   let Inst{7-6} = 0b01;
3141   let Inst{5-4} = opcod;
3142
3143   bits<4> Rd;
3144   bits<4> addr;
3145   bits<4> Rt;
3146   let Inst{3-0}  = Rd;
3147   let Inst{19-16} = addr;
3148   let Inst{15-12} = Rt;
3149 }
3150
3151 let mayLoad = 1 in {
3152 def t2LDREXB : T2I_ldrex<0b00, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3153                          AddrModeNone, 4, NoItinerary,
3154                          "ldrexb", "\t$Rt, $addr", "", []>;
3155 def t2LDREXH : T2I_ldrex<0b01, (outs rGPR:$Rt), (ins addr_offset_none:$addr),
3156                          AddrModeNone, 4, NoItinerary,
3157                          "ldrexh", "\t$Rt, $addr", "", []>;
3158 def t2LDREX  : Thumb2I<(outs rGPR:$Rt), (ins t2addrmode_imm0_1020s4:$addr),
3159                        AddrModeNone, 4, NoItinerary,
3160                        "ldrex", "\t$Rt, $addr", "", []> {
3161   bits<4> Rt;
3162   bits<12> addr;
3163   let Inst{31-27} = 0b11101;
3164   let Inst{26-20} = 0b0000101;
3165   let Inst{19-16} = addr{11-8};
3166   let Inst{15-12} = Rt;
3167   let Inst{11-8} = 0b1111;
3168   let Inst{7-0} = addr{7-0};
3169 }
3170 let hasExtraDefRegAllocReq = 1 in
3171 def t2LDREXD : T2I_ldrex<0b11, (outs rGPR:$Rt, rGPR:$Rt2),
3172                          (ins addr_offset_none:$addr),
3173                          AddrModeNone, 4, NoItinerary,
3174                          "ldrexd", "\t$Rt, $Rt2, $addr", "",
3175                          [], {?, ?, ?, ?}> {
3176   bits<4> Rt2;
3177   let Inst{11-8} = Rt2;
3178 }
3179 }
3180
3181 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3182 def t2STREXB : T2I_strex<0b00, (outs rGPR:$Rd),
3183                          (ins rGPR:$Rt, addr_offset_none:$addr),
3184                          AddrModeNone, 4, NoItinerary,
3185                          "strexb", "\t$Rd, $Rt, $addr", "", []>;
3186 def t2STREXH : T2I_strex<0b01, (outs rGPR:$Rd),
3187                          (ins rGPR:$Rt, addr_offset_none:$addr),
3188                          AddrModeNone, 4, NoItinerary,
3189                          "strexh", "\t$Rd, $Rt, $addr", "", []>;
3190 def t2STREX  : Thumb2I<(outs rGPR:$Rd), (ins rGPR:$Rt,
3191                              t2addrmode_imm0_1020s4:$addr),
3192                   AddrModeNone, 4, NoItinerary,
3193                   "strex", "\t$Rd, $Rt, $addr", "",
3194                   []> {
3195   bits<4> Rd;
3196   bits<4> Rt;
3197   bits<12> addr;
3198   let Inst{31-27} = 0b11101;
3199   let Inst{26-20} = 0b0000100;
3200   let Inst{19-16} = addr{11-8};
3201   let Inst{15-12} = Rt;
3202   let Inst{11-8}  = Rd;
3203   let Inst{7-0} = addr{7-0};
3204 }
3205 let hasExtraSrcRegAllocReq = 1 in
3206 def t2STREXD : T2I_strex<0b11, (outs rGPR:$Rd),
3207                          (ins rGPR:$Rt, rGPR:$Rt2, addr_offset_none:$addr),
3208                          AddrModeNone, 4, NoItinerary,
3209                          "strexd", "\t$Rd, $Rt, $Rt2, $addr", "", [],
3210                          {?, ?, ?, ?}> {
3211   bits<4> Rt2;
3212   let Inst{11-8} = Rt2;
3213 }
3214 }
3215
3216 def t2CLREX : T2I<(outs), (ins), NoItinerary, "clrex", "", []>,
3217             Requires<[IsThumb2, HasV7]>  {
3218   let Inst{31-16} = 0xf3bf;
3219   let Inst{15-14} = 0b10;
3220   let Inst{13} = 0;
3221   let Inst{12} = 0;
3222   let Inst{11-8} = 0b1111;
3223   let Inst{7-4} = 0b0010;
3224   let Inst{3-0} = 0b1111;
3225 }
3226
3227 //===----------------------------------------------------------------------===//
3228 // SJLJ Exception handling intrinsics
3229 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3230 //   address and save #0 in R0 for the non-longjmp case.
3231 //   Since by its nature we may be coming from some other function to get
3232 //   here, and we're using the stack frame for the containing function to
3233 //   save/restore registers, we can't keep anything live in regs across
3234 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3235 //   when we get here from a longjmp(). We force everything out of registers
3236 //   except for our own input by listing the relevant registers in Defs. By
3237 //   doing so, we also cause the prologue/epilogue code to actively preserve
3238 //   all of the callee-saved resgisters, which is exactly what we want.
3239 //   $val is a scratch register for our use.
3240 let Defs =
3241   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
3242     Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15],
3243   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3244   usesCustomInserter = 1 in {
3245   def t2Int_eh_sjlj_setjmp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3246                                AddrModeNone, 0, NoItinerary, "", "",
3247                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3248                              Requires<[IsThumb2, HasVFP2]>;
3249 }
3250
3251 let Defs =
3252   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
3253   hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
3254   usesCustomInserter = 1 in {
3255   def t2Int_eh_sjlj_setjmp_nofp : Thumb2XI<(outs), (ins tGPR:$src, tGPR:$val),
3256                                AddrModeNone, 0, NoItinerary, "", "",
3257                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>,
3258                                   Requires<[IsThumb2, NoVFP]>;
3259 }
3260
3261
3262 //===----------------------------------------------------------------------===//
3263 // Control-Flow Instructions
3264 //
3265
3266 // FIXME: remove when we have a way to marking a MI with these properties.
3267 // FIXME: Should pc be an implicit operand like PICADD, etc?
3268 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3269     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3270 def t2LDMIA_RET: t2PseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3271                                                    reglist:$regs, variable_ops),
3272                               4, IIC_iLoad_mBr, [],
3273             (t2LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3274                          RegConstraint<"$Rn = $wb">;
3275
3276 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
3277 let isPredicable = 1 in
3278 def t2B   : T2I<(outs), (ins uncondbrtarget:$target), IIC_Br,
3279                  "b", ".w\t$target",
3280                  [(br bb:$target)]> {
3281   let Inst{31-27} = 0b11110;
3282   let Inst{15-14} = 0b10;
3283   let Inst{12} = 1;
3284
3285   bits<24> target;
3286   let Inst{26} = target{19};
3287   let Inst{11} = target{18};
3288   let Inst{13} = target{17};
3289   let Inst{25-16} = target{20-11};
3290   let Inst{10-0} = target{10-0};
3291   let DecoderMethod = "DecodeT2BInstruction";
3292 }
3293
3294 let isNotDuplicable = 1, isIndirectBranch = 1 in {
3295 def t2BR_JT : t2PseudoInst<(outs),
3296           (ins GPR:$target, GPR:$index, i32imm:$jt, i32imm:$id),
3297            0, IIC_Br,
3298           [(ARMbr2jt GPR:$target, GPR:$index, tjumptable:$jt, imm:$id)]>;
3299
3300 // FIXME: Add a non-pc based case that can be predicated.
3301 def t2TBB_JT : t2PseudoInst<(outs),
3302         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3303
3304 def t2TBH_JT : t2PseudoInst<(outs),
3305         (ins GPR:$index, i32imm:$jt, i32imm:$id), 0, IIC_Br, []>;
3306
3307 def t2TBB : T2I<(outs), (ins addrmode_tbb:$addr), IIC_Br,
3308                     "tbb", "\t$addr", []> {
3309   bits<4> Rn;
3310   bits<4> Rm;
3311   let Inst{31-20} = 0b111010001101;
3312   let Inst{19-16} = Rn;
3313   let Inst{15-5} = 0b11110000000;
3314   let Inst{4} = 0; // B form
3315   let Inst{3-0} = Rm;
3316
3317   let DecoderMethod = "DecodeThumbTableBranch";
3318 }
3319
3320 def t2TBH : T2I<(outs), (ins addrmode_tbh:$addr), IIC_Br,
3321                    "tbh", "\t$addr", []> {
3322   bits<4> Rn;
3323   bits<4> Rm;
3324   let Inst{31-20} = 0b111010001101;
3325   let Inst{19-16} = Rn;
3326   let Inst{15-5} = 0b11110000000;
3327   let Inst{4} = 1; // H form
3328   let Inst{3-0} = Rm;
3329
3330   let DecoderMethod = "DecodeThumbTableBranch";
3331 }
3332 } // isNotDuplicable, isIndirectBranch
3333
3334 } // isBranch, isTerminator, isBarrier
3335
3336 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
3337 // a two-value operand where a dag node expects ", "two operands. :(
3338 let isBranch = 1, isTerminator = 1 in
3339 def t2Bcc : T2I<(outs), (ins brtarget:$target), IIC_Br,
3340                 "b", ".w\t$target",
3341                 [/*(ARMbrcond bb:$target, imm:$cc)*/]> {
3342   let Inst{31-27} = 0b11110;
3343   let Inst{15-14} = 0b10;
3344   let Inst{12} = 0;
3345
3346   bits<4> p;
3347   let Inst{25-22} = p;
3348
3349   bits<21> target;
3350   let Inst{26} = target{20};
3351   let Inst{11} = target{19};
3352   let Inst{13} = target{18};
3353   let Inst{21-16} = target{17-12};
3354   let Inst{10-0} = target{11-1};
3355
3356   let DecoderMethod = "DecodeThumb2BCCInstruction";
3357 }
3358
3359 // Tail calls. The IOS version of thumb tail calls uses a t2 branch, so
3360 // it goes here.
3361 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
3362   // IOS version.
3363   let Uses = [SP] in
3364   def tTAILJMPd: tPseudoExpand<(outs),
3365                    (ins uncondbrtarget:$dst, pred:$p),
3366                    4, IIC_Br, [],
3367                    (t2B uncondbrtarget:$dst, pred:$p)>,
3368                  Requires<[IsThumb2, IsIOS]>;
3369 }
3370
3371 // IT block
3372 let Defs = [ITSTATE] in
3373 def t2IT : Thumb2XI<(outs), (ins it_pred:$cc, it_mask:$mask),
3374                     AddrModeNone, 2,  IIC_iALUx,
3375                     "it$mask\t$cc", "", []> {
3376   // 16-bit instruction.
3377   let Inst{31-16} = 0x0000;
3378   let Inst{15-8} = 0b10111111;
3379
3380   bits<4> cc;
3381   bits<4> mask;
3382   let Inst{7-4} = cc;
3383   let Inst{3-0} = mask;
3384
3385   let DecoderMethod = "DecodeIT";
3386 }
3387
3388 // Branch and Exchange Jazelle -- for disassembly only
3389 // Rm = Inst{19-16}
3390 def t2BXJ : T2I<(outs), (ins rGPR:$func), NoItinerary, "bxj", "\t$func", []> {
3391   bits<4> func;
3392   let Inst{31-27} = 0b11110;
3393   let Inst{26} = 0;
3394   let Inst{25-20} = 0b111100;
3395   let Inst{19-16} = func;
3396   let Inst{15-0} = 0b1000111100000000;
3397 }
3398
3399 // Compare and branch on zero / non-zero
3400 let isBranch = 1, isTerminator = 1 in {
3401   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3402                   "cbz\t$Rn, $target", []>,
3403               T1Misc<{0,0,?,1,?,?,?}>,
3404               Requires<[IsThumb2]> {
3405     // A8.6.27
3406     bits<6> target;
3407     bits<3> Rn;
3408     let Inst{9}   = target{5};
3409     let Inst{7-3} = target{4-0};
3410     let Inst{2-0} = Rn;
3411   }
3412
3413   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
3414                   "cbnz\t$Rn, $target", []>,
3415               T1Misc<{1,0,?,1,?,?,?}>,
3416               Requires<[IsThumb2]> {
3417     // A8.6.27
3418     bits<6> target;
3419     bits<3> Rn;
3420     let Inst{9}   = target{5};
3421     let Inst{7-3} = target{4-0};
3422     let Inst{2-0} = Rn;
3423   }
3424 }
3425
3426
3427 // Change Processor State is a system instruction.
3428 // FIXME: Since the asm parser has currently no clean way to handle optional
3429 // operands, create 3 versions of the same instruction. Once there's a clean
3430 // framework to represent optional operands, change this behavior.
3431 class t2CPS<dag iops, string asm_op> : T2XI<(outs), iops, NoItinerary,
3432             !strconcat("cps", asm_op), []> {
3433   bits<2> imod;
3434   bits<3> iflags;
3435   bits<5> mode;
3436   bit M;
3437
3438   let Inst{31-11} = 0b111100111010111110000;
3439   let Inst{10-9}  = imod;
3440   let Inst{8}     = M;
3441   let Inst{7-5}   = iflags;
3442   let Inst{4-0}   = mode;
3443   let DecoderMethod = "DecodeT2CPSInstruction";
3444 }
3445
3446 let M = 1 in
3447   def t2CPS3p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags, i32imm:$mode),
3448                       "$imod.w\t$iflags, $mode">;
3449 let mode = 0, M = 0 in
3450   def t2CPS2p : t2CPS<(ins imod_op:$imod, iflags_op:$iflags),
3451                       "$imod.w\t$iflags">;
3452 let imod = 0, iflags = 0, M = 1 in
3453   def t2CPS1p : t2CPS<(ins imm0_31:$mode), "\t$mode">;
3454
3455 // A6.3.4 Branches and miscellaneous control
3456 // Table A6-14 Change Processor State, and hint instructions
3457 def t2HINT : T2I<(outs), (ins imm0_4:$imm), NoItinerary, "hint", "\t$imm",[]> {
3458   bits<3> imm;
3459   let Inst{31-3} = 0b11110011101011111000000000000;
3460   let Inst{2-0} = imm;
3461 }
3462
3463 def : t2InstAlias<"hint$p.w $imm", (t2HINT imm0_4:$imm, pred:$p)>;
3464 def : t2InstAlias<"nop$p.w", (t2HINT 0, pred:$p)>;
3465 def : t2InstAlias<"yield$p.w", (t2HINT 1, pred:$p)>;
3466 def : t2InstAlias<"wfe$p.w", (t2HINT 2, pred:$p)>;
3467 def : t2InstAlias<"wfi$p.w", (t2HINT 3, pred:$p)>;
3468 def : t2InstAlias<"sev$p.w", (t2HINT 4, pred:$p)>;
3469
3470 def t2DBG : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "dbg", "\t$opt", []> {
3471   bits<4> opt;
3472   let Inst{31-20} = 0b111100111010;
3473   let Inst{19-16} = 0b1111;
3474   let Inst{15-8} = 0b10000000;
3475   let Inst{7-4} = 0b1111;
3476   let Inst{3-0} = opt;
3477 }
3478
3479 // Secure Monitor Call is a system instruction.
3480 // Option = Inst{19-16}
3481 def t2SMC : T2I<(outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
3482                 []>, Requires<[IsThumb2, HasTrustZone]> {
3483   let Inst{31-27} = 0b11110;
3484   let Inst{26-20} = 0b1111111;
3485   let Inst{15-12} = 0b1000;
3486
3487   bits<4> opt;
3488   let Inst{19-16} = opt;
3489 }
3490
3491 class T2SRS<bits<2> Op, bit W, dag oops, dag iops, InstrItinClass itin,
3492             string opc, string asm, list<dag> pattern>
3493   : T2I<oops, iops, itin, opc, asm, pattern> {
3494   bits<5> mode;
3495   let Inst{31-25} = 0b1110100;
3496   let Inst{24-23} = Op;
3497   let Inst{22} = 0;
3498   let Inst{21} = W;
3499   let Inst{20-16} = 0b01101;
3500   let Inst{15-5} = 0b11000000000;
3501   let Inst{4-0} = mode{4-0};
3502 }
3503
3504 // Store Return State is a system instruction.
3505 def t2SRSDB_UPD : T2SRS<0b00, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3506                         "srsdb", "\tsp!, $mode", []>;
3507 def t2SRSDB  : T2SRS<0b00, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3508                      "srsdb","\tsp, $mode", []>;
3509 def t2SRSIA_UPD : T2SRS<0b11, 1, (outs), (ins imm0_31:$mode), NoItinerary,
3510                         "srsia","\tsp!, $mode", []>;
3511 def t2SRSIA  : T2SRS<0b11, 0, (outs), (ins imm0_31:$mode), NoItinerary,
3512                      "srsia","\tsp, $mode", []>;
3513
3514
3515 def : t2InstAlias<"srsdb${p} $mode", (t2SRSDB imm0_31:$mode, pred:$p)>;
3516 def : t2InstAlias<"srsdb${p} $mode!", (t2SRSDB_UPD imm0_31:$mode, pred:$p)>;
3517
3518 def : t2InstAlias<"srsia${p} $mode", (t2SRSIA imm0_31:$mode, pred:$p)>;
3519 def : t2InstAlias<"srsia${p} $mode!", (t2SRSIA_UPD imm0_31:$mode, pred:$p)>;
3520
3521 // Return From Exception is a system instruction.
3522 class T2RFE<bits<12> op31_20, dag oops, dag iops, InstrItinClass itin,
3523           string opc, string asm, list<dag> pattern>
3524   : T2I<oops, iops, itin, opc, asm, pattern> {
3525   let Inst{31-20} = op31_20{11-0};
3526
3527   bits<4> Rn;
3528   let Inst{19-16} = Rn;
3529   let Inst{15-0} = 0xc000;
3530 }
3531
3532 def t2RFEDBW : T2RFE<0b111010000011,
3533                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn!",
3534                    [/* For disassembly only; pattern left blank */]>;
3535 def t2RFEDB  : T2RFE<0b111010000001,
3536                    (outs), (ins GPR:$Rn), NoItinerary, "rfedb", "\t$Rn",
3537                    [/* For disassembly only; pattern left blank */]>;
3538 def t2RFEIAW : T2RFE<0b111010011011,
3539                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn!",
3540                    [/* For disassembly only; pattern left blank */]>;
3541 def t2RFEIA  : T2RFE<0b111010011001,
3542                    (outs), (ins GPR:$Rn), NoItinerary, "rfeia", "\t$Rn",
3543                    [/* For disassembly only; pattern left blank */]>;
3544
3545 //===----------------------------------------------------------------------===//
3546 // Non-Instruction Patterns
3547 //
3548
3549 // 32-bit immediate using movw + movt.
3550 // This is a single pseudo instruction to make it re-materializable.
3551 // FIXME: Remove this when we can do generalized remat.
3552 let isReMaterializable = 1, isMoveImm = 1 in
3553 def t2MOVi32imm : PseudoInst<(outs rGPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
3554                             [(set rGPR:$dst, (i32 imm:$src))]>,
3555                             Requires<[IsThumb, HasV6T2]>;
3556
3557 // Pseudo instruction that combines movw + movt + add pc (if pic).
3558 // It also makes it possible to rematerialize the instructions.
3559 // FIXME: Remove this when we can do generalized remat and when machine licm
3560 // can properly the instructions.
3561 let isReMaterializable = 1 in {
3562 def t2MOV_ga_pcrel : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3563                                 IIC_iMOVix2addpc,
3564                           [(set rGPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
3565                           Requires<[IsThumb2, UseMovt]>;
3566
3567 def t2MOV_ga_dyn : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr),
3568                               IIC_iMOVix2,
3569                           [(set rGPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
3570                           Requires<[IsThumb2, UseMovt]>;
3571 }
3572
3573 // ConstantPool, GlobalAddress, and JumpTable
3574 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2LEApcrel tglobaladdr :$dst)>,
3575            Requires<[IsThumb2, DontUseMovt]>;
3576 def : T2Pat<(ARMWrapper  tconstpool  :$dst), (t2LEApcrel tconstpool  :$dst)>;
3577 def : T2Pat<(ARMWrapper  tglobaladdr :$dst), (t2MOVi32imm tglobaladdr :$dst)>,
3578            Requires<[IsThumb2, UseMovt]>;
3579
3580 def : T2Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3581             (t2LEApcrelJT tjumptable:$dst, imm:$id)>;
3582
3583 // Pseudo instruction that combines ldr from constpool and add pc. This should
3584 // be expanded into two instructions late to allow if-conversion and
3585 // scheduling.
3586 let canFoldAsLoad = 1, isReMaterializable = 1 in
3587 def t2LDRpci_pic : PseudoInst<(outs rGPR:$dst), (ins i32imm:$addr, pclabel:$cp),
3588                    IIC_iLoadiALU,
3589               [(set rGPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
3590                                            imm:$cp))]>,
3591                Requires<[IsThumb2]>;
3592
3593 // Pseudo isntruction that combines movs + predicated rsbmi
3594 // to implement integer ABS
3595 let usesCustomInserter = 1, Defs = [CPSR] in {
3596 def t2ABS : PseudoInst<(outs rGPR:$dst), (ins rGPR:$src),
3597                        NoItinerary, []>, Requires<[IsThumb2]>;
3598 }
3599
3600 //===----------------------------------------------------------------------===//
3601 // Coprocessor load/store -- for disassembly only
3602 //
3603 class T2CI<bits<4> op31_28, dag oops, dag iops, string opc, string asm>
3604   : T2I<oops, iops, NoItinerary, opc, asm, []> {
3605   let Inst{31-28} = op31_28;
3606   let Inst{27-25} = 0b110;
3607 }
3608
3609 multiclass t2LdStCop<bits<4> op31_28, bit load, bit Dbit, string asm> {
3610   def _OFFSET : T2CI<op31_28,
3611                      (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3612                      asm, "\t$cop, $CRd, $addr"> {
3613     bits<13> addr;
3614     bits<4> cop;
3615     bits<4> CRd;
3616     let Inst{24} = 1; // P = 1
3617     let Inst{23} = addr{8};
3618     let Inst{22} = Dbit;
3619     let Inst{21} = 0; // W = 0
3620     let Inst{20} = load;
3621     let Inst{19-16} = addr{12-9};
3622     let Inst{15-12} = CRd;
3623     let Inst{11-8} = cop;
3624     let Inst{7-0} = addr{7-0};
3625     let DecoderMethod = "DecodeCopMemInstruction";
3626   }
3627   def _PRE : T2CI<op31_28,
3628                   (outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
3629                   asm, "\t$cop, $CRd, $addr!"> {
3630     bits<13> addr;
3631     bits<4> cop;
3632     bits<4> CRd;
3633     let Inst{24} = 1; // P = 1
3634     let Inst{23} = addr{8};
3635     let Inst{22} = Dbit;
3636     let Inst{21} = 1; // W = 1
3637     let Inst{20} = load;
3638     let Inst{19-16} = addr{12-9};
3639     let Inst{15-12} = CRd;
3640     let Inst{11-8} = cop;
3641     let Inst{7-0} = addr{7-0};
3642     let DecoderMethod = "DecodeCopMemInstruction";
3643   }
3644   def _POST: T2CI<op31_28,
3645                   (outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3646                                postidx_imm8s4:$offset),
3647                  asm, "\t$cop, $CRd, $addr, $offset"> {
3648     bits<9> offset;
3649     bits<4> addr;
3650     bits<4> cop;
3651     bits<4> CRd;
3652     let Inst{24} = 0; // P = 0
3653     let Inst{23} = offset{8};
3654     let Inst{22} = Dbit;
3655     let Inst{21} = 1; // W = 1
3656     let Inst{20} = load;
3657     let Inst{19-16} = addr;
3658     let Inst{15-12} = CRd;
3659     let Inst{11-8} = cop;
3660     let Inst{7-0} = offset{7-0};
3661     let DecoderMethod = "DecodeCopMemInstruction";
3662   }
3663   def _OPTION : T2CI<op31_28, (outs),
3664                      (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
3665                           coproc_option_imm:$option),
3666       asm, "\t$cop, $CRd, $addr, $option"> {
3667     bits<8> option;
3668     bits<4> addr;
3669     bits<4> cop;
3670     bits<4> CRd;
3671     let Inst{24} = 0; // P = 0
3672     let Inst{23} = 1; // U = 1
3673     let Inst{22} = Dbit;
3674     let Inst{21} = 0; // W = 0
3675     let Inst{20} = load;
3676     let Inst{19-16} = addr;
3677     let Inst{15-12} = CRd;
3678     let Inst{11-8} = cop;
3679     let Inst{7-0} = option;
3680     let DecoderMethod = "DecodeCopMemInstruction";
3681   }
3682 }
3683
3684 defm t2LDC   : t2LdStCop<0b1110, 1, 0, "ldc">;
3685 defm t2LDCL  : t2LdStCop<0b1110, 1, 1, "ldcl">;
3686 defm t2STC   : t2LdStCop<0b1110, 0, 0, "stc">;
3687 defm t2STCL  : t2LdStCop<0b1110, 0, 1, "stcl">;
3688 defm t2LDC2  : t2LdStCop<0b1111, 1, 0, "ldc2">;
3689 defm t2LDC2L : t2LdStCop<0b1111, 1, 1, "ldc2l">;
3690 defm t2STC2  : t2LdStCop<0b1111, 0, 0, "stc2">;
3691 defm t2STC2L : t2LdStCop<0b1111, 0, 1, "stc2l">;
3692
3693
3694 //===----------------------------------------------------------------------===//
3695 // Move between special register and ARM core register -- for disassembly only
3696 //
3697 // Move to ARM core register from Special Register
3698
3699 // A/R class MRS.
3700 //
3701 // A/R class can only move from CPSR or SPSR.
3702 def t2MRS_AR : T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, apsr",
3703                   []>, Requires<[IsThumb2,IsARClass]> {
3704   bits<4> Rd;
3705   let Inst{31-12} = 0b11110011111011111000;
3706   let Inst{11-8} = Rd;
3707   let Inst{7-0} = 0b0000;
3708 }
3709
3710 def : t2InstAlias<"mrs${p} $Rd, cpsr", (t2MRS_AR GPR:$Rd, pred:$p)>;
3711
3712 def t2MRSsys_AR: T2I<(outs GPR:$Rd), (ins), NoItinerary, "mrs", "\t$Rd, spsr",
3713                    []>, Requires<[IsThumb2,IsARClass]> {
3714   bits<4> Rd;
3715   let Inst{31-12} = 0b11110011111111111000;
3716   let Inst{11-8} = Rd;
3717   let Inst{7-0} = 0b0000;
3718 }
3719
3720 // M class MRS.
3721 //
3722 // This MRS has a mask field in bits 7-0 and can take more values than
3723 // the A/R class (a full msr_mask).
3724 def t2MRS_M : T2I<(outs rGPR:$Rd), (ins msr_mask:$mask), NoItinerary,
3725                   "mrs", "\t$Rd, $mask", []>,
3726               Requires<[IsThumb,IsMClass]> {
3727   bits<4> Rd;
3728   bits<8> mask;
3729   let Inst{31-12} = 0b11110011111011111000;
3730   let Inst{11-8} = Rd;
3731   let Inst{19-16} = 0b1111;
3732   let Inst{7-0} = mask;
3733 }
3734
3735
3736 // Move from ARM core register to Special Register
3737 //
3738 // A/R class MSR.
3739 //
3740 // No need to have both system and application versions, the encodings are the
3741 // same and the assembly parser has no way to distinguish between them. The mask
3742 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
3743 // the mask with the fields to be accessed in the special register.
3744 def t2MSR_AR : T2I<(outs), (ins msr_mask:$mask, rGPR:$Rn),
3745                    NoItinerary, "msr", "\t$mask, $Rn", []>,
3746                Requires<[IsThumb2,IsARClass]> {
3747   bits<5> mask;
3748   bits<4> Rn;
3749   let Inst{31-21} = 0b11110011100;
3750   let Inst{20}    = mask{4}; // R Bit
3751   let Inst{19-16} = Rn;
3752   let Inst{15-12} = 0b1000;
3753   let Inst{11-8}  = mask{3-0};
3754   let Inst{7-0}   = 0;
3755 }
3756
3757 // M class MSR.
3758 //
3759 // Move from ARM core register to Special Register
3760 def t2MSR_M : T2I<(outs), (ins msr_mask:$SYSm, rGPR:$Rn),
3761                   NoItinerary, "msr", "\t$SYSm, $Rn", []>,
3762               Requires<[IsThumb,IsMClass]> {
3763   bits<12> SYSm;
3764   bits<4> Rn;
3765   let Inst{31-21} = 0b11110011100;
3766   let Inst{20}    = 0b0;
3767   let Inst{19-16} = Rn;
3768   let Inst{15-12} = 0b1000;
3769   let Inst{11-0}  = SYSm;
3770 }
3771
3772
3773 //===----------------------------------------------------------------------===//
3774 // Move between coprocessor and ARM core register
3775 //
3776
3777 class t2MovRCopro<bits<4> Op, string opc, bit direction, dag oops, dag iops,
3778                   list<dag> pattern>
3779   : T2Cop<Op, oops, iops,
3780           !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"),
3781           pattern> {
3782   let Inst{27-24} = 0b1110;
3783   let Inst{20} = direction;
3784   let Inst{4} = 1;
3785
3786   bits<4> Rt;
3787   bits<4> cop;
3788   bits<3> opc1;
3789   bits<3> opc2;
3790   bits<4> CRm;
3791   bits<4> CRn;
3792
3793   let Inst{15-12} = Rt;
3794   let Inst{11-8}  = cop;
3795   let Inst{23-21} = opc1;
3796   let Inst{7-5}   = opc2;
3797   let Inst{3-0}   = CRm;
3798   let Inst{19-16} = CRn;
3799 }
3800
3801 class t2MovRRCopro<bits<4> Op, string opc, bit direction,
3802                    list<dag> pattern = []>
3803   : T2Cop<Op, (outs),
3804           (ins p_imm:$cop, imm0_15:$opc1, GPR:$Rt, GPR:$Rt2, c_imm:$CRm),
3805           !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
3806   let Inst{27-24} = 0b1100;
3807   let Inst{23-21} = 0b010;
3808   let Inst{20} = direction;
3809
3810   bits<4> Rt;
3811   bits<4> Rt2;
3812   bits<4> cop;
3813   bits<4> opc1;
3814   bits<4> CRm;
3815
3816   let Inst{15-12} = Rt;
3817   let Inst{19-16} = Rt2;
3818   let Inst{11-8}  = cop;
3819   let Inst{7-4}   = opc1;
3820   let Inst{3-0}   = CRm;
3821 }
3822
3823 /* from ARM core register to coprocessor */
3824 def t2MCR : t2MovRCopro<0b1110, "mcr", 0,
3825            (outs),
3826            (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3827                 c_imm:$CRm, imm0_7:$opc2),
3828            [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3829                          imm:$CRm, imm:$opc2)]>;
3830 def : t2InstAlias<"mcr $cop, $opc1, $Rt, $CRn, $CRm",
3831                   (t2MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3832                          c_imm:$CRm, 0)>;
3833 def t2MCR2 : t2MovRCopro<0b1111, "mcr2", 0,
3834              (outs), (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3835                           c_imm:$CRm, imm0_7:$opc2),
3836              [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
3837                             imm:$CRm, imm:$opc2)]>;
3838 def : t2InstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
3839                   (t2MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
3840                           c_imm:$CRm, 0)>;
3841
3842 /* from coprocessor to ARM core register */
3843 def t2MRC : t2MovRCopro<0b1110, "mrc", 1,
3844              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3845                                   c_imm:$CRm, imm0_7:$opc2), []>;
3846 def : t2InstAlias<"mrc $cop, $opc1, $Rt, $CRn, $CRm",
3847                   (t2MRC GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3848                          c_imm:$CRm, 0)>;
3849
3850 def t2MRC2 : t2MovRCopro<0b1111, "mrc2", 1,
3851              (outs GPR:$Rt), (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3852                                   c_imm:$CRm, imm0_7:$opc2), []>;
3853 def : t2InstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
3854                   (t2MRC2 GPR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
3855                           c_imm:$CRm, 0)>;
3856
3857 def : T2v6Pat<(int_arm_mrc  imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3858               (t2MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3859
3860 def : T2v6Pat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
3861               (t2MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
3862
3863
3864 /* from ARM core register to coprocessor */
3865 def t2MCRR : t2MovRRCopro<0b1110, "mcrr", 0,
3866                         [(int_arm_mcrr imm:$cop, imm:$opc1, GPR:$Rt, GPR:$Rt2,
3867                                        imm:$CRm)]>;
3868 def t2MCRR2 : t2MovRRCopro<0b1111, "mcrr2", 0,
3869                            [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPR:$Rt,
3870                                            GPR:$Rt2, imm:$CRm)]>;
3871 /* from coprocessor to ARM core register */
3872 def t2MRRC : t2MovRRCopro<0b1110, "mrrc", 1>;
3873
3874 def t2MRRC2 : t2MovRRCopro<0b1111, "mrrc2", 1>;
3875
3876 //===----------------------------------------------------------------------===//
3877 // Other Coprocessor Instructions.
3878 //
3879
3880 def tCDP : T2Cop<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3881                  c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3882                  "cdp\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3883                  [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3884                                imm:$CRm, imm:$opc2)]> {
3885   let Inst{27-24} = 0b1110;
3886
3887   bits<4> opc1;
3888   bits<4> CRn;
3889   bits<4> CRd;
3890   bits<4> cop;
3891   bits<3> opc2;
3892   bits<4> CRm;
3893
3894   let Inst{3-0}   = CRm;
3895   let Inst{4}     = 0;
3896   let Inst{7-5}   = opc2;
3897   let Inst{11-8}  = cop;
3898   let Inst{15-12} = CRd;
3899   let Inst{19-16} = CRn;
3900   let Inst{23-20} = opc1;
3901 }
3902
3903 def t2CDP2 : T2Cop<0b1111, (outs), (ins p_imm:$cop, imm0_15:$opc1,
3904                    c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
3905                    "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
3906                    [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
3907                                   imm:$CRm, imm:$opc2)]> {
3908   let Inst{27-24} = 0b1110;
3909
3910   bits<4> opc1;
3911   bits<4> CRn;
3912   bits<4> CRd;
3913   bits<4> cop;
3914   bits<3> opc2;
3915   bits<4> CRm;
3916
3917   let Inst{3-0}   = CRm;
3918   let Inst{4}     = 0;
3919   let Inst{7-5}   = opc2;
3920   let Inst{11-8}  = cop;
3921   let Inst{15-12} = CRd;
3922   let Inst{19-16} = CRn;
3923   let Inst{23-20} = opc1;
3924 }
3925
3926
3927
3928 //===----------------------------------------------------------------------===//
3929 // Non-Instruction Patterns
3930 //
3931
3932 // SXT/UXT with no rotate
3933 let AddedComplexity = 16 in {
3934 def : T2Pat<(and rGPR:$Rm, 0x000000FF), (t2UXTB rGPR:$Rm, 0)>,
3935            Requires<[IsThumb2]>;
3936 def : T2Pat<(and rGPR:$Rm, 0x0000FFFF), (t2UXTH rGPR:$Rm, 0)>,
3937            Requires<[IsThumb2]>;
3938 def : T2Pat<(and rGPR:$Rm, 0x00FF00FF), (t2UXTB16 rGPR:$Rm, 0)>,
3939            Requires<[HasT2ExtractPack, IsThumb2]>;
3940 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0x00FF)),
3941             (t2UXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3942            Requires<[HasT2ExtractPack, IsThumb2]>;
3943 def : T2Pat<(add rGPR:$Rn, (and rGPR:$Rm, 0xFFFF)),
3944             (t2UXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3945            Requires<[HasT2ExtractPack, IsThumb2]>;
3946 }
3947
3948 def : T2Pat<(sext_inreg rGPR:$Src, i8),  (t2SXTB rGPR:$Src, 0)>,
3949            Requires<[IsThumb2]>;
3950 def : T2Pat<(sext_inreg rGPR:$Src, i16), (t2SXTH rGPR:$Src, 0)>,
3951            Requires<[IsThumb2]>;
3952 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i8)),
3953             (t2SXTAB rGPR:$Rn, rGPR:$Rm, 0)>,
3954            Requires<[HasT2ExtractPack, IsThumb2]>;
3955 def : T2Pat<(add rGPR:$Rn, (sext_inreg rGPR:$Rm, i16)),
3956             (t2SXTAH rGPR:$Rn, rGPR:$Rm, 0)>,
3957            Requires<[HasT2ExtractPack, IsThumb2]>;
3958
3959 // Atomic load/store patterns
3960 def : T2Pat<(atomic_load_8   t2addrmode_imm12:$addr),
3961             (t2LDRBi12  t2addrmode_imm12:$addr)>;
3962 def : T2Pat<(atomic_load_8   t2addrmode_negimm8:$addr),
3963             (t2LDRBi8   t2addrmode_negimm8:$addr)>;
3964 def : T2Pat<(atomic_load_8   t2addrmode_so_reg:$addr),
3965             (t2LDRBs    t2addrmode_so_reg:$addr)>;
3966 def : T2Pat<(atomic_load_16  t2addrmode_imm12:$addr),
3967             (t2LDRHi12  t2addrmode_imm12:$addr)>;
3968 def : T2Pat<(atomic_load_16  t2addrmode_negimm8:$addr),
3969             (t2LDRHi8   t2addrmode_negimm8:$addr)>;
3970 def : T2Pat<(atomic_load_16  t2addrmode_so_reg:$addr),
3971             (t2LDRHs    t2addrmode_so_reg:$addr)>;
3972 def : T2Pat<(atomic_load_32  t2addrmode_imm12:$addr),
3973             (t2LDRi12   t2addrmode_imm12:$addr)>;
3974 def : T2Pat<(atomic_load_32  t2addrmode_negimm8:$addr),
3975             (t2LDRi8    t2addrmode_negimm8:$addr)>;
3976 def : T2Pat<(atomic_load_32  t2addrmode_so_reg:$addr),
3977             (t2LDRs     t2addrmode_so_reg:$addr)>;
3978 def : T2Pat<(atomic_store_8  t2addrmode_imm12:$addr, GPR:$val),
3979             (t2STRBi12  GPR:$val, t2addrmode_imm12:$addr)>;
3980 def : T2Pat<(atomic_store_8  t2addrmode_negimm8:$addr, GPR:$val),
3981             (t2STRBi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3982 def : T2Pat<(atomic_store_8  t2addrmode_so_reg:$addr, GPR:$val),
3983             (t2STRBs    GPR:$val, t2addrmode_so_reg:$addr)>;
3984 def : T2Pat<(atomic_store_16 t2addrmode_imm12:$addr, GPR:$val),
3985             (t2STRHi12  GPR:$val, t2addrmode_imm12:$addr)>;
3986 def : T2Pat<(atomic_store_16 t2addrmode_negimm8:$addr, GPR:$val),
3987             (t2STRHi8   GPR:$val, t2addrmode_negimm8:$addr)>;
3988 def : T2Pat<(atomic_store_16 t2addrmode_so_reg:$addr, GPR:$val),
3989             (t2STRHs    GPR:$val, t2addrmode_so_reg:$addr)>;
3990 def : T2Pat<(atomic_store_32 t2addrmode_imm12:$addr, GPR:$val),
3991             (t2STRi12   GPR:$val, t2addrmode_imm12:$addr)>;
3992 def : T2Pat<(atomic_store_32 t2addrmode_negimm8:$addr, GPR:$val),
3993             (t2STRi8    GPR:$val, t2addrmode_negimm8:$addr)>;
3994 def : T2Pat<(atomic_store_32 t2addrmode_so_reg:$addr, GPR:$val),
3995             (t2STRs     GPR:$val, t2addrmode_so_reg:$addr)>;
3996
3997
3998 //===----------------------------------------------------------------------===//
3999 // Assembler aliases
4000 //
4001
4002 // Aliases for ADC without the ".w" optional width specifier.
4003 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $Rm",
4004                   (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4005 def : t2InstAlias<"adc${s}${p} $Rd, $Rn, $ShiftedRm",
4006                   (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4007                            pred:$p, cc_out:$s)>;
4008
4009 // Aliases for SBC without the ".w" optional width specifier.
4010 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $Rm",
4011                   (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4012 def : t2InstAlias<"sbc${s}${p} $Rd, $Rn, $ShiftedRm",
4013                   (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm,
4014                            pred:$p, cc_out:$s)>;
4015
4016 // Aliases for ADD without the ".w" optional width specifier.
4017 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4018         (t2ADDri rGPR:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4019 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4020            (t2ADDri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4021 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $Rm",
4022               (t2ADDrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4023 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $ShiftedRm",
4024                   (t2ADDrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4025                            pred:$p, cc_out:$s)>;
4026 // ... and with the destination and source register combined.
4027 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4028       (t2ADDri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4029 def : t2InstAlias<"add${p} $Rdn, $imm",
4030            (t2ADDri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
4031 def : t2InstAlias<"add${s}${p} $Rdn, $Rm",
4032             (t2ADDrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4033 def : t2InstAlias<"add${s}${p} $Rdn, $ShiftedRm",
4034                   (t2ADDrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4035                            pred:$p, cc_out:$s)>;
4036
4037 // add w/ negative immediates is just a sub.
4038 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4039         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4040                  cc_out:$s)>;
4041 def : t2InstAlias<"add${p} $Rd, $Rn, $imm",
4042            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4043 def : t2InstAlias<"add${s}${p} $Rdn, $imm",
4044       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4045                cc_out:$s)>;
4046 def : t2InstAlias<"add${p} $Rdn, $imm",
4047            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4048
4049 def : t2InstAlias<"add${s}${p}.w $Rd, $Rn, $imm",
4050         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm, pred:$p,
4051                  cc_out:$s)>;
4052 def : t2InstAlias<"addw${p} $Rd, $Rn, $imm",
4053            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095_neg:$imm, pred:$p)>;
4054 def : t2InstAlias<"add${s}${p}.w $Rdn, $imm",
4055       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm_neg:$imm, pred:$p,
4056                cc_out:$s)>;
4057 def : t2InstAlias<"addw${p} $Rdn, $imm",
4058            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095_neg:$imm, pred:$p)>;
4059
4060
4061 // Aliases for SUB without the ".w" optional width specifier.
4062 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $imm",
4063         (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4064 def : t2InstAlias<"sub${p} $Rd, $Rn, $imm",
4065            (t2SUBri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p)>;
4066 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $Rm",
4067               (t2SUBrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4068 def : t2InstAlias<"sub${s}${p} $Rd, $Rn, $ShiftedRm",
4069                   (t2SUBrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm,
4070                            pred:$p, cc_out:$s)>;
4071 // ... and with the destination and source register combined.
4072 def : t2InstAlias<"sub${s}${p} $Rdn, $imm",
4073       (t2SUBri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4074 def : t2InstAlias<"sub${p} $Rdn, $imm",
4075            (t2SUBri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p)>;
4076 def : t2InstAlias<"sub${s}${p}.w $Rdn, $Rm",
4077             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4078 def : t2InstAlias<"sub${s}${p} $Rdn, $Rm",
4079             (t2SUBrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4080 def : t2InstAlias<"sub${s}${p} $Rdn, $ShiftedRm",
4081                   (t2SUBrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm,
4082                            pred:$p, cc_out:$s)>;
4083
4084 // Alias for compares without the ".w" optional width specifier.
4085 def : t2InstAlias<"cmn${p} $Rn, $Rm",
4086                   (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4087 def : t2InstAlias<"teq${p} $Rn, $Rm",
4088                   (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4089 def : t2InstAlias<"tst${p} $Rn, $Rm",
4090                   (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p)>;
4091
4092 // Memory barriers
4093 def : InstAlias<"dmb", (t2DMB 0xf)>, Requires<[IsThumb, HasDB]>;
4094 def : InstAlias<"dsb", (t2DSB 0xf)>, Requires<[IsThumb, HasDB]>;
4095 def : InstAlias<"isb", (t2ISB 0xf)>, Requires<[IsThumb, HasDB]>;
4096
4097 // Alias for LDR, LDRB, LDRH, LDRSB, and LDRSH without the ".w" optional
4098 // width specifier.
4099 def : t2InstAlias<"ldr${p} $Rt, $addr",
4100                   (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4101 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4102                   (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4103 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4104                   (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4105 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4106                   (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4107 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4108                   (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4109
4110 def : t2InstAlias<"ldr${p} $Rt, $addr",
4111                   (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4112 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4113                   (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4114 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4115                   (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4116 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4117                   (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4118 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4119                   (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4120
4121 def : t2InstAlias<"ldr${p} $Rt, $addr",
4122                   (t2LDRpci GPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4123 def : t2InstAlias<"ldrb${p} $Rt, $addr",
4124                   (t2LDRBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4125 def : t2InstAlias<"ldrh${p} $Rt, $addr",
4126                   (t2LDRHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4127 def : t2InstAlias<"ldrsb${p} $Rt, $addr",
4128                   (t2LDRSBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4129 def : t2InstAlias<"ldrsh${p} $Rt, $addr",
4130                   (t2LDRSHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p)>;
4131
4132 // Alias for MVN with(out) the ".w" optional width specifier.
4133 def : t2InstAlias<"mvn${s}${p}.w $Rd, $imm",
4134            (t2MVNi rGPR:$Rd, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4135 def : t2InstAlias<"mvn${s}${p} $Rd, $Rm",
4136            (t2MVNr rGPR:$Rd, rGPR:$Rm, pred:$p, cc_out:$s)>;
4137 def : t2InstAlias<"mvn${s}${p} $Rd, $ShiftedRm",
4138            (t2MVNs rGPR:$Rd, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s)>;
4139
4140 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
4141 // shift amount is zero (i.e., unspecified).
4142 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
4143                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4144             Requires<[HasT2ExtractPack, IsThumb2]>;
4145 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
4146                 (t2PKHBT rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>,
4147             Requires<[HasT2ExtractPack, IsThumb2]>;
4148
4149 // PUSH/POP aliases for STM/LDM
4150 def : t2InstAlias<"push${p}.w $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4151 def : t2InstAlias<"push${p} $regs", (t2STMDB_UPD SP, pred:$p, reglist:$regs)>;
4152 def : t2InstAlias<"pop${p}.w $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4153 def : t2InstAlias<"pop${p} $regs", (t2LDMIA_UPD SP, pred:$p, reglist:$regs)>;
4154
4155 // STMIA/STMIA_UPD aliases w/o the optional .w suffix
4156 def : t2InstAlias<"stm${p} $Rn, $regs",
4157                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4158 def : t2InstAlias<"stm${p} $Rn!, $regs",
4159                   (t2STMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4160
4161 // LDMIA/LDMIA_UPD aliases w/o the optional .w suffix
4162 def : t2InstAlias<"ldm${p} $Rn, $regs",
4163                   (t2LDMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4164 def : t2InstAlias<"ldm${p} $Rn!, $regs",
4165                   (t2LDMIA_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4166
4167 // STMDB/STMDB_UPD aliases w/ the optional .w suffix
4168 def : t2InstAlias<"stmdb${p}.w $Rn, $regs",
4169                   (t2STMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4170 def : t2InstAlias<"stmdb${p}.w $Rn!, $regs",
4171                   (t2STMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4172
4173 // LDMDB/LDMDB_UPD aliases w/ the optional .w suffix
4174 def : t2InstAlias<"ldmdb${p}.w $Rn, $regs",
4175                   (t2LDMDB GPR:$Rn, pred:$p, reglist:$regs)>;
4176 def : t2InstAlias<"ldmdb${p}.w $Rn!, $regs",
4177                   (t2LDMDB_UPD GPR:$Rn, pred:$p, reglist:$regs)>;
4178
4179 // Alias for REV/REV16/REVSH without the ".w" optional width specifier.
4180 def : t2InstAlias<"rev${p} $Rd, $Rm", (t2REV rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4181 def : t2InstAlias<"rev16${p} $Rd, $Rm", (t2REV16 rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4182 def : t2InstAlias<"revsh${p} $Rd, $Rm", (t2REVSH rGPR:$Rd, rGPR:$Rm, pred:$p)>;
4183
4184
4185 // Alias for RSB without the ".w" optional width specifier, and with optional
4186 // implied destination register.
4187 def : t2InstAlias<"rsb${s}${p} $Rd, $Rn, $imm",
4188            (t2RSBri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4189 def : t2InstAlias<"rsb${s}${p} $Rdn, $imm",
4190            (t2RSBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s)>;
4191 def : t2InstAlias<"rsb${s}${p} $Rdn, $Rm",
4192            (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s)>;
4193 def : t2InstAlias<"rsb${s}${p} $Rdn, $ShiftedRm",
4194            (t2RSBrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$ShiftedRm, pred:$p,
4195                     cc_out:$s)>;
4196
4197 // SSAT/USAT optional shift operand.
4198 def : t2InstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
4199                   (t2SSAT rGPR:$Rd, imm1_32:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4200 def : t2InstAlias<"usat${p} $Rd, $sat_imm, $Rn",
4201                   (t2USAT rGPR:$Rd, imm0_31:$sat_imm, rGPR:$Rn, 0, pred:$p)>;
4202
4203 // STM w/o the .w suffix.
4204 def : t2InstAlias<"stm${p} $Rn, $regs",
4205                   (t2STMIA GPR:$Rn, pred:$p, reglist:$regs)>;
4206
4207 // Alias for STR, STRB, and STRH without the ".w" optional
4208 // width specifier.
4209 def : t2InstAlias<"str${p} $Rt, $addr",
4210                   (t2STRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4211 def : t2InstAlias<"strb${p} $Rt, $addr",
4212                   (t2STRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4213 def : t2InstAlias<"strh${p} $Rt, $addr",
4214                   (t2STRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p)>;
4215
4216 def : t2InstAlias<"str${p} $Rt, $addr",
4217                   (t2STRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4218 def : t2InstAlias<"strb${p} $Rt, $addr",
4219                   (t2STRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4220 def : t2InstAlias<"strh${p} $Rt, $addr",
4221                   (t2STRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p)>;
4222
4223 // Extend instruction optional rotate operand.
4224 def : t2InstAlias<"sxtab${p} $Rd, $Rn, $Rm",
4225                 (t2SXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4226 def : t2InstAlias<"sxtah${p} $Rd, $Rn, $Rm",
4227                 (t2SXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4228 def : t2InstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
4229                 (t2SXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4230
4231 def : t2InstAlias<"sxtb${p} $Rd, $Rm",
4232                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4233 def : t2InstAlias<"sxtb16${p} $Rd, $Rm",
4234                 (t2SXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4235 def : t2InstAlias<"sxth${p} $Rd, $Rm",
4236                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4237 def : t2InstAlias<"sxtb${p}.w $Rd, $Rm",
4238                 (t2SXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4239 def : t2InstAlias<"sxth${p}.w $Rd, $Rm",
4240                 (t2SXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4241
4242 def : t2InstAlias<"uxtab${p} $Rd, $Rn, $Rm",
4243                 (t2UXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4244 def : t2InstAlias<"uxtah${p} $Rd, $Rn, $Rm",
4245                 (t2UXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4246 def : t2InstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
4247                 (t2UXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p)>;
4248 def : t2InstAlias<"uxtb${p} $Rd, $Rm",
4249                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4250 def : t2InstAlias<"uxtb16${p} $Rd, $Rm",
4251                 (t2UXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4252 def : t2InstAlias<"uxth${p} $Rd, $Rm",
4253                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4254
4255 def : t2InstAlias<"uxtb${p}.w $Rd, $Rm",
4256                 (t2UXTB rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4257 def : t2InstAlias<"uxth${p}.w $Rd, $Rm",
4258                 (t2UXTH rGPR:$Rd, rGPR:$Rm, 0, pred:$p)>;
4259
4260 // Extend instruction w/o the ".w" optional width specifier.
4261 def : t2InstAlias<"uxtb${p} $Rd, $Rm$rot",
4262                   (t2UXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4263 def : t2InstAlias<"uxtb16${p} $Rd, $Rm$rot",
4264                   (t2UXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4265 def : t2InstAlias<"uxth${p} $Rd, $Rm$rot",
4266                   (t2UXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4267
4268 def : t2InstAlias<"sxtb${p} $Rd, $Rm$rot",
4269                   (t2SXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4270 def : t2InstAlias<"sxtb16${p} $Rd, $Rm$rot",
4271                   (t2SXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4272 def : t2InstAlias<"sxth${p} $Rd, $Rm$rot",
4273                   (t2SXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p)>;
4274
4275
4276 // "mov Rd, t2_so_imm_not" can be handled via "mvn" in assembly, just like
4277 // for isel.
4278 def : t2InstAlias<"mov${p} $Rd, $imm",
4279                   (t2MVNi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4280 def : t2InstAlias<"mvn${p} $Rd, $imm",
4281                   (t2MOVi rGPR:$Rd, t2_so_imm_not:$imm, pred:$p, zero_reg)>;
4282 // Same for AND <--> BIC
4283 def : t2InstAlias<"bic${s}${p} $Rd, $Rn, $imm",
4284                   (t2ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4285                            pred:$p, cc_out:$s)>;
4286 def : t2InstAlias<"bic${s}${p} $Rdn, $imm",
4287                   (t2ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4288                            pred:$p, cc_out:$s)>;
4289 def : t2InstAlias<"and${s}${p} $Rd, $Rn, $imm",
4290                   (t2BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
4291                            pred:$p, cc_out:$s)>;
4292 def : t2InstAlias<"and${s}${p} $Rdn, $imm",
4293                   (t2BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
4294                            pred:$p, cc_out:$s)>;
4295 // Likewise, "add Rd, t2_so_imm_neg" -> sub
4296 def : t2InstAlias<"add${s}${p} $Rd, $Rn, $imm",
4297                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm_neg:$imm,
4298                            pred:$p, cc_out:$s)>;
4299 def : t2InstAlias<"add${s}${p} $Rd, $imm",
4300                   (t2SUBri GPRnopc:$Rd, GPRnopc:$Rd, t2_so_imm_neg:$imm,
4301                            pred:$p, cc_out:$s)>;
4302 // Same for CMP <--> CMN via t2_so_imm_neg
4303 def : t2InstAlias<"cmp${p} $Rd, $imm",
4304                   (t2CMNri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4305 def : t2InstAlias<"cmn${p} $Rd, $imm",
4306                   (t2CMPri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p)>;
4307
4308
4309 // Wide 'mul' encoding can be specified with only two operands.
4310 def : t2InstAlias<"mul${p} $Rn, $Rm",
4311                   (t2MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p)>;
4312
4313 // "neg" is and alias for "rsb rd, rn, #0"
4314 def : t2InstAlias<"neg${s}${p} $Rd, $Rm",
4315                   (t2RSBri rGPR:$Rd, rGPR:$Rm, 0, pred:$p, cc_out:$s)>;
4316
4317 // MOV so_reg assembler pseudos. InstAlias isn't expressive enough for
4318 // these, unfortunately.
4319 def t2MOVsi: t2AsmPseudo<"mov${p} $Rd, $shift",
4320                          (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4321 def t2MOVSsi: t2AsmPseudo<"movs${p} $Rd, $shift",
4322                           (ins rGPR:$Rd, t2_so_reg:$shift, pred:$p)>;
4323
4324 def t2MOVsr: t2AsmPseudo<"mov${p} $Rd, $shift",
4325                          (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4326 def t2MOVSsr: t2AsmPseudo<"movs${p} $Rd, $shift",
4327                           (ins rGPR:$Rd, so_reg_reg:$shift, pred:$p)>;
4328
4329 // ADR w/o the .w suffix
4330 def : t2InstAlias<"adr${p} $Rd, $addr",
4331                   (t2ADR rGPR:$Rd, t2adrlabel:$addr, pred:$p)>;
4332
4333 // LDR(literal) w/ alternate [pc, #imm] syntax.
4334 def t2LDRpcrel   : t2AsmPseudo<"ldr${p} $Rt, $addr",
4335                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4336 def t2LDRBpcrel  : t2AsmPseudo<"ldrb${p} $Rt, $addr",
4337                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4338 def t2LDRHpcrel  : t2AsmPseudo<"ldrh${p} $Rt, $addr",
4339                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4340 def t2LDRSBpcrel  : t2AsmPseudo<"ldrsb${p} $Rt, $addr",
4341                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4342 def t2LDRSHpcrel  : t2AsmPseudo<"ldrsh${p} $Rt, $addr",
4343                          (ins GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4344     // Version w/ the .w suffix.
4345 def : t2InstAlias<"ldr${p}.w $Rt, $addr",
4346                   (t2LDRpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4347 def : t2InstAlias<"ldrb${p}.w $Rt, $addr",
4348                   (t2LDRBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4349 def : t2InstAlias<"ldrh${p}.w $Rt, $addr",
4350                   (t2LDRHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4351 def : t2InstAlias<"ldrsb${p}.w $Rt, $addr",
4352                   (t2LDRSBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4353 def : t2InstAlias<"ldrsh${p}.w $Rt, $addr",
4354                   (t2LDRSHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p)>;
4355
4356 def : t2InstAlias<"add${p} $Rd, pc, $imm",
4357                   (t2ADR rGPR:$Rd, imm0_4095:$imm, pred:$p)>;