lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  20                        SDNPVariadic]>;
  21
  22 def imm_sr_XFORM: SDNodeXForm<imm, [{
  23   unsigned Imm = N->getZExtValue();
  24   return CurDAG->getTargetConstant((Imm == 32 ? 0 : Imm), MVT::i32);
  25 }]>;
  26 def ThumbSRImmAsmOperand: AsmOperandClass { let Name = "ImmThumbSR"; }
  27 def imm_sr : Operand<i32>, PatLeaf<(imm), [{
  28   uint64_t Imm = N->getZExtValue();
  29   return Imm > 0 && Imm <= 32;
  30 }], imm_sr_XFORM> {
  31   let PrintMethod = "printThumbSRImm";
  32   let ParserMatchClass = ThumbSRImmAsmOperand;
  33 }
  34
  35 def imm_neg_XFORM : SDNodeXForm<imm, [{
  36   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  37 }]>;
  38 def imm_comp_XFORM : SDNodeXForm<imm, [{
  39   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  40 }]>;
  41
  42 def imm0_7_neg : PatLeaf<(i32 imm), [{
  43   return (uint32_t)-N->getZExtValue() < 8;
  44 }], imm_neg_XFORM>;
  45
  46 def imm0_255_comp : PatLeaf<(i32 imm), [{
  47   return ~((uint32_t)N->getZExtValue()) < 256;
  48 }]>;
  49
  50 def imm8_255 : ImmLeaf<i32, [{
  51   return Imm >= 8 && Imm < 256;
  52 }]>;
  53 def imm8_255_neg : PatLeaf<(i32 imm), [{
  54   unsigned Val = -N->getZExtValue();
  55   return Val >= 8 && Val < 256;
  56 }], imm_neg_XFORM>;
  57
  58 // Break imm's up into two pieces: an immediate + a left shift. This uses
  59 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  60 // to get the val/shift pieces.
  61 def thumb_immshifted : PatLeaf<(imm), [{
  62   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  63 }]>;
  64
  65 def thumb_immshifted_val : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  71   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  72   return CurDAG->getTargetConstant(V, MVT::i32);
  73 }]>;
  74
  75 // ADR instruction labels.
  76 def t_adrlabel : Operand<i32> {
  77   let EncoderMethod = "getThumbAdrLabelOpValue";
  78 }
  79
  80 // Scaled 4 immediate.
  81 def t_imm0_1020s4_asmoperand: AsmOperandClass { let Name = "Imm0_1020s4"; }
  82 def t_imm0_1020s4 : Operand<i32> {
  83   let PrintMethod = "printThumbS4ImmOperand";
  84   let ParserMatchClass = t_imm0_1020s4_asmoperand;
  85   let OperandType = "OPERAND_IMMEDIATE";
  86 }
  87
  88 def t_imm0_508s4_asmoperand: AsmOperandClass { let Name = "Imm0_508s4"; }
  89 def t_imm0_508s4 : Operand<i32> {
  90   let PrintMethod = "printThumbS4ImmOperand";
  91   let ParserMatchClass = t_imm0_508s4_asmoperand;
  92   let OperandType = "OPERAND_IMMEDIATE";
  93 }
  94
  95 // Define Thumb specific addressing modes.
  96
  97 let OperandType = "OPERAND_PCREL" in {
  98 def t_brtarget : Operand<OtherVT> {
  99   let EncoderMethod = "getThumbBRTargetOpValue";
 100   let DecoderMethod = "DecodeThumbBROperand";
 101 }
 102
 103 def t_bcctarget : Operand<i32> {
 104   let EncoderMethod = "getThumbBCCTargetOpValue";
 105   let DecoderMethod = "DecodeThumbBCCTargetOperand";
 106 }
 107
 108 def t_cbtarget : Operand<i32> {
 109   let EncoderMethod = "getThumbCBTargetOpValue";
 110   let DecoderMethod = "DecodeThumbCmpBROperand";
 111 }
 112
 113 def t_bltarget : Operand<i32> {
 114   let EncoderMethod = "getThumbBLTargetOpValue";
 115   let DecoderMethod = "DecodeThumbBLTargetOperand";
 116 }
 117
 118 def t_blxtarget : Operand<i32> {
 119   let EncoderMethod = "getThumbBLXTargetOpValue";
 120   let DecoderMethod = "DecodeThumbBLXOffset";
 121 }
 122 }
 123
 124 // t_addrmode_rr := reg + reg
 125 //
 126 def t_addrmode_rr_asm_operand : AsmOperandClass { let Name = "MemThumbRR"; }
 127 def t_addrmode_rr : Operand<i32>,
 128                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 129   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 130   let PrintMethod = "printThumbAddrModeRROperand";
 131   let DecoderMethod = "DecodeThumbAddrModeRR";
 132   let ParserMatchClass = t_addrmode_rr_asm_operand;
 133   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 134 }
 135
 136 // t_addrmode_rrs := reg + reg
 137 //
 138 // We use separate scaled versions because the Select* functions need
 139 // to explicitly check for a matching constant and return false here so that
 140 // the reg+imm forms will match instead. This is a horrible way to do that,
 141 // as it forces tight coupling between the methods, but it's how selectiondag
 142 // currently works.
 143 def t_addrmode_rrs1 : Operand<i32>,
 144                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S1", []> {
 145   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 146   let PrintMethod = "printThumbAddrModeRROperand";
 147   let DecoderMethod = "DecodeThumbAddrModeRR";
 148   let ParserMatchClass = t_addrmode_rr_asm_operand;
 149   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 150 }
 151 def t_addrmode_rrs2 : Operand<i32>,
 152                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S2", []> {
 153   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 154   let DecoderMethod = "DecodeThumbAddrModeRR";
 155   let PrintMethod = "printThumbAddrModeRROperand";
 156   let ParserMatchClass = t_addrmode_rr_asm_operand;
 157   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 158 }
 159 def t_addrmode_rrs4 : Operand<i32>,
 160                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S4", []> {
 161   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 162   let DecoderMethod = "DecodeThumbAddrModeRR";
 163   let PrintMethod = "printThumbAddrModeRROperand";
 164   let ParserMatchClass = t_addrmode_rr_asm_operand;
 165   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 166 }
 167
 168 // t_addrmode_is4 := reg + imm5 * 4
 169 //
 170 def t_addrmode_is4_asm_operand : AsmOperandClass { let Name = "MemThumbRIs4"; }
 171 def t_addrmode_is4 : Operand<i32>,
 172                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S4", []> {
 173   let EncoderMethod = "getAddrModeISOpValue";
 174   let DecoderMethod = "DecodeThumbAddrModeIS";
 175   let PrintMethod = "printThumbAddrModeImm5S4Operand";
 176   let ParserMatchClass = t_addrmode_is4_asm_operand;
 177   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 178 }
 179
 180 // t_addrmode_is2 := reg + imm5 * 2
 181 //
 182 def t_addrmode_is2_asm_operand : AsmOperandClass { let Name = "MemThumbRIs2"; }
 183 def t_addrmode_is2 : Operand<i32>,
 184                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S2", []> {
 185   let EncoderMethod = "getAddrModeISOpValue";
 186   let DecoderMethod = "DecodeThumbAddrModeIS";
 187   let PrintMethod = "printThumbAddrModeImm5S2Operand";
 188   let ParserMatchClass = t_addrmode_is2_asm_operand;
 189   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 190 }
 191
 192 // t_addrmode_is1 := reg + imm5
 193 //
 194 def t_addrmode_is1_asm_operand : AsmOperandClass { let Name = "MemThumbRIs1"; }
 195 def t_addrmode_is1 : Operand<i32>,
 196                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S1", []> {
 197   let EncoderMethod = "getAddrModeISOpValue";
 198   let DecoderMethod = "DecodeThumbAddrModeIS";
 199   let PrintMethod = "printThumbAddrModeImm5S1Operand";
 200   let ParserMatchClass = t_addrmode_is1_asm_operand;
 201   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 202 }
 203
 204 // t_addrmode_sp := sp + imm8 * 4
 205 //
 206 // FIXME: This really shouldn't have an explicit SP operand at all. It should
 207 // be implicit, just like in the instruction encoding itself.
 208 def t_addrmode_sp_asm_operand : AsmOperandClass { let Name = "MemThumbSPI"; }
 209 def t_addrmode_sp : Operand<i32>,
 210                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 211   let EncoderMethod = "getAddrModeThumbSPOpValue";
 212   let DecoderMethod = "DecodeThumbAddrModeSP";
 213   let PrintMethod = "printThumbAddrModeSPOperand";
 214   let ParserMatchClass = t_addrmode_sp_asm_operand;
 215   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 216 }
 217
 218 // t_addrmode_pc := <label> => pc + imm8 * 4
 219 //
 220 def t_addrmode_pc : Operand<i32> {
 221   let EncoderMethod = "getAddrModePCOpValue";
 222   let DecoderMethod = "DecodeThumbAddrModePC";
 223 }
 224
 225 //===----------------------------------------------------------------------===//
 226 //  Miscellaneous Instructions.
 227 //
 228
 229 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 230 // from removing one half of the matched pairs. That breaks PEI, which assumes
 231 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 232 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 233 def tADJCALLSTACKUP :
 234   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 235              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 236             Requires<[IsThumb, IsThumb1Only]>;
 237
 238 def tADJCALLSTACKDOWN :
 239   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 240              [(ARMcallseq_start imm:$amt)]>,
 241             Requires<[IsThumb, IsThumb1Only]>;
 242 }
 243
 244 class T1SystemEncoding<bits<8> opc>
 245   : T1Encoding<0b101111> {
 246   let Inst{9-8} = 0b11;
 247   let Inst{7-0} = opc;
 248 }
 249
 250 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "", []>,
 251            T1SystemEncoding<0x00>, // A8.6.110
 252         Requires<[IsThumb2]>;
 253
 254 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "", []>,
 255            T1SystemEncoding<0x10>; // A8.6.410
 256
 257 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "", []>,
 258            T1SystemEncoding<0x20>; // A8.6.408
 259
 260 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "", []>,
 261            T1SystemEncoding<0x30>; // A8.6.409
 262
 263 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "", []>,
 264            T1SystemEncoding<0x40>; // A8.6.157
 265
 266 // The imm operand $val can be used by a debugger to store more information
 267 // about the breakpoint.
 268 def tBKPT : T1I<(outs), (ins imm0_255:$val), NoItinerary, "bkpt\t$val",
 269                 []>,
 270            T1Encoding<0b101111> {
 271   let Inst{9-8} = 0b10;
 272   // A8.6.22
 273   bits<8> val;
 274   let Inst{7-0} = val;
 275 }
 276
 277 def tSETEND : T1I<(outs), (ins setend_op:$end), NoItinerary, "setend\t$end",
 278                   []>, T1Encoding<0b101101> {
 279   bits<1> end;
 280   // A8.6.156
 281   let Inst{9-5} = 0b10010;
 282   let Inst{4}   = 1;
 283   let Inst{3}   = end;
 284   let Inst{2-0} = 0b000;
 285 }
 286
 287 // Change Processor State is a system instruction -- for disassembly only.
 288 def tCPS : T1I<(outs), (ins imod_op:$imod, iflags_op:$iflags),
 289                 NoItinerary, "cps$imod $iflags", []>,
 290            T1Misc<0b0110011> {
 291   // A8.6.38 & B6.1.1
 292   bit imod;
 293   bits<3> iflags;
 294
 295   let Inst{4}   = imod;
 296   let Inst{3}   = 0;
 297   let Inst{2-0} = iflags;
 298   let DecoderMethod = "DecodeThumbCPS";
 299 }
 300
 301 // For both thumb1 and thumb2.
 302 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 303 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 304                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 305               T1Special<{0,0,?,?}> {
 306   // A8.6.6
 307   bits<3> dst;
 308   let Inst{6-3} = 0b1111; // Rm = pc
 309   let Inst{2-0} = dst;
 310 }
 311
 312 // ADD <Rd>, sp, #<imm8>
 313 // FIXME: This should not be marked as having side effects, and it should be
 314 // rematerializable. Clearing the side effect bit causes miscompilations,
 315 // probably because the instruction can be moved around.
 316 def tADDrSPi : T1pI<(outs tGPR:$dst), (ins GPRsp:$sp, t_imm0_1020s4:$imm),
 317                     IIC_iALUi, "add", "\t$dst, $sp, $imm", []>,
 318                T1Encoding<{1,0,1,0,1,?}> {
 319   // A6.2 & A8.6.8
 320   bits<3> dst;
 321   bits<8> imm;
 322   let Inst{10-8} = dst;
 323   let Inst{7-0}  = imm;
 324   let DecoderMethod = "DecodeThumbAddSpecialReg";
 325 }
 326
 327 // ADD sp, sp, #<imm7>
 328 def tADDspi : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, t_imm0_508s4:$imm),
 329                      IIC_iALUi, "add", "\t$Rdn, $imm", []>,
 330               T1Misc<{0,0,0,0,0,?,?}> {
 331   // A6.2.5 & A8.6.8
 332   bits<7> imm;
 333   let Inst{6-0} = imm;
 334   let DecoderMethod = "DecodeThumbAddSPImm";
 335 }
 336
 337 // SUB sp, sp, #<imm7>
 338 // FIXME: The encoding and the ASM string don't match up.
 339 def tSUBspi : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, t_imm0_508s4:$imm),
 340                     IIC_iALUi, "sub", "\t$Rdn, $imm", []>,
 341               T1Misc<{0,0,0,0,1,?,?}> {
 342   // A6.2.5 & A8.6.214
 343   bits<7> imm;
 344   let Inst{6-0} = imm;
 345   let DecoderMethod = "DecodeThumbAddSPImm";
 346 }
 347
 348 // Can optionally specify SP as a three operand instruction.
 349 def : tInstAlias<"add${p} sp, sp, $imm",
 350                  (tADDspi SP, t_imm0_508s4:$imm, pred:$p)>;
 351 def : tInstAlias<"sub${p} sp, sp, $imm",
 352                  (tSUBspi SP, t_imm0_508s4:$imm, pred:$p)>;
 353
 354 // ADD <Rm>, sp
 355 def tADDrSP : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPRsp:$sp), IIC_iALUr,
 356                   "add", "\t$Rdn, $sp, $Rn", []>,
 357               T1Special<{0,0,?,?}> {
 358   // A8.6.9 Encoding T1
 359   bits<4> Rdn;
 360   let Inst{7}   = Rdn{3};
 361   let Inst{6-3} = 0b1101;
 362   let Inst{2-0} = Rdn{2-0};
 363   let DecoderMethod = "DecodeThumbAddSPReg";
 364 }
 365
 366 // ADD sp, <Rm>
 367 def tADDspr : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, GPR:$Rm), IIC_iALUr,
 368                   "add", "\t$Rdn, $Rm", []>,
 369               T1Special<{0,0,?,?}> {
 370   // A8.6.9 Encoding T2
 371   bits<4> Rm;
 372   let Inst{7} = 1;
 373   let Inst{6-3} = Rm;
 374   let Inst{2-0} = 0b101;
 375   let DecoderMethod = "DecodeThumbAddSPReg";
 376 }
 377
 378 //===----------------------------------------------------------------------===//
 379 //  Control Flow Instructions.
 380 //
 381
 382 // Indirect branches
 383 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 384   def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
 385             T1Special<{1,1,0,?}> {
 386     // A6.2.3 & A8.6.25
 387     bits<4> Rm;
 388     let Inst{6-3} = Rm;
 389     let Inst{2-0} = 0b000;
 390   }
 391 }
 392
 393 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 394   def tBX_RET : tPseudoExpand<(outs), (ins pred:$p), 2, IIC_Br,
 395                    [(ARMretflag)], (tBX LR, pred:$p)>;
 396
 397   // Alternative return instruction used by vararg functions.
 398   def tBX_RET_vararg : tPseudoExpand<(outs), (ins tGPR:$Rm, pred:$p),
 399                    2, IIC_Br, [],
 400                    (tBX GPR:$Rm, pred:$p)>;
 401 }
 402
 403 // All calls clobber the non-callee saved registers. SP is marked as a use to
 404 // prevent stack-pointer assignments that appear immediately before calls from
 405 // potentially appearing dead.
 406 let isCall = 1,
 407   // On non-IOS platforms R9 is callee-saved.
 408   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 409           Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15,
 410           CPSR, FPSCR],
 411   Uses = [SP] in {
 412   // Also used for Thumb2
 413   def tBL  : TIx2<0b11110, 0b11, 1,
 414                   (outs), (ins pred:$p, t_bltarget:$func, variable_ops), IIC_Br,
 415                   "bl${p}\t$func",
 416                   [(ARMtcall tglobaladdr:$func)]>,
 417              Requires<[IsThumb, IsNotIOS]> {
 418     bits<22> func;
 419     let Inst{26} = func{21};
 420     let Inst{25-16} = func{20-11};
 421     let Inst{13} = 1;
 422     let Inst{11} = 1;
 423     let Inst{10-0} = func{10-0};
 424   }
 425
 426   // ARMv5T and above, also used for Thumb2
 427   def tBLXi : TIx2<0b11110, 0b11, 0,
 428                  (outs), (ins pred:$p, t_blxtarget:$func, variable_ops), IIC_Br,
 429                    "blx${p}\t$func",
 430                    [(ARMcall tglobaladdr:$func)]>,
 431               Requires<[IsThumb, HasV5T, IsNotIOS]> {
 432     bits<21> func;
 433     let Inst{25-16} = func{20-11};
 434     let Inst{13} = 1;
 435     let Inst{11} = 1;
 436     let Inst{10-1} = func{10-1};
 437     let Inst{0} = 0; // func{0} is assumed zero
 438   }
 439
 440   // Also used for Thumb2
 441   def tBLXr : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 442                   "blx${p}\t$func",
 443                   [(ARMtcall GPR:$func)]>,
 444               Requires<[IsThumb, HasV5T, IsNotIOS]>,
 445               T1Special<{1,1,1,?}> { // A6.2.3 & A8.6.24;
 446     bits<4> func;
 447     let Inst{6-3} = func;
 448     let Inst{2-0} = 0b000;
 449   }
 450
 451   // ARMv4T
 452   def tBX_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 453                   4, IIC_Br,
 454                   [(ARMcall_nolink tGPR:$func)]>,
 455             Requires<[IsThumb, IsThumb1Only, IsNotIOS]>;
 456 }
 457
 458 let isCall = 1,
 459   // On IOS R9 is call-clobbered.
 460   // R7 is marked as a use to prevent frame-pointer assignments from being
 461   // moved above / below calls.
 462   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 463           Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15,
 464           CPSR, FPSCR],
 465   Uses = [R7, SP] in {
 466   // Also used for Thumb2
 467   def tBLr9 : tPseudoExpand<(outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 468                           4, IIC_Br, [(ARMtcall tglobaladdr:$func)],
 469                           (tBL pred:$p, t_bltarget:$func)>,
 470               Requires<[IsThumb, IsIOS]>;
 471
 472   // ARMv5T and above, also used for Thumb2
 473   def tBLXi_r9 : tPseudoExpand<(outs), (ins pred:$p, t_blxtarget:$func, variable_ops),
 474                       4, IIC_Br, [(ARMcall tglobaladdr:$func)],
 475                       (tBLXi pred:$p, t_blxtarget:$func)>,
 476                  Requires<[IsThumb, HasV5T, IsIOS]>;
 477
 478   // Also used for Thumb2
 479   def tBLXr_r9 : tPseudoExpand<(outs), (ins pred:$p, GPR:$func, variable_ops),
 480                     2, IIC_Br, [(ARMtcall GPR:$func)],
 481                     (tBLXr pred:$p, GPR:$func)>,
 482                  Requires<[IsThumb, HasV5T, IsIOS]>;
 483
 484   // ARMv4T
 485   def tBXr9_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 486                    4, IIC_Br,
 487                    [(ARMcall_nolink tGPR:$func)]>,
 488               Requires<[IsThumb, IsThumb1Only, IsIOS]>;
 489 }
 490
 491 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 492   let isPredicable = 1 in
 493   def tB   : T1pI<(outs), (ins t_brtarget:$target), IIC_Br,
 494                  "b", "\t$target", [(br bb:$target)]>,
 495              T1Encoding<{1,1,1,0,0,?}> {
 496     bits<11> target;
 497     let Inst{10-0} = target;
 498   }
 499
 500   // Far jump
 501   // Just a pseudo for a tBL instruction. Needed to let regalloc know about
 502   // the clobber of LR.
 503   let Defs = [LR] in
 504   def tBfar : tPseudoExpand<(outs), (ins t_bltarget:$target, pred:$p),
 505                           4, IIC_Br, [], (tBL pred:$p, t_bltarget:$target)>;
 506
 507   def tBR_JTr : tPseudoInst<(outs),
 508                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 509                       0, IIC_Br,
 510                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 511     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 512   }
 513 }
 514
 515 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 516 // a two-value operand where a dag node expects two operands. :(
 517 let isBranch = 1, isTerminator = 1 in
 518   def tBcc : T1I<(outs), (ins t_bcctarget:$target, pred:$p), IIC_Br,
 519                  "b${p}\t$target",
 520                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 521              T1BranchCond<{1,1,0,1}> {
 522   bits<4> p;
 523   bits<8> target;
 524   let Inst{11-8} = p;
 525   let Inst{7-0} = target;
 526 }
 527
 528 // Tail calls
 529 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 530   // IOS versions.
 531   let Defs = [R0, R1, R2, R3, R9, R12,
 532               Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15, PC],
 533       Uses = [SP] in {
 534     // tTAILJMPd: IOS version uses a Thumb2 branch (no Thumb1 tail calls
 535     // on IOS), so it's in ARMInstrThumb2.td.
 536     def tTAILJMPr : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 537                      4, IIC_Br, [],
 538                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 539                      Requires<[IsThumb, IsIOS]>;
 540   }
 541   // Non-IOS versions (the difference is R9).
 542   let Defs = [R0, R1, R2, R3, R12,
 543               Q0, Q1, Q2, Q3, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15, PC],
 544       Uses = [SP] in {
 545     def tTAILJMPdND : tPseudoExpand<(outs),
 546                    (ins t_brtarget:$dst, pred:$p, variable_ops),
 547                    4, IIC_Br, [],
 548                    (tB t_brtarget:$dst, pred:$p)>,
 549                  Requires<[IsThumb, IsNotIOS]>;
 550     def tTAILJMPrND : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 551                      4, IIC_Br, [],
 552                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 553                      Requires<[IsThumb, IsNotIOS]>;
 554   }
 555 }
 556
 557
 558 // A8.6.218 Supervisor Call (Software Interrupt)
 559 // A8.6.16 B: Encoding T1
 560 // If Inst{11-8} == 0b1111 then SEE SVC
 561 let isCall = 1, Uses = [SP] in
 562 def tSVC : T1pI<(outs), (ins imm0_255:$imm), IIC_Br,
 563                 "svc", "\t$imm", []>, Encoding16 {
 564   bits<8> imm;
 565   let Inst{15-12} = 0b1101;
 566   let Inst{11-8}  = 0b1111;
 567   let Inst{7-0}   = imm;
 568 }
 569
 570 // The assembler uses 0xDEFE for a trap instruction.
 571 let isBarrier = 1, isTerminator = 1 in
 572 def tTRAP : TI<(outs), (ins), IIC_Br,
 573                "trap", [(trap)]>, Encoding16 {
 574   let Inst = 0xdefe;
 575 }
 576
 577 //===----------------------------------------------------------------------===//
 578 //  Load Store Instructions.
 579 //
 580
 581 // Loads: reg/reg and reg/imm5
 582 let canFoldAsLoad = 1, isReMaterializable = 1 in
 583 multiclass thumb_ld_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 584                               Operand AddrMode_r, Operand AddrMode_i,
 585                               AddrMode am, InstrItinClass itin_r,
 586                               InstrItinClass itin_i, string asm,
 587                               PatFrag opnode> {
 588   def r : // reg/reg
 589     T1pILdStEncode<reg_opc,
 590                    (outs tGPR:$Rt), (ins AddrMode_r:$addr),
 591                    am, itin_r, asm, "\t$Rt, $addr",
 592                    [(set tGPR:$Rt, (opnode AddrMode_r:$addr))]>;
 593   def i : // reg/imm5
 594     T1pILdStEncodeImm<imm_opc, 1 /* Load */,
 595                       (outs tGPR:$Rt), (ins AddrMode_i:$addr),
 596                       am, itin_i, asm, "\t$Rt, $addr",
 597                       [(set tGPR:$Rt, (opnode AddrMode_i:$addr))]>;
 598 }
 599 // Stores: reg/reg and reg/imm5
 600 multiclass thumb_st_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 601                               Operand AddrMode_r, Operand AddrMode_i,
 602                               AddrMode am, InstrItinClass itin_r,
 603                               InstrItinClass itin_i, string asm,
 604                               PatFrag opnode> {
 605   def r : // reg/reg
 606     T1pILdStEncode<reg_opc,
 607                    (outs), (ins tGPR:$Rt, AddrMode_r:$addr),
 608                    am, itin_r, asm, "\t$Rt, $addr",
 609                    [(opnode tGPR:$Rt, AddrMode_r:$addr)]>;
 610   def i : // reg/imm5
 611     T1pILdStEncodeImm<imm_opc, 0 /* Store */,
 612                       (outs), (ins tGPR:$Rt, AddrMode_i:$addr),
 613                       am, itin_i, asm, "\t$Rt, $addr",
 614                       [(opnode tGPR:$Rt, AddrMode_i:$addr)]>;
 615 }
 616
 617 // A8.6.57 & A8.6.60
 618 defm tLDR  : thumb_ld_rr_ri_enc<0b100, 0b0110, t_addrmode_rrs4,
 619                                 t_addrmode_is4, AddrModeT1_4,
 620                                 IIC_iLoad_r, IIC_iLoad_i, "ldr",
 621                                 UnOpFrag<(load node:$Src)>>;
 622
 623 // A8.6.64 & A8.6.61
 624 defm tLDRB : thumb_ld_rr_ri_enc<0b110, 0b0111, t_addrmode_rrs1,
 625                                 t_addrmode_is1, AddrModeT1_1,
 626                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrb",
 627                                 UnOpFrag<(zextloadi8 node:$Src)>>;
 628
 629 // A8.6.76 & A8.6.73
 630 defm tLDRH : thumb_ld_rr_ri_enc<0b101, 0b1000, t_addrmode_rrs2,
 631                                 t_addrmode_is2, AddrModeT1_2,
 632                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrh",
 633                                 UnOpFrag<(zextloadi16 node:$Src)>>;
 634
 635 let AddedComplexity = 10 in
 636 def tLDRSB :                    // A8.6.80
 637   T1pILdStEncode<0b011, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 638                  AddrModeT1_1, IIC_iLoad_bh_r,
 639                  "ldrsb", "\t$Rt, $addr",
 640                  [(set tGPR:$Rt, (sextloadi8 t_addrmode_rr:$addr))]>;
 641
 642 let AddedComplexity = 10 in
 643 def tLDRSH :                    // A8.6.84
 644   T1pILdStEncode<0b111, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 645                  AddrModeT1_2, IIC_iLoad_bh_r,
 646                  "ldrsh", "\t$Rt, $addr",
 647                  [(set tGPR:$Rt, (sextloadi16 t_addrmode_rr:$addr))]>;
 648
 649 let canFoldAsLoad = 1 in
 650 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 651                     "ldr", "\t$Rt, $addr",
 652                     [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 653               T1LdStSP<{1,?,?}> {
 654   bits<3> Rt;
 655   bits<8> addr;
 656   let Inst{10-8} = Rt;
 657   let Inst{7-0} = addr;
 658 }
 659
 660 // Load tconstpool
 661 // FIXME: Use ldr.n to work around a darwin assembler bug.
 662 let canFoldAsLoad = 1, isReMaterializable = 1, isCodeGenOnly = 1 in
 663 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 664                   "ldr", ".n\t$Rt, $addr",
 665                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 666               T1Encoding<{0,1,0,0,1,?}> {
 667   // A6.2 & A8.6.59
 668   bits<3> Rt;
 669   bits<8> addr;
 670   let Inst{10-8} = Rt;
 671   let Inst{7-0}  = addr;
 672 }
 673
 674 // FIXME: Remove this entry when the above ldr.n workaround is fixed.
 675 // For disassembly use only.
 676 def tLDRpciDIS : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 677                        "ldr", "\t$Rt, $addr",
 678                        [/* disassembly only */]>,
 679                  T1Encoding<{0,1,0,0,1,?}> {
 680   // A6.2 & A8.6.59
 681   bits<3> Rt;
 682   bits<8> addr;
 683   let Inst{10-8} = Rt;
 684   let Inst{7-0}  = addr;
 685 }
 686
 687 // A8.6.194 & A8.6.192
 688 defm tSTR  : thumb_st_rr_ri_enc<0b000, 0b0110, t_addrmode_rrs4,
 689                                 t_addrmode_is4, AddrModeT1_4,
 690                                 IIC_iStore_r, IIC_iStore_i, "str",
 691                                 BinOpFrag<(store node:$LHS, node:$RHS)>>;
 692
 693 // A8.6.197 & A8.6.195
 694 defm tSTRB : thumb_st_rr_ri_enc<0b010, 0b0111, t_addrmode_rrs1,
 695                                 t_addrmode_is1, AddrModeT1_1,
 696                                 IIC_iStore_bh_r, IIC_iStore_bh_i, "strb",
 697                                 BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
 698
 699 // A8.6.207 & A8.6.205
 700 defm tSTRH : thumb_st_rr_ri_enc<0b001, 0b1000, t_addrmode_rrs2,
 701                                t_addrmode_is2, AddrModeT1_2,
 702                                IIC_iStore_bh_r, IIC_iStore_bh_i, "strh",
 703                                BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
 704
 705
 706 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 707                     "str", "\t$Rt, $addr",
 708                     [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 709               T1LdStSP<{0,?,?}> {
 710   bits<3> Rt;
 711   bits<8> addr;
 712   let Inst{10-8} = Rt;
 713   let Inst{7-0} = addr;
 714 }
 715
 716 //===----------------------------------------------------------------------===//
 717 //  Load / store multiple Instructions.
 718 //
 719
 720 // These require base address to be written back or one of the loaded regs.
 721 let neverHasSideEffects = 1 in {
 722
 723 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 724 def tLDMIA : T1I<(outs), (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 725         IIC_iLoad_m, "ldm${p}\t$Rn, $regs", []>, T1Encoding<{1,1,0,0,1,?}> {
 726   bits<3> Rn;
 727   bits<8> regs;
 728   let Inst{10-8} = Rn;
 729   let Inst{7-0}  = regs;
 730 }
 731
 732 // Writeback version is just a pseudo, as there's no encoding difference.
 733 // Writeback happens iff the base register is not in the destination register
 734 // list.
 735 def tLDMIA_UPD :
 736     InstTemplate<AddrModeNone, 0, IndexModeNone, Pseudo, GenericDomain,
 737                  "$Rn = $wb", IIC_iLoad_mu>,
 738     PseudoInstExpansion<(tLDMIA tGPR:$Rn, pred:$p, reglist:$regs)> {
 739   let Size = 2;
 740   let OutOperandList = (outs GPR:$wb);
 741   let InOperandList = (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops);
 742   let Pattern = [];
 743   let isCodeGenOnly = 1;
 744   let isPseudo = 1;
 745   list<Predicate> Predicates = [IsThumb];
 746 }
 747
 748 // There is no non-writeback version of STM for Thumb.
 749 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 750 def tSTMIA_UPD : Thumb1I<(outs GPR:$wb),
 751                          (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 752                          AddrModeNone, 2, IIC_iStore_mu,
 753                          "stm${p}\t$Rn!, $regs", "$Rn = $wb", []>,
 754                      T1Encoding<{1,1,0,0,0,?}> {
 755   bits<3> Rn;
 756   bits<8> regs;
 757   let Inst{10-8} = Rn;
 758   let Inst{7-0}  = regs;
 759 }
 760
 761 } // neverHasSideEffects
 762
 763 def : InstAlias<"ldm${p} $Rn!, $regs",
 764                 (tLDMIA tGPR:$Rn, pred:$p, reglist:$regs)>,
 765         Requires<[IsThumb, IsThumb1Only]>;
 766
 767 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 768 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 769                IIC_iPop,
 770                "pop${p}\t$regs", []>,
 771            T1Misc<{1,1,0,?,?,?,?}> {
 772   bits<16> regs;
 773   let Inst{8}   = regs{15};
 774   let Inst{7-0} = regs{7-0};
 775 }
 776
 777 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 778 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 779                 IIC_iStore_m,
 780                 "push${p}\t$regs", []>,
 781             T1Misc<{0,1,0,?,?,?,?}> {
 782   bits<16> regs;
 783   let Inst{8}   = regs{14};
 784   let Inst{7-0} = regs{7-0};
 785 }
 786
 787 //===----------------------------------------------------------------------===//
 788 //  Arithmetic Instructions.
 789 //
 790
 791 // Helper classes for encoding T1pI patterns:
 792 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 793                    string opc, string asm, list<dag> pattern>
 794     : T1pI<oops, iops, itin, opc, asm, pattern>,
 795       T1DataProcessing<opA> {
 796   bits<3> Rm;
 797   bits<3> Rn;
 798   let Inst{5-3} = Rm;
 799   let Inst{2-0} = Rn;
 800 }
 801 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 802                      string opc, string asm, list<dag> pattern>
 803     : T1pI<oops, iops, itin, opc, asm, pattern>,
 804       T1Misc<opA> {
 805   bits<3> Rm;
 806   bits<3> Rd;
 807   let Inst{5-3} = Rm;
 808   let Inst{2-0} = Rd;
 809 }
 810
 811 // Helper classes for encoding T1sI patterns:
 812 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 813                    string opc, string asm, list<dag> pattern>
 814     : T1sI<oops, iops, itin, opc, asm, pattern>,
 815       T1DataProcessing<opA> {
 816   bits<3> Rd;
 817   bits<3> Rn;
 818   let Inst{5-3} = Rn;
 819   let Inst{2-0} = Rd;
 820 }
 821 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 822                     string opc, string asm, list<dag> pattern>
 823     : T1sI<oops, iops, itin, opc, asm, pattern>,
 824       T1General<opA> {
 825   bits<3> Rm;
 826   bits<3> Rn;
 827   bits<3> Rd;
 828   let Inst{8-6} = Rm;
 829   let Inst{5-3} = Rn;
 830   let Inst{2-0} = Rd;
 831 }
 832 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 833                        string opc, string asm, list<dag> pattern>
 834     : T1sI<oops, iops, itin, opc, asm, pattern>,
 835       T1General<opA> {
 836   bits<3> Rd;
 837   bits<3> Rm;
 838   let Inst{5-3} = Rm;
 839   let Inst{2-0} = Rd;
 840 }
 841
 842 // Helper classes for encoding T1sIt patterns:
 843 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 844                     string opc, string asm, list<dag> pattern>
 845     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 846       T1DataProcessing<opA> {
 847   bits<3> Rdn;
 848   bits<3> Rm;
 849   let Inst{5-3} = Rm;
 850   let Inst{2-0} = Rdn;
 851 }
 852 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 853                         string opc, string asm, list<dag> pattern>
 854     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 855       T1General<opA> {
 856   bits<3> Rdn;
 857   bits<8> imm8;
 858   let Inst{10-8} = Rdn;
 859   let Inst{7-0}  = imm8;
 860 }
 861
 862 // Add with carry register
 863 let isCommutable = 1, Uses = [CPSR] in
 864 def tADC :                      // A8.6.2
 865   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 866                 "adc", "\t$Rdn, $Rm",
 867                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 868
 869 // Add immediate
 870 def tADDi3 :                    // A8.6.4 T1
 871   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
 872                    IIC_iALUi,
 873                    "add", "\t$Rd, $Rm, $imm3",
 874                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 875   bits<3> imm3;
 876   let Inst{8-6} = imm3;
 877 }
 878
 879 def tADDi8 :                    // A8.6.4 T2
 880   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn),
 881                     (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
 882                     "add", "\t$Rdn, $imm8",
 883                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 884
 885 // Add register
 886 let isCommutable = 1 in
 887 def tADDrr :                    // A8.6.6 T1
 888   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 889                 IIC_iALUr,
 890                 "add", "\t$Rd, $Rn, $Rm",
 891                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 892
 893 let neverHasSideEffects = 1 in
 894 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 895                      "add", "\t$Rdn, $Rm", []>,
 896                T1Special<{0,0,?,?}> {
 897   // A8.6.6 T2
 898   bits<4> Rdn;
 899   bits<4> Rm;
 900   let Inst{7}   = Rdn{3};
 901   let Inst{6-3} = Rm;
 902   let Inst{2-0} = Rdn{2-0};
 903 }
 904
 905 // AND register
 906 let isCommutable = 1 in
 907 def tAND :                      // A8.6.12
 908   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 909                 IIC_iBITr,
 910                 "and", "\t$Rdn, $Rm",
 911                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 912
 913 // ASR immediate
 914 def tASRri :                    // A8.6.14
 915   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
 916                    IIC_iMOVsi,
 917                    "asr", "\t$Rd, $Rm, $imm5",
 918                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm_sr:$imm5)))]> {
 919   bits<5> imm5;
 920   let Inst{10-6} = imm5;
 921 }
 922
 923 // ASR register
 924 def tASRrr :                    // A8.6.15
 925   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 926                 IIC_iMOVsr,
 927                 "asr", "\t$Rdn, $Rm",
 928                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 929
 930 // BIC register
 931 def tBIC :                      // A8.6.20
 932   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 933                 IIC_iBITr,
 934                 "bic", "\t$Rdn, $Rm",
 935                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 936
 937 // CMN register
 938 let isCompare = 1, Defs = [CPSR] in {
 939 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 940 //       Compare-to-zero still works out, just not the relationals
 941 //def tCMN :                     // A8.6.33
 942 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 943 //               IIC_iCMPr,
 944 //               "cmn", "\t$lhs, $rhs",
 945 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 946
 947 def tCMNz :                     // A8.6.33
 948   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 949                IIC_iCMPr,
 950                "cmn", "\t$Rn, $Rm",
 951                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 952
 953 } // isCompare = 1, Defs = [CPSR]
 954
 955 // CMP immediate
 956 let isCompare = 1, Defs = [CPSR] in {
 957 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, imm0_255:$imm8), IIC_iCMPi,
 958                   "cmp", "\t$Rn, $imm8",
 959                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 960              T1General<{1,0,1,?,?}> {
 961   // A8.6.35
 962   bits<3> Rn;
 963   bits<8> imm8;
 964   let Inst{10-8} = Rn;
 965   let Inst{7-0}  = imm8;
 966 }
 967
 968 // CMP register
 969 def tCMPr :                     // A8.6.36 T1
 970   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 971                IIC_iCMPr,
 972                "cmp", "\t$Rn, $Rm",
 973                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 974
 975 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 976                    "cmp", "\t$Rn, $Rm", []>,
 977               T1Special<{0,1,?,?}> {
 978   // A8.6.36 T2
 979   bits<4> Rm;
 980   bits<4> Rn;
 981   let Inst{7}   = Rn{3};
 982   let Inst{6-3} = Rm;
 983   let Inst{2-0} = Rn{2-0};
 984 }
 985 } // isCompare = 1, Defs = [CPSR]
 986
 987
 988 // XOR register
 989 let isCommutable = 1 in
 990 def tEOR :                      // A8.6.45
 991   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 992                 IIC_iBITr,
 993                 "eor", "\t$Rdn, $Rm",
 994                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 995
 996 // LSL immediate
 997 def tLSLri :                    // A8.6.88
 998   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_31:$imm5),
 999                    IIC_iMOVsi,
1000                    "lsl", "\t$Rd, $Rm, $imm5",
1001                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
1002   bits<5> imm5;
1003   let Inst{10-6} = imm5;
1004 }
1005
1006 // LSL register
1007 def tLSLrr :                    // A8.6.89
1008   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1009                 IIC_iMOVsr,
1010                 "lsl", "\t$Rdn, $Rm",
1011                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
1012
1013 // LSR immediate
1014 def tLSRri :                    // A8.6.90
1015   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
1016                    IIC_iMOVsi,
1017                    "lsr", "\t$Rd, $Rm, $imm5",
1018                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm_sr:$imm5)))]> {
1019   bits<5> imm5;
1020   let Inst{10-6} = imm5;
1021 }
1022
1023 // LSR register
1024 def tLSRrr :                    // A8.6.91
1025   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1026                 IIC_iMOVsr,
1027                 "lsr", "\t$Rdn, $Rm",
1028                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
1029
1030 // Move register
1031 let isMoveImm = 1 in
1032 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins imm0_255:$imm8), IIC_iMOVi,
1033                   "mov", "\t$Rd, $imm8",
1034                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
1035              T1General<{1,0,0,?,?}> {
1036   // A8.6.96
1037   bits<3> Rd;
1038   bits<8> imm8;
1039   let Inst{10-8} = Rd;
1040   let Inst{7-0}  = imm8;
1041 }
1042 // Because we have an explicit tMOVSr below, we need an alias to handle
1043 // the immediate "movs" form here. Blech.
1044 def : tInstAlias <"movs $Rdn, $imm",
1045                  (tMOVi8 tGPR:$Rdn, CPSR, imm0_255:$imm, 14, 0)>;
1046
1047 // A7-73: MOV(2) - mov setting flag.
1048
1049 let neverHasSideEffects = 1 in {
1050 def tMOVr : Thumb1pI<(outs GPR:$Rd), (ins GPR:$Rm), AddrModeNone,
1051                       2, IIC_iMOVr,
1052                       "mov", "\t$Rd, $Rm", "", []>,
1053                   T1Special<{1,0,?,?}> {
1054   // A8.6.97
1055   bits<4> Rd;
1056   bits<4> Rm;
1057   let Inst{7}   = Rd{3};
1058   let Inst{6-3} = Rm;
1059   let Inst{2-0} = Rd{2-0};
1060 }
1061 let Defs = [CPSR] in
1062 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1063                       "movs\t$Rd, $Rm", []>, Encoding16 {
1064   // A8.6.97
1065   bits<3> Rd;
1066   bits<3> Rm;
1067   let Inst{15-6} = 0b0000000000;
1068   let Inst{5-3}  = Rm;
1069   let Inst{2-0}  = Rd;
1070 }
1071 } // neverHasSideEffects
1072
1073 // Multiply register
1074 let isCommutable = 1 in
1075 def tMUL :                      // A8.6.105 T1
1076   Thumb1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), AddrModeNone, 2,
1077            IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm", "$Rm = $Rd",
1078            [(set tGPR:$Rd, (mul tGPR:$Rn, tGPR:$Rm))]>,
1079       T1DataProcessing<0b1101> {
1080   bits<3> Rd;
1081   bits<3> Rn;
1082   let Inst{5-3} = Rn;
1083   let Inst{2-0} = Rd;
1084   let AsmMatchConverter = "cvtThumbMultiply";
1085 }
1086
1087 def :tInstAlias<"mul${s}${p} $Rdm, $Rn", (tMUL tGPR:$Rdm, s_cc_out:$s, tGPR:$Rn,
1088                                                pred:$p)>;
1089
1090 // Move inverse register
1091 def tMVN :                      // A8.6.107
1092   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1093                "mvn", "\t$Rd, $Rn",
1094                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1095
1096 // Bitwise or register
1097 let isCommutable = 1 in
1098 def tORR :                      // A8.6.114
1099   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1100                 IIC_iBITr,
1101                 "orr", "\t$Rdn, $Rm",
1102                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1103
1104 // Swaps
1105 def tREV :                      // A8.6.134
1106   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1107                  IIC_iUNAr,
1108                  "rev", "\t$Rd, $Rm",
1109                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1110                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1111
1112 def tREV16 :                    // A8.6.135
1113   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1114                  IIC_iUNAr,
1115                  "rev16", "\t$Rd, $Rm",
1116              [(set tGPR:$Rd, (rotr (bswap tGPR:$Rm), (i32 16)))]>,
1117                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1118
1119 def tREVSH :                    // A8.6.136
1120   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1121                  IIC_iUNAr,
1122                  "revsh", "\t$Rd, $Rm",
1123                  [(set tGPR:$Rd, (sra (bswap tGPR:$Rm), (i32 16)))]>,
1124                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1125
1126 // Rotate right register
1127 def tROR :                      // A8.6.139
1128   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1129                 IIC_iMOVsr,
1130                 "ror", "\t$Rdn, $Rm",
1131                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1132
1133 // Negate register
1134 def tRSB :                      // A8.6.141
1135   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1136                IIC_iALUi,
1137                "rsb", "\t$Rd, $Rn, #0",
1138                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1139
1140 // Subtract with carry register
1141 let Uses = [CPSR] in
1142 def tSBC :                      // A8.6.151
1143   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1144                 IIC_iALUr,
1145                 "sbc", "\t$Rdn, $Rm",
1146                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1147
1148 // Subtract immediate
1149 def tSUBi3 :                    // A8.6.210 T1
1150   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
1151                    IIC_iALUi,
1152                    "sub", "\t$Rd, $Rm, $imm3",
1153                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1154   bits<3> imm3;
1155   let Inst{8-6} = imm3;
1156 }
1157
1158 def tSUBi8 :                    // A8.6.210 T2
1159   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn),
1160                     (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
1161                     "sub", "\t$Rdn, $imm8",
1162                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1163
1164 // Subtract register
1165 def tSUBrr :                    // A8.6.212
1166   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1167                 IIC_iALUr,
1168                 "sub", "\t$Rd, $Rn, $Rm",
1169                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1170
1171 // Sign-extend byte
1172 def tSXTB :                     // A8.6.222
1173   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1174                  IIC_iUNAr,
1175                  "sxtb", "\t$Rd, $Rm",
1176                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1177                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1178
1179 // Sign-extend short
1180 def tSXTH :                     // A8.6.224
1181   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1182                  IIC_iUNAr,
1183                  "sxth", "\t$Rd, $Rm",
1184                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1185                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1186
1187 // Test
1188 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1189 def tTST :                      // A8.6.230
1190   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1191                "tst", "\t$Rn, $Rm",
1192                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1193
1194 // Zero-extend byte
1195 def tUXTB :                     // A8.6.262
1196   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1197                  IIC_iUNAr,
1198                  "uxtb", "\t$Rd, $Rm",
1199                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1200                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1201
1202 // Zero-extend short
1203 def tUXTH :                     // A8.6.264
1204   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1205                  IIC_iUNAr,
1206                  "uxth", "\t$Rd, $Rm",
1207                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1208                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1209
1210 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1211 // Expanded after instruction selection into a branch sequence.
1212 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1213   def tMOVCCr_pseudo :
1214   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1215               NoItinerary,
1216              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1217
1218 // tLEApcrel - Load a pc-relative address into a register without offending the
1219 // assembler.
1220
1221 def tADR : T1I<(outs tGPR:$Rd), (ins t_adrlabel:$addr, pred:$p),
1222                IIC_iALUi, "adr{$p}\t$Rd, $addr", []>,
1223                T1Encoding<{1,0,1,0,0,?}> {
1224   bits<3> Rd;
1225   bits<8> addr;
1226   let Inst{10-8} = Rd;
1227   let Inst{7-0} = addr;
1228   let DecoderMethod = "DecodeThumbAddSpecialReg";
1229 }
1230
1231 let neverHasSideEffects = 1, isReMaterializable = 1 in
1232 def tLEApcrel   : tPseudoInst<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p),
1233                               2, IIC_iALUi, []>;
1234
1235 def tLEApcrelJT : tPseudoInst<(outs tGPR:$Rd),
1236                               (ins i32imm:$label, nohash_imm:$id, pred:$p),
1237                               2, IIC_iALUi, []>;
1238
1239 //===----------------------------------------------------------------------===//
1240 // TLS Instructions
1241 //
1242
1243 // __aeabi_read_tp preserves the registers r1-r3.
1244 // This is a pseudo inst so that we can get the encoding right,
1245 // complete with fixup for the aeabi_read_tp function.
1246 let isCall = 1, Defs = [R0, R12, LR, CPSR], Uses = [SP] in
1247 def tTPsoft : tPseudoInst<(outs), (ins), 4, IIC_Br,
1248                           [(set R0, ARMthread_pointer)]>;
1249
1250 //===----------------------------------------------------------------------===//
1251 // SJLJ Exception handling intrinsics
1252 //
1253
1254 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1255 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1256 // from some other function to get here, and we're using the stack frame for the
1257 // containing function to save/restore registers, we can't keep anything live in
1258 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1259 // tromped upon when we get here from a longjmp(). We force everything out of
1260 // registers except for our own input by listing the relevant registers in
1261 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1262 // preserve all of the callee-saved resgisters, which is exactly what we want.
1263 // $val is a scratch register for our use.
1264 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1265     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
1266     usesCustomInserter = 1 in
1267 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1268                                   AddrModeNone, 0, NoItinerary, "","",
1269                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1270
1271 // FIXME: Non-IOS version(s)
1272 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1273     Defs = [ R7, LR, SP ] in
1274 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1275                               AddrModeNone, 0, IndexModeNone,
1276                               Pseudo, NoItinerary, "", "",
1277                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1278                              Requires<[IsThumb, IsIOS]>;
1279
1280 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1281     isBarrier = 1 in
1282 def tInt_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
1283
1284 //===----------------------------------------------------------------------===//
1285 // Non-Instruction Patterns
1286 //
1287
1288 // Comparisons
1289 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1290             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1291 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1292             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1293
1294 // Add with carry
1295 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1296             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1297 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1298             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1299 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1300             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1301
1302 // Subtract with carry
1303 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1304             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1305 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1306             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1307 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1308             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1309
1310 // ConstantPool, GlobalAddress
1311 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1312 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1313
1314 // JumpTable
1315 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1316             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1317
1318 // Direct calls
1319 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1320       Requires<[IsThumb, IsNotIOS]>;
1321 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1322       Requires<[IsThumb, IsIOS]>;
1323
1324 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1325       Requires<[IsThumb, HasV5T, IsNotIOS]>;
1326 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1327       Requires<[IsThumb, HasV5T, IsIOS]>;
1328
1329 // Indirect calls to ARM routines
1330 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1331       Requires<[IsThumb, HasV5T, IsNotIOS]>;
1332 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1333       Requires<[IsThumb, HasV5T, IsIOS]>;
1334
1335 // zextload i1 -> zextload i8
1336 def : T1Pat<(zextloadi1 t_addrmode_rrs1:$addr),
1337             (tLDRBr t_addrmode_rrs1:$addr)>;
1338 def : T1Pat<(zextloadi1 t_addrmode_is1:$addr),
1339             (tLDRBi t_addrmode_is1:$addr)>;
1340
1341 // extload -> zextload
1342 def : T1Pat<(extloadi1  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1343 def : T1Pat<(extloadi1  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1344 def : T1Pat<(extloadi8  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1345 def : T1Pat<(extloadi8  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1346 def : T1Pat<(extloadi16 t_addrmode_rrs2:$addr), (tLDRHr t_addrmode_rrs2:$addr)>;
1347 def : T1Pat<(extloadi16 t_addrmode_is2:$addr),  (tLDRHi t_addrmode_is2:$addr)>;
1348
1349 // If it's impossible to use [r,r] address mode for sextload, select to
1350 // ldr{b|h} + sxt{b|h} instead.
1351 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1352             (tSXTB (tLDRBi t_addrmode_is1:$addr))>,
1353       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1354 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1355             (tSXTB (tLDRBr t_addrmode_rrs1:$addr))>,
1356       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1357 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1358             (tSXTH (tLDRHi t_addrmode_is2:$addr))>,
1359       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1360 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1361             (tSXTH (tLDRHr t_addrmode_rrs2:$addr))>,
1362       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1363
1364 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1365             (tASRri (tLSLri (tLDRBr t_addrmode_rrs1:$addr), 24), 24)>;
1366 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1367             (tASRri (tLSLri (tLDRBi t_addrmode_is1:$addr), 24), 24)>;
1368 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1369             (tASRri (tLSLri (tLDRHr t_addrmode_rrs2:$addr), 16), 16)>;
1370 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1371             (tASRri (tLSLri (tLDRHi t_addrmode_is2:$addr), 16), 16)>;
1372
1373 def : T1Pat<(atomic_load_8 t_addrmode_is1:$src),
1374              (tLDRBi t_addrmode_is1:$src)>;
1375 def : T1Pat<(atomic_load_8 t_addrmode_rrs1:$src),
1376              (tLDRBr t_addrmode_rrs1:$src)>;
1377 def : T1Pat<(atomic_load_16 t_addrmode_is2:$src),
1378              (tLDRHi t_addrmode_is2:$src)>;
1379 def : T1Pat<(atomic_load_16 t_addrmode_rrs2:$src),
1380              (tLDRHr t_addrmode_rrs2:$src)>;
1381 def : T1Pat<(atomic_load_32 t_addrmode_is4:$src),
1382              (tLDRi t_addrmode_is4:$src)>;
1383 def : T1Pat<(atomic_load_32 t_addrmode_rrs4:$src),
1384              (tLDRr t_addrmode_rrs4:$src)>;
1385 def : T1Pat<(atomic_store_8 t_addrmode_is1:$ptr, tGPR:$val),
1386              (tSTRBi tGPR:$val, t_addrmode_is1:$ptr)>;
1387 def : T1Pat<(atomic_store_8 t_addrmode_rrs1:$ptr, tGPR:$val),
1388              (tSTRBr tGPR:$val, t_addrmode_rrs1:$ptr)>;
1389 def : T1Pat<(atomic_store_16 t_addrmode_is2:$ptr, tGPR:$val),
1390              (tSTRHi tGPR:$val, t_addrmode_is2:$ptr)>;
1391 def : T1Pat<(atomic_store_16 t_addrmode_rrs2:$ptr, tGPR:$val),
1392              (tSTRHr tGPR:$val, t_addrmode_rrs2:$ptr)>;
1393 def : T1Pat<(atomic_store_32 t_addrmode_is4:$ptr, tGPR:$val),
1394              (tSTRi tGPR:$val, t_addrmode_is4:$ptr)>;
1395 def : T1Pat<(atomic_store_32 t_addrmode_rrs4:$ptr, tGPR:$val),
1396              (tSTRr tGPR:$val, t_addrmode_rrs4:$ptr)>;
1397
1398 // Large immediate handling.
1399
1400 // Two piece imms.
1401 def : T1Pat<(i32 thumb_immshifted:$src),
1402             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1403                     (thumb_immshifted_shamt imm:$src))>;
1404
1405 def : T1Pat<(i32 imm0_255_comp:$src),
1406             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1407
1408 // Pseudo instruction that combines ldr from constpool and add pc. This should
1409 // be expanded into two instructions late to allow if-conversion and
1410 // scheduling.
1411 let isReMaterializable = 1 in
1412 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1413                              NoItinerary,
1414                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1415                                            imm:$cp))]>,
1416                Requires<[IsThumb, IsThumb1Only]>;
1417
1418 // Pseudo-instruction for merged POP and return.
1419 // FIXME: remove when we have a way to marking a MI with these properties.
1420 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1421     hasExtraDefRegAllocReq = 1 in
1422 def tPOP_RET : tPseudoExpand<(outs), (ins pred:$p, reglist:$regs, variable_ops),
1423                            2, IIC_iPop_Br, [],
1424                            (tPOP pred:$p, reglist:$regs)>;
1425
1426 // Indirect branch using "mov pc, $Rm"
1427 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1428   def tBRIND : tPseudoExpand<(outs), (ins GPR:$Rm, pred:$p),
1429                   2, IIC_Br, [(brind GPR:$Rm)],
1430                   (tMOVr PC, GPR:$Rm, pred:$p)>;
1431 }
1432
1433
1434 // In Thumb1, "nop" is encoded as a "mov r8, r8". Technically, the bf00
1435 // encoding is available on ARMv6K, but we don't differentiate that finely.
1436 def : InstAlias<"nop", (tMOVr R8, R8, 14, 0)>,Requires<[IsThumb, IsThumb1Only]>;
1437
1438
1439 // For round-trip assembly/disassembly, we have to handle a CPS instruction
1440 // without any iflags. That's not, strictly speaking, valid syntax, but it's
1441 // a useful extention and assembles to defined behaviour (the insn does
1442 // nothing).
1443 def : tInstAlias<"cps$imod", (tCPS imod_op:$imod, 0)>;
1444 def : tInstAlias<"cps$imod", (tCPS imod_op:$imod, 0)>;
1445
1446 // "neg" is and alias for "rsb rd, rn, #0"
1447 def : tInstAlias<"neg${s}${p} $Rd, $Rm",
1448                  (tRSB tGPR:$Rd, s_cc_out:$s, tGPR:$Rm, pred:$p)>;
1449