lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  20                        SDNPVariadic]>;
  21
  22 def imm_sr_XFORM: SDNodeXForm<imm, [{
  23   unsigned Imm = N->getZExtValue();
  24   return CurDAG->getTargetConstant((Imm == 32 ? 0 : Imm), MVT::i32);
  25 }]>;
  26 def ThumbSRImmAsmOperand: AsmOperandClass { let Name = "ImmThumbSR"; }
  27 def imm_sr : Operand<i32>, PatLeaf<(imm), [{
  28   uint64_t Imm = N->getZExtValue();
  29   return Imm > 0 && Imm <= 32;
  30 }], imm_sr_XFORM> {
  31   let PrintMethod = "printThumbSRImm";
  32   let ParserMatchClass = ThumbSRImmAsmOperand;
  33 }
  34
  35 def imm_neg_XFORM : SDNodeXForm<imm, [{
  36   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  37 }]>;
  38 def imm_comp_XFORM : SDNodeXForm<imm, [{
  39   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  40 }]>;
  41
  42 def imm0_7_neg : PatLeaf<(i32 imm), [{
  43   return (uint32_t)-N->getZExtValue() < 8;
  44 }], imm_neg_XFORM>;
  45
  46 def imm0_255_comp : PatLeaf<(i32 imm), [{
  47   return ~((uint32_t)N->getZExtValue()) < 256;
  48 }]>;
  49
  50 def imm8_255 : ImmLeaf<i32, [{
  51   return Imm >= 8 && Imm < 256;
  52 }]>;
  53 def imm8_255_neg : PatLeaf<(i32 imm), [{
  54   unsigned Val = -N->getZExtValue();
  55   return Val >= 8 && Val < 256;
  56 }], imm_neg_XFORM>;
  57
  58 // Break imm's up into two pieces: an immediate + a left shift. This uses
  59 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  60 // to get the val/shift pieces.
  61 def thumb_immshifted : PatLeaf<(imm), [{
  62   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  63 }]>;
  64
  65 def thumb_immshifted_val : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  71   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  72   return CurDAG->getTargetConstant(V, MVT::i32);
  73 }]>;
  74
  75 // ADR instruction labels.
  76 def t_adrlabel : Operand<i32> {
  77   let EncoderMethod = "getThumbAdrLabelOpValue";
  78 }
  79
  80 // Scaled 4 immediate.
  81 def t_imm_s4 : Operand<i32> {
  82   let PrintMethod = "printThumbS4ImmOperand";
  83   let OperandType = "OPERAND_IMMEDIATE";
  84 }
  85
  86 // Define Thumb specific addressing modes.
  87
  88 let OperandType = "OPERAND_PCREL" in {
  89 def t_brtarget : Operand<OtherVT> {
  90   let EncoderMethod = "getThumbBRTargetOpValue";
  91   let DecoderMethod = "DecodeThumbBROperand";
  92 }
  93
  94 def t_bcctarget : Operand<i32> {
  95   let EncoderMethod = "getThumbBCCTargetOpValue";
  96   let DecoderMethod = "DecodeThumbBCCTargetOperand";
  97 }
  98
  99 def t_cbtarget : Operand<i32> {
 100   let EncoderMethod = "getThumbCBTargetOpValue";
 101   let DecoderMethod = "DecodeThumbCmpBROperand";
 102 }
 103
 104 def t_bltarget : Operand<i32> {
 105   let EncoderMethod = "getThumbBLTargetOpValue";
 106   let DecoderMethod = "DecodeThumbBLTargetOperand";
 107 }
 108
 109 def t_blxtarget : Operand<i32> {
 110   let EncoderMethod = "getThumbBLXTargetOpValue";
 111   let DecoderMethod = "DecodeThumbBLXOffset";
 112 }
 113 }
 114
 115 // t_addrmode_rr := reg + reg
 116 //
 117 def t_addrmode_rr_asm_operand : AsmOperandClass { let Name = "MemThumbRR"; }
 118 def t_addrmode_rr : Operand<i32>,
 119                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 120   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 121   let PrintMethod = "printThumbAddrModeRROperand";
 122   let DecoderMethod = "DecodeThumbAddrModeRR";
 123   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 124 }
 125
 126 // t_addrmode_rrs := reg + reg
 127 //
 128 def t_addrmode_rrs1 : Operand<i32>,
 129                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S1", []> {
 130   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 131   let PrintMethod = "printThumbAddrModeRROperand";
 132   let DecoderMethod = "DecodeThumbAddrModeRR";
 133   let ParserMatchClass = t_addrmode_rr_asm_operand;
 134   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 135 }
 136 def t_addrmode_rrs2 : Operand<i32>,
 137                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S2", []> {
 138   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 139   let DecoderMethod = "DecodeThumbAddrModeRR";
 140   let PrintMethod = "printThumbAddrModeRROperand";
 141   let ParserMatchClass = t_addrmode_rr_asm_operand;
 142   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 143 }
 144 def t_addrmode_rrs4 : Operand<i32>,
 145                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S4", []> {
 146   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 147   let DecoderMethod = "DecodeThumbAddrModeRR";
 148   let PrintMethod = "printThumbAddrModeRROperand";
 149   let ParserMatchClass = t_addrmode_rr_asm_operand;
 150   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 151 }
 152
 153 // t_addrmode_is4 := reg + imm5 * 4
 154 //
 155 def t_addrmode_is4 : Operand<i32>,
 156                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S4", []> {
 157   let EncoderMethod = "getAddrModeISOpValue";
 158   let DecoderMethod = "DecodeThumbAddrModeIS";
 159   let PrintMethod = "printThumbAddrModeImm5S4Operand";
 160   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 161 }
 162
 163 // t_addrmode_is2 := reg + imm5 * 2
 164 //
 165 def t_addrmode_is2 : Operand<i32>,
 166                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S2", []> {
 167   let EncoderMethod = "getAddrModeISOpValue";
 168   let DecoderMethod = "DecodeThumbAddrModeIS";
 169   let PrintMethod = "printThumbAddrModeImm5S2Operand";
 170   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 171 }
 172
 173 // t_addrmode_is1 := reg + imm5
 174 //
 175 def t_addrmode_is1 : Operand<i32>,
 176                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S1", []> {
 177   let EncoderMethod = "getAddrModeISOpValue";
 178   let DecoderMethod = "DecodeThumbAddrModeIS";
 179   let PrintMethod = "printThumbAddrModeImm5S1Operand";
 180   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 181 }
 182
 183 // t_addrmode_sp := sp + imm8 * 4
 184 //
 185 def t_addrmode_sp : Operand<i32>,
 186                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 187   let EncoderMethod = "getAddrModeThumbSPOpValue";
 188   let DecoderMethod = "DecodeThumbAddrModeSP";
 189   let PrintMethod = "printThumbAddrModeSPOperand";
 190   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 191 }
 192
 193 // t_addrmode_pc := <label> => pc + imm8 * 4
 194 //
 195 def t_addrmode_pc : Operand<i32> {
 196   let EncoderMethod = "getAddrModePCOpValue";
 197   let DecoderMethod = "DecodeThumbAddrModePC";
 198 }
 199
 200 //===----------------------------------------------------------------------===//
 201 //  Miscellaneous Instructions.
 202 //
 203
 204 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 205 // from removing one half of the matched pairs. That breaks PEI, which assumes
 206 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 207 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 208 def tADJCALLSTACKUP :
 209   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 210              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 211             Requires<[IsThumb, IsThumb1Only]>;
 212
 213 def tADJCALLSTACKDOWN :
 214   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 215              [(ARMcallseq_start imm:$amt)]>,
 216             Requires<[IsThumb, IsThumb1Only]>;
 217 }
 218
 219 class T1SystemEncoding<bits<8> opc>
 220   : T1Encoding<0b101111> {
 221   let Inst{9-8} = 0b11;
 222   let Inst{7-0} = opc;
 223 }
 224
 225 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "", []>,
 226            T1SystemEncoding<0x00>; // A8.6.110
 227
 228 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "", []>,
 229            T1SystemEncoding<0x10>; // A8.6.410
 230
 231 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "", []>,
 232            T1SystemEncoding<0x20>; // A8.6.408
 233
 234 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "", []>,
 235            T1SystemEncoding<0x30>; // A8.6.409
 236
 237 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "", []>,
 238            T1SystemEncoding<0x40>; // A8.6.157
 239
 240 // The imm operand $val can be used by a debugger to store more information
 241 // about the breakpoint.
 242 def tBKPT : T1I<(outs), (ins imm0_255:$val), NoItinerary, "bkpt\t$val",
 243                 []>,
 244            T1Encoding<0b101111> {
 245   let Inst{9-8} = 0b10;
 246   // A8.6.22
 247   bits<8> val;
 248   let Inst{7-0} = val;
 249 }
 250
 251 def tSETEND : T1I<(outs), (ins setend_op:$end), NoItinerary, "setend\t$end",
 252                   []>, T1Encoding<0b101101> {
 253   bits<1> end;
 254   // A8.6.156
 255   let Inst{9-5} = 0b10010;
 256   let Inst{4}   = 1;
 257   let Inst{3}   = end;
 258   let Inst{2-0} = 0b000;
 259 }
 260
 261 // Change Processor State is a system instruction -- for disassembly only.
 262 def tCPS : T1I<(outs), (ins imod_op:$imod, iflags_op:$iflags),
 263                 NoItinerary, "cps$imod $iflags",
 264                 [/* For disassembly only; pattern left blank */]>,
 265            T1Misc<0b0110011> {
 266   // A8.6.38 & B6.1.1
 267   bit imod;
 268   bits<3> iflags;
 269
 270   let Inst{4}   = imod;
 271   let Inst{3}   = 0;
 272   let Inst{2-0} = iflags;
 273   let DecoderMethod = "DecodeThumbCPS";
 274 }
 275
 276 // For both thumb1 and thumb2.
 277 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 278 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 279                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 280               T1Special<{0,0,?,?}> {
 281   // A8.6.6
 282   bits<3> dst;
 283   let Inst{6-3} = 0b1111; // Rm = pc
 284   let Inst{2-0} = dst;
 285 }
 286
 287 // ADD <Rd>, sp, #<imm8>
 288 // This is rematerializable, which is particularly useful for taking the
 289 // address of locals.
 290 let isReMaterializable = 1 in
 291 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 292                    "add\t$dst, $sp, $rhs", []>,
 293                T1Encoding<{1,0,1,0,1,?}> {
 294   // A6.2 & A8.6.8
 295   bits<3> dst;
 296   bits<8> rhs;
 297   let Inst{10-8} = dst;
 298   let Inst{7-0}  = rhs;
 299   let DecoderMethod = "DecodeThumbAddSpecialReg";
 300 }
 301
 302 // ADD sp, sp, #<imm7>
 303 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 304                   "add\t$dst, $rhs", []>,
 305               T1Misc<{0,0,0,0,0,?,?}> {
 306   // A6.2.5 & A8.6.8
 307   bits<7> rhs;
 308   let Inst{6-0} = rhs;
 309   let DecoderMethod = "DecodeThumbAddSPImm";
 310 }
 311
 312 // SUB sp, sp, #<imm7>
 313 // FIXME: The encoding and the ASM string don't match up.
 314 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 315                   "sub\t$dst, $rhs", []>,
 316               T1Misc<{0,0,0,0,1,?,?}> {
 317   // A6.2.5 & A8.6.214
 318   bits<7> rhs;
 319   let Inst{6-0} = rhs;
 320   let DecoderMethod = "DecodeThumbAddSPImm";
 321 }
 322
 323 // ADD <Rm>, sp
 324 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 325                   "add\t$dst, $rhs", []>,
 326               T1Special<{0,0,?,?}> {
 327   // A8.6.9 Encoding T1
 328   bits<4> dst;
 329   let Inst{7}   = dst{3};
 330   let Inst{6-3} = 0b1101;
 331   let Inst{2-0} = dst{2-0};
 332   let DecoderMethod = "DecodeThumbAddSPReg";
 333 }
 334
 335 // ADD sp, <Rm>
 336 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 337                   "add\t$dst, $rhs", []>,
 338               T1Special<{0,0,?,?}> {
 339   // A8.6.9 Encoding T2
 340   bits<4> dst;
 341   let Inst{7} = 1;
 342   let Inst{6-3} = dst;
 343   let Inst{2-0} = 0b101;
 344   let DecoderMethod = "DecodeThumbAddSPReg";
 345 }
 346
 347 //===----------------------------------------------------------------------===//
 348 //  Control Flow Instructions.
 349 //
 350
 351 // Indirect branches
 352 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 353   def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
 354             T1Special<{1,1,0,?}> {
 355     // A6.2.3 & A8.6.25
 356     bits<4> Rm;
 357     let Inst{6-3} = Rm;
 358     let Inst{2-0} = 0b000;
 359   }
 360 }
 361
 362 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 363   def tBX_RET : tPseudoExpand<(outs), (ins pred:$p), 2, IIC_Br,
 364                    [(ARMretflag)], (tBX LR, pred:$p)>;
 365
 366   // Alternative return instruction used by vararg functions.
 367   def tBX_RET_vararg : tPseudoExpand<(outs), (ins tGPR:$Rm, pred:$p),
 368                    2, IIC_Br, [],
 369                    (tBX GPR:$Rm, pred:$p)>;
 370 }
 371
 372 // All calls clobber the non-callee saved registers. SP is marked as a use to
 373 // prevent stack-pointer assignments that appear immediately before calls from
 374 // potentially appearing dead.
 375 let isCall = 1,
 376   // On non-Darwin platforms R9 is callee-saved.
 377   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 378   Uses = [SP] in {
 379   // Also used for Thumb2
 380   def tBL  : TIx2<0b11110, 0b11, 1,
 381                   (outs), (ins pred:$p, t_bltarget:$func, variable_ops), IIC_Br,
 382                   "bl${p}\t$func",
 383                   [(ARMtcall tglobaladdr:$func)]>,
 384              Requires<[IsThumb, IsNotDarwin]> {
 385     bits<22> func;
 386     let Inst{26} = func{21};
 387     let Inst{25-16} = func{20-11};
 388     let Inst{13} = 1;
 389     let Inst{11} = 1;
 390     let Inst{10-0} = func{10-0};
 391   }
 392
 393   // ARMv5T and above, also used for Thumb2
 394   def tBLXi : TIx2<0b11110, 0b11, 0,
 395                  (outs), (ins pred:$p, t_blxtarget:$func, variable_ops), IIC_Br,
 396                    "blx${p}\t$func",
 397                    [(ARMcall tglobaladdr:$func)]>,
 398               Requires<[IsThumb, HasV5T, IsNotDarwin]> {
 399     bits<21> func;
 400     let Inst{25-16} = func{20-11};
 401     let Inst{13} = 1;
 402     let Inst{11} = 1;
 403     let Inst{10-1} = func{10-1};
 404     let Inst{0} = 0; // func{0} is assumed zero
 405   }
 406
 407   // Also used for Thumb2
 408   def tBLXr : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 409                   "blx${p}\t$func",
 410                   [(ARMtcall GPR:$func)]>,
 411               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 412               T1Special<{1,1,1,?}> { // A6.2.3 & A8.6.24;
 413     bits<4> func;
 414     let Inst{6-3} = func;
 415     let Inst{2-0} = 0b000;
 416   }
 417
 418   // ARMv4T
 419   def tBX_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 420                   4, IIC_Br,
 421                   [(ARMcall_nolink tGPR:$func)]>,
 422             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 423 }
 424
 425 let isCall = 1,
 426   // On Darwin R9 is call-clobbered.
 427   // R7 is marked as a use to prevent frame-pointer assignments from being
 428   // moved above / below calls.
 429   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 430   Uses = [R7, SP] in {
 431   // Also used for Thumb2
 432   def tBLr9 : tPseudoExpand<(outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 433                           4, IIC_Br, [(ARMtcall tglobaladdr:$func)],
 434                           (tBL pred:$p, t_bltarget:$func)>,
 435               Requires<[IsThumb, IsDarwin]>;
 436
 437   // ARMv5T and above, also used for Thumb2
 438   def tBLXi_r9 : tPseudoExpand<(outs), (ins pred:$p, t_blxtarget:$func, variable_ops),
 439                       4, IIC_Br, [(ARMcall tglobaladdr:$func)],
 440                       (tBLXi pred:$p, t_blxtarget:$func)>,
 441                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 442
 443   // Also used for Thumb2
 444   def tBLXr_r9 : tPseudoExpand<(outs), (ins pred:$p, GPR:$func, variable_ops),
 445                     2, IIC_Br, [(ARMtcall GPR:$func)],
 446                     (tBLXr pred:$p, GPR:$func)>,
 447                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 448
 449   // ARMv4T
 450   def tBXr9_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 451                    4, IIC_Br,
 452                    [(ARMcall_nolink tGPR:$func)]>,
 453               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 454 }
 455
 456 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 457   let isPredicable = 1 in
 458   def tB   : T1I<(outs), (ins t_brtarget:$target), IIC_Br,
 459                  "b\t$target", [(br bb:$target)]>,
 460              T1Encoding<{1,1,1,0,0,?}> {
 461     bits<11> target;
 462     let Inst{10-0} = target;
 463   }
 464
 465   // Far jump
 466   // Just a pseudo for a tBL instruction. Needed to let regalloc know about
 467   // the clobber of LR.
 468   let Defs = [LR] in
 469   def tBfar : tPseudoExpand<(outs), (ins t_bltarget:$target, pred:$p),
 470                           4, IIC_Br, [], (tBL pred:$p, t_bltarget:$target)>;
 471
 472   def tBR_JTr : tPseudoInst<(outs),
 473                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 474                       0, IIC_Br,
 475                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 476     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 477   }
 478 }
 479
 480 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 481 // a two-value operand where a dag node expects two operands. :(
 482 let isBranch = 1, isTerminator = 1 in
 483   def tBcc : T1I<(outs), (ins t_bcctarget:$target, pred:$p), IIC_Br,
 484                  "b${p}\t$target",
 485                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 486              T1BranchCond<{1,1,0,1}> {
 487   bits<4> p;
 488   bits<8> target;
 489   let Inst{11-8} = p;
 490   let Inst{7-0} = target;
 491 }
 492
 493 // Tail calls
 494 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 495   // Darwin versions.
 496   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
 497       Uses = [SP] in {
 498     // tTAILJMPd: Darwin version uses a Thumb2 branch (no Thumb1 tail calls
 499     // on Darwin), so it's in ARMInstrThumb2.td.
 500     def tTAILJMPr : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 501                      4, IIC_Br, [],
 502                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 503                      Requires<[IsThumb, IsDarwin]>;
 504   }
 505   // Non-Darwin versions (the difference is R9).
 506   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
 507       Uses = [SP] in {
 508     def tTAILJMPdND : tPseudoExpand<(outs), (ins t_brtarget:$dst, variable_ops),
 509                    4, IIC_Br, [],
 510                    (tB t_brtarget:$dst)>,
 511                  Requires<[IsThumb, IsNotDarwin]>;
 512     def tTAILJMPrND : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 513                      4, IIC_Br, [],
 514                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 515                      Requires<[IsThumb, IsNotDarwin]>;
 516   }
 517 }
 518
 519
 520 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 521 // A8.6.16 B: Encoding T1
 522 // If Inst{11-8} == 0b1111 then SEE SVC
 523 let isCall = 1, Uses = [SP] in
 524 def tSVC : T1pI<(outs), (ins imm0_255:$imm), IIC_Br,
 525                 "svc", "\t$imm", []>, Encoding16 {
 526   bits<8> imm;
 527   let Inst{15-12} = 0b1101;
 528   let Inst{11-8}  = 0b1111;
 529   let Inst{7-0}   = imm;
 530 }
 531
 532 // The assembler uses 0xDEFE for a trap instruction.
 533 let isBarrier = 1, isTerminator = 1 in
 534 def tTRAP : TI<(outs), (ins), IIC_Br,
 535                "trap", [(trap)]>, Encoding16 {
 536   let Inst = 0xdefe;
 537 }
 538
 539 //===----------------------------------------------------------------------===//
 540 //  Load Store Instructions.
 541 //
 542
 543 // Loads: reg/reg and reg/imm5
 544 let canFoldAsLoad = 1, isReMaterializable = 1 in
 545 multiclass thumb_ld_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 546                               Operand AddrMode_r, Operand AddrMode_i,
 547                               AddrMode am, InstrItinClass itin_r,
 548                               InstrItinClass itin_i, string asm,
 549                               PatFrag opnode> {
 550   def r : // reg/reg
 551     T1pILdStEncode<reg_opc,
 552                    (outs tGPR:$Rt), (ins AddrMode_r:$addr),
 553                    am, itin_r, asm, "\t$Rt, $addr",
 554                    [(set tGPR:$Rt, (opnode AddrMode_r:$addr))]>;
 555   def i : // reg/imm5
 556     T1pILdStEncodeImm<imm_opc, 1 /* Load */,
 557                       (outs tGPR:$Rt), (ins AddrMode_i:$addr),
 558                       am, itin_i, asm, "\t$Rt, $addr",
 559                       [(set tGPR:$Rt, (opnode AddrMode_i:$addr))]>;
 560 }
 561 // Stores: reg/reg and reg/imm5
 562 multiclass thumb_st_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 563                               Operand AddrMode_r, Operand AddrMode_i,
 564                               AddrMode am, InstrItinClass itin_r,
 565                               InstrItinClass itin_i, string asm,
 566                               PatFrag opnode> {
 567   def r : // reg/reg
 568     T1pILdStEncode<reg_opc,
 569                    (outs), (ins tGPR:$Rt, AddrMode_r:$addr),
 570                    am, itin_r, asm, "\t$Rt, $addr",
 571                    [(opnode tGPR:$Rt, AddrMode_r:$addr)]>;
 572   def i : // reg/imm5
 573     T1pILdStEncodeImm<imm_opc, 0 /* Store */,
 574                       (outs), (ins tGPR:$Rt, AddrMode_i:$addr),
 575                       am, itin_i, asm, "\t$Rt, $addr",
 576                       [(opnode tGPR:$Rt, AddrMode_i:$addr)]>;
 577 }
 578
 579 // A8.6.57 & A8.6.60
 580 defm tLDR  : thumb_ld_rr_ri_enc<0b100, 0b0110, t_addrmode_rrs4,
 581                                 t_addrmode_is4, AddrModeT1_4,
 582                                 IIC_iLoad_r, IIC_iLoad_i, "ldr",
 583                                 UnOpFrag<(load node:$Src)>>;
 584
 585 // A8.6.64 & A8.6.61
 586 defm tLDRB : thumb_ld_rr_ri_enc<0b110, 0b0111, t_addrmode_rrs1,
 587                                 t_addrmode_is1, AddrModeT1_1,
 588                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrb",
 589                                 UnOpFrag<(zextloadi8 node:$Src)>>;
 590
 591 // A8.6.76 & A8.6.73
 592 defm tLDRH : thumb_ld_rr_ri_enc<0b101, 0b1000, t_addrmode_rrs2,
 593                                 t_addrmode_is2, AddrModeT1_2,
 594                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrh",
 595                                 UnOpFrag<(zextloadi16 node:$Src)>>;
 596
 597 let AddedComplexity = 10 in
 598 def tLDRSB :                    // A8.6.80
 599   T1pILdStEncode<0b011, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 600                  AddrModeT1_1, IIC_iLoad_bh_r,
 601                  "ldrsb", "\t$Rt, $addr",
 602                  [(set tGPR:$Rt, (sextloadi8 t_addrmode_rr:$addr))]>;
 603
 604 let AddedComplexity = 10 in
 605 def tLDRSH :                    // A8.6.84
 606   T1pILdStEncode<0b111, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 607                  AddrModeT1_2, IIC_iLoad_bh_r,
 608                  "ldrsh", "\t$Rt, $addr",
 609                  [(set tGPR:$Rt, (sextloadi16 t_addrmode_rr:$addr))]>;
 610
 611 let canFoldAsLoad = 1 in
 612 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 613                     "ldr", "\t$Rt, $addr",
 614                     [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 615               T1LdStSP<{1,?,?}> {
 616   bits<3> Rt;
 617   bits<8> addr;
 618   let Inst{10-8} = Rt;
 619   let Inst{7-0} = addr;
 620 }
 621
 622 // Load tconstpool
 623 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 624 let canFoldAsLoad = 1, isReMaterializable = 1, isCodeGenOnly = 1 in
 625 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 626                   "ldr", ".n\t$Rt, $addr",
 627                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 628               T1Encoding<{0,1,0,0,1,?}> {
 629   // A6.2 & A8.6.59
 630   bits<3> Rt;
 631   bits<8> addr;
 632   let Inst{10-8} = Rt;
 633   let Inst{7-0}  = addr;
 634 }
 635
 636 // FIXME: Remove this entry when the above ldr.n workaround is fixed.
 637 // For disassembly use only.
 638 def tLDRpciDIS : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 639                        "ldr", "\t$Rt, $addr",
 640                        [/* disassembly only */]>,
 641                  T1Encoding<{0,1,0,0,1,?}> {
 642   // A6.2 & A8.6.59
 643   bits<3> Rt;
 644   bits<8> addr;
 645   let Inst{10-8} = Rt;
 646   let Inst{7-0}  = addr;
 647 }
 648
 649 // A8.6.194 & A8.6.192
 650 defm tSTR  : thumb_st_rr_ri_enc<0b000, 0b0110, t_addrmode_rrs4,
 651                                 t_addrmode_is4, AddrModeT1_4,
 652                                 IIC_iStore_r, IIC_iStore_i, "str",
 653                                 BinOpFrag<(store node:$LHS, node:$RHS)>>;
 654
 655 // A8.6.197 & A8.6.195
 656 defm tSTRB : thumb_st_rr_ri_enc<0b010, 0b0111, t_addrmode_rrs1,
 657                                 t_addrmode_is1, AddrModeT1_1,
 658                                 IIC_iStore_bh_r, IIC_iStore_bh_i, "strb",
 659                                 BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
 660
 661 // A8.6.207 & A8.6.205
 662 defm tSTRH : thumb_st_rr_ri_enc<0b001, 0b1000, t_addrmode_rrs2,
 663                                t_addrmode_is2, AddrModeT1_2,
 664                                IIC_iStore_bh_r, IIC_iStore_bh_i, "strh",
 665                                BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
 666
 667
 668 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 669                     "str", "\t$Rt, $addr",
 670                     [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 671               T1LdStSP<{0,?,?}> {
 672   bits<3> Rt;
 673   bits<8> addr;
 674   let Inst{10-8} = Rt;
 675   let Inst{7-0} = addr;
 676 }
 677
 678 //===----------------------------------------------------------------------===//
 679 //  Load / store multiple Instructions.
 680 //
 681
 682 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 683                            InstrItinClass itin_upd, bits<6> T1Enc,
 684                            bit L_bit, string baseOpc> {
 685   def IA :
 686     T1I<(outs), (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 687         itin, !strconcat(asm, "${p}\t$Rn, $regs"), []>,
 688        T1Encoding<T1Enc> {
 689     bits<3> Rn;
 690     bits<8> regs;
 691     let Inst{10-8} = Rn;
 692     let Inst{7-0}  = regs;
 693   }
 694
 695   def IA_UPD :
 696     InstTemplate<AddrModeNone, 0, IndexModeNone, Pseudo, GenericDomain,
 697                  "$Rn = $wb", itin_upd>,
 698     PseudoInstExpansion<(!cast<Instruction>(!strconcat(baseOpc, "IA"))
 699                        tGPR:$Rn, pred:$p, reglist:$regs)> {
 700     let Size = 2;
 701     let OutOperandList = (outs GPR:$wb);
 702     let InOperandList = (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops);
 703     let Pattern = [];
 704     let isCodeGenOnly = 1;
 705     let isPseudo = 1;
 706     list<Predicate> Predicates = [IsThumb];
 707   }
 708 }
 709
 710 // These require base address to be written back or one of the loaded regs.
 711 let neverHasSideEffects = 1 in {
 712
 713 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 714 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 715                             {1,1,0,0,1,?}, 1, "tLDM">;
 716
 717 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 718 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 719                             {1,1,0,0,0,?}, 0, "tSTM">;
 720
 721 } // neverHasSideEffects
 722
 723 def : InstAlias<"ldm${p} $Rn!, $regs",
 724                 (tLDMIA tGPR:$Rn, pred:$p, reglist:$regs)>,
 725         Requires<[IsThumb, IsThumb1Only]>;
 726
 727
 728 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 729 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 730                IIC_iPop,
 731                "pop${p}\t$regs", []>,
 732            T1Misc<{1,1,0,?,?,?,?}> {
 733   bits<16> regs;
 734   let Inst{8}   = regs{15};
 735   let Inst{7-0} = regs{7-0};
 736 }
 737
 738 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 739 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 740                 IIC_iStore_m,
 741                 "push${p}\t$regs", []>,
 742             T1Misc<{0,1,0,?,?,?,?}> {
 743   bits<16> regs;
 744   let Inst{8}   = regs{14};
 745   let Inst{7-0} = regs{7-0};
 746 }
 747
 748 //===----------------------------------------------------------------------===//
 749 //  Arithmetic Instructions.
 750 //
 751
 752 // Helper classes for encoding T1pI patterns:
 753 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 754                    string opc, string asm, list<dag> pattern>
 755     : T1pI<oops, iops, itin, opc, asm, pattern>,
 756       T1DataProcessing<opA> {
 757   bits<3> Rm;
 758   bits<3> Rn;
 759   let Inst{5-3} = Rm;
 760   let Inst{2-0} = Rn;
 761 }
 762 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 763                      string opc, string asm, list<dag> pattern>
 764     : T1pI<oops, iops, itin, opc, asm, pattern>,
 765       T1Misc<opA> {
 766   bits<3> Rm;
 767   bits<3> Rd;
 768   let Inst{5-3} = Rm;
 769   let Inst{2-0} = Rd;
 770 }
 771
 772 // Helper classes for encoding T1sI patterns:
 773 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 774                    string opc, string asm, list<dag> pattern>
 775     : T1sI<oops, iops, itin, opc, asm, pattern>,
 776       T1DataProcessing<opA> {
 777   bits<3> Rd;
 778   bits<3> Rn;
 779   let Inst{5-3} = Rn;
 780   let Inst{2-0} = Rd;
 781 }
 782 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 783                     string opc, string asm, list<dag> pattern>
 784     : T1sI<oops, iops, itin, opc, asm, pattern>,
 785       T1General<opA> {
 786   bits<3> Rm;
 787   bits<3> Rn;
 788   bits<3> Rd;
 789   let Inst{8-6} = Rm;
 790   let Inst{5-3} = Rn;
 791   let Inst{2-0} = Rd;
 792 }
 793 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 794                        string opc, string asm, list<dag> pattern>
 795     : T1sI<oops, iops, itin, opc, asm, pattern>,
 796       T1General<opA> {
 797   bits<3> Rd;
 798   bits<3> Rm;
 799   let Inst{5-3} = Rm;
 800   let Inst{2-0} = Rd;
 801 }
 802
 803 // Helper classes for encoding T1sIt patterns:
 804 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 805                     string opc, string asm, list<dag> pattern>
 806     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 807       T1DataProcessing<opA> {
 808   bits<3> Rdn;
 809   bits<3> Rm;
 810   let Inst{5-3} = Rm;
 811   let Inst{2-0} = Rdn;
 812 }
 813 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 814                         string opc, string asm, list<dag> pattern>
 815     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 816       T1General<opA> {
 817   bits<3> Rdn;
 818   bits<8> imm8;
 819   let Inst{10-8} = Rdn;
 820   let Inst{7-0}  = imm8;
 821 }
 822
 823 // Add with carry register
 824 let isCommutable = 1, Uses = [CPSR] in
 825 def tADC :                      // A8.6.2
 826   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 827                 "adc", "\t$Rdn, $Rm",
 828                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 829
 830 // Add immediate
 831 def tADDi3 :                    // A8.6.4 T1
 832   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
 833                    IIC_iALUi,
 834                    "add", "\t$Rd, $Rm, $imm3",
 835                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 836   bits<3> imm3;
 837   let Inst{8-6} = imm3;
 838 }
 839
 840 def tADDi8 :                    // A8.6.4 T2
 841   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn),
 842                     (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
 843                     "add", "\t$Rdn, $imm8",
 844                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 845
 846 // Add register
 847 let isCommutable = 1 in
 848 def tADDrr :                    // A8.6.6 T1
 849   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 850                 IIC_iALUr,
 851                 "add", "\t$Rd, $Rn, $Rm",
 852                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 853
 854 let neverHasSideEffects = 1 in
 855 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 856                      "add", "\t$Rdn, $Rm", []>,
 857                T1Special<{0,0,?,?}> {
 858   // A8.6.6 T2
 859   bits<4> Rdn;
 860   bits<4> Rm;
 861   let Inst{7}   = Rdn{3};
 862   let Inst{6-3} = Rm;
 863   let Inst{2-0} = Rdn{2-0};
 864 }
 865
 866 // AND register
 867 let isCommutable = 1 in
 868 def tAND :                      // A8.6.12
 869   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 870                 IIC_iBITr,
 871                 "and", "\t$Rdn, $Rm",
 872                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 873
 874 // ASR immediate
 875 def tASRri :                    // A8.6.14
 876   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
 877                    IIC_iMOVsi,
 878                    "asr", "\t$Rd, $Rm, $imm5",
 879                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm_sr:$imm5)))]> {
 880   bits<5> imm5;
 881   let Inst{10-6} = imm5;
 882 }
 883
 884 // ASR register
 885 def tASRrr :                    // A8.6.15
 886   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 887                 IIC_iMOVsr,
 888                 "asr", "\t$Rdn, $Rm",
 889                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 890
 891 // BIC register
 892 def tBIC :                      // A8.6.20
 893   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 894                 IIC_iBITr,
 895                 "bic", "\t$Rdn, $Rm",
 896                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 897
 898 // CMN register
 899 let isCompare = 1, Defs = [CPSR] in {
 900 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 901 //       Compare-to-zero still works out, just not the relationals
 902 //def tCMN :                     // A8.6.33
 903 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 904 //               IIC_iCMPr,
 905 //               "cmn", "\t$lhs, $rhs",
 906 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 907
 908 def tCMNz :                     // A8.6.33
 909   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 910                IIC_iCMPr,
 911                "cmn", "\t$Rn, $Rm",
 912                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 913
 914 } // isCompare = 1, Defs = [CPSR]
 915
 916 // CMP immediate
 917 let isCompare = 1, Defs = [CPSR] in {
 918 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, imm0_255:$imm8), IIC_iCMPi,
 919                   "cmp", "\t$Rn, $imm8",
 920                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 921              T1General<{1,0,1,?,?}> {
 922   // A8.6.35
 923   bits<3> Rn;
 924   bits<8> imm8;
 925   let Inst{10-8} = Rn;
 926   let Inst{7-0}  = imm8;
 927 }
 928
 929 // CMP register
 930 def tCMPr :                     // A8.6.36 T1
 931   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 932                IIC_iCMPr,
 933                "cmp", "\t$Rn, $Rm",
 934                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 935
 936 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 937                    "cmp", "\t$Rn, $Rm", []>,
 938               T1Special<{0,1,?,?}> {
 939   // A8.6.36 T2
 940   bits<4> Rm;
 941   bits<4> Rn;
 942   let Inst{7}   = Rn{3};
 943   let Inst{6-3} = Rm;
 944   let Inst{2-0} = Rn{2-0};
 945 }
 946 } // isCompare = 1, Defs = [CPSR]
 947
 948
 949 // XOR register
 950 let isCommutable = 1 in
 951 def tEOR :                      // A8.6.45
 952   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 953                 IIC_iBITr,
 954                 "eor", "\t$Rdn, $Rm",
 955                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 956
 957 // LSL immediate
 958 def tLSLri :                    // A8.6.88
 959   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 960                    IIC_iMOVsi,
 961                    "lsl", "\t$Rd, $Rm, $imm5",
 962                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
 963   bits<5> imm5;
 964   let Inst{10-6} = imm5;
 965 }
 966
 967 // LSL register
 968 def tLSLrr :                    // A8.6.89
 969   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 970                 IIC_iMOVsr,
 971                 "lsl", "\t$Rdn, $Rm",
 972                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
 973
 974 // LSR immediate
 975 def tLSRri :                    // A8.6.90
 976   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
 977                    IIC_iMOVsi,
 978                    "lsr", "\t$Rd, $Rm, $imm5",
 979                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm_sr:$imm5)))]> {
 980   bits<5> imm5;
 981   let Inst{10-6} = imm5;
 982 }
 983
 984 // LSR register
 985 def tLSRrr :                    // A8.6.91
 986   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 987                 IIC_iMOVsr,
 988                 "lsr", "\t$Rdn, $Rm",
 989                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
 990
 991 // Move register
 992 let isMoveImm = 1 in
 993 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins imm0_255:$imm8), IIC_iMOVi,
 994                   "mov", "\t$Rd, $imm8",
 995                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 996              T1General<{1,0,0,?,?}> {
 997   // A8.6.96
 998   bits<3> Rd;
 999   bits<8> imm8;
1000   let Inst{10-8} = Rd;
1001   let Inst{7-0}  = imm8;
1002 }
1003
1004 // A7-73: MOV(2) - mov setting flag.
1005
1006 let neverHasSideEffects = 1 in {
1007 def tMOVr : Thumb1pI<(outs GPR:$Rd), (ins GPR:$Rm), AddrModeNone,
1008                       2, IIC_iMOVr,
1009                       "mov", "\t$Rd, $Rm", "", []>,
1010                   T1Special<{1,0,?,?}> {
1011   // A8.6.97
1012   bits<4> Rd;
1013   bits<4> Rm;
1014   let Inst{7}   = Rd{3};
1015   let Inst{6-3} = Rm;
1016   let Inst{2-0} = Rd{2-0};
1017 }
1018 let Defs = [CPSR] in
1019 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1020                       "movs\t$Rd, $Rm", []>, Encoding16 {
1021   // A8.6.97
1022   bits<3> Rd;
1023   bits<3> Rm;
1024   let Inst{15-6} = 0b0000000000;
1025   let Inst{5-3}  = Rm;
1026   let Inst{2-0}  = Rd;
1027 }
1028 } // neverHasSideEffects
1029
1030 // Multiply register
1031 let isCommutable = 1 in
1032 def tMUL :                      // A8.6.105 T1
1033   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1034                 IIC_iMUL32,
1035                 "mul", "\t$Rdn, $Rm, $Rdn",
1036                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1037
1038 // Move inverse register
1039 def tMVN :                      // A8.6.107
1040   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1041                "mvn", "\t$Rd, $Rn",
1042                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1043
1044 // Bitwise or register
1045 let isCommutable = 1 in
1046 def tORR :                      // A8.6.114
1047   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1048                 IIC_iBITr,
1049                 "orr", "\t$Rdn, $Rm",
1050                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1051
1052 // Swaps
1053 def tREV :                      // A8.6.134
1054   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1055                  IIC_iUNAr,
1056                  "rev", "\t$Rd, $Rm",
1057                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1058                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1059
1060 def tREV16 :                    // A8.6.135
1061   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1062                  IIC_iUNAr,
1063                  "rev16", "\t$Rd, $Rm",
1064              [(set tGPR:$Rd, (rotr (bswap tGPR:$Rm), (i32 16)))]>,
1065                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1066
1067 def tREVSH :                    // A8.6.136
1068   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1069                  IIC_iUNAr,
1070                  "revsh", "\t$Rd, $Rm",
1071                  [(set tGPR:$Rd, (sra (bswap tGPR:$Rm), (i32 16)))]>,
1072                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1073
1074 // Rotate right register
1075 def tROR :                      // A8.6.139
1076   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1077                 IIC_iMOVsr,
1078                 "ror", "\t$Rdn, $Rm",
1079                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1080
1081 // Negate register
1082 def tRSB :                      // A8.6.141
1083   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1084                IIC_iALUi,
1085                "rsb", "\t$Rd, $Rn, #0",
1086                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1087
1088 // Subtract with carry register
1089 let Uses = [CPSR] in
1090 def tSBC :                      // A8.6.151
1091   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1092                 IIC_iALUr,
1093                 "sbc", "\t$Rdn, $Rm",
1094                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1095
1096 // Subtract immediate
1097 def tSUBi3 :                    // A8.6.210 T1
1098   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1099                    IIC_iALUi,
1100                    "sub", "\t$Rd, $Rm, $imm3",
1101                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1102   bits<3> imm3;
1103   let Inst{8-6} = imm3;
1104 }
1105
1106 def tSUBi8 :                    // A8.6.210 T2
1107   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1108                     IIC_iALUi,
1109                     "sub", "\t$Rdn, $imm8",
1110                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1111
1112 // Subtract register
1113 def tSUBrr :                    // A8.6.212
1114   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1115                 IIC_iALUr,
1116                 "sub", "\t$Rd, $Rn, $Rm",
1117                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1118
1119 // TODO: A7-96: STMIA - store multiple.
1120
1121 // Sign-extend byte
1122 def tSXTB :                     // A8.6.222
1123   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1124                  IIC_iUNAr,
1125                  "sxtb", "\t$Rd, $Rm",
1126                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1127                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1128
1129 // Sign-extend short
1130 def tSXTH :                     // A8.6.224
1131   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1132                  IIC_iUNAr,
1133                  "sxth", "\t$Rd, $Rm",
1134                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1135                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1136
1137 // Test
1138 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1139 def tTST :                      // A8.6.230
1140   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1141                "tst", "\t$Rn, $Rm",
1142                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1143
1144 // Zero-extend byte
1145 def tUXTB :                     // A8.6.262
1146   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1147                  IIC_iUNAr,
1148                  "uxtb", "\t$Rd, $Rm",
1149                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1150                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1151
1152 // Zero-extend short
1153 def tUXTH :                     // A8.6.264
1154   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1155                  IIC_iUNAr,
1156                  "uxth", "\t$Rd, $Rm",
1157                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1158                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1159
1160 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1161 // Expanded after instruction selection into a branch sequence.
1162 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1163   def tMOVCCr_pseudo :
1164   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1165               NoItinerary,
1166              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1167
1168 // tLEApcrel - Load a pc-relative address into a register without offending the
1169 // assembler.
1170
1171 def tADR : T1I<(outs tGPR:$Rd), (ins t_adrlabel:$addr, pred:$p),
1172                IIC_iALUi, "adr{$p}\t$Rd, $addr", []>,
1173                T1Encoding<{1,0,1,0,0,?}> {
1174   bits<3> Rd;
1175   bits<8> addr;
1176   let Inst{10-8} = Rd;
1177   let Inst{7-0} = addr;
1178   let DecoderMethod = "DecodeThumbAddSpecialReg";
1179 }
1180
1181 let neverHasSideEffects = 1, isReMaterializable = 1 in
1182 def tLEApcrel   : tPseudoInst<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p),
1183                               2, IIC_iALUi, []>;
1184
1185 def tLEApcrelJT : tPseudoInst<(outs tGPR:$Rd),
1186                               (ins i32imm:$label, nohash_imm:$id, pred:$p),
1187                               2, IIC_iALUi, []>;
1188
1189 //===----------------------------------------------------------------------===//
1190 // TLS Instructions
1191 //
1192
1193 // __aeabi_read_tp preserves the registers r1-r3.
1194 // This is a pseudo inst so that we can get the encoding right,
1195 // complete with fixup for the aeabi_read_tp function.
1196 let isCall = 1, Defs = [R0, R12, LR, CPSR], Uses = [SP] in
1197 def tTPsoft : tPseudoInst<(outs), (ins), 4, IIC_Br,
1198                           [(set R0, ARMthread_pointer)]>;
1199
1200 //===----------------------------------------------------------------------===//
1201 // SJLJ Exception handling intrinsics
1202 //
1203
1204 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1205 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1206 // from some other function to get here, and we're using the stack frame for the
1207 // containing function to save/restore registers, we can't keep anything live in
1208 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1209 // tromped upon when we get here from a longjmp(). We force everything out of
1210 // registers except for our own input by listing the relevant registers in
1211 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1212 // preserve all of the callee-saved resgisters, which is exactly what we want.
1213 // $val is a scratch register for our use.
1214 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1215     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1216 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1217                                   AddrModeNone, 0, NoItinerary, "","",
1218                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1219
1220 // FIXME: Non-Darwin version(s)
1221 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1222     Defs = [ R7, LR, SP ] in
1223 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1224                               AddrModeNone, 0, IndexModeNone,
1225                               Pseudo, NoItinerary, "", "",
1226                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1227                              Requires<[IsThumb, IsDarwin]>;
1228
1229 //===----------------------------------------------------------------------===//
1230 // Non-Instruction Patterns
1231 //
1232
1233 // Comparisons
1234 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1235             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1236 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1237             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1238
1239 // Add with carry
1240 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1241             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1242 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1243             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1244 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1245             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1246
1247 // Subtract with carry
1248 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1249             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1250 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1251             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1252 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1253             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1254
1255 // ConstantPool, GlobalAddress
1256 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1257 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1258
1259 // JumpTable
1260 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1261             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1262
1263 // Direct calls
1264 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1265       Requires<[IsThumb, IsNotDarwin]>;
1266 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1267       Requires<[IsThumb, IsDarwin]>;
1268
1269 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1270       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1271 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1272       Requires<[IsThumb, HasV5T, IsDarwin]>;
1273
1274 // Indirect calls to ARM routines
1275 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1276       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1277 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1278       Requires<[IsThumb, HasV5T, IsDarwin]>;
1279
1280 // zextload i1 -> zextload i8
1281 def : T1Pat<(zextloadi1 t_addrmode_rrs1:$addr),
1282             (tLDRBr t_addrmode_rrs1:$addr)>;
1283 def : T1Pat<(zextloadi1 t_addrmode_is1:$addr),
1284             (tLDRBi t_addrmode_is1:$addr)>;
1285
1286 // extload -> zextload
1287 def : T1Pat<(extloadi1  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1288 def : T1Pat<(extloadi1  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1289 def : T1Pat<(extloadi8  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1290 def : T1Pat<(extloadi8  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1291 def : T1Pat<(extloadi16 t_addrmode_rrs2:$addr), (tLDRHr t_addrmode_rrs2:$addr)>;
1292 def : T1Pat<(extloadi16 t_addrmode_is2:$addr),  (tLDRHi t_addrmode_is2:$addr)>;
1293
1294 // If it's impossible to use [r,r] address mode for sextload, select to
1295 // ldr{b|h} + sxt{b|h} instead.
1296 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1297             (tSXTB (tLDRBi t_addrmode_is1:$addr))>,
1298       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1299 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1300             (tSXTB (tLDRBr t_addrmode_rrs1:$addr))>,
1301       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1302 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1303             (tSXTH (tLDRHi t_addrmode_is2:$addr))>,
1304       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1305 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1306             (tSXTH (tLDRHr t_addrmode_rrs2:$addr))>,
1307       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1308
1309 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1310             (tASRri (tLSLri (tLDRBr t_addrmode_rrs1:$addr), 24), 24)>;
1311 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1312             (tASRri (tLSLri (tLDRBi t_addrmode_is1:$addr), 24), 24)>;
1313 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1314             (tASRri (tLSLri (tLDRHr t_addrmode_rrs2:$addr), 16), 16)>;
1315 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1316             (tASRri (tLSLri (tLDRHi t_addrmode_is2:$addr), 16), 16)>;
1317
1318 // Large immediate handling.
1319
1320 // Two piece imms.
1321 def : T1Pat<(i32 thumb_immshifted:$src),
1322             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1323                     (thumb_immshifted_shamt imm:$src))>;
1324
1325 def : T1Pat<(i32 imm0_255_comp:$src),
1326             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1327
1328 // Pseudo instruction that combines ldr from constpool and add pc. This should
1329 // be expanded into two instructions late to allow if-conversion and
1330 // scheduling.
1331 let isReMaterializable = 1 in
1332 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1333                              NoItinerary,
1334                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1335                                            imm:$cp))]>,
1336                Requires<[IsThumb, IsThumb1Only]>;
1337
1338 // Pseudo-instruction for merged POP and return.
1339 // FIXME: remove when we have a way to marking a MI with these properties.
1340 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1341     hasExtraDefRegAllocReq = 1 in
1342 def tPOP_RET : tPseudoExpand<(outs), (ins pred:$p, reglist:$regs, variable_ops),
1343                            2, IIC_iPop_Br, [],
1344                            (tPOP pred:$p, reglist:$regs)>;
1345
1346 // Indirect branch using "mov pc, $Rm"
1347 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1348   def tBRIND : tPseudoExpand<(outs), (ins GPR:$Rm, pred:$p),
1349                   2, IIC_Br, [(brind GPR:$Rm)],
1350                   (tMOVr PC, GPR:$Rm, pred:$p)>;
1351 }