lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29 def imm0_7_neg : PatLeaf<(i32 imm), [{
  30   return (uint32_t)-N->getZExtValue() < 8;
  31 }], imm_neg_XFORM>;
  32
  33 def imm0_255_comp : PatLeaf<(i32 imm), [{
  34   return ~((uint32_t)N->getZExtValue()) < 256;
  35 }]>;
  36
  37 def imm8_255 : ImmLeaf<i32, [{
  38   return Imm >= 8 && Imm < 256;
  39 }]>;
  40 def imm8_255_neg : PatLeaf<(i32 imm), [{
  41   unsigned Val = -N->getZExtValue();
  42   return Val >= 8 && Val < 256;
  43 }], imm_neg_XFORM>;
  44
  45 // Break imm's up into two pieces: an immediate + a left shift. This uses
  46 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  47 // to get the val/shift pieces.
  48 def thumb_immshifted : PatLeaf<(imm), [{
  49   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  50 }]>;
  51
  52 def thumb_immshifted_val : SDNodeXForm<imm, [{
  53   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  54   return CurDAG->getTargetConstant(V, MVT::i32);
  55 }]>;
  56
  57 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  58   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  59   return CurDAG->getTargetConstant(V, MVT::i32);
  60 }]>;
  61
  62 // ADR instruction labels.
  63 def t_adrlabel : Operand<i32> {
  64   let EncoderMethod = "getThumbAdrLabelOpValue";
  65 }
  66
  67 // Scaled 4 immediate.
  68 def t_imm_s4 : Operand<i32> {
  69   let PrintMethod = "printThumbS4ImmOperand";
  70   let OperandType = "OPERAND_IMMEDIATE";
  71 }
  72
  73 // Define Thumb specific addressing modes.
  74
  75 let OperandType = "OPERAND_PCREL" in {
  76 def t_brtarget : Operand<OtherVT> {
  77   let EncoderMethod = "getThumbBRTargetOpValue";
  78 }
  79
  80 def t_bcctarget : Operand<i32> {
  81   let EncoderMethod = "getThumbBCCTargetOpValue";
  82 }
  83
  84 def t_cbtarget : Operand<i32> {
  85   let EncoderMethod = "getThumbCBTargetOpValue";
  86 }
  87
  88 def t_bltarget : Operand<i32> {
  89   let EncoderMethod = "getThumbBLTargetOpValue";
  90 }
  91
  92 def t_blxtarget : Operand<i32> {
  93   let EncoderMethod = "getThumbBLXTargetOpValue";
  94 }
  95 }
  96
  97 // t_addrmode_rr := reg + reg
  98 //
  99 def t_addrmode_rr_asm_operand : AsmOperandClass { let Name = "MemThumbRR"; }
 100 def t_addrmode_rr : Operand<i32>,
 101                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 102   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 103   let PrintMethod = "printThumbAddrModeRROperand";
 104   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 105 }
 106
 107 // t_addrmode_rrs := reg + reg
 108 //
 109 def t_addrmode_rrs1 : Operand<i32>,
 110                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S1", []> {
 111   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 112   let PrintMethod = "printThumbAddrModeRROperand";
 113   let ParserMatchClass = t_addrmode_rr_asm_operand;
 114   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 115 }
 116 def t_addrmode_rrs2 : Operand<i32>,
 117                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S2", []> {
 118   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 119   let PrintMethod = "printThumbAddrModeRROperand";
 120   let ParserMatchClass = t_addrmode_rr_asm_operand;
 121   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 122 }
 123 def t_addrmode_rrs4 : Operand<i32>,
 124                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S4", []> {
 125   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 126   let PrintMethod = "printThumbAddrModeRROperand";
 127   let ParserMatchClass = t_addrmode_rr_asm_operand;
 128   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 129 }
 130
 131 // t_addrmode_is4 := reg + imm5 * 4
 132 //
 133 def t_addrmode_is4 : Operand<i32>,
 134                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S4", []> {
 135   let EncoderMethod = "getAddrModeISOpValue";
 136   let PrintMethod = "printThumbAddrModeImm5S4Operand";
 137   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 138 }
 139
 140 // t_addrmode_is2 := reg + imm5 * 2
 141 //
 142 def t_addrmode_is2 : Operand<i32>,
 143                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S2", []> {
 144   let EncoderMethod = "getAddrModeISOpValue";
 145   let PrintMethod = "printThumbAddrModeImm5S2Operand";
 146   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 147 }
 148
 149 // t_addrmode_is1 := reg + imm5
 150 //
 151 def t_addrmode_is1 : Operand<i32>,
 152                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S1", []> {
 153   let EncoderMethod = "getAddrModeISOpValue";
 154   let PrintMethod = "printThumbAddrModeImm5S1Operand";
 155   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 156 }
 157
 158 // t_addrmode_sp := sp + imm8 * 4
 159 //
 160 def t_addrmode_sp : Operand<i32>,
 161                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 162   let EncoderMethod = "getAddrModeThumbSPOpValue";
 163   let PrintMethod = "printThumbAddrModeSPOperand";
 164   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 165 }
 166
 167 // t_addrmode_pc := <label> => pc + imm8 * 4
 168 //
 169 def t_addrmode_pc : Operand<i32> {
 170   let EncoderMethod = "getAddrModePCOpValue";
 171 }
 172
 173 //===----------------------------------------------------------------------===//
 174 //  Miscellaneous Instructions.
 175 //
 176
 177 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 178 // from removing one half of the matched pairs. That breaks PEI, which assumes
 179 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 180 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 181 def tADJCALLSTACKUP :
 182   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 183              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 184             Requires<[IsThumb, IsThumb1Only]>;
 185
 186 def tADJCALLSTACKDOWN :
 187   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 188              [(ARMcallseq_start imm:$amt)]>,
 189             Requires<[IsThumb, IsThumb1Only]>;
 190 }
 191
 192 // T1Disassembly - A simple class to make encoding some disassembly patterns
 193 // easier and less verbose.
 194 class T1Disassembly<bits<2> op1, bits<8> op2>
 195   : T1Encoding<0b101111> {
 196   let Inst{9-8} = op1;
 197   let Inst{7-0} = op2;
 198 }
 199
 200 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 201                 [/* For disassembly only; pattern left blank */]>,
 202            T1Disassembly<0b11, 0x00>; // A8.6.110
 203
 204 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 205                   [/* For disassembly only; pattern left blank */]>,
 206            T1Disassembly<0b11, 0x10>; // A8.6.410
 207
 208 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 209                 [/* For disassembly only; pattern left blank */]>,
 210            T1Disassembly<0b11, 0x20>; // A8.6.408
 211
 212 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 213                 [/* For disassembly only; pattern left blank */]>,
 214            T1Disassembly<0b11, 0x30>; // A8.6.409
 215
 216 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 217                 [/* For disassembly only; pattern left blank */]>,
 218            T1Disassembly<0b11, 0x40>; // A8.6.157
 219
 220 // The i32imm operand $val can be used by a debugger to store more information
 221 // about the breakpoint.
 222 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 223                 [/* For disassembly only; pattern left blank */]>,
 224            T1Disassembly<0b10, {?,?,?,?,?,?,?,?}> {
 225   // A8.6.22
 226   bits<8> val;
 227   let Inst{7-0} = val;
 228 }
 229
 230 def tSETEND : T1I<(outs), (ins setend_op:$end), NoItinerary, "setend\t$end",
 231                   []>, T1Encoding<0b101101> {
 232   bits<1> end;
 233   // A8.6.156
 234   let Inst{9-5} = 0b10010;
 235   let Inst{4}   = 1;
 236   let Inst{3}   = end;
 237   let Inst{2-0} = 0b000;
 238 }
 239
 240 // Change Processor State is a system instruction -- for disassembly only.
 241 def tCPS : T1I<(outs), (ins imod_op:$imod, iflags_op:$iflags),
 242                 NoItinerary, "cps$imod $iflags",
 243                 [/* For disassembly only; pattern left blank */]>,
 244            T1Misc<0b0110011> {
 245   // A8.6.38 & B6.1.1
 246   bit imod;
 247   bits<3> iflags;
 248
 249   let Inst{4}   = imod;
 250   let Inst{3}   = 0;
 251   let Inst{2-0} = iflags;
 252 }
 253
 254 // For both thumb1 and thumb2.
 255 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 256 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 257                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 258               T1Special<{0,0,?,?}> {
 259   // A8.6.6
 260   bits<3> dst;
 261   let Inst{6-3} = 0b1111; // Rm = pc
 262   let Inst{2-0} = dst;
 263 }
 264
 265 // PC relative add (ADR).
 266 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 267                    "add\t$dst, pc, $rhs", []>,
 268                T1Encoding<{1,0,1,0,0,?}> {
 269   // A6.2 & A8.6.10
 270   bits<3> dst;
 271   bits<8> rhs;
 272   let Inst{10-8} = dst;
 273   let Inst{7-0}  = rhs;
 274 }
 275
 276 // ADD <Rd>, sp, #<imm8>
 277 // This is rematerializable, which is particularly useful for taking the
 278 // address of locals.
 279 let isReMaterializable = 1 in
 280 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 281                    "add\t$dst, $sp, $rhs", []>,
 282                T1Encoding<{1,0,1,0,1,?}> {
 283   // A6.2 & A8.6.8
 284   bits<3> dst;
 285   bits<8> rhs;
 286   let Inst{10-8} = dst;
 287   let Inst{7-0}  = rhs;
 288 }
 289
 290 // ADD sp, sp, #<imm7>
 291 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 292                   "add\t$dst, $rhs", []>,
 293               T1Misc<{0,0,0,0,0,?,?}> {
 294   // A6.2.5 & A8.6.8
 295   bits<7> rhs;
 296   let Inst{6-0} = rhs;
 297 }
 298
 299 // SUB sp, sp, #<imm7>
 300 // FIXME: The encoding and the ASM string don't match up.
 301 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 302                   "sub\t$dst, $rhs", []>,
 303               T1Misc<{0,0,0,0,1,?,?}> {
 304   // A6.2.5 & A8.6.214
 305   bits<7> rhs;
 306   let Inst{6-0} = rhs;
 307 }
 308
 309 // ADD <Rm>, sp
 310 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 311                   "add\t$dst, $rhs", []>,
 312               T1Special<{0,0,?,?}> {
 313   // A8.6.9 Encoding T1
 314   bits<4> dst;
 315   let Inst{7}   = dst{3};
 316   let Inst{6-3} = 0b1101;
 317   let Inst{2-0} = dst{2-0};
 318 }
 319
 320 // ADD sp, <Rm>
 321 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 322                   "add\t$dst, $rhs", []>,
 323               T1Special<{0,0,?,?}> {
 324   // A8.6.9 Encoding T2
 325   bits<4> dst;
 326   let Inst{7} = 1;
 327   let Inst{6-3} = dst;
 328   let Inst{2-0} = 0b101;
 329 }
 330
 331 //===----------------------------------------------------------------------===//
 332 //  Control Flow Instructions.
 333 //
 334
 335 // Indirect branches
 336 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 337   def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
 338             T1Special<{1,1,0,?}> {
 339     // A6.2.3 & A8.6.25
 340     bits<4> Rm;
 341     let Inst{6-3} = Rm;
 342     let Inst{2-0} = 0b000;
 343   }
 344 }
 345
 346 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 347   def tBX_RET : tPseudoExpand<(outs), (ins pred:$p), 2, IIC_Br,
 348                    [(ARMretflag)], (tBX LR, pred:$p)>;
 349
 350   // Alternative return instruction used by vararg functions.
 351   def tBX_RET_vararg : tPseudoExpand<(outs), (ins tGPR:$Rm, pred:$p),
 352                    2, IIC_Br, [],
 353                    (tBX GPR:$Rm, pred:$p)>;
 354 }
 355
 356 // All calls clobber the non-callee saved registers. SP is marked as a use to
 357 // prevent stack-pointer assignments that appear immediately before calls from
 358 // potentially appearing dead.
 359 let isCall = 1,
 360   // On non-Darwin platforms R9 is callee-saved.
 361   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 362   Uses = [SP] in {
 363   // Also used for Thumb2
 364   def tBL  : TIx2<0b11110, 0b11, 1,
 365                   (outs), (ins pred:$p, t_bltarget:$func, variable_ops), IIC_Br,
 366                   "bl${p}\t$func",
 367                   [(ARMtcall tglobaladdr:$func)]>,
 368              Requires<[IsThumb, IsNotDarwin]> {
 369     bits<21> func;
 370     let Inst{25-16} = func{20-11};
 371     let Inst{13} = 1;
 372     let Inst{11} = 1;
 373     let Inst{10-0} = func{10-0};
 374   }
 375
 376   // ARMv5T and above, also used for Thumb2
 377   def tBLXi : TIx2<0b11110, 0b11, 0,
 378                    (outs), (ins pred:$p, t_blxtarget:$func, variable_ops), IIC_Br,
 379                    "blx${p}\t$func",
 380                    [(ARMcall tglobaladdr:$func)]>,
 381               Requires<[IsThumb, HasV5T, IsNotDarwin]> {
 382     bits<21> func;
 383     let Inst{25-16} = func{20-11};
 384     let Inst{13} = 1;
 385     let Inst{11} = 1;
 386     let Inst{10-1} = func{10-1};
 387     let Inst{0} = 0; // func{0} is assumed zero
 388   }
 389
 390   // Also used for Thumb2
 391   def tBLXr : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 392                   "blx${p}\t$func",
 393                   [(ARMtcall GPR:$func)]>,
 394               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 395               T1Special<{1,1,1,?}> { // A6.2.3 & A8.6.24;
 396     bits<4> func;
 397     let Inst{6-3} = func;
 398     let Inst{2-0} = 0b000;
 399   }
 400
 401   // ARMv4T
 402   def tBX_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 403                   4, IIC_Br,
 404                   [(ARMcall_nolink tGPR:$func)]>,
 405             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 406 }
 407
 408 let isCall = 1,
 409   // On Darwin R9 is call-clobbered.
 410   // R7 is marked as a use to prevent frame-pointer assignments from being
 411   // moved above / below calls.
 412   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 413   Uses = [R7, SP] in {
 414   // Also used for Thumb2
 415   def tBLr9 : tPseudoExpand<(outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 416                           4, IIC_Br, [(ARMtcall tglobaladdr:$func)],
 417                           (tBL pred:$p, t_bltarget:$func)>,
 418               Requires<[IsThumb, IsDarwin]>;
 419
 420   // ARMv5T and above, also used for Thumb2
 421   def tBLXi_r9 : tPseudoExpand<(outs), (ins pred:$p, t_blxtarget:$func, variable_ops),
 422                       4, IIC_Br, [(ARMcall tglobaladdr:$func)],
 423                       (tBLXi pred:$p, t_blxtarget:$func)>,
 424                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 425
 426   // Also used for Thumb2
 427   def tBLXr_r9 : tPseudoExpand<(outs), (ins pred:$p, GPR:$func, variable_ops),
 428                     2, IIC_Br, [(ARMtcall GPR:$func)],
 429                     (tBLXr pred:$p, GPR:$func)>,
 430                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 431
 432   // ARMv4T
 433   def tBXr9_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 434                    4, IIC_Br,
 435                    [(ARMcall_nolink tGPR:$func)]>,
 436               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 437 }
 438
 439 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 440   let isPredicable = 1 in
 441   def tB   : T1I<(outs), (ins t_brtarget:$target), IIC_Br,
 442                  "b\t$target", [(br bb:$target)]>,
 443              T1Encoding<{1,1,1,0,0,?}> {
 444     bits<11> target;
 445     let Inst{10-0} = target;
 446   }
 447
 448   // Far jump
 449   // Just a pseudo for a tBL instruction. Needed to let regalloc know about
 450   // the clobber of LR.
 451   let Defs = [LR] in
 452   def tBfar : tPseudoExpand<(outs), (ins t_bltarget:$target, pred:$p),
 453                           4, IIC_Br, [], (tBL pred:$p, t_bltarget:$target)>;
 454
 455   def tBR_JTr : tPseudoInst<(outs),
 456                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 457                       0, IIC_Br,
 458                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 459     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 460   }
 461 }
 462
 463 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 464 // a two-value operand where a dag node expects two operands. :(
 465 let isBranch = 1, isTerminator = 1 in
 466   def tBcc : T1I<(outs), (ins t_bcctarget:$target, pred:$p), IIC_Br,
 467                  "b${p}\t$target",
 468                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 469              T1BranchCond<{1,1,0,1}> {
 470   bits<4> p;
 471   bits<8> target;
 472   let Inst{11-8} = p;
 473   let Inst{7-0} = target;
 474 }
 475
 476 // Compare and branch on zero / non-zero
 477 let isBranch = 1, isTerminator = 1 in {
 478   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
 479                   "cbz\t$Rn, $target", []>,
 480               T1Misc<{0,0,?,1,?,?,?}> {
 481     // A8.6.27
 482     bits<6> target;
 483     bits<3> Rn;
 484     let Inst{9}   = target{5};
 485     let Inst{7-3} = target{4-0};
 486     let Inst{2-0} = Rn;
 487   }
 488
 489   def tCBNZ : T1I<(outs), (ins tGPR:$Rn, t_cbtarget:$target), IIC_Br,
 490                   "cbnz\t$Rn, $target", []>,
 491               T1Misc<{1,0,?,1,?,?,?}> {
 492     // A8.6.27
 493     bits<6> target;
 494     bits<3> Rn;
 495     let Inst{9}   = target{5};
 496     let Inst{7-3} = target{4-0};
 497     let Inst{2-0} = Rn;
 498   }
 499 }
 500
 501 // Tail calls
 502 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 503   // Darwin versions.
 504   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
 505       Uses = [SP] in {
 506     // tTAILJMPd: Darwin version uses a Thumb2 branch (no Thumb1 tail calls
 507     // on Darwin), so it's in ARMInstrThumb2.td.
 508     def tTAILJMPr : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 509                      4, IIC_Br, [],
 510                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 511                      Requires<[IsThumb, IsDarwin]>;
 512   }
 513   // Non-Darwin versions (the difference is R9).
 514   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
 515       Uses = [SP] in {
 516     def tTAILJMPdND : tPseudoExpand<(outs), (ins t_brtarget:$dst, variable_ops),
 517                    4, IIC_Br, [],
 518                    (tB t_brtarget:$dst)>,
 519                  Requires<[IsThumb, IsNotDarwin]>;
 520     def tTAILJMPrND : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 521                      4, IIC_Br, [],
 522                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 523                      Requires<[IsThumb, IsNotDarwin]>;
 524   }
 525 }
 526
 527
 528 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 529 // A8.6.16 B: Encoding T1
 530 // If Inst{11-8} == 0b1111 then SEE SVC
 531 let isCall = 1, Uses = [SP] in
 532 def tSVC : T1pI<(outs), (ins imm0_255:$imm), IIC_Br,
 533                 "svc", "\t$imm", []>, Encoding16 {
 534   bits<8> imm;
 535   let Inst{15-12} = 0b1101;
 536   let Inst{11-8}  = 0b1111;
 537   let Inst{7-0}   = imm;
 538 }
 539
 540 // The assembler uses 0xDEFE for a trap instruction.
 541 let isBarrier = 1, isTerminator = 1 in
 542 def tTRAP : TI<(outs), (ins), IIC_Br,
 543                "trap", [(trap)]>, Encoding16 {
 544   let Inst = 0xdefe;
 545 }
 546
 547 //===----------------------------------------------------------------------===//
 548 //  Load Store Instructions.
 549 //
 550
 551 // Loads: reg/reg and reg/imm5
 552 let canFoldAsLoad = 1, isReMaterializable = 1 in
 553 multiclass thumb_ld_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 554                               Operand AddrMode_r, Operand AddrMode_i,
 555                               AddrMode am, InstrItinClass itin_r,
 556                               InstrItinClass itin_i, string asm,
 557                               PatFrag opnode> {
 558   def r : // reg/reg
 559     T1pILdStEncode<reg_opc,
 560                    (outs tGPR:$Rt), (ins AddrMode_r:$addr),
 561                    am, itin_r, asm, "\t$Rt, $addr",
 562                    [(set tGPR:$Rt, (opnode AddrMode_r:$addr))]>;
 563   def i : // reg/imm5
 564     T1pILdStEncodeImm<imm_opc, 1 /* Load */,
 565                       (outs tGPR:$Rt), (ins AddrMode_i:$addr),
 566                       am, itin_i, asm, "\t$Rt, $addr",
 567                       [(set tGPR:$Rt, (opnode AddrMode_i:$addr))]>;
 568 }
 569 // Stores: reg/reg and reg/imm5
 570 multiclass thumb_st_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 571                               Operand AddrMode_r, Operand AddrMode_i,
 572                               AddrMode am, InstrItinClass itin_r,
 573                               InstrItinClass itin_i, string asm,
 574                               PatFrag opnode> {
 575   def r : // reg/reg
 576     T1pILdStEncode<reg_opc,
 577                    (outs), (ins tGPR:$Rt, AddrMode_r:$addr),
 578                    am, itin_r, asm, "\t$Rt, $addr",
 579                    [(opnode tGPR:$Rt, AddrMode_r:$addr)]>;
 580   def i : // reg/imm5
 581     T1pILdStEncodeImm<imm_opc, 0 /* Store */,
 582                       (outs), (ins tGPR:$Rt, AddrMode_i:$addr),
 583                       am, itin_i, asm, "\t$Rt, $addr",
 584                       [(opnode tGPR:$Rt, AddrMode_i:$addr)]>;
 585 }
 586
 587 // A8.6.57 & A8.6.60
 588 defm tLDR  : thumb_ld_rr_ri_enc<0b100, 0b0110, t_addrmode_rrs4,
 589                                 t_addrmode_is4, AddrModeT1_4,
 590                                 IIC_iLoad_r, IIC_iLoad_i, "ldr",
 591                                 UnOpFrag<(load node:$Src)>>;
 592
 593 // A8.6.64 & A8.6.61
 594 defm tLDRB : thumb_ld_rr_ri_enc<0b110, 0b0111, t_addrmode_rrs1,
 595                                 t_addrmode_is1, AddrModeT1_1,
 596                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrb",
 597                                 UnOpFrag<(zextloadi8 node:$Src)>>;
 598
 599 // A8.6.76 & A8.6.73
 600 defm tLDRH : thumb_ld_rr_ri_enc<0b101, 0b1000, t_addrmode_rrs2,
 601                                 t_addrmode_is2, AddrModeT1_2,
 602                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrh",
 603                                 UnOpFrag<(zextloadi16 node:$Src)>>;
 604
 605 let AddedComplexity = 10 in
 606 def tLDRSB :                    // A8.6.80
 607   T1pILdStEncode<0b011, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 608                  AddrModeT1_1, IIC_iLoad_bh_r,
 609                  "ldrsb", "\t$dst, $addr",
 610                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 611
 612 let AddedComplexity = 10 in
 613 def tLDRSH :                    // A8.6.84
 614   T1pILdStEncode<0b111, (outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 615                  AddrModeT1_2, IIC_iLoad_bh_r,
 616                  "ldrsh", "\t$dst, $addr",
 617                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 618
 619 let canFoldAsLoad = 1 in
 620 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 621                     "ldr", "\t$Rt, $addr",
 622                     [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 623               T1LdStSP<{1,?,?}> {
 624   bits<3> Rt;
 625   bits<8> addr;
 626   let Inst{10-8} = Rt;
 627   let Inst{7-0} = addr;
 628 }
 629
 630 // Load tconstpool
 631 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 632 let canFoldAsLoad = 1, isReMaterializable = 1, isCodeGenOnly = 1 in
 633 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 634                   "ldr", ".n\t$Rt, $addr",
 635                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 636               T1Encoding<{0,1,0,0,1,?}> {
 637   // A6.2 & A8.6.59
 638   bits<3> Rt;
 639   bits<8> addr;
 640   let Inst{10-8} = Rt;
 641   let Inst{7-0}  = addr;
 642 }
 643
 644 // FIXME: Remove this entry when the above ldr.n workaround is fixed.
 645 // For disassembly use only.
 646 def tLDRpciDIS : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 647                        "ldr", "\t$Rt, $addr",
 648                        [/* disassembly only */]>,
 649                  T1Encoding<{0,1,0,0,1,?}> {
 650   // A6.2 & A8.6.59
 651   bits<3> Rt;
 652   bits<8> addr;
 653   let Inst{10-8} = Rt;
 654   let Inst{7-0}  = addr;
 655 }
 656
 657 // A8.6.194 & A8.6.192
 658 defm tSTR  : thumb_st_rr_ri_enc<0b000, 0b0110, t_addrmode_rrs4,
 659                                 t_addrmode_is4, AddrModeT1_4,
 660                                 IIC_iStore_r, IIC_iStore_i, "str",
 661                                 BinOpFrag<(store node:$LHS, node:$RHS)>>;
 662
 663 // A8.6.197 & A8.6.195
 664 defm tSTRB : thumb_st_rr_ri_enc<0b010, 0b0111, t_addrmode_rrs1,
 665                                 t_addrmode_is1, AddrModeT1_1,
 666                                 IIC_iStore_bh_r, IIC_iStore_bh_i, "strb",
 667                                 BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
 668
 669 // A8.6.207 & A8.6.205
 670 defm tSTRH : thumb_st_rr_ri_enc<0b001, 0b1000, t_addrmode_rrs2,
 671                                t_addrmode_is2, AddrModeT1_2,
 672                                IIC_iStore_bh_r, IIC_iStore_bh_i, "strh",
 673                                BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
 674
 675
 676 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 677                     "str", "\t$Rt, $addr",
 678                     [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 679               T1LdStSP<{0,?,?}> {
 680   bits<3> Rt;
 681   bits<8> addr;
 682   let Inst{10-8} = Rt;
 683   let Inst{7-0} = addr;
 684 }
 685
 686 //===----------------------------------------------------------------------===//
 687 //  Load / store multiple Instructions.
 688 //
 689
 690 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 691                            InstrItinClass itin_upd, bits<6> T1Enc,
 692                            bit L_bit, string baseOpc> {
 693   def IA :
 694     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 695         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 696        T1Encoding<T1Enc> {
 697     bits<3> Rn;
 698     bits<8> regs;
 699     let Inst{10-8} = Rn;
 700     let Inst{7-0}  = regs;
 701   }
 702
 703   def IA_UPD :
 704     InstTemplate<AddrModeNone, 0, IndexModeNone, Pseudo, GenericDomain,
 705                  "$Rn = $wb", itin_upd>,
 706     PseudoInstExpansion<(!cast<Instruction>(!strconcat(baseOpc, "IA"))
 707                        GPR:$Rn, pred:$p, reglist:$regs)> {
 708     let Size = 2;
 709     let OutOperandList = (outs GPR:$wb);
 710     let InOperandList = (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops);
 711     let Pattern = [];
 712     let isCodeGenOnly = 1;
 713     let isPseudo = 1;
 714     list<Predicate> Predicates = [IsThumb];
 715   }
 716 }
 717
 718 // These require base address to be written back or one of the loaded regs.
 719 let neverHasSideEffects = 1 in {
 720
 721 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 722 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 723                             {1,1,0,0,1,?}, 1, "tLDM">;
 724
 725 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 726 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 727                             {1,1,0,0,0,?}, 0, "tSTM">;
 728
 729 } // neverHasSideEffects
 730
 731 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 732 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 733                IIC_iPop,
 734                "pop${p}\t$regs", []>,
 735            T1Misc<{1,1,0,?,?,?,?}> {
 736   bits<16> regs;
 737   let Inst{8}   = regs{15};
 738   let Inst{7-0} = regs{7-0};
 739 }
 740
 741 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 742 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 743                 IIC_iStore_m,
 744                 "push${p}\t$regs", []>,
 745             T1Misc<{0,1,0,?,?,?,?}> {
 746   bits<16> regs;
 747   let Inst{8}   = regs{14};
 748   let Inst{7-0} = regs{7-0};
 749 }
 750
 751 //===----------------------------------------------------------------------===//
 752 //  Arithmetic Instructions.
 753 //
 754
 755 // Helper classes for encoding T1pI patterns:
 756 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 757                    string opc, string asm, list<dag> pattern>
 758     : T1pI<oops, iops, itin, opc, asm, pattern>,
 759       T1DataProcessing<opA> {
 760   bits<3> Rm;
 761   bits<3> Rn;
 762   let Inst{5-3} = Rm;
 763   let Inst{2-0} = Rn;
 764 }
 765 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 766                      string opc, string asm, list<dag> pattern>
 767     : T1pI<oops, iops, itin, opc, asm, pattern>,
 768       T1Misc<opA> {
 769   bits<3> Rm;
 770   bits<3> Rd;
 771   let Inst{5-3} = Rm;
 772   let Inst{2-0} = Rd;
 773 }
 774
 775 // Helper classes for encoding T1sI patterns:
 776 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 777                    string opc, string asm, list<dag> pattern>
 778     : T1sI<oops, iops, itin, opc, asm, pattern>,
 779       T1DataProcessing<opA> {
 780   bits<3> Rd;
 781   bits<3> Rn;
 782   let Inst{5-3} = Rn;
 783   let Inst{2-0} = Rd;
 784 }
 785 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 786                     string opc, string asm, list<dag> pattern>
 787     : T1sI<oops, iops, itin, opc, asm, pattern>,
 788       T1General<opA> {
 789   bits<3> Rm;
 790   bits<3> Rn;
 791   bits<3> Rd;
 792   let Inst{8-6} = Rm;
 793   let Inst{5-3} = Rn;
 794   let Inst{2-0} = Rd;
 795 }
 796 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 797                        string opc, string asm, list<dag> pattern>
 798     : T1sI<oops, iops, itin, opc, asm, pattern>,
 799       T1General<opA> {
 800   bits<3> Rd;
 801   bits<3> Rm;
 802   let Inst{5-3} = Rm;
 803   let Inst{2-0} = Rd;
 804 }
 805
 806 // Helper classes for encoding T1sIt patterns:
 807 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 808                     string opc, string asm, list<dag> pattern>
 809     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 810       T1DataProcessing<opA> {
 811   bits<3> Rdn;
 812   bits<3> Rm;
 813   let Inst{5-3} = Rm;
 814   let Inst{2-0} = Rdn;
 815 }
 816 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 817                         string opc, string asm, list<dag> pattern>
 818     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 819       T1General<opA> {
 820   bits<3> Rdn;
 821   bits<8> imm8;
 822   let Inst{10-8} = Rdn;
 823   let Inst{7-0}  = imm8;
 824 }
 825
 826 // Add with carry register
 827 let isCommutable = 1, Uses = [CPSR] in
 828 def tADC :                      // A8.6.2
 829   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 830                 "adc", "\t$Rdn, $Rm",
 831                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 832
 833 // Add immediate
 834 def tADDi3 :                    // A8.6.4 T1
 835   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
 836                    IIC_iALUi,
 837                    "add", "\t$Rd, $Rm, $imm3",
 838                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 839   bits<3> imm3;
 840   let Inst{8-6} = imm3;
 841 }
 842
 843 def tADDi8 :                    // A8.6.4 T2
 844   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
 845                     IIC_iALUi,
 846                     "add", "\t$Rdn, $imm8",
 847                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 848
 849 // Add register
 850 let isCommutable = 1 in
 851 def tADDrr :                    // A8.6.6 T1
 852   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 853                 IIC_iALUr,
 854                 "add", "\t$Rd, $Rn, $Rm",
 855                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 856
 857 let neverHasSideEffects = 1 in
 858 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 859                      "add", "\t$Rdn, $Rm", []>,
 860                T1Special<{0,0,?,?}> {
 861   // A8.6.6 T2
 862   bits<4> Rdn;
 863   bits<4> Rm;
 864   let Inst{7}   = Rdn{3};
 865   let Inst{6-3} = Rm;
 866   let Inst{2-0} = Rdn{2-0};
 867 }
 868
 869 // AND register
 870 let isCommutable = 1 in
 871 def tAND :                      // A8.6.12
 872   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 873                 IIC_iBITr,
 874                 "and", "\t$Rdn, $Rm",
 875                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 876
 877 // ASR immediate
 878 def tASRri :                    // A8.6.14
 879   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 880                    IIC_iMOVsi,
 881                    "asr", "\t$Rd, $Rm, $imm5",
 882                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]> {
 883   bits<5> imm5;
 884   let Inst{10-6} = imm5;
 885 }
 886
 887 // ASR register
 888 def tASRrr :                    // A8.6.15
 889   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 890                 IIC_iMOVsr,
 891                 "asr", "\t$Rdn, $Rm",
 892                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 893
 894 // BIC register
 895 def tBIC :                      // A8.6.20
 896   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 897                 IIC_iBITr,
 898                 "bic", "\t$Rdn, $Rm",
 899                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 900
 901 // CMN register
 902 let isCompare = 1, Defs = [CPSR] in {
 903 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 904 //       Compare-to-zero still works out, just not the relationals
 905 //def tCMN :                     // A8.6.33
 906 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 907 //               IIC_iCMPr,
 908 //               "cmn", "\t$lhs, $rhs",
 909 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 910
 911 def tCMNz :                     // A8.6.33
 912   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 913                IIC_iCMPr,
 914                "cmn", "\t$Rn, $Rm",
 915                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 916
 917 } // isCompare = 1, Defs = [CPSR]
 918
 919 // CMP immediate
 920 let isCompare = 1, Defs = [CPSR] in {
 921 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 922                   "cmp", "\t$Rn, $imm8",
 923                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 924              T1General<{1,0,1,?,?}> {
 925   // A8.6.35
 926   bits<3> Rn;
 927   bits<8> imm8;
 928   let Inst{10-8} = Rn;
 929   let Inst{7-0}  = imm8;
 930 }
 931
 932 // CMP register
 933 def tCMPr :                     // A8.6.36 T1
 934   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 935                IIC_iCMPr,
 936                "cmp", "\t$Rn, $Rm",
 937                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 938
 939 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 940                    "cmp", "\t$Rn, $Rm", []>,
 941               T1Special<{0,1,?,?}> {
 942   // A8.6.36 T2
 943   bits<4> Rm;
 944   bits<4> Rn;
 945   let Inst{7}   = Rn{3};
 946   let Inst{6-3} = Rm;
 947   let Inst{2-0} = Rn{2-0};
 948 }
 949 } // isCompare = 1, Defs = [CPSR]
 950
 951
 952 // XOR register
 953 let isCommutable = 1 in
 954 def tEOR :                      // A8.6.45
 955   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 956                 IIC_iBITr,
 957                 "eor", "\t$Rdn, $Rm",
 958                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 959
 960 // LSL immediate
 961 def tLSLri :                    // A8.6.88
 962   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 963                    IIC_iMOVsi,
 964                    "lsl", "\t$Rd, $Rm, $imm5",
 965                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
 966   bits<5> imm5;
 967   let Inst{10-6} = imm5;
 968 }
 969
 970 // LSL register
 971 def tLSLrr :                    // A8.6.89
 972   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 973                 IIC_iMOVsr,
 974                 "lsl", "\t$Rdn, $Rm",
 975                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
 976
 977 // LSR immediate
 978 def tLSRri :                    // A8.6.90
 979   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 980                    IIC_iMOVsi,
 981                    "lsr", "\t$Rd, $Rm, $imm5",
 982                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]> {
 983   bits<5> imm5;
 984   let Inst{10-6} = imm5;
 985 }
 986
 987 // LSR register
 988 def tLSRrr :                    // A8.6.91
 989   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 990                 IIC_iMOVsr,
 991                 "lsr", "\t$Rdn, $Rm",
 992                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
 993
 994 // Move register
 995 let isMoveImm = 1 in
 996 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins imm0_255:$imm8), IIC_iMOVi,
 997                   "mov", "\t$Rd, $imm8",
 998                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 999              T1General<{1,0,0,?,?}> {
1000   // A8.6.96
1001   bits<3> Rd;
1002   bits<8> imm8;
1003   let Inst{10-8} = Rd;
1004   let Inst{7-0}  = imm8;
1005 }
1006
1007 // A7-73: MOV(2) - mov setting flag.
1008
1009 let neverHasSideEffects = 1 in {
1010 def tMOVr : Thumb1pI<(outs GPR:$Rd), (ins GPR:$Rm), AddrModeNone,
1011                       2, IIC_iMOVr,
1012                       "mov", "\t$Rd, $Rm", "", []>,
1013                   T1Special<{1,0,?,?}> {
1014   // A8.6.97
1015   bits<4> Rd;
1016   bits<4> Rm;
1017   let Inst{7}   = Rd{3};
1018   let Inst{6-3} = Rm;
1019   let Inst{2-0} = Rd{2-0};
1020 }
1021 let Defs = [CPSR] in
1022 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1023                       "movs\t$Rd, $Rm", []>, Encoding16 {
1024   // A8.6.97
1025   bits<3> Rd;
1026   bits<3> Rm;
1027   let Inst{15-6} = 0b0000000000;
1028   let Inst{5-3}  = Rm;
1029   let Inst{2-0}  = Rd;
1030 }
1031 } // neverHasSideEffects
1032
1033 // Multiply register
1034 let isCommutable = 1 in
1035 def tMUL :                      // A8.6.105 T1
1036   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1037                 IIC_iMUL32,
1038                 "mul", "\t$Rdn, $Rm, $Rdn",
1039                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1040
1041 // Move inverse register
1042 def tMVN :                      // A8.6.107
1043   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1044                "mvn", "\t$Rd, $Rn",
1045                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1046
1047 // Bitwise or register
1048 let isCommutable = 1 in
1049 def tORR :                      // A8.6.114
1050   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1051                 IIC_iBITr,
1052                 "orr", "\t$Rdn, $Rm",
1053                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1054
1055 // Swaps
1056 def tREV :                      // A8.6.134
1057   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1058                  IIC_iUNAr,
1059                  "rev", "\t$Rd, $Rm",
1060                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1061                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1062
1063 def tREV16 :                    // A8.6.135
1064   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1065                  IIC_iUNAr,
1066                  "rev16", "\t$Rd, $Rm",
1067              [(set tGPR:$Rd, (rotr (bswap tGPR:$Rm), (i32 16)))]>,
1068                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1069
1070 def tREVSH :                    // A8.6.136
1071   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1072                  IIC_iUNAr,
1073                  "revsh", "\t$Rd, $Rm",
1074                  [(set tGPR:$Rd, (sra (bswap tGPR:$Rm), (i32 16)))]>,
1075                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1076
1077 // Rotate right register
1078 def tROR :                      // A8.6.139
1079   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1080                 IIC_iMOVsr,
1081                 "ror", "\t$Rdn, $Rm",
1082                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1083
1084 // Negate register
1085 def tRSB :                      // A8.6.141
1086   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1087                IIC_iALUi,
1088                "rsb", "\t$Rd, $Rn, #0",
1089                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1090
1091 // Subtract with carry register
1092 let Uses = [CPSR] in
1093 def tSBC :                      // A8.6.151
1094   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1095                 IIC_iALUr,
1096                 "sbc", "\t$Rdn, $Rm",
1097                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1098
1099 // Subtract immediate
1100 def tSUBi3 :                    // A8.6.210 T1
1101   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1102                    IIC_iALUi,
1103                    "sub", "\t$Rd, $Rm, $imm3",
1104                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1105   bits<3> imm3;
1106   let Inst{8-6} = imm3;
1107 }
1108
1109 def tSUBi8 :                    // A8.6.210 T2
1110   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1111                     IIC_iALUi,
1112                     "sub", "\t$Rdn, $imm8",
1113                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1114
1115 // Subtract register
1116 def tSUBrr :                    // A8.6.212
1117   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1118                 IIC_iALUr,
1119                 "sub", "\t$Rd, $Rn, $Rm",
1120                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1121
1122 // TODO: A7-96: STMIA - store multiple.
1123
1124 // Sign-extend byte
1125 def tSXTB :                     // A8.6.222
1126   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1127                  IIC_iUNAr,
1128                  "sxtb", "\t$Rd, $Rm",
1129                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1130                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1131
1132 // Sign-extend short
1133 def tSXTH :                     // A8.6.224
1134   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1135                  IIC_iUNAr,
1136                  "sxth", "\t$Rd, $Rm",
1137                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1138                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1139
1140 // Test
1141 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1142 def tTST :                      // A8.6.230
1143   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1144                "tst", "\t$Rn, $Rm",
1145                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1146
1147 // Zero-extend byte
1148 def tUXTB :                     // A8.6.262
1149   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1150                  IIC_iUNAr,
1151                  "uxtb", "\t$Rd, $Rm",
1152                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1153                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1154
1155 // Zero-extend short
1156 def tUXTH :                     // A8.6.264
1157   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1158                  IIC_iUNAr,
1159                  "uxth", "\t$Rd, $Rm",
1160                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1161                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1162
1163 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1164 // Expanded after instruction selection into a branch sequence.
1165 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1166   def tMOVCCr_pseudo :
1167   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1168               NoItinerary,
1169              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1170
1171 // tLEApcrel - Load a pc-relative address into a register without offending the
1172 // assembler.
1173
1174 def tADR : T1I<(outs tGPR:$Rd), (ins t_adrlabel:$addr, pred:$p),
1175                IIC_iALUi, "adr{$p}\t$Rd, #$addr", []>,
1176                T1Encoding<{1,0,1,0,0,?}> {
1177   bits<3> Rd;
1178   bits<8> addr;
1179   let Inst{10-8} = Rd;
1180   let Inst{7-0} = addr;
1181 }
1182
1183 let neverHasSideEffects = 1, isReMaterializable = 1 in
1184 def tLEApcrel   : tPseudoInst<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p),
1185                               2, IIC_iALUi, []>;
1186
1187 def tLEApcrelJT : tPseudoInst<(outs tGPR:$Rd),
1188                               (ins i32imm:$label, nohash_imm:$id, pred:$p),
1189                               2, IIC_iALUi, []>;
1190
1191 //===----------------------------------------------------------------------===//
1192 // TLS Instructions
1193 //
1194
1195 // __aeabi_read_tp preserves the registers r1-r3.
1196 // This is a pseudo inst so that we can get the encoding right,
1197 // complete with fixup for the aeabi_read_tp function.
1198 let isCall = 1, Defs = [R0, R12, LR, CPSR], Uses = [SP] in
1199 def tTPsoft : tPseudoInst<(outs), (ins), 4, IIC_Br,
1200                           [(set R0, ARMthread_pointer)]>;
1201
1202 //===----------------------------------------------------------------------===//
1203 // SJLJ Exception handling intrinsics
1204 //
1205
1206 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1207 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1208 // from some other function to get here, and we're using the stack frame for the
1209 // containing function to save/restore registers, we can't keep anything live in
1210 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1211 // tromped upon when we get here from a longjmp(). We force everything out of
1212 // registers except for our own input by listing the relevant registers in
1213 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1214 // preserve all of the callee-saved resgisters, which is exactly what we want.
1215 // $val is a scratch register for our use.
1216 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1217     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1218 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1219                                   AddrModeNone, 0, NoItinerary, "","",
1220                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1221
1222 // FIXME: Non-Darwin version(s)
1223 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1224     Defs = [ R7, LR, SP ] in
1225 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1226                               AddrModeNone, 0, IndexModeNone,
1227                               Pseudo, NoItinerary, "", "",
1228                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1229                              Requires<[IsThumb, IsDarwin]>;
1230
1231 //===----------------------------------------------------------------------===//
1232 // Non-Instruction Patterns
1233 //
1234
1235 // Comparisons
1236 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1237             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1238 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1239             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1240
1241 // Add with carry
1242 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1243             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1244 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1245             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1246 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1247             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1248
1249 // Subtract with carry
1250 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1251             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1252 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1253             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1254 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1255             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1256
1257 // ConstantPool, GlobalAddress
1258 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1259 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1260
1261 // JumpTable
1262 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1263             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1264
1265 // Direct calls
1266 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1267       Requires<[IsThumb, IsNotDarwin]>;
1268 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1269       Requires<[IsThumb, IsDarwin]>;
1270
1271 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1272       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1273 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1274       Requires<[IsThumb, HasV5T, IsDarwin]>;
1275
1276 // Indirect calls to ARM routines
1277 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1278       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1279 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1280       Requires<[IsThumb, HasV5T, IsDarwin]>;
1281
1282 // zextload i1 -> zextload i8
1283 def : T1Pat<(zextloadi1 t_addrmode_rrs1:$addr),
1284             (tLDRBr t_addrmode_rrs1:$addr)>;
1285 def : T1Pat<(zextloadi1 t_addrmode_is1:$addr),
1286             (tLDRBi t_addrmode_is1:$addr)>;
1287
1288 // extload -> zextload
1289 def : T1Pat<(extloadi1  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1290 def : T1Pat<(extloadi1  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1291 def : T1Pat<(extloadi8  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1292 def : T1Pat<(extloadi8  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1293 def : T1Pat<(extloadi16 t_addrmode_rrs2:$addr), (tLDRHr t_addrmode_rrs2:$addr)>;
1294 def : T1Pat<(extloadi16 t_addrmode_is2:$addr),  (tLDRHi t_addrmode_is2:$addr)>;
1295
1296 // If it's impossible to use [r,r] address mode for sextload, select to
1297 // ldr{b|h} + sxt{b|h} instead.
1298 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1299             (tSXTB (tLDRBi t_addrmode_is1:$addr))>,
1300       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1301 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1302             (tSXTB (tLDRBr t_addrmode_rrs1:$addr))>,
1303       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1304 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1305             (tSXTH (tLDRHi t_addrmode_is2:$addr))>,
1306       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1307 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1308             (tSXTH (tLDRHr t_addrmode_rrs2:$addr))>,
1309       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1310
1311 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1312             (tASRri (tLSLri (tLDRBr t_addrmode_rrs1:$addr), 24), 24)>;
1313 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1314             (tASRri (tLSLri (tLDRBi t_addrmode_is1:$addr), 24), 24)>;
1315 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1316             (tASRri (tLSLri (tLDRHr t_addrmode_rrs2:$addr), 16), 16)>;
1317 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1318             (tASRri (tLSLri (tLDRHi t_addrmode_is2:$addr), 16), 16)>;
1319
1320 // Large immediate handling.
1321
1322 // Two piece imms.
1323 def : T1Pat<(i32 thumb_immshifted:$src),
1324             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1325                     (thumb_immshifted_shamt imm:$src))>;
1326
1327 def : T1Pat<(i32 imm0_255_comp:$src),
1328             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1329
1330 // Pseudo instruction that combines ldr from constpool and add pc. This should
1331 // be expanded into two instructions late to allow if-conversion and
1332 // scheduling.
1333 let isReMaterializable = 1 in
1334 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1335                              NoItinerary,
1336                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1337                                            imm:$cp))]>,
1338                Requires<[IsThumb, IsThumb1Only]>;
1339
1340 // Pseudo-instruction for merged POP and return.
1341 // FIXME: remove when we have a way to marking a MI with these properties.
1342 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1343     hasExtraDefRegAllocReq = 1 in
1344 def tPOP_RET : tPseudoExpand<(outs), (ins pred:$p, reglist:$regs, variable_ops),
1345                            2, IIC_iPop_Br, [],
1346                            (tPOP pred:$p, reglist:$regs)>;
1347
1348 // Indirect branch using "mov pc, $Rm"
1349 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1350   def tBRIND : tPseudoExpand<(outs), (ins GPR:$Rm, pred:$p),
1351                   2, IIC_Br, [(brind GPR:$Rm)],
1352                   (tMOVr PC, GPR:$Rm, pred:$p)>;
1353 }