lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  20                        SDNPVariadic]>;
  21
  22 def imm_sr_XFORM: SDNodeXForm<imm, [{
  23   unsigned Imm = N->getZExtValue();
  24   return CurDAG->getTargetConstant((Imm == 32 ? 0 : Imm), MVT::i32);
  25 }]>;
  26 def ThumbSRImmAsmOperand: AsmOperandClass { let Name = "ImmThumbSR"; }
  27 def imm_sr : Operand<i32>, PatLeaf<(imm), [{
  28   uint64_t Imm = N->getZExtValue();
  29   return Imm > 0 && Imm <= 32;
  30 }], imm_sr_XFORM> {
  31   let PrintMethod = "printThumbSRImm";
  32   let ParserMatchClass = ThumbSRImmAsmOperand;
  33 }
  34
  35 def imm_neg_XFORM : SDNodeXForm<imm, [{
  36   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  37 }]>;
  38 def imm_comp_XFORM : SDNodeXForm<imm, [{
  39   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  40 }]>;
  41
  42 def imm0_7_neg : PatLeaf<(i32 imm), [{
  43   return (uint32_t)-N->getZExtValue() < 8;
  44 }], imm_neg_XFORM>;
  45
  46 def imm0_255_comp : PatLeaf<(i32 imm), [{
  47   return ~((uint32_t)N->getZExtValue()) < 256;
  48 }]>;
  49
  50 def imm8_255 : ImmLeaf<i32, [{
  51   return Imm >= 8 && Imm < 256;
  52 }]>;
  53 def imm8_255_neg : PatLeaf<(i32 imm), [{
  54   unsigned Val = -N->getZExtValue();
  55   return Val >= 8 && Val < 256;
  56 }], imm_neg_XFORM>;
  57
  58 // Break imm's up into two pieces: an immediate + a left shift. This uses
  59 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  60 // to get the val/shift pieces.
  61 def thumb_immshifted : PatLeaf<(imm), [{
  62   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  63 }]>;
  64
  65 def thumb_immshifted_val : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  71   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  72   return CurDAG->getTargetConstant(V, MVT::i32);
  73 }]>;
  74
  75 // ADR instruction labels.
  76 def t_adrlabel : Operand<i32> {
  77   let EncoderMethod = "getThumbAdrLabelOpValue";
  78 }
  79
  80 // Scaled 4 immediate.
  81 def t_imm_s4 : Operand<i32> {
  82   let PrintMethod = "printThumbS4ImmOperand";
  83   let OperandType = "OPERAND_IMMEDIATE";
  84 }
  85
  86 // Define Thumb specific addressing modes.
  87
  88 let OperandType = "OPERAND_PCREL" in {
  89 def t_brtarget : Operand<OtherVT> {
  90   let EncoderMethod = "getThumbBRTargetOpValue";
  91   let DecoderMethod = "DecodeThumbBROperand";
  92 }
  93
  94 def t_bcctarget : Operand<i32> {
  95   let EncoderMethod = "getThumbBCCTargetOpValue";
  96   let DecoderMethod = "DecodeThumbBCCTargetOperand";
  97 }
  98
  99 def t_cbtarget : Operand<i32> {
 100   let EncoderMethod = "getThumbCBTargetOpValue";
 101   let DecoderMethod = "DecodeThumbCmpBROperand";
 102 }
 103
 104 def t_bltarget : Operand<i32> {
 105   let EncoderMethod = "getThumbBLTargetOpValue";
 106   let DecoderMethod = "DecodeThumbBLTargetOperand";
 107 }
 108
 109 def t_blxtarget : Operand<i32> {
 110   let EncoderMethod = "getThumbBLXTargetOpValue";
 111   let DecoderMethod = "DecodeThumbBLXOffset";
 112 }
 113 }
 114
 115 // t_addrmode_rr := reg + reg
 116 //
 117 def t_addrmode_rr_asm_operand : AsmOperandClass { let Name = "MemThumbRR"; }
 118 def t_addrmode_rr : Operand<i32>,
 119                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 120   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 121   let PrintMethod = "printThumbAddrModeRROperand";
 122   let DecoderMethod = "DecodeThumbAddrModeRR";
 123   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 124 }
 125
 126 // t_addrmode_rrs := reg + reg
 127 //
 128 // We use separate scaled versions because the Select* functions need
 129 // to explicitly check for a matching constant and return false here so that
 130 // the reg+imm forms will match instead. This is a horrible way to do that,
 131 // as it forces tight coupling between the methods, but it's how selectiondag
 132 // currently works.
 133 def t_addrmode_rrs1 : Operand<i32>,
 134                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S1", []> {
 135   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 136   let PrintMethod = "printThumbAddrModeRROperand";
 137   let DecoderMethod = "DecodeThumbAddrModeRR";
 138   let ParserMatchClass = t_addrmode_rr_asm_operand;
 139   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 140 }
 141 def t_addrmode_rrs2 : Operand<i32>,
 142                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S2", []> {
 143   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 144   let DecoderMethod = "DecodeThumbAddrModeRR";
 145   let PrintMethod = "printThumbAddrModeRROperand";
 146   let ParserMatchClass = t_addrmode_rr_asm_operand;
 147   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 148 }
 149 def t_addrmode_rrs4 : Operand<i32>,
 150                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S4", []> {
 151   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 152   let DecoderMethod = "DecodeThumbAddrModeRR";
 153   let PrintMethod = "printThumbAddrModeRROperand";
 154   let ParserMatchClass = t_addrmode_rr_asm_operand;
 155   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 156 }
 157
 158 // t_addrmode_is4 := reg + imm5 * 4
 159 //
 160 def t_addrmode_is4_asm_operand : AsmOperandClass { let Name = "MemThumbRIs4"; }
 161 def t_addrmode_is4 : Operand<i32>,
 162                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S4", []> {
 163   let EncoderMethod = "getAddrModeISOpValue";
 164   let DecoderMethod = "DecodeThumbAddrModeIS";
 165   let PrintMethod = "printThumbAddrModeImm5S4Operand";
 166   let ParserMatchClass = t_addrmode_is4_asm_operand;
 167   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 168 }
 169
 170 // t_addrmode_is2 := reg + imm5 * 2
 171 //
 172 def t_addrmode_is2 : Operand<i32>,
 173                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S2", []> {
 174   let EncoderMethod = "getAddrModeISOpValue";
 175   let DecoderMethod = "DecodeThumbAddrModeIS";
 176   let PrintMethod = "printThumbAddrModeImm5S2Operand";
 177   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 178 }
 179
 180 // t_addrmode_is1 := reg + imm5
 181 //
 182 def t_addrmode_is1 : Operand<i32>,
 183                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S1", []> {
 184   let EncoderMethod = "getAddrModeISOpValue";
 185   let DecoderMethod = "DecodeThumbAddrModeIS";
 186   let PrintMethod = "printThumbAddrModeImm5S1Operand";
 187   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 188 }
 189
 190 // t_addrmode_sp := sp + imm8 * 4
 191 //
 192 def t_addrmode_sp : Operand<i32>,
 193                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 194   let EncoderMethod = "getAddrModeThumbSPOpValue";
 195   let DecoderMethod = "DecodeThumbAddrModeSP";
 196   let PrintMethod = "printThumbAddrModeSPOperand";
 197   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 198 }
 199
 200 // t_addrmode_pc := <label> => pc + imm8 * 4
 201 //
 202 def t_addrmode_pc : Operand<i32> {
 203   let EncoderMethod = "getAddrModePCOpValue";
 204   let DecoderMethod = "DecodeThumbAddrModePC";
 205 }
 206
 207 //===----------------------------------------------------------------------===//
 208 //  Miscellaneous Instructions.
 209 //
 210
 211 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 212 // from removing one half of the matched pairs. That breaks PEI, which assumes
 213 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 214 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 215 def tADJCALLSTACKUP :
 216   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 217              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 218             Requires<[IsThumb, IsThumb1Only]>;
 219
 220 def tADJCALLSTACKDOWN :
 221   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 222              [(ARMcallseq_start imm:$amt)]>,
 223             Requires<[IsThumb, IsThumb1Only]>;
 224 }
 225
 226 class T1SystemEncoding<bits<8> opc>
 227   : T1Encoding<0b101111> {
 228   let Inst{9-8} = 0b11;
 229   let Inst{7-0} = opc;
 230 }
 231
 232 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "", []>,
 233            T1SystemEncoding<0x00>; // A8.6.110
 234
 235 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "", []>,
 236            T1SystemEncoding<0x10>; // A8.6.410
 237
 238 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "", []>,
 239            T1SystemEncoding<0x20>; // A8.6.408
 240
 241 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "", []>,
 242            T1SystemEncoding<0x30>; // A8.6.409
 243
 244 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "", []>,
 245            T1SystemEncoding<0x40>; // A8.6.157
 246
 247 // The imm operand $val can be used by a debugger to store more information
 248 // about the breakpoint.
 249 def tBKPT : T1I<(outs), (ins imm0_255:$val), NoItinerary, "bkpt\t$val",
 250                 []>,
 251            T1Encoding<0b101111> {
 252   let Inst{9-8} = 0b10;
 253   // A8.6.22
 254   bits<8> val;
 255   let Inst{7-0} = val;
 256 }
 257
 258 def tSETEND : T1I<(outs), (ins setend_op:$end), NoItinerary, "setend\t$end",
 259                   []>, T1Encoding<0b101101> {
 260   bits<1> end;
 261   // A8.6.156
 262   let Inst{9-5} = 0b10010;
 263   let Inst{4}   = 1;
 264   let Inst{3}   = end;
 265   let Inst{2-0} = 0b000;
 266 }
 267
 268 // Change Processor State is a system instruction -- for disassembly only.
 269 def tCPS : T1I<(outs), (ins imod_op:$imod, iflags_op:$iflags),
 270                 NoItinerary, "cps$imod $iflags",
 271                 [/* For disassembly only; pattern left blank */]>,
 272            T1Misc<0b0110011> {
 273   // A8.6.38 & B6.1.1
 274   bit imod;
 275   bits<3> iflags;
 276
 277   let Inst{4}   = imod;
 278   let Inst{3}   = 0;
 279   let Inst{2-0} = iflags;
 280   let DecoderMethod = "DecodeThumbCPS";
 281 }
 282
 283 // For both thumb1 and thumb2.
 284 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 285 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 286                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 287               T1Special<{0,0,?,?}> {
 288   // A8.6.6
 289   bits<3> dst;
 290   let Inst{6-3} = 0b1111; // Rm = pc
 291   let Inst{2-0} = dst;
 292 }
 293
 294 // ADD <Rd>, sp, #<imm8>
 295 // This is rematerializable, which is particularly useful for taking the
 296 // address of locals.
 297 let isReMaterializable = 1 in
 298 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 299                    "add\t$dst, $sp, $rhs", []>,
 300                T1Encoding<{1,0,1,0,1,?}> {
 301   // A6.2 & A8.6.8
 302   bits<3> dst;
 303   bits<8> rhs;
 304   let Inst{10-8} = dst;
 305   let Inst{7-0}  = rhs;
 306   let DecoderMethod = "DecodeThumbAddSpecialReg";
 307 }
 308
 309 // ADD sp, sp, #<imm7>
 310 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 311                   "add\t$dst, $rhs", []>,
 312               T1Misc<{0,0,0,0,0,?,?}> {
 313   // A6.2.5 & A8.6.8
 314   bits<7> rhs;
 315   let Inst{6-0} = rhs;
 316   let DecoderMethod = "DecodeThumbAddSPImm";
 317 }
 318
 319 // SUB sp, sp, #<imm7>
 320 // FIXME: The encoding and the ASM string don't match up.
 321 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 322                   "sub\t$dst, $rhs", []>,
 323               T1Misc<{0,0,0,0,1,?,?}> {
 324   // A6.2.5 & A8.6.214
 325   bits<7> rhs;
 326   let Inst{6-0} = rhs;
 327   let DecoderMethod = "DecodeThumbAddSPImm";
 328 }
 329
 330 // ADD <Rm>, sp
 331 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 332                   "add\t$dst, $rhs", []>,
 333               T1Special<{0,0,?,?}> {
 334   // A8.6.9 Encoding T1
 335   bits<4> dst;
 336   let Inst{7}   = dst{3};
 337   let Inst{6-3} = 0b1101;
 338   let Inst{2-0} = dst{2-0};
 339   let DecoderMethod = "DecodeThumbAddSPReg";
 340 }
 341
 342 // ADD sp, <Rm>
 343 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 344                   "add\t$dst, $rhs", []>,
 345               T1Special<{0,0,?,?}> {
 346   // A8.6.9 Encoding T2
 347   bits<4> dst;
 348   let Inst{7} = 1;
 349   let Inst{6-3} = dst;
 350   let Inst{2-0} = 0b101;
 351   let DecoderMethod = "DecodeThumbAddSPReg";
 352 }
 353
 354 //===----------------------------------------------------------------------===//
 355 //  Control Flow Instructions.
 356 //
 357
 358 // Indirect branches
 359 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 360   def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
 361             T1Special<{1,1,0,?}> {
 362     // A6.2.3 & A8.6.25
 363     bits<4> Rm;
 364     let Inst{6-3} = Rm;
 365     let Inst{2-0} = 0b000;
 366   }
 367 }
 368
 369 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 370   def tBX_RET : tPseudoExpand<(outs), (ins pred:$p), 2, IIC_Br,
 371                    [(ARMretflag)], (tBX LR, pred:$p)>;
 372
 373   // Alternative return instruction used by vararg functions.
 374   def tBX_RET_vararg : tPseudoExpand<(outs), (ins tGPR:$Rm, pred:$p),
 375                    2, IIC_Br, [],
 376                    (tBX GPR:$Rm, pred:$p)>;
 377 }
 378
 379 // All calls clobber the non-callee saved registers. SP is marked as a use to
 380 // prevent stack-pointer assignments that appear immediately before calls from
 381 // potentially appearing dead.
 382 let isCall = 1,
 383   // On non-Darwin platforms R9 is callee-saved.
 384   Defs = [R0,  R1,  R2,  R3,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 385   Uses = [SP] in {
 386   // Also used for Thumb2
 387   def tBL  : TIx2<0b11110, 0b11, 1,
 388                   (outs), (ins pred:$p, t_bltarget:$func, variable_ops), IIC_Br,
 389                   "bl${p}\t$func",
 390                   [(ARMtcall tglobaladdr:$func)]>,
 391              Requires<[IsThumb, IsNotDarwin]> {
 392     bits<22> func;
 393     let Inst{26} = func{21};
 394     let Inst{25-16} = func{20-11};
 395     let Inst{13} = 1;
 396     let Inst{11} = 1;
 397     let Inst{10-0} = func{10-0};
 398   }
 399
 400   // ARMv5T and above, also used for Thumb2
 401   def tBLXi : TIx2<0b11110, 0b11, 0,
 402                  (outs), (ins pred:$p, t_blxtarget:$func, variable_ops), IIC_Br,
 403                    "blx${p}\t$func",
 404                    [(ARMcall tglobaladdr:$func)]>,
 405               Requires<[IsThumb, HasV5T, IsNotDarwin]> {
 406     bits<21> func;
 407     let Inst{25-16} = func{20-11};
 408     let Inst{13} = 1;
 409     let Inst{11} = 1;
 410     let Inst{10-1} = func{10-1};
 411     let Inst{0} = 0; // func{0} is assumed zero
 412   }
 413
 414   // Also used for Thumb2
 415   def tBLXr : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 416                   "blx${p}\t$func",
 417                   [(ARMtcall GPR:$func)]>,
 418               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 419               T1Special<{1,1,1,?}> { // A6.2.3 & A8.6.24;
 420     bits<4> func;
 421     let Inst{6-3} = func;
 422     let Inst{2-0} = 0b000;
 423   }
 424
 425   // ARMv4T
 426   def tBX_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 427                   4, IIC_Br,
 428                   [(ARMcall_nolink tGPR:$func)]>,
 429             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 430 }
 431
 432 let isCall = 1,
 433   // On Darwin R9 is call-clobbered.
 434   // R7 is marked as a use to prevent frame-pointer assignments from being
 435   // moved above / below calls.
 436   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR, QQQQ0, QQQQ2, QQQQ3, CPSR, FPSCR],
 437   Uses = [R7, SP] in {
 438   // Also used for Thumb2
 439   def tBLr9 : tPseudoExpand<(outs), (ins pred:$p, t_bltarget:$func, variable_ops),
 440                           4, IIC_Br, [(ARMtcall tglobaladdr:$func)],
 441                           (tBL pred:$p, t_bltarget:$func)>,
 442               Requires<[IsThumb, IsDarwin]>;
 443
 444   // ARMv5T and above, also used for Thumb2
 445   def tBLXi_r9 : tPseudoExpand<(outs), (ins pred:$p, t_blxtarget:$func, variable_ops),
 446                       4, IIC_Br, [(ARMcall tglobaladdr:$func)],
 447                       (tBLXi pred:$p, t_blxtarget:$func)>,
 448                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 449
 450   // Also used for Thumb2
 451   def tBLXr_r9 : tPseudoExpand<(outs), (ins pred:$p, GPR:$func, variable_ops),
 452                     2, IIC_Br, [(ARMtcall GPR:$func)],
 453                     (tBLXr pred:$p, GPR:$func)>,
 454                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 455
 456   // ARMv4T
 457   def tBXr9_CALL : tPseudoInst<(outs), (ins tGPR:$func, variable_ops),
 458                    4, IIC_Br,
 459                    [(ARMcall_nolink tGPR:$func)]>,
 460               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 461 }
 462
 463 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 464   let isPredicable = 1 in
 465   def tB   : T1I<(outs), (ins t_brtarget:$target), IIC_Br,
 466                  "b\t$target", [(br bb:$target)]>,
 467              T1Encoding<{1,1,1,0,0,?}> {
 468     bits<11> target;
 469     let Inst{10-0} = target;
 470   }
 471
 472   // Far jump
 473   // Just a pseudo for a tBL instruction. Needed to let regalloc know about
 474   // the clobber of LR.
 475   let Defs = [LR] in
 476   def tBfar : tPseudoExpand<(outs), (ins t_bltarget:$target, pred:$p),
 477                           4, IIC_Br, [], (tBL pred:$p, t_bltarget:$target)>;
 478
 479   def tBR_JTr : tPseudoInst<(outs),
 480                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 481                       0, IIC_Br,
 482                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]> {
 483     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 484   }
 485 }
 486
 487 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 488 // a two-value operand where a dag node expects two operands. :(
 489 let isBranch = 1, isTerminator = 1 in
 490   def tBcc : T1I<(outs), (ins t_bcctarget:$target, pred:$p), IIC_Br,
 491                  "b${p}\t$target",
 492                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 493              T1BranchCond<{1,1,0,1}> {
 494   bits<4> p;
 495   bits<8> target;
 496   let Inst{11-8} = p;
 497   let Inst{7-0} = target;
 498 }
 499
 500 // Tail calls
 501 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 502   // Darwin versions.
 503   let Defs = [R0, R1, R2, R3, R9, R12, QQQQ0, QQQQ2, QQQQ3, PC],
 504       Uses = [SP] in {
 505     // tTAILJMPd: Darwin version uses a Thumb2 branch (no Thumb1 tail calls
 506     // on Darwin), so it's in ARMInstrThumb2.td.
 507     def tTAILJMPr : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 508                      4, IIC_Br, [],
 509                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 510                      Requires<[IsThumb, IsDarwin]>;
 511   }
 512   // Non-Darwin versions (the difference is R9).
 513   let Defs = [R0, R1, R2, R3, R12, QQQQ0, QQQQ2, QQQQ3, PC],
 514       Uses = [SP] in {
 515     def tTAILJMPdND : tPseudoExpand<(outs), (ins t_brtarget:$dst, variable_ops),
 516                    4, IIC_Br, [],
 517                    (tB t_brtarget:$dst)>,
 518                  Requires<[IsThumb, IsNotDarwin]>;
 519     def tTAILJMPrND : tPseudoExpand<(outs), (ins tcGPR:$dst, variable_ops),
 520                      4, IIC_Br, [],
 521                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 522                      Requires<[IsThumb, IsNotDarwin]>;
 523   }
 524 }
 525
 526
 527 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 528 // A8.6.16 B: Encoding T1
 529 // If Inst{11-8} == 0b1111 then SEE SVC
 530 let isCall = 1, Uses = [SP] in
 531 def tSVC : T1pI<(outs), (ins imm0_255:$imm), IIC_Br,
 532                 "svc", "\t$imm", []>, Encoding16 {
 533   bits<8> imm;
 534   let Inst{15-12} = 0b1101;
 535   let Inst{11-8}  = 0b1111;
 536   let Inst{7-0}   = imm;
 537 }
 538
 539 // The assembler uses 0xDEFE for a trap instruction.
 540 let isBarrier = 1, isTerminator = 1 in
 541 def tTRAP : TI<(outs), (ins), IIC_Br,
 542                "trap", [(trap)]>, Encoding16 {
 543   let Inst = 0xdefe;
 544 }
 545
 546 //===----------------------------------------------------------------------===//
 547 //  Load Store Instructions.
 548 //
 549
 550 // Loads: reg/reg and reg/imm5
 551 let canFoldAsLoad = 1, isReMaterializable = 1 in
 552 multiclass thumb_ld_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 553                               Operand AddrMode_r, Operand AddrMode_i,
 554                               AddrMode am, InstrItinClass itin_r,
 555                               InstrItinClass itin_i, string asm,
 556                               PatFrag opnode> {
 557   def r : // reg/reg
 558     T1pILdStEncode<reg_opc,
 559                    (outs tGPR:$Rt), (ins AddrMode_r:$addr),
 560                    am, itin_r, asm, "\t$Rt, $addr",
 561                    [(set tGPR:$Rt, (opnode AddrMode_r:$addr))]>;
 562   def i : // reg/imm5
 563     T1pILdStEncodeImm<imm_opc, 1 /* Load */,
 564                       (outs tGPR:$Rt), (ins AddrMode_i:$addr),
 565                       am, itin_i, asm, "\t$Rt, $addr",
 566                       [(set tGPR:$Rt, (opnode AddrMode_i:$addr))]>;
 567 }
 568 // Stores: reg/reg and reg/imm5
 569 multiclass thumb_st_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 570                               Operand AddrMode_r, Operand AddrMode_i,
 571                               AddrMode am, InstrItinClass itin_r,
 572                               InstrItinClass itin_i, string asm,
 573                               PatFrag opnode> {
 574   def r : // reg/reg
 575     T1pILdStEncode<reg_opc,
 576                    (outs), (ins tGPR:$Rt, AddrMode_r:$addr),
 577                    am, itin_r, asm, "\t$Rt, $addr",
 578                    [(opnode tGPR:$Rt, AddrMode_r:$addr)]>;
 579   def i : // reg/imm5
 580     T1pILdStEncodeImm<imm_opc, 0 /* Store */,
 581                       (outs), (ins tGPR:$Rt, AddrMode_i:$addr),
 582                       am, itin_i, asm, "\t$Rt, $addr",
 583                       [(opnode tGPR:$Rt, AddrMode_i:$addr)]>;
 584 }
 585
 586 // A8.6.57 & A8.6.60
 587 defm tLDR  : thumb_ld_rr_ri_enc<0b100, 0b0110, t_addrmode_rrs4,
 588                                 t_addrmode_is4, AddrModeT1_4,
 589                                 IIC_iLoad_r, IIC_iLoad_i, "ldr",
 590                                 UnOpFrag<(load node:$Src)>>;
 591
 592 // A8.6.64 & A8.6.61
 593 defm tLDRB : thumb_ld_rr_ri_enc<0b110, 0b0111, t_addrmode_rrs1,
 594                                 t_addrmode_is1, AddrModeT1_1,
 595                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrb",
 596                                 UnOpFrag<(zextloadi8 node:$Src)>>;
 597
 598 // A8.6.76 & A8.6.73
 599 defm tLDRH : thumb_ld_rr_ri_enc<0b101, 0b1000, t_addrmode_rrs2,
 600                                 t_addrmode_is2, AddrModeT1_2,
 601                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrh",
 602                                 UnOpFrag<(zextloadi16 node:$Src)>>;
 603
 604 let AddedComplexity = 10 in
 605 def tLDRSB :                    // A8.6.80
 606   T1pILdStEncode<0b011, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 607                  AddrModeT1_1, IIC_iLoad_bh_r,
 608                  "ldrsb", "\t$Rt, $addr",
 609                  [(set tGPR:$Rt, (sextloadi8 t_addrmode_rr:$addr))]>;
 610
 611 let AddedComplexity = 10 in
 612 def tLDRSH :                    // A8.6.84
 613   T1pILdStEncode<0b111, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 614                  AddrModeT1_2, IIC_iLoad_bh_r,
 615                  "ldrsh", "\t$Rt, $addr",
 616                  [(set tGPR:$Rt, (sextloadi16 t_addrmode_rr:$addr))]>;
 617
 618 let canFoldAsLoad = 1 in
 619 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 620                     "ldr", "\t$Rt, $addr",
 621                     [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 622               T1LdStSP<{1,?,?}> {
 623   bits<3> Rt;
 624   bits<8> addr;
 625   let Inst{10-8} = Rt;
 626   let Inst{7-0} = addr;
 627 }
 628
 629 // Load tconstpool
 630 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 631 let canFoldAsLoad = 1, isReMaterializable = 1, isCodeGenOnly = 1 in
 632 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 633                   "ldr", ".n\t$Rt, $addr",
 634                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 635               T1Encoding<{0,1,0,0,1,?}> {
 636   // A6.2 & A8.6.59
 637   bits<3> Rt;
 638   bits<8> addr;
 639   let Inst{10-8} = Rt;
 640   let Inst{7-0}  = addr;
 641 }
 642
 643 // FIXME: Remove this entry when the above ldr.n workaround is fixed.
 644 // For disassembly use only.
 645 def tLDRpciDIS : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 646                        "ldr", "\t$Rt, $addr",
 647                        [/* disassembly only */]>,
 648                  T1Encoding<{0,1,0,0,1,?}> {
 649   // A6.2 & A8.6.59
 650   bits<3> Rt;
 651   bits<8> addr;
 652   let Inst{10-8} = Rt;
 653   let Inst{7-0}  = addr;
 654 }
 655
 656 // A8.6.194 & A8.6.192
 657 defm tSTR  : thumb_st_rr_ri_enc<0b000, 0b0110, t_addrmode_rrs4,
 658                                 t_addrmode_is4, AddrModeT1_4,
 659                                 IIC_iStore_r, IIC_iStore_i, "str",
 660                                 BinOpFrag<(store node:$LHS, node:$RHS)>>;
 661
 662 // A8.6.197 & A8.6.195
 663 defm tSTRB : thumb_st_rr_ri_enc<0b010, 0b0111, t_addrmode_rrs1,
 664                                 t_addrmode_is1, AddrModeT1_1,
 665                                 IIC_iStore_bh_r, IIC_iStore_bh_i, "strb",
 666                                 BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
 667
 668 // A8.6.207 & A8.6.205
 669 defm tSTRH : thumb_st_rr_ri_enc<0b001, 0b1000, t_addrmode_rrs2,
 670                                t_addrmode_is2, AddrModeT1_2,
 671                                IIC_iStore_bh_r, IIC_iStore_bh_i, "strh",
 672                                BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
 673
 674
 675 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 676                     "str", "\t$Rt, $addr",
 677                     [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 678               T1LdStSP<{0,?,?}> {
 679   bits<3> Rt;
 680   bits<8> addr;
 681   let Inst{10-8} = Rt;
 682   let Inst{7-0} = addr;
 683 }
 684
 685 //===----------------------------------------------------------------------===//
 686 //  Load / store multiple Instructions.
 687 //
 688
 689 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 690                            InstrItinClass itin_upd, bits<6> T1Enc,
 691                            bit L_bit, string baseOpc> {
 692   def IA :
 693     T1I<(outs), (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 694         itin, !strconcat(asm, "${p}\t$Rn, $regs"), []>,
 695        T1Encoding<T1Enc> {
 696     bits<3> Rn;
 697     bits<8> regs;
 698     let Inst{10-8} = Rn;
 699     let Inst{7-0}  = regs;
 700   }
 701
 702   def IA_UPD :
 703     InstTemplate<AddrModeNone, 0, IndexModeNone, Pseudo, GenericDomain,
 704                  "$Rn = $wb", itin_upd>,
 705     PseudoInstExpansion<(!cast<Instruction>(!strconcat(baseOpc, "IA"))
 706                        tGPR:$Rn, pred:$p, reglist:$regs)> {
 707     let Size = 2;
 708     let OutOperandList = (outs GPR:$wb);
 709     let InOperandList = (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops);
 710     let Pattern = [];
 711     let isCodeGenOnly = 1;
 712     let isPseudo = 1;
 713     list<Predicate> Predicates = [IsThumb];
 714   }
 715 }
 716
 717 // These require base address to be written back or one of the loaded regs.
 718 let neverHasSideEffects = 1 in {
 719
 720 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 721 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 722                             {1,1,0,0,1,?}, 1, "tLDM">;
 723
 724 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 725 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 726                             {1,1,0,0,0,?}, 0, "tSTM">;
 727
 728 } // neverHasSideEffects
 729
 730 def : InstAlias<"ldm${p} $Rn!, $regs",
 731                 (tLDMIA tGPR:$Rn, pred:$p, reglist:$regs)>,
 732         Requires<[IsThumb, IsThumb1Only]>;
 733
 734
 735 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 736 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 737                IIC_iPop,
 738                "pop${p}\t$regs", []>,
 739            T1Misc<{1,1,0,?,?,?,?}> {
 740   bits<16> regs;
 741   let Inst{8}   = regs{15};
 742   let Inst{7-0} = regs{7-0};
 743 }
 744
 745 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 746 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 747                 IIC_iStore_m,
 748                 "push${p}\t$regs", []>,
 749             T1Misc<{0,1,0,?,?,?,?}> {
 750   bits<16> regs;
 751   let Inst{8}   = regs{14};
 752   let Inst{7-0} = regs{7-0};
 753 }
 754
 755 //===----------------------------------------------------------------------===//
 756 //  Arithmetic Instructions.
 757 //
 758
 759 // Helper classes for encoding T1pI patterns:
 760 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 761                    string opc, string asm, list<dag> pattern>
 762     : T1pI<oops, iops, itin, opc, asm, pattern>,
 763       T1DataProcessing<opA> {
 764   bits<3> Rm;
 765   bits<3> Rn;
 766   let Inst{5-3} = Rm;
 767   let Inst{2-0} = Rn;
 768 }
 769 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 770                      string opc, string asm, list<dag> pattern>
 771     : T1pI<oops, iops, itin, opc, asm, pattern>,
 772       T1Misc<opA> {
 773   bits<3> Rm;
 774   bits<3> Rd;
 775   let Inst{5-3} = Rm;
 776   let Inst{2-0} = Rd;
 777 }
 778
 779 // Helper classes for encoding T1sI patterns:
 780 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 781                    string opc, string asm, list<dag> pattern>
 782     : T1sI<oops, iops, itin, opc, asm, pattern>,
 783       T1DataProcessing<opA> {
 784   bits<3> Rd;
 785   bits<3> Rn;
 786   let Inst{5-3} = Rn;
 787   let Inst{2-0} = Rd;
 788 }
 789 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 790                     string opc, string asm, list<dag> pattern>
 791     : T1sI<oops, iops, itin, opc, asm, pattern>,
 792       T1General<opA> {
 793   bits<3> Rm;
 794   bits<3> Rn;
 795   bits<3> Rd;
 796   let Inst{8-6} = Rm;
 797   let Inst{5-3} = Rn;
 798   let Inst{2-0} = Rd;
 799 }
 800 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 801                        string opc, string asm, list<dag> pattern>
 802     : T1sI<oops, iops, itin, opc, asm, pattern>,
 803       T1General<opA> {
 804   bits<3> Rd;
 805   bits<3> Rm;
 806   let Inst{5-3} = Rm;
 807   let Inst{2-0} = Rd;
 808 }
 809
 810 // Helper classes for encoding T1sIt patterns:
 811 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 812                     string opc, string asm, list<dag> pattern>
 813     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 814       T1DataProcessing<opA> {
 815   bits<3> Rdn;
 816   bits<3> Rm;
 817   let Inst{5-3} = Rm;
 818   let Inst{2-0} = Rdn;
 819 }
 820 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 821                         string opc, string asm, list<dag> pattern>
 822     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 823       T1General<opA> {
 824   bits<3> Rdn;
 825   bits<8> imm8;
 826   let Inst{10-8} = Rdn;
 827   let Inst{7-0}  = imm8;
 828 }
 829
 830 // Add with carry register
 831 let isCommutable = 1, Uses = [CPSR] in
 832 def tADC :                      // A8.6.2
 833   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 834                 "adc", "\t$Rdn, $Rm",
 835                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>;
 836
 837 // Add immediate
 838 def tADDi3 :                    // A8.6.4 T1
 839   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
 840                    IIC_iALUi,
 841                    "add", "\t$Rd, $Rm, $imm3",
 842                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]> {
 843   bits<3> imm3;
 844   let Inst{8-6} = imm3;
 845 }
 846
 847 def tADDi8 :                    // A8.6.4 T2
 848   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn),
 849                     (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
 850                     "add", "\t$Rdn, $imm8",
 851                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>;
 852
 853 // Add register
 854 let isCommutable = 1 in
 855 def tADDrr :                    // A8.6.6 T1
 856   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 857                 IIC_iALUr,
 858                 "add", "\t$Rd, $Rn, $Rm",
 859                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>;
 860
 861 let neverHasSideEffects = 1 in
 862 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 863                      "add", "\t$Rdn, $Rm", []>,
 864                T1Special<{0,0,?,?}> {
 865   // A8.6.6 T2
 866   bits<4> Rdn;
 867   bits<4> Rm;
 868   let Inst{7}   = Rdn{3};
 869   let Inst{6-3} = Rm;
 870   let Inst{2-0} = Rdn{2-0};
 871 }
 872
 873 // AND register
 874 let isCommutable = 1 in
 875 def tAND :                      // A8.6.12
 876   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 877                 IIC_iBITr,
 878                 "and", "\t$Rdn, $Rm",
 879                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>;
 880
 881 // ASR immediate
 882 def tASRri :                    // A8.6.14
 883   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
 884                    IIC_iMOVsi,
 885                    "asr", "\t$Rd, $Rm, $imm5",
 886                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm_sr:$imm5)))]> {
 887   bits<5> imm5;
 888   let Inst{10-6} = imm5;
 889 }
 890
 891 // ASR register
 892 def tASRrr :                    // A8.6.15
 893   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 894                 IIC_iMOVsr,
 895                 "asr", "\t$Rdn, $Rm",
 896                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>;
 897
 898 // BIC register
 899 def tBIC :                      // A8.6.20
 900   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 901                 IIC_iBITr,
 902                 "bic", "\t$Rdn, $Rm",
 903                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>;
 904
 905 // CMN register
 906 let isCompare = 1, Defs = [CPSR] in {
 907 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 908 //       Compare-to-zero still works out, just not the relationals
 909 //def tCMN :                     // A8.6.33
 910 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 911 //               IIC_iCMPr,
 912 //               "cmn", "\t$lhs, $rhs",
 913 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 914
 915 def tCMNz :                     // A8.6.33
 916   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 917                IIC_iCMPr,
 918                "cmn", "\t$Rn, $Rm",
 919                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>;
 920
 921 } // isCompare = 1, Defs = [CPSR]
 922
 923 // CMP immediate
 924 let isCompare = 1, Defs = [CPSR] in {
 925 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, imm0_255:$imm8), IIC_iCMPi,
 926                   "cmp", "\t$Rn, $imm8",
 927                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 928              T1General<{1,0,1,?,?}> {
 929   // A8.6.35
 930   bits<3> Rn;
 931   bits<8> imm8;
 932   let Inst{10-8} = Rn;
 933   let Inst{7-0}  = imm8;
 934 }
 935
 936 // CMP register
 937 def tCMPr :                     // A8.6.36 T1
 938   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 939                IIC_iCMPr,
 940                "cmp", "\t$Rn, $Rm",
 941                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>;
 942
 943 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 944                    "cmp", "\t$Rn, $Rm", []>,
 945               T1Special<{0,1,?,?}> {
 946   // A8.6.36 T2
 947   bits<4> Rm;
 948   bits<4> Rn;
 949   let Inst{7}   = Rn{3};
 950   let Inst{6-3} = Rm;
 951   let Inst{2-0} = Rn{2-0};
 952 }
 953 } // isCompare = 1, Defs = [CPSR]
 954
 955
 956 // XOR register
 957 let isCommutable = 1 in
 958 def tEOR :                      // A8.6.45
 959   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 960                 IIC_iBITr,
 961                 "eor", "\t$Rdn, $Rm",
 962                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>;
 963
 964 // LSL immediate
 965 def tLSLri :                    // A8.6.88
 966   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5),
 967                    IIC_iMOVsi,
 968                    "lsl", "\t$Rd, $Rm, $imm5",
 969                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]> {
 970   bits<5> imm5;
 971   let Inst{10-6} = imm5;
 972 }
 973
 974 // LSL register
 975 def tLSLrr :                    // A8.6.89
 976   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 977                 IIC_iMOVsr,
 978                 "lsl", "\t$Rdn, $Rm",
 979                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>;
 980
 981 // LSR immediate
 982 def tLSRri :                    // A8.6.90
 983   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
 984                    IIC_iMOVsi,
 985                    "lsr", "\t$Rd, $Rm, $imm5",
 986                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm_sr:$imm5)))]> {
 987   bits<5> imm5;
 988   let Inst{10-6} = imm5;
 989 }
 990
 991 // LSR register
 992 def tLSRrr :                    // A8.6.91
 993   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 994                 IIC_iMOVsr,
 995                 "lsr", "\t$Rdn, $Rm",
 996                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>;
 997
 998 // Move register
 999 let isMoveImm = 1 in
1000 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins imm0_255:$imm8), IIC_iMOVi,
1001                   "mov", "\t$Rd, $imm8",
1002                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
1003              T1General<{1,0,0,?,?}> {
1004   // A8.6.96
1005   bits<3> Rd;
1006   bits<8> imm8;
1007   let Inst{10-8} = Rd;
1008   let Inst{7-0}  = imm8;
1009 }
1010
1011 // A7-73: MOV(2) - mov setting flag.
1012
1013 let neverHasSideEffects = 1 in {
1014 def tMOVr : Thumb1pI<(outs GPR:$Rd), (ins GPR:$Rm), AddrModeNone,
1015                       2, IIC_iMOVr,
1016                       "mov", "\t$Rd, $Rm", "", []>,
1017                   T1Special<{1,0,?,?}> {
1018   // A8.6.97
1019   bits<4> Rd;
1020   bits<4> Rm;
1021   let Inst{7}   = Rd{3};
1022   let Inst{6-3} = Rm;
1023   let Inst{2-0} = Rd{2-0};
1024 }
1025 let Defs = [CPSR] in
1026 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1027                       "movs\t$Rd, $Rm", []>, Encoding16 {
1028   // A8.6.97
1029   bits<3> Rd;
1030   bits<3> Rm;
1031   let Inst{15-6} = 0b0000000000;
1032   let Inst{5-3}  = Rm;
1033   let Inst{2-0}  = Rd;
1034 }
1035 } // neverHasSideEffects
1036
1037 // Multiply register
1038 let isCommutable = 1 in
1039 def tMUL :                      // A8.6.105 T1
1040   T1sItDPEncode<0b1101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1041                 IIC_iMUL32,
1042                 "mul", "\t$Rdn, $Rm, $Rdn",
1043                 [(set tGPR:$Rdn, (mul tGPR:$Rn, tGPR:$Rm))]>;
1044
1045 // Move inverse register
1046 def tMVN :                      // A8.6.107
1047   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1048                "mvn", "\t$Rd, $Rn",
1049                [(set tGPR:$Rd, (not tGPR:$Rn))]>;
1050
1051 // Bitwise or register
1052 let isCommutable = 1 in
1053 def tORR :                      // A8.6.114
1054   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1055                 IIC_iBITr,
1056                 "orr", "\t$Rdn, $Rm",
1057                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>;
1058
1059 // Swaps
1060 def tREV :                      // A8.6.134
1061   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1062                  IIC_iUNAr,
1063                  "rev", "\t$Rd, $Rm",
1064                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1065                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1066
1067 def tREV16 :                    // A8.6.135
1068   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1069                  IIC_iUNAr,
1070                  "rev16", "\t$Rd, $Rm",
1071              [(set tGPR:$Rd, (rotr (bswap tGPR:$Rm), (i32 16)))]>,
1072                 Requires<[IsThumb, IsThumb1Only, HasV6]>;
1073
1074 def tREVSH :                    // A8.6.136
1075   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1076                  IIC_iUNAr,
1077                  "revsh", "\t$Rd, $Rm",
1078                  [(set tGPR:$Rd, (sra (bswap tGPR:$Rm), (i32 16)))]>,
1079                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1080
1081 // Rotate right register
1082 def tROR :                      // A8.6.139
1083   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1084                 IIC_iMOVsr,
1085                 "ror", "\t$Rdn, $Rm",
1086                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>;
1087
1088 // Negate register
1089 def tRSB :                      // A8.6.141
1090   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1091                IIC_iALUi,
1092                "rsb", "\t$Rd, $Rn, #0",
1093                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>;
1094
1095 // Subtract with carry register
1096 let Uses = [CPSR] in
1097 def tSBC :                      // A8.6.151
1098   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1099                 IIC_iALUr,
1100                 "sbc", "\t$Rdn, $Rm",
1101                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>;
1102
1103 // Subtract immediate
1104 def tSUBi3 :                    // A8.6.210 T1
1105   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm3),
1106                    IIC_iALUi,
1107                    "sub", "\t$Rd, $Rm, $imm3",
1108                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]> {
1109   bits<3> imm3;
1110   let Inst{8-6} = imm3;
1111 }
1112
1113 def tSUBi8 :                    // A8.6.210 T2
1114   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn), (ins tGPR:$Rn, i32imm:$imm8),
1115                     IIC_iALUi,
1116                     "sub", "\t$Rdn, $imm8",
1117                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>;
1118
1119 // Subtract register
1120 def tSUBrr :                    // A8.6.212
1121   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1122                 IIC_iALUr,
1123                 "sub", "\t$Rd, $Rn, $Rm",
1124                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>;
1125
1126 // TODO: A7-96: STMIA - store multiple.
1127
1128 // Sign-extend byte
1129 def tSXTB :                     // A8.6.222
1130   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1131                  IIC_iUNAr,
1132                  "sxtb", "\t$Rd, $Rm",
1133                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1134                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1135
1136 // Sign-extend short
1137 def tSXTH :                     // A8.6.224
1138   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1139                  IIC_iUNAr,
1140                  "sxth", "\t$Rd, $Rm",
1141                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1142                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1143
1144 // Test
1145 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1146 def tTST :                      // A8.6.230
1147   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1148                "tst", "\t$Rn, $Rm",
1149                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>;
1150
1151 // Zero-extend byte
1152 def tUXTB :                     // A8.6.262
1153   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1154                  IIC_iUNAr,
1155                  "uxtb", "\t$Rd, $Rm",
1156                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1157                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1158
1159 // Zero-extend short
1160 def tUXTH :                     // A8.6.264
1161   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1162                  IIC_iUNAr,
1163                  "uxth", "\t$Rd, $Rm",
1164                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1165                  Requires<[IsThumb, IsThumb1Only, HasV6]>;
1166
1167 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1168 // Expanded after instruction selection into a branch sequence.
1169 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1170   def tMOVCCr_pseudo :
1171   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1172               NoItinerary,
1173              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1174
1175 // tLEApcrel - Load a pc-relative address into a register without offending the
1176 // assembler.
1177
1178 def tADR : T1I<(outs tGPR:$Rd), (ins t_adrlabel:$addr, pred:$p),
1179                IIC_iALUi, "adr{$p}\t$Rd, $addr", []>,
1180                T1Encoding<{1,0,1,0,0,?}> {
1181   bits<3> Rd;
1182   bits<8> addr;
1183   let Inst{10-8} = Rd;
1184   let Inst{7-0} = addr;
1185   let DecoderMethod = "DecodeThumbAddSpecialReg";
1186 }
1187
1188 let neverHasSideEffects = 1, isReMaterializable = 1 in
1189 def tLEApcrel   : tPseudoInst<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p),
1190                               2, IIC_iALUi, []>;
1191
1192 def tLEApcrelJT : tPseudoInst<(outs tGPR:$Rd),
1193                               (ins i32imm:$label, nohash_imm:$id, pred:$p),
1194                               2, IIC_iALUi, []>;
1195
1196 //===----------------------------------------------------------------------===//
1197 // TLS Instructions
1198 //
1199
1200 // __aeabi_read_tp preserves the registers r1-r3.
1201 // This is a pseudo inst so that we can get the encoding right,
1202 // complete with fixup for the aeabi_read_tp function.
1203 let isCall = 1, Defs = [R0, R12, LR, CPSR], Uses = [SP] in
1204 def tTPsoft : tPseudoInst<(outs), (ins), 4, IIC_Br,
1205                           [(set R0, ARMthread_pointer)]>;
1206
1207 //===----------------------------------------------------------------------===//
1208 // SJLJ Exception handling intrinsics
1209 //
1210
1211 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1212 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1213 // from some other function to get here, and we're using the stack frame for the
1214 // containing function to save/restore registers, we can't keep anything live in
1215 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1216 // tromped upon when we get here from a longjmp(). We force everything out of
1217 // registers except for our own input by listing the relevant registers in
1218 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1219 // preserve all of the callee-saved resgisters, which is exactly what we want.
1220 // $val is a scratch register for our use.
1221 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1222     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1 in
1223 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1224                                   AddrModeNone, 0, NoItinerary, "","",
1225                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1226
1227 // FIXME: Non-Darwin version(s)
1228 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1229     Defs = [ R7, LR, SP ] in
1230 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1231                               AddrModeNone, 0, IndexModeNone,
1232                               Pseudo, NoItinerary, "", "",
1233                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1234                              Requires<[IsThumb, IsDarwin]>;
1235
1236 //===----------------------------------------------------------------------===//
1237 // Non-Instruction Patterns
1238 //
1239
1240 // Comparisons
1241 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1242             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1243 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1244             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1245
1246 // Add with carry
1247 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1248             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1249 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1250             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1251 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1252             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1253
1254 // Subtract with carry
1255 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1256             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1257 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1258             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1259 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1260             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1261
1262 // ConstantPool, GlobalAddress
1263 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1264 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1265
1266 // JumpTable
1267 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1268             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1269
1270 // Direct calls
1271 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1272       Requires<[IsThumb, IsNotDarwin]>;
1273 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1274       Requires<[IsThumb, IsDarwin]>;
1275
1276 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1277       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1278 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1279       Requires<[IsThumb, HasV5T, IsDarwin]>;
1280
1281 // Indirect calls to ARM routines
1282 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1283       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1284 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1285       Requires<[IsThumb, HasV5T, IsDarwin]>;
1286
1287 // zextload i1 -> zextload i8
1288 def : T1Pat<(zextloadi1 t_addrmode_rrs1:$addr),
1289             (tLDRBr t_addrmode_rrs1:$addr)>;
1290 def : T1Pat<(zextloadi1 t_addrmode_is1:$addr),
1291             (tLDRBi t_addrmode_is1:$addr)>;
1292
1293 // extload -> zextload
1294 def : T1Pat<(extloadi1  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1295 def : T1Pat<(extloadi1  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1296 def : T1Pat<(extloadi8  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1297 def : T1Pat<(extloadi8  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1298 def : T1Pat<(extloadi16 t_addrmode_rrs2:$addr), (tLDRHr t_addrmode_rrs2:$addr)>;
1299 def : T1Pat<(extloadi16 t_addrmode_is2:$addr),  (tLDRHi t_addrmode_is2:$addr)>;
1300
1301 // If it's impossible to use [r,r] address mode for sextload, select to
1302 // ldr{b|h} + sxt{b|h} instead.
1303 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1304             (tSXTB (tLDRBi t_addrmode_is1:$addr))>,
1305       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1306 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1307             (tSXTB (tLDRBr t_addrmode_rrs1:$addr))>,
1308       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1309 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1310             (tSXTH (tLDRHi t_addrmode_is2:$addr))>,
1311       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1312 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1313             (tSXTH (tLDRHr t_addrmode_rrs2:$addr))>,
1314       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1315
1316 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1317             (tASRri (tLSLri (tLDRBr t_addrmode_rrs1:$addr), 24), 24)>;
1318 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1319             (tASRri (tLSLri (tLDRBi t_addrmode_is1:$addr), 24), 24)>;
1320 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1321             (tASRri (tLSLri (tLDRHr t_addrmode_rrs2:$addr), 16), 16)>;
1322 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1323             (tASRri (tLSLri (tLDRHi t_addrmode_is2:$addr), 16), 16)>;
1324
1325 // Large immediate handling.
1326
1327 // Two piece imms.
1328 def : T1Pat<(i32 thumb_immshifted:$src),
1329             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1330                     (thumb_immshifted_shamt imm:$src))>;
1331
1332 def : T1Pat<(i32 imm0_255_comp:$src),
1333             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1334
1335 // Pseudo instruction that combines ldr from constpool and add pc. This should
1336 // be expanded into two instructions late to allow if-conversion and
1337 // scheduling.
1338 let isReMaterializable = 1 in
1339 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1340                              NoItinerary,
1341                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1342                                            imm:$cp))]>,
1343                Requires<[IsThumb, IsThumb1Only]>;
1344
1345 // Pseudo-instruction for merged POP and return.
1346 // FIXME: remove when we have a way to marking a MI with these properties.
1347 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1348     hasExtraDefRegAllocReq = 1 in
1349 def tPOP_RET : tPseudoExpand<(outs), (ins pred:$p, reglist:$regs, variable_ops),
1350                            2, IIC_iPop_Br, [],
1351                            (tPOP pred:$p, reglist:$regs)>;
1352
1353 // Indirect branch using "mov pc, $Rm"
1354 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1355   def tBRIND : tPseudoExpand<(outs), (ins GPR:$Rm, pred:$p),
1356                   2, IIC_Br, [(brind GPR:$Rm)],
1357                   (tMOVr PC, GPR:$Rm, pred:$p)>;
1358 }