lib/Target/ARM/ARMInstrThumb.td

   1 //===-- ARMInstrThumb.td - Thumb support for ARM -----------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  20                        SDNPVariadic]>;
  21
  22 def imm_sr_XFORM: SDNodeXForm<imm, [{
  23   unsigned Imm = N->getZExtValue();
  24   return CurDAG->getTargetConstant((Imm == 32 ? 0 : Imm), MVT::i32);
  25 }]>;
  26 def ThumbSRImmAsmOperand: AsmOperandClass { let Name = "ImmThumbSR"; }
  27 def imm_sr : Operand<i32>, PatLeaf<(imm), [{
  28   uint64_t Imm = N->getZExtValue();
  29   return Imm > 0 && Imm <= 32;
  30 }], imm_sr_XFORM> {
  31   let PrintMethod = "printThumbSRImm";
  32   let ParserMatchClass = ThumbSRImmAsmOperand;
  33 }
  34
  35 def imm_comp_XFORM : SDNodeXForm<imm, [{
  36   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  37 }]>;
  38
  39 def imm0_7_neg : PatLeaf<(i32 imm), [{
  40   return (uint32_t)-N->getZExtValue() < 8;
  41 }], imm_neg_XFORM>;
  42
  43 def imm0_255_comp : PatLeaf<(i32 imm), [{
  44   return ~((uint32_t)N->getZExtValue()) < 256;
  45 }]>;
  46
  47 def imm8_255 : ImmLeaf<i32, [{
  48   return Imm >= 8 && Imm < 256;
  49 }]>;
  50 def imm8_255_neg : PatLeaf<(i32 imm), [{
  51   unsigned Val = -N->getZExtValue();
  52   return Val >= 8 && Val < 256;
  53 }], imm_neg_XFORM>;
  54
  55 // Break imm's up into two pieces: an immediate + a left shift. This uses
  56 // thumb_immshifted to match and thumb_immshifted_val and thumb_immshifted_shamt
  57 // to get the val/shift pieces.
  58 def thumb_immshifted : PatLeaf<(imm), [{
  59   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  60 }]>;
  61
  62 def thumb_immshifted_val : SDNodeXForm<imm, [{
  63   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  64   return CurDAG->getTargetConstant(V, MVT::i32);
  65 }]>;
  66
  67 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  68   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  69   return CurDAG->getTargetConstant(V, MVT::i32);
  70 }]>;
  71
  72 // Scaled 4 immediate.
  73 def t_imm0_1020s4_asmoperand: AsmOperandClass { let Name = "Imm0_1020s4"; }
  74 def t_imm0_1020s4 : Operand<i32> {
  75   let PrintMethod = "printThumbS4ImmOperand";
  76   let ParserMatchClass = t_imm0_1020s4_asmoperand;
  77   let OperandType = "OPERAND_IMMEDIATE";
  78 }
  79
  80 def t_imm0_508s4_asmoperand: AsmOperandClass { let Name = "Imm0_508s4"; }
  81 def t_imm0_508s4 : Operand<i32> {
  82   let PrintMethod = "printThumbS4ImmOperand";
  83   let ParserMatchClass = t_imm0_508s4_asmoperand;
  84   let OperandType = "OPERAND_IMMEDIATE";
  85 }
  86 // Alias use only, so no printer is necessary.
  87 def t_imm0_508s4_neg_asmoperand: AsmOperandClass { let Name = "Imm0_508s4Neg"; }
  88 def t_imm0_508s4_neg : Operand<i32> {
  89   let ParserMatchClass = t_imm0_508s4_neg_asmoperand;
  90   let OperandType = "OPERAND_IMMEDIATE";
  91 }
  92
  93 // Define Thumb specific addressing modes.
  94
  95 // unsigned 8-bit, 2-scaled memory offset
  96 class OperandUnsignedOffset_b8s2 : AsmOperandClass {
  97   let Name = "UnsignedOffset_b8s2";
  98   let PredicateMethod = "isUnsignedOffset<8, 2>";
  99 }
 100
 101 def UnsignedOffset_b8s2 : OperandUnsignedOffset_b8s2;
 102
 103 // thumb style PC relative operand. signed, 8 bits magnitude,
 104 // two bits shift. can be represented as either [pc, #imm], #imm,
 105 // or relocatable expression...
 106 def ThumbMemPC : AsmOperandClass {
 107   let Name = "ThumbMemPC";
 108 }
 109
 110 let OperandType = "OPERAND_PCREL" in {
 111 def t_brtarget : Operand<OtherVT> {
 112   let EncoderMethod = "getThumbBRTargetOpValue";
 113   let DecoderMethod = "DecodeThumbBROperand";
 114 }
 115
 116 // ADR instruction labels.
 117 def t_adrlabel : Operand<i32> {
 118   let EncoderMethod = "getThumbAdrLabelOpValue";
 119   let PrintMethod = "printAdrLabelOperand<2>";
 120   let ParserMatchClass = UnsignedOffset_b8s2;
 121 }
 122
 123 def t_bcctarget : Operand<i32> {
 124   let EncoderMethod = "getThumbBCCTargetOpValue";
 125   let DecoderMethod = "DecodeThumbBCCTargetOperand";
 126 }
 127
 128 def t_cbtarget : Operand<i32> {
 129   let EncoderMethod = "getThumbCBTargetOpValue";
 130   let DecoderMethod = "DecodeThumbCmpBROperand";
 131 }
 132
 133 def t_bltarget : Operand<i32> {
 134   let EncoderMethod = "getThumbBLTargetOpValue";
 135   let DecoderMethod = "DecodeThumbBLTargetOperand";
 136 }
 137
 138 def t_blxtarget : Operand<i32> {
 139   let EncoderMethod = "getThumbBLXTargetOpValue";
 140   let DecoderMethod = "DecodeThumbBLXOffset";
 141 }
 142
 143 // t_addrmode_pc := <label> => pc + imm8 * 4
 144 //
 145 def t_addrmode_pc : Operand<i32> {
 146   let EncoderMethod = "getAddrModePCOpValue";
 147   let DecoderMethod = "DecodeThumbAddrModePC";
 148   let PrintMethod = "printThumbLdrLabelOperand";
 149   let ParserMatchClass = ThumbMemPC;
 150 }
 151 }
 152
 153 // t_addrmode_rr := reg + reg
 154 //
 155 def t_addrmode_rr_asm_operand : AsmOperandClass { let Name = "MemThumbRR"; }
 156 def t_addrmode_rr : Operand<i32>,
 157                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
 158   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 159   let PrintMethod = "printThumbAddrModeRROperand";
 160   let DecoderMethod = "DecodeThumbAddrModeRR";
 161   let ParserMatchClass = t_addrmode_rr_asm_operand;
 162   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 163 }
 164
 165 // t_addrmode_rrs := reg + reg
 166 //
 167 // We use separate scaled versions because the Select* functions need
 168 // to explicitly check for a matching constant and return false here so that
 169 // the reg+imm forms will match instead. This is a horrible way to do that,
 170 // as it forces tight coupling between the methods, but it's how selectiondag
 171 // currently works.
 172 def t_addrmode_rrs1 : Operand<i32>,
 173                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S1", []> {
 174   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 175   let PrintMethod = "printThumbAddrModeRROperand";
 176   let DecoderMethod = "DecodeThumbAddrModeRR";
 177   let ParserMatchClass = t_addrmode_rr_asm_operand;
 178   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 179 }
 180 def t_addrmode_rrs2 : Operand<i32>,
 181                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S2", []> {
 182   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 183   let DecoderMethod = "DecodeThumbAddrModeRR";
 184   let PrintMethod = "printThumbAddrModeRROperand";
 185   let ParserMatchClass = t_addrmode_rr_asm_operand;
 186   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 187 }
 188 def t_addrmode_rrs4 : Operand<i32>,
 189                       ComplexPattern<i32, 2, "SelectThumbAddrModeRI5S4", []> {
 190   let EncoderMethod = "getThumbAddrModeRegRegOpValue";
 191   let DecoderMethod = "DecodeThumbAddrModeRR";
 192   let PrintMethod = "printThumbAddrModeRROperand";
 193   let ParserMatchClass = t_addrmode_rr_asm_operand;
 194   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
 195 }
 196
 197 // t_addrmode_is4 := reg + imm5 * 4
 198 //
 199 def t_addrmode_is4_asm_operand : AsmOperandClass { let Name = "MemThumbRIs4"; }
 200 def t_addrmode_is4 : Operand<i32>,
 201                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S4", []> {
 202   let EncoderMethod = "getAddrModeISOpValue";
 203   let DecoderMethod = "DecodeThumbAddrModeIS";
 204   let PrintMethod = "printThumbAddrModeImm5S4Operand";
 205   let ParserMatchClass = t_addrmode_is4_asm_operand;
 206   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 207 }
 208
 209 // t_addrmode_is2 := reg + imm5 * 2
 210 //
 211 def t_addrmode_is2_asm_operand : AsmOperandClass { let Name = "MemThumbRIs2"; }
 212 def t_addrmode_is2 : Operand<i32>,
 213                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S2", []> {
 214   let EncoderMethod = "getAddrModeISOpValue";
 215   let DecoderMethod = "DecodeThumbAddrModeIS";
 216   let PrintMethod = "printThumbAddrModeImm5S2Operand";
 217   let ParserMatchClass = t_addrmode_is2_asm_operand;
 218   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 219 }
 220
 221 // t_addrmode_is1 := reg + imm5
 222 //
 223 def t_addrmode_is1_asm_operand : AsmOperandClass { let Name = "MemThumbRIs1"; }
 224 def t_addrmode_is1 : Operand<i32>,
 225                      ComplexPattern<i32, 2, "SelectThumbAddrModeImm5S1", []> {
 226   let EncoderMethod = "getAddrModeISOpValue";
 227   let DecoderMethod = "DecodeThumbAddrModeIS";
 228   let PrintMethod = "printThumbAddrModeImm5S1Operand";
 229   let ParserMatchClass = t_addrmode_is1_asm_operand;
 230   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 231 }
 232
 233 // t_addrmode_sp := sp + imm8 * 4
 234 //
 235 // FIXME: This really shouldn't have an explicit SP operand at all. It should
 236 // be implicit, just like in the instruction encoding itself.
 237 def t_addrmode_sp_asm_operand : AsmOperandClass { let Name = "MemThumbSPI"; }
 238 def t_addrmode_sp : Operand<i32>,
 239                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 240   let EncoderMethod = "getAddrModeThumbSPOpValue";
 241   let DecoderMethod = "DecodeThumbAddrModeSP";
 242   let PrintMethod = "printThumbAddrModeSPOperand";
 243   let ParserMatchClass = t_addrmode_sp_asm_operand;
 244   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 245 }
 246
 247 //===----------------------------------------------------------------------===//
 248 //  Miscellaneous Instructions.
 249 //
 250
 251 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 252 // from removing one half of the matched pairs. That breaks PEI, which assumes
 253 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 254 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 255 def tADJCALLSTACKUP :
 256   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 257              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 258             Requires<[IsThumb, IsThumb1Only]>;
 259
 260 def tADJCALLSTACKDOWN :
 261   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 262              [(ARMcallseq_start imm:$amt)]>,
 263             Requires<[IsThumb, IsThumb1Only]>;
 264 }
 265
 266 class T1SystemEncoding<bits<8> opc>
 267   : T1Encoding<0b101111> {
 268   let Inst{9-8} = 0b11;
 269   let Inst{7-0} = opc;
 270 }
 271
 272 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "", []>,
 273            T1SystemEncoding<0x00>, // A8.6.110
 274         Requires<[IsThumb2]>;
 275
 276 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "", []>,
 277            T1SystemEncoding<0x10>, // A8.6.410
 278            Requires<[IsThumb2]>;
 279
 280 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "", []>,
 281            T1SystemEncoding<0x20>, // A8.6.408
 282            Requires<[IsThumb2]>;
 283
 284 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "", []>,
 285            T1SystemEncoding<0x30>, // A8.6.409
 286            Requires<[IsThumb2]>;
 287
 288 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "", []>,
 289            T1SystemEncoding<0x40>, // A8.6.157
 290            Requires<[IsThumb2]>;
 291
 292 // The imm operand $val can be used by a debugger to store more information
 293 // about the breakpoint.
 294 def tBKPT : T1I<(outs), (ins imm0_255:$val), NoItinerary, "bkpt\t$val",
 295                 []>,
 296            T1Encoding<0b101111> {
 297   let Inst{9-8} = 0b10;
 298   // A8.6.22
 299   bits<8> val;
 300   let Inst{7-0} = val;
 301 }
 302
 303 def tSETEND : T1I<(outs), (ins setend_op:$end), NoItinerary, "setend\t$end",
 304                   []>, T1Encoding<0b101101> {
 305   bits<1> end;
 306   // A8.6.156
 307   let Inst{9-5} = 0b10010;
 308   let Inst{4}   = 1;
 309   let Inst{3}   = end;
 310   let Inst{2-0} = 0b000;
 311 }
 312
 313 // Change Processor State is a system instruction -- for disassembly only.
 314 def tCPS : T1I<(outs), (ins imod_op:$imod, iflags_op:$iflags),
 315                 NoItinerary, "cps$imod $iflags", []>,
 316            T1Misc<0b0110011> {
 317   // A8.6.38 & B6.1.1
 318   bit imod;
 319   bits<3> iflags;
 320
 321   let Inst{4}   = imod;
 322   let Inst{3}   = 0;
 323   let Inst{2-0} = iflags;
 324   let DecoderMethod = "DecodeThumbCPS";
 325 }
 326
 327 // For both thumb1 and thumb2.
 328 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 329 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 330                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 331               T1Special<{0,0,?,?}>, Sched<[WriteALU]> {
 332   // A8.6.6
 333   bits<3> dst;
 334   let Inst{6-3} = 0b1111; // Rm = pc
 335   let Inst{2-0} = dst;
 336 }
 337
 338 // ADD <Rd>, sp, #<imm8>
 339 // FIXME: This should not be marked as having side effects, and it should be
 340 // rematerializable. Clearing the side effect bit causes miscompilations,
 341 // probably because the instruction can be moved around.
 342 def tADDrSPi : T1pI<(outs tGPR:$dst), (ins GPRsp:$sp, t_imm0_1020s4:$imm),
 343                     IIC_iALUi, "add", "\t$dst, $sp, $imm", []>,
 344                T1Encoding<{1,0,1,0,1,?}>, Sched<[WriteALU]> {
 345   // A6.2 & A8.6.8
 346   bits<3> dst;
 347   bits<8> imm;
 348   let Inst{10-8} = dst;
 349   let Inst{7-0}  = imm;
 350   let DecoderMethod = "DecodeThumbAddSpecialReg";
 351 }
 352
 353 // ADD sp, sp, #<imm7>
 354 def tADDspi : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, t_imm0_508s4:$imm),
 355                      IIC_iALUi, "add", "\t$Rdn, $imm", []>,
 356               T1Misc<{0,0,0,0,0,?,?}>, Sched<[WriteALU]> {
 357   // A6.2.5 & A8.6.8
 358   bits<7> imm;
 359   let Inst{6-0} = imm;
 360   let DecoderMethod = "DecodeThumbAddSPImm";
 361 }
 362
 363 // SUB sp, sp, #<imm7>
 364 // FIXME: The encoding and the ASM string don't match up.
 365 def tSUBspi : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, t_imm0_508s4:$imm),
 366                     IIC_iALUi, "sub", "\t$Rdn, $imm", []>,
 367               T1Misc<{0,0,0,0,1,?,?}>, Sched<[WriteALU]> {
 368   // A6.2.5 & A8.6.214
 369   bits<7> imm;
 370   let Inst{6-0} = imm;
 371   let DecoderMethod = "DecodeThumbAddSPImm";
 372 }
 373
 374 def : tInstAlias<"add${p} sp, $imm",
 375                  (tSUBspi SP, t_imm0_508s4_neg:$imm, pred:$p)>;
 376 def : tInstAlias<"add${p} sp, sp, $imm",
 377                  (tSUBspi SP, t_imm0_508s4_neg:$imm, pred:$p)>;
 378
 379 // Can optionally specify SP as a three operand instruction.
 380 def : tInstAlias<"add${p} sp, sp, $imm",
 381                  (tADDspi SP, t_imm0_508s4:$imm, pred:$p)>;
 382 def : tInstAlias<"sub${p} sp, sp, $imm",
 383                  (tSUBspi SP, t_imm0_508s4:$imm, pred:$p)>;
 384
 385 // ADD <Rm>, sp
 386 def tADDrSP : T1pI<(outs GPR:$Rdn), (ins GPRsp:$sp, GPR:$Rn), IIC_iALUr,
 387                    "add", "\t$Rdn, $sp, $Rn", []>,
 388               T1Special<{0,0,?,?}>, Sched<[WriteALU]> {
 389   // A8.6.9 Encoding T1
 390   bits<4> Rdn;
 391   let Inst{7}   = Rdn{3};
 392   let Inst{6-3} = 0b1101;
 393   let Inst{2-0} = Rdn{2-0};
 394   let DecoderMethod = "DecodeThumbAddSPReg";
 395 }
 396
 397 // ADD sp, <Rm>
 398 def tADDspr : T1pIt<(outs GPRsp:$Rdn), (ins GPRsp:$Rn, GPR:$Rm), IIC_iALUr,
 399                   "add", "\t$Rdn, $Rm", []>,
 400               T1Special<{0,0,?,?}>, Sched<[WriteALU]> {
 401   // A8.6.9 Encoding T2
 402   bits<4> Rm;
 403   let Inst{7} = 1;
 404   let Inst{6-3} = Rm;
 405   let Inst{2-0} = 0b101;
 406   let DecoderMethod = "DecodeThumbAddSPReg";
 407 }
 408
 409 //===----------------------------------------------------------------------===//
 410 //  Control Flow Instructions.
 411 //
 412
 413 // Indirect branches
 414 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 415   def tBX : TI<(outs), (ins GPR:$Rm, pred:$p), IIC_Br, "bx${p}\t$Rm", []>,
 416             T1Special<{1,1,0,?}>, Sched<[WriteBr]> {
 417     // A6.2.3 & A8.6.25
 418     bits<4> Rm;
 419     let Inst{6-3} = Rm;
 420     let Inst{2-0} = 0b000;
 421     let Unpredictable{2-0} = 0b111;
 422   }
 423 }
 424
 425 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 426   def tBX_RET : tPseudoExpand<(outs), (ins pred:$p), 2, IIC_Br,
 427                    [(ARMretflag)], (tBX LR, pred:$p)>, Sched<[WriteBr]>;
 428
 429   // Alternative return instruction used by vararg functions.
 430   def tBX_RET_vararg : tPseudoExpand<(outs), (ins tGPR:$Rm, pred:$p),
 431                    2, IIC_Br, [],
 432                    (tBX GPR:$Rm, pred:$p)>, Sched<[WriteBr]>;
 433 }
 434
 435 // All calls clobber the non-callee saved registers. SP is marked as a use to
 436 // prevent stack-pointer assignments that appear immediately before calls from
 437 // potentially appearing dead.
 438 let isCall = 1,
 439   Defs = [LR], Uses = [SP] in {
 440   // Also used for Thumb2
 441   def tBL  : TIx2<0b11110, 0b11, 1,
 442                   (outs), (ins pred:$p, t_bltarget:$func), IIC_Br,
 443                   "bl${p}\t$func",
 444                   [(ARMtcall tglobaladdr:$func)]>,
 445              Requires<[IsThumb]>, Sched<[WriteBrL]> {
 446     bits<24> func;
 447     let Inst{26} = func{23};
 448     let Inst{25-16} = func{20-11};
 449     let Inst{13} = func{22};
 450     let Inst{11} = func{21};
 451     let Inst{10-0} = func{10-0};
 452   }
 453
 454   // ARMv5T and above, also used for Thumb2
 455   def tBLXi : TIx2<0b11110, 0b11, 0,
 456                  (outs), (ins pred:$p, t_blxtarget:$func), IIC_Br,
 457                    "blx${p}\t$func",
 458                    [(ARMcall tglobaladdr:$func)]>,
 459               Requires<[IsThumb, HasV5T]>, Sched<[WriteBrL]> {
 460     bits<24> func;
 461     let Inst{26} = func{23};
 462     let Inst{25-16} = func{20-11};
 463     let Inst{13} = func{22};
 464     let Inst{11} = func{21};
 465     let Inst{10-1} = func{10-1};
 466     let Inst{0} = 0; // func{0} is assumed zero
 467   }
 468
 469   // Also used for Thumb2
 470   def tBLXr : TI<(outs), (ins pred:$p, GPR:$func), IIC_Br,
 471                   "blx${p}\t$func",
 472                   [(ARMtcall GPR:$func)]>,
 473               Requires<[IsThumb, HasV5T]>,
 474               T1Special<{1,1,1,?}>, Sched<[WriteBrL]> { // A6.2.3 & A8.6.24;
 475     bits<4> func;
 476     let Inst{6-3} = func;
 477     let Inst{2-0} = 0b000;
 478   }
 479
 480   // ARMv4T
 481   def tBX_CALL : tPseudoInst<(outs), (ins tGPR:$func),
 482                   4, IIC_Br,
 483                   [(ARMcall_nolink tGPR:$func)]>,
 484             Requires<[IsThumb, IsThumb1Only]>, Sched<[WriteBr]>;
 485 }
 486
 487 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 488   let isPredicable = 1 in
 489   def tB   : T1pI<(outs), (ins t_brtarget:$target), IIC_Br,
 490                  "b", "\t$target", [(br bb:$target)]>,
 491              T1Encoding<{1,1,1,0,0,?}>, Sched<[WriteBr]> {
 492     bits<11> target;
 493     let Inst{10-0} = target;
 494     let AsmMatchConverter = "cvtThumbBranches";
 495  }
 496
 497   // Far jump
 498   // Just a pseudo for a tBL instruction. Needed to let regalloc know about
 499   // the clobber of LR.
 500   let Defs = [LR] in
 501   def tBfar : tPseudoExpand<(outs), (ins t_bltarget:$target, pred:$p),
 502                           4, IIC_Br, [], (tBL pred:$p, t_bltarget:$target)>,
 503                           Sched<[WriteBrTbl]>;
 504
 505   def tBR_JTr : tPseudoInst<(outs),
 506                       (ins tGPR:$target, i32imm:$jt, i32imm:$id),
 507                       0, IIC_Br,
 508                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]>,
 509                       Sched<[WriteBrTbl]> {
 510     list<Predicate> Predicates = [IsThumb, IsThumb1Only];
 511   }
 512 }
 513
 514 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 515 // a two-value operand where a dag node expects two operands. :(
 516 let isBranch = 1, isTerminator = 1 in
 517   def tBcc : T1I<(outs), (ins t_bcctarget:$target, pred:$p), IIC_Br,
 518                  "b${p}\t$target",
 519                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 520              T1BranchCond<{1,1,0,1}>, Sched<[WriteBr]> {
 521   bits<4> p;
 522   bits<8> target;
 523   let Inst{11-8} = p;
 524   let Inst{7-0} = target;
 525   let AsmMatchConverter = "cvtThumbBranches";
 526 }
 527
 528
 529 // Tail calls
 530 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
 531   // IOS versions.
 532   let Uses = [SP] in {
 533     def tTAILJMPr : tPseudoExpand<(outs), (ins tcGPR:$dst),
 534                      4, IIC_Br, [],
 535                      (tBX GPR:$dst, (ops 14, zero_reg))>,
 536                      Requires<[IsThumb]>, Sched<[WriteBr]>;
 537   }
 538   // tTAILJMPd: IOS version uses a Thumb2 branch (no Thumb1 tail calls
 539   // on IOS), so it's in ARMInstrThumb2.td.
 540   // Non-IOS version:
 541   let Uses = [SP] in {
 542     def tTAILJMPdND : tPseudoExpand<(outs),
 543                    (ins t_brtarget:$dst, pred:$p),
 544                    4, IIC_Br, [],
 545                    (tB t_brtarget:$dst, pred:$p)>,
 546                  Requires<[IsThumb, IsNotIOS]>, Sched<[WriteBr]>;
 547   }
 548 }
 549
 550
 551 // A8.6.218 Supervisor Call (Software Interrupt)
 552 // A8.6.16 B: Encoding T1
 553 // If Inst{11-8} == 0b1111 then SEE SVC
 554 let isCall = 1, Uses = [SP] in
 555 def tSVC : T1pI<(outs), (ins imm0_255:$imm), IIC_Br,
 556                 "svc", "\t$imm", []>, Encoding16, Sched<[WriteBr]> {
 557   bits<8> imm;
 558   let Inst{15-12} = 0b1101;
 559   let Inst{11-8}  = 0b1111;
 560   let Inst{7-0}   = imm;
 561 }
 562
 563 // The assembler uses 0xDEFE for a trap instruction.
 564 let isBarrier = 1, isTerminator = 1 in
 565 def tTRAP : TI<(outs), (ins), IIC_Br,
 566                "trap", [(trap)]>, Encoding16, Sched<[WriteBr]> {
 567   let Inst = 0xdefe;
 568 }
 569
 570 //===----------------------------------------------------------------------===//
 571 //  Load Store Instructions.
 572 //
 573
 574 // Loads: reg/reg and reg/imm5
 575 let canFoldAsLoad = 1, isReMaterializable = 1 in
 576 multiclass thumb_ld_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 577                               Operand AddrMode_r, Operand AddrMode_i,
 578                               AddrMode am, InstrItinClass itin_r,
 579                               InstrItinClass itin_i, string asm,
 580                               PatFrag opnode> {
 581   def r : // reg/reg
 582     T1pILdStEncode<reg_opc,
 583                    (outs tGPR:$Rt), (ins AddrMode_r:$addr),
 584                    am, itin_r, asm, "\t$Rt, $addr",
 585                    [(set tGPR:$Rt, (opnode AddrMode_r:$addr))]>;
 586   def i : // reg/imm5
 587     T1pILdStEncodeImm<imm_opc, 1 /* Load */,
 588                       (outs tGPR:$Rt), (ins AddrMode_i:$addr),
 589                       am, itin_i, asm, "\t$Rt, $addr",
 590                       [(set tGPR:$Rt, (opnode AddrMode_i:$addr))]>;
 591 }
 592 // Stores: reg/reg and reg/imm5
 593 multiclass thumb_st_rr_ri_enc<bits<3> reg_opc, bits<4> imm_opc,
 594                               Operand AddrMode_r, Operand AddrMode_i,
 595                               AddrMode am, InstrItinClass itin_r,
 596                               InstrItinClass itin_i, string asm,
 597                               PatFrag opnode> {
 598   def r : // reg/reg
 599     T1pILdStEncode<reg_opc,
 600                    (outs), (ins tGPR:$Rt, AddrMode_r:$addr),
 601                    am, itin_r, asm, "\t$Rt, $addr",
 602                    [(opnode tGPR:$Rt, AddrMode_r:$addr)]>;
 603   def i : // reg/imm5
 604     T1pILdStEncodeImm<imm_opc, 0 /* Store */,
 605                       (outs), (ins tGPR:$Rt, AddrMode_i:$addr),
 606                       am, itin_i, asm, "\t$Rt, $addr",
 607                       [(opnode tGPR:$Rt, AddrMode_i:$addr)]>;
 608 }
 609
 610 // A8.6.57 & A8.6.60
 611 defm tLDR  : thumb_ld_rr_ri_enc<0b100, 0b0110, t_addrmode_rrs4,
 612                                 t_addrmode_is4, AddrModeT1_4,
 613                                 IIC_iLoad_r, IIC_iLoad_i, "ldr",
 614                                 UnOpFrag<(load node:$Src)>>;
 615
 616 // A8.6.64 & A8.6.61
 617 defm tLDRB : thumb_ld_rr_ri_enc<0b110, 0b0111, t_addrmode_rrs1,
 618                                 t_addrmode_is1, AddrModeT1_1,
 619                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrb",
 620                                 UnOpFrag<(zextloadi8 node:$Src)>>;
 621
 622 // A8.6.76 & A8.6.73
 623 defm tLDRH : thumb_ld_rr_ri_enc<0b101, 0b1000, t_addrmode_rrs2,
 624                                 t_addrmode_is2, AddrModeT1_2,
 625                                 IIC_iLoad_bh_r, IIC_iLoad_bh_i, "ldrh",
 626                                 UnOpFrag<(zextloadi16 node:$Src)>>;
 627
 628 let AddedComplexity = 10 in
 629 def tLDRSB :                    // A8.6.80
 630   T1pILdStEncode<0b011, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 631                  AddrModeT1_1, IIC_iLoad_bh_r,
 632                  "ldrsb", "\t$Rt, $addr",
 633                  [(set tGPR:$Rt, (sextloadi8 t_addrmode_rr:$addr))]>;
 634
 635 let AddedComplexity = 10 in
 636 def tLDRSH :                    // A8.6.84
 637   T1pILdStEncode<0b111, (outs tGPR:$Rt), (ins t_addrmode_rr:$addr),
 638                  AddrModeT1_2, IIC_iLoad_bh_r,
 639                  "ldrsh", "\t$Rt, $addr",
 640                  [(set tGPR:$Rt, (sextloadi16 t_addrmode_rr:$addr))]>;
 641
 642 let canFoldAsLoad = 1 in
 643 def tLDRspi : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 644                     "ldr", "\t$Rt, $addr",
 645                     [(set tGPR:$Rt, (load t_addrmode_sp:$addr))]>,
 646               T1LdStSP<{1,?,?}> {
 647   bits<3> Rt;
 648   bits<8> addr;
 649   let Inst{10-8} = Rt;
 650   let Inst{7-0} = addr;
 651 }
 652
 653 let canFoldAsLoad = 1, isReMaterializable = 1 in
 654 def tLDRpci : T1pIs<(outs tGPR:$Rt), (ins t_addrmode_pc:$addr), IIC_iLoad_i,
 655                   "ldr", "\t$Rt, $addr",
 656                   [(set tGPR:$Rt, (load (ARMWrapper tconstpool:$addr)))]>,
 657               T1Encoding<{0,1,0,0,1,?}> {
 658   // A6.2 & A8.6.59
 659   bits<3> Rt;
 660   bits<8> addr;
 661   let Inst{10-8} = Rt;
 662   let Inst{7-0}  = addr;
 663 }
 664
 665 // A8.6.194 & A8.6.192
 666 defm tSTR  : thumb_st_rr_ri_enc<0b000, 0b0110, t_addrmode_rrs4,
 667                                 t_addrmode_is4, AddrModeT1_4,
 668                                 IIC_iStore_r, IIC_iStore_i, "str",
 669                                 BinOpFrag<(store node:$LHS, node:$RHS)>>;
 670
 671 // A8.6.197 & A8.6.195
 672 defm tSTRB : thumb_st_rr_ri_enc<0b010, 0b0111, t_addrmode_rrs1,
 673                                 t_addrmode_is1, AddrModeT1_1,
 674                                 IIC_iStore_bh_r, IIC_iStore_bh_i, "strb",
 675                                 BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
 676
 677 // A8.6.207 & A8.6.205
 678 defm tSTRH : thumb_st_rr_ri_enc<0b001, 0b1000, t_addrmode_rrs2,
 679                                t_addrmode_is2, AddrModeT1_2,
 680                                IIC_iStore_bh_r, IIC_iStore_bh_i, "strh",
 681                                BinOpFrag<(truncstorei16 node:$LHS, node:$RHS)>>;
 682
 683
 684 def tSTRspi : T1pIs<(outs), (ins tGPR:$Rt, t_addrmode_sp:$addr), IIC_iStore_i,
 685                     "str", "\t$Rt, $addr",
 686                     [(store tGPR:$Rt, t_addrmode_sp:$addr)]>,
 687               T1LdStSP<{0,?,?}> {
 688   bits<3> Rt;
 689   bits<8> addr;
 690   let Inst{10-8} = Rt;
 691   let Inst{7-0} = addr;
 692 }
 693
 694 //===----------------------------------------------------------------------===//
 695 //  Load / store multiple Instructions.
 696 //
 697
 698 // These require base address to be written back or one of the loaded regs.
 699 let neverHasSideEffects = 1 in {
 700
 701 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 702 def tLDMIA : T1I<(outs), (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 703         IIC_iLoad_m, "ldm${p}\t$Rn, $regs", []>, T1Encoding<{1,1,0,0,1,?}> {
 704   bits<3> Rn;
 705   bits<8> regs;
 706   let Inst{10-8} = Rn;
 707   let Inst{7-0}  = regs;
 708 }
 709
 710 // Writeback version is just a pseudo, as there's no encoding difference.
 711 // Writeback happens iff the base register is not in the destination register
 712 // list.
 713 def tLDMIA_UPD :
 714     InstTemplate<AddrModeNone, 0, IndexModeNone, Pseudo, GenericDomain,
 715                  "$Rn = $wb", IIC_iLoad_mu>,
 716     PseudoInstExpansion<(tLDMIA tGPR:$Rn, pred:$p, reglist:$regs)> {
 717   let Size = 2;
 718   let OutOperandList = (outs GPR:$wb);
 719   let InOperandList = (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops);
 720   let Pattern = [];
 721   let isCodeGenOnly = 1;
 722   let isPseudo = 1;
 723   list<Predicate> Predicates = [IsThumb];
 724 }
 725
 726 // There is no non-writeback version of STM for Thumb.
 727 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 728 def tSTMIA_UPD : Thumb1I<(outs GPR:$wb),
 729                          (ins tGPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 730                          AddrModeNone, 2, IIC_iStore_mu,
 731                          "stm${p}\t$Rn!, $regs", "$Rn = $wb", []>,
 732                      T1Encoding<{1,1,0,0,0,?}> {
 733   bits<3> Rn;
 734   bits<8> regs;
 735   let Inst{10-8} = Rn;
 736   let Inst{7-0}  = regs;
 737 }
 738
 739 } // neverHasSideEffects
 740
 741 def : InstAlias<"ldm${p} $Rn!, $regs",
 742                 (tLDMIA tGPR:$Rn, pred:$p, reglist:$regs)>,
 743         Requires<[IsThumb, IsThumb1Only]>;
 744
 745 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 746 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 747                IIC_iPop,
 748                "pop${p}\t$regs", []>,
 749            T1Misc<{1,1,0,?,?,?,?}> {
 750   bits<16> regs;
 751   let Inst{8}   = regs{15};
 752   let Inst{7-0} = regs{7-0};
 753 }
 754
 755 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 756 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 757                 IIC_iStore_m,
 758                 "push${p}\t$regs", []>,
 759             T1Misc<{0,1,0,?,?,?,?}> {
 760   bits<16> regs;
 761   let Inst{8}   = regs{14};
 762   let Inst{7-0} = regs{7-0};
 763 }
 764
 765 //===----------------------------------------------------------------------===//
 766 //  Arithmetic Instructions.
 767 //
 768
 769 // Helper classes for encoding T1pI patterns:
 770 class T1pIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 771                    string opc, string asm, list<dag> pattern>
 772     : T1pI<oops, iops, itin, opc, asm, pattern>,
 773       T1DataProcessing<opA> {
 774   bits<3> Rm;
 775   bits<3> Rn;
 776   let Inst{5-3} = Rm;
 777   let Inst{2-0} = Rn;
 778 }
 779 class T1pIMiscEncode<bits<7> opA, dag oops, dag iops, InstrItinClass itin,
 780                      string opc, string asm, list<dag> pattern>
 781     : T1pI<oops, iops, itin, opc, asm, pattern>,
 782       T1Misc<opA> {
 783   bits<3> Rm;
 784   bits<3> Rd;
 785   let Inst{5-3} = Rm;
 786   let Inst{2-0} = Rd;
 787 }
 788
 789 // Helper classes for encoding T1sI patterns:
 790 class T1sIDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 791                    string opc, string asm, list<dag> pattern>
 792     : T1sI<oops, iops, itin, opc, asm, pattern>,
 793       T1DataProcessing<opA> {
 794   bits<3> Rd;
 795   bits<3> Rn;
 796   let Inst{5-3} = Rn;
 797   let Inst{2-0} = Rd;
 798 }
 799 class T1sIGenEncode<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 800                     string opc, string asm, list<dag> pattern>
 801     : T1sI<oops, iops, itin, opc, asm, pattern>,
 802       T1General<opA> {
 803   bits<3> Rm;
 804   bits<3> Rn;
 805   bits<3> Rd;
 806   let Inst{8-6} = Rm;
 807   let Inst{5-3} = Rn;
 808   let Inst{2-0} = Rd;
 809 }
 810 class T1sIGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 811                        string opc, string asm, list<dag> pattern>
 812     : T1sI<oops, iops, itin, opc, asm, pattern>,
 813       T1General<opA> {
 814   bits<3> Rd;
 815   bits<3> Rm;
 816   let Inst{5-3} = Rm;
 817   let Inst{2-0} = Rd;
 818 }
 819
 820 // Helper classes for encoding T1sIt patterns:
 821 class T1sItDPEncode<bits<4> opA, dag oops, dag iops, InstrItinClass itin,
 822                     string opc, string asm, list<dag> pattern>
 823     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 824       T1DataProcessing<opA> {
 825   bits<3> Rdn;
 826   bits<3> Rm;
 827   let Inst{5-3} = Rm;
 828   let Inst{2-0} = Rdn;
 829 }
 830 class T1sItGenEncodeImm<bits<5> opA, dag oops, dag iops, InstrItinClass itin,
 831                         string opc, string asm, list<dag> pattern>
 832     : T1sIt<oops, iops, itin, opc, asm, pattern>,
 833       T1General<opA> {
 834   bits<3> Rdn;
 835   bits<8> imm8;
 836   let Inst{10-8} = Rdn;
 837   let Inst{7-0}  = imm8;
 838 }
 839
 840 // Add with carry register
 841 let isCommutable = 1, Uses = [CPSR] in
 842 def tADC :                      // A8.6.2
 843   T1sItDPEncode<0b0101, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 844                 "adc", "\t$Rdn, $Rm",
 845                 [(set tGPR:$Rdn, (adde tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
 846
 847 // Add immediate
 848 def tADDi3 :                    // A8.6.4 T1
 849   T1sIGenEncodeImm<0b01110, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
 850                    IIC_iALUi,
 851                    "add", "\t$Rd, $Rm, $imm3",
 852                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7:$imm3))]>,
 853                    Sched<[WriteALU]> {
 854   bits<3> imm3;
 855   let Inst{8-6} = imm3;
 856 }
 857
 858 def tADDi8 :                    // A8.6.4 T2
 859   T1sItGenEncodeImm<{1,1,0,?,?}, (outs tGPR:$Rdn),
 860                     (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
 861                     "add", "\t$Rdn, $imm8",
 862                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255:$imm8))]>,
 863                     Sched<[WriteALU]>;
 864
 865 // Add register
 866 let isCommutable = 1 in
 867 def tADDrr :                    // A8.6.6 T1
 868   T1sIGenEncode<0b01100, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
 869                 IIC_iALUr,
 870                 "add", "\t$Rd, $Rn, $Rm",
 871                 [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
 872
 873 let neverHasSideEffects = 1 in
 874 def tADDhirr : T1pIt<(outs GPR:$Rdn), (ins GPR:$Rn, GPR:$Rm), IIC_iALUr,
 875                      "add", "\t$Rdn, $Rm", []>,
 876                T1Special<{0,0,?,?}>, Sched<[WriteALU]> {
 877   // A8.6.6 T2
 878   bits<4> Rdn;
 879   bits<4> Rm;
 880   let Inst{7}   = Rdn{3};
 881   let Inst{6-3} = Rm;
 882   let Inst{2-0} = Rdn{2-0};
 883 }
 884
 885 // AND register
 886 let isCommutable = 1 in
 887 def tAND :                      // A8.6.12
 888   T1sItDPEncode<0b0000, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 889                 IIC_iBITr,
 890                 "and", "\t$Rdn, $Rm",
 891                 [(set tGPR:$Rdn, (and tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
 892
 893 // ASR immediate
 894 def tASRri :                    // A8.6.14
 895   T1sIGenEncodeImm<{0,1,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
 896                    IIC_iMOVsi,
 897                    "asr", "\t$Rd, $Rm, $imm5",
 898                    [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm_sr:$imm5)))]>,
 899                    Sched<[WriteALU]> {
 900   bits<5> imm5;
 901   let Inst{10-6} = imm5;
 902 }
 903
 904 // ASR register
 905 def tASRrr :                    // A8.6.15
 906   T1sItDPEncode<0b0100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 907                 IIC_iMOVsr,
 908                 "asr", "\t$Rdn, $Rm",
 909                 [(set tGPR:$Rdn, (sra tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
 910
 911 // BIC register
 912 def tBIC :                      // A8.6.20
 913   T1sItDPEncode<0b1110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 914                 IIC_iBITr,
 915                 "bic", "\t$Rdn, $Rm",
 916                 [(set tGPR:$Rdn, (and tGPR:$Rn, (not tGPR:$Rm)))]>,
 917                 Sched<[WriteALU]>;
 918
 919 // CMN register
 920 let isCompare = 1, Defs = [CPSR] in {
 921 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 922 //       Compare-to-zero still works out, just not the relationals
 923 //def tCMN :                     // A8.6.33
 924 //  T1pIDPEncode<0b1011, (outs), (ins tGPR:$lhs, tGPR:$rhs),
 925 //               IIC_iCMPr,
 926 //               "cmn", "\t$lhs, $rhs",
 927 //               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 928
 929 def tCMNz :                     // A8.6.33
 930   T1pIDPEncode<0b1011, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 931                IIC_iCMPr,
 932                "cmn", "\t$Rn, $Rm",
 933                [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>, Sched<[WriteCMP]>;
 934
 935 } // isCompare = 1, Defs = [CPSR]
 936
 937 // CMP immediate
 938 let isCompare = 1, Defs = [CPSR] in {
 939 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, imm0_255:$imm8), IIC_iCMPi,
 940                   "cmp", "\t$Rn, $imm8",
 941                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 942              T1General<{1,0,1,?,?}>, Sched<[WriteCMP]> {
 943   // A8.6.35
 944   bits<3> Rn;
 945   bits<8> imm8;
 946   let Inst{10-8} = Rn;
 947   let Inst{7-0}  = imm8;
 948 }
 949
 950 // CMP register
 951 def tCMPr :                     // A8.6.36 T1
 952   T1pIDPEncode<0b1010, (outs), (ins tGPR:$Rn, tGPR:$Rm),
 953                IIC_iCMPr,
 954                "cmp", "\t$Rn, $Rm",
 955                [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>, Sched<[WriteCMP]>;
 956
 957 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 958                    "cmp", "\t$Rn, $Rm", []>,
 959               T1Special<{0,1,?,?}>, Sched<[WriteCMP]> {
 960   // A8.6.36 T2
 961   bits<4> Rm;
 962   bits<4> Rn;
 963   let Inst{7}   = Rn{3};
 964   let Inst{6-3} = Rm;
 965   let Inst{2-0} = Rn{2-0};
 966 }
 967 } // isCompare = 1, Defs = [CPSR]
 968
 969
 970 // XOR register
 971 let isCommutable = 1 in
 972 def tEOR :                      // A8.6.45
 973   T1sItDPEncode<0b0001, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 974                 IIC_iBITr,
 975                 "eor", "\t$Rdn, $Rm",
 976                 [(set tGPR:$Rdn, (xor tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
 977
 978 // LSL immediate
 979 def tLSLri :                    // A8.6.88
 980   T1sIGenEncodeImm<{0,0,0,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_31:$imm5),
 981                    IIC_iMOVsi,
 982                    "lsl", "\t$Rd, $Rm, $imm5",
 983                    [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]>,
 984                    Sched<[WriteALU]> {
 985   bits<5> imm5;
 986   let Inst{10-6} = imm5;
 987 }
 988
 989 // LSL register
 990 def tLSLrr :                    // A8.6.89
 991   T1sItDPEncode<0b0010, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
 992                 IIC_iMOVsr,
 993                 "lsl", "\t$Rdn, $Rm",
 994                 [(set tGPR:$Rdn, (shl tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
 995
 996 // LSR immediate
 997 def tLSRri :                    // A8.6.90
 998   T1sIGenEncodeImm<{0,0,1,?,?}, (outs tGPR:$Rd), (ins tGPR:$Rm, imm_sr:$imm5),
 999                    IIC_iMOVsi,
1000                    "lsr", "\t$Rd, $Rm, $imm5",
1001                    [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm_sr:$imm5)))]>,
1002                    Sched<[WriteALU]> {
1003   bits<5> imm5;
1004   let Inst{10-6} = imm5;
1005 }
1006
1007 // LSR register
1008 def tLSRrr :                    // A8.6.91
1009   T1sItDPEncode<0b0011, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1010                 IIC_iMOVsr,
1011                 "lsr", "\t$Rdn, $Rm",
1012                 [(set tGPR:$Rdn, (srl tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
1013
1014 // Move register
1015 let isMoveImm = 1 in
1016 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins imm0_255:$imm8), IIC_iMOVi,
1017                   "mov", "\t$Rd, $imm8",
1018                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
1019              T1General<{1,0,0,?,?}>, Sched<[WriteALU]> {
1020   // A8.6.96
1021   bits<3> Rd;
1022   bits<8> imm8;
1023   let Inst{10-8} = Rd;
1024   let Inst{7-0}  = imm8;
1025 }
1026 // Because we have an explicit tMOVSr below, we need an alias to handle
1027 // the immediate "movs" form here. Blech.
1028 def : tInstAlias <"movs $Rdn, $imm",
1029                  (tMOVi8 tGPR:$Rdn, CPSR, imm0_255:$imm, 14, 0)>;
1030
1031 // A7-73: MOV(2) - mov setting flag.
1032
1033 let neverHasSideEffects = 1 in {
1034 def tMOVr : Thumb1pI<(outs GPR:$Rd), (ins GPR:$Rm), AddrModeNone,
1035                       2, IIC_iMOVr,
1036                       "mov", "\t$Rd, $Rm", "", []>,
1037                   T1Special<{1,0,?,?}>, Sched<[WriteALU]> {
1038   // A8.6.97
1039   bits<4> Rd;
1040   bits<4> Rm;
1041   let Inst{7}   = Rd{3};
1042   let Inst{6-3} = Rm;
1043   let Inst{2-0} = Rd{2-0};
1044 }
1045 let Defs = [CPSR] in
1046 def tMOVSr      : T1I<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMOVr,
1047                       "movs\t$Rd, $Rm", []>, Encoding16, Sched<[WriteALU]> {
1048   // A8.6.97
1049   bits<3> Rd;
1050   bits<3> Rm;
1051   let Inst{15-6} = 0b0000000000;
1052   let Inst{5-3}  = Rm;
1053   let Inst{2-0}  = Rd;
1054 }
1055 } // neverHasSideEffects
1056
1057 // Multiply register
1058 let isCommutable = 1 in
1059 def tMUL :                      // A8.6.105 T1
1060   Thumb1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), AddrModeNone, 2,
1061            IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm", "$Rm = $Rd",
1062            [(set tGPR:$Rd, (mul tGPR:$Rn, tGPR:$Rm))]>,
1063       T1DataProcessing<0b1101> {
1064   bits<3> Rd;
1065   bits<3> Rn;
1066   let Inst{5-3} = Rn;
1067   let Inst{2-0} = Rd;
1068   let AsmMatchConverter = "cvtThumbMultiply";
1069 }
1070
1071 def :tInstAlias<"mul${s}${p} $Rdm, $Rn", (tMUL tGPR:$Rdm, s_cc_out:$s, tGPR:$Rn,
1072                                                pred:$p)>;
1073
1074 // Move inverse register
1075 def tMVN :                      // A8.6.107
1076   T1sIDPEncode<0b1111, (outs tGPR:$Rd), (ins tGPR:$Rn), IIC_iMVNr,
1077                "mvn", "\t$Rd, $Rn",
1078                [(set tGPR:$Rd, (not tGPR:$Rn))]>, Sched<[WriteALU]>;
1079
1080 // Bitwise or register
1081 let isCommutable = 1 in
1082 def tORR :                      // A8.6.114
1083   T1sItDPEncode<0b1100, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1084                 IIC_iBITr,
1085                 "orr", "\t$Rdn, $Rm",
1086                 [(set tGPR:$Rdn, (or tGPR:$Rn, tGPR:$Rm))]>, Sched<[WriteALU]>;
1087
1088 // Swaps
1089 def tREV :                      // A8.6.134
1090   T1pIMiscEncode<{1,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1091                  IIC_iUNAr,
1092                  "rev", "\t$Rd, $Rm",
1093                  [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1094                  Requires<[IsThumb, IsThumb1Only, HasV6]>, Sched<[WriteALU]>;
1095
1096 def tREV16 :                    // A8.6.135
1097   T1pIMiscEncode<{1,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1098                  IIC_iUNAr,
1099                  "rev16", "\t$Rd, $Rm",
1100              [(set tGPR:$Rd, (rotr (bswap tGPR:$Rm), (i32 16)))]>,
1101                 Requires<[IsThumb, IsThumb1Only, HasV6]>, Sched<[WriteALU]>;
1102
1103 def tREVSH :                    // A8.6.136
1104   T1pIMiscEncode<{1,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1105                  IIC_iUNAr,
1106                  "revsh", "\t$Rd, $Rm",
1107                  [(set tGPR:$Rd, (sra (bswap tGPR:$Rm), (i32 16)))]>,
1108                  Requires<[IsThumb, IsThumb1Only, HasV6]>, Sched<[WriteALU]>;
1109
1110 // Rotate right register
1111 def tROR :                      // A8.6.139
1112   T1sItDPEncode<0b0111, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1113                 IIC_iMOVsr,
1114                 "ror", "\t$Rdn, $Rm",
1115                 [(set tGPR:$Rdn, (rotr tGPR:$Rn, tGPR:$Rm))]>,
1116                 Sched<[WriteALU]>;
1117
1118 // Negate register
1119 def tRSB :                      // A8.6.141
1120   T1sIDPEncode<0b1001, (outs tGPR:$Rd), (ins tGPR:$Rn),
1121                IIC_iALUi,
1122                "rsb", "\t$Rd, $Rn, #0",
1123                [(set tGPR:$Rd, (ineg tGPR:$Rn))]>, Sched<[WriteALU]>;
1124
1125 // Subtract with carry register
1126 let Uses = [CPSR] in
1127 def tSBC :                      // A8.6.151
1128   T1sItDPEncode<0b0110, (outs tGPR:$Rdn), (ins tGPR:$Rn, tGPR:$Rm),
1129                 IIC_iALUr,
1130                 "sbc", "\t$Rdn, $Rm",
1131                 [(set tGPR:$Rdn, (sube tGPR:$Rn, tGPR:$Rm))]>,
1132                 Sched<[WriteALU]>;
1133
1134 // Subtract immediate
1135 def tSUBi3 :                    // A8.6.210 T1
1136   T1sIGenEncodeImm<0b01111, (outs tGPR:$Rd), (ins tGPR:$Rm, imm0_7:$imm3),
1137                    IIC_iALUi,
1138                    "sub", "\t$Rd, $Rm, $imm3",
1139                    [(set tGPR:$Rd, (add tGPR:$Rm, imm0_7_neg:$imm3))]>,
1140                    Sched<[WriteALU]> {
1141   bits<3> imm3;
1142   let Inst{8-6} = imm3;
1143 }
1144
1145 def tSUBi8 :                    // A8.6.210 T2
1146   T1sItGenEncodeImm<{1,1,1,?,?}, (outs tGPR:$Rdn),
1147                     (ins tGPR:$Rn, imm0_255:$imm8), IIC_iALUi,
1148                     "sub", "\t$Rdn, $imm8",
1149                     [(set tGPR:$Rdn, (add tGPR:$Rn, imm8_255_neg:$imm8))]>,
1150                     Sched<[WriteALU]>;
1151
1152 // Subtract register
1153 def tSUBrr :                    // A8.6.212
1154   T1sIGenEncode<0b01101, (outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm),
1155                 IIC_iALUr,
1156                 "sub", "\t$Rd, $Rn, $Rm",
1157                 [(set tGPR:$Rd, (sub tGPR:$Rn, tGPR:$Rm))]>,
1158                 Sched<[WriteALU]>;
1159
1160 // Sign-extend byte
1161 def tSXTB :                     // A8.6.222
1162   T1pIMiscEncode<{0,0,1,0,0,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1163                  IIC_iUNAr,
1164                  "sxtb", "\t$Rd, $Rm",
1165                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i8))]>,
1166                  Requires<[IsThumb, IsThumb1Only, HasV6]>,
1167                  Sched<[WriteALU]>;
1168
1169 // Sign-extend short
1170 def tSXTH :                     // A8.6.224
1171   T1pIMiscEncode<{0,0,1,0,0,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1172                  IIC_iUNAr,
1173                  "sxth", "\t$Rd, $Rm",
1174                  [(set tGPR:$Rd, (sext_inreg tGPR:$Rm, i16))]>,
1175                  Requires<[IsThumb, IsThumb1Only, HasV6]>,
1176                  Sched<[WriteALU]>;
1177
1178 // Test
1179 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1180 def tTST :                      // A8.6.230
1181   T1pIDPEncode<0b1000, (outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iTSTr,
1182                "tst", "\t$Rn, $Rm",
1183                [(ARMcmpZ (and_su tGPR:$Rn, tGPR:$Rm), 0)]>,
1184                Sched<[WriteALU]>;
1185
1186 // Zero-extend byte
1187 def tUXTB :                     // A8.6.262
1188   T1pIMiscEncode<{0,0,1,0,1,1,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1189                  IIC_iUNAr,
1190                  "uxtb", "\t$Rd, $Rm",
1191                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFF))]>,
1192                  Requires<[IsThumb, IsThumb1Only, HasV6]>,
1193                  Sched<[WriteALU]>;
1194
1195 // Zero-extend short
1196 def tUXTH :                     // A8.6.264
1197   T1pIMiscEncode<{0,0,1,0,1,0,?}, (outs tGPR:$Rd), (ins tGPR:$Rm),
1198                  IIC_iUNAr,
1199                  "uxth", "\t$Rd, $Rm",
1200                  [(set tGPR:$Rd, (and tGPR:$Rm, 0xFFFF))]>,
1201                  Requires<[IsThumb, IsThumb1Only, HasV6]>, Sched<[WriteALU]>;
1202
1203 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1204 // Expanded after instruction selection into a branch sequence.
1205 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1206   def tMOVCCr_pseudo :
1207   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1208               NoItinerary,
1209              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1210
1211 // tLEApcrel - Load a pc-relative address into a register without offending the
1212 // assembler.
1213
1214 def tADR : T1I<(outs tGPR:$Rd), (ins t_adrlabel:$addr, pred:$p),
1215                IIC_iALUi, "adr{$p}\t$Rd, $addr", []>,
1216                T1Encoding<{1,0,1,0,0,?}>, Sched<[WriteALU]> {
1217   bits<3> Rd;
1218   bits<8> addr;
1219   let Inst{10-8} = Rd;
1220   let Inst{7-0} = addr;
1221   let DecoderMethod = "DecodeThumbAddSpecialReg";
1222 }
1223
1224 let neverHasSideEffects = 1, isReMaterializable = 1 in
1225 def tLEApcrel   : tPseudoInst<(outs tGPR:$Rd), (ins i32imm:$label, pred:$p),
1226                               2, IIC_iALUi, []>, Sched<[WriteALU]>;
1227
1228 let hasSideEffects = 1 in
1229 def tLEApcrelJT : tPseudoInst<(outs tGPR:$Rd),
1230                               (ins i32imm:$label, nohash_imm:$id, pred:$p),
1231                               2, IIC_iALUi, []>, Sched<[WriteALU]>;
1232
1233 //===----------------------------------------------------------------------===//
1234 // TLS Instructions
1235 //
1236
1237 // __aeabi_read_tp preserves the registers r1-r3.
1238 // This is a pseudo inst so that we can get the encoding right,
1239 // complete with fixup for the aeabi_read_tp function.
1240 let isCall = 1, Defs = [R0, R12, LR, CPSR], Uses = [SP] in
1241 def tTPsoft : tPseudoInst<(outs), (ins), 4, IIC_Br,
1242                           [(set R0, ARMthread_pointer)]>,
1243                           Sched<[WriteBr]>;
1244
1245 //===----------------------------------------------------------------------===//
1246 // SJLJ Exception handling intrinsics
1247 //
1248
1249 // eh_sjlj_setjmp() is an instruction sequence to store the return address and
1250 // save #0 in R0 for the non-longjmp case.  Since by its nature we may be coming
1251 // from some other function to get here, and we're using the stack frame for the
1252 // containing function to save/restore registers, we can't keep anything live in
1253 // regs across the eh_sjlj_setjmp(), else it will almost certainly have been
1254 // tromped upon when we get here from a longjmp(). We force everything out of
1255 // registers except for our own input by listing the relevant registers in
1256 // Defs. By doing so, we also cause the prologue/epilogue code to actively
1257 // preserve all of the callee-saved resgisters, which is exactly what we want.
1258 // $val is a scratch register for our use.
1259 let Defs = [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12, CPSR ],
1260     hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
1261     usesCustomInserter = 1 in
1262 def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1263                                   AddrModeNone, 0, NoItinerary, "","",
1264                           [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1265
1266 // FIXME: Non-IOS version(s)
1267 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1268     Defs = [ R7, LR, SP ] in
1269 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1270                               AddrModeNone, 0, IndexModeNone,
1271                               Pseudo, NoItinerary, "", "",
1272                               [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1273                              Requires<[IsThumb, IsIOS]>;
1274
1275 //===----------------------------------------------------------------------===//
1276 // Non-Instruction Patterns
1277 //
1278
1279 // Comparisons
1280 def : T1Pat<(ARMcmpZ tGPR:$Rn, imm0_255:$imm8),
1281             (tCMPi8  tGPR:$Rn, imm0_255:$imm8)>;
1282 def : T1Pat<(ARMcmpZ tGPR:$Rn, tGPR:$Rm),
1283             (tCMPr   tGPR:$Rn, tGPR:$Rm)>;
1284
1285 // Add with carry
1286 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1287             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1288 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1289             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1290 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1291             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1292
1293 // Subtract with carry
1294 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1295             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1296 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1297             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1298 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1299             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1300
1301 // ConstantPool, GlobalAddress
1302 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1303 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1304
1305 // JumpTable
1306 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1307             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1308
1309 // Direct calls
1310 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1311       Requires<[IsThumb]>;
1312
1313 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1314       Requires<[IsThumb, HasV5T]>;
1315
1316 // Indirect calls to ARM routines
1317 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1318       Requires<[IsThumb, HasV5T]>;
1319
1320 // zextload i1 -> zextload i8
1321 def : T1Pat<(zextloadi1 t_addrmode_rrs1:$addr),
1322             (tLDRBr t_addrmode_rrs1:$addr)>;
1323 def : T1Pat<(zextloadi1 t_addrmode_is1:$addr),
1324             (tLDRBi t_addrmode_is1:$addr)>;
1325
1326 // extload -> zextload
1327 def : T1Pat<(extloadi1  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1328 def : T1Pat<(extloadi1  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1329 def : T1Pat<(extloadi8  t_addrmode_rrs1:$addr), (tLDRBr t_addrmode_rrs1:$addr)>;
1330 def : T1Pat<(extloadi8  t_addrmode_is1:$addr),  (tLDRBi t_addrmode_is1:$addr)>;
1331 def : T1Pat<(extloadi16 t_addrmode_rrs2:$addr), (tLDRHr t_addrmode_rrs2:$addr)>;
1332 def : T1Pat<(extloadi16 t_addrmode_is2:$addr),  (tLDRHi t_addrmode_is2:$addr)>;
1333
1334 // If it's impossible to use [r,r] address mode for sextload, select to
1335 // ldr{b|h} + sxt{b|h} instead.
1336 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1337             (tSXTB (tLDRBi t_addrmode_is1:$addr))>,
1338       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1339 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1340             (tSXTB (tLDRBr t_addrmode_rrs1:$addr))>,
1341       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1342 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1343             (tSXTH (tLDRHi t_addrmode_is2:$addr))>,
1344       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1345 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1346             (tSXTH (tLDRHr t_addrmode_rrs2:$addr))>,
1347       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1348
1349 def : T1Pat<(sextloadi8 t_addrmode_rrs1:$addr),
1350             (tASRri (tLSLri (tLDRBr t_addrmode_rrs1:$addr), 24), 24)>;
1351 def : T1Pat<(sextloadi8 t_addrmode_is1:$addr),
1352             (tASRri (tLSLri (tLDRBi t_addrmode_is1:$addr), 24), 24)>;
1353 def : T1Pat<(sextloadi16 t_addrmode_rrs2:$addr),
1354             (tASRri (tLSLri (tLDRHr t_addrmode_rrs2:$addr), 16), 16)>;
1355 def : T1Pat<(sextloadi16 t_addrmode_is2:$addr),
1356             (tASRri (tLSLri (tLDRHi t_addrmode_is2:$addr), 16), 16)>;
1357
1358 def : T1Pat<(atomic_load_8 t_addrmode_is1:$src),
1359              (tLDRBi t_addrmode_is1:$src)>;
1360 def : T1Pat<(atomic_load_8 t_addrmode_rrs1:$src),
1361              (tLDRBr t_addrmode_rrs1:$src)>;
1362 def : T1Pat<(atomic_load_16 t_addrmode_is2:$src),
1363              (tLDRHi t_addrmode_is2:$src)>;
1364 def : T1Pat<(atomic_load_16 t_addrmode_rrs2:$src),
1365              (tLDRHr t_addrmode_rrs2:$src)>;
1366 def : T1Pat<(atomic_load_32 t_addrmode_is4:$src),
1367              (tLDRi t_addrmode_is4:$src)>;
1368 def : T1Pat<(atomic_load_32 t_addrmode_rrs4:$src),
1369              (tLDRr t_addrmode_rrs4:$src)>;
1370 def : T1Pat<(atomic_store_8 t_addrmode_is1:$ptr, tGPR:$val),
1371              (tSTRBi tGPR:$val, t_addrmode_is1:$ptr)>;
1372 def : T1Pat<(atomic_store_8 t_addrmode_rrs1:$ptr, tGPR:$val),
1373              (tSTRBr tGPR:$val, t_addrmode_rrs1:$ptr)>;
1374 def : T1Pat<(atomic_store_16 t_addrmode_is2:$ptr, tGPR:$val),
1375              (tSTRHi tGPR:$val, t_addrmode_is2:$ptr)>;
1376 def : T1Pat<(atomic_store_16 t_addrmode_rrs2:$ptr, tGPR:$val),
1377              (tSTRHr tGPR:$val, t_addrmode_rrs2:$ptr)>;
1378 def : T1Pat<(atomic_store_32 t_addrmode_is4:$ptr, tGPR:$val),
1379              (tSTRi tGPR:$val, t_addrmode_is4:$ptr)>;
1380 def : T1Pat<(atomic_store_32 t_addrmode_rrs4:$ptr, tGPR:$val),
1381              (tSTRr tGPR:$val, t_addrmode_rrs4:$ptr)>;
1382
1383 // Large immediate handling.
1384
1385 // Two piece imms.
1386 def : T1Pat<(i32 thumb_immshifted:$src),
1387             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1388                     (thumb_immshifted_shamt imm:$src))>;
1389
1390 def : T1Pat<(i32 imm0_255_comp:$src),
1391             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1392
1393 // Pseudo instruction that combines ldr from constpool and add pc. This should
1394 // be expanded into two instructions late to allow if-conversion and
1395 // scheduling.
1396 let isReMaterializable = 1 in
1397 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1398                              NoItinerary,
1399                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1400                                            imm:$cp))]>,
1401                Requires<[IsThumb, IsThumb1Only]>;
1402
1403 // Pseudo-instruction for merged POP and return.
1404 // FIXME: remove when we have a way to marking a MI with these properties.
1405 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1406     hasExtraDefRegAllocReq = 1 in
1407 def tPOP_RET : tPseudoExpand<(outs), (ins pred:$p, reglist:$regs, variable_ops),
1408                            2, IIC_iPop_Br, [],
1409                            (tPOP pred:$p, reglist:$regs)>, Sched<[WriteBrL]>;
1410
1411 // Indirect branch using "mov pc, $Rm"
1412 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1413   def tBRIND : tPseudoExpand<(outs), (ins GPR:$Rm, pred:$p),
1414                   2, IIC_Br, [(brind GPR:$Rm)],
1415                   (tMOVr PC, GPR:$Rm, pred:$p)>, Sched<[WriteBr]>;
1416 }
1417
1418
1419 // In Thumb1, "nop" is encoded as a "mov r8, r8". Technically, the bf00
1420 // encoding is available on ARMv6K, but we don't differentiate that finely.
1421 def : InstAlias<"nop", (tMOVr R8, R8, 14, 0)>,Requires<[IsThumb, IsThumb1Only]>;
1422
1423
1424 // For round-trip assembly/disassembly, we have to handle a CPS instruction
1425 // without any iflags. That's not, strictly speaking, valid syntax, but it's
1426 // a useful extension and assembles to defined behaviour (the insn does
1427 // nothing).
1428 def : tInstAlias<"cps$imod", (tCPS imod_op:$imod, 0)>;
1429 def : tInstAlias<"cps$imod", (tCPS imod_op:$imod, 0)>;
1430
1431 // "neg" is and alias for "rsb rd, rn, #0"
1432 def : tInstAlias<"neg${s}${p} $Rd, $Rm",
1433                  (tRSB tGPR:$Rd, s_cc_out:$s, tGPR:$Rm, pred:$p)>;
1434
1435
1436 // Implied destination operand forms for shifts.
1437 def : tInstAlias<"lsl${s}${p} $Rdm, $imm",
1438              (tLSLri tGPR:$Rdm, cc_out:$s, tGPR:$Rdm, imm0_31:$imm, pred:$p)>;
1439 def : tInstAlias<"lsr${s}${p} $Rdm, $imm",
1440              (tLSRri tGPR:$Rdm, cc_out:$s, tGPR:$Rdm, imm_sr:$imm, pred:$p)>;
1441 def : tInstAlias<"asr${s}${p} $Rdm, $imm",
1442              (tASRri tGPR:$Rdm, cc_out:$s, tGPR:$Rdm, imm_sr:$imm, pred:$p)>;