lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  20                        SDNPVariadic]>;
  21
  22 def imm_neg_XFORM : SDNodeXForm<imm, [{
  23   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  24 }]>;
  25 def imm_comp_XFORM : SDNodeXForm<imm, [{
  26   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  27 }]>;
  28
  29
  30 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  31 def imm0_7 : PatLeaf<(i32 imm), [{
  32   return (uint32_t)N->getZExtValue() < 8;
  33 }]>;
  34 def imm0_7_neg : PatLeaf<(i32 imm), [{
  35   return (uint32_t)-N->getZExtValue() < 8;
  36 }], imm_neg_XFORM>;
  37
  38 def imm0_255 : PatLeaf<(i32 imm), [{
  39   return (uint32_t)N->getZExtValue() < 256;
  40 }]>;
  41 def imm0_255_comp : PatLeaf<(i32 imm), [{
  42   return ~((uint32_t)N->getZExtValue()) < 256;
  43 }]>;
  44
  45 def imm8_255 : PatLeaf<(i32 imm), [{
  46   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  47 }]>;
  48 def imm8_255_neg : PatLeaf<(i32 imm), [{
  49   unsigned Val = -N->getZExtValue();
  50   return Val >= 8 && Val < 256;
  51 }], imm_neg_XFORM>;
  52
  53 // Break imm's up into two pieces: an immediate + a left shift.
  54 // This uses thumb_immshifted to match and thumb_immshifted_val and
  55 // thumb_immshifted_shamt to get the val/shift pieces.
  56 def thumb_immshifted : PatLeaf<(imm), [{
  57   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  58 }]>;
  59
  60 def thumb_immshifted_val : SDNodeXForm<imm, [{
  61   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  62   return CurDAG->getTargetConstant(V, MVT::i32);
  63 }]>;
  64
  65 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  66   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  67   return CurDAG->getTargetConstant(V, MVT::i32);
  68 }]>;
  69
  70 // Scaled 4 immediate.
  71 def t_imm_s4 : Operand<i32> {
  72   let PrintMethod = "printThumbS4ImmOperand";
  73 }
  74
  75 // Define Thumb specific addressing modes.
  76
  77 // t_addrmode_rr := reg + reg
  78 //
  79 def t_addrmode_rr : Operand<i32>,
  80                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  81   let PrintMethod = "printThumbAddrModeRROperand";
  82   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  83 }
  84
  85 // t_addrmode_s4 := reg + reg
  86 //                  reg + imm5 * 4
  87 //
  88 def t_addrmode_s4 : Operand<i32>,
  89                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  90   let PrintMethod = "printThumbAddrModeS4Operand";
  91   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  92 }
  93
  94 // t_addrmode_s2 := reg + reg
  95 //                  reg + imm5 * 2
  96 //
  97 def t_addrmode_s2 : Operand<i32>,
  98                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
  99   let PrintMethod = "printThumbAddrModeS2Operand";
 100   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 101 }
 102
 103 // t_addrmode_s1 := reg + reg
 104 //                  reg + imm5
 105 //
 106 def t_addrmode_s1 : Operand<i32>,
 107                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 108   let PrintMethod = "printThumbAddrModeS1Operand";
 109   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 110 }
 111
 112 // t_addrmode_sp := sp + imm8 * 4
 113 //
 114 def t_addrmode_sp : Operand<i32>,
 115                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 116   let PrintMethod = "printThumbAddrModeSPOperand";
 117   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Miscellaneous Instructions.
 122 //
 123
 124 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 125 // from removing one half of the matched pairs. That breaks PEI, which assumes
 126 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 127 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 128 def tADJCALLSTACKUP :
 129   PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2), NoItinerary,
 130              [(ARMcallseq_end imm:$amt1, imm:$amt2)]>,
 131             Requires<[IsThumb, IsThumb1Only]>;
 132
 133 def tADJCALLSTACKDOWN :
 134   PseudoInst<(outs), (ins i32imm:$amt), NoItinerary,
 135              [(ARMcallseq_start imm:$amt)]>,
 136             Requires<[IsThumb, IsThumb1Only]>;
 137 }
 138
 139 def tNOP : T1pI<(outs), (ins), NoItinerary, "nop", "",
 140                 [/* For disassembly only; pattern left blank */]>,
 141            T1Encoding<0b101111> {
 142   // A8.6.110
 143   let Inst{9-8} = 0b11;
 144   let Inst{7-0} = 0x00;
 145 }
 146
 147 def tYIELD : T1pI<(outs), (ins), NoItinerary, "yield", "",
 148                   [/* For disassembly only; pattern left blank */]>,
 149              T1Encoding<0b101111> {
 150   // A8.6.410
 151   let Inst{9-8} = 0b11;
 152   let Inst{7-0} = 0x10;
 153 }
 154
 155 def tWFE : T1pI<(outs), (ins), NoItinerary, "wfe", "",
 156                 [/* For disassembly only; pattern left blank */]>,
 157            T1Encoding<0b101111> {
 158   // A8.6.408
 159   let Inst{9-8} = 0b11;
 160   let Inst{7-0} = 0x20;
 161 }
 162
 163 def tWFI : T1pI<(outs), (ins), NoItinerary, "wfi", "",
 164                 [/* For disassembly only; pattern left blank */]>,
 165            T1Encoding<0b101111> {
 166   // A8.6.409
 167   let Inst{9-8} = 0b11;
 168   let Inst{7-0} = 0x30;
 169 }
 170
 171 def tSEV : T1pI<(outs), (ins), NoItinerary, "sev", "",
 172                 [/* For disassembly only; pattern left blank */]>,
 173            T1Encoding<0b101111> {
 174   // A8.6.157
 175   let Inst{9-8} = 0b11;
 176   let Inst{7-0} = 0x40;
 177 }
 178
 179 def tSETENDBE : T1I<(outs), (ins), NoItinerary, "setend\tbe",
 180                     [/* For disassembly only; pattern left blank */]>,
 181                 T1Encoding<0b101101> {
 182   // A8.6.156
 183   let Inst{9-5} = 0b10010;
 184   let Inst{4}   = 1;
 185   let Inst{3}   = 1;            // Big-Endian
 186   let Inst{2-0} = 0b000;
 187 }
 188
 189 def tSETENDLE : T1I<(outs), (ins), NoItinerary, "setend\tle",
 190                     [/* For disassembly only; pattern left blank */]>,
 191                 T1Encoding<0b101101> {
 192   // A8.6.156
 193   let Inst{9-5} = 0b10010;
 194   let Inst{4}   = 1;
 195   let Inst{3}   = 0;            // Little-Endian
 196   let Inst{2-0} = 0b000;
 197 }
 198
 199 // The i32imm operand $val can be used by a debugger to store more information
 200 // about the breakpoint.
 201 def tBKPT : T1I<(outs), (ins i32imm:$val), NoItinerary, "bkpt\t$val",
 202                 [/* For disassembly only; pattern left blank */]>,
 203             T1Encoding<0b101111> {
 204   // A8.6.22
 205   bits<8> val;
 206   let Inst{9-8} = 0b10;
 207   let Inst{7-0} = val;
 208 }
 209
 210 // Change Processor State is a system instruction -- for disassembly only.
 211 // The singleton $opt operand contains the following information:
 212 // opt{4-0} = mode ==> don't care
 213 // opt{5} = changemode ==> 0 (false for 16-bit Thumb instr)
 214 // opt{8-6} = AIF from Inst{2-0}
 215 // opt{10-9} = 1:imod from Inst{4} with 0b10 as enable and 0b11 as disable
 216 //
 217 // The opt{4-0} and opt{5} sub-fields are to accommodate 32-bit Thumb and ARM
 218 // CPS which has more options.
 219 def tCPS : T1I<(outs), (ins cps_opt:$opt), NoItinerary, "cps$opt",
 220               [/* For disassembly only; pattern left blank */]>,
 221            T1Misc<0b0110011> {
 222   // A8.6.38 & B6.1.1
 223   let Inst{3} = 0;              // FIXME: Finish encoding.
 224 }
 225
 226 // For both thumb1 and thumb2.
 227 let isNotDuplicable = 1, isCodeGenOnly = 1 in
 228 def tPICADD : TIt<(outs GPR:$dst), (ins GPR:$lhs, pclabel:$cp), IIC_iALUr, "",
 229                   [(set GPR:$dst, (ARMpic_add GPR:$lhs, imm:$cp))]>,
 230               T1Special<{0,0,?,?}> {
 231   // A8.6.6 Rm = pc
 232   bits<3> dst;
 233   let Inst{6-3} = 0b1111;
 234   let Inst{2-0} = dst;
 235 }
 236
 237 // PC relative add.
 238 def tADDrPCi : T1I<(outs tGPR:$dst), (ins t_imm_s4:$rhs), IIC_iALUi,
 239                    "add\t$dst, pc, $rhs", []>,
 240                T1Encoding<{1,0,1,0,0,?}> {
 241   // A6.2 & A8.6.10
 242   bits<3> dst;
 243   bits<8> rhs;
 244   let Inst{10-8} = dst;
 245   let Inst{7-0}  = rhs;
 246 }
 247
 248 // ADD <Rd>, sp, #<imm8>
 249 // This is rematerializable, which is particularly useful for taking the
 250 // address of locals.
 251 let isReMaterializable = 1 in
 252 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, t_imm_s4:$rhs), IIC_iALUi,
 253                    "add\t$dst, $sp, $rhs", []>,
 254                T1Encoding<{1,0,1,0,1,?}> {
 255   // A6.2 & A8.6.8
 256   bits<3> dst;
 257   bits<8> rhs;
 258   let Inst{10-8} = dst;
 259   let Inst{7-0}  = rhs;
 260 }
 261
 262 // ADD sp, sp, #<imm7>
 263 def tADDspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 264                   "add\t$dst, $rhs", []>,
 265               T1Misc<{0,0,0,0,0,?,?}> {
 266   // A6.2.5 & A8.6.8
 267   bits<7> rhs;
 268   let Inst{6-0} = rhs;
 269 }
 270
 271 // SUB sp, sp, #<imm7>
 272 // FIXME: The encoding and the ASM string don't match up.
 273 def tSUBspi : TIt<(outs GPR:$dst), (ins GPR:$lhs, t_imm_s4:$rhs), IIC_iALUi,
 274                   "sub\t$dst, $rhs", []>,
 275               T1Misc<{0,0,0,0,1,?,?}> {
 276   // A6.2.5 & A8.6.214
 277   bits<7> rhs;
 278   let Inst{6-0} = rhs;
 279 }
 280
 281 // ADD <Rm>, sp
 282 def tADDrSP : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 283                   "add\t$dst, $rhs", []>,
 284               T1Special<{0,0,?,?}> {
 285   // A8.6.9 Encoding T1
 286   bits<4> dst;
 287   let Inst{7}   = dst{3};
 288   let Inst{6-3} = 0b1101;
 289   let Inst{2-0} = dst{2-0};
 290 }
 291
 292 // ADD sp, <Rm>
 293 def tADDspr : TIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 294                   "add\t$dst, $rhs", []>,
 295               T1Special<{0,0,?,?}> {
 296   // A8.6.9 Encoding T2
 297   bits<4> dst;
 298   let Inst{7} = 1;
 299   let Inst{6-3} = dst;
 300   let Inst{2-0} = 0b101;
 301 }
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Control Flow Instructions.
 305 //
 306
 307 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
 308   def tBX_RET : TI<(outs), (ins), IIC_Br, "bx\tlr",
 309                    [(ARMretflag)]>,
 310                 T1Special<{1,1,0,?}> {
 311     // A6.2.3 & A8.6.25
 312     let Inst{6-3} = 0b1110; // Rm = lr
 313     let Inst{2-0} = 0b000;
 314   }
 315
 316   // Alternative return instruction used by vararg functions.
 317   def tBX_RET_vararg : TI<(outs), (ins tGPR:$Rm),
 318                           IIC_Br, "bx\t$Rm",
 319                           []>,
 320                        T1Special<{1,1,0,?}> {
 321     // A6.2.3 & A8.6.25
 322     bits<4> Rm;
 323     let Inst{6-3} = Rm;
 324     let Inst{2-0} = 0b000;
 325   }
 326 }
 327
 328 // Indirect branches
 329 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 330   def tBRIND : TI<(outs), (ins GPR:$Rm), IIC_Br, "mov\tpc, $Rm",
 331                   [(brind GPR:$Rm)]>,
 332                T1Special<{1,0,?,?}> {
 333     // A8.6.97
 334     bits<4> Rm;
 335     let Inst{7}   = 1;          // <Rd> = Inst{7:2-0} = pc
 336     let Inst{6-3} = Rm;
 337     let Inst{2-0} = 0b111;
 338   }
 339 }
 340
 341 // FIXME: remove when we have a way to marking a MI with these properties.
 342 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
 343     hasExtraDefRegAllocReq = 1 in
 344 def tPOP_RET : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 345                    IIC_iPop_Br,
 346                    "pop${p}\t$regs", []>,
 347                T1Misc<{1,1,0,?,?,?,?}> {
 348   // A8.6.121
 349   bits<16> regs;
 350   let Inst{8}   = regs{15};     // registers = P:'0000000':register_list
 351   let Inst{7-0} = regs{7-0};
 352 }
 353
 354 let isCall = 1,
 355   Defs = [R0,  R1,  R2,  R3,  R12, LR,
 356           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 357           D16, D17, D18, D19, D20, D21, D22, D23,
 358           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 359   // Also used for Thumb2
 360   def tBL  : TIx2<0b11110, 0b11, 1,
 361                   (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 362                   "bl\t$func",
 363                   [(ARMtcall tglobaladdr:$func)]>,
 364              Requires<[IsThumb, IsNotDarwin]>;
 365
 366   // ARMv5T and above, also used for Thumb2
 367   def tBLXi : TIx2<0b11110, 0b11, 0,
 368                    (outs), (ins i32imm:$func, variable_ops), IIC_Br,
 369                    "blx\t$func",
 370                    [(ARMcall tglobaladdr:$func)]>,
 371               Requires<[IsThumb, HasV5T, IsNotDarwin]>;
 372
 373   // Also used for Thumb2
 374   def tBLXr : TI<(outs), (ins GPR:$func, variable_ops), IIC_Br,
 375                   "blx\t$func",
 376                   [(ARMtcall GPR:$func)]>,
 377               Requires<[IsThumb, HasV5T, IsNotDarwin]>,
 378               T1Special<{1,1,1,?}>; // A6.2.3 & A8.6.24;
 379
 380   // ARMv4T
 381   let isCodeGenOnly = 1 in
 382   def tBX : TIx2<{?,?,?,?,?}, {?,?}, ?,
 383                   (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 384                   "mov\tlr, pc\n\tbx\t$func",
 385                   [(ARMcall_nolink tGPR:$func)]>,
 386             Requires<[IsThumb, IsThumb1Only, IsNotDarwin]>;
 387 }
 388
 389 // On Darwin R9 is call-clobbered.
 390 let isCall = 1,
 391   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
 392           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
 393           D16, D17, D18, D19, D20, D21, D22, D23,
 394           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
 395   // Also used for Thumb2
 396   def tBLr9 : TIx2<0b11110, 0b11, 1,
 397                    (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 398                    "bl${p}\t$func",
 399                    [(ARMtcall tglobaladdr:$func)]>,
 400               Requires<[IsThumb, IsDarwin]>;
 401
 402   // ARMv5T and above, also used for Thumb2
 403   def tBLXi_r9 : TIx2<0b11110, 0b11, 0,
 404                       (outs), (ins pred:$p, i32imm:$func, variable_ops), IIC_Br,
 405                       "blx${p}\t$func",
 406                       [(ARMcall tglobaladdr:$func)]>,
 407                  Requires<[IsThumb, HasV5T, IsDarwin]>;
 408
 409   // Also used for Thumb2
 410   def tBLXr_r9 : TI<(outs), (ins pred:$p, GPR:$func, variable_ops), IIC_Br,
 411                     "blx${p}\t$func",
 412                     [(ARMtcall GPR:$func)]>,
 413                  Requires<[IsThumb, HasV5T, IsDarwin]>,
 414                  T1Special<{1,1,1,?}> {
 415     // A6.2.3 & A8.6.24
 416     bits<4> func;
 417     let Inst{6-3} = func;
 418     let Inst{2-0} = 0b000;
 419   }
 420
 421   // ARMv4T
 422   let isCodeGenOnly = 1 in
 423   def tBXr9 : TIx2<{?,?,?,?,?}, {?,?}, ?,
 424                    (outs), (ins tGPR:$func, variable_ops), IIC_Br,
 425                    "mov\tlr, pc\n\tbx\t$func",
 426                    [(ARMcall_nolink tGPR:$func)]>,
 427               Requires<[IsThumb, IsThumb1Only, IsDarwin]>;
 428 }
 429
 430 let isBranch = 1, isTerminator = 1 in {
 431   let isBarrier = 1 in {
 432     let isPredicable = 1 in
 433     def tB   : T1I<(outs), (ins brtarget:$target), IIC_Br,
 434                    "b\t$target", [(br bb:$target)]>,
 435                T1Encoding<{1,1,1,0,0,?}>;
 436
 437   // Far jump
 438   let Defs = [LR] in
 439   def tBfar : TIx2<0b11110, 0b11, 1, (outs), (ins brtarget:$target), IIC_Br,
 440                     "bl\t$target",[]>;
 441
 442   let isCodeGenOnly = 1 in
 443   def tBR_JTr : T1JTI<(outs),
 444                       (ins tGPR:$target, jtblock_operand:$jt, i32imm:$id),
 445                       IIC_Br, "mov\tpc, $target\n\t.align\t2$jt",
 446                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]>,
 447                 Encoding16 {
 448     let Inst{15-7} = 0b010001101;
 449     let Inst{2-0} = 0b111;
 450   }
 451   }
 452 }
 453
 454 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 455 // a two-value operand where a dag node expects two operands. :(
 456 let isBranch = 1, isTerminator = 1 in
 457   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), IIC_Br,
 458                  "b$cc\t$target",
 459                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>,
 460              T1Encoding<{1,1,0,1,?,?}>;
 461
 462 // Compare and branch on zero / non-zero
 463 let isBranch = 1, isTerminator = 1 in {
 464   def tCBZ  : T1I<(outs), (ins tGPR:$Rn, brtarget:$target), IIC_Br,
 465                   "cbz\t$Rn, $target", []>,
 466               T1Misc<{0,0,?,1,?,?,?}> {
 467     // A8.6.27
 468     bits<6> target;
 469     bits<3> Rn;
 470     let Inst{9}   = target{5};
 471     let Inst{7-3} = target{4-0};
 472     let Inst{2-0} = Rn;
 473   }
 474
 475   def tCBNZ : T1I<(outs), (ins tGPR:$cmp, brtarget:$target), IIC_Br,
 476                   "cbnz\t$cmp, $target", []>,
 477               T1Misc<{1,0,?,1,?,?,?}> {
 478     // A8.6.27
 479     bits<6> target;
 480     bits<3> Rn;
 481     let Inst{9}   = target{5};
 482     let Inst{7-3} = target{4-0};
 483     let Inst{2-0} = Rn;
 484   }
 485 }
 486
 487 // A8.6.218 Supervisor Call (Software Interrupt) -- for disassembly only
 488 // A8.6.16 B: Encoding T1
 489 // If Inst{11-8} == 0b1111 then SEE SVC
 490 let isCall = 1 in
 491 def tSVC : T1pI<(outs), (ins i32imm:$imm), IIC_Br,
 492                 "svc", "\t$imm", []>, Encoding16 {
 493   bits<8> imm;
 494   let Inst{15-12} = 0b1101;
 495   let Inst{11-8}  = 0b1111;
 496   let Inst{7-0}   = imm;
 497 }
 498
 499 // A8.6.16 B: Encoding T1
 500 // If Inst{11-8} == 0b1110 then UNDEFINED
 501 let isBarrier = 1, isTerminator = 1 in
 502 def tTRAP : TI<(outs), (ins), IIC_Br,
 503                "trap", [(trap)]>, Encoding16 {
 504   let Inst = 0xdefe;
 505 }
 506
 507 //===----------------------------------------------------------------------===//
 508 //  Load Store Instructions.
 509 //
 510
 511 let canFoldAsLoad = 1, isReMaterializable = 1 in
 512 def tLDR : T1pI4<(outs tGPR:$Rt), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 513                  "ldr", "\t$Rt, $addr",
 514                  [(set tGPR:$Rt, (load t_addrmode_s4:$addr))]>,
 515            T1LdSt<0b100>;
 516
 517 def tLDRi: T1pI4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr), IIC_iLoad_r,
 518                "ldr", "\t$dst, $addr",
 519                []>,
 520            T1LdSt4Imm<{1,?,?}>;
 521
 522 def tLDRB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 523                 "ldrb", "\t$dst, $addr",
 524                 [(set tGPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>,
 525             T1LdSt<0b110>;
 526 def tLDRBi: T1pI1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr), IIC_iLoad_bh_r,
 527                 "ldrb", "\t$dst, $addr",
 528                 []>,
 529             T1LdSt1Imm<{1,?,?}>;
 530
 531 def tLDRH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 532                 "ldrh", "\t$dst, $addr",
 533                 [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>,
 534             T1LdSt<0b101>;
 535 def tLDRHi: T1pI2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr), IIC_iLoad_bh_r,
 536                 "ldrh", "\t$dst, $addr",
 537                 []>,
 538             T1LdSt2Imm<{1,?,?}>;
 539
 540 let AddedComplexity = 10 in
 541 def tLDRSB : T1pI1<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 542                  "ldrsb", "\t$dst, $addr",
 543                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>,
 544              T1LdSt<0b011>;
 545
 546 let AddedComplexity = 10 in
 547 def tLDRSH : T1pI2<(outs tGPR:$dst), (ins t_addrmode_rr:$addr), IIC_iLoad_bh_r,
 548                  "ldrsh", "\t$dst, $addr",
 549                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>,
 550              T1LdSt<0b111>;
 551
 552 let canFoldAsLoad = 1 in
 553 def tLDRspi : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 554                   "ldr", "\t$dst, $addr",
 555                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>,
 556               T1LdStSP<{1,?,?}>;
 557
 558 // Special instruction for restore. It cannot clobber condition register
 559 // when it's expanded by eliminateCallFramePseudoInstr().
 560 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1 in
 561 def tRestore : T1pIs<(outs tGPR:$dst), (ins t_addrmode_sp:$addr), IIC_iLoad_i,
 562                     "ldr", "\t$dst, $addr", []>,
 563                T1LdStSP<{1,?,?}>;
 564
 565 // Load tconstpool
 566 // FIXME: Use ldr.n to work around a Darwin assembler bug.
 567 let canFoldAsLoad = 1, isReMaterializable = 1 in
 568 def tLDRpci : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 569                   "ldr", ".n\t$dst, $addr",
 570                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>,
 571               T1Encoding<{0,1,0,0,1,?}>; // A6.2 & A8.6.59
 572
 573 // Special LDR for loads from non-pc-relative constpools.
 574 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
 575     isReMaterializable = 1 in
 576 def tLDRcp  : T1pIs<(outs tGPR:$dst), (ins i32imm:$addr), IIC_iLoad_i,
 577                   "ldr", "\t$dst, $addr", []>,
 578               T1LdStSP<{1,?,?}>;
 579
 580 def tSTR : T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 581                "str", "\t$src, $addr",
 582                [(store tGPR:$src, t_addrmode_s4:$addr)]>,
 583            T1LdSt<0b000>;
 584 def tSTRi: T1pI4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr), IIC_iStore_r,
 585                "str", "\t$src, $addr",
 586                []>,
 587            T1LdSt4Imm<{0,?,?}>;
 588
 589 def tSTRB : T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 590                  "strb", "\t$src, $addr",
 591                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>,
 592             T1LdSt<0b010>;
 593 def tSTRBi: T1pI1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr), IIC_iStore_bh_r,
 594                  "strb", "\t$src, $addr",
 595                  []>,
 596             T1LdSt1Imm<{0,?,?}>;
 597
 598 def tSTRH : T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 599                  "strh", "\t$src, $addr",
 600                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>,
 601             T1LdSt<0b001>;
 602 def tSTRHi: T1pI2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr), IIC_iStore_bh_r,
 603                  "strh", "\t$src, $addr",
 604                  []>,
 605             T1LdSt2Imm<{0,?,?}>;
 606
 607 def tSTRspi : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 608                    "str", "\t$src, $addr",
 609                    [(store tGPR:$src, t_addrmode_sp:$addr)]>,
 610               T1LdStSP<{0,?,?}>;
 611
 612 let mayStore = 1, neverHasSideEffects = 1 in {
 613 // Special instruction for spill. It cannot clobber condition register
 614 // when it's expanded by eliminateCallFramePseudoInstr().
 615 def tSpill : T1pIs<(outs), (ins tGPR:$src, t_addrmode_sp:$addr), IIC_iStore_i,
 616                   "str", "\t$src, $addr", []>,
 617              T1LdStSP<{0,?,?}>;
 618 }
 619
 620 //===----------------------------------------------------------------------===//
 621 //  Load / store multiple Instructions.
 622 //
 623
 624 multiclass thumb_ldst_mult<string asm, InstrItinClass itin,
 625                            InstrItinClass itin_upd, bits<6> T1Enc,
 626                            bit L_bit> {
 627   def IA :
 628     T1I<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 629         itin, !strconcat(asm, "ia${p}\t$Rn, $regs"), []>,
 630        T1Encoding<T1Enc> {
 631     bits<3> Rn;
 632     bits<8> regs;
 633     let Inst{10-8} = Rn;
 634     let Inst{7-0}  = regs;
 635   }
 636   def IA_UPD :
 637     T1It<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
 638          itin_upd, !strconcat(asm, "ia${p}\t$Rn!, $regs"), "$Rn = $wb", []>,
 639         T1Encoding<T1Enc> {
 640     bits<3> Rn;
 641     bits<8> regs;
 642     let Inst{10-8} = Rn;
 643     let Inst{7-0}  = regs;
 644   }
 645 }
 646
 647 // These require base address to be written back or one of the loaded regs.
 648 let neverHasSideEffects = 1 in {
 649
 650 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
 651 defm tLDM : thumb_ldst_mult<"ldm", IIC_iLoad_m, IIC_iLoad_mu,
 652                             {1,1,0,0,1,?}, 1>;
 653
 654 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
 655 defm tSTM : thumb_ldst_mult<"stm", IIC_iStore_m, IIC_iStore_mu,
 656                             {1,1,0,0,0,?}, 0>;
 657
 658 } // neverHasSideEffects
 659
 660 let mayLoad = 1, Uses = [SP], Defs = [SP], hasExtraDefRegAllocReq = 1 in
 661 def tPOP : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 662                IIC_iPop,
 663                "pop${p}\t$regs", []>,
 664            T1Misc<{1,1,0,?,?,?,?}> {
 665   bits<16> regs;
 666   let Inst{8}   = regs{15};
 667   let Inst{7-0} = regs{7-0};
 668 }
 669
 670 let mayStore = 1, Uses = [SP], Defs = [SP], hasExtraSrcRegAllocReq = 1 in
 671 def tPUSH : T1I<(outs), (ins pred:$p, reglist:$regs, variable_ops),
 672                 IIC_iStore_m,
 673                 "push${p}\t$regs", []>,
 674             T1Misc<{0,1,0,?,?,?,?}> {
 675   bits<16> regs;
 676   let Inst{8}   = regs{14};
 677   let Inst{7-0} = regs{7-0};
 678 }
 679
 680 //===----------------------------------------------------------------------===//
 681 //  Arithmetic Instructions.
 682 //
 683
 684 // Add with carry register
 685 let isCommutable = 1, Uses = [CPSR] in
 686 def tADC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
 687                  "adc", "\t$dst, $rhs",
 688                  [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>,
 689            T1DataProcessing<0b0101> {
 690   // A8.6.2
 691   bits<3> lhs;
 692   bits<3> rhs;
 693   let Inst{5-3} = lhs;
 694   let Inst{2-0} = rhs;
 695 }
 696
 697 // Add immediate
 698 def tADDi3 : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, i32imm:$imm3), IIC_iALUi,
 699                    "add", "\t$Rd, $Rn, $imm3",
 700                    [(set tGPR:$Rd, (add tGPR:$Rn, imm0_7:$imm3))]>,
 701              T1General<0b01110> {
 702   // A8.6.4 T1
 703   bits<3> Rd;
 704   bits<3> Rn;
 705   bits<3> imm3;
 706   let Inst{8-6} = imm3;
 707   let Inst{5-3} = Rn;
 708   let Inst{2-0} = Rd;
 709 }
 710
 711 def tADDi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
 712                    "add", "\t$dst, $rhs",
 713                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>,
 714              T1General<{1,1,0,?,?}> {
 715   // A8.6.4 T2
 716   bits<3> lhs;
 717   bits<8> rhs;
 718   let Inst{10-8} = lhs;
 719   let Inst{7-0}  = rhs;
 720 }
 721
 722 // Add register
 723 let isCommutable = 1 in
 724 def tADDrr : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rn, tGPR:$Rm), IIC_iALUr,
 725                    "add", "\t$Rd, $Rn, $Rm",
 726                    [(set tGPR:$Rd, (add tGPR:$Rn, tGPR:$Rm))]>,
 727              T1General<0b01100> {
 728   // A8.6.6 T1
 729   bits<3> Rm;
 730   bits<3> Rn;
 731   bits<3> Rd;
 732   let Inst{8-6} = Rm;
 733   let Inst{5-3} = Rn;
 734   let Inst{2-0} = Rd;
 735 }
 736
 737 let neverHasSideEffects = 1 in
 738 def tADDhirr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iALUr,
 739                      "add", "\t$dst, $rhs", []>,
 740                T1Special<{0,0,?,?}> {
 741   // A8.6.6 T2
 742   bits<4> dst;
 743   bits<4> rhs;
 744   let Inst{6-3} = rhs;
 745   let Inst{7}   = dst{3};
 746   let Inst{2-0} = dst{2-0};
 747 }
 748
 749 // AND register
 750 let isCommutable = 1 in
 751 def tAND : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 752                  "and", "\t$dst, $rhs",
 753                  [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>,
 754            T1DataProcessing<0b0000> {
 755   // A8.6.12
 756   bits<3> rhs;
 757   bits<3> dst;
 758   let Inst{5-3} = rhs;
 759   let Inst{2-0} = dst;
 760 }
 761
 762 // ASR immediate
 763 def tASRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 764                   "asr", "\t$Rd, $Rm, $imm5",
 765                   [(set tGPR:$Rd, (sra tGPR:$Rm, (i32 imm:$imm5)))]>,
 766              T1General<{0,1,0,?,?}> {
 767   // A8.6.14
 768   bits<3> Rd;
 769   bits<3> Rm;
 770   bits<5> imm5;
 771   let Inst{10-6} = imm5;
 772   let Inst{5-3}  = Rm;
 773   let Inst{2-0}  = Rd;
 774 }
 775
 776 // ASR register
 777 def tASRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 778                    "asr", "\t$dst, $rhs",
 779                    [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>,
 780              T1DataProcessing<0b0100> {
 781   // A8.6.15
 782   bits<3> rhs;
 783   bits<3> dst;
 784   let Inst{5-3} = rhs;
 785   let Inst{2-0} = dst;
 786 }
 787
 788 // BIC register
 789 def tBIC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 790                  "bic", "\t$dst, $rhs",
 791                  [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>,
 792            T1DataProcessing<0b1110> {
 793   // A8.6.20
 794   bits<3> dst;
 795   bits<3> rhs;
 796   let Inst{5-3} = rhs;
 797   let Inst{2-0} = dst;
 798 }
 799
 800 // CMN register
 801 let isCompare = 1, Defs = [CPSR] in {
 802 //FIXME: Disable CMN, as CCodes are backwards from compare expectations
 803 //       Compare-to-zero still works out, just not the relationals
 804 //def tCMN : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iCMPr,
 805 //                "cmn", "\t$lhs, $rhs",
 806 //                [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>,
 807 //           T1DataProcessing<0b1011>;
 808 def tCMNz : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 809                  "cmn", "\t$Rn, $Rm",
 810                  [(ARMcmpZ tGPR:$Rn, (ineg tGPR:$Rm))]>,
 811             T1DataProcessing<0b1011> {
 812   // A8.6.33
 813   bits<3> Rm;
 814   bits<3> Rn;
 815   let Inst{5-3} = Rm;
 816   let Inst{2-0} = Rn;
 817 }
 818 }
 819
 820 // CMP immediate
 821 let isCompare = 1, Defs = [CPSR] in {
 822 def tCMPi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 823                   "cmp", "\t$Rn, $imm8",
 824                   [(ARMcmp tGPR:$Rn, imm0_255:$imm8)]>,
 825              T1General<{1,0,1,?,?}> {
 826   // A8.6.35
 827   bits<3> Rn;
 828   bits<8> imm8;
 829   let Inst{10-8} = Rn;
 830   let Inst{7-0}  = imm8;
 831 }
 832
 833 def tCMPzi8 : T1pI<(outs), (ins tGPR:$Rn, i32imm:$imm8), IIC_iCMPi,
 834                   "cmp", "\t$Rn, $imm8",
 835                   [(ARMcmpZ tGPR:$Rn, imm0_255:$imm8)]>,
 836               T1General<{1,0,1,?,?}> {
 837   // A8.6.35
 838   bits<3> Rn;
 839   let Inst{10-8} = Rn;
 840   let Inst{7-0}  = 0x00;
 841 }
 842
 843 // CMP register
 844 def tCMPr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 845                  "cmp", "\t$Rn, $Rm",
 846                  [(ARMcmp tGPR:$Rn, tGPR:$Rm)]>,
 847             T1DataProcessing<0b1010> {
 848   // A8.6.36 T1
 849   bits<3> Rm;
 850   bits<3> Rn;
 851   let Inst{5-3} = Rm;
 852   let Inst{2-0} = Rn;
 853 }
 854 def tCMPzr : T1pI<(outs), (ins tGPR:$Rn, tGPR:$Rm), IIC_iCMPr,
 855                   "cmp", "\t$Rn, $Rm",
 856                   [(ARMcmpZ tGPR:$Rn, tGPR:$Rm)]>,
 857              T1DataProcessing<0b1010> {
 858   // A8.6.36 T1
 859   bits<3> Rm;
 860   bits<3> Rn;
 861   let Inst{5-3} = Rm;
 862   let Inst{2-0} = Rn;
 863 }
 864
 865 def tCMPhir : T1pI<(outs), (ins GPR:$Rn, GPR:$Rm), IIC_iCMPr,
 866                    "cmp", "\t$Rn, $Rm", []>,
 867               T1Special<{0,1,?,?}> {
 868   // A8.6.36 T2
 869   bits<4> Rm;
 870   bits<4> Rn;
 871   let Inst{7}   = Rn{3};
 872   let Inst{6-3} = Rm;
 873   let Inst{2-0} = Rn{2-0};
 874 }
 875 def tCMPzhir : T1pI<(outs), (ins GPR:$lhs, GPR:$rhs), IIC_iCMPr,
 876                     "cmp", "\t$lhs, $rhs", []>,
 877                T1Special<{0,1,?,?}> {
 878   // A8.6.36 T2
 879   bits<4> Rm;
 880   bits<4> Rn;
 881   let Inst{7}   = Rn{3};
 882   let Inst{6-3} = Rm;
 883   let Inst{2-0} = Rn{2-0};
 884 }
 885
 886 } // isCompare = 1, Defs = [CPSR]
 887
 888
 889 // XOR register
 890 let isCommutable = 1 in
 891 def tEOR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iBITr,
 892                  "eor", "\t$dst, $rhs",
 893                  [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>,
 894            T1DataProcessing<0b0001> {
 895   // A8.6.45
 896   bits<3> dst;
 897   bits<3> rhs;
 898   let Inst{5-3} = rhs;
 899   let Inst{2-0} = dst;
 900 }
 901
 902 // LSL immediate
 903 def tLSLri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 904                   "lsl", "\t$Rd, $Rm, $imm5",
 905                   [(set tGPR:$Rd, (shl tGPR:$Rm, (i32 imm:$imm5)))]>,
 906              T1General<{0,0,0,?,?}> {
 907   // A8.6.88
 908   bits<3> Rd;
 909   bits<3> Rm;
 910   bits<5> imm5;
 911   let Inst{10-6} = imm5;
 912   let Inst{5-3}  = Rm;
 913   let Inst{2-0}  = Rd;
 914 }
 915
 916 // LSL register
 917 def tLSLrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 918                    "lsl", "\t$dst, $rhs",
 919                    [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>,
 920              T1DataProcessing<0b0010> {
 921   // A8.6.89
 922   bits<3> dst;
 923   bits<3> rhs;
 924   let Inst{5-3} = rhs;
 925   let Inst{2-0} = dst;
 926 }
 927
 928 // LSR immediate
 929 def tLSRri : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm, i32imm:$imm5), IIC_iMOVsi,
 930                   "lsr", "\t$Rd, $Rm, $imm5",
 931                   [(set tGPR:$Rd, (srl tGPR:$Rm, (i32 imm:$imm5)))]>,
 932              T1General<{0,0,1,?,?}> {
 933   // A8.6.90
 934   bits<3> Rd;
 935   bits<3> Rm;
 936   bits<5> imm5;
 937   let Inst{10-6} = imm5;
 938   let Inst{5-3}  = Rm;
 939   let Inst{2-0}  = Rd;
 940 }
 941
 942 // LSR register
 943 def tLSRrr : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
 944                    "lsr", "\t$dst, $rhs",
 945                    [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>,
 946              T1DataProcessing<0b0011> {
 947   // A8.6.91
 948   bits<3> dst;
 949   bits<3> rhs;
 950   let Inst{5-3} = rhs;
 951   let Inst{2-0} = dst;
 952 }
 953
 954 // Move register
 955 let isMoveImm = 1 in
 956 def tMOVi8 : T1sI<(outs tGPR:$Rd), (ins i32imm:$imm8), IIC_iMOVi,
 957                   "mov", "\t$Rd, $imm8",
 958                   [(set tGPR:$Rd, imm0_255:$imm8)]>,
 959              T1General<{1,0,0,?,?}> {
 960   // A8.6.96
 961   bits<3> Rd;
 962   bits<8> imm8;
 963   let Inst{10-8} = Rd;
 964   let Inst{7-0}  = imm8;
 965 }
 966
 967 // TODO: A7-73: MOV(2) - mov setting flag.
 968
 969 let neverHasSideEffects = 1 in {
 970 // FIXME: Make this predicable.
 971 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 972                       "mov\t$dst, $src", []>,
 973                   T1Special<0b1000>;
 974 let Defs = [CPSR] in
 975 def tMOVSr      : T1I<(outs tGPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 976                        "movs\t$dst, $src", []>, Encoding16 {
 977   let Inst{15-6} = 0b0000000000;
 978 }
 979
 980 // FIXME: Make these predicable.
 981 def tMOVgpr2tgpr : T1I<(outs tGPR:$dst), (ins GPR:$src), IIC_iMOVr,
 982                        "mov\t$dst, $src", []>,
 983                    T1Special<{1,0,0,?}>;
 984 def tMOVtgpr2gpr : T1I<(outs GPR:$dst), (ins tGPR:$src), IIC_iMOVr,
 985                        "mov\t$dst, $src", []>,
 986                    T1Special<{1,0,?,0}>;
 987 def tMOVgpr2gpr  : T1I<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVr,
 988                        "mov\t$dst, $src", []>,
 989                    T1Special<{1,0,?,?}>;
 990 } // neverHasSideEffects
 991
 992 // multiply register
 993 let isCommutable = 1 in
 994 def tMUL : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMUL32,
 995                  "mul", "\t$dst, $rhs, $dst", /* A8.6.105 MUL Encoding T1 */
 996                  [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>,
 997            T1DataProcessing<0b1101> {
 998   // A8.6.105
 999   bits<3> dst;
1000   bits<3> rhs;
1001   let Inst{5-3} = rhs;
1002   let Inst{2-0} = dst;
1003 }
1004
1005 // move inverse register
1006 def tMVN : T1sI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iMVNr,
1007                 "mvn", "\t$Rd, $Rm",
1008                 [(set tGPR:$Rd, (not tGPR:$Rm))]>,
1009            T1DataProcessing<0b1111> {
1010   // A8.6.107
1011   bits<3> Rd;
1012   bits<3> Rm;
1013   let Inst{5-3} = Rm;
1014   let Inst{2-0} = Rd;
1015 }
1016
1017 // Bitwise or register
1018 let isCommutable = 1 in
1019 def tORR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),  IIC_iBITr,
1020                  "orr", "\t$dst, $rhs",
1021                  [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>,
1022            T1DataProcessing<0b1100> {
1023   // A8.6.114
1024   bits<3> dst;
1025   bits<3> rhs;
1026   let Inst{5-3} = rhs;
1027   let Inst{2-0} = dst;
1028 }
1029
1030 // Swaps
1031 def tREV : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1032                 "rev", "\t$Rd, $Rm",
1033                 [(set tGPR:$Rd, (bswap tGPR:$Rm))]>,
1034                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1035            T1Misc<{1,0,1,0,0,0,?}> {
1036   // A8.6.134
1037   bits<3> Rm;
1038   bits<3> Rd;
1039   let Inst{5-3} = Rm;
1040   let Inst{2-0} = Rd;
1041 }
1042
1043 def tREV16 : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1044                   "rev16", "\t$Rd, $Rm",
1045              [(set tGPR:$Rd,
1046                    (or (and (srl tGPR:$Rm, (i32 8)), 0xFF),
1047                        (or (and (shl tGPR:$Rm, (i32 8)), 0xFF00),
1048                            (or (and (srl tGPR:$Rm, (i32 8)), 0xFF0000),
1049                                (and (shl tGPR:$Rm, (i32 8)), 0xFF000000)))))]>,
1050                 Requires<[IsThumb, IsThumb1Only, HasV6]>,
1051              T1Misc<{1,0,1,0,0,1,?}> {
1052   // A8.6.135
1053   bits<3> Rm;
1054   bits<3> Rd;
1055   let Inst{5-3} = Rm;
1056   let Inst{2-0} = Rd;
1057 }
1058
1059 def tREVSH : T1pI<(outs tGPR:$Rd), (ins tGPR:$Rm), IIC_iUNAr,
1060                   "revsh", "\t$Rd, $Rm",
1061                   [(set tGPR:$Rd,
1062                         (sext_inreg
1063                           (or (srl (and tGPR:$Rm, 0xFF00), (i32 8)),
1064                               (shl tGPR:$Rm, (i32 8))), i16))]>,
1065                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1066              T1Misc<{1,0,1,0,1,1,?}> {
1067   // A8.6.135
1068   bits<3> Rm;
1069   bits<3> Rd;
1070   let Inst{5-3} = Rm;
1071   let Inst{2-0} = Rd;
1072 }
1073
1074 // rotate right register
1075 def tROR : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iMOVsr,
1076                  "ror", "\t$dst, $rhs",
1077                  [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>,
1078            T1DataProcessing<0b0111>;
1079
1080 // negate register
1081 def tRSB : T1sI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iALUi,
1082                 "rsb", "\t$dst, $src, #0",
1083                 [(set tGPR:$dst, (ineg tGPR:$src))]>,
1084            T1DataProcessing<0b1001>;
1085
1086 // Subtract with carry register
1087 let Uses = [CPSR] in
1088 def tSBC : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
1089                  "sbc", "\t$dst, $rhs",
1090                  [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>,
1091            T1DataProcessing<0b0110>;
1092
1093 // Subtract immediate
1094 def tSUBi3 : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
1095                   "sub", "\t$dst, $lhs, $rhs",
1096                   [(set tGPR:$dst, (add tGPR:$lhs, imm0_7_neg:$rhs))]>,
1097              T1General<0b01111>;
1098
1099 def tSUBi8 : T1sIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iALUi,
1100                    "sub", "\t$dst, $rhs",
1101                    [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>,
1102              T1General<{1,1,1,?,?}>;
1103
1104 // subtract register
1105 def tSUBrr : T1sI<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs), IIC_iALUr,
1106                   "sub", "\t$dst, $lhs, $rhs",
1107                   [(set tGPR:$dst, (sub tGPR:$lhs, tGPR:$rhs))]>,
1108              T1General<0b01101>;
1109
1110 // TODO: A7-96: STMIA - store multiple.
1111
1112 // sign-extend byte
1113 def tSXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
1114                   "sxtb", "\t$dst, $src",
1115                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i8))]>,
1116                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1117              T1Misc<{0,0,1,0,0,1,?}>;
1118
1119 // sign-extend short
1120 def tSXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
1121                   "sxth", "\t$dst, $src",
1122                   [(set tGPR:$dst, (sext_inreg tGPR:$src, i16))]>,
1123                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1124              T1Misc<{0,0,1,0,0,0,?}>;
1125
1126 // test
1127 let isCompare = 1, isCommutable = 1, Defs = [CPSR] in
1128 def tTST  : T1pI<(outs), (ins tGPR:$lhs, tGPR:$rhs), IIC_iTSTr,
1129                  "tst", "\t$lhs, $rhs",
1130                  [(ARMcmpZ (and_su tGPR:$lhs, tGPR:$rhs), 0)]>,
1131             T1DataProcessing<0b1000>;
1132
1133 // zero-extend byte
1134 def tUXTB  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
1135                   "uxtb", "\t$dst, $src",
1136                   [(set tGPR:$dst, (and tGPR:$src, 0xFF))]>,
1137                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1138              T1Misc<{0,0,1,0,1,1,?}>;
1139
1140 // zero-extend short
1141 def tUXTH  : T1pI<(outs tGPR:$dst), (ins tGPR:$src), IIC_iUNAr,
1142                   "uxth", "\t$dst, $src",
1143                   [(set tGPR:$dst, (and tGPR:$src, 0xFFFF))]>,
1144                   Requires<[IsThumb, IsThumb1Only, HasV6]>,
1145              T1Misc<{0,0,1,0,1,0,?}>;
1146
1147
1148 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC operation.
1149 // Expanded after instruction selection into a branch sequence.
1150 let usesCustomInserter = 1 in  // Expanded after instruction selection.
1151   def tMOVCCr_pseudo :
1152   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
1153               NoItinerary,
1154              [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
1155
1156
1157 // 16-bit movcc in IT blocks for Thumb2.
1158 let neverHasSideEffects = 1 in {
1159 def tMOVCCr : T1pIt<(outs GPR:$dst), (ins GPR:$lhs, GPR:$rhs), IIC_iCMOVr,
1160                     "mov", "\t$dst, $rhs", []>,
1161               T1Special<{1,0,?,?}>;
1162
1163 let isMoveImm = 1 in
1164 def tMOVCCi : T1pIt<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs), IIC_iCMOVi,
1165                     "mov", "\t$dst, $rhs", []>,
1166               T1General<{1,0,0,?,?}>;
1167 } // neverHasSideEffects
1168
1169 // tLEApcrel - Load a pc-relative address into a register without offending the
1170 // assembler.
1171 let neverHasSideEffects = 1 in {
1172 let isReMaterializable = 1 in
1173 def tLEApcrel : T1I<(outs tGPR:$dst), (ins i32imm:$label, pred:$p), IIC_iALUi,
1174                     "adr$p\t$dst, #$label", []>,
1175                 T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
1176
1177 } // neverHasSideEffects
1178 def tLEApcrelJT : T1I<(outs tGPR:$dst),
1179                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1180                       IIC_iALUi, "adr$p\t$dst, #${label}_${id}", []>,
1181                   T1Encoding<{1,0,1,0,0,?}>; // A6.2 & A8.6.10
1182
1183 //===----------------------------------------------------------------------===//
1184 // TLS Instructions
1185 //
1186
1187 // __aeabi_read_tp preserves the registers r1-r3.
1188 let isCall = 1,
1189   Defs = [R0, LR] in {
1190   def tTPsoft : TIx2<0b11110, 0b11, 1, (outs), (ins), IIC_Br,
1191                      "bl\t__aeabi_read_tp",
1192                      [(set R0, ARMthread_pointer)]>;
1193 }
1194
1195 // SJLJ Exception handling intrinsics
1196 //   eh_sjlj_setjmp() is an instruction sequence to store the return
1197 //   address and save #0 in R0 for the non-longjmp case.
1198 //   Since by its nature we may be coming from some other function to get
1199 //   here, and we're using the stack frame for the containing function to
1200 //   save/restore registers, we can't keep anything live in regs across
1201 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
1202 //   when we get here from a longjmp(). We force everthing out of registers
1203 //   except for our own input by listing the relevant registers in Defs. By
1204 //   doing so, we also cause the prologue/epilogue code to actively preserve
1205 //   all of the callee-saved resgisters, which is exactly what we want.
1206 //   $val is a scratch register for our use.
1207 let Defs =
1208   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7, R12 ], hasSideEffects = 1,
1209    isBarrier = 1, isCodeGenOnly = 1 in {
1210   def tInt_eh_sjlj_setjmp : ThumbXI<(outs),(ins tGPR:$src, tGPR:$val),
1211                               AddrModeNone, SizeSpecial, NoItinerary, "", "",
1212                    [(set R0, (ARMeh_sjlj_setjmp tGPR:$src, tGPR:$val))]>;
1213 }
1214
1215 // FIXME: Non-Darwin version(s)
1216 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1, isCodeGenOnly = 1,
1217     Defs = [ R7, LR, SP ] in {
1218 def tInt_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
1219                              AddrModeNone, SizeSpecial, IndexModeNone,
1220                              Pseudo, NoItinerary, "", "",
1221                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
1222                                 Requires<[IsThumb, IsDarwin]>;
1223 }
1224
1225 //===----------------------------------------------------------------------===//
1226 // Non-Instruction Patterns
1227 //
1228
1229 // Add with carry
1230 def : T1Pat<(addc   tGPR:$lhs, imm0_7:$rhs),
1231             (tADDi3 tGPR:$lhs, imm0_7:$rhs)>;
1232 def : T1Pat<(addc   tGPR:$lhs, imm8_255:$rhs),
1233             (tADDi8 tGPR:$lhs, imm8_255:$rhs)>;
1234 def : T1Pat<(addc   tGPR:$lhs, tGPR:$rhs),
1235             (tADDrr tGPR:$lhs, tGPR:$rhs)>;
1236
1237 // Subtract with carry
1238 def : T1Pat<(addc   tGPR:$lhs, imm0_7_neg:$rhs),
1239             (tSUBi3 tGPR:$lhs, imm0_7_neg:$rhs)>;
1240 def : T1Pat<(addc   tGPR:$lhs, imm8_255_neg:$rhs),
1241             (tSUBi8 tGPR:$lhs, imm8_255_neg:$rhs)>;
1242 def : T1Pat<(subc   tGPR:$lhs, tGPR:$rhs),
1243             (tSUBrr tGPR:$lhs, tGPR:$rhs)>;
1244
1245 // ConstantPool, GlobalAddress
1246 def : T1Pat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
1247 def : T1Pat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
1248
1249 // JumpTable
1250 def : T1Pat<(ARMWrapperJT tjumptable:$dst, imm:$id),
1251             (tLEApcrelJT tjumptable:$dst, imm:$id)>;
1252
1253 // Direct calls
1254 def : T1Pat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>,
1255       Requires<[IsThumb, IsNotDarwin]>;
1256 def : T1Pat<(ARMtcall texternalsym:$func), (tBLr9 texternalsym:$func)>,
1257       Requires<[IsThumb, IsDarwin]>;
1258
1259 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>,
1260       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1261 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi_r9 texternalsym:$func)>,
1262       Requires<[IsThumb, HasV5T, IsDarwin]>;
1263
1264 // Indirect calls to ARM routines
1265 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr GPR:$dst)>,
1266       Requires<[IsThumb, HasV5T, IsNotDarwin]>;
1267 def : Tv5Pat<(ARMcall GPR:$dst), (tBLXr_r9 GPR:$dst)>,
1268       Requires<[IsThumb, HasV5T, IsDarwin]>;
1269
1270 // zextload i1 -> zextload i8
1271 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
1272             (tLDRB t_addrmode_s1:$addr)>;
1273
1274 // extload -> zextload
1275 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1276 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
1277 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
1278
1279 // If it's impossible to use [r,r] address mode for sextload, select to
1280 // ldr{b|h} + sxt{b|h} instead.
1281 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1282             (tSXTB (tLDRB t_addrmode_s1:$addr))>,
1283       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1284 def : T1Pat<(sextloadi16 t_addrmode_s2:$addr),
1285             (tSXTH (tLDRH t_addrmode_s2:$addr))>,
1286       Requires<[IsThumb, IsThumb1Only, HasV6]>;
1287
1288 def : T1Pat<(sextloadi8 t_addrmode_s1:$addr),
1289             (tASRri (tLSLri (tLDRB t_addrmode_s1:$addr), 24), 24)>;
1290 def : T1Pat<(sextloadi16 t_addrmode_s1:$addr),
1291             (tASRri (tLSLri (tLDRH t_addrmode_s1:$addr), 16), 16)>;
1292
1293 // Large immediate handling.
1294
1295 // Two piece imms.
1296 def : T1Pat<(i32 thumb_immshifted:$src),
1297             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
1298                     (thumb_immshifted_shamt imm:$src))>;
1299
1300 def : T1Pat<(i32 imm0_255_comp:$src),
1301             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;
1302
1303 // Pseudo instruction that combines ldr from constpool and add pc. This should
1304 // be expanded into two instructions late to allow if-conversion and
1305 // scheduling.
1306 let isReMaterializable = 1 in
1307 def tLDRpci_pic : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr, pclabel:$cp),
1308                    NoItinerary,
1309                [(set GPR:$dst, (ARMpic_add (load (ARMWrapper tconstpool:$addr)),
1310                                            imm:$cp))]>,
1311                Requires<[IsThumb, IsThumb1Only]>;