lib/Target/ARM/ARMInstrThumb.td

   1 //===- ARMInstrThumb.td - Thumb support for ARM ---------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the Thumb instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // Thumb specific DAG Nodes.
  16 //
  17
  18 def ARMtcall : SDNode<"ARMISD::tCALL", SDT_ARMcall,
  19                       [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  20
  21 def imm_neg_XFORM : SDNodeXForm<imm, [{
  22   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
  23 }]>;
  24 def imm_comp_XFORM : SDNodeXForm<imm, [{
  25   return CurDAG->getTargetConstant(~((uint32_t)N->getZExtValue()), MVT::i32);
  26 }]>;
  27
  28
  29 /// imm0_7 predicate - True if the 32-bit immediate is in the range [0,7].
  30 def imm0_7 : PatLeaf<(i32 imm), [{
  31   return (uint32_t)N->getZExtValue() < 8;
  32 }]>;
  33 def imm0_7_neg : PatLeaf<(i32 imm), [{
  34   return (uint32_t)-N->getZExtValue() < 8;
  35 }], imm_neg_XFORM>;
  36
  37 def imm0_255 : PatLeaf<(i32 imm), [{
  38   return (uint32_t)N->getZExtValue() < 256;
  39 }]>;
  40 def imm0_255_comp : PatLeaf<(i32 imm), [{
  41   return ~((uint32_t)N->getZExtValue()) < 256;
  42 }]>;
  43
  44 def imm8_255 : PatLeaf<(i32 imm), [{
  45   return (uint32_t)N->getZExtValue() >= 8 && (uint32_t)N->getZExtValue() < 256;
  46 }]>;
  47 def imm8_255_neg : PatLeaf<(i32 imm), [{
  48   unsigned Val = -N->getZExtValue();
  49   return Val >= 8 && Val < 256;
  50 }], imm_neg_XFORM>;
  51
  52 // Break imm's up into two pieces: an immediate + a left shift.
  53 // This uses thumb_immshifted to match and thumb_immshifted_val and
  54 // thumb_immshifted_shamt to get the val/shift pieces.
  55 def thumb_immshifted : PatLeaf<(imm), [{
  56   return ARM_AM::isThumbImmShiftedVal((unsigned)N->getZExtValue());
  57 }]>;
  58
  59 def thumb_immshifted_val : SDNodeXForm<imm, [{
  60   unsigned V = ARM_AM::getThumbImmNonShiftedVal((unsigned)N->getZExtValue());
  61   return CurDAG->getTargetConstant(V, MVT::i32);
  62 }]>;
  63
  64 def thumb_immshifted_shamt : SDNodeXForm<imm, [{
  65   unsigned V = ARM_AM::getThumbImmValShift((unsigned)N->getZExtValue());
  66   return CurDAG->getTargetConstant(V, MVT::i32);
  67 }]>;
  68
  69 // IT block condition mask
  70 def it_mask : Operand<i32> {
  71   let PrintMethod = "printThumbITMask";
  72 }
  73
  74 // Define Thumb specific addressing modes.
  75
  76 // t_addrmode_rr := reg + reg
  77 //
  78 def t_addrmode_rr : Operand<i32>,
  79                     ComplexPattern<i32, 2, "SelectThumbAddrModeRR", []> {
  80   let PrintMethod = "printThumbAddrModeRROperand";
  81   let MIOperandInfo = (ops tGPR:$base, tGPR:$offsreg);
  82 }
  83
  84 // t_addrmode_s4 := reg + reg
  85 //                  reg + imm5 * 4
  86 //
  87 def t_addrmode_s4 : Operand<i32>,
  88                     ComplexPattern<i32, 3, "SelectThumbAddrModeS4", []> {
  89   let PrintMethod = "printThumbAddrModeS4Operand";
  90   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
  91 }
  92
  93 // t_addrmode_s2 := reg + reg
  94 //                  reg + imm5 * 2
  95 //
  96 def t_addrmode_s2 : Operand<i32>,
  97                     ComplexPattern<i32, 3, "SelectThumbAddrModeS2", []> {
  98   let PrintMethod = "printThumbAddrModeS2Operand";
  99   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 100 }
 101
 102 // t_addrmode_s1 := reg + reg
 103 //                  reg + imm5
 104 //
 105 def t_addrmode_s1 : Operand<i32>,
 106                     ComplexPattern<i32, 3, "SelectThumbAddrModeS1", []> {
 107   let PrintMethod = "printThumbAddrModeS1Operand";
 108   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm, tGPR:$offsreg);
 109 }
 110
 111 // t_addrmode_sp := sp + imm8 * 4
 112 //
 113 def t_addrmode_sp : Operand<i32>,
 114                     ComplexPattern<i32, 2, "SelectThumbAddrModeSP", []> {
 115   let PrintMethod = "printThumbAddrModeSPOperand";
 116   let MIOperandInfo = (ops tGPR:$base, i32imm:$offsimm);
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Miscellaneous Instructions.
 121 //
 122
 123 let Defs = [SP], Uses = [SP] in {
 124 def tADJCALLSTACKUP :
 125 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 126            "@ tADJCALLSTACKUP $amt1",
 127            [(ARMcallseq_end imm:$amt1, imm:$amt2)]>, Requires<[IsThumb1Only]>;
 128
 129 def tADJCALLSTACKDOWN :
 130 PseudoInst<(outs), (ins i32imm:$amt),
 131            "@ tADJCALLSTACKDOWN $amt",
 132            [(ARMcallseq_start imm:$amt)]>, Requires<[IsThumb1Only]>;
 133 }
 134
 135 let isNotDuplicable = 1 in
 136 def tPICADD : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, pclabel:$cp),
 137                   "$cp:\n\tadd $dst, pc",
 138                   [(set tGPR:$dst, (ARMpic_add tGPR:$lhs, imm:$cp))]>;
 139
 140 // PC relative add.
 141 def tADDrPCi : T1I<(outs tGPR:$dst), (ins i32imm:$rhs),
 142                   "add $dst, pc, $rhs * 4", []>;
 143
 144 // ADD rd, sp, #imm8
 145 // FIXME: hard code sp?
 146 def tADDrSPi : T1I<(outs tGPR:$dst), (ins GPR:$sp, i32imm:$rhs),
 147                   "add $dst, $sp, $rhs * 4 @ addrspi", []>;
 148
 149 // ADD sp, sp, #imm7
 150 // FIXME: hard code sp?
 151 def tADDspi : T1It<(outs GPR:$dst), (ins GPR:$lhs, i32imm:$rhs),
 152                   "add $dst, $rhs * 4", []>;
 153
 154 // FIXME: Make use of the following?
 155 // ADD rm, sp, rm
 156 // ADD sp, rm
 157
 158 //===----------------------------------------------------------------------===//
 159 //  Control Flow Instructions.
 160 //
 161
 162 let isReturn = 1, isTerminator = 1 in {
 163   def tBX_RET : T1I<(outs), (ins), "bx lr", [(ARMretflag)]>;
 164   // Alternative return instruction used by vararg functions.
 165   def tBX_RET_vararg : T1I<(outs), (ins tGPR:$target), "bx $target", []>;
 166 }
 167
 168 // FIXME: remove when we have a way to marking a MI with these properties.
 169 let isReturn = 1, isTerminator = 1 in
 170 def tPOP_RET : T1I<(outs reglist:$dst1, variable_ops), (ins),
 171                    "pop $dst1", []>;
 172
 173 let isCall = 1,
 174   Defs = [R0, R1, R2, R3, LR,
 175           D0, D1, D2, D3, D4, D5, D6, D7] in {
 176   def tBL  : T1Ix2<(outs), (ins i32imm:$func, variable_ops),
 177                    "bl ${func:call}",
 178                    [(ARMtcall tglobaladdr:$func)]>;
 179   // ARMv5T and above
 180   def tBLXi : T1Ix2<(outs), (ins i32imm:$func, variable_ops),
 181                     "blx ${func:call}",
 182                     [(ARMcall tglobaladdr:$func)]>, Requires<[HasV5T]>;
 183   def tBLXr : T1I<(outs), (ins tGPR:$func, variable_ops),
 184                   "blx $func",
 185                   [(ARMtcall tGPR:$func)]>, Requires<[HasV5T]>;
 186   // ARMv4T
 187   def tBX : T1Ix2<(outs), (ins tGPR:$func, variable_ops),
 188                   "cpy lr, pc\n\tbx $func",
 189                   [(ARMcall_nolink tGPR:$func)]>;
 190 }
 191
 192 let isBranch = 1, isTerminator = 1 in {
 193   let isBarrier = 1 in {
 194     let isPredicable = 1 in
 195     def tB   : T1I<(outs), (ins brtarget:$target), "b $target",
 196                    [(br bb:$target)]>;
 197
 198   // Far jump
 199   def tBfar : T1Ix2<(outs), (ins brtarget:$target),
 200                     "bl $target\t@ far jump",[]>;
 201
 202   def tBR_JTr : T1JTI<(outs),
 203                       (ins tGPR:$target, jtblock_operand:$jt, i32imm:$id),
 204                       "cpy pc, $target \n\t.align\t2\n$jt",
 205                       [(ARMbrjt tGPR:$target, tjumptable:$jt, imm:$id)]>;
 206   }
 207 }
 208
 209 // FIXME: should be able to write a pattern for ARMBrcond, but can't use
 210 // a two-value operand where a dag node expects two operands. :(
 211 let isBranch = 1, isTerminator = 1 in
 212   def tBcc : T1I<(outs), (ins brtarget:$target, pred:$cc), "b$cc $target",
 213                  [/*(ARMbrcond bb:$target, imm:$cc)*/]>;
 214
 215 // IT block
 216 def tIT : TI<(outs), (ins pred:$cc, it_mask:$mask),
 217              "it$mask $cc", []>;
 218
 219 //===----------------------------------------------------------------------===//
 220 //  Load Store Instructions.
 221 //
 222
 223 let canFoldAsLoad = 1 in
 224 def tLDR : T1I4<(outs tGPR:$dst), (ins t_addrmode_s4:$addr),
 225                "ldr $dst, $addr",
 226                [(set tGPR:$dst, (load t_addrmode_s4:$addr))]>;
 227
 228 def tLDRB : T1I1<(outs tGPR:$dst), (ins t_addrmode_s1:$addr),
 229                 "ldrb $dst, $addr",
 230                 [(set tGPR:$dst, (zextloadi8 t_addrmode_s1:$addr))]>;
 231
 232 def tLDRH : T1I2<(outs tGPR:$dst), (ins t_addrmode_s2:$addr),
 233                 "ldrh $dst, $addr",
 234                 [(set tGPR:$dst, (zextloadi16 t_addrmode_s2:$addr))]>;
 235
 236 def tLDRSB : T1I1<(outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 237                  "ldrsb $dst, $addr",
 238                  [(set tGPR:$dst, (sextloadi8 t_addrmode_rr:$addr))]>;
 239
 240 def tLDRSH : T1I2<(outs tGPR:$dst), (ins t_addrmode_rr:$addr),
 241                  "ldrsh $dst, $addr",
 242                  [(set tGPR:$dst, (sextloadi16 t_addrmode_rr:$addr))]>;
 243
 244 let canFoldAsLoad = 1 in
 245 def tLDRspi : T1Is<(outs tGPR:$dst), (ins t_addrmode_sp:$addr),
 246                   "ldr $dst, $addr",
 247                   [(set tGPR:$dst, (load t_addrmode_sp:$addr))]>;
 248
 249 // Special instruction for restore. It cannot clobber condition register
 250 // when it's expanded by eliminateCallFramePseudoInstr().
 251 let canFoldAsLoad = 1, mayLoad = 1 in
 252 def tRestore : T1Is<(outs tGPR:$dst), (ins t_addrmode_sp:$addr),
 253                     "ldr $dst, $addr", []>;
 254
 255 // Load tconstpool
 256 let canFoldAsLoad = 1 in
 257 def tLDRpci : T1Is<(outs tGPR:$dst), (ins i32imm:$addr),
 258                   "ldr $dst, $addr",
 259                   [(set tGPR:$dst, (load (ARMWrapper tconstpool:$addr)))]>;
 260
 261 // Special LDR for loads from non-pc-relative constpools.
 262 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1 in
 263 def tLDRcp  : T1Is<(outs tGPR:$dst), (ins i32imm:$addr),
 264                   "ldr $dst, $addr", []>;
 265
 266 def tSTR : T1I4<(outs), (ins tGPR:$src, t_addrmode_s4:$addr),
 267                "str $src, $addr",
 268                [(store tGPR:$src, t_addrmode_s4:$addr)]>;
 269
 270 def tSTRB : T1I1<(outs), (ins tGPR:$src, t_addrmode_s1:$addr),
 271                  "strb $src, $addr",
 272                  [(truncstorei8 tGPR:$src, t_addrmode_s1:$addr)]>;
 273
 274 def tSTRH : T1I2<(outs), (ins tGPR:$src, t_addrmode_s2:$addr),
 275                  "strh $src, $addr",
 276                  [(truncstorei16 tGPR:$src, t_addrmode_s2:$addr)]>;
 277
 278 def tSTRspi : T1Is<(outs), (ins tGPR:$src, t_addrmode_sp:$addr),
 279                    "str $src, $addr",
 280                    [(store tGPR:$src, t_addrmode_sp:$addr)]>;
 281
 282 let mayStore = 1 in {
 283 // Special instruction for spill. It cannot clobber condition register
 284 // when it's expanded by eliminateCallFramePseudoInstr().
 285 def tSpill : T1Is<(outs), (ins tGPR:$src, t_addrmode_sp:$addr),
 286                   "str $src, $addr", []>;
 287 }
 288
 289 //===----------------------------------------------------------------------===//
 290 //  Load / store multiple Instructions.
 291 //
 292
 293 // TODO: A7-44: LDMIA - load multiple
 294
 295 let mayLoad = 1 in
 296 def tPOP : T1I<(outs reglist:$dst1, variable_ops), (ins),
 297                "pop $dst1", []>;
 298
 299 let mayStore = 1 in
 300 def tPUSH : T1I<(outs), (ins reglist:$src1, variable_ops),
 301                 "push $src1", []>;
 302
 303 //===----------------------------------------------------------------------===//
 304 //  Arithmetic Instructions.
 305 //
 306
 307 // Add with carry register
 308 let isCommutable = 1, Defs = [CPSR], Uses = [CPSR] in
 309 def tADCS : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 310                 "adc $dst, $rhs",
 311                 [(set tGPR:$dst, (adde tGPR:$lhs, tGPR:$rhs))]>;
 312
 313 // Add immediate
 314 let Defs = [CPSR] in {
 315 def tADDi3 : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 316                 "add $dst, $lhs, $rhs",
 317                 [(set tGPR:$dst, (add tGPR:$lhs, imm0_7:$rhs))]>;
 318 def tADDSi3 : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 319                  "add $dst, $lhs, $rhs",
 320                  [(set tGPR:$dst, (addc tGPR:$lhs, imm0_7:$rhs))]>;
 321 }
 322
 323 let Defs = [CPSR] in {
 324 def tADDi8 : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 325                  "add $dst, $rhs",
 326                  [(set tGPR:$dst, (add tGPR:$lhs, imm8_255:$rhs))]>;
 327 def tADDSi8 : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 328                   "add $dst, $rhs",
 329                   [(set tGPR:$dst, (addc tGPR:$lhs, imm8_255:$rhs))]>;
 330 }
 331
 332 // Add register
 333 let isCommutable = 1, Defs = [CPSR] in {
 334 def tADDrr : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 335                 "add $dst, $lhs, $rhs",
 336                 [(set tGPR:$dst, (add tGPR:$lhs, tGPR:$rhs))]>;
 337 def tADDSrr : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 338                  "add $dst, $lhs, $rhs",
 339                  [(set tGPR:$dst, (addc tGPR:$lhs, tGPR:$rhs))]>;
 340 }
 341
 342 let neverHasSideEffects = 1 in
 343 def tADDhirr : T1It<(outs tGPR:$dst), (ins GPR:$lhs, GPR:$rhs),
 344                    "add $dst, $rhs @ addhirr", []>;
 345
 346 // And register
 347 let isCommutable = 1, Defs = [CPSR] in
 348 def tAND : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 349                 "and $dst, $rhs",
 350                 [(set tGPR:$dst, (and tGPR:$lhs, tGPR:$rhs))]>;
 351
 352 // ASR immediate
 353 let Defs = [CPSR] in
 354 def tASRri : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 355                 "asr $dst, $lhs, $rhs",
 356                 [(set tGPR:$dst, (sra tGPR:$lhs, (i32 imm:$rhs)))]>;
 357
 358 // ASR register
 359 let Defs = [CPSR] in
 360 def tASRrr : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 361                  "asr $dst, $rhs",
 362                  [(set tGPR:$dst, (sra tGPR:$lhs, tGPR:$rhs))]>;
 363
 364 // BIC register
 365 let Defs = [CPSR] in
 366 def tBIC : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 367                "bic $dst, $rhs",
 368                [(set tGPR:$dst, (and tGPR:$lhs, (not tGPR:$rhs)))]>;
 369
 370 // CMN register
 371 let Defs = [CPSR] in {
 372 def tCMN : T1I<(outs), (ins tGPR:$lhs, tGPR:$rhs),
 373               "cmn $lhs, $rhs",
 374               [(ARMcmp tGPR:$lhs, (ineg tGPR:$rhs))]>;
 375 def tCMNZ : T1I<(outs), (ins tGPR:$lhs, tGPR:$rhs),
 376                "cmn $lhs, $rhs",
 377                [(ARMcmpZ tGPR:$lhs, (ineg tGPR:$rhs))]>;
 378 }
 379
 380 // CMP immediate
 381 let Defs = [CPSR] in {
 382 def tCMPi8 : T1I<(outs), (ins tGPR:$lhs, i32imm:$rhs),
 383                "cmp $lhs, $rhs",
 384                [(ARMcmp tGPR:$lhs, imm0_255:$rhs)]>;
 385 def tCMPZi8 : T1I<(outs), (ins tGPR:$lhs, i32imm:$rhs),
 386                 "cmp $lhs, $rhs",
 387                 [(ARMcmpZ tGPR:$lhs, imm0_255:$rhs)]>;
 388
 389 }
 390
 391 // CMP register
 392 let Defs = [CPSR] in {
 393 def tCMPr : T1I<(outs), (ins tGPR:$lhs, tGPR:$rhs),
 394                "cmp $lhs, $rhs",
 395                [(ARMcmp tGPR:$lhs, tGPR:$rhs)]>;
 396 def tCMPZr : T1I<(outs), (ins tGPR:$lhs, tGPR:$rhs),
 397                 "cmp $lhs, $rhs",
 398                 [(ARMcmpZ tGPR:$lhs, tGPR:$rhs)]>;
 399 }
 400
 401 // TODO: A7-37: CMP(3) - cmp hi regs
 402
 403 // XOR register
 404 let isCommutable = 1, Defs = [CPSR] in
 405 def tEOR : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 406                "eor $dst, $rhs",
 407                [(set tGPR:$dst, (xor tGPR:$lhs, tGPR:$rhs))]>;
 408
 409 // LSL immediate
 410 let Defs = [CPSR] in
 411 def tLSLri : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 412                 "lsl $dst, $lhs, $rhs",
 413                 [(set tGPR:$dst, (shl tGPR:$lhs, (i32 imm:$rhs)))]>;
 414
 415 // LSL register
 416 let Defs = [CPSR] in
 417 def tLSLrr : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 418                  "lsl $dst, $rhs",
 419                  [(set tGPR:$dst, (shl tGPR:$lhs, tGPR:$rhs))]>;
 420
 421 // LSR immediate
 422 let Defs = [CPSR] in
 423 def tLSRri : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 424                 "lsr $dst, $lhs, $rhs",
 425                 [(set tGPR:$dst, (srl tGPR:$lhs, (i32 imm:$rhs)))]>;
 426
 427 // LSR register
 428 let Defs = [CPSR] in
 429 def tLSRrr : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 430                  "lsr $dst, $rhs",
 431                  [(set tGPR:$dst, (srl tGPR:$lhs, tGPR:$rhs))]>;
 432
 433 // move register
 434 let Defs = [CPSR] in
 435 def tMOVi8 : T1I<(outs tGPR:$dst), (ins i32imm:$src),
 436                  "mov $dst, $src",
 437                  [(set tGPR:$dst, imm0_255:$src)]>;
 438
 439 // TODO: A7-73: MOV(2) - mov setting flag.
 440
 441
 442 // Note: MOV(2) of two low regs updates the flags, so we emit this as 'cpy',
 443 // which is MOV(3).  This also supports high registers.
 444 let neverHasSideEffects = 1 in {
 445 def tMOVr       : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 446                       "cpy $dst, $src", []>;
 447 def tMOVhir2lor : T1I<(outs tGPR:$dst), (ins GPR:$src),
 448                       "cpy $dst, $src\t@ hir2lor", []>;
 449 def tMOVlor2hir : T1I<(outs GPR:$dst), (ins tGPR:$src),
 450                       "cpy $dst, $src\t@ lor2hir", []>;
 451 def tMOVhir2hir : T1I<(outs GPR:$dst), (ins GPR:$src),
 452                       "cpy $dst, $src\t@ hir2hir", []>;
 453 } // neverHasSideEffects
 454
 455 // multiply register
 456 let isCommutable = 1, Defs = [CPSR] in
 457 def tMUL : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 458                "mul $dst, $rhs",
 459                [(set tGPR:$dst, (mul tGPR:$lhs, tGPR:$rhs))]>;
 460
 461 // move inverse register
 462 let Defs = [CPSR] in
 463 def tMVN : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 464               "mvn $dst, $src",
 465               [(set tGPR:$dst, (not tGPR:$src))]>;
 466
 467 // negate register
 468 let Defs = [CPSR] in
 469 def tNEG : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 470               "neg $dst, $src",
 471               [(set tGPR:$dst, (ineg tGPR:$src))]>;
 472
 473 // bitwise or register
 474 let isCommutable = 1, Defs = [CPSR] in
 475 def tORR : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 476                "orr $dst, $rhs",
 477                [(set tGPR:$dst, (or tGPR:$lhs, tGPR:$rhs))]>;
 478
 479 // swaps
 480 def tREV : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 481               "rev $dst, $src",
 482               [(set tGPR:$dst, (bswap tGPR:$src))]>,
 483               Requires<[IsThumb1Only, HasV6]>;
 484
 485 def tREV16 : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 486                 "rev16 $dst, $src",
 487                 [(set tGPR:$dst,
 488                     (or (and (srl tGPR:$src, (i32 8)), 0xFF),
 489                         (or (and (shl tGPR:$src, (i32 8)), 0xFF00),
 490                             (or (and (srl tGPR:$src, (i32 8)), 0xFF0000),
 491                                 (and (shl tGPR:$src, (i32 8)), 0xFF000000)))))]>,
 492                 Requires<[IsThumb1Only, HasV6]>;
 493
 494 def tREVSH : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 495                 "revsh $dst, $src",
 496                 [(set tGPR:$dst,
 497                    (sext_inreg
 498                      (or (srl (and tGPR:$src, 0xFFFF), (i32 8)),
 499                          (shl tGPR:$src, (i32 8))), i16))]>,
 500                 Requires<[IsThumb1Only, HasV6]>;
 501
 502 // rotate right register
 503 let Defs = [CPSR] in
 504 def tROR : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 505                 "ror $dst, $rhs",
 506                 [(set tGPR:$dst, (rotr tGPR:$lhs, tGPR:$rhs))]>;
 507
 508 // Subtract with carry register
 509 let Defs = [CPSR], Uses = [CPSR] in
 510 def tSBCS : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 511                 "sbc $dst, $rhs",
 512                 [(set tGPR:$dst, (sube tGPR:$lhs, tGPR:$rhs))]>;
 513
 514 // Subtract immediate
 515 let Defs = [CPSR] in {
 516 def tSUBi3 : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 517                 "sub $dst, $lhs, $rhs",
 518                 [(set tGPR:$dst, (add tGPR:$lhs, imm0_7_neg:$rhs))]>;
 519 def tSUBSi3 : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 520                  "sub $dst, $lhs, $rhs",
 521                  [(set tGPR:$dst, (addc tGPR:$lhs, imm0_7_neg:$rhs))]>;
 522 }
 523
 524 let Defs = [CPSR] in {
 525 def tSUBi8 : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 526                   "sub $dst, $rhs",
 527                   [(set tGPR:$dst, (add tGPR:$lhs, imm8_255_neg:$rhs))]>;
 528 def tSUBSi8 : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 529                    "sub $dst, $rhs",
 530                    [(set tGPR:$dst, (addc tGPR:$lhs, imm8_255_neg:$rhs))]>;
 531 }
 532
 533 // subtract register
 534 let Defs = [CPSR] in {
 535 def tSUBrr : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 536                 "sub $dst, $lhs, $rhs",
 537                 [(set tGPR:$dst, (sub tGPR:$lhs, tGPR:$rhs))]>;
 538 def tSUBSrr : T1I<(outs tGPR:$dst), (ins tGPR:$lhs, tGPR:$rhs),
 539                 "sub $dst, $lhs, $rhs",
 540                 [(set tGPR:$dst, (subc tGPR:$lhs, tGPR:$rhs))]>;
 541 }
 542
 543 // TODO: A7-96: STMIA - store multiple.
 544
 545 def tSUBspi : T1It<(outs tGPR:$dst), (ins tGPR:$lhs, i32imm:$rhs),
 546                   "sub $dst, $rhs * 4", []>;
 547
 548 // sign-extend byte
 549 def tSXTB  : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 550                 "sxtb $dst, $src",
 551                 [(set tGPR:$dst, (sext_inreg tGPR:$src, i8))]>,
 552                 Requires<[IsThumb1Only, HasV6]>;
 553
 554 // sign-extend short
 555 def tSXTH  : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 556                 "sxth $dst, $src",
 557                 [(set tGPR:$dst, (sext_inreg tGPR:$src, i16))]>,
 558                 Requires<[IsThumb1Only, HasV6]>;
 559
 560 // test
 561 let isCommutable = 1, Defs = [CPSR] in
 562 def tTST  : T1I<(outs), (ins tGPR:$lhs, tGPR:$rhs),
 563                "tst $lhs, $rhs",
 564                [(ARMcmpZ (and tGPR:$lhs, tGPR:$rhs), 0)]>;
 565
 566 // zero-extend byte
 567 def tUXTB  : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 568                 "uxtb $dst, $src",
 569                 [(set tGPR:$dst, (and tGPR:$src, 0xFF))]>,
 570                 Requires<[IsThumb1Only, HasV6]>;
 571
 572 // zero-extend short
 573 def tUXTH  : T1I<(outs tGPR:$dst), (ins tGPR:$src),
 574                 "uxth $dst, $src",
 575                 [(set tGPR:$dst, (and tGPR:$src, 0xFFFF))]>,
 576                 Requires<[IsThumb1Only, HasV6]>;
 577
 578
 579 // Conditional move tMOVCCr - Used to implement the Thumb SELECT_CC DAG operation.
 580 // Expanded by the scheduler into a branch sequence.
 581 let usesCustomDAGSchedInserter = 1 in  // Expanded by the scheduler.
 582   def tMOVCCr :
 583   PseudoInst<(outs tGPR:$dst), (ins tGPR:$false, tGPR:$true, pred:$cc),
 584               "@ tMOVCCr $cc",
 585               [/*(set tGPR:$dst, (ARMcmov tGPR:$false, tGPR:$true, imm:$cc))*/]>;
 586
 587 // tLEApcrel - Load a pc-relative address into a register without offending the
 588 // assembler.
 589 def tLEApcrel : T1Ix2<(outs tGPR:$dst), (ins i32imm:$label),
 590                     !strconcat(!strconcat(".set PCRELV${:uid}, ($label-(",
 591                                           "${:private}PCRELL${:uid}+4))\n"),
 592                                !strconcat("\tmov $dst, #PCRELV${:uid}\n",
 593                                   "${:private}PCRELL${:uid}:\n\tadd $dst, pc")),
 594                     []>;
 595
 596 def tLEApcrelJT : T1Ix2<(outs tGPR:$dst), (ins i32imm:$label, i32imm:$id),
 597           !strconcat(!strconcat(".set PCRELV${:uid}, (${label}_${id:no_hash}-(",
 598                                          "${:private}PCRELL${:uid}+4))\n"),
 599                      !strconcat("\tmov $dst, #PCRELV${:uid}\n",
 600                                 "${:private}PCRELL${:uid}:\n\tadd $dst, pc")),
 601                     []>;
 602
 603 //===----------------------------------------------------------------------===//
 604 // TLS Instructions
 605 //
 606
 607 // __aeabi_read_tp preserves the registers r1-r3.
 608 let isCall = 1,
 609   Defs = [R0, LR] in {
 610   def tTPsoft  : T1Ix2<(outs), (ins),
 611                "bl __aeabi_read_tp",
 612                [(set R0, ARMthread_pointer)]>;
 613 }
 614
 615 //===----------------------------------------------------------------------===//
 616 // Non-Instruction Patterns
 617 //
 618
 619 // ConstantPool, GlobalAddress
 620 def : TPat<(ARMWrapper  tglobaladdr :$dst), (tLEApcrel tglobaladdr :$dst)>;
 621 def : TPat<(ARMWrapper  tconstpool  :$dst), (tLEApcrel tconstpool  :$dst)>;
 622
 623 // JumpTable
 624 def : TPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
 625            (tLEApcrelJT tjumptable:$dst, imm:$id)>;
 626
 627 // Direct calls
 628 def : TPat<(ARMtcall texternalsym:$func), (tBL texternalsym:$func)>;
 629 def : Tv5Pat<(ARMcall texternalsym:$func), (tBLXi texternalsym:$func)>;
 630
 631 // Indirect calls to ARM routines
 632 def : Tv5Pat<(ARMcall tGPR:$dst), (tBLXr tGPR:$dst)>;
 633
 634 // zextload i1 -> zextload i8
 635 def : T1Pat<(zextloadi1 t_addrmode_s1:$addr),
 636             (tLDRB t_addrmode_s1:$addr)>;
 637
 638 // extload -> zextload
 639 def : T1Pat<(extloadi1  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 640 def : T1Pat<(extloadi8  t_addrmode_s1:$addr),  (tLDRB t_addrmode_s1:$addr)>;
 641 def : T1Pat<(extloadi16 t_addrmode_s2:$addr),  (tLDRH t_addrmode_s2:$addr)>;
 642
 643 // Large immediate handling.
 644
 645 // Two piece imms.
 646 def : T1Pat<(i32 thumb_immshifted:$src),
 647             (tLSLri (tMOVi8 (thumb_immshifted_val imm:$src)),
 648                     (thumb_immshifted_shamt imm:$src))>;
 649
 650 def : T1Pat<(i32 imm0_255_comp:$src),
 651             (tMVN (tMOVi8 (imm_comp_XFORM imm:$src)))>;