lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVF32 : Operand<i32> {
  43   let PrintMethod = "printFPImmOperand";
  44   let ParserMatchClass = FPImmOperand;
  45 }
  46 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  47 def nImmSplatI64 : Operand<i32> {
  48   let PrintMethod = "printNEONModImmOperand";
  49   let ParserMatchClass = nImmSplatI64AsmOperand;
  50 }
  51
  52 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  53 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  54 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  55 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  56   return ((uint64_t)Imm) < 8;
  57 }]> {
  58   let ParserMatchClass = VectorIndex8Operand;
  59   let PrintMethod = "printVectorIndex";
  60   let MIOperandInfo = (ops i32imm);
  61 }
  62 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  63   return ((uint64_t)Imm) < 4;
  64 }]> {
  65   let ParserMatchClass = VectorIndex16Operand;
  66   let PrintMethod = "printVectorIndex";
  67   let MIOperandInfo = (ops i32imm);
  68 }
  69 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  70   return ((uint64_t)Imm) < 2;
  71 }]> {
  72   let ParserMatchClass = VectorIndex32Operand;
  73   let PrintMethod = "printVectorIndex";
  74   let MIOperandInfo = (ops i32imm);
  75 }
  76
  77 // Register list of one D register.
  78 def VecListOneDAsmOperand : AsmOperandClass {
  79   let Name = "VecListOneD";
  80   let ParserMethod = "parseVectorList";
  81   let RenderMethod = "addVecListOperands";
  82 }
  83 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  84   let ParserMatchClass = VecListOneDAsmOperand;
  85 }
  86 // Register list of two sequential D registers.
  87 def VecListTwoDAsmOperand : AsmOperandClass {
  88   let Name = "VecListTwoD";
  89   let ParserMethod = "parseVectorList";
  90   let RenderMethod = "addVecListOperands";
  91 }
  92 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  93   let ParserMatchClass = VecListTwoDAsmOperand;
  94 }
  95 // Register list of three sequential D registers.
  96 def VecListThreeDAsmOperand : AsmOperandClass {
  97   let Name = "VecListThreeD";
  98   let ParserMethod = "parseVectorList";
  99   let RenderMethod = "addVecListOperands";
 100 }
 101 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 102   let ParserMatchClass = VecListThreeDAsmOperand;
 103 }
 104 // Register list of four sequential D registers.
 105 def VecListFourDAsmOperand : AsmOperandClass {
 106   let Name = "VecListFourD";
 107   let ParserMethod = "parseVectorList";
 108   let RenderMethod = "addVecListOperands";
 109 }
 110 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 111   let ParserMatchClass = VecListFourDAsmOperand;
 112 }
 113 // Register list of two D registers spaced by 2 (two sequential Q registers).
 114 def VecListTwoQAsmOperand : AsmOperandClass {
 115   let Name = "VecListTwoQ";
 116   let ParserMethod = "parseVectorList";
 117   let RenderMethod = "addVecListOperands";
 118 }
 119 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwo"> {
 120   let ParserMatchClass = VecListTwoQAsmOperand;
 121 }
 122
 123 // Register list of one D register, with "all lanes" subscripting.
 124 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 125   let Name = "VecListOneDAllLanes";
 126   let ParserMethod = "parseVectorList";
 127   let RenderMethod = "addVecListOperands";
 128 }
 129 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 130   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 131 }
 132 // Register list of two D registers, with "all lanes" subscripting.
 133 def VecListTwoDAllLanesAsmOperand : AsmOperandClass {
 134   let Name = "VecListTwoDAllLanes";
 135   let ParserMethod = "parseVectorList";
 136   let RenderMethod = "addVecListOperands";
 137 }
 138 def VecListTwoDAllLanes : RegisterOperand<DPR, "printVectorListTwoAllLanes"> {
 139   let ParserMatchClass = VecListTwoDAllLanesAsmOperand;
 140 }
 141
 142 // Register list of one D register, with byte lane subscripting.
 143 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 144   let Name = "VecListOneDByteIndexed";
 145   let ParserMethod = "parseVectorList";
 146   let RenderMethod = "addVecListIndexedOperands";
 147 }
 148 def VecListOneDByteIndexed : Operand<i32> {
 149   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 150   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 151 }
 152
 153 //===----------------------------------------------------------------------===//
 154 // NEON-specific DAG Nodes.
 155 //===----------------------------------------------------------------------===//
 156
 157 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 158 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 159
 160 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 161 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 162 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 163 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 164 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 165 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 166 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 167 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 168 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 169 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 170 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 171
 172 // Types for vector shift by immediates.  The "SHX" version is for long and
 173 // narrow operations where the source and destination vectors have different
 174 // types.  The "SHINS" version is for shift and insert operations.
 175 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 176                                          SDTCisVT<2, i32>]>;
 177 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 178                                          SDTCisVT<2, i32>]>;
 179 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 180                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 181
 182 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 183 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 184 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 185 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 186 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 187 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 188 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 189
 190 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 191 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 192 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 193
 194 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 195 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 196 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 197 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 198 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 199 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 200
 201 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 202 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 203 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 204
 205 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 206 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 207
 208 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 209                                          SDTCisVT<2, i32>]>;
 210 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 211 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 212
 213 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 214 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 215 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 216 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 217
 218 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 219                                            SDTCisVT<2, i32>]>;
 220 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 221 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 222
 223 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 224                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 225                                                 SDTCisSameAs<0, 1>,
 226                                                 SDTCisSameAs<0, 2>,
 227                                                 SDTCisSameAs<0, 3>]>>;
 228
 229 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 230
 231 // VDUPLANE can produce a quad-register result from a double-register source,
 232 // so the result is not constrained to match the source.
 233 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 234                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 235                                                 SDTCisVT<2, i32>]>>;
 236
 237 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 238                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 239 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 240
 241 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 242 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 243 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 244 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 245
 246 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 247                                          SDTCisSameAs<0, 2>,
 248                                          SDTCisSameAs<0, 3>]>;
 249 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 250 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 251 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 252
 253 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 254                                          SDTCisSameAs<1, 2>]>;
 255 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 256 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 257
 258 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 259                                          SDTCisSameAs<0, 2>]>;
 260 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 261 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 262
 263 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 264   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 265   unsigned EltBits = 0;
 266   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 267   return (EltBits == 32 && EltVal == 0);
 268 }]>;
 269
 270 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 271   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 272   unsigned EltBits = 0;
 273   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 274   return (EltBits == 8 && EltVal == 0xff);
 275 }]>;
 276
 277 //===----------------------------------------------------------------------===//
 278 // NEON load / store instructions
 279 //===----------------------------------------------------------------------===//
 280
 281 // Use VLDM to load a Q register as a D register pair.
 282 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 283 def VLDMQIA
 284   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 285                     IIC_fpLoad_m, "",
 286                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 287
 288 // Use VSTM to store a Q register as a D register pair.
 289 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 290 def VSTMQIA
 291   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 292                     IIC_fpStore_m, "",
 293                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 294
 295 // Classes for VLD* pseudo-instructions with multi-register operands.
 296 // These are expanded to real instructions after register allocation.
 297 class VLDQPseudo<InstrItinClass itin>
 298   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 299 class VLDQWBPseudo<InstrItinClass itin>
 300   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 301                 (ins addrmode6:$addr, am6offset:$offset), itin,
 302                 "$addr.addr = $wb">;
 303 class VLDQWBfixedPseudo<InstrItinClass itin>
 304   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 305                 (ins addrmode6:$addr), itin,
 306                 "$addr.addr = $wb">;
 307 class VLDQWBregisterPseudo<InstrItinClass itin>
 308   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 309                 (ins addrmode6:$addr, rGPR:$offset), itin,
 310                 "$addr.addr = $wb">;
 311 class VLDQQPseudo<InstrItinClass itin>
 312   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 313 class VLDQQWBPseudo<InstrItinClass itin>
 314   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 315                 (ins addrmode6:$addr, am6offset:$offset), itin,
 316                 "$addr.addr = $wb">;
 317 class VLDQQQQPseudo<InstrItinClass itin>
 318   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 319                 "$src = $dst">;
 320 class VLDQQQQWBPseudo<InstrItinClass itin>
 321   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 322                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 323                 "$addr.addr = $wb, $src = $dst">;
 324
 325 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 326
 327 //   VLD1     : Vector Load (multiple single elements)
 328 class VLD1D<bits<4> op7_4, string Dt>
 329   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 330           (ins addrmode6:$Rn), IIC_VLD1,
 331           "vld1", Dt, "$Vd, $Rn", "", []> {
 332   let Rm = 0b1111;
 333   let Inst{4} = Rn{4};
 334   let DecoderMethod = "DecodeVLDInstruction";
 335 }
 336 class VLD1Q<bits<4> op7_4, string Dt>
 337   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 338           (ins addrmode6:$Rn), IIC_VLD1x2,
 339           "vld1", Dt, "$Vd, $Rn", "", []> {
 340   let Rm = 0b1111;
 341   let Inst{5-4} = Rn{5-4};
 342   let DecoderMethod = "DecodeVLDInstruction";
 343 }
 344
 345 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 346 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 347 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 348 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 349
 350 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 351 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 352 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 353 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 354
 355 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 356 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 357 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 358 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 359
 360 // ...with address register writeback:
 361 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 362   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 363                      (ins addrmode6:$Rn), IIC_VLD1u,
 364                      "vld1", Dt, "$Vd, $Rn!",
 365                      "$Rn.addr = $wb", []> {
 366     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 367     let Inst{4} = Rn{4};
 368     let DecoderMethod = "DecodeVLDInstruction";
 369     let AsmMatchConverter = "cvtVLDwbFixed";
 370   }
 371   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 372                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 373                         "vld1", Dt, "$Vd, $Rn, $Rm",
 374                         "$Rn.addr = $wb", []> {
 375     let Inst{4} = Rn{4};
 376     let DecoderMethod = "DecodeVLDInstruction";
 377     let AsmMatchConverter = "cvtVLDwbRegister";
 378   }
 379 }
 380 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 381   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 382                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 383                      "vld1", Dt, "$Vd, $Rn!",
 384                      "$Rn.addr = $wb", []> {
 385     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 386     let Inst{5-4} = Rn{5-4};
 387     let DecoderMethod = "DecodeVLDInstruction";
 388     let AsmMatchConverter = "cvtVLDwbFixed";
 389   }
 390   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 391                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 392                         "vld1", Dt, "$Vd, $Rn, $Rm",
 393                         "$Rn.addr = $wb", []> {
 394     let Inst{5-4} = Rn{5-4};
 395     let DecoderMethod = "DecodeVLDInstruction";
 396     let AsmMatchConverter = "cvtVLDwbRegister";
 397   }
 398 }
 399
 400 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 401 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 402 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 403 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 404 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 405 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 406 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 407 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 408
 409 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 410 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 411 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 412 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 413 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 414 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 415 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 416 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 417
 418 // ...with 3 registers
 419 class VLD1D3<bits<4> op7_4, string Dt>
 420   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 421           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 422           "$Vd, $Rn", "", []> {
 423   let Rm = 0b1111;
 424   let Inst{4} = Rn{4};
 425   let DecoderMethod = "DecodeVLDInstruction";
 426 }
 427 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 428   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 429                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 430                      "vld1", Dt, "$Vd, $Rn!",
 431                      "$Rn.addr = $wb", []> {
 432     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 433     let Inst{4} = Rn{4};
 434     let DecoderMethod = "DecodeVLDInstruction";
 435     let AsmMatchConverter = "cvtVLDwbFixed";
 436   }
 437   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 438                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 439                         "vld1", Dt, "$Vd, $Rn, $Rm",
 440                         "$Rn.addr = $wb", []> {
 441     let Inst{4} = Rn{4};
 442     let DecoderMethod = "DecodeVLDInstruction";
 443     let AsmMatchConverter = "cvtVLDwbRegister";
 444   }
 445 }
 446
 447 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 448 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 449 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 450 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 451
 452 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 453 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 454 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 455 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 456
 457 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 458
 459 // ...with 4 registers
 460 class VLD1D4<bits<4> op7_4, string Dt>
 461   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 462           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 463           "$Vd, $Rn", "", []> {
 464   let Rm = 0b1111;
 465   let Inst{5-4} = Rn{5-4};
 466   let DecoderMethod = "DecodeVLDInstruction";
 467 }
 468 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 469   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 470                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 471                      "vld1", Dt, "$Vd, $Rn!",
 472                      "$Rn.addr = $wb", []> {
 473     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 474     let Inst{5-4} = Rn{5-4};
 475     let DecoderMethod = "DecodeVLDInstruction";
 476     let AsmMatchConverter = "cvtVLDwbFixed";
 477   }
 478   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 479                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 480                         "vld1", Dt, "$Vd, $Rn, $Rm",
 481                         "$Rn.addr = $wb", []> {
 482     let Inst{5-4} = Rn{5-4};
 483     let DecoderMethod = "DecodeVLDInstruction";
 484     let AsmMatchConverter = "cvtVLDwbRegister";
 485   }
 486 }
 487
 488 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 489 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 490 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 491 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 492
 493 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 494 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 495 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 496 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 497
 498 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 499
 500 //   VLD2     : Vector Load (multiple 2-element structures)
 501 class VLD2D<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 502   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 503           (ins addrmode6:$Rn), IIC_VLD2,
 504           "vld2", Dt, "$Vd, $Rn", "", []> {
 505   let Rm = 0b1111;
 506   let Inst{5-4} = Rn{5-4};
 507   let DecoderMethod = "DecodeVLDInstruction";
 508 }
 509 class VLD2Q<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 510   : NLdSt<0, 0b10, 0b0011, op7_4,
 511           (outs VdTy:$Vd),
 512           (ins addrmode6:$Rn), IIC_VLD2x2,
 513           "vld2", Dt, "$Vd, $Rn", "", []> {
 514   let Rm = 0b1111;
 515   let Inst{5-4} = Rn{5-4};
 516   let DecoderMethod = "DecodeVLDInstruction";
 517 }
 518
 519 def  VLD2d8   : VLD2D<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 520 def  VLD2d16  : VLD2D<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 521 def  VLD2d32  : VLD2D<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 522
 523 def  VLD2q8   : VLD2Q<{0,0,?,?}, "8", VecListFourD>;
 524 def  VLD2q16  : VLD2Q<{0,1,?,?}, "16", VecListFourD>;
 525 def  VLD2q32  : VLD2Q<{1,0,?,?}, "32", VecListFourD>;
 526
 527 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 528 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 529 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 530
 531 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 532 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 533 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 534
 535 // ...with address register writeback:
 536 class VLD2DWB<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy>
 537   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 538           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2u,
 539           "vld2", Dt, "$Vd, $Rn$Rm",
 540           "$Rn.addr = $wb", []> {
 541   let Inst{5-4} = Rn{5-4};
 542   let DecoderMethod = "DecodeVLDInstruction";
 543 }
 544 class VLD2QWB<bits<4> op7_4, string Dt, RegisterOperand VdTy>
 545   : NLdSt<0, 0b10, 0b0011, op7_4,
 546           (outs VdTy:$Vd, GPR:$wb),
 547           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD2x2u,
 548           "vld2", Dt, "$Vd, $Rn$Rm",
 549           "$Rn.addr = $wb", []> {
 550   let Inst{5-4} = Rn{5-4};
 551   let DecoderMethod = "DecodeVLDInstruction";
 552 }
 553
 554 def VLD2d8_UPD  : VLD2DWB<0b1000, {0,0,?,?}, "8", VecListTwoD>;
 555 def VLD2d16_UPD : VLD2DWB<0b1000, {0,1,?,?}, "16", VecListTwoD>;
 556 def VLD2d32_UPD : VLD2DWB<0b1000, {1,0,?,?}, "32", VecListTwoD>;
 557
 558 def VLD2q8_UPD  : VLD2QWB<{0,0,?,?}, "8", VecListFourD>;
 559 def VLD2q16_UPD : VLD2QWB<{0,1,?,?}, "16", VecListFourD>;
 560 def VLD2q32_UPD : VLD2QWB<{1,0,?,?}, "32", VecListFourD>;
 561
 562 def VLD2d8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2u>;
 563 def VLD2d16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 564 def VLD2d32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2u>;
 565
 566 def VLD2q8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD2x2u>;
 567 def VLD2q16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 568 def VLD2q32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD2x2u>;
 569
 570 // ...with double-spaced registers
 571 def VLD2b8      : VLD2D<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 572 def VLD2b16     : VLD2D<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 573 def VLD2b32     : VLD2D<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 574 def VLD2b8_UPD  : VLD2DWB<0b1001, {0,0,?,?}, "8", VecListTwoQ>;
 575 def VLD2b16_UPD : VLD2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
 576 def VLD2b32_UPD : VLD2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
 577
 578 //   VLD3     : Vector Load (multiple 3-element structures)
 579 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 580   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 581           (ins addrmode6:$Rn), IIC_VLD3,
 582           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 583   let Rm = 0b1111;
 584   let Inst{4} = Rn{4};
 585   let DecoderMethod = "DecodeVLDInstruction";
 586 }
 587
 588 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 589 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 590 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 591
 592 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 593 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 594 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 595
 596 // ...with address register writeback:
 597 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 598   : NLdSt<0, 0b10, op11_8, op7_4,
 599           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 600           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 601           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 602           "$Rn.addr = $wb", []> {
 603   let Inst{4} = Rn{4};
 604   let DecoderMethod = "DecodeVLDInstruction";
 605 }
 606
 607 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 608 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 609 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 610
 611 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 612 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 613 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 614
 615 // ...with double-spaced registers:
 616 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 617 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 618 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 619 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 620 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 621 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 622
 623 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 624 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 625 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 626
 627 // ...alternate versions to be allocated odd register numbers:
 628 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 629 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 630 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 631
 632 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 633 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 634 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 635
 636 //   VLD4     : Vector Load (multiple 4-element structures)
 637 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 638   : NLdSt<0, 0b10, op11_8, op7_4,
 639           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 640           (ins addrmode6:$Rn), IIC_VLD4,
 641           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 642   let Rm = 0b1111;
 643   let Inst{5-4} = Rn{5-4};
 644   let DecoderMethod = "DecodeVLDInstruction";
 645 }
 646
 647 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 648 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 649 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 650
 651 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 652 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 653 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 654
 655 // ...with address register writeback:
 656 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 657   : NLdSt<0, 0b10, op11_8, op7_4,
 658           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 659           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 660           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 661           "$Rn.addr = $wb", []> {
 662   let Inst{5-4} = Rn{5-4};
 663   let DecoderMethod = "DecodeVLDInstruction";
 664 }
 665
 666 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 667 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 668 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 669
 670 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 671 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 672 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 673
 674 // ...with double-spaced registers:
 675 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 676 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 677 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 678 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 679 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 680 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 681
 682 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 683 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 684 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 685
 686 // ...alternate versions to be allocated odd register numbers:
 687 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 688 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 689 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 690
 691 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 692 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 693 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 694
 695 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 696
 697 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 698 // These are expanded to real instructions after register allocation.
 699 class VLDQLNPseudo<InstrItinClass itin>
 700   : PseudoNLdSt<(outs QPR:$dst),
 701                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 702                 itin, "$src = $dst">;
 703 class VLDQLNWBPseudo<InstrItinClass itin>
 704   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 705                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 706                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 707 class VLDQQLNPseudo<InstrItinClass itin>
 708   : PseudoNLdSt<(outs QQPR:$dst),
 709                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 710                 itin, "$src = $dst">;
 711 class VLDQQLNWBPseudo<InstrItinClass itin>
 712   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 713                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 714                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 715 class VLDQQQQLNPseudo<InstrItinClass itin>
 716   : PseudoNLdSt<(outs QQQQPR:$dst),
 717                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 718                 itin, "$src = $dst">;
 719 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 720   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 721                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 722                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 723
 724 //   VLD1LN   : Vector Load (single element to one lane)
 725 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 726              PatFrag LoadOp>
 727   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 728           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 729           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 730           "$src = $Vd",
 731           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 732                                          (i32 (LoadOp addrmode6:$Rn)),
 733                                          imm:$lane))]> {
 734   let Rm = 0b1111;
 735   let DecoderMethod = "DecodeVLD1LN";
 736 }
 737 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 738              PatFrag LoadOp>
 739   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 740           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 741           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 742           "$src = $Vd",
 743           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 744                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 745                                          imm:$lane))]> {
 746   let Rm = 0b1111;
 747   let DecoderMethod = "DecodeVLD1LN";
 748 }
 749 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 750   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 751                                                (i32 (LoadOp addrmode6:$addr)),
 752                                                imm:$lane))];
 753 }
 754
 755 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 756   let Inst{7-5} = lane{2-0};
 757 }
 758 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 759   let Inst{7-6} = lane{1-0};
 760   let Inst{4}   = Rn{4};
 761 }
 762 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 763   let Inst{7} = lane{0};
 764   let Inst{5} = Rn{4};
 765   let Inst{4} = Rn{4};
 766 }
 767
 768 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 769 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 770 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 771
 772 def : Pat<(vector_insert (v2f32 DPR:$src),
 773                          (f32 (load addrmode6:$addr)), imm:$lane),
 774           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 775 def : Pat<(vector_insert (v4f32 QPR:$src),
 776                          (f32 (load addrmode6:$addr)), imm:$lane),
 777           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 778
 779 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 780
 781 // ...with address register writeback:
 782 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 783   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 784           (ins addrmode6:$Rn, am6offset:$Rm,
 785            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 786           "\\{$Vd[$lane]\\}, $Rn$Rm",
 787           "$src = $Vd, $Rn.addr = $wb", []> {
 788   let DecoderMethod = "DecodeVLD1LN";
 789 }
 790
 791 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 792   let Inst{7-5} = lane{2-0};
 793 }
 794 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 795   let Inst{7-6} = lane{1-0};
 796   let Inst{4}   = Rn{4};
 797 }
 798 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 799   let Inst{7} = lane{0};
 800   let Inst{5} = Rn{4};
 801   let Inst{4} = Rn{4};
 802 }
 803
 804 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 805 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 806 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 807
 808 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 809 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 810   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 811           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 812           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 813           "$src1 = $Vd, $src2 = $dst2", []> {
 814   let Rm = 0b1111;
 815   let Inst{4}   = Rn{4};
 816   let DecoderMethod = "DecodeVLD2LN";
 817 }
 818
 819 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 820   let Inst{7-5} = lane{2-0};
 821 }
 822 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 823   let Inst{7-6} = lane{1-0};
 824 }
 825 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 826   let Inst{7} = lane{0};
 827 }
 828
 829 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 830 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 831 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 832
 833 // ...with double-spaced registers:
 834 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 835   let Inst{7-6} = lane{1-0};
 836 }
 837 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 838   let Inst{7} = lane{0};
 839 }
 840
 841 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 842 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 843
 844 // ...with address register writeback:
 845 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 846   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 847           (ins addrmode6:$Rn, am6offset:$Rm,
 848            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 849           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 850           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 851   let Inst{4}   = Rn{4};
 852   let DecoderMethod = "DecodeVLD2LN";
 853 }
 854
 855 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 856   let Inst{7-5} = lane{2-0};
 857 }
 858 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 859   let Inst{7-6} = lane{1-0};
 860 }
 861 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 862   let Inst{7} = lane{0};
 863 }
 864
 865 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 866 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 867 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 868
 869 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 870   let Inst{7-6} = lane{1-0};
 871 }
 872 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 873   let Inst{7} = lane{0};
 874 }
 875
 876 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 877 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 878
 879 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 880 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 881   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 882           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 883           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 884           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 885           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 886   let Rm = 0b1111;
 887   let DecoderMethod = "DecodeVLD3LN";
 888 }
 889
 890 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 891   let Inst{7-5} = lane{2-0};
 892 }
 893 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 894   let Inst{7-6} = lane{1-0};
 895 }
 896 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 897   let Inst{7}   = lane{0};
 898 }
 899
 900 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 901 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 902 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 903
 904 // ...with double-spaced registers:
 905 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
 906   let Inst{7-6} = lane{1-0};
 907 }
 908 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
 909   let Inst{7}   = lane{0};
 910 }
 911
 912 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 913 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
 914
 915 // ...with address register writeback:
 916 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 917   : NLdStLn<1, 0b10, op11_8, op7_4,
 918           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 919           (ins addrmode6:$Rn, am6offset:$Rm,
 920            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
 921           IIC_VLD3lnu, "vld3", Dt,
 922           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
 923           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
 924           []> {
 925   let DecoderMethod = "DecodeVLD3LN";
 926 }
 927
 928 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
 929   let Inst{7-5} = lane{2-0};
 930 }
 931 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
 932   let Inst{7-6} = lane{1-0};
 933 }
 934 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
 935   let Inst{7}   = lane{0};
 936 }
 937
 938 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 939 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 940 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
 941
 942 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
 943   let Inst{7-6} = lane{1-0};
 944 }
 945 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
 946   let Inst{7}   = lane{0};
 947 }
 948
 949 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 950 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
 951
 952 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 953 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 954   : NLdStLn<1, 0b10, op11_8, op7_4,
 955           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 956           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 957           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
 958           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
 959           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
 960   let Rm = 0b1111;
 961   let Inst{4}   = Rn{4};
 962   let DecoderMethod = "DecodeVLD4LN";
 963 }
 964
 965 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
 966   let Inst{7-5} = lane{2-0};
 967 }
 968 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
 969   let Inst{7-6} = lane{1-0};
 970 }
 971 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
 972   let Inst{7}   = lane{0};
 973   let Inst{5} = Rn{5};
 974 }
 975
 976 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
 977 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 978 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
 979
 980 // ...with double-spaced registers:
 981 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
 982   let Inst{7-6} = lane{1-0};
 983 }
 984 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
 985   let Inst{7}   = lane{0};
 986   let Inst{5} = Rn{5};
 987 }
 988
 989 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 990 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
 991
 992 // ...with address register writeback:
 993 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 994   : NLdStLn<1, 0b10, op11_8, op7_4,
 995           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 996           (ins addrmode6:$Rn, am6offset:$Rm,
 997            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
 998           IIC_VLD4lnu, "vld4", Dt,
 999 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1000 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1001           []> {
1002   let Inst{4}   = Rn{4};
1003   let DecoderMethod = "DecodeVLD4LN"  ;
1004 }
1005
1006 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1007   let Inst{7-5} = lane{2-0};
1008 }
1009 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1010   let Inst{7-6} = lane{1-0};
1011 }
1012 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1013   let Inst{7}   = lane{0};
1014   let Inst{5} = Rn{5};
1015 }
1016
1017 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1018 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1019 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1020
1021 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1022   let Inst{7-6} = lane{1-0};
1023 }
1024 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1025   let Inst{7}   = lane{0};
1026   let Inst{5} = Rn{5};
1027 }
1028
1029 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1030 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1031
1032 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1033
1034 //   VLD1DUP  : Vector Load (single element to all lanes)
1035 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1036   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1037           (ins addrmode6dup:$Rn),
1038           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1039           [(set VecListOneDAllLanes:$Vd,
1040                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1041   let Rm = 0b1111;
1042   let Inst{4} = Rn{4};
1043   let DecoderMethod = "DecodeVLD1DupInstruction";
1044 }
1045 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1046   let Pattern = [(set QPR:$dst,
1047                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1048 }
1049
1050 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1051 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1052 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1053
1054 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1055 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1056 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1057
1058 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1059           (VLD1DUPd32 addrmode6:$addr)>;
1060 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1061           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1062
1063 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1064
1065 class VLD1QDUP<bits<4> op7_4, string Dt>
1066   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListTwoDAllLanes:$Vd),
1067           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1068           "vld1", Dt, "$Vd, $Rn", "", []> {
1069   let Rm = 0b1111;
1070   let Inst{4} = Rn{4};
1071   let DecoderMethod = "DecodeVLD1DupInstruction";
1072 }
1073
1074 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1075 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1076 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1077
1078 // ...with address register writeback:
1079 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1080   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1081                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1082                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1083                      "vld1", Dt, "$Vd, $Rn!",
1084                      "$Rn.addr = $wb", []> {
1085     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1086     let Inst{4} = Rn{4};
1087     let DecoderMethod = "DecodeVLD1DupInstruction";
1088     let AsmMatchConverter = "cvtVLDwbFixed";
1089   }
1090   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1091                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1092                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1093                         "vld1", Dt, "$Vd, $Rn, $Rm",
1094                         "$Rn.addr = $wb", []> {
1095     let Inst{4} = Rn{4};
1096     let DecoderMethod = "DecodeVLD1DupInstruction";
1097     let AsmMatchConverter = "cvtVLDwbRegister";
1098   }
1099 }
1100 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1101   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1102                      (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1103                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1104                      "vld1", Dt, "$Vd, $Rn!",
1105                      "$Rn.addr = $wb", []> {
1106     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1107     let Inst{4} = Rn{4};
1108     let DecoderMethod = "DecodeVLD1DupInstruction";
1109     let AsmMatchConverter = "cvtVLDwbFixed";
1110   }
1111   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1112                         (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1113                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1114                         "vld1", Dt, "$Vd, $Rn, $Rm",
1115                         "$Rn.addr = $wb", []> {
1116     let Inst{4} = Rn{4};
1117     let DecoderMethod = "DecodeVLD1DupInstruction";
1118     let AsmMatchConverter = "cvtVLDwbRegister";
1119   }
1120 }
1121
1122 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1123 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1124 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1125
1126 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1127 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1128 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1129
1130 def VLD1DUPq8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1131 def VLD1DUPq16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1132 def VLD1DUPq32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1133 def VLD1DUPq8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1134 def VLD1DUPq16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1135 def VLD1DUPq32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1136
1137 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1138 class VLD2DUP<bits<4> op7_4, string Dt>
1139   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2),
1140           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1141           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn", "", []> {
1142   let Rm = 0b1111;
1143   let Inst{4} = Rn{4};
1144   let DecoderMethod = "DecodeVLD2DupInstruction";
1145 }
1146
1147 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8">;
1148 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16">;
1149 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32">;
1150
1151 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1152 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1153 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1154
1155 // ...with double-spaced registers (not used for codegen):
1156 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8">;
1157 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16">;
1158 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32">;
1159
1160 // ...with address register writeback:
1161 class VLD2DUPWB<bits<4> op7_4, string Dt>
1162   : NLdSt<1, 0b10, 0b1101, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1163           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD2dupu,
1164           "vld2", Dt, "\\{$Vd[], $dst2[]\\}, $Rn$Rm", "$Rn.addr = $wb", []> {
1165   let Inst{4} = Rn{4};
1166   let DecoderMethod = "DecodeVLD2DupInstruction";
1167 }
1168
1169 def VLD2DUPd8_UPD  : VLD2DUPWB<{0,0,0,0}, "8">;
1170 def VLD2DUPd16_UPD : VLD2DUPWB<{0,1,0,?}, "16">;
1171 def VLD2DUPd32_UPD : VLD2DUPWB<{1,0,0,?}, "32">;
1172
1173 def VLD2DUPd8x2_UPD  : VLD2DUPWB<{0,0,1,0}, "8">;
1174 def VLD2DUPd16x2_UPD : VLD2DUPWB<{0,1,1,?}, "16">;
1175 def VLD2DUPd32x2_UPD : VLD2DUPWB<{1,0,1,?}, "32">;
1176
1177 def VLD2DUPd8Pseudo_UPD  : VLDQWBPseudo<IIC_VLD2dupu>;
1178 def VLD2DUPd16Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1179 def VLD2DUPd32Pseudo_UPD : VLDQWBPseudo<IIC_VLD2dupu>;
1180
1181 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1182 class VLD3DUP<bits<4> op7_4, string Dt>
1183   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1184           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1185           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1186   let Rm = 0b1111;
1187   let Inst{4} = 0;
1188   let DecoderMethod = "DecodeVLD3DupInstruction";
1189 }
1190
1191 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1192 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1193 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1194
1195 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1196 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1197 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1198
1199 // ...with double-spaced registers (not used for codegen):
1200 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1201 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1202 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1203
1204 // ...with address register writeback:
1205 class VLD3DUPWB<bits<4> op7_4, string Dt>
1206   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1207           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1208           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1209           "$Rn.addr = $wb", []> {
1210   let Inst{4} = 0;
1211   let DecoderMethod = "DecodeVLD3DupInstruction";
1212 }
1213
1214 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1215 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1216 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1217
1218 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1219 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1220 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1221
1222 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1223 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1224 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1225
1226 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1227 class VLD4DUP<bits<4> op7_4, string Dt>
1228   : NLdSt<1, 0b10, 0b1111, op7_4,
1229           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1230           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1231           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1232   let Rm = 0b1111;
1233   let Inst{4} = Rn{4};
1234   let DecoderMethod = "DecodeVLD4DupInstruction";
1235 }
1236
1237 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1238 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1239 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1240
1241 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1242 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1243 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1244
1245 // ...with double-spaced registers (not used for codegen):
1246 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1247 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1248 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1249
1250 // ...with address register writeback:
1251 class VLD4DUPWB<bits<4> op7_4, string Dt>
1252   : NLdSt<1, 0b10, 0b1111, op7_4,
1253           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1254           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1255           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1256           "$Rn.addr = $wb", []> {
1257   let Inst{4} = Rn{4};
1258   let DecoderMethod = "DecodeVLD4DupInstruction";
1259 }
1260
1261 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1262 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1263 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1264
1265 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1266 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1267 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1268
1269 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1270 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1271 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1272
1273 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1274
1275 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1276
1277 // Classes for VST* pseudo-instructions with multi-register operands.
1278 // These are expanded to real instructions after register allocation.
1279 class VSTQPseudo<InstrItinClass itin>
1280   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1281 class VSTQWBPseudo<InstrItinClass itin>
1282   : PseudoNLdSt<(outs GPR:$wb),
1283                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1284                 "$addr.addr = $wb">;
1285 class VSTQWBfixedPseudo<InstrItinClass itin>
1286   : PseudoNLdSt<(outs GPR:$wb),
1287                 (ins addrmode6:$addr, QPR:$src), itin,
1288                 "$addr.addr = $wb">;
1289 class VSTQWBregisterPseudo<InstrItinClass itin>
1290   : PseudoNLdSt<(outs GPR:$wb),
1291                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1292                 "$addr.addr = $wb">;
1293 class VSTQQPseudo<InstrItinClass itin>
1294   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1295 class VSTQQWBPseudo<InstrItinClass itin>
1296   : PseudoNLdSt<(outs GPR:$wb),
1297                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1298                 "$addr.addr = $wb">;
1299 class VSTQQQQPseudo<InstrItinClass itin>
1300   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1301 class VSTQQQQWBPseudo<InstrItinClass itin>
1302   : PseudoNLdSt<(outs GPR:$wb),
1303                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1304                 "$addr.addr = $wb">;
1305
1306 //   VST1     : Vector Store (multiple single elements)
1307 class VST1D<bits<4> op7_4, string Dt>
1308   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1309           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1310   let Rm = 0b1111;
1311   let Inst{4} = Rn{4};
1312   let DecoderMethod = "DecodeVSTInstruction";
1313 }
1314 class VST1Q<bits<4> op7_4, string Dt>
1315   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListTwoD:$Vd),
1316           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1317   let Rm = 0b1111;
1318   let Inst{5-4} = Rn{5-4};
1319   let DecoderMethod = "DecodeVSTInstruction";
1320 }
1321
1322 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1323 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1324 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1325 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1326
1327 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1328 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1329 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1330 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1331
1332 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1333 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1334 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1335 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1336
1337 // ...with address register writeback:
1338 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1339   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1340                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1341                      "vst1", Dt, "$Vd, $Rn!",
1342                      "$Rn.addr = $wb", []> {
1343     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1344     let Inst{4} = Rn{4};
1345     let DecoderMethod = "DecodeVSTInstruction";
1346     let AsmMatchConverter = "cvtVSTwbFixed";
1347   }
1348   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1349                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1350                         IIC_VLD1u,
1351                         "vst1", Dt, "$Vd, $Rn, $Rm",
1352                         "$Rn.addr = $wb", []> {
1353     let Inst{4} = Rn{4};
1354     let DecoderMethod = "DecodeVSTInstruction";
1355     let AsmMatchConverter = "cvtVSTwbRegister";
1356   }
1357 }
1358 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1359   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1360                     (ins addrmode6:$Rn, VecListTwoD:$Vd), IIC_VLD1x2u,
1361                      "vst1", Dt, "$Vd, $Rn!",
1362                      "$Rn.addr = $wb", []> {
1363     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1364     let Inst{5-4} = Rn{5-4};
1365     let DecoderMethod = "DecodeVSTInstruction";
1366     let AsmMatchConverter = "cvtVSTwbFixed";
1367   }
1368   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1369                         (ins addrmode6:$Rn, rGPR:$Rm, VecListTwoD:$Vd),
1370                         IIC_VLD1x2u,
1371                         "vst1", Dt, "$Vd, $Rn, $Rm",
1372                         "$Rn.addr = $wb", []> {
1373     let Inst{5-4} = Rn{5-4};
1374     let DecoderMethod = "DecodeVSTInstruction";
1375     let AsmMatchConverter = "cvtVSTwbRegister";
1376   }
1377 }
1378
1379 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1380 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1381 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1382 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1383
1384 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1385 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1386 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1387 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1388
1389 def VST1q8PseudoWB_fixed  : VSTQWBfixedPseudo<IIC_VST1x2u>;
1390 def VST1q16PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1391 def VST1q32PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1392 def VST1q64PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1393 def VST1q8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST1x2u>;
1394 def VST1q16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1395 def VST1q32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1396 def VST1q64PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1397
1398 // ...with 3 registers
1399 class VST1D3<bits<4> op7_4, string Dt>
1400   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1401           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1402           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1403   let Rm = 0b1111;
1404   let Inst{4} = Rn{4};
1405   let DecoderMethod = "DecodeVSTInstruction";
1406 }
1407 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1408   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1409                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1410                      "vst1", Dt, "$Vd, $Rn!",
1411                      "$Rn.addr = $wb", []> {
1412     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1413     let Inst{5-4} = Rn{5-4};
1414     let DecoderMethod = "DecodeVSTInstruction";
1415     let AsmMatchConverter = "cvtVSTwbFixed";
1416   }
1417   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1418                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1419                         IIC_VLD1x3u,
1420                         "vst1", Dt, "$Vd, $Rn, $Rm",
1421                         "$Rn.addr = $wb", []> {
1422     let Inst{5-4} = Rn{5-4};
1423     let DecoderMethod = "DecodeVSTInstruction";
1424     let AsmMatchConverter = "cvtVSTwbRegister";
1425   }
1426 }
1427
1428 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1429 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1430 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1431 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1432
1433 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1434 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1435 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1436 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1437
1438 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1439 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1440 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1441
1442 // ...with 4 registers
1443 class VST1D4<bits<4> op7_4, string Dt>
1444   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1445           (ins addrmode6:$Rn, VecListFourD:$Vd),
1446           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1447           []> {
1448   let Rm = 0b1111;
1449   let Inst{5-4} = Rn{5-4};
1450   let DecoderMethod = "DecodeVSTInstruction";
1451 }
1452 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1453   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1454                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1455                      "vst1", Dt, "$Vd, $Rn!",
1456                      "$Rn.addr = $wb", []> {
1457     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1458     let Inst{5-4} = Rn{5-4};
1459     let DecoderMethod = "DecodeVSTInstruction";
1460     let AsmMatchConverter = "cvtVSTwbFixed";
1461   }
1462   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1463                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1464                         IIC_VLD1x4u,
1465                         "vst1", Dt, "$Vd, $Rn, $Rm",
1466                         "$Rn.addr = $wb", []> {
1467     let Inst{5-4} = Rn{5-4};
1468     let DecoderMethod = "DecodeVSTInstruction";
1469     let AsmMatchConverter = "cvtVSTwbRegister";
1470   }
1471 }
1472
1473 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1474 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1475 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1476 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1477
1478 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1479 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1480 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1481 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1482
1483 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1484 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1485 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1486
1487 //   VST2     : Vector Store (multiple 2-element structures)
1488 class VST2D<bits<4> op11_8, bits<4> op7_4, string Dt>
1489   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1490           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2),
1491           IIC_VST2, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn", "", []> {
1492   let Rm = 0b1111;
1493   let Inst{5-4} = Rn{5-4};
1494   let DecoderMethod = "DecodeVSTInstruction";
1495 }
1496 class VST2Q<bits<4> op7_4, string Dt>
1497   : NLdSt<0, 0b00, 0b0011, op7_4, (outs),
1498           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1499           IIC_VST2x2, "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1500           "", []> {
1501   let Rm = 0b1111;
1502   let Inst{5-4} = Rn{5-4};
1503   let DecoderMethod = "DecodeVSTInstruction";
1504 }
1505
1506 def  VST2d8   : VST2D<0b1000, {0,0,?,?}, "8">;
1507 def  VST2d16  : VST2D<0b1000, {0,1,?,?}, "16">;
1508 def  VST2d32  : VST2D<0b1000, {1,0,?,?}, "32">;
1509
1510 def  VST2q8   : VST2Q<{0,0,?,?}, "8">;
1511 def  VST2q16  : VST2Q<{0,1,?,?}, "16">;
1512 def  VST2q32  : VST2Q<{1,0,?,?}, "32">;
1513
1514 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1515 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1516 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1517
1518 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1519 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1520 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1521
1522 // ...with address register writeback:
1523 class VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1524   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1525           (ins addrmode6:$Rn, am6offset:$Rm, DPR:$Vd, DPR:$src2),
1526           IIC_VST2u, "vst2", Dt, "\\{$Vd, $src2\\}, $Rn$Rm",
1527           "$Rn.addr = $wb", []> {
1528   let Inst{5-4} = Rn{5-4};
1529   let DecoderMethod = "DecodeVSTInstruction";
1530 }
1531 class VST2QWB<bits<4> op7_4, string Dt>
1532   : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1533           (ins addrmode6:$Rn, am6offset:$Rm,
1534            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST2x2u,
1535           "vst2", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1536           "$Rn.addr = $wb", []> {
1537   let Inst{5-4} = Rn{5-4};
1538   let DecoderMethod = "DecodeVSTInstruction";
1539 }
1540
1541 def VST2d8_UPD  : VST2DWB<0b1000, {0,0,?,?}, "8">;
1542 def VST2d16_UPD : VST2DWB<0b1000, {0,1,?,?}, "16">;
1543 def VST2d32_UPD : VST2DWB<0b1000, {1,0,?,?}, "32">;
1544
1545 def VST2q8_UPD  : VST2QWB<{0,0,?,?}, "8">;
1546 def VST2q16_UPD : VST2QWB<{0,1,?,?}, "16">;
1547 def VST2q32_UPD : VST2QWB<{1,0,?,?}, "32">;
1548
1549 def VST2d8Pseudo_UPD  : VSTQWBPseudo<IIC_VST2u>;
1550 def VST2d16Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1551 def VST2d32Pseudo_UPD : VSTQWBPseudo<IIC_VST2u>;
1552
1553 def VST2q8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST2x2u>;
1554 def VST2q16Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1555 def VST2q32Pseudo_UPD : VSTQQWBPseudo<IIC_VST2x2u>;
1556
1557 // ...with double-spaced registers
1558 def VST2b8      : VST2D<0b1001, {0,0,?,?}, "8">;
1559 def VST2b16     : VST2D<0b1001, {0,1,?,?}, "16">;
1560 def VST2b32     : VST2D<0b1001, {1,0,?,?}, "32">;
1561 def VST2b8_UPD  : VST2DWB<0b1001, {0,0,?,?}, "8">;
1562 def VST2b16_UPD : VST2DWB<0b1001, {0,1,?,?}, "16">;
1563 def VST2b32_UPD : VST2DWB<0b1001, {1,0,?,?}, "32">;
1564
1565 //   VST3     : Vector Store (multiple 3-element structures)
1566 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1567   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1568           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1569           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1570   let Rm = 0b1111;
1571   let Inst{4} = Rn{4};
1572   let DecoderMethod = "DecodeVSTInstruction";
1573 }
1574
1575 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1576 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1577 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1578
1579 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1580 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1581 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1582
1583 // ...with address register writeback:
1584 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1585   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1586           (ins addrmode6:$Rn, am6offset:$Rm,
1587            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1588           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1589           "$Rn.addr = $wb", []> {
1590   let Inst{4} = Rn{4};
1591   let DecoderMethod = "DecodeVSTInstruction";
1592 }
1593
1594 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1595 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1596 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1597
1598 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1599 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1600 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1601
1602 // ...with double-spaced registers:
1603 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1604 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1605 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1606 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1607 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1608 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1609
1610 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1611 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1612 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1613
1614 // ...alternate versions to be allocated odd register numbers:
1615 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1616 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1617 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1618
1619 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1620 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1621 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1622
1623 //   VST4     : Vector Store (multiple 4-element structures)
1624 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1625   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1626           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1627           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1628           "", []> {
1629   let Rm = 0b1111;
1630   let Inst{5-4} = Rn{5-4};
1631   let DecoderMethod = "DecodeVSTInstruction";
1632 }
1633
1634 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1635 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1636 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1637
1638 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1639 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1640 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1641
1642 // ...with address register writeback:
1643 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1644   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1645           (ins addrmode6:$Rn, am6offset:$Rm,
1646            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1647            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1648           "$Rn.addr = $wb", []> {
1649   let Inst{5-4} = Rn{5-4};
1650   let DecoderMethod = "DecodeVSTInstruction";
1651 }
1652
1653 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1654 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1655 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1656
1657 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1658 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1659 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1660
1661 // ...with double-spaced registers:
1662 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1663 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1664 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1665 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1666 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1667 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1668
1669 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1670 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1671 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1672
1673 // ...alternate versions to be allocated odd register numbers:
1674 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1675 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1676 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1677
1678 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1679 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1680 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1681
1682 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1683
1684 // Classes for VST*LN pseudo-instructions with multi-register operands.
1685 // These are expanded to real instructions after register allocation.
1686 class VSTQLNPseudo<InstrItinClass itin>
1687   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1688                 itin, "">;
1689 class VSTQLNWBPseudo<InstrItinClass itin>
1690   : PseudoNLdSt<(outs GPR:$wb),
1691                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1692                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1693 class VSTQQLNPseudo<InstrItinClass itin>
1694   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1695                 itin, "">;
1696 class VSTQQLNWBPseudo<InstrItinClass itin>
1697   : PseudoNLdSt<(outs GPR:$wb),
1698                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1699                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1700 class VSTQQQQLNPseudo<InstrItinClass itin>
1701   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1702                 itin, "">;
1703 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1704   : PseudoNLdSt<(outs GPR:$wb),
1705                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1706                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1707
1708 //   VST1LN   : Vector Store (single element from one lane)
1709 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1710              PatFrag StoreOp, SDNode ExtractOp>
1711   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1712           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1713           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1714           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1715   let Rm = 0b1111;
1716   let DecoderMethod = "DecodeVST1LN";
1717 }
1718 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1719              PatFrag StoreOp, SDNode ExtractOp>
1720   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1721           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1722           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1723           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1724   let Rm = 0b1111;
1725   let DecoderMethod = "DecodeVST1LN";
1726 }
1727 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1728   : VSTQLNPseudo<IIC_VST1ln> {
1729   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1730                           addrmode6:$addr)];
1731 }
1732
1733 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1734                        NEONvgetlaneu> {
1735   let Inst{7-5} = lane{2-0};
1736 }
1737 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1738                        NEONvgetlaneu> {
1739   let Inst{7-6} = lane{1-0};
1740   let Inst{4}   = Rn{5};
1741 }
1742
1743 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1744   let Inst{7}   = lane{0};
1745   let Inst{5-4} = Rn{5-4};
1746 }
1747
1748 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1749 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1750 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1751
1752 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1753           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1754 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1755           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1756
1757 // ...with address register writeback:
1758 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1759                PatFrag StoreOp, SDNode ExtractOp>
1760   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1761           (ins addrmode6:$Rn, am6offset:$Rm,
1762            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1763           "\\{$Vd[$lane]\\}, $Rn$Rm",
1764           "$Rn.addr = $wb",
1765           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1766                                   addrmode6:$Rn, am6offset:$Rm))]> {
1767   let DecoderMethod = "DecodeVST1LN";
1768 }
1769 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1770   : VSTQLNWBPseudo<IIC_VST1lnu> {
1771   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1772                                         addrmode6:$addr, am6offset:$offset))];
1773 }
1774
1775 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1776                              NEONvgetlaneu> {
1777   let Inst{7-5} = lane{2-0};
1778 }
1779 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1780                              NEONvgetlaneu> {
1781   let Inst{7-6} = lane{1-0};
1782   let Inst{4}   = Rn{5};
1783 }
1784 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1785                              extractelt> {
1786   let Inst{7}   = lane{0};
1787   let Inst{5-4} = Rn{5-4};
1788 }
1789
1790 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1791 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1792 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1793
1794 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1795
1796 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1797 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1798   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1799           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1800           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1801           "", []> {
1802   let Rm = 0b1111;
1803   let Inst{4}   = Rn{4};
1804   let DecoderMethod = "DecodeVST2LN";
1805 }
1806
1807 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1808   let Inst{7-5} = lane{2-0};
1809 }
1810 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1811   let Inst{7-6} = lane{1-0};
1812 }
1813 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1814   let Inst{7}   = lane{0};
1815 }
1816
1817 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1818 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1819 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1820
1821 // ...with double-spaced registers:
1822 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1823   let Inst{7-6} = lane{1-0};
1824   let Inst{4}   = Rn{4};
1825 }
1826 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1827   let Inst{7}   = lane{0};
1828   let Inst{4}   = Rn{4};
1829 }
1830
1831 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1832 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1833
1834 // ...with address register writeback:
1835 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1836   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1837           (ins addrmode6:$addr, am6offset:$offset,
1838            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1839           "\\{$src1[$lane], $src2[$lane]\\}, $addr$offset",
1840           "$addr.addr = $wb", []> {
1841   let Inst{4}   = Rn{4};
1842   let DecoderMethod = "DecodeVST2LN";
1843 }
1844
1845 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1846   let Inst{7-5} = lane{2-0};
1847 }
1848 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1849   let Inst{7-6} = lane{1-0};
1850 }
1851 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1852   let Inst{7}   = lane{0};
1853 }
1854
1855 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1856 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1857 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1858
1859 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
1860   let Inst{7-6} = lane{1-0};
1861 }
1862 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
1863   let Inst{7}   = lane{0};
1864 }
1865
1866 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1867 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
1868
1869 //   VST3LN   : Vector Store (single 3-element structure from one lane)
1870 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1871   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1872           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
1873            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
1874           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
1875   let Rm = 0b1111;
1876   let DecoderMethod = "DecodeVST3LN";
1877 }
1878
1879 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
1880   let Inst{7-5} = lane{2-0};
1881 }
1882 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
1883   let Inst{7-6} = lane{1-0};
1884 }
1885 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
1886   let Inst{7}   = lane{0};
1887 }
1888
1889 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
1890 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1891 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
1892
1893 // ...with double-spaced registers:
1894 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
1895   let Inst{7-6} = lane{1-0};
1896 }
1897 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
1898   let Inst{7}   = lane{0};
1899 }
1900
1901 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1902 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
1903
1904 // ...with address register writeback:
1905 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1906   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1907           (ins addrmode6:$Rn, am6offset:$Rm,
1908            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1909           IIC_VST3lnu, "vst3", Dt,
1910           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
1911           "$Rn.addr = $wb", []> {
1912   let DecoderMethod = "DecodeVST3LN";
1913 }
1914
1915 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
1916   let Inst{7-5} = lane{2-0};
1917 }
1918 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
1919   let Inst{7-6} = lane{1-0};
1920 }
1921 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
1922   let Inst{7}   = lane{0};
1923 }
1924
1925 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
1926 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1927 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
1928
1929 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
1930   let Inst{7-6} = lane{1-0};
1931 }
1932 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
1933   let Inst{7}   = lane{0};
1934 }
1935
1936 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1937 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
1938
1939 //   VST4LN   : Vector Store (single 4-element structure from one lane)
1940 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1941   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1942           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
1943            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
1944           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
1945           "", []> {
1946   let Rm = 0b1111;
1947   let Inst{4} = Rn{4};
1948   let DecoderMethod = "DecodeVST4LN";
1949 }
1950
1951 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
1952   let Inst{7-5} = lane{2-0};
1953 }
1954 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
1955   let Inst{7-6} = lane{1-0};
1956 }
1957 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
1958   let Inst{7}   = lane{0};
1959   let Inst{5} = Rn{5};
1960 }
1961
1962 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
1963 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1964 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
1965
1966 // ...with double-spaced registers:
1967 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
1968   let Inst{7-6} = lane{1-0};
1969 }
1970 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
1971   let Inst{7}   = lane{0};
1972   let Inst{5} = Rn{5};
1973 }
1974
1975 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1976 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
1977
1978 // ...with address register writeback:
1979 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1980   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1981           (ins addrmode6:$Rn, am6offset:$Rm,
1982            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1983           IIC_VST4lnu, "vst4", Dt,
1984   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
1985           "$Rn.addr = $wb", []> {
1986   let Inst{4} = Rn{4};
1987   let DecoderMethod = "DecodeVST4LN";
1988 }
1989
1990 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
1991   let Inst{7-5} = lane{2-0};
1992 }
1993 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
1994   let Inst{7-6} = lane{1-0};
1995 }
1996 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
1997   let Inst{7}   = lane{0};
1998   let Inst{5} = Rn{5};
1999 }
2000
2001 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2002 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2003 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2004
2005 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2006   let Inst{7-6} = lane{1-0};
2007 }
2008 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2009   let Inst{7}   = lane{0};
2010   let Inst{5} = Rn{5};
2011 }
2012
2013 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2014 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2015
2016 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2017
2018
2019 //===----------------------------------------------------------------------===//
2020 // NEON pattern fragments
2021 //===----------------------------------------------------------------------===//
2022
2023 // Extract D sub-registers of Q registers.
2024 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2025   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2026   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2027 }]>;
2028 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2029   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2030   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2031 }]>;
2032 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2033   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2034   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2035 }]>;
2036 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2037   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2038   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2039 }]>;
2040
2041 // Extract S sub-registers of Q/D registers.
2042 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2043   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2044   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2045 }]>;
2046
2047 // Translate lane numbers from Q registers to D subregs.
2048 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2049   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2050 }]>;
2051 def SubReg_i16_lane : SDNodeXForm<imm, [{
2052   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2053 }]>;
2054 def SubReg_i32_lane : SDNodeXForm<imm, [{
2055   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2056 }]>;
2057
2058 //===----------------------------------------------------------------------===//
2059 // Instruction Classes
2060 //===----------------------------------------------------------------------===//
2061
2062 // Basic 2-register operations: double- and quad-register.
2063 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2064            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2065            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2066   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2067         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2068         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2069 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2070            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2071            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2072   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2073         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2074         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2075
2076 // Basic 2-register intrinsics, both double- and quad-register.
2077 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2078               bits<2> op17_16, bits<5> op11_7, bit op4,
2079               InstrItinClass itin, string OpcodeStr, string Dt,
2080               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2081   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2082         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2083         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2084 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2085               bits<2> op17_16, bits<5> op11_7, bit op4,
2086               InstrItinClass itin, string OpcodeStr, string Dt,
2087               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2088   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2089         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2090         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2091
2092 // Narrow 2-register operations.
2093 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2094            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2095            InstrItinClass itin, string OpcodeStr, string Dt,
2096            ValueType TyD, ValueType TyQ, SDNode OpNode>
2097   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2098         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2099         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2100
2101 // Narrow 2-register intrinsics.
2102 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2103               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2104               InstrItinClass itin, string OpcodeStr, string Dt,
2105               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2106   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2107         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2108         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2109
2110 // Long 2-register operations (currently only used for VMOVL).
2111 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2112            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2113            InstrItinClass itin, string OpcodeStr, string Dt,
2114            ValueType TyQ, ValueType TyD, SDNode OpNode>
2115   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2116         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2117         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2118
2119 // Long 2-register intrinsics.
2120 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2121               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2122               InstrItinClass itin, string OpcodeStr, string Dt,
2123               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2124   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2125         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2126         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2127
2128 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2129 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2130   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2131         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2132         OpcodeStr, Dt, "$Vd, $Vm",
2133         "$src1 = $Vd, $src2 = $Vm", []>;
2134 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2135                   InstrItinClass itin, string OpcodeStr, string Dt>
2136   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2137         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2138         "$src1 = $Vd, $src2 = $Vm", []>;
2139
2140 // Basic 3-register operations: double- and quad-register.
2141 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2142            InstrItinClass itin, string OpcodeStr, string Dt,
2143            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2144   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2145         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2146         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2147         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2148   let isCommutable = Commutable;
2149 }
2150 // Same as N3VD but no data type.
2151 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2152            InstrItinClass itin, string OpcodeStr,
2153            ValueType ResTy, ValueType OpTy,
2154            SDNode OpNode, bit Commutable>
2155   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2156          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2157          OpcodeStr, "$Vd, $Vn, $Vm", "",
2158          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2159   let isCommutable = Commutable;
2160 }
2161
2162 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2163              InstrItinClass itin, string OpcodeStr, string Dt,
2164              ValueType Ty, SDNode ShOp>
2165   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2166         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2167         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2168         [(set (Ty DPR:$Vd),
2169               (Ty (ShOp (Ty DPR:$Vn),
2170                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2171   let isCommutable = 0;
2172 }
2173 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2174                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2175   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2176         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2177         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2178         [(set (Ty DPR:$Vd),
2179               (Ty (ShOp (Ty DPR:$Vn),
2180                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2181   let isCommutable = 0;
2182 }
2183
2184 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2185            InstrItinClass itin, string OpcodeStr, string Dt,
2186            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2187   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2188         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2189         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2190         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2191   let isCommutable = Commutable;
2192 }
2193 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2194            InstrItinClass itin, string OpcodeStr,
2195            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2196   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2197          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2198          OpcodeStr, "$Vd, $Vn, $Vm", "",
2199          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2200   let isCommutable = Commutable;
2201 }
2202 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2203              InstrItinClass itin, string OpcodeStr, string Dt,
2204              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2205   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2206         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2207         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2208         [(set (ResTy QPR:$Vd),
2209               (ResTy (ShOp (ResTy QPR:$Vn),
2210                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2211                                                 imm:$lane)))))]> {
2212   let isCommutable = 0;
2213 }
2214 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2215                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2216   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2217         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2218         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2219         [(set (ResTy QPR:$Vd),
2220               (ResTy (ShOp (ResTy QPR:$Vn),
2221                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2222                                                 imm:$lane)))))]> {
2223   let isCommutable = 0;
2224 }
2225
2226 // Basic 3-register intrinsics, both double- and quad-register.
2227 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2228               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2229               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2230   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2231         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2232         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2233         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2234   let isCommutable = Commutable;
2235 }
2236 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2237                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2238   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2239         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2240         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2241         [(set (Ty DPR:$Vd),
2242               (Ty (IntOp (Ty DPR:$Vn),
2243                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2244                                            imm:$lane)))))]> {
2245   let isCommutable = 0;
2246 }
2247 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2248                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2249   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2250         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2251         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2252         [(set (Ty DPR:$Vd),
2253               (Ty (IntOp (Ty DPR:$Vn),
2254                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2255   let isCommutable = 0;
2256 }
2257 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2258               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2259               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2260   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2261         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2262         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2263         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2264   let isCommutable = 0;
2265 }
2266
2267 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2268               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2269               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2270   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2271         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2272         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2273         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2274   let isCommutable = Commutable;
2275 }
2276 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2277                 string OpcodeStr, string Dt,
2278                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2279   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2280         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2281         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2282         [(set (ResTy QPR:$Vd),
2283               (ResTy (IntOp (ResTy QPR:$Vn),
2284                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2285                                                  imm:$lane)))))]> {
2286   let isCommutable = 0;
2287 }
2288 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2289                   string OpcodeStr, string Dt,
2290                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2291   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2292         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2293         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2294         [(set (ResTy QPR:$Vd),
2295               (ResTy (IntOp (ResTy QPR:$Vn),
2296                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2297                                                  imm:$lane)))))]> {
2298   let isCommutable = 0;
2299 }
2300 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2301               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2302               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2303   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2304         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2305         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2306         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2307   let isCommutable = 0;
2308 }
2309
2310 // Multiply-Add/Sub operations: double- and quad-register.
2311 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2312                 InstrItinClass itin, string OpcodeStr, string Dt,
2313                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2314   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2315         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2316         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2317         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2318                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2319
2320 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2321                   string OpcodeStr, string Dt,
2322                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2323   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2324         (outs DPR:$Vd),
2325         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2326         NVMulSLFrm, itin,
2327         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2328         [(set (Ty DPR:$Vd),
2329               (Ty (ShOp (Ty DPR:$src1),
2330                         (Ty (MulOp DPR:$Vn,
2331                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2332                                                      imm:$lane)))))))]>;
2333 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2334                     string OpcodeStr, string Dt,
2335                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2336   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2337         (outs DPR:$Vd),
2338         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2339         NVMulSLFrm, itin,
2340         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2341         [(set (Ty DPR:$Vd),
2342               (Ty (ShOp (Ty DPR:$src1),
2343                         (Ty (MulOp DPR:$Vn,
2344                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2345                                                      imm:$lane)))))))]>;
2346
2347 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2348                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2349                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2350   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2351         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2352         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2353         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2354                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2355 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2356                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2357                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2358   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2359         (outs QPR:$Vd),
2360         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2361         NVMulSLFrm, itin,
2362         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2363         [(set (ResTy QPR:$Vd),
2364               (ResTy (ShOp (ResTy QPR:$src1),
2365                            (ResTy (MulOp QPR:$Vn,
2366                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2367                                                         imm:$lane)))))))]>;
2368 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2369                     string OpcodeStr, string Dt,
2370                     ValueType ResTy, ValueType OpTy,
2371                     SDNode MulOp, SDNode ShOp>
2372   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2373         (outs QPR:$Vd),
2374         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2375         NVMulSLFrm, itin,
2376         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2377         [(set (ResTy QPR:$Vd),
2378               (ResTy (ShOp (ResTy QPR:$src1),
2379                            (ResTy (MulOp QPR:$Vn,
2380                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2381                                                         imm:$lane)))))))]>;
2382
2383 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2384 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2385                 InstrItinClass itin, string OpcodeStr, string Dt,
2386                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2387   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2388         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2389         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2390         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2391                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2392 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2393                 InstrItinClass itin, string OpcodeStr, string Dt,
2394                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2395   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2396         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2397         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2398         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2399                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2400
2401 // Neon 3-argument intrinsics, both double- and quad-register.
2402 // The destination register is also used as the first source operand register.
2403 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2404                InstrItinClass itin, string OpcodeStr, string Dt,
2405                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2406   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2407         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2408         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2409         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2410                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2411 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2412                InstrItinClass itin, string OpcodeStr, string Dt,
2413                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2414   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2415         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2416         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2417         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2418                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2419
2420 // Long Multiply-Add/Sub operations.
2421 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2422                 InstrItinClass itin, string OpcodeStr, string Dt,
2423                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2424   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2425         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2426         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2427         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2428                                 (TyQ (MulOp (TyD DPR:$Vn),
2429                                             (TyD DPR:$Vm)))))]>;
2430 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2431                   InstrItinClass itin, string OpcodeStr, string Dt,
2432                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2433   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2434         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2435         NVMulSLFrm, itin,
2436         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2437         [(set QPR:$Vd,
2438           (OpNode (TyQ QPR:$src1),
2439                   (TyQ (MulOp (TyD DPR:$Vn),
2440                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2441                                                  imm:$lane))))))]>;
2442 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2443                     InstrItinClass itin, string OpcodeStr, string Dt,
2444                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2445   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2446         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2447         NVMulSLFrm, itin,
2448         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2449         [(set QPR:$Vd,
2450           (OpNode (TyQ QPR:$src1),
2451                   (TyQ (MulOp (TyD DPR:$Vn),
2452                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2453                                                  imm:$lane))))))]>;
2454
2455 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2456 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2457                    InstrItinClass itin, string OpcodeStr, string Dt,
2458                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2459                    SDNode OpNode>
2460   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2461         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2462         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2463         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2464                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2465                                                         (TyD DPR:$Vm)))))))]>;
2466
2467 // Neon Long 3-argument intrinsic.  The destination register is
2468 // a quad-register and is also used as the first source operand register.
2469 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2470                InstrItinClass itin, string OpcodeStr, string Dt,
2471                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2472   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2473         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2474         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2475         [(set QPR:$Vd,
2476           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2477 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2478                  string OpcodeStr, string Dt,
2479                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2480   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2481         (outs QPR:$Vd),
2482         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2483         NVMulSLFrm, itin,
2484         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2485         [(set (ResTy QPR:$Vd),
2486               (ResTy (IntOp (ResTy QPR:$src1),
2487                             (OpTy DPR:$Vn),
2488                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2489                                                 imm:$lane)))))]>;
2490 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2491                    InstrItinClass itin, string OpcodeStr, string Dt,
2492                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2493   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2494         (outs QPR:$Vd),
2495         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2496         NVMulSLFrm, itin,
2497         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2498         [(set (ResTy QPR:$Vd),
2499               (ResTy (IntOp (ResTy QPR:$src1),
2500                             (OpTy DPR:$Vn),
2501                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2502                                                 imm:$lane)))))]>;
2503
2504 // Narrowing 3-register intrinsics.
2505 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2506               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2507               Intrinsic IntOp, bit Commutable>
2508   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2509         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2510         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2511         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2512   let isCommutable = Commutable;
2513 }
2514
2515 // Long 3-register operations.
2516 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2517            InstrItinClass itin, string OpcodeStr, string Dt,
2518            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2519   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2520         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2521         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2522         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2523   let isCommutable = Commutable;
2524 }
2525 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2526              InstrItinClass itin, string OpcodeStr, string Dt,
2527              ValueType TyQ, ValueType TyD, SDNode OpNode>
2528   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2529         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2530         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2531         [(set QPR:$Vd,
2532           (TyQ (OpNode (TyD DPR:$Vn),
2533                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2534 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2535                InstrItinClass itin, string OpcodeStr, string Dt,
2536                ValueType TyQ, ValueType TyD, SDNode OpNode>
2537   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2538         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2539         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2540         [(set QPR:$Vd,
2541           (TyQ (OpNode (TyD DPR:$Vn),
2542                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2543
2544 // Long 3-register operations with explicitly extended operands.
2545 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2546               InstrItinClass itin, string OpcodeStr, string Dt,
2547               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2548               bit Commutable>
2549   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2550         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2551         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2552         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2553                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2554   let isCommutable = Commutable;
2555 }
2556
2557 // Long 3-register intrinsics with explicit extend (VABDL).
2558 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2559                  InstrItinClass itin, string OpcodeStr, string Dt,
2560                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2561                  bit Commutable>
2562   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2563         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2564         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2565         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2566                                                 (TyD DPR:$Vm))))))]> {
2567   let isCommutable = Commutable;
2568 }
2569
2570 // Long 3-register intrinsics.
2571 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2572               InstrItinClass itin, string OpcodeStr, string Dt,
2573               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2574   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2575         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2576         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2577         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2578   let isCommutable = Commutable;
2579 }
2580 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2581                 string OpcodeStr, string Dt,
2582                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2583   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2584         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2585         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2586         [(set (ResTy QPR:$Vd),
2587               (ResTy (IntOp (OpTy DPR:$Vn),
2588                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2589                                                 imm:$lane)))))]>;
2590 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2591                   InstrItinClass itin, string OpcodeStr, string Dt,
2592                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2593   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2594         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2595         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2596         [(set (ResTy QPR:$Vd),
2597               (ResTy (IntOp (OpTy DPR:$Vn),
2598                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2599                                                 imm:$lane)))))]>;
2600
2601 // Wide 3-register operations.
2602 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2603            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2604            SDNode OpNode, SDNode ExtOp, bit Commutable>
2605   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2606         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2607         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2608         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2609                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2610   let isCommutable = Commutable;
2611 }
2612
2613 // Pairwise long 2-register intrinsics, both double- and quad-register.
2614 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2615                 bits<2> op17_16, bits<5> op11_7, bit op4,
2616                 string OpcodeStr, string Dt,
2617                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2618   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2619         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2620         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2621 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2622                 bits<2> op17_16, bits<5> op11_7, bit op4,
2623                 string OpcodeStr, string Dt,
2624                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2625   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2626         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2627         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2628
2629 // Pairwise long 2-register accumulate intrinsics,
2630 // both double- and quad-register.
2631 // The destination register is also used as the first source operand register.
2632 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2633                  bits<2> op17_16, bits<5> op11_7, bit op4,
2634                  string OpcodeStr, string Dt,
2635                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2636   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2637         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2638         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2639         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2640 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2641                  bits<2> op17_16, bits<5> op11_7, bit op4,
2642                  string OpcodeStr, string Dt,
2643                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2644   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2645         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2646         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2647         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2648
2649 // Shift by immediate,
2650 // both double- and quad-register.
2651 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2652              Format f, InstrItinClass itin, Operand ImmTy,
2653              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2654   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2655            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2656            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2657            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2658 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2659              Format f, InstrItinClass itin, Operand ImmTy,
2660              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2661   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2662            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2663            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2664            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2665
2666 // Long shift by immediate.
2667 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2668              string OpcodeStr, string Dt,
2669              ValueType ResTy, ValueType OpTy, SDNode OpNode>
2670   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2671            (outs QPR:$Vd), (ins DPR:$Vm, i32imm:$SIMM), N2RegVShLFrm,
2672            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2673            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2674                                           (i32 imm:$SIMM))))]>;
2675
2676 // Narrow shift by immediate.
2677 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2678              InstrItinClass itin, string OpcodeStr, string Dt,
2679              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2680   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2681            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2682            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2683            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2684                                           (i32 imm:$SIMM))))]>;
2685
2686 // Shift right by immediate and accumulate,
2687 // both double- and quad-register.
2688 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2689                 Operand ImmTy, string OpcodeStr, string Dt,
2690                 ValueType Ty, SDNode ShOp>
2691   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2692            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2693            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2694            [(set DPR:$Vd, (Ty (add DPR:$src1,
2695                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2696 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2697                 Operand ImmTy, string OpcodeStr, string Dt,
2698                 ValueType Ty, SDNode ShOp>
2699   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2700            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2701            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2702            [(set QPR:$Vd, (Ty (add QPR:$src1,
2703                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2704
2705 // Shift by immediate and insert,
2706 // both double- and quad-register.
2707 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2708                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2709                 ValueType Ty,SDNode ShOp>
2710   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2711            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2712            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2713            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2714 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2715                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2716                 ValueType Ty,SDNode ShOp>
2717   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2718            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2719            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2720            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2721
2722 // Convert, with fractional bits immediate,
2723 // both double- and quad-register.
2724 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2725               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2726               Intrinsic IntOp>
2727   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2728            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2729            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2730            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2731 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2732               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2733               Intrinsic IntOp>
2734   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2735            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2736            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2737            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2738
2739 //===----------------------------------------------------------------------===//
2740 // Multiclasses
2741 //===----------------------------------------------------------------------===//
2742
2743 // Abbreviations used in multiclass suffixes:
2744 //   Q = quarter int (8 bit) elements
2745 //   H = half int (16 bit) elements
2746 //   S = single int (32 bit) elements
2747 //   D = double int (64 bit) elements
2748
2749 // Neon 2-register vector operations and intrinsics.
2750
2751 // Neon 2-register comparisons.
2752 //   source operand element sizes of 8, 16 and 32 bits:
2753 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2754                        bits<5> op11_7, bit op4, string opc, string Dt,
2755                        string asm, SDNode OpNode> {
2756   // 64-bit vector types.
2757   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2758                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2759                   opc, !strconcat(Dt, "8"), asm, "",
2760                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2761   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2762                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2763                   opc, !strconcat(Dt, "16"), asm, "",
2764                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2765   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2766                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2767                   opc, !strconcat(Dt, "32"), asm, "",
2768                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2769   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2770                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2771                   opc, "f32", asm, "",
2772                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2773     let Inst{10} = 1; // overwrite F = 1
2774   }
2775
2776   // 128-bit vector types.
2777   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2778                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2779                   opc, !strconcat(Dt, "8"), asm, "",
2780                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2781   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2782                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2783                   opc, !strconcat(Dt, "16"), asm, "",
2784                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2785   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2786                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2787                   opc, !strconcat(Dt, "32"), asm, "",
2788                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2789   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2790                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2791                   opc, "f32", asm, "",
2792                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2793     let Inst{10} = 1; // overwrite F = 1
2794   }
2795 }
2796
2797
2798 // Neon 2-register vector intrinsics,
2799 //   element sizes of 8, 16 and 32 bits:
2800 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2801                       bits<5> op11_7, bit op4,
2802                       InstrItinClass itinD, InstrItinClass itinQ,
2803                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2804   // 64-bit vector types.
2805   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2806                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2807   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2808                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2809   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2810                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2811
2812   // 128-bit vector types.
2813   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2814                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2815   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2816                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2817   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2818                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2819 }
2820
2821
2822 // Neon Narrowing 2-register vector operations,
2823 //   source operand element sizes of 16, 32 and 64 bits:
2824 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2825                     bits<5> op11_7, bit op6, bit op4,
2826                     InstrItinClass itin, string OpcodeStr, string Dt,
2827                     SDNode OpNode> {
2828   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2829                    itin, OpcodeStr, !strconcat(Dt, "16"),
2830                    v8i8, v8i16, OpNode>;
2831   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2832                    itin, OpcodeStr, !strconcat(Dt, "32"),
2833                    v4i16, v4i32, OpNode>;
2834   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2835                    itin, OpcodeStr, !strconcat(Dt, "64"),
2836                    v2i32, v2i64, OpNode>;
2837 }
2838
2839 // Neon Narrowing 2-register vector intrinsics,
2840 //   source operand element sizes of 16, 32 and 64 bits:
2841 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2842                        bits<5> op11_7, bit op6, bit op4,
2843                        InstrItinClass itin, string OpcodeStr, string Dt,
2844                        Intrinsic IntOp> {
2845   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2846                       itin, OpcodeStr, !strconcat(Dt, "16"),
2847                       v8i8, v8i16, IntOp>;
2848   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2849                       itin, OpcodeStr, !strconcat(Dt, "32"),
2850                       v4i16, v4i32, IntOp>;
2851   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2852                       itin, OpcodeStr, !strconcat(Dt, "64"),
2853                       v2i32, v2i64, IntOp>;
2854 }
2855
2856
2857 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
2858 //   source operand element sizes of 16, 32 and 64 bits:
2859 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
2860                     string OpcodeStr, string Dt, SDNode OpNode> {
2861   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2862                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
2863   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2864                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
2865   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
2866                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
2867 }
2868
2869
2870 // Neon 3-register vector operations.
2871
2872 // First with only element sizes of 8, 16 and 32 bits:
2873 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
2874                    InstrItinClass itinD16, InstrItinClass itinD32,
2875                    InstrItinClass itinQ16, InstrItinClass itinQ32,
2876                    string OpcodeStr, string Dt,
2877                    SDNode OpNode, bit Commutable = 0> {
2878   // 64-bit vector types.
2879   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
2880                    OpcodeStr, !strconcat(Dt, "8"),
2881                    v8i8, v8i8, OpNode, Commutable>;
2882   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
2883                    OpcodeStr, !strconcat(Dt, "16"),
2884                    v4i16, v4i16, OpNode, Commutable>;
2885   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
2886                    OpcodeStr, !strconcat(Dt, "32"),
2887                    v2i32, v2i32, OpNode, Commutable>;
2888
2889   // 128-bit vector types.
2890   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
2891                    OpcodeStr, !strconcat(Dt, "8"),
2892                    v16i8, v16i8, OpNode, Commutable>;
2893   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
2894                    OpcodeStr, !strconcat(Dt, "16"),
2895                    v8i16, v8i16, OpNode, Commutable>;
2896   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
2897                    OpcodeStr, !strconcat(Dt, "32"),
2898                    v4i32, v4i32, OpNode, Commutable>;
2899 }
2900
2901 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, string Dt, SDNode ShOp> {
2902   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2903                        v4i16, ShOp>;
2904   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, !strconcat(Dt,"32"),
2905                      v2i32, ShOp>;
2906   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, !strconcat(Dt, "16"),
2907                        v8i16, v4i16, ShOp>;
2908   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, !strconcat(Dt,"32"),
2909                      v4i32, v2i32, ShOp>;
2910 }
2911
2912 // ....then also with element size 64 bits:
2913 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
2914                     InstrItinClass itinD, InstrItinClass itinQ,
2915                     string OpcodeStr, string Dt,
2916                     SDNode OpNode, bit Commutable = 0>
2917   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
2918             OpcodeStr, Dt, OpNode, Commutable> {
2919   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
2920                    OpcodeStr, !strconcat(Dt, "64"),
2921                    v1i64, v1i64, OpNode, Commutable>;
2922   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
2923                    OpcodeStr, !strconcat(Dt, "64"),
2924                    v2i64, v2i64, OpNode, Commutable>;
2925 }
2926
2927
2928 // Neon 3-register vector intrinsics.
2929
2930 // First with only element sizes of 16 and 32 bits:
2931 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2932                      InstrItinClass itinD16, InstrItinClass itinD32,
2933                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2934                      string OpcodeStr, string Dt,
2935                      Intrinsic IntOp, bit Commutable = 0> {
2936   // 64-bit vector types.
2937   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
2938                       OpcodeStr, !strconcat(Dt, "16"),
2939                       v4i16, v4i16, IntOp, Commutable>;
2940   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
2941                       OpcodeStr, !strconcat(Dt, "32"),
2942                       v2i32, v2i32, IntOp, Commutable>;
2943
2944   // 128-bit vector types.
2945   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2946                       OpcodeStr, !strconcat(Dt, "16"),
2947                       v8i16, v8i16, IntOp, Commutable>;
2948   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2949                       OpcodeStr, !strconcat(Dt, "32"),
2950                       v4i32, v4i32, IntOp, Commutable>;
2951 }
2952 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2953                      InstrItinClass itinD16, InstrItinClass itinD32,
2954                      InstrItinClass itinQ16, InstrItinClass itinQ32,
2955                      string OpcodeStr, string Dt,
2956                      Intrinsic IntOp> {
2957   // 64-bit vector types.
2958   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
2959                       OpcodeStr, !strconcat(Dt, "16"),
2960                       v4i16, v4i16, IntOp>;
2961   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
2962                       OpcodeStr, !strconcat(Dt, "32"),
2963                       v2i32, v2i32, IntOp>;
2964
2965   // 128-bit vector types.
2966   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
2967                       OpcodeStr, !strconcat(Dt, "16"),
2968                       v8i16, v8i16, IntOp>;
2969   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
2970                       OpcodeStr, !strconcat(Dt, "32"),
2971                       v4i32, v4i32, IntOp>;
2972 }
2973
2974 multiclass N3VIntSL_HS<bits<4> op11_8,
2975                        InstrItinClass itinD16, InstrItinClass itinD32,
2976                        InstrItinClass itinQ16, InstrItinClass itinQ32,
2977                        string OpcodeStr, string Dt, Intrinsic IntOp> {
2978   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
2979                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
2980   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
2981                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
2982   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
2983                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
2984   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
2985                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
2986 }
2987
2988 // ....then also with element size of 8 bits:
2989 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
2990                       InstrItinClass itinD16, InstrItinClass itinD32,
2991                       InstrItinClass itinQ16, InstrItinClass itinQ32,
2992                       string OpcodeStr, string Dt,
2993                       Intrinsic IntOp, bit Commutable = 0>
2994   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
2995               OpcodeStr, Dt, IntOp, Commutable> {
2996   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
2997                       OpcodeStr, !strconcat(Dt, "8"),
2998                       v8i8, v8i8, IntOp, Commutable>;
2999   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3000                       OpcodeStr, !strconcat(Dt, "8"),
3001                       v16i8, v16i8, IntOp, Commutable>;
3002 }
3003 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3004                       InstrItinClass itinD16, InstrItinClass itinD32,
3005                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3006                       string OpcodeStr, string Dt,
3007                       Intrinsic IntOp>
3008   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3009               OpcodeStr, Dt, IntOp> {
3010   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3011                       OpcodeStr, !strconcat(Dt, "8"),
3012                       v8i8, v8i8, IntOp>;
3013   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3014                       OpcodeStr, !strconcat(Dt, "8"),
3015                       v16i8, v16i8, IntOp>;
3016 }
3017
3018
3019 // ....then also with element size of 64 bits:
3020 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3021                        InstrItinClass itinD16, InstrItinClass itinD32,
3022                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3023                        string OpcodeStr, string Dt,
3024                        Intrinsic IntOp, bit Commutable = 0>
3025   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3026                OpcodeStr, Dt, IntOp, Commutable> {
3027   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3028                       OpcodeStr, !strconcat(Dt, "64"),
3029                       v1i64, v1i64, IntOp, Commutable>;
3030   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3031                       OpcodeStr, !strconcat(Dt, "64"),
3032                       v2i64, v2i64, IntOp, Commutable>;
3033 }
3034 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3035                        InstrItinClass itinD16, InstrItinClass itinD32,
3036                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3037                        string OpcodeStr, string Dt,
3038                        Intrinsic IntOp>
3039   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3040                OpcodeStr, Dt, IntOp> {
3041   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3042                       OpcodeStr, !strconcat(Dt, "64"),
3043                       v1i64, v1i64, IntOp>;
3044   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3045                       OpcodeStr, !strconcat(Dt, "64"),
3046                       v2i64, v2i64, IntOp>;
3047 }
3048
3049 // Neon Narrowing 3-register vector intrinsics,
3050 //   source operand element sizes of 16, 32 and 64 bits:
3051 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3052                        string OpcodeStr, string Dt,
3053                        Intrinsic IntOp, bit Commutable = 0> {
3054   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3055                       OpcodeStr, !strconcat(Dt, "16"),
3056                       v8i8, v8i16, IntOp, Commutable>;
3057   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3058                       OpcodeStr, !strconcat(Dt, "32"),
3059                       v4i16, v4i32, IntOp, Commutable>;
3060   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3061                       OpcodeStr, !strconcat(Dt, "64"),
3062                       v2i32, v2i64, IntOp, Commutable>;
3063 }
3064
3065
3066 // Neon Long 3-register vector operations.
3067
3068 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3069                     InstrItinClass itin16, InstrItinClass itin32,
3070                     string OpcodeStr, string Dt,
3071                     SDNode OpNode, bit Commutable = 0> {
3072   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3073                    OpcodeStr, !strconcat(Dt, "8"),
3074                    v8i16, v8i8, OpNode, Commutable>;
3075   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3076                    OpcodeStr, !strconcat(Dt, "16"),
3077                    v4i32, v4i16, OpNode, Commutable>;
3078   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3079                    OpcodeStr, !strconcat(Dt, "32"),
3080                    v2i64, v2i32, OpNode, Commutable>;
3081 }
3082
3083 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3084                      InstrItinClass itin, string OpcodeStr, string Dt,
3085                      SDNode OpNode> {
3086   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3087                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3088   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3089                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3090 }
3091
3092 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3093                        InstrItinClass itin16, InstrItinClass itin32,
3094                        string OpcodeStr, string Dt,
3095                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3096   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3097                       OpcodeStr, !strconcat(Dt, "8"),
3098                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3099   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3100                       OpcodeStr, !strconcat(Dt, "16"),
3101                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3102   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3103                       OpcodeStr, !strconcat(Dt, "32"),
3104                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3105 }
3106
3107 // Neon Long 3-register vector intrinsics.
3108
3109 // First with only element sizes of 16 and 32 bits:
3110 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3111                       InstrItinClass itin16, InstrItinClass itin32,
3112                       string OpcodeStr, string Dt,
3113                       Intrinsic IntOp, bit Commutable = 0> {
3114   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3115                       OpcodeStr, !strconcat(Dt, "16"),
3116                       v4i32, v4i16, IntOp, Commutable>;
3117   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3118                       OpcodeStr, !strconcat(Dt, "32"),
3119                       v2i64, v2i32, IntOp, Commutable>;
3120 }
3121
3122 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3123                         InstrItinClass itin, string OpcodeStr, string Dt,
3124                         Intrinsic IntOp> {
3125   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3126                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3127   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3128                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3129 }
3130
3131 // ....then also with element size of 8 bits:
3132 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3133                        InstrItinClass itin16, InstrItinClass itin32,
3134                        string OpcodeStr, string Dt,
3135                        Intrinsic IntOp, bit Commutable = 0>
3136   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3137                IntOp, Commutable> {
3138   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3139                       OpcodeStr, !strconcat(Dt, "8"),
3140                       v8i16, v8i8, IntOp, Commutable>;
3141 }
3142
3143 // ....with explicit extend (VABDL).
3144 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3145                        InstrItinClass itin, string OpcodeStr, string Dt,
3146                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3147   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3148                          OpcodeStr, !strconcat(Dt, "8"),
3149                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3150   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3151                          OpcodeStr, !strconcat(Dt, "16"),
3152                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3153   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3154                          OpcodeStr, !strconcat(Dt, "32"),
3155                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3156 }
3157
3158
3159 // Neon Wide 3-register vector intrinsics,
3160 //   source operand element sizes of 8, 16 and 32 bits:
3161 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3162                     string OpcodeStr, string Dt,
3163                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3164   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3165                    OpcodeStr, !strconcat(Dt, "8"),
3166                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3167   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3168                    OpcodeStr, !strconcat(Dt, "16"),
3169                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3170   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3171                    OpcodeStr, !strconcat(Dt, "32"),
3172                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3173 }
3174
3175
3176 // Neon Multiply-Op vector operations,
3177 //   element sizes of 8, 16 and 32 bits:
3178 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3179                         InstrItinClass itinD16, InstrItinClass itinD32,
3180                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3181                         string OpcodeStr, string Dt, SDNode OpNode> {
3182   // 64-bit vector types.
3183   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3184                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3185   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3186                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3187   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3188                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3189
3190   // 128-bit vector types.
3191   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3192                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3193   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3194                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3195   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3196                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3197 }
3198
3199 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3200                          InstrItinClass itinD16, InstrItinClass itinD32,
3201                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3202                          string OpcodeStr, string Dt, SDNode ShOp> {
3203   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3204                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3205   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3206                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3207   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3208                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3209                             mul, ShOp>;
3210   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3211                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3212                           mul, ShOp>;
3213 }
3214
3215 // Neon Intrinsic-Op vector operations,
3216 //   element sizes of 8, 16 and 32 bits:
3217 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3218                         InstrItinClass itinD, InstrItinClass itinQ,
3219                         string OpcodeStr, string Dt, Intrinsic IntOp,
3220                         SDNode OpNode> {
3221   // 64-bit vector types.
3222   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3223                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3224   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3225                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3226   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3227                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3228
3229   // 128-bit vector types.
3230   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3231                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3232   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3233                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3234   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3235                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3236 }
3237
3238 // Neon 3-argument intrinsics,
3239 //   element sizes of 8, 16 and 32 bits:
3240 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3241                        InstrItinClass itinD, InstrItinClass itinQ,
3242                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3243   // 64-bit vector types.
3244   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3245                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3246   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3247                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3248   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3249                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3250
3251   // 128-bit vector types.
3252   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3253                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3254   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3255                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3256   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3257                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3258 }
3259
3260
3261 // Neon Long Multiply-Op vector operations,
3262 //   element sizes of 8, 16 and 32 bits:
3263 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3264                          InstrItinClass itin16, InstrItinClass itin32,
3265                          string OpcodeStr, string Dt, SDNode MulOp,
3266                          SDNode OpNode> {
3267   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3268                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3269   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3270                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3271   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3272                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3273 }
3274
3275 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3276                           string Dt, SDNode MulOp, SDNode OpNode> {
3277   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3278                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3279   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3280                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3281 }
3282
3283
3284 // Neon Long 3-argument intrinsics.
3285
3286 // First with only element sizes of 16 and 32 bits:
3287 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3288                        InstrItinClass itin16, InstrItinClass itin32,
3289                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3290   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3291                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3292   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3293                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3294 }
3295
3296 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3297                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3298   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3299                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3300   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3301                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3302 }
3303
3304 // ....then also with element size of 8 bits:
3305 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3306                         InstrItinClass itin16, InstrItinClass itin32,
3307                         string OpcodeStr, string Dt, Intrinsic IntOp>
3308   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3309   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3310                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3311 }
3312
3313 // ....with explicit extend (VABAL).
3314 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3315                             InstrItinClass itin, string OpcodeStr, string Dt,
3316                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3317   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3318                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3319                            IntOp, ExtOp, OpNode>;
3320   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3321                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3322                            IntOp, ExtOp, OpNode>;
3323   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3324                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3325                            IntOp, ExtOp, OpNode>;
3326 }
3327
3328
3329 // Neon Pairwise long 2-register intrinsics,
3330 //   element sizes of 8, 16 and 32 bits:
3331 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3332                         bits<5> op11_7, bit op4,
3333                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3334   // 64-bit vector types.
3335   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3336                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3337   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3338                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3339   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3340                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3341
3342   // 128-bit vector types.
3343   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3344                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3345   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3346                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3347   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3348                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3349 }
3350
3351
3352 // Neon Pairwise long 2-register accumulate intrinsics,
3353 //   element sizes of 8, 16 and 32 bits:
3354 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3355                          bits<5> op11_7, bit op4,
3356                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3357   // 64-bit vector types.
3358   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3359                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3360   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3361                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3362   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3363                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3364
3365   // 128-bit vector types.
3366   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3367                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3368   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3369                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3370   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3371                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3372 }
3373
3374
3375 // Neon 2-register vector shift by immediate,
3376 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3377 //   element sizes of 8, 16, 32 and 64 bits:
3378 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3379                        InstrItinClass itin, string OpcodeStr, string Dt,
3380                        SDNode OpNode> {
3381   // 64-bit vector types.
3382   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3383                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3384     let Inst{21-19} = 0b001; // imm6 = 001xxx
3385   }
3386   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3387                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3388     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3389   }
3390   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3391                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3392     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3393   }
3394   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3395                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3396                              // imm6 = xxxxxx
3397
3398   // 128-bit vector types.
3399   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3400                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3401     let Inst{21-19} = 0b001; // imm6 = 001xxx
3402   }
3403   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3404                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3405     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3406   }
3407   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3408                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3409     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3410   }
3411   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3412                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3413                              // imm6 = xxxxxx
3414 }
3415 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3416                        InstrItinClass itin, string OpcodeStr, string Dt,
3417                        SDNode OpNode> {
3418   // 64-bit vector types.
3419   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3420                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3421     let Inst{21-19} = 0b001; // imm6 = 001xxx
3422   }
3423   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3424                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3425     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3426   }
3427   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3428                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3429     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3430   }
3431   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3432                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3433                              // imm6 = xxxxxx
3434
3435   // 128-bit vector types.
3436   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3437                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3438     let Inst{21-19} = 0b001; // imm6 = 001xxx
3439   }
3440   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3441                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3442     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3443   }
3444   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3445                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3446     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3447   }
3448   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3449                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3450                              // imm6 = xxxxxx
3451 }
3452
3453 // Neon Shift-Accumulate vector operations,
3454 //   element sizes of 8, 16, 32 and 64 bits:
3455 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3456                          string OpcodeStr, string Dt, SDNode ShOp> {
3457   // 64-bit vector types.
3458   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3459                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3460     let Inst{21-19} = 0b001; // imm6 = 001xxx
3461   }
3462   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3463                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3464     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3465   }
3466   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3467                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3468     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3469   }
3470   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3471                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3472                              // imm6 = xxxxxx
3473
3474   // 128-bit vector types.
3475   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3476                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3477     let Inst{21-19} = 0b001; // imm6 = 001xxx
3478   }
3479   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3480                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3481     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3482   }
3483   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3484                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3485     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3486   }
3487   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3488                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3489                              // imm6 = xxxxxx
3490 }
3491
3492 // Neon Shift-Insert vector operations,
3493 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3494 //   element sizes of 8, 16, 32 and 64 bits:
3495 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3496                           string OpcodeStr> {
3497   // 64-bit vector types.
3498   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3499                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3500     let Inst{21-19} = 0b001; // imm6 = 001xxx
3501   }
3502   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3503                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3504     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3505   }
3506   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3507                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3508     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3509   }
3510   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3511                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3512                              // imm6 = xxxxxx
3513
3514   // 128-bit vector types.
3515   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3516                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3517     let Inst{21-19} = 0b001; // imm6 = 001xxx
3518   }
3519   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3520                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3521     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3522   }
3523   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3524                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3525     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3526   }
3527   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3528                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3529                              // imm6 = xxxxxx
3530 }
3531 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3532                           string OpcodeStr> {
3533   // 64-bit vector types.
3534   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3535                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3536     let Inst{21-19} = 0b001; // imm6 = 001xxx
3537   }
3538   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3539                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3540     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3541   }
3542   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3543                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3544     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3545   }
3546   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3547                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3548                              // imm6 = xxxxxx
3549
3550   // 128-bit vector types.
3551   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3552                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3553     let Inst{21-19} = 0b001; // imm6 = 001xxx
3554   }
3555   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3556                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3557     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3558   }
3559   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3560                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3561     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3562   }
3563   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3564                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3565                              // imm6 = xxxxxx
3566 }
3567
3568 // Neon Shift Long operations,
3569 //   element sizes of 8, 16, 32 bits:
3570 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3571                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3572   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3573                  OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode> {
3574     let Inst{21-19} = 0b001; // imm6 = 001xxx
3575   }
3576   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3577                   OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode> {
3578     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3579   }
3580   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3581                   OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode> {
3582     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3583   }
3584 }
3585
3586 // Neon Shift Narrow operations,
3587 //   element sizes of 16, 32, 64 bits:
3588 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3589                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3590                       SDNode OpNode> {
3591   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3592                     OpcodeStr, !strconcat(Dt, "16"),
3593                     v8i8, v8i16, shr_imm8, OpNode> {
3594     let Inst{21-19} = 0b001; // imm6 = 001xxx
3595   }
3596   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3597                      OpcodeStr, !strconcat(Dt, "32"),
3598                      v4i16, v4i32, shr_imm16, OpNode> {
3599     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3600   }
3601   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3602                      OpcodeStr, !strconcat(Dt, "64"),
3603                      v2i32, v2i64, shr_imm32, OpNode> {
3604     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3605   }
3606 }
3607
3608 //===----------------------------------------------------------------------===//
3609 // Instruction Definitions.
3610 //===----------------------------------------------------------------------===//
3611
3612 // Vector Add Operations.
3613
3614 //   VADD     : Vector Add (integer and floating-point)
3615 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3616                          add, 1>;
3617 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3618                      v2f32, v2f32, fadd, 1>;
3619 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3620                      v4f32, v4f32, fadd, 1>;
3621 //   VADDL    : Vector Add Long (Q = D + D)
3622 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3623                             "vaddl", "s", add, sext, 1>;
3624 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3625                             "vaddl", "u", add, zext, 1>;
3626 //   VADDW    : Vector Add Wide (Q = Q + D)
3627 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3628 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3629 //   VHADD    : Vector Halving Add
3630 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3631                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3632                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3633 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3634                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3635                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3636 //   VRHADD   : Vector Rounding Halving Add
3637 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3638                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3639                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3640 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3641                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3642                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3643 //   VQADD    : Vector Saturating Add
3644 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3645                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3646                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3647 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3648                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3649                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3650 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3651 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3652                             int_arm_neon_vaddhn, 1>;
3653 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3654 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3655                             int_arm_neon_vraddhn, 1>;
3656
3657 // Vector Multiply Operations.
3658
3659 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3660 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3661                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3662 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3663                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3664 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3665                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3666 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3667                      v2f32, v2f32, fmul, 1>;
3668 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3669                      v4f32, v4f32, fmul, 1>;
3670 defm VMULsl   : N3VSL_HS<0b1000, "vmul", "i", mul>;
3671 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3672 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3673                        v2f32, fmul>;
3674
3675 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3676                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3677           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3678                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3679                                       (DSubReg_i16_reg imm:$lane))),
3680                               (SubReg_i16_lane imm:$lane)))>;
3681 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3682                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3683           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3684                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3685                                       (DSubReg_i32_reg imm:$lane))),
3686                               (SubReg_i32_lane imm:$lane)))>;
3687 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3688                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3689           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3690                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3691                                    (DSubReg_i32_reg imm:$lane))),
3692                            (SubReg_i32_lane imm:$lane)))>;
3693
3694 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3695 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3696                           IIC_VMULi16Q, IIC_VMULi32Q,
3697                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3698 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3699                             IIC_VMULi16Q, IIC_VMULi32Q,
3700                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3701 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3702                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3703                                                             imm:$lane)))),
3704           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3705                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3706                                          (DSubReg_i16_reg imm:$lane))),
3707                                  (SubReg_i16_lane imm:$lane)))>;
3708 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3709                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3710                                                             imm:$lane)))),
3711           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3712                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3713                                          (DSubReg_i32_reg imm:$lane))),
3714                                  (SubReg_i32_lane imm:$lane)))>;
3715
3716 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3717 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3718                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3719                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3720 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3721                               IIC_VMULi16Q, IIC_VMULi32Q,
3722                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3723 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3724                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3725                                                              imm:$lane)))),
3726           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3727                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3728                                           (DSubReg_i16_reg imm:$lane))),
3729                                   (SubReg_i16_lane imm:$lane)))>;
3730 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3731                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3732                                                              imm:$lane)))),
3733           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3734                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3735                                           (DSubReg_i32_reg imm:$lane))),
3736                                   (SubReg_i32_lane imm:$lane)))>;
3737
3738 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3739 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3740                          "vmull", "s", NEONvmulls, 1>;
3741 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3742                          "vmull", "u", NEONvmullu, 1>;
3743 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3744                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3745 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3746 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3747
3748 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3749 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3750                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3751 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3752                              "vqdmull", "s", int_arm_neon_vqdmull>;
3753
3754 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3755
3756 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3757 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3758                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3759 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3760                           v2f32, fmul_su, fadd_mlx>,
3761                 Requires<[HasNEON, UseFPVMLx]>;
3762 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3763                           v4f32, fmul_su, fadd_mlx>,
3764                 Requires<[HasNEON, UseFPVMLx]>;
3765 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3766                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3767 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3768                             v2f32, fmul_su, fadd_mlx>,
3769                 Requires<[HasNEON, UseFPVMLx]>;
3770 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3771                             v4f32, v2f32, fmul_su, fadd_mlx>,
3772                 Requires<[HasNEON, UseFPVMLx]>;
3773
3774 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3775                   (mul (v8i16 QPR:$src2),
3776                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3777           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3778                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3779                                       (DSubReg_i16_reg imm:$lane))),
3780                               (SubReg_i16_lane imm:$lane)))>;
3781
3782 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3783                   (mul (v4i32 QPR:$src2),
3784                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3785           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3786                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3787                                       (DSubReg_i32_reg imm:$lane))),
3788                               (SubReg_i32_lane imm:$lane)))>;
3789
3790 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3791                   (fmul_su (v4f32 QPR:$src2),
3792                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3793           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3794                            (v4f32 QPR:$src2),
3795                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3796                                    (DSubReg_i32_reg imm:$lane))),
3797                            (SubReg_i32_lane imm:$lane)))>,
3798           Requires<[HasNEON, UseFPVMLx]>;
3799
3800 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3801 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3802                               "vmlal", "s", NEONvmulls, add>;
3803 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3804                               "vmlal", "u", NEONvmullu, add>;
3805
3806 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3807 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3808
3809 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3810 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3811                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3812 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3813
3814 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3815 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3816                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3817 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3818                           v2f32, fmul_su, fsub_mlx>,
3819                 Requires<[HasNEON, UseFPVMLx]>;
3820 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3821                           v4f32, fmul_su, fsub_mlx>,
3822                 Requires<[HasNEON, UseFPVMLx]>;
3823 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3824                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3825 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3826                             v2f32, fmul_su, fsub_mlx>,
3827                 Requires<[HasNEON, UseFPVMLx]>;
3828 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3829                             v4f32, v2f32, fmul_su, fsub_mlx>,
3830                 Requires<[HasNEON, UseFPVMLx]>;
3831
3832 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3833                   (mul (v8i16 QPR:$src2),
3834                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3835           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3836                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3837                                       (DSubReg_i16_reg imm:$lane))),
3838                               (SubReg_i16_lane imm:$lane)))>;
3839
3840 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3841                   (mul (v4i32 QPR:$src2),
3842                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3843           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3844                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3845                                       (DSubReg_i32_reg imm:$lane))),
3846                               (SubReg_i32_lane imm:$lane)))>;
3847
3848 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3849                   (fmul_su (v4f32 QPR:$src2),
3850                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3851           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3852                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3853                                    (DSubReg_i32_reg imm:$lane))),
3854                            (SubReg_i32_lane imm:$lane)))>,
3855           Requires<[HasNEON, UseFPVMLx]>;
3856
3857 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3858 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3859                               "vmlsl", "s", NEONvmulls, sub>;
3860 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3861                               "vmlsl", "u", NEONvmullu, sub>;
3862
3863 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
3864 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
3865
3866 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
3867 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
3868                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3869 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
3870
3871 // Vector Subtract Operations.
3872
3873 //   VSUB     : Vector Subtract (integer and floating-point)
3874 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
3875                          "vsub", "i", sub, 0>;
3876 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
3877                      v2f32, v2f32, fsub, 0>;
3878 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
3879                      v4f32, v4f32, fsub, 0>;
3880 //   VSUBL    : Vector Subtract Long (Q = D - D)
3881 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3882                             "vsubl", "s", sub, sext, 0>;
3883 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
3884                             "vsubl", "u", sub, zext, 0>;
3885 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
3886 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
3887 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
3888 //   VHSUB    : Vector Halving Subtract
3889 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
3890                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3891                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
3892 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
3893                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3894                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
3895 //   VQSUB    : Vector Saturing Subtract
3896 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
3897                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3898                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
3899 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
3900                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
3901                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
3902 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
3903 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
3904                             int_arm_neon_vsubhn, 0>;
3905 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
3906 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
3907                             int_arm_neon_vrsubhn, 0>;
3908
3909 // Vector Comparisons.
3910
3911 //   VCEQ     : Vector Compare Equal
3912 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3913                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
3914 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
3915                      NEONvceq, 1>;
3916 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
3917                      NEONvceq, 1>;
3918
3919 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
3920                             "$Vd, $Vm, #0", NEONvceqz>;
3921
3922 //   VCGE     : Vector Compare Greater Than or Equal
3923 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3924                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
3925 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3926                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
3927 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
3928                      NEONvcge, 0>;
3929 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
3930                      NEONvcge, 0>;
3931
3932 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
3933                             "$Vd, $Vm, #0", NEONvcgez>;
3934 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
3935                             "$Vd, $Vm, #0", NEONvclez>;
3936
3937 //   VCGT     : Vector Compare Greater Than
3938 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3939                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
3940 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
3941                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
3942 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
3943                      NEONvcgt, 0>;
3944 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
3945                      NEONvcgt, 0>;
3946
3947 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
3948                             "$Vd, $Vm, #0", NEONvcgtz>;
3949 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
3950                             "$Vd, $Vm, #0", NEONvcltz>;
3951
3952 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
3953 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
3954                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
3955 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
3956                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
3957 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
3958 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
3959                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
3960 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
3961                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
3962 //   VTST     : Vector Test Bits
3963 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
3964                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
3965
3966 // Vector Bitwise Operations.
3967
3968 def vnotd : PatFrag<(ops node:$in),
3969                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
3970 def vnotq : PatFrag<(ops node:$in),
3971                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
3972
3973
3974 //   VAND     : Vector Bitwise AND
3975 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
3976                       v2i32, v2i32, and, 1>;
3977 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
3978                       v4i32, v4i32, and, 1>;
3979
3980 //   VEOR     : Vector Bitwise Exclusive OR
3981 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
3982                       v2i32, v2i32, xor, 1>;
3983 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
3984                       v4i32, v4i32, xor, 1>;
3985
3986 //   VORR     : Vector Bitwise OR
3987 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
3988                       v2i32, v2i32, or, 1>;
3989 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
3990                       v4i32, v4i32, or, 1>;
3991
3992 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
3993                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
3994                           IIC_VMOVImm,
3995                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
3996                           [(set DPR:$Vd,
3997                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
3998   let Inst{9} = SIMM{9};
3999 }
4000
4001 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4002                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4003                           IIC_VMOVImm,
4004                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4005                           [(set DPR:$Vd,
4006                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4007   let Inst{10-9} = SIMM{10-9};
4008 }
4009
4010 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4011                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4012                           IIC_VMOVImm,
4013                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4014                           [(set QPR:$Vd,
4015                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4016   let Inst{9} = SIMM{9};
4017 }
4018
4019 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4020                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4021                           IIC_VMOVImm,
4022                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4023                           [(set QPR:$Vd,
4024                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4025   let Inst{10-9} = SIMM{10-9};
4026 }
4027
4028
4029 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4030 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4031                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4032                      "vbic", "$Vd, $Vn, $Vm", "",
4033                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4034                                                  (vnotd DPR:$Vm))))]>;
4035 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4036                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4037                      "vbic", "$Vd, $Vn, $Vm", "",
4038                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4039                                                  (vnotq QPR:$Vm))))]>;
4040
4041 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4042                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4043                           IIC_VMOVImm,
4044                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4045                           [(set DPR:$Vd,
4046                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4047   let Inst{9} = SIMM{9};
4048 }
4049
4050 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4051                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4052                           IIC_VMOVImm,
4053                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4054                           [(set DPR:$Vd,
4055                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4056   let Inst{10-9} = SIMM{10-9};
4057 }
4058
4059 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4060                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4061                           IIC_VMOVImm,
4062                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4063                           [(set QPR:$Vd,
4064                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4065   let Inst{9} = SIMM{9};
4066 }
4067
4068 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4069                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4070                           IIC_VMOVImm,
4071                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4072                           [(set QPR:$Vd,
4073                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4074   let Inst{10-9} = SIMM{10-9};
4075 }
4076
4077 //   VORN     : Vector Bitwise OR NOT
4078 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4079                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4080                      "vorn", "$Vd, $Vn, $Vm", "",
4081                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4082                                                 (vnotd DPR:$Vm))))]>;
4083 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4084                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4085                      "vorn", "$Vd, $Vn, $Vm", "",
4086                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4087                                                 (vnotq QPR:$Vm))))]>;
4088
4089 //   VMVN     : Vector Bitwise NOT (Immediate)
4090
4091 let isReMaterializable = 1 in {
4092
4093 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4094                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4095                          "vmvn", "i16", "$Vd, $SIMM", "",
4096                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4097   let Inst{9} = SIMM{9};
4098 }
4099
4100 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4101                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4102                          "vmvn", "i16", "$Vd, $SIMM", "",
4103                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4104   let Inst{9} = SIMM{9};
4105 }
4106
4107 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4108                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4109                          "vmvn", "i32", "$Vd, $SIMM", "",
4110                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4111   let Inst{11-8} = SIMM{11-8};
4112 }
4113
4114 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4115                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4116                          "vmvn", "i32", "$Vd, $SIMM", "",
4117                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4118   let Inst{11-8} = SIMM{11-8};
4119 }
4120 }
4121
4122 //   VMVN     : Vector Bitwise NOT
4123 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4124                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4125                      "vmvn", "$Vd, $Vm", "",
4126                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4127 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4128                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4129                      "vmvn", "$Vd, $Vm", "",
4130                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4131 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4132 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4133
4134 //   VBSL     : Vector Bitwise Select
4135 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4136                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4137                      N3RegFrm, IIC_VCNTiD,
4138                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4139                      [(set DPR:$Vd,
4140                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4141
4142 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4143                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4144           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4145
4146 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4147                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4148                      N3RegFrm, IIC_VCNTiQ,
4149                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4150                      [(set QPR:$Vd,
4151                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4152
4153 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4154                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4155           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4156
4157 //   VBIF     : Vector Bitwise Insert if False
4158 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4159 // FIXME: This instruction's encoding MAY NOT BE correct.
4160 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4161                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4162                      N3RegFrm, IIC_VBINiD,
4163                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4164                      []>;
4165 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4166                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4167                      N3RegFrm, IIC_VBINiQ,
4168                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4169                      []>;
4170
4171 //   VBIT     : Vector Bitwise Insert if True
4172 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4173 // FIXME: This instruction's encoding MAY NOT BE correct.
4174 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4175                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4176                      N3RegFrm, IIC_VBINiD,
4177                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4178                      []>;
4179 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4180                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4181                      N3RegFrm, IIC_VBINiQ,
4182                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4183                      []>;
4184
4185 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4186 // for equivalent operations with different register constraints; it just
4187 // inserts copies.
4188
4189 // Vector Absolute Differences.
4190
4191 //   VABD     : Vector Absolute Difference
4192 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4193                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4194                            "vabd", "s", int_arm_neon_vabds, 1>;
4195 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4196                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4197                            "vabd", "u", int_arm_neon_vabdu, 1>;
4198 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4199                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4200 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4201                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4202
4203 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4204 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4205                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4206 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4207                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4208
4209 //   VABA     : Vector Absolute Difference and Accumulate
4210 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4211                              "vaba", "s", int_arm_neon_vabds, add>;
4212 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4213                              "vaba", "u", int_arm_neon_vabdu, add>;
4214
4215 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4216 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4217                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4218 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4219                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4220
4221 // Vector Maximum and Minimum.
4222
4223 //   VMAX     : Vector Maximum
4224 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4225                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4226                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4227 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4228                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4229                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4230 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4231                         "vmax", "f32",
4232                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4233 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4234                         "vmax", "f32",
4235                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4236
4237 //   VMIN     : Vector Minimum
4238 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4239                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4240                            "vmin", "s", int_arm_neon_vmins, 1>;
4241 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4242                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4243                            "vmin", "u", int_arm_neon_vminu, 1>;
4244 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4245                         "vmin", "f32",
4246                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4247 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4248                         "vmin", "f32",
4249                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4250
4251 // Vector Pairwise Operations.
4252
4253 //   VPADD    : Vector Pairwise Add
4254 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4255                         "vpadd", "i8",
4256                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4257 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4258                         "vpadd", "i16",
4259                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4260 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4261                         "vpadd", "i32",
4262                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4263 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4264                         IIC_VPBIND, "vpadd", "f32",
4265                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4266
4267 //   VPADDL   : Vector Pairwise Add Long
4268 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4269                              int_arm_neon_vpaddls>;
4270 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4271                              int_arm_neon_vpaddlu>;
4272
4273 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4274 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4275                               int_arm_neon_vpadals>;
4276 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4277                               int_arm_neon_vpadalu>;
4278
4279 //   VPMAX    : Vector Pairwise Maximum
4280 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4281                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4282 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4283                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4284 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4285                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4286 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4287                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4288 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4289                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4290 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4291                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4292 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4293                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4294
4295 //   VPMIN    : Vector Pairwise Minimum
4296 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4297                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4298 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4299                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4300 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4301                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4302 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4303                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4304 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4305                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4306 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4307                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4308 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4309                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4310
4311 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4312
4313 //   VRECPE   : Vector Reciprocal Estimate
4314 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4315                         IIC_VUNAD, "vrecpe", "u32",
4316                         v2i32, v2i32, int_arm_neon_vrecpe>;
4317 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4318                         IIC_VUNAQ, "vrecpe", "u32",
4319                         v4i32, v4i32, int_arm_neon_vrecpe>;
4320 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4321                         IIC_VUNAD, "vrecpe", "f32",
4322                         v2f32, v2f32, int_arm_neon_vrecpe>;
4323 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4324                         IIC_VUNAQ, "vrecpe", "f32",
4325                         v4f32, v4f32, int_arm_neon_vrecpe>;
4326
4327 //   VRECPS   : Vector Reciprocal Step
4328 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4329                         IIC_VRECSD, "vrecps", "f32",
4330                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4331 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4332                         IIC_VRECSQ, "vrecps", "f32",
4333                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4334
4335 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4336 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4337                          IIC_VUNAD, "vrsqrte", "u32",
4338                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4339 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4340                          IIC_VUNAQ, "vrsqrte", "u32",
4341                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4342 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4343                          IIC_VUNAD, "vrsqrte", "f32",
4344                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4345 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4346                          IIC_VUNAQ, "vrsqrte", "f32",
4347                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4348
4349 //   VRSQRTS  : Vector Reciprocal Square Root Step
4350 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4351                         IIC_VRECSD, "vrsqrts", "f32",
4352                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4353 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4354                         IIC_VRECSQ, "vrsqrts", "f32",
4355                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4356
4357 // Vector Shifts.
4358
4359 //   VSHL     : Vector Shift
4360 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4361                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4362                             "vshl", "s", int_arm_neon_vshifts>;
4363 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4364                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4365                             "vshl", "u", int_arm_neon_vshiftu>;
4366
4367 //   VSHL     : Vector Shift Left (Immediate)
4368 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4369
4370 //   VSHR     : Vector Shift Right (Immediate)
4371 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4372 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4373
4374 //   VSHLL    : Vector Shift Left Long
4375 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4376 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4377
4378 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4379 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4380                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4381                 ValueType OpTy, SDNode OpNode>
4382   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4383            ResTy, OpTy, OpNode> {
4384   let Inst{21-16} = op21_16;
4385   let DecoderMethod = "DecodeVSHLMaxInstruction";
4386 }
4387 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4388                           v8i16, v8i8, NEONvshlli>;
4389 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4390                           v4i32, v4i16, NEONvshlli>;
4391 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4392                           v2i64, v2i32, NEONvshlli>;
4393
4394 //   VSHRN    : Vector Shift Right and Narrow
4395 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4396                            NEONvshrn>;
4397
4398 //   VRSHL    : Vector Rounding Shift
4399 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4400                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4401                             "vrshl", "s", int_arm_neon_vrshifts>;
4402 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4403                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4404                             "vrshl", "u", int_arm_neon_vrshiftu>;
4405 //   VRSHR    : Vector Rounding Shift Right
4406 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4407 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4408
4409 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4410 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4411                            NEONvrshrn>;
4412
4413 //   VQSHL    : Vector Saturating Shift
4414 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4415                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4416                             "vqshl", "s", int_arm_neon_vqshifts>;
4417 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4418                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4419                             "vqshl", "u", int_arm_neon_vqshiftu>;
4420 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4421 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4422 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4423
4424 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4425 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4426
4427 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4428 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4429                            NEONvqshrns>;
4430 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4431                            NEONvqshrnu>;
4432
4433 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4434 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4435                            NEONvqshrnsu>;
4436
4437 //   VQRSHL   : Vector Saturating Rounding Shift
4438 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4439                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4440                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4441 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4442                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4443                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4444
4445 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4446 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4447                            NEONvqrshrns>;
4448 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4449                            NEONvqrshrnu>;
4450
4451 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4452 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4453                            NEONvqrshrnsu>;
4454
4455 //   VSRA     : Vector Shift Right and Accumulate
4456 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4457 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4458 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4459 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4460 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4461
4462 //   VSLI     : Vector Shift Left and Insert
4463 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4464
4465 //   VSRI     : Vector Shift Right and Insert
4466 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4467
4468 // Vector Absolute and Saturating Absolute.
4469
4470 //   VABS     : Vector Absolute Value
4471 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4472                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4473                            int_arm_neon_vabs>;
4474 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4475                         IIC_VUNAD, "vabs", "f32",
4476                         v2f32, v2f32, int_arm_neon_vabs>;
4477 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4478                         IIC_VUNAQ, "vabs", "f32",
4479                         v4f32, v4f32, int_arm_neon_vabs>;
4480
4481 //   VQABS    : Vector Saturating Absolute Value
4482 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4483                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4484                            int_arm_neon_vqabs>;
4485
4486 // Vector Negate.
4487
4488 def vnegd  : PatFrag<(ops node:$in),
4489                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4490 def vnegq  : PatFrag<(ops node:$in),
4491                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4492
4493 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4494   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4495         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4496         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4497 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4498   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4499         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4500         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4501
4502 //   VNEG     : Vector Negate (integer)
4503 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4504 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4505 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4506 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4507 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4508 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4509
4510 //   VNEG     : Vector Negate (floating-point)
4511 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4512                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4513                     "vneg", "f32", "$Vd, $Vm", "",
4514                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4515 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4516                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4517                     "vneg", "f32", "$Vd, $Vm", "",
4518                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4519
4520 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4521 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4522 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4523 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4524 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4525 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4526
4527 //   VQNEG    : Vector Saturating Negate
4528 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4529                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4530                            int_arm_neon_vqneg>;
4531
4532 // Vector Bit Counting Operations.
4533
4534 //   VCLS     : Vector Count Leading Sign Bits
4535 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4536                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4537                            int_arm_neon_vcls>;
4538 //   VCLZ     : Vector Count Leading Zeros
4539 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4540                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4541                            int_arm_neon_vclz>;
4542 //   VCNT     : Vector Count One Bits
4543 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4544                         IIC_VCNTiD, "vcnt", "8",
4545                         v8i8, v8i8, int_arm_neon_vcnt>;
4546 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4547                         IIC_VCNTiQ, "vcnt", "8",
4548                         v16i8, v16i8, int_arm_neon_vcnt>;
4549
4550 // Vector Swap
4551 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4552                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4553                      "vswp", "$Vd, $Vm", "", []>;
4554 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4555                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4556                      "vswp", "$Vd, $Vm", "", []>;
4557
4558 // Vector Move Operations.
4559
4560 //   VMOV     : Vector Move (Register)
4561 def : InstAlias<"vmov${p} $Vd, $Vm",
4562                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4563 def : InstAlias<"vmov${p} $Vd, $Vm",
4564                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4565 defm : VFPDTAnyNoF64InstAlias<"vmov${p}", "$Vd, $Vm",
4566                               (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4567 defm : VFPDTAnyNoF64InstAlias<"vmov${p}", "$Vd, $Vm",
4568                               (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4569
4570 //   VMOV     : Vector Move (Immediate)
4571
4572 let isReMaterializable = 1 in {
4573 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4574                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4575                          "vmov", "i8", "$Vd, $SIMM", "",
4576                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4577 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4578                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4579                          "vmov", "i8", "$Vd, $SIMM", "",
4580                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4581
4582 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4583                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4584                          "vmov", "i16", "$Vd, $SIMM", "",
4585                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4586   let Inst{9} = SIMM{9};
4587 }
4588
4589 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4590                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4591                          "vmov", "i16", "$Vd, $SIMM", "",
4592                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4593  let Inst{9} = SIMM{9};
4594 }
4595
4596 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4597                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4598                          "vmov", "i32", "$Vd, $SIMM", "",
4599                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4600   let Inst{11-8} = SIMM{11-8};
4601 }
4602
4603 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4604                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4605                          "vmov", "i32", "$Vd, $SIMM", "",
4606                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4607   let Inst{11-8} = SIMM{11-8};
4608 }
4609
4610 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4611                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4612                          "vmov", "i64", "$Vd, $SIMM", "",
4613                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4614 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4615                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4616                          "vmov", "i64", "$Vd, $SIMM", "",
4617                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4618
4619 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4620                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4621                          "vmov", "f32", "$Vd, $SIMM", "",
4622                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4623 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4624                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4625                          "vmov", "f32", "$Vd, $SIMM", "",
4626                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4627 } // isReMaterializable
4628
4629 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4630
4631 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4632                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4633                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4634                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4635                                            imm:$lane))]> {
4636   let Inst{21}  = lane{2};
4637   let Inst{6-5} = lane{1-0};
4638 }
4639 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4640                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4641                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4642                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4643                                            imm:$lane))]> {
4644   let Inst{21} = lane{1};
4645   let Inst{6}  = lane{0};
4646 }
4647 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4648                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4649                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4650                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4651                                            imm:$lane))]> {
4652   let Inst{21}  = lane{2};
4653   let Inst{6-5} = lane{1-0};
4654 }
4655 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4656                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4657                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4658                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4659                                            imm:$lane))]> {
4660   let Inst{21} = lane{1};
4661   let Inst{6}  = lane{0};
4662 }
4663 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4664                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4665                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4666                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4667                                            imm:$lane))]> {
4668   let Inst{21} = lane{0};
4669 }
4670 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4671 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4672           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4673                            (DSubReg_i8_reg imm:$lane))),
4674                      (SubReg_i8_lane imm:$lane))>;
4675 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4676           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4677                              (DSubReg_i16_reg imm:$lane))),
4678                      (SubReg_i16_lane imm:$lane))>;
4679 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4680           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4681                            (DSubReg_i8_reg imm:$lane))),
4682                      (SubReg_i8_lane imm:$lane))>;
4683 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4684           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4685                              (DSubReg_i16_reg imm:$lane))),
4686                      (SubReg_i16_lane imm:$lane))>;
4687 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4688           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4689                              (DSubReg_i32_reg imm:$lane))),
4690                      (SubReg_i32_lane imm:$lane))>;
4691 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4692           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4693                           (SSubReg_f32_reg imm:$src2))>;
4694 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4695           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4696                           (SSubReg_f32_reg imm:$src2))>;
4697 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4698 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4699 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4700           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4701
4702
4703 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4704
4705 let Constraints = "$src1 = $V" in {
4706 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4707                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4708                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4709                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4710                                            GPR:$R, imm:$lane))]> {
4711   let Inst{21}  = lane{2};
4712   let Inst{6-5} = lane{1-0};
4713 }
4714 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4715                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4716                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4717                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4718                                            GPR:$R, imm:$lane))]> {
4719   let Inst{21} = lane{1};
4720   let Inst{6}  = lane{0};
4721 }
4722 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4723                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4724                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4725                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4726                                            GPR:$R, imm:$lane))]> {
4727   let Inst{21} = lane{0};
4728 }
4729 }
4730 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4731           (v16i8 (INSERT_SUBREG QPR:$src1,
4732                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4733                                    (DSubReg_i8_reg imm:$lane))),
4734                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4735                   (DSubReg_i8_reg imm:$lane)))>;
4736 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4737           (v8i16 (INSERT_SUBREG QPR:$src1,
4738                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4739                                      (DSubReg_i16_reg imm:$lane))),
4740                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4741                   (DSubReg_i16_reg imm:$lane)))>;
4742 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4743           (v4i32 (INSERT_SUBREG QPR:$src1,
4744                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4745                                      (DSubReg_i32_reg imm:$lane))),
4746                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4747                   (DSubReg_i32_reg imm:$lane)))>;
4748
4749 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4750           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4751                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4752 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4753           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4754                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4755
4756 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4757 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4758 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4759           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4760
4761 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4762           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4763 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4764           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4765 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4766           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4767
4768 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4769           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4770 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4771           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4772 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4773           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4774
4775 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4776           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4777                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4778                          dsub_0)>;
4779 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4780           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4781                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4782                          dsub_0)>;
4783 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4784           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4785                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4786                          dsub_0)>;
4787
4788 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4789
4790 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4791   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4792           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4793           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4794 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4795   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4796           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4797           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4798
4799 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4800 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4801 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4802 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4803 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4804 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4805
4806 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4807 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4808
4809 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4810
4811 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4812               ValueType Ty, Operand IdxTy>
4813   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4814               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4815               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4816
4817 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4818               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4819   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4820               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4821               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4822                                       VectorIndex32:$lane)))]>;
4823
4824 // Inst{19-16} is partially specified depending on the element size.
4825
4826 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4827   bits<3> lane;
4828   let Inst{19-17} = lane{2-0};
4829 }
4830 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4831   bits<2> lane;
4832   let Inst{19-18} = lane{1-0};
4833 }
4834 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4835   bits<1> lane;
4836   let Inst{19} = lane{0};
4837 }
4838 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4839   bits<3> lane;
4840   let Inst{19-17} = lane{2-0};
4841 }
4842 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4843   bits<2> lane;
4844   let Inst{19-18} = lane{1-0};
4845 }
4846 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
4847   bits<1> lane;
4848   let Inst{19} = lane{0};
4849 }
4850
4851 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4852           (VDUPLN32d DPR:$Vm, imm:$lane)>;
4853
4854 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
4855           (VDUPLN32q DPR:$Vm, imm:$lane)>;
4856
4857 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
4858           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
4859                                   (DSubReg_i8_reg imm:$lane))),
4860                            (SubReg_i8_lane imm:$lane)))>;
4861 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
4862           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
4863                                     (DSubReg_i16_reg imm:$lane))),
4864                             (SubReg_i16_lane imm:$lane)))>;
4865 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
4866           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
4867                                     (DSubReg_i32_reg imm:$lane))),
4868                             (SubReg_i32_lane imm:$lane)))>;
4869 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
4870           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
4871                                    (DSubReg_i32_reg imm:$lane))),
4872                            (SubReg_i32_lane imm:$lane)))>;
4873
4874 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4875                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
4876 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
4877                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
4878
4879 //   VMOVN    : Vector Narrowing Move
4880 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
4881                          "vmovn", "i", trunc>;
4882 //   VQMOVN   : Vector Saturating Narrowing Move
4883 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
4884                             "vqmovn", "s", int_arm_neon_vqmovns>;
4885 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
4886                             "vqmovn", "u", int_arm_neon_vqmovnu>;
4887 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
4888                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
4889 //   VMOVL    : Vector Lengthening Move
4890 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
4891 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
4892
4893 // Vector Conversions.
4894
4895 //   VCVT     : Vector Convert Between Floating-Point and Integers
4896 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4897                      v2i32, v2f32, fp_to_sint>;
4898 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4899                      v2i32, v2f32, fp_to_uint>;
4900 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4901                      v2f32, v2i32, sint_to_fp>;
4902 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4903                      v2f32, v2i32, uint_to_fp>;
4904
4905 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
4906                      v4i32, v4f32, fp_to_sint>;
4907 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
4908                      v4i32, v4f32, fp_to_uint>;
4909 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
4910                      v4f32, v4i32, sint_to_fp>;
4911 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
4912                      v4f32, v4i32, uint_to_fp>;
4913
4914 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
4915 let DecoderMethod = "DecodeVCVTD" in {
4916 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4917                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
4918 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4919                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
4920 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4921                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
4922 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4923                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
4924 }
4925
4926 let DecoderMethod = "DecodeVCVTQ" in {
4927 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
4928                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
4929 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
4930                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
4931 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
4932                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
4933 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
4934                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
4935 }
4936
4937 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
4938 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
4939                         IIC_VUNAQ, "vcvt", "f16.f32",
4940                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
4941                 Requires<[HasNEON, HasFP16]>;
4942 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
4943                         IIC_VUNAQ, "vcvt", "f32.f16",
4944                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
4945                 Requires<[HasNEON, HasFP16]>;
4946
4947 // Vector Reverse.
4948
4949 //   VREV64   : Vector Reverse elements within 64-bit doublewords
4950
4951 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4952   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
4953         (ins DPR:$Vm), IIC_VMOVD,
4954         OpcodeStr, Dt, "$Vd, $Vm", "",
4955         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
4956 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4957   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
4958         (ins QPR:$Vm), IIC_VMOVQ,
4959         OpcodeStr, Dt, "$Vd, $Vm", "",
4960         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
4961
4962 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
4963 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
4964 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
4965 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
4966
4967 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
4968 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
4969 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
4970 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
4971
4972 //   VREV32   : Vector Reverse elements within 32-bit words
4973
4974 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4975   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
4976         (ins DPR:$Vm), IIC_VMOVD,
4977         OpcodeStr, Dt, "$Vd, $Vm", "",
4978         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
4979 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4980   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
4981         (ins QPR:$Vm), IIC_VMOVQ,
4982         OpcodeStr, Dt, "$Vd, $Vm", "",
4983         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
4984
4985 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
4986 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
4987
4988 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
4989 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
4990
4991 //   VREV16   : Vector Reverse elements within 16-bit halfwords
4992
4993 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4994   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
4995         (ins DPR:$Vm), IIC_VMOVD,
4996         OpcodeStr, Dt, "$Vd, $Vm", "",
4997         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
4998 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
4999   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5000         (ins QPR:$Vm), IIC_VMOVQ,
5001         OpcodeStr, Dt, "$Vd, $Vm", "",
5002         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5003
5004 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5005 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5006
5007 // Other Vector Shuffles.
5008
5009 //  Aligned extractions: really just dropping registers
5010
5011 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5012       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5013              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5014
5015 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5016
5017 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5018
5019 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5020
5021 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5022
5023 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5024
5025
5026 //   VEXT     : Vector Extract
5027
5028 class VEXTd<string OpcodeStr, string Dt, ValueType Ty>
5029   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5030         (ins DPR:$Vn, DPR:$Vm, i32imm:$index), NVExtFrm,
5031         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5032         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5033                                       (Ty DPR:$Vm), imm:$index)))]> {
5034   bits<4> index;
5035   let Inst{11-8} = index{3-0};
5036 }
5037
5038 class VEXTq<string OpcodeStr, string Dt, ValueType Ty>
5039   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5040         (ins QPR:$Vn, QPR:$Vm, i32imm:$index), NVExtFrm,
5041         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5042         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5043                                       (Ty QPR:$Vm), imm:$index)))]> {
5044   bits<4> index;
5045   let Inst{11-8} = index{3-0};
5046 }
5047
5048 def VEXTd8  : VEXTd<"vext", "8",  v8i8> {
5049   let Inst{11-8} = index{3-0};
5050 }
5051 def VEXTd16 : VEXTd<"vext", "16", v4i16> {
5052   let Inst{11-9} = index{2-0};
5053   let Inst{8}    = 0b0;
5054 }
5055 def VEXTd32 : VEXTd<"vext", "32", v2i32> {
5056   let Inst{11-10} = index{1-0};
5057   let Inst{9-8}    = 0b00;
5058 }
5059 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5060                            (v2f32 DPR:$Vm),
5061                            (i32 imm:$index))),
5062           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5063
5064 def VEXTq8  : VEXTq<"vext", "8",  v16i8> {
5065   let Inst{11-8} = index{3-0};
5066 }
5067 def VEXTq16 : VEXTq<"vext", "16", v8i16> {
5068   let Inst{11-9} = index{2-0};
5069   let Inst{8}    = 0b0;
5070 }
5071 def VEXTq32 : VEXTq<"vext", "32", v4i32> {
5072   let Inst{11-10} = index{1-0};
5073   let Inst{9-8}    = 0b00;
5074 }
5075 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5076                            (v4f32 QPR:$Vm),
5077                            (i32 imm:$index))),
5078           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5079
5080 //   VTRN     : Vector Transpose
5081
5082 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5083 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5084 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5085
5086 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5087 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5088 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5089
5090 //   VUZP     : Vector Unzip (Deinterleave)
5091
5092 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5093 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5094 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5095
5096 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5097 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5098 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5099
5100 //   VZIP     : Vector Zip (Interleave)
5101
5102 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5103 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5104 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5105
5106 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5107 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5108 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5109
5110 // Vector Table Lookup and Table Extension.
5111
5112 //   VTBL     : Vector Table Lookup
5113 let DecoderMethod = "DecodeTBLInstruction" in {
5114 def  VTBL1
5115   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5116         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5117         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5118         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5119 let hasExtraSrcRegAllocReq = 1 in {
5120 def  VTBL2
5121   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5122         (ins DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5123         "vtbl", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "", []>;
5124 def  VTBL3
5125   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5126         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5127         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm", "", []>;
5128 def  VTBL4
5129   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5130         (ins DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm),
5131         NVTBLFrm, IIC_VTB4,
5132         "vtbl", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm", "", []>;
5133 } // hasExtraSrcRegAllocReq = 1
5134
5135 def  VTBL2Pseudo
5136   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
5137 def  VTBL3Pseudo
5138   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5139 def  VTBL4Pseudo
5140   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5141
5142 //   VTBX     : Vector Table Extension
5143 def  VTBX1
5144   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5145         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5146         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5147         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5148                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5149 let hasExtraSrcRegAllocReq = 1 in {
5150 def  VTBX2
5151   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5152         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5153         "vtbx", "8", "$Vd, \\{$Vn, $tbl2\\}, $Vm", "$orig = $Vd", []>;
5154 def  VTBX3
5155   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5156         (ins DPR:$orig, DPR:$Vn, DPR:$tbl2, DPR:$tbl3, DPR:$Vm),
5157         NVTBLFrm, IIC_VTBX3,
5158         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3\\}, $Vm",
5159         "$orig = $Vd", []>;
5160 def  VTBX4
5161   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd), (ins DPR:$orig, DPR:$Vn,
5162         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5163         "vtbx", "8", "$Vd, \\{$Vn, $tbl2, $tbl3, $tbl4\\}, $Vm",
5164         "$orig = $Vd", []>;
5165 } // hasExtraSrcRegAllocReq = 1
5166
5167 def  VTBX2Pseudo
5168   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
5169                 IIC_VTBX2, "$orig = $dst", []>;
5170 def  VTBX3Pseudo
5171   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5172                 IIC_VTBX3, "$orig = $dst", []>;
5173 def  VTBX4Pseudo
5174   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5175                 IIC_VTBX4, "$orig = $dst", []>;
5176 } // DecoderMethod = "DecodeTBLInstruction"
5177
5178 //===----------------------------------------------------------------------===//
5179 // NEON instructions for single-precision FP math
5180 //===----------------------------------------------------------------------===//
5181
5182 class N2VSPat<SDNode OpNode, NeonI Inst>
5183   : NEONFPPat<(f32 (OpNode SPR:$a)),
5184               (EXTRACT_SUBREG
5185                (v2f32 (COPY_TO_REGCLASS (Inst
5186                 (INSERT_SUBREG
5187                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5188                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5189
5190 class N3VSPat<SDNode OpNode, NeonI Inst>
5191   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5192               (EXTRACT_SUBREG
5193                (v2f32 (COPY_TO_REGCLASS (Inst
5194                 (INSERT_SUBREG
5195                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5196                  SPR:$a, ssub_0),
5197                 (INSERT_SUBREG
5198                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5199                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5200
5201 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5202   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5203               (EXTRACT_SUBREG
5204                (v2f32 (COPY_TO_REGCLASS (Inst
5205                 (INSERT_SUBREG
5206                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5207                  SPR:$acc, ssub_0),
5208                 (INSERT_SUBREG
5209                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5210                  SPR:$a, ssub_0),
5211                 (INSERT_SUBREG
5212                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5213                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5214
5215 def : N3VSPat<fadd, VADDfd>;
5216 def : N3VSPat<fsub, VSUBfd>;
5217 def : N3VSPat<fmul, VMULfd>;
5218 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5219       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5220 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5221       Requires<[HasNEON, UseNEONForFP, UseFPVMLx]>;
5222 def : N2VSPat<fabs, VABSfd>;
5223 def : N2VSPat<fneg, VNEGfd>;
5224 def : N3VSPat<NEONfmax, VMAXfd>;
5225 def : N3VSPat<NEONfmin, VMINfd>;
5226 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5227 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5228 def : N2VSPat<arm_sitof, VCVTs2fd>;
5229 def : N2VSPat<arm_uitof, VCVTu2fd>;
5230
5231 //===----------------------------------------------------------------------===//
5232 // Non-Instruction Patterns
5233 //===----------------------------------------------------------------------===//
5234
5235 // bit_convert
5236 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5237 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5238 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5239 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5240 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5241 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5242 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5243 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5244 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5245 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5246 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5247 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5248 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5249 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5250 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5251 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5252 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5253 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5254 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5255 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5256 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5257 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5258 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5259 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5260 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5261 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5262 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5263 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5264 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5265 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5266
5267 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5268 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5269 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5270 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5271 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5272 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5273 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5274 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5275 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5276 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5277 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5278 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5279 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5280 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5281 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5282 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5283 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5284 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5285 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5286 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5287 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5288 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5289 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5290 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5291 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5292 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5293 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5294 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5295 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5296 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5297
5298
5299 //===----------------------------------------------------------------------===//
5300 // Assembler aliases
5301 //
5302
5303 // VAND/VEOR/VORR accept but do not require a type suffix.
5304 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5305                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5306 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5307                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5308 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5309                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5310 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5311                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5312 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5313                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5314 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5315                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5316
5317 // VLD1 requires a size suffix, but also accepts type specific variants.
5318 // Load one D register.
5319 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5320                           (VLD1d8 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5321 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5322                           (VLD1d16 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5323 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5324                           (VLD1d32 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5325 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5326                           (VLD1d64 VecListOneD:$Vd, addrmode6:$Rn, pred:$p)>;
5327 //        with writeback, fixed stride
5328 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5329           (VLD1d8wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5330 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5331           (VLD1d16wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5332 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5333           (VLD1d32wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5334 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5335           (VLD1d64wb_fixed VecListOneD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5336 //        with writeback, register stride
5337 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5338           (VLD1d8wb_register  VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5339                               rGPR:$Rm, pred:$p)>;
5340 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5341           (VLD1d16wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5342                               rGPR:$Rm, pred:$p)>;
5343 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5344           (VLD1d32wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5345                               rGPR:$Rm, pred:$p)>;
5346 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5347           (VLD1d64wb_register VecListOneD:$Vd, zero_reg, addrmode6:$Rn,
5348                               rGPR:$Rm, pred:$p)>;
5349
5350 // Load two D registers.
5351 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5352                           (VLD1q8 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5353 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5354                           (VLD1q16 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5355 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5356                           (VLD1q32 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5357 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5358                           (VLD1q64 VecListTwoD:$Vd, addrmode6:$Rn, pred:$p)>;
5359 //        with writeback, fixed stride
5360 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5361           (VLD1q8wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5362 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5363           (VLD1q16wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5364 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5365           (VLD1q32wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5366 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5367           (VLD1q64wb_fixed VecListTwoD:$Vd, zero_reg, addrmode6:$Rn, pred:$p)>;
5368 //        with writeback, register stride
5369 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5370           (VLD1q8wb_register  VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5371                               rGPR:$Rm, pred:$p)>;
5372 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5373           (VLD1q16wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5374                               rGPR:$Rm, pred:$p)>;
5375 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5376           (VLD1q32wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5377                               rGPR:$Rm, pred:$p)>;
5378 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5379           (VLD1q64wb_register VecListTwoD:$Vd, zero_reg, addrmode6:$Rn,
5380                               rGPR:$Rm, pred:$p)>;
5381
5382 // Load three D registers.
5383 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5384                           (VLD1d8T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5385 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5386                           (VLD1d16T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5387 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5388                           (VLD1d32T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5389 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5390                           (VLD1d64T VecListThreeD:$Vd, addrmode6:$Rn, pred:$p)>;
5391 //        with writeback, fixed stride
5392 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5393                           (VLD1d8Twb_fixed VecListThreeD:$Vd, zero_reg,
5394                                            addrmode6:$Rn, pred:$p)>;
5395 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5396                           (VLD1d16Twb_fixed VecListThreeD:$Vd, zero_reg,
5397                                             addrmode6:$Rn, pred:$p)>;
5398 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5399                           (VLD1d32Twb_fixed VecListThreeD:$Vd, zero_reg,
5400                                             addrmode6:$Rn, pred:$p)>;
5401 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5402                           (VLD1d64Twb_fixed VecListThreeD:$Vd, zero_reg,
5403                                             addrmode6:$Rn, pred:$p)>;
5404 //        with writeback, register stride
5405 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5406                         (VLD1d8Twb_register VecListThreeD:$Vd, zero_reg,
5407                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5408 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5409                         (VLD1d16Twb_register VecListThreeD:$Vd, zero_reg,
5410                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5411 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5412                         (VLD1d32Twb_register VecListThreeD:$Vd, zero_reg,
5413                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5414 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5415                         (VLD1d64Twb_register VecListThreeD:$Vd, zero_reg,
5416                                              addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5417
5418
5419 // Load four D registers.
5420 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5421                           (VLD1d8Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5422 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5423                           (VLD1d16Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5424 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5425                           (VLD1d32Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5426 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn",
5427                           (VLD1d64Q VecListFourD:$Vd, addrmode6:$Rn, pred:$p)>;
5428 //        with writeback, fixed stride
5429 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5430                           (VLD1d8Qwb_fixed VecListFourD:$Vd, zero_reg,
5431                                            addrmode6:$Rn, pred:$p)>;
5432 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5433                           (VLD1d16Qwb_fixed VecListFourD:$Vd, zero_reg,
5434                                             addrmode6:$Rn, pred:$p)>;
5435 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5436                           (VLD1d32Qwb_fixed VecListFourD:$Vd, zero_reg,
5437                                             addrmode6:$Rn, pred:$p)>;
5438 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn!",
5439                           (VLD1d64Qwb_fixed VecListFourD:$Vd, zero_reg,
5440                                             addrmode6:$Rn, pred:$p)>;
5441 //        with writeback, register stride
5442 defm : VFPDT8ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5443                        (VLD1d8Qwb_register VecListFourD:$Vd, zero_reg,
5444                                            addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5445 defm : VFPDT16ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5446                        (VLD1d16Qwb_register VecListFourD:$Vd, zero_reg,
5447                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5448 defm : VFPDT32ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5449                        (VLD1d32Qwb_register VecListFourD:$Vd, zero_reg,
5450                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5451 defm : VFPDT64ReqInstAlias<"vld1${p}", "$Vd, $Rn, $Rm",
5452                        (VLD1d64Qwb_register VecListFourD:$Vd, zero_reg,
5453                                             addrmode6:$Rn, rGPR:$Rm, pred:$p)>;
5454
5455 // VST1 requires a size suffix, but also accepts type specific variants.
5456 // Store one D register.
5457 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5458                           (VST1d8 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5459 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5460                           (VST1d16 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5461 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5462                           (VST1d32 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5463 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5464                           (VST1d64 addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5465 //        with writeback, fixed stride
5466 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5467           (VST1d8wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5468 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5469           (VST1d16wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5470 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5471           (VST1d32wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5472 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5473           (VST1d64wb_fixed zero_reg, addrmode6:$Rn, VecListOneD:$Vd, pred:$p)>;
5474 //        with writeback, register stride
5475 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5476           (VST1d8wb_register  zero_reg, addrmode6:$Rn, rGPR:$Rm,
5477                               VecListOneD:$Vd, pred:$p)>;
5478 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5479           (VST1d16wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5480                               VecListOneD:$Vd, pred:$p)>;
5481 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5482           (VST1d32wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5483                               VecListOneD:$Vd, pred:$p)>;
5484 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5485           (VST1d64wb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5486                               VecListOneD:$Vd, pred:$p)>;
5487
5488 // Store two D registers.
5489 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5490                           (VST1q8 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5491 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5492                           (VST1q16 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5493 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5494                           (VST1q32 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5495 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5496                           (VST1q64 addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5497 //        with writeback, fixed stride
5498 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5499           (VST1q8wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5500 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5501           (VST1q16wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5502 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5503           (VST1q32wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5504 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5505           (VST1q64wb_fixed zero_reg, addrmode6:$Rn, VecListTwoD:$Vd, pred:$p)>;
5506 //        with writeback, register stride
5507 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5508           (VST1q8wb_register  zero_reg, addrmode6:$Rn,
5509                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5510 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5511           (VST1q16wb_register zero_reg, addrmode6:$Rn,
5512                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5513 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5514           (VST1q32wb_register zero_reg, addrmode6:$Rn,
5515                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5516 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5517           (VST1q64wb_register zero_reg, addrmode6:$Rn,
5518                               rGPR:$Rm, VecListTwoD:$Vd, pred:$p)>;
5519
5520 // Load three D registers.
5521 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5522                           (VST1d8T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5523 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5524                           (VST1d16T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5525 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5526                           (VST1d32T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5527 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5528                           (VST1d64T addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5529 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5530         (VST1d8Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5531 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5532         (VST1d16Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5533 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5534         (VST1d32Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5535 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5536         (VST1d64Twb_fixed zero_reg, addrmode6:$Rn, VecListThreeD:$Vd, pred:$p)>;
5537 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5538         (VST1d8Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5539                             VecListThreeD:$Vd, pred:$p)>;
5540 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5541         (VST1d16Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5542                              VecListThreeD:$Vd, pred:$p)>;
5543 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5544         (VST1d32Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5545                              VecListThreeD:$Vd, pred:$p)>;
5546 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5547         (VST1d64Twb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5548                              VecListThreeD:$Vd, pred:$p)>;
5549
5550 // Load four D registers.
5551 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5552                           (VST1d8Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5553 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5554                           (VST1d16Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5555 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5556                           (VST1d32Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5557 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn",
5558                           (VST1d64Q addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5559 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5560         (VST1d8Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5561 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5562         (VST1d16Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5563 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5564         (VST1d32Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5565 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn!",
5566         (VST1d64Qwb_fixed zero_reg, addrmode6:$Rn, VecListFourD:$Vd, pred:$p)>;
5567 defm : VFPDT8ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5568         (VST1d8Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5569                             VecListFourD:$Vd, pred:$p)>;
5570 defm : VFPDT16ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5571         (VST1d16Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5572                              VecListFourD:$Vd, pred:$p)>;
5573 defm : VFPDT32ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5574         (VST1d32Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5575                              VecListFourD:$Vd, pred:$p)>;
5576 defm : VFPDT64ReqInstAlias<"vst1${p}", "$Vd, $Rn, $Rm",
5577         (VST1d64Qwb_register zero_reg, addrmode6:$Rn, rGPR:$Rm,
5578                              VecListFourD:$Vd, pred:$p)>;
5579
5580
5581 // VTRN instructions data type suffix aliases for more-specific types.
5582 defm : VFPDT8ReqInstAlias <"vtrn${p}", "$Dd, $Dm",
5583                           (VTRNd8 DPR:$Dd, DPR:$Dm, pred:$p)>;
5584 defm : VFPDT16ReqInstAlias<"vtrn${p}", "$Dd, $Dm",
5585                           (VTRNd16 DPR:$Dd, DPR:$Dm, pred:$p)>;
5586 defm : VFPDT32ReqInstAlias<"vtrn${p}", "$Dd, $Dm",
5587                           (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5588
5589 defm : VFPDT8ReqInstAlias <"vtrn${p}", "$Qd, $Qm",
5590                           (VTRNq8 QPR:$Qd, QPR:$Qm, pred:$p)>;
5591 defm : VFPDT16ReqInstAlias<"vtrn${p}", "$Qd, $Qm",
5592                           (VTRNq16 QPR:$Qd, QPR:$Qm, pred:$p)>;
5593 defm : VFPDT32ReqInstAlias<"vtrn${p}", "$Qd, $Qm",
5594                           (VTRNq32 QPR:$Qd, QPR:$Qm, pred:$p)>;
5595
5596 // FIXME: Proof of concept pseudos. We want to parameterize these for all
5597 // the suffices we have to support.
5598 defm VLD1LNdAsm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr",
5599                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5600 defm VLD1LNdAsm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr",
5601                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5602 defm VLD1LNdAsm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr",
5603                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;