lib/Target/ARM/ARMInstrNEON.td

   1 //===-- ARMInstrNEON.td - NEON support for ARM -------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  43 def nImmVMOVI32Neg : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  46 }
  47 def nImmVMOVF32 : Operand<i32> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  52 def nImmSplatI64 : Operand<i32> {
  53   let PrintMethod = "printNEONModImmOperand";
  54   let ParserMatchClass = nImmSplatI64AsmOperand;
  55 }
  56
  57 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  58 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  59 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  60 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  61   return ((uint64_t)Imm) < 8;
  62 }]> {
  63   let ParserMatchClass = VectorIndex8Operand;
  64   let PrintMethod = "printVectorIndex";
  65   let MIOperandInfo = (ops i32imm);
  66 }
  67 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  68   return ((uint64_t)Imm) < 4;
  69 }]> {
  70   let ParserMatchClass = VectorIndex16Operand;
  71   let PrintMethod = "printVectorIndex";
  72   let MIOperandInfo = (ops i32imm);
  73 }
  74 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  75   return ((uint64_t)Imm) < 2;
  76 }]> {
  77   let ParserMatchClass = VectorIndex32Operand;
  78   let PrintMethod = "printVectorIndex";
  79   let MIOperandInfo = (ops i32imm);
  80 }
  81
  82 // Register list of one D register.
  83 def VecListOneDAsmOperand : AsmOperandClass {
  84   let Name = "VecListOneD";
  85   let ParserMethod = "parseVectorList";
  86   let RenderMethod = "addVecListOperands";
  87 }
  88 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  89   let ParserMatchClass = VecListOneDAsmOperand;
  90 }
  91 // Register list of two sequential D registers.
  92 def VecListDPairAsmOperand : AsmOperandClass {
  93   let Name = "VecListDPair";
  94   let ParserMethod = "parseVectorList";
  95   let RenderMethod = "addVecListOperands";
  96 }
  97 def VecListDPair : RegisterOperand<DPair, "printVectorListTwo"> {
  98   let ParserMatchClass = VecListDPairAsmOperand;
  99 }
 100 // Register list of three sequential D registers.
 101 def VecListThreeDAsmOperand : AsmOperandClass {
 102   let Name = "VecListThreeD";
 103   let ParserMethod = "parseVectorList";
 104   let RenderMethod = "addVecListOperands";
 105 }
 106 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 107   let ParserMatchClass = VecListThreeDAsmOperand;
 108 }
 109 // Register list of four sequential D registers.
 110 def VecListFourDAsmOperand : AsmOperandClass {
 111   let Name = "VecListFourD";
 112   let ParserMethod = "parseVectorList";
 113   let RenderMethod = "addVecListOperands";
 114 }
 115 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 116   let ParserMatchClass = VecListFourDAsmOperand;
 117 }
 118 // Register list of two D registers spaced by 2 (two sequential Q registers).
 119 def VecListDPairSpacedAsmOperand : AsmOperandClass {
 120   let Name = "VecListDPairSpaced";
 121   let ParserMethod = "parseVectorList";
 122   let RenderMethod = "addVecListOperands";
 123 }
 124 def VecListDPairSpaced : RegisterOperand<DPair, "printVectorListTwoSpaced"> {
 125   let ParserMatchClass = VecListDPairSpacedAsmOperand;
 126 }
 127 // Register list of three D registers spaced by 2 (three Q registers).
 128 def VecListThreeQAsmOperand : AsmOperandClass {
 129   let Name = "VecListThreeQ";
 130   let ParserMethod = "parseVectorList";
 131   let RenderMethod = "addVecListOperands";
 132 }
 133 def VecListThreeQ : RegisterOperand<DPR, "printVectorListThreeSpaced"> {
 134   let ParserMatchClass = VecListThreeQAsmOperand;
 135 }
 136 // Register list of three D registers spaced by 2 (three Q registers).
 137 def VecListFourQAsmOperand : AsmOperandClass {
 138   let Name = "VecListFourQ";
 139   let ParserMethod = "parseVectorList";
 140   let RenderMethod = "addVecListOperands";
 141 }
 142 def VecListFourQ : RegisterOperand<DPR, "printVectorListFourSpaced"> {
 143   let ParserMatchClass = VecListFourQAsmOperand;
 144 }
 145
 146 // Register list of one D register, with "all lanes" subscripting.
 147 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 148   let Name = "VecListOneDAllLanes";
 149   let ParserMethod = "parseVectorList";
 150   let RenderMethod = "addVecListOperands";
 151 }
 152 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 153   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 154 }
 155 // Register list of two D registers, with "all lanes" subscripting.
 156 def VecListDPairAllLanesAsmOperand : AsmOperandClass {
 157   let Name = "VecListDPairAllLanes";
 158   let ParserMethod = "parseVectorList";
 159   let RenderMethod = "addVecListOperands";
 160 }
 161 def VecListDPairAllLanes : RegisterOperand<DPair,
 162                                            "printVectorListTwoAllLanes"> {
 163   let ParserMatchClass = VecListDPairAllLanesAsmOperand;
 164 }
 165 // Register list of two D registers spaced by 2 (two sequential Q registers).
 166 def VecListDPairSpacedAllLanesAsmOperand : AsmOperandClass {
 167   let Name = "VecListDPairSpacedAllLanes";
 168   let ParserMethod = "parseVectorList";
 169   let RenderMethod = "addVecListOperands";
 170 }
 171 def VecListDPairSpacedAllLanes : RegisterOperand<DPair,
 172                                          "printVectorListTwoSpacedAllLanes"> {
 173   let ParserMatchClass = VecListDPairSpacedAllLanesAsmOperand;
 174 }
 175 // Register list of three D registers, with "all lanes" subscripting.
 176 def VecListThreeDAllLanesAsmOperand : AsmOperandClass {
 177   let Name = "VecListThreeDAllLanes";
 178   let ParserMethod = "parseVectorList";
 179   let RenderMethod = "addVecListOperands";
 180 }
 181 def VecListThreeDAllLanes : RegisterOperand<DPR,
 182                                             "printVectorListThreeAllLanes"> {
 183   let ParserMatchClass = VecListThreeDAllLanesAsmOperand;
 184 }
 185 // Register list of three D registers spaced by 2 (three sequential Q regs).
 186 def VecListThreeQAllLanesAsmOperand : AsmOperandClass {
 187   let Name = "VecListThreeQAllLanes";
 188   let ParserMethod = "parseVectorList";
 189   let RenderMethod = "addVecListOperands";
 190 }
 191 def VecListThreeQAllLanes : RegisterOperand<DPR,
 192                                          "printVectorListThreeSpacedAllLanes"> {
 193   let ParserMatchClass = VecListThreeQAllLanesAsmOperand;
 194 }
 195 // Register list of four D registers, with "all lanes" subscripting.
 196 def VecListFourDAllLanesAsmOperand : AsmOperandClass {
 197   let Name = "VecListFourDAllLanes";
 198   let ParserMethod = "parseVectorList";
 199   let RenderMethod = "addVecListOperands";
 200 }
 201 def VecListFourDAllLanes : RegisterOperand<DPR, "printVectorListFourAllLanes"> {
 202   let ParserMatchClass = VecListFourDAllLanesAsmOperand;
 203 }
 204 // Register list of four D registers spaced by 2 (four sequential Q regs).
 205 def VecListFourQAllLanesAsmOperand : AsmOperandClass {
 206   let Name = "VecListFourQAllLanes";
 207   let ParserMethod = "parseVectorList";
 208   let RenderMethod = "addVecListOperands";
 209 }
 210 def VecListFourQAllLanes : RegisterOperand<DPR,
 211                                          "printVectorListFourSpacedAllLanes"> {
 212   let ParserMatchClass = VecListFourQAllLanesAsmOperand;
 213 }
 214
 215
 216 // Register list of one D register, with byte lane subscripting.
 217 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 218   let Name = "VecListOneDByteIndexed";
 219   let ParserMethod = "parseVectorList";
 220   let RenderMethod = "addVecListIndexedOperands";
 221 }
 222 def VecListOneDByteIndexed : Operand<i32> {
 223   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 224   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 225 }
 226 // ...with half-word lane subscripting.
 227 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 228   let Name = "VecListOneDHWordIndexed";
 229   let ParserMethod = "parseVectorList";
 230   let RenderMethod = "addVecListIndexedOperands";
 231 }
 232 def VecListOneDHWordIndexed : Operand<i32> {
 233   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 234   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 235 }
 236 // ...with word lane subscripting.
 237 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 238   let Name = "VecListOneDWordIndexed";
 239   let ParserMethod = "parseVectorList";
 240   let RenderMethod = "addVecListIndexedOperands";
 241 }
 242 def VecListOneDWordIndexed : Operand<i32> {
 243   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 244   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 245 }
 246
 247 // Register list of two D registers with byte lane subscripting.
 248 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 249   let Name = "VecListTwoDByteIndexed";
 250   let ParserMethod = "parseVectorList";
 251   let RenderMethod = "addVecListIndexedOperands";
 252 }
 253 def VecListTwoDByteIndexed : Operand<i32> {
 254   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 255   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 256 }
 257 // ...with half-word lane subscripting.
 258 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 259   let Name = "VecListTwoDHWordIndexed";
 260   let ParserMethod = "parseVectorList";
 261   let RenderMethod = "addVecListIndexedOperands";
 262 }
 263 def VecListTwoDHWordIndexed : Operand<i32> {
 264   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 265   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 266 }
 267 // ...with word lane subscripting.
 268 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 269   let Name = "VecListTwoDWordIndexed";
 270   let ParserMethod = "parseVectorList";
 271   let RenderMethod = "addVecListIndexedOperands";
 272 }
 273 def VecListTwoDWordIndexed : Operand<i32> {
 274   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 275   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 276 }
 277 // Register list of two Q registers with half-word lane subscripting.
 278 def VecListTwoQHWordIndexAsmOperand : AsmOperandClass {
 279   let Name = "VecListTwoQHWordIndexed";
 280   let ParserMethod = "parseVectorList";
 281   let RenderMethod = "addVecListIndexedOperands";
 282 }
 283 def VecListTwoQHWordIndexed : Operand<i32> {
 284   let ParserMatchClass = VecListTwoQHWordIndexAsmOperand;
 285   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 286 }
 287 // ...with word lane subscripting.
 288 def VecListTwoQWordIndexAsmOperand : AsmOperandClass {
 289   let Name = "VecListTwoQWordIndexed";
 290   let ParserMethod = "parseVectorList";
 291   let RenderMethod = "addVecListIndexedOperands";
 292 }
 293 def VecListTwoQWordIndexed : Operand<i32> {
 294   let ParserMatchClass = VecListTwoQWordIndexAsmOperand;
 295   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 296 }
 297
 298
 299 // Register list of three D registers with byte lane subscripting.
 300 def VecListThreeDByteIndexAsmOperand : AsmOperandClass {
 301   let Name = "VecListThreeDByteIndexed";
 302   let ParserMethod = "parseVectorList";
 303   let RenderMethod = "addVecListIndexedOperands";
 304 }
 305 def VecListThreeDByteIndexed : Operand<i32> {
 306   let ParserMatchClass = VecListThreeDByteIndexAsmOperand;
 307   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 308 }
 309 // ...with half-word lane subscripting.
 310 def VecListThreeDHWordIndexAsmOperand : AsmOperandClass {
 311   let Name = "VecListThreeDHWordIndexed";
 312   let ParserMethod = "parseVectorList";
 313   let RenderMethod = "addVecListIndexedOperands";
 314 }
 315 def VecListThreeDHWordIndexed : Operand<i32> {
 316   let ParserMatchClass = VecListThreeDHWordIndexAsmOperand;
 317   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 318 }
 319 // ...with word lane subscripting.
 320 def VecListThreeDWordIndexAsmOperand : AsmOperandClass {
 321   let Name = "VecListThreeDWordIndexed";
 322   let ParserMethod = "parseVectorList";
 323   let RenderMethod = "addVecListIndexedOperands";
 324 }
 325 def VecListThreeDWordIndexed : Operand<i32> {
 326   let ParserMatchClass = VecListThreeDWordIndexAsmOperand;
 327   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 328 }
 329 // Register list of three Q registers with half-word lane subscripting.
 330 def VecListThreeQHWordIndexAsmOperand : AsmOperandClass {
 331   let Name = "VecListThreeQHWordIndexed";
 332   let ParserMethod = "parseVectorList";
 333   let RenderMethod = "addVecListIndexedOperands";
 334 }
 335 def VecListThreeQHWordIndexed : Operand<i32> {
 336   let ParserMatchClass = VecListThreeQHWordIndexAsmOperand;
 337   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 338 }
 339 // ...with word lane subscripting.
 340 def VecListThreeQWordIndexAsmOperand : AsmOperandClass {
 341   let Name = "VecListThreeQWordIndexed";
 342   let ParserMethod = "parseVectorList";
 343   let RenderMethod = "addVecListIndexedOperands";
 344 }
 345 def VecListThreeQWordIndexed : Operand<i32> {
 346   let ParserMatchClass = VecListThreeQWordIndexAsmOperand;
 347   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 348 }
 349
 350 // Register list of four D registers with byte lane subscripting.
 351 def VecListFourDByteIndexAsmOperand : AsmOperandClass {
 352   let Name = "VecListFourDByteIndexed";
 353   let ParserMethod = "parseVectorList";
 354   let RenderMethod = "addVecListIndexedOperands";
 355 }
 356 def VecListFourDByteIndexed : Operand<i32> {
 357   let ParserMatchClass = VecListFourDByteIndexAsmOperand;
 358   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 359 }
 360 // ...with half-word lane subscripting.
 361 def VecListFourDHWordIndexAsmOperand : AsmOperandClass {
 362   let Name = "VecListFourDHWordIndexed";
 363   let ParserMethod = "parseVectorList";
 364   let RenderMethod = "addVecListIndexedOperands";
 365 }
 366 def VecListFourDHWordIndexed : Operand<i32> {
 367   let ParserMatchClass = VecListFourDHWordIndexAsmOperand;
 368   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 369 }
 370 // ...with word lane subscripting.
 371 def VecListFourDWordIndexAsmOperand : AsmOperandClass {
 372   let Name = "VecListFourDWordIndexed";
 373   let ParserMethod = "parseVectorList";
 374   let RenderMethod = "addVecListIndexedOperands";
 375 }
 376 def VecListFourDWordIndexed : Operand<i32> {
 377   let ParserMatchClass = VecListFourDWordIndexAsmOperand;
 378   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 379 }
 380 // Register list of four Q registers with half-word lane subscripting.
 381 def VecListFourQHWordIndexAsmOperand : AsmOperandClass {
 382   let Name = "VecListFourQHWordIndexed";
 383   let ParserMethod = "parseVectorList";
 384   let RenderMethod = "addVecListIndexedOperands";
 385 }
 386 def VecListFourQHWordIndexed : Operand<i32> {
 387   let ParserMatchClass = VecListFourQHWordIndexAsmOperand;
 388   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 389 }
 390 // ...with word lane subscripting.
 391 def VecListFourQWordIndexAsmOperand : AsmOperandClass {
 392   let Name = "VecListFourQWordIndexed";
 393   let ParserMethod = "parseVectorList";
 394   let RenderMethod = "addVecListIndexedOperands";
 395 }
 396 def VecListFourQWordIndexed : Operand<i32> {
 397   let ParserMatchClass = VecListFourQWordIndexAsmOperand;
 398   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 399 }
 400
 401 def dword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 402   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 403 }]>;
 404 def dword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 405                                  (store node:$val, node:$ptr), [{
 406   return cast<StoreSDNode>(N)->getAlignment() >= 8;
 407 }]>;
 408 def word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 409   return cast<LoadSDNode>(N)->getAlignment() == 4;
 410 }]>;
 411 def word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 412                                  (store node:$val, node:$ptr), [{
 413   return cast<StoreSDNode>(N)->getAlignment() == 4;
 414 }]>;
 415 def hword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 416   return cast<LoadSDNode>(N)->getAlignment() == 2;
 417 }]>;
 418 def hword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 419                                  (store node:$val, node:$ptr), [{
 420   return cast<StoreSDNode>(N)->getAlignment() == 2;
 421 }]>;
 422 def byte_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 423   return cast<LoadSDNode>(N)->getAlignment() == 1;
 424 }]>;
 425 def byte_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 426                              (store node:$val, node:$ptr), [{
 427   return cast<StoreSDNode>(N)->getAlignment() == 1;
 428 }]>;
 429 def non_word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 430   return cast<LoadSDNode>(N)->getAlignment() < 4;
 431 }]>;
 432 def non_word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 433                                     (store node:$val, node:$ptr), [{
 434   return cast<StoreSDNode>(N)->getAlignment() < 4;
 435 }]>;
 436
 437 //===----------------------------------------------------------------------===//
 438 // NEON-specific DAG Nodes.
 439 //===----------------------------------------------------------------------===//
 440
 441 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 442 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 443
 444 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 445 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 446 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 447 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 448 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 449 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 450 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 451 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 452 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 453 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 454 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 455
 456 // Types for vector shift by immediates.  The "SHX" version is for long and
 457 // narrow operations where the source and destination vectors have different
 458 // types.  The "SHINS" version is for shift and insert operations.
 459 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 460                                          SDTCisVT<2, i32>]>;
 461 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 462                                          SDTCisVT<2, i32>]>;
 463 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 464                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 465
 466 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 467 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 468 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 469 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 470 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 471 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 472 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 473
 474 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 475 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 476 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 477
 478 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 479 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 480 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 481 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 482 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 483 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 484
 485 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 486 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 487 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 488
 489 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 490 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 491
 492 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 493                                          SDTCisVT<2, i32>]>;
 494 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 495 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 496
 497 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 498 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 499 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 500 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 501
 502 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 503                                            SDTCisVT<2, i32>]>;
 504 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 505 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 506
 507 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 508                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 509                                                 SDTCisSameAs<0, 1>,
 510                                                 SDTCisSameAs<0, 2>,
 511                                                 SDTCisSameAs<0, 3>]>>;
 512
 513 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 514
 515 // VDUPLANE can produce a quad-register result from a double-register source,
 516 // so the result is not constrained to match the source.
 517 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 518                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 519                                                 SDTCisVT<2, i32>]>>;
 520
 521 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 522                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 523 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 524
 525 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 526 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 527 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 528 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 529
 530 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 531                                          SDTCisSameAs<0, 2>,
 532                                          SDTCisSameAs<0, 3>]>;
 533 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 534 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 535 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 536
 537 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 538                                          SDTCisSameAs<1, 2>]>;
 539 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 540 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 541
 542 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 543                                          SDTCisSameAs<0, 2>]>;
 544 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 545 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 546
 547 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 548   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 549   unsigned EltBits = 0;
 550   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 551   return (EltBits == 32 && EltVal == 0);
 552 }]>;
 553
 554 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 555   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 556   unsigned EltBits = 0;
 557   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 558   return (EltBits == 8 && EltVal == 0xff);
 559 }]>;
 560
 561 //===----------------------------------------------------------------------===//
 562 // NEON load / store instructions
 563 //===----------------------------------------------------------------------===//
 564
 565 // Use VLDM to load a Q register as a D register pair.
 566 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 567 def VLDMQIA
 568   : PseudoVFPLdStM<(outs DPair:$dst), (ins GPR:$Rn),
 569                     IIC_fpLoad_m, "",
 570                    [(set DPair:$dst, (v2f64 (load GPR:$Rn)))]>;
 571
 572 // Use VSTM to store a Q register as a D register pair.
 573 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 574 def VSTMQIA
 575   : PseudoVFPLdStM<(outs), (ins DPair:$src, GPR:$Rn),
 576                     IIC_fpStore_m, "",
 577                    [(store (v2f64 DPair:$src), GPR:$Rn)]>;
 578
 579 // Classes for VLD* pseudo-instructions with multi-register operands.
 580 // These are expanded to real instructions after register allocation.
 581 class VLDQPseudo<InstrItinClass itin>
 582   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 583 class VLDQWBPseudo<InstrItinClass itin>
 584   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 585                 (ins addrmode6:$addr, am6offset:$offset), itin,
 586                 "$addr.addr = $wb">;
 587 class VLDQWBfixedPseudo<InstrItinClass itin>
 588   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 589                 (ins addrmode6:$addr), itin,
 590                 "$addr.addr = $wb">;
 591 class VLDQWBregisterPseudo<InstrItinClass itin>
 592   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 593                 (ins addrmode6:$addr, rGPR:$offset), itin,
 594                 "$addr.addr = $wb">;
 595
 596 class VLDQQPseudo<InstrItinClass itin>
 597   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 598 class VLDQQWBPseudo<InstrItinClass itin>
 599   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 600                 (ins addrmode6:$addr, am6offset:$offset), itin,
 601                 "$addr.addr = $wb">;
 602 class VLDQQWBfixedPseudo<InstrItinClass itin>
 603   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 604                 (ins addrmode6:$addr), itin,
 605                 "$addr.addr = $wb">;
 606 class VLDQQWBregisterPseudo<InstrItinClass itin>
 607   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 608                 (ins addrmode6:$addr, rGPR:$offset), itin,
 609                 "$addr.addr = $wb">;
 610
 611
 612 class VLDQQQQPseudo<InstrItinClass itin>
 613   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 614                 "$src = $dst">;
 615 class VLDQQQQWBPseudo<InstrItinClass itin>
 616   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 617                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 618                 "$addr.addr = $wb, $src = $dst">;
 619
 620 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 621
 622 //   VLD1     : Vector Load (multiple single elements)
 623 class VLD1D<bits<4> op7_4, string Dt>
 624   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 625           (ins addrmode6:$Rn), IIC_VLD1,
 626           "vld1", Dt, "$Vd, $Rn", "", []> {
 627   let Rm = 0b1111;
 628   let Inst{4} = Rn{4};
 629   let DecoderMethod = "DecodeVLDST1Instruction";
 630 }
 631 class VLD1Q<bits<4> op7_4, string Dt>
 632   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd),
 633           (ins addrmode6:$Rn), IIC_VLD1x2,
 634           "vld1", Dt, "$Vd, $Rn", "", []> {
 635   let Rm = 0b1111;
 636   let Inst{5-4} = Rn{5-4};
 637   let DecoderMethod = "DecodeVLDST1Instruction";
 638 }
 639
 640 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 641 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 642 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 643 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 644
 645 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 646 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 647 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 648 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 649
 650 // ...with address register writeback:
 651 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 652   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 653                      (ins addrmode6:$Rn), IIC_VLD1u,
 654                      "vld1", Dt, "$Vd, $Rn!",
 655                      "$Rn.addr = $wb", []> {
 656     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 657     let Inst{4} = Rn{4};
 658     let DecoderMethod = "DecodeVLDST1Instruction";
 659   }
 660   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 661                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 662                         "vld1", Dt, "$Vd, $Rn, $Rm",
 663                         "$Rn.addr = $wb", []> {
 664     let Inst{4} = Rn{4};
 665     let DecoderMethod = "DecodeVLDST1Instruction";
 666   }
 667 }
 668 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 669   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 670                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 671                      "vld1", Dt, "$Vd, $Rn!",
 672                      "$Rn.addr = $wb", []> {
 673     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 674     let Inst{5-4} = Rn{5-4};
 675     let DecoderMethod = "DecodeVLDST1Instruction";
 676   }
 677   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 678                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 679                         "vld1", Dt, "$Vd, $Rn, $Rm",
 680                         "$Rn.addr = $wb", []> {
 681     let Inst{5-4} = Rn{5-4};
 682     let DecoderMethod = "DecodeVLDST1Instruction";
 683   }
 684 }
 685
 686 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 687 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 688 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 689 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 690 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 691 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 692 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 693 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 694
 695 // ...with 3 registers
 696 class VLD1D3<bits<4> op7_4, string Dt>
 697   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 698           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 699           "$Vd, $Rn", "", []> {
 700   let Rm = 0b1111;
 701   let Inst{4} = Rn{4};
 702   let DecoderMethod = "DecodeVLDST1Instruction";
 703 }
 704 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 705   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 706                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 707                      "vld1", Dt, "$Vd, $Rn!",
 708                      "$Rn.addr = $wb", []> {
 709     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 710     let Inst{4} = Rn{4};
 711     let DecoderMethod = "DecodeVLDST1Instruction";
 712   }
 713   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 714                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 715                         "vld1", Dt, "$Vd, $Rn, $Rm",
 716                         "$Rn.addr = $wb", []> {
 717     let Inst{4} = Rn{4};
 718     let DecoderMethod = "DecodeVLDST1Instruction";
 719   }
 720 }
 721
 722 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 723 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 724 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 725 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 726
 727 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 728 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 729 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 730 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 731
 732 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 733
 734 // ...with 4 registers
 735 class VLD1D4<bits<4> op7_4, string Dt>
 736   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 737           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 738           "$Vd, $Rn", "", []> {
 739   let Rm = 0b1111;
 740   let Inst{5-4} = Rn{5-4};
 741   let DecoderMethod = "DecodeVLDST1Instruction";
 742 }
 743 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 744   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 745                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 746                      "vld1", Dt, "$Vd, $Rn!",
 747                      "$Rn.addr = $wb", []> {
 748     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 749     let Inst{5-4} = Rn{5-4};
 750     let DecoderMethod = "DecodeVLDST1Instruction";
 751   }
 752   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 753                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 754                         "vld1", Dt, "$Vd, $Rn, $Rm",
 755                         "$Rn.addr = $wb", []> {
 756     let Inst{5-4} = Rn{5-4};
 757     let DecoderMethod = "DecodeVLDST1Instruction";
 758   }
 759 }
 760
 761 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 762 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 763 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 764 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 765
 766 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 767 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 768 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 769 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 770
 771 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 772
 773 //   VLD2     : Vector Load (multiple 2-element structures)
 774 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 775            InstrItinClass itin>
 776   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 777           (ins addrmode6:$Rn), itin,
 778           "vld2", Dt, "$Vd, $Rn", "", []> {
 779   let Rm = 0b1111;
 780   let Inst{5-4} = Rn{5-4};
 781   let DecoderMethod = "DecodeVLDST2Instruction";
 782 }
 783
 784 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2>;
 785 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2>;
 786 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2>;
 787
 788 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 789 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 790 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 791
 792 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 793 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 794 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 795
 796 // ...with address register writeback:
 797 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 798                   RegisterOperand VdTy, InstrItinClass itin> {
 799   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 800                      (ins addrmode6:$Rn), itin,
 801                      "vld2", Dt, "$Vd, $Rn!",
 802                      "$Rn.addr = $wb", []> {
 803     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 804     let Inst{5-4} = Rn{5-4};
 805     let DecoderMethod = "DecodeVLDST2Instruction";
 806   }
 807   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 808                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 809                         "vld2", Dt, "$Vd, $Rn, $Rm",
 810                         "$Rn.addr = $wb", []> {
 811     let Inst{5-4} = Rn{5-4};
 812     let DecoderMethod = "DecodeVLDST2Instruction";
 813   }
 814 }
 815
 816 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2u>;
 817 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2u>;
 818 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2u>;
 819
 820 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 821 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 822 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 823
 824 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 825 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 826 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 827 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 828 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 829 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 830
 831 // ...with double-spaced registers
 832 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2>;
 833 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2>;
 834 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2>;
 835 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2u>;
 836 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2u>;
 837 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2u>;
 838
 839 //   VLD3     : Vector Load (multiple 3-element structures)
 840 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 841   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 842           (ins addrmode6:$Rn), IIC_VLD3,
 843           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 844   let Rm = 0b1111;
 845   let Inst{4} = Rn{4};
 846   let DecoderMethod = "DecodeVLDST3Instruction";
 847 }
 848
 849 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 850 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 851 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 852
 853 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 854 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 855 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 856
 857 // ...with address register writeback:
 858 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 859   : NLdSt<0, 0b10, op11_8, op7_4,
 860           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 861           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 862           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 863           "$Rn.addr = $wb", []> {
 864   let Inst{4} = Rn{4};
 865   let DecoderMethod = "DecodeVLDST3Instruction";
 866 }
 867
 868 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 869 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 870 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 871
 872 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 873 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 874 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 875
 876 // ...with double-spaced registers:
 877 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 878 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 879 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 880 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 881 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 882 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 883
 884 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 885 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 886 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 887
 888 // ...alternate versions to be allocated odd register numbers:
 889 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 890 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 891 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 892
 893 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 894 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 895 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 896
 897 //   VLD4     : Vector Load (multiple 4-element structures)
 898 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 899   : NLdSt<0, 0b10, op11_8, op7_4,
 900           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 901           (ins addrmode6:$Rn), IIC_VLD4,
 902           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 903   let Rm = 0b1111;
 904   let Inst{5-4} = Rn{5-4};
 905   let DecoderMethod = "DecodeVLDST4Instruction";
 906 }
 907
 908 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 909 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 910 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 911
 912 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 913 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 914 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 915
 916 // ...with address register writeback:
 917 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 918   : NLdSt<0, 0b10, op11_8, op7_4,
 919           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 920           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 921           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 922           "$Rn.addr = $wb", []> {
 923   let Inst{5-4} = Rn{5-4};
 924   let DecoderMethod = "DecodeVLDST4Instruction";
 925 }
 926
 927 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 928 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 929 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 930
 931 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 932 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 933 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 934
 935 // ...with double-spaced registers:
 936 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 937 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 938 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 939 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 940 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 941 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 942
 943 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 944 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 945 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 946
 947 // ...alternate versions to be allocated odd register numbers:
 948 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 949 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 950 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 951
 952 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 953 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 954 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 955
 956 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 957
 958 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 959 // These are expanded to real instructions after register allocation.
 960 class VLDQLNPseudo<InstrItinClass itin>
 961   : PseudoNLdSt<(outs QPR:$dst),
 962                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 963                 itin, "$src = $dst">;
 964 class VLDQLNWBPseudo<InstrItinClass itin>
 965   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 966                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 967                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 968 class VLDQQLNPseudo<InstrItinClass itin>
 969   : PseudoNLdSt<(outs QQPR:$dst),
 970                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 971                 itin, "$src = $dst">;
 972 class VLDQQLNWBPseudo<InstrItinClass itin>
 973   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 974                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 975                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 976 class VLDQQQQLNPseudo<InstrItinClass itin>
 977   : PseudoNLdSt<(outs QQQQPR:$dst),
 978                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 979                 itin, "$src = $dst">;
 980 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 981   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 982                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 983                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 984
 985 //   VLD1LN   : Vector Load (single element to one lane)
 986 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 987              PatFrag LoadOp>
 988   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 989           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 990           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 991           "$src = $Vd",
 992           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 993                                          (i32 (LoadOp addrmode6:$Rn)),
 994                                          imm:$lane))]> {
 995   let Rm = 0b1111;
 996   let DecoderMethod = "DecodeVLD1LN";
 997 }
 998 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 999              PatFrag LoadOp>
1000   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
1001           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
1002           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
1003           "$src = $Vd",
1004           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
1005                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
1006                                          imm:$lane))]> {
1007   let Rm = 0b1111;
1008   let DecoderMethod = "DecodeVLD1LN";
1009 }
1010 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
1011   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
1012                                                (i32 (LoadOp addrmode6:$addr)),
1013                                                imm:$lane))];
1014 }
1015
1016 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
1017   let Inst{7-5} = lane{2-0};
1018 }
1019 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
1020   let Inst{7-6} = lane{1-0};
1021   let Inst{5-4} = Rn{5-4};
1022 }
1023 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
1024   let Inst{7} = lane{0};
1025   let Inst{5-4} = Rn{5-4};
1026 }
1027
1028 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
1029 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
1030 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
1031
1032 def : Pat<(vector_insert (v2f32 DPR:$src),
1033                          (f32 (load addrmode6:$addr)), imm:$lane),
1034           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1035 def : Pat<(vector_insert (v4f32 QPR:$src),
1036                          (f32 (load addrmode6:$addr)), imm:$lane),
1037           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1038
1039 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1040
1041 // ...with address register writeback:
1042 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1043   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
1044           (ins addrmode6:$Rn, am6offset:$Rm,
1045            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
1046           "\\{$Vd[$lane]\\}, $Rn$Rm",
1047           "$src = $Vd, $Rn.addr = $wb", []> {
1048   let DecoderMethod = "DecodeVLD1LN";
1049 }
1050
1051 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
1052   let Inst{7-5} = lane{2-0};
1053 }
1054 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
1055   let Inst{7-6} = lane{1-0};
1056   let Inst{4}   = Rn{4};
1057 }
1058 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
1059   let Inst{7} = lane{0};
1060   let Inst{5} = Rn{4};
1061   let Inst{4} = Rn{4};
1062 }
1063
1064 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
1065 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1066 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1067
1068 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
1069 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1070   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
1071           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
1072           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
1073           "$src1 = $Vd, $src2 = $dst2", []> {
1074   let Rm = 0b1111;
1075   let Inst{4}   = Rn{4};
1076   let DecoderMethod = "DecodeVLD2LN";
1077 }
1078
1079 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
1080   let Inst{7-5} = lane{2-0};
1081 }
1082 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
1083   let Inst{7-6} = lane{1-0};
1084 }
1085 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
1086   let Inst{7} = lane{0};
1087 }
1088
1089 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
1090 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1091 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1092
1093 // ...with double-spaced registers:
1094 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
1095   let Inst{7-6} = lane{1-0};
1096 }
1097 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
1098   let Inst{7} = lane{0};
1099 }
1100
1101 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1102 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1103
1104 // ...with address register writeback:
1105 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1106   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1107           (ins addrmode6:$Rn, am6offset:$Rm,
1108            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
1109           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
1110           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
1111   let Inst{4}   = Rn{4};
1112   let DecoderMethod = "DecodeVLD2LN";
1113 }
1114
1115 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
1116   let Inst{7-5} = lane{2-0};
1117 }
1118 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
1119   let Inst{7-6} = lane{1-0};
1120 }
1121 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
1122   let Inst{7} = lane{0};
1123 }
1124
1125 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
1126 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1127 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1128
1129 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
1130   let Inst{7-6} = lane{1-0};
1131 }
1132 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
1133   let Inst{7} = lane{0};
1134 }
1135
1136 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1137 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1138
1139 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
1140 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1141   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1142           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
1143           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
1144           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
1145           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
1146   let Rm = 0b1111;
1147   let DecoderMethod = "DecodeVLD3LN";
1148 }
1149
1150 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
1151   let Inst{7-5} = lane{2-0};
1152 }
1153 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
1154   let Inst{7-6} = lane{1-0};
1155 }
1156 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
1157   let Inst{7}   = lane{0};
1158 }
1159
1160 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
1161 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1162 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1163
1164 // ...with double-spaced registers:
1165 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
1166   let Inst{7-6} = lane{1-0};
1167 }
1168 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
1169   let Inst{7}   = lane{0};
1170 }
1171
1172 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1173 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1174
1175 // ...with address register writeback:
1176 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1177   : NLdStLn<1, 0b10, op11_8, op7_4,
1178           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1179           (ins addrmode6:$Rn, am6offset:$Rm,
1180            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1181           IIC_VLD3lnu, "vld3", Dt,
1182           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
1183           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
1184           []> {
1185   let DecoderMethod = "DecodeVLD3LN";
1186 }
1187
1188 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
1189   let Inst{7-5} = lane{2-0};
1190 }
1191 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
1192   let Inst{7-6} = lane{1-0};
1193 }
1194 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1195   let Inst{7} = lane{0};
1196 }
1197
1198 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1199 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1200 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1201
1202 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1203   let Inst{7-6} = lane{1-0};
1204 }
1205 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1206   let Inst{7} = lane{0};
1207 }
1208
1209 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1210 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1211
1212 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1213 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1214   : NLdStLn<1, 0b10, op11_8, op7_4,
1215           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1216           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1217           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1218           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1219           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1220   let Rm = 0b1111;
1221   let Inst{4} = Rn{4};
1222   let DecoderMethod = "DecodeVLD4LN";
1223 }
1224
1225 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1226   let Inst{7-5} = lane{2-0};
1227 }
1228 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1229   let Inst{7-6} = lane{1-0};
1230 }
1231 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1232   let Inst{7} = lane{0};
1233   let Inst{5} = Rn{5};
1234 }
1235
1236 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1237 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1238 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1239
1240 // ...with double-spaced registers:
1241 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1242   let Inst{7-6} = lane{1-0};
1243 }
1244 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1245   let Inst{7} = lane{0};
1246   let Inst{5} = Rn{5};
1247 }
1248
1249 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1250 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1251
1252 // ...with address register writeback:
1253 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1254   : NLdStLn<1, 0b10, op11_8, op7_4,
1255           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1256           (ins addrmode6:$Rn, am6offset:$Rm,
1257            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1258           IIC_VLD4lnu, "vld4", Dt,
1259 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1260 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1261           []> {
1262   let Inst{4}   = Rn{4};
1263   let DecoderMethod = "DecodeVLD4LN"  ;
1264 }
1265
1266 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1267   let Inst{7-5} = lane{2-0};
1268 }
1269 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1270   let Inst{7-6} = lane{1-0};
1271 }
1272 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1273   let Inst{7} = lane{0};
1274   let Inst{5} = Rn{5};
1275 }
1276
1277 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1278 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1279 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1280
1281 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1282   let Inst{7-6} = lane{1-0};
1283 }
1284 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1285   let Inst{7} = lane{0};
1286   let Inst{5} = Rn{5};
1287 }
1288
1289 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1290 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1291
1292 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1293
1294 //   VLD1DUP  : Vector Load (single element to all lanes)
1295 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1296   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1297           (ins addrmode6dup:$Rn),
1298           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1299           [(set VecListOneDAllLanes:$Vd,
1300                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1301   let Rm = 0b1111;
1302   let Inst{4} = Rn{4};
1303   let DecoderMethod = "DecodeVLD1DupInstruction";
1304 }
1305 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1306 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1307 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1308
1309 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1310           (VLD1DUPd32 addrmode6:$addr)>;
1311
1312 class VLD1QDUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1313   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListDPairAllLanes:$Vd),
1314           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1315           "vld1", Dt, "$Vd, $Rn", "",
1316           [(set VecListDPairAllLanes:$Vd,
1317                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1318   let Rm = 0b1111;
1319   let Inst{4} = Rn{4};
1320   let DecoderMethod = "DecodeVLD1DupInstruction";
1321 }
1322
1323 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8", v16i8, extloadi8>;
1324 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16", v8i16, extloadi16>;
1325 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32", v4i32, load>;
1326
1327 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1328           (VLD1DUPq32 addrmode6:$addr)>;
1329
1330 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1331 // ...with address register writeback:
1332 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1333   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1334                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1335                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1336                      "vld1", Dt, "$Vd, $Rn!",
1337                      "$Rn.addr = $wb", []> {
1338     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1339     let Inst{4} = Rn{4};
1340     let DecoderMethod = "DecodeVLD1DupInstruction";
1341   }
1342   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1343                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1344                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1345                         "vld1", Dt, "$Vd, $Rn, $Rm",
1346                         "$Rn.addr = $wb", []> {
1347     let Inst{4} = Rn{4};
1348     let DecoderMethod = "DecodeVLD1DupInstruction";
1349   }
1350 }
1351 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1352   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1353                      (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1354                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1355                      "vld1", Dt, "$Vd, $Rn!",
1356                      "$Rn.addr = $wb", []> {
1357     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1358     let Inst{4} = Rn{4};
1359     let DecoderMethod = "DecodeVLD1DupInstruction";
1360   }
1361   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1362                         (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1363                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1364                         "vld1", Dt, "$Vd, $Rn, $Rm",
1365                         "$Rn.addr = $wb", []> {
1366     let Inst{4} = Rn{4};
1367     let DecoderMethod = "DecodeVLD1DupInstruction";
1368   }
1369 }
1370
1371 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1372 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1373 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1374
1375 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1376 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1377 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1378
1379 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1380 class VLD2DUP<bits<4> op7_4, string Dt, RegisterOperand VdTy>
1381   : NLdSt<1, 0b10, 0b1101, op7_4, (outs VdTy:$Vd),
1382           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1383           "vld2", Dt, "$Vd, $Rn", "", []> {
1384   let Rm = 0b1111;
1385   let Inst{4} = Rn{4};
1386   let DecoderMethod = "DecodeVLD2DupInstruction";
1387 }
1388
1389 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8",  VecListDPairAllLanes>;
1390 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16", VecListDPairAllLanes>;
1391 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32", VecListDPairAllLanes>;
1392
1393 // ...with double-spaced registers
1394 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8",  VecListDPairSpacedAllLanes>;
1395 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1396 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1397
1398 // ...with address register writeback:
1399 multiclass VLD2DUPWB<bits<4> op7_4, string Dt, RegisterOperand VdTy> {
1400   def _fixed : NLdSt<1, 0b10, 0b1101, op7_4,
1401                      (outs VdTy:$Vd, GPR:$wb),
1402                      (ins addrmode6dup:$Rn), IIC_VLD2dupu,
1403                      "vld2", Dt, "$Vd, $Rn!",
1404                      "$Rn.addr = $wb", []> {
1405     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1406     let Inst{4} = Rn{4};
1407     let DecoderMethod = "DecodeVLD2DupInstruction";
1408   }
1409   def _register : NLdSt<1, 0b10, 0b1101, op7_4,
1410                         (outs VdTy:$Vd, GPR:$wb),
1411                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD2dupu,
1412                         "vld2", Dt, "$Vd, $Rn, $Rm",
1413                         "$Rn.addr = $wb", []> {
1414     let Inst{4} = Rn{4};
1415     let DecoderMethod = "DecodeVLD2DupInstruction";
1416   }
1417 }
1418
1419 defm VLD2DUPd8wb    : VLD2DUPWB<{0,0,0,0}, "8",  VecListDPairAllLanes>;
1420 defm VLD2DUPd16wb   : VLD2DUPWB<{0,1,0,?}, "16", VecListDPairAllLanes>;
1421 defm VLD2DUPd32wb   : VLD2DUPWB<{1,0,0,?}, "32", VecListDPairAllLanes>;
1422
1423 defm VLD2DUPd8x2wb  : VLD2DUPWB<{0,0,1,0}, "8",  VecListDPairSpacedAllLanes>;
1424 defm VLD2DUPd16x2wb : VLD2DUPWB<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1425 defm VLD2DUPd32x2wb : VLD2DUPWB<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1426
1427 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1428 class VLD3DUP<bits<4> op7_4, string Dt>
1429   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1430           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1431           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1432   let Rm = 0b1111;
1433   let Inst{4} = 0;
1434   let DecoderMethod = "DecodeVLD3DupInstruction";
1435 }
1436
1437 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1438 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1439 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1440
1441 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1442 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1443 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1444
1445 // ...with double-spaced registers (not used for codegen):
1446 def VLD3DUPq8  : VLD3DUP<{0,0,1,?}, "8">;
1447 def VLD3DUPq16 : VLD3DUP<{0,1,1,?}, "16">;
1448 def VLD3DUPq32 : VLD3DUP<{1,0,1,?}, "32">;
1449
1450 // ...with address register writeback:
1451 class VLD3DUPWB<bits<4> op7_4, string Dt>
1452   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1453           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1454           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1455           "$Rn.addr = $wb", []> {
1456   let Inst{4} = 0;
1457   let DecoderMethod = "DecodeVLD3DupInstruction";
1458 }
1459
1460 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1461 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1462 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1463
1464 def VLD3DUPq8_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1465 def VLD3DUPq16_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1466 def VLD3DUPq32_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1467
1468 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1469 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1470 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1471
1472 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1473 class VLD4DUP<bits<4> op7_4, string Dt>
1474   : NLdSt<1, 0b10, 0b1111, op7_4,
1475           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1476           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1477           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1478   let Rm = 0b1111;
1479   let Inst{4} = Rn{4};
1480   let DecoderMethod = "DecodeVLD4DupInstruction";
1481 }
1482
1483 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1484 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1485 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1486
1487 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1488 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1489 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1490
1491 // ...with double-spaced registers (not used for codegen):
1492 def VLD4DUPq8  : VLD4DUP<{0,0,1,?}, "8">;
1493 def VLD4DUPq16 : VLD4DUP<{0,1,1,?}, "16">;
1494 def VLD4DUPq32 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1495
1496 // ...with address register writeback:
1497 class VLD4DUPWB<bits<4> op7_4, string Dt>
1498   : NLdSt<1, 0b10, 0b1111, op7_4,
1499           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1500           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1501           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1502           "$Rn.addr = $wb", []> {
1503   let Inst{4} = Rn{4};
1504   let DecoderMethod = "DecodeVLD4DupInstruction";
1505 }
1506
1507 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1508 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1509 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1510
1511 def VLD4DUPq8_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1512 def VLD4DUPq16_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1513 def VLD4DUPq32_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1514
1515 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1516 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1517 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1518
1519 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1520
1521 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1522
1523 // Classes for VST* pseudo-instructions with multi-register operands.
1524 // These are expanded to real instructions after register allocation.
1525 class VSTQPseudo<InstrItinClass itin>
1526   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1527 class VSTQWBPseudo<InstrItinClass itin>
1528   : PseudoNLdSt<(outs GPR:$wb),
1529                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1530                 "$addr.addr = $wb">;
1531 class VSTQWBfixedPseudo<InstrItinClass itin>
1532   : PseudoNLdSt<(outs GPR:$wb),
1533                 (ins addrmode6:$addr, QPR:$src), itin,
1534                 "$addr.addr = $wb">;
1535 class VSTQWBregisterPseudo<InstrItinClass itin>
1536   : PseudoNLdSt<(outs GPR:$wb),
1537                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1538                 "$addr.addr = $wb">;
1539 class VSTQQPseudo<InstrItinClass itin>
1540   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1541 class VSTQQWBPseudo<InstrItinClass itin>
1542   : PseudoNLdSt<(outs GPR:$wb),
1543                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1544                 "$addr.addr = $wb">;
1545 class VSTQQWBfixedPseudo<InstrItinClass itin>
1546   : PseudoNLdSt<(outs GPR:$wb),
1547                 (ins addrmode6:$addr, QQPR:$src), itin,
1548                 "$addr.addr = $wb">;
1549 class VSTQQWBregisterPseudo<InstrItinClass itin>
1550   : PseudoNLdSt<(outs GPR:$wb),
1551                 (ins addrmode6:$addr, rGPR:$offset, QQPR:$src), itin,
1552                 "$addr.addr = $wb">;
1553
1554 class VSTQQQQPseudo<InstrItinClass itin>
1555   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1556 class VSTQQQQWBPseudo<InstrItinClass itin>
1557   : PseudoNLdSt<(outs GPR:$wb),
1558                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1559                 "$addr.addr = $wb">;
1560
1561 //   VST1     : Vector Store (multiple single elements)
1562 class VST1D<bits<4> op7_4, string Dt>
1563   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1564           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1565   let Rm = 0b1111;
1566   let Inst{4} = Rn{4};
1567   let DecoderMethod = "DecodeVLDST1Instruction";
1568 }
1569 class VST1Q<bits<4> op7_4, string Dt>
1570   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListDPair:$Vd),
1571           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1572   let Rm = 0b1111;
1573   let Inst{5-4} = Rn{5-4};
1574   let DecoderMethod = "DecodeVLDST1Instruction";
1575 }
1576
1577 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1578 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1579 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1580 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1581
1582 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1583 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1584 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1585 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1586
1587 // ...with address register writeback:
1588 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1589   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1590                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1591                      "vst1", Dt, "$Vd, $Rn!",
1592                      "$Rn.addr = $wb", []> {
1593     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1594     let Inst{4} = Rn{4};
1595     let DecoderMethod = "DecodeVLDST1Instruction";
1596   }
1597   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1598                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1599                         IIC_VLD1u,
1600                         "vst1", Dt, "$Vd, $Rn, $Rm",
1601                         "$Rn.addr = $wb", []> {
1602     let Inst{4} = Rn{4};
1603     let DecoderMethod = "DecodeVLDST1Instruction";
1604   }
1605 }
1606 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1607   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1608                     (ins addrmode6:$Rn, VecListDPair:$Vd), IIC_VLD1x2u,
1609                      "vst1", Dt, "$Vd, $Rn!",
1610                      "$Rn.addr = $wb", []> {
1611     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1612     let Inst{5-4} = Rn{5-4};
1613     let DecoderMethod = "DecodeVLDST1Instruction";
1614   }
1615   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1616                         (ins addrmode6:$Rn, rGPR:$Rm, VecListDPair:$Vd),
1617                         IIC_VLD1x2u,
1618                         "vst1", Dt, "$Vd, $Rn, $Rm",
1619                         "$Rn.addr = $wb", []> {
1620     let Inst{5-4} = Rn{5-4};
1621     let DecoderMethod = "DecodeVLDST1Instruction";
1622   }
1623 }
1624
1625 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1626 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1627 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1628 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1629
1630 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1631 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1632 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1633 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1634
1635 // ...with 3 registers
1636 class VST1D3<bits<4> op7_4, string Dt>
1637   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1638           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1639           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1640   let Rm = 0b1111;
1641   let Inst{4} = Rn{4};
1642   let DecoderMethod = "DecodeVLDST1Instruction";
1643 }
1644 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1645   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1646                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1647                      "vst1", Dt, "$Vd, $Rn!",
1648                      "$Rn.addr = $wb", []> {
1649     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1650     let Inst{5-4} = Rn{5-4};
1651     let DecoderMethod = "DecodeVLDST1Instruction";
1652   }
1653   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1654                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1655                         IIC_VLD1x3u,
1656                         "vst1", Dt, "$Vd, $Rn, $Rm",
1657                         "$Rn.addr = $wb", []> {
1658     let Inst{5-4} = Rn{5-4};
1659     let DecoderMethod = "DecodeVLDST1Instruction";
1660   }
1661 }
1662
1663 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1664 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1665 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1666 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1667
1668 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1669 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1670 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1671 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1672
1673 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1674 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1675 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1676
1677 // ...with 4 registers
1678 class VST1D4<bits<4> op7_4, string Dt>
1679   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1680           (ins addrmode6:$Rn, VecListFourD:$Vd),
1681           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1682           []> {
1683   let Rm = 0b1111;
1684   let Inst{5-4} = Rn{5-4};
1685   let DecoderMethod = "DecodeVLDST1Instruction";
1686 }
1687 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1688   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1689                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1690                      "vst1", Dt, "$Vd, $Rn!",
1691                      "$Rn.addr = $wb", []> {
1692     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1693     let Inst{5-4} = Rn{5-4};
1694     let DecoderMethod = "DecodeVLDST1Instruction";
1695   }
1696   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1697                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1698                         IIC_VLD1x4u,
1699                         "vst1", Dt, "$Vd, $Rn, $Rm",
1700                         "$Rn.addr = $wb", []> {
1701     let Inst{5-4} = Rn{5-4};
1702     let DecoderMethod = "DecodeVLDST1Instruction";
1703   }
1704 }
1705
1706 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1707 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1708 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1709 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1710
1711 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1712 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1713 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1714 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1715
1716 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1717 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1718 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1719
1720 //   VST2     : Vector Store (multiple 2-element structures)
1721 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1722             InstrItinClass itin>
1723   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1724           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1725   let Rm = 0b1111;
1726   let Inst{5-4} = Rn{5-4};
1727   let DecoderMethod = "DecodeVLDST2Instruction";
1728 }
1729
1730 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListDPair, IIC_VST2>;
1731 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VST2>;
1732 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VST2>;
1733
1734 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2>;
1735 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2>;
1736 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2>;
1737
1738 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1739 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1740 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1741
1742 // ...with address register writeback:
1743 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1744                    RegisterOperand VdTy> {
1745   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1746                      (ins addrmode6:$Rn, VdTy:$Vd), IIC_VLD1u,
1747                      "vst2", Dt, "$Vd, $Rn!",
1748                      "$Rn.addr = $wb", []> {
1749     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1750     let Inst{5-4} = Rn{5-4};
1751     let DecoderMethod = "DecodeVLDST2Instruction";
1752   }
1753   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1754                         (ins addrmode6:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1755                         "vst2", Dt, "$Vd, $Rn, $Rm",
1756                         "$Rn.addr = $wb", []> {
1757     let Inst{5-4} = Rn{5-4};
1758     let DecoderMethod = "DecodeVLDST2Instruction";
1759   }
1760 }
1761 multiclass VST2QWB<bits<4> op7_4, string Dt> {
1762   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1763                      (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1764                      "vst2", Dt, "$Vd, $Rn!",
1765                      "$Rn.addr = $wb", []> {
1766     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1767     let Inst{5-4} = Rn{5-4};
1768     let DecoderMethod = "DecodeVLDST2Instruction";
1769   }
1770   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1771                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1772                         IIC_VLD1u,
1773                         "vst2", Dt, "$Vd, $Rn, $Rm",
1774                         "$Rn.addr = $wb", []> {
1775     let Inst{5-4} = Rn{5-4};
1776     let DecoderMethod = "DecodeVLDST2Instruction";
1777   }
1778 }
1779
1780 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListDPair>;
1781 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListDPair>;
1782 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListDPair>;
1783
1784 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8">;
1785 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16">;
1786 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32">;
1787
1788 def VST2q8PseudoWB_fixed     : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1789 def VST2q16PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1790 def VST2q32PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1791 def VST2q8PseudoWB_register  : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1792 def VST2q16PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1793 def VST2q32PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1794
1795 // ...with double-spaced registers
1796 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced, IIC_VST2>;
1797 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VST2>;
1798 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VST2>;
1799 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced>;
1800 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced>;
1801 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced>;
1802
1803 //   VST3     : Vector Store (multiple 3-element structures)
1804 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1805   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1806           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1807           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1808   let Rm = 0b1111;
1809   let Inst{4} = Rn{4};
1810   let DecoderMethod = "DecodeVLDST3Instruction";
1811 }
1812
1813 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1814 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1815 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1816
1817 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1818 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1819 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1820
1821 // ...with address register writeback:
1822 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1823   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1824           (ins addrmode6:$Rn, am6offset:$Rm,
1825            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1826           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1827           "$Rn.addr = $wb", []> {
1828   let Inst{4} = Rn{4};
1829   let DecoderMethod = "DecodeVLDST3Instruction";
1830 }
1831
1832 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1833 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1834 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1835
1836 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1837 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1838 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1839
1840 // ...with double-spaced registers:
1841 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1842 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1843 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1844 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1845 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1846 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1847
1848 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1849 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1850 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1851
1852 // ...alternate versions to be allocated odd register numbers:
1853 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1854 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1855 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1856
1857 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1858 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1859 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1860
1861 //   VST4     : Vector Store (multiple 4-element structures)
1862 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1863   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1864           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1865           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1866           "", []> {
1867   let Rm = 0b1111;
1868   let Inst{5-4} = Rn{5-4};
1869   let DecoderMethod = "DecodeVLDST4Instruction";
1870 }
1871
1872 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1873 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1874 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1875
1876 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1877 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1878 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1879
1880 // ...with address register writeback:
1881 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1882   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1883           (ins addrmode6:$Rn, am6offset:$Rm,
1884            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1885            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1886           "$Rn.addr = $wb", []> {
1887   let Inst{5-4} = Rn{5-4};
1888   let DecoderMethod = "DecodeVLDST4Instruction";
1889 }
1890
1891 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1892 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1893 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1894
1895 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1896 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1897 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1898
1899 // ...with double-spaced registers:
1900 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1901 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1902 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1903 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1904 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1905 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1906
1907 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1908 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1909 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1910
1911 // ...alternate versions to be allocated odd register numbers:
1912 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1913 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1914 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1915
1916 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1917 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1918 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1919
1920 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1921
1922 // Classes for VST*LN pseudo-instructions with multi-register operands.
1923 // These are expanded to real instructions after register allocation.
1924 class VSTQLNPseudo<InstrItinClass itin>
1925   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1926                 itin, "">;
1927 class VSTQLNWBPseudo<InstrItinClass itin>
1928   : PseudoNLdSt<(outs GPR:$wb),
1929                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1930                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1931 class VSTQQLNPseudo<InstrItinClass itin>
1932   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1933                 itin, "">;
1934 class VSTQQLNWBPseudo<InstrItinClass itin>
1935   : PseudoNLdSt<(outs GPR:$wb),
1936                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1937                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1938 class VSTQQQQLNPseudo<InstrItinClass itin>
1939   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1940                 itin, "">;
1941 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1942   : PseudoNLdSt<(outs GPR:$wb),
1943                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1944                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1945
1946 //   VST1LN   : Vector Store (single element from one lane)
1947 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1948              PatFrag StoreOp, SDNode ExtractOp, Operand AddrMode>
1949   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1950           (ins AddrMode:$Rn, DPR:$Vd, nohash_imm:$lane),
1951           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1952           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), AddrMode:$Rn)]> {
1953   let Rm = 0b1111;
1954   let DecoderMethod = "DecodeVST1LN";
1955 }
1956 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1957   : VSTQLNPseudo<IIC_VST1ln> {
1958   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1959                           addrmode6:$addr)];
1960 }
1961
1962 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1963                        NEONvgetlaneu, addrmode6> {
1964   let Inst{7-5} = lane{2-0};
1965 }
1966 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1967                        NEONvgetlaneu, addrmode6> {
1968   let Inst{7-6} = lane{1-0};
1969   let Inst{4}   = Rn{4};
1970 }
1971
1972 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt,
1973                        addrmode6oneL32> {
1974   let Inst{7}   = lane{0};
1975   let Inst{5-4} = Rn{5-4};
1976 }
1977
1978 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1979 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1980 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1981
1982 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1983           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1984 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1985           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1986
1987 // ...with address register writeback:
1988 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1989                PatFrag StoreOp, SDNode ExtractOp, Operand AdrMode>
1990   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1991           (ins AdrMode:$Rn, am6offset:$Rm,
1992            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1993           "\\{$Vd[$lane]\\}, $Rn$Rm",
1994           "$Rn.addr = $wb",
1995           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1996                                   AdrMode:$Rn, am6offset:$Rm))]> {
1997   let DecoderMethod = "DecodeVST1LN";
1998 }
1999 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
2000   : VSTQLNWBPseudo<IIC_VST1lnu> {
2001   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
2002                                         addrmode6:$addr, am6offset:$offset))];
2003 }
2004
2005 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
2006                              NEONvgetlaneu, addrmode6> {
2007   let Inst{7-5} = lane{2-0};
2008 }
2009 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
2010                              NEONvgetlaneu, addrmode6> {
2011   let Inst{7-6} = lane{1-0};
2012   let Inst{4}   = Rn{4};
2013 }
2014 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
2015                              extractelt, addrmode6oneL32> {
2016   let Inst{7}   = lane{0};
2017   let Inst{5-4} = Rn{5-4};
2018 }
2019
2020 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
2021 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
2022 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
2023
2024 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2025
2026 //   VST2LN   : Vector Store (single 2-element structure from one lane)
2027 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2028   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2029           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
2030           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
2031           "", []> {
2032   let Rm = 0b1111;
2033   let Inst{4}   = Rn{4};
2034   let DecoderMethod = "DecodeVST2LN";
2035 }
2036
2037 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
2038   let Inst{7-5} = lane{2-0};
2039 }
2040 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
2041   let Inst{7-6} = lane{1-0};
2042 }
2043 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
2044   let Inst{7}   = lane{0};
2045 }
2046
2047 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
2048 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2049 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2050
2051 // ...with double-spaced registers:
2052 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
2053   let Inst{7-6} = lane{1-0};
2054   let Inst{4}   = Rn{4};
2055 }
2056 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
2057   let Inst{7}   = lane{0};
2058   let Inst{4}   = Rn{4};
2059 }
2060
2061 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2062 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2063
2064 // ...with address register writeback:
2065 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2066   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2067           (ins addrmode6:$Rn, am6offset:$Rm,
2068            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
2069           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
2070           "$Rn.addr = $wb", []> {
2071   let Inst{4}   = Rn{4};
2072   let DecoderMethod = "DecodeVST2LN";
2073 }
2074
2075 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
2076   let Inst{7-5} = lane{2-0};
2077 }
2078 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
2079   let Inst{7-6} = lane{1-0};
2080 }
2081 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
2082   let Inst{7}   = lane{0};
2083 }
2084
2085 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
2086 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2087 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2088
2089 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
2090   let Inst{7-6} = lane{1-0};
2091 }
2092 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
2093   let Inst{7}   = lane{0};
2094 }
2095
2096 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2097 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2098
2099 //   VST3LN   : Vector Store (single 3-element structure from one lane)
2100 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2101   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2102           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
2103            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
2104           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
2105   let Rm = 0b1111;
2106   let DecoderMethod = "DecodeVST3LN";
2107 }
2108
2109 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
2110   let Inst{7-5} = lane{2-0};
2111 }
2112 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
2113   let Inst{7-6} = lane{1-0};
2114 }
2115 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
2116   let Inst{7}   = lane{0};
2117 }
2118
2119 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
2120 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2121 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2122
2123 // ...with double-spaced registers:
2124 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
2125   let Inst{7-6} = lane{1-0};
2126 }
2127 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
2128   let Inst{7}   = lane{0};
2129 }
2130
2131 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2132 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2133
2134 // ...with address register writeback:
2135 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2136   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2137           (ins addrmode6:$Rn, am6offset:$Rm,
2138            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
2139           IIC_VST3lnu, "vst3", Dt,
2140           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
2141           "$Rn.addr = $wb", []> {
2142   let DecoderMethod = "DecodeVST3LN";
2143 }
2144
2145 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2146   let Inst{7-5} = lane{2-0};
2147 }
2148 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2149   let Inst{7-6} = lane{1-0};
2150 }
2151 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2152   let Inst{7}   = lane{0};
2153 }
2154
2155 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2156 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2157 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2158
2159 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2160   let Inst{7-6} = lane{1-0};
2161 }
2162 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2163   let Inst{7}   = lane{0};
2164 }
2165
2166 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2167 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2168
2169 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2170 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2171   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2172           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2173            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2174           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2175           "", []> {
2176   let Rm = 0b1111;
2177   let Inst{4} = Rn{4};
2178   let DecoderMethod = "DecodeVST4LN";
2179 }
2180
2181 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2182   let Inst{7-5} = lane{2-0};
2183 }
2184 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2185   let Inst{7-6} = lane{1-0};
2186 }
2187 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2188   let Inst{7}   = lane{0};
2189   let Inst{5} = Rn{5};
2190 }
2191
2192 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2193 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2194 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2195
2196 // ...with double-spaced registers:
2197 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2198   let Inst{7-6} = lane{1-0};
2199 }
2200 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2201   let Inst{7}   = lane{0};
2202   let Inst{5} = Rn{5};
2203 }
2204
2205 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2206 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2207
2208 // ...with address register writeback:
2209 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2210   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2211           (ins addrmode6:$Rn, am6offset:$Rm,
2212            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2213           IIC_VST4lnu, "vst4", Dt,
2214   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2215           "$Rn.addr = $wb", []> {
2216   let Inst{4} = Rn{4};
2217   let DecoderMethod = "DecodeVST4LN";
2218 }
2219
2220 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2221   let Inst{7-5} = lane{2-0};
2222 }
2223 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2224   let Inst{7-6} = lane{1-0};
2225 }
2226 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2227   let Inst{7}   = lane{0};
2228   let Inst{5} = Rn{5};
2229 }
2230
2231 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2232 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2233 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2234
2235 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2236   let Inst{7-6} = lane{1-0};
2237 }
2238 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2239   let Inst{7}   = lane{0};
2240   let Inst{5} = Rn{5};
2241 }
2242
2243 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2244 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2245
2246 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2247
2248 // Use vld1/vst1 for unaligned f64 load / store
2249 def : Pat<(f64 (hword_alignedload addrmode6:$addr)),
2250           (VLD1d16 addrmode6:$addr)>, Requires<[IsLE]>;
2251 def : Pat<(hword_alignedstore (f64 DPR:$value), addrmode6:$addr),
2252           (VST1d16 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2253 def : Pat<(f64 (byte_alignedload addrmode6:$addr)),
2254           (VLD1d8 addrmode6:$addr)>, Requires<[IsLE]>;
2255 def : Pat<(byte_alignedstore (f64 DPR:$value), addrmode6:$addr),
2256           (VST1d8 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2257 def : Pat<(f64 (non_word_alignedload addrmode6:$addr)),
2258           (VLD1d64 addrmode6:$addr)>, Requires<[IsBE]>;
2259 def : Pat<(non_word_alignedstore (f64 DPR:$value), addrmode6:$addr),
2260           (VST1d64 addrmode6:$addr, DPR:$value)>, Requires<[IsBE]>;
2261
2262 // Use vld1/vst1 for Q and QQ. Also use them for unaligned v2f64
2263 // load / store if it's legal.
2264 def : Pat<(v2f64 (dword_alignedload addrmode6:$addr)),
2265           (VLD1q64 addrmode6:$addr)>;
2266 def : Pat<(dword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2267           (VST1q64 addrmode6:$addr, QPR:$value)>;
2268 def : Pat<(v2f64 (word_alignedload addrmode6:$addr)),
2269           (VLD1q32 addrmode6:$addr)>;
2270 def : Pat<(word_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2271           (VST1q32 addrmode6:$addr, QPR:$value)>;
2272 def : Pat<(v2f64 (hword_alignedload addrmode6:$addr)),
2273           (VLD1q16 addrmode6:$addr)>, Requires<[IsLE]>;
2274 def : Pat<(hword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2275           (VST1q16 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2276 def : Pat<(v2f64 (byte_alignedload addrmode6:$addr)),
2277           (VLD1q8 addrmode6:$addr)>, Requires<[IsLE]>;
2278 def : Pat<(byte_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2279           (VST1q8 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2280
2281 //===----------------------------------------------------------------------===//
2282 // NEON pattern fragments
2283 //===----------------------------------------------------------------------===//
2284
2285 // Extract D sub-registers of Q registers.
2286 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2287   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2288   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2289 }]>;
2290 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2291   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2292   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2293 }]>;
2294 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2295   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2296   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2297 }]>;
2298 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2299   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2300   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2301 }]>;
2302
2303 // Extract S sub-registers of Q/D registers.
2304 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2305   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2306   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2307 }]>;
2308
2309 // Translate lane numbers from Q registers to D subregs.
2310 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2311   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2312 }]>;
2313 def SubReg_i16_lane : SDNodeXForm<imm, [{
2314   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2315 }]>;
2316 def SubReg_i32_lane : SDNodeXForm<imm, [{
2317   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2318 }]>;
2319
2320 //===----------------------------------------------------------------------===//
2321 // Instruction Classes
2322 //===----------------------------------------------------------------------===//
2323
2324 // Basic 2-register operations: double- and quad-register.
2325 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2326            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2327            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2328   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2329         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2330         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2331 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2332            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2333            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2334   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2335         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2336         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2337
2338 // Basic 2-register intrinsics, both double- and quad-register.
2339 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2340               bits<2> op17_16, bits<5> op11_7, bit op4,
2341               InstrItinClass itin, string OpcodeStr, string Dt,
2342               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2343   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2344         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2345         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2346 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2347               bits<2> op17_16, bits<5> op11_7, bit op4,
2348               InstrItinClass itin, string OpcodeStr, string Dt,
2349               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2350   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2351         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2352         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2353
2354 // Same as above, but not predicated.
2355 class N2VDIntnp<bits<2> op17_16, bits<3> op10_8, bit op7,
2356               InstrItinClass itin, string OpcodeStr, string Dt,
2357               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2358   : N2Vnp<op17_16, op10_8, op7, 0,  (outs DPR:$Vd), (ins DPR:$Vm),
2359           itin, OpcodeStr, Dt, ResTy, OpTy,
2360           [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2361
2362 class N2VQIntnp<bits<2> op17_16, bits<3> op10_8, bit op7,
2363               InstrItinClass itin, string OpcodeStr, string Dt,
2364               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2365   : N2Vnp<op17_16, op10_8, op7, 1,  (outs QPR:$Vd), (ins QPR:$Vm),
2366           itin, OpcodeStr, Dt, ResTy, OpTy,
2367           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2368
2369 // Narrow 2-register operations.
2370 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2371            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2372            InstrItinClass itin, string OpcodeStr, string Dt,
2373            ValueType TyD, ValueType TyQ, SDNode OpNode>
2374   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2375         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2376         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2377
2378 // Narrow 2-register intrinsics.
2379 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2380               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2381               InstrItinClass itin, string OpcodeStr, string Dt,
2382               ValueType TyD, ValueType TyQ, SDPatternOperator IntOp>
2383   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2384         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2385         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2386
2387 // Long 2-register operations (currently only used for VMOVL).
2388 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2389            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2390            InstrItinClass itin, string OpcodeStr, string Dt,
2391            ValueType TyQ, ValueType TyD, SDNode OpNode>
2392   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2393         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2394         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2395
2396 // Long 2-register intrinsics.
2397 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2398               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2399               InstrItinClass itin, string OpcodeStr, string Dt,
2400               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2401   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2402         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2403         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2404
2405 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2406 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2407   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2408         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2409         OpcodeStr, Dt, "$Vd, $Vm",
2410         "$src1 = $Vd, $src2 = $Vm", []>;
2411 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2412                   InstrItinClass itin, string OpcodeStr, string Dt>
2413   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2414         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2415         "$src1 = $Vd, $src2 = $Vm", []>;
2416
2417 // Basic 3-register operations: double- and quad-register.
2418 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2419            InstrItinClass itin, string OpcodeStr, string Dt,
2420            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2421   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2422         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2423         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2424         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2425   // All of these have a two-operand InstAlias.
2426   let TwoOperandAliasConstraint = "$Vn = $Vd";
2427   let isCommutable = Commutable;
2428 }
2429 // Same as N3VD but no data type.
2430 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2431            InstrItinClass itin, string OpcodeStr,
2432            ValueType ResTy, ValueType OpTy,
2433            SDNode OpNode, bit Commutable>
2434   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2435          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2436          OpcodeStr, "$Vd, $Vn, $Vm", "",
2437          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2438   // All of these have a two-operand InstAlias.
2439   let TwoOperandAliasConstraint = "$Vn = $Vd";
2440   let isCommutable = Commutable;
2441 }
2442
2443 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2444              InstrItinClass itin, string OpcodeStr, string Dt,
2445              ValueType Ty, SDNode ShOp>
2446   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2447         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2448         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2449         [(set (Ty DPR:$Vd),
2450               (Ty (ShOp (Ty DPR:$Vn),
2451                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2452   // All of these have a two-operand InstAlias.
2453   let TwoOperandAliasConstraint = "$Vn = $Vd";
2454   let isCommutable = 0;
2455 }
2456 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2457                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2458   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2459         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2460         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2461         [(set (Ty DPR:$Vd),
2462               (Ty (ShOp (Ty DPR:$Vn),
2463                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2464   // All of these have a two-operand InstAlias.
2465   let TwoOperandAliasConstraint = "$Vn = $Vd";
2466   let isCommutable = 0;
2467 }
2468
2469 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2470            InstrItinClass itin, string OpcodeStr, string Dt,
2471            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2472   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2473         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2474         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2475         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2476   // All of these have a two-operand InstAlias.
2477   let TwoOperandAliasConstraint = "$Vn = $Vd";
2478   let isCommutable = Commutable;
2479 }
2480 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2481            InstrItinClass itin, string OpcodeStr,
2482            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2483   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2484          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2485          OpcodeStr, "$Vd, $Vn, $Vm", "",
2486          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2487   // All of these have a two-operand InstAlias.
2488   let TwoOperandAliasConstraint = "$Vn = $Vd";
2489   let isCommutable = Commutable;
2490 }
2491 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2492              InstrItinClass itin, string OpcodeStr, string Dt,
2493              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2494   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2495         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2496         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2497         [(set (ResTy QPR:$Vd),
2498               (ResTy (ShOp (ResTy QPR:$Vn),
2499                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2500                                                 imm:$lane)))))]> {
2501   // All of these have a two-operand InstAlias.
2502   let TwoOperandAliasConstraint = "$Vn = $Vd";
2503   let isCommutable = 0;
2504 }
2505 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2506                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2507   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2508         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2509         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2510         [(set (ResTy QPR:$Vd),
2511               (ResTy (ShOp (ResTy QPR:$Vn),
2512                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2513                                                 imm:$lane)))))]> {
2514   // All of these have a two-operand InstAlias.
2515   let TwoOperandAliasConstraint = "$Vn = $Vd";
2516   let isCommutable = 0;
2517 }
2518
2519 // Basic 3-register intrinsics, both double- and quad-register.
2520 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2521               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2522               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2523   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2524         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2525         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2526         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2527   // All of these have a two-operand InstAlias.
2528   let TwoOperandAliasConstraint = "$Vn = $Vd";
2529   let isCommutable = Commutable;
2530 }
2531
2532 class N3VDIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2533                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2534                 string Dt, ValueType ResTy, ValueType OpTy,
2535                 SDPatternOperator IntOp, bit Commutable>
2536   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2537           (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin, OpcodeStr, Dt,
2538           ResTy, OpTy, IntOp, Commutable,
2539           [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2540
2541 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2542                 string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2543   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2544         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2545         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2546         [(set (Ty DPR:$Vd),
2547               (Ty (IntOp (Ty DPR:$Vn),
2548                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2549                                            imm:$lane)))))]> {
2550   let isCommutable = 0;
2551 }
2552
2553 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2554                   string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2555   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2556         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2557         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2558         [(set (Ty DPR:$Vd),
2559               (Ty (IntOp (Ty DPR:$Vn),
2560                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2561   let isCommutable = 0;
2562 }
2563 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2564               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2565               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2566   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2567         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2568         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2569         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2570   let TwoOperandAliasConstraint = "$Vm = $Vd";
2571   let isCommutable = 0;
2572 }
2573
2574 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2575               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2576               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2577   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2578         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2579         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2580         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2581   // All of these have a two-operand InstAlias.
2582   let TwoOperandAliasConstraint = "$Vn = $Vd";
2583   let isCommutable = Commutable;
2584 }
2585
2586 class N3VQIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2587                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2588                 string Dt, ValueType ResTy, ValueType OpTy,
2589                 SDPatternOperator IntOp, bit Commutable>
2590   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2591           (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin, OpcodeStr, Dt,
2592           ResTy, OpTy, IntOp, Commutable,
2593           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2594
2595 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2596                 string OpcodeStr, string Dt,
2597                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2598   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2599         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2600         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2601         [(set (ResTy QPR:$Vd),
2602               (ResTy (IntOp (ResTy QPR:$Vn),
2603                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2604                                                  imm:$lane)))))]> {
2605   let isCommutable = 0;
2606 }
2607 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2608                   string OpcodeStr, string Dt,
2609                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2610   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2611         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2612         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2613         [(set (ResTy QPR:$Vd),
2614               (ResTy (IntOp (ResTy QPR:$Vn),
2615                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2616                                                  imm:$lane)))))]> {
2617   let isCommutable = 0;
2618 }
2619 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2620               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2621               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2622   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2623         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2624         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2625         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2626   let TwoOperandAliasConstraint = "$Vm = $Vd";
2627   let isCommutable = 0;
2628 }
2629
2630 // Multiply-Add/Sub operations: double- and quad-register.
2631 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2632                 InstrItinClass itin, string OpcodeStr, string Dt,
2633                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2634   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2635         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2636         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2637         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2638                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2639
2640 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2641                   string OpcodeStr, string Dt,
2642                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2643   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2644         (outs DPR:$Vd),
2645         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2646         NVMulSLFrm, itin,
2647         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2648         [(set (Ty DPR:$Vd),
2649               (Ty (ShOp (Ty DPR:$src1),
2650                         (Ty (MulOp DPR:$Vn,
2651                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2652                                                      imm:$lane)))))))]>;
2653 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2654                     string OpcodeStr, string Dt,
2655                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2656   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2657         (outs DPR:$Vd),
2658         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2659         NVMulSLFrm, itin,
2660         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2661         [(set (Ty DPR:$Vd),
2662               (Ty (ShOp (Ty DPR:$src1),
2663                         (Ty (MulOp DPR:$Vn,
2664                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2665                                                      imm:$lane)))))))]>;
2666
2667 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2668                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2669                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2670   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2671         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2672         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2673         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2674                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2675 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2676                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2677                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2678   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2679         (outs QPR:$Vd),
2680         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2681         NVMulSLFrm, itin,
2682         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2683         [(set (ResTy QPR:$Vd),
2684               (ResTy (ShOp (ResTy QPR:$src1),
2685                            (ResTy (MulOp QPR:$Vn,
2686                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2687                                                         imm:$lane)))))))]>;
2688 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2689                     string OpcodeStr, string Dt,
2690                     ValueType ResTy, ValueType OpTy,
2691                     SDNode MulOp, SDNode ShOp>
2692   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2693         (outs QPR:$Vd),
2694         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2695         NVMulSLFrm, itin,
2696         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2697         [(set (ResTy QPR:$Vd),
2698               (ResTy (ShOp (ResTy QPR:$src1),
2699                            (ResTy (MulOp QPR:$Vn,
2700                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2701                                                         imm:$lane)))))))]>;
2702
2703 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2704 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2705                 InstrItinClass itin, string OpcodeStr, string Dt,
2706                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2707   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2708         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2709         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2710         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2711                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2712 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2713                 InstrItinClass itin, string OpcodeStr, string Dt,
2714                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2715   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2716         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2717         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2718         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2719                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2720
2721 // Neon 3-argument intrinsics, both double- and quad-register.
2722 // The destination register is also used as the first source operand register.
2723 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2724                InstrItinClass itin, string OpcodeStr, string Dt,
2725                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2726   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2727         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2728         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2729         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2730                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2731 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2732                InstrItinClass itin, string OpcodeStr, string Dt,
2733                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2734   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2735         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2736         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2737         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2738                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2739
2740 // Long Multiply-Add/Sub operations.
2741 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2742                 InstrItinClass itin, string OpcodeStr, string Dt,
2743                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2744   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2745         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2746         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2747         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2748                                 (TyQ (MulOp (TyD DPR:$Vn),
2749                                             (TyD DPR:$Vm)))))]>;
2750 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2751                   InstrItinClass itin, string OpcodeStr, string Dt,
2752                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2753   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2754         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2755         NVMulSLFrm, itin,
2756         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2757         [(set QPR:$Vd,
2758           (OpNode (TyQ QPR:$src1),
2759                   (TyQ (MulOp (TyD DPR:$Vn),
2760                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2761                                                  imm:$lane))))))]>;
2762 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2763                     InstrItinClass itin, string OpcodeStr, string Dt,
2764                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2765   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2766         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2767         NVMulSLFrm, itin,
2768         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2769         [(set QPR:$Vd,
2770           (OpNode (TyQ QPR:$src1),
2771                   (TyQ (MulOp (TyD DPR:$Vn),
2772                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2773                                                  imm:$lane))))))]>;
2774
2775 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2776 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2777                    InstrItinClass itin, string OpcodeStr, string Dt,
2778                    ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
2779                    SDNode OpNode>
2780   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2781         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2782         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2783         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2784                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2785                                                         (TyD DPR:$Vm)))))))]>;
2786
2787 // Neon Long 3-argument intrinsic.  The destination register is
2788 // a quad-register and is also used as the first source operand register.
2789 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2790                InstrItinClass itin, string OpcodeStr, string Dt,
2791                ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2792   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2793         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2794         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2795         [(set QPR:$Vd,
2796           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2797 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2798                  string OpcodeStr, string Dt,
2799                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2800   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2801         (outs QPR:$Vd),
2802         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2803         NVMulSLFrm, itin,
2804         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2805         [(set (ResTy QPR:$Vd),
2806               (ResTy (IntOp (ResTy QPR:$src1),
2807                             (OpTy DPR:$Vn),
2808                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2809                                                 imm:$lane)))))]>;
2810 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2811                    InstrItinClass itin, string OpcodeStr, string Dt,
2812                    ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2813   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2814         (outs QPR:$Vd),
2815         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2816         NVMulSLFrm, itin,
2817         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2818         [(set (ResTy QPR:$Vd),
2819               (ResTy (IntOp (ResTy QPR:$src1),
2820                             (OpTy DPR:$Vn),
2821                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2822                                                 imm:$lane)))))]>;
2823
2824 // Narrowing 3-register intrinsics.
2825 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2826               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2827               SDPatternOperator IntOp, bit Commutable>
2828   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2829         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2830         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2831         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2832   let isCommutable = Commutable;
2833 }
2834
2835 // Long 3-register operations.
2836 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2837            InstrItinClass itin, string OpcodeStr, string Dt,
2838            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2839   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2840         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2841         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2842         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2843   let isCommutable = Commutable;
2844 }
2845 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2846              InstrItinClass itin, string OpcodeStr, string Dt,
2847              ValueType TyQ, ValueType TyD, SDNode OpNode>
2848   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2849         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2850         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2851         [(set QPR:$Vd,
2852           (TyQ (OpNode (TyD DPR:$Vn),
2853                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2854 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2855                InstrItinClass itin, string OpcodeStr, string Dt,
2856                ValueType TyQ, ValueType TyD, SDNode OpNode>
2857   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2858         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2859         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2860         [(set QPR:$Vd,
2861           (TyQ (OpNode (TyD DPR:$Vn),
2862                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2863
2864 // Long 3-register operations with explicitly extended operands.
2865 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2866               InstrItinClass itin, string OpcodeStr, string Dt,
2867               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2868               bit Commutable>
2869   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2870         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2871         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2872         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2873                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2874   let isCommutable = Commutable;
2875 }
2876
2877 // Long 3-register intrinsics with explicit extend (VABDL).
2878 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2879                  InstrItinClass itin, string OpcodeStr, string Dt,
2880                  ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
2881                  bit Commutable>
2882   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2883         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2884         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2885         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2886                                                 (TyD DPR:$Vm))))))]> {
2887   let isCommutable = Commutable;
2888 }
2889
2890 // Long 3-register intrinsics.
2891 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2892               InstrItinClass itin, string OpcodeStr, string Dt,
2893               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, bit Commutable>
2894   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2895         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2896         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2897         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2898   let isCommutable = Commutable;
2899 }
2900 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2901                 string OpcodeStr, string Dt,
2902                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2903   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2904         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2905         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2906         [(set (ResTy QPR:$Vd),
2907               (ResTy (IntOp (OpTy DPR:$Vn),
2908                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2909                                                 imm:$lane)))))]>;
2910 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2911                   InstrItinClass itin, string OpcodeStr, string Dt,
2912                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2913   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2914         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2915         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2916         [(set (ResTy QPR:$Vd),
2917               (ResTy (IntOp (OpTy DPR:$Vn),
2918                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2919                                                 imm:$lane)))))]>;
2920
2921 // Wide 3-register operations.
2922 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2923            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2924            SDNode OpNode, SDNode ExtOp, bit Commutable>
2925   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2926         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2927         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2928         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2929                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2930   // All of these have a two-operand InstAlias.
2931   let TwoOperandAliasConstraint = "$Vn = $Vd";
2932   let isCommutable = Commutable;
2933 }
2934
2935 // Pairwise long 2-register intrinsics, both double- and quad-register.
2936 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2937                 bits<2> op17_16, bits<5> op11_7, bit op4,
2938                 string OpcodeStr, string Dt,
2939                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2940   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2941         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2942         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2943 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2944                 bits<2> op17_16, bits<5> op11_7, bit op4,
2945                 string OpcodeStr, string Dt,
2946                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2947   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2948         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2949         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2950
2951 // Pairwise long 2-register accumulate intrinsics,
2952 // both double- and quad-register.
2953 // The destination register is also used as the first source operand register.
2954 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2955                  bits<2> op17_16, bits<5> op11_7, bit op4,
2956                  string OpcodeStr, string Dt,
2957                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2958   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2959         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2960         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2961         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2962 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2963                  bits<2> op17_16, bits<5> op11_7, bit op4,
2964                  string OpcodeStr, string Dt,
2965                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2966   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2967         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2968         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2969         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2970
2971 // Shift by immediate,
2972 // both double- and quad-register.
2973 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
2974 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2975              Format f, InstrItinClass itin, Operand ImmTy,
2976              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2977   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2978            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2979            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2980            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2981 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2982              Format f, InstrItinClass itin, Operand ImmTy,
2983              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2984   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2985            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2986            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2987            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2988 }
2989
2990 // Long shift by immediate.
2991 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2992              string OpcodeStr, string Dt,
2993              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2994   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2995            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
2996            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2997            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2998                                           (i32 imm:$SIMM))))]>;
2999
3000 // Narrow shift by immediate.
3001 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
3002              InstrItinClass itin, string OpcodeStr, string Dt,
3003              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
3004   : N2VImm<op24, op23, op11_8, op7, op6, op4,
3005            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
3006            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3007            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
3008                                           (i32 imm:$SIMM))))]>;
3009
3010 // Shift right by immediate and accumulate,
3011 // both double- and quad-register.
3012 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3013 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3014                 Operand ImmTy, string OpcodeStr, string Dt,
3015                 ValueType Ty, SDNode ShOp>
3016   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3017            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3018            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3019            [(set DPR:$Vd, (Ty (add DPR:$src1,
3020                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
3021 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3022                 Operand ImmTy, string OpcodeStr, string Dt,
3023                 ValueType Ty, SDNode ShOp>
3024   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3025            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3026            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3027            [(set QPR:$Vd, (Ty (add QPR:$src1,
3028                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
3029 }
3030
3031 // Shift by immediate and insert,
3032 // both double- and quad-register.
3033 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3034 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3035                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3036                 ValueType Ty,SDNode ShOp>
3037   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3038            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
3039            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3040            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
3041 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3042                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3043                 ValueType Ty,SDNode ShOp>
3044   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3045            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
3046            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3047            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
3048 }
3049
3050 // Convert, with fractional bits immediate,
3051 // both double- and quad-register.
3052 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3053               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3054               SDPatternOperator IntOp>
3055   : N2VImm<op24, op23, op11_8, op7, 0, op4,
3056            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3057            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3058            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
3059 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3060               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3061               SDPatternOperator IntOp>
3062   : N2VImm<op24, op23, op11_8, op7, 1, op4,
3063            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3064            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3065            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
3066
3067 //===----------------------------------------------------------------------===//
3068 // Multiclasses
3069 //===----------------------------------------------------------------------===//
3070
3071 // Abbreviations used in multiclass suffixes:
3072 //   Q = quarter int (8 bit) elements
3073 //   H = half int (16 bit) elements
3074 //   S = single int (32 bit) elements
3075 //   D = double int (64 bit) elements
3076
3077 // Neon 2-register vector operations and intrinsics.
3078
3079 // Neon 2-register comparisons.
3080 //   source operand element sizes of 8, 16 and 32 bits:
3081 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3082                        bits<5> op11_7, bit op4, string opc, string Dt,
3083                        string asm, SDNode OpNode> {
3084   // 64-bit vector types.
3085   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
3086                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3087                   opc, !strconcat(Dt, "8"), asm, "",
3088                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
3089   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
3090                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3091                   opc, !strconcat(Dt, "16"), asm, "",
3092                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
3093   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3094                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3095                   opc, !strconcat(Dt, "32"), asm, "",
3096                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
3097   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3098                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3099                   opc, "f32", asm, "",
3100                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
3101     let Inst{10} = 1; // overwrite F = 1
3102   }
3103
3104   // 128-bit vector types.
3105   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
3106                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3107                   opc, !strconcat(Dt, "8"), asm, "",
3108                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
3109   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
3110                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3111                   opc, !strconcat(Dt, "16"), asm, "",
3112                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
3113   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3114                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3115                   opc, !strconcat(Dt, "32"), asm, "",
3116                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
3117   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3118                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3119                   opc, "f32", asm, "",
3120                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
3121     let Inst{10} = 1; // overwrite F = 1
3122   }
3123 }
3124
3125
3126 // Neon 2-register vector intrinsics,
3127 //   element sizes of 8, 16 and 32 bits:
3128 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3129                       bits<5> op11_7, bit op4,
3130                       InstrItinClass itinD, InstrItinClass itinQ,
3131                       string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3132   // 64-bit vector types.
3133   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3134                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3135   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3136                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
3137   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3138                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
3139
3140   // 128-bit vector types.
3141   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3142                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
3143   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3144                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
3145   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3146                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
3147 }
3148
3149
3150 // Neon Narrowing 2-register vector operations,
3151 //   source operand element sizes of 16, 32 and 64 bits:
3152 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3153                     bits<5> op11_7, bit op6, bit op4,
3154                     InstrItinClass itin, string OpcodeStr, string Dt,
3155                     SDNode OpNode> {
3156   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3157                    itin, OpcodeStr, !strconcat(Dt, "16"),
3158                    v8i8, v8i16, OpNode>;
3159   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3160                    itin, OpcodeStr, !strconcat(Dt, "32"),
3161                    v4i16, v4i32, OpNode>;
3162   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3163                    itin, OpcodeStr, !strconcat(Dt, "64"),
3164                    v2i32, v2i64, OpNode>;
3165 }
3166
3167 // Neon Narrowing 2-register vector intrinsics,
3168 //   source operand element sizes of 16, 32 and 64 bits:
3169 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3170                        bits<5> op11_7, bit op6, bit op4,
3171                        InstrItinClass itin, string OpcodeStr, string Dt,
3172                        SDPatternOperator IntOp> {
3173   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3174                       itin, OpcodeStr, !strconcat(Dt, "16"),
3175                       v8i8, v8i16, IntOp>;
3176   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3177                       itin, OpcodeStr, !strconcat(Dt, "32"),
3178                       v4i16, v4i32, IntOp>;
3179   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3180                       itin, OpcodeStr, !strconcat(Dt, "64"),
3181                       v2i32, v2i64, IntOp>;
3182 }
3183
3184
3185 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
3186 //   source operand element sizes of 16, 32 and 64 bits:
3187 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
3188                     string OpcodeStr, string Dt, SDNode OpNode> {
3189   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3190                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
3191   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3192                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3193   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3194                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3195 }
3196
3197
3198 // Neon 3-register vector operations.
3199
3200 // First with only element sizes of 8, 16 and 32 bits:
3201 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3202                    InstrItinClass itinD16, InstrItinClass itinD32,
3203                    InstrItinClass itinQ16, InstrItinClass itinQ32,
3204                    string OpcodeStr, string Dt,
3205                    SDNode OpNode, bit Commutable = 0> {
3206   // 64-bit vector types.
3207   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
3208                    OpcodeStr, !strconcat(Dt, "8"),
3209                    v8i8, v8i8, OpNode, Commutable>;
3210   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
3211                    OpcodeStr, !strconcat(Dt, "16"),
3212                    v4i16, v4i16, OpNode, Commutable>;
3213   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
3214                    OpcodeStr, !strconcat(Dt, "32"),
3215                    v2i32, v2i32, OpNode, Commutable>;
3216
3217   // 128-bit vector types.
3218   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
3219                    OpcodeStr, !strconcat(Dt, "8"),
3220                    v16i8, v16i8, OpNode, Commutable>;
3221   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
3222                    OpcodeStr, !strconcat(Dt, "16"),
3223                    v8i16, v8i16, OpNode, Commutable>;
3224   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
3225                    OpcodeStr, !strconcat(Dt, "32"),
3226                    v4i32, v4i32, OpNode, Commutable>;
3227 }
3228
3229 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
3230   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
3231   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
3232   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
3233   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
3234                      v4i32, v2i32, ShOp>;
3235 }
3236
3237 // ....then also with element size 64 bits:
3238 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3239                     InstrItinClass itinD, InstrItinClass itinQ,
3240                     string OpcodeStr, string Dt,
3241                     SDNode OpNode, bit Commutable = 0>
3242   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3243             OpcodeStr, Dt, OpNode, Commutable> {
3244   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3245                    OpcodeStr, !strconcat(Dt, "64"),
3246                    v1i64, v1i64, OpNode, Commutable>;
3247   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3248                    OpcodeStr, !strconcat(Dt, "64"),
3249                    v2i64, v2i64, OpNode, Commutable>;
3250 }
3251
3252
3253 // Neon 3-register vector intrinsics.
3254
3255 // First with only element sizes of 16 and 32 bits:
3256 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3257                      InstrItinClass itinD16, InstrItinClass itinD32,
3258                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3259                      string OpcodeStr, string Dt,
3260                      SDPatternOperator IntOp, bit Commutable = 0> {
3261   // 64-bit vector types.
3262   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3263                       OpcodeStr, !strconcat(Dt, "16"),
3264                       v4i16, v4i16, IntOp, Commutable>;
3265   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3266                       OpcodeStr, !strconcat(Dt, "32"),
3267                       v2i32, v2i32, IntOp, Commutable>;
3268
3269   // 128-bit vector types.
3270   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3271                       OpcodeStr, !strconcat(Dt, "16"),
3272                       v8i16, v8i16, IntOp, Commutable>;
3273   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3274                       OpcodeStr, !strconcat(Dt, "32"),
3275                       v4i32, v4i32, IntOp, Commutable>;
3276 }
3277 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3278                      InstrItinClass itinD16, InstrItinClass itinD32,
3279                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3280                      string OpcodeStr, string Dt,
3281                      SDPatternOperator IntOp> {
3282   // 64-bit vector types.
3283   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3284                       OpcodeStr, !strconcat(Dt, "16"),
3285                       v4i16, v4i16, IntOp>;
3286   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3287                       OpcodeStr, !strconcat(Dt, "32"),
3288                       v2i32, v2i32, IntOp>;
3289
3290   // 128-bit vector types.
3291   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3292                       OpcodeStr, !strconcat(Dt, "16"),
3293                       v8i16, v8i16, IntOp>;
3294   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3295                       OpcodeStr, !strconcat(Dt, "32"),
3296                       v4i32, v4i32, IntOp>;
3297 }
3298
3299 multiclass N3VIntSL_HS<bits<4> op11_8,
3300                        InstrItinClass itinD16, InstrItinClass itinD32,
3301                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3302                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3303   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3304                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3305   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3306                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3307   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3308                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3309   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3310                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3311 }
3312
3313 // ....then also with element size of 8 bits:
3314 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3315                       InstrItinClass itinD16, InstrItinClass itinD32,
3316                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3317                       string OpcodeStr, string Dt,
3318                       SDPatternOperator IntOp, bit Commutable = 0>
3319   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3320               OpcodeStr, Dt, IntOp, Commutable> {
3321   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3322                       OpcodeStr, !strconcat(Dt, "8"),
3323                       v8i8, v8i8, IntOp, Commutable>;
3324   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3325                       OpcodeStr, !strconcat(Dt, "8"),
3326                       v16i8, v16i8, IntOp, Commutable>;
3327 }
3328 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3329                       InstrItinClass itinD16, InstrItinClass itinD32,
3330                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3331                       string OpcodeStr, string Dt,
3332                       SDPatternOperator IntOp>
3333   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3334               OpcodeStr, Dt, IntOp> {
3335   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3336                       OpcodeStr, !strconcat(Dt, "8"),
3337                       v8i8, v8i8, IntOp>;
3338   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3339                       OpcodeStr, !strconcat(Dt, "8"),
3340                       v16i8, v16i8, IntOp>;
3341 }
3342
3343
3344 // ....then also with element size of 64 bits:
3345 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3346                        InstrItinClass itinD16, InstrItinClass itinD32,
3347                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3348                        string OpcodeStr, string Dt,
3349                        SDPatternOperator IntOp, bit Commutable = 0>
3350   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3351                OpcodeStr, Dt, IntOp, Commutable> {
3352   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3353                       OpcodeStr, !strconcat(Dt, "64"),
3354                       v1i64, v1i64, IntOp, Commutable>;
3355   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3356                       OpcodeStr, !strconcat(Dt, "64"),
3357                       v2i64, v2i64, IntOp, Commutable>;
3358 }
3359 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3360                        InstrItinClass itinD16, InstrItinClass itinD32,
3361                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3362                        string OpcodeStr, string Dt,
3363                        SDPatternOperator IntOp>
3364   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3365                OpcodeStr, Dt, IntOp> {
3366   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3367                       OpcodeStr, !strconcat(Dt, "64"),
3368                       v1i64, v1i64, IntOp>;
3369   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3370                       OpcodeStr, !strconcat(Dt, "64"),
3371                       v2i64, v2i64, IntOp>;
3372 }
3373
3374 // Neon Narrowing 3-register vector intrinsics,
3375 //   source operand element sizes of 16, 32 and 64 bits:
3376 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3377                        string OpcodeStr, string Dt,
3378                        SDPatternOperator IntOp, bit Commutable = 0> {
3379   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3380                       OpcodeStr, !strconcat(Dt, "16"),
3381                       v8i8, v8i16, IntOp, Commutable>;
3382   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3383                       OpcodeStr, !strconcat(Dt, "32"),
3384                       v4i16, v4i32, IntOp, Commutable>;
3385   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3386                       OpcodeStr, !strconcat(Dt, "64"),
3387                       v2i32, v2i64, IntOp, Commutable>;
3388 }
3389
3390
3391 // Neon Long 3-register vector operations.
3392
3393 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3394                     InstrItinClass itin16, InstrItinClass itin32,
3395                     string OpcodeStr, string Dt,
3396                     SDNode OpNode, bit Commutable = 0> {
3397   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3398                    OpcodeStr, !strconcat(Dt, "8"),
3399                    v8i16, v8i8, OpNode, Commutable>;
3400   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3401                    OpcodeStr, !strconcat(Dt, "16"),
3402                    v4i32, v4i16, OpNode, Commutable>;
3403   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3404                    OpcodeStr, !strconcat(Dt, "32"),
3405                    v2i64, v2i32, OpNode, Commutable>;
3406 }
3407
3408 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3409                      InstrItinClass itin, string OpcodeStr, string Dt,
3410                      SDNode OpNode> {
3411   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3412                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3413   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3414                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3415 }
3416
3417 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3418                        InstrItinClass itin16, InstrItinClass itin32,
3419                        string OpcodeStr, string Dt,
3420                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3421   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3422                       OpcodeStr, !strconcat(Dt, "8"),
3423                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3424   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3425                       OpcodeStr, !strconcat(Dt, "16"),
3426                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3427   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3428                       OpcodeStr, !strconcat(Dt, "32"),
3429                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3430 }
3431
3432 // Neon Long 3-register vector intrinsics.
3433
3434 // First with only element sizes of 16 and 32 bits:
3435 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3436                       InstrItinClass itin16, InstrItinClass itin32,
3437                       string OpcodeStr, string Dt,
3438                       SDPatternOperator IntOp, bit Commutable = 0> {
3439   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3440                       OpcodeStr, !strconcat(Dt, "16"),
3441                       v4i32, v4i16, IntOp, Commutable>;
3442   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3443                       OpcodeStr, !strconcat(Dt, "32"),
3444                       v2i64, v2i32, IntOp, Commutable>;
3445 }
3446
3447 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3448                         InstrItinClass itin, string OpcodeStr, string Dt,
3449                         SDPatternOperator IntOp> {
3450   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3451                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3452   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3453                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3454 }
3455
3456 // ....then also with element size of 8 bits:
3457 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3458                        InstrItinClass itin16, InstrItinClass itin32,
3459                        string OpcodeStr, string Dt,
3460                        SDPatternOperator IntOp, bit Commutable = 0>
3461   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3462                IntOp, Commutable> {
3463   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3464                       OpcodeStr, !strconcat(Dt, "8"),
3465                       v8i16, v8i8, IntOp, Commutable>;
3466 }
3467
3468 // ....with explicit extend (VABDL).
3469 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3470                        InstrItinClass itin, string OpcodeStr, string Dt,
3471                        SDPatternOperator IntOp, SDNode ExtOp, bit Commutable = 0> {
3472   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3473                          OpcodeStr, !strconcat(Dt, "8"),
3474                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3475   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3476                          OpcodeStr, !strconcat(Dt, "16"),
3477                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3478   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3479                          OpcodeStr, !strconcat(Dt, "32"),
3480                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3481 }
3482
3483
3484 // Neon Wide 3-register vector intrinsics,
3485 //   source operand element sizes of 8, 16 and 32 bits:
3486 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3487                     string OpcodeStr, string Dt,
3488                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3489   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3490                    OpcodeStr, !strconcat(Dt, "8"),
3491                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3492   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3493                    OpcodeStr, !strconcat(Dt, "16"),
3494                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3495   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3496                    OpcodeStr, !strconcat(Dt, "32"),
3497                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3498 }
3499
3500
3501 // Neon Multiply-Op vector operations,
3502 //   element sizes of 8, 16 and 32 bits:
3503 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3504                         InstrItinClass itinD16, InstrItinClass itinD32,
3505                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3506                         string OpcodeStr, string Dt, SDNode OpNode> {
3507   // 64-bit vector types.
3508   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3509                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3510   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3511                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3512   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3513                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3514
3515   // 128-bit vector types.
3516   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3517                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3518   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3519                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3520   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3521                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3522 }
3523
3524 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3525                          InstrItinClass itinD16, InstrItinClass itinD32,
3526                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3527                          string OpcodeStr, string Dt, SDNode ShOp> {
3528   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3529                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3530   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3531                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3532   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3533                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3534                             mul, ShOp>;
3535   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3536                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3537                           mul, ShOp>;
3538 }
3539
3540 // Neon Intrinsic-Op vector operations,
3541 //   element sizes of 8, 16 and 32 bits:
3542 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3543                         InstrItinClass itinD, InstrItinClass itinQ,
3544                         string OpcodeStr, string Dt, SDPatternOperator IntOp,
3545                         SDNode OpNode> {
3546   // 64-bit vector types.
3547   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3548                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3549   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3550                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3551   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3552                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3553
3554   // 128-bit vector types.
3555   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3556                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3557   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3558                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3559   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3560                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3561 }
3562
3563 // Neon 3-argument intrinsics,
3564 //   element sizes of 8, 16 and 32 bits:
3565 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3566                        InstrItinClass itinD, InstrItinClass itinQ,
3567                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3568   // 64-bit vector types.
3569   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3570                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3571   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3572                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3573   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3574                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3575
3576   // 128-bit vector types.
3577   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3578                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3579   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3580                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3581   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3582                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3583 }
3584
3585
3586 // Neon Long Multiply-Op vector operations,
3587 //   element sizes of 8, 16 and 32 bits:
3588 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3589                          InstrItinClass itin16, InstrItinClass itin32,
3590                          string OpcodeStr, string Dt, SDNode MulOp,
3591                          SDNode OpNode> {
3592   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3593                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3594   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3595                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3596   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3597                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3598 }
3599
3600 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3601                           string Dt, SDNode MulOp, SDNode OpNode> {
3602   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3603                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3604   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3605                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3606 }
3607
3608
3609 // Neon Long 3-argument intrinsics.
3610
3611 // First with only element sizes of 16 and 32 bits:
3612 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3613                        InstrItinClass itin16, InstrItinClass itin32,
3614                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3615   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3616                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3617   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3618                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3619 }
3620
3621 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3622                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3623   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3624                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3625   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3626                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3627 }
3628
3629 // ....then also with element size of 8 bits:
3630 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3631                         InstrItinClass itin16, InstrItinClass itin32,
3632                         string OpcodeStr, string Dt, SDPatternOperator IntOp>
3633   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3634   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3635                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3636 }
3637
3638 // ....with explicit extend (VABAL).
3639 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3640                             InstrItinClass itin, string OpcodeStr, string Dt,
3641                             SDPatternOperator IntOp, SDNode ExtOp, SDNode OpNode> {
3642   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3643                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3644                            IntOp, ExtOp, OpNode>;
3645   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3646                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3647                            IntOp, ExtOp, OpNode>;
3648   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3649                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3650                            IntOp, ExtOp, OpNode>;
3651 }
3652
3653
3654 // Neon Pairwise long 2-register intrinsics,
3655 //   element sizes of 8, 16 and 32 bits:
3656 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3657                         bits<5> op11_7, bit op4,
3658                         string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3659   // 64-bit vector types.
3660   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3661                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3662   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3663                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3664   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3665                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3666
3667   // 128-bit vector types.
3668   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3669                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3670   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3671                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3672   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3673                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3674 }
3675
3676
3677 // Neon Pairwise long 2-register accumulate intrinsics,
3678 //   element sizes of 8, 16 and 32 bits:
3679 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3680                          bits<5> op11_7, bit op4,
3681                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3682   // 64-bit vector types.
3683   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3684                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3685   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3686                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3687   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3688                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3689
3690   // 128-bit vector types.
3691   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3692                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3693   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3694                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3695   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3696                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3697 }
3698
3699
3700 // Neon 2-register vector shift by immediate,
3701 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3702 //   element sizes of 8, 16, 32 and 64 bits:
3703 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3704                        InstrItinClass itin, string OpcodeStr, string Dt,
3705                        SDNode OpNode> {
3706   // 64-bit vector types.
3707   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3708                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3709     let Inst{21-19} = 0b001; // imm6 = 001xxx
3710   }
3711   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3712                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3713     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3714   }
3715   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3716                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3717     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3718   }
3719   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3720                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3721                              // imm6 = xxxxxx
3722
3723   // 128-bit vector types.
3724   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3725                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3726     let Inst{21-19} = 0b001; // imm6 = 001xxx
3727   }
3728   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3729                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3730     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3731   }
3732   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3733                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3734     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3735   }
3736   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3737                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3738                              // imm6 = xxxxxx
3739 }
3740 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3741                        InstrItinClass itin, string OpcodeStr, string Dt,
3742                        string baseOpc, SDNode OpNode> {
3743   // 64-bit vector types.
3744   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3745                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3746     let Inst{21-19} = 0b001; // imm6 = 001xxx
3747   }
3748   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3749                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3750     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3751   }
3752   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3753                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3754     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3755   }
3756   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3757                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3758                              // imm6 = xxxxxx
3759
3760   // 128-bit vector types.
3761   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3762                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3763     let Inst{21-19} = 0b001; // imm6 = 001xxx
3764   }
3765   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3766                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3767     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3768   }
3769   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3770                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3771     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3772   }
3773   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3774                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3775                              // imm6 = xxxxxx
3776 }
3777
3778 // Neon Shift-Accumulate vector operations,
3779 //   element sizes of 8, 16, 32 and 64 bits:
3780 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3781                          string OpcodeStr, string Dt, SDNode ShOp> {
3782   // 64-bit vector types.
3783   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3784                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3785     let Inst{21-19} = 0b001; // imm6 = 001xxx
3786   }
3787   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3788                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3789     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3790   }
3791   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3792                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3793     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3794   }
3795   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3796                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3797                              // imm6 = xxxxxx
3798
3799   // 128-bit vector types.
3800   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3801                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3802     let Inst{21-19} = 0b001; // imm6 = 001xxx
3803   }
3804   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3805                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3806     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3807   }
3808   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3809                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3810     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3811   }
3812   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3813                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3814                              // imm6 = xxxxxx
3815 }
3816
3817 // Neon Shift-Insert vector operations,
3818 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3819 //   element sizes of 8, 16, 32 and 64 bits:
3820 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3821                           string OpcodeStr> {
3822   // 64-bit vector types.
3823   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3824                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3825     let Inst{21-19} = 0b001; // imm6 = 001xxx
3826   }
3827   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3828                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3829     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3830   }
3831   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3832                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3833     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3834   }
3835   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3836                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3837                              // imm6 = xxxxxx
3838
3839   // 128-bit vector types.
3840   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3841                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3842     let Inst{21-19} = 0b001; // imm6 = 001xxx
3843   }
3844   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3845                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3846     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3847   }
3848   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3849                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3850     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3851   }
3852   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3853                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3854                              // imm6 = xxxxxx
3855 }
3856 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3857                           string OpcodeStr> {
3858   // 64-bit vector types.
3859   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3860                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3861     let Inst{21-19} = 0b001; // imm6 = 001xxx
3862   }
3863   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3864                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3865     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3866   }
3867   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3868                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3869     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3870   }
3871   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3872                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3873                              // imm6 = xxxxxx
3874
3875   // 128-bit vector types.
3876   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3877                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3878     let Inst{21-19} = 0b001; // imm6 = 001xxx
3879   }
3880   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3881                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3882     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3883   }
3884   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3885                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3886     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3887   }
3888   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3889                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3890                              // imm6 = xxxxxx
3891 }
3892
3893 // Neon Shift Long operations,
3894 //   element sizes of 8, 16, 32 bits:
3895 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3896                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3897   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3898               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3899     let Inst{21-19} = 0b001; // imm6 = 001xxx
3900   }
3901   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3902                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3903     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3904   }
3905   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3906                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3907     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3908   }
3909 }
3910
3911 // Neon Shift Narrow operations,
3912 //   element sizes of 16, 32, 64 bits:
3913 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3914                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3915                       SDNode OpNode> {
3916   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3917                     OpcodeStr, !strconcat(Dt, "16"),
3918                     v8i8, v8i16, shr_imm8, OpNode> {
3919     let Inst{21-19} = 0b001; // imm6 = 001xxx
3920   }
3921   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3922                      OpcodeStr, !strconcat(Dt, "32"),
3923                      v4i16, v4i32, shr_imm16, OpNode> {
3924     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3925   }
3926   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3927                      OpcodeStr, !strconcat(Dt, "64"),
3928                      v2i32, v2i64, shr_imm32, OpNode> {
3929     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3930   }
3931 }
3932
3933 //===----------------------------------------------------------------------===//
3934 // Instruction Definitions.
3935 //===----------------------------------------------------------------------===//
3936
3937 // Vector Add Operations.
3938
3939 //   VADD     : Vector Add (integer and floating-point)
3940 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3941                          add, 1>;
3942 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3943                      v2f32, v2f32, fadd, 1>;
3944 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3945                      v4f32, v4f32, fadd, 1>;
3946 //   VADDL    : Vector Add Long (Q = D + D)
3947 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3948                             "vaddl", "s", add, sext, 1>;
3949 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3950                             "vaddl", "u", add, zext, 1>;
3951 //   VADDW    : Vector Add Wide (Q = Q + D)
3952 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3953 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3954 //   VHADD    : Vector Halving Add
3955 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3956                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3957                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3958 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3959                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3960                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3961 //   VRHADD   : Vector Rounding Halving Add
3962 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3963                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3964                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3965 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3966                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3967                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3968 //   VQADD    : Vector Saturating Add
3969 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3970                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3971                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3972 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3973                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3974                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3975 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3976 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3977                             int_arm_neon_vaddhn, 1>;
3978 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3979 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3980                             int_arm_neon_vraddhn, 1>;
3981
3982 def : Pat<(v8i8  (trunc (NEONvshru (add (v8i16 QPR:$Vn), QPR:$Vm), 8))),
3983           (VADDHNv8i8 QPR:$Vn, QPR:$Vm)>;
3984 def : Pat<(v4i16 (trunc (NEONvshru (add (v4i32 QPR:$Vn), QPR:$Vm), 16))),
3985           (VADDHNv4i16 QPR:$Vn, QPR:$Vm)>;
3986 def : Pat<(v2i32 (trunc (NEONvshru (add (v2i64 QPR:$Vn), QPR:$Vm), 32))),
3987           (VADDHNv2i32 QPR:$Vn, QPR:$Vm)>;
3988
3989 // Vector Multiply Operations.
3990
3991 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3992 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3993                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3994 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3995                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3996 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3997                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3998 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3999                      v2f32, v2f32, fmul, 1>;
4000 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
4001                      v4f32, v4f32, fmul, 1>;
4002 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
4003 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
4004 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
4005                        v2f32, fmul>;
4006
4007 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
4008                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
4009           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
4010                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
4011                                       (DSubReg_i16_reg imm:$lane))),
4012                               (SubReg_i16_lane imm:$lane)))>;
4013 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
4014                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
4015           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
4016                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
4017                                       (DSubReg_i32_reg imm:$lane))),
4018                               (SubReg_i32_lane imm:$lane)))>;
4019 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
4020                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
4021           (v4f32 (VMULslfq (v4f32 QPR:$src1),
4022                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
4023                                    (DSubReg_i32_reg imm:$lane))),
4024                            (SubReg_i32_lane imm:$lane)))>;
4025
4026 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
4027 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
4028                           IIC_VMULi16Q, IIC_VMULi32Q,
4029                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
4030 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
4031                             IIC_VMULi16Q, IIC_VMULi32Q,
4032                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
4033 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
4034                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4035                                                             imm:$lane)))),
4036           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
4037                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
4038                                          (DSubReg_i16_reg imm:$lane))),
4039                                  (SubReg_i16_lane imm:$lane)))>;
4040 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
4041                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4042                                                             imm:$lane)))),
4043           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
4044                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
4045                                          (DSubReg_i32_reg imm:$lane))),
4046                                  (SubReg_i32_lane imm:$lane)))>;
4047
4048 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
4049 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
4050                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
4051                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
4052 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
4053                               IIC_VMULi16Q, IIC_VMULi32Q,
4054                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
4055 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
4056                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4057                                                              imm:$lane)))),
4058           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
4059                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
4060                                           (DSubReg_i16_reg imm:$lane))),
4061                                   (SubReg_i16_lane imm:$lane)))>;
4062 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
4063                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4064                                                              imm:$lane)))),
4065           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
4066                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
4067                                           (DSubReg_i32_reg imm:$lane))),
4068                                   (SubReg_i32_lane imm:$lane)))>;
4069
4070 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
4071 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4072                          "vmull", "s", NEONvmulls, 1>;
4073 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4074                          "vmull", "u", NEONvmullu, 1>;
4075 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
4076                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
4077 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
4078 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
4079
4080 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
4081 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
4082                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
4083 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
4084                              "vqdmull", "s", int_arm_neon_vqdmull>;
4085
4086 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
4087
4088 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
4089 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4090                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4091 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
4092                           v2f32, fmul_su, fadd_mlx>,
4093                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4094 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
4095                           v4f32, fmul_su, fadd_mlx>,
4096                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4097 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
4098                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4099 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
4100                             v2f32, fmul_su, fadd_mlx>,
4101                 Requires<[HasNEON, UseFPVMLx]>;
4102 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
4103                             v4f32, v2f32, fmul_su, fadd_mlx>,
4104                 Requires<[HasNEON, UseFPVMLx]>;
4105
4106 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
4107                   (mul (v8i16 QPR:$src2),
4108                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4109           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4110                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4111                                       (DSubReg_i16_reg imm:$lane))),
4112                               (SubReg_i16_lane imm:$lane)))>;
4113
4114 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
4115                   (mul (v4i32 QPR:$src2),
4116                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4117           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4118                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4119                                       (DSubReg_i32_reg imm:$lane))),
4120                               (SubReg_i32_lane imm:$lane)))>;
4121
4122 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
4123                   (fmul_su (v4f32 QPR:$src2),
4124                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4125           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
4126                            (v4f32 QPR:$src2),
4127                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4128                                    (DSubReg_i32_reg imm:$lane))),
4129                            (SubReg_i32_lane imm:$lane)))>,
4130           Requires<[HasNEON, UseFPVMLx]>;
4131
4132 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
4133 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4134                               "vmlal", "s", NEONvmulls, add>;
4135 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4136                               "vmlal", "u", NEONvmullu, add>;
4137
4138 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
4139 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
4140
4141 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
4142 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4143                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
4144 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
4145
4146 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
4147 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4148                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4149 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
4150                           v2f32, fmul_su, fsub_mlx>,
4151                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4152 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
4153                           v4f32, fmul_su, fsub_mlx>,
4154                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4155 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
4156                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4157 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
4158                             v2f32, fmul_su, fsub_mlx>,
4159                 Requires<[HasNEON, UseFPVMLx]>;
4160 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
4161                             v4f32, v2f32, fmul_su, fsub_mlx>,
4162                 Requires<[HasNEON, UseFPVMLx]>;
4163
4164 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
4165                   (mul (v8i16 QPR:$src2),
4166                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4167           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4168                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4169                                       (DSubReg_i16_reg imm:$lane))),
4170                               (SubReg_i16_lane imm:$lane)))>;
4171
4172 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
4173                   (mul (v4i32 QPR:$src2),
4174                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4175           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4176                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4177                                       (DSubReg_i32_reg imm:$lane))),
4178                               (SubReg_i32_lane imm:$lane)))>;
4179
4180 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
4181                   (fmul_su (v4f32 QPR:$src2),
4182                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4183           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
4184                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4185                                    (DSubReg_i32_reg imm:$lane))),
4186                            (SubReg_i32_lane imm:$lane)))>,
4187           Requires<[HasNEON, UseFPVMLx]>;
4188
4189 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
4190 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4191                               "vmlsl", "s", NEONvmulls, sub>;
4192 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4193                               "vmlsl", "u", NEONvmullu, sub>;
4194
4195 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
4196 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
4197
4198 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
4199 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
4200                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4201 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4202
4203 // Fused Vector Multiply-Accumulate and Fused Multiply-Subtract Operations.
4204 def  VFMAfd   : N3VDMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACD, "vfma", "f32",
4205                           v2f32, fmul_su, fadd_mlx>,
4206                 Requires<[HasVFP4,UseFusedMAC]>;
4207
4208 def  VFMAfq   : N3VQMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACQ, "vfma", "f32",
4209                           v4f32, fmul_su, fadd_mlx>,
4210                 Requires<[HasVFP4,UseFusedMAC]>;
4211
4212 //   Fused Vector Multiply Subtract (floating-point)
4213 def  VFMSfd   : N3VDMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACD, "vfms", "f32",
4214                           v2f32, fmul_su, fsub_mlx>,
4215                 Requires<[HasVFP4,UseFusedMAC]>;
4216 def  VFMSfq   : N3VQMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACQ, "vfms", "f32",
4217                           v4f32, fmul_su, fsub_mlx>,
4218                 Requires<[HasVFP4,UseFusedMAC]>;
4219
4220 // Match @llvm.fma.* intrinsics
4221 def : Pat<(v2f32 (fma DPR:$Vn, DPR:$Vm, DPR:$src1)),
4222           (VFMAfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4223           Requires<[HasVFP4]>;
4224 def : Pat<(v4f32 (fma QPR:$Vn, QPR:$Vm, QPR:$src1)),
4225           (VFMAfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4226           Requires<[HasVFP4]>;
4227 def : Pat<(v2f32 (fma (fneg DPR:$Vn), DPR:$Vm, DPR:$src1)),
4228           (VFMSfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4229       Requires<[HasVFP4]>;
4230 def : Pat<(v4f32 (fma (fneg QPR:$Vn), QPR:$Vm, QPR:$src1)),
4231           (VFMSfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4232       Requires<[HasVFP4]>;
4233
4234 // Vector Subtract Operations.
4235
4236 //   VSUB     : Vector Subtract (integer and floating-point)
4237 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
4238                          "vsub", "i", sub, 0>;
4239 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
4240                      v2f32, v2f32, fsub, 0>;
4241 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
4242                      v4f32, v4f32, fsub, 0>;
4243 //   VSUBL    : Vector Subtract Long (Q = D - D)
4244 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4245                             "vsubl", "s", sub, sext, 0>;
4246 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4247                             "vsubl", "u", sub, zext, 0>;
4248 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
4249 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
4250 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
4251 //   VHSUB    : Vector Halving Subtract
4252 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
4253                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4254                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
4255 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
4256                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4257                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
4258 //   VQSUB    : Vector Saturing Subtract
4259 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
4260                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4261                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
4262 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
4263                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4264                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
4265 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
4266 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
4267                             int_arm_neon_vsubhn, 0>;
4268 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
4269 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
4270                             int_arm_neon_vrsubhn, 0>;
4271
4272 def : Pat<(v8i8  (trunc (NEONvshru (sub (v8i16 QPR:$Vn), QPR:$Vm), 8))),
4273           (VSUBHNv8i8 QPR:$Vn, QPR:$Vm)>;
4274 def : Pat<(v4i16 (trunc (NEONvshru (sub (v4i32 QPR:$Vn), QPR:$Vm), 16))),
4275           (VSUBHNv4i16 QPR:$Vn, QPR:$Vm)>;
4276 def : Pat<(v2i32 (trunc (NEONvshru (sub (v2i64 QPR:$Vn), QPR:$Vm), 32))),
4277           (VSUBHNv2i32 QPR:$Vn, QPR:$Vm)>;
4278
4279 // Vector Comparisons.
4280
4281 //   VCEQ     : Vector Compare Equal
4282 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4283                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
4284 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
4285                      NEONvceq, 1>;
4286 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4287                      NEONvceq, 1>;
4288
4289 let TwoOperandAliasConstraint = "$Vm = $Vd" in
4290 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4291                             "$Vd, $Vm, #0", NEONvceqz>;
4292
4293 //   VCGE     : Vector Compare Greater Than or Equal
4294 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4295                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4296 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4297                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4298 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4299                      NEONvcge, 0>;
4300 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4301                      NEONvcge, 0>;
4302
4303 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4304 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4305                             "$Vd, $Vm, #0", NEONvcgez>;
4306 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4307                             "$Vd, $Vm, #0", NEONvclez>;
4308 }
4309
4310 //   VCGT     : Vector Compare Greater Than
4311 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4312                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4313 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4314                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4315 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4316                      NEONvcgt, 0>;
4317 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4318                      NEONvcgt, 0>;
4319
4320 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4321 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4322                             "$Vd, $Vm, #0", NEONvcgtz>;
4323 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4324                             "$Vd, $Vm, #0", NEONvcltz>;
4325 }
4326
4327 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4328 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4329                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
4330 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4331                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
4332 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4333 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4334                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
4335 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4336                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
4337 //   VTST     : Vector Test Bits
4338 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4339                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4340
4341 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4342                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4343 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4344                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4345 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4346                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4347 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4348                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4349
4350 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4351                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4352 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4353                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4354 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4355                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4356 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4357                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4358
4359 // Vector Bitwise Operations.
4360
4361 def vnotd : PatFrag<(ops node:$in),
4362                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4363 def vnotq : PatFrag<(ops node:$in),
4364                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4365
4366
4367 //   VAND     : Vector Bitwise AND
4368 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4369                       v2i32, v2i32, and, 1>;
4370 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4371                       v4i32, v4i32, and, 1>;
4372
4373 //   VEOR     : Vector Bitwise Exclusive OR
4374 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4375                       v2i32, v2i32, xor, 1>;
4376 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4377                       v4i32, v4i32, xor, 1>;
4378
4379 //   VORR     : Vector Bitwise OR
4380 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4381                       v2i32, v2i32, or, 1>;
4382 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4383                       v4i32, v4i32, or, 1>;
4384
4385 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4386                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4387                           IIC_VMOVImm,
4388                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4389                           [(set DPR:$Vd,
4390                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4391   let Inst{9} = SIMM{9};
4392 }
4393
4394 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4395                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4396                           IIC_VMOVImm,
4397                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4398                           [(set DPR:$Vd,
4399                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4400   let Inst{10-9} = SIMM{10-9};
4401 }
4402
4403 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4404                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4405                           IIC_VMOVImm,
4406                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4407                           [(set QPR:$Vd,
4408                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4409   let Inst{9} = SIMM{9};
4410 }
4411
4412 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4413                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4414                           IIC_VMOVImm,
4415                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4416                           [(set QPR:$Vd,
4417                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4418   let Inst{10-9} = SIMM{10-9};
4419 }
4420
4421
4422 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4423 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
4424 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4425                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4426                      "vbic", "$Vd, $Vn, $Vm", "",
4427                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4428                                                  (vnotd DPR:$Vm))))]>;
4429 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4430                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4431                      "vbic", "$Vd, $Vn, $Vm", "",
4432                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4433                                                  (vnotq QPR:$Vm))))]>;
4434 }
4435
4436 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4437                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4438                           IIC_VMOVImm,
4439                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4440                           [(set DPR:$Vd,
4441                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4442   let Inst{9} = SIMM{9};
4443 }
4444
4445 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4446                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4447                           IIC_VMOVImm,
4448                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4449                           [(set DPR:$Vd,
4450                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4451   let Inst{10-9} = SIMM{10-9};
4452 }
4453
4454 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4455                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4456                           IIC_VMOVImm,
4457                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4458                           [(set QPR:$Vd,
4459                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4460   let Inst{9} = SIMM{9};
4461 }
4462
4463 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4464                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4465                           IIC_VMOVImm,
4466                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4467                           [(set QPR:$Vd,
4468                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4469   let Inst{10-9} = SIMM{10-9};
4470 }
4471
4472 //   VORN     : Vector Bitwise OR NOT
4473 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4474                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4475                      "vorn", "$Vd, $Vn, $Vm", "",
4476                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4477                                                 (vnotd DPR:$Vm))))]>;
4478 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4479                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4480                      "vorn", "$Vd, $Vn, $Vm", "",
4481                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4482                                                 (vnotq QPR:$Vm))))]>;
4483
4484 //   VMVN     : Vector Bitwise NOT (Immediate)
4485
4486 let isReMaterializable = 1 in {
4487
4488 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4489                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4490                          "vmvn", "i16", "$Vd, $SIMM", "",
4491                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4492   let Inst{9} = SIMM{9};
4493 }
4494
4495 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4496                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4497                          "vmvn", "i16", "$Vd, $SIMM", "",
4498                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4499   let Inst{9} = SIMM{9};
4500 }
4501
4502 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4503                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4504                          "vmvn", "i32", "$Vd, $SIMM", "",
4505                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4506   let Inst{11-8} = SIMM{11-8};
4507 }
4508
4509 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4510                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4511                          "vmvn", "i32", "$Vd, $SIMM", "",
4512                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4513   let Inst{11-8} = SIMM{11-8};
4514 }
4515 }
4516
4517 //   VMVN     : Vector Bitwise NOT
4518 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4519                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4520                      "vmvn", "$Vd, $Vm", "",
4521                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4522 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4523                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4524                      "vmvn", "$Vd, $Vm", "",
4525                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4526 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4527 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4528
4529 //   VBSL     : Vector Bitwise Select
4530 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4531                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4532                      N3RegFrm, IIC_VCNTiD,
4533                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4534                      [(set DPR:$Vd,
4535                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4536 def : Pat<(v8i8 (int_arm_neon_vbsl (v8i8 DPR:$src1),
4537                                    (v8i8 DPR:$Vn), (v8i8 DPR:$Vm))),
4538           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4539         Requires<[HasNEON]>;
4540 def : Pat<(v4i16 (int_arm_neon_vbsl (v4i16 DPR:$src1),
4541                                     (v4i16 DPR:$Vn), (v4i16 DPR:$Vm))),
4542           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4543         Requires<[HasNEON]>;
4544 def : Pat<(v2i32 (int_arm_neon_vbsl (v2i32 DPR:$src1),
4545                                     (v2i32 DPR:$Vn), (v2i32 DPR:$Vm))),
4546           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4547         Requires<[HasNEON]>;
4548 def : Pat<(v2f32 (int_arm_neon_vbsl (v2f32 DPR:$src1),
4549                                     (v2f32 DPR:$Vn), (v2f32 DPR:$Vm))),
4550           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4551         Requires<[HasNEON]>;
4552 def : Pat<(v1i64 (int_arm_neon_vbsl (v1i64 DPR:$src1),
4553                                     (v1i64 DPR:$Vn), (v1i64 DPR:$Vm))),
4554           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4555         Requires<[HasNEON]>;
4556
4557 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4558                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4559           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4560         Requires<[HasNEON]>;
4561
4562 def : Pat<(v1i64 (or (and DPR:$Vn, DPR:$Vd),
4563                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4564           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4565         Requires<[HasNEON]>;
4566
4567 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4568                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4569                      N3RegFrm, IIC_VCNTiQ,
4570                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4571                      [(set QPR:$Vd,
4572                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4573
4574 def : Pat<(v16i8 (int_arm_neon_vbsl (v16i8 QPR:$src1),
4575                                    (v16i8 QPR:$Vn), (v16i8 QPR:$Vm))),
4576           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4577         Requires<[HasNEON]>;
4578 def : Pat<(v8i16 (int_arm_neon_vbsl (v8i16 QPR:$src1),
4579                                     (v8i16 QPR:$Vn), (v8i16 QPR:$Vm))),
4580           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4581         Requires<[HasNEON]>;
4582 def : Pat<(v4i32 (int_arm_neon_vbsl (v4i32 QPR:$src1),
4583                                     (v4i32 QPR:$Vn), (v4i32 QPR:$Vm))),
4584           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4585         Requires<[HasNEON]>;
4586 def : Pat<(v4f32 (int_arm_neon_vbsl (v4f32 QPR:$src1),
4587                                     (v4f32 QPR:$Vn), (v4f32 QPR:$Vm))),
4588           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4589         Requires<[HasNEON]>;
4590 def : Pat<(v2i64 (int_arm_neon_vbsl (v2i64 QPR:$src1),
4591                                     (v2i64 QPR:$Vn), (v2i64 QPR:$Vm))),
4592           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4593         Requires<[HasNEON]>;
4594
4595 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4596                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4597           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4598         Requires<[HasNEON]>;
4599 def : Pat<(v2i64 (or (and QPR:$Vn, QPR:$Vd),
4600                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4601           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4602         Requires<[HasNEON]>;
4603
4604 //   VBIF     : Vector Bitwise Insert if False
4605 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4606 // FIXME: This instruction's encoding MAY NOT BE correct.
4607 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4608                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4609                      N3RegFrm, IIC_VBINiD,
4610                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4611                      []>;
4612 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4613                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4614                      N3RegFrm, IIC_VBINiQ,
4615                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4616                      []>;
4617
4618 //   VBIT     : Vector Bitwise Insert if True
4619 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4620 // FIXME: This instruction's encoding MAY NOT BE correct.
4621 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4622                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4623                      N3RegFrm, IIC_VBINiD,
4624                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4625                      []>;
4626 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4627                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4628                      N3RegFrm, IIC_VBINiQ,
4629                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4630                      []>;
4631
4632 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4633 // for equivalent operations with different register constraints; it just
4634 // inserts copies.
4635
4636 // Vector Absolute Differences.
4637
4638 //   VABD     : Vector Absolute Difference
4639 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4640                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4641                            "vabd", "s", int_arm_neon_vabds, 1>;
4642 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4643                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4644                            "vabd", "u", int_arm_neon_vabdu, 1>;
4645 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4646                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4647 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4648                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4649
4650 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4651 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4652                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4653 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4654                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4655
4656 //   VABA     : Vector Absolute Difference and Accumulate
4657 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4658                              "vaba", "s", int_arm_neon_vabds, add>;
4659 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4660                              "vaba", "u", int_arm_neon_vabdu, add>;
4661
4662 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4663 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4664                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4665 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4666                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4667
4668 // Vector Maximum and Minimum.
4669
4670 //   VMAX     : Vector Maximum
4671 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4672                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4673                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4674 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4675                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4676                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4677 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4678                         "vmax", "f32",
4679                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4680 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4681                         "vmax", "f32",
4682                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4683
4684 // VMAXNM
4685 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
4686   def VMAXNMND  : N3VDIntnp<0b00110, 0b00, 0b1111, 0, 1,
4687                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
4688                             v2f32, v2f32, int_arm_neon_vmaxnm, 1>,
4689                             Requires<[HasV8, HasNEON]>;
4690   def VMAXNMNQ  : N3VQIntnp<0b00110, 0b00, 0b1111, 1, 1,
4691                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
4692                             v4f32, v4f32, int_arm_neon_vmaxnm, 1>,
4693                             Requires<[HasV8, HasNEON]>;
4694 }
4695
4696 //   VMIN     : Vector Minimum
4697 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4698                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4699                            "vmin", "s", int_arm_neon_vmins, 1>;
4700 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4701                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4702                            "vmin", "u", int_arm_neon_vminu, 1>;
4703 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4704                         "vmin", "f32",
4705                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4706 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4707                         "vmin", "f32",
4708                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4709
4710 // VMINNM
4711 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
4712   def VMINNMND  : N3VDIntnp<0b00110, 0b10, 0b1111, 0, 1,
4713                             N3RegFrm, NoItinerary, "vminnm", "f32",
4714                             v2f32, v2f32, int_arm_neon_vminnm, 1>,
4715                             Requires<[HasV8, HasNEON]>;
4716   def VMINNMNQ  : N3VQIntnp<0b00110, 0b10, 0b1111, 1, 1,
4717                             N3RegFrm, NoItinerary, "vminnm", "f32",
4718                             v4f32, v4f32, int_arm_neon_vminnm, 1>,
4719                             Requires<[HasV8, HasNEON]>;
4720 }
4721
4722 // Vector Pairwise Operations.
4723
4724 //   VPADD    : Vector Pairwise Add
4725 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4726                         "vpadd", "i8",
4727                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4728 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4729                         "vpadd", "i16",
4730                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4731 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4732                         "vpadd", "i32",
4733                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4734 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4735                         IIC_VPBIND, "vpadd", "f32",
4736                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4737
4738 //   VPADDL   : Vector Pairwise Add Long
4739 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4740                              int_arm_neon_vpaddls>;
4741 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4742                              int_arm_neon_vpaddlu>;
4743
4744 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4745 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4746                               int_arm_neon_vpadals>;
4747 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4748                               int_arm_neon_vpadalu>;
4749
4750 //   VPMAX    : Vector Pairwise Maximum
4751 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4752                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4753 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4754                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4755 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4756                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4757 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4758                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4759 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4760                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4761 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4762                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4763 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4764                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4765
4766 //   VPMIN    : Vector Pairwise Minimum
4767 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4768                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4769 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4770                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4771 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4772                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4773 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4774                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4775 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4776                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4777 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4778                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4779 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4780                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4781
4782 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4783
4784 //   VRECPE   : Vector Reciprocal Estimate
4785 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4786                         IIC_VUNAD, "vrecpe", "u32",
4787                         v2i32, v2i32, int_arm_neon_vrecpe>;
4788 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4789                         IIC_VUNAQ, "vrecpe", "u32",
4790                         v4i32, v4i32, int_arm_neon_vrecpe>;
4791 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4792                         IIC_VUNAD, "vrecpe", "f32",
4793                         v2f32, v2f32, int_arm_neon_vrecpe>;
4794 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4795                         IIC_VUNAQ, "vrecpe", "f32",
4796                         v4f32, v4f32, int_arm_neon_vrecpe>;
4797
4798 //   VRECPS   : Vector Reciprocal Step
4799 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4800                         IIC_VRECSD, "vrecps", "f32",
4801                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4802 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4803                         IIC_VRECSQ, "vrecps", "f32",
4804                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4805
4806 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4807 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4808                          IIC_VUNAD, "vrsqrte", "u32",
4809                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4810 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4811                          IIC_VUNAQ, "vrsqrte", "u32",
4812                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4813 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4814                          IIC_VUNAD, "vrsqrte", "f32",
4815                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4816 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4817                          IIC_VUNAQ, "vrsqrte", "f32",
4818                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4819
4820 //   VRSQRTS  : Vector Reciprocal Square Root Step
4821 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4822                         IIC_VRECSD, "vrsqrts", "f32",
4823                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4824 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4825                         IIC_VRECSQ, "vrsqrts", "f32",
4826                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4827
4828 // Vector Shifts.
4829
4830 //   VSHL     : Vector Shift
4831 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4832                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4833                             "vshl", "s", int_arm_neon_vshifts>;
4834 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4835                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4836                             "vshl", "u", int_arm_neon_vshiftu>;
4837
4838 //   VSHL     : Vector Shift Left (Immediate)
4839 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4840
4841 //   VSHR     : Vector Shift Right (Immediate)
4842 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", "VSHRs",
4843                             NEONvshrs>;
4844 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", "VSHRu",
4845                             NEONvshru>;
4846
4847 //   VSHLL    : Vector Shift Left Long
4848 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4849 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4850
4851 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4852 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4853                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4854                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4855   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4856            ResTy, OpTy, ImmTy, OpNode> {
4857   let Inst{21-16} = op21_16;
4858   let DecoderMethod = "DecodeVSHLMaxInstruction";
4859 }
4860 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4861                           v8i16, v8i8, imm8, NEONvshlli>;
4862 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4863                           v4i32, v4i16, imm16, NEONvshlli>;
4864 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4865                           v2i64, v2i32, imm32, NEONvshlli>;
4866
4867 //   VSHRN    : Vector Shift Right and Narrow
4868 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4869                            NEONvshrn>;
4870
4871 //   VRSHL    : Vector Rounding Shift
4872 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4873                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4874                             "vrshl", "s", int_arm_neon_vrshifts>;
4875 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4876                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4877                             "vrshl", "u", int_arm_neon_vrshiftu>;
4878 //   VRSHR    : Vector Rounding Shift Right
4879 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", "VRSHRs",
4880                             NEONvrshrs>;
4881 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", "VRSHRu",
4882                             NEONvrshru>;
4883
4884 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4885 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4886                            NEONvrshrn>;
4887
4888 //   VQSHL    : Vector Saturating Shift
4889 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4890                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4891                             "vqshl", "s", int_arm_neon_vqshifts>;
4892 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4893                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4894                             "vqshl", "u", int_arm_neon_vqshiftu>;
4895 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4896 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4897 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4898
4899 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4900 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4901
4902 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4903 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4904                            NEONvqshrns>;
4905 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4906                            NEONvqshrnu>;
4907
4908 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4909 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4910                            NEONvqshrnsu>;
4911
4912 //   VQRSHL   : Vector Saturating Rounding Shift
4913 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4914                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4915                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4916 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4917                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4918                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4919
4920 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4921 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4922                            NEONvqrshrns>;
4923 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4924                            NEONvqrshrnu>;
4925
4926 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4927 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4928                            NEONvqrshrnsu>;
4929
4930 //   VSRA     : Vector Shift Right and Accumulate
4931 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4932 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4933 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4934 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4935 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4936
4937 //   VSLI     : Vector Shift Left and Insert
4938 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4939
4940 //   VSRI     : Vector Shift Right and Insert
4941 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4942
4943 // Vector Absolute and Saturating Absolute.
4944
4945 //   VABS     : Vector Absolute Value
4946 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4947                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4948                            int_arm_neon_vabs>;
4949 def  VABSfd   : N2VD<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4950                      "vabs", "f32",
4951                      v2f32, v2f32, fabs>;
4952 def  VABSfq   : N2VQ<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4953                      "vabs", "f32",
4954                       v4f32, v4f32, fabs>;
4955
4956 def : Pat<(xor (v2i32 (bitconvert (v8i8 (NEONvshrs DPR:$src, (i32 7))))),
4957                (v2i32 (bitconvert (v8i8 (add DPR:$src,
4958                                              (NEONvshrs DPR:$src, (i32 7))))))),
4959           (VABSv8i8 DPR:$src)>;
4960 def : Pat<(xor (v2i32 (bitconvert (v4i16 (NEONvshrs DPR:$src, (i32 15))))),
4961                (v2i32 (bitconvert (v4i16 (add DPR:$src,
4962                                             (NEONvshrs DPR:$src, (i32 15))))))),
4963           (VABSv4i16 DPR:$src)>;
4964 def : Pat<(xor (v2i32 (NEONvshrs DPR:$src, (i32 31))),
4965                (v2i32 (add DPR:$src, (NEONvshrs DPR:$src, (i32 31))))),
4966           (VABSv2i32 DPR:$src)>;
4967 def : Pat<(xor (v4i32 (bitconvert (v16i8 (NEONvshrs QPR:$src, (i32 7))))),
4968                (v4i32 (bitconvert (v16i8 (add QPR:$src,
4969                                              (NEONvshrs QPR:$src, (i32 7))))))),
4970           (VABSv16i8 QPR:$src)>;
4971 def : Pat<(xor (v4i32 (bitconvert (v8i16 (NEONvshrs QPR:$src, (i32 15))))),
4972                (v4i32 (bitconvert (v8i16 (add QPR:$src,
4973                                             (NEONvshrs QPR:$src, (i32 15))))))),
4974           (VABSv8i16 QPR:$src)>;
4975 def : Pat<(xor (v4i32 (NEONvshrs QPR:$src, (i32 31))),
4976                (v4i32 (add QPR:$src, (NEONvshrs QPR:$src, (i32 31))))),
4977           (VABSv4i32 QPR:$src)>;
4978
4979 def : Pat<(v2f32 (int_arm_neon_vabs (v2f32 DPR:$src))), (VABSfd DPR:$src)>;
4980 def : Pat<(v4f32 (int_arm_neon_vabs (v4f32 QPR:$src))), (VABSfq QPR:$src)>;
4981
4982 //   VQABS    : Vector Saturating Absolute Value
4983 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4984                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4985                            int_arm_neon_vqabs>;
4986
4987 // Vector Negate.
4988
4989 def vnegd  : PatFrag<(ops node:$in),
4990                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4991 def vnegq  : PatFrag<(ops node:$in),
4992                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4993
4994 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4995   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4996         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4997         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4998 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4999   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
5000         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
5001         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
5002
5003 //   VNEG     : Vector Negate (integer)
5004 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
5005 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
5006 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
5007 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
5008 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
5009 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
5010
5011 //   VNEG     : Vector Negate (floating-point)
5012 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
5013                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
5014                     "vneg", "f32", "$Vd, $Vm", "",
5015                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
5016 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
5017                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
5018                     "vneg", "f32", "$Vd, $Vm", "",
5019                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
5020
5021 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
5022 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
5023 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
5024 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
5025 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
5026 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
5027
5028 //   VQNEG    : Vector Saturating Negate
5029 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
5030                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
5031                            int_arm_neon_vqneg>;
5032
5033 // Vector Bit Counting Operations.
5034
5035 //   VCLS     : Vector Count Leading Sign Bits
5036 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
5037                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
5038                            int_arm_neon_vcls>;
5039 //   VCLZ     : Vector Count Leading Zeros
5040 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
5041                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
5042                            ctlz>;
5043 //   VCNT     : Vector Count One Bits
5044 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5045                         IIC_VCNTiD, "vcnt", "8",
5046                         v8i8, v8i8, ctpop>;
5047 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5048                         IIC_VCNTiQ, "vcnt", "8",
5049                         v16i8, v16i8, ctpop>;
5050
5051 // Vector Swap
5052 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
5053                      (outs DPR:$Vd, DPR:$Vm), (ins DPR:$in1, DPR:$in2),
5054                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5055                      []>;
5056 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
5057                      (outs QPR:$Vd, QPR:$Vm), (ins QPR:$in1, QPR:$in2),
5058                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5059                      []>;
5060
5061 // Vector Move Operations.
5062
5063 //   VMOV     : Vector Move (Register)
5064 def : InstAlias<"vmov${p} $Vd, $Vm",
5065                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5066 def : InstAlias<"vmov${p} $Vd, $Vm",
5067                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5068
5069 //   VMOV     : Vector Move (Immediate)
5070
5071 let isReMaterializable = 1 in {
5072 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
5073                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5074                          "vmov", "i8", "$Vd, $SIMM", "",
5075                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
5076 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
5077                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5078                          "vmov", "i8", "$Vd, $SIMM", "",
5079                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
5080
5081 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
5082                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5083                          "vmov", "i16", "$Vd, $SIMM", "",
5084                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
5085   let Inst{9} = SIMM{9};
5086 }
5087
5088 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
5089                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5090                          "vmov", "i16", "$Vd, $SIMM", "",
5091                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
5092  let Inst{9} = SIMM{9};
5093 }
5094
5095 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
5096                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5097                          "vmov", "i32", "$Vd, $SIMM", "",
5098                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
5099   let Inst{11-8} = SIMM{11-8};
5100 }
5101
5102 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
5103                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5104                          "vmov", "i32", "$Vd, $SIMM", "",
5105                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
5106   let Inst{11-8} = SIMM{11-8};
5107 }
5108
5109 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
5110                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5111                          "vmov", "i64", "$Vd, $SIMM", "",
5112                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
5113 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
5114                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5115                          "vmov", "i64", "$Vd, $SIMM", "",
5116                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
5117
5118 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
5119                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5120                          "vmov", "f32", "$Vd, $SIMM", "",
5121                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
5122 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
5123                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5124                          "vmov", "f32", "$Vd, $SIMM", "",
5125                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
5126 } // isReMaterializable
5127
5128 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
5129
5130 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
5131                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5132                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
5133                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
5134                                            imm:$lane))]> {
5135   let Inst{21}  = lane{2};
5136   let Inst{6-5} = lane{1-0};
5137 }
5138 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
5139                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5140                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
5141                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
5142                                            imm:$lane))]> {
5143   let Inst{21} = lane{1};
5144   let Inst{6}  = lane{0};
5145 }
5146 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
5147                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5148                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
5149                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
5150                                            imm:$lane))]> {
5151   let Inst{21}  = lane{2};
5152   let Inst{6-5} = lane{1-0};
5153 }
5154 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
5155                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5156                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
5157                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
5158                                            imm:$lane))]> {
5159   let Inst{21} = lane{1};
5160   let Inst{6}  = lane{0};
5161 }
5162 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
5163                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
5164                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
5165                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
5166                                            imm:$lane))]>,
5167                 Requires<[HasNEON, HasFastVGETLNi32]> {
5168   let Inst{21} = lane{0};
5169 }
5170 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
5171 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
5172           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5173                            (DSubReg_i8_reg imm:$lane))),
5174                      (SubReg_i8_lane imm:$lane))>;
5175 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
5176           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5177                              (DSubReg_i16_reg imm:$lane))),
5178                      (SubReg_i16_lane imm:$lane))>;
5179 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
5180           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5181                            (DSubReg_i8_reg imm:$lane))),
5182                      (SubReg_i8_lane imm:$lane))>;
5183 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
5184           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5185                              (DSubReg_i16_reg imm:$lane))),
5186                      (SubReg_i16_lane imm:$lane))>;
5187 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5188           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
5189                              (DSubReg_i32_reg imm:$lane))),
5190                      (SubReg_i32_lane imm:$lane))>,
5191       Requires<[HasNEON, HasFastVGETLNi32]>;
5192 def : Pat<(extractelt (v2i32 DPR:$src), imm:$lane),
5193           (COPY_TO_REGCLASS
5194             (i32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5195       Requires<[HasNEON, HasSlowVGETLNi32]>;
5196 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5197           (COPY_TO_REGCLASS
5198             (i32 (EXTRACT_SUBREG QPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5199       Requires<[HasNEON, HasSlowVGETLNi32]>;
5200 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
5201           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
5202                           (SSubReg_f32_reg imm:$src2))>;
5203 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
5204           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
5205                           (SSubReg_f32_reg imm:$src2))>;
5206 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
5207 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5208 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
5209           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5210
5211
5212 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
5213
5214 let Constraints = "$src1 = $V" in {
5215 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
5216                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
5217                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
5218                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
5219                                            GPR:$R, imm:$lane))]> {
5220   let Inst{21}  = lane{2};
5221   let Inst{6-5} = lane{1-0};
5222 }
5223 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
5224                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
5225                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
5226                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
5227                                            GPR:$R, imm:$lane))]> {
5228   let Inst{21} = lane{1};
5229   let Inst{6}  = lane{0};
5230 }
5231 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
5232                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
5233                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
5234                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
5235                                            GPR:$R, imm:$lane))]> {
5236   let Inst{21} = lane{0};
5237 }
5238 }
5239 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
5240           (v16i8 (INSERT_SUBREG QPR:$src1,
5241                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
5242                                    (DSubReg_i8_reg imm:$lane))),
5243                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
5244                   (DSubReg_i8_reg imm:$lane)))>;
5245 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
5246           (v8i16 (INSERT_SUBREG QPR:$src1,
5247                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
5248                                      (DSubReg_i16_reg imm:$lane))),
5249                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
5250                   (DSubReg_i16_reg imm:$lane)))>;
5251 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
5252           (v4i32 (INSERT_SUBREG QPR:$src1,
5253                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
5254                                      (DSubReg_i32_reg imm:$lane))),
5255                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
5256                   (DSubReg_i32_reg imm:$lane)))>;
5257
5258 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
5259           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
5260                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5261 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
5262           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
5263                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5264
5265 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5266 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5267 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5268           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5269
5270 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
5271           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5272 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
5273           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
5274 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
5275           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5276
5277 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
5278           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5279 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
5280           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5281 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
5282           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5283
5284 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
5285           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5286                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5287                          dsub_0)>;
5288 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
5289           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
5290                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5291                          dsub_0)>;
5292 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
5293           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
5294                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5295                          dsub_0)>;
5296
5297 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
5298
5299 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5300   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
5301           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5302           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5303 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5304   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
5305           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5306           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5307
5308 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
5309 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
5310 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>,
5311                 Requires<[HasNEON, HasFastVDUP32]>;
5312 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
5313 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
5314 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
5315
5316 // NEONvdup patterns for uarchs with fast VDUP.32.
5317 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>,
5318       Requires<[HasNEON,HasFastVDUP32]>;
5319 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
5320
5321 // NEONvdup patterns for uarchs with slow VDUP.32 - use VMOVDRR instead.
5322 def : Pat<(v2i32 (NEONvdup (i32 GPR:$R))), (VMOVDRR GPR:$R, GPR:$R)>,
5323       Requires<[HasNEON,HasSlowVDUP32]>;
5324 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VMOVDRR GPR:$R, GPR:$R)>,
5325       Requires<[HasNEON,HasSlowVDUP32]>;
5326
5327 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
5328
5329 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
5330               ValueType Ty, Operand IdxTy>
5331   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5332               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
5333               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
5334
5335 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
5336               ValueType ResTy, ValueType OpTy, Operand IdxTy>
5337   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5338               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
5339               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
5340                                       VectorIndex32:$lane)))]>;
5341
5342 // Inst{19-16} is partially specified depending on the element size.
5343
5344 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
5345   bits<3> lane;
5346   let Inst{19-17} = lane{2-0};
5347 }
5348 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
5349   bits<2> lane;
5350   let Inst{19-18} = lane{1-0};
5351 }
5352 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
5353   bits<1> lane;
5354   let Inst{19} = lane{0};
5355 }
5356 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
5357   bits<3> lane;
5358   let Inst{19-17} = lane{2-0};
5359 }
5360 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
5361   bits<2> lane;
5362   let Inst{19-18} = lane{1-0};
5363 }
5364 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
5365   bits<1> lane;
5366   let Inst{19} = lane{0};
5367 }
5368
5369 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5370           (VDUPLN32d DPR:$Vm, imm:$lane)>;
5371
5372 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5373           (VDUPLN32q DPR:$Vm, imm:$lane)>;
5374
5375 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
5376           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
5377                                   (DSubReg_i8_reg imm:$lane))),
5378                            (SubReg_i8_lane imm:$lane)))>;
5379 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
5380           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
5381                                     (DSubReg_i16_reg imm:$lane))),
5382                             (SubReg_i16_lane imm:$lane)))>;
5383 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
5384           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
5385                                     (DSubReg_i32_reg imm:$lane))),
5386                             (SubReg_i32_lane imm:$lane)))>;
5387 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
5388           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
5389                                    (DSubReg_i32_reg imm:$lane))),
5390                            (SubReg_i32_lane imm:$lane)))>;
5391
5392 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5393                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
5394 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5395                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
5396
5397 //   VMOVN    : Vector Narrowing Move
5398 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
5399                          "vmovn", "i", trunc>;
5400 //   VQMOVN   : Vector Saturating Narrowing Move
5401 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
5402                             "vqmovn", "s", int_arm_neon_vqmovns>;
5403 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
5404                             "vqmovn", "u", int_arm_neon_vqmovnu>;
5405 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
5406                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
5407 //   VMOVL    : Vector Lengthening Move
5408 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
5409 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
5410 def : Pat<(v8i16 (anyext (v8i8 DPR:$Vm))), (VMOVLuv8i16 DPR:$Vm)>;
5411 def : Pat<(v4i32 (anyext (v4i16 DPR:$Vm))), (VMOVLuv4i32 DPR:$Vm)>;
5412 def : Pat<(v2i64 (anyext (v2i32 DPR:$Vm))), (VMOVLuv2i64 DPR:$Vm)>;
5413
5414 // Vector Conversions.
5415
5416 //   VCVT     : Vector Convert Between Floating-Point and Integers
5417 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5418                      v2i32, v2f32, fp_to_sint>;
5419 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5420                      v2i32, v2f32, fp_to_uint>;
5421 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5422                      v2f32, v2i32, sint_to_fp>;
5423 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5424                      v2f32, v2i32, uint_to_fp>;
5425
5426 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5427                      v4i32, v4f32, fp_to_sint>;
5428 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5429                      v4i32, v4f32, fp_to_uint>;
5430 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5431                      v4f32, v4i32, sint_to_fp>;
5432 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5433                      v4f32, v4i32, uint_to_fp>;
5434
5435 // VCVT{A, N, P, M}
5436 multiclass VCVT_FPI<string op, bits<3> op10_8, SDPatternOperator IntS,
5437                     SDPatternOperator IntU> {
5438   let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
5439     def SD : N2VDIntnp<0b11, op10_8, 0, NoItinerary, !strconcat("vcvt", op),
5440                        "s32.f32", v2i32, v2f32, IntS>, Requires<[HasV8, HasNEON]>;
5441     def SQ : N2VQIntnp<0b11, op10_8, 0, NoItinerary, !strconcat("vcvt", op),
5442                        "s32.f32", v4i32, v4f32, IntS>, Requires<[HasV8, HasNEON]>;
5443     def UD : N2VDIntnp<0b11, op10_8, 1, NoItinerary, !strconcat("vcvt", op),
5444                        "u32.f32", v2i32, v2f32, IntU>, Requires<[HasV8, HasNEON]>;
5445     def UQ : N2VQIntnp<0b11, op10_8, 1, NoItinerary, !strconcat("vcvt", op),
5446                        "u32.f32", v4i32, v4f32, IntU>, Requires<[HasV8, HasNEON]>;
5447   }
5448 }
5449
5450 defm VCVTAN : VCVT_FPI<"a", 0b000, int_arm_neon_vcvtas, int_arm_neon_vcvtau>;
5451 defm VCVTNN : VCVT_FPI<"n", 0b001, int_arm_neon_vcvtns, int_arm_neon_vcvtnu>;
5452 defm VCVTPN : VCVT_FPI<"p", 0b010, int_arm_neon_vcvtps, int_arm_neon_vcvtpu>;
5453 defm VCVTMN : VCVT_FPI<"m", 0b011, int_arm_neon_vcvtms, int_arm_neon_vcvtmu>;
5454
5455 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
5456 let DecoderMethod = "DecodeVCVTD" in {
5457 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5458                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
5459 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5460                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
5461 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5462                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5463 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5464                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5465 }
5466
5467 let DecoderMethod = "DecodeVCVTQ" in {
5468 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5469                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5470 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5471                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5472 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5473                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5474 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5475                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5476 }
5477
5478 def : NEONInstAlias<"vcvt${p}.s32.f32 $Dd, $Dm, #0",
5479                     (VCVTf2sd DPR:$Dd, DPR:$Dm, pred:$p)>;
5480 def : NEONInstAlias<"vcvt${p}.u32.f32 $Dd, $Dm, #0",
5481                     (VCVTf2ud DPR:$Dd, DPR:$Dm, pred:$p)>;
5482 def : NEONInstAlias<"vcvt${p}.f32.s32 $Dd, $Dm, #0",
5483                     (VCVTs2fd DPR:$Dd, DPR:$Dm, pred:$p)>;
5484 def : NEONInstAlias<"vcvt${p}.f32.u32 $Dd, $Dm, #0",
5485                     (VCVTu2fd DPR:$Dd, DPR:$Dm, pred:$p)>;
5486
5487 def : NEONInstAlias<"vcvt${p}.s32.f32 $Qd, $Qm, #0",
5488                     (VCVTf2sq QPR:$Qd, QPR:$Qm, pred:$p)>;
5489 def : NEONInstAlias<"vcvt${p}.u32.f32 $Qd, $Qm, #0",
5490                     (VCVTf2uq QPR:$Qd, QPR:$Qm, pred:$p)>;
5491 def : NEONInstAlias<"vcvt${p}.f32.s32 $Qd, $Qm, #0",
5492                     (VCVTs2fq QPR:$Qd, QPR:$Qm, pred:$p)>;
5493 def : NEONInstAlias<"vcvt${p}.f32.u32 $Qd, $Qm, #0",
5494                     (VCVTu2fq QPR:$Qd, QPR:$Qm, pred:$p)>;
5495
5496
5497 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5498 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5499                         IIC_VUNAQ, "vcvt", "f16.f32",
5500                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5501                 Requires<[HasNEON, HasFP16]>;
5502 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5503                         IIC_VUNAQ, "vcvt", "f32.f16",
5504                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5505                 Requires<[HasNEON, HasFP16]>;
5506
5507 // Vector Reverse.
5508
5509 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5510
5511 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5512   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5513         (ins DPR:$Vm), IIC_VMOVD,
5514         OpcodeStr, Dt, "$Vd, $Vm", "",
5515         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5516 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5517   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5518         (ins QPR:$Vm), IIC_VMOVQ,
5519         OpcodeStr, Dt, "$Vd, $Vm", "",
5520         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5521
5522 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5523 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5524 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5525 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5526
5527 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5528 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5529 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5530 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5531
5532 //   VREV32   : Vector Reverse elements within 32-bit words
5533
5534 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5535   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5536         (ins DPR:$Vm), IIC_VMOVD,
5537         OpcodeStr, Dt, "$Vd, $Vm", "",
5538         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5539 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5540   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5541         (ins QPR:$Vm), IIC_VMOVQ,
5542         OpcodeStr, Dt, "$Vd, $Vm", "",
5543         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5544
5545 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
5546 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
5547
5548 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
5549 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
5550
5551 //   VREV16   : Vector Reverse elements within 16-bit halfwords
5552
5553 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5554   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
5555         (ins DPR:$Vm), IIC_VMOVD,
5556         OpcodeStr, Dt, "$Vd, $Vm", "",
5557         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
5558 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5559   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5560         (ins QPR:$Vm), IIC_VMOVQ,
5561         OpcodeStr, Dt, "$Vd, $Vm", "",
5562         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5563
5564 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5565 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5566
5567 // Other Vector Shuffles.
5568
5569 //  Aligned extractions: really just dropping registers
5570
5571 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5572       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5573              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5574
5575 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5576
5577 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5578
5579 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5580
5581 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5582
5583 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5584
5585
5586 //   VEXT     : Vector Extract
5587
5588
5589 // All of these have a two-operand InstAlias.
5590 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
5591 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5592   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5593         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5594         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5595         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5596                                      (Ty DPR:$Vm), imm:$index)))]> {
5597   bits<3> index;
5598   let Inst{11} = 0b0;
5599   let Inst{10-8} = index{2-0};
5600 }
5601
5602 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5603   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5604         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5605         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5606         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5607                                      (Ty QPR:$Vm), imm:$index)))]> {
5608   bits<4> index;
5609   let Inst{11-8} = index{3-0};
5610 }
5611 }
5612
5613 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5614   let Inst{10-8} = index{2-0};
5615 }
5616 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5617   let Inst{10-9} = index{1-0};
5618   let Inst{8}    = 0b0;
5619 }
5620 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5621   let Inst{10}     = index{0};
5622   let Inst{9-8}    = 0b00;
5623 }
5624 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5625                            (v2f32 DPR:$Vm),
5626                            (i32 imm:$index))),
5627           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5628
5629 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5630   let Inst{11-8} = index{3-0};
5631 }
5632 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5633   let Inst{11-9} = index{2-0};
5634   let Inst{8}    = 0b0;
5635 }
5636 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5637   let Inst{11-10} = index{1-0};
5638   let Inst{9-8}    = 0b00;
5639 }
5640 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5641   let Inst{11} = index{0};
5642   let Inst{10-8}    = 0b000;
5643 }
5644 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5645                            (v4f32 QPR:$Vm),
5646                            (i32 imm:$index))),
5647           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5648
5649 //   VTRN     : Vector Transpose
5650
5651 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5652 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5653 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5654
5655 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5656 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5657 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5658
5659 //   VUZP     : Vector Unzip (Deinterleave)
5660
5661 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5662 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5663 // vuzp.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5664 def : NEONInstAlias<"vuzp${p}.32 $Dd, $Dm",
5665                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5666
5667 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5668 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5669 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5670
5671 //   VZIP     : Vector Zip (Interleave)
5672
5673 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5674 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5675 // vzip.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5676 def : NEONInstAlias<"vzip${p}.32 $Dd, $Dm",
5677                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5678
5679 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5680 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5681 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5682
5683 // Vector Table Lookup and Table Extension.
5684
5685 //   VTBL     : Vector Table Lookup
5686 let DecoderMethod = "DecodeTBLInstruction" in {
5687 def  VTBL1
5688   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5689         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5690         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5691         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5692 let hasExtraSrcRegAllocReq = 1 in {
5693 def  VTBL2
5694   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5695         (ins VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5696         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5697 def  VTBL3
5698   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5699         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5700         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5701 def  VTBL4
5702   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5703         (ins VecListFourD:$Vn, DPR:$Vm),
5704         NVTBLFrm, IIC_VTB4,
5705         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5706 } // hasExtraSrcRegAllocReq = 1
5707
5708 def  VTBL3Pseudo
5709   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5710 def  VTBL4Pseudo
5711   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5712
5713 //   VTBX     : Vector Table Extension
5714 def  VTBX1
5715   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5716         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5717         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5718         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5719                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5720 let hasExtraSrcRegAllocReq = 1 in {
5721 def  VTBX2
5722   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5723         (ins DPR:$orig, VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5724         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
5725 def  VTBX3
5726   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5727         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
5728         NVTBLFrm, IIC_VTBX3,
5729         "vtbx", "8", "$Vd, $Vn, $Vm",
5730         "$orig = $Vd", []>;
5731 def  VTBX4
5732   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
5733         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5734         "vtbx", "8", "$Vd, $Vn, $Vm",
5735         "$orig = $Vd", []>;
5736 } // hasExtraSrcRegAllocReq = 1
5737
5738 def  VTBX3Pseudo
5739   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5740                 IIC_VTBX3, "$orig = $dst", []>;
5741 def  VTBX4Pseudo
5742   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5743                 IIC_VTBX4, "$orig = $dst", []>;
5744 } // DecoderMethod = "DecodeTBLInstruction"
5745
5746 // VRINT      : Vector Rounding
5747 multiclass VRINT_FPI<string op, bits<3> op9_7, SDPatternOperator Int> {
5748   let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
5749     def D : N2VDIntnp<0b10, 0b100, 0, NoItinerary,
5750                       !strconcat("vrint", op), "f32",
5751                       v2f32, v2f32, Int>, Requires<[HasV8, HasNEON]> {
5752       let Inst{9-7} = op9_7;
5753     }
5754     def Q : N2VQIntnp<0b10, 0b100, 0, NoItinerary,
5755                       !strconcat("vrint", op), "f32",
5756                       v4f32, v4f32, Int>, Requires<[HasV8, HasNEON]> {
5757       let Inst{9-7} = op9_7;
5758     }
5759   }
5760
5761   def : InstAlias<!strconcat("vrint", op, ".f32.f32\t$Dd, $Dm"),
5762                   (!cast<Instruction>(NAME#"D") DPR:$Dd, DPR:$Dm)>;
5763   def : InstAlias<!strconcat("vrint", op, ".f32.f32\t$Qd, $Qm"),
5764                   (!cast<Instruction>(NAME#"Q") QPR:$Qd, QPR:$Qm)>;
5765 }
5766
5767 defm VRINTNN : VRINT_FPI<"n", 0b000, int_arm_neon_vrintn>;
5768 defm VRINTXN : VRINT_FPI<"x", 0b001, int_arm_neon_vrintx>;
5769 defm VRINTAN : VRINT_FPI<"a", 0b010, int_arm_neon_vrinta>;
5770 defm VRINTZN : VRINT_FPI<"z", 0b011, int_arm_neon_vrintz>;
5771 defm VRINTMN : VRINT_FPI<"m", 0b101, int_arm_neon_vrintm>;
5772 defm VRINTPN : VRINT_FPI<"p", 0b111, int_arm_neon_vrintp>;
5773
5774 //===----------------------------------------------------------------------===//
5775 // NEON instructions for single-precision FP math
5776 //===----------------------------------------------------------------------===//
5777
5778 class N2VSPat<SDNode OpNode, NeonI Inst>
5779   : NEONFPPat<(f32 (OpNode SPR:$a)),
5780               (EXTRACT_SUBREG
5781                (v2f32 (COPY_TO_REGCLASS (Inst
5782                 (INSERT_SUBREG
5783                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5784                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5785
5786 class N3VSPat<SDNode OpNode, NeonI Inst>
5787   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5788               (EXTRACT_SUBREG
5789                (v2f32 (COPY_TO_REGCLASS (Inst
5790                 (INSERT_SUBREG
5791                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5792                  SPR:$a, ssub_0),
5793                 (INSERT_SUBREG
5794                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5795                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5796
5797 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5798   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5799               (EXTRACT_SUBREG
5800                (v2f32 (COPY_TO_REGCLASS (Inst
5801                 (INSERT_SUBREG
5802                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5803                  SPR:$acc, ssub_0),
5804                 (INSERT_SUBREG
5805                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5806                  SPR:$a, ssub_0),
5807                 (INSERT_SUBREG
5808                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5809                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5810
5811 def : N3VSPat<fadd, VADDfd>;
5812 def : N3VSPat<fsub, VSUBfd>;
5813 def : N3VSPat<fmul, VMULfd>;
5814 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5815       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
5816 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5817       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
5818 def : N3VSMulOpPat<fmul, fadd, VFMAfd>,
5819       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
5820 def : N3VSMulOpPat<fmul, fsub, VFMSfd>,
5821       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
5822 def : N2VSPat<fabs, VABSfd>;
5823 def : N2VSPat<fneg, VNEGfd>;
5824 def : N3VSPat<NEONfmax, VMAXfd>;
5825 def : N3VSPat<NEONfmin, VMINfd>;
5826 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5827 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5828 def : N2VSPat<arm_sitof, VCVTs2fd>;
5829 def : N2VSPat<arm_uitof, VCVTu2fd>;
5830
5831 // Prefer VMOVDRR for i32 -> f32 bitcasts, it can write all DPR registers.
5832 def : Pat<(f32 (bitconvert GPR:$a)),
5833           (EXTRACT_SUBREG (VMOVDRR GPR:$a, GPR:$a), ssub_0)>,
5834         Requires<[HasNEON, DontUseVMOVSR]>;
5835
5836 //===----------------------------------------------------------------------===//
5837 // Non-Instruction Patterns
5838 //===----------------------------------------------------------------------===//
5839
5840 // bit_convert
5841 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5842 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5843 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5844 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5845 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5846 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5847 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5848 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5849 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5850 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5851 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5852 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5853 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5854 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5855 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5856 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5857 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5858 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5859 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5860 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5861 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5862 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5863 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5864 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5865 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5866 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5867 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5868 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5869 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5870 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5871
5872 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5873 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5874 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5875 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5876 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5877 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5878 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5879 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5880 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5881 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5882 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5883 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5884 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5885 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5886 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5887 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5888 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5889 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5890 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5891 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5892 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5893 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5894 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5895 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5896 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5897 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5898 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5899 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5900 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5901 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5902
5903 // Fold extracting an element out of a v2i32 into a vfp register.
5904 def : Pat<(f32 (bitconvert (i32 (extractelt (v2i32 DPR:$src), imm:$lane)))),
5905           (f32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane)))>;
5906
5907 // Vector lengthening move with load, matching extending loads.
5908
5909 // extload, zextload and sextload for a standard lengthening load. Example:
5910 // Lengthen_Single<"8", "i16", "8"> =
5911 //     Pat<(v8i16 (extloadvi8 addrmode6:$addr))
5912 //         (VMOVLuv8i16 (VLD1d8 addrmode6:$addr,
5913 //                              (f64 (IMPLICIT_DEF)), (i32 0)))>;
5914 multiclass Lengthen_Single<string DestLanes, string DestTy, string SrcTy> {
5915   let AddedComplexity = 10 in {
5916   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5917                     (!cast<PatFrag>("extloadvi" # SrcTy) addrmode6:$addr)),
5918                   (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5919                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
5920
5921   def _Z : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5922                   (!cast<PatFrag>("zextloadvi" # SrcTy) addrmode6:$addr)),
5923                 (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5924                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
5925
5926   def _S : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5927                   (!cast<PatFrag>("sextloadvi" # SrcTy) addrmode6:$addr)),
5928                 (!cast<Instruction>("VMOVLsv" # DestLanes # DestTy)
5929                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
5930   }
5931 }
5932
5933 // extload, zextload and sextload for a lengthening load which only uses
5934 // half the lanes available. Example:
5935 // Lengthen_HalfSingle<"4", "i16", "8", "i16", "i8"> =
5936 //     Pat<(v4i16 (extloadvi8 addrmode6oneL32:$addr)),
5937 //         (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
5938 //                                      (f64 (IMPLICIT_DEF)), (i32 0))),
5939 //                         dsub_0)>;
5940 multiclass Lengthen_HalfSingle<string DestLanes, string DestTy, string SrcTy,
5941                                string InsnLanes, string InsnTy> {
5942   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5943                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
5944        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5945          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5946          dsub_0)>;
5947   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5948                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
5949        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5950          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5951          dsub_0)>;
5952   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5953                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
5954        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # InsnLanes # InsnTy)
5955          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5956          dsub_0)>;
5957 }
5958
5959 // extload, zextload and sextload for a lengthening load followed by another
5960 // lengthening load, to quadruple the initial length.
5961 //
5962 // Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32"> =
5963 //     Pat<(v4i32 (extloadvi8 addrmode6oneL32:$addr))
5964 //         (EXTRACT_SUBREG (VMOVLuv4i32
5965 //           (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
5966 //                                                   (f64 (IMPLICIT_DEF)),
5967 //                                                   (i32 0))),
5968 //                           dsub_0)),
5969 //           dsub_0)>;
5970 multiclass Lengthen_Double<string DestLanes, string DestTy, string SrcTy,
5971                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
5972                            string Insn2Ty> {
5973   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5974                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
5975          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5976            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5977              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5978              dsub_0))>;
5979   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5980                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
5981          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5982            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5983              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5984              dsub_0))>;
5985   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5986                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
5987          (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
5988            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
5989              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5990              dsub_0))>;
5991 }
5992
5993 // extload, zextload and sextload for a lengthening load followed by another
5994 // lengthening load, to quadruple the initial length, but which ends up only
5995 // requiring half the available lanes (a 64-bit outcome instead of a 128-bit).
5996 //
5997 // Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32"> =
5998 // Pat<(v2i32 (extloadvi8 addrmode6:$addr))
5999 //     (EXTRACT_SUBREG (VMOVLuv4i32
6000 //       (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd16 addrmode6:$addr,
6001 //                                               (f64 (IMPLICIT_DEF)), (i32 0))),
6002 //                       dsub_0)),
6003 //       dsub_0)>;
6004 multiclass Lengthen_HalfDouble<string DestLanes, string DestTy, string SrcTy,
6005                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
6006                            string Insn2Ty> {
6007   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6008                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6:$addr)),
6009          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6010            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6011              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6012              dsub_0)),
6013           dsub_0)>;
6014   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6015                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6:$addr)),
6016          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6017            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6018              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6019              dsub_0)),
6020           dsub_0)>;
6021   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6022                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6:$addr)),
6023          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
6024            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
6025              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6026              dsub_0)),
6027           dsub_0)>;
6028 }
6029
6030 defm : Lengthen_Single<"8", "i16", "8">; // v8i8 -> v8i16
6031 defm : Lengthen_Single<"4", "i32", "16">; // v4i16 -> v4i32
6032 defm : Lengthen_Single<"2", "i64", "32">; // v2i32 -> v2i64
6033
6034 defm : Lengthen_HalfSingle<"4", "i16", "i8", "8", "i16">; // v4i8 -> v4i16
6035 defm : Lengthen_HalfSingle<"2", "i32", "i16", "4", "i32">; // v2i16 -> v2i32
6036
6037 // Double lengthening - v4i8 -> v4i16 -> v4i32
6038 defm : Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32">;
6039 // v2i8 -> v2i16 -> v2i32
6040 defm : Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32">;
6041 // v2i16 -> v2i32 -> v2i64
6042 defm : Lengthen_Double<"2", "i64", "i16", "4", "i32", "2", "i64">;
6043
6044 // Triple lengthening - v2i8 -> v2i16 -> v2i32 -> v2i64
6045 def : Pat<(v2i64 (extloadvi8 addrmode6:$addr)),
6046       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6047          (VLD1LNd16 addrmode6:$addr,
6048                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6049 def : Pat<(v2i64 (zextloadvi8 addrmode6:$addr)),
6050       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6051          (VLD1LNd16 addrmode6:$addr,
6052                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6053 def : Pat<(v2i64 (sextloadvi8 addrmode6:$addr)),
6054       (VMOVLsv2i64 (EXTRACT_SUBREG (VMOVLsv4i32 (EXTRACT_SUBREG (VMOVLsv8i16
6055          (VLD1LNd16 addrmode6:$addr,
6056                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6057
6058 //===----------------------------------------------------------------------===//
6059 // Assembler aliases
6060 //
6061
6062 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
6063                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
6064 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
6065                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
6066
6067 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
6068 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6069                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6070 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6071                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6072 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6073                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6074 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6075                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6076 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6077                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6078 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6079                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6080 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6081                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6082 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6083                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6084 // ... two-operand aliases
6085 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6086                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6087 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6088                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6089 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6090                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6091 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6092                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6093 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6094                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6095 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6096                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6097
6098 // VLD1 single-lane pseudo-instructions. These need special handling for
6099 // the lane index that an InstAlias can't handle, so we use these instead.
6100 def VLD1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr",
6101                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6102 def VLD1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr",
6103                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6104 def VLD1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr",
6105                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6106
6107 def VLD1LNdWB_fixed_Asm_8 :
6108         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr!",
6109                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6110 def VLD1LNdWB_fixed_Asm_16 :
6111         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr!",
6112                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6113 def VLD1LNdWB_fixed_Asm_32 :
6114         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr!",
6115                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6116 def VLD1LNdWB_register_Asm_8 :
6117         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr, $Rm",
6118                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
6119                        rGPR:$Rm, pred:$p)>;
6120 def VLD1LNdWB_register_Asm_16 :
6121         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr, $Rm",
6122                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6123                        rGPR:$Rm, pred:$p)>;
6124 def VLD1LNdWB_register_Asm_32 :
6125         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr, $Rm",
6126                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6127                        rGPR:$Rm, pred:$p)>;
6128
6129
6130 // VST1 single-lane pseudo-instructions. These need special handling for
6131 // the lane index that an InstAlias can't handle, so we use these instead.
6132 def VST1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr",
6133                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6134 def VST1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr",
6135                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6136 def VST1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr",
6137                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6138
6139 def VST1LNdWB_fixed_Asm_8 :
6140         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr!",
6141                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6142 def VST1LNdWB_fixed_Asm_16 :
6143         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr!",
6144                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6145 def VST1LNdWB_fixed_Asm_32 :
6146         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr!",
6147                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6148 def VST1LNdWB_register_Asm_8 :
6149         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr, $Rm",
6150                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
6151                        rGPR:$Rm, pred:$p)>;
6152 def VST1LNdWB_register_Asm_16 :
6153         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr, $Rm",
6154                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6155                        rGPR:$Rm, pred:$p)>;
6156 def VST1LNdWB_register_Asm_32 :
6157         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr, $Rm",
6158                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6159                        rGPR:$Rm, pred:$p)>;
6160
6161 // VLD2 single-lane pseudo-instructions. These need special handling for
6162 // the lane index that an InstAlias can't handle, so we use these instead.
6163 def VLD2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr",
6164                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6165 def VLD2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6166                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6167 def VLD2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6168                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6169 def VLD2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6170                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6171 def VLD2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6172                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6173
6174 def VLD2LNdWB_fixed_Asm_8 :
6175         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr!",
6176                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6177 def VLD2LNdWB_fixed_Asm_16 :
6178         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6179                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6180 def VLD2LNdWB_fixed_Asm_32 :
6181         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6182                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6183 def VLD2LNqWB_fixed_Asm_16 :
6184         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6185                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6186 def VLD2LNqWB_fixed_Asm_32 :
6187         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6188                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6189 def VLD2LNdWB_register_Asm_8 :
6190         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr, $Rm",
6191                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6192                        rGPR:$Rm, pred:$p)>;
6193 def VLD2LNdWB_register_Asm_16 :
6194         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6195                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6196                        rGPR:$Rm, pred:$p)>;
6197 def VLD2LNdWB_register_Asm_32 :
6198         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6199                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6200                        rGPR:$Rm, pred:$p)>;
6201 def VLD2LNqWB_register_Asm_16 :
6202         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6203                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6204                        rGPR:$Rm, pred:$p)>;
6205 def VLD2LNqWB_register_Asm_32 :
6206         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6207                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6208                        rGPR:$Rm, pred:$p)>;
6209
6210
6211 // VST2 single-lane pseudo-instructions. These need special handling for
6212 // the lane index that an InstAlias can't handle, so we use these instead.
6213 def VST2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr",
6214                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6215 def VST2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6216                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6217 def VST2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6218                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6219 def VST2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6220                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6221 def VST2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6222                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6223
6224 def VST2LNdWB_fixed_Asm_8 :
6225         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr!",
6226                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6227 def VST2LNdWB_fixed_Asm_16 :
6228         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6229                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6230 def VST2LNdWB_fixed_Asm_32 :
6231         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6232                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6233 def VST2LNqWB_fixed_Asm_16 :
6234         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6235                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6236 def VST2LNqWB_fixed_Asm_32 :
6237         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6238                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6239 def VST2LNdWB_register_Asm_8 :
6240         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr, $Rm",
6241                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6242                        rGPR:$Rm, pred:$p)>;
6243 def VST2LNdWB_register_Asm_16 :
6244         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6245                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6246                        rGPR:$Rm, pred:$p)>;
6247 def VST2LNdWB_register_Asm_32 :
6248         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6249                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6250                        rGPR:$Rm, pred:$p)>;
6251 def VST2LNqWB_register_Asm_16 :
6252         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6253                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6254                        rGPR:$Rm, pred:$p)>;
6255 def VST2LNqWB_register_Asm_32 :
6256         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6257                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6258                        rGPR:$Rm, pred:$p)>;
6259
6260 // VLD3 all-lanes pseudo-instructions. These need special handling for
6261 // the lane index that an InstAlias can't handle, so we use these instead.
6262 def VLD3DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6263                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6264 def VLD3DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6265                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6266 def VLD3DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6267                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6268 def VLD3DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6269                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6270 def VLD3DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6271                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6272 def VLD3DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6273                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6274
6275 def VLD3DUPdWB_fixed_Asm_8 :
6276         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6277                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6278 def VLD3DUPdWB_fixed_Asm_16 :
6279         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6280                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6281 def VLD3DUPdWB_fixed_Asm_32 :
6282         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6283                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6284 def VLD3DUPqWB_fixed_Asm_8 :
6285         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6286                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6287 def VLD3DUPqWB_fixed_Asm_16 :
6288         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6289                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6290 def VLD3DUPqWB_fixed_Asm_32 :
6291         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6292                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6293 def VLD3DUPdWB_register_Asm_8 :
6294         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6295                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6296                        rGPR:$Rm, pred:$p)>;
6297 def VLD3DUPdWB_register_Asm_16 :
6298         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6299                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6300                        rGPR:$Rm, pred:$p)>;
6301 def VLD3DUPdWB_register_Asm_32 :
6302         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6303                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6304                        rGPR:$Rm, pred:$p)>;
6305 def VLD3DUPqWB_register_Asm_8 :
6306         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6307                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6308                        rGPR:$Rm, pred:$p)>;
6309 def VLD3DUPqWB_register_Asm_16 :
6310         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6311                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6312                        rGPR:$Rm, pred:$p)>;
6313 def VLD3DUPqWB_register_Asm_32 :
6314         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6315                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6316                        rGPR:$Rm, pred:$p)>;
6317
6318
6319 // VLD3 single-lane pseudo-instructions. These need special handling for
6320 // the lane index that an InstAlias can't handle, so we use these instead.
6321 def VLD3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6322                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6323 def VLD3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6324                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6325 def VLD3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6326                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6327 def VLD3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6328                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6329 def VLD3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6330                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6331
6332 def VLD3LNdWB_fixed_Asm_8 :
6333         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6334                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6335 def VLD3LNdWB_fixed_Asm_16 :
6336         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6337                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6338 def VLD3LNdWB_fixed_Asm_32 :
6339         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6340                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6341 def VLD3LNqWB_fixed_Asm_16 :
6342         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6343                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6344 def VLD3LNqWB_fixed_Asm_32 :
6345         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6346                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6347 def VLD3LNdWB_register_Asm_8 :
6348         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6349                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6350                        rGPR:$Rm, pred:$p)>;
6351 def VLD3LNdWB_register_Asm_16 :
6352         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6353                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6354                        rGPR:$Rm, pred:$p)>;
6355 def VLD3LNdWB_register_Asm_32 :
6356         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6357                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6358                        rGPR:$Rm, pred:$p)>;
6359 def VLD3LNqWB_register_Asm_16 :
6360         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6361                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6362                        rGPR:$Rm, pred:$p)>;
6363 def VLD3LNqWB_register_Asm_32 :
6364         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6365                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6366                        rGPR:$Rm, pred:$p)>;
6367
6368 // VLD3 multiple structure pseudo-instructions. These need special handling for
6369 // the vector operands that the normal instructions don't yet model.
6370 // FIXME: Remove these when the register classes and instructions are updated.
6371 def VLD3dAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6372                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6373 def VLD3dAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6374                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6375 def VLD3dAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6376                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6377 def VLD3qAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6378                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6379 def VLD3qAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6380                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6381 def VLD3qAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6382                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6383
6384 def VLD3dWB_fixed_Asm_8 :
6385         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6386                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6387 def VLD3dWB_fixed_Asm_16 :
6388         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6389                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6390 def VLD3dWB_fixed_Asm_32 :
6391         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6392                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6393 def VLD3qWB_fixed_Asm_8 :
6394         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6395                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6396 def VLD3qWB_fixed_Asm_16 :
6397         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6398                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6399 def VLD3qWB_fixed_Asm_32 :
6400         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6401                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6402 def VLD3dWB_register_Asm_8 :
6403         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6404                   (ins VecListThreeD:$list, addrmode6:$addr,
6405                        rGPR:$Rm, pred:$p)>;
6406 def VLD3dWB_register_Asm_16 :
6407         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6408                   (ins VecListThreeD:$list, addrmode6:$addr,
6409                        rGPR:$Rm, pred:$p)>;
6410 def VLD3dWB_register_Asm_32 :
6411         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6412                   (ins VecListThreeD:$list, addrmode6:$addr,
6413                        rGPR:$Rm, pred:$p)>;
6414 def VLD3qWB_register_Asm_8 :
6415         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6416                   (ins VecListThreeQ:$list, addrmode6:$addr,
6417                        rGPR:$Rm, pred:$p)>;
6418 def VLD3qWB_register_Asm_16 :
6419         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6420                   (ins VecListThreeQ:$list, addrmode6:$addr,
6421                        rGPR:$Rm, pred:$p)>;
6422 def VLD3qWB_register_Asm_32 :
6423         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6424                   (ins VecListThreeQ:$list, addrmode6:$addr,
6425                        rGPR:$Rm, pred:$p)>;
6426
6427 // VST3 single-lane pseudo-instructions. These need special handling for
6428 // the lane index that an InstAlias can't handle, so we use these instead.
6429 def VST3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6430                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6431 def VST3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6432                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6433 def VST3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6434                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6435 def VST3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6436                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6437 def VST3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6438                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6439
6440 def VST3LNdWB_fixed_Asm_8 :
6441         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6442                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6443 def VST3LNdWB_fixed_Asm_16 :
6444         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6445                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6446 def VST3LNdWB_fixed_Asm_32 :
6447         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6448                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6449 def VST3LNqWB_fixed_Asm_16 :
6450         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6451                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6452 def VST3LNqWB_fixed_Asm_32 :
6453         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6454                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6455 def VST3LNdWB_register_Asm_8 :
6456         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6457                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6458                        rGPR:$Rm, pred:$p)>;
6459 def VST3LNdWB_register_Asm_16 :
6460         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6461                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6462                        rGPR:$Rm, pred:$p)>;
6463 def VST3LNdWB_register_Asm_32 :
6464         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6465                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6466                        rGPR:$Rm, pred:$p)>;
6467 def VST3LNqWB_register_Asm_16 :
6468         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6469                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6470                        rGPR:$Rm, pred:$p)>;
6471 def VST3LNqWB_register_Asm_32 :
6472         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6473                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6474                        rGPR:$Rm, pred:$p)>;
6475
6476
6477 // VST3 multiple structure pseudo-instructions. These need special handling for
6478 // the vector operands that the normal instructions don't yet model.
6479 // FIXME: Remove these when the register classes and instructions are updated.
6480 def VST3dAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6481                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6482 def VST3dAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6483                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6484 def VST3dAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6485                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6486 def VST3qAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6487                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6488 def VST3qAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6489                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6490 def VST3qAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6491                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6492
6493 def VST3dWB_fixed_Asm_8 :
6494         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6495                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6496 def VST3dWB_fixed_Asm_16 :
6497         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6498                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6499 def VST3dWB_fixed_Asm_32 :
6500         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6501                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6502 def VST3qWB_fixed_Asm_8 :
6503         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6504                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6505 def VST3qWB_fixed_Asm_16 :
6506         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6507                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6508 def VST3qWB_fixed_Asm_32 :
6509         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6510                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6511 def VST3dWB_register_Asm_8 :
6512         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6513                   (ins VecListThreeD:$list, addrmode6:$addr,
6514                        rGPR:$Rm, pred:$p)>;
6515 def VST3dWB_register_Asm_16 :
6516         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6517                   (ins VecListThreeD:$list, addrmode6:$addr,
6518                        rGPR:$Rm, pred:$p)>;
6519 def VST3dWB_register_Asm_32 :
6520         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6521                   (ins VecListThreeD:$list, addrmode6:$addr,
6522                        rGPR:$Rm, pred:$p)>;
6523 def VST3qWB_register_Asm_8 :
6524         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6525                   (ins VecListThreeQ:$list, addrmode6:$addr,
6526                        rGPR:$Rm, pred:$p)>;
6527 def VST3qWB_register_Asm_16 :
6528         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6529                   (ins VecListThreeQ:$list, addrmode6:$addr,
6530                        rGPR:$Rm, pred:$p)>;
6531 def VST3qWB_register_Asm_32 :
6532         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6533                   (ins VecListThreeQ:$list, addrmode6:$addr,
6534                        rGPR:$Rm, pred:$p)>;
6535
6536 // VLD4 all-lanes pseudo-instructions. These need special handling for
6537 // the lane index that an InstAlias can't handle, so we use these instead.
6538 def VLD4DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6539                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6540 def VLD4DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6541                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6542 def VLD4DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6543                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6544 def VLD4DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6545                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6546 def VLD4DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6547                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6548 def VLD4DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6549                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6550
6551 def VLD4DUPdWB_fixed_Asm_8 :
6552         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6553                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6554 def VLD4DUPdWB_fixed_Asm_16 :
6555         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6556                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6557 def VLD4DUPdWB_fixed_Asm_32 :
6558         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6559                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6560 def VLD4DUPqWB_fixed_Asm_8 :
6561         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6562                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6563 def VLD4DUPqWB_fixed_Asm_16 :
6564         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6565                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6566 def VLD4DUPqWB_fixed_Asm_32 :
6567         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6568                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6569 def VLD4DUPdWB_register_Asm_8 :
6570         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6571                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6572                        rGPR:$Rm, pred:$p)>;
6573 def VLD4DUPdWB_register_Asm_16 :
6574         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6575                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6576                        rGPR:$Rm, pred:$p)>;
6577 def VLD4DUPdWB_register_Asm_32 :
6578         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6579                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6580                        rGPR:$Rm, pred:$p)>;
6581 def VLD4DUPqWB_register_Asm_8 :
6582         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6583                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6584                        rGPR:$Rm, pred:$p)>;
6585 def VLD4DUPqWB_register_Asm_16 :
6586         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6587                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6588                        rGPR:$Rm, pred:$p)>;
6589 def VLD4DUPqWB_register_Asm_32 :
6590         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6591                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6592                        rGPR:$Rm, pred:$p)>;
6593
6594
6595 // VLD4 single-lane pseudo-instructions. These need special handling for
6596 // the lane index that an InstAlias can't handle, so we use these instead.
6597 def VLD4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6598                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6599 def VLD4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6600                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6601 def VLD4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6602                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6603 def VLD4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6604                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6605 def VLD4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6606                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6607
6608 def VLD4LNdWB_fixed_Asm_8 :
6609         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6610                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6611 def VLD4LNdWB_fixed_Asm_16 :
6612         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6613                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6614 def VLD4LNdWB_fixed_Asm_32 :
6615         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6616                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6617 def VLD4LNqWB_fixed_Asm_16 :
6618         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6619                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6620 def VLD4LNqWB_fixed_Asm_32 :
6621         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6622                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6623 def VLD4LNdWB_register_Asm_8 :
6624         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6625                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6626                        rGPR:$Rm, pred:$p)>;
6627 def VLD4LNdWB_register_Asm_16 :
6628         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6629                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6630                        rGPR:$Rm, pred:$p)>;
6631 def VLD4LNdWB_register_Asm_32 :
6632         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6633                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6634                        rGPR:$Rm, pred:$p)>;
6635 def VLD4LNqWB_register_Asm_16 :
6636         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6637                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6638                        rGPR:$Rm, pred:$p)>;
6639 def VLD4LNqWB_register_Asm_32 :
6640         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6641                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6642                        rGPR:$Rm, pred:$p)>;
6643
6644
6645
6646 // VLD4 multiple structure pseudo-instructions. These need special handling for
6647 // the vector operands that the normal instructions don't yet model.
6648 // FIXME: Remove these when the register classes and instructions are updated.
6649 def VLD4dAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6650                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6651 def VLD4dAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6652                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6653 def VLD4dAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6654                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6655 def VLD4qAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6656                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6657 def VLD4qAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6658                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6659 def VLD4qAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6660                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6661
6662 def VLD4dWB_fixed_Asm_8 :
6663         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6664                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6665 def VLD4dWB_fixed_Asm_16 :
6666         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6667                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6668 def VLD4dWB_fixed_Asm_32 :
6669         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6670                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6671 def VLD4qWB_fixed_Asm_8 :
6672         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6673                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6674 def VLD4qWB_fixed_Asm_16 :
6675         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6676                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6677 def VLD4qWB_fixed_Asm_32 :
6678         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6679                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6680 def VLD4dWB_register_Asm_8 :
6681         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6682                   (ins VecListFourD:$list, addrmode6:$addr,
6683                        rGPR:$Rm, pred:$p)>;
6684 def VLD4dWB_register_Asm_16 :
6685         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6686                   (ins VecListFourD:$list, addrmode6:$addr,
6687                        rGPR:$Rm, pred:$p)>;
6688 def VLD4dWB_register_Asm_32 :
6689         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6690                   (ins VecListFourD:$list, addrmode6:$addr,
6691                        rGPR:$Rm, pred:$p)>;
6692 def VLD4qWB_register_Asm_8 :
6693         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6694                   (ins VecListFourQ:$list, addrmode6:$addr,
6695                        rGPR:$Rm, pred:$p)>;
6696 def VLD4qWB_register_Asm_16 :
6697         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6698                   (ins VecListFourQ:$list, addrmode6:$addr,
6699                        rGPR:$Rm, pred:$p)>;
6700 def VLD4qWB_register_Asm_32 :
6701         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6702                   (ins VecListFourQ:$list, addrmode6:$addr,
6703                        rGPR:$Rm, pred:$p)>;
6704
6705 // VST4 single-lane pseudo-instructions. These need special handling for
6706 // the lane index that an InstAlias can't handle, so we use these instead.
6707 def VST4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6708                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6709 def VST4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6710                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6711 def VST4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6712                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6713 def VST4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6714                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6715 def VST4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6716                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6717
6718 def VST4LNdWB_fixed_Asm_8 :
6719         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6720                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6721 def VST4LNdWB_fixed_Asm_16 :
6722         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6723                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6724 def VST4LNdWB_fixed_Asm_32 :
6725         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6726                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6727 def VST4LNqWB_fixed_Asm_16 :
6728         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6729                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6730 def VST4LNqWB_fixed_Asm_32 :
6731         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6732                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6733 def VST4LNdWB_register_Asm_8 :
6734         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6735                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6736                        rGPR:$Rm, pred:$p)>;
6737 def VST4LNdWB_register_Asm_16 :
6738         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6739                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6740                        rGPR:$Rm, pred:$p)>;
6741 def VST4LNdWB_register_Asm_32 :
6742         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6743                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6744                        rGPR:$Rm, pred:$p)>;
6745 def VST4LNqWB_register_Asm_16 :
6746         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6747                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6748                        rGPR:$Rm, pred:$p)>;
6749 def VST4LNqWB_register_Asm_32 :
6750         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6751                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6752                        rGPR:$Rm, pred:$p)>;
6753
6754
6755 // VST4 multiple structure pseudo-instructions. These need special handling for
6756 // the vector operands that the normal instructions don't yet model.
6757 // FIXME: Remove these when the register classes and instructions are updated.
6758 def VST4dAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6759                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6760 def VST4dAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6761                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6762 def VST4dAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6763                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6764 def VST4qAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6765                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6766 def VST4qAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6767                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6768 def VST4qAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6769                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6770
6771 def VST4dWB_fixed_Asm_8 :
6772         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6773                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6774 def VST4dWB_fixed_Asm_16 :
6775         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6776                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6777 def VST4dWB_fixed_Asm_32 :
6778         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6779                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6780 def VST4qWB_fixed_Asm_8 :
6781         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6782                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6783 def VST4qWB_fixed_Asm_16 :
6784         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6785                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6786 def VST4qWB_fixed_Asm_32 :
6787         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6788                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6789 def VST4dWB_register_Asm_8 :
6790         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6791                   (ins VecListFourD:$list, addrmode6:$addr,
6792                        rGPR:$Rm, pred:$p)>;
6793 def VST4dWB_register_Asm_16 :
6794         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6795                   (ins VecListFourD:$list, addrmode6:$addr,
6796                        rGPR:$Rm, pred:$p)>;
6797 def VST4dWB_register_Asm_32 :
6798         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6799                   (ins VecListFourD:$list, addrmode6:$addr,
6800                        rGPR:$Rm, pred:$p)>;
6801 def VST4qWB_register_Asm_8 :
6802         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6803                   (ins VecListFourQ:$list, addrmode6:$addr,
6804                        rGPR:$Rm, pred:$p)>;
6805 def VST4qWB_register_Asm_16 :
6806         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6807                   (ins VecListFourQ:$list, addrmode6:$addr,
6808                        rGPR:$Rm, pred:$p)>;
6809 def VST4qWB_register_Asm_32 :
6810         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6811                   (ins VecListFourQ:$list, addrmode6:$addr,
6812                        rGPR:$Rm, pred:$p)>;
6813
6814 // VMOV/VMVN takes an optional datatype suffix
6815 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6816                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
6817 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6818                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
6819
6820 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
6821                          (VMVNd DPR:$Vd, DPR:$Vm, pred:$p)>;
6822 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
6823                          (VMVNq QPR:$Vd, QPR:$Vm, pred:$p)>;
6824
6825 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6826 // D-register versions.
6827 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
6828                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6829 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
6830                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6831 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
6832                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6833 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
6834                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6835 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
6836                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6837 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
6838                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6839 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
6840                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6841 // Q-register versions.
6842 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
6843                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6844 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
6845                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6846 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
6847                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6848 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
6849                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6850 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
6851                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6852 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
6853                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6854 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
6855                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6856
6857 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6858 // D-register versions.
6859 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
6860                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6861 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
6862                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6863 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
6864                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6865 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
6866                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6867 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
6868                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6869 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
6870                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6871 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
6872                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6873 // Q-register versions.
6874 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
6875                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6876 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
6877                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6878 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
6879                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6880 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
6881                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6882 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
6883                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6884 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
6885                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6886 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
6887                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6888
6889 // VSWP allows, but does not require, a type suffix.
6890 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6891                          (VSWPd DPR:$Vd, DPR:$Vm, pred:$p)>;
6892 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6893                          (VSWPq QPR:$Vd, QPR:$Vm, pred:$p)>;
6894
6895 // VBIF, VBIT, and VBSL allow, but do not require, a type suffix.
6896 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6897                          (VBIFd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6898 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6899                          (VBITd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6900 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6901                          (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6902 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6903                          (VBIFq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6904 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6905                          (VBITq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6906 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6907                          (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6908
6909 // "vmov Rd, #-imm" can be handled via "vmvn".
6910 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6911                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6912 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6913                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6914 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6915                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6916 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6917                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6918
6919 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
6920 // these should restrict to just the Q register variants, but the register
6921 // classes are enough to match correctly regardless, so we keep it simple
6922 // and just use MnemonicAlias.
6923 def : NEONMnemonicAlias<"vbicq", "vbic">;
6924 def : NEONMnemonicAlias<"vandq", "vand">;
6925 def : NEONMnemonicAlias<"veorq", "veor">;
6926 def : NEONMnemonicAlias<"vorrq", "vorr">;
6927
6928 def : NEONMnemonicAlias<"vmovq", "vmov">;
6929 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
6930 // Explicit versions for floating point so that the FPImm variants get
6931 // handled early. The parser gets confused otherwise.
6932 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
6933 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
6934
6935 def : NEONMnemonicAlias<"vaddq", "vadd">;
6936 def : NEONMnemonicAlias<"vsubq", "vsub">;
6937
6938 def : NEONMnemonicAlias<"vminq", "vmin">;
6939 def : NEONMnemonicAlias<"vmaxq", "vmax">;
6940
6941 def : NEONMnemonicAlias<"vmulq", "vmul">;
6942
6943 def : NEONMnemonicAlias<"vabsq", "vabs">;
6944
6945 def : NEONMnemonicAlias<"vshlq", "vshl">;
6946 def : NEONMnemonicAlias<"vshrq", "vshr">;
6947
6948 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
6949
6950 def : NEONMnemonicAlias<"vcleq", "vcle">;
6951 def : NEONMnemonicAlias<"vceqq", "vceq">;
6952
6953 def : NEONMnemonicAlias<"vzipq", "vzip">;
6954 def : NEONMnemonicAlias<"vswpq", "vswp">;
6955
6956 def : NEONMnemonicAlias<"vrecpeq.f32", "vrecpe.f32">;
6957 def : NEONMnemonicAlias<"vrecpeq.u32", "vrecpe.u32">;
6958
6959
6960 // Alias for loading floating point immediates that aren't representable
6961 // using the vmov.f32 encoding but the bitpattern is representable using
6962 // the .i32 encoding.
6963 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6964                      (VMOVv4i32 QPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;
6965 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6966                      (VMOVv2i32 DPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;