lib/Target/ARM/ARMInstrNEON.td

   1 //===-- ARMInstrNEON.td - NEON support for ARM -------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  43 def nImmVMOVI32Neg : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  46 }
  47 def nImmVMOVF32 : Operand<i32> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  52 def nImmSplatI64 : Operand<i32> {
  53   let PrintMethod = "printNEONModImmOperand";
  54   let ParserMatchClass = nImmSplatI64AsmOperand;
  55 }
  56
  57 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  58 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  59 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  60 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  61   return ((uint64_t)Imm) < 8;
  62 }]> {
  63   let ParserMatchClass = VectorIndex8Operand;
  64   let PrintMethod = "printVectorIndex";
  65   let MIOperandInfo = (ops i32imm);
  66 }
  67 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  68   return ((uint64_t)Imm) < 4;
  69 }]> {
  70   let ParserMatchClass = VectorIndex16Operand;
  71   let PrintMethod = "printVectorIndex";
  72   let MIOperandInfo = (ops i32imm);
  73 }
  74 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  75   return ((uint64_t)Imm) < 2;
  76 }]> {
  77   let ParserMatchClass = VectorIndex32Operand;
  78   let PrintMethod = "printVectorIndex";
  79   let MIOperandInfo = (ops i32imm);
  80 }
  81
  82 // Register list of one D register.
  83 def VecListOneDAsmOperand : AsmOperandClass {
  84   let Name = "VecListOneD";
  85   let ParserMethod = "parseVectorList";
  86   let RenderMethod = "addVecListOperands";
  87 }
  88 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  89   let ParserMatchClass = VecListOneDAsmOperand;
  90 }
  91 // Register list of two sequential D registers.
  92 def VecListDPairAsmOperand : AsmOperandClass {
  93   let Name = "VecListDPair";
  94   let ParserMethod = "parseVectorList";
  95   let RenderMethod = "addVecListOperands";
  96 }
  97 def VecListDPair : RegisterOperand<DPair, "printVectorListDPair"> {
  98   let ParserMatchClass = VecListDPairAsmOperand;
  99 }
 100 // Register list of three sequential D registers.
 101 def VecListThreeDAsmOperand : AsmOperandClass {
 102   let Name = "VecListThreeD";
 103   let ParserMethod = "parseVectorList";
 104   let RenderMethod = "addVecListOperands";
 105 }
 106 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 107   let ParserMatchClass = VecListThreeDAsmOperand;
 108 }
 109 // Register list of four sequential D registers.
 110 def VecListFourDAsmOperand : AsmOperandClass {
 111   let Name = "VecListFourD";
 112   let ParserMethod = "parseVectorList";
 113   let RenderMethod = "addVecListOperands";
 114 }
 115 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 116   let ParserMatchClass = VecListFourDAsmOperand;
 117 }
 118 // Register list of two D registers spaced by 2 (two sequential Q registers).
 119 def VecListTwoQAsmOperand : AsmOperandClass {
 120   let Name = "VecListTwoQ";
 121   let ParserMethod = "parseVectorList";
 122   let RenderMethod = "addVecListOperands";
 123 }
 124 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwoSpaced"> {
 125   let ParserMatchClass = VecListTwoQAsmOperand;
 126 }
 127 // Register list of three D registers spaced by 2 (three Q registers).
 128 def VecListThreeQAsmOperand : AsmOperandClass {
 129   let Name = "VecListThreeQ";
 130   let ParserMethod = "parseVectorList";
 131   let RenderMethod = "addVecListOperands";
 132 }
 133 def VecListThreeQ : RegisterOperand<DPR, "printVectorListThreeSpaced"> {
 134   let ParserMatchClass = VecListThreeQAsmOperand;
 135 }
 136 // Register list of three D registers spaced by 2 (three Q registers).
 137 def VecListFourQAsmOperand : AsmOperandClass {
 138   let Name = "VecListFourQ";
 139   let ParserMethod = "parseVectorList";
 140   let RenderMethod = "addVecListOperands";
 141 }
 142 def VecListFourQ : RegisterOperand<DPR, "printVectorListFourSpaced"> {
 143   let ParserMatchClass = VecListFourQAsmOperand;
 144 }
 145
 146 // Register list of one D register, with "all lanes" subscripting.
 147 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 148   let Name = "VecListOneDAllLanes";
 149   let ParserMethod = "parseVectorList";
 150   let RenderMethod = "addVecListOperands";
 151 }
 152 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 153   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 154 }
 155 // Register list of two D registers, with "all lanes" subscripting.
 156 def VecListTwoDAllLanesAsmOperand : AsmOperandClass {
 157   let Name = "VecListTwoDAllLanes";
 158   let ParserMethod = "parseVectorList";
 159   let RenderMethod = "addVecListOperands";
 160 }
 161 def VecListTwoDAllLanes : RegisterOperand<DPR, "printVectorListTwoAllLanes"> {
 162   let ParserMatchClass = VecListTwoDAllLanesAsmOperand;
 163 }
 164 // Register list of two D registers spaced by 2 (two sequential Q registers).
 165 def VecListTwoQAllLanesAsmOperand : AsmOperandClass {
 166   let Name = "VecListTwoQAllLanes";
 167   let ParserMethod = "parseVectorList";
 168   let RenderMethod = "addVecListOperands";
 169 }
 170 def VecListTwoQAllLanes : RegisterOperand<DPR,
 171                                          "printVectorListTwoSpacedAllLanes"> {
 172   let ParserMatchClass = VecListTwoQAllLanesAsmOperand;
 173 }
 174 // Register list of three D registers, with "all lanes" subscripting.
 175 def VecListThreeDAllLanesAsmOperand : AsmOperandClass {
 176   let Name = "VecListThreeDAllLanes";
 177   let ParserMethod = "parseVectorList";
 178   let RenderMethod = "addVecListOperands";
 179 }
 180 def VecListThreeDAllLanes : RegisterOperand<DPR,
 181                                             "printVectorListThreeAllLanes"> {
 182   let ParserMatchClass = VecListThreeDAllLanesAsmOperand;
 183 }
 184 // Register list of three D registers spaced by 2 (three sequential Q regs).
 185 def VecListThreeQAllLanesAsmOperand : AsmOperandClass {
 186   let Name = "VecListThreeQAllLanes";
 187   let ParserMethod = "parseVectorList";
 188   let RenderMethod = "addVecListOperands";
 189 }
 190 def VecListThreeQAllLanes : RegisterOperand<DPR,
 191                                          "printVectorListThreeSpacedAllLanes"> {
 192   let ParserMatchClass = VecListThreeQAllLanesAsmOperand;
 193 }
 194 // Register list of four D registers, with "all lanes" subscripting.
 195 def VecListFourDAllLanesAsmOperand : AsmOperandClass {
 196   let Name = "VecListFourDAllLanes";
 197   let ParserMethod = "parseVectorList";
 198   let RenderMethod = "addVecListOperands";
 199 }
 200 def VecListFourDAllLanes : RegisterOperand<DPR, "printVectorListFourAllLanes"> {
 201   let ParserMatchClass = VecListFourDAllLanesAsmOperand;
 202 }
 203 // Register list of four D registers spaced by 2 (four sequential Q regs).
 204 def VecListFourQAllLanesAsmOperand : AsmOperandClass {
 205   let Name = "VecListFourQAllLanes";
 206   let ParserMethod = "parseVectorList";
 207   let RenderMethod = "addVecListOperands";
 208 }
 209 def VecListFourQAllLanes : RegisterOperand<DPR,
 210                                          "printVectorListFourSpacedAllLanes"> {
 211   let ParserMatchClass = VecListFourQAllLanesAsmOperand;
 212 }
 213
 214
 215 // Register list of one D register, with byte lane subscripting.
 216 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 217   let Name = "VecListOneDByteIndexed";
 218   let ParserMethod = "parseVectorList";
 219   let RenderMethod = "addVecListIndexedOperands";
 220 }
 221 def VecListOneDByteIndexed : Operand<i32> {
 222   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 223   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 224 }
 225 // ...with half-word lane subscripting.
 226 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 227   let Name = "VecListOneDHWordIndexed";
 228   let ParserMethod = "parseVectorList";
 229   let RenderMethod = "addVecListIndexedOperands";
 230 }
 231 def VecListOneDHWordIndexed : Operand<i32> {
 232   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 233   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 234 }
 235 // ...with word lane subscripting.
 236 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 237   let Name = "VecListOneDWordIndexed";
 238   let ParserMethod = "parseVectorList";
 239   let RenderMethod = "addVecListIndexedOperands";
 240 }
 241 def VecListOneDWordIndexed : Operand<i32> {
 242   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 243   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 244 }
 245
 246 // Register list of two D registers with byte lane subscripting.
 247 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 248   let Name = "VecListTwoDByteIndexed";
 249   let ParserMethod = "parseVectorList";
 250   let RenderMethod = "addVecListIndexedOperands";
 251 }
 252 def VecListTwoDByteIndexed : Operand<i32> {
 253   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 254   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 255 }
 256 // ...with half-word lane subscripting.
 257 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 258   let Name = "VecListTwoDHWordIndexed";
 259   let ParserMethod = "parseVectorList";
 260   let RenderMethod = "addVecListIndexedOperands";
 261 }
 262 def VecListTwoDHWordIndexed : Operand<i32> {
 263   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 264   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 265 }
 266 // ...with word lane subscripting.
 267 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 268   let Name = "VecListTwoDWordIndexed";
 269   let ParserMethod = "parseVectorList";
 270   let RenderMethod = "addVecListIndexedOperands";
 271 }
 272 def VecListTwoDWordIndexed : Operand<i32> {
 273   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 274   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 275 }
 276 // Register list of two Q registers with half-word lane subscripting.
 277 def VecListTwoQHWordIndexAsmOperand : AsmOperandClass {
 278   let Name = "VecListTwoQHWordIndexed";
 279   let ParserMethod = "parseVectorList";
 280   let RenderMethod = "addVecListIndexedOperands";
 281 }
 282 def VecListTwoQHWordIndexed : Operand<i32> {
 283   let ParserMatchClass = VecListTwoQHWordIndexAsmOperand;
 284   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 285 }
 286 // ...with word lane subscripting.
 287 def VecListTwoQWordIndexAsmOperand : AsmOperandClass {
 288   let Name = "VecListTwoQWordIndexed";
 289   let ParserMethod = "parseVectorList";
 290   let RenderMethod = "addVecListIndexedOperands";
 291 }
 292 def VecListTwoQWordIndexed : Operand<i32> {
 293   let ParserMatchClass = VecListTwoQWordIndexAsmOperand;
 294   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 295 }
 296
 297
 298 // Register list of three D registers with byte lane subscripting.
 299 def VecListThreeDByteIndexAsmOperand : AsmOperandClass {
 300   let Name = "VecListThreeDByteIndexed";
 301   let ParserMethod = "parseVectorList";
 302   let RenderMethod = "addVecListIndexedOperands";
 303 }
 304 def VecListThreeDByteIndexed : Operand<i32> {
 305   let ParserMatchClass = VecListThreeDByteIndexAsmOperand;
 306   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 307 }
 308 // ...with half-word lane subscripting.
 309 def VecListThreeDHWordIndexAsmOperand : AsmOperandClass {
 310   let Name = "VecListThreeDHWordIndexed";
 311   let ParserMethod = "parseVectorList";
 312   let RenderMethod = "addVecListIndexedOperands";
 313 }
 314 def VecListThreeDHWordIndexed : Operand<i32> {
 315   let ParserMatchClass = VecListThreeDHWordIndexAsmOperand;
 316   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 317 }
 318 // ...with word lane subscripting.
 319 def VecListThreeDWordIndexAsmOperand : AsmOperandClass {
 320   let Name = "VecListThreeDWordIndexed";
 321   let ParserMethod = "parseVectorList";
 322   let RenderMethod = "addVecListIndexedOperands";
 323 }
 324 def VecListThreeDWordIndexed : Operand<i32> {
 325   let ParserMatchClass = VecListThreeDWordIndexAsmOperand;
 326   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 327 }
 328 // Register list of three Q registers with half-word lane subscripting.
 329 def VecListThreeQHWordIndexAsmOperand : AsmOperandClass {
 330   let Name = "VecListThreeQHWordIndexed";
 331   let ParserMethod = "parseVectorList";
 332   let RenderMethod = "addVecListIndexedOperands";
 333 }
 334 def VecListThreeQHWordIndexed : Operand<i32> {
 335   let ParserMatchClass = VecListThreeQHWordIndexAsmOperand;
 336   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 337 }
 338 // ...with word lane subscripting.
 339 def VecListThreeQWordIndexAsmOperand : AsmOperandClass {
 340   let Name = "VecListThreeQWordIndexed";
 341   let ParserMethod = "parseVectorList";
 342   let RenderMethod = "addVecListIndexedOperands";
 343 }
 344 def VecListThreeQWordIndexed : Operand<i32> {
 345   let ParserMatchClass = VecListThreeQWordIndexAsmOperand;
 346   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 347 }
 348
 349 // Register list of four D registers with byte lane subscripting.
 350 def VecListFourDByteIndexAsmOperand : AsmOperandClass {
 351   let Name = "VecListFourDByteIndexed";
 352   let ParserMethod = "parseVectorList";
 353   let RenderMethod = "addVecListIndexedOperands";
 354 }
 355 def VecListFourDByteIndexed : Operand<i32> {
 356   let ParserMatchClass = VecListFourDByteIndexAsmOperand;
 357   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 358 }
 359 // ...with half-word lane subscripting.
 360 def VecListFourDHWordIndexAsmOperand : AsmOperandClass {
 361   let Name = "VecListFourDHWordIndexed";
 362   let ParserMethod = "parseVectorList";
 363   let RenderMethod = "addVecListIndexedOperands";
 364 }
 365 def VecListFourDHWordIndexed : Operand<i32> {
 366   let ParserMatchClass = VecListFourDHWordIndexAsmOperand;
 367   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 368 }
 369 // ...with word lane subscripting.
 370 def VecListFourDWordIndexAsmOperand : AsmOperandClass {
 371   let Name = "VecListFourDWordIndexed";
 372   let ParserMethod = "parseVectorList";
 373   let RenderMethod = "addVecListIndexedOperands";
 374 }
 375 def VecListFourDWordIndexed : Operand<i32> {
 376   let ParserMatchClass = VecListFourDWordIndexAsmOperand;
 377   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 378 }
 379 // Register list of four Q registers with half-word lane subscripting.
 380 def VecListFourQHWordIndexAsmOperand : AsmOperandClass {
 381   let Name = "VecListFourQHWordIndexed";
 382   let ParserMethod = "parseVectorList";
 383   let RenderMethod = "addVecListIndexedOperands";
 384 }
 385 def VecListFourQHWordIndexed : Operand<i32> {
 386   let ParserMatchClass = VecListFourQHWordIndexAsmOperand;
 387   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 388 }
 389 // ...with word lane subscripting.
 390 def VecListFourQWordIndexAsmOperand : AsmOperandClass {
 391   let Name = "VecListFourQWordIndexed";
 392   let ParserMethod = "parseVectorList";
 393   let RenderMethod = "addVecListIndexedOperands";
 394 }
 395 def VecListFourQWordIndexed : Operand<i32> {
 396   let ParserMatchClass = VecListFourQWordIndexAsmOperand;
 397   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 398 }
 399
 400
 401 //===----------------------------------------------------------------------===//
 402 // NEON-specific DAG Nodes.
 403 //===----------------------------------------------------------------------===//
 404
 405 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 406 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 407
 408 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 409 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 410 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 411 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 412 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 413 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 414 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 415 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 416 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 417 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 418 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 419
 420 // Types for vector shift by immediates.  The "SHX" version is for long and
 421 // narrow operations where the source and destination vectors have different
 422 // types.  The "SHINS" version is for shift and insert operations.
 423 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 424                                          SDTCisVT<2, i32>]>;
 425 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 426                                          SDTCisVT<2, i32>]>;
 427 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 428                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 429
 430 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 431 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 432 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 433 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 434 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 435 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 436 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 437
 438 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 439 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 440 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 441
 442 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 443 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 444 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 445 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 446 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 447 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 448
 449 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 450 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 451 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 452
 453 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 454 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 455
 456 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 457                                          SDTCisVT<2, i32>]>;
 458 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 459 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 460
 461 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 462 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 463 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 464 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 465
 466 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 467                                            SDTCisVT<2, i32>]>;
 468 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 469 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 470
 471 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 472                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 473                                                 SDTCisSameAs<0, 1>,
 474                                                 SDTCisSameAs<0, 2>,
 475                                                 SDTCisSameAs<0, 3>]>>;
 476
 477 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 478
 479 // VDUPLANE can produce a quad-register result from a double-register source,
 480 // so the result is not constrained to match the source.
 481 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 482                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 483                                                 SDTCisVT<2, i32>]>>;
 484
 485 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 486                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 487 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 488
 489 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 490 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 491 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 492 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 493
 494 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 495                                          SDTCisSameAs<0, 2>,
 496                                          SDTCisSameAs<0, 3>]>;
 497 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 498 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 499 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 500
 501 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 502                                          SDTCisSameAs<1, 2>]>;
 503 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 504 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 505
 506 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 507                                          SDTCisSameAs<0, 2>]>;
 508 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 509 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 510
 511 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 512   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 513   unsigned EltBits = 0;
 514   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 515   return (EltBits == 32 && EltVal == 0);
 516 }]>;
 517
 518 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 519   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 520   unsigned EltBits = 0;
 521   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 522   return (EltBits == 8 && EltVal == 0xff);
 523 }]>;
 524
 525 //===----------------------------------------------------------------------===//
 526 // NEON load / store instructions
 527 //===----------------------------------------------------------------------===//
 528
 529 // Use VLDM to load a Q register as a D register pair.
 530 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 531 def VLDMQIA
 532   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 533                     IIC_fpLoad_m, "",
 534                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 535
 536 // Use VSTM to store a Q register as a D register pair.
 537 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 538 def VSTMQIA
 539   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 540                     IIC_fpStore_m, "",
 541                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 542
 543 // Classes for VLD* pseudo-instructions with multi-register operands.
 544 // These are expanded to real instructions after register allocation.
 545 class VLDQPseudo<InstrItinClass itin>
 546   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 547 class VLDQWBPseudo<InstrItinClass itin>
 548   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 549                 (ins addrmode6:$addr, am6offset:$offset), itin,
 550                 "$addr.addr = $wb">;
 551 class VLDQWBfixedPseudo<InstrItinClass itin>
 552   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 553                 (ins addrmode6:$addr), itin,
 554                 "$addr.addr = $wb">;
 555 class VLDQWBregisterPseudo<InstrItinClass itin>
 556   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 557                 (ins addrmode6:$addr, rGPR:$offset), itin,
 558                 "$addr.addr = $wb">;
 559
 560 class VLDQQPseudo<InstrItinClass itin>
 561   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 562 class VLDQQWBPseudo<InstrItinClass itin>
 563   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 564                 (ins addrmode6:$addr, am6offset:$offset), itin,
 565                 "$addr.addr = $wb">;
 566 class VLDQQWBfixedPseudo<InstrItinClass itin>
 567   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 568                 (ins addrmode6:$addr), itin,
 569                 "$addr.addr = $wb">;
 570 class VLDQQWBregisterPseudo<InstrItinClass itin>
 571   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 572                 (ins addrmode6:$addr, rGPR:$offset), itin,
 573                 "$addr.addr = $wb">;
 574
 575
 576 class VLDQQQQPseudo<InstrItinClass itin>
 577   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 578                 "$src = $dst">;
 579 class VLDQQQQWBPseudo<InstrItinClass itin>
 580   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 581                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 582                 "$addr.addr = $wb, $src = $dst">;
 583
 584 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 585
 586 //   VLD1     : Vector Load (multiple single elements)
 587 class VLD1D<bits<4> op7_4, string Dt>
 588   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 589           (ins addrmode6:$Rn), IIC_VLD1,
 590           "vld1", Dt, "$Vd, $Rn", "", []> {
 591   let Rm = 0b1111;
 592   let Inst{4} = Rn{4};
 593   let DecoderMethod = "DecodeVLDInstruction";
 594 }
 595 class VLD1Q<bits<4> op7_4, string Dt>
 596   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd),
 597           (ins addrmode6:$Rn), IIC_VLD1x2,
 598           "vld1", Dt, "$Vd, $Rn", "", []> {
 599   let Rm = 0b1111;
 600   let Inst{5-4} = Rn{5-4};
 601   let DecoderMethod = "DecodeVLDInstruction";
 602 }
 603
 604 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 605 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 606 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 607 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 608
 609 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 610 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 611 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 612 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 613
 614 // ...with address register writeback:
 615 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 616   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 617                      (ins addrmode6:$Rn), IIC_VLD1u,
 618                      "vld1", Dt, "$Vd, $Rn!",
 619                      "$Rn.addr = $wb", []> {
 620     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 621     let Inst{4} = Rn{4};
 622     let DecoderMethod = "DecodeVLDInstruction";
 623     let AsmMatchConverter = "cvtVLDwbFixed";
 624   }
 625   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 626                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 627                         "vld1", Dt, "$Vd, $Rn, $Rm",
 628                         "$Rn.addr = $wb", []> {
 629     let Inst{4} = Rn{4};
 630     let DecoderMethod = "DecodeVLDInstruction";
 631     let AsmMatchConverter = "cvtVLDwbRegister";
 632   }
 633 }
 634 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 635   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 636                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 637                      "vld1", Dt, "$Vd, $Rn!",
 638                      "$Rn.addr = $wb", []> {
 639     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 640     let Inst{5-4} = Rn{5-4};
 641     let DecoderMethod = "DecodeVLDInstruction";
 642     let AsmMatchConverter = "cvtVLDwbFixed";
 643   }
 644   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 645                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 646                         "vld1", Dt, "$Vd, $Rn, $Rm",
 647                         "$Rn.addr = $wb", []> {
 648     let Inst{5-4} = Rn{5-4};
 649     let DecoderMethod = "DecodeVLDInstruction";
 650     let AsmMatchConverter = "cvtVLDwbRegister";
 651   }
 652 }
 653
 654 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 655 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 656 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 657 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 658 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 659 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 660 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 661 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 662
 663 // ...with 3 registers
 664 class VLD1D3<bits<4> op7_4, string Dt>
 665   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 666           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 667           "$Vd, $Rn", "", []> {
 668   let Rm = 0b1111;
 669   let Inst{4} = Rn{4};
 670   let DecoderMethod = "DecodeVLDInstruction";
 671 }
 672 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 673   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 674                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 675                      "vld1", Dt, "$Vd, $Rn!",
 676                      "$Rn.addr = $wb", []> {
 677     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 678     let Inst{4} = Rn{4};
 679     let DecoderMethod = "DecodeVLDInstruction";
 680     let AsmMatchConverter = "cvtVLDwbFixed";
 681   }
 682   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 683                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 684                         "vld1", Dt, "$Vd, $Rn, $Rm",
 685                         "$Rn.addr = $wb", []> {
 686     let Inst{4} = Rn{4};
 687     let DecoderMethod = "DecodeVLDInstruction";
 688     let AsmMatchConverter = "cvtVLDwbRegister";
 689   }
 690 }
 691
 692 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 693 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 694 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 695 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 696
 697 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 698 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 699 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 700 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 701
 702 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 703
 704 // ...with 4 registers
 705 class VLD1D4<bits<4> op7_4, string Dt>
 706   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 707           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 708           "$Vd, $Rn", "", []> {
 709   let Rm = 0b1111;
 710   let Inst{5-4} = Rn{5-4};
 711   let DecoderMethod = "DecodeVLDInstruction";
 712 }
 713 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 714   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 715                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 716                      "vld1", Dt, "$Vd, $Rn!",
 717                      "$Rn.addr = $wb", []> {
 718     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 719     let Inst{5-4} = Rn{5-4};
 720     let DecoderMethod = "DecodeVLDInstruction";
 721     let AsmMatchConverter = "cvtVLDwbFixed";
 722   }
 723   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 724                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 725                         "vld1", Dt, "$Vd, $Rn, $Rm",
 726                         "$Rn.addr = $wb", []> {
 727     let Inst{5-4} = Rn{5-4};
 728     let DecoderMethod = "DecodeVLDInstruction";
 729     let AsmMatchConverter = "cvtVLDwbRegister";
 730   }
 731 }
 732
 733 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 734 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 735 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 736 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 737
 738 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 739 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 740 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 741 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 742
 743 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 744
 745 //   VLD2     : Vector Load (multiple 2-element structures)
 746 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 747            InstrItinClass itin>
 748   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 749           (ins addrmode6:$Rn), itin,
 750           "vld2", Dt, "$Vd, $Rn", "", []> {
 751   let Rm = 0b1111;
 752   let Inst{5-4} = Rn{5-4};
 753   let DecoderMethod = "DecodeVLDInstruction";
 754 }
 755
 756 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2>;
 757 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2>;
 758 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2>;
 759
 760 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 761 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 762 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 763
 764 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 765 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 766 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 767
 768 // ...with address register writeback:
 769 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 770                   RegisterOperand VdTy, InstrItinClass itin> {
 771   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 772                      (ins addrmode6:$Rn), itin,
 773                      "vld2", Dt, "$Vd, $Rn!",
 774                      "$Rn.addr = $wb", []> {
 775     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 776     let Inst{5-4} = Rn{5-4};
 777     let DecoderMethod = "DecodeVLDInstruction";
 778     let AsmMatchConverter = "cvtVLDwbFixed";
 779   }
 780   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 781                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 782                         "vld2", Dt, "$Vd, $Rn, $Rm",
 783                         "$Rn.addr = $wb", []> {
 784     let Inst{5-4} = Rn{5-4};
 785     let DecoderMethod = "DecodeVLDInstruction";
 786     let AsmMatchConverter = "cvtVLDwbRegister";
 787   }
 788 }
 789
 790 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2u>;
 791 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2u>;
 792 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2u>;
 793
 794 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 795 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 796 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 797
 798 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 799 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 800 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 801 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 802 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 803 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 804
 805 // ...with double-spaced registers
 806 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2>;
 807 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2>;
 808 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2>;
 809 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2u>;
 810 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2u>;
 811 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2u>;
 812
 813 //   VLD3     : Vector Load (multiple 3-element structures)
 814 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 815   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 816           (ins addrmode6:$Rn), IIC_VLD3,
 817           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 818   let Rm = 0b1111;
 819   let Inst{4} = Rn{4};
 820   let DecoderMethod = "DecodeVLDInstruction";
 821 }
 822
 823 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 824 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 825 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 826
 827 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 828 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 829 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 830
 831 // ...with address register writeback:
 832 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 833   : NLdSt<0, 0b10, op11_8, op7_4,
 834           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 835           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 836           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 837           "$Rn.addr = $wb", []> {
 838   let Inst{4} = Rn{4};
 839   let DecoderMethod = "DecodeVLDInstruction";
 840 }
 841
 842 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 843 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 844 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 845
 846 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 847 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 848 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 849
 850 // ...with double-spaced registers:
 851 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 852 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 853 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 854 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 855 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 856 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 857
 858 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 859 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 860 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 861
 862 // ...alternate versions to be allocated odd register numbers:
 863 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 864 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 865 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 866
 867 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 868 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 869 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 870
 871 //   VLD4     : Vector Load (multiple 4-element structures)
 872 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 873   : NLdSt<0, 0b10, op11_8, op7_4,
 874           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 875           (ins addrmode6:$Rn), IIC_VLD4,
 876           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 877   let Rm = 0b1111;
 878   let Inst{5-4} = Rn{5-4};
 879   let DecoderMethod = "DecodeVLDInstruction";
 880 }
 881
 882 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 883 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 884 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 885
 886 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 887 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 888 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 889
 890 // ...with address register writeback:
 891 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 892   : NLdSt<0, 0b10, op11_8, op7_4,
 893           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 894           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 895           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 896           "$Rn.addr = $wb", []> {
 897   let Inst{5-4} = Rn{5-4};
 898   let DecoderMethod = "DecodeVLDInstruction";
 899 }
 900
 901 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 902 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 903 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 904
 905 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 906 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 907 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 908
 909 // ...with double-spaced registers:
 910 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 911 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 912 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 913 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 914 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 915 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 916
 917 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 918 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 919 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 920
 921 // ...alternate versions to be allocated odd register numbers:
 922 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 923 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 924 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 925
 926 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 927 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 928 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 929
 930 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 931
 932 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 933 // These are expanded to real instructions after register allocation.
 934 class VLDQLNPseudo<InstrItinClass itin>
 935   : PseudoNLdSt<(outs QPR:$dst),
 936                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 937                 itin, "$src = $dst">;
 938 class VLDQLNWBPseudo<InstrItinClass itin>
 939   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 940                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 941                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 942 class VLDQQLNPseudo<InstrItinClass itin>
 943   : PseudoNLdSt<(outs QQPR:$dst),
 944                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 945                 itin, "$src = $dst">;
 946 class VLDQQLNWBPseudo<InstrItinClass itin>
 947   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 948                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 949                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 950 class VLDQQQQLNPseudo<InstrItinClass itin>
 951   : PseudoNLdSt<(outs QQQQPR:$dst),
 952                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 953                 itin, "$src = $dst">;
 954 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 955   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 956                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 957                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 958
 959 //   VLD1LN   : Vector Load (single element to one lane)
 960 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 961              PatFrag LoadOp>
 962   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 963           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 964           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 965           "$src = $Vd",
 966           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 967                                          (i32 (LoadOp addrmode6:$Rn)),
 968                                          imm:$lane))]> {
 969   let Rm = 0b1111;
 970   let DecoderMethod = "DecodeVLD1LN";
 971 }
 972 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 973              PatFrag LoadOp>
 974   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 975           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 976           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 977           "$src = $Vd",
 978           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 979                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 980                                          imm:$lane))]> {
 981   let Rm = 0b1111;
 982   let DecoderMethod = "DecodeVLD1LN";
 983 }
 984 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 985   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 986                                                (i32 (LoadOp addrmode6:$addr)),
 987                                                imm:$lane))];
 988 }
 989
 990 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 991   let Inst{7-5} = lane{2-0};
 992 }
 993 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 994   let Inst{7-6} = lane{1-0};
 995   let Inst{5-4} = Rn{5-4};
 996 }
 997 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 998   let Inst{7} = lane{0};
 999   let Inst{5-4} = Rn{5-4};
1000 }
1001
1002 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
1003 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
1004 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
1005
1006 def : Pat<(vector_insert (v2f32 DPR:$src),
1007                          (f32 (load addrmode6:$addr)), imm:$lane),
1008           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1009 def : Pat<(vector_insert (v4f32 QPR:$src),
1010                          (f32 (load addrmode6:$addr)), imm:$lane),
1011           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1012
1013 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1014
1015 // ...with address register writeback:
1016 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1017   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
1018           (ins addrmode6:$Rn, am6offset:$Rm,
1019            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
1020           "\\{$Vd[$lane]\\}, $Rn$Rm",
1021           "$src = $Vd, $Rn.addr = $wb", []> {
1022   let DecoderMethod = "DecodeVLD1LN";
1023 }
1024
1025 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
1026   let Inst{7-5} = lane{2-0};
1027 }
1028 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
1029   let Inst{7-6} = lane{1-0};
1030   let Inst{4}   = Rn{4};
1031 }
1032 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
1033   let Inst{7} = lane{0};
1034   let Inst{5} = Rn{4};
1035   let Inst{4} = Rn{4};
1036 }
1037
1038 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
1039 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1040 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1041
1042 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
1043 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1044   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
1045           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
1046           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
1047           "$src1 = $Vd, $src2 = $dst2", []> {
1048   let Rm = 0b1111;
1049   let Inst{4}   = Rn{4};
1050   let DecoderMethod = "DecodeVLD2LN";
1051 }
1052
1053 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
1054   let Inst{7-5} = lane{2-0};
1055 }
1056 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
1057   let Inst{7-6} = lane{1-0};
1058 }
1059 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
1060   let Inst{7} = lane{0};
1061 }
1062
1063 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
1064 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1065 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1066
1067 // ...with double-spaced registers:
1068 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
1069   let Inst{7-6} = lane{1-0};
1070 }
1071 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
1072   let Inst{7} = lane{0};
1073 }
1074
1075 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1076 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1077
1078 // ...with address register writeback:
1079 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1080   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1081           (ins addrmode6:$Rn, am6offset:$Rm,
1082            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
1083           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
1084           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
1085   let Inst{4}   = Rn{4};
1086   let DecoderMethod = "DecodeVLD2LN";
1087 }
1088
1089 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
1090   let Inst{7-5} = lane{2-0};
1091 }
1092 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
1093   let Inst{7-6} = lane{1-0};
1094 }
1095 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
1096   let Inst{7} = lane{0};
1097 }
1098
1099 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
1100 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1101 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1102
1103 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
1104   let Inst{7-6} = lane{1-0};
1105 }
1106 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
1107   let Inst{7} = lane{0};
1108 }
1109
1110 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1111 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1112
1113 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
1114 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1115   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1116           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
1117           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
1118           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
1119           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
1120   let Rm = 0b1111;
1121   let DecoderMethod = "DecodeVLD3LN";
1122 }
1123
1124 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
1125   let Inst{7-5} = lane{2-0};
1126 }
1127 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
1128   let Inst{7-6} = lane{1-0};
1129 }
1130 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
1131   let Inst{7}   = lane{0};
1132 }
1133
1134 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
1135 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1136 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1137
1138 // ...with double-spaced registers:
1139 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
1140   let Inst{7-6} = lane{1-0};
1141 }
1142 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
1143   let Inst{7}   = lane{0};
1144 }
1145
1146 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1147 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1148
1149 // ...with address register writeback:
1150 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1151   : NLdStLn<1, 0b10, op11_8, op7_4,
1152           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1153           (ins addrmode6:$Rn, am6offset:$Rm,
1154            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1155           IIC_VLD3lnu, "vld3", Dt,
1156           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
1157           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
1158           []> {
1159   let DecoderMethod = "DecodeVLD3LN";
1160 }
1161
1162 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
1163   let Inst{7-5} = lane{2-0};
1164 }
1165 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
1166   let Inst{7-6} = lane{1-0};
1167 }
1168 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1169   let Inst{7} = lane{0};
1170 }
1171
1172 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1173 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1174 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1175
1176 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1177   let Inst{7-6} = lane{1-0};
1178 }
1179 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1180   let Inst{7} = lane{0};
1181 }
1182
1183 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1184 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1185
1186 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1187 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1188   : NLdStLn<1, 0b10, op11_8, op7_4,
1189           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1190           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1191           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1192           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1193           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1194   let Rm = 0b1111;
1195   let Inst{4} = Rn{4};
1196   let DecoderMethod = "DecodeVLD4LN";
1197 }
1198
1199 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1200   let Inst{7-5} = lane{2-0};
1201 }
1202 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1203   let Inst{7-6} = lane{1-0};
1204 }
1205 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1206   let Inst{7} = lane{0};
1207   let Inst{5} = Rn{5};
1208 }
1209
1210 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1211 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1212 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1213
1214 // ...with double-spaced registers:
1215 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1216   let Inst{7-6} = lane{1-0};
1217 }
1218 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1219   let Inst{7} = lane{0};
1220   let Inst{5} = Rn{5};
1221 }
1222
1223 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1224 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1225
1226 // ...with address register writeback:
1227 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1228   : NLdStLn<1, 0b10, op11_8, op7_4,
1229           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1230           (ins addrmode6:$Rn, am6offset:$Rm,
1231            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1232           IIC_VLD4lnu, "vld4", Dt,
1233 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1234 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1235           []> {
1236   let Inst{4}   = Rn{4};
1237   let DecoderMethod = "DecodeVLD4LN"  ;
1238 }
1239
1240 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1241   let Inst{7-5} = lane{2-0};
1242 }
1243 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1244   let Inst{7-6} = lane{1-0};
1245 }
1246 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1247   let Inst{7} = lane{0};
1248   let Inst{5} = Rn{5};
1249 }
1250
1251 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1252 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1253 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1254
1255 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1256   let Inst{7-6} = lane{1-0};
1257 }
1258 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1259   let Inst{7} = lane{0};
1260   let Inst{5} = Rn{5};
1261 }
1262
1263 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1264 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1265
1266 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1267
1268 //   VLD1DUP  : Vector Load (single element to all lanes)
1269 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1270   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1271           (ins addrmode6dup:$Rn),
1272           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1273           [(set VecListOneDAllLanes:$Vd,
1274                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1275   let Rm = 0b1111;
1276   let Inst{4} = Rn{4};
1277   let DecoderMethod = "DecodeVLD1DupInstruction";
1278 }
1279 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1280   let Pattern = [(set QPR:$dst,
1281                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1282 }
1283
1284 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1285 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1286 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1287
1288 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1289 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1290 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1291
1292 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1293           (VLD1DUPd32 addrmode6:$addr)>;
1294 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1295           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1296
1297 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1298
1299 class VLD1QDUP<bits<4> op7_4, string Dt>
1300   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListTwoDAllLanes:$Vd),
1301           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1302           "vld1", Dt, "$Vd, $Rn", "", []> {
1303   let Rm = 0b1111;
1304   let Inst{4} = Rn{4};
1305   let DecoderMethod = "DecodeVLD1DupInstruction";
1306 }
1307
1308 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1309 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1310 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1311
1312 // ...with address register writeback:
1313 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1314   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1315                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1316                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1317                      "vld1", Dt, "$Vd, $Rn!",
1318                      "$Rn.addr = $wb", []> {
1319     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1320     let Inst{4} = Rn{4};
1321     let DecoderMethod = "DecodeVLD1DupInstruction";
1322     let AsmMatchConverter = "cvtVLDwbFixed";
1323   }
1324   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1325                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1326                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1327                         "vld1", Dt, "$Vd, $Rn, $Rm",
1328                         "$Rn.addr = $wb", []> {
1329     let Inst{4} = Rn{4};
1330     let DecoderMethod = "DecodeVLD1DupInstruction";
1331     let AsmMatchConverter = "cvtVLDwbRegister";
1332   }
1333 }
1334 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1335   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1336                      (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1337                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1338                      "vld1", Dt, "$Vd, $Rn!",
1339                      "$Rn.addr = $wb", []> {
1340     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1341     let Inst{4} = Rn{4};
1342     let DecoderMethod = "DecodeVLD1DupInstruction";
1343     let AsmMatchConverter = "cvtVLDwbFixed";
1344   }
1345   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1346                         (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1347                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1348                         "vld1", Dt, "$Vd, $Rn, $Rm",
1349                         "$Rn.addr = $wb", []> {
1350     let Inst{4} = Rn{4};
1351     let DecoderMethod = "DecodeVLD1DupInstruction";
1352     let AsmMatchConverter = "cvtVLDwbRegister";
1353   }
1354 }
1355
1356 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1357 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1358 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1359
1360 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1361 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1362 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1363
1364 def VLD1DUPq8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1365 def VLD1DUPq16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1366 def VLD1DUPq32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1367 def VLD1DUPq8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1368 def VLD1DUPq16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1369 def VLD1DUPq32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1370
1371 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1372 class VLD2DUP<bits<4> op7_4, string Dt, RegisterOperand VdTy>
1373   : NLdSt<1, 0b10, 0b1101, op7_4, (outs VdTy:$Vd),
1374           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1375           "vld2", Dt, "$Vd, $Rn", "", []> {
1376   let Rm = 0b1111;
1377   let Inst{4} = Rn{4};
1378   let DecoderMethod = "DecodeVLD2DupInstruction";
1379 }
1380
1381 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8",  VecListTwoDAllLanes>;
1382 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16", VecListTwoDAllLanes>;
1383 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32", VecListTwoDAllLanes>;
1384
1385 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1386 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1387 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1388
1389 // ...with double-spaced registers (not used for codegen):
1390 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8",  VecListTwoQAllLanes>;
1391 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16", VecListTwoQAllLanes>;
1392 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32", VecListTwoQAllLanes>;
1393
1394 // ...with address register writeback:
1395 multiclass VLD2DUPWB<bits<4> op7_4, string Dt, RegisterOperand VdTy> {
1396   def _fixed : NLdSt<1, 0b10, 0b1101, op7_4,
1397                      (outs VdTy:$Vd, GPR:$wb),
1398                      (ins addrmode6dup:$Rn), IIC_VLD2dupu,
1399                      "vld2", Dt, "$Vd, $Rn!",
1400                      "$Rn.addr = $wb", []> {
1401     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1402     let Inst{4} = Rn{4};
1403     let DecoderMethod = "DecodeVLD2DupInstruction";
1404     let AsmMatchConverter = "cvtVLDwbFixed";
1405   }
1406   def _register : NLdSt<1, 0b10, 0b1101, op7_4,
1407                         (outs VdTy:$Vd, GPR:$wb),
1408                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD2dupu,
1409                         "vld2", Dt, "$Vd, $Rn, $Rm",
1410                         "$Rn.addr = $wb", []> {
1411     let Inst{4} = Rn{4};
1412     let DecoderMethod = "DecodeVLD2DupInstruction";
1413     let AsmMatchConverter = "cvtVLDwbRegister";
1414   }
1415 }
1416
1417 defm VLD2DUPd8wb    : VLD2DUPWB<{0,0,0,0}, "8",  VecListTwoDAllLanes>;
1418 defm VLD2DUPd16wb   : VLD2DUPWB<{0,1,0,?}, "16", VecListTwoDAllLanes>;
1419 defm VLD2DUPd32wb   : VLD2DUPWB<{1,0,0,?}, "32", VecListTwoDAllLanes>;
1420
1421 defm VLD2DUPd8x2wb  : VLD2DUPWB<{0,0,1,0}, "8",  VecListTwoQAllLanes>;
1422 defm VLD2DUPd16x2wb : VLD2DUPWB<{0,1,1,?}, "16", VecListTwoQAllLanes>;
1423 defm VLD2DUPd32x2wb : VLD2DUPWB<{1,0,1,?}, "32", VecListTwoQAllLanes>;
1424
1425 def VLD2DUPd8PseudoWB_fixed     : VLDQWBfixedPseudo   <IIC_VLD2dupu>;
1426 def VLD2DUPd8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD2dupu>;
1427 def VLD2DUPd16PseudoWB_fixed    : VLDQWBfixedPseudo   <IIC_VLD2dupu>;
1428 def VLD2DUPd16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2dupu>;
1429 def VLD2DUPd32PseudoWB_fixed    : VLDQWBfixedPseudo   <IIC_VLD2dupu>;
1430 def VLD2DUPd32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2dupu>;
1431
1432 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1433 class VLD3DUP<bits<4> op7_4, string Dt>
1434   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1435           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1436           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1437   let Rm = 0b1111;
1438   let Inst{4} = 0;
1439   let DecoderMethod = "DecodeVLD3DupInstruction";
1440 }
1441
1442 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1443 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1444 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1445
1446 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1447 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1448 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1449
1450 // ...with double-spaced registers (not used for codegen):
1451 def VLD3DUPq8  : VLD3DUP<{0,0,1,?}, "8">;
1452 def VLD3DUPq16 : VLD3DUP<{0,1,1,?}, "16">;
1453 def VLD3DUPq32 : VLD3DUP<{1,0,1,?}, "32">;
1454
1455 // ...with address register writeback:
1456 class VLD3DUPWB<bits<4> op7_4, string Dt>
1457   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1458           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1459           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1460           "$Rn.addr = $wb", []> {
1461   let Inst{4} = 0;
1462   let DecoderMethod = "DecodeVLD3DupInstruction";
1463 }
1464
1465 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1466 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1467 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1468
1469 def VLD3DUPq8_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1470 def VLD3DUPq16_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1471 def VLD3DUPq32_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1472
1473 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1474 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1475 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1476
1477 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1478 class VLD4DUP<bits<4> op7_4, string Dt>
1479   : NLdSt<1, 0b10, 0b1111, op7_4,
1480           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1481           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1482           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1483   let Rm = 0b1111;
1484   let Inst{4} = Rn{4};
1485   let DecoderMethod = "DecodeVLD4DupInstruction";
1486 }
1487
1488 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1489 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1490 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1491
1492 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1493 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1494 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1495
1496 // ...with double-spaced registers (not used for codegen):
1497 def VLD4DUPq8  : VLD4DUP<{0,0,1,?}, "8">;
1498 def VLD4DUPq16 : VLD4DUP<{0,1,1,?}, "16">;
1499 def VLD4DUPq32 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1500
1501 // ...with address register writeback:
1502 class VLD4DUPWB<bits<4> op7_4, string Dt>
1503   : NLdSt<1, 0b10, 0b1111, op7_4,
1504           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1505           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1506           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1507           "$Rn.addr = $wb", []> {
1508   let Inst{4} = Rn{4};
1509   let DecoderMethod = "DecodeVLD4DupInstruction";
1510 }
1511
1512 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1513 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1514 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1515
1516 def VLD4DUPq8_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1517 def VLD4DUPq16_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1518 def VLD4DUPq32_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1519
1520 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1521 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1522 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1523
1524 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1525
1526 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1527
1528 // Classes for VST* pseudo-instructions with multi-register operands.
1529 // These are expanded to real instructions after register allocation.
1530 class VSTQPseudo<InstrItinClass itin>
1531   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1532 class VSTQWBPseudo<InstrItinClass itin>
1533   : PseudoNLdSt<(outs GPR:$wb),
1534                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1535                 "$addr.addr = $wb">;
1536 class VSTQWBfixedPseudo<InstrItinClass itin>
1537   : PseudoNLdSt<(outs GPR:$wb),
1538                 (ins addrmode6:$addr, QPR:$src), itin,
1539                 "$addr.addr = $wb">;
1540 class VSTQWBregisterPseudo<InstrItinClass itin>
1541   : PseudoNLdSt<(outs GPR:$wb),
1542                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1543                 "$addr.addr = $wb">;
1544 class VSTQQPseudo<InstrItinClass itin>
1545   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1546 class VSTQQWBPseudo<InstrItinClass itin>
1547   : PseudoNLdSt<(outs GPR:$wb),
1548                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1549                 "$addr.addr = $wb">;
1550 class VSTQQWBfixedPseudo<InstrItinClass itin>
1551   : PseudoNLdSt<(outs GPR:$wb),
1552                 (ins addrmode6:$addr, QQPR:$src), itin,
1553                 "$addr.addr = $wb">;
1554 class VSTQQWBregisterPseudo<InstrItinClass itin>
1555   : PseudoNLdSt<(outs GPR:$wb),
1556                 (ins addrmode6:$addr, rGPR:$offset, QQPR:$src), itin,
1557                 "$addr.addr = $wb">;
1558
1559 class VSTQQQQPseudo<InstrItinClass itin>
1560   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1561 class VSTQQQQWBPseudo<InstrItinClass itin>
1562   : PseudoNLdSt<(outs GPR:$wb),
1563                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1564                 "$addr.addr = $wb">;
1565
1566 //   VST1     : Vector Store (multiple single elements)
1567 class VST1D<bits<4> op7_4, string Dt>
1568   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1569           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1570   let Rm = 0b1111;
1571   let Inst{4} = Rn{4};
1572   let DecoderMethod = "DecodeVSTInstruction";
1573 }
1574 class VST1Q<bits<4> op7_4, string Dt>
1575   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListDPair:$Vd),
1576           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1577   let Rm = 0b1111;
1578   let Inst{5-4} = Rn{5-4};
1579   let DecoderMethod = "DecodeVSTInstruction";
1580 }
1581
1582 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1583 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1584 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1585 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1586
1587 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1588 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1589 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1590 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1591
1592 // ...with address register writeback:
1593 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1594   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1595                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1596                      "vst1", Dt, "$Vd, $Rn!",
1597                      "$Rn.addr = $wb", []> {
1598     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1599     let Inst{4} = Rn{4};
1600     let DecoderMethod = "DecodeVSTInstruction";
1601     let AsmMatchConverter = "cvtVSTwbFixed";
1602   }
1603   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1604                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1605                         IIC_VLD1u,
1606                         "vst1", Dt, "$Vd, $Rn, $Rm",
1607                         "$Rn.addr = $wb", []> {
1608     let Inst{4} = Rn{4};
1609     let DecoderMethod = "DecodeVSTInstruction";
1610     let AsmMatchConverter = "cvtVSTwbRegister";
1611   }
1612 }
1613 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1614   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1615                     (ins addrmode6:$Rn, VecListDPair:$Vd), IIC_VLD1x2u,
1616                      "vst1", Dt, "$Vd, $Rn!",
1617                      "$Rn.addr = $wb", []> {
1618     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1619     let Inst{5-4} = Rn{5-4};
1620     let DecoderMethod = "DecodeVSTInstruction";
1621     let AsmMatchConverter = "cvtVSTwbFixed";
1622   }
1623   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1624                         (ins addrmode6:$Rn, rGPR:$Rm, VecListDPair:$Vd),
1625                         IIC_VLD1x2u,
1626                         "vst1", Dt, "$Vd, $Rn, $Rm",
1627                         "$Rn.addr = $wb", []> {
1628     let Inst{5-4} = Rn{5-4};
1629     let DecoderMethod = "DecodeVSTInstruction";
1630     let AsmMatchConverter = "cvtVSTwbRegister";
1631   }
1632 }
1633
1634 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1635 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1636 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1637 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1638
1639 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1640 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1641 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1642 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1643
1644 // ...with 3 registers
1645 class VST1D3<bits<4> op7_4, string Dt>
1646   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1647           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1648           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1649   let Rm = 0b1111;
1650   let Inst{4} = Rn{4};
1651   let DecoderMethod = "DecodeVSTInstruction";
1652 }
1653 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1654   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1655                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1656                      "vst1", Dt, "$Vd, $Rn!",
1657                      "$Rn.addr = $wb", []> {
1658     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1659     let Inst{5-4} = Rn{5-4};
1660     let DecoderMethod = "DecodeVSTInstruction";
1661     let AsmMatchConverter = "cvtVSTwbFixed";
1662   }
1663   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1664                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1665                         IIC_VLD1x3u,
1666                         "vst1", Dt, "$Vd, $Rn, $Rm",
1667                         "$Rn.addr = $wb", []> {
1668     let Inst{5-4} = Rn{5-4};
1669     let DecoderMethod = "DecodeVSTInstruction";
1670     let AsmMatchConverter = "cvtVSTwbRegister";
1671   }
1672 }
1673
1674 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1675 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1676 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1677 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1678
1679 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1680 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1681 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1682 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1683
1684 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1685 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1686 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1687
1688 // ...with 4 registers
1689 class VST1D4<bits<4> op7_4, string Dt>
1690   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1691           (ins addrmode6:$Rn, VecListFourD:$Vd),
1692           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1693           []> {
1694   let Rm = 0b1111;
1695   let Inst{5-4} = Rn{5-4};
1696   let DecoderMethod = "DecodeVSTInstruction";
1697 }
1698 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1699   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1700                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1701                      "vst1", Dt, "$Vd, $Rn!",
1702                      "$Rn.addr = $wb", []> {
1703     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1704     let Inst{5-4} = Rn{5-4};
1705     let DecoderMethod = "DecodeVSTInstruction";
1706     let AsmMatchConverter = "cvtVSTwbFixed";
1707   }
1708   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1709                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1710                         IIC_VLD1x4u,
1711                         "vst1", Dt, "$Vd, $Rn, $Rm",
1712                         "$Rn.addr = $wb", []> {
1713     let Inst{5-4} = Rn{5-4};
1714     let DecoderMethod = "DecodeVSTInstruction";
1715     let AsmMatchConverter = "cvtVSTwbRegister";
1716   }
1717 }
1718
1719 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1720 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1721 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1722 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1723
1724 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1725 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1726 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1727 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1728
1729 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1730 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1731 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1732
1733 //   VST2     : Vector Store (multiple 2-element structures)
1734 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1735             InstrItinClass itin>
1736   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1737           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1738   let Rm = 0b1111;
1739   let Inst{5-4} = Rn{5-4};
1740   let DecoderMethod = "DecodeVSTInstruction";
1741 }
1742
1743 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListDPair, IIC_VST2>;
1744 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VST2>;
1745 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VST2>;
1746
1747 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2>;
1748 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2>;
1749 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2>;
1750
1751 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1752 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1753 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1754
1755 // ...with address register writeback:
1756 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1757                    RegisterOperand VdTy> {
1758   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1759                      (ins addrmode6:$Rn, VdTy:$Vd), IIC_VLD1u,
1760                      "vst2", Dt, "$Vd, $Rn!",
1761                      "$Rn.addr = $wb", []> {
1762     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1763     let Inst{5-4} = Rn{5-4};
1764     let DecoderMethod = "DecodeVSTInstruction";
1765     let AsmMatchConverter = "cvtVSTwbFixed";
1766   }
1767   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1768                         (ins addrmode6:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1769                         "vst2", Dt, "$Vd, $Rn, $Rm",
1770                         "$Rn.addr = $wb", []> {
1771     let Inst{5-4} = Rn{5-4};
1772     let DecoderMethod = "DecodeVSTInstruction";
1773     let AsmMatchConverter = "cvtVSTwbRegister";
1774   }
1775 }
1776 multiclass VST2QWB<bits<4> op7_4, string Dt> {
1777   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1778                      (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1779                      "vst2", Dt, "$Vd, $Rn!",
1780                      "$Rn.addr = $wb", []> {
1781     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1782     let Inst{5-4} = Rn{5-4};
1783     let DecoderMethod = "DecodeVSTInstruction";
1784     let AsmMatchConverter = "cvtVSTwbFixed";
1785   }
1786   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1787                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1788                         IIC_VLD1u,
1789                         "vst2", Dt, "$Vd, $Rn, $Rm",
1790                         "$Rn.addr = $wb", []> {
1791     let Inst{5-4} = Rn{5-4};
1792     let DecoderMethod = "DecodeVSTInstruction";
1793     let AsmMatchConverter = "cvtVSTwbRegister";
1794   }
1795 }
1796
1797 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListDPair>;
1798 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListDPair>;
1799 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListDPair>;
1800
1801 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8">;
1802 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16">;
1803 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32">;
1804
1805 def VST2q8PseudoWB_fixed     : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1806 def VST2q16PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1807 def VST2q32PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1808 def VST2q8PseudoWB_register  : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1809 def VST2q16PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1810 def VST2q32PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1811
1812 // ...with double-spaced registers
1813 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListTwoQ, IIC_VST2>;
1814 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VST2>;
1815 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VST2>;
1816 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListTwoQ>;
1817 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
1818 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
1819
1820 //   VST3     : Vector Store (multiple 3-element structures)
1821 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1822   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1823           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1824           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1825   let Rm = 0b1111;
1826   let Inst{4} = Rn{4};
1827   let DecoderMethod = "DecodeVSTInstruction";
1828 }
1829
1830 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1831 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1832 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1833
1834 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1835 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1836 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1837
1838 // ...with address register writeback:
1839 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1840   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1841           (ins addrmode6:$Rn, am6offset:$Rm,
1842            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1843           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1844           "$Rn.addr = $wb", []> {
1845   let Inst{4} = Rn{4};
1846   let DecoderMethod = "DecodeVSTInstruction";
1847 }
1848
1849 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1850 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1851 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1852
1853 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1854 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1855 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1856
1857 // ...with double-spaced registers:
1858 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1859 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1860 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1861 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1862 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1863 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1864
1865 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1866 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1867 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1868
1869 // ...alternate versions to be allocated odd register numbers:
1870 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1871 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1872 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1873
1874 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1875 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1876 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1877
1878 //   VST4     : Vector Store (multiple 4-element structures)
1879 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1880   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1881           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1882           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1883           "", []> {
1884   let Rm = 0b1111;
1885   let Inst{5-4} = Rn{5-4};
1886   let DecoderMethod = "DecodeVSTInstruction";
1887 }
1888
1889 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1890 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1891 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1892
1893 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1894 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1895 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1896
1897 // ...with address register writeback:
1898 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1899   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1900           (ins addrmode6:$Rn, am6offset:$Rm,
1901            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1902            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1903           "$Rn.addr = $wb", []> {
1904   let Inst{5-4} = Rn{5-4};
1905   let DecoderMethod = "DecodeVSTInstruction";
1906 }
1907
1908 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1909 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1910 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1911
1912 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1913 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1914 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1915
1916 // ...with double-spaced registers:
1917 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1918 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1919 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1920 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1921 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1922 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1923
1924 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1925 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1926 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1927
1928 // ...alternate versions to be allocated odd register numbers:
1929 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1930 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1931 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1932
1933 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1934 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1935 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1936
1937 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1938
1939 // Classes for VST*LN pseudo-instructions with multi-register operands.
1940 // These are expanded to real instructions after register allocation.
1941 class VSTQLNPseudo<InstrItinClass itin>
1942   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1943                 itin, "">;
1944 class VSTQLNWBPseudo<InstrItinClass itin>
1945   : PseudoNLdSt<(outs GPR:$wb),
1946                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1947                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1948 class VSTQQLNPseudo<InstrItinClass itin>
1949   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1950                 itin, "">;
1951 class VSTQQLNWBPseudo<InstrItinClass itin>
1952   : PseudoNLdSt<(outs GPR:$wb),
1953                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1954                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1955 class VSTQQQQLNPseudo<InstrItinClass itin>
1956   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1957                 itin, "">;
1958 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1959   : PseudoNLdSt<(outs GPR:$wb),
1960                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1961                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1962
1963 //   VST1LN   : Vector Store (single element from one lane)
1964 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1965              PatFrag StoreOp, SDNode ExtractOp>
1966   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1967           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1968           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1969           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1970   let Rm = 0b1111;
1971   let DecoderMethod = "DecodeVST1LN";
1972 }
1973 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1974              PatFrag StoreOp, SDNode ExtractOp>
1975   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1976           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1977           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1978           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1979   let Rm = 0b1111;
1980   let DecoderMethod = "DecodeVST1LN";
1981 }
1982 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1983   : VSTQLNPseudo<IIC_VST1ln> {
1984   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1985                           addrmode6:$addr)];
1986 }
1987
1988 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1989                        NEONvgetlaneu> {
1990   let Inst{7-5} = lane{2-0};
1991 }
1992 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1993                        NEONvgetlaneu> {
1994   let Inst{7-6} = lane{1-0};
1995   let Inst{4}   = Rn{5};
1996 }
1997
1998 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1999   let Inst{7}   = lane{0};
2000   let Inst{5-4} = Rn{5-4};
2001 }
2002
2003 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
2004 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
2005 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
2006
2007 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
2008           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
2009 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
2010           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
2011
2012 // ...with address register writeback:
2013 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
2014                PatFrag StoreOp, SDNode ExtractOp>
2015   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2016           (ins addrmode6:$Rn, am6offset:$Rm,
2017            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
2018           "\\{$Vd[$lane]\\}, $Rn$Rm",
2019           "$Rn.addr = $wb",
2020           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
2021                                   addrmode6:$Rn, am6offset:$Rm))]> {
2022   let DecoderMethod = "DecodeVST1LN";
2023 }
2024 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
2025   : VSTQLNWBPseudo<IIC_VST1lnu> {
2026   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
2027                                         addrmode6:$addr, am6offset:$offset))];
2028 }
2029
2030 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
2031                              NEONvgetlaneu> {
2032   let Inst{7-5} = lane{2-0};
2033 }
2034 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
2035                              NEONvgetlaneu> {
2036   let Inst{7-6} = lane{1-0};
2037   let Inst{4}   = Rn{5};
2038 }
2039 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
2040                              extractelt> {
2041   let Inst{7}   = lane{0};
2042   let Inst{5-4} = Rn{5-4};
2043 }
2044
2045 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
2046 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
2047 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
2048
2049 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2050
2051 //   VST2LN   : Vector Store (single 2-element structure from one lane)
2052 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2053   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2054           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
2055           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
2056           "", []> {
2057   let Rm = 0b1111;
2058   let Inst{4}   = Rn{4};
2059   let DecoderMethod = "DecodeVST2LN";
2060 }
2061
2062 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
2063   let Inst{7-5} = lane{2-0};
2064 }
2065 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
2066   let Inst{7-6} = lane{1-0};
2067 }
2068 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
2069   let Inst{7}   = lane{0};
2070 }
2071
2072 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
2073 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2074 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2075
2076 // ...with double-spaced registers:
2077 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
2078   let Inst{7-6} = lane{1-0};
2079   let Inst{4}   = Rn{4};
2080 }
2081 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
2082   let Inst{7}   = lane{0};
2083   let Inst{4}   = Rn{4};
2084 }
2085
2086 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2087 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2088
2089 // ...with address register writeback:
2090 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2091   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2092           (ins addrmode6:$Rn, am6offset:$Rm,
2093            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
2094           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
2095           "$Rn.addr = $wb", []> {
2096   let Inst{4}   = Rn{4};
2097   let DecoderMethod = "DecodeVST2LN";
2098 }
2099
2100 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
2101   let Inst{7-5} = lane{2-0};
2102 }
2103 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
2104   let Inst{7-6} = lane{1-0};
2105 }
2106 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
2107   let Inst{7}   = lane{0};
2108 }
2109
2110 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
2111 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2112 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2113
2114 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
2115   let Inst{7-6} = lane{1-0};
2116 }
2117 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
2118   let Inst{7}   = lane{0};
2119 }
2120
2121 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2122 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2123
2124 //   VST3LN   : Vector Store (single 3-element structure from one lane)
2125 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2126   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2127           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
2128            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
2129           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
2130   let Rm = 0b1111;
2131   let DecoderMethod = "DecodeVST3LN";
2132 }
2133
2134 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
2135   let Inst{7-5} = lane{2-0};
2136 }
2137 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
2138   let Inst{7-6} = lane{1-0};
2139 }
2140 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
2141   let Inst{7}   = lane{0};
2142 }
2143
2144 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
2145 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2146 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2147
2148 // ...with double-spaced registers:
2149 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
2150   let Inst{7-6} = lane{1-0};
2151 }
2152 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
2153   let Inst{7}   = lane{0};
2154 }
2155
2156 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2157 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2158
2159 // ...with address register writeback:
2160 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2161   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2162           (ins addrmode6:$Rn, am6offset:$Rm,
2163            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
2164           IIC_VST3lnu, "vst3", Dt,
2165           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
2166           "$Rn.addr = $wb", []> {
2167   let DecoderMethod = "DecodeVST3LN";
2168 }
2169
2170 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2171   let Inst{7-5} = lane{2-0};
2172 }
2173 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2174   let Inst{7-6} = lane{1-0};
2175 }
2176 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2177   let Inst{7}   = lane{0};
2178 }
2179
2180 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2181 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2182 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2183
2184 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2185   let Inst{7-6} = lane{1-0};
2186 }
2187 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2188   let Inst{7}   = lane{0};
2189 }
2190
2191 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2192 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2193
2194 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2195 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2196   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2197           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2198            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2199           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2200           "", []> {
2201   let Rm = 0b1111;
2202   let Inst{4} = Rn{4};
2203   let DecoderMethod = "DecodeVST4LN";
2204 }
2205
2206 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2207   let Inst{7-5} = lane{2-0};
2208 }
2209 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2210   let Inst{7-6} = lane{1-0};
2211 }
2212 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2213   let Inst{7}   = lane{0};
2214   let Inst{5} = Rn{5};
2215 }
2216
2217 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2218 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2219 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2220
2221 // ...with double-spaced registers:
2222 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2223   let Inst{7-6} = lane{1-0};
2224 }
2225 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2226   let Inst{7}   = lane{0};
2227   let Inst{5} = Rn{5};
2228 }
2229
2230 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2231 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2232
2233 // ...with address register writeback:
2234 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2235   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2236           (ins addrmode6:$Rn, am6offset:$Rm,
2237            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2238           IIC_VST4lnu, "vst4", Dt,
2239   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2240           "$Rn.addr = $wb", []> {
2241   let Inst{4} = Rn{4};
2242   let DecoderMethod = "DecodeVST4LN";
2243 }
2244
2245 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2246   let Inst{7-5} = lane{2-0};
2247 }
2248 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2249   let Inst{7-6} = lane{1-0};
2250 }
2251 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2252   let Inst{7}   = lane{0};
2253   let Inst{5} = Rn{5};
2254 }
2255
2256 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2257 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2258 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2259
2260 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2261   let Inst{7-6} = lane{1-0};
2262 }
2263 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2264   let Inst{7}   = lane{0};
2265   let Inst{5} = Rn{5};
2266 }
2267
2268 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2269 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2270
2271 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2272
2273
2274 //===----------------------------------------------------------------------===//
2275 // NEON pattern fragments
2276 //===----------------------------------------------------------------------===//
2277
2278 // Extract D sub-registers of Q registers.
2279 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2280   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2281   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2282 }]>;
2283 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2284   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2285   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2286 }]>;
2287 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2288   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2289   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2290 }]>;
2291 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2292   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2293   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2294 }]>;
2295
2296 // Extract S sub-registers of Q/D registers.
2297 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2298   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2299   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2300 }]>;
2301
2302 // Translate lane numbers from Q registers to D subregs.
2303 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2304   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2305 }]>;
2306 def SubReg_i16_lane : SDNodeXForm<imm, [{
2307   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2308 }]>;
2309 def SubReg_i32_lane : SDNodeXForm<imm, [{
2310   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2311 }]>;
2312
2313 //===----------------------------------------------------------------------===//
2314 // Instruction Classes
2315 //===----------------------------------------------------------------------===//
2316
2317 // Basic 2-register operations: double- and quad-register.
2318 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2319            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2320            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2321   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2322         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2323         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2324 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2325            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2326            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2327   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2328         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2329         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2330
2331 // Basic 2-register intrinsics, both double- and quad-register.
2332 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2333               bits<2> op17_16, bits<5> op11_7, bit op4,
2334               InstrItinClass itin, string OpcodeStr, string Dt,
2335               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2336   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2337         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2338         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2339 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2340               bits<2> op17_16, bits<5> op11_7, bit op4,
2341               InstrItinClass itin, string OpcodeStr, string Dt,
2342               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2343   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2344         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2345         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2346
2347 // Narrow 2-register operations.
2348 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2349            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2350            InstrItinClass itin, string OpcodeStr, string Dt,
2351            ValueType TyD, ValueType TyQ, SDNode OpNode>
2352   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2353         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2354         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2355
2356 // Narrow 2-register intrinsics.
2357 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2358               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2359               InstrItinClass itin, string OpcodeStr, string Dt,
2360               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2361   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2362         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2363         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2364
2365 // Long 2-register operations (currently only used for VMOVL).
2366 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2367            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2368            InstrItinClass itin, string OpcodeStr, string Dt,
2369            ValueType TyQ, ValueType TyD, SDNode OpNode>
2370   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2371         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2372         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2373
2374 // Long 2-register intrinsics.
2375 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2376               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2377               InstrItinClass itin, string OpcodeStr, string Dt,
2378               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2379   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2380         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2381         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2382
2383 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2384 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2385   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2386         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2387         OpcodeStr, Dt, "$Vd, $Vm",
2388         "$src1 = $Vd, $src2 = $Vm", []>;
2389 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2390                   InstrItinClass itin, string OpcodeStr, string Dt>
2391   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2392         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2393         "$src1 = $Vd, $src2 = $Vm", []>;
2394
2395 // Basic 3-register operations: double- and quad-register.
2396 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2397            InstrItinClass itin, string OpcodeStr, string Dt,
2398            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2399   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2400         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2401         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2402         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2403   let isCommutable = Commutable;
2404 }
2405 // Same as N3VD but no data type.
2406 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2407            InstrItinClass itin, string OpcodeStr,
2408            ValueType ResTy, ValueType OpTy,
2409            SDNode OpNode, bit Commutable>
2410   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2411          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2412          OpcodeStr, "$Vd, $Vn, $Vm", "",
2413          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2414   let isCommutable = Commutable;
2415 }
2416
2417 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2418              InstrItinClass itin, string OpcodeStr, string Dt,
2419              ValueType Ty, SDNode ShOp>
2420   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2421         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2422         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2423         [(set (Ty DPR:$Vd),
2424               (Ty (ShOp (Ty DPR:$Vn),
2425                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2426   let isCommutable = 0;
2427 }
2428 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2429                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2430   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2431         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2432         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2433         [(set (Ty DPR:$Vd),
2434               (Ty (ShOp (Ty DPR:$Vn),
2435                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2436   let isCommutable = 0;
2437 }
2438
2439 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2440            InstrItinClass itin, string OpcodeStr, string Dt,
2441            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2442   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2443         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2444         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2445         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2446   let isCommutable = Commutable;
2447 }
2448 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2449            InstrItinClass itin, string OpcodeStr,
2450            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2451   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2452          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2453          OpcodeStr, "$Vd, $Vn, $Vm", "",
2454          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2455   let isCommutable = Commutable;
2456 }
2457 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2458              InstrItinClass itin, string OpcodeStr, string Dt,
2459              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2460   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2461         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2462         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2463         [(set (ResTy QPR:$Vd),
2464               (ResTy (ShOp (ResTy QPR:$Vn),
2465                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2466                                                 imm:$lane)))))]> {
2467   let isCommutable = 0;
2468 }
2469 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2470                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2471   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2472         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2473         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2474         [(set (ResTy QPR:$Vd),
2475               (ResTy (ShOp (ResTy QPR:$Vn),
2476                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2477                                                 imm:$lane)))))]> {
2478   let isCommutable = 0;
2479 }
2480
2481 // Basic 3-register intrinsics, both double- and quad-register.
2482 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2483               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2484               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2485   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2486         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2487         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2488         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2489   let isCommutable = Commutable;
2490 }
2491 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2492                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2493   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2494         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2495         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2496         [(set (Ty DPR:$Vd),
2497               (Ty (IntOp (Ty DPR:$Vn),
2498                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2499                                            imm:$lane)))))]> {
2500   let isCommutable = 0;
2501 }
2502 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2503                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2504   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2505         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2506         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2507         [(set (Ty DPR:$Vd),
2508               (Ty (IntOp (Ty DPR:$Vn),
2509                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2510   let isCommutable = 0;
2511 }
2512 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2513               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2514               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2515   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2516         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2517         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2518         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2519   let isCommutable = 0;
2520 }
2521
2522 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2523               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2524               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2525   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2526         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2527         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2528         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2529   let isCommutable = Commutable;
2530 }
2531 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2532                 string OpcodeStr, string Dt,
2533                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2534   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2535         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2536         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2537         [(set (ResTy QPR:$Vd),
2538               (ResTy (IntOp (ResTy QPR:$Vn),
2539                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2540                                                  imm:$lane)))))]> {
2541   let isCommutable = 0;
2542 }
2543 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2544                   string OpcodeStr, string Dt,
2545                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2546   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2547         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2548         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2549         [(set (ResTy QPR:$Vd),
2550               (ResTy (IntOp (ResTy QPR:$Vn),
2551                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2552                                                  imm:$lane)))))]> {
2553   let isCommutable = 0;
2554 }
2555 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2556               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2557               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2558   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2559         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2560         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2561         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2562   let isCommutable = 0;
2563 }
2564
2565 // Multiply-Add/Sub operations: double- and quad-register.
2566 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2567                 InstrItinClass itin, string OpcodeStr, string Dt,
2568                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2569   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2570         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2571         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2572         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2573                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2574
2575 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2576                   string OpcodeStr, string Dt,
2577                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2578   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2579         (outs DPR:$Vd),
2580         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2581         NVMulSLFrm, itin,
2582         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2583         [(set (Ty DPR:$Vd),
2584               (Ty (ShOp (Ty DPR:$src1),
2585                         (Ty (MulOp DPR:$Vn,
2586                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2587                                                      imm:$lane)))))))]>;
2588 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2589                     string OpcodeStr, string Dt,
2590                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2591   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2592         (outs DPR:$Vd),
2593         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2594         NVMulSLFrm, itin,
2595         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2596         [(set (Ty DPR:$Vd),
2597               (Ty (ShOp (Ty DPR:$src1),
2598                         (Ty (MulOp DPR:$Vn,
2599                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2600                                                      imm:$lane)))))))]>;
2601
2602 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2603                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2604                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2605   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2606         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2607         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2608         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2609                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2610 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2611                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2612                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2613   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2614         (outs QPR:$Vd),
2615         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2616         NVMulSLFrm, itin,
2617         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2618         [(set (ResTy QPR:$Vd),
2619               (ResTy (ShOp (ResTy QPR:$src1),
2620                            (ResTy (MulOp QPR:$Vn,
2621                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2622                                                         imm:$lane)))))))]>;
2623 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2624                     string OpcodeStr, string Dt,
2625                     ValueType ResTy, ValueType OpTy,
2626                     SDNode MulOp, SDNode ShOp>
2627   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2628         (outs QPR:$Vd),
2629         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2630         NVMulSLFrm, itin,
2631         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2632         [(set (ResTy QPR:$Vd),
2633               (ResTy (ShOp (ResTy QPR:$src1),
2634                            (ResTy (MulOp QPR:$Vn,
2635                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2636                                                         imm:$lane)))))))]>;
2637
2638 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2639 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2640                 InstrItinClass itin, string OpcodeStr, string Dt,
2641                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2642   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2643         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2644         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2645         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2646                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2647 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2648                 InstrItinClass itin, string OpcodeStr, string Dt,
2649                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2650   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2651         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2652         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2653         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2654                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2655
2656 // Neon 3-argument intrinsics, both double- and quad-register.
2657 // The destination register is also used as the first source operand register.
2658 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2659                InstrItinClass itin, string OpcodeStr, string Dt,
2660                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2661   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2662         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2663         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2664         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2665                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2666 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2667                InstrItinClass itin, string OpcodeStr, string Dt,
2668                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2669   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2670         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2671         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2672         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2673                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2674
2675 // Long Multiply-Add/Sub operations.
2676 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2677                 InstrItinClass itin, string OpcodeStr, string Dt,
2678                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2679   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2680         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2681         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2682         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2683                                 (TyQ (MulOp (TyD DPR:$Vn),
2684                                             (TyD DPR:$Vm)))))]>;
2685 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2686                   InstrItinClass itin, string OpcodeStr, string Dt,
2687                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2688   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2689         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2690         NVMulSLFrm, itin,
2691         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2692         [(set QPR:$Vd,
2693           (OpNode (TyQ QPR:$src1),
2694                   (TyQ (MulOp (TyD DPR:$Vn),
2695                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2696                                                  imm:$lane))))))]>;
2697 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2698                     InstrItinClass itin, string OpcodeStr, string Dt,
2699                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2700   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2701         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2702         NVMulSLFrm, itin,
2703         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2704         [(set QPR:$Vd,
2705           (OpNode (TyQ QPR:$src1),
2706                   (TyQ (MulOp (TyD DPR:$Vn),
2707                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2708                                                  imm:$lane))))))]>;
2709
2710 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2711 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2712                    InstrItinClass itin, string OpcodeStr, string Dt,
2713                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2714                    SDNode OpNode>
2715   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2716         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2717         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2718         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2719                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2720                                                         (TyD DPR:$Vm)))))))]>;
2721
2722 // Neon Long 3-argument intrinsic.  The destination register is
2723 // a quad-register and is also used as the first source operand register.
2724 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2725                InstrItinClass itin, string OpcodeStr, string Dt,
2726                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2727   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2728         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2729         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2730         [(set QPR:$Vd,
2731           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2732 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2733                  string OpcodeStr, string Dt,
2734                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2735   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2736         (outs QPR:$Vd),
2737         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2738         NVMulSLFrm, itin,
2739         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2740         [(set (ResTy QPR:$Vd),
2741               (ResTy (IntOp (ResTy QPR:$src1),
2742                             (OpTy DPR:$Vn),
2743                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2744                                                 imm:$lane)))))]>;
2745 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2746                    InstrItinClass itin, string OpcodeStr, string Dt,
2747                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2748   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2749         (outs QPR:$Vd),
2750         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2751         NVMulSLFrm, itin,
2752         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2753         [(set (ResTy QPR:$Vd),
2754               (ResTy (IntOp (ResTy QPR:$src1),
2755                             (OpTy DPR:$Vn),
2756                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2757                                                 imm:$lane)))))]>;
2758
2759 // Narrowing 3-register intrinsics.
2760 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2761               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2762               Intrinsic IntOp, bit Commutable>
2763   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2764         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2765         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2766         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2767   let isCommutable = Commutable;
2768 }
2769
2770 // Long 3-register operations.
2771 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2772            InstrItinClass itin, string OpcodeStr, string Dt,
2773            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2774   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2775         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2776         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2777         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2778   let isCommutable = Commutable;
2779 }
2780 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2781              InstrItinClass itin, string OpcodeStr, string Dt,
2782              ValueType TyQ, ValueType TyD, SDNode OpNode>
2783   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2784         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2785         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2786         [(set QPR:$Vd,
2787           (TyQ (OpNode (TyD DPR:$Vn),
2788                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2789 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2790                InstrItinClass itin, string OpcodeStr, string Dt,
2791                ValueType TyQ, ValueType TyD, SDNode OpNode>
2792   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2793         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2794         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2795         [(set QPR:$Vd,
2796           (TyQ (OpNode (TyD DPR:$Vn),
2797                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2798
2799 // Long 3-register operations with explicitly extended operands.
2800 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2801               InstrItinClass itin, string OpcodeStr, string Dt,
2802               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2803               bit Commutable>
2804   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2805         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2806         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2807         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2808                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2809   let isCommutable = Commutable;
2810 }
2811
2812 // Long 3-register intrinsics with explicit extend (VABDL).
2813 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2814                  InstrItinClass itin, string OpcodeStr, string Dt,
2815                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2816                  bit Commutable>
2817   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2818         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2819         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2820         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2821                                                 (TyD DPR:$Vm))))))]> {
2822   let isCommutable = Commutable;
2823 }
2824
2825 // Long 3-register intrinsics.
2826 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2827               InstrItinClass itin, string OpcodeStr, string Dt,
2828               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2829   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2830         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2831         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2832         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2833   let isCommutable = Commutable;
2834 }
2835 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2836                 string OpcodeStr, string Dt,
2837                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2838   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2839         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2840         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2841         [(set (ResTy QPR:$Vd),
2842               (ResTy (IntOp (OpTy DPR:$Vn),
2843                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2844                                                 imm:$lane)))))]>;
2845 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2846                   InstrItinClass itin, string OpcodeStr, string Dt,
2847                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2848   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2849         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2850         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2851         [(set (ResTy QPR:$Vd),
2852               (ResTy (IntOp (OpTy DPR:$Vn),
2853                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2854                                                 imm:$lane)))))]>;
2855
2856 // Wide 3-register operations.
2857 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2858            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2859            SDNode OpNode, SDNode ExtOp, bit Commutable>
2860   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2861         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2862         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2863         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2864                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2865   let isCommutable = Commutable;
2866 }
2867
2868 // Pairwise long 2-register intrinsics, both double- and quad-register.
2869 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2870                 bits<2> op17_16, bits<5> op11_7, bit op4,
2871                 string OpcodeStr, string Dt,
2872                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2873   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2874         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2875         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2876 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2877                 bits<2> op17_16, bits<5> op11_7, bit op4,
2878                 string OpcodeStr, string Dt,
2879                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2880   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2881         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2882         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2883
2884 // Pairwise long 2-register accumulate intrinsics,
2885 // both double- and quad-register.
2886 // The destination register is also used as the first source operand register.
2887 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2888                  bits<2> op17_16, bits<5> op11_7, bit op4,
2889                  string OpcodeStr, string Dt,
2890                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2891   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2892         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2893         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2894         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2895 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2896                  bits<2> op17_16, bits<5> op11_7, bit op4,
2897                  string OpcodeStr, string Dt,
2898                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2899   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2900         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2901         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2902         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2903
2904 // Shift by immediate,
2905 // both double- and quad-register.
2906 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2907              Format f, InstrItinClass itin, Operand ImmTy,
2908              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2909   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2910            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2911            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2912            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2913 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2914              Format f, InstrItinClass itin, Operand ImmTy,
2915              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2916   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2917            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2918            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2919            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2920
2921 // Long shift by immediate.
2922 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2923              string OpcodeStr, string Dt,
2924              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2925   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2926            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
2927            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2928            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2929                                           (i32 imm:$SIMM))))]>;
2930
2931 // Narrow shift by immediate.
2932 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2933              InstrItinClass itin, string OpcodeStr, string Dt,
2934              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2935   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2936            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2937            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2938            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2939                                           (i32 imm:$SIMM))))]>;
2940
2941 // Shift right by immediate and accumulate,
2942 // both double- and quad-register.
2943 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2944                 Operand ImmTy, string OpcodeStr, string Dt,
2945                 ValueType Ty, SDNode ShOp>
2946   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2947            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2948            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2949            [(set DPR:$Vd, (Ty (add DPR:$src1,
2950                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2951 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2952                 Operand ImmTy, string OpcodeStr, string Dt,
2953                 ValueType Ty, SDNode ShOp>
2954   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2955            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2956            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2957            [(set QPR:$Vd, (Ty (add QPR:$src1,
2958                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2959
2960 // Shift by immediate and insert,
2961 // both double- and quad-register.
2962 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2963                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2964                 ValueType Ty,SDNode ShOp>
2965   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2966            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2967            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2968            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2969 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2970                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2971                 ValueType Ty,SDNode ShOp>
2972   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2973            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2974            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2975            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2976
2977 // Convert, with fractional bits immediate,
2978 // both double- and quad-register.
2979 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2980               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2981               Intrinsic IntOp>
2982   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2983            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2984            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2985            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2986 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2987               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2988               Intrinsic IntOp>
2989   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2990            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2991            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2992            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2993
2994 //===----------------------------------------------------------------------===//
2995 // Multiclasses
2996 //===----------------------------------------------------------------------===//
2997
2998 // Abbreviations used in multiclass suffixes:
2999 //   Q = quarter int (8 bit) elements
3000 //   H = half int (16 bit) elements
3001 //   S = single int (32 bit) elements
3002 //   D = double int (64 bit) elements
3003
3004 // Neon 2-register vector operations and intrinsics.
3005
3006 // Neon 2-register comparisons.
3007 //   source operand element sizes of 8, 16 and 32 bits:
3008 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3009                        bits<5> op11_7, bit op4, string opc, string Dt,
3010                        string asm, SDNode OpNode> {
3011   // 64-bit vector types.
3012   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
3013                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3014                   opc, !strconcat(Dt, "8"), asm, "",
3015                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
3016   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
3017                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3018                   opc, !strconcat(Dt, "16"), asm, "",
3019                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
3020   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3021                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3022                   opc, !strconcat(Dt, "32"), asm, "",
3023                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
3024   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3025                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3026                   opc, "f32", asm, "",
3027                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
3028     let Inst{10} = 1; // overwrite F = 1
3029   }
3030
3031   // 128-bit vector types.
3032   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
3033                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3034                   opc, !strconcat(Dt, "8"), asm, "",
3035                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
3036   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
3037                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3038                   opc, !strconcat(Dt, "16"), asm, "",
3039                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
3040   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3041                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3042                   opc, !strconcat(Dt, "32"), asm, "",
3043                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
3044   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3045                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3046                   opc, "f32", asm, "",
3047                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
3048     let Inst{10} = 1; // overwrite F = 1
3049   }
3050 }
3051
3052
3053 // Neon 2-register vector intrinsics,
3054 //   element sizes of 8, 16 and 32 bits:
3055 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3056                       bits<5> op11_7, bit op4,
3057                       InstrItinClass itinD, InstrItinClass itinQ,
3058                       string OpcodeStr, string Dt, Intrinsic IntOp> {
3059   // 64-bit vector types.
3060   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3061                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3062   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3063                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
3064   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3065                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
3066
3067   // 128-bit vector types.
3068   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3069                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
3070   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3071                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
3072   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3073                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
3074 }
3075
3076
3077 // Neon Narrowing 2-register vector operations,
3078 //   source operand element sizes of 16, 32 and 64 bits:
3079 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3080                     bits<5> op11_7, bit op6, bit op4,
3081                     InstrItinClass itin, string OpcodeStr, string Dt,
3082                     SDNode OpNode> {
3083   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3084                    itin, OpcodeStr, !strconcat(Dt, "16"),
3085                    v8i8, v8i16, OpNode>;
3086   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3087                    itin, OpcodeStr, !strconcat(Dt, "32"),
3088                    v4i16, v4i32, OpNode>;
3089   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3090                    itin, OpcodeStr, !strconcat(Dt, "64"),
3091                    v2i32, v2i64, OpNode>;
3092 }
3093
3094 // Neon Narrowing 2-register vector intrinsics,
3095 //   source operand element sizes of 16, 32 and 64 bits:
3096 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3097                        bits<5> op11_7, bit op6, bit op4,
3098                        InstrItinClass itin, string OpcodeStr, string Dt,
3099                        Intrinsic IntOp> {
3100   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3101                       itin, OpcodeStr, !strconcat(Dt, "16"),
3102                       v8i8, v8i16, IntOp>;
3103   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3104                       itin, OpcodeStr, !strconcat(Dt, "32"),
3105                       v4i16, v4i32, IntOp>;
3106   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3107                       itin, OpcodeStr, !strconcat(Dt, "64"),
3108                       v2i32, v2i64, IntOp>;
3109 }
3110
3111
3112 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
3113 //   source operand element sizes of 16, 32 and 64 bits:
3114 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
3115                     string OpcodeStr, string Dt, SDNode OpNode> {
3116   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3117                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
3118   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3119                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3120   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3121                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3122 }
3123
3124
3125 // Neon 3-register vector operations.
3126
3127 // First with only element sizes of 8, 16 and 32 bits:
3128 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3129                    InstrItinClass itinD16, InstrItinClass itinD32,
3130                    InstrItinClass itinQ16, InstrItinClass itinQ32,
3131                    string OpcodeStr, string Dt,
3132                    SDNode OpNode, bit Commutable = 0> {
3133   // 64-bit vector types.
3134   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
3135                    OpcodeStr, !strconcat(Dt, "8"),
3136                    v8i8, v8i8, OpNode, Commutable>;
3137   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
3138                    OpcodeStr, !strconcat(Dt, "16"),
3139                    v4i16, v4i16, OpNode, Commutable>;
3140   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
3141                    OpcodeStr, !strconcat(Dt, "32"),
3142                    v2i32, v2i32, OpNode, Commutable>;
3143
3144   // 128-bit vector types.
3145   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
3146                    OpcodeStr, !strconcat(Dt, "8"),
3147                    v16i8, v16i8, OpNode, Commutable>;
3148   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
3149                    OpcodeStr, !strconcat(Dt, "16"),
3150                    v8i16, v8i16, OpNode, Commutable>;
3151   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
3152                    OpcodeStr, !strconcat(Dt, "32"),
3153                    v4i32, v4i32, OpNode, Commutable>;
3154 }
3155
3156 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
3157   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
3158   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
3159   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
3160   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
3161                      v4i32, v2i32, ShOp>;
3162 }
3163
3164 // ....then also with element size 64 bits:
3165 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3166                     InstrItinClass itinD, InstrItinClass itinQ,
3167                     string OpcodeStr, string Dt,
3168                     SDNode OpNode, bit Commutable = 0>
3169   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3170             OpcodeStr, Dt, OpNode, Commutable> {
3171   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3172                    OpcodeStr, !strconcat(Dt, "64"),
3173                    v1i64, v1i64, OpNode, Commutable>;
3174   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3175                    OpcodeStr, !strconcat(Dt, "64"),
3176                    v2i64, v2i64, OpNode, Commutable>;
3177 }
3178
3179
3180 // Neon 3-register vector intrinsics.
3181
3182 // First with only element sizes of 16 and 32 bits:
3183 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3184                      InstrItinClass itinD16, InstrItinClass itinD32,
3185                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3186                      string OpcodeStr, string Dt,
3187                      Intrinsic IntOp, bit Commutable = 0> {
3188   // 64-bit vector types.
3189   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3190                       OpcodeStr, !strconcat(Dt, "16"),
3191                       v4i16, v4i16, IntOp, Commutable>;
3192   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3193                       OpcodeStr, !strconcat(Dt, "32"),
3194                       v2i32, v2i32, IntOp, Commutable>;
3195
3196   // 128-bit vector types.
3197   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3198                       OpcodeStr, !strconcat(Dt, "16"),
3199                       v8i16, v8i16, IntOp, Commutable>;
3200   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3201                       OpcodeStr, !strconcat(Dt, "32"),
3202                       v4i32, v4i32, IntOp, Commutable>;
3203 }
3204 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3205                      InstrItinClass itinD16, InstrItinClass itinD32,
3206                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3207                      string OpcodeStr, string Dt,
3208                      Intrinsic IntOp> {
3209   // 64-bit vector types.
3210   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3211                       OpcodeStr, !strconcat(Dt, "16"),
3212                       v4i16, v4i16, IntOp>;
3213   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3214                       OpcodeStr, !strconcat(Dt, "32"),
3215                       v2i32, v2i32, IntOp>;
3216
3217   // 128-bit vector types.
3218   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3219                       OpcodeStr, !strconcat(Dt, "16"),
3220                       v8i16, v8i16, IntOp>;
3221   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3222                       OpcodeStr, !strconcat(Dt, "32"),
3223                       v4i32, v4i32, IntOp>;
3224 }
3225
3226 multiclass N3VIntSL_HS<bits<4> op11_8,
3227                        InstrItinClass itinD16, InstrItinClass itinD32,
3228                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3229                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3230   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3231                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3232   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3233                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3234   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3235                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3236   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3237                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3238 }
3239
3240 // ....then also with element size of 8 bits:
3241 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3242                       InstrItinClass itinD16, InstrItinClass itinD32,
3243                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3244                       string OpcodeStr, string Dt,
3245                       Intrinsic IntOp, bit Commutable = 0>
3246   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3247               OpcodeStr, Dt, IntOp, Commutable> {
3248   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3249                       OpcodeStr, !strconcat(Dt, "8"),
3250                       v8i8, v8i8, IntOp, Commutable>;
3251   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3252                       OpcodeStr, !strconcat(Dt, "8"),
3253                       v16i8, v16i8, IntOp, Commutable>;
3254 }
3255 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3256                       InstrItinClass itinD16, InstrItinClass itinD32,
3257                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3258                       string OpcodeStr, string Dt,
3259                       Intrinsic IntOp>
3260   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3261               OpcodeStr, Dt, IntOp> {
3262   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3263                       OpcodeStr, !strconcat(Dt, "8"),
3264                       v8i8, v8i8, IntOp>;
3265   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3266                       OpcodeStr, !strconcat(Dt, "8"),
3267                       v16i8, v16i8, IntOp>;
3268 }
3269
3270
3271 // ....then also with element size of 64 bits:
3272 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3273                        InstrItinClass itinD16, InstrItinClass itinD32,
3274                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3275                        string OpcodeStr, string Dt,
3276                        Intrinsic IntOp, bit Commutable = 0>
3277   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3278                OpcodeStr, Dt, IntOp, Commutable> {
3279   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3280                       OpcodeStr, !strconcat(Dt, "64"),
3281                       v1i64, v1i64, IntOp, Commutable>;
3282   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3283                       OpcodeStr, !strconcat(Dt, "64"),
3284                       v2i64, v2i64, IntOp, Commutable>;
3285 }
3286 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3287                        InstrItinClass itinD16, InstrItinClass itinD32,
3288                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3289                        string OpcodeStr, string Dt,
3290                        Intrinsic IntOp>
3291   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3292                OpcodeStr, Dt, IntOp> {
3293   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3294                       OpcodeStr, !strconcat(Dt, "64"),
3295                       v1i64, v1i64, IntOp>;
3296   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3297                       OpcodeStr, !strconcat(Dt, "64"),
3298                       v2i64, v2i64, IntOp>;
3299 }
3300
3301 // Neon Narrowing 3-register vector intrinsics,
3302 //   source operand element sizes of 16, 32 and 64 bits:
3303 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3304                        string OpcodeStr, string Dt,
3305                        Intrinsic IntOp, bit Commutable = 0> {
3306   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3307                       OpcodeStr, !strconcat(Dt, "16"),
3308                       v8i8, v8i16, IntOp, Commutable>;
3309   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3310                       OpcodeStr, !strconcat(Dt, "32"),
3311                       v4i16, v4i32, IntOp, Commutable>;
3312   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3313                       OpcodeStr, !strconcat(Dt, "64"),
3314                       v2i32, v2i64, IntOp, Commutable>;
3315 }
3316
3317
3318 // Neon Long 3-register vector operations.
3319
3320 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3321                     InstrItinClass itin16, InstrItinClass itin32,
3322                     string OpcodeStr, string Dt,
3323                     SDNode OpNode, bit Commutable = 0> {
3324   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3325                    OpcodeStr, !strconcat(Dt, "8"),
3326                    v8i16, v8i8, OpNode, Commutable>;
3327   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3328                    OpcodeStr, !strconcat(Dt, "16"),
3329                    v4i32, v4i16, OpNode, Commutable>;
3330   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3331                    OpcodeStr, !strconcat(Dt, "32"),
3332                    v2i64, v2i32, OpNode, Commutable>;
3333 }
3334
3335 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3336                      InstrItinClass itin, string OpcodeStr, string Dt,
3337                      SDNode OpNode> {
3338   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3339                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3340   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3341                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3342 }
3343
3344 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3345                        InstrItinClass itin16, InstrItinClass itin32,
3346                        string OpcodeStr, string Dt,
3347                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3348   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3349                       OpcodeStr, !strconcat(Dt, "8"),
3350                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3351   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3352                       OpcodeStr, !strconcat(Dt, "16"),
3353                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3354   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3355                       OpcodeStr, !strconcat(Dt, "32"),
3356                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3357 }
3358
3359 // Neon Long 3-register vector intrinsics.
3360
3361 // First with only element sizes of 16 and 32 bits:
3362 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3363                       InstrItinClass itin16, InstrItinClass itin32,
3364                       string OpcodeStr, string Dt,
3365                       Intrinsic IntOp, bit Commutable = 0> {
3366   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3367                       OpcodeStr, !strconcat(Dt, "16"),
3368                       v4i32, v4i16, IntOp, Commutable>;
3369   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3370                       OpcodeStr, !strconcat(Dt, "32"),
3371                       v2i64, v2i32, IntOp, Commutable>;
3372 }
3373
3374 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3375                         InstrItinClass itin, string OpcodeStr, string Dt,
3376                         Intrinsic IntOp> {
3377   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3378                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3379   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3380                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3381 }
3382
3383 // ....then also with element size of 8 bits:
3384 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3385                        InstrItinClass itin16, InstrItinClass itin32,
3386                        string OpcodeStr, string Dt,
3387                        Intrinsic IntOp, bit Commutable = 0>
3388   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3389                IntOp, Commutable> {
3390   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3391                       OpcodeStr, !strconcat(Dt, "8"),
3392                       v8i16, v8i8, IntOp, Commutable>;
3393 }
3394
3395 // ....with explicit extend (VABDL).
3396 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3397                        InstrItinClass itin, string OpcodeStr, string Dt,
3398                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3399   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3400                          OpcodeStr, !strconcat(Dt, "8"),
3401                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3402   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3403                          OpcodeStr, !strconcat(Dt, "16"),
3404                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3405   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3406                          OpcodeStr, !strconcat(Dt, "32"),
3407                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3408 }
3409
3410
3411 // Neon Wide 3-register vector intrinsics,
3412 //   source operand element sizes of 8, 16 and 32 bits:
3413 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3414                     string OpcodeStr, string Dt,
3415                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3416   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3417                    OpcodeStr, !strconcat(Dt, "8"),
3418                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3419   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3420                    OpcodeStr, !strconcat(Dt, "16"),
3421                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3422   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3423                    OpcodeStr, !strconcat(Dt, "32"),
3424                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3425 }
3426
3427
3428 // Neon Multiply-Op vector operations,
3429 //   element sizes of 8, 16 and 32 bits:
3430 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3431                         InstrItinClass itinD16, InstrItinClass itinD32,
3432                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3433                         string OpcodeStr, string Dt, SDNode OpNode> {
3434   // 64-bit vector types.
3435   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3436                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3437   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3438                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3439   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3440                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3441
3442   // 128-bit vector types.
3443   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3444                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3445   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3446                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3447   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3448                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3449 }
3450
3451 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3452                          InstrItinClass itinD16, InstrItinClass itinD32,
3453                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3454                          string OpcodeStr, string Dt, SDNode ShOp> {
3455   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3456                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3457   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3458                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3459   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3460                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3461                             mul, ShOp>;
3462   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3463                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3464                           mul, ShOp>;
3465 }
3466
3467 // Neon Intrinsic-Op vector operations,
3468 //   element sizes of 8, 16 and 32 bits:
3469 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3470                         InstrItinClass itinD, InstrItinClass itinQ,
3471                         string OpcodeStr, string Dt, Intrinsic IntOp,
3472                         SDNode OpNode> {
3473   // 64-bit vector types.
3474   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3475                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3476   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3477                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3478   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3479                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3480
3481   // 128-bit vector types.
3482   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3483                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3484   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3485                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3486   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3487                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3488 }
3489
3490 // Neon 3-argument intrinsics,
3491 //   element sizes of 8, 16 and 32 bits:
3492 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3493                        InstrItinClass itinD, InstrItinClass itinQ,
3494                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3495   // 64-bit vector types.
3496   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3497                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3498   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3499                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3500   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3501                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3502
3503   // 128-bit vector types.
3504   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3505                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3506   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3507                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3508   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3509                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3510 }
3511
3512
3513 // Neon Long Multiply-Op vector operations,
3514 //   element sizes of 8, 16 and 32 bits:
3515 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3516                          InstrItinClass itin16, InstrItinClass itin32,
3517                          string OpcodeStr, string Dt, SDNode MulOp,
3518                          SDNode OpNode> {
3519   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3520                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3521   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3522                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3523   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3524                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3525 }
3526
3527 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3528                           string Dt, SDNode MulOp, SDNode OpNode> {
3529   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3530                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3531   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3532                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3533 }
3534
3535
3536 // Neon Long 3-argument intrinsics.
3537
3538 // First with only element sizes of 16 and 32 bits:
3539 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3540                        InstrItinClass itin16, InstrItinClass itin32,
3541                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3542   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3543                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3544   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3545                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3546 }
3547
3548 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3549                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3550   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3551                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3552   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3553                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3554 }
3555
3556 // ....then also with element size of 8 bits:
3557 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3558                         InstrItinClass itin16, InstrItinClass itin32,
3559                         string OpcodeStr, string Dt, Intrinsic IntOp>
3560   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3561   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3562                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3563 }
3564
3565 // ....with explicit extend (VABAL).
3566 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3567                             InstrItinClass itin, string OpcodeStr, string Dt,
3568                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3569   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3570                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3571                            IntOp, ExtOp, OpNode>;
3572   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3573                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3574                            IntOp, ExtOp, OpNode>;
3575   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3576                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3577                            IntOp, ExtOp, OpNode>;
3578 }
3579
3580
3581 // Neon Pairwise long 2-register intrinsics,
3582 //   element sizes of 8, 16 and 32 bits:
3583 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3584                         bits<5> op11_7, bit op4,
3585                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3586   // 64-bit vector types.
3587   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3588                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3589   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3590                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3591   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3592                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3593
3594   // 128-bit vector types.
3595   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3596                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3597   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3598                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3599   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3600                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3601 }
3602
3603
3604 // Neon Pairwise long 2-register accumulate intrinsics,
3605 //   element sizes of 8, 16 and 32 bits:
3606 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3607                          bits<5> op11_7, bit op4,
3608                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3609   // 64-bit vector types.
3610   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3611                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3612   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3613                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3614   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3615                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3616
3617   // 128-bit vector types.
3618   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3619                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3620   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3621                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3622   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3623                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3624 }
3625
3626
3627 // Neon 2-register vector shift by immediate,
3628 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3629 //   element sizes of 8, 16, 32 and 64 bits:
3630 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3631                        InstrItinClass itin, string OpcodeStr, string Dt,
3632                        SDNode OpNode> {
3633   // 64-bit vector types.
3634   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3635                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3636     let Inst{21-19} = 0b001; // imm6 = 001xxx
3637   }
3638   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3639                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3640     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3641   }
3642   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3643                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3644     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3645   }
3646   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3647                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3648                              // imm6 = xxxxxx
3649
3650   // 128-bit vector types.
3651   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3652                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3653     let Inst{21-19} = 0b001; // imm6 = 001xxx
3654   }
3655   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3656                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3657     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3658   }
3659   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3660                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3661     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3662   }
3663   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3664                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3665                              // imm6 = xxxxxx
3666 }
3667 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3668                        InstrItinClass itin, string OpcodeStr, string Dt,
3669                        SDNode OpNode> {
3670   // 64-bit vector types.
3671   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3672                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3673     let Inst{21-19} = 0b001; // imm6 = 001xxx
3674   }
3675   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3676                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3677     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3678   }
3679   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3680                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3681     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3682   }
3683   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3684                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3685                              // imm6 = xxxxxx
3686
3687   // 128-bit vector types.
3688   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3689                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3690     let Inst{21-19} = 0b001; // imm6 = 001xxx
3691   }
3692   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3693                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3694     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3695   }
3696   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3697                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3698     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3699   }
3700   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3701                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3702                              // imm6 = xxxxxx
3703 }
3704
3705 // Neon Shift-Accumulate vector operations,
3706 //   element sizes of 8, 16, 32 and 64 bits:
3707 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3708                          string OpcodeStr, string Dt, SDNode ShOp> {
3709   // 64-bit vector types.
3710   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3711                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3712     let Inst{21-19} = 0b001; // imm6 = 001xxx
3713   }
3714   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3715                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3716     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3717   }
3718   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3719                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3720     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3721   }
3722   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3723                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3724                              // imm6 = xxxxxx
3725
3726   // 128-bit vector types.
3727   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3728                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3729     let Inst{21-19} = 0b001; // imm6 = 001xxx
3730   }
3731   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3732                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3733     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3734   }
3735   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3736                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3737     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3738   }
3739   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3740                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3741                              // imm6 = xxxxxx
3742 }
3743
3744 // Neon Shift-Insert vector operations,
3745 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3746 //   element sizes of 8, 16, 32 and 64 bits:
3747 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3748                           string OpcodeStr> {
3749   // 64-bit vector types.
3750   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3751                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3752     let Inst{21-19} = 0b001; // imm6 = 001xxx
3753   }
3754   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3755                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3756     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3757   }
3758   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3759                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3760     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3761   }
3762   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3763                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3764                              // imm6 = xxxxxx
3765
3766   // 128-bit vector types.
3767   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3768                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3769     let Inst{21-19} = 0b001; // imm6 = 001xxx
3770   }
3771   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3772                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3773     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3774   }
3775   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3776                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3777     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3778   }
3779   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3780                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3781                              // imm6 = xxxxxx
3782 }
3783 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3784                           string OpcodeStr> {
3785   // 64-bit vector types.
3786   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3787                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3788     let Inst{21-19} = 0b001; // imm6 = 001xxx
3789   }
3790   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3791                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3792     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3793   }
3794   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3795                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3796     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3797   }
3798   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3799                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3800                              // imm6 = xxxxxx
3801
3802   // 128-bit vector types.
3803   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3804                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3805     let Inst{21-19} = 0b001; // imm6 = 001xxx
3806   }
3807   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3808                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3809     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3810   }
3811   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3812                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3813     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3814   }
3815   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3816                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3817                              // imm6 = xxxxxx
3818 }
3819
3820 // Neon Shift Long operations,
3821 //   element sizes of 8, 16, 32 bits:
3822 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3823                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3824   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3825               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3826     let Inst{21-19} = 0b001; // imm6 = 001xxx
3827   }
3828   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3829                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3830     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3831   }
3832   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3833                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3834     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3835   }
3836 }
3837
3838 // Neon Shift Narrow operations,
3839 //   element sizes of 16, 32, 64 bits:
3840 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3841                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3842                       SDNode OpNode> {
3843   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3844                     OpcodeStr, !strconcat(Dt, "16"),
3845                     v8i8, v8i16, shr_imm8, OpNode> {
3846     let Inst{21-19} = 0b001; // imm6 = 001xxx
3847   }
3848   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3849                      OpcodeStr, !strconcat(Dt, "32"),
3850                      v4i16, v4i32, shr_imm16, OpNode> {
3851     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3852   }
3853   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3854                      OpcodeStr, !strconcat(Dt, "64"),
3855                      v2i32, v2i64, shr_imm32, OpNode> {
3856     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3857   }
3858 }
3859
3860 //===----------------------------------------------------------------------===//
3861 // Instruction Definitions.
3862 //===----------------------------------------------------------------------===//
3863
3864 // Vector Add Operations.
3865
3866 //   VADD     : Vector Add (integer and floating-point)
3867 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3868                          add, 1>;
3869 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3870                      v2f32, v2f32, fadd, 1>;
3871 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3872                      v4f32, v4f32, fadd, 1>;
3873 //   VADDL    : Vector Add Long (Q = D + D)
3874 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3875                             "vaddl", "s", add, sext, 1>;
3876 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3877                             "vaddl", "u", add, zext, 1>;
3878 //   VADDW    : Vector Add Wide (Q = Q + D)
3879 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3880 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3881 //   VHADD    : Vector Halving Add
3882 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3883                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3884                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3885 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3886                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3887                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3888 //   VRHADD   : Vector Rounding Halving Add
3889 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3890                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3891                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3892 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3893                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3894                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3895 //   VQADD    : Vector Saturating Add
3896 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3897                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3898                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3899 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3900                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3901                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3902 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3903 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3904                             int_arm_neon_vaddhn, 1>;
3905 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3906 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3907                             int_arm_neon_vraddhn, 1>;
3908
3909 // Vector Multiply Operations.
3910
3911 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3912 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3913                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3914 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3915                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3916 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3917                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3918 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3919                      v2f32, v2f32, fmul, 1>;
3920 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3921                      v4f32, v4f32, fmul, 1>;
3922 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
3923 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3924 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3925                        v2f32, fmul>;
3926
3927 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3928                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3929           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3930                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3931                                       (DSubReg_i16_reg imm:$lane))),
3932                               (SubReg_i16_lane imm:$lane)))>;
3933 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3934                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3935           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3936                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3937                                       (DSubReg_i32_reg imm:$lane))),
3938                               (SubReg_i32_lane imm:$lane)))>;
3939 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3940                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3941           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3942                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3943                                    (DSubReg_i32_reg imm:$lane))),
3944                            (SubReg_i32_lane imm:$lane)))>;
3945
3946 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3947 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3948                           IIC_VMULi16Q, IIC_VMULi32Q,
3949                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3950 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3951                             IIC_VMULi16Q, IIC_VMULi32Q,
3952                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3953 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3954                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3955                                                             imm:$lane)))),
3956           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3957                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3958                                          (DSubReg_i16_reg imm:$lane))),
3959                                  (SubReg_i16_lane imm:$lane)))>;
3960 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3961                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3962                                                             imm:$lane)))),
3963           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3964                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3965                                          (DSubReg_i32_reg imm:$lane))),
3966                                  (SubReg_i32_lane imm:$lane)))>;
3967
3968 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3969 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3970                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3971                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3972 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3973                               IIC_VMULi16Q, IIC_VMULi32Q,
3974                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3975 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3976                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3977                                                              imm:$lane)))),
3978           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3979                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3980                                           (DSubReg_i16_reg imm:$lane))),
3981                                   (SubReg_i16_lane imm:$lane)))>;
3982 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3983                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3984                                                              imm:$lane)))),
3985           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3986                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3987                                           (DSubReg_i32_reg imm:$lane))),
3988                                   (SubReg_i32_lane imm:$lane)))>;
3989
3990 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3991 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3992                          "vmull", "s", NEONvmulls, 1>;
3993 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3994                          "vmull", "u", NEONvmullu, 1>;
3995 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3996                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3997 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3998 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3999
4000 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
4001 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
4002                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
4003 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
4004                              "vqdmull", "s", int_arm_neon_vqdmull>;
4005
4006 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
4007
4008 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
4009 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4010                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4011 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
4012                           v2f32, fmul_su, fadd_mlx>,
4013                 Requires<[HasNEON, UseFPVMLx, NoNEON2]>;
4014 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
4015                           v4f32, fmul_su, fadd_mlx>,
4016                 Requires<[HasNEON, UseFPVMLx, NoNEON2]>;
4017 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
4018                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4019 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
4020                             v2f32, fmul_su, fadd_mlx>,
4021                 Requires<[HasNEON, UseFPVMLx]>;
4022 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
4023                             v4f32, v2f32, fmul_su, fadd_mlx>,
4024                 Requires<[HasNEON, UseFPVMLx]>;
4025
4026 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
4027                   (mul (v8i16 QPR:$src2),
4028                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4029           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4030                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4031                                       (DSubReg_i16_reg imm:$lane))),
4032                               (SubReg_i16_lane imm:$lane)))>;
4033
4034 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
4035                   (mul (v4i32 QPR:$src2),
4036                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4037           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4038                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4039                                       (DSubReg_i32_reg imm:$lane))),
4040                               (SubReg_i32_lane imm:$lane)))>;
4041
4042 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
4043                   (fmul_su (v4f32 QPR:$src2),
4044                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4045           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
4046                            (v4f32 QPR:$src2),
4047                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4048                                    (DSubReg_i32_reg imm:$lane))),
4049                            (SubReg_i32_lane imm:$lane)))>,
4050           Requires<[HasNEON, UseFPVMLx]>;
4051
4052 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
4053 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4054                               "vmlal", "s", NEONvmulls, add>;
4055 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4056                               "vmlal", "u", NEONvmullu, add>;
4057
4058 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
4059 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
4060
4061 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
4062 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4063                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
4064 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
4065
4066 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
4067 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4068                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4069 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
4070                           v2f32, fmul_su, fsub_mlx>,
4071                 Requires<[HasNEON, UseFPVMLx, NoNEON2]>;
4072 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
4073                           v4f32, fmul_su, fsub_mlx>,
4074                 Requires<[HasNEON, UseFPVMLx, NoNEON2]>;
4075 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
4076                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4077 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
4078                             v2f32, fmul_su, fsub_mlx>,
4079                 Requires<[HasNEON, UseFPVMLx]>;
4080 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
4081                             v4f32, v2f32, fmul_su, fsub_mlx>,
4082                 Requires<[HasNEON, UseFPVMLx]>;
4083
4084 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
4085                   (mul (v8i16 QPR:$src2),
4086                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4087           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4088                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4089                                       (DSubReg_i16_reg imm:$lane))),
4090                               (SubReg_i16_lane imm:$lane)))>;
4091
4092 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
4093                   (mul (v4i32 QPR:$src2),
4094                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4095           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4096                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4097                                       (DSubReg_i32_reg imm:$lane))),
4098                               (SubReg_i32_lane imm:$lane)))>;
4099
4100 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
4101                   (fmul_su (v4f32 QPR:$src2),
4102                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4103           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
4104                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4105                                    (DSubReg_i32_reg imm:$lane))),
4106                            (SubReg_i32_lane imm:$lane)))>,
4107           Requires<[HasNEON, UseFPVMLx]>;
4108
4109 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
4110 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4111                               "vmlsl", "s", NEONvmulls, sub>;
4112 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4113                               "vmlsl", "u", NEONvmullu, sub>;
4114
4115 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
4116 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
4117
4118 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
4119 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
4120                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4121 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4122
4123
4124 // Fused Vector Multiply-Accumulate and Fused Multiply-Subtract Operations.
4125 def  VFMAfd   : N3VDMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACD, "vfma", "f32",
4126                           v2f32, fmul_su, fadd_mlx>,
4127                 Requires<[HasNEON2,FPContractions]>;
4128
4129 def  VFMAfq   : N3VQMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACQ, "vfma", "f32",
4130                           v4f32, fmul_su, fadd_mlx>,
4131                 Requires<[HasNEON2,FPContractions]>;
4132
4133 //   Fused Vector Multiply Subtract (floating-point)
4134 def  VFMSfd   : N3VDMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACD, "vfms", "f32",
4135                           v2f32, fmul_su, fsub_mlx>,
4136                 Requires<[HasNEON2,FPContractions]>;
4137 def  VFMSfq   : N3VQMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACQ, "vfms", "f32",
4138                           v4f32, fmul_su, fsub_mlx>,
4139                 Requires<[HasNEON2,FPContractions]>;
4140
4141 // Vector Subtract Operations.
4142
4143 //   VSUB     : Vector Subtract (integer and floating-point)
4144 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
4145                          "vsub", "i", sub, 0>;
4146 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
4147                      v2f32, v2f32, fsub, 0>;
4148 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
4149                      v4f32, v4f32, fsub, 0>;
4150 //   VSUBL    : Vector Subtract Long (Q = D - D)
4151 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4152                             "vsubl", "s", sub, sext, 0>;
4153 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4154                             "vsubl", "u", sub, zext, 0>;
4155 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
4156 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
4157 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
4158 //   VHSUB    : Vector Halving Subtract
4159 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
4160                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4161                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
4162 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
4163                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4164                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
4165 //   VQSUB    : Vector Saturing Subtract
4166 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
4167                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4168                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
4169 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
4170                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4171                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
4172 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
4173 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
4174                             int_arm_neon_vsubhn, 0>;
4175 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
4176 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
4177                             int_arm_neon_vrsubhn, 0>;
4178
4179 // Vector Comparisons.
4180
4181 //   VCEQ     : Vector Compare Equal
4182 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4183                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
4184 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
4185                      NEONvceq, 1>;
4186 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4187                      NEONvceq, 1>;
4188
4189 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4190                             "$Vd, $Vm, #0", NEONvceqz>;
4191
4192 //   VCGE     : Vector Compare Greater Than or Equal
4193 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4194                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4195 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4196                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4197 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4198                      NEONvcge, 0>;
4199 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4200                      NEONvcge, 0>;
4201
4202 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4203                             "$Vd, $Vm, #0", NEONvcgez>;
4204 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4205                             "$Vd, $Vm, #0", NEONvclez>;
4206
4207 //   VCGT     : Vector Compare Greater Than
4208 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4209                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4210 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4211                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4212 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4213                      NEONvcgt, 0>;
4214 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4215                      NEONvcgt, 0>;
4216
4217 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4218                             "$Vd, $Vm, #0", NEONvcgtz>;
4219 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4220                             "$Vd, $Vm, #0", NEONvcltz>;
4221
4222 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4223 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4224                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
4225 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4226                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
4227 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4228 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4229                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
4230 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4231                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
4232 //   VTST     : Vector Test Bits
4233 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4234                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4235
4236 // Vector Bitwise Operations.
4237
4238 def vnotd : PatFrag<(ops node:$in),
4239                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4240 def vnotq : PatFrag<(ops node:$in),
4241                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4242
4243
4244 //   VAND     : Vector Bitwise AND
4245 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4246                       v2i32, v2i32, and, 1>;
4247 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4248                       v4i32, v4i32, and, 1>;
4249
4250 //   VEOR     : Vector Bitwise Exclusive OR
4251 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4252                       v2i32, v2i32, xor, 1>;
4253 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4254                       v4i32, v4i32, xor, 1>;
4255
4256 //   VORR     : Vector Bitwise OR
4257 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4258                       v2i32, v2i32, or, 1>;
4259 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4260                       v4i32, v4i32, or, 1>;
4261
4262 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4263                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4264                           IIC_VMOVImm,
4265                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4266                           [(set DPR:$Vd,
4267                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4268   let Inst{9} = SIMM{9};
4269 }
4270
4271 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4272                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4273                           IIC_VMOVImm,
4274                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4275                           [(set DPR:$Vd,
4276                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4277   let Inst{10-9} = SIMM{10-9};
4278 }
4279
4280 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4281                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4282                           IIC_VMOVImm,
4283                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4284                           [(set QPR:$Vd,
4285                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4286   let Inst{9} = SIMM{9};
4287 }
4288
4289 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4290                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4291                           IIC_VMOVImm,
4292                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4293                           [(set QPR:$Vd,
4294                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4295   let Inst{10-9} = SIMM{10-9};
4296 }
4297
4298
4299 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4300 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4301                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4302                      "vbic", "$Vd, $Vn, $Vm", "",
4303                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4304                                                  (vnotd DPR:$Vm))))]>;
4305 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4306                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4307                      "vbic", "$Vd, $Vn, $Vm", "",
4308                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4309                                                  (vnotq QPR:$Vm))))]>;
4310
4311 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4312                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4313                           IIC_VMOVImm,
4314                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4315                           [(set DPR:$Vd,
4316                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4317   let Inst{9} = SIMM{9};
4318 }
4319
4320 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4321                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4322                           IIC_VMOVImm,
4323                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4324                           [(set DPR:$Vd,
4325                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4326   let Inst{10-9} = SIMM{10-9};
4327 }
4328
4329 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4330                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4331                           IIC_VMOVImm,
4332                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4333                           [(set QPR:$Vd,
4334                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4335   let Inst{9} = SIMM{9};
4336 }
4337
4338 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4339                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4340                           IIC_VMOVImm,
4341                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4342                           [(set QPR:$Vd,
4343                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4344   let Inst{10-9} = SIMM{10-9};
4345 }
4346
4347 //   VORN     : Vector Bitwise OR NOT
4348 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4349                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4350                      "vorn", "$Vd, $Vn, $Vm", "",
4351                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4352                                                 (vnotd DPR:$Vm))))]>;
4353 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4354                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4355                      "vorn", "$Vd, $Vn, $Vm", "",
4356                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4357                                                 (vnotq QPR:$Vm))))]>;
4358
4359 //   VMVN     : Vector Bitwise NOT (Immediate)
4360
4361 let isReMaterializable = 1 in {
4362
4363 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4364                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4365                          "vmvn", "i16", "$Vd, $SIMM", "",
4366                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4367   let Inst{9} = SIMM{9};
4368 }
4369
4370 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4371                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4372                          "vmvn", "i16", "$Vd, $SIMM", "",
4373                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4374   let Inst{9} = SIMM{9};
4375 }
4376
4377 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4378                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4379                          "vmvn", "i32", "$Vd, $SIMM", "",
4380                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4381   let Inst{11-8} = SIMM{11-8};
4382 }
4383
4384 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4385                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4386                          "vmvn", "i32", "$Vd, $SIMM", "",
4387                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4388   let Inst{11-8} = SIMM{11-8};
4389 }
4390 }
4391
4392 //   VMVN     : Vector Bitwise NOT
4393 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4394                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4395                      "vmvn", "$Vd, $Vm", "",
4396                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4397 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4398                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4399                      "vmvn", "$Vd, $Vm", "",
4400                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4401 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4402 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4403
4404 //   VBSL     : Vector Bitwise Select
4405 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4406                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4407                      N3RegFrm, IIC_VCNTiD,
4408                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4409                      [(set DPR:$Vd,
4410                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4411
4412 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4413                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4414           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4415
4416 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4417                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4418                      N3RegFrm, IIC_VCNTiQ,
4419                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4420                      [(set QPR:$Vd,
4421                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4422
4423 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4424                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4425           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4426
4427 //   VBIF     : Vector Bitwise Insert if False
4428 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4429 // FIXME: This instruction's encoding MAY NOT BE correct.
4430 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4431                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4432                      N3RegFrm, IIC_VBINiD,
4433                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4434                      []>;
4435 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4436                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4437                      N3RegFrm, IIC_VBINiQ,
4438                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4439                      []>;
4440
4441 //   VBIT     : Vector Bitwise Insert if True
4442 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4443 // FIXME: This instruction's encoding MAY NOT BE correct.
4444 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4445                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4446                      N3RegFrm, IIC_VBINiD,
4447                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4448                      []>;
4449 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4450                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4451                      N3RegFrm, IIC_VBINiQ,
4452                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4453                      []>;
4454
4455 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4456 // for equivalent operations with different register constraints; it just
4457 // inserts copies.
4458
4459 // Vector Absolute Differences.
4460
4461 //   VABD     : Vector Absolute Difference
4462 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4463                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4464                            "vabd", "s", int_arm_neon_vabds, 1>;
4465 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4466                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4467                            "vabd", "u", int_arm_neon_vabdu, 1>;
4468 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4469                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4470 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4471                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4472
4473 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4474 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4475                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4476 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4477                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4478
4479 //   VABA     : Vector Absolute Difference and Accumulate
4480 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4481                              "vaba", "s", int_arm_neon_vabds, add>;
4482 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4483                              "vaba", "u", int_arm_neon_vabdu, add>;
4484
4485 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4486 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4487                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4488 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4489                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4490
4491 // Vector Maximum and Minimum.
4492
4493 //   VMAX     : Vector Maximum
4494 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4495                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4496                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4497 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4498                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4499                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4500 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4501                         "vmax", "f32",
4502                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4503 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4504                         "vmax", "f32",
4505                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4506
4507 //   VMIN     : Vector Minimum
4508 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4509                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4510                            "vmin", "s", int_arm_neon_vmins, 1>;
4511 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4512                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4513                            "vmin", "u", int_arm_neon_vminu, 1>;
4514 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4515                         "vmin", "f32",
4516                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4517 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4518                         "vmin", "f32",
4519                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4520
4521 // Vector Pairwise Operations.
4522
4523 //   VPADD    : Vector Pairwise Add
4524 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4525                         "vpadd", "i8",
4526                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4527 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4528                         "vpadd", "i16",
4529                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4530 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4531                         "vpadd", "i32",
4532                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4533 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4534                         IIC_VPBIND, "vpadd", "f32",
4535                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4536
4537 //   VPADDL   : Vector Pairwise Add Long
4538 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4539                              int_arm_neon_vpaddls>;
4540 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4541                              int_arm_neon_vpaddlu>;
4542
4543 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4544 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4545                               int_arm_neon_vpadals>;
4546 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4547                               int_arm_neon_vpadalu>;
4548
4549 //   VPMAX    : Vector Pairwise Maximum
4550 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4551                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4552 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4553                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4554 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4555                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4556 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4557                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4558 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4559                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4560 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4561                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4562 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4563                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4564
4565 //   VPMIN    : Vector Pairwise Minimum
4566 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4567                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4568 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4569                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4570 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4571                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4572 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4573                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4574 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4575                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4576 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4577                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4578 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4579                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4580
4581 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4582
4583 //   VRECPE   : Vector Reciprocal Estimate
4584 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4585                         IIC_VUNAD, "vrecpe", "u32",
4586                         v2i32, v2i32, int_arm_neon_vrecpe>;
4587 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4588                         IIC_VUNAQ, "vrecpe", "u32",
4589                         v4i32, v4i32, int_arm_neon_vrecpe>;
4590 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4591                         IIC_VUNAD, "vrecpe", "f32",
4592                         v2f32, v2f32, int_arm_neon_vrecpe>;
4593 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4594                         IIC_VUNAQ, "vrecpe", "f32",
4595                         v4f32, v4f32, int_arm_neon_vrecpe>;
4596
4597 //   VRECPS   : Vector Reciprocal Step
4598 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4599                         IIC_VRECSD, "vrecps", "f32",
4600                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4601 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4602                         IIC_VRECSQ, "vrecps", "f32",
4603                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4604
4605 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4606 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4607                          IIC_VUNAD, "vrsqrte", "u32",
4608                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4609 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4610                          IIC_VUNAQ, "vrsqrte", "u32",
4611                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4612 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4613                          IIC_VUNAD, "vrsqrte", "f32",
4614                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4615 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4616                          IIC_VUNAQ, "vrsqrte", "f32",
4617                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4618
4619 //   VRSQRTS  : Vector Reciprocal Square Root Step
4620 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4621                         IIC_VRECSD, "vrsqrts", "f32",
4622                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4623 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4624                         IIC_VRECSQ, "vrsqrts", "f32",
4625                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4626
4627 // Vector Shifts.
4628
4629 //   VSHL     : Vector Shift
4630 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4631                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4632                             "vshl", "s", int_arm_neon_vshifts>;
4633 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4634                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4635                             "vshl", "u", int_arm_neon_vshiftu>;
4636
4637 //   VSHL     : Vector Shift Left (Immediate)
4638 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4639
4640 //   VSHR     : Vector Shift Right (Immediate)
4641 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4642 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4643
4644 //   VSHLL    : Vector Shift Left Long
4645 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4646 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4647
4648 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4649 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4650                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4651                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4652   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4653            ResTy, OpTy, ImmTy, OpNode> {
4654   let Inst{21-16} = op21_16;
4655   let DecoderMethod = "DecodeVSHLMaxInstruction";
4656 }
4657 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4658                           v8i16, v8i8, imm8, NEONvshlli>;
4659 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4660                           v4i32, v4i16, imm16, NEONvshlli>;
4661 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4662                           v2i64, v2i32, imm32, NEONvshlli>;
4663
4664 //   VSHRN    : Vector Shift Right and Narrow
4665 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4666                            NEONvshrn>;
4667
4668 //   VRSHL    : Vector Rounding Shift
4669 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4670                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4671                             "vrshl", "s", int_arm_neon_vrshifts>;
4672 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4673                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4674                             "vrshl", "u", int_arm_neon_vrshiftu>;
4675 //   VRSHR    : Vector Rounding Shift Right
4676 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4677 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4678
4679 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4680 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4681                            NEONvrshrn>;
4682
4683 //   VQSHL    : Vector Saturating Shift
4684 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4685                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4686                             "vqshl", "s", int_arm_neon_vqshifts>;
4687 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4688                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4689                             "vqshl", "u", int_arm_neon_vqshiftu>;
4690 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4691 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4692 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4693
4694 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4695 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4696
4697 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4698 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4699                            NEONvqshrns>;
4700 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4701                            NEONvqshrnu>;
4702
4703 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4704 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4705                            NEONvqshrnsu>;
4706
4707 //   VQRSHL   : Vector Saturating Rounding Shift
4708 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4709                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4710                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4711 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4712                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4713                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4714
4715 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4716 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4717                            NEONvqrshrns>;
4718 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4719                            NEONvqrshrnu>;
4720
4721 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4722 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4723                            NEONvqrshrnsu>;
4724
4725 //   VSRA     : Vector Shift Right and Accumulate
4726 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4727 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4728 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4729 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4730 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4731
4732 //   VSLI     : Vector Shift Left and Insert
4733 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4734
4735 //   VSRI     : Vector Shift Right and Insert
4736 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4737
4738 // Vector Absolute and Saturating Absolute.
4739
4740 //   VABS     : Vector Absolute Value
4741 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4742                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4743                            int_arm_neon_vabs>;
4744 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4745                         IIC_VUNAD, "vabs", "f32",
4746                         v2f32, v2f32, int_arm_neon_vabs>;
4747 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4748                         IIC_VUNAQ, "vabs", "f32",
4749                         v4f32, v4f32, int_arm_neon_vabs>;
4750
4751 //   VQABS    : Vector Saturating Absolute Value
4752 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4753                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4754                            int_arm_neon_vqabs>;
4755
4756 // Vector Negate.
4757
4758 def vnegd  : PatFrag<(ops node:$in),
4759                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4760 def vnegq  : PatFrag<(ops node:$in),
4761                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4762
4763 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4764   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4765         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4766         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4767 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4768   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4769         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4770         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4771
4772 //   VNEG     : Vector Negate (integer)
4773 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4774 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4775 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4776 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4777 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4778 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4779
4780 //   VNEG     : Vector Negate (floating-point)
4781 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4782                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4783                     "vneg", "f32", "$Vd, $Vm", "",
4784                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4785 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4786                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4787                     "vneg", "f32", "$Vd, $Vm", "",
4788                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4789
4790 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4791 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4792 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4793 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4794 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4795 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4796
4797 //   VQNEG    : Vector Saturating Negate
4798 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4799                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4800                            int_arm_neon_vqneg>;
4801
4802 // Vector Bit Counting Operations.
4803
4804 //   VCLS     : Vector Count Leading Sign Bits
4805 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4806                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4807                            int_arm_neon_vcls>;
4808 //   VCLZ     : Vector Count Leading Zeros
4809 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4810                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4811                            int_arm_neon_vclz>;
4812 //   VCNT     : Vector Count One Bits
4813 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4814                         IIC_VCNTiD, "vcnt", "8",
4815                         v8i8, v8i8, int_arm_neon_vcnt>;
4816 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4817                         IIC_VCNTiQ, "vcnt", "8",
4818                         v16i8, v16i8, int_arm_neon_vcnt>;
4819
4820 // Vector Swap
4821 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4822                      (outs DPR:$Vd, DPR:$Vd1), (ins DPR:$Vm, DPR:$Vm1),
4823                      NoItinerary, "vswp", "$Vd, $Vd1", "$Vm = $Vd, $Vm1 = $Vd1",
4824                      []>;
4825 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4826                      (outs QPR:$Vd, QPR:$Vd1), (ins QPR:$Vm, QPR:$Vm1),
4827                      NoItinerary, "vswp", "$Vd, $Vd1", "$Vm = $Vd, $Vm1 = $Vd1",
4828                      []>;
4829
4830 // Vector Move Operations.
4831
4832 //   VMOV     : Vector Move (Register)
4833 def : InstAlias<"vmov${p} $Vd, $Vm",
4834                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4835 def : InstAlias<"vmov${p} $Vd, $Vm",
4836                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4837
4838 //   VMOV     : Vector Move (Immediate)
4839
4840 let isReMaterializable = 1 in {
4841 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4842                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4843                          "vmov", "i8", "$Vd, $SIMM", "",
4844                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4845 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4846                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4847                          "vmov", "i8", "$Vd, $SIMM", "",
4848                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4849
4850 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4851                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4852                          "vmov", "i16", "$Vd, $SIMM", "",
4853                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4854   let Inst{9} = SIMM{9};
4855 }
4856
4857 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4858                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4859                          "vmov", "i16", "$Vd, $SIMM", "",
4860                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4861  let Inst{9} = SIMM{9};
4862 }
4863
4864 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4865                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4866                          "vmov", "i32", "$Vd, $SIMM", "",
4867                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4868   let Inst{11-8} = SIMM{11-8};
4869 }
4870
4871 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4872                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4873                          "vmov", "i32", "$Vd, $SIMM", "",
4874                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4875   let Inst{11-8} = SIMM{11-8};
4876 }
4877
4878 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4879                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4880                          "vmov", "i64", "$Vd, $SIMM", "",
4881                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4882 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4883                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4884                          "vmov", "i64", "$Vd, $SIMM", "",
4885                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4886
4887 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4888                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4889                          "vmov", "f32", "$Vd, $SIMM", "",
4890                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4891 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4892                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4893                          "vmov", "f32", "$Vd, $SIMM", "",
4894                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4895 } // isReMaterializable
4896
4897 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4898
4899 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4900                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4901                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4902                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4903                                            imm:$lane))]> {
4904   let Inst{21}  = lane{2};
4905   let Inst{6-5} = lane{1-0};
4906 }
4907 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4908                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4909                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4910                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4911                                            imm:$lane))]> {
4912   let Inst{21} = lane{1};
4913   let Inst{6}  = lane{0};
4914 }
4915 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4916                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4917                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4918                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4919                                            imm:$lane))]> {
4920   let Inst{21}  = lane{2};
4921   let Inst{6-5} = lane{1-0};
4922 }
4923 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4924                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4925                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4926                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4927                                            imm:$lane))]> {
4928   let Inst{21} = lane{1};
4929   let Inst{6}  = lane{0};
4930 }
4931 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4932                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4933                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4934                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4935                                            imm:$lane))]> {
4936   let Inst{21} = lane{0};
4937 }
4938 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4939 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4940           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4941                            (DSubReg_i8_reg imm:$lane))),
4942                      (SubReg_i8_lane imm:$lane))>;
4943 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4944           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4945                              (DSubReg_i16_reg imm:$lane))),
4946                      (SubReg_i16_lane imm:$lane))>;
4947 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4948           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4949                            (DSubReg_i8_reg imm:$lane))),
4950                      (SubReg_i8_lane imm:$lane))>;
4951 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4952           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4953                              (DSubReg_i16_reg imm:$lane))),
4954                      (SubReg_i16_lane imm:$lane))>;
4955 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4956           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4957                              (DSubReg_i32_reg imm:$lane))),
4958                      (SubReg_i32_lane imm:$lane))>;
4959 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4960           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4961                           (SSubReg_f32_reg imm:$src2))>;
4962 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4963           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4964                           (SSubReg_f32_reg imm:$src2))>;
4965 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4966 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4967 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4968           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4969
4970
4971 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4972
4973 let Constraints = "$src1 = $V" in {
4974 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4975                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4976                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4977                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4978                                            GPR:$R, imm:$lane))]> {
4979   let Inst{21}  = lane{2};
4980   let Inst{6-5} = lane{1-0};
4981 }
4982 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4983                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4984                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4985                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4986                                            GPR:$R, imm:$lane))]> {
4987   let Inst{21} = lane{1};
4988   let Inst{6}  = lane{0};
4989 }
4990 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4991                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4992                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4993                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4994                                            GPR:$R, imm:$lane))]> {
4995   let Inst{21} = lane{0};
4996 }
4997 }
4998 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4999           (v16i8 (INSERT_SUBREG QPR:$src1,
5000                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
5001                                    (DSubReg_i8_reg imm:$lane))),
5002                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
5003                   (DSubReg_i8_reg imm:$lane)))>;
5004 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
5005           (v8i16 (INSERT_SUBREG QPR:$src1,
5006                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
5007                                      (DSubReg_i16_reg imm:$lane))),
5008                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
5009                   (DSubReg_i16_reg imm:$lane)))>;
5010 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
5011           (v4i32 (INSERT_SUBREG QPR:$src1,
5012                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
5013                                      (DSubReg_i32_reg imm:$lane))),
5014                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
5015                   (DSubReg_i32_reg imm:$lane)))>;
5016
5017 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
5018           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
5019                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5020 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
5021           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
5022                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5023
5024 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5025 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5026 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5027           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5028
5029 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
5030           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5031 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
5032           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
5033 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
5034           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5035
5036 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
5037           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5038 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
5039           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5040 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
5041           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5042
5043 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
5044           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5045                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5046                          dsub_0)>;
5047 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
5048           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
5049                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5050                          dsub_0)>;
5051 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
5052           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
5053                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5054                          dsub_0)>;
5055
5056 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
5057
5058 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5059   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
5060           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5061           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5062 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5063   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
5064           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5065           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5066
5067 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
5068 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
5069 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
5070 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
5071 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
5072 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
5073
5074 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
5075 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
5076
5077 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
5078
5079 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
5080               ValueType Ty, Operand IdxTy>
5081   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5082               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
5083               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
5084
5085 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
5086               ValueType ResTy, ValueType OpTy, Operand IdxTy>
5087   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5088               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
5089               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
5090                                       VectorIndex32:$lane)))]>;
5091
5092 // Inst{19-16} is partially specified depending on the element size.
5093
5094 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
5095   bits<3> lane;
5096   let Inst{19-17} = lane{2-0};
5097 }
5098 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
5099   bits<2> lane;
5100   let Inst{19-18} = lane{1-0};
5101 }
5102 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
5103   bits<1> lane;
5104   let Inst{19} = lane{0};
5105 }
5106 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
5107   bits<3> lane;
5108   let Inst{19-17} = lane{2-0};
5109 }
5110 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
5111   bits<2> lane;
5112   let Inst{19-18} = lane{1-0};
5113 }
5114 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
5115   bits<1> lane;
5116   let Inst{19} = lane{0};
5117 }
5118
5119 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5120           (VDUPLN32d DPR:$Vm, imm:$lane)>;
5121
5122 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5123           (VDUPLN32q DPR:$Vm, imm:$lane)>;
5124
5125 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
5126           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
5127                                   (DSubReg_i8_reg imm:$lane))),
5128                            (SubReg_i8_lane imm:$lane)))>;
5129 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
5130           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
5131                                     (DSubReg_i16_reg imm:$lane))),
5132                             (SubReg_i16_lane imm:$lane)))>;
5133 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
5134           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
5135                                     (DSubReg_i32_reg imm:$lane))),
5136                             (SubReg_i32_lane imm:$lane)))>;
5137 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
5138           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
5139                                    (DSubReg_i32_reg imm:$lane))),
5140                            (SubReg_i32_lane imm:$lane)))>;
5141
5142 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5143                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
5144 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5145                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
5146
5147 //   VMOVN    : Vector Narrowing Move
5148 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
5149                          "vmovn", "i", trunc>;
5150 //   VQMOVN   : Vector Saturating Narrowing Move
5151 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
5152                             "vqmovn", "s", int_arm_neon_vqmovns>;
5153 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
5154                             "vqmovn", "u", int_arm_neon_vqmovnu>;
5155 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
5156                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
5157 //   VMOVL    : Vector Lengthening Move
5158 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
5159 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
5160 def : Pat<(v8i16 (anyext (v8i8 DPR:$Vm))), (VMOVLuv8i16 DPR:$Vm)>;
5161 def : Pat<(v4i32 (anyext (v4i16 DPR:$Vm))), (VMOVLuv4i32 DPR:$Vm)>;
5162 def : Pat<(v2i64 (anyext (v2i32 DPR:$Vm))), (VMOVLuv2i64 DPR:$Vm)>;
5163
5164 // Vector Conversions.
5165
5166 //   VCVT     : Vector Convert Between Floating-Point and Integers
5167 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5168                      v2i32, v2f32, fp_to_sint>;
5169 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5170                      v2i32, v2f32, fp_to_uint>;
5171 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5172                      v2f32, v2i32, sint_to_fp>;
5173 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5174                      v2f32, v2i32, uint_to_fp>;
5175
5176 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5177                      v4i32, v4f32, fp_to_sint>;
5178 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5179                      v4i32, v4f32, fp_to_uint>;
5180 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5181                      v4f32, v4i32, sint_to_fp>;
5182 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5183                      v4f32, v4i32, uint_to_fp>;
5184
5185 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
5186 let DecoderMethod = "DecodeVCVTD" in {
5187 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5188                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
5189 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5190                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
5191 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5192                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5193 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5194                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5195 }
5196
5197 let DecoderMethod = "DecodeVCVTQ" in {
5198 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5199                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5200 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5201                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5202 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5203                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5204 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5205                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5206 }
5207
5208 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5209 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5210                         IIC_VUNAQ, "vcvt", "f16.f32",
5211                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5212                 Requires<[HasNEON, HasFP16]>;
5213 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5214                         IIC_VUNAQ, "vcvt", "f32.f16",
5215                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5216                 Requires<[HasNEON, HasFP16]>;
5217
5218 // Vector Reverse.
5219
5220 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5221
5222 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5223   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5224         (ins DPR:$Vm), IIC_VMOVD,
5225         OpcodeStr, Dt, "$Vd, $Vm", "",
5226         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5227 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5228   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5229         (ins QPR:$Vm), IIC_VMOVQ,
5230         OpcodeStr, Dt, "$Vd, $Vm", "",
5231         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5232
5233 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5234 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5235 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5236 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5237
5238 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5239 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5240 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5241 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5242
5243 //   VREV32   : Vector Reverse elements within 32-bit words
5244
5245 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5246   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5247         (ins DPR:$Vm), IIC_VMOVD,
5248         OpcodeStr, Dt, "$Vd, $Vm", "",
5249         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5250 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5251   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5252         (ins QPR:$Vm), IIC_VMOVQ,
5253         OpcodeStr, Dt, "$Vd, $Vm", "",
5254         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5255
5256 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
5257 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
5258
5259 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
5260 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
5261
5262 //   VREV16   : Vector Reverse elements within 16-bit halfwords
5263
5264 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5265   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
5266         (ins DPR:$Vm), IIC_VMOVD,
5267         OpcodeStr, Dt, "$Vd, $Vm", "",
5268         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
5269 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5270   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5271         (ins QPR:$Vm), IIC_VMOVQ,
5272         OpcodeStr, Dt, "$Vd, $Vm", "",
5273         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5274
5275 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5276 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5277
5278 // Other Vector Shuffles.
5279
5280 //  Aligned extractions: really just dropping registers
5281
5282 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5283       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5284              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5285
5286 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5287
5288 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5289
5290 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5291
5292 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5293
5294 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5295
5296
5297 //   VEXT     : Vector Extract
5298
5299 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5300   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5301         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5302         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5303         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5304                                      (Ty DPR:$Vm), imm:$index)))]> {
5305   bits<4> index;
5306   let Inst{11-8} = index{3-0};
5307 }
5308
5309 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5310   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5311         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5312         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5313         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5314                                      (Ty QPR:$Vm), imm:$index)))]> {
5315   bits<4> index;
5316   let Inst{11-8} = index{3-0};
5317 }
5318
5319 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5320   let Inst{11-8} = index{3-0};
5321 }
5322 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5323   let Inst{11-9} = index{2-0};
5324   let Inst{8}    = 0b0;
5325 }
5326 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5327   let Inst{11-10} = index{1-0};
5328   let Inst{9-8}    = 0b00;
5329 }
5330 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5331                            (v2f32 DPR:$Vm),
5332                            (i32 imm:$index))),
5333           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5334
5335 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5336   let Inst{11-8} = index{3-0};
5337 }
5338 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5339   let Inst{11-9} = index{2-0};
5340   let Inst{8}    = 0b0;
5341 }
5342 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5343   let Inst{11-10} = index{1-0};
5344   let Inst{9-8}    = 0b00;
5345 }
5346 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5347   let Inst{11} = index{0};
5348   let Inst{10-8}    = 0b000;
5349 }
5350 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5351                            (v4f32 QPR:$Vm),
5352                            (i32 imm:$index))),
5353           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5354
5355 //   VTRN     : Vector Transpose
5356
5357 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5358 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5359 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5360
5361 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5362 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5363 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5364
5365 //   VUZP     : Vector Unzip (Deinterleave)
5366
5367 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5368 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5369 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5370
5371 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5372 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5373 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5374
5375 //   VZIP     : Vector Zip (Interleave)
5376
5377 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5378 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5379 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5380
5381 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5382 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5383 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5384
5385 // Vector Table Lookup and Table Extension.
5386
5387 //   VTBL     : Vector Table Lookup
5388 let DecoderMethod = "DecodeTBLInstruction" in {
5389 def  VTBL1
5390   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5391         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5392         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5393         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5394 let hasExtraSrcRegAllocReq = 1 in {
5395 def  VTBL2
5396   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5397         (ins VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5398         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5399 def  VTBL3
5400   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5401         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5402         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5403 def  VTBL4
5404   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5405         (ins VecListFourD:$Vn, DPR:$Vm),
5406         NVTBLFrm, IIC_VTB4,
5407         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5408 } // hasExtraSrcRegAllocReq = 1
5409
5410 def  VTBL3Pseudo
5411   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5412 def  VTBL4Pseudo
5413   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5414
5415 //   VTBX     : Vector Table Extension
5416 def  VTBX1
5417   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5418         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5419         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5420         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5421                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5422 let hasExtraSrcRegAllocReq = 1 in {
5423 def  VTBX2
5424   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5425         (ins DPR:$orig, VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5426         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
5427 def  VTBX3
5428   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5429         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
5430         NVTBLFrm, IIC_VTBX3,
5431         "vtbx", "8", "$Vd, $Vn, $Vm",
5432         "$orig = $Vd", []>;
5433 def  VTBX4
5434   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
5435         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5436         "vtbx", "8", "$Vd, $Vn, $Vm",
5437         "$orig = $Vd", []>;
5438 } // hasExtraSrcRegAllocReq = 1
5439
5440 def  VTBX3Pseudo
5441   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5442                 IIC_VTBX3, "$orig = $dst", []>;
5443 def  VTBX4Pseudo
5444   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5445                 IIC_VTBX4, "$orig = $dst", []>;
5446 } // DecoderMethod = "DecodeTBLInstruction"
5447
5448 //===----------------------------------------------------------------------===//
5449 // NEON instructions for single-precision FP math
5450 //===----------------------------------------------------------------------===//
5451
5452 class N2VSPat<SDNode OpNode, NeonI Inst>
5453   : NEONFPPat<(f32 (OpNode SPR:$a)),
5454               (EXTRACT_SUBREG
5455                (v2f32 (COPY_TO_REGCLASS (Inst
5456                 (INSERT_SUBREG
5457                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5458                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5459
5460 class N3VSPat<SDNode OpNode, NeonI Inst>
5461   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5462               (EXTRACT_SUBREG
5463                (v2f32 (COPY_TO_REGCLASS (Inst
5464                 (INSERT_SUBREG
5465                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5466                  SPR:$a, ssub_0),
5467                 (INSERT_SUBREG
5468                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5469                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5470
5471 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5472   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5473               (EXTRACT_SUBREG
5474                (v2f32 (COPY_TO_REGCLASS (Inst
5475                 (INSERT_SUBREG
5476                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5477                  SPR:$acc, ssub_0),
5478                 (INSERT_SUBREG
5479                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5480                  SPR:$a, ssub_0),
5481                 (INSERT_SUBREG
5482                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5483                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5484
5485 def : N3VSPat<fadd, VADDfd>;
5486 def : N3VSPat<fsub, VSUBfd>;
5487 def : N3VSPat<fmul, VMULfd>;
5488 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5489       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, NoNEON2]>;
5490 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5491       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, NoNEON2]>;
5492 def : N3VSMulOpPat<fmul, fadd, VFMAfd>,
5493       Requires<[HasNEON2, UseNEONForFP,FPContractions]>;
5494 def : N3VSMulOpPat<fmul, fsub, VFMSfd>,
5495       Requires<[HasNEON2, UseNEONForFP,FPContractions]>;
5496 def : N2VSPat<fabs, VABSfd>;
5497 def : N2VSPat<fneg, VNEGfd>;
5498 def : N3VSPat<NEONfmax, VMAXfd>;
5499 def : N3VSPat<NEONfmin, VMINfd>;
5500 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5501 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5502 def : N2VSPat<arm_sitof, VCVTs2fd>;
5503 def : N2VSPat<arm_uitof, VCVTu2fd>;
5504
5505 //===----------------------------------------------------------------------===//
5506 // Non-Instruction Patterns
5507 //===----------------------------------------------------------------------===//
5508
5509 // bit_convert
5510 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5511 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5512 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5513 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5514 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5515 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5516 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5517 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5518 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5519 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5520 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5521 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5522 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5523 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5524 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5525 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5526 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5527 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5528 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5529 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5530 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5531 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5532 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5533 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5534 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5535 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5536 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5537 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5538 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5539 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5540
5541 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5542 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5543 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5544 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5545 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5546 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5547 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5548 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5549 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5550 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5551 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5552 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5553 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5554 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5555 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5556 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5557 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5558 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5559 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5560 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5561 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5562 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5563 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5564 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5565 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5566 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5567 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5568 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5569 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5570 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5571
5572 // Vector lengthening move with load, matching extending loads.
5573
5574 // extload, zextload and sextload for a standard lengthening load. Example:
5575 // Lengthen_Single<"8", "i16", "i8"> = Pat<(v8i16 (extloadvi8 addrmode5:$addr))
5576 //                                         (VMOVLuv8i16 (VLDRD addrmode5:$addr))>;
5577 multiclass Lengthen_Single<string DestLanes, string DestTy, string SrcTy> {
5578   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5579                     (!cast<PatFrag>("extloadv" # SrcTy) addrmode5:$addr)),
5580                   (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5581                     (VLDRD addrmode5:$addr))>;
5582   def _Z : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5583                   (!cast<PatFrag>("zextloadv" # SrcTy) addrmode5:$addr)),
5584                 (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5585                   (VLDRD addrmode5:$addr))>;
5586   def _S : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5587                   (!cast<PatFrag>("sextloadv" # SrcTy) addrmode5:$addr)),
5588                 (!cast<Instruction>("VMOVLsv" # DestLanes # DestTy)
5589                   (VLDRD addrmode5:$addr))>;
5590 }
5591
5592 // extload, zextload and sextload for a lengthening load which only uses
5593 // half the lanes available. Example:
5594 // Lengthen_HalfSingle<"4", "i16", "8", "i16", "i8"> =
5595 //     Pat<(v4i16 (extloadvi8 addrmode5:$addr))
5596 //         (EXTRACT_SUBREG (VMOVLuv8i16 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5597 //                                                     (VLDRS addrmode5:$addr),
5598 //                                                     ssub_0)),
5599 //                         dsub_0)>;
5600 multiclass Lengthen_HalfSingle<string DestLanes, string DestTy, string SrcTy,
5601                                string InsnLanes, string InsnTy> {
5602   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5603                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode5:$addr)),
5604        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5605          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5606          dsub_0)>;
5607   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5608                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode5:$addr)),
5609        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5610          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5611          dsub_0)>;
5612   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5613                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode5:$addr)),
5614        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # InsnLanes # InsnTy)
5615          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5616          dsub_0)>;
5617 }
5618
5619 // extload, zextload and sextload for a lengthening load followed by another
5620 // lengthening load, to quadruple the initial length.
5621 // Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32", qsub_0> =
5622 //     Pat<(v4i32 (extloadvi8 addrmode5:$addr))
5623 //         (EXTRACT_SUBREG (VMOVLuv4i32
5624 //           (EXTRACT_SUBREG (VMOVLuv8i16 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5625 //                                                       (VLDRS addrmode5:$addr),
5626 //                                                       ssub_0)),
5627 //                           dsub_0)),
5628 //           qsub_0)>;
5629 multiclass Lengthen_Double<string DestLanes, string DestTy, string SrcTy,
5630                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
5631                            string Insn2Ty, SubRegIndex RegType> {
5632   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5633                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode5:$addr)),
5634          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5635            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5636              (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr),
5637               ssub_0)), dsub_0)),
5638           RegType)>;
5639   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5640                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode5:$addr)),
5641          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5642            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5643              (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr),
5644               ssub_0)), dsub_0)),
5645           RegType)>;
5646   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5647                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode5:$addr)),
5648          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
5649            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
5650              (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr),
5651               ssub_0)), dsub_0)),
5652           RegType)>;
5653 }
5654
5655 defm : Lengthen_Single<"8", "i16", "i8">; // v8i8 -> v8i16
5656 defm : Lengthen_Single<"4", "i32", "i16">; // v4i16 -> v4i32
5657 defm : Lengthen_Single<"2", "i64", "i32">; // v2i32 -> v2i64
5658
5659 defm : Lengthen_HalfSingle<"4", "i16", "i8", "8", "i16">; // v4i8 -> v4i16
5660 defm : Lengthen_HalfSingle<"2", "i16", "i8", "8", "i16">; // v2i8 -> v2i16
5661 defm : Lengthen_HalfSingle<"2", "i32", "i16", "4", "i32">; // v2i16 -> v2i32
5662
5663 // Double lengthening - v4i8 -> v4i16 -> v4i32
5664 defm : Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32", qsub_0>;
5665 // v2i8 -> v2i16 -> v2i32
5666 defm : Lengthen_Double<"2", "i32", "i8", "8", "i16", "4", "i32", dsub_0>;
5667 // v2i16 -> v2i32 -> v2i64
5668 defm : Lengthen_Double<"2", "i64", "i16", "4", "i32", "2", "i64", qsub_0>;
5669
5670 // Triple lengthening - v2i8 -> v2i16 -> v2i32 -> v2i64
5671 def : Pat<(v2i64 (extloadvi8 addrmode5:$addr)),
5672       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
5673          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5674          dsub_0)), dsub_0))>;
5675 def : Pat<(v2i64 (zextloadvi8 addrmode5:$addr)),
5676       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
5677          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5678          dsub_0)), dsub_0))>;
5679 def : Pat<(v2i64 (sextloadvi8 addrmode5:$addr)),
5680       (VMOVLsv2i64 (EXTRACT_SUBREG (VMOVLsv4i32 (EXTRACT_SUBREG (VMOVLsv8i16
5681          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5682          dsub_0)), dsub_0))>;
5683
5684 //===----------------------------------------------------------------------===//
5685 // Assembler aliases
5686 //
5687
5688 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
5689                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
5690 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
5691                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
5692
5693
5694 // VADD two-operand aliases.
5695 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5696                     (VADDv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5697 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5698                     (VADDv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5699 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5700                     (VADDv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5701 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5702                     (VADDv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5703
5704 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5705                     (VADDv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5706 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5707                     (VADDv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5708 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5709                     (VADDv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5710 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5711                     (VADDv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5712
5713 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5714                     (VADDfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5715 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5716                     (VADDfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5717
5718 // VSUB two-operand aliases.
5719 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5720                     (VSUBv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5721 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5722                     (VSUBv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5723 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5724                     (VSUBv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5725 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5726                     (VSUBv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5727
5728 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5729                     (VSUBv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5730 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5731                     (VSUBv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5732 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5733                     (VSUBv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5734 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5735                     (VSUBv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5736
5737 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5738                     (VSUBfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5739 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5740                     (VSUBfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5741
5742 // VADDW two-operand aliases.
5743 def : NEONInstAlias<"vaddw${p}.s8 $Vdn, $Vm",
5744                     (VADDWsv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5745 def : NEONInstAlias<"vaddw${p}.s16 $Vdn, $Vm",
5746                     (VADDWsv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5747 def : NEONInstAlias<"vaddw${p}.s32 $Vdn, $Vm",
5748                     (VADDWsv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5749 def : NEONInstAlias<"vaddw${p}.u8 $Vdn, $Vm",
5750                     (VADDWuv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5751 def : NEONInstAlias<"vaddw${p}.u16 $Vdn, $Vm",
5752                     (VADDWuv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5753 def : NEONInstAlias<"vaddw${p}.u32 $Vdn, $Vm",
5754                     (VADDWuv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5755
5756 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
5757 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5758                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5759 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5760                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5761 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5762                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5763 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5764                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5765 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5766                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5767 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5768                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5769 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5770                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5771 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5772                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5773 // ... two-operand aliases
5774 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5775                     (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5776 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5777                     (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5778 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5779                     (VBICd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5780 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5781                     (VBICq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5782 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5783                     (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5784 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5785                     (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5786 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5787                     (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5788 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5789                     (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5790
5791 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5792                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5793 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5794                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5795 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5796                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5797 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5798                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5799 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5800                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5801 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5802                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5803
5804 // VMUL two-operand aliases.
5805 def : NEONInstAlias<"vmul${p}.p8 $Qdn, $Qm",
5806                     (VMULpq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5807 def : NEONInstAlias<"vmul${p}.i8 $Qdn, $Qm",
5808                     (VMULv16i8 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5809 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Qm",
5810                     (VMULv8i16 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5811 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Qm",
5812                     (VMULv4i32 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5813
5814 def : NEONInstAlias<"vmul${p}.p8 $Ddn, $Dm",
5815                     (VMULpd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5816 def : NEONInstAlias<"vmul${p}.i8 $Ddn, $Dm",
5817                     (VMULv8i8 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5818 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm",
5819                     (VMULv4i16 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5820 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm",
5821                     (VMULv2i32 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5822
5823 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Qm",
5824                     (VMULfq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5825 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm",
5826                     (VMULfd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5827
5828 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm$lane",
5829                     (VMULslv4i16 DPR:$Ddn, DPR:$Ddn, DPR_8:$Dm,
5830                                  VectorIndex16:$lane, pred:$p)>;
5831 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Dm$lane",
5832                     (VMULslv8i16 QPR:$Qdn, QPR:$Qdn, DPR_8:$Dm,
5833                                  VectorIndex16:$lane, pred:$p)>;
5834
5835 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm$lane",
5836                     (VMULslv2i32 DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5837                                  VectorIndex32:$lane, pred:$p)>;
5838 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Dm$lane",
5839                     (VMULslv4i32 QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5840                                  VectorIndex32:$lane, pred:$p)>;
5841
5842 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm$lane",
5843                     (VMULslfd DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5844                               VectorIndex32:$lane, pred:$p)>;
5845 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Dm$lane",
5846                     (VMULslfq QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5847                               VectorIndex32:$lane, pred:$p)>;
5848
5849 // VQADD (register) two-operand aliases.
5850 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5851                     (VQADDsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5852 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5853                     (VQADDsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5854 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5855                     (VQADDsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5856 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5857                     (VQADDsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5858 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5859                     (VQADDuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5860 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5861                     (VQADDuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5862 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5863                     (VQADDuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5864 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5865                     (VQADDuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5866
5867 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5868                     (VQADDsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5869 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5870                     (VQADDsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5871 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5872                     (VQADDsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5873 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5874                     (VQADDsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5875 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5876                     (VQADDuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5877 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5878                     (VQADDuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5879 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5880                     (VQADDuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5881 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5882                     (VQADDuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5883
5884 // VSHL (immediate) two-operand aliases.
5885 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5886                     (VSHLiv8i8 DPR:$Vdn, DPR:$Vdn, imm0_7:$imm, pred:$p)>;
5887 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5888                     (VSHLiv4i16 DPR:$Vdn, DPR:$Vdn, imm0_15:$imm, pred:$p)>;
5889 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5890                     (VSHLiv2i32 DPR:$Vdn, DPR:$Vdn, imm0_31:$imm, pred:$p)>;
5891 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5892                     (VSHLiv1i64 DPR:$Vdn, DPR:$Vdn, imm0_63:$imm, pred:$p)>;
5893
5894 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5895                     (VSHLiv16i8 QPR:$Vdn, QPR:$Vdn, imm0_7:$imm, pred:$p)>;
5896 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5897                     (VSHLiv8i16 QPR:$Vdn, QPR:$Vdn, imm0_15:$imm, pred:$p)>;
5898 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5899                     (VSHLiv4i32 QPR:$Vdn, QPR:$Vdn, imm0_31:$imm, pred:$p)>;
5900 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5901                     (VSHLiv2i64 QPR:$Vdn, QPR:$Vdn, imm0_63:$imm, pred:$p)>;
5902
5903 // VSHL (register) two-operand aliases.
5904 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5905                     (VSHLsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5906 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5907                     (VSHLsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5908 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5909                     (VSHLsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5910 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5911                     (VSHLsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5912 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5913                     (VSHLuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5914 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5915                     (VSHLuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5916 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5917                     (VSHLuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5918 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5919                     (VSHLuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5920
5921 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5922                     (VSHLsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5923 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5924                     (VSHLsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5925 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5926                     (VSHLsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5927 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5928                     (VSHLsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5929 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5930                     (VSHLuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5931 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5932                     (VSHLuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5933 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5934                     (VSHLuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5935 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5936                     (VSHLuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5937
5938 // VSHL (immediate) two-operand aliases.
5939 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5940                     (VSHRsv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5941 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5942                     (VSHRsv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5943 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5944                     (VSHRsv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5945 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5946                     (VSHRsv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5947
5948 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5949                     (VSHRsv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5950 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5951                     (VSHRsv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5952 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5953                     (VSHRsv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5954 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5955                     (VSHRsv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5956
5957 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5958                     (VSHRuv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5959 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5960                     (VSHRuv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5961 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5962                     (VSHRuv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5963 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5964                     (VSHRuv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5965
5966 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5967                     (VSHRuv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5968 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5969                     (VSHRuv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5970 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5971                     (VSHRuv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5972 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5973                     (VSHRuv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5974
5975 // VLD1 single-lane pseudo-instructions. These need special handling for
5976 // the lane index that an InstAlias can't handle, so we use these instead.
5977 def VLD1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr",
5978                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5979 def VLD1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr",
5980                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5981 def VLD1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr",
5982                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5983
5984 def VLD1LNdWB_fixed_Asm_8 :
5985         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr!",
5986                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5987 def VLD1LNdWB_fixed_Asm_16 :
5988         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr!",
5989                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5990 def VLD1LNdWB_fixed_Asm_32 :
5991         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr!",
5992                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5993 def VLD1LNdWB_register_Asm_8 :
5994         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr, $Rm",
5995                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5996                        rGPR:$Rm, pred:$p)>;
5997 def VLD1LNdWB_register_Asm_16 :
5998         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr, $Rm",
5999                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6000                        rGPR:$Rm, pred:$p)>;
6001 def VLD1LNdWB_register_Asm_32 :
6002         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr, $Rm",
6003                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6004                        rGPR:$Rm, pred:$p)>;
6005
6006
6007 // VST1 single-lane pseudo-instructions. These need special handling for
6008 // the lane index that an InstAlias can't handle, so we use these instead.
6009 def VST1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr",
6010                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6011 def VST1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr",
6012                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6013 def VST1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr",
6014                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6015
6016 def VST1LNdWB_fixed_Asm_8 :
6017         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr!",
6018                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6019 def VST1LNdWB_fixed_Asm_16 :
6020         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr!",
6021                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6022 def VST1LNdWB_fixed_Asm_32 :
6023         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr!",
6024                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6025 def VST1LNdWB_register_Asm_8 :
6026         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr, $Rm",
6027                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
6028                        rGPR:$Rm, pred:$p)>;
6029 def VST1LNdWB_register_Asm_16 :
6030         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr, $Rm",
6031                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6032                        rGPR:$Rm, pred:$p)>;
6033 def VST1LNdWB_register_Asm_32 :
6034         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr, $Rm",
6035                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6036                        rGPR:$Rm, pred:$p)>;
6037
6038 // VLD2 single-lane pseudo-instructions. These need special handling for
6039 // the lane index that an InstAlias can't handle, so we use these instead.
6040 def VLD2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr",
6041                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6042 def VLD2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6043                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6044 def VLD2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6045                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6046 def VLD2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6047                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6048 def VLD2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6049                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6050
6051 def VLD2LNdWB_fixed_Asm_8 :
6052         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr!",
6053                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6054 def VLD2LNdWB_fixed_Asm_16 :
6055         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6056                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6057 def VLD2LNdWB_fixed_Asm_32 :
6058         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6059                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6060 def VLD2LNqWB_fixed_Asm_16 :
6061         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6062                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6063 def VLD2LNqWB_fixed_Asm_32 :
6064         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6065                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6066 def VLD2LNdWB_register_Asm_8 :
6067         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr, $Rm",
6068                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6069                        rGPR:$Rm, pred:$p)>;
6070 def VLD2LNdWB_register_Asm_16 :
6071         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6072                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6073                        rGPR:$Rm, pred:$p)>;
6074 def VLD2LNdWB_register_Asm_32 :
6075         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6076                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6077                        rGPR:$Rm, pred:$p)>;
6078 def VLD2LNqWB_register_Asm_16 :
6079         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6080                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6081                        rGPR:$Rm, pred:$p)>;
6082 def VLD2LNqWB_register_Asm_32 :
6083         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6084                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6085                        rGPR:$Rm, pred:$p)>;
6086
6087
6088 // VST2 single-lane pseudo-instructions. These need special handling for
6089 // the lane index that an InstAlias can't handle, so we use these instead.
6090 def VST2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr",
6091                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6092 def VST2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6093                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6094 def VST2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6095                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6096 def VST2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6097                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6098 def VST2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6099                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6100
6101 def VST2LNdWB_fixed_Asm_8 :
6102         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr!",
6103                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6104 def VST2LNdWB_fixed_Asm_16 :
6105         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6106                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6107 def VST2LNdWB_fixed_Asm_32 :
6108         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6109                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6110 def VST2LNqWB_fixed_Asm_16 :
6111         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6112                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6113 def VST2LNqWB_fixed_Asm_32 :
6114         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6115                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6116 def VST2LNdWB_register_Asm_8 :
6117         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr, $Rm",
6118                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6119                        rGPR:$Rm, pred:$p)>;
6120 def VST2LNdWB_register_Asm_16 :
6121         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6122                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6123                        rGPR:$Rm, pred:$p)>;
6124 def VST2LNdWB_register_Asm_32 :
6125         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6126                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6127                        rGPR:$Rm, pred:$p)>;
6128 def VST2LNqWB_register_Asm_16 :
6129         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6130                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6131                        rGPR:$Rm, pred:$p)>;
6132 def VST2LNqWB_register_Asm_32 :
6133         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6134                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6135                        rGPR:$Rm, pred:$p)>;
6136
6137 // VLD3 all-lanes pseudo-instructions. These need special handling for
6138 // the lane index that an InstAlias can't handle, so we use these instead.
6139 def VLD3DUPdAsm_8  : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6140                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6141 def VLD3DUPdAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6142                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6143 def VLD3DUPdAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6144                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6145 def VLD3DUPqAsm_8  : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6146                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6147 def VLD3DUPqAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6148                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6149 def VLD3DUPqAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6150                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6151
6152 def VLD3DUPdWB_fixed_Asm_8 :
6153         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6154                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6155 def VLD3DUPdWB_fixed_Asm_16 :
6156         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6157                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6158 def VLD3DUPdWB_fixed_Asm_32 :
6159         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6160                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6161 def VLD3DUPqWB_fixed_Asm_8 :
6162         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6163                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6164 def VLD3DUPqWB_fixed_Asm_16 :
6165         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6166                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6167 def VLD3DUPqWB_fixed_Asm_32 :
6168         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6169                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6170 def VLD3DUPdWB_register_Asm_8 :
6171         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6172                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6173                        rGPR:$Rm, pred:$p)>;
6174 def VLD3DUPdWB_register_Asm_16 :
6175         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6176                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6177                        rGPR:$Rm, pred:$p)>;
6178 def VLD3DUPdWB_register_Asm_32 :
6179         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6180                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6181                        rGPR:$Rm, pred:$p)>;
6182 def VLD3DUPqWB_register_Asm_8 :
6183         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6184                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6185                        rGPR:$Rm, pred:$p)>;
6186 def VLD3DUPqWB_register_Asm_16 :
6187         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6188                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6189                        rGPR:$Rm, pred:$p)>;
6190 def VLD3DUPqWB_register_Asm_32 :
6191         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6192                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6193                        rGPR:$Rm, pred:$p)>;
6194
6195
6196 // VLD3 single-lane pseudo-instructions. These need special handling for
6197 // the lane index that an InstAlias can't handle, so we use these instead.
6198 def VLD3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6199                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6200 def VLD3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6201                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6202 def VLD3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6203                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6204 def VLD3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6205                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6206 def VLD3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6207                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6208
6209 def VLD3LNdWB_fixed_Asm_8 :
6210         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6211                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6212 def VLD3LNdWB_fixed_Asm_16 :
6213         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6214                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6215 def VLD3LNdWB_fixed_Asm_32 :
6216         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6217                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6218 def VLD3LNqWB_fixed_Asm_16 :
6219         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6220                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6221 def VLD3LNqWB_fixed_Asm_32 :
6222         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6223                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6224 def VLD3LNdWB_register_Asm_8 :
6225         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6226                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6227                        rGPR:$Rm, pred:$p)>;
6228 def VLD3LNdWB_register_Asm_16 :
6229         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6230                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6231                        rGPR:$Rm, pred:$p)>;
6232 def VLD3LNdWB_register_Asm_32 :
6233         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6234                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6235                        rGPR:$Rm, pred:$p)>;
6236 def VLD3LNqWB_register_Asm_16 :
6237         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6238                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6239                        rGPR:$Rm, pred:$p)>;
6240 def VLD3LNqWB_register_Asm_32 :
6241         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6242                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6243                        rGPR:$Rm, pred:$p)>;
6244
6245 // VLD3 multiple structure pseudo-instructions. These need special handling for
6246 // the vector operands that the normal instructions don't yet model.
6247 // FIXME: Remove these when the register classes and instructions are updated.
6248 def VLD3dAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6249                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6250 def VLD3dAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6251                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6252 def VLD3dAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6253                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6254 def VLD3qAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6255                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6256 def VLD3qAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6257                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6258 def VLD3qAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6259                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6260
6261 def VLD3dWB_fixed_Asm_8 :
6262         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6263                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6264 def VLD3dWB_fixed_Asm_16 :
6265         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6266                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6267 def VLD3dWB_fixed_Asm_32 :
6268         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6269                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6270 def VLD3qWB_fixed_Asm_8 :
6271         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6272                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6273 def VLD3qWB_fixed_Asm_16 :
6274         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6275                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6276 def VLD3qWB_fixed_Asm_32 :
6277         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6278                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6279 def VLD3dWB_register_Asm_8 :
6280         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6281                   (ins VecListThreeD:$list, addrmode6:$addr,
6282                        rGPR:$Rm, pred:$p)>;
6283 def VLD3dWB_register_Asm_16 :
6284         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6285                   (ins VecListThreeD:$list, addrmode6:$addr,
6286                        rGPR:$Rm, pred:$p)>;
6287 def VLD3dWB_register_Asm_32 :
6288         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6289                   (ins VecListThreeD:$list, addrmode6:$addr,
6290                        rGPR:$Rm, pred:$p)>;
6291 def VLD3qWB_register_Asm_8 :
6292         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6293                   (ins VecListThreeQ:$list, addrmode6:$addr,
6294                        rGPR:$Rm, pred:$p)>;
6295 def VLD3qWB_register_Asm_16 :
6296         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6297                   (ins VecListThreeQ:$list, addrmode6:$addr,
6298                        rGPR:$Rm, pred:$p)>;
6299 def VLD3qWB_register_Asm_32 :
6300         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6301                   (ins VecListThreeQ:$list, addrmode6:$addr,
6302                        rGPR:$Rm, pred:$p)>;
6303
6304 // VST3 single-lane pseudo-instructions. These need special handling for
6305 // the lane index that an InstAlias can't handle, so we use these instead.
6306 def VST3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6307                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6308 def VST3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6309                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6310 def VST3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6311                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6312 def VST3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6313                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6314 def VST3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6315                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6316
6317 def VST3LNdWB_fixed_Asm_8 :
6318         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6319                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6320 def VST3LNdWB_fixed_Asm_16 :
6321         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6322                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6323 def VST3LNdWB_fixed_Asm_32 :
6324         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6325                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6326 def VST3LNqWB_fixed_Asm_16 :
6327         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6328                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6329 def VST3LNqWB_fixed_Asm_32 :
6330         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6331                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6332 def VST3LNdWB_register_Asm_8 :
6333         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6334                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6335                        rGPR:$Rm, pred:$p)>;
6336 def VST3LNdWB_register_Asm_16 :
6337         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6338                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6339                        rGPR:$Rm, pred:$p)>;
6340 def VST3LNdWB_register_Asm_32 :
6341         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6342                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6343                        rGPR:$Rm, pred:$p)>;
6344 def VST3LNqWB_register_Asm_16 :
6345         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6346                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6347                        rGPR:$Rm, pred:$p)>;
6348 def VST3LNqWB_register_Asm_32 :
6349         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6350                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6351                        rGPR:$Rm, pred:$p)>;
6352
6353
6354 // VST3 multiple structure pseudo-instructions. These need special handling for
6355 // the vector operands that the normal instructions don't yet model.
6356 // FIXME: Remove these when the register classes and instructions are updated.
6357 def VST3dAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6358                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6359 def VST3dAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6360                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6361 def VST3dAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6362                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6363 def VST3qAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6364                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6365 def VST3qAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6366                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6367 def VST3qAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6368                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6369
6370 def VST3dWB_fixed_Asm_8 :
6371         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6372                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6373 def VST3dWB_fixed_Asm_16 :
6374         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6375                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6376 def VST3dWB_fixed_Asm_32 :
6377         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6378                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6379 def VST3qWB_fixed_Asm_8 :
6380         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6381                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6382 def VST3qWB_fixed_Asm_16 :
6383         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6384                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6385 def VST3qWB_fixed_Asm_32 :
6386         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6387                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6388 def VST3dWB_register_Asm_8 :
6389         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6390                   (ins VecListThreeD:$list, addrmode6:$addr,
6391                        rGPR:$Rm, pred:$p)>;
6392 def VST3dWB_register_Asm_16 :
6393         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6394                   (ins VecListThreeD:$list, addrmode6:$addr,
6395                        rGPR:$Rm, pred:$p)>;
6396 def VST3dWB_register_Asm_32 :
6397         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6398                   (ins VecListThreeD:$list, addrmode6:$addr,
6399                        rGPR:$Rm, pred:$p)>;
6400 def VST3qWB_register_Asm_8 :
6401         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6402                   (ins VecListThreeQ:$list, addrmode6:$addr,
6403                        rGPR:$Rm, pred:$p)>;
6404 def VST3qWB_register_Asm_16 :
6405         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6406                   (ins VecListThreeQ:$list, addrmode6:$addr,
6407                        rGPR:$Rm, pred:$p)>;
6408 def VST3qWB_register_Asm_32 :
6409         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6410                   (ins VecListThreeQ:$list, addrmode6:$addr,
6411                        rGPR:$Rm, pred:$p)>;
6412
6413 // VLD4 all-lanes pseudo-instructions. These need special handling for
6414 // the lane index that an InstAlias can't handle, so we use these instead.
6415 def VLD4DUPdAsm_8  : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6416                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6417 def VLD4DUPdAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6418                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6419 def VLD4DUPdAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6420                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6421 def VLD4DUPqAsm_8  : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6422                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6423 def VLD4DUPqAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6424                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6425 def VLD4DUPqAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6426                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6427
6428 def VLD4DUPdWB_fixed_Asm_8 :
6429         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6430                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6431 def VLD4DUPdWB_fixed_Asm_16 :
6432         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6433                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6434 def VLD4DUPdWB_fixed_Asm_32 :
6435         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6436                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6437 def VLD4DUPqWB_fixed_Asm_8 :
6438         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6439                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6440 def VLD4DUPqWB_fixed_Asm_16 :
6441         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6442                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6443 def VLD4DUPqWB_fixed_Asm_32 :
6444         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6445                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6446 def VLD4DUPdWB_register_Asm_8 :
6447         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6448                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6449                        rGPR:$Rm, pred:$p)>;
6450 def VLD4DUPdWB_register_Asm_16 :
6451         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6452                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6453                        rGPR:$Rm, pred:$p)>;
6454 def VLD4DUPdWB_register_Asm_32 :
6455         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6456                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6457                        rGPR:$Rm, pred:$p)>;
6458 def VLD4DUPqWB_register_Asm_8 :
6459         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6460                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6461                        rGPR:$Rm, pred:$p)>;
6462 def VLD4DUPqWB_register_Asm_16 :
6463         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6464                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6465                        rGPR:$Rm, pred:$p)>;
6466 def VLD4DUPqWB_register_Asm_32 :
6467         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6468                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6469                        rGPR:$Rm, pred:$p)>;
6470
6471
6472 // VLD4 single-lane pseudo-instructions. These need special handling for
6473 // the lane index that an InstAlias can't handle, so we use these instead.
6474 def VLD4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6475                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6476 def VLD4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6477                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6478 def VLD4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6479                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6480 def VLD4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6481                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6482 def VLD4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6483                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6484
6485 def VLD4LNdWB_fixed_Asm_8 :
6486         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6487                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6488 def VLD4LNdWB_fixed_Asm_16 :
6489         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6490                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6491 def VLD4LNdWB_fixed_Asm_32 :
6492         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6493                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6494 def VLD4LNqWB_fixed_Asm_16 :
6495         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6496                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6497 def VLD4LNqWB_fixed_Asm_32 :
6498         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6499                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6500 def VLD4LNdWB_register_Asm_8 :
6501         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6502                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6503                        rGPR:$Rm, pred:$p)>;
6504 def VLD4LNdWB_register_Asm_16 :
6505         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6506                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6507                        rGPR:$Rm, pred:$p)>;
6508 def VLD4LNdWB_register_Asm_32 :
6509         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6510                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6511                        rGPR:$Rm, pred:$p)>;
6512 def VLD4LNqWB_register_Asm_16 :
6513         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6514                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6515                        rGPR:$Rm, pred:$p)>;
6516 def VLD4LNqWB_register_Asm_32 :
6517         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6518                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6519                        rGPR:$Rm, pred:$p)>;
6520
6521
6522
6523 // VLD4 multiple structure pseudo-instructions. These need special handling for
6524 // the vector operands that the normal instructions don't yet model.
6525 // FIXME: Remove these when the register classes and instructions are updated.
6526 def VLD4dAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6527                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6528 def VLD4dAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6529                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6530 def VLD4dAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6531                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6532 def VLD4qAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6533                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6534 def VLD4qAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6535                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6536 def VLD4qAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6537                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6538
6539 def VLD4dWB_fixed_Asm_8 :
6540         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6541                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6542 def VLD4dWB_fixed_Asm_16 :
6543         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6544                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6545 def VLD4dWB_fixed_Asm_32 :
6546         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6547                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6548 def VLD4qWB_fixed_Asm_8 :
6549         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6550                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6551 def VLD4qWB_fixed_Asm_16 :
6552         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6553                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6554 def VLD4qWB_fixed_Asm_32 :
6555         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6556                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6557 def VLD4dWB_register_Asm_8 :
6558         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6559                   (ins VecListFourD:$list, addrmode6:$addr,
6560                        rGPR:$Rm, pred:$p)>;
6561 def VLD4dWB_register_Asm_16 :
6562         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6563                   (ins VecListFourD:$list, addrmode6:$addr,
6564                        rGPR:$Rm, pred:$p)>;
6565 def VLD4dWB_register_Asm_32 :
6566         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6567                   (ins VecListFourD:$list, addrmode6:$addr,
6568                        rGPR:$Rm, pred:$p)>;
6569 def VLD4qWB_register_Asm_8 :
6570         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6571                   (ins VecListFourQ:$list, addrmode6:$addr,
6572                        rGPR:$Rm, pred:$p)>;
6573 def VLD4qWB_register_Asm_16 :
6574         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6575                   (ins VecListFourQ:$list, addrmode6:$addr,
6576                        rGPR:$Rm, pred:$p)>;
6577 def VLD4qWB_register_Asm_32 :
6578         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6579                   (ins VecListFourQ:$list, addrmode6:$addr,
6580                        rGPR:$Rm, pred:$p)>;
6581
6582 // VST4 single-lane pseudo-instructions. These need special handling for
6583 // the lane index that an InstAlias can't handle, so we use these instead.
6584 def VST4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6585                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6586 def VST4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6587                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6588 def VST4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6589                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6590 def VST4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6591                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6592 def VST4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6593                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6594
6595 def VST4LNdWB_fixed_Asm_8 :
6596         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6597                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6598 def VST4LNdWB_fixed_Asm_16 :
6599         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6600                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6601 def VST4LNdWB_fixed_Asm_32 :
6602         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6603                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6604 def VST4LNqWB_fixed_Asm_16 :
6605         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6606                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6607 def VST4LNqWB_fixed_Asm_32 :
6608         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6609                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6610 def VST4LNdWB_register_Asm_8 :
6611         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6612                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6613                        rGPR:$Rm, pred:$p)>;
6614 def VST4LNdWB_register_Asm_16 :
6615         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6616                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6617                        rGPR:$Rm, pred:$p)>;
6618 def VST4LNdWB_register_Asm_32 :
6619         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6620                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6621                        rGPR:$Rm, pred:$p)>;
6622 def VST4LNqWB_register_Asm_16 :
6623         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6624                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6625                        rGPR:$Rm, pred:$p)>;
6626 def VST4LNqWB_register_Asm_32 :
6627         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6628                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6629                        rGPR:$Rm, pred:$p)>;
6630
6631
6632 // VST4 multiple structure pseudo-instructions. These need special handling for
6633 // the vector operands that the normal instructions don't yet model.
6634 // FIXME: Remove these when the register classes and instructions are updated.
6635 def VST4dAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6636                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6637 def VST4dAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6638                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6639 def VST4dAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6640                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6641 def VST4qAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6642                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6643 def VST4qAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6644                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6645 def VST4qAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6646                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6647
6648 def VST4dWB_fixed_Asm_8 :
6649         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6650                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6651 def VST4dWB_fixed_Asm_16 :
6652         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6653                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6654 def VST4dWB_fixed_Asm_32 :
6655         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6656                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6657 def VST4qWB_fixed_Asm_8 :
6658         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6659                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6660 def VST4qWB_fixed_Asm_16 :
6661         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6662                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6663 def VST4qWB_fixed_Asm_32 :
6664         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6665                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6666 def VST4dWB_register_Asm_8 :
6667         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6668                   (ins VecListFourD:$list, addrmode6:$addr,
6669                        rGPR:$Rm, pred:$p)>;
6670 def VST4dWB_register_Asm_16 :
6671         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6672                   (ins VecListFourD:$list, addrmode6:$addr,
6673                        rGPR:$Rm, pred:$p)>;
6674 def VST4dWB_register_Asm_32 :
6675         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6676                   (ins VecListFourD:$list, addrmode6:$addr,
6677                        rGPR:$Rm, pred:$p)>;
6678 def VST4qWB_register_Asm_8 :
6679         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6680                   (ins VecListFourQ:$list, addrmode6:$addr,
6681                        rGPR:$Rm, pred:$p)>;
6682 def VST4qWB_register_Asm_16 :
6683         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6684                   (ins VecListFourQ:$list, addrmode6:$addr,
6685                        rGPR:$Rm, pred:$p)>;
6686 def VST4qWB_register_Asm_32 :
6687         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6688                   (ins VecListFourQ:$list, addrmode6:$addr,
6689                        rGPR:$Rm, pred:$p)>;
6690
6691 // VMOV takes an optional datatype suffix
6692 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6693                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
6694 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6695                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
6696
6697 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6698 // D-register versions.
6699 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
6700                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6701 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
6702                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6703 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
6704                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6705 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
6706                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6707 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
6708                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6709 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
6710                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6711 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
6712                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6713 // Q-register versions.
6714 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
6715                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6716 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
6717                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6718 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
6719                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6720 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
6721                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6722 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
6723                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6724 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
6725                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6726 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
6727                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6728
6729 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6730 // D-register versions.
6731 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
6732                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6733 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
6734                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6735 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
6736                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6737 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
6738                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6739 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
6740                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6741 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
6742                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6743 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
6744                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6745 // Q-register versions.
6746 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
6747                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6748 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
6749                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6750 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
6751                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6752 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
6753                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6754 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
6755                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6756 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
6757                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6758 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
6759                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6760
6761 // Two-operand variants for VEXT
6762 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
6763                   (VEXTd8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_7:$imm, pred:$p)>;
6764 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
6765                   (VEXTd16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_3:$imm, pred:$p)>;
6766 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
6767                   (VEXTd32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_1:$imm, pred:$p)>;
6768
6769 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
6770                   (VEXTq8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_15:$imm, pred:$p)>;
6771 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
6772                   (VEXTq16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_7:$imm, pred:$p)>;
6773 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
6774                   (VEXTq32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_3:$imm, pred:$p)>;
6775 def : NEONInstAlias<"vext${p}.64 $Vdn, $Vm, $imm",
6776                   (VEXTq64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_1:$imm, pred:$p)>;
6777
6778 // Two-operand variants for VQDMULH
6779 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
6780                     (VQDMULHv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6781 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
6782                     (VQDMULHv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6783
6784 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
6785                     (VQDMULHv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6786 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
6787                     (VQDMULHv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6788
6789 // Two-operand variants for VMAX.
6790 def : NEONInstAlias<"vmax${p}.s8 $Vdn, $Vm",
6791                     (VMAXsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6792 def : NEONInstAlias<"vmax${p}.s16 $Vdn, $Vm",
6793                     (VMAXsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6794 def : NEONInstAlias<"vmax${p}.s32 $Vdn, $Vm",
6795                     (VMAXsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6796 def : NEONInstAlias<"vmax${p}.u8 $Vdn, $Vm",
6797                     (VMAXuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6798 def : NEONInstAlias<"vmax${p}.u16 $Vdn, $Vm",
6799                     (VMAXuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6800 def : NEONInstAlias<"vmax${p}.u32 $Vdn, $Vm",
6801                     (VMAXuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6802 def : NEONInstAlias<"vmax${p}.f32 $Vdn, $Vm",
6803                     (VMAXfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6804
6805 def : NEONInstAlias<"vmax${p}.s8 $Vdn, $Vm",
6806                     (VMAXsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6807 def : NEONInstAlias<"vmax${p}.s16 $Vdn, $Vm",
6808                     (VMAXsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6809 def : NEONInstAlias<"vmax${p}.s32 $Vdn, $Vm",
6810                     (VMAXsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6811 def : NEONInstAlias<"vmax${p}.u8 $Vdn, $Vm",
6812                     (VMAXuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6813 def : NEONInstAlias<"vmax${p}.u16 $Vdn, $Vm",
6814                     (VMAXuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6815 def : NEONInstAlias<"vmax${p}.u32 $Vdn, $Vm",
6816                     (VMAXuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6817 def : NEONInstAlias<"vmax${p}.f32 $Vdn, $Vm",
6818                     (VMAXfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6819
6820 // Two-operand variants for VMIN.
6821 def : NEONInstAlias<"vmin${p}.s8 $Vdn, $Vm",
6822                     (VMINsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6823 def : NEONInstAlias<"vmin${p}.s16 $Vdn, $Vm",
6824                     (VMINsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6825 def : NEONInstAlias<"vmin${p}.s32 $Vdn, $Vm",
6826                     (VMINsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6827 def : NEONInstAlias<"vmin${p}.u8 $Vdn, $Vm",
6828                     (VMINuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6829 def : NEONInstAlias<"vmin${p}.u16 $Vdn, $Vm",
6830                     (VMINuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6831 def : NEONInstAlias<"vmin${p}.u32 $Vdn, $Vm",
6832                     (VMINuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6833 def : NEONInstAlias<"vmin${p}.f32 $Vdn, $Vm",
6834                     (VMINfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6835
6836 def : NEONInstAlias<"vmin${p}.s8 $Vdn, $Vm",
6837                     (VMINsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6838 def : NEONInstAlias<"vmin${p}.s16 $Vdn, $Vm",
6839                     (VMINsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6840 def : NEONInstAlias<"vmin${p}.s32 $Vdn, $Vm",
6841                     (VMINsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6842 def : NEONInstAlias<"vmin${p}.u8 $Vdn, $Vm",
6843                     (VMINuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6844 def : NEONInstAlias<"vmin${p}.u16 $Vdn, $Vm",
6845                     (VMINuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6846 def : NEONInstAlias<"vmin${p}.u32 $Vdn, $Vm",
6847                     (VMINuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6848 def : NEONInstAlias<"vmin${p}.f32 $Vdn, $Vm",
6849                     (VMINfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6850
6851 // Two-operand variants for VPADD.
6852 def : NEONInstAlias<"vpadd${p}.i8 $Vdn, $Vm",
6853                     (VPADDi8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6854 def : NEONInstAlias<"vpadd${p}.i16 $Vdn, $Vm",
6855                     (VPADDi16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6856 def : NEONInstAlias<"vpadd${p}.i32 $Vdn, $Vm",
6857                     (VPADDi32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6858 def : NEONInstAlias<"vpadd${p}.f32 $Vdn, $Vm",
6859                     (VPADDf DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6860
6861 // Two-operand variants for VSRA.
6862     // Signed.
6863 def : NEONInstAlias<"vsra${p}.s8 $Vdm, $imm",
6864                     (VSRAsv8i8 DPR:$Vdm, DPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6865 def : NEONInstAlias<"vsra${p}.s16 $Vdm, $imm",
6866                     (VSRAsv4i16 DPR:$Vdm, DPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6867 def : NEONInstAlias<"vsra${p}.s32 $Vdm, $imm",
6868                     (VSRAsv2i32 DPR:$Vdm, DPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6869 def : NEONInstAlias<"vsra${p}.s64 $Vdm, $imm",
6870                     (VSRAsv1i64 DPR:$Vdm, DPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6871
6872 def : NEONInstAlias<"vsra${p}.s8 $Vdm, $imm",
6873                     (VSRAsv16i8 QPR:$Vdm, QPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6874 def : NEONInstAlias<"vsra${p}.s16 $Vdm, $imm",
6875                     (VSRAsv8i16 QPR:$Vdm, QPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6876 def : NEONInstAlias<"vsra${p}.s32 $Vdm, $imm",
6877                     (VSRAsv4i32 QPR:$Vdm, QPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6878 def : NEONInstAlias<"vsra${p}.s64 $Vdm, $imm",
6879                     (VSRAsv2i64 QPR:$Vdm, QPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6880
6881     // Unsigned.
6882 def : NEONInstAlias<"vsra${p}.u8 $Vdm, $imm",
6883                     (VSRAuv8i8 DPR:$Vdm, DPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6884 def : NEONInstAlias<"vsra${p}.u16 $Vdm, $imm",
6885                     (VSRAuv4i16 DPR:$Vdm, DPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6886 def : NEONInstAlias<"vsra${p}.u32 $Vdm, $imm",
6887                     (VSRAuv2i32 DPR:$Vdm, DPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6888 def : NEONInstAlias<"vsra${p}.u64 $Vdm, $imm",
6889                     (VSRAuv1i64 DPR:$Vdm, DPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6890
6891 def : NEONInstAlias<"vsra${p}.u8 $Vdm, $imm",
6892                     (VSRAuv16i8 QPR:$Vdm, QPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6893 def : NEONInstAlias<"vsra${p}.u16 $Vdm, $imm",
6894                     (VSRAuv8i16 QPR:$Vdm, QPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6895 def : NEONInstAlias<"vsra${p}.u32 $Vdm, $imm",
6896                     (VSRAuv4i32 QPR:$Vdm, QPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6897 def : NEONInstAlias<"vsra${p}.u64 $Vdm, $imm",
6898                     (VSRAuv2i64 QPR:$Vdm, QPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6899
6900 // Two-operand variants for VSRI.
6901 def : NEONInstAlias<"vsri${p}.8 $Vdm, $imm",
6902                     (VSRIv8i8 DPR:$Vdm, DPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6903 def : NEONInstAlias<"vsri${p}.16 $Vdm, $imm",
6904                     (VSRIv4i16 DPR:$Vdm, DPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6905 def : NEONInstAlias<"vsri${p}.32 $Vdm, $imm",
6906                     (VSRIv2i32 DPR:$Vdm, DPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6907 def : NEONInstAlias<"vsri${p}.64 $Vdm, $imm",
6908                     (VSRIv1i64 DPR:$Vdm, DPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6909
6910 def : NEONInstAlias<"vsri${p}.8 $Vdm, $imm",
6911                     (VSRIv16i8 QPR:$Vdm, QPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6912 def : NEONInstAlias<"vsri${p}.16 $Vdm, $imm",
6913                     (VSRIv8i16 QPR:$Vdm, QPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6914 def : NEONInstAlias<"vsri${p}.32 $Vdm, $imm",
6915                     (VSRIv4i32 QPR:$Vdm, QPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6916 def : NEONInstAlias<"vsri${p}.64 $Vdm, $imm",
6917                     (VSRIv2i64 QPR:$Vdm, QPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6918
6919 // Two-operand variants for VSLI.
6920 def : NEONInstAlias<"vsli${p}.8 $Vdm, $imm",
6921                     (VSLIv8i8 DPR:$Vdm, DPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6922 def : NEONInstAlias<"vsli${p}.16 $Vdm, $imm",
6923                     (VSLIv4i16 DPR:$Vdm, DPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6924 def : NEONInstAlias<"vsli${p}.32 $Vdm, $imm",
6925                     (VSLIv2i32 DPR:$Vdm, DPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6926 def : NEONInstAlias<"vsli${p}.64 $Vdm, $imm",
6927                     (VSLIv1i64 DPR:$Vdm, DPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6928
6929 def : NEONInstAlias<"vsli${p}.8 $Vdm, $imm",
6930                     (VSLIv16i8 QPR:$Vdm, QPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6931 def : NEONInstAlias<"vsli${p}.16 $Vdm, $imm",
6932                     (VSLIv8i16 QPR:$Vdm, QPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6933 def : NEONInstAlias<"vsli${p}.32 $Vdm, $imm",
6934                     (VSLIv4i32 QPR:$Vdm, QPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6935 def : NEONInstAlias<"vsli${p}.64 $Vdm, $imm",
6936                     (VSLIv2i64 QPR:$Vdm, QPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6937
6938 // VSWP allows, but does not require, a type suffix.
6939 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6940                          (VSWPd DPR:$Vd, DPR:$Vm, pred:$p)>;
6941 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6942                          (VSWPq QPR:$Vd, QPR:$Vm, pred:$p)>;
6943
6944 // VBIF, VBIT, and VBSL allow, but do not require, a type suffix.
6945 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6946                          (VBIFd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6947 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6948                          (VBITd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6949 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6950                          (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6951 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6952                          (VBIFq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6953 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6954                          (VBITq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6955 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6956                          (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6957
6958 // "vmov Rd, #-imm" can be handled via "vmvn".
6959 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6960                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6961 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6962                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6963 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6964                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6965 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6966                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6967
6968 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
6969 // these should restrict to just the Q register variants, but the register
6970 // classes are enough to match correctly regardless, so we keep it simple
6971 // and just use MnemonicAlias.
6972 def : NEONMnemonicAlias<"vbicq", "vbic">;
6973 def : NEONMnemonicAlias<"vandq", "vand">;
6974 def : NEONMnemonicAlias<"veorq", "veor">;
6975 def : NEONMnemonicAlias<"vorrq", "vorr">;
6976
6977 def : NEONMnemonicAlias<"vmovq", "vmov">;
6978 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
6979 // Explicit versions for floating point so that the FPImm variants get
6980 // handled early. The parser gets confused otherwise.
6981 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
6982 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
6983
6984 def : NEONMnemonicAlias<"vaddq", "vadd">;
6985 def : NEONMnemonicAlias<"vsubq", "vsub">;
6986
6987 def : NEONMnemonicAlias<"vminq", "vmin">;
6988 def : NEONMnemonicAlias<"vmaxq", "vmax">;
6989
6990 def : NEONMnemonicAlias<"vmulq", "vmul">;
6991
6992 def : NEONMnemonicAlias<"vabsq", "vabs">;
6993
6994 def : NEONMnemonicAlias<"vshlq", "vshl">;
6995 def : NEONMnemonicAlias<"vshrq", "vshr">;
6996
6997 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
6998
6999 def : NEONMnemonicAlias<"vcleq", "vcle">;
7000 def : NEONMnemonicAlias<"vceqq", "vceq">;
7001
7002 def : NEONMnemonicAlias<"vzipq", "vzip">;
7003 def : NEONMnemonicAlias<"vswpq", "vswp">;
7004
7005 def : NEONMnemonicAlias<"vrecpeq.f32", "vrecpe.f32">;
7006 def : NEONMnemonicAlias<"vrecpeq.u32", "vrecpe.u32">;
7007
7008
7009 // Alias for loading floating point immediates that aren't representable
7010 // using the vmov.f32 encoding but the bitpattern is representable using
7011 // the .i32 encoding.
7012 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
7013                      (VMOVv4i32 QPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;
7014 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
7015                      (VMOVv2i32 DPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;