lib/Target/ARM/ARMInstrNEON.td

   1 //===-- ARMInstrNEON.td - NEON support for ARM -------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  43 def nImmVMOVI32Neg : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  46 }
  47 def nImmVMOVF32 : Operand<i32> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  52 def nImmSplatI64 : Operand<i32> {
  53   let PrintMethod = "printNEONModImmOperand";
  54   let ParserMatchClass = nImmSplatI64AsmOperand;
  55 }
  56
  57 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  58 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  59 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  60 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  61   return ((uint64_t)Imm) < 8;
  62 }]> {
  63   let ParserMatchClass = VectorIndex8Operand;
  64   let PrintMethod = "printVectorIndex";
  65   let MIOperandInfo = (ops i32imm);
  66 }
  67 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  68   return ((uint64_t)Imm) < 4;
  69 }]> {
  70   let ParserMatchClass = VectorIndex16Operand;
  71   let PrintMethod = "printVectorIndex";
  72   let MIOperandInfo = (ops i32imm);
  73 }
  74 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  75   return ((uint64_t)Imm) < 2;
  76 }]> {
  77   let ParserMatchClass = VectorIndex32Operand;
  78   let PrintMethod = "printVectorIndex";
  79   let MIOperandInfo = (ops i32imm);
  80 }
  81
  82 // Register list of one D register.
  83 def VecListOneDAsmOperand : AsmOperandClass {
  84   let Name = "VecListOneD";
  85   let ParserMethod = "parseVectorList";
  86   let RenderMethod = "addVecListOperands";
  87 }
  88 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  89   let ParserMatchClass = VecListOneDAsmOperand;
  90 }
  91 // Register list of two sequential D registers.
  92 def VecListDPairAsmOperand : AsmOperandClass {
  93   let Name = "VecListDPair";
  94   let ParserMethod = "parseVectorList";
  95   let RenderMethod = "addVecListOperands";
  96 }
  97 def VecListDPair : RegisterOperand<DPair, "printVectorListTwo"> {
  98   let ParserMatchClass = VecListDPairAsmOperand;
  99 }
 100 // Register list of three sequential D registers.
 101 def VecListThreeDAsmOperand : AsmOperandClass {
 102   let Name = "VecListThreeD";
 103   let ParserMethod = "parseVectorList";
 104   let RenderMethod = "addVecListOperands";
 105 }
 106 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 107   let ParserMatchClass = VecListThreeDAsmOperand;
 108 }
 109 // Register list of four sequential D registers.
 110 def VecListFourDAsmOperand : AsmOperandClass {
 111   let Name = "VecListFourD";
 112   let ParserMethod = "parseVectorList";
 113   let RenderMethod = "addVecListOperands";
 114 }
 115 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 116   let ParserMatchClass = VecListFourDAsmOperand;
 117 }
 118 // Register list of two D registers spaced by 2 (two sequential Q registers).
 119 def VecListDPairSpacedAsmOperand : AsmOperandClass {
 120   let Name = "VecListDPairSpaced";
 121   let ParserMethod = "parseVectorList";
 122   let RenderMethod = "addVecListOperands";
 123 }
 124 def VecListDPairSpaced : RegisterOperand<DPair, "printVectorListTwoSpaced"> {
 125   let ParserMatchClass = VecListDPairSpacedAsmOperand;
 126 }
 127 // Register list of three D registers spaced by 2 (three Q registers).
 128 def VecListThreeQAsmOperand : AsmOperandClass {
 129   let Name = "VecListThreeQ";
 130   let ParserMethod = "parseVectorList";
 131   let RenderMethod = "addVecListOperands";
 132 }
 133 def VecListThreeQ : RegisterOperand<DPR, "printVectorListThreeSpaced"> {
 134   let ParserMatchClass = VecListThreeQAsmOperand;
 135 }
 136 // Register list of three D registers spaced by 2 (three Q registers).
 137 def VecListFourQAsmOperand : AsmOperandClass {
 138   let Name = "VecListFourQ";
 139   let ParserMethod = "parseVectorList";
 140   let RenderMethod = "addVecListOperands";
 141 }
 142 def VecListFourQ : RegisterOperand<DPR, "printVectorListFourSpaced"> {
 143   let ParserMatchClass = VecListFourQAsmOperand;
 144 }
 145
 146 // Register list of one D register, with "all lanes" subscripting.
 147 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 148   let Name = "VecListOneDAllLanes";
 149   let ParserMethod = "parseVectorList";
 150   let RenderMethod = "addVecListOperands";
 151 }
 152 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 153   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 154 }
 155 // Register list of two D registers, with "all lanes" subscripting.
 156 def VecListDPairAllLanesAsmOperand : AsmOperandClass {
 157   let Name = "VecListDPairAllLanes";
 158   let ParserMethod = "parseVectorList";
 159   let RenderMethod = "addVecListOperands";
 160 }
 161 def VecListDPairAllLanes : RegisterOperand<DPair,
 162                                            "printVectorListTwoAllLanes"> {
 163   let ParserMatchClass = VecListDPairAllLanesAsmOperand;
 164 }
 165 // Register list of two D registers spaced by 2 (two sequential Q registers).
 166 def VecListDPairSpacedAllLanesAsmOperand : AsmOperandClass {
 167   let Name = "VecListDPairSpacedAllLanes";
 168   let ParserMethod = "parseVectorList";
 169   let RenderMethod = "addVecListOperands";
 170 }
 171 def VecListDPairSpacedAllLanes : RegisterOperand<DPair,
 172                                          "printVectorListTwoSpacedAllLanes"> {
 173   let ParserMatchClass = VecListDPairSpacedAllLanesAsmOperand;
 174 }
 175 // Register list of three D registers, with "all lanes" subscripting.
 176 def VecListThreeDAllLanesAsmOperand : AsmOperandClass {
 177   let Name = "VecListThreeDAllLanes";
 178   let ParserMethod = "parseVectorList";
 179   let RenderMethod = "addVecListOperands";
 180 }
 181 def VecListThreeDAllLanes : RegisterOperand<DPR,
 182                                             "printVectorListThreeAllLanes"> {
 183   let ParserMatchClass = VecListThreeDAllLanesAsmOperand;
 184 }
 185 // Register list of three D registers spaced by 2 (three sequential Q regs).
 186 def VecListThreeQAllLanesAsmOperand : AsmOperandClass {
 187   let Name = "VecListThreeQAllLanes";
 188   let ParserMethod = "parseVectorList";
 189   let RenderMethod = "addVecListOperands";
 190 }
 191 def VecListThreeQAllLanes : RegisterOperand<DPR,
 192                                          "printVectorListThreeSpacedAllLanes"> {
 193   let ParserMatchClass = VecListThreeQAllLanesAsmOperand;
 194 }
 195 // Register list of four D registers, with "all lanes" subscripting.
 196 def VecListFourDAllLanesAsmOperand : AsmOperandClass {
 197   let Name = "VecListFourDAllLanes";
 198   let ParserMethod = "parseVectorList";
 199   let RenderMethod = "addVecListOperands";
 200 }
 201 def VecListFourDAllLanes : RegisterOperand<DPR, "printVectorListFourAllLanes"> {
 202   let ParserMatchClass = VecListFourDAllLanesAsmOperand;
 203 }
 204 // Register list of four D registers spaced by 2 (four sequential Q regs).
 205 def VecListFourQAllLanesAsmOperand : AsmOperandClass {
 206   let Name = "VecListFourQAllLanes";
 207   let ParserMethod = "parseVectorList";
 208   let RenderMethod = "addVecListOperands";
 209 }
 210 def VecListFourQAllLanes : RegisterOperand<DPR,
 211                                          "printVectorListFourSpacedAllLanes"> {
 212   let ParserMatchClass = VecListFourQAllLanesAsmOperand;
 213 }
 214
 215
 216 // Register list of one D register, with byte lane subscripting.
 217 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 218   let Name = "VecListOneDByteIndexed";
 219   let ParserMethod = "parseVectorList";
 220   let RenderMethod = "addVecListIndexedOperands";
 221 }
 222 def VecListOneDByteIndexed : Operand<i32> {
 223   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 224   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 225 }
 226 // ...with half-word lane subscripting.
 227 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 228   let Name = "VecListOneDHWordIndexed";
 229   let ParserMethod = "parseVectorList";
 230   let RenderMethod = "addVecListIndexedOperands";
 231 }
 232 def VecListOneDHWordIndexed : Operand<i32> {
 233   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 234   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 235 }
 236 // ...with word lane subscripting.
 237 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 238   let Name = "VecListOneDWordIndexed";
 239   let ParserMethod = "parseVectorList";
 240   let RenderMethod = "addVecListIndexedOperands";
 241 }
 242 def VecListOneDWordIndexed : Operand<i32> {
 243   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 244   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 245 }
 246
 247 // Register list of two D registers with byte lane subscripting.
 248 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 249   let Name = "VecListTwoDByteIndexed";
 250   let ParserMethod = "parseVectorList";
 251   let RenderMethod = "addVecListIndexedOperands";
 252 }
 253 def VecListTwoDByteIndexed : Operand<i32> {
 254   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 255   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 256 }
 257 // ...with half-word lane subscripting.
 258 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 259   let Name = "VecListTwoDHWordIndexed";
 260   let ParserMethod = "parseVectorList";
 261   let RenderMethod = "addVecListIndexedOperands";
 262 }
 263 def VecListTwoDHWordIndexed : Operand<i32> {
 264   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 265   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 266 }
 267 // ...with word lane subscripting.
 268 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 269   let Name = "VecListTwoDWordIndexed";
 270   let ParserMethod = "parseVectorList";
 271   let RenderMethod = "addVecListIndexedOperands";
 272 }
 273 def VecListTwoDWordIndexed : Operand<i32> {
 274   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 275   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 276 }
 277 // Register list of two Q registers with half-word lane subscripting.
 278 def VecListTwoQHWordIndexAsmOperand : AsmOperandClass {
 279   let Name = "VecListTwoQHWordIndexed";
 280   let ParserMethod = "parseVectorList";
 281   let RenderMethod = "addVecListIndexedOperands";
 282 }
 283 def VecListTwoQHWordIndexed : Operand<i32> {
 284   let ParserMatchClass = VecListTwoQHWordIndexAsmOperand;
 285   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 286 }
 287 // ...with word lane subscripting.
 288 def VecListTwoQWordIndexAsmOperand : AsmOperandClass {
 289   let Name = "VecListTwoQWordIndexed";
 290   let ParserMethod = "parseVectorList";
 291   let RenderMethod = "addVecListIndexedOperands";
 292 }
 293 def VecListTwoQWordIndexed : Operand<i32> {
 294   let ParserMatchClass = VecListTwoQWordIndexAsmOperand;
 295   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 296 }
 297
 298
 299 // Register list of three D registers with byte lane subscripting.
 300 def VecListThreeDByteIndexAsmOperand : AsmOperandClass {
 301   let Name = "VecListThreeDByteIndexed";
 302   let ParserMethod = "parseVectorList";
 303   let RenderMethod = "addVecListIndexedOperands";
 304 }
 305 def VecListThreeDByteIndexed : Operand<i32> {
 306   let ParserMatchClass = VecListThreeDByteIndexAsmOperand;
 307   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 308 }
 309 // ...with half-word lane subscripting.
 310 def VecListThreeDHWordIndexAsmOperand : AsmOperandClass {
 311   let Name = "VecListThreeDHWordIndexed";
 312   let ParserMethod = "parseVectorList";
 313   let RenderMethod = "addVecListIndexedOperands";
 314 }
 315 def VecListThreeDHWordIndexed : Operand<i32> {
 316   let ParserMatchClass = VecListThreeDHWordIndexAsmOperand;
 317   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 318 }
 319 // ...with word lane subscripting.
 320 def VecListThreeDWordIndexAsmOperand : AsmOperandClass {
 321   let Name = "VecListThreeDWordIndexed";
 322   let ParserMethod = "parseVectorList";
 323   let RenderMethod = "addVecListIndexedOperands";
 324 }
 325 def VecListThreeDWordIndexed : Operand<i32> {
 326   let ParserMatchClass = VecListThreeDWordIndexAsmOperand;
 327   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 328 }
 329 // Register list of three Q registers with half-word lane subscripting.
 330 def VecListThreeQHWordIndexAsmOperand : AsmOperandClass {
 331   let Name = "VecListThreeQHWordIndexed";
 332   let ParserMethod = "parseVectorList";
 333   let RenderMethod = "addVecListIndexedOperands";
 334 }
 335 def VecListThreeQHWordIndexed : Operand<i32> {
 336   let ParserMatchClass = VecListThreeQHWordIndexAsmOperand;
 337   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 338 }
 339 // ...with word lane subscripting.
 340 def VecListThreeQWordIndexAsmOperand : AsmOperandClass {
 341   let Name = "VecListThreeQWordIndexed";
 342   let ParserMethod = "parseVectorList";
 343   let RenderMethod = "addVecListIndexedOperands";
 344 }
 345 def VecListThreeQWordIndexed : Operand<i32> {
 346   let ParserMatchClass = VecListThreeQWordIndexAsmOperand;
 347   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 348 }
 349
 350 // Register list of four D registers with byte lane subscripting.
 351 def VecListFourDByteIndexAsmOperand : AsmOperandClass {
 352   let Name = "VecListFourDByteIndexed";
 353   let ParserMethod = "parseVectorList";
 354   let RenderMethod = "addVecListIndexedOperands";
 355 }
 356 def VecListFourDByteIndexed : Operand<i32> {
 357   let ParserMatchClass = VecListFourDByteIndexAsmOperand;
 358   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 359 }
 360 // ...with half-word lane subscripting.
 361 def VecListFourDHWordIndexAsmOperand : AsmOperandClass {
 362   let Name = "VecListFourDHWordIndexed";
 363   let ParserMethod = "parseVectorList";
 364   let RenderMethod = "addVecListIndexedOperands";
 365 }
 366 def VecListFourDHWordIndexed : Operand<i32> {
 367   let ParserMatchClass = VecListFourDHWordIndexAsmOperand;
 368   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 369 }
 370 // ...with word lane subscripting.
 371 def VecListFourDWordIndexAsmOperand : AsmOperandClass {
 372   let Name = "VecListFourDWordIndexed";
 373   let ParserMethod = "parseVectorList";
 374   let RenderMethod = "addVecListIndexedOperands";
 375 }
 376 def VecListFourDWordIndexed : Operand<i32> {
 377   let ParserMatchClass = VecListFourDWordIndexAsmOperand;
 378   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 379 }
 380 // Register list of four Q registers with half-word lane subscripting.
 381 def VecListFourQHWordIndexAsmOperand : AsmOperandClass {
 382   let Name = "VecListFourQHWordIndexed";
 383   let ParserMethod = "parseVectorList";
 384   let RenderMethod = "addVecListIndexedOperands";
 385 }
 386 def VecListFourQHWordIndexed : Operand<i32> {
 387   let ParserMatchClass = VecListFourQHWordIndexAsmOperand;
 388   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 389 }
 390 // ...with word lane subscripting.
 391 def VecListFourQWordIndexAsmOperand : AsmOperandClass {
 392   let Name = "VecListFourQWordIndexed";
 393   let ParserMethod = "parseVectorList";
 394   let RenderMethod = "addVecListIndexedOperands";
 395 }
 396 def VecListFourQWordIndexed : Operand<i32> {
 397   let ParserMatchClass = VecListFourQWordIndexAsmOperand;
 398   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 399 }
 400
 401 def dword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 402   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 403 }]>;
 404 def dword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 405                                  (store node:$val, node:$ptr), [{
 406   return cast<StoreSDNode>(N)->getAlignment() >= 8;
 407 }]>;
 408 def word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 409   return cast<LoadSDNode>(N)->getAlignment() == 4;
 410 }]>;
 411 def word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 412                                  (store node:$val, node:$ptr), [{
 413   return cast<StoreSDNode>(N)->getAlignment() == 4;
 414 }]>;
 415 def hword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 416   return cast<LoadSDNode>(N)->getAlignment() == 2;
 417 }]>;
 418 def hword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 419                                  (store node:$val, node:$ptr), [{
 420   return cast<StoreSDNode>(N)->getAlignment() == 2;
 421 }]>;
 422 def byte_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 423   return cast<LoadSDNode>(N)->getAlignment() == 1;
 424 }]>;
 425 def byte_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 426                              (store node:$val, node:$ptr), [{
 427   return cast<StoreSDNode>(N)->getAlignment() == 1;
 428 }]>;
 429 def non_word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 430   return cast<LoadSDNode>(N)->getAlignment() < 4;
 431 }]>;
 432 def non_word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 433                                     (store node:$val, node:$ptr), [{
 434   return cast<StoreSDNode>(N)->getAlignment() < 4;
 435 }]>;
 436
 437 //===----------------------------------------------------------------------===//
 438 // NEON-specific DAG Nodes.
 439 //===----------------------------------------------------------------------===//
 440
 441 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 442 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 443
 444 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 445 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 446 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 447 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 448 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 449 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 450 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 451 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 452 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 453 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 454 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 455
 456 // Types for vector shift by immediates.  The "SHX" version is for long and
 457 // narrow operations where the source and destination vectors have different
 458 // types.  The "SHINS" version is for shift and insert operations.
 459 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 460                                          SDTCisVT<2, i32>]>;
 461 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 462                                          SDTCisVT<2, i32>]>;
 463 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 464                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 465
 466 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 467 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 468 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 469 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 470 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 471 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 472 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 473
 474 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 475 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 476 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 477
 478 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 479 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 480 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 481 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 482 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 483 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 484
 485 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 486 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 487 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 488
 489 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 490 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 491
 492 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 493                                          SDTCisVT<2, i32>]>;
 494 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 495 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 496
 497 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 498 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 499 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 500 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 501
 502 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 503                                            SDTCisVT<2, i32>]>;
 504 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 505 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 506
 507 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 508                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 509                                                 SDTCisSameAs<0, 1>,
 510                                                 SDTCisSameAs<0, 2>,
 511                                                 SDTCisSameAs<0, 3>]>>;
 512
 513 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 514
 515 // VDUPLANE can produce a quad-register result from a double-register source,
 516 // so the result is not constrained to match the source.
 517 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 518                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 519                                                 SDTCisVT<2, i32>]>>;
 520
 521 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 522                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 523 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 524
 525 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 526 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 527 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 528 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 529
 530 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 531                                          SDTCisSameAs<0, 2>,
 532                                          SDTCisSameAs<0, 3>]>;
 533 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 534 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 535 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 536
 537 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 538                                          SDTCisSameAs<1, 2>]>;
 539 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 540 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 541
 542 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 543                                          SDTCisSameAs<0, 2>]>;
 544 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 545 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 546
 547 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 548   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 549   unsigned EltBits = 0;
 550   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 551   return (EltBits == 32 && EltVal == 0);
 552 }]>;
 553
 554 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 555   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 556   unsigned EltBits = 0;
 557   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 558   return (EltBits == 8 && EltVal == 0xff);
 559 }]>;
 560
 561 //===----------------------------------------------------------------------===//
 562 // NEON load / store instructions
 563 //===----------------------------------------------------------------------===//
 564
 565 // Use VLDM to load a Q register as a D register pair.
 566 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 567 def VLDMQIA
 568   : PseudoVFPLdStM<(outs DPair:$dst), (ins GPR:$Rn),
 569                     IIC_fpLoad_m, "",
 570                    [(set DPair:$dst, (v2f64 (load GPR:$Rn)))]>;
 571
 572 // Use VSTM to store a Q register as a D register pair.
 573 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 574 def VSTMQIA
 575   : PseudoVFPLdStM<(outs), (ins DPair:$src, GPR:$Rn),
 576                     IIC_fpStore_m, "",
 577                    [(store (v2f64 DPair:$src), GPR:$Rn)]>;
 578
 579 // Classes for VLD* pseudo-instructions with multi-register operands.
 580 // These are expanded to real instructions after register allocation.
 581 class VLDQPseudo<InstrItinClass itin>
 582   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 583 class VLDQWBPseudo<InstrItinClass itin>
 584   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 585                 (ins addrmode6:$addr, am6offset:$offset), itin,
 586                 "$addr.addr = $wb">;
 587 class VLDQWBfixedPseudo<InstrItinClass itin>
 588   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 589                 (ins addrmode6:$addr), itin,
 590                 "$addr.addr = $wb">;
 591 class VLDQWBregisterPseudo<InstrItinClass itin>
 592   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 593                 (ins addrmode6:$addr, rGPR:$offset), itin,
 594                 "$addr.addr = $wb">;
 595
 596 class VLDQQPseudo<InstrItinClass itin>
 597   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 598 class VLDQQWBPseudo<InstrItinClass itin>
 599   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 600                 (ins addrmode6:$addr, am6offset:$offset), itin,
 601                 "$addr.addr = $wb">;
 602 class VLDQQWBfixedPseudo<InstrItinClass itin>
 603   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 604                 (ins addrmode6:$addr), itin,
 605                 "$addr.addr = $wb">;
 606 class VLDQQWBregisterPseudo<InstrItinClass itin>
 607   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 608                 (ins addrmode6:$addr, rGPR:$offset), itin,
 609                 "$addr.addr = $wb">;
 610
 611
 612 class VLDQQQQPseudo<InstrItinClass itin>
 613   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 614                 "$src = $dst">;
 615 class VLDQQQQWBPseudo<InstrItinClass itin>
 616   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 617                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 618                 "$addr.addr = $wb, $src = $dst">;
 619
 620 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 621
 622 //   VLD1     : Vector Load (multiple single elements)
 623 class VLD1D<bits<4> op7_4, string Dt>
 624   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 625           (ins addrmode6:$Rn), IIC_VLD1,
 626           "vld1", Dt, "$Vd, $Rn", "", []> {
 627   let Rm = 0b1111;
 628   let Inst{4} = Rn{4};
 629   let DecoderMethod = "DecodeVLDST1Instruction";
 630 }
 631 class VLD1Q<bits<4> op7_4, string Dt>
 632   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd),
 633           (ins addrmode6:$Rn), IIC_VLD1x2,
 634           "vld1", Dt, "$Vd, $Rn", "", []> {
 635   let Rm = 0b1111;
 636   let Inst{5-4} = Rn{5-4};
 637   let DecoderMethod = "DecodeVLDST1Instruction";
 638 }
 639
 640 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 641 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 642 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 643 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 644
 645 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 646 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 647 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 648 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 649
 650 // ...with address register writeback:
 651 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 652   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 653                      (ins addrmode6:$Rn), IIC_VLD1u,
 654                      "vld1", Dt, "$Vd, $Rn!",
 655                      "$Rn.addr = $wb", []> {
 656     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 657     let Inst{4} = Rn{4};
 658     let DecoderMethod = "DecodeVLDST1Instruction";
 659     let AsmMatchConverter = "cvtVLDwbFixed";
 660   }
 661   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 662                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 663                         "vld1", Dt, "$Vd, $Rn, $Rm",
 664                         "$Rn.addr = $wb", []> {
 665     let Inst{4} = Rn{4};
 666     let DecoderMethod = "DecodeVLDST1Instruction";
 667     let AsmMatchConverter = "cvtVLDwbRegister";
 668   }
 669 }
 670 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 671   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 672                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 673                      "vld1", Dt, "$Vd, $Rn!",
 674                      "$Rn.addr = $wb", []> {
 675     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 676     let Inst{5-4} = Rn{5-4};
 677     let DecoderMethod = "DecodeVLDST1Instruction";
 678     let AsmMatchConverter = "cvtVLDwbFixed";
 679   }
 680   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 681                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 682                         "vld1", Dt, "$Vd, $Rn, $Rm",
 683                         "$Rn.addr = $wb", []> {
 684     let Inst{5-4} = Rn{5-4};
 685     let DecoderMethod = "DecodeVLDST1Instruction";
 686     let AsmMatchConverter = "cvtVLDwbRegister";
 687   }
 688 }
 689
 690 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 691 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 692 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 693 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 694 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 695 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 696 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 697 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 698
 699 // ...with 3 registers
 700 class VLD1D3<bits<4> op7_4, string Dt>
 701   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 702           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 703           "$Vd, $Rn", "", []> {
 704   let Rm = 0b1111;
 705   let Inst{4} = Rn{4};
 706   let DecoderMethod = "DecodeVLDST1Instruction";
 707 }
 708 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 709   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 710                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 711                      "vld1", Dt, "$Vd, $Rn!",
 712                      "$Rn.addr = $wb", []> {
 713     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 714     let Inst{4} = Rn{4};
 715     let DecoderMethod = "DecodeVLDST1Instruction";
 716     let AsmMatchConverter = "cvtVLDwbFixed";
 717   }
 718   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 719                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 720                         "vld1", Dt, "$Vd, $Rn, $Rm",
 721                         "$Rn.addr = $wb", []> {
 722     let Inst{4} = Rn{4};
 723     let DecoderMethod = "DecodeVLDST1Instruction";
 724     let AsmMatchConverter = "cvtVLDwbRegister";
 725   }
 726 }
 727
 728 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 729 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 730 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 731 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 732
 733 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 734 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 735 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 736 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 737
 738 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 739
 740 // ...with 4 registers
 741 class VLD1D4<bits<4> op7_4, string Dt>
 742   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 743           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 744           "$Vd, $Rn", "", []> {
 745   let Rm = 0b1111;
 746   let Inst{5-4} = Rn{5-4};
 747   let DecoderMethod = "DecodeVLDST1Instruction";
 748 }
 749 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 750   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 751                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 752                      "vld1", Dt, "$Vd, $Rn!",
 753                      "$Rn.addr = $wb", []> {
 754     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 755     let Inst{5-4} = Rn{5-4};
 756     let DecoderMethod = "DecodeVLDST1Instruction";
 757     let AsmMatchConverter = "cvtVLDwbFixed";
 758   }
 759   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 760                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 761                         "vld1", Dt, "$Vd, $Rn, $Rm",
 762                         "$Rn.addr = $wb", []> {
 763     let Inst{5-4} = Rn{5-4};
 764     let DecoderMethod = "DecodeVLDST1Instruction";
 765     let AsmMatchConverter = "cvtVLDwbRegister";
 766   }
 767 }
 768
 769 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 770 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 771 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 772 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 773
 774 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 775 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 776 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 777 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 778
 779 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 780
 781 //   VLD2     : Vector Load (multiple 2-element structures)
 782 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 783            InstrItinClass itin>
 784   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 785           (ins addrmode6:$Rn), itin,
 786           "vld2", Dt, "$Vd, $Rn", "", []> {
 787   let Rm = 0b1111;
 788   let Inst{5-4} = Rn{5-4};
 789   let DecoderMethod = "DecodeVLDST2Instruction";
 790 }
 791
 792 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2>;
 793 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2>;
 794 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2>;
 795
 796 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 797 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 798 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 799
 800 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 801 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 802 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 803
 804 // ...with address register writeback:
 805 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 806                   RegisterOperand VdTy, InstrItinClass itin> {
 807   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 808                      (ins addrmode6:$Rn), itin,
 809                      "vld2", Dt, "$Vd, $Rn!",
 810                      "$Rn.addr = $wb", []> {
 811     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 812     let Inst{5-4} = Rn{5-4};
 813     let DecoderMethod = "DecodeVLDST2Instruction";
 814     let AsmMatchConverter = "cvtVLDwbFixed";
 815   }
 816   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 817                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 818                         "vld2", Dt, "$Vd, $Rn, $Rm",
 819                         "$Rn.addr = $wb", []> {
 820     let Inst{5-4} = Rn{5-4};
 821     let DecoderMethod = "DecodeVLDST2Instruction";
 822     let AsmMatchConverter = "cvtVLDwbRegister";
 823   }
 824 }
 825
 826 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2u>;
 827 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2u>;
 828 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2u>;
 829
 830 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 831 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 832 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 833
 834 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 835 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 836 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 837 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 838 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 839 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 840
 841 // ...with double-spaced registers
 842 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2>;
 843 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2>;
 844 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2>;
 845 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2u>;
 846 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2u>;
 847 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2u>;
 848
 849 //   VLD3     : Vector Load (multiple 3-element structures)
 850 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 851   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 852           (ins addrmode6:$Rn), IIC_VLD3,
 853           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 854   let Rm = 0b1111;
 855   let Inst{4} = Rn{4};
 856   let DecoderMethod = "DecodeVLDST3Instruction";
 857 }
 858
 859 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 860 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 861 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 862
 863 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 864 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 865 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 866
 867 // ...with address register writeback:
 868 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 869   : NLdSt<0, 0b10, op11_8, op7_4,
 870           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 871           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 872           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 873           "$Rn.addr = $wb", []> {
 874   let Inst{4} = Rn{4};
 875   let DecoderMethod = "DecodeVLDST3Instruction";
 876 }
 877
 878 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 879 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 880 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 881
 882 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 883 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 884 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 885
 886 // ...with double-spaced registers:
 887 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 888 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 889 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 890 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 891 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 892 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 893
 894 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 895 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 896 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 897
 898 // ...alternate versions to be allocated odd register numbers:
 899 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 900 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 901 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 902
 903 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 904 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 905 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 906
 907 //   VLD4     : Vector Load (multiple 4-element structures)
 908 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 909   : NLdSt<0, 0b10, op11_8, op7_4,
 910           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 911           (ins addrmode6:$Rn), IIC_VLD4,
 912           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 913   let Rm = 0b1111;
 914   let Inst{5-4} = Rn{5-4};
 915   let DecoderMethod = "DecodeVLDST4Instruction";
 916 }
 917
 918 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 919 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 920 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 921
 922 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 923 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 924 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 925
 926 // ...with address register writeback:
 927 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 928   : NLdSt<0, 0b10, op11_8, op7_4,
 929           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 930           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 931           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 932           "$Rn.addr = $wb", []> {
 933   let Inst{5-4} = Rn{5-4};
 934   let DecoderMethod = "DecodeVLDST4Instruction";
 935 }
 936
 937 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 938 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 939 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 940
 941 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 942 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 943 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 944
 945 // ...with double-spaced registers:
 946 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 947 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 948 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 949 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 950 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 951 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 952
 953 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 954 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 955 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 956
 957 // ...alternate versions to be allocated odd register numbers:
 958 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 959 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 960 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 961
 962 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 963 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 964 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 965
 966 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 967
 968 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 969 // These are expanded to real instructions after register allocation.
 970 class VLDQLNPseudo<InstrItinClass itin>
 971   : PseudoNLdSt<(outs QPR:$dst),
 972                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 973                 itin, "$src = $dst">;
 974 class VLDQLNWBPseudo<InstrItinClass itin>
 975   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 976                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 977                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 978 class VLDQQLNPseudo<InstrItinClass itin>
 979   : PseudoNLdSt<(outs QQPR:$dst),
 980                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 981                 itin, "$src = $dst">;
 982 class VLDQQLNWBPseudo<InstrItinClass itin>
 983   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 984                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 985                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 986 class VLDQQQQLNPseudo<InstrItinClass itin>
 987   : PseudoNLdSt<(outs QQQQPR:$dst),
 988                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 989                 itin, "$src = $dst">;
 990 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 991   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 992                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 993                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 994
 995 //   VLD1LN   : Vector Load (single element to one lane)
 996 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 997              PatFrag LoadOp>
 998   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 999           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
1000           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
1001           "$src = $Vd",
1002           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
1003                                          (i32 (LoadOp addrmode6:$Rn)),
1004                                          imm:$lane))]> {
1005   let Rm = 0b1111;
1006   let DecoderMethod = "DecodeVLD1LN";
1007 }
1008 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1009              PatFrag LoadOp>
1010   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
1011           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
1012           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
1013           "$src = $Vd",
1014           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
1015                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
1016                                          imm:$lane))]> {
1017   let Rm = 0b1111;
1018   let DecoderMethod = "DecodeVLD1LN";
1019 }
1020 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
1021   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
1022                                                (i32 (LoadOp addrmode6:$addr)),
1023                                                imm:$lane))];
1024 }
1025
1026 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
1027   let Inst{7-5} = lane{2-0};
1028 }
1029 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
1030   let Inst{7-6} = lane{1-0};
1031   let Inst{5-4} = Rn{5-4};
1032 }
1033 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
1034   let Inst{7} = lane{0};
1035   let Inst{5-4} = Rn{5-4};
1036 }
1037
1038 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
1039 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
1040 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
1041
1042 def : Pat<(vector_insert (v2f32 DPR:$src),
1043                          (f32 (load addrmode6:$addr)), imm:$lane),
1044           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1045 def : Pat<(vector_insert (v4f32 QPR:$src),
1046                          (f32 (load addrmode6:$addr)), imm:$lane),
1047           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1048
1049 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1050
1051 // ...with address register writeback:
1052 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1053   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
1054           (ins addrmode6:$Rn, am6offset:$Rm,
1055            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
1056           "\\{$Vd[$lane]\\}, $Rn$Rm",
1057           "$src = $Vd, $Rn.addr = $wb", []> {
1058   let DecoderMethod = "DecodeVLD1LN";
1059 }
1060
1061 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
1062   let Inst{7-5} = lane{2-0};
1063 }
1064 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
1065   let Inst{7-6} = lane{1-0};
1066   let Inst{4}   = Rn{4};
1067 }
1068 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
1069   let Inst{7} = lane{0};
1070   let Inst{5} = Rn{4};
1071   let Inst{4} = Rn{4};
1072 }
1073
1074 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
1075 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1076 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1077
1078 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
1079 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1080   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
1081           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
1082           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
1083           "$src1 = $Vd, $src2 = $dst2", []> {
1084   let Rm = 0b1111;
1085   let Inst{4}   = Rn{4};
1086   let DecoderMethod = "DecodeVLD2LN";
1087 }
1088
1089 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
1090   let Inst{7-5} = lane{2-0};
1091 }
1092 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
1093   let Inst{7-6} = lane{1-0};
1094 }
1095 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
1096   let Inst{7} = lane{0};
1097 }
1098
1099 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
1100 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1101 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1102
1103 // ...with double-spaced registers:
1104 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
1105   let Inst{7-6} = lane{1-0};
1106 }
1107 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
1108   let Inst{7} = lane{0};
1109 }
1110
1111 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1112 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1113
1114 // ...with address register writeback:
1115 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1116   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1117           (ins addrmode6:$Rn, am6offset:$Rm,
1118            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
1119           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
1120           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
1121   let Inst{4}   = Rn{4};
1122   let DecoderMethod = "DecodeVLD2LN";
1123 }
1124
1125 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
1126   let Inst{7-5} = lane{2-0};
1127 }
1128 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
1129   let Inst{7-6} = lane{1-0};
1130 }
1131 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
1132   let Inst{7} = lane{0};
1133 }
1134
1135 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
1136 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1137 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1138
1139 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
1140   let Inst{7-6} = lane{1-0};
1141 }
1142 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
1143   let Inst{7} = lane{0};
1144 }
1145
1146 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1147 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1148
1149 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
1150 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1151   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1152           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
1153           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
1154           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
1155           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
1156   let Rm = 0b1111;
1157   let DecoderMethod = "DecodeVLD3LN";
1158 }
1159
1160 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
1161   let Inst{7-5} = lane{2-0};
1162 }
1163 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
1164   let Inst{7-6} = lane{1-0};
1165 }
1166 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
1167   let Inst{7}   = lane{0};
1168 }
1169
1170 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
1171 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1172 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1173
1174 // ...with double-spaced registers:
1175 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
1176   let Inst{7-6} = lane{1-0};
1177 }
1178 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
1179   let Inst{7}   = lane{0};
1180 }
1181
1182 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1183 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1184
1185 // ...with address register writeback:
1186 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1187   : NLdStLn<1, 0b10, op11_8, op7_4,
1188           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1189           (ins addrmode6:$Rn, am6offset:$Rm,
1190            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1191           IIC_VLD3lnu, "vld3", Dt,
1192           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
1193           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
1194           []> {
1195   let DecoderMethod = "DecodeVLD3LN";
1196 }
1197
1198 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
1199   let Inst{7-5} = lane{2-0};
1200 }
1201 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
1202   let Inst{7-6} = lane{1-0};
1203 }
1204 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1205   let Inst{7} = lane{0};
1206 }
1207
1208 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1209 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1210 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1211
1212 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1213   let Inst{7-6} = lane{1-0};
1214 }
1215 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1216   let Inst{7} = lane{0};
1217 }
1218
1219 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1220 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1221
1222 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1223 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1224   : NLdStLn<1, 0b10, op11_8, op7_4,
1225           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1226           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1227           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1228           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1229           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1230   let Rm = 0b1111;
1231   let Inst{4} = Rn{4};
1232   let DecoderMethod = "DecodeVLD4LN";
1233 }
1234
1235 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1236   let Inst{7-5} = lane{2-0};
1237 }
1238 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1239   let Inst{7-6} = lane{1-0};
1240 }
1241 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1242   let Inst{7} = lane{0};
1243   let Inst{5} = Rn{5};
1244 }
1245
1246 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1247 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1248 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1249
1250 // ...with double-spaced registers:
1251 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1252   let Inst{7-6} = lane{1-0};
1253 }
1254 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1255   let Inst{7} = lane{0};
1256   let Inst{5} = Rn{5};
1257 }
1258
1259 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1260 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1261
1262 // ...with address register writeback:
1263 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1264   : NLdStLn<1, 0b10, op11_8, op7_4,
1265           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1266           (ins addrmode6:$Rn, am6offset:$Rm,
1267            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1268           IIC_VLD4lnu, "vld4", Dt,
1269 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1270 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1271           []> {
1272   let Inst{4}   = Rn{4};
1273   let DecoderMethod = "DecodeVLD4LN"  ;
1274 }
1275
1276 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1277   let Inst{7-5} = lane{2-0};
1278 }
1279 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1280   let Inst{7-6} = lane{1-0};
1281 }
1282 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1283   let Inst{7} = lane{0};
1284   let Inst{5} = Rn{5};
1285 }
1286
1287 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1288 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1289 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1290
1291 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1292   let Inst{7-6} = lane{1-0};
1293 }
1294 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1295   let Inst{7} = lane{0};
1296   let Inst{5} = Rn{5};
1297 }
1298
1299 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1300 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1301
1302 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1303
1304 //   VLD1DUP  : Vector Load (single element to all lanes)
1305 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1306   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1307           (ins addrmode6dup:$Rn),
1308           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1309           [(set VecListOneDAllLanes:$Vd,
1310                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1311   let Rm = 0b1111;
1312   let Inst{4} = Rn{4};
1313   let DecoderMethod = "DecodeVLD1DupInstruction";
1314 }
1315 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1316 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1317 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1318
1319 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1320           (VLD1DUPd32 addrmode6:$addr)>;
1321
1322 class VLD1QDUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1323   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListDPairAllLanes:$Vd),
1324           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1325           "vld1", Dt, "$Vd, $Rn", "",
1326           [(set VecListDPairAllLanes:$Vd,
1327                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1328   let Rm = 0b1111;
1329   let Inst{4} = Rn{4};
1330   let DecoderMethod = "DecodeVLD1DupInstruction";
1331 }
1332
1333 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8", v16i8, extloadi8>;
1334 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16", v8i16, extloadi16>;
1335 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32", v4i32, load>;
1336
1337 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1338           (VLD1DUPq32 addrmode6:$addr)>;
1339
1340 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1341 // ...with address register writeback:
1342 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1343   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1344                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1345                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1346                      "vld1", Dt, "$Vd, $Rn!",
1347                      "$Rn.addr = $wb", []> {
1348     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1349     let Inst{4} = Rn{4};
1350     let DecoderMethod = "DecodeVLD1DupInstruction";
1351     let AsmMatchConverter = "cvtVLDwbFixed";
1352   }
1353   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1354                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1355                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1356                         "vld1", Dt, "$Vd, $Rn, $Rm",
1357                         "$Rn.addr = $wb", []> {
1358     let Inst{4} = Rn{4};
1359     let DecoderMethod = "DecodeVLD1DupInstruction";
1360     let AsmMatchConverter = "cvtVLDwbRegister";
1361   }
1362 }
1363 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1364   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1365                      (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1366                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1367                      "vld1", Dt, "$Vd, $Rn!",
1368                      "$Rn.addr = $wb", []> {
1369     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1370     let Inst{4} = Rn{4};
1371     let DecoderMethod = "DecodeVLD1DupInstruction";
1372     let AsmMatchConverter = "cvtVLDwbFixed";
1373   }
1374   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1375                         (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1376                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1377                         "vld1", Dt, "$Vd, $Rn, $Rm",
1378                         "$Rn.addr = $wb", []> {
1379     let Inst{4} = Rn{4};
1380     let DecoderMethod = "DecodeVLD1DupInstruction";
1381     let AsmMatchConverter = "cvtVLDwbRegister";
1382   }
1383 }
1384
1385 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1386 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1387 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1388
1389 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1390 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1391 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1392
1393 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1394 class VLD2DUP<bits<4> op7_4, string Dt, RegisterOperand VdTy>
1395   : NLdSt<1, 0b10, 0b1101, op7_4, (outs VdTy:$Vd),
1396           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1397           "vld2", Dt, "$Vd, $Rn", "", []> {
1398   let Rm = 0b1111;
1399   let Inst{4} = Rn{4};
1400   let DecoderMethod = "DecodeVLD2DupInstruction";
1401 }
1402
1403 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8",  VecListDPairAllLanes>;
1404 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16", VecListDPairAllLanes>;
1405 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32", VecListDPairAllLanes>;
1406
1407 // ...with double-spaced registers
1408 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8",  VecListDPairSpacedAllLanes>;
1409 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1410 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1411
1412 // ...with address register writeback:
1413 multiclass VLD2DUPWB<bits<4> op7_4, string Dt, RegisterOperand VdTy> {
1414   def _fixed : NLdSt<1, 0b10, 0b1101, op7_4,
1415                      (outs VdTy:$Vd, GPR:$wb),
1416                      (ins addrmode6dup:$Rn), IIC_VLD2dupu,
1417                      "vld2", Dt, "$Vd, $Rn!",
1418                      "$Rn.addr = $wb", []> {
1419     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1420     let Inst{4} = Rn{4};
1421     let DecoderMethod = "DecodeVLD2DupInstruction";
1422     let AsmMatchConverter = "cvtVLDwbFixed";
1423   }
1424   def _register : NLdSt<1, 0b10, 0b1101, op7_4,
1425                         (outs VdTy:$Vd, GPR:$wb),
1426                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD2dupu,
1427                         "vld2", Dt, "$Vd, $Rn, $Rm",
1428                         "$Rn.addr = $wb", []> {
1429     let Inst{4} = Rn{4};
1430     let DecoderMethod = "DecodeVLD2DupInstruction";
1431     let AsmMatchConverter = "cvtVLDwbRegister";
1432   }
1433 }
1434
1435 defm VLD2DUPd8wb    : VLD2DUPWB<{0,0,0,0}, "8",  VecListDPairAllLanes>;
1436 defm VLD2DUPd16wb   : VLD2DUPWB<{0,1,0,?}, "16", VecListDPairAllLanes>;
1437 defm VLD2DUPd32wb   : VLD2DUPWB<{1,0,0,?}, "32", VecListDPairAllLanes>;
1438
1439 defm VLD2DUPd8x2wb  : VLD2DUPWB<{0,0,1,0}, "8",  VecListDPairSpacedAllLanes>;
1440 defm VLD2DUPd16x2wb : VLD2DUPWB<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1441 defm VLD2DUPd32x2wb : VLD2DUPWB<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1442
1443 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1444 class VLD3DUP<bits<4> op7_4, string Dt>
1445   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1446           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1447           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1448   let Rm = 0b1111;
1449   let Inst{4} = 0;
1450   let DecoderMethod = "DecodeVLD3DupInstruction";
1451 }
1452
1453 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1454 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1455 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1456
1457 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1458 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1459 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1460
1461 // ...with double-spaced registers (not used for codegen):
1462 def VLD3DUPq8  : VLD3DUP<{0,0,1,?}, "8">;
1463 def VLD3DUPq16 : VLD3DUP<{0,1,1,?}, "16">;
1464 def VLD3DUPq32 : VLD3DUP<{1,0,1,?}, "32">;
1465
1466 // ...with address register writeback:
1467 class VLD3DUPWB<bits<4> op7_4, string Dt>
1468   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1469           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1470           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1471           "$Rn.addr = $wb", []> {
1472   let Inst{4} = 0;
1473   let DecoderMethod = "DecodeVLD3DupInstruction";
1474 }
1475
1476 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1477 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1478 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1479
1480 def VLD3DUPq8_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1481 def VLD3DUPq16_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1482 def VLD3DUPq32_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1483
1484 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1485 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1486 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1487
1488 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1489 class VLD4DUP<bits<4> op7_4, string Dt>
1490   : NLdSt<1, 0b10, 0b1111, op7_4,
1491           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1492           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1493           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1494   let Rm = 0b1111;
1495   let Inst{4} = Rn{4};
1496   let DecoderMethod = "DecodeVLD4DupInstruction";
1497 }
1498
1499 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1500 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1501 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1502
1503 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1504 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1505 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1506
1507 // ...with double-spaced registers (not used for codegen):
1508 def VLD4DUPq8  : VLD4DUP<{0,0,1,?}, "8">;
1509 def VLD4DUPq16 : VLD4DUP<{0,1,1,?}, "16">;
1510 def VLD4DUPq32 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1511
1512 // ...with address register writeback:
1513 class VLD4DUPWB<bits<4> op7_4, string Dt>
1514   : NLdSt<1, 0b10, 0b1111, op7_4,
1515           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1516           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1517           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1518           "$Rn.addr = $wb", []> {
1519   let Inst{4} = Rn{4};
1520   let DecoderMethod = "DecodeVLD4DupInstruction";
1521 }
1522
1523 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1524 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1525 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1526
1527 def VLD4DUPq8_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1528 def VLD4DUPq16_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1529 def VLD4DUPq32_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1530
1531 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1532 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1533 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1534
1535 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1536
1537 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1538
1539 // Classes for VST* pseudo-instructions with multi-register operands.
1540 // These are expanded to real instructions after register allocation.
1541 class VSTQPseudo<InstrItinClass itin>
1542   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1543 class VSTQWBPseudo<InstrItinClass itin>
1544   : PseudoNLdSt<(outs GPR:$wb),
1545                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1546                 "$addr.addr = $wb">;
1547 class VSTQWBfixedPseudo<InstrItinClass itin>
1548   : PseudoNLdSt<(outs GPR:$wb),
1549                 (ins addrmode6:$addr, QPR:$src), itin,
1550                 "$addr.addr = $wb">;
1551 class VSTQWBregisterPseudo<InstrItinClass itin>
1552   : PseudoNLdSt<(outs GPR:$wb),
1553                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1554                 "$addr.addr = $wb">;
1555 class VSTQQPseudo<InstrItinClass itin>
1556   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1557 class VSTQQWBPseudo<InstrItinClass itin>
1558   : PseudoNLdSt<(outs GPR:$wb),
1559                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1560                 "$addr.addr = $wb">;
1561 class VSTQQWBfixedPseudo<InstrItinClass itin>
1562   : PseudoNLdSt<(outs GPR:$wb),
1563                 (ins addrmode6:$addr, QQPR:$src), itin,
1564                 "$addr.addr = $wb">;
1565 class VSTQQWBregisterPseudo<InstrItinClass itin>
1566   : PseudoNLdSt<(outs GPR:$wb),
1567                 (ins addrmode6:$addr, rGPR:$offset, QQPR:$src), itin,
1568                 "$addr.addr = $wb">;
1569
1570 class VSTQQQQPseudo<InstrItinClass itin>
1571   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1572 class VSTQQQQWBPseudo<InstrItinClass itin>
1573   : PseudoNLdSt<(outs GPR:$wb),
1574                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1575                 "$addr.addr = $wb">;
1576
1577 //   VST1     : Vector Store (multiple single elements)
1578 class VST1D<bits<4> op7_4, string Dt>
1579   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1580           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1581   let Rm = 0b1111;
1582   let Inst{4} = Rn{4};
1583   let DecoderMethod = "DecodeVLDST1Instruction";
1584 }
1585 class VST1Q<bits<4> op7_4, string Dt>
1586   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListDPair:$Vd),
1587           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1588   let Rm = 0b1111;
1589   let Inst{5-4} = Rn{5-4};
1590   let DecoderMethod = "DecodeVLDST1Instruction";
1591 }
1592
1593 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1594 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1595 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1596 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1597
1598 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1599 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1600 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1601 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1602
1603 // ...with address register writeback:
1604 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1605   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1606                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1607                      "vst1", Dt, "$Vd, $Rn!",
1608                      "$Rn.addr = $wb", []> {
1609     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1610     let Inst{4} = Rn{4};
1611     let DecoderMethod = "DecodeVLDST1Instruction";
1612     let AsmMatchConverter = "cvtVSTwbFixed";
1613   }
1614   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1615                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1616                         IIC_VLD1u,
1617                         "vst1", Dt, "$Vd, $Rn, $Rm",
1618                         "$Rn.addr = $wb", []> {
1619     let Inst{4} = Rn{4};
1620     let DecoderMethod = "DecodeVLDST1Instruction";
1621     let AsmMatchConverter = "cvtVSTwbRegister";
1622   }
1623 }
1624 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1625   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1626                     (ins addrmode6:$Rn, VecListDPair:$Vd), IIC_VLD1x2u,
1627                      "vst1", Dt, "$Vd, $Rn!",
1628                      "$Rn.addr = $wb", []> {
1629     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1630     let Inst{5-4} = Rn{5-4};
1631     let DecoderMethod = "DecodeVLDST1Instruction";
1632     let AsmMatchConverter = "cvtVSTwbFixed";
1633   }
1634   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1635                         (ins addrmode6:$Rn, rGPR:$Rm, VecListDPair:$Vd),
1636                         IIC_VLD1x2u,
1637                         "vst1", Dt, "$Vd, $Rn, $Rm",
1638                         "$Rn.addr = $wb", []> {
1639     let Inst{5-4} = Rn{5-4};
1640     let DecoderMethod = "DecodeVLDST1Instruction";
1641     let AsmMatchConverter = "cvtVSTwbRegister";
1642   }
1643 }
1644
1645 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1646 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1647 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1648 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1649
1650 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1651 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1652 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1653 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1654
1655 // ...with 3 registers
1656 class VST1D3<bits<4> op7_4, string Dt>
1657   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1658           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1659           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1660   let Rm = 0b1111;
1661   let Inst{4} = Rn{4};
1662   let DecoderMethod = "DecodeVLDST1Instruction";
1663 }
1664 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1665   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1666                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1667                      "vst1", Dt, "$Vd, $Rn!",
1668                      "$Rn.addr = $wb", []> {
1669     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1670     let Inst{5-4} = Rn{5-4};
1671     let DecoderMethod = "DecodeVLDST1Instruction";
1672     let AsmMatchConverter = "cvtVSTwbFixed";
1673   }
1674   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1675                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1676                         IIC_VLD1x3u,
1677                         "vst1", Dt, "$Vd, $Rn, $Rm",
1678                         "$Rn.addr = $wb", []> {
1679     let Inst{5-4} = Rn{5-4};
1680     let DecoderMethod = "DecodeVLDST1Instruction";
1681     let AsmMatchConverter = "cvtVSTwbRegister";
1682   }
1683 }
1684
1685 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1686 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1687 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1688 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1689
1690 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1691 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1692 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1693 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1694
1695 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1696 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1697 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1698
1699 // ...with 4 registers
1700 class VST1D4<bits<4> op7_4, string Dt>
1701   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1702           (ins addrmode6:$Rn, VecListFourD:$Vd),
1703           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1704           []> {
1705   let Rm = 0b1111;
1706   let Inst{5-4} = Rn{5-4};
1707   let DecoderMethod = "DecodeVLDST1Instruction";
1708 }
1709 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1710   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1711                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1712                      "vst1", Dt, "$Vd, $Rn!",
1713                      "$Rn.addr = $wb", []> {
1714     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1715     let Inst{5-4} = Rn{5-4};
1716     let DecoderMethod = "DecodeVLDST1Instruction";
1717     let AsmMatchConverter = "cvtVSTwbFixed";
1718   }
1719   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1720                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1721                         IIC_VLD1x4u,
1722                         "vst1", Dt, "$Vd, $Rn, $Rm",
1723                         "$Rn.addr = $wb", []> {
1724     let Inst{5-4} = Rn{5-4};
1725     let DecoderMethod = "DecodeVLDST1Instruction";
1726     let AsmMatchConverter = "cvtVSTwbRegister";
1727   }
1728 }
1729
1730 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1731 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1732 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1733 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1734
1735 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1736 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1737 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1738 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1739
1740 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1741 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1742 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1743
1744 //   VST2     : Vector Store (multiple 2-element structures)
1745 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1746             InstrItinClass itin>
1747   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1748           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1749   let Rm = 0b1111;
1750   let Inst{5-4} = Rn{5-4};
1751   let DecoderMethod = "DecodeVLDST2Instruction";
1752 }
1753
1754 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListDPair, IIC_VST2>;
1755 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VST2>;
1756 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VST2>;
1757
1758 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2>;
1759 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2>;
1760 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2>;
1761
1762 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1763 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1764 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1765
1766 // ...with address register writeback:
1767 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1768                    RegisterOperand VdTy> {
1769   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1770                      (ins addrmode6:$Rn, VdTy:$Vd), IIC_VLD1u,
1771                      "vst2", Dt, "$Vd, $Rn!",
1772                      "$Rn.addr = $wb", []> {
1773     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1774     let Inst{5-4} = Rn{5-4};
1775     let DecoderMethod = "DecodeVLDST2Instruction";
1776     let AsmMatchConverter = "cvtVSTwbFixed";
1777   }
1778   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1779                         (ins addrmode6:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1780                         "vst2", Dt, "$Vd, $Rn, $Rm",
1781                         "$Rn.addr = $wb", []> {
1782     let Inst{5-4} = Rn{5-4};
1783     let DecoderMethod = "DecodeVLDST2Instruction";
1784     let AsmMatchConverter = "cvtVSTwbRegister";
1785   }
1786 }
1787 multiclass VST2QWB<bits<4> op7_4, string Dt> {
1788   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1789                      (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1790                      "vst2", Dt, "$Vd, $Rn!",
1791                      "$Rn.addr = $wb", []> {
1792     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1793     let Inst{5-4} = Rn{5-4};
1794     let DecoderMethod = "DecodeVLDST2Instruction";
1795     let AsmMatchConverter = "cvtVSTwbFixed";
1796   }
1797   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1798                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1799                         IIC_VLD1u,
1800                         "vst2", Dt, "$Vd, $Rn, $Rm",
1801                         "$Rn.addr = $wb", []> {
1802     let Inst{5-4} = Rn{5-4};
1803     let DecoderMethod = "DecodeVLDST2Instruction";
1804     let AsmMatchConverter = "cvtVSTwbRegister";
1805   }
1806 }
1807
1808 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListDPair>;
1809 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListDPair>;
1810 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListDPair>;
1811
1812 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8">;
1813 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16">;
1814 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32">;
1815
1816 def VST2q8PseudoWB_fixed     : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1817 def VST2q16PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1818 def VST2q32PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1819 def VST2q8PseudoWB_register  : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1820 def VST2q16PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1821 def VST2q32PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1822
1823 // ...with double-spaced registers
1824 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced, IIC_VST2>;
1825 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VST2>;
1826 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VST2>;
1827 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced>;
1828 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced>;
1829 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced>;
1830
1831 //   VST3     : Vector Store (multiple 3-element structures)
1832 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1833   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1834           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1835           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1836   let Rm = 0b1111;
1837   let Inst{4} = Rn{4};
1838   let DecoderMethod = "DecodeVLDST3Instruction";
1839 }
1840
1841 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1842 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1843 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1844
1845 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1846 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1847 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1848
1849 // ...with address register writeback:
1850 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1851   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1852           (ins addrmode6:$Rn, am6offset:$Rm,
1853            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1854           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1855           "$Rn.addr = $wb", []> {
1856   let Inst{4} = Rn{4};
1857   let DecoderMethod = "DecodeVLDST3Instruction";
1858 }
1859
1860 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1861 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1862 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1863
1864 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1865 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1866 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1867
1868 // ...with double-spaced registers:
1869 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1870 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1871 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1872 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1873 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1874 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1875
1876 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1877 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1878 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1879
1880 // ...alternate versions to be allocated odd register numbers:
1881 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1882 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1883 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1884
1885 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1886 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1887 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1888
1889 //   VST4     : Vector Store (multiple 4-element structures)
1890 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1891   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1892           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1893           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1894           "", []> {
1895   let Rm = 0b1111;
1896   let Inst{5-4} = Rn{5-4};
1897   let DecoderMethod = "DecodeVLDST4Instruction";
1898 }
1899
1900 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1901 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1902 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1903
1904 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1905 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1906 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1907
1908 // ...with address register writeback:
1909 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1910   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1911           (ins addrmode6:$Rn, am6offset:$Rm,
1912            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1913            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1914           "$Rn.addr = $wb", []> {
1915   let Inst{5-4} = Rn{5-4};
1916   let DecoderMethod = "DecodeVLDST4Instruction";
1917 }
1918
1919 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1920 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1921 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1922
1923 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1924 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1925 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1926
1927 // ...with double-spaced registers:
1928 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1929 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1930 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1931 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1932 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1933 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1934
1935 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1936 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1937 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1938
1939 // ...alternate versions to be allocated odd register numbers:
1940 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1941 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1942 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1943
1944 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1945 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1946 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1947
1948 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1949
1950 // Classes for VST*LN pseudo-instructions with multi-register operands.
1951 // These are expanded to real instructions after register allocation.
1952 class VSTQLNPseudo<InstrItinClass itin>
1953   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1954                 itin, "">;
1955 class VSTQLNWBPseudo<InstrItinClass itin>
1956   : PseudoNLdSt<(outs GPR:$wb),
1957                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1958                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1959 class VSTQQLNPseudo<InstrItinClass itin>
1960   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1961                 itin, "">;
1962 class VSTQQLNWBPseudo<InstrItinClass itin>
1963   : PseudoNLdSt<(outs GPR:$wb),
1964                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1965                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1966 class VSTQQQQLNPseudo<InstrItinClass itin>
1967   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1968                 itin, "">;
1969 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1970   : PseudoNLdSt<(outs GPR:$wb),
1971                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1972                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1973
1974 //   VST1LN   : Vector Store (single element from one lane)
1975 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1976              PatFrag StoreOp, SDNode ExtractOp, Operand AddrMode>
1977   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1978           (ins AddrMode:$Rn, DPR:$Vd, nohash_imm:$lane),
1979           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1980           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), AddrMode:$Rn)]> {
1981   let Rm = 0b1111;
1982   let DecoderMethod = "DecodeVST1LN";
1983 }
1984 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1985   : VSTQLNPseudo<IIC_VST1ln> {
1986   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1987                           addrmode6:$addr)];
1988 }
1989
1990 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1991                        NEONvgetlaneu, addrmode6> {
1992   let Inst{7-5} = lane{2-0};
1993 }
1994 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1995                        NEONvgetlaneu, addrmode6> {
1996   let Inst{7-6} = lane{1-0};
1997   let Inst{4}   = Rn{4};
1998 }
1999
2000 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt,
2001                        addrmode6oneL32> {
2002   let Inst{7}   = lane{0};
2003   let Inst{5-4} = Rn{5-4};
2004 }
2005
2006 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
2007 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
2008 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
2009
2010 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
2011           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
2012 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
2013           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
2014
2015 // ...with address register writeback:
2016 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
2017                PatFrag StoreOp, SDNode ExtractOp, Operand AdrMode>
2018   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2019           (ins AdrMode:$Rn, am6offset:$Rm,
2020            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
2021           "\\{$Vd[$lane]\\}, $Rn$Rm",
2022           "$Rn.addr = $wb",
2023           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
2024                                   AdrMode:$Rn, am6offset:$Rm))]> {
2025   let DecoderMethod = "DecodeVST1LN";
2026 }
2027 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
2028   : VSTQLNWBPseudo<IIC_VST1lnu> {
2029   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
2030                                         addrmode6:$addr, am6offset:$offset))];
2031 }
2032
2033 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
2034                              NEONvgetlaneu, addrmode6> {
2035   let Inst{7-5} = lane{2-0};
2036 }
2037 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
2038                              NEONvgetlaneu, addrmode6> {
2039   let Inst{7-6} = lane{1-0};
2040   let Inst{4}   = Rn{4};
2041 }
2042 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
2043                              extractelt, addrmode6oneL32> {
2044   let Inst{7}   = lane{0};
2045   let Inst{5-4} = Rn{5-4};
2046 }
2047
2048 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
2049 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
2050 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
2051
2052 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2053
2054 //   VST2LN   : Vector Store (single 2-element structure from one lane)
2055 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2056   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2057           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
2058           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
2059           "", []> {
2060   let Rm = 0b1111;
2061   let Inst{4}   = Rn{4};
2062   let DecoderMethod = "DecodeVST2LN";
2063 }
2064
2065 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
2066   let Inst{7-5} = lane{2-0};
2067 }
2068 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
2069   let Inst{7-6} = lane{1-0};
2070 }
2071 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
2072   let Inst{7}   = lane{0};
2073 }
2074
2075 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
2076 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2077 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2078
2079 // ...with double-spaced registers:
2080 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
2081   let Inst{7-6} = lane{1-0};
2082   let Inst{4}   = Rn{4};
2083 }
2084 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
2085   let Inst{7}   = lane{0};
2086   let Inst{4}   = Rn{4};
2087 }
2088
2089 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2090 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2091
2092 // ...with address register writeback:
2093 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2094   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2095           (ins addrmode6:$Rn, am6offset:$Rm,
2096            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
2097           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
2098           "$Rn.addr = $wb", []> {
2099   let Inst{4}   = Rn{4};
2100   let DecoderMethod = "DecodeVST2LN";
2101 }
2102
2103 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
2104   let Inst{7-5} = lane{2-0};
2105 }
2106 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
2107   let Inst{7-6} = lane{1-0};
2108 }
2109 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
2110   let Inst{7}   = lane{0};
2111 }
2112
2113 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
2114 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2115 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2116
2117 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
2118   let Inst{7-6} = lane{1-0};
2119 }
2120 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
2121   let Inst{7}   = lane{0};
2122 }
2123
2124 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2125 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2126
2127 //   VST3LN   : Vector Store (single 3-element structure from one lane)
2128 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2129   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2130           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
2131            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
2132           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
2133   let Rm = 0b1111;
2134   let DecoderMethod = "DecodeVST3LN";
2135 }
2136
2137 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
2138   let Inst{7-5} = lane{2-0};
2139 }
2140 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
2141   let Inst{7-6} = lane{1-0};
2142 }
2143 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
2144   let Inst{7}   = lane{0};
2145 }
2146
2147 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
2148 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2149 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2150
2151 // ...with double-spaced registers:
2152 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
2153   let Inst{7-6} = lane{1-0};
2154 }
2155 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
2156   let Inst{7}   = lane{0};
2157 }
2158
2159 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2160 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2161
2162 // ...with address register writeback:
2163 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2164   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2165           (ins addrmode6:$Rn, am6offset:$Rm,
2166            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
2167           IIC_VST3lnu, "vst3", Dt,
2168           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
2169           "$Rn.addr = $wb", []> {
2170   let DecoderMethod = "DecodeVST3LN";
2171 }
2172
2173 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2174   let Inst{7-5} = lane{2-0};
2175 }
2176 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2177   let Inst{7-6} = lane{1-0};
2178 }
2179 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2180   let Inst{7}   = lane{0};
2181 }
2182
2183 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2184 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2185 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2186
2187 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2188   let Inst{7-6} = lane{1-0};
2189 }
2190 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2191   let Inst{7}   = lane{0};
2192 }
2193
2194 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2195 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2196
2197 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2198 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2199   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2200           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2201            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2202           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2203           "", []> {
2204   let Rm = 0b1111;
2205   let Inst{4} = Rn{4};
2206   let DecoderMethod = "DecodeVST4LN";
2207 }
2208
2209 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2210   let Inst{7-5} = lane{2-0};
2211 }
2212 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2213   let Inst{7-6} = lane{1-0};
2214 }
2215 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2216   let Inst{7}   = lane{0};
2217   let Inst{5} = Rn{5};
2218 }
2219
2220 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2221 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2222 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2223
2224 // ...with double-spaced registers:
2225 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2226   let Inst{7-6} = lane{1-0};
2227 }
2228 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2229   let Inst{7}   = lane{0};
2230   let Inst{5} = Rn{5};
2231 }
2232
2233 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2234 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2235
2236 // ...with address register writeback:
2237 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2238   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2239           (ins addrmode6:$Rn, am6offset:$Rm,
2240            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2241           IIC_VST4lnu, "vst4", Dt,
2242   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2243           "$Rn.addr = $wb", []> {
2244   let Inst{4} = Rn{4};
2245   let DecoderMethod = "DecodeVST4LN";
2246 }
2247
2248 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2249   let Inst{7-5} = lane{2-0};
2250 }
2251 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2252   let Inst{7-6} = lane{1-0};
2253 }
2254 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2255   let Inst{7}   = lane{0};
2256   let Inst{5} = Rn{5};
2257 }
2258
2259 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2260 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2261 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2262
2263 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2264   let Inst{7-6} = lane{1-0};
2265 }
2266 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2267   let Inst{7}   = lane{0};
2268   let Inst{5} = Rn{5};
2269 }
2270
2271 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2272 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2273
2274 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2275
2276 // Use vld1/vst1 for unaligned f64 load / store
2277 def : Pat<(f64 (hword_alignedload addrmode6:$addr)),
2278           (VLD1d16 addrmode6:$addr)>, Requires<[IsLE]>;
2279 def : Pat<(hword_alignedstore (f64 DPR:$value), addrmode6:$addr),
2280           (VST1d16 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2281 def : Pat<(f64 (byte_alignedload addrmode6:$addr)),
2282           (VLD1d8 addrmode6:$addr)>, Requires<[IsLE]>;
2283 def : Pat<(byte_alignedstore (f64 DPR:$value), addrmode6:$addr),
2284           (VST1d8 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2285 def : Pat<(f64 (non_word_alignedload addrmode6:$addr)),
2286           (VLD1d64 addrmode6:$addr)>, Requires<[IsBE]>;
2287 def : Pat<(non_word_alignedstore (f64 DPR:$value), addrmode6:$addr),
2288           (VST1d64 addrmode6:$addr, DPR:$value)>, Requires<[IsBE]>;
2289
2290 // Use vld1/vst1 for Q and QQ. Also use them for unaligned v2f64
2291 // load / store if it's legal.
2292 def : Pat<(v2f64 (dword_alignedload addrmode6:$addr)),
2293           (VLD1q64 addrmode6:$addr)>;
2294 def : Pat<(dword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2295           (VST1q64 addrmode6:$addr, QPR:$value)>;
2296 def : Pat<(v2f64 (word_alignedload addrmode6:$addr)),
2297           (VLD1q32 addrmode6:$addr)>;
2298 def : Pat<(word_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2299           (VST1q32 addrmode6:$addr, QPR:$value)>;
2300 def : Pat<(v2f64 (hword_alignedload addrmode6:$addr)),
2301           (VLD1q16 addrmode6:$addr)>, Requires<[IsLE]>;
2302 def : Pat<(hword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2303           (VST1q16 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2304 def : Pat<(v2f64 (byte_alignedload addrmode6:$addr)),
2305           (VLD1q8 addrmode6:$addr)>, Requires<[IsLE]>;
2306 def : Pat<(byte_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2307           (VST1q8 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2308
2309 //===----------------------------------------------------------------------===//
2310 // NEON pattern fragments
2311 //===----------------------------------------------------------------------===//
2312
2313 // Extract D sub-registers of Q registers.
2314 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2315   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2316   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2317 }]>;
2318 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2319   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2320   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2321 }]>;
2322 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2323   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2324   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2325 }]>;
2326 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2327   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2328   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2329 }]>;
2330
2331 // Extract S sub-registers of Q/D registers.
2332 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2333   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2334   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2335 }]>;
2336
2337 // Translate lane numbers from Q registers to D subregs.
2338 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2339   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2340 }]>;
2341 def SubReg_i16_lane : SDNodeXForm<imm, [{
2342   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2343 }]>;
2344 def SubReg_i32_lane : SDNodeXForm<imm, [{
2345   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2346 }]>;
2347
2348 //===----------------------------------------------------------------------===//
2349 // Instruction Classes
2350 //===----------------------------------------------------------------------===//
2351
2352 // Basic 2-register operations: double- and quad-register.
2353 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2354            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2355            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2356   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2357         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2358         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2359 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2360            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2361            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2362   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2363         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2364         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2365
2366 // Basic 2-register intrinsics, both double- and quad-register.
2367 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2368               bits<2> op17_16, bits<5> op11_7, bit op4,
2369               InstrItinClass itin, string OpcodeStr, string Dt,
2370               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2371   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2372         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2373         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2374 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2375               bits<2> op17_16, bits<5> op11_7, bit op4,
2376               InstrItinClass itin, string OpcodeStr, string Dt,
2377               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2378   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2379         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2380         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2381
2382 // Narrow 2-register operations.
2383 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2384            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2385            InstrItinClass itin, string OpcodeStr, string Dt,
2386            ValueType TyD, ValueType TyQ, SDNode OpNode>
2387   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2388         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2389         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2390
2391 // Narrow 2-register intrinsics.
2392 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2393               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2394               InstrItinClass itin, string OpcodeStr, string Dt,
2395               ValueType TyD, ValueType TyQ, SDPatternOperator IntOp>
2396   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2397         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2398         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2399
2400 // Long 2-register operations (currently only used for VMOVL).
2401 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2402            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2403            InstrItinClass itin, string OpcodeStr, string Dt,
2404            ValueType TyQ, ValueType TyD, SDNode OpNode>
2405   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2406         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2407         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2408
2409 // Long 2-register intrinsics.
2410 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2411               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2412               InstrItinClass itin, string OpcodeStr, string Dt,
2413               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2414   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2415         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2416         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2417
2418 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2419 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2420   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2421         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2422         OpcodeStr, Dt, "$Vd, $Vm",
2423         "$src1 = $Vd, $src2 = $Vm", []>;
2424 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2425                   InstrItinClass itin, string OpcodeStr, string Dt>
2426   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2427         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2428         "$src1 = $Vd, $src2 = $Vm", []>;
2429
2430 // Basic 3-register operations: double- and quad-register.
2431 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2432            InstrItinClass itin, string OpcodeStr, string Dt,
2433            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2434   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2435         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2436         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2437         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2438   // All of these have a two-operand InstAlias.
2439   let TwoOperandAliasConstraint = "$Vn = $Vd";
2440   let isCommutable = Commutable;
2441 }
2442 // Same as N3VD but no data type.
2443 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2444            InstrItinClass itin, string OpcodeStr,
2445            ValueType ResTy, ValueType OpTy,
2446            SDNode OpNode, bit Commutable>
2447   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2448          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2449          OpcodeStr, "$Vd, $Vn, $Vm", "",
2450          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2451   // All of these have a two-operand InstAlias.
2452   let TwoOperandAliasConstraint = "$Vn = $Vd";
2453   let isCommutable = Commutable;
2454 }
2455
2456 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2457              InstrItinClass itin, string OpcodeStr, string Dt,
2458              ValueType Ty, SDNode ShOp>
2459   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2460         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2461         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2462         [(set (Ty DPR:$Vd),
2463               (Ty (ShOp (Ty DPR:$Vn),
2464                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2465   // All of these have a two-operand InstAlias.
2466   let TwoOperandAliasConstraint = "$Vn = $Vd";
2467   let isCommutable = 0;
2468 }
2469 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2470                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2471   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2472         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2473         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2474         [(set (Ty DPR:$Vd),
2475               (Ty (ShOp (Ty DPR:$Vn),
2476                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2477   // All of these have a two-operand InstAlias.
2478   let TwoOperandAliasConstraint = "$Vn = $Vd";
2479   let isCommutable = 0;
2480 }
2481
2482 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2483            InstrItinClass itin, string OpcodeStr, string Dt,
2484            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2485   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2486         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2487         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2488         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2489   // All of these have a two-operand InstAlias.
2490   let TwoOperandAliasConstraint = "$Vn = $Vd";
2491   let isCommutable = Commutable;
2492 }
2493 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2494            InstrItinClass itin, string OpcodeStr,
2495            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2496   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2497          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2498          OpcodeStr, "$Vd, $Vn, $Vm", "",
2499          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2500   // All of these have a two-operand InstAlias.
2501   let TwoOperandAliasConstraint = "$Vn = $Vd";
2502   let isCommutable = Commutable;
2503 }
2504 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2505              InstrItinClass itin, string OpcodeStr, string Dt,
2506              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2507   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2508         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2509         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2510         [(set (ResTy QPR:$Vd),
2511               (ResTy (ShOp (ResTy QPR:$Vn),
2512                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2513                                                 imm:$lane)))))]> {
2514   // All of these have a two-operand InstAlias.
2515   let TwoOperandAliasConstraint = "$Vn = $Vd";
2516   let isCommutable = 0;
2517 }
2518 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2519                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2520   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2521         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2522         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2523         [(set (ResTy QPR:$Vd),
2524               (ResTy (ShOp (ResTy QPR:$Vn),
2525                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2526                                                 imm:$lane)))))]> {
2527   // All of these have a two-operand InstAlias.
2528   let TwoOperandAliasConstraint = "$Vn = $Vd";
2529   let isCommutable = 0;
2530 }
2531
2532 // Basic 3-register intrinsics, both double- and quad-register.
2533 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2534               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2535               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2536   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2537         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2538         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2539         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2540   // All of these have a two-operand InstAlias.
2541   let TwoOperandAliasConstraint = "$Vn = $Vd";
2542   let isCommutable = Commutable;
2543 }
2544
2545 class N3VDIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2546                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2547                 string Dt, ValueType ResTy, ValueType OpTy,
2548                 SDPatternOperator IntOp, bit Commutable>
2549   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2550           (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin, OpcodeStr, Dt,
2551           ResTy, OpTy, IntOp, Commutable,
2552           [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2553
2554 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2555                 string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2556   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2557         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2558         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2559         [(set (Ty DPR:$Vd),
2560               (Ty (IntOp (Ty DPR:$Vn),
2561                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2562                                            imm:$lane)))))]> {
2563   let isCommutable = 0;
2564 }
2565
2566 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2567                   string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2568   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2569         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2570         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2571         [(set (Ty DPR:$Vd),
2572               (Ty (IntOp (Ty DPR:$Vn),
2573                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2574   let isCommutable = 0;
2575 }
2576 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2577               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2578               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2579   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2580         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2581         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2582         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2583   let TwoOperandAliasConstraint = "$Vm = $Vd";
2584   let isCommutable = 0;
2585 }
2586
2587 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2588               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2589               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2590   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2591         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2592         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2593         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2594   // All of these have a two-operand InstAlias.
2595   let TwoOperandAliasConstraint = "$Vn = $Vd";
2596   let isCommutable = Commutable;
2597 }
2598
2599 class N3VQIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2600                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2601                 string Dt, ValueType ResTy, ValueType OpTy,
2602                 SDPatternOperator IntOp, bit Commutable>
2603   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2604           (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin, OpcodeStr, Dt,
2605           ResTy, OpTy, IntOp, Commutable,
2606           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2607
2608 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2609                 string OpcodeStr, string Dt,
2610                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2611   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2612         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2613         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2614         [(set (ResTy QPR:$Vd),
2615               (ResTy (IntOp (ResTy QPR:$Vn),
2616                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2617                                                  imm:$lane)))))]> {
2618   let isCommutable = 0;
2619 }
2620 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2621                   string OpcodeStr, string Dt,
2622                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2623   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2624         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2625         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2626         [(set (ResTy QPR:$Vd),
2627               (ResTy (IntOp (ResTy QPR:$Vn),
2628                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2629                                                  imm:$lane)))))]> {
2630   let isCommutable = 0;
2631 }
2632 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2633               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2634               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2635   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2636         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2637         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2638         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2639   let TwoOperandAliasConstraint = "$Vm = $Vd";
2640   let isCommutable = 0;
2641 }
2642
2643 // Multiply-Add/Sub operations: double- and quad-register.
2644 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2645                 InstrItinClass itin, string OpcodeStr, string Dt,
2646                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2647   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2648         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2649         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2650         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2651                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2652
2653 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2654                   string OpcodeStr, string Dt,
2655                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2656   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2657         (outs DPR:$Vd),
2658         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2659         NVMulSLFrm, itin,
2660         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2661         [(set (Ty DPR:$Vd),
2662               (Ty (ShOp (Ty DPR:$src1),
2663                         (Ty (MulOp DPR:$Vn,
2664                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2665                                                      imm:$lane)))))))]>;
2666 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2667                     string OpcodeStr, string Dt,
2668                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2669   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2670         (outs DPR:$Vd),
2671         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2672         NVMulSLFrm, itin,
2673         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2674         [(set (Ty DPR:$Vd),
2675               (Ty (ShOp (Ty DPR:$src1),
2676                         (Ty (MulOp DPR:$Vn,
2677                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2678                                                      imm:$lane)))))))]>;
2679
2680 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2681                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2682                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2683   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2684         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2685         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2686         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2687                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2688 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2689                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2690                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2691   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2692         (outs QPR:$Vd),
2693         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2694         NVMulSLFrm, itin,
2695         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2696         [(set (ResTy QPR:$Vd),
2697               (ResTy (ShOp (ResTy QPR:$src1),
2698                            (ResTy (MulOp QPR:$Vn,
2699                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2700                                                         imm:$lane)))))))]>;
2701 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2702                     string OpcodeStr, string Dt,
2703                     ValueType ResTy, ValueType OpTy,
2704                     SDNode MulOp, SDNode ShOp>
2705   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2706         (outs QPR:$Vd),
2707         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2708         NVMulSLFrm, itin,
2709         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2710         [(set (ResTy QPR:$Vd),
2711               (ResTy (ShOp (ResTy QPR:$src1),
2712                            (ResTy (MulOp QPR:$Vn,
2713                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2714                                                         imm:$lane)))))))]>;
2715
2716 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2717 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2718                 InstrItinClass itin, string OpcodeStr, string Dt,
2719                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2720   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2721         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2722         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2723         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2724                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2725 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2726                 InstrItinClass itin, string OpcodeStr, string Dt,
2727                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2728   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2729         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2730         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2731         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2732                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2733
2734 // Neon 3-argument intrinsics, both double- and quad-register.
2735 // The destination register is also used as the first source operand register.
2736 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2737                InstrItinClass itin, string OpcodeStr, string Dt,
2738                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2739   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2740         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2741         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2742         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2743                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2744 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2745                InstrItinClass itin, string OpcodeStr, string Dt,
2746                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2747   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2748         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2749         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2750         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2751                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2752
2753 // Long Multiply-Add/Sub operations.
2754 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2755                 InstrItinClass itin, string OpcodeStr, string Dt,
2756                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2757   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2758         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2759         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2760         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2761                                 (TyQ (MulOp (TyD DPR:$Vn),
2762                                             (TyD DPR:$Vm)))))]>;
2763 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2764                   InstrItinClass itin, string OpcodeStr, string Dt,
2765                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2766   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2767         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2768         NVMulSLFrm, itin,
2769         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2770         [(set QPR:$Vd,
2771           (OpNode (TyQ QPR:$src1),
2772                   (TyQ (MulOp (TyD DPR:$Vn),
2773                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2774                                                  imm:$lane))))))]>;
2775 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2776                     InstrItinClass itin, string OpcodeStr, string Dt,
2777                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2778   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2779         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2780         NVMulSLFrm, itin,
2781         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2782         [(set QPR:$Vd,
2783           (OpNode (TyQ QPR:$src1),
2784                   (TyQ (MulOp (TyD DPR:$Vn),
2785                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2786                                                  imm:$lane))))))]>;
2787
2788 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2789 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2790                    InstrItinClass itin, string OpcodeStr, string Dt,
2791                    ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
2792                    SDNode OpNode>
2793   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2794         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2795         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2796         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2797                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2798                                                         (TyD DPR:$Vm)))))))]>;
2799
2800 // Neon Long 3-argument intrinsic.  The destination register is
2801 // a quad-register and is also used as the first source operand register.
2802 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2803                InstrItinClass itin, string OpcodeStr, string Dt,
2804                ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2805   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2806         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2807         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2808         [(set QPR:$Vd,
2809           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2810 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2811                  string OpcodeStr, string Dt,
2812                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2813   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2814         (outs QPR:$Vd),
2815         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2816         NVMulSLFrm, itin,
2817         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2818         [(set (ResTy QPR:$Vd),
2819               (ResTy (IntOp (ResTy QPR:$src1),
2820                             (OpTy DPR:$Vn),
2821                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2822                                                 imm:$lane)))))]>;
2823 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2824                    InstrItinClass itin, string OpcodeStr, string Dt,
2825                    ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2826   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2827         (outs QPR:$Vd),
2828         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2829         NVMulSLFrm, itin,
2830         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2831         [(set (ResTy QPR:$Vd),
2832               (ResTy (IntOp (ResTy QPR:$src1),
2833                             (OpTy DPR:$Vn),
2834                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2835                                                 imm:$lane)))))]>;
2836
2837 // Narrowing 3-register intrinsics.
2838 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2839               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2840               SDPatternOperator IntOp, bit Commutable>
2841   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2842         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2843         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2844         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2845   let isCommutable = Commutable;
2846 }
2847
2848 // Long 3-register operations.
2849 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2850            InstrItinClass itin, string OpcodeStr, string Dt,
2851            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2852   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2853         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2854         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2855         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2856   let isCommutable = Commutable;
2857 }
2858 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2859              InstrItinClass itin, string OpcodeStr, string Dt,
2860              ValueType TyQ, ValueType TyD, SDNode OpNode>
2861   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2862         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2863         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2864         [(set QPR:$Vd,
2865           (TyQ (OpNode (TyD DPR:$Vn),
2866                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2867 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2868                InstrItinClass itin, string OpcodeStr, string Dt,
2869                ValueType TyQ, ValueType TyD, SDNode OpNode>
2870   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2871         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2872         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2873         [(set QPR:$Vd,
2874           (TyQ (OpNode (TyD DPR:$Vn),
2875                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2876
2877 // Long 3-register operations with explicitly extended operands.
2878 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2879               InstrItinClass itin, string OpcodeStr, string Dt,
2880               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2881               bit Commutable>
2882   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2883         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2884         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2885         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2886                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2887   let isCommutable = Commutable;
2888 }
2889
2890 // Long 3-register intrinsics with explicit extend (VABDL).
2891 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2892                  InstrItinClass itin, string OpcodeStr, string Dt,
2893                  ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
2894                  bit Commutable>
2895   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2896         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2897         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2898         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2899                                                 (TyD DPR:$Vm))))))]> {
2900   let isCommutable = Commutable;
2901 }
2902
2903 // Long 3-register intrinsics.
2904 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2905               InstrItinClass itin, string OpcodeStr, string Dt,
2906               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, bit Commutable>
2907   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2908         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2909         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2910         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2911   let isCommutable = Commutable;
2912 }
2913 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2914                 string OpcodeStr, string Dt,
2915                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2916   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2917         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2918         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2919         [(set (ResTy QPR:$Vd),
2920               (ResTy (IntOp (OpTy DPR:$Vn),
2921                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2922                                                 imm:$lane)))))]>;
2923 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2924                   InstrItinClass itin, string OpcodeStr, string Dt,
2925                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2926   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2927         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2928         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2929         [(set (ResTy QPR:$Vd),
2930               (ResTy (IntOp (OpTy DPR:$Vn),
2931                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2932                                                 imm:$lane)))))]>;
2933
2934 // Wide 3-register operations.
2935 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2936            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2937            SDNode OpNode, SDNode ExtOp, bit Commutable>
2938   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2939         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2940         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2941         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2942                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2943   // All of these have a two-operand InstAlias.
2944   let TwoOperandAliasConstraint = "$Vn = $Vd";
2945   let isCommutable = Commutable;
2946 }
2947
2948 // Pairwise long 2-register intrinsics, both double- and quad-register.
2949 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2950                 bits<2> op17_16, bits<5> op11_7, bit op4,
2951                 string OpcodeStr, string Dt,
2952                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2953   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2954         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2955         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2956 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2957                 bits<2> op17_16, bits<5> op11_7, bit op4,
2958                 string OpcodeStr, string Dt,
2959                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2960   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2961         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2962         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2963
2964 // Pairwise long 2-register accumulate intrinsics,
2965 // both double- and quad-register.
2966 // The destination register is also used as the first source operand register.
2967 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2968                  bits<2> op17_16, bits<5> op11_7, bit op4,
2969                  string OpcodeStr, string Dt,
2970                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2971   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2972         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2973         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2974         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2975 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2976                  bits<2> op17_16, bits<5> op11_7, bit op4,
2977                  string OpcodeStr, string Dt,
2978                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2979   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2980         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2981         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2982         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2983
2984 // Shift by immediate,
2985 // both double- and quad-register.
2986 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
2987 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2988              Format f, InstrItinClass itin, Operand ImmTy,
2989              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2990   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2991            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2992            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2993            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2994 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2995              Format f, InstrItinClass itin, Operand ImmTy,
2996              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2997   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2998            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2999            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3000            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
3001 }
3002
3003 // Long shift by immediate.
3004 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
3005              string OpcodeStr, string Dt,
3006              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
3007   : N2VImm<op24, op23, op11_8, op7, op6, op4,
3008            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
3009            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3010            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
3011                                           (i32 imm:$SIMM))))]>;
3012
3013 // Narrow shift by immediate.
3014 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
3015              InstrItinClass itin, string OpcodeStr, string Dt,
3016              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
3017   : N2VImm<op24, op23, op11_8, op7, op6, op4,
3018            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
3019            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3020            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
3021                                           (i32 imm:$SIMM))))]>;
3022
3023 // Shift right by immediate and accumulate,
3024 // both double- and quad-register.
3025 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3026 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3027                 Operand ImmTy, string OpcodeStr, string Dt,
3028                 ValueType Ty, SDNode ShOp>
3029   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3030            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3031            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3032            [(set DPR:$Vd, (Ty (add DPR:$src1,
3033                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
3034 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3035                 Operand ImmTy, string OpcodeStr, string Dt,
3036                 ValueType Ty, SDNode ShOp>
3037   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3038            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3039            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3040            [(set QPR:$Vd, (Ty (add QPR:$src1,
3041                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
3042 }
3043
3044 // Shift by immediate and insert,
3045 // both double- and quad-register.
3046 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3047 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3048                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3049                 ValueType Ty,SDNode ShOp>
3050   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3051            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
3052            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3053            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
3054 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3055                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3056                 ValueType Ty,SDNode ShOp>
3057   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3058            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
3059            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3060            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
3061 }
3062
3063 // Convert, with fractional bits immediate,
3064 // both double- and quad-register.
3065 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3066               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3067               SDPatternOperator IntOp>
3068   : N2VImm<op24, op23, op11_8, op7, 0, op4,
3069            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3070            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3071            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
3072 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3073               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3074               SDPatternOperator IntOp>
3075   : N2VImm<op24, op23, op11_8, op7, 1, op4,
3076            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3077            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3078            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
3079
3080 //===----------------------------------------------------------------------===//
3081 // Multiclasses
3082 //===----------------------------------------------------------------------===//
3083
3084 // Abbreviations used in multiclass suffixes:
3085 //   Q = quarter int (8 bit) elements
3086 //   H = half int (16 bit) elements
3087 //   S = single int (32 bit) elements
3088 //   D = double int (64 bit) elements
3089
3090 // Neon 2-register vector operations and intrinsics.
3091
3092 // Neon 2-register comparisons.
3093 //   source operand element sizes of 8, 16 and 32 bits:
3094 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3095                        bits<5> op11_7, bit op4, string opc, string Dt,
3096                        string asm, SDNode OpNode> {
3097   // 64-bit vector types.
3098   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
3099                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3100                   opc, !strconcat(Dt, "8"), asm, "",
3101                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
3102   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
3103                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3104                   opc, !strconcat(Dt, "16"), asm, "",
3105                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
3106   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3107                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3108                   opc, !strconcat(Dt, "32"), asm, "",
3109                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
3110   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3111                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3112                   opc, "f32", asm, "",
3113                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
3114     let Inst{10} = 1; // overwrite F = 1
3115   }
3116
3117   // 128-bit vector types.
3118   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
3119                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3120                   opc, !strconcat(Dt, "8"), asm, "",
3121                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
3122   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
3123                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3124                   opc, !strconcat(Dt, "16"), asm, "",
3125                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
3126   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3127                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3128                   opc, !strconcat(Dt, "32"), asm, "",
3129                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
3130   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3131                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3132                   opc, "f32", asm, "",
3133                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
3134     let Inst{10} = 1; // overwrite F = 1
3135   }
3136 }
3137
3138
3139 // Neon 2-register vector intrinsics,
3140 //   element sizes of 8, 16 and 32 bits:
3141 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3142                       bits<5> op11_7, bit op4,
3143                       InstrItinClass itinD, InstrItinClass itinQ,
3144                       string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3145   // 64-bit vector types.
3146   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3147                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3148   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3149                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
3150   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3151                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
3152
3153   // 128-bit vector types.
3154   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3155                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
3156   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3157                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
3158   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3159                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
3160 }
3161
3162
3163 // Neon Narrowing 2-register vector operations,
3164 //   source operand element sizes of 16, 32 and 64 bits:
3165 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3166                     bits<5> op11_7, bit op6, bit op4,
3167                     InstrItinClass itin, string OpcodeStr, string Dt,
3168                     SDNode OpNode> {
3169   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3170                    itin, OpcodeStr, !strconcat(Dt, "16"),
3171                    v8i8, v8i16, OpNode>;
3172   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3173                    itin, OpcodeStr, !strconcat(Dt, "32"),
3174                    v4i16, v4i32, OpNode>;
3175   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3176                    itin, OpcodeStr, !strconcat(Dt, "64"),
3177                    v2i32, v2i64, OpNode>;
3178 }
3179
3180 // Neon Narrowing 2-register vector intrinsics,
3181 //   source operand element sizes of 16, 32 and 64 bits:
3182 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3183                        bits<5> op11_7, bit op6, bit op4,
3184                        InstrItinClass itin, string OpcodeStr, string Dt,
3185                        SDPatternOperator IntOp> {
3186   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3187                       itin, OpcodeStr, !strconcat(Dt, "16"),
3188                       v8i8, v8i16, IntOp>;
3189   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3190                       itin, OpcodeStr, !strconcat(Dt, "32"),
3191                       v4i16, v4i32, IntOp>;
3192   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3193                       itin, OpcodeStr, !strconcat(Dt, "64"),
3194                       v2i32, v2i64, IntOp>;
3195 }
3196
3197
3198 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
3199 //   source operand element sizes of 16, 32 and 64 bits:
3200 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
3201                     string OpcodeStr, string Dt, SDNode OpNode> {
3202   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3203                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
3204   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3205                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3206   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3207                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3208 }
3209
3210
3211 // Neon 3-register vector operations.
3212
3213 // First with only element sizes of 8, 16 and 32 bits:
3214 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3215                    InstrItinClass itinD16, InstrItinClass itinD32,
3216                    InstrItinClass itinQ16, InstrItinClass itinQ32,
3217                    string OpcodeStr, string Dt,
3218                    SDNode OpNode, bit Commutable = 0> {
3219   // 64-bit vector types.
3220   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
3221                    OpcodeStr, !strconcat(Dt, "8"),
3222                    v8i8, v8i8, OpNode, Commutable>;
3223   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
3224                    OpcodeStr, !strconcat(Dt, "16"),
3225                    v4i16, v4i16, OpNode, Commutable>;
3226   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
3227                    OpcodeStr, !strconcat(Dt, "32"),
3228                    v2i32, v2i32, OpNode, Commutable>;
3229
3230   // 128-bit vector types.
3231   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
3232                    OpcodeStr, !strconcat(Dt, "8"),
3233                    v16i8, v16i8, OpNode, Commutable>;
3234   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
3235                    OpcodeStr, !strconcat(Dt, "16"),
3236                    v8i16, v8i16, OpNode, Commutable>;
3237   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
3238                    OpcodeStr, !strconcat(Dt, "32"),
3239                    v4i32, v4i32, OpNode, Commutable>;
3240 }
3241
3242 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
3243   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
3244   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
3245   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
3246   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
3247                      v4i32, v2i32, ShOp>;
3248 }
3249
3250 // ....then also with element size 64 bits:
3251 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3252                     InstrItinClass itinD, InstrItinClass itinQ,
3253                     string OpcodeStr, string Dt,
3254                     SDNode OpNode, bit Commutable = 0>
3255   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3256             OpcodeStr, Dt, OpNode, Commutable> {
3257   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3258                    OpcodeStr, !strconcat(Dt, "64"),
3259                    v1i64, v1i64, OpNode, Commutable>;
3260   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3261                    OpcodeStr, !strconcat(Dt, "64"),
3262                    v2i64, v2i64, OpNode, Commutable>;
3263 }
3264
3265
3266 // Neon 3-register vector intrinsics.
3267
3268 // First with only element sizes of 16 and 32 bits:
3269 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3270                      InstrItinClass itinD16, InstrItinClass itinD32,
3271                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3272                      string OpcodeStr, string Dt,
3273                      SDPatternOperator IntOp, bit Commutable = 0> {
3274   // 64-bit vector types.
3275   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3276                       OpcodeStr, !strconcat(Dt, "16"),
3277                       v4i16, v4i16, IntOp, Commutable>;
3278   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3279                       OpcodeStr, !strconcat(Dt, "32"),
3280                       v2i32, v2i32, IntOp, Commutable>;
3281
3282   // 128-bit vector types.
3283   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3284                       OpcodeStr, !strconcat(Dt, "16"),
3285                       v8i16, v8i16, IntOp, Commutable>;
3286   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3287                       OpcodeStr, !strconcat(Dt, "32"),
3288                       v4i32, v4i32, IntOp, Commutable>;
3289 }
3290 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3291                      InstrItinClass itinD16, InstrItinClass itinD32,
3292                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3293                      string OpcodeStr, string Dt,
3294                      SDPatternOperator IntOp> {
3295   // 64-bit vector types.
3296   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3297                       OpcodeStr, !strconcat(Dt, "16"),
3298                       v4i16, v4i16, IntOp>;
3299   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3300                       OpcodeStr, !strconcat(Dt, "32"),
3301                       v2i32, v2i32, IntOp>;
3302
3303   // 128-bit vector types.
3304   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3305                       OpcodeStr, !strconcat(Dt, "16"),
3306                       v8i16, v8i16, IntOp>;
3307   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3308                       OpcodeStr, !strconcat(Dt, "32"),
3309                       v4i32, v4i32, IntOp>;
3310 }
3311
3312 multiclass N3VIntSL_HS<bits<4> op11_8,
3313                        InstrItinClass itinD16, InstrItinClass itinD32,
3314                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3315                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3316   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3317                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3318   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3319                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3320   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3321                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3322   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3323                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3324 }
3325
3326 // ....then also with element size of 8 bits:
3327 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3328                       InstrItinClass itinD16, InstrItinClass itinD32,
3329                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3330                       string OpcodeStr, string Dt,
3331                       SDPatternOperator IntOp, bit Commutable = 0>
3332   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3333               OpcodeStr, Dt, IntOp, Commutable> {
3334   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3335                       OpcodeStr, !strconcat(Dt, "8"),
3336                       v8i8, v8i8, IntOp, Commutable>;
3337   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3338                       OpcodeStr, !strconcat(Dt, "8"),
3339                       v16i8, v16i8, IntOp, Commutable>;
3340 }
3341 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3342                       InstrItinClass itinD16, InstrItinClass itinD32,
3343                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3344                       string OpcodeStr, string Dt,
3345                       SDPatternOperator IntOp>
3346   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3347               OpcodeStr, Dt, IntOp> {
3348   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3349                       OpcodeStr, !strconcat(Dt, "8"),
3350                       v8i8, v8i8, IntOp>;
3351   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3352                       OpcodeStr, !strconcat(Dt, "8"),
3353                       v16i8, v16i8, IntOp>;
3354 }
3355
3356
3357 // ....then also with element size of 64 bits:
3358 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3359                        InstrItinClass itinD16, InstrItinClass itinD32,
3360                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3361                        string OpcodeStr, string Dt,
3362                        SDPatternOperator IntOp, bit Commutable = 0>
3363   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3364                OpcodeStr, Dt, IntOp, Commutable> {
3365   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3366                       OpcodeStr, !strconcat(Dt, "64"),
3367                       v1i64, v1i64, IntOp, Commutable>;
3368   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3369                       OpcodeStr, !strconcat(Dt, "64"),
3370                       v2i64, v2i64, IntOp, Commutable>;
3371 }
3372 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3373                        InstrItinClass itinD16, InstrItinClass itinD32,
3374                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3375                        string OpcodeStr, string Dt,
3376                        SDPatternOperator IntOp>
3377   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3378                OpcodeStr, Dt, IntOp> {
3379   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3380                       OpcodeStr, !strconcat(Dt, "64"),
3381                       v1i64, v1i64, IntOp>;
3382   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3383                       OpcodeStr, !strconcat(Dt, "64"),
3384                       v2i64, v2i64, IntOp>;
3385 }
3386
3387 // Neon Narrowing 3-register vector intrinsics,
3388 //   source operand element sizes of 16, 32 and 64 bits:
3389 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3390                        string OpcodeStr, string Dt,
3391                        SDPatternOperator IntOp, bit Commutable = 0> {
3392   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3393                       OpcodeStr, !strconcat(Dt, "16"),
3394                       v8i8, v8i16, IntOp, Commutable>;
3395   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3396                       OpcodeStr, !strconcat(Dt, "32"),
3397                       v4i16, v4i32, IntOp, Commutable>;
3398   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3399                       OpcodeStr, !strconcat(Dt, "64"),
3400                       v2i32, v2i64, IntOp, Commutable>;
3401 }
3402
3403
3404 // Neon Long 3-register vector operations.
3405
3406 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3407                     InstrItinClass itin16, InstrItinClass itin32,
3408                     string OpcodeStr, string Dt,
3409                     SDNode OpNode, bit Commutable = 0> {
3410   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3411                    OpcodeStr, !strconcat(Dt, "8"),
3412                    v8i16, v8i8, OpNode, Commutable>;
3413   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3414                    OpcodeStr, !strconcat(Dt, "16"),
3415                    v4i32, v4i16, OpNode, Commutable>;
3416   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3417                    OpcodeStr, !strconcat(Dt, "32"),
3418                    v2i64, v2i32, OpNode, Commutable>;
3419 }
3420
3421 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3422                      InstrItinClass itin, string OpcodeStr, string Dt,
3423                      SDNode OpNode> {
3424   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3425                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3426   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3427                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3428 }
3429
3430 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3431                        InstrItinClass itin16, InstrItinClass itin32,
3432                        string OpcodeStr, string Dt,
3433                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3434   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3435                       OpcodeStr, !strconcat(Dt, "8"),
3436                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3437   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3438                       OpcodeStr, !strconcat(Dt, "16"),
3439                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3440   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3441                       OpcodeStr, !strconcat(Dt, "32"),
3442                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3443 }
3444
3445 // Neon Long 3-register vector intrinsics.
3446
3447 // First with only element sizes of 16 and 32 bits:
3448 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3449                       InstrItinClass itin16, InstrItinClass itin32,
3450                       string OpcodeStr, string Dt,
3451                       SDPatternOperator IntOp, bit Commutable = 0> {
3452   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3453                       OpcodeStr, !strconcat(Dt, "16"),
3454                       v4i32, v4i16, IntOp, Commutable>;
3455   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3456                       OpcodeStr, !strconcat(Dt, "32"),
3457                       v2i64, v2i32, IntOp, Commutable>;
3458 }
3459
3460 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3461                         InstrItinClass itin, string OpcodeStr, string Dt,
3462                         SDPatternOperator IntOp> {
3463   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3464                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3465   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3466                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3467 }
3468
3469 // ....then also with element size of 8 bits:
3470 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3471                        InstrItinClass itin16, InstrItinClass itin32,
3472                        string OpcodeStr, string Dt,
3473                        SDPatternOperator IntOp, bit Commutable = 0>
3474   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3475                IntOp, Commutable> {
3476   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3477                       OpcodeStr, !strconcat(Dt, "8"),
3478                       v8i16, v8i8, IntOp, Commutable>;
3479 }
3480
3481 // ....with explicit extend (VABDL).
3482 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3483                        InstrItinClass itin, string OpcodeStr, string Dt,
3484                        SDPatternOperator IntOp, SDNode ExtOp, bit Commutable = 0> {
3485   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3486                          OpcodeStr, !strconcat(Dt, "8"),
3487                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3488   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3489                          OpcodeStr, !strconcat(Dt, "16"),
3490                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3491   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3492                          OpcodeStr, !strconcat(Dt, "32"),
3493                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3494 }
3495
3496
3497 // Neon Wide 3-register vector intrinsics,
3498 //   source operand element sizes of 8, 16 and 32 bits:
3499 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3500                     string OpcodeStr, string Dt,
3501                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3502   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3503                    OpcodeStr, !strconcat(Dt, "8"),
3504                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3505   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3506                    OpcodeStr, !strconcat(Dt, "16"),
3507                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3508   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3509                    OpcodeStr, !strconcat(Dt, "32"),
3510                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3511 }
3512
3513
3514 // Neon Multiply-Op vector operations,
3515 //   element sizes of 8, 16 and 32 bits:
3516 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3517                         InstrItinClass itinD16, InstrItinClass itinD32,
3518                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3519                         string OpcodeStr, string Dt, SDNode OpNode> {
3520   // 64-bit vector types.
3521   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3522                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3523   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3524                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3525   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3526                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3527
3528   // 128-bit vector types.
3529   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3530                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3531   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3532                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3533   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3534                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3535 }
3536
3537 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3538                          InstrItinClass itinD16, InstrItinClass itinD32,
3539                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3540                          string OpcodeStr, string Dt, SDNode ShOp> {
3541   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3542                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3543   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3544                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3545   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3546                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3547                             mul, ShOp>;
3548   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3549                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3550                           mul, ShOp>;
3551 }
3552
3553 // Neon Intrinsic-Op vector operations,
3554 //   element sizes of 8, 16 and 32 bits:
3555 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3556                         InstrItinClass itinD, InstrItinClass itinQ,
3557                         string OpcodeStr, string Dt, SDPatternOperator IntOp,
3558                         SDNode OpNode> {
3559   // 64-bit vector types.
3560   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3561                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3562   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3563                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3564   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3565                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3566
3567   // 128-bit vector types.
3568   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3569                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3570   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3571                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3572   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3573                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3574 }
3575
3576 // Neon 3-argument intrinsics,
3577 //   element sizes of 8, 16 and 32 bits:
3578 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3579                        InstrItinClass itinD, InstrItinClass itinQ,
3580                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3581   // 64-bit vector types.
3582   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3583                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3584   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3585                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3586   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3587                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3588
3589   // 128-bit vector types.
3590   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3591                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3592   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3593                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3594   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3595                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3596 }
3597
3598
3599 // Neon Long Multiply-Op vector operations,
3600 //   element sizes of 8, 16 and 32 bits:
3601 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3602                          InstrItinClass itin16, InstrItinClass itin32,
3603                          string OpcodeStr, string Dt, SDNode MulOp,
3604                          SDNode OpNode> {
3605   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3606                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3607   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3608                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3609   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3610                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3611 }
3612
3613 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3614                           string Dt, SDNode MulOp, SDNode OpNode> {
3615   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3616                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3617   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3618                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3619 }
3620
3621
3622 // Neon Long 3-argument intrinsics.
3623
3624 // First with only element sizes of 16 and 32 bits:
3625 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3626                        InstrItinClass itin16, InstrItinClass itin32,
3627                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3628   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3629                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3630   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3631                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3632 }
3633
3634 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3635                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3636   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3637                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3638   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3639                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3640 }
3641
3642 // ....then also with element size of 8 bits:
3643 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3644                         InstrItinClass itin16, InstrItinClass itin32,
3645                         string OpcodeStr, string Dt, SDPatternOperator IntOp>
3646   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3647   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3648                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3649 }
3650
3651 // ....with explicit extend (VABAL).
3652 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3653                             InstrItinClass itin, string OpcodeStr, string Dt,
3654                             SDPatternOperator IntOp, SDNode ExtOp, SDNode OpNode> {
3655   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3656                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3657                            IntOp, ExtOp, OpNode>;
3658   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3659                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3660                            IntOp, ExtOp, OpNode>;
3661   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3662                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3663                            IntOp, ExtOp, OpNode>;
3664 }
3665
3666
3667 // Neon Pairwise long 2-register intrinsics,
3668 //   element sizes of 8, 16 and 32 bits:
3669 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3670                         bits<5> op11_7, bit op4,
3671                         string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3672   // 64-bit vector types.
3673   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3674                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3675   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3676                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3677   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3678                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3679
3680   // 128-bit vector types.
3681   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3682                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3683   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3684                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3685   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3686                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3687 }
3688
3689
3690 // Neon Pairwise long 2-register accumulate intrinsics,
3691 //   element sizes of 8, 16 and 32 bits:
3692 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3693                          bits<5> op11_7, bit op4,
3694                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3695   // 64-bit vector types.
3696   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3697                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3698   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3699                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3700   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3701                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3702
3703   // 128-bit vector types.
3704   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3705                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3706   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3707                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3708   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3709                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3710 }
3711
3712
3713 // Neon 2-register vector shift by immediate,
3714 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3715 //   element sizes of 8, 16, 32 and 64 bits:
3716 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3717                        InstrItinClass itin, string OpcodeStr, string Dt,
3718                        SDNode OpNode> {
3719   // 64-bit vector types.
3720   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3721                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3722     let Inst{21-19} = 0b001; // imm6 = 001xxx
3723   }
3724   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3725                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3726     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3727   }
3728   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3729                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3730     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3731   }
3732   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3733                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3734                              // imm6 = xxxxxx
3735
3736   // 128-bit vector types.
3737   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3738                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3739     let Inst{21-19} = 0b001; // imm6 = 001xxx
3740   }
3741   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3742                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3743     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3744   }
3745   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3746                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3747     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3748   }
3749   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3750                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3751                              // imm6 = xxxxxx
3752 }
3753 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3754                        InstrItinClass itin, string OpcodeStr, string Dt,
3755                        string baseOpc, SDNode OpNode> {
3756   // 64-bit vector types.
3757   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3758                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3759     let Inst{21-19} = 0b001; // imm6 = 001xxx
3760   }
3761   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3762                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3763     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3764   }
3765   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3766                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3767     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3768   }
3769   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3770                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3771                              // imm6 = xxxxxx
3772
3773   // 128-bit vector types.
3774   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3775                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3776     let Inst{21-19} = 0b001; // imm6 = 001xxx
3777   }
3778   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3779                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3780     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3781   }
3782   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3783                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3784     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3785   }
3786   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3787                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3788                              // imm6 = xxxxxx
3789 }
3790
3791 // Neon Shift-Accumulate vector operations,
3792 //   element sizes of 8, 16, 32 and 64 bits:
3793 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3794                          string OpcodeStr, string Dt, SDNode ShOp> {
3795   // 64-bit vector types.
3796   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3797                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3798     let Inst{21-19} = 0b001; // imm6 = 001xxx
3799   }
3800   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3801                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3802     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3803   }
3804   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3805                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3806     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3807   }
3808   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3809                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3810                              // imm6 = xxxxxx
3811
3812   // 128-bit vector types.
3813   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3814                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3815     let Inst{21-19} = 0b001; // imm6 = 001xxx
3816   }
3817   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3818                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3819     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3820   }
3821   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3822                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3823     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3824   }
3825   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3826                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3827                              // imm6 = xxxxxx
3828 }
3829
3830 // Neon Shift-Insert vector operations,
3831 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3832 //   element sizes of 8, 16, 32 and 64 bits:
3833 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3834                           string OpcodeStr> {
3835   // 64-bit vector types.
3836   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3837                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3838     let Inst{21-19} = 0b001; // imm6 = 001xxx
3839   }
3840   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3841                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3842     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3843   }
3844   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3845                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3846     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3847   }
3848   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3849                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3850                              // imm6 = xxxxxx
3851
3852   // 128-bit vector types.
3853   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3854                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3855     let Inst{21-19} = 0b001; // imm6 = 001xxx
3856   }
3857   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3858                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3859     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3860   }
3861   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3862                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3863     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3864   }
3865   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3866                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3867                              // imm6 = xxxxxx
3868 }
3869 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3870                           string OpcodeStr> {
3871   // 64-bit vector types.
3872   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3873                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3874     let Inst{21-19} = 0b001; // imm6 = 001xxx
3875   }
3876   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3877                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3878     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3879   }
3880   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3881                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3882     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3883   }
3884   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3885                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3886                              // imm6 = xxxxxx
3887
3888   // 128-bit vector types.
3889   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3890                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3891     let Inst{21-19} = 0b001; // imm6 = 001xxx
3892   }
3893   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3894                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3895     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3896   }
3897   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3898                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3899     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3900   }
3901   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3902                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3903                              // imm6 = xxxxxx
3904 }
3905
3906 // Neon Shift Long operations,
3907 //   element sizes of 8, 16, 32 bits:
3908 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3909                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3910   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3911               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3912     let Inst{21-19} = 0b001; // imm6 = 001xxx
3913   }
3914   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3915                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3916     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3917   }
3918   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3919                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3920     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3921   }
3922 }
3923
3924 // Neon Shift Narrow operations,
3925 //   element sizes of 16, 32, 64 bits:
3926 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3927                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3928                       SDNode OpNode> {
3929   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3930                     OpcodeStr, !strconcat(Dt, "16"),
3931                     v8i8, v8i16, shr_imm8, OpNode> {
3932     let Inst{21-19} = 0b001; // imm6 = 001xxx
3933   }
3934   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3935                      OpcodeStr, !strconcat(Dt, "32"),
3936                      v4i16, v4i32, shr_imm16, OpNode> {
3937     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3938   }
3939   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3940                      OpcodeStr, !strconcat(Dt, "64"),
3941                      v2i32, v2i64, shr_imm32, OpNode> {
3942     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3943   }
3944 }
3945
3946 //===----------------------------------------------------------------------===//
3947 // Instruction Definitions.
3948 //===----------------------------------------------------------------------===//
3949
3950 // Vector Add Operations.
3951
3952 //   VADD     : Vector Add (integer and floating-point)
3953 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3954                          add, 1>;
3955 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3956                      v2f32, v2f32, fadd, 1>;
3957 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3958                      v4f32, v4f32, fadd, 1>;
3959 //   VADDL    : Vector Add Long (Q = D + D)
3960 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3961                             "vaddl", "s", add, sext, 1>;
3962 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3963                             "vaddl", "u", add, zext, 1>;
3964 //   VADDW    : Vector Add Wide (Q = Q + D)
3965 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3966 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3967 //   VHADD    : Vector Halving Add
3968 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3969                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3970                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3971 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3972                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3973                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3974 //   VRHADD   : Vector Rounding Halving Add
3975 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3976                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3977                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3978 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3979                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3980                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3981 //   VQADD    : Vector Saturating Add
3982 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3983                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3984                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3985 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3986                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3987                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3988 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3989 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3990                             int_arm_neon_vaddhn, 1>;
3991 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3992 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3993                             int_arm_neon_vraddhn, 1>;
3994
3995 // Vector Multiply Operations.
3996
3997 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3998 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3999                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
4000 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
4001                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
4002 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
4003                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
4004 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
4005                      v2f32, v2f32, fmul, 1>;
4006 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
4007                      v4f32, v4f32, fmul, 1>;
4008 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
4009 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
4010 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
4011                        v2f32, fmul>;
4012
4013 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
4014                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
4015           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
4016                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
4017                                       (DSubReg_i16_reg imm:$lane))),
4018                               (SubReg_i16_lane imm:$lane)))>;
4019 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
4020                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
4021           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
4022                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
4023                                       (DSubReg_i32_reg imm:$lane))),
4024                               (SubReg_i32_lane imm:$lane)))>;
4025 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
4026                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
4027           (v4f32 (VMULslfq (v4f32 QPR:$src1),
4028                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
4029                                    (DSubReg_i32_reg imm:$lane))),
4030                            (SubReg_i32_lane imm:$lane)))>;
4031
4032 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
4033 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
4034                           IIC_VMULi16Q, IIC_VMULi32Q,
4035                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
4036 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
4037                             IIC_VMULi16Q, IIC_VMULi32Q,
4038                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
4039 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
4040                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4041                                                             imm:$lane)))),
4042           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
4043                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
4044                                          (DSubReg_i16_reg imm:$lane))),
4045                                  (SubReg_i16_lane imm:$lane)))>;
4046 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
4047                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4048                                                             imm:$lane)))),
4049           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
4050                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
4051                                          (DSubReg_i32_reg imm:$lane))),
4052                                  (SubReg_i32_lane imm:$lane)))>;
4053
4054 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
4055 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
4056                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
4057                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
4058 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
4059                               IIC_VMULi16Q, IIC_VMULi32Q,
4060                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
4061 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
4062                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4063                                                              imm:$lane)))),
4064           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
4065                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
4066                                           (DSubReg_i16_reg imm:$lane))),
4067                                   (SubReg_i16_lane imm:$lane)))>;
4068 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
4069                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4070                                                              imm:$lane)))),
4071           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
4072                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
4073                                           (DSubReg_i32_reg imm:$lane))),
4074                                   (SubReg_i32_lane imm:$lane)))>;
4075
4076 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
4077 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4078                          "vmull", "s", NEONvmulls, 1>;
4079 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4080                          "vmull", "u", NEONvmullu, 1>;
4081 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
4082                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
4083 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
4084 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
4085
4086 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
4087 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
4088                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
4089 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
4090                              "vqdmull", "s", int_arm_neon_vqdmull>;
4091
4092 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
4093
4094 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
4095 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4096                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4097 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
4098                           v2f32, fmul_su, fadd_mlx>,
4099                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4100 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
4101                           v4f32, fmul_su, fadd_mlx>,
4102                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4103 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
4104                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4105 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
4106                             v2f32, fmul_su, fadd_mlx>,
4107                 Requires<[HasNEON, UseFPVMLx]>;
4108 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
4109                             v4f32, v2f32, fmul_su, fadd_mlx>,
4110                 Requires<[HasNEON, UseFPVMLx]>;
4111
4112 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
4113                   (mul (v8i16 QPR:$src2),
4114                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4115           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4116                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4117                                       (DSubReg_i16_reg imm:$lane))),
4118                               (SubReg_i16_lane imm:$lane)))>;
4119
4120 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
4121                   (mul (v4i32 QPR:$src2),
4122                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4123           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4124                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4125                                       (DSubReg_i32_reg imm:$lane))),
4126                               (SubReg_i32_lane imm:$lane)))>;
4127
4128 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
4129                   (fmul_su (v4f32 QPR:$src2),
4130                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4131           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
4132                            (v4f32 QPR:$src2),
4133                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4134                                    (DSubReg_i32_reg imm:$lane))),
4135                            (SubReg_i32_lane imm:$lane)))>,
4136           Requires<[HasNEON, UseFPVMLx]>;
4137
4138 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
4139 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4140                               "vmlal", "s", NEONvmulls, add>;
4141 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4142                               "vmlal", "u", NEONvmullu, add>;
4143
4144 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
4145 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
4146
4147 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
4148 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4149                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
4150 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
4151
4152 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
4153 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4154                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4155 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
4156                           v2f32, fmul_su, fsub_mlx>,
4157                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4158 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
4159                           v4f32, fmul_su, fsub_mlx>,
4160                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4161 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
4162                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4163 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
4164                             v2f32, fmul_su, fsub_mlx>,
4165                 Requires<[HasNEON, UseFPVMLx]>;
4166 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
4167                             v4f32, v2f32, fmul_su, fsub_mlx>,
4168                 Requires<[HasNEON, UseFPVMLx]>;
4169
4170 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
4171                   (mul (v8i16 QPR:$src2),
4172                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4173           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4174                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4175                                       (DSubReg_i16_reg imm:$lane))),
4176                               (SubReg_i16_lane imm:$lane)))>;
4177
4178 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
4179                   (mul (v4i32 QPR:$src2),
4180                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4181           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4182                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4183                                       (DSubReg_i32_reg imm:$lane))),
4184                               (SubReg_i32_lane imm:$lane)))>;
4185
4186 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
4187                   (fmul_su (v4f32 QPR:$src2),
4188                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4189           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
4190                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4191                                    (DSubReg_i32_reg imm:$lane))),
4192                            (SubReg_i32_lane imm:$lane)))>,
4193           Requires<[HasNEON, UseFPVMLx]>;
4194
4195 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
4196 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4197                               "vmlsl", "s", NEONvmulls, sub>;
4198 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4199                               "vmlsl", "u", NEONvmullu, sub>;
4200
4201 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
4202 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
4203
4204 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
4205 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
4206                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4207 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4208
4209 // Fused Vector Multiply-Accumulate and Fused Multiply-Subtract Operations.
4210 def  VFMAfd   : N3VDMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACD, "vfma", "f32",
4211                           v2f32, fmul_su, fadd_mlx>,
4212                 Requires<[HasVFP4,UseFusedMAC]>;
4213
4214 def  VFMAfq   : N3VQMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACQ, "vfma", "f32",
4215                           v4f32, fmul_su, fadd_mlx>,
4216                 Requires<[HasVFP4,UseFusedMAC]>;
4217
4218 //   Fused Vector Multiply Subtract (floating-point)
4219 def  VFMSfd   : N3VDMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACD, "vfms", "f32",
4220                           v2f32, fmul_su, fsub_mlx>,
4221                 Requires<[HasVFP4,UseFusedMAC]>;
4222 def  VFMSfq   : N3VQMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACQ, "vfms", "f32",
4223                           v4f32, fmul_su, fsub_mlx>,
4224                 Requires<[HasVFP4,UseFusedMAC]>;
4225
4226 // Match @llvm.fma.* intrinsics
4227 def : Pat<(v2f32 (fma DPR:$Vn, DPR:$Vm, DPR:$src1)),
4228           (VFMAfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4229           Requires<[HasVFP4]>;
4230 def : Pat<(v4f32 (fma QPR:$Vn, QPR:$Vm, QPR:$src1)),
4231           (VFMAfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4232           Requires<[HasVFP4]>;
4233 def : Pat<(v2f32 (fma (fneg DPR:$Vn), DPR:$Vm, DPR:$src1)),
4234           (VFMSfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4235       Requires<[HasVFP4]>;
4236 def : Pat<(v4f32 (fma (fneg QPR:$Vn), QPR:$Vm, QPR:$src1)),
4237           (VFMSfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4238       Requires<[HasVFP4]>;
4239
4240 // Vector Subtract Operations.
4241
4242 //   VSUB     : Vector Subtract (integer and floating-point)
4243 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
4244                          "vsub", "i", sub, 0>;
4245 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
4246                      v2f32, v2f32, fsub, 0>;
4247 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
4248                      v4f32, v4f32, fsub, 0>;
4249 //   VSUBL    : Vector Subtract Long (Q = D - D)
4250 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4251                             "vsubl", "s", sub, sext, 0>;
4252 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4253                             "vsubl", "u", sub, zext, 0>;
4254 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
4255 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
4256 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
4257 //   VHSUB    : Vector Halving Subtract
4258 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
4259                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4260                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
4261 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
4262                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4263                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
4264 //   VQSUB    : Vector Saturing Subtract
4265 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
4266                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4267                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
4268 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
4269                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4270                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
4271 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
4272 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
4273                             int_arm_neon_vsubhn, 0>;
4274 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
4275 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
4276                             int_arm_neon_vrsubhn, 0>;
4277
4278 // Vector Comparisons.
4279
4280 //   VCEQ     : Vector Compare Equal
4281 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4282                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
4283 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
4284                      NEONvceq, 1>;
4285 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4286                      NEONvceq, 1>;
4287
4288 let TwoOperandAliasConstraint = "$Vm = $Vd" in
4289 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4290                             "$Vd, $Vm, #0", NEONvceqz>;
4291
4292 //   VCGE     : Vector Compare Greater Than or Equal
4293 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4294                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4295 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4296                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4297 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4298                      NEONvcge, 0>;
4299 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4300                      NEONvcge, 0>;
4301
4302 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4303 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4304                             "$Vd, $Vm, #0", NEONvcgez>;
4305 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4306                             "$Vd, $Vm, #0", NEONvclez>;
4307 }
4308
4309 //   VCGT     : Vector Compare Greater Than
4310 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4311                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4312 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4313                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4314 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4315                      NEONvcgt, 0>;
4316 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4317                      NEONvcgt, 0>;
4318
4319 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4320 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4321                             "$Vd, $Vm, #0", NEONvcgtz>;
4322 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4323                             "$Vd, $Vm, #0", NEONvcltz>;
4324 }
4325
4326 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4327 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4328                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
4329 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4330                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
4331 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4332 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4333                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
4334 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4335                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
4336 //   VTST     : Vector Test Bits
4337 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4338                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4339
4340 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4341                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4342 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4343                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4344 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4345                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4346 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4347                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4348
4349 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4350                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4351 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4352                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4353 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4354                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4355 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4356                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4357
4358 // Vector Bitwise Operations.
4359
4360 def vnotd : PatFrag<(ops node:$in),
4361                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4362 def vnotq : PatFrag<(ops node:$in),
4363                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4364
4365
4366 //   VAND     : Vector Bitwise AND
4367 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4368                       v2i32, v2i32, and, 1>;
4369 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4370                       v4i32, v4i32, and, 1>;
4371
4372 //   VEOR     : Vector Bitwise Exclusive OR
4373 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4374                       v2i32, v2i32, xor, 1>;
4375 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4376                       v4i32, v4i32, xor, 1>;
4377
4378 //   VORR     : Vector Bitwise OR
4379 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4380                       v2i32, v2i32, or, 1>;
4381 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4382                       v4i32, v4i32, or, 1>;
4383
4384 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4385                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4386                           IIC_VMOVImm,
4387                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4388                           [(set DPR:$Vd,
4389                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4390   let Inst{9} = SIMM{9};
4391 }
4392
4393 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4394                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4395                           IIC_VMOVImm,
4396                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4397                           [(set DPR:$Vd,
4398                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4399   let Inst{10-9} = SIMM{10-9};
4400 }
4401
4402 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4403                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4404                           IIC_VMOVImm,
4405                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4406                           [(set QPR:$Vd,
4407                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4408   let Inst{9} = SIMM{9};
4409 }
4410
4411 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4412                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4413                           IIC_VMOVImm,
4414                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4415                           [(set QPR:$Vd,
4416                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4417   let Inst{10-9} = SIMM{10-9};
4418 }
4419
4420
4421 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4422 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
4423 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4424                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4425                      "vbic", "$Vd, $Vn, $Vm", "",
4426                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4427                                                  (vnotd DPR:$Vm))))]>;
4428 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4429                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4430                      "vbic", "$Vd, $Vn, $Vm", "",
4431                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4432                                                  (vnotq QPR:$Vm))))]>;
4433 }
4434
4435 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4436                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4437                           IIC_VMOVImm,
4438                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4439                           [(set DPR:$Vd,
4440                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4441   let Inst{9} = SIMM{9};
4442 }
4443
4444 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4445                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4446                           IIC_VMOVImm,
4447                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4448                           [(set DPR:$Vd,
4449                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4450   let Inst{10-9} = SIMM{10-9};
4451 }
4452
4453 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4454                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4455                           IIC_VMOVImm,
4456                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4457                           [(set QPR:$Vd,
4458                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4459   let Inst{9} = SIMM{9};
4460 }
4461
4462 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4463                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4464                           IIC_VMOVImm,
4465                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4466                           [(set QPR:$Vd,
4467                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4468   let Inst{10-9} = SIMM{10-9};
4469 }
4470
4471 //   VORN     : Vector Bitwise OR NOT
4472 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4473                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4474                      "vorn", "$Vd, $Vn, $Vm", "",
4475                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4476                                                 (vnotd DPR:$Vm))))]>;
4477 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4478                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4479                      "vorn", "$Vd, $Vn, $Vm", "",
4480                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4481                                                 (vnotq QPR:$Vm))))]>;
4482
4483 //   VMVN     : Vector Bitwise NOT (Immediate)
4484
4485 let isReMaterializable = 1 in {
4486
4487 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4488                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4489                          "vmvn", "i16", "$Vd, $SIMM", "",
4490                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4491   let Inst{9} = SIMM{9};
4492 }
4493
4494 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4495                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4496                          "vmvn", "i16", "$Vd, $SIMM", "",
4497                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4498   let Inst{9} = SIMM{9};
4499 }
4500
4501 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4502                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4503                          "vmvn", "i32", "$Vd, $SIMM", "",
4504                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4505   let Inst{11-8} = SIMM{11-8};
4506 }
4507
4508 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4509                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4510                          "vmvn", "i32", "$Vd, $SIMM", "",
4511                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4512   let Inst{11-8} = SIMM{11-8};
4513 }
4514 }
4515
4516 //   VMVN     : Vector Bitwise NOT
4517 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4518                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4519                      "vmvn", "$Vd, $Vm", "",
4520                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4521 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4522                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4523                      "vmvn", "$Vd, $Vm", "",
4524                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4525 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4526 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4527
4528 //   VBSL     : Vector Bitwise Select
4529 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4530                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4531                      N3RegFrm, IIC_VCNTiD,
4532                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4533                      [(set DPR:$Vd,
4534                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4535 def : Pat<(v8i8 (int_arm_neon_vbsl (v8i8 DPR:$src1),
4536                                    (v8i8 DPR:$Vn), (v8i8 DPR:$Vm))),
4537           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4538         Requires<[HasNEON]>;
4539 def : Pat<(v4i16 (int_arm_neon_vbsl (v4i16 DPR:$src1),
4540                                     (v4i16 DPR:$Vn), (v4i16 DPR:$Vm))),
4541           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4542         Requires<[HasNEON]>;
4543 def : Pat<(v2i32 (int_arm_neon_vbsl (v2i32 DPR:$src1),
4544                                     (v2i32 DPR:$Vn), (v2i32 DPR:$Vm))),
4545           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4546         Requires<[HasNEON]>;
4547 def : Pat<(v2f32 (int_arm_neon_vbsl (v2f32 DPR:$src1),
4548                                     (v2f32 DPR:$Vn), (v2f32 DPR:$Vm))),
4549           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4550         Requires<[HasNEON]>;
4551 def : Pat<(v1i64 (int_arm_neon_vbsl (v1i64 DPR:$src1),
4552                                     (v1i64 DPR:$Vn), (v1i64 DPR:$Vm))),
4553           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4554         Requires<[HasNEON]>;
4555
4556 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4557                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4558           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4559         Requires<[HasNEON]>;
4560
4561 def : Pat<(v1i64 (or (and DPR:$Vn, DPR:$Vd),
4562                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4563           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4564         Requires<[HasNEON]>;
4565
4566 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4567                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4568                      N3RegFrm, IIC_VCNTiQ,
4569                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4570                      [(set QPR:$Vd,
4571                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4572
4573 def : Pat<(v16i8 (int_arm_neon_vbsl (v16i8 QPR:$src1),
4574                                    (v16i8 QPR:$Vn), (v16i8 QPR:$Vm))),
4575           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4576         Requires<[HasNEON]>;
4577 def : Pat<(v8i16 (int_arm_neon_vbsl (v8i16 QPR:$src1),
4578                                     (v8i16 QPR:$Vn), (v8i16 QPR:$Vm))),
4579           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4580         Requires<[HasNEON]>;
4581 def : Pat<(v4i32 (int_arm_neon_vbsl (v4i32 QPR:$src1),
4582                                     (v4i32 QPR:$Vn), (v4i32 QPR:$Vm))),
4583           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4584         Requires<[HasNEON]>;
4585 def : Pat<(v4f32 (int_arm_neon_vbsl (v4f32 QPR:$src1),
4586                                     (v4f32 QPR:$Vn), (v4f32 QPR:$Vm))),
4587           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4588         Requires<[HasNEON]>;
4589 def : Pat<(v2i64 (int_arm_neon_vbsl (v2i64 QPR:$src1),
4590                                     (v2i64 QPR:$Vn), (v2i64 QPR:$Vm))),
4591           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4592         Requires<[HasNEON]>;
4593
4594 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4595                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4596           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4597         Requires<[HasNEON]>;
4598 def : Pat<(v2i64 (or (and QPR:$Vn, QPR:$Vd),
4599                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4600           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4601         Requires<[HasNEON]>;
4602
4603 //   VBIF     : Vector Bitwise Insert if False
4604 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4605 // FIXME: This instruction's encoding MAY NOT BE correct.
4606 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4607                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4608                      N3RegFrm, IIC_VBINiD,
4609                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4610                      []>;
4611 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4612                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4613                      N3RegFrm, IIC_VBINiQ,
4614                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4615                      []>;
4616
4617 //   VBIT     : Vector Bitwise Insert if True
4618 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4619 // FIXME: This instruction's encoding MAY NOT BE correct.
4620 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4621                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4622                      N3RegFrm, IIC_VBINiD,
4623                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4624                      []>;
4625 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4626                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4627                      N3RegFrm, IIC_VBINiQ,
4628                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4629                      []>;
4630
4631 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4632 // for equivalent operations with different register constraints; it just
4633 // inserts copies.
4634
4635 // Vector Absolute Differences.
4636
4637 //   VABD     : Vector Absolute Difference
4638 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4639                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4640                            "vabd", "s", int_arm_neon_vabds, 1>;
4641 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4642                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4643                            "vabd", "u", int_arm_neon_vabdu, 1>;
4644 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4645                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4646 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4647                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4648
4649 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4650 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4651                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4652 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4653                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4654
4655 //   VABA     : Vector Absolute Difference and Accumulate
4656 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4657                              "vaba", "s", int_arm_neon_vabds, add>;
4658 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4659                              "vaba", "u", int_arm_neon_vabdu, add>;
4660
4661 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4662 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4663                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4664 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4665                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4666
4667 // Vector Maximum and Minimum.
4668
4669 //   VMAX     : Vector Maximum
4670 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4671                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4672                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4673 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4674                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4675                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4676 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4677                         "vmax", "f32",
4678                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4679 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4680                         "vmax", "f32",
4681                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4682
4683 // VMAXNM
4684 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
4685   def VMAXNMND  : N3VDIntnp<0b000110, 0b00, 0b1111, 0, 1,
4686                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
4687                             v2f32, v2f32, int_arm_neon_vmaxnm, 1>,
4688                             Requires<[HasV8, HasNEON]>;
4689   def VMAXNMNQ  : N3VQIntnp<0b00110, 0b00, 0b1111, 1, 1,
4690                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
4691                             v4f32, v4f32, int_arm_neon_vmaxnm, 1>,
4692                             Requires<[HasV8, HasNEON]>;
4693 }
4694
4695 //   VMIN     : Vector Minimum
4696 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4697                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4698                            "vmin", "s", int_arm_neon_vmins, 1>;
4699 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4700                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4701                            "vmin", "u", int_arm_neon_vminu, 1>;
4702 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4703                         "vmin", "f32",
4704                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4705 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4706                         "vmin", "f32",
4707                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4708
4709 // VMINNM
4710 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
4711   def VMINNMND  : N3VDIntnp<0b00110, 0b10, 0b1111, 0, 1,
4712                             N3RegFrm, NoItinerary, "vminnm", "f32",
4713                             v2f32, v2f32, int_arm_neon_vminnm, 1>,
4714                             Requires<[HasV8, HasNEON]>;
4715   def VMINNMNQ  : N3VQIntnp<0b00110, 0b10, 0b1111, 1, 1,
4716                             N3RegFrm, NoItinerary, "vminnm", "f32",
4717                             v4f32, v4f32, int_arm_neon_vminnm, 1>,
4718                             Requires<[HasV8, HasNEON]>;
4719 }
4720
4721 // Vector Pairwise Operations.
4722
4723 //   VPADD    : Vector Pairwise Add
4724 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4725                         "vpadd", "i8",
4726                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4727 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4728                         "vpadd", "i16",
4729                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4730 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4731                         "vpadd", "i32",
4732                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4733 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4734                         IIC_VPBIND, "vpadd", "f32",
4735                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4736
4737 //   VPADDL   : Vector Pairwise Add Long
4738 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4739                              int_arm_neon_vpaddls>;
4740 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4741                              int_arm_neon_vpaddlu>;
4742
4743 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4744 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4745                               int_arm_neon_vpadals>;
4746 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4747                               int_arm_neon_vpadalu>;
4748
4749 //   VPMAX    : Vector Pairwise Maximum
4750 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4751                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4752 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4753                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4754 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4755                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4756 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4757                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4758 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4759                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4760 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4761                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4762 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4763                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4764
4765 //   VPMIN    : Vector Pairwise Minimum
4766 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4767                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4768 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4769                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4770 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4771                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4772 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4773                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4774 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4775                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4776 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4777                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4778 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4779                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4780
4781 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4782
4783 //   VRECPE   : Vector Reciprocal Estimate
4784 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4785                         IIC_VUNAD, "vrecpe", "u32",
4786                         v2i32, v2i32, int_arm_neon_vrecpe>;
4787 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4788                         IIC_VUNAQ, "vrecpe", "u32",
4789                         v4i32, v4i32, int_arm_neon_vrecpe>;
4790 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4791                         IIC_VUNAD, "vrecpe", "f32",
4792                         v2f32, v2f32, int_arm_neon_vrecpe>;
4793 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4794                         IIC_VUNAQ, "vrecpe", "f32",
4795                         v4f32, v4f32, int_arm_neon_vrecpe>;
4796
4797 //   VRECPS   : Vector Reciprocal Step
4798 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4799                         IIC_VRECSD, "vrecps", "f32",
4800                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4801 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4802                         IIC_VRECSQ, "vrecps", "f32",
4803                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4804
4805 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4806 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4807                          IIC_VUNAD, "vrsqrte", "u32",
4808                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4809 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4810                          IIC_VUNAQ, "vrsqrte", "u32",
4811                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4812 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4813                          IIC_VUNAD, "vrsqrte", "f32",
4814                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4815 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4816                          IIC_VUNAQ, "vrsqrte", "f32",
4817                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4818
4819 //   VRSQRTS  : Vector Reciprocal Square Root Step
4820 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4821                         IIC_VRECSD, "vrsqrts", "f32",
4822                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4823 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4824                         IIC_VRECSQ, "vrsqrts", "f32",
4825                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4826
4827 // Vector Shifts.
4828
4829 //   VSHL     : Vector Shift
4830 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4831                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4832                             "vshl", "s", int_arm_neon_vshifts>;
4833 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4834                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4835                             "vshl", "u", int_arm_neon_vshiftu>;
4836
4837 //   VSHL     : Vector Shift Left (Immediate)
4838 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4839
4840 //   VSHR     : Vector Shift Right (Immediate)
4841 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", "VSHRs",
4842                             NEONvshrs>;
4843 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", "VSHRu",
4844                             NEONvshru>;
4845
4846 //   VSHLL    : Vector Shift Left Long
4847 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4848 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4849
4850 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4851 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4852                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4853                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4854   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4855            ResTy, OpTy, ImmTy, OpNode> {
4856   let Inst{21-16} = op21_16;
4857   let DecoderMethod = "DecodeVSHLMaxInstruction";
4858 }
4859 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4860                           v8i16, v8i8, imm8, NEONvshlli>;
4861 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4862                           v4i32, v4i16, imm16, NEONvshlli>;
4863 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4864                           v2i64, v2i32, imm32, NEONvshlli>;
4865
4866 //   VSHRN    : Vector Shift Right and Narrow
4867 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4868                            NEONvshrn>;
4869
4870 //   VRSHL    : Vector Rounding Shift
4871 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4872                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4873                             "vrshl", "s", int_arm_neon_vrshifts>;
4874 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4875                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4876                             "vrshl", "u", int_arm_neon_vrshiftu>;
4877 //   VRSHR    : Vector Rounding Shift Right
4878 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", "VRSHRs",
4879                             NEONvrshrs>;
4880 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", "VRSHRu",
4881                             NEONvrshru>;
4882
4883 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4884 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4885                            NEONvrshrn>;
4886
4887 //   VQSHL    : Vector Saturating Shift
4888 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4889                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4890                             "vqshl", "s", int_arm_neon_vqshifts>;
4891 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4892                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4893                             "vqshl", "u", int_arm_neon_vqshiftu>;
4894 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4895 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4896 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4897
4898 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4899 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4900
4901 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4902 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4903                            NEONvqshrns>;
4904 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4905                            NEONvqshrnu>;
4906
4907 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4908 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4909                            NEONvqshrnsu>;
4910
4911 //   VQRSHL   : Vector Saturating Rounding Shift
4912 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4913                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4914                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4915 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4916                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4917                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4918
4919 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4920 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4921                            NEONvqrshrns>;
4922 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4923                            NEONvqrshrnu>;
4924
4925 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4926 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4927                            NEONvqrshrnsu>;
4928
4929 //   VSRA     : Vector Shift Right and Accumulate
4930 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4931 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4932 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4933 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4934 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4935
4936 //   VSLI     : Vector Shift Left and Insert
4937 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4938
4939 //   VSRI     : Vector Shift Right and Insert
4940 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4941
4942 // Vector Absolute and Saturating Absolute.
4943
4944 //   VABS     : Vector Absolute Value
4945 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4946                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4947                            int_arm_neon_vabs>;
4948 def  VABSfd   : N2VD<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4949                      "vabs", "f32",
4950                      v2f32, v2f32, fabs>;
4951 def  VABSfq   : N2VQ<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4952                      "vabs", "f32",
4953                       v4f32, v4f32, fabs>;
4954
4955 def : Pat<(xor (v2i32 (bitconvert (v8i8 (NEONvshrs DPR:$src, (i32 7))))),
4956                (v2i32 (bitconvert (v8i8 (add DPR:$src,
4957                                              (NEONvshrs DPR:$src, (i32 7))))))),
4958           (VABSv8i8 DPR:$src)>;
4959 def : Pat<(xor (v2i32 (bitconvert (v4i16 (NEONvshrs DPR:$src, (i32 15))))),
4960                (v2i32 (bitconvert (v4i16 (add DPR:$src,
4961                                             (NEONvshrs DPR:$src, (i32 15))))))),
4962           (VABSv4i16 DPR:$src)>;
4963 def : Pat<(xor (v2i32 (NEONvshrs DPR:$src, (i32 31))),
4964                (v2i32 (add DPR:$src, (NEONvshrs DPR:$src, (i32 31))))),
4965           (VABSv2i32 DPR:$src)>;
4966 def : Pat<(xor (v4i32 (bitconvert (v16i8 (NEONvshrs QPR:$src, (i32 7))))),
4967                (v4i32 (bitconvert (v16i8 (add QPR:$src,
4968                                              (NEONvshrs QPR:$src, (i32 7))))))),
4969           (VABSv16i8 QPR:$src)>;
4970 def : Pat<(xor (v4i32 (bitconvert (v8i16 (NEONvshrs QPR:$src, (i32 15))))),
4971                (v4i32 (bitconvert (v8i16 (add QPR:$src,
4972                                             (NEONvshrs QPR:$src, (i32 15))))))),
4973           (VABSv8i16 QPR:$src)>;
4974 def : Pat<(xor (v4i32 (NEONvshrs QPR:$src, (i32 31))),
4975                (v4i32 (add QPR:$src, (NEONvshrs QPR:$src, (i32 31))))),
4976           (VABSv4i32 QPR:$src)>;
4977
4978 def : Pat<(v2f32 (int_arm_neon_vabs (v2f32 DPR:$src))), (VABSfd DPR:$src)>;
4979 def : Pat<(v4f32 (int_arm_neon_vabs (v4f32 QPR:$src))), (VABSfq QPR:$src)>;
4980
4981 //   VQABS    : Vector Saturating Absolute Value
4982 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4983                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4984                            int_arm_neon_vqabs>;
4985
4986 // Vector Negate.
4987
4988 def vnegd  : PatFrag<(ops node:$in),
4989                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4990 def vnegq  : PatFrag<(ops node:$in),
4991                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4992
4993 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4994   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4995         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4996         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4997 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4998   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4999         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
5000         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
5001
5002 //   VNEG     : Vector Negate (integer)
5003 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
5004 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
5005 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
5006 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
5007 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
5008 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
5009
5010 //   VNEG     : Vector Negate (floating-point)
5011 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
5012                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
5013                     "vneg", "f32", "$Vd, $Vm", "",
5014                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
5015 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
5016                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
5017                     "vneg", "f32", "$Vd, $Vm", "",
5018                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
5019
5020 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
5021 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
5022 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
5023 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
5024 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
5025 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
5026
5027 //   VQNEG    : Vector Saturating Negate
5028 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
5029                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
5030                            int_arm_neon_vqneg>;
5031
5032 // Vector Bit Counting Operations.
5033
5034 //   VCLS     : Vector Count Leading Sign Bits
5035 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
5036                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
5037                            int_arm_neon_vcls>;
5038 //   VCLZ     : Vector Count Leading Zeros
5039 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
5040                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
5041                            ctlz>;
5042 //   VCNT     : Vector Count One Bits
5043 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5044                         IIC_VCNTiD, "vcnt", "8",
5045                         v8i8, v8i8, ctpop>;
5046 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5047                         IIC_VCNTiQ, "vcnt", "8",
5048                         v16i8, v16i8, ctpop>;
5049
5050 // Vector Swap
5051 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
5052                      (outs DPR:$Vd, DPR:$Vm), (ins DPR:$in1, DPR:$in2),
5053                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5054                      []>;
5055 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
5056                      (outs QPR:$Vd, QPR:$Vm), (ins QPR:$in1, QPR:$in2),
5057                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5058                      []>;
5059
5060 // Vector Move Operations.
5061
5062 //   VMOV     : Vector Move (Register)
5063 def : InstAlias<"vmov${p} $Vd, $Vm",
5064                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5065 def : InstAlias<"vmov${p} $Vd, $Vm",
5066                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5067
5068 //   VMOV     : Vector Move (Immediate)
5069
5070 let isReMaterializable = 1 in {
5071 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
5072                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5073                          "vmov", "i8", "$Vd, $SIMM", "",
5074                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
5075 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
5076                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5077                          "vmov", "i8", "$Vd, $SIMM", "",
5078                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
5079
5080 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
5081                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5082                          "vmov", "i16", "$Vd, $SIMM", "",
5083                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
5084   let Inst{9} = SIMM{9};
5085 }
5086
5087 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
5088                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5089                          "vmov", "i16", "$Vd, $SIMM", "",
5090                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
5091  let Inst{9} = SIMM{9};
5092 }
5093
5094 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
5095                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5096                          "vmov", "i32", "$Vd, $SIMM", "",
5097                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
5098   let Inst{11-8} = SIMM{11-8};
5099 }
5100
5101 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
5102                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5103                          "vmov", "i32", "$Vd, $SIMM", "",
5104                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
5105   let Inst{11-8} = SIMM{11-8};
5106 }
5107
5108 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
5109                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5110                          "vmov", "i64", "$Vd, $SIMM", "",
5111                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
5112 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
5113                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5114                          "vmov", "i64", "$Vd, $SIMM", "",
5115                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
5116
5117 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
5118                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5119                          "vmov", "f32", "$Vd, $SIMM", "",
5120                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
5121 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
5122                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5123                          "vmov", "f32", "$Vd, $SIMM", "",
5124                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
5125 } // isReMaterializable
5126
5127 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
5128
5129 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
5130                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5131                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
5132                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
5133                                            imm:$lane))]> {
5134   let Inst{21}  = lane{2};
5135   let Inst{6-5} = lane{1-0};
5136 }
5137 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
5138                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5139                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
5140                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
5141                                            imm:$lane))]> {
5142   let Inst{21} = lane{1};
5143   let Inst{6}  = lane{0};
5144 }
5145 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
5146                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5147                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
5148                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
5149                                            imm:$lane))]> {
5150   let Inst{21}  = lane{2};
5151   let Inst{6-5} = lane{1-0};
5152 }
5153 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
5154                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5155                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
5156                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
5157                                            imm:$lane))]> {
5158   let Inst{21} = lane{1};
5159   let Inst{6}  = lane{0};
5160 }
5161 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
5162                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
5163                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
5164                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
5165                                            imm:$lane))]>,
5166                 Requires<[HasNEON, HasFastVGETLNi32]> {
5167   let Inst{21} = lane{0};
5168 }
5169 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
5170 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
5171           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5172                            (DSubReg_i8_reg imm:$lane))),
5173                      (SubReg_i8_lane imm:$lane))>;
5174 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
5175           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5176                              (DSubReg_i16_reg imm:$lane))),
5177                      (SubReg_i16_lane imm:$lane))>;
5178 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
5179           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5180                            (DSubReg_i8_reg imm:$lane))),
5181                      (SubReg_i8_lane imm:$lane))>;
5182 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
5183           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5184                              (DSubReg_i16_reg imm:$lane))),
5185                      (SubReg_i16_lane imm:$lane))>;
5186 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5187           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
5188                              (DSubReg_i32_reg imm:$lane))),
5189                      (SubReg_i32_lane imm:$lane))>,
5190       Requires<[HasNEON, HasFastVGETLNi32]>;
5191 def : Pat<(extractelt (v2i32 DPR:$src), imm:$lane),
5192           (COPY_TO_REGCLASS
5193             (i32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5194       Requires<[HasNEON, HasSlowVGETLNi32]>;
5195 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5196           (COPY_TO_REGCLASS
5197             (i32 (EXTRACT_SUBREG QPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5198       Requires<[HasNEON, HasSlowVGETLNi32]>;
5199 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
5200           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
5201                           (SSubReg_f32_reg imm:$src2))>;
5202 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
5203           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
5204                           (SSubReg_f32_reg imm:$src2))>;
5205 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
5206 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5207 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
5208           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5209
5210
5211 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
5212
5213 let Constraints = "$src1 = $V" in {
5214 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
5215                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
5216                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
5217                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
5218                                            GPR:$R, imm:$lane))]> {
5219   let Inst{21}  = lane{2};
5220   let Inst{6-5} = lane{1-0};
5221 }
5222 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
5223                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
5224                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
5225                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
5226                                            GPR:$R, imm:$lane))]> {
5227   let Inst{21} = lane{1};
5228   let Inst{6}  = lane{0};
5229 }
5230 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
5231                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
5232                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
5233                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
5234                                            GPR:$R, imm:$lane))]> {
5235   let Inst{21} = lane{0};
5236 }
5237 }
5238 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
5239           (v16i8 (INSERT_SUBREG QPR:$src1,
5240                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
5241                                    (DSubReg_i8_reg imm:$lane))),
5242                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
5243                   (DSubReg_i8_reg imm:$lane)))>;
5244 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
5245           (v8i16 (INSERT_SUBREG QPR:$src1,
5246                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
5247                                      (DSubReg_i16_reg imm:$lane))),
5248                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
5249                   (DSubReg_i16_reg imm:$lane)))>;
5250 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
5251           (v4i32 (INSERT_SUBREG QPR:$src1,
5252                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
5253                                      (DSubReg_i32_reg imm:$lane))),
5254                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
5255                   (DSubReg_i32_reg imm:$lane)))>;
5256
5257 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
5258           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
5259                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5260 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
5261           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
5262                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5263
5264 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5265 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5266 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5267           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5268
5269 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
5270           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5271 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
5272           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
5273 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
5274           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5275
5276 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
5277           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5278 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
5279           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5280 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
5281           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5282
5283 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
5284           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5285                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5286                          dsub_0)>;
5287 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
5288           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
5289                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5290                          dsub_0)>;
5291 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
5292           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
5293                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5294                          dsub_0)>;
5295
5296 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
5297
5298 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5299   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
5300           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5301           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5302 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5303   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
5304           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5305           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5306
5307 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
5308 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
5309 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>,
5310                 Requires<[HasNEON, HasFastVDUP32]>;
5311 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
5312 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
5313 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
5314
5315 // NEONvdup patterns for uarchs with fast VDUP.32.
5316 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>,
5317       Requires<[HasNEON,HasFastVDUP32]>;
5318 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
5319
5320 // NEONvdup patterns for uarchs with slow VDUP.32 - use VMOVDRR instead.
5321 def : Pat<(v2i32 (NEONvdup (i32 GPR:$R))), (VMOVDRR GPR:$R, GPR:$R)>,
5322       Requires<[HasNEON,HasSlowVDUP32]>;
5323 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VMOVDRR GPR:$R, GPR:$R)>,
5324       Requires<[HasNEON,HasSlowVDUP32]>;
5325
5326 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
5327
5328 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
5329               ValueType Ty, Operand IdxTy>
5330   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5331               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
5332               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
5333
5334 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
5335               ValueType ResTy, ValueType OpTy, Operand IdxTy>
5336   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5337               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
5338               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
5339                                       VectorIndex32:$lane)))]>;
5340
5341 // Inst{19-16} is partially specified depending on the element size.
5342
5343 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
5344   bits<3> lane;
5345   let Inst{19-17} = lane{2-0};
5346 }
5347 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
5348   bits<2> lane;
5349   let Inst{19-18} = lane{1-0};
5350 }
5351 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
5352   bits<1> lane;
5353   let Inst{19} = lane{0};
5354 }
5355 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
5356   bits<3> lane;
5357   let Inst{19-17} = lane{2-0};
5358 }
5359 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
5360   bits<2> lane;
5361   let Inst{19-18} = lane{1-0};
5362 }
5363 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
5364   bits<1> lane;
5365   let Inst{19} = lane{0};
5366 }
5367
5368 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5369           (VDUPLN32d DPR:$Vm, imm:$lane)>;
5370
5371 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5372           (VDUPLN32q DPR:$Vm, imm:$lane)>;
5373
5374 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
5375           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
5376                                   (DSubReg_i8_reg imm:$lane))),
5377                            (SubReg_i8_lane imm:$lane)))>;
5378 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
5379           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
5380                                     (DSubReg_i16_reg imm:$lane))),
5381                             (SubReg_i16_lane imm:$lane)))>;
5382 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
5383           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
5384                                     (DSubReg_i32_reg imm:$lane))),
5385                             (SubReg_i32_lane imm:$lane)))>;
5386 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
5387           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
5388                                    (DSubReg_i32_reg imm:$lane))),
5389                            (SubReg_i32_lane imm:$lane)))>;
5390
5391 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5392                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
5393 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5394                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
5395
5396 //   VMOVN    : Vector Narrowing Move
5397 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
5398                          "vmovn", "i", trunc>;
5399 //   VQMOVN   : Vector Saturating Narrowing Move
5400 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
5401                             "vqmovn", "s", int_arm_neon_vqmovns>;
5402 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
5403                             "vqmovn", "u", int_arm_neon_vqmovnu>;
5404 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
5405                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
5406 //   VMOVL    : Vector Lengthening Move
5407 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
5408 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
5409 def : Pat<(v8i16 (anyext (v8i8 DPR:$Vm))), (VMOVLuv8i16 DPR:$Vm)>;
5410 def : Pat<(v4i32 (anyext (v4i16 DPR:$Vm))), (VMOVLuv4i32 DPR:$Vm)>;
5411 def : Pat<(v2i64 (anyext (v2i32 DPR:$Vm))), (VMOVLuv2i64 DPR:$Vm)>;
5412
5413 // Vector Conversions.
5414
5415 //   VCVT     : Vector Convert Between Floating-Point and Integers
5416 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5417                      v2i32, v2f32, fp_to_sint>;
5418 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5419                      v2i32, v2f32, fp_to_uint>;
5420 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5421                      v2f32, v2i32, sint_to_fp>;
5422 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5423                      v2f32, v2i32, uint_to_fp>;
5424
5425 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5426                      v4i32, v4f32, fp_to_sint>;
5427 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5428                      v4i32, v4f32, fp_to_uint>;
5429 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5430                      v4f32, v4i32, sint_to_fp>;
5431 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5432                      v4f32, v4i32, uint_to_fp>;
5433
5434 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
5435 let DecoderMethod = "DecodeVCVTD" in {
5436 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5437                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
5438 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5439                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
5440 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5441                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5442 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5443                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5444 }
5445
5446 let DecoderMethod = "DecodeVCVTQ" in {
5447 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5448                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5449 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5450                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5451 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5452                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5453 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5454                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5455 }
5456
5457 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5458 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5459                         IIC_VUNAQ, "vcvt", "f16.f32",
5460                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5461                 Requires<[HasNEON, HasFP16]>;
5462 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5463                         IIC_VUNAQ, "vcvt", "f32.f16",
5464                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5465                 Requires<[HasNEON, HasFP16]>;
5466
5467 // Vector Reverse.
5468
5469 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5470
5471 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5472   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5473         (ins DPR:$Vm), IIC_VMOVD,
5474         OpcodeStr, Dt, "$Vd, $Vm", "",
5475         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5476 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5477   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5478         (ins QPR:$Vm), IIC_VMOVQ,
5479         OpcodeStr, Dt, "$Vd, $Vm", "",
5480         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5481
5482 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5483 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5484 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5485 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5486
5487 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5488 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5489 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5490 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5491
5492 //   VREV32   : Vector Reverse elements within 32-bit words
5493
5494 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5495   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5496         (ins DPR:$Vm), IIC_VMOVD,
5497         OpcodeStr, Dt, "$Vd, $Vm", "",
5498         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5499 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5500   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5501         (ins QPR:$Vm), IIC_VMOVQ,
5502         OpcodeStr, Dt, "$Vd, $Vm", "",
5503         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5504
5505 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
5506 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
5507
5508 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
5509 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
5510
5511 //   VREV16   : Vector Reverse elements within 16-bit halfwords
5512
5513 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5514   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
5515         (ins DPR:$Vm), IIC_VMOVD,
5516         OpcodeStr, Dt, "$Vd, $Vm", "",
5517         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
5518 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5519   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5520         (ins QPR:$Vm), IIC_VMOVQ,
5521         OpcodeStr, Dt, "$Vd, $Vm", "",
5522         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5523
5524 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5525 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5526
5527 // Other Vector Shuffles.
5528
5529 //  Aligned extractions: really just dropping registers
5530
5531 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5532       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5533              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5534
5535 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5536
5537 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5538
5539 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5540
5541 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5542
5543 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5544
5545
5546 //   VEXT     : Vector Extract
5547
5548
5549 // All of these have a two-operand InstAlias.
5550 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
5551 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5552   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5553         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5554         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5555         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5556                                      (Ty DPR:$Vm), imm:$index)))]> {
5557   bits<3> index;
5558   let Inst{11} = 0b0;
5559   let Inst{10-8} = index{2-0};
5560 }
5561
5562 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5563   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5564         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5565         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5566         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5567                                      (Ty QPR:$Vm), imm:$index)))]> {
5568   bits<4> index;
5569   let Inst{11-8} = index{3-0};
5570 }
5571 }
5572
5573 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5574   let Inst{10-8} = index{2-0};
5575 }
5576 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5577   let Inst{10-9} = index{1-0};
5578   let Inst{8}    = 0b0;
5579 }
5580 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5581   let Inst{10}     = index{0};
5582   let Inst{9-8}    = 0b00;
5583 }
5584 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5585                            (v2f32 DPR:$Vm),
5586                            (i32 imm:$index))),
5587           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5588
5589 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5590   let Inst{11-8} = index{3-0};
5591 }
5592 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5593   let Inst{11-9} = index{2-0};
5594   let Inst{8}    = 0b0;
5595 }
5596 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5597   let Inst{11-10} = index{1-0};
5598   let Inst{9-8}    = 0b00;
5599 }
5600 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5601   let Inst{11} = index{0};
5602   let Inst{10-8}    = 0b000;
5603 }
5604 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5605                            (v4f32 QPR:$Vm),
5606                            (i32 imm:$index))),
5607           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5608
5609 //   VTRN     : Vector Transpose
5610
5611 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5612 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5613 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5614
5615 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5616 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5617 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5618
5619 //   VUZP     : Vector Unzip (Deinterleave)
5620
5621 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5622 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5623 // vuzp.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5624 def : NEONInstAlias<"vuzp${p}.32 $Dd, $Dm",
5625                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5626
5627 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5628 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5629 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5630
5631 //   VZIP     : Vector Zip (Interleave)
5632
5633 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5634 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5635 // vzip.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5636 def : NEONInstAlias<"vzip${p}.32 $Dd, $Dm",
5637                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5638
5639 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5640 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5641 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5642
5643 // Vector Table Lookup and Table Extension.
5644
5645 //   VTBL     : Vector Table Lookup
5646 let DecoderMethod = "DecodeTBLInstruction" in {
5647 def  VTBL1
5648   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5649         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5650         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5651         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5652 let hasExtraSrcRegAllocReq = 1 in {
5653 def  VTBL2
5654   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5655         (ins VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5656         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5657 def  VTBL3
5658   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5659         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5660         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5661 def  VTBL4
5662   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5663         (ins VecListFourD:$Vn, DPR:$Vm),
5664         NVTBLFrm, IIC_VTB4,
5665         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5666 } // hasExtraSrcRegAllocReq = 1
5667
5668 def  VTBL3Pseudo
5669   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5670 def  VTBL4Pseudo
5671   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5672
5673 //   VTBX     : Vector Table Extension
5674 def  VTBX1
5675   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5676         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5677         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5678         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5679                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5680 let hasExtraSrcRegAllocReq = 1 in {
5681 def  VTBX2
5682   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5683         (ins DPR:$orig, VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5684         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
5685 def  VTBX3
5686   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5687         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
5688         NVTBLFrm, IIC_VTBX3,
5689         "vtbx", "8", "$Vd, $Vn, $Vm",
5690         "$orig = $Vd", []>;
5691 def  VTBX4
5692   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
5693         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5694         "vtbx", "8", "$Vd, $Vn, $Vm",
5695         "$orig = $Vd", []>;
5696 } // hasExtraSrcRegAllocReq = 1
5697
5698 def  VTBX3Pseudo
5699   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5700                 IIC_VTBX3, "$orig = $dst", []>;
5701 def  VTBX4Pseudo
5702   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5703                 IIC_VTBX4, "$orig = $dst", []>;
5704 } // DecoderMethod = "DecodeTBLInstruction"
5705
5706 //===----------------------------------------------------------------------===//
5707 // NEON instructions for single-precision FP math
5708 //===----------------------------------------------------------------------===//
5709
5710 class N2VSPat<SDNode OpNode, NeonI Inst>
5711   : NEONFPPat<(f32 (OpNode SPR:$a)),
5712               (EXTRACT_SUBREG
5713                (v2f32 (COPY_TO_REGCLASS (Inst
5714                 (INSERT_SUBREG
5715                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5716                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5717
5718 class N3VSPat<SDNode OpNode, NeonI Inst>
5719   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5720               (EXTRACT_SUBREG
5721                (v2f32 (COPY_TO_REGCLASS (Inst
5722                 (INSERT_SUBREG
5723                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5724                  SPR:$a, ssub_0),
5725                 (INSERT_SUBREG
5726                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5727                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5728
5729 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5730   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5731               (EXTRACT_SUBREG
5732                (v2f32 (COPY_TO_REGCLASS (Inst
5733                 (INSERT_SUBREG
5734                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5735                  SPR:$acc, ssub_0),
5736                 (INSERT_SUBREG
5737                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5738                  SPR:$a, ssub_0),
5739                 (INSERT_SUBREG
5740                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5741                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5742
5743 def : N3VSPat<fadd, VADDfd>;
5744 def : N3VSPat<fsub, VSUBfd>;
5745 def : N3VSPat<fmul, VMULfd>;
5746 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5747       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
5748 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5749       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
5750 def : N3VSMulOpPat<fmul, fadd, VFMAfd>,
5751       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
5752 def : N3VSMulOpPat<fmul, fsub, VFMSfd>,
5753       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
5754 def : N2VSPat<fabs, VABSfd>;
5755 def : N2VSPat<fneg, VNEGfd>;
5756 def : N3VSPat<NEONfmax, VMAXfd>;
5757 def : N3VSPat<NEONfmin, VMINfd>;
5758 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5759 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5760 def : N2VSPat<arm_sitof, VCVTs2fd>;
5761 def : N2VSPat<arm_uitof, VCVTu2fd>;
5762
5763 // Prefer VMOVDRR for i32 -> f32 bitcasts, it can write all DPR registers.
5764 def : Pat<(f32 (bitconvert GPR:$a)),
5765           (EXTRACT_SUBREG (VMOVDRR GPR:$a, GPR:$a), ssub_0)>,
5766         Requires<[HasNEON, DontUseVMOVSR]>;
5767
5768 //===----------------------------------------------------------------------===//
5769 // Non-Instruction Patterns
5770 //===----------------------------------------------------------------------===//
5771
5772 // bit_convert
5773 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5774 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5775 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5776 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5777 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5778 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5779 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5780 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5781 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5782 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5783 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5784 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5785 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5786 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5787 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5788 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5789 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5790 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5791 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5792 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5793 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5794 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5795 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5796 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5797 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5798 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5799 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5800 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5801 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5802 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5803
5804 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5805 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5806 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5807 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5808 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5809 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5810 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5811 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5812 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5813 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5814 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5815 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5816 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5817 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5818 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5819 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5820 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5821 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5822 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5823 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5824 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5825 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5826 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5827 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5828 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5829 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5830 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5831 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5832 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5833 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5834
5835 // Fold extracting an element out of a v2i32 into a vfp register.
5836 def : Pat<(f32 (bitconvert (i32 (extractelt (v2i32 DPR:$src), imm:$lane)))),
5837           (f32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane)))>;
5838
5839 // Vector lengthening move with load, matching extending loads.
5840
5841 // extload, zextload and sextload for a standard lengthening load. Example:
5842 // Lengthen_Single<"8", "i16", "8"> =
5843 //     Pat<(v8i16 (extloadvi8 addrmode6:$addr))
5844 //         (VMOVLuv8i16 (VLD1d8 addrmode6:$addr,
5845 //                              (f64 (IMPLICIT_DEF)), (i32 0)))>;
5846 multiclass Lengthen_Single<string DestLanes, string DestTy, string SrcTy> {
5847   let AddedComplexity = 10 in {
5848   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5849                     (!cast<PatFrag>("extloadvi" # SrcTy) addrmode6:$addr)),
5850                   (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5851                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
5852
5853   def _Z : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5854                   (!cast<PatFrag>("zextloadvi" # SrcTy) addrmode6:$addr)),
5855                 (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5856                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
5857
5858   def _S : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5859                   (!cast<PatFrag>("sextloadvi" # SrcTy) addrmode6:$addr)),
5860                 (!cast<Instruction>("VMOVLsv" # DestLanes # DestTy)
5861                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
5862   }
5863 }
5864
5865 // extload, zextload and sextload for a lengthening load which only uses
5866 // half the lanes available. Example:
5867 // Lengthen_HalfSingle<"4", "i16", "8", "i16", "i8"> =
5868 //     Pat<(v4i16 (extloadvi8 addrmode6oneL32:$addr)),
5869 //         (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
5870 //                                      (f64 (IMPLICIT_DEF)), (i32 0))),
5871 //                         dsub_0)>;
5872 multiclass Lengthen_HalfSingle<string DestLanes, string DestTy, string SrcTy,
5873                                string InsnLanes, string InsnTy> {
5874   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5875                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
5876        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5877          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5878          dsub_0)>;
5879   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5880                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
5881        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5882          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5883          dsub_0)>;
5884   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5885                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
5886        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # InsnLanes # InsnTy)
5887          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5888          dsub_0)>;
5889 }
5890
5891 // extload, zextload and sextload for a lengthening load followed by another
5892 // lengthening load, to quadruple the initial length.
5893 //
5894 // Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32"> =
5895 //     Pat<(v4i32 (extloadvi8 addrmode6oneL32:$addr))
5896 //         (EXTRACT_SUBREG (VMOVLuv4i32
5897 //           (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
5898 //                                                   (f64 (IMPLICIT_DEF)),
5899 //                                                   (i32 0))),
5900 //                           dsub_0)),
5901 //           dsub_0)>;
5902 multiclass Lengthen_Double<string DestLanes, string DestTy, string SrcTy,
5903                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
5904                            string Insn2Ty> {
5905   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5906                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
5907          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5908            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5909              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5910              dsub_0))>;
5911   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5912                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
5913          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5914            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5915              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5916              dsub_0))>;
5917   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5918                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
5919          (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
5920            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
5921              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5922              dsub_0))>;
5923 }
5924
5925 // extload, zextload and sextload for a lengthening load followed by another
5926 // lengthening load, to quadruple the initial length, but which ends up only
5927 // requiring half the available lanes (a 64-bit outcome instead of a 128-bit).
5928 //
5929 // Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32"> =
5930 // Pat<(v2i32 (extloadvi8 addrmode6:$addr))
5931 //     (EXTRACT_SUBREG (VMOVLuv4i32
5932 //       (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd16 addrmode6:$addr,
5933 //                                               (f64 (IMPLICIT_DEF)), (i32 0))),
5934 //                       dsub_0)),
5935 //       dsub_0)>;
5936 multiclass Lengthen_HalfDouble<string DestLanes, string DestTy, string SrcTy,
5937                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
5938                            string Insn2Ty> {
5939   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5940                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6:$addr)),
5941          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5942            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5943              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5944              dsub_0)),
5945           dsub_0)>;
5946   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5947                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6:$addr)),
5948          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5949            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5950              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5951              dsub_0)),
5952           dsub_0)>;
5953   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5954                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6:$addr)),
5955          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
5956            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
5957              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
5958              dsub_0)),
5959           dsub_0)>;
5960 }
5961
5962 defm : Lengthen_Single<"8", "i16", "8">; // v8i8 -> v8i16
5963 defm : Lengthen_Single<"4", "i32", "16">; // v4i16 -> v4i32
5964 defm : Lengthen_Single<"2", "i64", "32">; // v2i32 -> v2i64
5965
5966 defm : Lengthen_HalfSingle<"4", "i16", "i8", "8", "i16">; // v4i8 -> v4i16
5967 defm : Lengthen_HalfSingle<"2", "i32", "i16", "4", "i32">; // v2i16 -> v2i32
5968
5969 // Double lengthening - v4i8 -> v4i16 -> v4i32
5970 defm : Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32">;
5971 // v2i8 -> v2i16 -> v2i32
5972 defm : Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32">;
5973 // v2i16 -> v2i32 -> v2i64
5974 defm : Lengthen_Double<"2", "i64", "i16", "4", "i32", "2", "i64">;
5975
5976 // Triple lengthening - v2i8 -> v2i16 -> v2i32 -> v2i64
5977 def : Pat<(v2i64 (extloadvi8 addrmode6:$addr)),
5978       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
5979          (VLD1LNd16 addrmode6:$addr,
5980                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
5981 def : Pat<(v2i64 (zextloadvi8 addrmode6:$addr)),
5982       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
5983          (VLD1LNd16 addrmode6:$addr,
5984                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
5985 def : Pat<(v2i64 (sextloadvi8 addrmode6:$addr)),
5986       (VMOVLsv2i64 (EXTRACT_SUBREG (VMOVLsv4i32 (EXTRACT_SUBREG (VMOVLsv8i16
5987          (VLD1LNd16 addrmode6:$addr,
5988                     (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
5989
5990 //===----------------------------------------------------------------------===//
5991 // Assembler aliases
5992 //
5993
5994 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
5995                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
5996 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
5997                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
5998
5999 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
6000 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6001                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6002 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6003                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6004 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6005                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6006 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6007                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6008 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6009                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6010 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6011                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6012 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6013                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6014 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6015                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6016 // ... two-operand aliases
6017 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6018                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6019 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6020                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6021 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6022                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6023 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6024                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6025 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6026                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6027 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6028                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6029
6030 // VLD1 single-lane pseudo-instructions. These need special handling for
6031 // the lane index that an InstAlias can't handle, so we use these instead.
6032 def VLD1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr",
6033                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6034 def VLD1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr",
6035                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6036 def VLD1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr",
6037                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6038
6039 def VLD1LNdWB_fixed_Asm_8 :
6040         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr!",
6041                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6042 def VLD1LNdWB_fixed_Asm_16 :
6043         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr!",
6044                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6045 def VLD1LNdWB_fixed_Asm_32 :
6046         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr!",
6047                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6048 def VLD1LNdWB_register_Asm_8 :
6049         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr, $Rm",
6050                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
6051                        rGPR:$Rm, pred:$p)>;
6052 def VLD1LNdWB_register_Asm_16 :
6053         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr, $Rm",
6054                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6055                        rGPR:$Rm, pred:$p)>;
6056 def VLD1LNdWB_register_Asm_32 :
6057         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr, $Rm",
6058                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6059                        rGPR:$Rm, pred:$p)>;
6060
6061
6062 // VST1 single-lane pseudo-instructions. These need special handling for
6063 // the lane index that an InstAlias can't handle, so we use these instead.
6064 def VST1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr",
6065                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6066 def VST1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr",
6067                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6068 def VST1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr",
6069                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6070
6071 def VST1LNdWB_fixed_Asm_8 :
6072         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr!",
6073                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6074 def VST1LNdWB_fixed_Asm_16 :
6075         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr!",
6076                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6077 def VST1LNdWB_fixed_Asm_32 :
6078         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr!",
6079                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6080 def VST1LNdWB_register_Asm_8 :
6081         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr, $Rm",
6082                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
6083                        rGPR:$Rm, pred:$p)>;
6084 def VST1LNdWB_register_Asm_16 :
6085         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr, $Rm",
6086                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
6087                        rGPR:$Rm, pred:$p)>;
6088 def VST1LNdWB_register_Asm_32 :
6089         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr, $Rm",
6090                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
6091                        rGPR:$Rm, pred:$p)>;
6092
6093 // VLD2 single-lane pseudo-instructions. These need special handling for
6094 // the lane index that an InstAlias can't handle, so we use these instead.
6095 def VLD2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr",
6096                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6097 def VLD2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6098                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6099 def VLD2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6100                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6101 def VLD2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6102                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6103 def VLD2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6104                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6105
6106 def VLD2LNdWB_fixed_Asm_8 :
6107         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr!",
6108                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6109 def VLD2LNdWB_fixed_Asm_16 :
6110         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6111                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6112 def VLD2LNdWB_fixed_Asm_32 :
6113         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6114                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6115 def VLD2LNqWB_fixed_Asm_16 :
6116         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6117                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6118 def VLD2LNqWB_fixed_Asm_32 :
6119         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6120                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6121 def VLD2LNdWB_register_Asm_8 :
6122         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr, $Rm",
6123                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6124                        rGPR:$Rm, pred:$p)>;
6125 def VLD2LNdWB_register_Asm_16 :
6126         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6127                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6128                        rGPR:$Rm, pred:$p)>;
6129 def VLD2LNdWB_register_Asm_32 :
6130         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6131                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6132                        rGPR:$Rm, pred:$p)>;
6133 def VLD2LNqWB_register_Asm_16 :
6134         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6135                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6136                        rGPR:$Rm, pred:$p)>;
6137 def VLD2LNqWB_register_Asm_32 :
6138         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6139                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6140                        rGPR:$Rm, pred:$p)>;
6141
6142
6143 // VST2 single-lane pseudo-instructions. These need special handling for
6144 // the lane index that an InstAlias can't handle, so we use these instead.
6145 def VST2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr",
6146                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6147 def VST2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6148                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6149 def VST2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6150                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6151 def VST2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
6152                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6153 def VST2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
6154                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6155
6156 def VST2LNdWB_fixed_Asm_8 :
6157         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr!",
6158                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6159 def VST2LNdWB_fixed_Asm_16 :
6160         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6161                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6162 def VST2LNdWB_fixed_Asm_32 :
6163         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6164                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6165 def VST2LNqWB_fixed_Asm_16 :
6166         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
6167                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6168 def VST2LNqWB_fixed_Asm_32 :
6169         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
6170                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6171 def VST2LNdWB_register_Asm_8 :
6172         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr, $Rm",
6173                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
6174                        rGPR:$Rm, pred:$p)>;
6175 def VST2LNdWB_register_Asm_16 :
6176         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6177                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
6178                        rGPR:$Rm, pred:$p)>;
6179 def VST2LNdWB_register_Asm_32 :
6180         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6181                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
6182                        rGPR:$Rm, pred:$p)>;
6183 def VST2LNqWB_register_Asm_16 :
6184         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
6185                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
6186                        rGPR:$Rm, pred:$p)>;
6187 def VST2LNqWB_register_Asm_32 :
6188         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
6189                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
6190                        rGPR:$Rm, pred:$p)>;
6191
6192 // VLD3 all-lanes pseudo-instructions. These need special handling for
6193 // the lane index that an InstAlias can't handle, so we use these instead.
6194 def VLD3DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6195                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6196 def VLD3DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6197                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6198 def VLD3DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6199                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6200 def VLD3DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6201                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6202 def VLD3DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6203                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6204 def VLD3DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6205                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6206
6207 def VLD3DUPdWB_fixed_Asm_8 :
6208         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6209                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6210 def VLD3DUPdWB_fixed_Asm_16 :
6211         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6212                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6213 def VLD3DUPdWB_fixed_Asm_32 :
6214         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6215                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6216 def VLD3DUPqWB_fixed_Asm_8 :
6217         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6218                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6219 def VLD3DUPqWB_fixed_Asm_16 :
6220         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6221                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6222 def VLD3DUPqWB_fixed_Asm_32 :
6223         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6224                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6225 def VLD3DUPdWB_register_Asm_8 :
6226         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6227                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6228                        rGPR:$Rm, pred:$p)>;
6229 def VLD3DUPdWB_register_Asm_16 :
6230         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6231                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6232                        rGPR:$Rm, pred:$p)>;
6233 def VLD3DUPdWB_register_Asm_32 :
6234         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6235                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
6236                        rGPR:$Rm, pred:$p)>;
6237 def VLD3DUPqWB_register_Asm_8 :
6238         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6239                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6240                        rGPR:$Rm, pred:$p)>;
6241 def VLD3DUPqWB_register_Asm_16 :
6242         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6243                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6244                        rGPR:$Rm, pred:$p)>;
6245 def VLD3DUPqWB_register_Asm_32 :
6246         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6247                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
6248                        rGPR:$Rm, pred:$p)>;
6249
6250
6251 // VLD3 single-lane pseudo-instructions. These need special handling for
6252 // the lane index that an InstAlias can't handle, so we use these instead.
6253 def VLD3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6254                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6255 def VLD3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6256                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6257 def VLD3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6258                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6259 def VLD3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6260                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6261 def VLD3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6262                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6263
6264 def VLD3LNdWB_fixed_Asm_8 :
6265         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6266                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6267 def VLD3LNdWB_fixed_Asm_16 :
6268         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6269                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6270 def VLD3LNdWB_fixed_Asm_32 :
6271         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6272                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6273 def VLD3LNqWB_fixed_Asm_16 :
6274         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6275                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6276 def VLD3LNqWB_fixed_Asm_32 :
6277         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6278                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6279 def VLD3LNdWB_register_Asm_8 :
6280         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6281                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6282                        rGPR:$Rm, pred:$p)>;
6283 def VLD3LNdWB_register_Asm_16 :
6284         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6285                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6286                        rGPR:$Rm, pred:$p)>;
6287 def VLD3LNdWB_register_Asm_32 :
6288         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6289                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6290                        rGPR:$Rm, pred:$p)>;
6291 def VLD3LNqWB_register_Asm_16 :
6292         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6293                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6294                        rGPR:$Rm, pred:$p)>;
6295 def VLD3LNqWB_register_Asm_32 :
6296         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6297                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6298                        rGPR:$Rm, pred:$p)>;
6299
6300 // VLD3 multiple structure pseudo-instructions. These need special handling for
6301 // the vector operands that the normal instructions don't yet model.
6302 // FIXME: Remove these when the register classes and instructions are updated.
6303 def VLD3dAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6304                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6305 def VLD3dAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6306                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6307 def VLD3dAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6308                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6309 def VLD3qAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6310                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6311 def VLD3qAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6312                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6313 def VLD3qAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6314                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6315
6316 def VLD3dWB_fixed_Asm_8 :
6317         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6318                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6319 def VLD3dWB_fixed_Asm_16 :
6320         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6321                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6322 def VLD3dWB_fixed_Asm_32 :
6323         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6324                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6325 def VLD3qWB_fixed_Asm_8 :
6326         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6327                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6328 def VLD3qWB_fixed_Asm_16 :
6329         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6330                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6331 def VLD3qWB_fixed_Asm_32 :
6332         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6333                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6334 def VLD3dWB_register_Asm_8 :
6335         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6336                   (ins VecListThreeD:$list, addrmode6:$addr,
6337                        rGPR:$Rm, pred:$p)>;
6338 def VLD3dWB_register_Asm_16 :
6339         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6340                   (ins VecListThreeD:$list, addrmode6:$addr,
6341                        rGPR:$Rm, pred:$p)>;
6342 def VLD3dWB_register_Asm_32 :
6343         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6344                   (ins VecListThreeD:$list, addrmode6:$addr,
6345                        rGPR:$Rm, pred:$p)>;
6346 def VLD3qWB_register_Asm_8 :
6347         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6348                   (ins VecListThreeQ:$list, addrmode6:$addr,
6349                        rGPR:$Rm, pred:$p)>;
6350 def VLD3qWB_register_Asm_16 :
6351         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6352                   (ins VecListThreeQ:$list, addrmode6:$addr,
6353                        rGPR:$Rm, pred:$p)>;
6354 def VLD3qWB_register_Asm_32 :
6355         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6356                   (ins VecListThreeQ:$list, addrmode6:$addr,
6357                        rGPR:$Rm, pred:$p)>;
6358
6359 // VST3 single-lane pseudo-instructions. These need special handling for
6360 // the lane index that an InstAlias can't handle, so we use these instead.
6361 def VST3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6362                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6363 def VST3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6364                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6365 def VST3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6366                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6367 def VST3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6368                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6369 def VST3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6370                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6371
6372 def VST3LNdWB_fixed_Asm_8 :
6373         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6374                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6375 def VST3LNdWB_fixed_Asm_16 :
6376         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6377                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6378 def VST3LNdWB_fixed_Asm_32 :
6379         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6380                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6381 def VST3LNqWB_fixed_Asm_16 :
6382         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6383                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6384 def VST3LNqWB_fixed_Asm_32 :
6385         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6386                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6387 def VST3LNdWB_register_Asm_8 :
6388         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6389                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6390                        rGPR:$Rm, pred:$p)>;
6391 def VST3LNdWB_register_Asm_16 :
6392         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6393                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6394                        rGPR:$Rm, pred:$p)>;
6395 def VST3LNdWB_register_Asm_32 :
6396         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6397                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6398                        rGPR:$Rm, pred:$p)>;
6399 def VST3LNqWB_register_Asm_16 :
6400         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6401                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6402                        rGPR:$Rm, pred:$p)>;
6403 def VST3LNqWB_register_Asm_32 :
6404         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6405                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6406                        rGPR:$Rm, pred:$p)>;
6407
6408
6409 // VST3 multiple structure pseudo-instructions. These need special handling for
6410 // the vector operands that the normal instructions don't yet model.
6411 // FIXME: Remove these when the register classes and instructions are updated.
6412 def VST3dAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6413                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6414 def VST3dAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6415                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6416 def VST3dAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6417                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6418 def VST3qAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6419                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6420 def VST3qAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6421                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6422 def VST3qAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6423                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6424
6425 def VST3dWB_fixed_Asm_8 :
6426         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6427                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6428 def VST3dWB_fixed_Asm_16 :
6429         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6430                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6431 def VST3dWB_fixed_Asm_32 :
6432         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6433                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6434 def VST3qWB_fixed_Asm_8 :
6435         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6436                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6437 def VST3qWB_fixed_Asm_16 :
6438         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6439                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6440 def VST3qWB_fixed_Asm_32 :
6441         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6442                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6443 def VST3dWB_register_Asm_8 :
6444         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6445                   (ins VecListThreeD:$list, addrmode6:$addr,
6446                        rGPR:$Rm, pred:$p)>;
6447 def VST3dWB_register_Asm_16 :
6448         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6449                   (ins VecListThreeD:$list, addrmode6:$addr,
6450                        rGPR:$Rm, pred:$p)>;
6451 def VST3dWB_register_Asm_32 :
6452         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6453                   (ins VecListThreeD:$list, addrmode6:$addr,
6454                        rGPR:$Rm, pred:$p)>;
6455 def VST3qWB_register_Asm_8 :
6456         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6457                   (ins VecListThreeQ:$list, addrmode6:$addr,
6458                        rGPR:$Rm, pred:$p)>;
6459 def VST3qWB_register_Asm_16 :
6460         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6461                   (ins VecListThreeQ:$list, addrmode6:$addr,
6462                        rGPR:$Rm, pred:$p)>;
6463 def VST3qWB_register_Asm_32 :
6464         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6465                   (ins VecListThreeQ:$list, addrmode6:$addr,
6466                        rGPR:$Rm, pred:$p)>;
6467
6468 // VLD4 all-lanes pseudo-instructions. These need special handling for
6469 // the lane index that an InstAlias can't handle, so we use these instead.
6470 def VLD4DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6471                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6472 def VLD4DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6473                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6474 def VLD4DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6475                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6476 def VLD4DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6477                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6478 def VLD4DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6479                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6480 def VLD4DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6481                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6482
6483 def VLD4DUPdWB_fixed_Asm_8 :
6484         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6485                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6486 def VLD4DUPdWB_fixed_Asm_16 :
6487         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6488                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6489 def VLD4DUPdWB_fixed_Asm_32 :
6490         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6491                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6492 def VLD4DUPqWB_fixed_Asm_8 :
6493         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6494                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6495 def VLD4DUPqWB_fixed_Asm_16 :
6496         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6497                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6498 def VLD4DUPqWB_fixed_Asm_32 :
6499         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6500                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6501 def VLD4DUPdWB_register_Asm_8 :
6502         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6503                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6504                        rGPR:$Rm, pred:$p)>;
6505 def VLD4DUPdWB_register_Asm_16 :
6506         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6507                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6508                        rGPR:$Rm, pred:$p)>;
6509 def VLD4DUPdWB_register_Asm_32 :
6510         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6511                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6512                        rGPR:$Rm, pred:$p)>;
6513 def VLD4DUPqWB_register_Asm_8 :
6514         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6515                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6516                        rGPR:$Rm, pred:$p)>;
6517 def VLD4DUPqWB_register_Asm_16 :
6518         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6519                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6520                        rGPR:$Rm, pred:$p)>;
6521 def VLD4DUPqWB_register_Asm_32 :
6522         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6523                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6524                        rGPR:$Rm, pred:$p)>;
6525
6526
6527 // VLD4 single-lane pseudo-instructions. These need special handling for
6528 // the lane index that an InstAlias can't handle, so we use these instead.
6529 def VLD4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6530                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6531 def VLD4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6532                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6533 def VLD4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6534                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6535 def VLD4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6536                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6537 def VLD4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6538                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6539
6540 def VLD4LNdWB_fixed_Asm_8 :
6541         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6542                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6543 def VLD4LNdWB_fixed_Asm_16 :
6544         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6545                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6546 def VLD4LNdWB_fixed_Asm_32 :
6547         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6548                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6549 def VLD4LNqWB_fixed_Asm_16 :
6550         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6551                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6552 def VLD4LNqWB_fixed_Asm_32 :
6553         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6554                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6555 def VLD4LNdWB_register_Asm_8 :
6556         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6557                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6558                        rGPR:$Rm, pred:$p)>;
6559 def VLD4LNdWB_register_Asm_16 :
6560         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6561                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6562                        rGPR:$Rm, pred:$p)>;
6563 def VLD4LNdWB_register_Asm_32 :
6564         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6565                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6566                        rGPR:$Rm, pred:$p)>;
6567 def VLD4LNqWB_register_Asm_16 :
6568         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6569                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6570                        rGPR:$Rm, pred:$p)>;
6571 def VLD4LNqWB_register_Asm_32 :
6572         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6573                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6574                        rGPR:$Rm, pred:$p)>;
6575
6576
6577
6578 // VLD4 multiple structure pseudo-instructions. These need special handling for
6579 // the vector operands that the normal instructions don't yet model.
6580 // FIXME: Remove these when the register classes and instructions are updated.
6581 def VLD4dAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6582                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6583 def VLD4dAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6584                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6585 def VLD4dAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6586                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6587 def VLD4qAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6588                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6589 def VLD4qAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6590                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6591 def VLD4qAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6592                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6593
6594 def VLD4dWB_fixed_Asm_8 :
6595         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6596                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6597 def VLD4dWB_fixed_Asm_16 :
6598         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6599                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6600 def VLD4dWB_fixed_Asm_32 :
6601         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6602                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6603 def VLD4qWB_fixed_Asm_8 :
6604         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6605                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6606 def VLD4qWB_fixed_Asm_16 :
6607         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6608                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6609 def VLD4qWB_fixed_Asm_32 :
6610         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6611                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6612 def VLD4dWB_register_Asm_8 :
6613         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6614                   (ins VecListFourD:$list, addrmode6:$addr,
6615                        rGPR:$Rm, pred:$p)>;
6616 def VLD4dWB_register_Asm_16 :
6617         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6618                   (ins VecListFourD:$list, addrmode6:$addr,
6619                        rGPR:$Rm, pred:$p)>;
6620 def VLD4dWB_register_Asm_32 :
6621         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6622                   (ins VecListFourD:$list, addrmode6:$addr,
6623                        rGPR:$Rm, pred:$p)>;
6624 def VLD4qWB_register_Asm_8 :
6625         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6626                   (ins VecListFourQ:$list, addrmode6:$addr,
6627                        rGPR:$Rm, pred:$p)>;
6628 def VLD4qWB_register_Asm_16 :
6629         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6630                   (ins VecListFourQ:$list, addrmode6:$addr,
6631                        rGPR:$Rm, pred:$p)>;
6632 def VLD4qWB_register_Asm_32 :
6633         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6634                   (ins VecListFourQ:$list, addrmode6:$addr,
6635                        rGPR:$Rm, pred:$p)>;
6636
6637 // VST4 single-lane pseudo-instructions. These need special handling for
6638 // the lane index that an InstAlias can't handle, so we use these instead.
6639 def VST4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6640                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6641 def VST4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6642                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6643 def VST4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6644                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6645 def VST4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6646                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6647 def VST4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6648                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6649
6650 def VST4LNdWB_fixed_Asm_8 :
6651         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6652                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6653 def VST4LNdWB_fixed_Asm_16 :
6654         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6655                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6656 def VST4LNdWB_fixed_Asm_32 :
6657         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6658                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6659 def VST4LNqWB_fixed_Asm_16 :
6660         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6661                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6662 def VST4LNqWB_fixed_Asm_32 :
6663         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6664                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6665 def VST4LNdWB_register_Asm_8 :
6666         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6667                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6668                        rGPR:$Rm, pred:$p)>;
6669 def VST4LNdWB_register_Asm_16 :
6670         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6671                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6672                        rGPR:$Rm, pred:$p)>;
6673 def VST4LNdWB_register_Asm_32 :
6674         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6675                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6676                        rGPR:$Rm, pred:$p)>;
6677 def VST4LNqWB_register_Asm_16 :
6678         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6679                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6680                        rGPR:$Rm, pred:$p)>;
6681 def VST4LNqWB_register_Asm_32 :
6682         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6683                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6684                        rGPR:$Rm, pred:$p)>;
6685
6686
6687 // VST4 multiple structure pseudo-instructions. These need special handling for
6688 // the vector operands that the normal instructions don't yet model.
6689 // FIXME: Remove these when the register classes and instructions are updated.
6690 def VST4dAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6691                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6692 def VST4dAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6693                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6694 def VST4dAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6695                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6696 def VST4qAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6697                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6698 def VST4qAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6699                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6700 def VST4qAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6701                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6702
6703 def VST4dWB_fixed_Asm_8 :
6704         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6705                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6706 def VST4dWB_fixed_Asm_16 :
6707         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6708                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6709 def VST4dWB_fixed_Asm_32 :
6710         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6711                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6712 def VST4qWB_fixed_Asm_8 :
6713         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6714                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6715 def VST4qWB_fixed_Asm_16 :
6716         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6717                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6718 def VST4qWB_fixed_Asm_32 :
6719         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6720                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6721 def VST4dWB_register_Asm_8 :
6722         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6723                   (ins VecListFourD:$list, addrmode6:$addr,
6724                        rGPR:$Rm, pred:$p)>;
6725 def VST4dWB_register_Asm_16 :
6726         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6727                   (ins VecListFourD:$list, addrmode6:$addr,
6728                        rGPR:$Rm, pred:$p)>;
6729 def VST4dWB_register_Asm_32 :
6730         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6731                   (ins VecListFourD:$list, addrmode6:$addr,
6732                        rGPR:$Rm, pred:$p)>;
6733 def VST4qWB_register_Asm_8 :
6734         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6735                   (ins VecListFourQ:$list, addrmode6:$addr,
6736                        rGPR:$Rm, pred:$p)>;
6737 def VST4qWB_register_Asm_16 :
6738         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6739                   (ins VecListFourQ:$list, addrmode6:$addr,
6740                        rGPR:$Rm, pred:$p)>;
6741 def VST4qWB_register_Asm_32 :
6742         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6743                   (ins VecListFourQ:$list, addrmode6:$addr,
6744                        rGPR:$Rm, pred:$p)>;
6745
6746 // VMOV/VMVN takes an optional datatype suffix
6747 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6748                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
6749 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6750                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
6751
6752 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
6753                          (VMVNd DPR:$Vd, DPR:$Vm, pred:$p)>;
6754 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
6755                          (VMVNq QPR:$Vd, QPR:$Vm, pred:$p)>;
6756
6757 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6758 // D-register versions.
6759 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
6760                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6761 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
6762                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6763 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
6764                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6765 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
6766                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6767 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
6768                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6769 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
6770                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6771 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
6772                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6773 // Q-register versions.
6774 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
6775                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6776 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
6777                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6778 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
6779                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6780 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
6781                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6782 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
6783                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6784 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
6785                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6786 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
6787                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6788
6789 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6790 // D-register versions.
6791 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
6792                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6793 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
6794                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6795 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
6796                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6797 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
6798                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6799 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
6800                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6801 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
6802                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6803 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
6804                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6805 // Q-register versions.
6806 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
6807                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6808 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
6809                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6810 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
6811                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6812 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
6813                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6814 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
6815                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6816 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
6817                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6818 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
6819                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6820
6821 // VSWP allows, but does not require, a type suffix.
6822 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6823                          (VSWPd DPR:$Vd, DPR:$Vm, pred:$p)>;
6824 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6825                          (VSWPq QPR:$Vd, QPR:$Vm, pred:$p)>;
6826
6827 // VBIF, VBIT, and VBSL allow, but do not require, a type suffix.
6828 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6829                          (VBIFd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6830 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6831                          (VBITd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6832 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6833                          (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6834 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6835                          (VBIFq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6836 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6837                          (VBITq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6838 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6839                          (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6840
6841 // "vmov Rd, #-imm" can be handled via "vmvn".
6842 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6843                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6844 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6845                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6846 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6847                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6848 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6849                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6850
6851 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
6852 // these should restrict to just the Q register variants, but the register
6853 // classes are enough to match correctly regardless, so we keep it simple
6854 // and just use MnemonicAlias.
6855 def : NEONMnemonicAlias<"vbicq", "vbic">;
6856 def : NEONMnemonicAlias<"vandq", "vand">;
6857 def : NEONMnemonicAlias<"veorq", "veor">;
6858 def : NEONMnemonicAlias<"vorrq", "vorr">;
6859
6860 def : NEONMnemonicAlias<"vmovq", "vmov">;
6861 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
6862 // Explicit versions for floating point so that the FPImm variants get
6863 // handled early. The parser gets confused otherwise.
6864 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
6865 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
6866
6867 def : NEONMnemonicAlias<"vaddq", "vadd">;
6868 def : NEONMnemonicAlias<"vsubq", "vsub">;
6869
6870 def : NEONMnemonicAlias<"vminq", "vmin">;
6871 def : NEONMnemonicAlias<"vmaxq", "vmax">;
6872
6873 def : NEONMnemonicAlias<"vmulq", "vmul">;
6874
6875 def : NEONMnemonicAlias<"vabsq", "vabs">;
6876
6877 def : NEONMnemonicAlias<"vshlq", "vshl">;
6878 def : NEONMnemonicAlias<"vshrq", "vshr">;
6879
6880 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
6881
6882 def : NEONMnemonicAlias<"vcleq", "vcle">;
6883 def : NEONMnemonicAlias<"vceqq", "vceq">;
6884
6885 def : NEONMnemonicAlias<"vzipq", "vzip">;
6886 def : NEONMnemonicAlias<"vswpq", "vswp">;
6887
6888 def : NEONMnemonicAlias<"vrecpeq.f32", "vrecpe.f32">;
6889 def : NEONMnemonicAlias<"vrecpeq.u32", "vrecpe.u32">;
6890
6891
6892 // Alias for loading floating point immediates that aren't representable
6893 // using the vmov.f32 encoding but the bitpattern is representable using
6894 // the .i32 encoding.
6895 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6896                      (VMOVv4i32 QPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;
6897 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6898                      (VMOVv2i32 DPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;