lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
  69
  70 // VDUPLANE can produce a quad-register result from a double-register source,
  71 // so the result is not constrained to match the source.
  72 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  73                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  74                                                 SDTCisVT<2, i32>]>>;
  75
  76 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  77                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  78 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
  79
  80 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
  81 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
  82 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
  83 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
  84
  85 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
  86                                          SDTCisSameAs<0, 2>, SDTCisSameAs<0, 3>]>;
  87 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
  88 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
  89 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
  90
  91 //===----------------------------------------------------------------------===//
  92 // NEON operand definitions
  93 //===----------------------------------------------------------------------===//
  94
  95 // addrmode_neonldstm := reg
  96 //
  97 /* TODO: Take advantage of vldm.
  98 def addrmode_neonldstm : Operand<i32>,
  99                 ComplexPattern<i32, 2, "SelectAddrModeNeonLdStM", []> {
 100   let PrintMethod = "printAddrNeonLdStMOperand";
 101   let MIOperandInfo = (ops GPR, i32imm);
 102 }
 103 */
 104
 105 //===----------------------------------------------------------------------===//
 106 // NEON load / store instructions
 107 //===----------------------------------------------------------------------===//
 108
 109 /* TODO: Take advantage of vldm.
 110 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 111 def VLDMD : NI<(outs),
 112                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 113                IIC_fpLoadm,
 114                "vldm${addr:submode} ${addr:base}, $dst1",
 115                []> {
 116   let Inst{27-25} = 0b110;
 117   let Inst{20}    = 1;
 118   let Inst{11-9}  = 0b101;
 119 }
 120
 121 def VLDMS : NI<(outs),
 122                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 123                IIC_fpLoadm,
 124                "vldm${addr:submode} ${addr:base}, $dst1",
 125                []> {
 126   let Inst{27-25} = 0b110;
 127   let Inst{20}    = 1;
 128   let Inst{11-9}  = 0b101;
 129 }
 130 }
 131 */
 132
 133 // Use vldmia to load a Q register as a D register pair.
 134 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr),
 135                IIC_fpLoadm,
 136                "vldmia $addr, ${dst:dregpair}",
 137                [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 138   let Inst{27-25} = 0b110;
 139   let Inst{24}    = 0; // P bit
 140   let Inst{23}    = 1; // U bit
 141   let Inst{20}    = 1;
 142   let Inst{11-9}  = 0b101;
 143 }
 144
 145 // Use vstmia to store a Q register as a D register pair.
 146 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr),
 147                IIC_fpStorem,
 148                "vstmia $addr, ${src:dregpair}",
 149                [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 150   let Inst{27-25} = 0b110;
 151   let Inst{24}    = 0; // P bit
 152   let Inst{23}    = 1; // U bit
 153   let Inst{20}    = 0;
 154   let Inst{11-9}  = 0b101;
 155 }
 156
 157 //   VLD1     : Vector Load (multiple single elements)
 158 class VLD1D<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 159   : NLdSt<0,0b10,0b0111,op7_4, (outs DPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 160           !strconcat(OpcodeStr, "\t\\{$dst\\}, $addr"), "",
 161           [(set DPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 162 class VLD1Q<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 163   : NLdSt<0,0b10,0b1010,op7_4, (outs QPR:$dst), (ins addrmode6:$addr), IIC_VLD1,
 164           !strconcat(OpcodeStr, "\t${dst:dregpair}, $addr"), "",
 165           [(set QPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 166
 167 def  VLD1d8   : VLD1D<0b0000, "vld1.8",  v8i8,  int_arm_neon_vld1>;
 168 def  VLD1d16  : VLD1D<0b0100, "vld1.16", v4i16, int_arm_neon_vld1>;
 169 def  VLD1d32  : VLD1D<0b1000, "vld1.32", v2i32, int_arm_neon_vld1>;
 170 def  VLD1df   : VLD1D<0b1000, "vld1.32", v2f32, int_arm_neon_vld1>;
 171 def  VLD1d64  : VLD1D<0b1100, "vld1.64", v1i64, int_arm_neon_vld1>;
 172
 173 def  VLD1q8   : VLD1Q<0b0000, "vld1.8",  v16i8, int_arm_neon_vld1>;
 174 def  VLD1q16  : VLD1Q<0b0100, "vld1.16", v8i16, int_arm_neon_vld1>;
 175 def  VLD1q32  : VLD1Q<0b1000, "vld1.32", v4i32, int_arm_neon_vld1>;
 176 def  VLD1qf   : VLD1Q<0b1000, "vld1.32", v4f32, int_arm_neon_vld1>;
 177 def  VLD1q64  : VLD1Q<0b1100, "vld1.64", v2i64, int_arm_neon_vld1>;
 178
 179 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in {
 180
 181 //   VLD2     : Vector Load (multiple 2-element structures)
 182 class VLD2D<bits<4> op7_4, string OpcodeStr>
 183   : NLdSt<0,0b10,0b1000,op7_4, (outs DPR:$dst1, DPR:$dst2),
 184           (ins addrmode6:$addr), IIC_VLD2,
 185           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2\\}, $addr"), "", []>;
 186 class VLD2Q<bits<4> op7_4, string OpcodeStr>
 187   : NLdSt<0,0b10,0b0011,op7_4,
 188           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 189           (ins addrmode6:$addr), IIC_VLD2,
 190           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 191           "", []>;
 192
 193 def  VLD2d8   : VLD2D<0b0000, "vld2.8">;
 194 def  VLD2d16  : VLD2D<0b0100, "vld2.16">;
 195 def  VLD2d32  : VLD2D<0b1000, "vld2.32">;
 196 def  VLD2d64  : NLdSt<0,0b10,0b1010,0b1100, (outs DPR:$dst1, DPR:$dst2),
 197                       (ins addrmode6:$addr), IIC_VLD1,
 198                       "vld1.64\t\\{$dst1,$dst2\\}, $addr", "", []>;
 199
 200 def  VLD2q8   : VLD2Q<0b0000, "vld2.8">;
 201 def  VLD2q16  : VLD2Q<0b0100, "vld2.16">;
 202 def  VLD2q32  : VLD2Q<0b1000, "vld2.32">;
 203
 204 //   VLD3     : Vector Load (multiple 3-element structures)
 205 class VLD3D<bits<4> op7_4, string OpcodeStr>
 206   : NLdSt<0,0b10,0b0100,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 207           (ins addrmode6:$addr), IIC_VLD3,
 208           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"), "", []>;
 209 class VLD3WB<bits<4> op7_4, string OpcodeStr>
 210   : NLdSt<0,0b10,0b0101,op7_4, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, GPR:$wb),
 211           (ins addrmode6:$addr), IIC_VLD3,
 212           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"),
 213           "$addr.addr = $wb", []>;
 214
 215 def  VLD3d8   : VLD3D<0b0000, "vld3.8">;
 216 def  VLD3d16  : VLD3D<0b0100, "vld3.16">;
 217 def  VLD3d32  : VLD3D<0b1000, "vld3.32">;
 218 def  VLD3d64  : NLdSt<0,0b10,0b0110,0b1100,
 219                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 220                       (ins addrmode6:$addr), IIC_VLD1,
 221                       "vld1.64\t\\{$dst1,$dst2,$dst3\\}, $addr", "", []>;
 222
 223 // vld3 to double-spaced even registers.
 224 def  VLD3q8a  : VLD3WB<0b0000, "vld3.8">;
 225 def  VLD3q16a : VLD3WB<0b0100, "vld3.16">;
 226 def  VLD3q32a : VLD3WB<0b1000, "vld3.32">;
 227
 228 // vld3 to double-spaced odd registers.
 229 def  VLD3q8b  : VLD3WB<0b0000, "vld3.8">;
 230 def  VLD3q16b : VLD3WB<0b0100, "vld3.16">;
 231 def  VLD3q32b : VLD3WB<0b1000, "vld3.32">;
 232
 233 //   VLD4     : Vector Load (multiple 4-element structures)
 234 class VLD4D<bits<4> op7_4, string OpcodeStr>
 235   : NLdSt<0,0b10,0b0000,op7_4,
 236           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 237           (ins addrmode6:$addr), IIC_VLD4,
 238           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 239           "", []>;
 240 class VLD4WB<bits<4> op7_4, string OpcodeStr>
 241   : NLdSt<0,0b10,0b0001,op7_4,
 242           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 243           (ins addrmode6:$addr), IIC_VLD4,
 244           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"),
 245           "$addr.addr = $wb", []>;
 246
 247 def  VLD4d8   : VLD4D<0b0000, "vld4.8">;
 248 def  VLD4d16  : VLD4D<0b0100, "vld4.16">;
 249 def  VLD4d32  : VLD4D<0b1000, "vld4.32">;
 250 def  VLD4d64  : NLdSt<0,0b10,0b0010,0b1100,
 251                       (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 252                       (ins addrmode6:$addr), IIC_VLD1,
 253                       "vld1.64\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr", "", []>;
 254
 255 // vld4 to double-spaced even registers.
 256 def  VLD4q8a  : VLD4WB<0b0000, "vld4.8">;
 257 def  VLD4q16a : VLD4WB<0b0100, "vld4.16">;
 258 def  VLD4q32a : VLD4WB<0b1000, "vld4.32">;
 259
 260 // vld4 to double-spaced odd registers.
 261 def  VLD4q8b  : VLD4WB<0b0000, "vld4.8">;
 262 def  VLD4q16b : VLD4WB<0b0100, "vld4.16">;
 263 def  VLD4q32b : VLD4WB<0b1000, "vld4.32">;
 264
 265 //   VLD1LN   : Vector Load (single element to one lane)
 266 //   FIXME: Not yet implemented.
 267
 268 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 269 class VLD2LND<bits<4> op11_8, string OpcodeStr>
 270   : NLdSt<1,0b10,op11_8,0b0000, (outs DPR:$dst1, DPR:$dst2),
 271           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 272           IIC_VLD2,
 273           !strconcat(OpcodeStr, "\t\\{$dst1[$lane],$dst2[$lane]\\}, $addr"),
 274           "$src1 = $dst1, $src2 = $dst2", []>;
 275
 276 def VLD2LNd8  : VLD2LND<0b0001, "vld2.8">;
 277 def VLD2LNd16 : VLD2LND<0b0101, "vld2.16">;
 278 def VLD2LNd32 : VLD2LND<0b1001, "vld2.32">;
 279
 280 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 281 class VLD3LND<bits<4> op11_8, string OpcodeStr>
 282   : NLdSt<1,0b10,op11_8,0b0000, (outs DPR:$dst1, DPR:$dst2, DPR:$dst3),
 283           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 284           nohash_imm:$lane), IIC_VLD3,
 285           !strconcat(OpcodeStr,
 286           "\t\\{$dst1[$lane],$dst2[$lane],$dst3[$lane]\\}, $addr"),
 287           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3", []>;
 288
 289 def VLD3LNd8  : VLD3LND<0b0010, "vld3.8">;
 290 def VLD3LNd16 : VLD3LND<0b0110, "vld3.16">;
 291 def VLD3LNd32 : VLD3LND<0b1010, "vld3.32">;
 292
 293 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
 294 class VLD4LND<bits<4> op11_8, string OpcodeStr>
 295   : NLdSt<1,0b10,op11_8,0b0000,
 296           (outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 297           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 298           nohash_imm:$lane), IIC_VLD4,
 299           !strconcat(OpcodeStr,
 300           "\t\\{$dst1[$lane],$dst2[$lane],$dst3[$lane],$dst4[$lane]\\}, $addr"),
 301           "$src1 = $dst1, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []>;
 302
 303 def VLD4LNd8  : VLD4LND<0b0011, "vld4.8">;
 304 def VLD4LNd16 : VLD4LND<0b0111, "vld4.16">;
 305 def VLD4LNd32 : VLD4LND<0b1011, "vld4.32">;
 306
 307 //   VLD1DUP  : Vector Load (single element to all lanes)
 308 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
 309 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
 310 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
 311 //   FIXME: Not yet implemented.
 312 } // mayLoad = 1, hasExtraDefRegAllocReq = 1
 313
 314 //   VST1     : Vector Store (multiple single elements)
 315 class VST1D<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 316   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$addr, DPR:$src), IIC_VST,
 317           !strconcat(OpcodeStr, "\t\\{$src\\}, $addr"), "",
 318           [(IntOp addrmode6:$addr, (Ty DPR:$src))]>;
 319 class VST1Q<bits<4> op7_4, string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 320   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$addr, QPR:$src), IIC_VST,
 321           !strconcat(OpcodeStr, "\t${src:dregpair}, $addr"), "",
 322           [(IntOp addrmode6:$addr, (Ty QPR:$src))]>;
 323
 324 let hasExtraSrcRegAllocReq = 1 in {
 325 def  VST1d8   : VST1D<0b0000, "vst1.8",  v8i8,  int_arm_neon_vst1>;
 326 def  VST1d16  : VST1D<0b0100, "vst1.16", v4i16, int_arm_neon_vst1>;
 327 def  VST1d32  : VST1D<0b1000, "vst1.32", v2i32, int_arm_neon_vst1>;
 328 def  VST1df   : VST1D<0b1000, "vst1.32", v2f32, int_arm_neon_vst1>;
 329 def  VST1d64  : VST1D<0b1100, "vst1.64", v1i64, int_arm_neon_vst1>;
 330
 331 def  VST1q8   : VST1Q<0b0000, "vst1.8",  v16i8, int_arm_neon_vst1>;
 332 def  VST1q16  : VST1Q<0b0100, "vst1.16", v8i16, int_arm_neon_vst1>;
 333 def  VST1q32  : VST1Q<0b1000, "vst1.32", v4i32, int_arm_neon_vst1>;
 334 def  VST1qf   : VST1Q<0b1000, "vst1.32", v4f32, int_arm_neon_vst1>;
 335 def  VST1q64  : VST1Q<0b1100, "vst1.64", v2i64, int_arm_neon_vst1>;
 336 } // hasExtraSrcRegAllocReq
 337
 338 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in {
 339
 340 //   VST2     : Vector Store (multiple 2-element structures)
 341 class VST2D<bits<4> op7_4, string OpcodeStr>
 342   : NLdSt<0,0b00,0b1000,op7_4, (outs),
 343           (ins addrmode6:$addr, DPR:$src1, DPR:$src2), IIC_VST,
 344           !strconcat(OpcodeStr, "\t\\{$src1,$src2\\}, $addr"), "", []>;
 345 class VST2Q<bits<4> op7_4, string OpcodeStr>
 346   : NLdSt<0,0b00,0b0011,op7_4, (outs),
 347           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 348           IIC_VST,
 349           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 350           "", []>;
 351
 352 def  VST2d8   : VST2D<0b0000, "vst2.8">;
 353 def  VST2d16  : VST2D<0b0100, "vst2.16">;
 354 def  VST2d32  : VST2D<0b1000, "vst2.32">;
 355
 356 def  VST2q8   : VST2Q<0b0000, "vst2.8">;
 357 def  VST2q16  : VST2Q<0b0100, "vst2.16">;
 358 def  VST2q32  : VST2Q<0b1000, "vst2.32">;
 359
 360 //   VST3     : Vector Store (multiple 3-element structures)
 361 class VST3D<bits<4> op7_4, string OpcodeStr>
 362   : NLdSt<0,0b00,0b0100,op7_4, (outs),
 363           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 364           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3\\}, $addr"), "", []>;
 365 class VST3WB<bits<4> op7_4, string OpcodeStr>
 366   : NLdSt<0,0b00,0b0101,op7_4, (outs GPR:$wb),
 367           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3), IIC_VST,
 368           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3\\}, $addr"),
 369           "$addr.addr = $wb", []>;
 370
 371 def  VST3d8   : VST3D<0b0000, "vst3.8">;
 372 def  VST3d16  : VST3D<0b0100, "vst3.16">;
 373 def  VST3d32  : VST3D<0b1000, "vst3.32">;
 374
 375 // vst3 to double-spaced even registers.
 376 def  VST3q8a  : VST3WB<0b0000, "vst3.8">;
 377 def  VST3q16a : VST3WB<0b0100, "vst3.16">;
 378 def  VST3q32a : VST3WB<0b1000, "vst3.32">;
 379
 380 // vst3 to double-spaced odd registers.
 381 def  VST3q8b  : VST3WB<0b0000, "vst3.8">;
 382 def  VST3q16b : VST3WB<0b0100, "vst3.16">;
 383 def  VST3q32b : VST3WB<0b1000, "vst3.32">;
 384
 385 //   VST4     : Vector Store (multiple 4-element structures)
 386 class VST4D<bits<4> op7_4, string OpcodeStr>
 387   : NLdSt<0,0b00,0b0000,op7_4, (outs),
 388           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 389           IIC_VST,
 390           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 391           "", []>;
 392 class VST4WB<bits<4> op7_4, string OpcodeStr>
 393   : NLdSt<0,0b00,0b0001,op7_4, (outs GPR:$wb),
 394           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4),
 395           IIC_VST,
 396           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"),
 397           "$addr.addr = $wb", []>;
 398
 399 def  VST4d8   : VST4D<0b0000, "vst4.8">;
 400 def  VST4d16  : VST4D<0b0100, "vst4.16">;
 401 def  VST4d32  : VST4D<0b1000, "vst4.32">;
 402
 403 // vst4 to double-spaced even registers.
 404 def  VST4q8a  : VST4WB<0b0000, "vst4.8">;
 405 def  VST4q16a : VST4WB<0b0100, "vst4.16">;
 406 def  VST4q32a : VST4WB<0b1000, "vst4.32">;
 407
 408 // vst4 to double-spaced odd registers.
 409 def  VST4q8b  : VST4WB<0b0000, "vst4.8">;
 410 def  VST4q16b : VST4WB<0b0100, "vst4.16">;
 411 def  VST4q32b : VST4WB<0b1000, "vst4.32">;
 412
 413 //   VST1LN   : Vector Store (single element from one lane)
 414 //   FIXME: Not yet implemented.
 415
 416 //   VST2LN   : Vector Store (single 2-element structure from one lane)
 417 class VST2LND<bits<4> op11_8, string OpcodeStr>
 418   : NLdSt<1,0b00,op11_8,0b0000, (outs),
 419           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 420           IIC_VST,
 421           !strconcat(OpcodeStr, "\t\\{$src1[$lane],$src2[$lane]\\}, $addr"),
 422           "", []>;
 423
 424 def VST2LNd8  : VST2LND<0b0000, "vst2.8">;
 425 def VST2LNd16 : VST2LND<0b0100, "vst2.16">;
 426 def VST2LNd32 : VST2LND<0b1000, "vst2.32">;
 427
 428 //   VST3LN   : Vector Store (single 3-element structure from one lane)
 429 class VST3LND<bits<4> op11_8, string OpcodeStr>
 430   : NLdSt<1,0b00,op11_8,0b0000, (outs),
 431           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3,
 432            nohash_imm:$lane), IIC_VST,
 433           !strconcat(OpcodeStr,
 434           "\t\\{$src1[$lane],$src2[$lane],$src3[$lane]\\}, $addr"), "", []>;
 435
 436 def VST3LNd8  : VST3LND<0b0010, "vst3.8">;
 437 def VST3LNd16 : VST3LND<0b0110, "vst3.16">;
 438 def VST3LNd32 : VST3LND<0b1010, "vst3.32">;
 439
 440 //   VST4LN   : Vector Store (single 4-element structure from one lane)
 441 class VST4LND<bits<4> op11_8, string OpcodeStr>
 442   : NLdSt<1,0b00,op11_8,0b0000, (outs),
 443           (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
 444            nohash_imm:$lane), IIC_VST,
 445           !strconcat(OpcodeStr,
 446           "\t\\{$src1[$lane],$src2[$lane],$src3[$lane],$src4[$lane]\\}, $addr"),
 447           "", []>;
 448
 449 def VST4LNd8  : VST4LND<0b0011, "vst4.8">;
 450 def VST4LNd16 : VST4LND<0b0111, "vst4.16">;
 451 def VST4LNd32 : VST4LND<0b1011, "vst4.32">;
 452 } // mayStore = 1, hasExtraSrcRegAllocReq = 1
 453
 454
 455 //===----------------------------------------------------------------------===//
 456 // NEON pattern fragments
 457 //===----------------------------------------------------------------------===//
 458
 459 // Extract D sub-registers of Q registers.
 460 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 461 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 462   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 463 }]>;
 464 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 465   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 466 }]>;
 467 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 468   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 469 }]>;
 470 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 471   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 472 }]>;
 473 def DSubReg_f64_other_reg : SDNodeXForm<imm, [{
 474   return CurDAG->getTargetConstant(5 + (1 - N->getZExtValue()), MVT::i32);
 475 }]>;
 476
 477 // Extract S sub-registers of Q/D registers.
 478 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 479 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 480   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 481 }]>;
 482
 483 // Translate lane numbers from Q registers to D subregs.
 484 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 485   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 486 }]>;
 487 def SubReg_i16_lane : SDNodeXForm<imm, [{
 488   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 489 }]>;
 490 def SubReg_i32_lane : SDNodeXForm<imm, [{
 491   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 492 }]>;
 493
 494 //===----------------------------------------------------------------------===//
 495 // Instruction Classes
 496 //===----------------------------------------------------------------------===//
 497
 498 // Basic 2-register operations, both double- and quad-register.
 499 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 500            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 501            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 502   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 503         (ins DPR:$src), IIC_VUNAD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 504         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 505 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 506            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 507            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 508   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 509         (ins QPR:$src), IIC_VUNAQ, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 510         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 511
 512 // Basic 2-register operations, scalar single-precision.
 513 class N2VDs<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 514             bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 515             ValueType ResTy, ValueType OpTy, SDNode OpNode>
 516   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 517         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 518         IIC_VUNAD, !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 519
 520 class N2VDsPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
 521   : NEONFPPat<(ResTy (OpNode SPR:$a)),
 522        (EXTRACT_SUBREG
 523            (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 524         arm_ssubreg_0)>;
 525
 526 // Basic 2-register intrinsics, both double- and quad-register.
 527 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 528               bits<2> op17_16, bits<5> op11_7, bit op4,
 529               InstrItinClass itin, string OpcodeStr,
 530               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 531   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 532         (ins DPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 533         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 534 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 535               bits<2> op17_16, bits<5> op11_7, bit op4,
 536               InstrItinClass itin, string OpcodeStr,
 537               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 538   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 539         (ins QPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 540         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 541
 542 // Basic 2-register intrinsics, scalar single-precision
 543 class N2VDInts<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 544               bits<2> op17_16, bits<5> op11_7, bit op4,
 545               InstrItinClass itin, string OpcodeStr,
 546               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 547   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 548         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), itin,
 549         !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 550
 551 class N2VDIntsPat<SDNode OpNode, NeonI Inst>
 552   : NEONFPPat<(f32 (OpNode SPR:$a)),
 553        (EXTRACT_SUBREG
 554            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 555         arm_ssubreg_0)>;
 556
 557 // Narrow 2-register intrinsics.
 558 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 559               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 560               InstrItinClass itin, string OpcodeStr,
 561               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 562   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 563         (ins QPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 564         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 565
 566 // Long 2-register intrinsics.  (This is currently only used for VMOVL and is
 567 // derived from N2VImm instead of N2V because of the way the size is encoded.)
 568 class N2VLInt<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 569               bit op6, bit op4, InstrItinClass itin, string OpcodeStr,
 570               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 571   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4, (outs QPR:$dst),
 572         (ins DPR:$src), itin, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 573         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 574
 575 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 576 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr>
 577   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 578         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
 579         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 580         "$src1 = $dst1, $src2 = $dst2", []>;
 581 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
 582                   InstrItinClass itin, string OpcodeStr>
 583   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 584         (ins QPR:$src1, QPR:$src2), itin,
 585         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 586         "$src1 = $dst1, $src2 = $dst2", []>;
 587
 588 // Basic 3-register operations, both double- and quad-register.
 589 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 590            InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 591            SDNode OpNode, bit Commutable>
 592   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 593         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 594         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 595         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 596   let isCommutable = Commutable;
 597 }
 598 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
 599              InstrItinClass itin, string OpcodeStr, ValueType Ty, SDNode ShOp>
 600   : N3V<0, 1, op21_20, op11_8, 1, 0,
 601         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 602         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 603         [(set (Ty DPR:$dst),
 604               (Ty (ShOp (Ty DPR:$src1),
 605                         (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 606                                           imm:$lane)))))]> {
 607   let isCommutable = 0;
 608 }
 609 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
 610                string OpcodeStr, ValueType Ty, SDNode ShOp>
 611   : N3V<0, 1, op21_20, op11_8, 1, 0,
 612         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 613         IIC_VMULi16D,
 614         !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 615         [(set (Ty DPR:$dst),
 616               (Ty (ShOp (Ty DPR:$src1),
 617                         (Ty (NEONvduplane (Ty DPR_8:$src2),
 618                                           imm:$lane)))))]> {
 619   let isCommutable = 0;
 620 }
 621
 622 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 623            InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 624            SDNode OpNode, bit Commutable>
 625   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 626         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 627         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 628         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 629   let isCommutable = Commutable;
 630 }
 631 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
 632              InstrItinClass itin, string OpcodeStr,
 633              ValueType ResTy, ValueType OpTy, SDNode ShOp>
 634   : N3V<1, 1, op21_20, op11_8, 1, 0,
 635         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 636         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 637         [(set (ResTy QPR:$dst),
 638               (ResTy (ShOp (ResTy QPR:$src1),
 639                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 640                                                 imm:$lane)))))]> {
 641   let isCommutable = 0;
 642 }
 643 class N3VQSL16<bits<2> op21_20, bits<4> op11_8,
 644                string OpcodeStr, ValueType ResTy, ValueType OpTy, SDNode ShOp>
 645   : N3V<1, 1, op21_20, op11_8, 1, 0,
 646         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 647         IIC_VMULi16Q,
 648         !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 649         [(set (ResTy QPR:$dst),
 650               (ResTy (ShOp (ResTy QPR:$src1),
 651                            (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 652                                                 imm:$lane)))))]> {
 653   let isCommutable = 0;
 654 }
 655
 656 // Basic 3-register operations, scalar single-precision
 657 class N3VDs<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 658            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 659            SDNode OpNode, bit Commutable>
 660   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 661         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), IIC_VBIND,
 662         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "", []> {
 663   let isCommutable = Commutable;
 664 }
 665 class N3VDsPat<SDNode OpNode, NeonI Inst>
 666   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
 667        (EXTRACT_SUBREG
 668            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0),
 669                  (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b, arm_ssubreg_0)),
 670         arm_ssubreg_0)>;
 671
 672 // Basic 3-register intrinsics, both double- and quad-register.
 673 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 674               InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 675               Intrinsic IntOp, bit Commutable>
 676   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 677         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 678         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 679         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 680   let isCommutable = Commutable;
 681 }
 682 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 683                 string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 684   : N3V<0, 1, op21_20, op11_8, 1, 0,
 685         (outs DPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 686         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 687         [(set (Ty DPR:$dst),
 688               (Ty (IntOp (Ty DPR:$src1),
 689                          (Ty (NEONvduplane (Ty DPR_VFP2:$src2),
 690                                            imm:$lane)))))]> {
 691   let isCommutable = 0;
 692 }
 693 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 694                   string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 695   : N3V<0, 1, op21_20, op11_8, 1, 0,
 696         (outs DPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 697         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 698         [(set (Ty DPR:$dst),
 699               (Ty (IntOp (Ty DPR:$src1),
 700                          (Ty (NEONvduplane (Ty DPR_8:$src2),
 701                                            imm:$lane)))))]> {
 702   let isCommutable = 0;
 703 }
 704
 705 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 706               InstrItinClass itin, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 707               Intrinsic IntOp, bit Commutable>
 708   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 709         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), itin,
 710         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 711         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 712   let isCommutable = Commutable;
 713 }
 714 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 715                 string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 716   : N3V<1, 1, op21_20, op11_8, 1, 0,
 717         (outs QPR:$dst), (ins QPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 718         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 719         [(set (ResTy QPR:$dst),
 720               (ResTy (IntOp (ResTy QPR:$src1),
 721                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 722                                                  imm:$lane)))))]> {
 723   let isCommutable = 0;
 724 }
 725 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 726                   string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 727   : N3V<1, 1, op21_20, op11_8, 1, 0,
 728         (outs QPR:$dst), (ins QPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 729         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 730         [(set (ResTy QPR:$dst),
 731               (ResTy (IntOp (ResTy QPR:$src1),
 732                             (ResTy (NEONvduplane (OpTy DPR_8:$src2),
 733                                                  imm:$lane)))))]> {
 734   let isCommutable = 0;
 735 }
 736
 737 // Multiply-Add/Sub operations, both double- and quad-register.
 738 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 739                 InstrItinClass itin, string OpcodeStr,
 740                 ValueType Ty, SDNode MulOp, SDNode OpNode>
 741   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 742         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 743         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 744         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 745                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 746 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 747                   string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode ShOp>
 748   : N3V<0, 1, op21_20, op11_8, 1, 0,
 749         (outs DPR:$dst),
 750         (ins DPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 751         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 752         [(set (Ty DPR:$dst),
 753               (Ty (ShOp (Ty DPR:$src1),
 754                         (Ty (MulOp DPR:$src2,
 755                                    (Ty (NEONvduplane (Ty DPR_VFP2:$src3),
 756                                                      imm:$lane)))))))]>;
 757 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 758                     string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode ShOp>
 759   : N3V<0, 1, op21_20, op11_8, 1, 0,
 760         (outs DPR:$dst),
 761         (ins DPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 762         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 763         [(set (Ty DPR:$dst),
 764               (Ty (ShOp (Ty DPR:$src1),
 765                         (Ty (MulOp DPR:$src2,
 766                                    (Ty (NEONvduplane (Ty DPR_8:$src3),
 767                                                      imm:$lane)))))))]>;
 768
 769 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 770                 InstrItinClass itin, string OpcodeStr, ValueType Ty,
 771                 SDNode MulOp, SDNode OpNode>
 772   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 773         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 774         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 775         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 776                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 777 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 778                   string OpcodeStr, ValueType ResTy, ValueType OpTy,
 779                   SDNode MulOp, SDNode ShOp>
 780   : N3V<1, 1, op21_20, op11_8, 1, 0,
 781         (outs QPR:$dst),
 782         (ins QPR:$src1, QPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 783         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 784         [(set (ResTy QPR:$dst),
 785               (ResTy (ShOp (ResTy QPR:$src1),
 786                            (ResTy (MulOp QPR:$src2,
 787                                          (ResTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 788                                                               imm:$lane)))))))]>;
 789 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 790                     string OpcodeStr, ValueType ResTy, ValueType OpTy,
 791                     SDNode MulOp, SDNode ShOp>
 792   : N3V<1, 1, op21_20, op11_8, 1, 0,
 793         (outs QPR:$dst),
 794         (ins QPR:$src1, QPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 795         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 796         [(set (ResTy QPR:$dst),
 797               (ResTy (ShOp (ResTy QPR:$src1),
 798                            (ResTy (MulOp QPR:$src2,
 799                                          (ResTy (NEONvduplane (OpTy DPR_8:$src3),
 800                                                               imm:$lane)))))))]>;
 801
 802 // Multiply-Add/Sub operations, scalar single-precision
 803 class N3VDMulOps<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 804                  InstrItinClass itin, string OpcodeStr,
 805                  ValueType Ty, SDNode MulOp, SDNode OpNode>
 806   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 807         (outs DPR_VFP2:$dst),
 808         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), itin,
 809         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst", []>;
 810
 811 class N3VDMulOpsPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
 812   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
 813       (EXTRACT_SUBREG
 814           (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$acc, arm_ssubreg_0),
 815                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a,   arm_ssubreg_0),
 816                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b,   arm_ssubreg_0)),
 817        arm_ssubreg_0)>;
 818
 819 // Neon 3-argument intrinsics, both double- and quad-register.
 820 // The destination register is also used as the first source operand register.
 821 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 822                InstrItinClass itin, string OpcodeStr,
 823                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 824   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 825         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), itin,
 826         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 827         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
 828                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
 829 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 830                InstrItinClass itin, string OpcodeStr,
 831                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 832   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 833         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), itin,
 834         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 835         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
 836                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
 837
 838 // Neon Long 3-argument intrinsic.  The destination register is
 839 // a quad-register and is also used as the first source operand register.
 840 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 841                InstrItinClass itin, string OpcodeStr,
 842                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 843   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 844         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), itin,
 845         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 846         [(set QPR:$dst,
 847           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
 848 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 849                  string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 850   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 851         (outs QPR:$dst),
 852         (ins QPR:$src1, DPR:$src2, DPR_VFP2:$src3, nohash_imm:$lane), itin,
 853         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 854         [(set (ResTy QPR:$dst),
 855               (ResTy (IntOp (ResTy QPR:$src1),
 856                             (OpTy DPR:$src2),
 857                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src3),
 858                                                 imm:$lane)))))]>;
 859 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 860                    string OpcodeStr, ValueType ResTy, ValueType OpTy,
 861                    Intrinsic IntOp>
 862   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 863         (outs QPR:$dst),
 864         (ins QPR:$src1, DPR:$src2, DPR_8:$src3, nohash_imm:$lane), itin,
 865         !strconcat(OpcodeStr, "\t$dst, $src2, $src3[$lane]"), "$src1 = $dst",
 866         [(set (ResTy QPR:$dst),
 867               (ResTy (IntOp (ResTy QPR:$src1),
 868                             (OpTy DPR:$src2),
 869                             (OpTy (NEONvduplane (OpTy DPR_8:$src3),
 870                                                 imm:$lane)))))]>;
 871
 872
 873 // Narrowing 3-register intrinsics.
 874 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 875               string OpcodeStr, ValueType TyD, ValueType TyQ,
 876               Intrinsic IntOp, bit Commutable>
 877   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 878         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VBINi4D,
 879         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 880         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
 881   let isCommutable = Commutable;
 882 }
 883
 884 // Long 3-register intrinsics.
 885 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 886               InstrItinClass itin, string OpcodeStr, ValueType TyQ, ValueType TyD,
 887               Intrinsic IntOp, bit Commutable>
 888   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 889         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), itin,
 890         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 891         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
 892   let isCommutable = Commutable;
 893 }
 894 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 895                 string OpcodeStr, ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 896   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 897         (outs QPR:$dst), (ins DPR:$src1, DPR_VFP2:$src2, nohash_imm:$lane),
 898         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 899         [(set (ResTy QPR:$dst),
 900               (ResTy (IntOp (OpTy DPR:$src1),
 901                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$src2),
 902                                                 imm:$lane)))))]>;
 903 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
 904                   string OpcodeStr, ValueType ResTy, ValueType OpTy,
 905                   Intrinsic IntOp>
 906   : N3V<op24, 1, op21_20, op11_8, 1, 0,
 907         (outs QPR:$dst), (ins DPR:$src1, DPR_8:$src2, nohash_imm:$lane),
 908         itin, !strconcat(OpcodeStr, "\t$dst, $src1, $src2[$lane]"), "",
 909         [(set (ResTy QPR:$dst),
 910               (ResTy (IntOp (OpTy DPR:$src1),
 911                             (OpTy (NEONvduplane (OpTy DPR_8:$src2),
 912                                                 imm:$lane)))))]>;
 913
 914 // Wide 3-register intrinsics.
 915 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 916               string OpcodeStr, ValueType TyQ, ValueType TyD,
 917               Intrinsic IntOp, bit Commutable>
 918   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 919         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), IIC_VSUBiD,
 920         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 921         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
 922   let isCommutable = Commutable;
 923 }
 924
 925 // Pairwise long 2-register intrinsics, both double- and quad-register.
 926 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 927                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 928                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 929   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 930         (ins DPR:$src), IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 931         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 932 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 933                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 934                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 935   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 936         (ins QPR:$src), IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 937         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 938
 939 // Pairwise long 2-register accumulate intrinsics,
 940 // both double- and quad-register.
 941 // The destination register is also used as the first source operand register.
 942 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 943                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 944                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 945   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 946         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), IIC_VPALiD,
 947         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 948         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
 949 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 950                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 951                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 952   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
 953         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), IIC_VPALiQ,
 954         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 955         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
 956
 957 // Shift by immediate,
 958 // both double- and quad-register.
 959 class N2VDSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 960              bit op4, InstrItinClass itin, string OpcodeStr,
 961              ValueType Ty, SDNode OpNode>
 962   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 963            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), itin,
 964            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 965            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
 966 class N2VQSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 967              bit op4, InstrItinClass itin, string OpcodeStr,
 968              ValueType Ty, SDNode OpNode>
 969   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 970            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
 971            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 972            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
 973
 974 // Long shift by immediate.
 975 class N2VLSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 976              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
 977              ValueType OpTy, SDNode OpNode>
 978   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 979            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VSHLiD,
 980            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 981            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
 982                                           (i32 imm:$SIMM))))]>;
 983
 984 // Narrow shift by immediate.
 985 class N2VNSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 986              bit op6, bit op4, InstrItinClass itin, string OpcodeStr,
 987              ValueType ResTy, ValueType OpTy, SDNode OpNode>
 988   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 989            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), itin,
 990            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 991            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
 992                                           (i32 imm:$SIMM))))]>;
 993
 994 // Shift right by immediate and accumulate,
 995 // both double- and quad-register.
 996 class N2VDShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 997                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 998   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 999            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
1000            IIC_VPALiD,
1001            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1002            [(set DPR:$dst, (Ty (add DPR:$src1,
1003                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
1004 class N2VQShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1005                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1006   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1007            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
1008            IIC_VPALiD,
1009            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1010            [(set QPR:$dst, (Ty (add QPR:$src1,
1011                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
1012
1013 // Shift by immediate and insert,
1014 // both double- and quad-register.
1015 class N2VDShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1016                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1017   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
1018            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
1019            IIC_VSHLiD,
1020            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1021            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
1022 class N2VQShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1023                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
1024   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1025            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
1026            IIC_VSHLiQ,
1027            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
1028            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
1029
1030 // Convert, with fractional bits immediate,
1031 // both double- and quad-register.
1032 class N2VCvtD<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1033               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
1034               Intrinsic IntOp>
1035   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
1036            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), IIC_VUNAD,
1037            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1038            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
1039 class N2VCvtQ<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
1040               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
1041               Intrinsic IntOp>
1042   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
1043            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), IIC_VUNAQ,
1044            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
1045            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
1046
1047 //===----------------------------------------------------------------------===//
1048 // Multiclasses
1049 //===----------------------------------------------------------------------===//
1050
1051 // Abbreviations used in multiclass suffixes:
1052 //   Q = quarter int (8 bit) elements
1053 //   H = half int (16 bit) elements
1054 //   S = single int (32 bit) elements
1055 //   D = double int (64 bit) elements
1056
1057 // Neon 3-register vector operations.
1058
1059 // First with only element sizes of 8, 16 and 32 bits:
1060 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1061                    InstrItinClass itinD16, InstrItinClass itinD32,
1062                    InstrItinClass itinQ16, InstrItinClass itinQ32,
1063                    string OpcodeStr, SDNode OpNode, bit Commutable = 0> {
1064   // 64-bit vector types.
1065   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
1066                    !strconcat(OpcodeStr, "8"), v8i8, v8i8, OpNode, Commutable>;
1067   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
1068                    !strconcat(OpcodeStr, "16"), v4i16, v4i16, OpNode, Commutable>;
1069   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
1070                    !strconcat(OpcodeStr, "32"), v2i32, v2i32, OpNode, Commutable>;
1071
1072   // 128-bit vector types.
1073   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
1074                    !strconcat(OpcodeStr, "8"), v16i8, v16i8, OpNode, Commutable>;
1075   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
1076                    !strconcat(OpcodeStr, "16"), v8i16, v8i16, OpNode, Commutable>;
1077   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
1078                    !strconcat(OpcodeStr, "32"), v4i32, v4i32, OpNode, Commutable>;
1079 }
1080
1081 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
1082   def v4i16 : N3VDSL16<0b01, op11_8, !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1083   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1084   def v8i16 : N3VQSL16<0b01, op11_8, !strconcat(OpcodeStr, "16"), v8i16, v4i16, ShOp>;
1085   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, !strconcat(OpcodeStr, "32"), v4i32, v2i32, ShOp>;
1086 }
1087
1088 // ....then also with element size 64 bits:
1089 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1090                     InstrItinClass itinD, InstrItinClass itinQ,
1091                     string OpcodeStr, SDNode OpNode, bit Commutable = 0>
1092   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
1093             OpcodeStr, OpNode, Commutable> {
1094   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
1095                    !strconcat(OpcodeStr, "64"), v1i64, v1i64, OpNode, Commutable>;
1096   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
1097                    !strconcat(OpcodeStr, "64"), v2i64, v2i64, OpNode, Commutable>;
1098 }
1099
1100
1101 // Neon Narrowing 2-register vector intrinsics,
1102 //   source operand element sizes of 16, 32 and 64 bits:
1103 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1104                        bits<5> op11_7, bit op6, bit op4,
1105                        InstrItinClass itin, string OpcodeStr,
1106                        Intrinsic IntOp> {
1107   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
1108                       itin, !strconcat(OpcodeStr, "16"), v8i8, v8i16, IntOp>;
1109   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
1110                       itin, !strconcat(OpcodeStr, "32"), v4i16, v4i32, IntOp>;
1111   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
1112                       itin, !strconcat(OpcodeStr, "64"), v2i32, v2i64, IntOp>;
1113 }
1114
1115
1116 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
1117 //   source operand element sizes of 16, 32 and 64 bits:
1118 multiclass N2VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
1119                        bit op4, string OpcodeStr, Intrinsic IntOp> {
1120   def v8i16 : N2VLInt<op24, op23, 0b001000, op11_8, op7, op6, op4,
1121                       IIC_VQUNAiD, !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
1122   def v4i32 : N2VLInt<op24, op23, 0b010000, op11_8, op7, op6, op4,
1123                       IIC_VQUNAiD, !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1124   def v2i64 : N2VLInt<op24, op23, 0b100000, op11_8, op7, op6, op4,
1125                       IIC_VQUNAiD, !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1126 }
1127
1128
1129 // Neon 3-register vector intrinsics.
1130
1131 // First with only element sizes of 16 and 32 bits:
1132 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1133                      InstrItinClass itinD16, InstrItinClass itinD32,
1134                      InstrItinClass itinQ16, InstrItinClass itinQ32,
1135                      string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1136   // 64-bit vector types.
1137   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, itinD16, !strconcat(OpcodeStr,"16"),
1138                       v4i16, v4i16, IntOp, Commutable>;
1139   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, itinD32, !strconcat(OpcodeStr,"32"),
1140                       v2i32, v2i32, IntOp, Commutable>;
1141
1142   // 128-bit vector types.
1143   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, itinQ16, !strconcat(OpcodeStr,"16"),
1144                       v8i16, v8i16, IntOp, Commutable>;
1145   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, itinQ32, !strconcat(OpcodeStr,"32"),
1146                       v4i32, v4i32, IntOp, Commutable>;
1147 }
1148
1149 multiclass N3VIntSL_HS<bits<4> op11_8,
1150                        InstrItinClass itinD16, InstrItinClass itinD32,
1151                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1152                        string OpcodeStr, Intrinsic IntOp> {
1153   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16, !strconcat(OpcodeStr, "16"), v4i16, IntOp>;
1154   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32, !strconcat(OpcodeStr, "32"), v2i32, IntOp>;
1155   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16, !strconcat(OpcodeStr, "16"), v8i16, v4i16, IntOp>;
1156   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32, !strconcat(OpcodeStr, "32"), v4i32, v2i32, IntOp>;
1157 }
1158
1159 // ....then also with element size of 8 bits:
1160 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1161                       InstrItinClass itinD16, InstrItinClass itinD32,
1162                       InstrItinClass itinQ16, InstrItinClass itinQ32,
1163                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
1164   : N3VInt_HS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1165               OpcodeStr, IntOp, Commutable> {
1166   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, itinD16,
1167                       !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp, Commutable>;
1168   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, itinQ16,
1169                       !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp, Commutable>;
1170 }
1171
1172 // ....then also with element size of 64 bits:
1173 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1174                        InstrItinClass itinD16, InstrItinClass itinD32,
1175                        InstrItinClass itinQ16, InstrItinClass itinQ32,
1176                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
1177   : N3VInt_QHS<op24, op23, op11_8, op4, itinD16, itinD32, itinQ16, itinQ32,
1178                OpcodeStr, IntOp, Commutable> {
1179   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, itinD32,
1180                       !strconcat(OpcodeStr,"64"), v1i64, v1i64, IntOp, Commutable>;
1181   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, itinQ32,
1182                       !strconcat(OpcodeStr,"64"), v2i64, v2i64, IntOp, Commutable>;
1183 }
1184
1185
1186 // Neon Narrowing 3-register vector intrinsics,
1187 //   source operand element sizes of 16, 32 and 64 bits:
1188 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1189                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1190   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr,"16"),
1191                       v8i8, v8i16, IntOp, Commutable>;
1192   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"32"),
1193                       v4i16, v4i32, IntOp, Commutable>;
1194   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"64"),
1195                       v2i32, v2i64, IntOp, Commutable>;
1196 }
1197
1198
1199 // Neon Long 3-register vector intrinsics.
1200
1201 // First with only element sizes of 16 and 32 bits:
1202 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1203                       InstrItinClass itin, string OpcodeStr,
1204                       Intrinsic IntOp, bit Commutable = 0> {
1205   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin,
1206                       !strconcat(OpcodeStr,"16"), v4i32, v4i16, IntOp, Commutable>;
1207   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin,
1208                       !strconcat(OpcodeStr,"32"), v2i64, v2i32, IntOp, Commutable>;
1209 }
1210
1211 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
1212                         InstrItinClass itin, string OpcodeStr, Intrinsic IntOp> {
1213   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
1214                           !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1215   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
1216                         !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1217 }
1218
1219 // ....then also with element size of 8 bits:
1220 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1221                        InstrItinClass itin, string OpcodeStr,
1222                        Intrinsic IntOp, bit Commutable = 0>
1223   : N3VLInt_HS<op24, op23, op11_8, op4, itin, OpcodeStr, IntOp, Commutable> {
1224   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin,
1225                       !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp, Commutable>;
1226 }
1227
1228
1229 // Neon Wide 3-register vector intrinsics,
1230 //   source operand element sizes of 8, 16 and 32 bits:
1231 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1232                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
1233   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
1234                       v8i16, v8i8, IntOp, Commutable>;
1235   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
1236                       v4i32, v4i16, IntOp, Commutable>;
1237   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
1238                       v2i64, v2i32, IntOp, Commutable>;
1239 }
1240
1241
1242 // Neon Multiply-Op vector operations,
1243 //   element sizes of 8, 16 and 32 bits:
1244 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1245                         InstrItinClass itinD16, InstrItinClass itinD32,
1246                         InstrItinClass itinQ16, InstrItinClass itinQ32,
1247                         string OpcodeStr, SDNode OpNode> {
1248   // 64-bit vector types.
1249   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
1250                         !strconcat(OpcodeStr, "8"), v8i8, mul, OpNode>;
1251   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
1252                         !strconcat(OpcodeStr, "16"), v4i16, mul, OpNode>;
1253   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
1254                         !strconcat(OpcodeStr, "32"), v2i32, mul, OpNode>;
1255
1256   // 128-bit vector types.
1257   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
1258                         !strconcat(OpcodeStr, "8"), v16i8, mul, OpNode>;
1259   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
1260                         !strconcat(OpcodeStr, "16"), v8i16, mul, OpNode>;
1261   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
1262                         !strconcat(OpcodeStr, "32"), v4i32, mul, OpNode>;
1263 }
1264
1265 multiclass N3VMulOpSL_HS<bits<4> op11_8,
1266                          InstrItinClass itinD16, InstrItinClass itinD32,
1267                          InstrItinClass itinQ16, InstrItinClass itinQ32,
1268                          string OpcodeStr, SDNode ShOp> {
1269   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
1270                             !strconcat(OpcodeStr, "16"), v4i16, mul, ShOp>;
1271   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
1272                           !strconcat(OpcodeStr, "32"), v2i32, mul, ShOp>;
1273   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
1274                             !strconcat(OpcodeStr, "16"), v8i16, v4i16, mul, ShOp>;
1275   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
1276                           !strconcat(OpcodeStr, "32"), v4i32, v2i32, mul, ShOp>;
1277 }
1278
1279 // Neon 3-argument intrinsics,
1280 //   element sizes of 8, 16 and 32 bits:
1281 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1282                        string OpcodeStr, Intrinsic IntOp> {
1283   // 64-bit vector types.
1284   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16D,
1285                         !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
1286   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1287                         !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
1288   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32D,
1289                         !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
1290
1291   // 128-bit vector types.
1292   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, IIC_VMACi16Q,
1293                         !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
1294   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16Q,
1295                         !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
1296   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi32Q,
1297                         !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
1298 }
1299
1300
1301 // Neon Long 3-argument intrinsics.
1302
1303 // First with only element sizes of 16 and 32 bits:
1304 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
1305                        string OpcodeStr, Intrinsic IntOp> {
1306   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1307                        !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1308   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, IIC_VMACi16D,
1309                        !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1310 }
1311
1312 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
1313                          string OpcodeStr, Intrinsic IntOp> {
1314   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
1315                            !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
1316   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
1317                          !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
1318 }
1319
1320 // ....then also with element size of 8 bits:
1321 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
1322                         string OpcodeStr, Intrinsic IntOp>
1323   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp> {
1324   def v8i16 : N3VLInt3<op24, op23, 0b01, op11_8, op4, IIC_VMACi16D,
1325                        !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
1326 }
1327
1328
1329 // Neon 2-register vector intrinsics,
1330 //   element sizes of 8, 16 and 32 bits:
1331 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1332                       bits<5> op11_7, bit op4,
1333                       InstrItinClass itinD, InstrItinClass itinQ,
1334                       string OpcodeStr, Intrinsic IntOp> {
1335   // 64-bit vector types.
1336   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1337                       itinD, !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
1338   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1339                       itinD, !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
1340   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1341                       itinD, !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
1342
1343   // 128-bit vector types.
1344   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1345                       itinQ, !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
1346   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1347                       itinQ, !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
1348   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1349                       itinQ, !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
1350 }
1351
1352
1353 // Neon Pairwise long 2-register intrinsics,
1354 //   element sizes of 8, 16 and 32 bits:
1355 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1356                         bits<5> op11_7, bit op4,
1357                         string OpcodeStr, Intrinsic IntOp> {
1358   // 64-bit vector types.
1359   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1360                         !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
1361   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1362                         !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
1363   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1364                         !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
1365
1366   // 128-bit vector types.
1367   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1368                         !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
1369   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1370                         !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
1371   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1372                         !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
1373 }
1374
1375
1376 // Neon Pairwise long 2-register accumulate intrinsics,
1377 //   element sizes of 8, 16 and 32 bits:
1378 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
1379                          bits<5> op11_7, bit op4,
1380                          string OpcodeStr, Intrinsic IntOp> {
1381   // 64-bit vector types.
1382   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1383                          !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
1384   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1385                          !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
1386   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1387                          !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
1388
1389   // 128-bit vector types.
1390   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
1391                          !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
1392   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
1393                          !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
1394   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
1395                          !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
1396 }
1397
1398
1399 // Neon 2-register vector shift by immediate,
1400 //   element sizes of 8, 16, 32 and 64 bits:
1401 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1402                       InstrItinClass itin, string OpcodeStr, SDNode OpNode> {
1403   // 64-bit vector types.
1404   def v8i8  : N2VDSh<op24, op23, 0b001000, op11_8, 0, op4, itin,
1405                      !strconcat(OpcodeStr, "8"), v8i8, OpNode>;
1406   def v4i16 : N2VDSh<op24, op23, 0b010000, op11_8, 0, op4, itin,
1407                      !strconcat(OpcodeStr, "16"), v4i16, OpNode>;
1408   def v2i32 : N2VDSh<op24, op23, 0b100000, op11_8, 0, op4, itin,
1409                      !strconcat(OpcodeStr, "32"), v2i32, OpNode>;
1410   def v1i64 : N2VDSh<op24, op23, 0b000000, op11_8, 1, op4, itin,
1411                      !strconcat(OpcodeStr, "64"), v1i64, OpNode>;
1412
1413   // 128-bit vector types.
1414   def v16i8 : N2VQSh<op24, op23, 0b001000, op11_8, 0, op4, itin,
1415                      !strconcat(OpcodeStr, "8"), v16i8, OpNode>;
1416   def v8i16 : N2VQSh<op24, op23, 0b010000, op11_8, 0, op4, itin,
1417                      !strconcat(OpcodeStr, "16"), v8i16, OpNode>;
1418   def v4i32 : N2VQSh<op24, op23, 0b100000, op11_8, 0, op4, itin,
1419                      !strconcat(OpcodeStr, "32"), v4i32, OpNode>;
1420   def v2i64 : N2VQSh<op24, op23, 0b000000, op11_8, 1, op4, itin,
1421                      !strconcat(OpcodeStr, "64"), v2i64, OpNode>;
1422 }
1423
1424
1425 // Neon Shift-Accumulate vector operations,
1426 //   element sizes of 8, 16, 32 and 64 bits:
1427 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1428                          string OpcodeStr, SDNode ShOp> {
1429   // 64-bit vector types.
1430   def v8i8  : N2VDShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1431                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1432   def v4i16 : N2VDShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1433                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1434   def v2i32 : N2VDShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1435                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1436   def v1i64 : N2VDShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1437                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1438
1439   // 128-bit vector types.
1440   def v16i8 : N2VQShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1441                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1442   def v8i16 : N2VQShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1443                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1444   def v4i32 : N2VQShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1445                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1446   def v2i64 : N2VQShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1447                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1448 }
1449
1450
1451 // Neon Shift-Insert vector operations,
1452 //   element sizes of 8, 16, 32 and 64 bits:
1453 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1454                          string OpcodeStr, SDNode ShOp> {
1455   // 64-bit vector types.
1456   def v8i8  : N2VDShIns<op24, op23, 0b001000, op11_8, 0, op4,
1457                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1458   def v4i16 : N2VDShIns<op24, op23, 0b010000, op11_8, 0, op4,
1459                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1460   def v2i32 : N2VDShIns<op24, op23, 0b100000, op11_8, 0, op4,
1461                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1462   def v1i64 : N2VDShIns<op24, op23, 0b000000, op11_8, 1, op4,
1463                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1464
1465   // 128-bit vector types.
1466   def v16i8 : N2VQShIns<op24, op23, 0b001000, op11_8, 0, op4,
1467                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1468   def v8i16 : N2VQShIns<op24, op23, 0b010000, op11_8, 0, op4,
1469                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1470   def v4i32 : N2VQShIns<op24, op23, 0b100000, op11_8, 0, op4,
1471                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1472   def v2i64 : N2VQShIns<op24, op23, 0b000000, op11_8, 1, op4,
1473                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1474 }
1475
1476 //===----------------------------------------------------------------------===//
1477 // Instruction Definitions.
1478 //===----------------------------------------------------------------------===//
1479
1480 // Vector Add Operations.
1481
1482 //   VADD     : Vector Add (integer and floating-point)
1483 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd.i", add, 1>;
1484 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd.f32", v2f32, v2f32, fadd, 1>;
1485 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd.f32", v4f32, v4f32, fadd, 1>;
1486 //   VADDL    : Vector Add Long (Q = D + D)
1487 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, IIC_VSHLiD, "vaddl.s", int_arm_neon_vaddls, 1>;
1488 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, IIC_VSHLiD, "vaddl.u", int_arm_neon_vaddlu, 1>;
1489 //   VADDW    : Vector Add Wide (Q = Q + D)
1490 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw.s", int_arm_neon_vaddws, 0>;
1491 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw.u", int_arm_neon_vaddwu, 0>;
1492 //   VHADD    : Vector Halving Add
1493 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1494                            IIC_VBINi4Q, "vhadd.s", int_arm_neon_vhadds, 1>;
1495 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1496                            IIC_VBINi4Q, "vhadd.u", int_arm_neon_vhaddu, 1>;
1497 //   VRHADD   : Vector Rounding Halving Add
1498 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1499                            IIC_VBINi4Q, "vrhadd.s", int_arm_neon_vrhadds, 1>;
1500 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1501                            IIC_VBINi4Q, "vrhadd.u", int_arm_neon_vrhaddu, 1>;
1502 //   VQADD    : Vector Saturating Add
1503 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1504                             IIC_VBINi4Q, "vqadd.s", int_arm_neon_vqadds, 1>;
1505 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1506                             IIC_VBINi4Q, "vqadd.u", int_arm_neon_vqaddu, 1>;
1507 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
1508 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn.i", int_arm_neon_vaddhn, 1>;
1509 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
1510 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn.i", int_arm_neon_vraddhn, 1>;
1511
1512 // Vector Multiply Operations.
1513
1514 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
1515 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D, IIC_VMULi16Q,
1516                         IIC_VMULi32Q, "vmul.i", mul, 1>;
1517 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16D, "vmul.p8", v8i8, v8i8,
1518                         int_arm_neon_vmulp, 1>;
1519 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, IIC_VMULi16Q, "vmul.p8", v16i8, v16i8,
1520                         int_arm_neon_vmulp, 1>;
1521 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VBIND, "vmul.f32", v2f32, v2f32, fmul, 1>;
1522 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VBINQ, "vmul.f32", v4f32, v4f32, fmul, 1>;
1523 defm VMULsl  : N3VSL_HS<0b1000, "vmul.i", mul>;
1524 def VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul.f32", v2f32, fmul>;
1525 def VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul.f32", v4f32, v2f32, fmul>;
1526 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
1527                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1528           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
1529                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
1530                                                      (DSubReg_i16_reg imm:$lane))),
1531                               (SubReg_i16_lane imm:$lane)))>;
1532 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
1533                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1534           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
1535                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
1536                                                      (DSubReg_i32_reg imm:$lane))),
1537                               (SubReg_i32_lane imm:$lane)))>;
1538 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
1539                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
1540           (v4f32 (VMULslfq (v4f32 QPR:$src1),
1541                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
1542                                                   (DSubReg_i32_reg imm:$lane))),
1543                            (SubReg_i32_lane imm:$lane)))>;
1544
1545 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
1546 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1547                           IIC_VMULi16Q, IIC_VMULi32Q,
1548                           "vqdmulh.s", int_arm_neon_vqdmulh, 1>;
1549 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
1550                             IIC_VMULi16Q, IIC_VMULi32Q,
1551                             "vqdmulh.s",  int_arm_neon_vqdmulh>;
1552 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
1553                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1554           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
1555                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
1556                                                         (DSubReg_i16_reg imm:$lane))),
1557                                  (SubReg_i16_lane imm:$lane)))>;
1558 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
1559                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1560           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
1561                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
1562                                                         (DSubReg_i32_reg imm:$lane))),
1563                                  (SubReg_i32_lane imm:$lane)))>;
1564
1565 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
1566 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, IIC_VMULi16D, IIC_VMULi32D,
1567                             IIC_VMULi16Q, IIC_VMULi32Q,
1568                             "vqrdmulh.s", int_arm_neon_vqrdmulh, 1>;
1569 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
1570                               IIC_VMULi16Q, IIC_VMULi32Q,
1571                               "vqrdmulh.s",  int_arm_neon_vqrdmulh>;
1572 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
1573                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
1574           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
1575                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
1576                                                          (DSubReg_i16_reg imm:$lane))),
1577                                   (SubReg_i16_lane imm:$lane)))>;
1578 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
1579                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
1580           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
1581                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
1582                                                          (DSubReg_i32_reg imm:$lane))),
1583                                   (SubReg_i32_lane imm:$lane)))>;
1584
1585 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
1586 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, IIC_VMULi16D, "vmull.s", int_arm_neon_vmulls, 1>;
1587 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, IIC_VMULi16D, "vmull.u", int_arm_neon_vmullu, 1>;
1588 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull.p8", v8i16, v8i8,
1589                         int_arm_neon_vmullp, 1>;
1590 defm VMULLsls : N3VLIntSL_HS<0, 0b1010, IIC_VMULi16D, "vmull.s", int_arm_neon_vmulls>;
1591 defm VMULLslu : N3VLIntSL_HS<1, 0b1010, IIC_VMULi16D, "vmull.u", int_arm_neon_vmullu>;
1592
1593 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
1594 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, "vqdmull.s", int_arm_neon_vqdmull, 1>;
1595 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D, "vqdmull.s", int_arm_neon_vqdmull>;
1596
1597 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1598
1599 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1600 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1601                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla.i", add>;
1602 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla.f32", v2f32, fmul, fadd>;
1603 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla.f32", v4f32, fmul, fadd>;
1604 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
1605                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla.i", add>;
1606 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla.f32", v2f32, fmul, fadd>;
1607 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla.f32", v4f32, v2f32, fmul, fadd>;
1608
1609 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
1610                       (mul (v8i16 QPR:$src2),
1611                            (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1612           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1),
1613                               (v8i16 QPR:$src2),
1614                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1615                                                      (DSubReg_i16_reg imm:$lane))),
1616                               (SubReg_i16_lane imm:$lane)))>;
1617
1618 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
1619                       (mul (v4i32 QPR:$src2),
1620                            (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1621           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1),
1622                               (v4i32 QPR:$src2),
1623                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1624                                                      (DSubReg_i32_reg imm:$lane))),
1625                               (SubReg_i32_lane imm:$lane)))>;
1626
1627 def : Pat<(v4f32 (fadd (v4f32 QPR:$src1),
1628                        (fmul (v4f32 QPR:$src2),
1629                              (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1630           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
1631                            (v4f32 QPR:$src2),
1632                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1633                                                   (DSubReg_i32_reg imm:$lane))),
1634                            (SubReg_i32_lane imm:$lane)))>;
1635
1636 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
1637 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal.s", int_arm_neon_vmlals>;
1638 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal.u", int_arm_neon_vmlalu>;
1639
1640 defm VMLALsls : N3VLInt3SL_HS<0, 0b0010, "vmlal.s", int_arm_neon_vmlals>;
1641 defm VMLALslu : N3VLInt3SL_HS<1, 0b0010, "vmlal.u", int_arm_neon_vmlalu>;
1642
1643 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
1644 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal.s", int_arm_neon_vqdmlal>;
1645 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal.s", int_arm_neon_vqdmlal>;
1646
1647 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
1648 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
1649                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls.i", sub>;
1650 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls.f32", v2f32, fmul, fsub>;
1651 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls.f32", v4f32, fmul, fsub>;
1652 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
1653                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls.i", sub>;
1654 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls.f32", v2f32, fmul, fsub>;
1655 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls.f32", v4f32, v2f32, fmul, fsub>;
1656
1657 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
1658                       (mul (v8i16 QPR:$src2),
1659                            (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
1660           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1),
1661                               (v8i16 QPR:$src2),
1662                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
1663                                                      (DSubReg_i16_reg imm:$lane))),
1664                               (SubReg_i16_lane imm:$lane)))>;
1665
1666 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
1667                       (mul (v4i32 QPR:$src2),
1668                            (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
1669           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1),
1670                               (v4i32 QPR:$src2),
1671                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
1672                                                      (DSubReg_i32_reg imm:$lane))),
1673                               (SubReg_i32_lane imm:$lane)))>;
1674
1675 def : Pat<(v4f32 (fsub (v4f32 QPR:$src1),
1676                        (fmul (v4f32 QPR:$src2),
1677                              (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
1678           (v4f32 (VMLSslfq (v4f32 QPR:$src1),
1679                            (v4f32 QPR:$src2),
1680                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
1681                                                   (DSubReg_i32_reg imm:$lane))),
1682                            (SubReg_i32_lane imm:$lane)))>;
1683
1684 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
1685 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl.s", int_arm_neon_vmlsls>;
1686 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl.u", int_arm_neon_vmlslu>;
1687
1688 defm VMLSLsls : N3VLInt3SL_HS<0, 0b0110, "vmlsl.s", int_arm_neon_vmlsls>;
1689 defm VMLSLslu : N3VLInt3SL_HS<1, 0b0110, "vmlsl.u", int_arm_neon_vmlslu>;
1690
1691 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
1692 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1693 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1694
1695 // Vector Subtract Operations.
1696
1697 //   VSUB     : Vector Subtract (integer and floating-point)
1698 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ, "vsub.i", sub, 0>;
1699 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub.f32", v2f32, v2f32, fsub, 0>;
1700 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub.f32", v4f32, v4f32, fsub, 0>;
1701 //   VSUBL    : Vector Subtract Long (Q = D - D)
1702 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, IIC_VSHLiD, "vsubl.s", int_arm_neon_vsubls, 1>;
1703 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, IIC_VSHLiD, "vsubl.u", int_arm_neon_vsublu, 1>;
1704 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
1705 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw.s", int_arm_neon_vsubws, 0>;
1706 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw.u", int_arm_neon_vsubwu, 0>;
1707 //   VHSUB    : Vector Halving Subtract
1708 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1709                            IIC_VBINi4Q, "vhsub.s", int_arm_neon_vhsubs, 0>;
1710 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1711                            IIC_VBINi4Q, "vhsub.u", int_arm_neon_vhsubu, 0>;
1712 //   VQSUB    : Vector Saturing Subtract
1713 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1714                             IIC_VBINi4Q, "vqsub.s", int_arm_neon_vqsubs, 0>;
1715 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1716                             IIC_VBINi4Q, "vqsub.u", int_arm_neon_vqsubu, 0>;
1717 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
1718 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn.i", int_arm_neon_vsubhn, 0>;
1719 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
1720 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn.i", int_arm_neon_vrsubhn, 0>;
1721
1722 // Vector Comparisons.
1723
1724 //   VCEQ     : Vector Compare Equal
1725 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1726                         IIC_VBINi4Q, "vceq.i", NEONvceq, 1>;
1727 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq.f32", v2i32, v2f32, NEONvceq, 1>;
1728 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq.f32", v4i32, v4f32, NEONvceq, 1>;
1729 //   VCGE     : Vector Compare Greater Than or Equal
1730 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1731                         IIC_VBINi4Q, "vcge.s", NEONvcge, 0>;
1732 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1733                         IIC_VBINi4Q, "vcge.u", NEONvcgeu, 0>;
1734 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge.f32", v2i32, v2f32, NEONvcge, 0>;
1735 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge.f32", v4i32, v4f32, NEONvcge, 0>;
1736 //   VCGT     : Vector Compare Greater Than
1737 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1738                         IIC_VBINi4Q, "vcgt.s", NEONvcgt, 0>;
1739 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1740                         IIC_VBINi4Q, "vcgt.u", NEONvcgtu, 0>;
1741 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt.f32", v2i32, v2f32, NEONvcgt, 0>;
1742 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt.f32", v4i32, v4f32, NEONvcgt, 0>;
1743 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
1744 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, IIC_VBIND, "vacge.f32", v2i32, v2f32,
1745                         int_arm_neon_vacged, 0>;
1746 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, IIC_VBINQ, "vacge.f32", v4i32, v4f32,
1747                         int_arm_neon_vacgeq, 0>;
1748 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
1749 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, IIC_VBIND, "vacgt.f32", v2i32, v2f32,
1750                         int_arm_neon_vacgtd, 0>;
1751 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, IIC_VBINQ, "vacgt.f32", v4i32, v4f32,
1752                         int_arm_neon_vacgtq, 0>;
1753 //   VTST     : Vector Test Bits
1754 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1755                         IIC_VBINi4Q, "vtst.i", NEONvtst, 1>;
1756
1757 // Vector Bitwise Operations.
1758
1759 //   VAND     : Vector Bitwise AND
1760 def  VANDd    : N3VD<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand", v2i32, v2i32, and, 1>;
1761 def  VANDq    : N3VQ<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand", v4i32, v4i32, and, 1>;
1762
1763 //   VEOR     : Vector Bitwise Exclusive OR
1764 def  VEORd    : N3VD<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor", v2i32, v2i32, xor, 1>;
1765 def  VEORq    : N3VQ<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor", v4i32, v4i32, xor, 1>;
1766
1767 //   VORR     : Vector Bitwise OR
1768 def  VORRd    : N3VD<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr", v2i32, v2i32, or, 1>;
1769 def  VORRq    : N3VQ<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr", v4i32, v4i32, or, 1>;
1770
1771 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
1772 def  VBICd    : N3V<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1773                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
1774                     "vbic\t$dst, $src1, $src2", "",
1775                     [(set DPR:$dst, (v2i32 (and DPR:$src1,
1776                                                 (vnot_conv DPR:$src2))))]>;
1777 def  VBICq    : N3V<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1778                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
1779                     "vbic\t$dst, $src1, $src2", "",
1780                     [(set QPR:$dst, (v4i32 (and QPR:$src1,
1781                                                 (vnot_conv QPR:$src2))))]>;
1782
1783 //   VORN     : Vector Bitwise OR NOT
1784 def  VORNd    : N3V<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
1785                     (ins DPR:$src1, DPR:$src2), IIC_VBINiD,
1786                     "vorn\t$dst, $src1, $src2", "",
1787                     [(set DPR:$dst, (v2i32 (or DPR:$src1,
1788                                                (vnot_conv DPR:$src2))))]>;
1789 def  VORNq    : N3V<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
1790                     (ins QPR:$src1, QPR:$src2), IIC_VBINiQ,
1791                     "vorn\t$dst, $src1, $src2", "",
1792                     [(set QPR:$dst, (v4i32 (or QPR:$src1,
1793                                                (vnot_conv QPR:$src2))))]>;
1794
1795 //   VMVN     : Vector Bitwise NOT
1796 def  VMVNd    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
1797                     (outs DPR:$dst), (ins DPR:$src), IIC_VSHLiD,
1798                     "vmvn\t$dst, $src", "",
1799                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
1800 def  VMVNq    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
1801                     (outs QPR:$dst), (ins QPR:$src), IIC_VSHLiD,
1802                     "vmvn\t$dst, $src", "",
1803                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
1804 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
1805 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
1806
1807 //   VBSL     : Vector Bitwise Select
1808 def  VBSLd    : N3V<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1809                     (ins DPR:$src1, DPR:$src2, DPR:$src3), IIC_VCNTiD,
1810                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1811                     [(set DPR:$dst,
1812                       (v2i32 (or (and DPR:$src2, DPR:$src1),
1813                                  (and DPR:$src3, (vnot_conv DPR:$src1)))))]>;
1814 def  VBSLq    : N3V<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1815                     (ins QPR:$src1, QPR:$src2, QPR:$src3), IIC_VCNTiQ,
1816                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1817                     [(set QPR:$dst,
1818                       (v4i32 (or (and QPR:$src2, QPR:$src1),
1819                                  (and QPR:$src3, (vnot_conv QPR:$src1)))))]>;
1820
1821 //   VBIF     : Vector Bitwise Insert if False
1822 //              like VBSL but with: "vbif\t$dst, $src3, $src1", "$src2 = $dst",
1823 //   VBIT     : Vector Bitwise Insert if True
1824 //              like VBSL but with: "vbit\t$dst, $src2, $src1", "$src3 = $dst",
1825 // These are not yet implemented.  The TwoAddress pass will not go looking
1826 // for equivalent operations with different register constraints; it just
1827 // inserts copies.
1828
1829 // Vector Absolute Differences.
1830
1831 //   VABD     : Vector Absolute Difference
1832 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1833                            IIC_VBINi4Q, "vabd.s", int_arm_neon_vabds, 0>;
1834 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1835                            IIC_VBINi4Q, "vabd.u", int_arm_neon_vabdu, 0>;
1836 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, IIC_VBIND, "vabd.f32", v2f32, v2f32,
1837                         int_arm_neon_vabds, 0>;
1838 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vabd.f32", v4f32, v4f32,
1839                         int_arm_neon_vabds, 0>;
1840
1841 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
1842 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, IIC_VBINi4Q, "vabdl.s", int_arm_neon_vabdls, 0>;
1843 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, IIC_VBINi4Q, "vabdl.u", int_arm_neon_vabdlu, 0>;
1844
1845 //   VABA     : Vector Absolute Difference and Accumulate
1846 defm VABAs    : N3VInt3_QHS<0,1,0b0101,0, "vaba.s", int_arm_neon_vabas>;
1847 defm VABAu    : N3VInt3_QHS<1,1,0b0101,0, "vaba.u", int_arm_neon_vabau>;
1848
1849 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
1850 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal.s", int_arm_neon_vabals>;
1851 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal.u", int_arm_neon_vabalu>;
1852
1853 // Vector Maximum and Minimum.
1854
1855 //   VMAX     : Vector Maximum
1856 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1857                            IIC_VBINi4Q, "vmax.s", int_arm_neon_vmaxs, 1>;
1858 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1859                            IIC_VBINi4Q, "vmax.u", int_arm_neon_vmaxu, 1>;
1860 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, IIC_VBIND, "vmax.f32", v2f32, v2f32,
1861                         int_arm_neon_vmaxs, 1>;
1862 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, IIC_VBINQ, "vmax.f32", v4f32, v4f32,
1863                         int_arm_neon_vmaxs, 1>;
1864
1865 //   VMIN     : Vector Minimum
1866 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1867                            IIC_VBINi4Q, "vmin.s", int_arm_neon_vmins, 1>;
1868 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
1869                            IIC_VBINi4Q, "vmin.u", int_arm_neon_vminu, 1>;
1870 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, IIC_VBIND, "vmin.f32", v2f32, v2f32,
1871                         int_arm_neon_vmins, 1>;
1872 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, IIC_VBINQ, "vmin.f32", v4f32, v4f32,
1873                         int_arm_neon_vmins, 1>;
1874
1875 // Vector Pairwise Operations.
1876
1877 //   VPADD    : Vector Pairwise Add
1878 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, IIC_VBINiD, "vpadd.i8", v8i8, v8i8,
1879                         int_arm_neon_vpadd, 0>;
1880 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, IIC_VBINiD, "vpadd.i16", v4i16, v4i16,
1881                         int_arm_neon_vpadd, 0>;
1882 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, IIC_VBINiD, "vpadd.i32", v2i32, v2i32,
1883                         int_arm_neon_vpadd, 0>;
1884 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, IIC_VBIND, "vpadd.f32", v2f32, v2f32,
1885                         int_arm_neon_vpadd, 0>;
1886
1887 //   VPADDL   : Vector Pairwise Add Long
1888 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl.s",
1889                              int_arm_neon_vpaddls>;
1890 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl.u",
1891                              int_arm_neon_vpaddlu>;
1892
1893 //   VPADAL   : Vector Pairwise Add and Accumulate Long
1894 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpadal.s",
1895                               int_arm_neon_vpadals>;
1896 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpadal.u",
1897                               int_arm_neon_vpadalu>;
1898
1899 //   VPMAX    : Vector Pairwise Maximum
1900 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax.s8", v8i8, v8i8,
1901                         int_arm_neon_vpmaxs, 0>;
1902 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax.s16", v4i16, v4i16,
1903                         int_arm_neon_vpmaxs, 0>;
1904 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax.s32", v2i32, v2i32,
1905                         int_arm_neon_vpmaxs, 0>;
1906 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, IIC_VBINi4D, "vpmax.u8", v8i8, v8i8,
1907                         int_arm_neon_vpmaxu, 0>;
1908 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, IIC_VBINi4D, "vpmax.u16", v4i16, v4i16,
1909                         int_arm_neon_vpmaxu, 0>;
1910 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, IIC_VBINi4D, "vpmax.u32", v2i32, v2i32,
1911                         int_arm_neon_vpmaxu, 0>;
1912 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, IIC_VBINi4D, "vpmax.f32", v2f32, v2f32,
1913                         int_arm_neon_vpmaxs, 0>;
1914
1915 //   VPMIN    : Vector Pairwise Minimum
1916 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin.s8", v8i8, v8i8,
1917                         int_arm_neon_vpmins, 0>;
1918 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin.s16", v4i16, v4i16,
1919                         int_arm_neon_vpmins, 0>;
1920 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin.s32", v2i32, v2i32,
1921                         int_arm_neon_vpmins, 0>;
1922 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, IIC_VBINi4D, "vpmin.u8", v8i8, v8i8,
1923                         int_arm_neon_vpminu, 0>;
1924 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, IIC_VBINi4D, "vpmin.u16", v4i16, v4i16,
1925                         int_arm_neon_vpminu, 0>;
1926 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, IIC_VBINi4D, "vpmin.u32", v2i32, v2i32,
1927                         int_arm_neon_vpminu, 0>;
1928 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, IIC_VBINi4D, "vpmin.f32", v2f32, v2f32,
1929                         int_arm_neon_vpmins, 0>;
1930
1931 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
1932
1933 //   VRECPE   : Vector Reciprocal Estimate
1934 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
1935                         IIC_VUNAD, "vrecpe.u32",
1936                         v2i32, v2i32, int_arm_neon_vrecpe>;
1937 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
1938                         IIC_VUNAQ, "vrecpe.u32",
1939                         v4i32, v4i32, int_arm_neon_vrecpe>;
1940 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
1941                         IIC_VUNAD, "vrecpe.f32",
1942                         v2f32, v2f32, int_arm_neon_vrecpe>;
1943 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
1944                         IIC_VUNAQ, "vrecpe.f32",
1945                         v4f32, v4f32, int_arm_neon_vrecpe>;
1946
1947 //   VRECPS   : Vector Reciprocal Step
1948 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, IIC_VRECSD, "vrecps.f32", v2f32, v2f32,
1949                         int_arm_neon_vrecps, 1>;
1950 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, IIC_VRECSQ, "vrecps.f32", v4f32, v4f32,
1951                         int_arm_neon_vrecps, 1>;
1952
1953 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
1954 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
1955                          IIC_VUNAD, "vrsqrte.u32",
1956                          v2i32, v2i32, int_arm_neon_vrsqrte>;
1957 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
1958                          IIC_VUNAQ, "vrsqrte.u32",
1959                          v4i32, v4i32, int_arm_neon_vrsqrte>;
1960 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
1961                          IIC_VUNAD, "vrsqrte.f32",
1962                          v2f32, v2f32, int_arm_neon_vrsqrte>;
1963 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
1964                          IIC_VUNAQ, "vrsqrte.f32",
1965                          v4f32, v4f32, int_arm_neon_vrsqrte>;
1966
1967 //   VRSQRTS  : Vector Reciprocal Square Root Step
1968 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, IIC_VRECSD, "vrsqrts.f32", v2f32, v2f32,
1969                         int_arm_neon_vrsqrts, 1>;
1970 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, IIC_VRECSQ, "vrsqrts.f32", v4f32, v4f32,
1971                         int_arm_neon_vrsqrts, 1>;
1972
1973 // Vector Shifts.
1974
1975 //   VSHL     : Vector Shift
1976 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
1977                             IIC_VSHLiQ, "vshl.s", int_arm_neon_vshifts, 0>;
1978 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ,
1979                             IIC_VSHLiQ, "vshl.u", int_arm_neon_vshiftu, 0>;
1980 //   VSHL     : Vector Shift Left (Immediate)
1981 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0111, 1, IIC_VSHLiD, "vshl.i", NEONvshl>;
1982 //   VSHR     : Vector Shift Right (Immediate)
1983 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr.s", NEONvshrs>;
1984 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr.u", NEONvshru>;
1985
1986 //   VSHLL    : Vector Shift Left Long
1987 def  VSHLLs8  : N2VLSh<0, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.s8",
1988                        v8i16, v8i8, NEONvshlls>;
1989 def  VSHLLs16 : N2VLSh<0, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.s16",
1990                        v4i32, v4i16, NEONvshlls>;
1991 def  VSHLLs32 : N2VLSh<0, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.s32",
1992                        v2i64, v2i32, NEONvshlls>;
1993 def  VSHLLu8  : N2VLSh<1, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.u8",
1994                        v8i16, v8i8, NEONvshllu>;
1995 def  VSHLLu16 : N2VLSh<1, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.u16",
1996                        v4i32, v4i16, NEONvshllu>;
1997 def  VSHLLu32 : N2VLSh<1, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.u32",
1998                        v2i64, v2i32, NEONvshllu>;
1999
2000 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
2001 def  VSHLLi8  : N2VLSh<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll.i8",
2002                        v8i16, v8i8, NEONvshlli>;
2003 def  VSHLLi16 : N2VLSh<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll.i16",
2004                        v4i32, v4i16, NEONvshlli>;
2005 def  VSHLLi32 : N2VLSh<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll.i32",
2006                        v2i64, v2i32, NEONvshlli>;
2007
2008 //   VSHRN    : Vector Shift Right and Narrow
2009 def  VSHRN16  : N2VNSh<0, 1, 0b001000, 0b1000, 0, 0, 1,
2010                        IIC_VSHLiD, "vshrn.i16", v8i8, v8i16, NEONvshrn>;
2011 def  VSHRN32  : N2VNSh<0, 1, 0b010000, 0b1000, 0, 0, 1,
2012                        IIC_VSHLiD, "vshrn.i32", v4i16, v4i32, NEONvshrn>;
2013 def  VSHRN64  : N2VNSh<0, 1, 0b100000, 0b1000, 0, 0, 1,
2014                        IIC_VSHLiD, "vshrn.i64", v2i32, v2i64, NEONvshrn>;
2015
2016 //   VRSHL    : Vector Rounding Shift
2017 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2018                             IIC_VSHLi4Q, "vrshl.s", int_arm_neon_vrshifts, 0>;
2019 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2020                             IIC_VSHLi4Q, "vrshl.u", int_arm_neon_vrshiftu, 0>;
2021 //   VRSHR    : Vector Rounding Shift Right
2022 defm VRSHRs   : N2VSh_QHSD<0, 1, 0b0010, 1, IIC_VSHLi4D, "vrshr.s", NEONvrshrs>;
2023 defm VRSHRu   : N2VSh_QHSD<1, 1, 0b0010, 1, IIC_VSHLi4D, "vrshr.u", NEONvrshru>;
2024
2025 //   VRSHRN   : Vector Rounding Shift Right and Narrow
2026 def  VRSHRN16 : N2VNSh<0, 1, 0b001000, 0b1000, 0, 1, 1,
2027                        IIC_VSHLi4D, "vrshrn.i16", v8i8, v8i16, NEONvrshrn>;
2028 def  VRSHRN32 : N2VNSh<0, 1, 0b010000, 0b1000, 0, 1, 1,
2029                        IIC_VSHLi4D, "vrshrn.i32", v4i16, v4i32, NEONvrshrn>;
2030 def  VRSHRN64 : N2VNSh<0, 1, 0b100000, 0b1000, 0, 1, 1,
2031                        IIC_VSHLi4D, "vrshrn.i64", v2i32, v2i64, NEONvrshrn>;
2032
2033 //   VQSHL    : Vector Saturating Shift
2034 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2035                             IIC_VSHLi4Q, "vqshl.s", int_arm_neon_vqshifts, 0>;
2036 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2037                             IIC_VSHLi4Q, "vqshl.u", int_arm_neon_vqshiftu, 0>;
2038 //   VQSHL    : Vector Saturating Shift Left (Immediate)
2039 defm VQSHLsi  : N2VSh_QHSD<0, 1, 0b0111, 1, IIC_VSHLi4D, "vqshl.s", NEONvqshls>;
2040 defm VQSHLui  : N2VSh_QHSD<1, 1, 0b0111, 1, IIC_VSHLi4D, "vqshl.u", NEONvqshlu>;
2041 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
2042 defm VQSHLsu  : N2VSh_QHSD<1, 1, 0b0110, 1, IIC_VSHLi4D, "vqshlu.s", NEONvqshlsu>;
2043
2044 //   VQSHRN   : Vector Saturating Shift Right and Narrow
2045 def VQSHRNs16 : N2VNSh<0, 1, 0b001000, 0b1001, 0, 0, 1,
2046                        IIC_VSHLi4D, "vqshrn.s16", v8i8, v8i16, NEONvqshrns>;
2047 def VQSHRNs32 : N2VNSh<0, 1, 0b010000, 0b1001, 0, 0, 1,
2048                        IIC_VSHLi4D, "vqshrn.s32", v4i16, v4i32, NEONvqshrns>;
2049 def VQSHRNs64 : N2VNSh<0, 1, 0b100000, 0b1001, 0, 0, 1,
2050                        IIC_VSHLi4D, "vqshrn.s64", v2i32, v2i64, NEONvqshrns>;
2051 def VQSHRNu16 : N2VNSh<1, 1, 0b001000, 0b1001, 0, 0, 1,
2052                        IIC_VSHLi4D, "vqshrn.u16", v8i8, v8i16, NEONvqshrnu>;
2053 def VQSHRNu32 : N2VNSh<1, 1, 0b010000, 0b1001, 0, 0, 1,
2054                        IIC_VSHLi4D, "vqshrn.u32", v4i16, v4i32, NEONvqshrnu>;
2055 def VQSHRNu64 : N2VNSh<1, 1, 0b100000, 0b1001, 0, 0, 1,
2056                        IIC_VSHLi4D, "vqshrn.u64", v2i32, v2i64, NEONvqshrnu>;
2057
2058 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
2059 def VQSHRUN16 : N2VNSh<1, 1, 0b001000, 0b1000, 0, 0, 1,
2060                        IIC_VSHLi4D, "vqshrun.s16", v8i8, v8i16, NEONvqshrnsu>;
2061 def VQSHRUN32 : N2VNSh<1, 1, 0b010000, 0b1000, 0, 0, 1,
2062                        IIC_VSHLi4D, "vqshrun.s32", v4i16, v4i32, NEONvqshrnsu>;
2063 def VQSHRUN64 : N2VNSh<1, 1, 0b100000, 0b1000, 0, 0, 1,
2064                        IIC_VSHLi4D, "vqshrun.s64", v2i32, v2i64, NEONvqshrnsu>;
2065
2066 //   VQRSHL   : Vector Saturating Rounding Shift
2067 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2068                             IIC_VSHLi4Q, "vqrshl.s", int_arm_neon_vqrshifts, 0>;
2069 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q,
2070                             IIC_VSHLi4Q, "vqrshl.u", int_arm_neon_vqrshiftu, 0>;
2071
2072 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
2073 def VQRSHRNs16: N2VNSh<0, 1, 0b001000, 0b1001, 0, 1, 1,
2074                        IIC_VSHLi4D, "vqrshrn.s16", v8i8, v8i16, NEONvqrshrns>;
2075 def VQRSHRNs32: N2VNSh<0, 1, 0b010000, 0b1001, 0, 1, 1,
2076                        IIC_VSHLi4D, "vqrshrn.s32", v4i16, v4i32, NEONvqrshrns>;
2077 def VQRSHRNs64: N2VNSh<0, 1, 0b100000, 0b1001, 0, 1, 1,
2078                        IIC_VSHLi4D, "vqrshrn.s64", v2i32, v2i64, NEONvqrshrns>;
2079 def VQRSHRNu16: N2VNSh<1, 1, 0b001000, 0b1001, 0, 1, 1,
2080                        IIC_VSHLi4D, "vqrshrn.u16", v8i8, v8i16, NEONvqrshrnu>;
2081 def VQRSHRNu32: N2VNSh<1, 1, 0b010000, 0b1001, 0, 1, 1,
2082                        IIC_VSHLi4D, "vqrshrn.u32", v4i16, v4i32, NEONvqrshrnu>;
2083 def VQRSHRNu64: N2VNSh<1, 1, 0b100000, 0b1001, 0, 1, 1,
2084                        IIC_VSHLi4D, "vqrshrn.u64", v2i32, v2i64, NEONvqrshrnu>;
2085
2086 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
2087 def VQRSHRUN16: N2VNSh<1, 1, 0b001000, 0b1000, 0, 1, 1,
2088                        IIC_VSHLi4D, "vqrshrun.s16", v8i8, v8i16, NEONvqrshrnsu>;
2089 def VQRSHRUN32: N2VNSh<1, 1, 0b010000, 0b1000, 0, 1, 1,
2090                        IIC_VSHLi4D, "vqrshrun.s32", v4i16, v4i32, NEONvqrshrnsu>;
2091 def VQRSHRUN64: N2VNSh<1, 1, 0b100000, 0b1000, 0, 1, 1,
2092                        IIC_VSHLi4D, "vqrshrun.s64", v2i32, v2i64, NEONvqrshrnsu>;
2093
2094 //   VSRA     : Vector Shift Right and Accumulate
2095 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra.s", NEONvshrs>;
2096 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra.u", NEONvshru>;
2097 //   VRSRA    : Vector Rounding Shift Right and Accumulate
2098 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra.s", NEONvrshrs>;
2099 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra.u", NEONvrshru>;
2100
2101 //   VSLI     : Vector Shift Left and Insert
2102 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli.", NEONvsli>;
2103 //   VSRI     : Vector Shift Right and Insert
2104 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri.", NEONvsri>;
2105
2106 // Vector Absolute and Saturating Absolute.
2107
2108 //   VABS     : Vector Absolute Value
2109 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
2110                            IIC_VUNAiD, IIC_VUNAiQ, "vabs.s",
2111                            int_arm_neon_vabs>;
2112 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2113                         IIC_VUNAD, "vabs.f32",
2114                         v2f32, v2f32, int_arm_neon_vabs>;
2115 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2116                         IIC_VUNAQ, "vabs.f32",
2117                         v4f32, v4f32, int_arm_neon_vabs>;
2118
2119 //   VQABS    : Vector Saturating Absolute Value
2120 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
2121                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs.s",
2122                            int_arm_neon_vqabs>;
2123
2124 // Vector Negate.
2125
2126 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
2127 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
2128
2129 class VNEGD<bits<2> size, string OpcodeStr, ValueType Ty>
2130   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
2131         IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
2132         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
2133 class VNEGQ<bits<2> size, string OpcodeStr, ValueType Ty>
2134   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
2135         IIC_VSHLiD, !strconcat(OpcodeStr, "\t$dst, $src"), "",
2136         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
2137
2138 //   VNEG     : Vector Negate
2139 def  VNEGs8d  : VNEGD<0b00, "vneg.s8", v8i8>;
2140 def  VNEGs16d : VNEGD<0b01, "vneg.s16", v4i16>;
2141 def  VNEGs32d : VNEGD<0b10, "vneg.s32", v2i32>;
2142 def  VNEGs8q  : VNEGQ<0b00, "vneg.s8", v16i8>;
2143 def  VNEGs16q : VNEGQ<0b01, "vneg.s16", v8i16>;
2144 def  VNEGs32q : VNEGQ<0b10, "vneg.s32", v4i32>;
2145
2146 //   VNEG     : Vector Negate (floating-point)
2147 def  VNEGf32d : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2148                     (outs DPR:$dst), (ins DPR:$src), IIC_VUNAD,
2149                     "vneg.f32\t$dst, $src", "",
2150                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
2151 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
2152                     (outs QPR:$dst), (ins QPR:$src), IIC_VUNAQ,
2153                     "vneg.f32\t$dst, $src", "",
2154                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
2155
2156 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
2157 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
2158 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
2159 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
2160 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
2161 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
2162
2163 //   VQNEG    : Vector Saturating Negate
2164 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
2165                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg.s",
2166                            int_arm_neon_vqneg>;
2167
2168 // Vector Bit Counting Operations.
2169
2170 //   VCLS     : Vector Count Leading Sign Bits
2171 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
2172                            IIC_VCNTiD, IIC_VCNTiQ, "vcls.s",
2173                            int_arm_neon_vcls>;
2174 //   VCLZ     : Vector Count Leading Zeros
2175 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
2176                            IIC_VCNTiD, IIC_VCNTiQ, "vclz.i",
2177                            int_arm_neon_vclz>;
2178 //   VCNT     : Vector Count One Bits
2179 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2180                         IIC_VCNTiD, "vcnt.8",
2181                         v8i8, v8i8, int_arm_neon_vcnt>;
2182 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
2183                         IIC_VCNTiQ, "vcnt.8",
2184                         v16i8, v16i8, int_arm_neon_vcnt>;
2185
2186 // Vector Move Operations.
2187
2188 //   VMOV     : Vector Move (Register)
2189
2190 def  VMOVD    : N3V<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
2191                     IIC_VMOVD, "vmov\t$dst, $src", "", []>;
2192 def  VMOVQ    : N3V<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
2193                     IIC_VMOVD, "vmov\t$dst, $src", "", []>;
2194
2195 //   VMOV     : Vector Move (Immediate)
2196
2197 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
2198 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
2199   return ARM::getVMOVImm(N, 1, *CurDAG);
2200 }]>;
2201 def vmovImm8 : PatLeaf<(build_vector), [{
2202   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
2203 }], VMOV_get_imm8>;
2204
2205 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
2206 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
2207   return ARM::getVMOVImm(N, 2, *CurDAG);
2208 }]>;
2209 def vmovImm16 : PatLeaf<(build_vector), [{
2210   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
2211 }], VMOV_get_imm16>;
2212
2213 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
2214 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
2215   return ARM::getVMOVImm(N, 4, *CurDAG);
2216 }]>;
2217 def vmovImm32 : PatLeaf<(build_vector), [{
2218   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
2219 }], VMOV_get_imm32>;
2220
2221 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
2222 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
2223   return ARM::getVMOVImm(N, 8, *CurDAG);
2224 }]>;
2225 def vmovImm64 : PatLeaf<(build_vector), [{
2226   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
2227 }], VMOV_get_imm64>;
2228
2229 // Note: Some of the cmode bits in the following VMOV instructions need to
2230 // be encoded based on the immed values.
2231
2232 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
2233                          (ins i8imm:$SIMM), IIC_VMOVImm,
2234                          "vmov.i8\t$dst, $SIMM", "",
2235                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
2236 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
2237                          (ins i8imm:$SIMM), IIC_VMOVImm,
2238                          "vmov.i8\t$dst, $SIMM", "",
2239                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
2240
2241 def VMOVv4i16 : N1ModImm<1, 0b000, 0b1000, 0, 0, 0, 1, (outs DPR:$dst),
2242                          (ins i16imm:$SIMM), IIC_VMOVImm,
2243                          "vmov.i16\t$dst, $SIMM", "",
2244                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
2245 def VMOVv8i16 : N1ModImm<1, 0b000, 0b1000, 0, 1, 0, 1, (outs QPR:$dst),
2246                          (ins i16imm:$SIMM), IIC_VMOVImm,
2247                          "vmov.i16\t$dst, $SIMM", "",
2248                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
2249
2250 def VMOVv2i32 : N1ModImm<1, 0b000, 0b0000, 0, 0, 0, 1, (outs DPR:$dst),
2251                          (ins i32imm:$SIMM), IIC_VMOVImm,
2252                          "vmov.i32\t$dst, $SIMM", "",
2253                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
2254 def VMOVv4i32 : N1ModImm<1, 0b000, 0b0000, 0, 1, 0, 1, (outs QPR:$dst),
2255                          (ins i32imm:$SIMM), IIC_VMOVImm,
2256                          "vmov.i32\t$dst, $SIMM", "",
2257                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
2258
2259 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
2260                          (ins i64imm:$SIMM), IIC_VMOVImm,
2261                          "vmov.i64\t$dst, $SIMM", "",
2262                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
2263 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
2264                          (ins i64imm:$SIMM), IIC_VMOVImm,
2265                          "vmov.i64\t$dst, $SIMM", "",
2266                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
2267
2268 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
2269
2270 def VGETLNs8  : NVGetLane<0b11100101, 0b1011, 0b00,
2271                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2272                           IIC_VMOVSI, "vmov", ".s8\t$dst, $src[$lane]",
2273                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
2274                                            imm:$lane))]>;
2275 def VGETLNs16 : NVGetLane<0b11100001, 0b1011, 0b01,
2276                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2277                           IIC_VMOVSI, "vmov", ".s16\t$dst, $src[$lane]",
2278                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
2279                                            imm:$lane))]>;
2280 def VGETLNu8  : NVGetLane<0b11101101, 0b1011, 0b00,
2281                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2282                           IIC_VMOVSI, "vmov", ".u8\t$dst, $src[$lane]",
2283                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
2284                                            imm:$lane))]>;
2285 def VGETLNu16 : NVGetLane<0b11101001, 0b1011, 0b01,
2286                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2287                           IIC_VMOVSI, "vmov", ".u16\t$dst, $src[$lane]",
2288                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
2289                                            imm:$lane))]>;
2290 def VGETLNi32 : NVGetLane<0b11100001, 0b1011, 0b00,
2291                           (outs GPR:$dst), (ins DPR:$src, nohash_imm:$lane),
2292                           IIC_VMOVSI, "vmov", ".32\t$dst, $src[$lane]",
2293                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
2294                                            imm:$lane))]>;
2295 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
2296 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
2297           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2298                            (DSubReg_i8_reg imm:$lane))),
2299                      (SubReg_i8_lane imm:$lane))>;
2300 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
2301           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2302                              (DSubReg_i16_reg imm:$lane))),
2303                      (SubReg_i16_lane imm:$lane))>;
2304 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
2305           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
2306                            (DSubReg_i8_reg imm:$lane))),
2307                      (SubReg_i8_lane imm:$lane))>;
2308 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
2309           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
2310                              (DSubReg_i16_reg imm:$lane))),
2311                      (SubReg_i16_lane imm:$lane))>;
2312 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
2313           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
2314                              (DSubReg_i32_reg imm:$lane))),
2315                      (SubReg_i32_lane imm:$lane))>;
2316 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
2317           (EXTRACT_SUBREG (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2),
2318                           (SSubReg_f32_reg imm:$src2))>;
2319 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
2320           (EXTRACT_SUBREG (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2),
2321                           (SSubReg_f32_reg imm:$src2))>;
2322 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
2323 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2324 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
2325           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
2326
2327
2328 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
2329
2330 let Constraints = "$src1 = $dst" in {
2331 def VSETLNi8  : NVSetLane<0b11100100, 0b1011, 0b00, (outs DPR:$dst),
2332                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2333                           IIC_VMOVISL, "vmov", ".8\t$dst[$lane], $src2",
2334                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
2335                                            GPR:$src2, imm:$lane))]>;
2336 def VSETLNi16 : NVSetLane<0b11100000, 0b1011, 0b01, (outs DPR:$dst),
2337                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2338                           IIC_VMOVISL, "vmov", ".16\t$dst[$lane], $src2",
2339                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
2340                                            GPR:$src2, imm:$lane))]>;
2341 def VSETLNi32 : NVSetLane<0b11100000, 0b1011, 0b00, (outs DPR:$dst),
2342                           (ins DPR:$src1, GPR:$src2, nohash_imm:$lane),
2343                           IIC_VMOVISL, "vmov", ".32\t$dst[$lane], $src2",
2344                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
2345                                            GPR:$src2, imm:$lane))]>;
2346 }
2347 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
2348           (v16i8 (INSERT_SUBREG QPR:$src1,
2349                   (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
2350                                    (DSubReg_i8_reg imm:$lane))),
2351                             GPR:$src2, (SubReg_i8_lane imm:$lane)),
2352                   (DSubReg_i8_reg imm:$lane)))>;
2353 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
2354           (v8i16 (INSERT_SUBREG QPR:$src1,
2355                   (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
2356                                      (DSubReg_i16_reg imm:$lane))),
2357                              GPR:$src2, (SubReg_i16_lane imm:$lane)),
2358                   (DSubReg_i16_reg imm:$lane)))>;
2359 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
2360           (v4i32 (INSERT_SUBREG QPR:$src1,
2361                   (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
2362                                      (DSubReg_i32_reg imm:$lane))),
2363                              GPR:$src2, (SubReg_i32_lane imm:$lane)),
2364                   (DSubReg_i32_reg imm:$lane)))>;
2365
2366 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
2367           (INSERT_SUBREG (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2),
2368                          SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2369 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
2370           (INSERT_SUBREG (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2),
2371                          SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
2372
2373 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2374 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2375 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
2376           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
2377
2378 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
2379           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2380 def : Pat<(v2f64 (scalar_to_vector DPR:$src)),
2381           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, arm_dsubreg_0)>;
2382 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
2383           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, arm_ssubreg_0)>;
2384
2385 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
2386           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2387 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
2388           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2389 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
2390           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
2391
2392 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
2393           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
2394                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2395                          arm_dsubreg_0)>;
2396 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
2397           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
2398                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2399                          arm_dsubreg_0)>;
2400 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
2401           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
2402                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
2403                          arm_dsubreg_0)>;
2404
2405 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
2406
2407 class VDUPD<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
2408   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
2409           IIC_VMOVIS, "vdup", !strconcat(asmSize, "\t$dst, $src"),
2410           [(set DPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2411 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
2412   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
2413           IIC_VMOVIS, "vdup", !strconcat(asmSize, "\t$dst, $src"),
2414           [(set QPR:$dst, (Ty (NEONvdup (i32 GPR:$src))))]>;
2415
2416 def  VDUP8d   : VDUPD<0b11101100, 0b00, ".8", v8i8>;
2417 def  VDUP16d  : VDUPD<0b11101000, 0b01, ".16", v4i16>;
2418 def  VDUP32d  : VDUPD<0b11101000, 0b00, ".32", v2i32>;
2419 def  VDUP8q   : VDUPQ<0b11101110, 0b00, ".8", v16i8>;
2420 def  VDUP16q  : VDUPQ<0b11101010, 0b01, ".16", v8i16>;
2421 def  VDUP32q  : VDUPQ<0b11101010, 0b00, ".32", v4i32>;
2422
2423 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
2424                       IIC_VMOVIS, "vdup", ".32\t$dst, $src",
2425                       [(set DPR:$dst, (v2f32 (NEONvdup
2426                                               (f32 (bitconvert GPR:$src)))))]>;
2427 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
2428                       IIC_VMOVIS, "vdup", ".32\t$dst, $src",
2429                       [(set QPR:$dst, (v4f32 (NEONvdup
2430                                               (f32 (bitconvert GPR:$src)))))]>;
2431
2432 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
2433
2434 class VDUPLND<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, ValueType Ty>
2435   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
2436         (outs DPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2437         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
2438         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
2439
2440 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr,
2441               ValueType ResTy, ValueType OpTy>
2442   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
2443         (outs QPR:$dst), (ins DPR:$src, nohash_imm:$lane), IIC_VMOVD,
2444         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
2445         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
2446
2447 def VDUPLN8d  : VDUPLND<0b00, 0b01, "vdup.8", v8i8>;
2448 def VDUPLN16d : VDUPLND<0b00, 0b10, "vdup.16", v4i16>;
2449 def VDUPLN32d : VDUPLND<0b01, 0b00, "vdup.32", v2i32>;
2450 def VDUPLNfd  : VDUPLND<0b01, 0b00, "vdup.32", v2f32>;
2451 def VDUPLN8q  : VDUPLNQ<0b00, 0b01, "vdup.8", v16i8, v8i8>;
2452 def VDUPLN16q : VDUPLNQ<0b00, 0b10, "vdup.16", v8i16, v4i16>;
2453 def VDUPLN32q : VDUPLNQ<0b01, 0b00, "vdup.32", v4i32, v2i32>;
2454 def VDUPLNfq  : VDUPLNQ<0b01, 0b00, "vdup.32", v4f32, v2f32>;
2455
2456 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
2457           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
2458                                   (DSubReg_i8_reg imm:$lane))),
2459                            (SubReg_i8_lane imm:$lane)))>;
2460 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
2461           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
2462                                     (DSubReg_i16_reg imm:$lane))),
2463                             (SubReg_i16_lane imm:$lane)))>;
2464 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
2465           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
2466                                     (DSubReg_i32_reg imm:$lane))),
2467                             (SubReg_i32_lane imm:$lane)))>;
2468 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
2469           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
2470                                    (DSubReg_i32_reg imm:$lane))),
2471                            (SubReg_i32_lane imm:$lane)))>;
2472
2473 def VDUPfdf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 0, 0,
2474                     (outs DPR:$dst), (ins SPR:$src),
2475                     IIC_VMOVD, "vdup.32\t$dst, ${src:lane}", "",
2476                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
2477
2478 def VDUPfqf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 1, 0,
2479                     (outs QPR:$dst), (ins SPR:$src),
2480                     IIC_VMOVD, "vdup.32\t$dst, ${src:lane}", "",
2481                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
2482
2483 def : Pat<(v2i64 (NEONvduplane (v2i64 QPR:$src), imm:$lane)),
2484           (INSERT_SUBREG QPR:$src,
2485                          (i64 (EXTRACT_SUBREG QPR:$src, (DSubReg_f64_reg imm:$lane))),
2486                          (DSubReg_f64_other_reg imm:$lane))>;
2487 def : Pat<(v2f64 (NEONvduplane (v2f64 QPR:$src), imm:$lane)),
2488           (INSERT_SUBREG QPR:$src,
2489                          (f64 (EXTRACT_SUBREG QPR:$src, (DSubReg_f64_reg imm:$lane))),
2490                          (DSubReg_f64_other_reg imm:$lane))>;
2491
2492 //   VMOVN    : Vector Narrowing Move
2493 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVD, "vmovn.i",
2494                             int_arm_neon_vmovn>;
2495 //   VQMOVN   : Vector Saturating Narrowing Move
2496 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD, "vqmovn.s",
2497                             int_arm_neon_vqmovns>;
2498 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD, "vqmovn.u",
2499                             int_arm_neon_vqmovnu>;
2500 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD, "vqmovun.s",
2501                             int_arm_neon_vqmovnsu>;
2502 //   VMOVL    : Vector Lengthening Move
2503 defm VMOVLs   : N2VLInt_QHS<0,1,0b1010,0,0,1, "vmovl.s", int_arm_neon_vmovls>;
2504 defm VMOVLu   : N2VLInt_QHS<1,1,0b1010,0,0,1, "vmovl.u", int_arm_neon_vmovlu>;
2505
2506 // Vector Conversions.
2507
2508 //   VCVT     : Vector Convert Between Floating-Point and Integers
2509 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2510                      v2i32, v2f32, fp_to_sint>;
2511 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2512                      v2i32, v2f32, fp_to_uint>;
2513 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2514                      v2f32, v2i32, sint_to_fp>;
2515 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2516                      v2f32, v2i32, uint_to_fp>;
2517
2518 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2519                      v4i32, v4f32, fp_to_sint>;
2520 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2521                      v4i32, v4f32, fp_to_uint>;
2522 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2523                      v4f32, v4i32, sint_to_fp>;
2524 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2525                      v4f32, v4i32, uint_to_fp>;
2526
2527 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
2528 // Note: Some of the opcode bits in the following VCVT instructions need to
2529 // be encoded based on the immed values.
2530 def VCVTf2xsd : N2VCvtD<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
2531                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
2532 def VCVTf2xud : N2VCvtD<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
2533                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
2534 def VCVTxs2fd : N2VCvtD<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
2535                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
2536 def VCVTxu2fd : N2VCvtD<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
2537                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
2538
2539 def VCVTf2xsq : N2VCvtQ<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
2540                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
2541 def VCVTf2xuq : N2VCvtQ<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
2542                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
2543 def VCVTxs2fq : N2VCvtQ<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
2544                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
2545 def VCVTxu2fq : N2VCvtQ<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
2546                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
2547
2548 // Vector Reverse.
2549
2550 //   VREV64   : Vector Reverse elements within 64-bit doublewords
2551
2552 class VREV64D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2553   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
2554         (ins DPR:$src), IIC_VMOVD,
2555         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2556         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
2557 class VREV64Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2558   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
2559         (ins QPR:$src), IIC_VMOVD,
2560         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2561         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
2562
2563 def VREV64d8  : VREV64D<0b00, "vrev64.8", v8i8>;
2564 def VREV64d16 : VREV64D<0b01, "vrev64.16", v4i16>;
2565 def VREV64d32 : VREV64D<0b10, "vrev64.32", v2i32>;
2566 def VREV64df  : VREV64D<0b10, "vrev64.32", v2f32>;
2567
2568 def VREV64q8  : VREV64Q<0b00, "vrev64.8", v16i8>;
2569 def VREV64q16 : VREV64Q<0b01, "vrev64.16", v8i16>;
2570 def VREV64q32 : VREV64Q<0b10, "vrev64.32", v4i32>;
2571 def VREV64qf  : VREV64Q<0b10, "vrev64.32", v4f32>;
2572
2573 //   VREV32   : Vector Reverse elements within 32-bit words
2574
2575 class VREV32D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2576   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
2577         (ins DPR:$src), IIC_VMOVD,
2578         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2579         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
2580 class VREV32Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2581   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
2582         (ins QPR:$src), IIC_VMOVD,
2583         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2584         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
2585
2586 def VREV32d8  : VREV32D<0b00, "vrev32.8", v8i8>;
2587 def VREV32d16 : VREV32D<0b01, "vrev32.16", v4i16>;
2588
2589 def VREV32q8  : VREV32Q<0b00, "vrev32.8", v16i8>;
2590 def VREV32q16 : VREV32Q<0b01, "vrev32.16", v8i16>;
2591
2592 //   VREV16   : Vector Reverse elements within 16-bit halfwords
2593
2594 class VREV16D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2595   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
2596         (ins DPR:$src), IIC_VMOVD,
2597         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2598         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
2599 class VREV16Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
2600   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
2601         (ins QPR:$src), IIC_VMOVD,
2602         !strconcat(OpcodeStr, "\t$dst, $src"), "",
2603         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
2604
2605 def VREV16d8  : VREV16D<0b00, "vrev16.8", v8i8>;
2606 def VREV16q8  : VREV16Q<0b00, "vrev16.8", v16i8>;
2607
2608 // Other Vector Shuffles.
2609
2610 //   VEXT     : Vector Extract
2611
2612 class VEXTd<string OpcodeStr, ValueType Ty>
2613   : N3V<0,1,0b11,0b0000,0,0, (outs DPR:$dst),
2614         (ins DPR:$lhs, DPR:$rhs, i32imm:$index), IIC_VEXTD,
2615         !strconcat(OpcodeStr, "\t$dst, $lhs, $rhs, $index"), "",
2616         [(set DPR:$dst, (Ty (NEONvext (Ty DPR:$lhs),
2617                                       (Ty DPR:$rhs), imm:$index)))]>;
2618
2619 class VEXTq<string OpcodeStr, ValueType Ty>
2620   : N3V<0,1,0b11,0b0000,1,0, (outs QPR:$dst),
2621         (ins QPR:$lhs, QPR:$rhs, i32imm:$index), IIC_VEXTQ,
2622         !strconcat(OpcodeStr, "\t$dst, $lhs, $rhs, $index"), "",
2623         [(set QPR:$dst, (Ty (NEONvext (Ty QPR:$lhs),
2624                                       (Ty QPR:$rhs), imm:$index)))]>;
2625
2626 def VEXTd8  : VEXTd<"vext.8",  v8i8>;
2627 def VEXTd16 : VEXTd<"vext.16", v4i16>;
2628 def VEXTd32 : VEXTd<"vext.32", v2i32>;
2629 def VEXTdf  : VEXTd<"vext.32", v2f32>;
2630
2631 def VEXTq8  : VEXTq<"vext.8",  v16i8>;
2632 def VEXTq16 : VEXTq<"vext.16", v8i16>;
2633 def VEXTq32 : VEXTq<"vext.32", v4i32>;
2634 def VEXTqf  : VEXTq<"vext.32", v4f32>;
2635
2636 //   VTRN     : Vector Transpose
2637
2638 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn.8">;
2639 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn.16">;
2640 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn.32">;
2641
2642 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn.8">;
2643 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn.16">;
2644 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn.32">;
2645
2646 //   VUZP     : Vector Unzip (Deinterleave)
2647
2648 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp.8">;
2649 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp.16">;
2650 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp.32">;
2651
2652 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp.8">;
2653 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp.16">;
2654 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp.32">;
2655
2656 //   VZIP     : Vector Zip (Interleave)
2657
2658 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip.8">;
2659 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip.16">;
2660 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip.32">;
2661
2662 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip.8">;
2663 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip.16">;
2664 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip.32">;
2665
2666 // Vector Table Lookup and Table Extension.
2667
2668 //   VTBL     : Vector Table Lookup
2669 def  VTBL1
2670   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
2671         (ins DPR:$tbl1, DPR:$src), IIC_VTB1,
2672         "vtbl.8\t$dst, \\{$tbl1\\}, $src", "",
2673         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
2674 let hasExtraSrcRegAllocReq = 1 in {
2675 def  VTBL2
2676   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
2677         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTB2,
2678         "vtbl.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "",
2679         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
2680                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2681 def  VTBL3
2682   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
2683         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTB3,
2684         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "",
2685         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
2686                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2687 def  VTBL4
2688   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
2689         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTB4,
2690         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "",
2691         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
2692                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2693 } // hasExtraSrcRegAllocReq = 1
2694
2695 //   VTBX     : Vector Table Extension
2696 def  VTBX1
2697   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
2698         (ins DPR:$orig, DPR:$tbl1, DPR:$src), IIC_VTBX1,
2699         "vtbx.8\t$dst, \\{$tbl1\\}, $src", "$orig = $dst",
2700         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
2701                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
2702 let hasExtraSrcRegAllocReq = 1 in {
2703 def  VTBX2
2704   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
2705         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), IIC_VTBX2,
2706         "vtbx.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "$orig = $dst",
2707         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
2708                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2709 def  VTBX3
2710   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
2711         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), IIC_VTBX3,
2712         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "$orig = $dst",
2713         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
2714                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2715 def  VTBX4
2716   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
2717         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), IIC_VTBX4,
2718         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "$orig = $dst",
2719         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
2720                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2721 } // hasExtraSrcRegAllocReq = 1
2722
2723 //===----------------------------------------------------------------------===//
2724 // NEON instructions for single-precision FP math
2725 //===----------------------------------------------------------------------===//
2726
2727 // These need separate instructions because they must use DPR_VFP2 register
2728 // class which have SPR sub-registers.
2729
2730 // Vector Add Operations used for single-precision FP
2731 let neverHasSideEffects = 1 in
2732 def VADDfd_sfp : N3VDs<0, 0, 0b00, 0b1101, 0, "vadd.f32", v2f32, v2f32, fadd,1>;
2733 def : N3VDsPat<fadd, VADDfd_sfp>;
2734
2735 // Vector Sub Operations used for single-precision FP
2736 let neverHasSideEffects = 1 in
2737 def VSUBfd_sfp : N3VDs<0, 0, 0b10, 0b1101, 0, "vsub.f32", v2f32, v2f32, fsub,0>;
2738 def : N3VDsPat<fsub, VSUBfd_sfp>;
2739
2740 // Vector Multiply Operations used for single-precision FP
2741 let neverHasSideEffects = 1 in
2742 def VMULfd_sfp : N3VDs<1, 0, 0b00, 0b1101, 1, "vmul.f32", v2f32, v2f32, fmul,1>;
2743 def : N3VDsPat<fmul, VMULfd_sfp>;
2744
2745 // Vector Multiply-Accumulate/Subtract used for single-precision FP
2746 let neverHasSideEffects = 1 in
2747 def VMLAfd_sfp : N3VDMulOps<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla.f32", v2f32,fmul,fadd>;
2748 def : N3VDMulOpsPat<fmul, fadd, VMLAfd_sfp>;
2749
2750 let neverHasSideEffects = 1 in
2751 def VMLSfd_sfp : N3VDMulOps<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls.f32", v2f32,fmul,fsub>;
2752 def : N3VDMulOpsPat<fmul, fsub, VMLSfd_sfp>;
2753
2754 // Vector Absolute used for single-precision FP
2755 let neverHasSideEffects = 1 in
2756 def  VABSfd_sfp : N2VDInts<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
2757                            IIC_VUNAD, "vabs.f32",
2758                            v2f32, v2f32, int_arm_neon_vabs>;
2759 def : N2VDIntsPat<fabs, VABSfd_sfp>;
2760
2761 // Vector Negate used for single-precision FP
2762 let neverHasSideEffects = 1 in
2763 def  VNEGf32d_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2764                         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), IIC_VUNAD,
2765                         "vneg.f32\t$dst, $src", "", []>;
2766 def : N2VDIntsPat<fneg, VNEGf32d_sfp>;
2767
2768 // Vector Convert between single-precision FP and integer
2769 let neverHasSideEffects = 1 in
2770 def  VCVTf2sd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2771                           v2i32, v2f32, fp_to_sint>;
2772 def : N2VDsPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
2773
2774 let neverHasSideEffects = 1 in
2775 def  VCVTf2ud_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2776                           v2i32, v2f32, fp_to_uint>;
2777 def : N2VDsPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
2778
2779 let neverHasSideEffects = 1 in
2780 def  VCVTs2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2781                           v2f32, v2i32, sint_to_fp>;
2782 def : N2VDsPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
2783
2784 let neverHasSideEffects = 1 in
2785 def  VCVTu2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2786                           v2f32, v2i32, uint_to_fp>;
2787 def : N2VDsPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
2788
2789 //===----------------------------------------------------------------------===//
2790 // Non-Instruction Patterns
2791 //===----------------------------------------------------------------------===//
2792
2793 // bit_convert
2794 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
2795 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
2796 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
2797 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
2798 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
2799 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
2800 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
2801 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
2802 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
2803 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
2804 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
2805 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
2806 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
2807 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
2808 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
2809 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
2810 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
2811 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
2812 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
2813 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
2814 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
2815 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
2816 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
2817 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
2818 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
2819 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
2820 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
2821 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
2822 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
2823 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
2824
2825 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
2826 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
2827 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
2828 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
2829 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
2830 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
2831 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
2832 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
2833 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
2834 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
2835 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
2836 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
2837 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
2838 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
2839 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
2840 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
2841 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
2842 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
2843 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
2844 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
2845 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
2846 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
2847 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
2848 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
2849 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
2850 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
2851 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
2852 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
2853 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
2854 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;