lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // NEON-specific DAG Nodes.
  16 //===----------------------------------------------------------------------===//
  17
  18 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
  19
  20 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
  21 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
  22 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
  23 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
  24 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
  25 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
  26
  27 // Types for vector shift by immediates.  The "SHX" version is for long and
  28 // narrow operations where the source and destination vectors have different
  29 // types.  The "SHINS" version is for shift and insert operations.
  30 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  31                                          SDTCisVT<2, i32>]>;
  32 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
  33                                          SDTCisVT<2, i32>]>;
  34 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
  35                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
  36
  37 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
  38 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
  39 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
  40 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
  41 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
  42 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
  43 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
  44
  45 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
  46 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
  47 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
  48
  49 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
  50 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
  51 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
  52 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
  53 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
  54 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
  55
  56 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
  57 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
  58 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
  59
  60 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
  61 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
  62
  63 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
  64                                          SDTCisVT<2, i32>]>;
  65 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
  66 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
  67
  68 // VDUPLANE can produce a quad-register result from a double-register source,
  69 // so the result is not constrained to match the source.
  70 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
  71                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
  72                                                 SDTCisVT<2, i32>]>>;
  73
  74 def SDTARMVLD2    : SDTypeProfile<2, 1, [SDTCisSameAs<0, 1>, SDTCisPtrTy<2>]>;
  75 def SDTARMVLD3    : SDTypeProfile<3, 1, [SDTCisSameAs<0, 1>,
  76                                          SDTCisSameAs<0, 2>, SDTCisPtrTy<3>]>;
  77 def SDTARMVLD4    : SDTypeProfile<4, 1, [SDTCisSameAs<0, 1>,
  78                                          SDTCisSameAs<0, 2>,
  79                                          SDTCisSameAs<0, 3>, SDTCisPtrTy<4>]>;
  80 def NEONvld2d     : SDNode<"ARMISD::VLD2D", SDTARMVLD2,
  81                            [SDNPHasChain, SDNPMayLoad]>;
  82 def NEONvld3d     : SDNode<"ARMISD::VLD3D", SDTARMVLD3,
  83                            [SDNPHasChain, SDNPMayLoad]>;
  84 def NEONvld4d     : SDNode<"ARMISD::VLD4D", SDTARMVLD4,
  85                            [SDNPHasChain, SDNPMayLoad]>;
  86
  87 def SDTARMVST2    : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>]>;
  88 def SDTARMVST3    : SDTypeProfile<0, 4, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  89                                          SDTCisSameAs<1, 3>]>;
  90 def SDTARMVST4    : SDTypeProfile<0, 5, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  91                                          SDTCisSameAs<1, 3>,
  92                                          SDTCisSameAs<1, 4>]>;
  93
  94 def NEONvst2d     : SDNode<"ARMISD::VST2D", SDTARMVST2,
  95                            [SDNPHasChain, SDNPMayStore]>;
  96 def NEONvst3d     : SDNode<"ARMISD::VST3D", SDTARMVST3,
  97                            [SDNPHasChain, SDNPMayStore]>;
  98 def NEONvst4d     : SDNode<"ARMISD::VST4D", SDTARMVST4,
  99                            [SDNPHasChain, SDNPMayStore]>;
 100
 101 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 102 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 103 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 104 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 105
 106 //===----------------------------------------------------------------------===//
 107 // NEON operand definitions
 108 //===----------------------------------------------------------------------===//
 109
 110 // addrmode_neonldstm := reg
 111 //
 112 /* TODO: Take advantage of vldm.
 113 def addrmode_neonldstm : Operand<i32>,
 114                 ComplexPattern<i32, 2, "SelectAddrModeNeonLdStM", []> {
 115   let PrintMethod = "printAddrNeonLdStMOperand";
 116   let MIOperandInfo = (ops GPR, i32imm);
 117 }
 118 */
 119
 120 //===----------------------------------------------------------------------===//
 121 // NEON load / store instructions
 122 //===----------------------------------------------------------------------===//
 123
 124 /* TODO: Take advantage of vldm.
 125 let mayLoad = 1 in {
 126 def VLDMD : NI<(outs),
 127                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 128                NoItinerary,
 129                "vldm${addr:submode} ${addr:base}, $dst1",
 130                []> {
 131   let Inst{27-25} = 0b110;
 132   let Inst{20}    = 1;
 133   let Inst{11-9}  = 0b101;
 134 }
 135
 136 def VLDMS : NI<(outs),
 137                (ins addrmode_neonldstm:$addr, reglist:$dst1, variable_ops),
 138                NoItinerary,
 139                "vldm${addr:submode} ${addr:base}, $dst1",
 140                []> {
 141   let Inst{27-25} = 0b110;
 142   let Inst{20}    = 1;
 143   let Inst{11-9}  = 0b101;
 144 }
 145 }
 146 */
 147
 148 // Use vldmia to load a Q register as a D register pair.
 149 def VLDRQ : NI4<(outs QPR:$dst), (ins addrmode4:$addr),
 150                NoItinerary,
 151                "vldmia $addr, ${dst:dregpair}",
 152                [(set QPR:$dst, (v2f64 (load addrmode4:$addr)))]> {
 153   let Inst{27-25} = 0b110;
 154   let Inst{24}    = 0; // P bit
 155   let Inst{23}    = 1; // U bit
 156   let Inst{20}    = 1;
 157   let Inst{11-9}  = 0b101;
 158 }
 159
 160 // Use vstmia to store a Q register as a D register pair.
 161 def VSTRQ : NI4<(outs), (ins QPR:$src, addrmode4:$addr),
 162                NoItinerary,
 163                "vstmia $addr, ${src:dregpair}",
 164                [(store (v2f64 QPR:$src), addrmode4:$addr)]> {
 165   let Inst{27-25} = 0b110;
 166   let Inst{24}    = 0; // P bit
 167   let Inst{23}    = 1; // U bit
 168   let Inst{20}    = 0;
 169   let Inst{11-9}  = 0b101;
 170 }
 171
 172 //   VLD1     : Vector Load (multiple single elements)
 173 class VLD1D<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 174   : NLdSt<(outs DPR:$dst), (ins addrmode6:$addr),
 175           NoItinerary,
 176           !strconcat(OpcodeStr, "\t\\{$dst\\}, $addr"),
 177           [(set DPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 178 class VLD1Q<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 179   : NLdSt<(outs QPR:$dst), (ins addrmode6:$addr),
 180           NoItinerary,
 181           !strconcat(OpcodeStr, "\t${dst:dregpair}, $addr"),
 182           [(set QPR:$dst, (Ty (IntOp addrmode6:$addr)))]>;
 183
 184 def  VLD1d8   : VLD1D<"vld1.8",  v8i8,  int_arm_neon_vld1>;
 185 def  VLD1d16  : VLD1D<"vld1.16", v4i16, int_arm_neon_vld1>;
 186 def  VLD1d32  : VLD1D<"vld1.32", v2i32, int_arm_neon_vld1>;
 187 def  VLD1df   : VLD1D<"vld1.32", v2f32, int_arm_neon_vld1>;
 188 def  VLD1d64  : VLD1D<"vld1.64", v1i64, int_arm_neon_vld1>;
 189
 190 def  VLD1q8   : VLD1Q<"vld1.8",  v16i8, int_arm_neon_vld1>;
 191 def  VLD1q16  : VLD1Q<"vld1.16", v8i16, int_arm_neon_vld1>;
 192 def  VLD1q32  : VLD1Q<"vld1.32", v4i32, int_arm_neon_vld1>;
 193 def  VLD1qf   : VLD1Q<"vld1.32", v4f32, int_arm_neon_vld1>;
 194 def  VLD1q64  : VLD1Q<"vld1.64", v2i64, int_arm_neon_vld1>;
 195
 196 let mayLoad = 1 in {
 197
 198 //   VLD2     : Vector Load (multiple 2-element structures)
 199 class VLD2D<string OpcodeStr>
 200   : NLdSt<(outs DPR:$dst1, DPR:$dst2), (ins addrmode6:$addr),
 201           NoItinerary,
 202           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2\\}, $addr"), []>;
 203
 204 def  VLD2d8   : VLD2D<"vld2.8">;
 205 def  VLD2d16  : VLD2D<"vld2.16">;
 206 def  VLD2d32  : VLD2D<"vld2.32">;
 207
 208 //   VLD3     : Vector Load (multiple 3-element structures)
 209 class VLD3D<string OpcodeStr>
 210   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3), (ins addrmode6:$addr),
 211           NoItinerary,
 212           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3\\}, $addr"), []>;
 213
 214 def  VLD3d8   : VLD3D<"vld3.8">;
 215 def  VLD3d16  : VLD3D<"vld3.16">;
 216 def  VLD3d32  : VLD3D<"vld3.32">;
 217
 218 //   VLD4     : Vector Load (multiple 4-element structures)
 219 class VLD4D<string OpcodeStr>
 220   : NLdSt<(outs DPR:$dst1, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 221           (ins addrmode6:$addr),
 222           NoItinerary,
 223           !strconcat(OpcodeStr, "\t\\{$dst1,$dst2,$dst3,$dst4\\}, $addr"), []>;
 224
 225 def  VLD4d8   : VLD4D<"vld4.8">;
 226 def  VLD4d16  : VLD4D<"vld4.16">;
 227 def  VLD4d32  : VLD4D<"vld4.32">;
 228 }
 229
 230 //   VST1     : Vector Store (multiple single elements)
 231 class VST1D<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 232   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src),
 233           NoItinerary,
 234           !strconcat(OpcodeStr, "\t\\{$src\\}, $addr"),
 235           [(IntOp addrmode6:$addr, (Ty DPR:$src))]>;
 236 class VST1Q<string OpcodeStr, ValueType Ty, Intrinsic IntOp>
 237   : NLdSt<(outs), (ins addrmode6:$addr, QPR:$src),
 238           NoItinerary,
 239           !strconcat(OpcodeStr, "\t${src:dregpair}, $addr"),
 240           [(IntOp addrmode6:$addr, (Ty QPR:$src))]>;
 241
 242 def  VST1d8   : VST1D<"vst1.8",  v8i8,  int_arm_neon_vst1>;
 243 def  VST1d16  : VST1D<"vst1.16", v4i16, int_arm_neon_vst1>;
 244 def  VST1d32  : VST1D<"vst1.32", v2i32, int_arm_neon_vst1>;
 245 def  VST1df   : VST1D<"vst1.32", v2f32, int_arm_neon_vst1>;
 246 def  VST1d64  : VST1D<"vst1.64", v1i64, int_arm_neon_vst1>;
 247
 248 def  VST1q8   : VST1Q<"vst1.8",  v16i8, int_arm_neon_vst1>;
 249 def  VST1q16  : VST1Q<"vst1.16", v8i16, int_arm_neon_vst1>;
 250 def  VST1q32  : VST1Q<"vst1.32", v4i32, int_arm_neon_vst1>;
 251 def  VST1qf   : VST1Q<"vst1.32", v4f32, int_arm_neon_vst1>;
 252 def  VST1q64  : VST1Q<"vst1.64", v2i64, int_arm_neon_vst1>;
 253
 254 let mayStore = 1 in {
 255
 256 //   VST2     : Vector Store (multiple 2-element structures)
 257 class VST2D<string OpcodeStr>
 258   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src1, DPR:$src2), NoItinerary,
 259           !strconcat(OpcodeStr, "\t\\{$src1,$src2\\}, $addr"), []>;
 260
 261 def  VST2d8   : VST2D<"vst2.8">;
 262 def  VST2d16  : VST2D<"vst2.16">;
 263 def  VST2d32  : VST2D<"vst2.32">;
 264
 265 //   VST3     : Vector Store (multiple 3-element structures)
 266 class VST3D<string OpcodeStr>
 267   : NLdSt<(outs), (ins addrmode6:$addr, DPR:$src1, DPR:$src2, DPR:$src3),
 268           NoItinerary,
 269           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3\\}, $addr"), []>;
 270
 271 def  VST3d8   : VST3D<"vst3.8">;
 272 def  VST3d16  : VST3D<"vst3.16">;
 273 def  VST3d32  : VST3D<"vst3.32">;
 274
 275 //   VST4     : Vector Store (multiple 4-element structures)
 276 class VST4D<string OpcodeStr>
 277   : NLdSt<(outs), (ins addrmode6:$addr,
 278                    DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4), NoItinerary,
 279           !strconcat(OpcodeStr, "\t\\{$src1,$src2,$src3,$src4\\}, $addr"), []>;
 280
 281 def  VST4d8   : VST4D<"vst4.8">;
 282 def  VST4d16  : VST4D<"vst4.16">;
 283 def  VST4d32  : VST4D<"vst4.32">;
 284 }
 285
 286
 287 //===----------------------------------------------------------------------===//
 288 // NEON pattern fragments
 289 //===----------------------------------------------------------------------===//
 290
 291 // Extract D sub-registers of Q registers.
 292 // (arm_dsubreg_0 is 5; arm_dsubreg_1 is 6)
 293 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
 294   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 8, MVT::i32);
 295 }]>;
 296 def DSubReg_i16_reg : SDNodeXForm<imm, [{
 297   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 4, MVT::i32);
 298 }]>;
 299 def DSubReg_i32_reg : SDNodeXForm<imm, [{
 300   return CurDAG->getTargetConstant(5 + N->getZExtValue() / 2, MVT::i32);
 301 }]>;
 302 def DSubReg_f64_reg : SDNodeXForm<imm, [{
 303   return CurDAG->getTargetConstant(5 + N->getZExtValue(), MVT::i32);
 304 }]>;
 305
 306 // Extract S sub-registers of Q registers.
 307 // (arm_ssubreg_0 is 1; arm_ssubreg_1 is 2; etc.)
 308 def SSubReg_f32_reg : SDNodeXForm<imm, [{
 309   return CurDAG->getTargetConstant(1 + N->getZExtValue(), MVT::i32);
 310 }]>;
 311
 312 // Translate lane numbers from Q registers to D subregs.
 313 def SubReg_i8_lane  : SDNodeXForm<imm, [{
 314   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
 315 }]>;
 316 def SubReg_i16_lane : SDNodeXForm<imm, [{
 317   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
 318 }]>;
 319 def SubReg_i32_lane : SDNodeXForm<imm, [{
 320   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
 321 }]>;
 322
 323 //===----------------------------------------------------------------------===//
 324 // Instruction Classes
 325 //===----------------------------------------------------------------------===//
 326
 327 // Basic 2-register operations, both double- and quad-register.
 328 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 329            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 330            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 331   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 332         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 333         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src))))]>;
 334 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 335            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 336            ValueType ResTy, ValueType OpTy, SDNode OpNode>
 337   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 338         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 339         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src))))]>;
 340
 341 // Basic 2-register operations, scalar single-precision.
 342 class N2VDs<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 343             bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 344             ValueType ResTy, ValueType OpTy, SDNode OpNode>
 345   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 346         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src),
 347         NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 348
 349 class N2VDsPat<SDNode OpNode, ValueType ResTy, ValueType OpTy, NeonI Inst>
 350   : NEONFPPat<(ResTy (OpNode SPR:$a)),
 351        (EXTRACT_SUBREG
 352            (Inst (INSERT_SUBREG (OpTy (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 353         arm_ssubreg_0)>;
 354
 355 // Basic 2-register intrinsics, both double- and quad-register.
 356 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 357               bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 358               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 359   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 360         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 361         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 362 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 363               bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 364               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 365   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 366         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 367         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 368
 369 // Basic 2-register intrinsics, scalar single-precision
 370 class N2VDInts<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 371               bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 372               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 373   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 374         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), NoItinerary,
 375         !strconcat(OpcodeStr, "\t$dst, $src"), "", []>;
 376
 377 class N2VDIntsPat<SDNode OpNode, NeonI Inst>
 378   : NEONFPPat<(f32 (OpNode SPR:$a)),
 379        (EXTRACT_SUBREG
 380            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0)),
 381         arm_ssubreg_0)>;
 382
 383 // Narrow 2-register intrinsics.
 384 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 385               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
 386               string OpcodeStr, ValueType TyD, ValueType TyQ, Intrinsic IntOp>
 387   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$dst),
 388         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 389         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src))))]>;
 390
 391 // Long 2-register intrinsics.  (This is currently only used for VMOVL and is
 392 // derived from N2VImm instead of N2V because of the way the size is encoded.)
 393 class N2VLInt<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 394               bit op6, bit op4, string OpcodeStr, ValueType TyQ, ValueType TyD,
 395               Intrinsic IntOp>
 396   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4, (outs QPR:$dst),
 397         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 398         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src))))]>;
 399
 400 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
 401 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr>
 402   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$dst1, DPR:$dst2),
 403         (ins DPR:$src1, DPR:$src2), NoItinerary,
 404         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 405         "$src1 = $dst1, $src2 = $dst2", []>;
 406 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr>
 407   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$dst1, QPR:$dst2),
 408         (ins QPR:$src1, QPR:$src2), NoItinerary,
 409         !strconcat(OpcodeStr, "\t$dst1, $dst2"),
 410         "$src1 = $dst1, $src2 = $dst2", []>;
 411
 412 // Basic 3-register operations, both double- and quad-register.
 413 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 414            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 415            SDNode OpNode, bit Commutable>
 416   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 417         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 418         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 419         [(set DPR:$dst, (ResTy (OpNode (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 420   let isCommutable = Commutable;
 421 }
 422 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 423            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 424            SDNode OpNode, bit Commutable>
 425   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 426         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 427         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 428         [(set QPR:$dst, (ResTy (OpNode (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 429   let isCommutable = Commutable;
 430 }
 431
 432 // Basic 3-register operations, scalar single-precision
 433 class N3VDs<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 434            string OpcodeStr, ValueType ResTy, ValueType OpTy,
 435            SDNode OpNode, bit Commutable>
 436   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 437         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src1, DPR_VFP2:$src2), NoItinerary,
 438         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "", []> {
 439   let isCommutable = Commutable;
 440 }
 441 class N3VDsPat<SDNode OpNode, NeonI Inst>
 442   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
 443        (EXTRACT_SUBREG
 444            (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a, arm_ssubreg_0),
 445                  (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b, arm_ssubreg_0)),
 446         arm_ssubreg_0)>;
 447
 448 // Basic 3-register intrinsics, both double- and quad-register.
 449 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 450               string OpcodeStr, ValueType ResTy, ValueType OpTy,
 451               Intrinsic IntOp, bit Commutable>
 452   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 453         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 454         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 455         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1), (OpTy DPR:$src2))))]> {
 456   let isCommutable = Commutable;
 457 }
 458 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 459               string OpcodeStr, ValueType ResTy, ValueType OpTy,
 460               Intrinsic IntOp, bit Commutable>
 461   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 462         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 463         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 464         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1), (OpTy QPR:$src2))))]> {
 465   let isCommutable = Commutable;
 466 }
 467
 468 // Multiply-Add/Sub operations, both double- and quad-register.
 469 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 470                 string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode OpNode>
 471   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 472         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
 473         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 474         [(set DPR:$dst, (Ty (OpNode DPR:$src1,
 475                              (Ty (MulOp DPR:$src2, DPR:$src3)))))]>;
 476 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 477                 string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode OpNode>
 478   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 479         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), NoItinerary,
 480         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 481         [(set QPR:$dst, (Ty (OpNode QPR:$src1,
 482                              (Ty (MulOp QPR:$src2, QPR:$src3)))))]>;
 483
 484 // Multiply-Add/Sub operations, scalar single-precision
 485 class N3VDMulOps<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 486                  string OpcodeStr, ValueType Ty, SDNode MulOp, SDNode OpNode>
 487   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 488         (outs DPR_VFP2:$dst),
 489         (ins DPR_VFP2:$src1, DPR_VFP2:$src2, DPR_VFP2:$src3), NoItinerary,
 490         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst", []>;
 491
 492 class N3VDMulOpsPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
 493   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
 494       (EXTRACT_SUBREG
 495           (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$acc, arm_ssubreg_0),
 496                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$a,   arm_ssubreg_0),
 497                 (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$b,   arm_ssubreg_0)),
 498        arm_ssubreg_0)>;
 499
 500 // Neon 3-argument intrinsics, both double- and quad-register.
 501 // The destination register is also used as the first source operand register.
 502 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 503                string OpcodeStr, ValueType ResTy, ValueType OpTy,
 504                Intrinsic IntOp>
 505   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 506         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
 507         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 508         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src1),
 509                                       (OpTy DPR:$src2), (OpTy DPR:$src3))))]>;
 510 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 511                string OpcodeStr, ValueType ResTy, ValueType OpTy,
 512                Intrinsic IntOp>
 513   : N3V<op24, op23, op21_20, op11_8, 1, op4,
 514         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, QPR:$src3), NoItinerary,
 515         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 516         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src1),
 517                                       (OpTy QPR:$src2), (OpTy QPR:$src3))))]>;
 518
 519 // Neon Long 3-argument intrinsic.  The destination register is
 520 // a quad-register and is also used as the first source operand register.
 521 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 522                string OpcodeStr, ValueType TyQ, ValueType TyD, Intrinsic IntOp>
 523   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 524         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
 525         !strconcat(OpcodeStr, "\t$dst, $src2, $src3"), "$src1 = $dst",
 526         [(set QPR:$dst,
 527           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2), (TyD DPR:$src3))))]>;
 528
 529 // Narrowing 3-register intrinsics.
 530 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 531               string OpcodeStr, ValueType TyD, ValueType TyQ,
 532               Intrinsic IntOp, bit Commutable>
 533   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 534         (outs DPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 535         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 536         [(set DPR:$dst, (TyD (IntOp (TyQ QPR:$src1), (TyQ QPR:$src2))))]> {
 537   let isCommutable = Commutable;
 538 }
 539
 540 // Long 3-register intrinsics.
 541 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 542               string OpcodeStr, ValueType TyQ, ValueType TyD,
 543               Intrinsic IntOp, bit Commutable>
 544   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 545         (outs QPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 546         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 547         [(set QPR:$dst, (TyQ (IntOp (TyD DPR:$src1), (TyD DPR:$src2))))]> {
 548   let isCommutable = Commutable;
 549 }
 550
 551 // Wide 3-register intrinsics.
 552 class N3VWInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
 553               string OpcodeStr, ValueType TyQ, ValueType TyD,
 554               Intrinsic IntOp, bit Commutable>
 555   : N3V<op24, op23, op21_20, op11_8, 0, op4,
 556         (outs QPR:$dst), (ins QPR:$src1, DPR:$src2), NoItinerary,
 557         !strconcat(OpcodeStr, "\t$dst, $src1, $src2"), "",
 558         [(set QPR:$dst, (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$src2))))]> {
 559   let isCommutable = Commutable;
 560 }
 561
 562 // Pairwise long 2-register intrinsics, both double- and quad-register.
 563 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 564                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 565                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 566   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$dst),
 567         (ins DPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 568         [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src))))]>;
 569 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 570                 bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 571                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 572   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$dst),
 573         (ins QPR:$src), NoItinerary, !strconcat(OpcodeStr, "\t$dst, $src"), "",
 574         [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src))))]>;
 575
 576 // Pairwise long 2-register accumulate intrinsics,
 577 // both double- and quad-register.
 578 // The destination register is also used as the first source operand register.
 579 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 580                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 581                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 582   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
 583         (outs DPR:$dst), (ins DPR:$src1, DPR:$src2), NoItinerary,
 584         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 585         [(set DPR:$dst, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$src2))))]>;
 586 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
 587                  bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
 588                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
 589   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
 590         (outs QPR:$dst), (ins QPR:$src1, QPR:$src2), NoItinerary,
 591         !strconcat(OpcodeStr, "\t$dst, $src2"), "$src1 = $dst",
 592         [(set QPR:$dst, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$src2))))]>;
 593
 594 // Shift by immediate,
 595 // both double- and quad-register.
 596 class N2VDSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 597              bit op4, string OpcodeStr, ValueType Ty, SDNode OpNode>
 598   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 599            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NoItinerary,
 600            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 601            [(set DPR:$dst, (Ty (OpNode (Ty DPR:$src), (i32 imm:$SIMM))))]>;
 602 class N2VQSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 603              bit op4, string OpcodeStr, ValueType Ty, SDNode OpNode>
 604   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 605            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NoItinerary,
 606            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 607            [(set QPR:$dst, (Ty (OpNode (Ty QPR:$src), (i32 imm:$SIMM))))]>;
 608
 609 // Long shift by immediate.
 610 class N2VLSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 611              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
 612              ValueType OpTy, SDNode OpNode>
 613   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 614            (outs QPR:$dst), (ins DPR:$src, i32imm:$SIMM), NoItinerary,
 615            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 616            [(set QPR:$dst, (ResTy (OpNode (OpTy DPR:$src),
 617                                           (i32 imm:$SIMM))))]>;
 618
 619 // Narrow shift by immediate.
 620 class N2VNSh<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 621              bit op6, bit op4, string OpcodeStr, ValueType ResTy,
 622              ValueType OpTy, SDNode OpNode>
 623   : N2VImm<op24, op23, op21_16, op11_8, op7, op6, op4,
 624            (outs DPR:$dst), (ins QPR:$src, i32imm:$SIMM), NoItinerary,
 625            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 626            [(set DPR:$dst, (ResTy (OpNode (OpTy QPR:$src),
 627                                           (i32 imm:$SIMM))))]>;
 628
 629 // Shift right by immediate and accumulate,
 630 // both double- and quad-register.
 631 class N2VDShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 632                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 633   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 634            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
 635            NoItinerary,
 636            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 637            [(set DPR:$dst, (Ty (add DPR:$src1,
 638                                 (Ty (ShOp DPR:$src2, (i32 imm:$SIMM))))))]>;
 639 class N2VQShAdd<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 640                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 641   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 642            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
 643            NoItinerary,
 644            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 645            [(set QPR:$dst, (Ty (add QPR:$src1,
 646                                 (Ty (ShOp QPR:$src2, (i32 imm:$SIMM))))))]>;
 647
 648 // Shift by immediate and insert,
 649 // both double- and quad-register.
 650 class N2VDShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 651                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 652   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 653            (outs DPR:$dst), (ins DPR:$src1, DPR:$src2, i32imm:$SIMM),
 654            NoItinerary,
 655            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 656            [(set DPR:$dst, (Ty (ShOp DPR:$src1, DPR:$src2, (i32 imm:$SIMM))))]>;
 657 class N2VQShIns<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 658                 bit op4, string OpcodeStr, ValueType Ty, SDNode ShOp>
 659   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 660            (outs QPR:$dst), (ins QPR:$src1, QPR:$src2, i32imm:$SIMM),
 661            NoItinerary,
 662            !strconcat(OpcodeStr, "\t$dst, $src2, $SIMM"), "$src1 = $dst",
 663            [(set QPR:$dst, (Ty (ShOp QPR:$src1, QPR:$src2, (i32 imm:$SIMM))))]>;
 664
 665 // Convert, with fractional bits immediate,
 666 // both double- and quad-register.
 667 class N2VCvtD<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 668               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 669               Intrinsic IntOp>
 670   : N2VImm<op24, op23, op21_16, op11_8, op7, 0, op4,
 671            (outs DPR:$dst), (ins DPR:$src, i32imm:$SIMM), NoItinerary,
 672            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 673            [(set DPR:$dst, (ResTy (IntOp (OpTy DPR:$src), (i32 imm:$SIMM))))]>;
 674 class N2VCvtQ<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
 675               bit op4, string OpcodeStr, ValueType ResTy, ValueType OpTy,
 676               Intrinsic IntOp>
 677   : N2VImm<op24, op23, op21_16, op11_8, op7, 1, op4,
 678            (outs QPR:$dst), (ins QPR:$src, i32imm:$SIMM), NoItinerary,
 679            !strconcat(OpcodeStr, "\t$dst, $src, $SIMM"), "",
 680            [(set QPR:$dst, (ResTy (IntOp (OpTy QPR:$src), (i32 imm:$SIMM))))]>;
 681
 682 //===----------------------------------------------------------------------===//
 683 // Multiclasses
 684 //===----------------------------------------------------------------------===//
 685
 686 // Neon 3-register vector operations.
 687
 688 // First with only element sizes of 8, 16 and 32 bits:
 689 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 690                    string OpcodeStr, SDNode OpNode, bit Commutable = 0> {
 691   // 64-bit vector types.
 692   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 693                    v8i8, v8i8, OpNode, Commutable>;
 694   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr, "16"),
 695                    v4i16, v4i16, OpNode, Commutable>;
 696   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr, "32"),
 697                    v2i32, v2i32, OpNode, Commutable>;
 698
 699   // 128-bit vector types.
 700   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 701                    v16i8, v16i8, OpNode, Commutable>;
 702   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr, "16"),
 703                    v8i16, v8i16, OpNode, Commutable>;
 704   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr, "32"),
 705                    v4i32, v4i32, OpNode, Commutable>;
 706 }
 707
 708 // ....then also with element size 64 bits:
 709 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 710                     string OpcodeStr, SDNode OpNode, bit Commutable = 0>
 711   : N3V_QHS<op24, op23, op11_8, op4, OpcodeStr, OpNode, Commutable> {
 712   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr, "64"),
 713                    v1i64, v1i64, OpNode, Commutable>;
 714   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr, "64"),
 715                    v2i64, v2i64, OpNode, Commutable>;
 716 }
 717
 718
 719 // Neon Narrowing 2-register vector intrinsics,
 720 //   source operand element sizes of 16, 32 and 64 bits:
 721 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 722                        bits<5> op11_7, bit op6, bit op4, string OpcodeStr,
 723                        Intrinsic IntOp> {
 724   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
 725                       !strconcat(OpcodeStr, "16"), v8i8, v8i16, IntOp>;
 726   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
 727                       !strconcat(OpcodeStr, "32"), v4i16, v4i32, IntOp>;
 728   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
 729                       !strconcat(OpcodeStr, "64"), v2i32, v2i64, IntOp>;
 730 }
 731
 732
 733 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
 734 //   source operand element sizes of 16, 32 and 64 bits:
 735 multiclass N2VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
 736                        bit op4, string OpcodeStr, Intrinsic IntOp> {
 737   def v8i16 : N2VLInt<op24, op23, 0b001000, op11_8, op7, op6, op4,
 738                       !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
 739   def v4i32 : N2VLInt<op24, op23, 0b010000, op11_8, op7, op6, op4,
 740                       !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
 741   def v2i64 : N2VLInt<op24, op23, 0b100000, op11_8, op7, op6, op4,
 742                       !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
 743 }
 744
 745
 746 // Neon 3-register vector intrinsics.
 747
 748 // First with only element sizes of 16 and 32 bits:
 749 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
 750                      string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 751   // 64-bit vector types.
 752   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 753                       v4i16, v4i16, IntOp, Commutable>;
 754   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 755                       v2i32, v2i32, IntOp, Commutable>;
 756
 757   // 128-bit vector types.
 758   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 759                       v8i16, v8i16, IntOp, Commutable>;
 760   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 761                       v4i32, v4i32, IntOp, Commutable>;
 762 }
 763
 764 // ....then also with element size of 8 bits:
 765 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 766                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
 767   : N3VInt_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp, Commutable> {
 768   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 769                       v8i8, v8i8, IntOp, Commutable>;
 770   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 771                       v16i8, v16i8, IntOp, Commutable>;
 772 }
 773
 774 // ....then also with element size of 64 bits:
 775 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 776                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
 777   : N3VInt_QHS<op24, op23, op11_8, op4, OpcodeStr, IntOp, Commutable> {
 778   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr,"64"),
 779                       v1i64, v1i64, IntOp, Commutable>;
 780   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, !strconcat(OpcodeStr,"64"),
 781                       v2i64, v2i64, IntOp, Commutable>;
 782 }
 783
 784
 785 // Neon Narrowing 3-register vector intrinsics,
 786 //   source operand element sizes of 16, 32 and 64 bits:
 787 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 788                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 789   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr,"16"),
 790                       v8i8, v8i16, IntOp, Commutable>;
 791   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"32"),
 792                       v4i16, v4i32, IntOp, Commutable>;
 793   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"64"),
 794                       v2i32, v2i64, IntOp, Commutable>;
 795 }
 796
 797
 798 // Neon Long 3-register vector intrinsics.
 799
 800 // First with only element sizes of 16 and 32 bits:
 801 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
 802                       string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 803   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 804                       v4i32, v4i16, IntOp, Commutable>;
 805   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 806                       v2i64, v2i32, IntOp, Commutable>;
 807 }
 808
 809 // ....then also with element size of 8 bits:
 810 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 811                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0>
 812   : N3VLInt_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp, Commutable> {
 813   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 814                       v8i16, v8i8, IntOp, Commutable>;
 815 }
 816
 817
 818 // Neon Wide 3-register vector intrinsics,
 819 //   source operand element sizes of 8, 16 and 32 bits:
 820 multiclass N3VWInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 821                        string OpcodeStr, Intrinsic IntOp, bit Commutable = 0> {
 822   def v8i16 : N3VWInt<op24, op23, 0b00, op11_8, op4, !strconcat(OpcodeStr, "8"),
 823                       v8i16, v8i8, IntOp, Commutable>;
 824   def v4i32 : N3VWInt<op24, op23, 0b01, op11_8, op4, !strconcat(OpcodeStr,"16"),
 825                       v4i32, v4i16, IntOp, Commutable>;
 826   def v2i64 : N3VWInt<op24, op23, 0b10, op11_8, op4, !strconcat(OpcodeStr,"32"),
 827                       v2i64, v2i32, IntOp, Commutable>;
 828 }
 829
 830
 831 // Neon Multiply-Op vector operations,
 832 //   element sizes of 8, 16 and 32 bits:
 833 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 834                         string OpcodeStr, SDNode OpNode> {
 835   // 64-bit vector types.
 836   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4,
 837                         !strconcat(OpcodeStr, "8"), v8i8, mul, OpNode>;
 838   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4,
 839                         !strconcat(OpcodeStr, "16"), v4i16, mul, OpNode>;
 840   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4,
 841                         !strconcat(OpcodeStr, "32"), v2i32, mul, OpNode>;
 842
 843   // 128-bit vector types.
 844   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4,
 845                         !strconcat(OpcodeStr, "8"), v16i8, mul, OpNode>;
 846   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4,
 847                         !strconcat(OpcodeStr, "16"), v8i16, mul, OpNode>;
 848   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4,
 849                         !strconcat(OpcodeStr, "32"), v4i32, mul, OpNode>;
 850 }
 851
 852
 853 // Neon 3-argument intrinsics,
 854 //   element sizes of 8, 16 and 32 bits:
 855 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 856                        string OpcodeStr, Intrinsic IntOp> {
 857   // 64-bit vector types.
 858   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4,
 859                         !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
 860   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4,
 861                         !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
 862   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4,
 863                         !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
 864
 865   // 128-bit vector types.
 866   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4,
 867                         !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
 868   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4,
 869                         !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
 870   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4,
 871                         !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
 872 }
 873
 874
 875 // Neon Long 3-argument intrinsics.
 876
 877 // First with only element sizes of 16 and 32 bits:
 878 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
 879                        string OpcodeStr, Intrinsic IntOp> {
 880   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4,
 881                        !strconcat(OpcodeStr, "16"), v4i32, v4i16, IntOp>;
 882   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4,
 883                        !strconcat(OpcodeStr, "32"), v2i64, v2i32, IntOp>;
 884 }
 885
 886 // ....then also with element size of 8 bits:
 887 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
 888                         string OpcodeStr, Intrinsic IntOp>
 889   : N3VLInt3_HS<op24, op23, op11_8, op4, OpcodeStr, IntOp> {
 890   def v8i16 : N3VLInt3<op24, op23, 0b01, op11_8, op4,
 891                        !strconcat(OpcodeStr, "8"), v8i16, v8i8, IntOp>;
 892 }
 893
 894
 895 // Neon 2-register vector intrinsics,
 896 //   element sizes of 8, 16 and 32 bits:
 897 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 898                       bits<5> op11_7, bit op4, string OpcodeStr,
 899                       Intrinsic IntOp> {
 900   // 64-bit vector types.
 901   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 902                       !strconcat(OpcodeStr, "8"), v8i8, v8i8, IntOp>;
 903   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 904                       !strconcat(OpcodeStr, "16"), v4i16, v4i16, IntOp>;
 905   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 906                       !strconcat(OpcodeStr, "32"), v2i32, v2i32, IntOp>;
 907
 908   // 128-bit vector types.
 909   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 910                       !strconcat(OpcodeStr, "8"), v16i8, v16i8, IntOp>;
 911   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 912                       !strconcat(OpcodeStr, "16"), v8i16, v8i16, IntOp>;
 913   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 914                       !strconcat(OpcodeStr, "32"), v4i32, v4i32, IntOp>;
 915 }
 916
 917
 918 // Neon Pairwise long 2-register intrinsics,
 919 //   element sizes of 8, 16 and 32 bits:
 920 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 921                         bits<5> op11_7, bit op4,
 922                         string OpcodeStr, Intrinsic IntOp> {
 923   // 64-bit vector types.
 924   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 925                         !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
 926   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 927                         !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
 928   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 929                         !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
 930
 931   // 128-bit vector types.
 932   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 933                         !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
 934   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 935                         !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
 936   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 937                         !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
 938 }
 939
 940
 941 // Neon Pairwise long 2-register accumulate intrinsics,
 942 //   element sizes of 8, 16 and 32 bits:
 943 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
 944                          bits<5> op11_7, bit op4,
 945                          string OpcodeStr, Intrinsic IntOp> {
 946   // 64-bit vector types.
 947   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 948                          !strconcat(OpcodeStr, "8"), v4i16, v8i8, IntOp>;
 949   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 950                          !strconcat(OpcodeStr, "16"), v2i32, v4i16, IntOp>;
 951   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 952                          !strconcat(OpcodeStr, "32"), v1i64, v2i32, IntOp>;
 953
 954   // 128-bit vector types.
 955   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
 956                          !strconcat(OpcodeStr, "8"), v8i16, v16i8, IntOp>;
 957   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
 958                          !strconcat(OpcodeStr, "16"), v4i32, v8i16, IntOp>;
 959   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
 960                          !strconcat(OpcodeStr, "32"), v2i64, v4i32, IntOp>;
 961 }
 962
 963
 964 // Neon 2-register vector shift by immediate,
 965 //   element sizes of 8, 16, 32 and 64 bits:
 966 multiclass N2VSh_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 967                       string OpcodeStr, SDNode OpNode> {
 968   // 64-bit vector types.
 969   def v8i8  : N2VDSh<op24, op23, 0b001000, op11_8, 0, op4,
 970                      !strconcat(OpcodeStr, "8"), v8i8, OpNode>;
 971   def v4i16 : N2VDSh<op24, op23, 0b010000, op11_8, 0, op4,
 972                      !strconcat(OpcodeStr, "16"), v4i16, OpNode>;
 973   def v2i32 : N2VDSh<op24, op23, 0b100000, op11_8, 0, op4,
 974                      !strconcat(OpcodeStr, "32"), v2i32, OpNode>;
 975   def v1i64 : N2VDSh<op24, op23, 0b000000, op11_8, 1, op4,
 976                      !strconcat(OpcodeStr, "64"), v1i64, OpNode>;
 977
 978   // 128-bit vector types.
 979   def v16i8 : N2VQSh<op24, op23, 0b001000, op11_8, 0, op4,
 980                      !strconcat(OpcodeStr, "8"), v16i8, OpNode>;
 981   def v8i16 : N2VQSh<op24, op23, 0b010000, op11_8, 0, op4,
 982                      !strconcat(OpcodeStr, "16"), v8i16, OpNode>;
 983   def v4i32 : N2VQSh<op24, op23, 0b100000, op11_8, 0, op4,
 984                      !strconcat(OpcodeStr, "32"), v4i32, OpNode>;
 985   def v2i64 : N2VQSh<op24, op23, 0b000000, op11_8, 1, op4,
 986                      !strconcat(OpcodeStr, "64"), v2i64, OpNode>;
 987 }
 988
 989
 990 // Neon Shift-Accumulate vector operations,
 991 //   element sizes of 8, 16, 32 and 64 bits:
 992 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
 993                          string OpcodeStr, SDNode ShOp> {
 994   // 64-bit vector types.
 995   def v8i8  : N2VDShAdd<op24, op23, 0b001000, op11_8, 0, op4,
 996                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
 997   def v4i16 : N2VDShAdd<op24, op23, 0b010000, op11_8, 0, op4,
 998                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
 999   def v2i32 : N2VDShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1000                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1001   def v1i64 : N2VDShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1002                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1003
1004   // 128-bit vector types.
1005   def v16i8 : N2VQShAdd<op24, op23, 0b001000, op11_8, 0, op4,
1006                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1007   def v8i16 : N2VQShAdd<op24, op23, 0b010000, op11_8, 0, op4,
1008                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1009   def v4i32 : N2VQShAdd<op24, op23, 0b100000, op11_8, 0, op4,
1010                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1011   def v2i64 : N2VQShAdd<op24, op23, 0b000000, op11_8, 1, op4,
1012                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1013 }
1014
1015
1016 // Neon Shift-Insert vector operations,
1017 //   element sizes of 8, 16, 32 and 64 bits:
1018 multiclass N2VShIns_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
1019                          string OpcodeStr, SDNode ShOp> {
1020   // 64-bit vector types.
1021   def v8i8  : N2VDShIns<op24, op23, 0b001000, op11_8, 0, op4,
1022                         !strconcat(OpcodeStr, "8"), v8i8, ShOp>;
1023   def v4i16 : N2VDShIns<op24, op23, 0b010000, op11_8, 0, op4,
1024                         !strconcat(OpcodeStr, "16"), v4i16, ShOp>;
1025   def v2i32 : N2VDShIns<op24, op23, 0b100000, op11_8, 0, op4,
1026                         !strconcat(OpcodeStr, "32"), v2i32, ShOp>;
1027   def v1i64 : N2VDShIns<op24, op23, 0b000000, op11_8, 1, op4,
1028                         !strconcat(OpcodeStr, "64"), v1i64, ShOp>;
1029
1030   // 128-bit vector types.
1031   def v16i8 : N2VQShIns<op24, op23, 0b001000, op11_8, 0, op4,
1032                         !strconcat(OpcodeStr, "8"), v16i8, ShOp>;
1033   def v8i16 : N2VQShIns<op24, op23, 0b010000, op11_8, 0, op4,
1034                         !strconcat(OpcodeStr, "16"), v8i16, ShOp>;
1035   def v4i32 : N2VQShIns<op24, op23, 0b100000, op11_8, 0, op4,
1036                         !strconcat(OpcodeStr, "32"), v4i32, ShOp>;
1037   def v2i64 : N2VQShIns<op24, op23, 0b000000, op11_8, 1, op4,
1038                         !strconcat(OpcodeStr, "64"), v2i64, ShOp>;
1039 }
1040
1041 //===----------------------------------------------------------------------===//
1042 // Instruction Definitions.
1043 //===----------------------------------------------------------------------===//
1044
1045 // Vector Add Operations.
1046
1047 //   VADD     : Vector Add (integer and floating-point)
1048 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, "vadd.i", add, 1>;
1049 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, "vadd.f32", v2f32, v2f32, fadd, 1>;
1050 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, "vadd.f32", v4f32, v4f32, fadd, 1>;
1051 //   VADDL    : Vector Add Long (Q = D + D)
1052 defm VADDLs   : N3VLInt_QHS<0,1,0b0000,0, "vaddl.s", int_arm_neon_vaddls, 1>;
1053 defm VADDLu   : N3VLInt_QHS<1,1,0b0000,0, "vaddl.u", int_arm_neon_vaddlu, 1>;
1054 //   VADDW    : Vector Add Wide (Q = Q + D)
1055 defm VADDWs   : N3VWInt_QHS<0,1,0b0001,0, "vaddw.s", int_arm_neon_vaddws, 0>;
1056 defm VADDWu   : N3VWInt_QHS<1,1,0b0001,0, "vaddw.u", int_arm_neon_vaddwu, 0>;
1057 //   VHADD    : Vector Halving Add
1058 defm VHADDs   : N3VInt_QHS<0,0,0b0000,0, "vhadd.s", int_arm_neon_vhadds, 1>;
1059 defm VHADDu   : N3VInt_QHS<1,0,0b0000,0, "vhadd.u", int_arm_neon_vhaddu, 1>;
1060 //   VRHADD   : Vector Rounding Halving Add
1061 defm VRHADDs  : N3VInt_QHS<0,0,0b0001,0, "vrhadd.s", int_arm_neon_vrhadds, 1>;
1062 defm VRHADDu  : N3VInt_QHS<1,0,0b0001,0, "vrhadd.u", int_arm_neon_vrhaddu, 1>;
1063 //   VQADD    : Vector Saturating Add
1064 defm VQADDs   : N3VInt_QHSD<0,0,0b0000,1, "vqadd.s", int_arm_neon_vqadds, 1>;
1065 defm VQADDu   : N3VInt_QHSD<1,0,0b0000,1, "vqadd.u", int_arm_neon_vqaddu, 1>;
1066 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
1067 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn.i", int_arm_neon_vaddhn, 1>;
1068 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
1069 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn.i", int_arm_neon_vraddhn, 1>;
1070
1071 // Vector Multiply Operations.
1072
1073 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
1074 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, "vmul.i", mul, 1>;
1075 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, "vmul.p8", v8i8, v8i8,
1076                         int_arm_neon_vmulp, 1>;
1077 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, "vmul.p8", v16i8, v16i8,
1078                         int_arm_neon_vmulp, 1>;
1079 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, "vmul.f32", v2f32, v2f32, fmul, 1>;
1080 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, "vmul.f32", v4f32, v4f32, fmul, 1>;
1081 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
1082 defm VQDMULH  : N3VInt_HS<0,0,0b1011,0, "vqdmulh.s", int_arm_neon_vqdmulh, 1>;
1083 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
1084 defm VQRDMULH : N3VInt_HS<1,0,0b1011,0, "vqrdmulh.s", int_arm_neon_vqrdmulh, 1>;
1085 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
1086 defm VMULLs   : N3VLInt_QHS<0,1,0b1100,0, "vmull.s", int_arm_neon_vmulls, 1>;
1087 defm VMULLu   : N3VLInt_QHS<1,1,0b1100,0, "vmull.u", int_arm_neon_vmullu, 1>;
1088 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, "vmull.p8", v8i16, v8i8,
1089                         int_arm_neon_vmullp, 1>;
1090 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
1091 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, "vqdmull.s", int_arm_neon_vqdmull, 1>;
1092
1093 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
1094
1095 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
1096 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, "vmla.i", add>;
1097 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, "vmla.f32", v2f32, fmul, fadd>;
1098 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, "vmla.f32", v4f32, fmul, fadd>;
1099 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
1100 defm VMLALs   : N3VLInt3_QHS<0,1,0b1000,0, "vmlal.s", int_arm_neon_vmlals>;
1101 defm VMLALu   : N3VLInt3_QHS<1,1,0b1000,0, "vmlal.u", int_arm_neon_vmlalu>;
1102 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
1103 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, "vqdmlal.s", int_arm_neon_vqdmlal>;
1104 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
1105 defm VMLS     : N3VMulOp_QHS<0, 0, 0b1001, 0, "vmls.i", sub>;
1106 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, "vmls.f32", v2f32, fmul, fsub>;
1107 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, "vmls.f32", v4f32, fmul, fsub>;
1108 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
1109 defm VMLSLs   : N3VLInt3_QHS<0,1,0b1010,0, "vmlsl.s", int_arm_neon_vmlsls>;
1110 defm VMLSLu   : N3VLInt3_QHS<1,1,0b1010,0, "vmlsl.u", int_arm_neon_vmlslu>;
1111 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
1112 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, "vqdmlsl.s", int_arm_neon_vqdmlsl>;
1113
1114 // Vector Subtract Operations.
1115
1116 //   VSUB     : Vector Subtract (integer and floating-point)
1117 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, "vsub.i", sub, 0>;
1118 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, "vsub.f32", v2f32, v2f32, fsub, 0>;
1119 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, "vsub.f32", v4f32, v4f32, fsub, 0>;
1120 //   VSUBL    : Vector Subtract Long (Q = D - D)
1121 defm VSUBLs   : N3VLInt_QHS<0,1,0b0010,0, "vsubl.s", int_arm_neon_vsubls, 1>;
1122 defm VSUBLu   : N3VLInt_QHS<1,1,0b0010,0, "vsubl.u", int_arm_neon_vsublu, 1>;
1123 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
1124 defm VSUBWs   : N3VWInt_QHS<0,1,0b0011,0, "vsubw.s", int_arm_neon_vsubws, 0>;
1125 defm VSUBWu   : N3VWInt_QHS<1,1,0b0011,0, "vsubw.u", int_arm_neon_vsubwu, 0>;
1126 //   VHSUB    : Vector Halving Subtract
1127 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, "vhsub.s", int_arm_neon_vhsubs, 0>;
1128 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, "vhsub.u", int_arm_neon_vhsubu, 0>;
1129 //   VQSUB    : Vector Saturing Subtract
1130 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, "vqsub.s", int_arm_neon_vqsubs, 0>;
1131 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, "vqsub.u", int_arm_neon_vqsubu, 0>;
1132 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
1133 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn.i", int_arm_neon_vsubhn, 0>;
1134 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
1135 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn.i", int_arm_neon_vrsubhn, 0>;
1136
1137 // Vector Comparisons.
1138
1139 //   VCEQ     : Vector Compare Equal
1140 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, "vceq.i", NEONvceq, 1>;
1141 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, "vceq.f32", v2i32, v2f32, NEONvceq, 1>;
1142 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, "vceq.f32", v4i32, v4f32, NEONvceq, 1>;
1143 //   VCGE     : Vector Compare Greater Than or Equal
1144 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, "vcge.s", NEONvcge, 0>;
1145 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, "vcge.u", NEONvcgeu, 0>;
1146 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, "vcge.f32", v2i32, v2f32, NEONvcge, 0>;
1147 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, "vcge.f32", v4i32, v4f32, NEONvcge, 0>;
1148 //   VCGT     : Vector Compare Greater Than
1149 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, "vcgt.s", NEONvcgt, 0>;
1150 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, "vcgt.u", NEONvcgtu, 0>;
1151 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, "vcgt.f32", v2i32, v2f32, NEONvcgt, 0>;
1152 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, "vcgt.f32", v4i32, v4f32, NEONvcgt, 0>;
1153 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
1154 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, "vacge.f32", v2i32, v2f32,
1155                         int_arm_neon_vacged, 0>;
1156 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, "vacge.f32", v4i32, v4f32,
1157                         int_arm_neon_vacgeq, 0>;
1158 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
1159 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, "vacgt.f32", v2i32, v2f32,
1160                         int_arm_neon_vacgtd, 0>;
1161 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, "vacgt.f32", v4i32, v4f32,
1162                         int_arm_neon_vacgtq, 0>;
1163 //   VTST     : Vector Test Bits
1164 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, "vtst.i", NEONvtst, 1>;
1165
1166 // Vector Bitwise Operations.
1167
1168 //   VAND     : Vector Bitwise AND
1169 def  VANDd    : N3VD<0, 0, 0b00, 0b0001, 1, "vand", v2i32, v2i32, and, 1>;
1170 def  VANDq    : N3VQ<0, 0, 0b00, 0b0001, 1, "vand", v4i32, v4i32, and, 1>;
1171
1172 //   VEOR     : Vector Bitwise Exclusive OR
1173 def  VEORd    : N3VD<1, 0, 0b00, 0b0001, 1, "veor", v2i32, v2i32, xor, 1>;
1174 def  VEORq    : N3VQ<1, 0, 0b00, 0b0001, 1, "veor", v4i32, v4i32, xor, 1>;
1175
1176 //   VORR     : Vector Bitwise OR
1177 def  VORRd    : N3VD<0, 0, 0b10, 0b0001, 1, "vorr", v2i32, v2i32, or, 1>;
1178 def  VORRq    : N3VQ<0, 0, 0b10, 0b0001, 1, "vorr", v4i32, v4i32, or, 1>;
1179
1180 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
1181 def  VBICd    : N3V<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1182                     (ins DPR:$src1, DPR:$src2), NoItinerary,
1183                     "vbic\t$dst, $src1, $src2", "",
1184                     [(set DPR:$dst, (v2i32 (and DPR:$src1,(vnot DPR:$src2))))]>;
1185 def  VBICq    : N3V<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1186                     (ins QPR:$src1, QPR:$src2), NoItinerary,
1187                     "vbic\t$dst, $src1, $src2", "",
1188                     [(set QPR:$dst, (v4i32 (and QPR:$src1,(vnot QPR:$src2))))]>;
1189
1190 //   VORN     : Vector Bitwise OR NOT
1191 def  VORNd    : N3V<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$dst),
1192                     (ins DPR:$src1, DPR:$src2), NoItinerary,
1193                     "vorn\t$dst, $src1, $src2", "",
1194                     [(set DPR:$dst, (v2i32 (or DPR:$src1, (vnot DPR:$src2))))]>;
1195 def  VORNq    : N3V<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$dst),
1196                     (ins QPR:$src1, QPR:$src2), NoItinerary,
1197                     "vorn\t$dst, $src1, $src2", "",
1198                     [(set QPR:$dst, (v4i32 (or QPR:$src1, (vnot QPR:$src2))))]>;
1199
1200 //   VMVN     : Vector Bitwise NOT
1201 def  VMVNd    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
1202                     (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1203                     "vmvn\t$dst, $src", "",
1204                     [(set DPR:$dst, (v2i32 (vnot DPR:$src)))]>;
1205 def  VMVNq    : N2V<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
1206                     (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1207                     "vmvn\t$dst, $src", "",
1208                     [(set QPR:$dst, (v4i32 (vnot QPR:$src)))]>;
1209 def : Pat<(v2i32 (vnot_conv DPR:$src)), (VMVNd DPR:$src)>;
1210 def : Pat<(v4i32 (vnot_conv QPR:$src)), (VMVNq QPR:$src)>;
1211
1212 //   VBSL     : Vector Bitwise Select
1213 def  VBSLd    : N3V<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$dst),
1214                     (ins DPR:$src1, DPR:$src2, DPR:$src3), NoItinerary,
1215                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1216                     [(set DPR:$dst,
1217                       (v2i32 (or (and DPR:$src2, DPR:$src1),
1218                                  (and DPR:$src3, (vnot DPR:$src1)))))]>;
1219 def  VBSLq    : N3V<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$dst),
1220                     (ins QPR:$src1, QPR:$src2, QPR:$src3), NoItinerary,
1221                     "vbsl\t$dst, $src2, $src3", "$src1 = $dst",
1222                     [(set QPR:$dst,
1223                       (v4i32 (or (and QPR:$src2, QPR:$src1),
1224                                  (and QPR:$src3, (vnot QPR:$src1)))))]>;
1225
1226 //   VBIF     : Vector Bitwise Insert if False
1227 //              like VBSL but with: "vbif\t$dst, $src3, $src1", "$src2 = $dst",
1228 //   VBIT     : Vector Bitwise Insert if True
1229 //              like VBSL but with: "vbit\t$dst, $src2, $src1", "$src3 = $dst",
1230 // These are not yet implemented.  The TwoAddress pass will not go looking
1231 // for equivalent operations with different register constraints; it just
1232 // inserts copies.
1233
1234 // Vector Absolute Differences.
1235
1236 //   VABD     : Vector Absolute Difference
1237 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, "vabd.s", int_arm_neon_vabds, 0>;
1238 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, "vabd.u", int_arm_neon_vabdu, 0>;
1239 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, "vabd.f32", v2f32, v2f32,
1240                         int_arm_neon_vabds, 0>;
1241 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, "vabd.f32", v4f32, v4f32,
1242                         int_arm_neon_vabds, 0>;
1243
1244 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
1245 defm VABDLs   : N3VLInt_QHS<0,1,0b0111,0, "vabdl.s", int_arm_neon_vabdls, 0>;
1246 defm VABDLu   : N3VLInt_QHS<1,1,0b0111,0, "vabdl.u", int_arm_neon_vabdlu, 0>;
1247
1248 //   VABA     : Vector Absolute Difference and Accumulate
1249 defm VABAs    : N3VInt3_QHS<0,1,0b0101,0, "vaba.s", int_arm_neon_vabas>;
1250 defm VABAu    : N3VInt3_QHS<1,1,0b0101,0, "vaba.u", int_arm_neon_vabau>;
1251
1252 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
1253 defm VABALs   : N3VLInt3_QHS<0,1,0b0101,0, "vabal.s", int_arm_neon_vabals>;
1254 defm VABALu   : N3VLInt3_QHS<1,1,0b0101,0, "vabal.u", int_arm_neon_vabalu>;
1255
1256 // Vector Maximum and Minimum.
1257
1258 //   VMAX     : Vector Maximum
1259 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, "vmax.s", int_arm_neon_vmaxs, 1>;
1260 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, "vmax.u", int_arm_neon_vmaxu, 1>;
1261 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, "vmax.f32", v2f32, v2f32,
1262                         int_arm_neon_vmaxs, 1>;
1263 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, "vmax.f32", v4f32, v4f32,
1264                         int_arm_neon_vmaxs, 1>;
1265
1266 //   VMIN     : Vector Minimum
1267 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, "vmin.s", int_arm_neon_vmins, 1>;
1268 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, "vmin.u", int_arm_neon_vminu, 1>;
1269 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, "vmin.f32", v2f32, v2f32,
1270                         int_arm_neon_vmins, 1>;
1271 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, "vmin.f32", v4f32, v4f32,
1272                         int_arm_neon_vmins, 1>;
1273
1274 // Vector Pairwise Operations.
1275
1276 //   VPADD    : Vector Pairwise Add
1277 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, "vpadd.i8", v8i8, v8i8,
1278                         int_arm_neon_vpadd, 0>;
1279 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, "vpadd.i16", v4i16, v4i16,
1280                         int_arm_neon_vpadd, 0>;
1281 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, "vpadd.i32", v2i32, v2i32,
1282                         int_arm_neon_vpadd, 0>;
1283 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, "vpadd.f32", v2f32, v2f32,
1284                         int_arm_neon_vpadd, 0>;
1285
1286 //   VPADDL   : Vector Pairwise Add Long
1287 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl.s",
1288                              int_arm_neon_vpaddls>;
1289 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl.u",
1290                              int_arm_neon_vpaddlu>;
1291
1292 //   VPADAL   : Vector Pairwise Add and Accumulate Long
1293 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpadal.s",
1294                               int_arm_neon_vpadals>;
1295 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpadal.u",
1296                               int_arm_neon_vpadalu>;
1297
1298 //   VPMAX    : Vector Pairwise Maximum
1299 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, "vpmax.s8", v8i8, v8i8,
1300                         int_arm_neon_vpmaxs, 0>;
1301 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, "vpmax.s16", v4i16, v4i16,
1302                         int_arm_neon_vpmaxs, 0>;
1303 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, "vpmax.s32", v2i32, v2i32,
1304                         int_arm_neon_vpmaxs, 0>;
1305 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, "vpmax.u8", v8i8, v8i8,
1306                         int_arm_neon_vpmaxu, 0>;
1307 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, "vpmax.u16", v4i16, v4i16,
1308                         int_arm_neon_vpmaxu, 0>;
1309 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, "vpmax.u32", v2i32, v2i32,
1310                         int_arm_neon_vpmaxu, 0>;
1311 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, "vpmax.f32", v2f32, v2f32,
1312                         int_arm_neon_vpmaxs, 0>;
1313
1314 //   VPMIN    : Vector Pairwise Minimum
1315 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, "vpmin.s8", v8i8, v8i8,
1316                         int_arm_neon_vpmins, 0>;
1317 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, "vpmin.s16", v4i16, v4i16,
1318                         int_arm_neon_vpmins, 0>;
1319 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, "vpmin.s32", v2i32, v2i32,
1320                         int_arm_neon_vpmins, 0>;
1321 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, "vpmin.u8", v8i8, v8i8,
1322                         int_arm_neon_vpminu, 0>;
1323 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, "vpmin.u16", v4i16, v4i16,
1324                         int_arm_neon_vpminu, 0>;
1325 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, "vpmin.u32", v2i32, v2i32,
1326                         int_arm_neon_vpminu, 0>;
1327 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, "vpmin.f32", v2f32, v2f32,
1328                         int_arm_neon_vpmins, 0>;
1329
1330 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
1331
1332 //   VRECPE   : Vector Reciprocal Estimate
1333 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0, "vrecpe.u32",
1334                         v2i32, v2i32, int_arm_neon_vrecpe>;
1335 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0, "vrecpe.u32",
1336                         v4i32, v4i32, int_arm_neon_vrecpe>;
1337 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0, "vrecpe.f32",
1338                         v2f32, v2f32, int_arm_neon_vrecpe>;
1339 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0, "vrecpe.f32",
1340                         v4f32, v4f32, int_arm_neon_vrecpe>;
1341
1342 //   VRECPS   : Vector Reciprocal Step
1343 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, "vrecps.f32", v2f32, v2f32,
1344                         int_arm_neon_vrecps, 1>;
1345 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, "vrecps.f32", v4f32, v4f32,
1346                         int_arm_neon_vrecps, 1>;
1347
1348 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
1349 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0, "vrsqrte.u32",
1350                         v2i32, v2i32, int_arm_neon_vrsqrte>;
1351 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0, "vrsqrte.u32",
1352                         v4i32, v4i32, int_arm_neon_vrsqrte>;
1353 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0, "vrsqrte.f32",
1354                         v2f32, v2f32, int_arm_neon_vrsqrte>;
1355 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0, "vrsqrte.f32",
1356                         v4f32, v4f32, int_arm_neon_vrsqrte>;
1357
1358 //   VRSQRTS  : Vector Reciprocal Square Root Step
1359 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, "vrsqrts.f32", v2f32, v2f32,
1360                         int_arm_neon_vrsqrts, 1>;
1361 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, "vrsqrts.f32", v4f32, v4f32,
1362                         int_arm_neon_vrsqrts, 1>;
1363
1364 // Vector Shifts.
1365
1366 //   VSHL     : Vector Shift
1367 defm VSHLs    : N3VInt_QHSD<0, 0, 0b0100, 0, "vshl.s", int_arm_neon_vshifts, 0>;
1368 defm VSHLu    : N3VInt_QHSD<1, 0, 0b0100, 0, "vshl.u", int_arm_neon_vshiftu, 0>;
1369 //   VSHL     : Vector Shift Left (Immediate)
1370 defm VSHLi    : N2VSh_QHSD<0, 1, 0b0111, 1, "vshl.i", NEONvshl>;
1371 //   VSHR     : Vector Shift Right (Immediate)
1372 defm VSHRs    : N2VSh_QHSD<0, 1, 0b0000, 1, "vshr.s", NEONvshrs>;
1373 defm VSHRu    : N2VSh_QHSD<1, 1, 0b0000, 1, "vshr.u", NEONvshru>;
1374
1375 //   VSHLL    : Vector Shift Left Long
1376 def  VSHLLs8  : N2VLSh<0, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.s8",
1377                        v8i16, v8i8, NEONvshlls>;
1378 def  VSHLLs16 : N2VLSh<0, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.s16",
1379                        v4i32, v4i16, NEONvshlls>;
1380 def  VSHLLs32 : N2VLSh<0, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.s32",
1381                        v2i64, v2i32, NEONvshlls>;
1382 def  VSHLLu8  : N2VLSh<1, 1, 0b001000, 0b1010, 0, 0, 1, "vshll.u8",
1383                        v8i16, v8i8, NEONvshllu>;
1384 def  VSHLLu16 : N2VLSh<1, 1, 0b010000, 0b1010, 0, 0, 1, "vshll.u16",
1385                        v4i32, v4i16, NEONvshllu>;
1386 def  VSHLLu32 : N2VLSh<1, 1, 0b100000, 0b1010, 0, 0, 1, "vshll.u32",
1387                        v2i64, v2i32, NEONvshllu>;
1388
1389 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
1390 def  VSHLLi8  : N2VLSh<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll.i8",
1391                        v8i16, v8i8, NEONvshlli>;
1392 def  VSHLLi16 : N2VLSh<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll.i16",
1393                        v4i32, v4i16, NEONvshlli>;
1394 def  VSHLLi32 : N2VLSh<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll.i32",
1395                        v2i64, v2i32, NEONvshlli>;
1396
1397 //   VSHRN    : Vector Shift Right and Narrow
1398 def  VSHRN16  : N2VNSh<0, 1, 0b001000, 0b1000, 0, 0, 1, "vshrn.i16",
1399                        v8i8, v8i16, NEONvshrn>;
1400 def  VSHRN32  : N2VNSh<0, 1, 0b010000, 0b1000, 0, 0, 1, "vshrn.i32",
1401                        v4i16, v4i32, NEONvshrn>;
1402 def  VSHRN64  : N2VNSh<0, 1, 0b100000, 0b1000, 0, 0, 1, "vshrn.i64",
1403                        v2i32, v2i64, NEONvshrn>;
1404
1405 //   VRSHL    : Vector Rounding Shift
1406 defm VRSHLs   : N3VInt_QHSD<0,0,0b0101,0, "vrshl.s", int_arm_neon_vrshifts, 0>;
1407 defm VRSHLu   : N3VInt_QHSD<1,0,0b0101,0, "vrshl.u", int_arm_neon_vrshiftu, 0>;
1408 //   VRSHR    : Vector Rounding Shift Right
1409 defm VRSHRs   : N2VSh_QHSD<0, 1, 0b0010, 1, "vrshr.s", NEONvrshrs>;
1410 defm VRSHRu   : N2VSh_QHSD<1, 1, 0b0010, 1, "vrshr.u", NEONvrshru>;
1411
1412 //   VRSHRN   : Vector Rounding Shift Right and Narrow
1413 def  VRSHRN16 : N2VNSh<0, 1, 0b001000, 0b1000, 0, 1, 1, "vrshrn.i16",
1414                        v8i8, v8i16, NEONvrshrn>;
1415 def  VRSHRN32 : N2VNSh<0, 1, 0b010000, 0b1000, 0, 1, 1, "vrshrn.i32",
1416                        v4i16, v4i32, NEONvrshrn>;
1417 def  VRSHRN64 : N2VNSh<0, 1, 0b100000, 0b1000, 0, 1, 1, "vrshrn.i64",
1418                        v2i32, v2i64, NEONvrshrn>;
1419
1420 //   VQSHL    : Vector Saturating Shift
1421 defm VQSHLs   : N3VInt_QHSD<0,0,0b0100,1, "vqshl.s", int_arm_neon_vqshifts, 0>;
1422 defm VQSHLu   : N3VInt_QHSD<1,0,0b0100,1, "vqshl.u", int_arm_neon_vqshiftu, 0>;
1423 //   VQSHL    : Vector Saturating Shift Left (Immediate)
1424 defm VQSHLsi  : N2VSh_QHSD<0, 1, 0b0111, 1, "vqshl.s", NEONvqshls>;
1425 defm VQSHLui  : N2VSh_QHSD<1, 1, 0b0111, 1, "vqshl.u", NEONvqshlu>;
1426 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
1427 defm VQSHLsu  : N2VSh_QHSD<1, 1, 0b0110, 1, "vqshlu.s", NEONvqshlsu>;
1428
1429 //   VQSHRN   : Vector Saturating Shift Right and Narrow
1430 def VQSHRNs16 : N2VNSh<0, 1, 0b001000, 0b1001, 0, 0, 1, "vqshrn.s16",
1431                        v8i8, v8i16, NEONvqshrns>;
1432 def VQSHRNs32 : N2VNSh<0, 1, 0b010000, 0b1001, 0, 0, 1, "vqshrn.s32",
1433                        v4i16, v4i32, NEONvqshrns>;
1434 def VQSHRNs64 : N2VNSh<0, 1, 0b100000, 0b1001, 0, 0, 1, "vqshrn.s64",
1435                        v2i32, v2i64, NEONvqshrns>;
1436 def VQSHRNu16 : N2VNSh<1, 1, 0b001000, 0b1001, 0, 0, 1, "vqshrn.u16",
1437                        v8i8, v8i16, NEONvqshrnu>;
1438 def VQSHRNu32 : N2VNSh<1, 1, 0b010000, 0b1001, 0, 0, 1, "vqshrn.u32",
1439                        v4i16, v4i32, NEONvqshrnu>;
1440 def VQSHRNu64 : N2VNSh<1, 1, 0b100000, 0b1001, 0, 0, 1, "vqshrn.u64",
1441                        v2i32, v2i64, NEONvqshrnu>;
1442
1443 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
1444 def VQSHRUN16 : N2VNSh<1, 1, 0b001000, 0b1000, 0, 0, 1, "vqshrun.s16",
1445                        v8i8, v8i16, NEONvqshrnsu>;
1446 def VQSHRUN32 : N2VNSh<1, 1, 0b010000, 0b1000, 0, 0, 1, "vqshrun.s32",
1447                        v4i16, v4i32, NEONvqshrnsu>;
1448 def VQSHRUN64 : N2VNSh<1, 1, 0b100000, 0b1000, 0, 0, 1, "vqshrun.s64",
1449                        v2i32, v2i64, NEONvqshrnsu>;
1450
1451 //   VQRSHL   : Vector Saturating Rounding Shift
1452 defm VQRSHLs  : N3VInt_QHSD<0, 0, 0b0101, 1, "vqrshl.s",
1453                             int_arm_neon_vqrshifts, 0>;
1454 defm VQRSHLu  : N3VInt_QHSD<1, 0, 0b0101, 1, "vqrshl.u",
1455                             int_arm_neon_vqrshiftu, 0>;
1456
1457 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
1458 def VQRSHRNs16: N2VNSh<0, 1, 0b001000, 0b1001, 0, 1, 1, "vqrshrn.s16",
1459                        v8i8, v8i16, NEONvqrshrns>;
1460 def VQRSHRNs32: N2VNSh<0, 1, 0b010000, 0b1001, 0, 1, 1, "vqrshrn.s32",
1461                        v4i16, v4i32, NEONvqrshrns>;
1462 def VQRSHRNs64: N2VNSh<0, 1, 0b100000, 0b1001, 0, 1, 1, "vqrshrn.s64",
1463                        v2i32, v2i64, NEONvqrshrns>;
1464 def VQRSHRNu16: N2VNSh<1, 1, 0b001000, 0b1001, 0, 1, 1, "vqrshrn.u16",
1465                        v8i8, v8i16, NEONvqrshrnu>;
1466 def VQRSHRNu32: N2VNSh<1, 1, 0b010000, 0b1001, 0, 1, 1, "vqrshrn.u32",
1467                        v4i16, v4i32, NEONvqrshrnu>;
1468 def VQRSHRNu64: N2VNSh<1, 1, 0b100000, 0b1001, 0, 1, 1, "vqrshrn.u64",
1469                        v2i32, v2i64, NEONvqrshrnu>;
1470
1471 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
1472 def VQRSHRUN16: N2VNSh<1, 1, 0b001000, 0b1000, 0, 1, 1, "vqrshrun.s16",
1473                        v8i8, v8i16, NEONvqrshrnsu>;
1474 def VQRSHRUN32: N2VNSh<1, 1, 0b010000, 0b1000, 0, 1, 1, "vqrshrun.s32",
1475                        v4i16, v4i32, NEONvqrshrnsu>;
1476 def VQRSHRUN64: N2VNSh<1, 1, 0b100000, 0b1000, 0, 1, 1, "vqrshrun.s64",
1477                        v2i32, v2i64, NEONvqrshrnsu>;
1478
1479 //   VSRA     : Vector Shift Right and Accumulate
1480 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra.s", NEONvshrs>;
1481 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra.u", NEONvshru>;
1482 //   VRSRA    : Vector Rounding Shift Right and Accumulate
1483 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra.s", NEONvrshrs>;
1484 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra.u", NEONvrshru>;
1485
1486 //   VSLI     : Vector Shift Left and Insert
1487 defm VSLI     : N2VShIns_QHSD<1, 1, 0b0101, 1, "vsli.", NEONvsli>;
1488 //   VSRI     : Vector Shift Right and Insert
1489 defm VSRI     : N2VShIns_QHSD<1, 1, 0b0100, 1, "vsri.", NEONvsri>;
1490
1491 // Vector Absolute and Saturating Absolute.
1492
1493 //   VABS     : Vector Absolute Value
1494 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0, "vabs.s",
1495                            int_arm_neon_vabs>;
1496 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0, "vabs.f32",
1497                         v2f32, v2f32, int_arm_neon_vabs>;
1498 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0, "vabs.f32",
1499                         v4f32, v4f32, int_arm_neon_vabs>;
1500
1501 //   VQABS    : Vector Saturating Absolute Value
1502 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0, "vqabs.s",
1503                            int_arm_neon_vqabs>;
1504
1505 // Vector Negate.
1506
1507 def vneg      : PatFrag<(ops node:$in), (sub immAllZerosV, node:$in)>;
1508 def vneg_conv : PatFrag<(ops node:$in), (sub immAllZerosV_bc, node:$in)>;
1509
1510 class VNEGD<bits<2> size, string OpcodeStr, ValueType Ty>
1511   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$dst), (ins DPR:$src),
1512         NoItinerary,
1513         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1514         [(set DPR:$dst, (Ty (vneg DPR:$src)))]>;
1515 class VNEGQ<bits<2> size, string OpcodeStr, ValueType Ty>
1516   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$dst), (ins QPR:$src),
1517         NoItinerary,
1518         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1519         [(set QPR:$dst, (Ty (vneg QPR:$src)))]>;
1520
1521 //   VNEG     : Vector Negate
1522 def  VNEGs8d  : VNEGD<0b00, "vneg.s8", v8i8>;
1523 def  VNEGs16d : VNEGD<0b01, "vneg.s16", v4i16>;
1524 def  VNEGs32d : VNEGD<0b10, "vneg.s32", v2i32>;
1525 def  VNEGs8q  : VNEGQ<0b00, "vneg.s8", v16i8>;
1526 def  VNEGs16q : VNEGQ<0b01, "vneg.s16", v8i16>;
1527 def  VNEGs32q : VNEGQ<0b10, "vneg.s32", v4i32>;
1528
1529 //   VNEG     : Vector Negate (floating-point)
1530 def  VNEGf32d : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
1531                     (outs DPR:$dst), (ins DPR:$src), NoItinerary,
1532                     "vneg.f32\t$dst, $src", "",
1533                     [(set DPR:$dst, (v2f32 (fneg DPR:$src)))]>;
1534 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
1535                     (outs QPR:$dst), (ins QPR:$src), NoItinerary,
1536                     "vneg.f32\t$dst, $src", "",
1537                     [(set QPR:$dst, (v4f32 (fneg QPR:$src)))]>;
1538
1539 def : Pat<(v8i8 (vneg_conv DPR:$src)), (VNEGs8d DPR:$src)>;
1540 def : Pat<(v4i16 (vneg_conv DPR:$src)), (VNEGs16d DPR:$src)>;
1541 def : Pat<(v2i32 (vneg_conv DPR:$src)), (VNEGs32d DPR:$src)>;
1542 def : Pat<(v16i8 (vneg_conv QPR:$src)), (VNEGs8q QPR:$src)>;
1543 def : Pat<(v8i16 (vneg_conv QPR:$src)), (VNEGs16q QPR:$src)>;
1544 def : Pat<(v4i32 (vneg_conv QPR:$src)), (VNEGs32q QPR:$src)>;
1545
1546 //   VQNEG    : Vector Saturating Negate
1547 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0, "vqneg.s",
1548                            int_arm_neon_vqneg>;
1549
1550 // Vector Bit Counting Operations.
1551
1552 //   VCLS     : Vector Count Leading Sign Bits
1553 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0, "vcls.s",
1554                            int_arm_neon_vcls>;
1555 //   VCLZ     : Vector Count Leading Zeros
1556 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0, "vclz.i",
1557                            int_arm_neon_vclz>;
1558 //   VCNT     : Vector Count One Bits
1559 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0, "vcnt.8",
1560                         v8i8, v8i8, int_arm_neon_vcnt>;
1561 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0, "vcnt.8",
1562                         v16i8, v16i8, int_arm_neon_vcnt>;
1563
1564 // Vector Move Operations.
1565
1566 //   VMOV     : Vector Move (Register)
1567
1568 def  VMOVD    : N3V<0, 0, 0b10, 0b0001, 0, 1, (outs DPR:$dst), (ins DPR:$src),
1569                     NoItinerary, "vmov\t$dst, $src", "", []>;
1570 def  VMOVQ    : N3V<0, 0, 0b10, 0b0001, 1, 1, (outs QPR:$dst), (ins QPR:$src),
1571                     NoItinerary, "vmov\t$dst, $src", "", []>;
1572
1573 //   VMOV     : Vector Move (Immediate)
1574
1575 // VMOV_get_imm8 xform function: convert build_vector to VMOV.i8 imm.
1576 def VMOV_get_imm8 : SDNodeXForm<build_vector, [{
1577   return ARM::getVMOVImm(N, 1, *CurDAG);
1578 }]>;
1579 def vmovImm8 : PatLeaf<(build_vector), [{
1580   return ARM::getVMOVImm(N, 1, *CurDAG).getNode() != 0;
1581 }], VMOV_get_imm8>;
1582
1583 // VMOV_get_imm16 xform function: convert build_vector to VMOV.i16 imm.
1584 def VMOV_get_imm16 : SDNodeXForm<build_vector, [{
1585   return ARM::getVMOVImm(N, 2, *CurDAG);
1586 }]>;
1587 def vmovImm16 : PatLeaf<(build_vector), [{
1588   return ARM::getVMOVImm(N, 2, *CurDAG).getNode() != 0;
1589 }], VMOV_get_imm16>;
1590
1591 // VMOV_get_imm32 xform function: convert build_vector to VMOV.i32 imm.
1592 def VMOV_get_imm32 : SDNodeXForm<build_vector, [{
1593   return ARM::getVMOVImm(N, 4, *CurDAG);
1594 }]>;
1595 def vmovImm32 : PatLeaf<(build_vector), [{
1596   return ARM::getVMOVImm(N, 4, *CurDAG).getNode() != 0;
1597 }], VMOV_get_imm32>;
1598
1599 // VMOV_get_imm64 xform function: convert build_vector to VMOV.i64 imm.
1600 def VMOV_get_imm64 : SDNodeXForm<build_vector, [{
1601   return ARM::getVMOVImm(N, 8, *CurDAG);
1602 }]>;
1603 def vmovImm64 : PatLeaf<(build_vector), [{
1604   return ARM::getVMOVImm(N, 8, *CurDAG).getNode() != 0;
1605 }], VMOV_get_imm64>;
1606
1607 // Note: Some of the cmode bits in the following VMOV instructions need to
1608 // be encoded based on the immed values.
1609
1610 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$dst),
1611                          (ins i8imm:$SIMM), NoItinerary,
1612                          "vmov.i8\t$dst, $SIMM", "",
1613                          [(set DPR:$dst, (v8i8 vmovImm8:$SIMM))]>;
1614 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$dst),
1615                          (ins i8imm:$SIMM), NoItinerary,
1616                          "vmov.i8\t$dst, $SIMM", "",
1617                          [(set QPR:$dst, (v16i8 vmovImm8:$SIMM))]>;
1618
1619 def VMOVv4i16 : N1ModImm<1, 0b000, 0b1000, 0, 0, 0, 1, (outs DPR:$dst),
1620                          (ins i16imm:$SIMM), NoItinerary,
1621                          "vmov.i16\t$dst, $SIMM", "",
1622                          [(set DPR:$dst, (v4i16 vmovImm16:$SIMM))]>;
1623 def VMOVv8i16 : N1ModImm<1, 0b000, 0b1000, 0, 1, 0, 1, (outs QPR:$dst),
1624                          (ins i16imm:$SIMM), NoItinerary,
1625                          "vmov.i16\t$dst, $SIMM", "",
1626                          [(set QPR:$dst, (v8i16 vmovImm16:$SIMM))]>;
1627
1628 def VMOVv2i32 : N1ModImm<1, 0b000, 0b0000, 0, 0, 0, 1, (outs DPR:$dst),
1629                          (ins i32imm:$SIMM), NoItinerary,
1630                          "vmov.i32\t$dst, $SIMM", "",
1631                          [(set DPR:$dst, (v2i32 vmovImm32:$SIMM))]>;
1632 def VMOVv4i32 : N1ModImm<1, 0b000, 0b0000, 0, 1, 0, 1, (outs QPR:$dst),
1633                          (ins i32imm:$SIMM), NoItinerary,
1634                          "vmov.i32\t$dst, $SIMM", "",
1635                          [(set QPR:$dst, (v4i32 vmovImm32:$SIMM))]>;
1636
1637 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$dst),
1638                          (ins i64imm:$SIMM), NoItinerary,
1639                          "vmov.i64\t$dst, $SIMM", "",
1640                          [(set DPR:$dst, (v1i64 vmovImm64:$SIMM))]>;
1641 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$dst),
1642                          (ins i64imm:$SIMM), NoItinerary,
1643                          "vmov.i64\t$dst, $SIMM", "",
1644                          [(set QPR:$dst, (v2i64 vmovImm64:$SIMM))]>;
1645
1646 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
1647
1648 def VGETLNs8  : NVGetLane<0b11100101, 0b1011, 0b00,
1649                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1650                           NoItinerary, "vmov", ".s8\t$dst, $src[$lane]",
1651                           [(set GPR:$dst, (NEONvgetlanes (v8i8 DPR:$src),
1652                                            imm:$lane))]>;
1653 def VGETLNs16 : NVGetLane<0b11100001, 0b1011, 0b01,
1654                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1655                           NoItinerary, "vmov", ".s16\t$dst, $src[$lane]",
1656                           [(set GPR:$dst, (NEONvgetlanes (v4i16 DPR:$src),
1657                                            imm:$lane))]>;
1658 def VGETLNu8  : NVGetLane<0b11101101, 0b1011, 0b00,
1659                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1660                           NoItinerary, "vmov", ".u8\t$dst, $src[$lane]",
1661                           [(set GPR:$dst, (NEONvgetlaneu (v8i8 DPR:$src),
1662                                            imm:$lane))]>;
1663 def VGETLNu16 : NVGetLane<0b11101001, 0b1011, 0b01,
1664                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1665                           NoItinerary, "vmov", ".u16\t$dst, $src[$lane]",
1666                           [(set GPR:$dst, (NEONvgetlaneu (v4i16 DPR:$src),
1667                                            imm:$lane))]>;
1668 def VGETLNi32 : NVGetLane<0b11100001, 0b1011, 0b00,
1669                           (outs GPR:$dst), (ins DPR:$src, lane_cst:$lane),
1670                           NoItinerary, "vmov", ".32\t$dst, $src[$lane]",
1671                           [(set GPR:$dst, (extractelt (v2i32 DPR:$src),
1672                                            imm:$lane))]>;
1673 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
1674 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
1675           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
1676                            (DSubReg_i8_reg imm:$lane))),
1677                      (SubReg_i8_lane imm:$lane))>;
1678 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
1679           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
1680                              (DSubReg_i16_reg imm:$lane))),
1681                      (SubReg_i16_lane imm:$lane))>;
1682 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
1683           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
1684                            (DSubReg_i8_reg imm:$lane))),
1685                      (SubReg_i8_lane imm:$lane))>;
1686 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
1687           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
1688                              (DSubReg_i16_reg imm:$lane))),
1689                      (SubReg_i16_lane imm:$lane))>;
1690 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
1691           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
1692                              (DSubReg_i32_reg imm:$lane))),
1693                      (SubReg_i32_lane imm:$lane))>;
1694 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
1695           (EXTRACT_SUBREG QPR:$src1, (SSubReg_f32_reg imm:$src2))>;
1696 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
1697 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
1698 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
1699           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
1700
1701
1702 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
1703
1704 let Constraints = "$src1 = $dst" in {
1705 def VSETLNi8  : NVSetLane<0b11100100, 0b1011, 0b00, (outs DPR:$dst),
1706                           (ins DPR:$src1, GPR:$src2, lane_cst:$lane),
1707                           NoItinerary, "vmov", ".8\t$dst[$lane], $src2",
1708                           [(set DPR:$dst, (vector_insert (v8i8 DPR:$src1),
1709                                            GPR:$src2, imm:$lane))]>;
1710 def VSETLNi16 : NVSetLane<0b11100000, 0b1011, 0b01, (outs DPR:$dst),
1711                           (ins DPR:$src1, GPR:$src2, lane_cst:$lane),
1712                           NoItinerary, "vmov", ".16\t$dst[$lane], $src2",
1713                           [(set DPR:$dst, (vector_insert (v4i16 DPR:$src1),
1714                                            GPR:$src2, imm:$lane))]>;
1715 def VSETLNi32 : NVSetLane<0b11100000, 0b1011, 0b00, (outs DPR:$dst),
1716                           (ins DPR:$src1, GPR:$src2, lane_cst:$lane),
1717                           NoItinerary, "vmov", ".32\t$dst[$lane], $src2",
1718                           [(set DPR:$dst, (insertelt (v2i32 DPR:$src1),
1719                                            GPR:$src2, imm:$lane))]>;
1720 }
1721 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
1722           (v16i8 (INSERT_SUBREG QPR:$src1,
1723                   (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
1724                                    (DSubReg_i8_reg imm:$lane))),
1725                             GPR:$src2, (SubReg_i8_lane imm:$lane)),
1726                   (DSubReg_i8_reg imm:$lane)))>;
1727 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
1728           (v8i16 (INSERT_SUBREG QPR:$src1,
1729                   (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
1730                                      (DSubReg_i16_reg imm:$lane))),
1731                              GPR:$src2, (SubReg_i16_lane imm:$lane)),
1732                   (DSubReg_i16_reg imm:$lane)))>;
1733 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
1734           (v4i32 (INSERT_SUBREG QPR:$src1,
1735                   (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
1736                                      (DSubReg_i32_reg imm:$lane))),
1737                              GPR:$src2, (SubReg_i32_lane imm:$lane)),
1738                   (DSubReg_i32_reg imm:$lane)))>;
1739
1740 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
1741           (INSERT_SUBREG QPR:$src1, SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
1742
1743 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
1744 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
1745 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
1746           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
1747
1748 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
1749
1750 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
1751                        (vector_shuffle node:$lhs, node:$rhs), [{
1752   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
1753   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
1754 }]>;
1755
1756 class VDUPD<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
1757   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$dst), (ins GPR:$src),
1758           NoItinerary, "vdup", !strconcat(asmSize, "\t$dst, $src"),
1759           [(set DPR:$dst, (Ty (splat_lo (scalar_to_vector GPR:$src), undef)))]>;
1760 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string asmSize, ValueType Ty>
1761   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$dst), (ins GPR:$src),
1762           NoItinerary, "vdup", !strconcat(asmSize, "\t$dst, $src"),
1763           [(set QPR:$dst, (Ty (splat_lo (scalar_to_vector GPR:$src), undef)))]>;
1764
1765 def  VDUP8d   : VDUPD<0b11101100, 0b00, ".8", v8i8>;
1766 def  VDUP16d  : VDUPD<0b11101000, 0b01, ".16", v4i16>;
1767 def  VDUP32d  : VDUPD<0b11101000, 0b00, ".32", v2i32>;
1768 def  VDUP8q   : VDUPQ<0b11101110, 0b00, ".8", v16i8>;
1769 def  VDUP16q  : VDUPQ<0b11101010, 0b01, ".16", v8i16>;
1770 def  VDUP32q  : VDUPQ<0b11101010, 0b00, ".32", v4i32>;
1771
1772 def  VDUPfd   : NVDup<0b11101000, 0b1011, 0b00, (outs DPR:$dst), (ins GPR:$src),
1773                       NoItinerary, "vdup", ".32\t$dst, $src",
1774                       [(set DPR:$dst, (v2f32 (splat_lo
1775                                               (scalar_to_vector
1776                                                (f32 (bitconvert GPR:$src))),
1777                                               undef)))]>;
1778 def  VDUPfq   : NVDup<0b11101010, 0b1011, 0b00, (outs QPR:$dst), (ins GPR:$src),
1779                       NoItinerary, "vdup", ".32\t$dst, $src",
1780                       [(set QPR:$dst, (v4f32 (splat_lo
1781                                               (scalar_to_vector
1782                                                (f32 (bitconvert GPR:$src))),
1783                                               undef)))]>;
1784
1785 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
1786
1787 class VDUPLND<bits<2> op19_18, bits<2> op17_16, string OpcodeStr, ValueType Ty>
1788   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 0, 0,
1789         (outs DPR:$dst), (ins DPR:$src, lane_cst:$lane), NoItinerary,
1790         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
1791         [(set DPR:$dst, (Ty (NEONvduplane (Ty DPR:$src), imm:$lane)))]>;
1792
1793 class VDUPLNQ<bits<2> op19_18, bits<2> op17_16, string OpcodeStr,
1794               ValueType ResTy, ValueType OpTy>
1795   : N2V<0b11, 0b11, op19_18, op17_16, 0b11000, 1, 0,
1796         (outs QPR:$dst), (ins DPR:$src, lane_cst:$lane), NoItinerary,
1797         !strconcat(OpcodeStr, "\t$dst, $src[$lane]"), "",
1798         [(set QPR:$dst, (ResTy (NEONvduplane (OpTy DPR:$src), imm:$lane)))]>;
1799
1800 def VDUPLN8d  : VDUPLND<0b00, 0b01, "vdup.8", v8i8>;
1801 def VDUPLN16d : VDUPLND<0b00, 0b10, "vdup.16", v4i16>;
1802 def VDUPLN32d : VDUPLND<0b01, 0b00, "vdup.32", v2i32>;
1803 def VDUPLNfd  : VDUPLND<0b01, 0b00, "vdup.32", v2f32>;
1804 def VDUPLN8q  : VDUPLNQ<0b00, 0b01, "vdup.8", v16i8, v8i8>;
1805 def VDUPLN16q : VDUPLNQ<0b00, 0b10, "vdup.16", v8i16, v4i16>;
1806 def VDUPLN32q : VDUPLNQ<0b01, 0b00, "vdup.32", v4i32, v2i32>;
1807 def VDUPLNfq  : VDUPLNQ<0b01, 0b00, "vdup.32", v4f32, v2f32>;
1808
1809 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
1810           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
1811                                   (DSubReg_i8_reg imm:$lane))),
1812                            (SubReg_i8_lane imm:$lane)))>;
1813 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
1814           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
1815                                     (DSubReg_i16_reg imm:$lane))),
1816                             (SubReg_i16_lane imm:$lane)))>;
1817 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
1818           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
1819                                     (DSubReg_i32_reg imm:$lane))),
1820                             (SubReg_i32_lane imm:$lane)))>;
1821 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
1822           (v4f32 (VDUPLNfq (v2f32 (EXTRACT_SUBREG QPR:$src,
1823                                    (DSubReg_i32_reg imm:$lane))),
1824                            (SubReg_i32_lane imm:$lane)))>;
1825
1826 def VDUPfdf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 0, 0,
1827                     (outs DPR:$dst), (ins SPR:$src),
1828                     NoItinerary, "vdup.32\t$dst, ${src:lane}", "",
1829                     [(set DPR:$dst, (v2f32 (splat_lo
1830                                             (scalar_to_vector SPR:$src),
1831                                             undef)))]>;
1832
1833 def VDUPfqf   : N2V<0b11, 0b11, 0b01, 0b00, 0b11000, 1, 0,
1834                     (outs QPR:$dst), (ins SPR:$src),
1835                     NoItinerary, "vdup.32\t$dst, ${src:lane}", "",
1836                     [(set QPR:$dst, (v4f32 (splat_lo
1837                                             (scalar_to_vector SPR:$src),
1838                                             undef)))]>;
1839
1840 //   VMOVN    : Vector Narrowing Move
1841 defm VMOVN    : N2VNInt_HSD<0b11,0b11,0b10,0b00100,0,0, "vmovn.i",
1842                             int_arm_neon_vmovn>;
1843 //   VQMOVN   : Vector Saturating Narrowing Move
1844 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, "vqmovn.s",
1845                             int_arm_neon_vqmovns>;
1846 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, "vqmovn.u",
1847                             int_arm_neon_vqmovnu>;
1848 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, "vqmovun.s",
1849                             int_arm_neon_vqmovnsu>;
1850 //   VMOVL    : Vector Lengthening Move
1851 defm VMOVLs   : N2VLInt_QHS<0,1,0b1010,0,0,1, "vmovl.s", int_arm_neon_vmovls>;
1852 defm VMOVLu   : N2VLInt_QHS<1,1,0b1010,0,0,1, "vmovl.u", int_arm_neon_vmovlu>;
1853
1854 // Vector Conversions.
1855
1856 //   VCVT     : Vector Convert Between Floating-Point and Integers
1857 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
1858                      v2i32, v2f32, fp_to_sint>;
1859 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
1860                      v2i32, v2f32, fp_to_uint>;
1861 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
1862                      v2f32, v2i32, sint_to_fp>;
1863 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
1864                      v2f32, v2i32, uint_to_fp>;
1865
1866 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
1867                      v4i32, v4f32, fp_to_sint>;
1868 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
1869                      v4i32, v4f32, fp_to_uint>;
1870 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
1871                      v4f32, v4i32, sint_to_fp>;
1872 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
1873                      v4f32, v4i32, uint_to_fp>;
1874
1875 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
1876 // Note: Some of the opcode bits in the following VCVT instructions need to
1877 // be encoded based on the immed values.
1878 def VCVTf2xsd : N2VCvtD<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
1879                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
1880 def VCVTf2xud : N2VCvtD<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
1881                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
1882 def VCVTxs2fd : N2VCvtD<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
1883                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
1884 def VCVTxu2fd : N2VCvtD<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
1885                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
1886
1887 def VCVTf2xsq : N2VCvtQ<0, 1, 0b000000, 0b1111, 0, 1, "vcvt.s32.f32",
1888                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
1889 def VCVTf2xuq : N2VCvtQ<1, 1, 0b000000, 0b1111, 0, 1, "vcvt.u32.f32",
1890                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
1891 def VCVTxs2fq : N2VCvtQ<0, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.s32",
1892                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
1893 def VCVTxu2fq : N2VCvtQ<1, 1, 0b000000, 0b1110, 0, 1, "vcvt.f32.u32",
1894                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
1895
1896 // Vector Reverse.
1897
1898 //   VREV64   : Vector Reverse elements within 64-bit doublewords
1899
1900 class VREV64D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1901   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$dst),
1902         (ins DPR:$src), NoItinerary,
1903         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1904         [(set DPR:$dst, (Ty (NEONvrev64 (Ty DPR:$src))))]>;
1905 class VREV64Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1906   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$dst),
1907         (ins QPR:$src), NoItinerary,
1908         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1909         [(set QPR:$dst, (Ty (NEONvrev64 (Ty QPR:$src))))]>;
1910
1911 def VREV64d8  : VREV64D<0b00, "vrev64.8", v8i8>;
1912 def VREV64d16 : VREV64D<0b01, "vrev64.16", v4i16>;
1913 def VREV64d32 : VREV64D<0b10, "vrev64.32", v2i32>;
1914 def VREV64df  : VREV64D<0b10, "vrev64.32", v2f32>;
1915
1916 def VREV64q8  : VREV64Q<0b00, "vrev64.8", v16i8>;
1917 def VREV64q16 : VREV64Q<0b01, "vrev64.16", v8i16>;
1918 def VREV64q32 : VREV64Q<0b10, "vrev64.32", v4i32>;
1919 def VREV64qf  : VREV64Q<0b10, "vrev64.32", v4f32>;
1920
1921 //   VREV32   : Vector Reverse elements within 32-bit words
1922
1923 class VREV32D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1924   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$dst),
1925         (ins DPR:$src), NoItinerary,
1926         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1927         [(set DPR:$dst, (Ty (NEONvrev32 (Ty DPR:$src))))]>;
1928 class VREV32Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1929   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$dst),
1930         (ins QPR:$src), NoItinerary,
1931         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1932         [(set QPR:$dst, (Ty (NEONvrev32 (Ty QPR:$src))))]>;
1933
1934 def VREV32d8  : VREV32D<0b00, "vrev32.8", v8i8>;
1935 def VREV32d16 : VREV32D<0b01, "vrev32.16", v4i16>;
1936
1937 def VREV32q8  : VREV32Q<0b00, "vrev32.8", v16i8>;
1938 def VREV32q16 : VREV32Q<0b01, "vrev32.16", v8i16>;
1939
1940 //   VREV16   : Vector Reverse elements within 16-bit halfwords
1941
1942 class VREV16D<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1943   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$dst),
1944         (ins DPR:$src), NoItinerary,
1945         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1946         [(set DPR:$dst, (Ty (NEONvrev16 (Ty DPR:$src))))]>;
1947 class VREV16Q<bits<2> op19_18, string OpcodeStr, ValueType Ty>
1948   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$dst),
1949         (ins QPR:$src), NoItinerary,
1950         !strconcat(OpcodeStr, "\t$dst, $src"), "",
1951         [(set QPR:$dst, (Ty (NEONvrev16 (Ty QPR:$src))))]>;
1952
1953 def VREV16d8  : VREV16D<0b00, "vrev16.8", v8i8>;
1954 def VREV16q8  : VREV16Q<0b00, "vrev16.8", v16i8>;
1955
1956 //   VTRN     : Vector Transpose
1957
1958 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn.8">;
1959 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn.16">;
1960 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn.32">;
1961
1962 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, "vtrn.8">;
1963 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, "vtrn.16">;
1964 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, "vtrn.32">;
1965
1966 //   VUZP     : Vector Unzip (Deinterleave)
1967
1968 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp.8">;
1969 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp.16">;
1970 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp.32">;
1971
1972 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, "vuzp.8">;
1973 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, "vuzp.16">;
1974 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, "vuzp.32">;
1975
1976 //   VZIP     : Vector Zip (Interleave)
1977
1978 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip.8">;
1979 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip.16">;
1980 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip.32">;
1981
1982 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, "vzip.8">;
1983 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, "vzip.16">;
1984 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, "vzip.32">;
1985
1986 // Vector Table Lookup and Table Extension.
1987
1988 //   VTBL     : Vector Table Lookup
1989 def  VTBL1
1990   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$dst),
1991         (ins DPR:$tbl1, DPR:$src), NoItinerary,
1992         "vtbl.8\t$dst, \\{$tbl1\\}, $src", "",
1993         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl1 DPR:$tbl1, DPR:$src)))]>;
1994 def  VTBL2
1995   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$dst),
1996         (ins DPR:$tbl1, DPR:$tbl2, DPR:$src), NoItinerary,
1997         "vtbl.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "",
1998         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl2
1999                                DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2000 def  VTBL3
2001   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$dst),
2002         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NoItinerary,
2003         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "",
2004         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl3
2005                                DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2006 def  VTBL4
2007   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$dst),
2008         (ins DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NoItinerary,
2009         "vtbl.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "",
2010         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbl4 DPR:$tbl1, DPR:$tbl2,
2011                                DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2012
2013 //   VTBX     : Vector Table Extension
2014 def  VTBX1
2015   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$dst),
2016         (ins DPR:$orig, DPR:$tbl1, DPR:$src), NoItinerary,
2017         "vtbx.8\t$dst, \\{$tbl1\\}, $src", "$orig = $dst",
2018         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx1
2019                                DPR:$orig, DPR:$tbl1, DPR:$src)))]>;
2020 def  VTBX2
2021   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$dst),
2022         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src), NoItinerary,
2023         "vtbx.8\t$dst, \\{$tbl1,$tbl2\\}, $src", "$orig = $dst",
2024         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx2
2025                                DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$src)))]>;
2026 def  VTBX3
2027   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$dst),
2028         (ins DPR:$orig, DPR:$tbl1, DPR:$tbl2, DPR:$tbl3, DPR:$src), NoItinerary,
2029         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3\\}, $src", "$orig = $dst",
2030         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx3 DPR:$orig, DPR:$tbl1,
2031                                DPR:$tbl2, DPR:$tbl3, DPR:$src)))]>;
2032 def  VTBX4
2033   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$dst), (ins DPR:$orig, DPR:$tbl1,
2034         DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src), NoItinerary,
2035         "vtbx.8\t$dst, \\{$tbl1,$tbl2,$tbl3,$tbl4\\}, $src", "$orig = $dst",
2036         [(set DPR:$dst, (v8i8 (int_arm_neon_vtbx4 DPR:$orig, DPR:$tbl1,
2037                                DPR:$tbl2, DPR:$tbl3, DPR:$tbl4, DPR:$src)))]>;
2038
2039 //===----------------------------------------------------------------------===//
2040 // NEON instructions for single-precision FP math
2041 //===----------------------------------------------------------------------===//
2042
2043 // These need separate instructions because they must use DPR_VFP2 register
2044 // class which have SPR sub-registers.
2045
2046 // Vector Add Operations used for single-precision FP
2047 let neverHasSideEffects = 1 in
2048 def VADDfd_sfp : N3VDs<0, 0, 0b00, 0b1101, 0, "vadd.f32", v2f32, v2f32, fadd,1>;
2049 def : N3VDsPat<fadd, VADDfd_sfp>;
2050
2051 // Vector Sub Operations used for single-precision FP
2052 let neverHasSideEffects = 1 in
2053 def VSUBfd_sfp : N3VDs<0, 0, 0b10, 0b1101, 0, "vsub.f32", v2f32, v2f32, fsub,0>;
2054 def : N3VDsPat<fsub, VSUBfd_sfp>;
2055
2056 // Vector Multiply Operations used for single-precision FP
2057 let neverHasSideEffects = 1 in
2058 def VMULfd_sfp : N3VDs<1, 0, 0b00, 0b1101, 1, "vmul.f32", v2f32, v2f32, fmul,1>;
2059 def : N3VDsPat<fmul, VMULfd_sfp>;
2060
2061 // Vector Multiply-Accumulate/Subtract used for single-precision FP
2062 let neverHasSideEffects = 1 in
2063 def VMLAfd_sfp : N3VDMulOps<0, 0, 0b00, 0b1101, 1, "vmla.f32", v2f32,fmul,fadd>;
2064 def : N3VDMulOpsPat<fmul, fadd, VMLAfd_sfp>;
2065
2066 let neverHasSideEffects = 1 in
2067 def VMLSfd_sfp : N3VDMulOps<0, 0, 0b10, 0b1101, 1, "vmls.f32", v2f32,fmul,fsub>;
2068 def : N3VDMulOpsPat<fmul, fsub, VMLSfd_sfp>;
2069
2070 // Vector Absolute used for single-precision FP
2071 let neverHasSideEffects = 1 in
2072 def  VABSfd_sfp : N2VDInts<0b11, 0b11, 0b10, 0b01, 0b01110, 0, "vabs.f32",
2073                            v2f32, v2f32, int_arm_neon_vabs>;
2074 def : N2VDIntsPat<fabs, VABSfd_sfp>;
2075
2076 // Vector Negate used for single-precision FP
2077 let neverHasSideEffects = 1 in
2078 def  VNEGf32d_sfp : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
2079                         (outs DPR_VFP2:$dst), (ins DPR_VFP2:$src), NoItinerary,
2080                         "vneg.f32\t$dst, $src", "", []>;
2081 def : N2VDIntsPat<fneg, VNEGf32d_sfp>;
2082
2083 // Vector Convert between single-precision FP and integer
2084 let neverHasSideEffects = 1 in
2085 def  VCVTf2sd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt.s32.f32",
2086                           v2i32, v2f32, fp_to_sint>;
2087 def : N2VDsPat<arm_ftosi, f32, v2f32, VCVTf2sd_sfp>;
2088
2089 let neverHasSideEffects = 1 in
2090 def  VCVTf2ud_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt.u32.f32",
2091                           v2i32, v2f32, fp_to_uint>;
2092 def : N2VDsPat<arm_ftoui, f32, v2f32, VCVTf2ud_sfp>;
2093
2094 let neverHasSideEffects = 1 in
2095 def  VCVTs2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt.f32.s32",
2096                           v2f32, v2i32, sint_to_fp>;
2097 def : N2VDsPat<arm_sitof, f32, v2i32, VCVTs2fd_sfp>;
2098
2099 let neverHasSideEffects = 1 in
2100 def  VCVTu2fd_sfp : N2VDs<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt.f32.u32",
2101                           v2f32, v2i32, uint_to_fp>;
2102 def : N2VDsPat<arm_uitof, f32, v2i32, VCVTu2fd_sfp>;
2103
2104 //===----------------------------------------------------------------------===//
2105 // Non-Instruction Patterns
2106 //===----------------------------------------------------------------------===//
2107
2108 // bit_convert
2109 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
2110 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
2111 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
2112 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
2113 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
2114 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
2115 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
2116 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
2117 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
2118 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
2119 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
2120 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
2121 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
2122 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
2123 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
2124 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
2125 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
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2127 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
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2139
2140 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
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