lib/Target/ARM/ARMInstrNEON.td

   1 //===- ARMInstrNEON.td - NEON support for ARM -----------------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  43 def nImmVMOVI32Neg : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  46 }
  47 def nImmVMOVF32 : Operand<i32> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  52 def nImmSplatI64 : Operand<i32> {
  53   let PrintMethod = "printNEONModImmOperand";
  54   let ParserMatchClass = nImmSplatI64AsmOperand;
  55 }
  56
  57 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  58 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  59 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  60 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  61   return ((uint64_t)Imm) < 8;
  62 }]> {
  63   let ParserMatchClass = VectorIndex8Operand;
  64   let PrintMethod = "printVectorIndex";
  65   let MIOperandInfo = (ops i32imm);
  66 }
  67 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  68   return ((uint64_t)Imm) < 4;
  69 }]> {
  70   let ParserMatchClass = VectorIndex16Operand;
  71   let PrintMethod = "printVectorIndex";
  72   let MIOperandInfo = (ops i32imm);
  73 }
  74 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  75   return ((uint64_t)Imm) < 2;
  76 }]> {
  77   let ParserMatchClass = VectorIndex32Operand;
  78   let PrintMethod = "printVectorIndex";
  79   let MIOperandInfo = (ops i32imm);
  80 }
  81
  82 // Register list of one D register.
  83 def VecListOneDAsmOperand : AsmOperandClass {
  84   let Name = "VecListOneD";
  85   let ParserMethod = "parseVectorList";
  86   let RenderMethod = "addVecListOperands";
  87 }
  88 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  89   let ParserMatchClass = VecListOneDAsmOperand;
  90 }
  91 // Register list of two sequential D registers.
  92 def VecListTwoDAsmOperand : AsmOperandClass {
  93   let Name = "VecListTwoD";
  94   let ParserMethod = "parseVectorList";
  95   let RenderMethod = "addVecListOperands";
  96 }
  97 def VecListTwoD : RegisterOperand<DPR, "printVectorListTwo"> {
  98   let ParserMatchClass = VecListTwoDAsmOperand;
  99 }
 100 // Register list of three sequential D registers.
 101 def VecListThreeDAsmOperand : AsmOperandClass {
 102   let Name = "VecListThreeD";
 103   let ParserMethod = "parseVectorList";
 104   let RenderMethod = "addVecListOperands";
 105 }
 106 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 107   let ParserMatchClass = VecListThreeDAsmOperand;
 108 }
 109 // Register list of four sequential D registers.
 110 def VecListFourDAsmOperand : AsmOperandClass {
 111   let Name = "VecListFourD";
 112   let ParserMethod = "parseVectorList";
 113   let RenderMethod = "addVecListOperands";
 114 }
 115 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 116   let ParserMatchClass = VecListFourDAsmOperand;
 117 }
 118 // Register list of two D registers spaced by 2 (two sequential Q registers).
 119 def VecListTwoQAsmOperand : AsmOperandClass {
 120   let Name = "VecListTwoQ";
 121   let ParserMethod = "parseVectorList";
 122   let RenderMethod = "addVecListOperands";
 123 }
 124 def VecListTwoQ : RegisterOperand<DPR, "printVectorListTwoSpaced"> {
 125   let ParserMatchClass = VecListTwoQAsmOperand;
 126 }
 127
 128 // Register list of one D register, with "all lanes" subscripting.
 129 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 130   let Name = "VecListOneDAllLanes";
 131   let ParserMethod = "parseVectorList";
 132   let RenderMethod = "addVecListOperands";
 133 }
 134 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 135   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 136 }
 137 // Register list of two D registers, with "all lanes" subscripting.
 138 def VecListTwoDAllLanesAsmOperand : AsmOperandClass {
 139   let Name = "VecListTwoDAllLanes";
 140   let ParserMethod = "parseVectorList";
 141   let RenderMethod = "addVecListOperands";
 142 }
 143 def VecListTwoDAllLanes : RegisterOperand<DPR, "printVectorListTwoAllLanes"> {
 144   let ParserMatchClass = VecListTwoDAllLanesAsmOperand;
 145 }
 146 // Register list of two D registers spaced by 2 (two sequential Q registers).
 147 def VecListTwoQAllLanesAsmOperand : AsmOperandClass {
 148   let Name = "VecListTwoQAllLanes";
 149   let ParserMethod = "parseVectorList";
 150   let RenderMethod = "addVecListOperands";
 151 }
 152 def VecListTwoQAllLanes : RegisterOperand<DPR,
 153                                          "printVectorListTwoSpacedAllLanes"> {
 154   let ParserMatchClass = VecListTwoQAllLanesAsmOperand;
 155 }
 156
 157 // Register list of one D register, with byte lane subscripting.
 158 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 159   let Name = "VecListOneDByteIndexed";
 160   let ParserMethod = "parseVectorList";
 161   let RenderMethod = "addVecListIndexedOperands";
 162 }
 163 def VecListOneDByteIndexed : Operand<i32> {
 164   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 165   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 166 }
 167 // ...with half-word lane subscripting.
 168 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 169   let Name = "VecListOneDHWordIndexed";
 170   let ParserMethod = "parseVectorList";
 171   let RenderMethod = "addVecListIndexedOperands";
 172 }
 173 def VecListOneDHWordIndexed : Operand<i32> {
 174   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 175   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 176 }
 177 // ...with word lane subscripting.
 178 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 179   let Name = "VecListOneDWordIndexed";
 180   let ParserMethod = "parseVectorList";
 181   let RenderMethod = "addVecListIndexedOperands";
 182 }
 183 def VecListOneDWordIndexed : Operand<i32> {
 184   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 185   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 186 }
 187 // Register list of two D registers with byte lane subscripting.
 188 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 189   let Name = "VecListTwoDByteIndexed";
 190   let ParserMethod = "parseVectorList";
 191   let RenderMethod = "addVecListIndexedOperands";
 192 }
 193 def VecListTwoDByteIndexed : Operand<i32> {
 194   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 195   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 196 }
 197 // ...with half-word lane subscripting.
 198 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 199   let Name = "VecListTwoDHWordIndexed";
 200   let ParserMethod = "parseVectorList";
 201   let RenderMethod = "addVecListIndexedOperands";
 202 }
 203 def VecListTwoDHWordIndexed : Operand<i32> {
 204   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 205   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 206 }
 207 // ...with word lane subscripting.
 208 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 209   let Name = "VecListTwoDWordIndexed";
 210   let ParserMethod = "parseVectorList";
 211   let RenderMethod = "addVecListIndexedOperands";
 212 }
 213 def VecListTwoDWordIndexed : Operand<i32> {
 214   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 215   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 216 }
 217 // Register list of two Q registers with half-word lane subscripting.
 218 def VecListTwoQHWordIndexAsmOperand : AsmOperandClass {
 219   let Name = "VecListTwoQHWordIndexed";
 220   let ParserMethod = "parseVectorList";
 221   let RenderMethod = "addVecListIndexedOperands";
 222 }
 223 def VecListTwoQHWordIndexed : Operand<i32> {
 224   let ParserMatchClass = VecListTwoQHWordIndexAsmOperand;
 225   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 226 }
 227 // ...with word lane subscripting.
 228 def VecListTwoQWordIndexAsmOperand : AsmOperandClass {
 229   let Name = "VecListTwoQWordIndexed";
 230   let ParserMethod = "parseVectorList";
 231   let RenderMethod = "addVecListIndexedOperands";
 232 }
 233 def VecListTwoQWordIndexed : Operand<i32> {
 234   let ParserMatchClass = VecListTwoQWordIndexAsmOperand;
 235   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 236 }
 237
 238 //===----------------------------------------------------------------------===//
 239 // NEON-specific DAG Nodes.
 240 //===----------------------------------------------------------------------===//
 241
 242 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 243 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 244
 245 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 246 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 247 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 248 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 249 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 250 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 251 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 252 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 253 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 254 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 255 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 256
 257 // Types for vector shift by immediates.  The "SHX" version is for long and
 258 // narrow operations where the source and destination vectors have different
 259 // types.  The "SHINS" version is for shift and insert operations.
 260 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 261                                          SDTCisVT<2, i32>]>;
 262 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 263                                          SDTCisVT<2, i32>]>;
 264 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 265                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 266
 267 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 268 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 269 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 270 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 271 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 272 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 273 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 274
 275 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 276 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 277 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 278
 279 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 280 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 281 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 282 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 283 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 284 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 285
 286 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 287 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 288 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 289
 290 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 291 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 292
 293 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 294                                          SDTCisVT<2, i32>]>;
 295 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 296 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 297
 298 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 299 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 300 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 301 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 302
 303 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 304                                            SDTCisVT<2, i32>]>;
 305 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 306 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 307
 308 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 309                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 310                                                 SDTCisSameAs<0, 1>,
 311                                                 SDTCisSameAs<0, 2>,
 312                                                 SDTCisSameAs<0, 3>]>>;
 313
 314 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 315
 316 // VDUPLANE can produce a quad-register result from a double-register source,
 317 // so the result is not constrained to match the source.
 318 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 319                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 320                                                 SDTCisVT<2, i32>]>>;
 321
 322 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 323                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 324 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 325
 326 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 327 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 328 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 329 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 330
 331 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 332                                          SDTCisSameAs<0, 2>,
 333                                          SDTCisSameAs<0, 3>]>;
 334 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 335 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 336 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 337
 338 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 339                                          SDTCisSameAs<1, 2>]>;
 340 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 341 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 342
 343 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 344                                          SDTCisSameAs<0, 2>]>;
 345 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 346 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 347
 348 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 349   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 350   unsigned EltBits = 0;
 351   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 352   return (EltBits == 32 && EltVal == 0);
 353 }]>;
 354
 355 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 356   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 357   unsigned EltBits = 0;
 358   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 359   return (EltBits == 8 && EltVal == 0xff);
 360 }]>;
 361
 362 //===----------------------------------------------------------------------===//
 363 // NEON load / store instructions
 364 //===----------------------------------------------------------------------===//
 365
 366 // Use VLDM to load a Q register as a D register pair.
 367 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 368 def VLDMQIA
 369   : PseudoVFPLdStM<(outs QPR:$dst), (ins GPR:$Rn),
 370                     IIC_fpLoad_m, "",
 371                    [(set QPR:$dst, (v2f64 (load GPR:$Rn)))]>;
 372
 373 // Use VSTM to store a Q register as a D register pair.
 374 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 375 def VSTMQIA
 376   : PseudoVFPLdStM<(outs), (ins QPR:$src, GPR:$Rn),
 377                     IIC_fpStore_m, "",
 378                    [(store (v2f64 QPR:$src), GPR:$Rn)]>;
 379
 380 // Classes for VLD* pseudo-instructions with multi-register operands.
 381 // These are expanded to real instructions after register allocation.
 382 class VLDQPseudo<InstrItinClass itin>
 383   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 384 class VLDQWBPseudo<InstrItinClass itin>
 385   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 386                 (ins addrmode6:$addr, am6offset:$offset), itin,
 387                 "$addr.addr = $wb">;
 388 class VLDQWBfixedPseudo<InstrItinClass itin>
 389   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 390                 (ins addrmode6:$addr), itin,
 391                 "$addr.addr = $wb">;
 392 class VLDQWBregisterPseudo<InstrItinClass itin>
 393   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 394                 (ins addrmode6:$addr, rGPR:$offset), itin,
 395                 "$addr.addr = $wb">;
 396
 397 class VLDQQPseudo<InstrItinClass itin>
 398   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 399 class VLDQQWBPseudo<InstrItinClass itin>
 400   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 401                 (ins addrmode6:$addr, am6offset:$offset), itin,
 402                 "$addr.addr = $wb">;
 403 class VLDQQWBfixedPseudo<InstrItinClass itin>
 404   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 405                 (ins addrmode6:$addr), itin,
 406                 "$addr.addr = $wb">;
 407 class VLDQQWBregisterPseudo<InstrItinClass itin>
 408   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 409                 (ins addrmode6:$addr, rGPR:$offset), itin,
 410                 "$addr.addr = $wb">;
 411
 412
 413 class VLDQQQQPseudo<InstrItinClass itin>
 414   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 415                 "$src = $dst">;
 416 class VLDQQQQWBPseudo<InstrItinClass itin>
 417   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 418                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 419                 "$addr.addr = $wb, $src = $dst">;
 420
 421 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 422
 423 //   VLD1     : Vector Load (multiple single elements)
 424 class VLD1D<bits<4> op7_4, string Dt>
 425   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 426           (ins addrmode6:$Rn), IIC_VLD1,
 427           "vld1", Dt, "$Vd, $Rn", "", []> {
 428   let Rm = 0b1111;
 429   let Inst{4} = Rn{4};
 430   let DecoderMethod = "DecodeVLDInstruction";
 431 }
 432 class VLD1Q<bits<4> op7_4, string Dt>
 433   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd),
 434           (ins addrmode6:$Rn), IIC_VLD1x2,
 435           "vld1", Dt, "$Vd, $Rn", "", []> {
 436   let Rm = 0b1111;
 437   let Inst{5-4} = Rn{5-4};
 438   let DecoderMethod = "DecodeVLDInstruction";
 439 }
 440
 441 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 442 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 443 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 444 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 445
 446 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 447 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 448 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 449 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 450
 451 def  VLD1q8Pseudo  : VLDQPseudo<IIC_VLD1x2>;
 452 def  VLD1q16Pseudo : VLDQPseudo<IIC_VLD1x2>;
 453 def  VLD1q32Pseudo : VLDQPseudo<IIC_VLD1x2>;
 454 def  VLD1q64Pseudo : VLDQPseudo<IIC_VLD1x2>;
 455
 456 // ...with address register writeback:
 457 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 458   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 459                      (ins addrmode6:$Rn), IIC_VLD1u,
 460                      "vld1", Dt, "$Vd, $Rn!",
 461                      "$Rn.addr = $wb", []> {
 462     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 463     let Inst{4} = Rn{4};
 464     let DecoderMethod = "DecodeVLDInstruction";
 465     let AsmMatchConverter = "cvtVLDwbFixed";
 466   }
 467   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 468                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 469                         "vld1", Dt, "$Vd, $Rn, $Rm",
 470                         "$Rn.addr = $wb", []> {
 471     let Inst{4} = Rn{4};
 472     let DecoderMethod = "DecodeVLDInstruction";
 473     let AsmMatchConverter = "cvtVLDwbRegister";
 474   }
 475 }
 476 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 477   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 478                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 479                      "vld1", Dt, "$Vd, $Rn!",
 480                      "$Rn.addr = $wb", []> {
 481     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 482     let Inst{5-4} = Rn{5-4};
 483     let DecoderMethod = "DecodeVLDInstruction";
 484     let AsmMatchConverter = "cvtVLDwbFixed";
 485   }
 486   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListTwoD:$Vd, GPR:$wb),
 487                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 488                         "vld1", Dt, "$Vd, $Rn, $Rm",
 489                         "$Rn.addr = $wb", []> {
 490     let Inst{5-4} = Rn{5-4};
 491     let DecoderMethod = "DecodeVLDInstruction";
 492     let AsmMatchConverter = "cvtVLDwbRegister";
 493   }
 494 }
 495
 496 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 497 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 498 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 499 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 500 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 501 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 502 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 503 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 504
 505 def VLD1q8PseudoWB_fixed  : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 506 def VLD1q16PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 507 def VLD1q32PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 508 def VLD1q64PseudoWB_fixed : VLDQWBfixedPseudo<IIC_VLD1x2u>;
 509 def VLD1q8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 510 def VLD1q16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 511 def VLD1q32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 512 def VLD1q64PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1x2u>;
 513
 514 // ...with 3 registers
 515 class VLD1D3<bits<4> op7_4, string Dt>
 516   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 517           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 518           "$Vd, $Rn", "", []> {
 519   let Rm = 0b1111;
 520   let Inst{4} = Rn{4};
 521   let DecoderMethod = "DecodeVLDInstruction";
 522 }
 523 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 524   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 525                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 526                      "vld1", Dt, "$Vd, $Rn!",
 527                      "$Rn.addr = $wb", []> {
 528     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 529     let Inst{4} = Rn{4};
 530     let DecoderMethod = "DecodeVLDInstruction";
 531     let AsmMatchConverter = "cvtVLDwbFixed";
 532   }
 533   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 534                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 535                         "vld1", Dt, "$Vd, $Rn, $Rm",
 536                         "$Rn.addr = $wb", []> {
 537     let Inst{4} = Rn{4};
 538     let DecoderMethod = "DecodeVLDInstruction";
 539     let AsmMatchConverter = "cvtVLDwbRegister";
 540   }
 541 }
 542
 543 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 544 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 545 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 546 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 547
 548 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 549 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 550 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 551 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 552
 553 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 554
 555 // ...with 4 registers
 556 class VLD1D4<bits<4> op7_4, string Dt>
 557   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 558           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 559           "$Vd, $Rn", "", []> {
 560   let Rm = 0b1111;
 561   let Inst{5-4} = Rn{5-4};
 562   let DecoderMethod = "DecodeVLDInstruction";
 563 }
 564 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 565   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 566                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 567                      "vld1", Dt, "$Vd, $Rn!",
 568                      "$Rn.addr = $wb", []> {
 569     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 570     let Inst{5-4} = Rn{5-4};
 571     let DecoderMethod = "DecodeVLDInstruction";
 572     let AsmMatchConverter = "cvtVLDwbFixed";
 573   }
 574   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 575                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 576                         "vld1", Dt, "$Vd, $Rn, $Rm",
 577                         "$Rn.addr = $wb", []> {
 578     let Inst{5-4} = Rn{5-4};
 579     let DecoderMethod = "DecodeVLDInstruction";
 580     let AsmMatchConverter = "cvtVLDwbRegister";
 581   }
 582 }
 583
 584 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 585 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 586 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 587 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 588
 589 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 590 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 591 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 592 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 593
 594 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 595
 596 //   VLD2     : Vector Load (multiple 2-element structures)
 597 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 598            InstrItinClass itin>
 599   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 600           (ins addrmode6:$Rn), itin,
 601           "vld2", Dt, "$Vd, $Rn", "", []> {
 602   let Rm = 0b1111;
 603   let Inst{5-4} = Rn{5-4};
 604   let DecoderMethod = "DecodeVLDInstruction";
 605 }
 606
 607 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListTwoD, IIC_VLD2>;
 608 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VLD2>;
 609 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VLD2>;
 610
 611 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 612 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 613 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 614
 615 def  VLD2d8Pseudo  : VLDQPseudo<IIC_VLD2>;
 616 def  VLD2d16Pseudo : VLDQPseudo<IIC_VLD2>;
 617 def  VLD2d32Pseudo : VLDQPseudo<IIC_VLD2>;
 618
 619 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 620 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 621 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 622
 623 // ...with address register writeback:
 624 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 625                   RegisterOperand VdTy, InstrItinClass itin> {
 626   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 627                      (ins addrmode6:$Rn), itin,
 628                      "vld2", Dt, "$Vd, $Rn!",
 629                      "$Rn.addr = $wb", []> {
 630     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 631     let Inst{5-4} = Rn{5-4};
 632     let DecoderMethod = "DecodeVLDInstruction";
 633     let AsmMatchConverter = "cvtVLDwbFixed";
 634   }
 635   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 636                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 637                         "vld2", Dt, "$Vd, $Rn, $Rm",
 638                         "$Rn.addr = $wb", []> {
 639     let Inst{5-4} = Rn{5-4};
 640     let DecoderMethod = "DecodeVLDInstruction";
 641     let AsmMatchConverter = "cvtVLDwbRegister";
 642   }
 643 }
 644
 645 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListTwoD, IIC_VLD2u>;
 646 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VLD2u>;
 647 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VLD2u>;
 648
 649 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 650 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 651 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 652
 653 def VLD2d8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD2u>;
 654 def VLD2d16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD2u>;
 655 def VLD2d32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD2u>;
 656 def VLD2d8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD2u>;
 657 def VLD2d16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2u>;
 658 def VLD2d32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2u>;
 659
 660 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 661 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 662 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 663 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 664 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 665 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 666
 667 // ...with double-spaced registers
 668 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2>;
 669 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2>;
 670 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2>;
 671 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListTwoQ, IIC_VLD2u>;
 672 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VLD2u>;
 673 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VLD2u>;
 674
 675 //   VLD3     : Vector Load (multiple 3-element structures)
 676 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 677   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 678           (ins addrmode6:$Rn), IIC_VLD3,
 679           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 680   let Rm = 0b1111;
 681   let Inst{4} = Rn{4};
 682   let DecoderMethod = "DecodeVLDInstruction";
 683 }
 684
 685 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 686 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 687 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 688
 689 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 690 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 691 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 692
 693 // ...with address register writeback:
 694 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 695   : NLdSt<0, 0b10, op11_8, op7_4,
 696           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 697           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 698           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 699           "$Rn.addr = $wb", []> {
 700   let Inst{4} = Rn{4};
 701   let DecoderMethod = "DecodeVLDInstruction";
 702 }
 703
 704 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 705 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 706 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 707
 708 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 709 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 710 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 711
 712 // ...with double-spaced registers:
 713 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 714 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 715 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 716 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 717 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 718 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 719
 720 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 721 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 722 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 723
 724 // ...alternate versions to be allocated odd register numbers:
 725 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 726 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 727 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 728
 729 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 730 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 731 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 732
 733 //   VLD4     : Vector Load (multiple 4-element structures)
 734 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 735   : NLdSt<0, 0b10, op11_8, op7_4,
 736           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 737           (ins addrmode6:$Rn), IIC_VLD4,
 738           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 739   let Rm = 0b1111;
 740   let Inst{5-4} = Rn{5-4};
 741   let DecoderMethod = "DecodeVLDInstruction";
 742 }
 743
 744 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 745 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 746 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 747
 748 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 749 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 750 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 751
 752 // ...with address register writeback:
 753 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 754   : NLdSt<0, 0b10, op11_8, op7_4,
 755           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 756           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 757           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 758           "$Rn.addr = $wb", []> {
 759   let Inst{5-4} = Rn{5-4};
 760   let DecoderMethod = "DecodeVLDInstruction";
 761 }
 762
 763 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 764 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 765 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 766
 767 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 768 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 769 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 770
 771 // ...with double-spaced registers:
 772 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 773 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 774 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 775 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 776 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 777 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 778
 779 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 780 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 781 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 782
 783 // ...alternate versions to be allocated odd register numbers:
 784 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 785 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 786 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 787
 788 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 789 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 790 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 791
 792 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 793
 794 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 795 // These are expanded to real instructions after register allocation.
 796 class VLDQLNPseudo<InstrItinClass itin>
 797   : PseudoNLdSt<(outs QPR:$dst),
 798                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 799                 itin, "$src = $dst">;
 800 class VLDQLNWBPseudo<InstrItinClass itin>
 801   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 802                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 803                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 804 class VLDQQLNPseudo<InstrItinClass itin>
 805   : PseudoNLdSt<(outs QQPR:$dst),
 806                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 807                 itin, "$src = $dst">;
 808 class VLDQQLNWBPseudo<InstrItinClass itin>
 809   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 810                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 811                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 812 class VLDQQQQLNPseudo<InstrItinClass itin>
 813   : PseudoNLdSt<(outs QQQQPR:$dst),
 814                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 815                 itin, "$src = $dst">;
 816 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 817   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 818                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 819                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 820
 821 //   VLD1LN   : Vector Load (single element to one lane)
 822 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 823              PatFrag LoadOp>
 824   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 825           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 826           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 827           "$src = $Vd",
 828           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 829                                          (i32 (LoadOp addrmode6:$Rn)),
 830                                          imm:$lane))]> {
 831   let Rm = 0b1111;
 832   let DecoderMethod = "DecodeVLD1LN";
 833 }
 834 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 835              PatFrag LoadOp>
 836   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 837           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 838           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 839           "$src = $Vd",
 840           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 841                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 842                                          imm:$lane))]> {
 843   let Rm = 0b1111;
 844   let DecoderMethod = "DecodeVLD1LN";
 845 }
 846 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 847   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 848                                                (i32 (LoadOp addrmode6:$addr)),
 849                                                imm:$lane))];
 850 }
 851
 852 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 853   let Inst{7-5} = lane{2-0};
 854 }
 855 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 856   let Inst{7-6} = lane{1-0};
 857   let Inst{5-4} = Rn{5-4};
 858 }
 859 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 860   let Inst{7} = lane{0};
 861   let Inst{5-4} = Rn{5-4};
 862 }
 863
 864 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
 865 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
 866 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
 867
 868 def : Pat<(vector_insert (v2f32 DPR:$src),
 869                          (f32 (load addrmode6:$addr)), imm:$lane),
 870           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
 871 def : Pat<(vector_insert (v4f32 QPR:$src),
 872                          (f32 (load addrmode6:$addr)), imm:$lane),
 873           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
 874
 875 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 876
 877 // ...with address register writeback:
 878 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 879   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
 880           (ins addrmode6:$Rn, am6offset:$Rm,
 881            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
 882           "\\{$Vd[$lane]\\}, $Rn$Rm",
 883           "$src = $Vd, $Rn.addr = $wb", []> {
 884   let DecoderMethod = "DecodeVLD1LN";
 885 }
 886
 887 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
 888   let Inst{7-5} = lane{2-0};
 889 }
 890 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
 891   let Inst{7-6} = lane{1-0};
 892   let Inst{4}   = Rn{4};
 893 }
 894 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
 895   let Inst{7} = lane{0};
 896   let Inst{5} = Rn{4};
 897   let Inst{4} = Rn{4};
 898 }
 899
 900 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
 901 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 902 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
 903
 904 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
 905 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 906   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
 907           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
 908           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
 909           "$src1 = $Vd, $src2 = $dst2", []> {
 910   let Rm = 0b1111;
 911   let Inst{4}   = Rn{4};
 912   let DecoderMethod = "DecodeVLD2LN";
 913 }
 914
 915 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
 916   let Inst{7-5} = lane{2-0};
 917 }
 918 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
 919   let Inst{7-6} = lane{1-0};
 920 }
 921 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
 922   let Inst{7} = lane{0};
 923 }
 924
 925 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
 926 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 927 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
 928
 929 // ...with double-spaced registers:
 930 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
 931   let Inst{7-6} = lane{1-0};
 932 }
 933 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
 934   let Inst{7} = lane{0};
 935 }
 936
 937 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 938 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
 939
 940 // ...with address register writeback:
 941 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 942   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
 943           (ins addrmode6:$Rn, am6offset:$Rm,
 944            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
 945           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
 946           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
 947   let Inst{4}   = Rn{4};
 948   let DecoderMethod = "DecodeVLD2LN";
 949 }
 950
 951 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
 952   let Inst{7-5} = lane{2-0};
 953 }
 954 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
 955   let Inst{7-6} = lane{1-0};
 956 }
 957 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
 958   let Inst{7} = lane{0};
 959 }
 960
 961 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
 962 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 963 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
 964
 965 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
 966   let Inst{7-6} = lane{1-0};
 967 }
 968 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
 969   let Inst{7} = lane{0};
 970 }
 971
 972 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 973 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
 974
 975 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
 976 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
 977   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 978           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
 979           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
 980           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
 981           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
 982   let Rm = 0b1111;
 983   let DecoderMethod = "DecodeVLD3LN";
 984 }
 985
 986 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
 987   let Inst{7-5} = lane{2-0};
 988 }
 989 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
 990   let Inst{7-6} = lane{1-0};
 991 }
 992 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
 993   let Inst{7}   = lane{0};
 994 }
 995
 996 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
 997 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 998 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
 999
1000 // ...with double-spaced registers:
1001 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
1002   let Inst{7-6} = lane{1-0};
1003 }
1004 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
1005   let Inst{7}   = lane{0};
1006 }
1007
1008 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1009 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1010
1011 // ...with address register writeback:
1012 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1013   : NLdStLn<1, 0b10, op11_8, op7_4,
1014           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1015           (ins addrmode6:$Rn, am6offset:$Rm,
1016            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1017           IIC_VLD3lnu, "vld3", Dt,
1018           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
1019           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
1020           []> {
1021   let DecoderMethod = "DecodeVLD3LN";
1022 }
1023
1024 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
1025   let Inst{7-5} = lane{2-0};
1026 }
1027 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
1028   let Inst{7-6} = lane{1-0};
1029 }
1030 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1031   let Inst{7} = lane{0};
1032 }
1033
1034 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1035 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1036 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1037
1038 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1039   let Inst{7-6} = lane{1-0};
1040 }
1041 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1042   let Inst{7} = lane{0};
1043 }
1044
1045 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1046 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1047
1048 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1049 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1050   : NLdStLn<1, 0b10, op11_8, op7_4,
1051           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1052           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1053           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1054           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1055           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1056   let Rm = 0b1111;
1057   let Inst{4} = Rn{4};
1058   let DecoderMethod = "DecodeVLD4LN";
1059 }
1060
1061 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1062   let Inst{7-5} = lane{2-0};
1063 }
1064 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1065   let Inst{7-6} = lane{1-0};
1066 }
1067 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1068   let Inst{7} = lane{0};
1069   let Inst{5} = Rn{5};
1070 }
1071
1072 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1073 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1074 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1075
1076 // ...with double-spaced registers:
1077 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1078   let Inst{7-6} = lane{1-0};
1079 }
1080 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1081   let Inst{7} = lane{0};
1082   let Inst{5} = Rn{5};
1083 }
1084
1085 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1086 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1087
1088 // ...with address register writeback:
1089 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1090   : NLdStLn<1, 0b10, op11_8, op7_4,
1091           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1092           (ins addrmode6:$Rn, am6offset:$Rm,
1093            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1094           IIC_VLD4lnu, "vld4", Dt,
1095 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1096 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1097           []> {
1098   let Inst{4}   = Rn{4};
1099   let DecoderMethod = "DecodeVLD4LN"  ;
1100 }
1101
1102 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1103   let Inst{7-5} = lane{2-0};
1104 }
1105 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1106   let Inst{7-6} = lane{1-0};
1107 }
1108 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1109   let Inst{7} = lane{0};
1110   let Inst{5} = Rn{5};
1111 }
1112
1113 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1114 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1115 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1116
1117 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1118   let Inst{7-6} = lane{1-0};
1119 }
1120 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1121   let Inst{7} = lane{0};
1122   let Inst{5} = Rn{5};
1123 }
1124
1125 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1126 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1127
1128 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1129
1130 //   VLD1DUP  : Vector Load (single element to all lanes)
1131 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1132   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1133           (ins addrmode6dup:$Rn),
1134           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1135           [(set VecListOneDAllLanes:$Vd,
1136                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1137   let Rm = 0b1111;
1138   let Inst{4} = Rn{4};
1139   let DecoderMethod = "DecodeVLD1DupInstruction";
1140 }
1141 class VLD1QDUPPseudo<ValueType Ty, PatFrag LoadOp> : VLDQPseudo<IIC_VLD1dup> {
1142   let Pattern = [(set QPR:$dst,
1143                       (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$addr)))))];
1144 }
1145
1146 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1147 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1148 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1149
1150 def VLD1DUPq8Pseudo  : VLD1QDUPPseudo<v16i8, extloadi8>;
1151 def VLD1DUPq16Pseudo : VLD1QDUPPseudo<v8i16, extloadi16>;
1152 def VLD1DUPq32Pseudo : VLD1QDUPPseudo<v4i32, load>;
1153
1154 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1155           (VLD1DUPd32 addrmode6:$addr)>;
1156 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1157           (VLD1DUPq32Pseudo addrmode6:$addr)>;
1158
1159 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1160
1161 class VLD1QDUP<bits<4> op7_4, string Dt>
1162   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListTwoDAllLanes:$Vd),
1163           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1164           "vld1", Dt, "$Vd, $Rn", "", []> {
1165   let Rm = 0b1111;
1166   let Inst{4} = Rn{4};
1167   let DecoderMethod = "DecodeVLD1DupInstruction";
1168 }
1169
1170 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8">;
1171 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16">;
1172 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32">;
1173
1174 // ...with address register writeback:
1175 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1176   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1177                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1178                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1179                      "vld1", Dt, "$Vd, $Rn!",
1180                      "$Rn.addr = $wb", []> {
1181     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1182     let Inst{4} = Rn{4};
1183     let DecoderMethod = "DecodeVLD1DupInstruction";
1184     let AsmMatchConverter = "cvtVLDwbFixed";
1185   }
1186   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1187                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1188                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1189                         "vld1", Dt, "$Vd, $Rn, $Rm",
1190                         "$Rn.addr = $wb", []> {
1191     let Inst{4} = Rn{4};
1192     let DecoderMethod = "DecodeVLD1DupInstruction";
1193     let AsmMatchConverter = "cvtVLDwbRegister";
1194   }
1195 }
1196 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1197   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1198                      (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1199                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1200                      "vld1", Dt, "$Vd, $Rn!",
1201                      "$Rn.addr = $wb", []> {
1202     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1203     let Inst{4} = Rn{4};
1204     let DecoderMethod = "DecodeVLD1DupInstruction";
1205     let AsmMatchConverter = "cvtVLDwbFixed";
1206   }
1207   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1208                         (outs VecListTwoDAllLanes:$Vd, GPR:$wb),
1209                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1210                         "vld1", Dt, "$Vd, $Rn, $Rm",
1211                         "$Rn.addr = $wb", []> {
1212     let Inst{4} = Rn{4};
1213     let DecoderMethod = "DecodeVLD1DupInstruction";
1214     let AsmMatchConverter = "cvtVLDwbRegister";
1215   }
1216 }
1217
1218 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1219 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1220 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1221
1222 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1223 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1224 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1225
1226 def VLD1DUPq8PseudoWB_fixed     : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1227 def VLD1DUPq16PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1228 def VLD1DUPq32PseudoWB_fixed    : VLDQWBfixedPseudo<IIC_VLD1dupu>;
1229 def VLD1DUPq8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1230 def VLD1DUPq16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1231 def VLD1DUPq32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD1dupu>;
1232
1233 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1234 class VLD2DUP<bits<4> op7_4, string Dt, RegisterOperand VdTy>
1235   : NLdSt<1, 0b10, 0b1101, op7_4, (outs VdTy:$Vd),
1236           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1237           "vld2", Dt, "$Vd, $Rn", "", []> {
1238   let Rm = 0b1111;
1239   let Inst{4} = Rn{4};
1240   let DecoderMethod = "DecodeVLD2DupInstruction";
1241 }
1242
1243 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8",  VecListTwoDAllLanes>;
1244 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16", VecListTwoDAllLanes>;
1245 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32", VecListTwoDAllLanes>;
1246
1247 def VLD2DUPd8Pseudo  : VLDQPseudo<IIC_VLD2dup>;
1248 def VLD2DUPd16Pseudo : VLDQPseudo<IIC_VLD2dup>;
1249 def VLD2DUPd32Pseudo : VLDQPseudo<IIC_VLD2dup>;
1250
1251 // ...with double-spaced registers (not used for codegen):
1252 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8",  VecListTwoQAllLanes>;
1253 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16", VecListTwoQAllLanes>;
1254 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32", VecListTwoQAllLanes>;
1255
1256 // ...with address register writeback:
1257 multiclass VLD2DUPWB<bits<4> op7_4, string Dt, RegisterOperand VdTy> {
1258   def _fixed : NLdSt<1, 0b10, 0b1101, op7_4,
1259                      (outs VdTy:$Vd, GPR:$wb),
1260                      (ins addrmode6dup:$Rn), IIC_VLD2dupu,
1261                      "vld2", Dt, "$Vd, $Rn!",
1262                      "$Rn.addr = $wb", []> {
1263     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1264     let Inst{4} = Rn{4};
1265     let DecoderMethod = "DecodeVLD2DupInstruction";
1266     let AsmMatchConverter = "cvtVLDwbFixed";
1267   }
1268   def _register : NLdSt<1, 0b10, 0b1101, op7_4,
1269                         (outs VdTy:$Vd, GPR:$wb),
1270                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD2dupu,
1271                         "vld2", Dt, "$Vd, $Rn, $Rm",
1272                         "$Rn.addr = $wb", []> {
1273     let Inst{4} = Rn{4};
1274     let DecoderMethod = "DecodeVLD2DupInstruction";
1275     let AsmMatchConverter = "cvtVLDwbRegister";
1276   }
1277 }
1278
1279 defm VLD2DUPd8wb    : VLD2DUPWB<{0,0,0,0}, "8",  VecListTwoDAllLanes>;
1280 defm VLD2DUPd16wb   : VLD2DUPWB<{0,1,0,?}, "16", VecListTwoDAllLanes>;
1281 defm VLD2DUPd32wb   : VLD2DUPWB<{1,0,0,?}, "32", VecListTwoDAllLanes>;
1282
1283 defm VLD2DUPd8x2wb  : VLD2DUPWB<{0,0,1,0}, "8",  VecListTwoQAllLanes>;
1284 defm VLD2DUPd16x2wb : VLD2DUPWB<{0,1,1,?}, "16", VecListTwoQAllLanes>;
1285 defm VLD2DUPd32x2wb : VLD2DUPWB<{1,0,1,?}, "32", VecListTwoQAllLanes>;
1286
1287 def VLD2DUPd8PseudoWB_fixed     : VLDQWBfixedPseudo   <IIC_VLD2dupu>;
1288 def VLD2DUPd8PseudoWB_register  : VLDQWBregisterPseudo<IIC_VLD2dupu>;
1289 def VLD2DUPd16PseudoWB_fixed    : VLDQWBfixedPseudo   <IIC_VLD2dupu>;
1290 def VLD2DUPd16PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2dupu>;
1291 def VLD2DUPd32PseudoWB_fixed    : VLDQWBfixedPseudo   <IIC_VLD2dupu>;
1292 def VLD2DUPd32PseudoWB_register : VLDQWBregisterPseudo<IIC_VLD2dupu>;
1293
1294 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1295 class VLD3DUP<bits<4> op7_4, string Dt>
1296   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1297           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1298           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1299   let Rm = 0b1111;
1300   let Inst{4} = 0;
1301   let DecoderMethod = "DecodeVLD3DupInstruction";
1302 }
1303
1304 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1305 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1306 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1307
1308 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1309 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1310 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1311
1312 // ...with double-spaced registers (not used for codegen):
1313 def VLD3DUPd8x2  : VLD3DUP<{0,0,1,?}, "8">;
1314 def VLD3DUPd16x2 : VLD3DUP<{0,1,1,?}, "16">;
1315 def VLD3DUPd32x2 : VLD3DUP<{1,0,1,?}, "32">;
1316
1317 // ...with address register writeback:
1318 class VLD3DUPWB<bits<4> op7_4, string Dt>
1319   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1320           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1321           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1322           "$Rn.addr = $wb", []> {
1323   let Inst{4} = 0;
1324   let DecoderMethod = "DecodeVLD3DupInstruction";
1325 }
1326
1327 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1328 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1329 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1330
1331 def VLD3DUPd8x2_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1332 def VLD3DUPd16x2_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1333 def VLD3DUPd32x2_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1334
1335 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1336 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1337 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1338
1339 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1340 class VLD4DUP<bits<4> op7_4, string Dt>
1341   : NLdSt<1, 0b10, 0b1111, op7_4,
1342           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1343           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1344           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1345   let Rm = 0b1111;
1346   let Inst{4} = Rn{4};
1347   let DecoderMethod = "DecodeVLD4DupInstruction";
1348 }
1349
1350 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1351 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1352 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1353
1354 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1355 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1356 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1357
1358 // ...with double-spaced registers (not used for codegen):
1359 def VLD4DUPd8x2  : VLD4DUP<{0,0,1,?}, "8">;
1360 def VLD4DUPd16x2 : VLD4DUP<{0,1,1,?}, "16">;
1361 def VLD4DUPd32x2 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1362
1363 // ...with address register writeback:
1364 class VLD4DUPWB<bits<4> op7_4, string Dt>
1365   : NLdSt<1, 0b10, 0b1111, op7_4,
1366           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1367           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1368           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1369           "$Rn.addr = $wb", []> {
1370   let Inst{4} = Rn{4};
1371   let DecoderMethod = "DecodeVLD4DupInstruction";
1372 }
1373
1374 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1375 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1376 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1377
1378 def VLD4DUPd8x2_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1379 def VLD4DUPd16x2_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1380 def VLD4DUPd32x2_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1381
1382 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1383 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1384 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1385
1386 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1387
1388 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1389
1390 // Classes for VST* pseudo-instructions with multi-register operands.
1391 // These are expanded to real instructions after register allocation.
1392 class VSTQPseudo<InstrItinClass itin>
1393   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1394 class VSTQWBPseudo<InstrItinClass itin>
1395   : PseudoNLdSt<(outs GPR:$wb),
1396                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1397                 "$addr.addr = $wb">;
1398 class VSTQWBfixedPseudo<InstrItinClass itin>
1399   : PseudoNLdSt<(outs GPR:$wb),
1400                 (ins addrmode6:$addr, QPR:$src), itin,
1401                 "$addr.addr = $wb">;
1402 class VSTQWBregisterPseudo<InstrItinClass itin>
1403   : PseudoNLdSt<(outs GPR:$wb),
1404                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1405                 "$addr.addr = $wb">;
1406 class VSTQQPseudo<InstrItinClass itin>
1407   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1408 class VSTQQWBPseudo<InstrItinClass itin>
1409   : PseudoNLdSt<(outs GPR:$wb),
1410                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1411                 "$addr.addr = $wb">;
1412 class VSTQQWBfixedPseudo<InstrItinClass itin>
1413   : PseudoNLdSt<(outs GPR:$wb),
1414                 (ins addrmode6:$addr, QQPR:$src), itin,
1415                 "$addr.addr = $wb">;
1416 class VSTQQWBregisterPseudo<InstrItinClass itin>
1417   : PseudoNLdSt<(outs GPR:$wb),
1418                 (ins addrmode6:$addr, rGPR:$offset, QQPR:$src), itin,
1419                 "$addr.addr = $wb">;
1420
1421 class VSTQQQQPseudo<InstrItinClass itin>
1422   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1423 class VSTQQQQWBPseudo<InstrItinClass itin>
1424   : PseudoNLdSt<(outs GPR:$wb),
1425                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1426                 "$addr.addr = $wb">;
1427
1428 //   VST1     : Vector Store (multiple single elements)
1429 class VST1D<bits<4> op7_4, string Dt>
1430   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1431           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1432   let Rm = 0b1111;
1433   let Inst{4} = Rn{4};
1434   let DecoderMethod = "DecodeVSTInstruction";
1435 }
1436 class VST1Q<bits<4> op7_4, string Dt>
1437   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListTwoD:$Vd),
1438           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1439   let Rm = 0b1111;
1440   let Inst{5-4} = Rn{5-4};
1441   let DecoderMethod = "DecodeVSTInstruction";
1442 }
1443
1444 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1445 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1446 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1447 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1448
1449 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1450 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1451 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1452 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1453
1454 def  VST1q8Pseudo  : VSTQPseudo<IIC_VST1x2>;
1455 def  VST1q16Pseudo : VSTQPseudo<IIC_VST1x2>;
1456 def  VST1q32Pseudo : VSTQPseudo<IIC_VST1x2>;
1457 def  VST1q64Pseudo : VSTQPseudo<IIC_VST1x2>;
1458
1459 // ...with address register writeback:
1460 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1461   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1462                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1463                      "vst1", Dt, "$Vd, $Rn!",
1464                      "$Rn.addr = $wb", []> {
1465     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1466     let Inst{4} = Rn{4};
1467     let DecoderMethod = "DecodeVSTInstruction";
1468     let AsmMatchConverter = "cvtVSTwbFixed";
1469   }
1470   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1471                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1472                         IIC_VLD1u,
1473                         "vst1", Dt, "$Vd, $Rn, $Rm",
1474                         "$Rn.addr = $wb", []> {
1475     let Inst{4} = Rn{4};
1476     let DecoderMethod = "DecodeVSTInstruction";
1477     let AsmMatchConverter = "cvtVSTwbRegister";
1478   }
1479 }
1480 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1481   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1482                     (ins addrmode6:$Rn, VecListTwoD:$Vd), IIC_VLD1x2u,
1483                      "vst1", Dt, "$Vd, $Rn!",
1484                      "$Rn.addr = $wb", []> {
1485     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1486     let Inst{5-4} = Rn{5-4};
1487     let DecoderMethod = "DecodeVSTInstruction";
1488     let AsmMatchConverter = "cvtVSTwbFixed";
1489   }
1490   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1491                         (ins addrmode6:$Rn, rGPR:$Rm, VecListTwoD:$Vd),
1492                         IIC_VLD1x2u,
1493                         "vst1", Dt, "$Vd, $Rn, $Rm",
1494                         "$Rn.addr = $wb", []> {
1495     let Inst{5-4} = Rn{5-4};
1496     let DecoderMethod = "DecodeVSTInstruction";
1497     let AsmMatchConverter = "cvtVSTwbRegister";
1498   }
1499 }
1500
1501 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1502 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1503 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1504 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1505
1506 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1507 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1508 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1509 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1510
1511 def VST1q8PseudoWB_fixed  : VSTQWBfixedPseudo<IIC_VST1x2u>;
1512 def VST1q16PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1513 def VST1q32PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1514 def VST1q64PseudoWB_fixed : VSTQWBfixedPseudo<IIC_VST1x2u>;
1515 def VST1q8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST1x2u>;
1516 def VST1q16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1517 def VST1q32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1518 def VST1q64PseudoWB_register : VSTQWBregisterPseudo<IIC_VST1x2u>;
1519
1520 // ...with 3 registers
1521 class VST1D3<bits<4> op7_4, string Dt>
1522   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1523           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1524           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1525   let Rm = 0b1111;
1526   let Inst{4} = Rn{4};
1527   let DecoderMethod = "DecodeVSTInstruction";
1528 }
1529 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1530   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1531                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1532                      "vst1", Dt, "$Vd, $Rn!",
1533                      "$Rn.addr = $wb", []> {
1534     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1535     let Inst{5-4} = Rn{5-4};
1536     let DecoderMethod = "DecodeVSTInstruction";
1537     let AsmMatchConverter = "cvtVSTwbFixed";
1538   }
1539   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1540                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1541                         IIC_VLD1x3u,
1542                         "vst1", Dt, "$Vd, $Rn, $Rm",
1543                         "$Rn.addr = $wb", []> {
1544     let Inst{5-4} = Rn{5-4};
1545     let DecoderMethod = "DecodeVSTInstruction";
1546     let AsmMatchConverter = "cvtVSTwbRegister";
1547   }
1548 }
1549
1550 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1551 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1552 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1553 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1554
1555 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1556 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1557 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1558 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1559
1560 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1561 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1562 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1563
1564 // ...with 4 registers
1565 class VST1D4<bits<4> op7_4, string Dt>
1566   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1567           (ins addrmode6:$Rn, VecListFourD:$Vd),
1568           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1569           []> {
1570   let Rm = 0b1111;
1571   let Inst{5-4} = Rn{5-4};
1572   let DecoderMethod = "DecodeVSTInstruction";
1573 }
1574 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1575   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1576                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1577                      "vst1", Dt, "$Vd, $Rn!",
1578                      "$Rn.addr = $wb", []> {
1579     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1580     let Inst{5-4} = Rn{5-4};
1581     let DecoderMethod = "DecodeVSTInstruction";
1582     let AsmMatchConverter = "cvtVSTwbFixed";
1583   }
1584   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1585                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1586                         IIC_VLD1x4u,
1587                         "vst1", Dt, "$Vd, $Rn, $Rm",
1588                         "$Rn.addr = $wb", []> {
1589     let Inst{5-4} = Rn{5-4};
1590     let DecoderMethod = "DecodeVSTInstruction";
1591     let AsmMatchConverter = "cvtVSTwbRegister";
1592   }
1593 }
1594
1595 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1596 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1597 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1598 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1599
1600 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1601 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1602 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1603 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1604
1605 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1606 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1607 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1608
1609 //   VST2     : Vector Store (multiple 2-element structures)
1610 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1611             InstrItinClass itin>
1612   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1613           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1614   let Rm = 0b1111;
1615   let Inst{5-4} = Rn{5-4};
1616   let DecoderMethod = "DecodeVSTInstruction";
1617 }
1618
1619 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListTwoD, IIC_VST2>;
1620 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListTwoD, IIC_VST2>;
1621 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListTwoD, IIC_VST2>;
1622
1623 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2>;
1624 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2>;
1625 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2>;
1626
1627 def  VST2d8Pseudo  : VSTQPseudo<IIC_VST2>;
1628 def  VST2d16Pseudo : VSTQPseudo<IIC_VST2>;
1629 def  VST2d32Pseudo : VSTQPseudo<IIC_VST2>;
1630
1631 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1632 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1633 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1634
1635 // ...with address register writeback:
1636 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1637                    RegisterOperand VdTy> {
1638   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1639                      (ins addrmode6:$Rn, VdTy:$Vd), IIC_VLD1u,
1640                      "vst2", Dt, "$Vd, $Rn!",
1641                      "$Rn.addr = $wb", []> {
1642     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1643     let Inst{5-4} = Rn{5-4};
1644     let DecoderMethod = "DecodeVSTInstruction";
1645     let AsmMatchConverter = "cvtVSTwbFixed";
1646   }
1647   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1648                         (ins addrmode6:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1649                         "vst2", Dt, "$Vd, $Rn, $Rm",
1650                         "$Rn.addr = $wb", []> {
1651     let Inst{5-4} = Rn{5-4};
1652     let DecoderMethod = "DecodeVSTInstruction";
1653     let AsmMatchConverter = "cvtVSTwbRegister";
1654   }
1655 }
1656 multiclass VST2QWB<bits<4> op7_4, string Dt> {
1657   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1658                      (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1659                      "vst2", Dt, "$Vd, $Rn!",
1660                      "$Rn.addr = $wb", []> {
1661     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1662     let Inst{5-4} = Rn{5-4};
1663     let DecoderMethod = "DecodeVSTInstruction";
1664     let AsmMatchConverter = "cvtVSTwbFixed";
1665   }
1666   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1667                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1668                         IIC_VLD1u,
1669                         "vst2", Dt, "$Vd, $Rn, $Rm",
1670                         "$Rn.addr = $wb", []> {
1671     let Inst{5-4} = Rn{5-4};
1672     let DecoderMethod = "DecodeVSTInstruction";
1673     let AsmMatchConverter = "cvtVSTwbRegister";
1674   }
1675 }
1676
1677 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListTwoD>;
1678 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListTwoD>;
1679 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListTwoD>;
1680
1681 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8">;
1682 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16">;
1683 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32">;
1684
1685 def VST2d8PseudoWB_fixed     : VSTQWBfixedPseudo<IIC_VST2u>;
1686 def VST2d16PseudoWB_fixed    : VSTQWBfixedPseudo<IIC_VST2u>;
1687 def VST2d32PseudoWB_fixed    : VSTQWBfixedPseudo<IIC_VST2u>;
1688 def VST2d8PseudoWB_register  : VSTQWBregisterPseudo<IIC_VST2u>;
1689 def VST2d16PseudoWB_register : VSTQWBregisterPseudo<IIC_VST2u>;
1690 def VST2d32PseudoWB_register : VSTQWBregisterPseudo<IIC_VST2u>;
1691
1692 def VST2q8PseudoWB_fixed     : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1693 def VST2q16PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1694 def VST2q32PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1695 def VST2q8PseudoWB_register  : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1696 def VST2q16PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1697 def VST2q32PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1698
1699 // ...with double-spaced registers
1700 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListTwoQ, IIC_VST2>;
1701 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListTwoQ, IIC_VST2>;
1702 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListTwoQ, IIC_VST2>;
1703 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListTwoQ>;
1704 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListTwoQ>;
1705 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListTwoQ>;
1706
1707 //   VST3     : Vector Store (multiple 3-element structures)
1708 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1709   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1710           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1711           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1712   let Rm = 0b1111;
1713   let Inst{4} = Rn{4};
1714   let DecoderMethod = "DecodeVSTInstruction";
1715 }
1716
1717 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1718 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1719 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1720
1721 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1722 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1723 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1724
1725 // ...with address register writeback:
1726 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1727   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1728           (ins addrmode6:$Rn, am6offset:$Rm,
1729            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1730           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1731           "$Rn.addr = $wb", []> {
1732   let Inst{4} = Rn{4};
1733   let DecoderMethod = "DecodeVSTInstruction";
1734 }
1735
1736 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1737 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1738 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1739
1740 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1741 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1742 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1743
1744 // ...with double-spaced registers:
1745 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1746 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1747 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1748 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1749 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1750 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1751
1752 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1753 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1754 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1755
1756 // ...alternate versions to be allocated odd register numbers:
1757 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1758 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1759 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1760
1761 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1762 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1763 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1764
1765 //   VST4     : Vector Store (multiple 4-element structures)
1766 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1767   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1768           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1769           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1770           "", []> {
1771   let Rm = 0b1111;
1772   let Inst{5-4} = Rn{5-4};
1773   let DecoderMethod = "DecodeVSTInstruction";
1774 }
1775
1776 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1777 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1778 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1779
1780 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1781 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1782 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1783
1784 // ...with address register writeback:
1785 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1786   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1787           (ins addrmode6:$Rn, am6offset:$Rm,
1788            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1789            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1790           "$Rn.addr = $wb", []> {
1791   let Inst{5-4} = Rn{5-4};
1792   let DecoderMethod = "DecodeVSTInstruction";
1793 }
1794
1795 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1796 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1797 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1798
1799 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1800 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1801 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1802
1803 // ...with double-spaced registers:
1804 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1805 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1806 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1807 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1808 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1809 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1810
1811 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1812 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1813 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1814
1815 // ...alternate versions to be allocated odd register numbers:
1816 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1817 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1818 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1819
1820 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1821 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1822 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1823
1824 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1825
1826 // Classes for VST*LN pseudo-instructions with multi-register operands.
1827 // These are expanded to real instructions after register allocation.
1828 class VSTQLNPseudo<InstrItinClass itin>
1829   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1830                 itin, "">;
1831 class VSTQLNWBPseudo<InstrItinClass itin>
1832   : PseudoNLdSt<(outs GPR:$wb),
1833                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1834                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1835 class VSTQQLNPseudo<InstrItinClass itin>
1836   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1837                 itin, "">;
1838 class VSTQQLNWBPseudo<InstrItinClass itin>
1839   : PseudoNLdSt<(outs GPR:$wb),
1840                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1841                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1842 class VSTQQQQLNPseudo<InstrItinClass itin>
1843   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1844                 itin, "">;
1845 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1846   : PseudoNLdSt<(outs GPR:$wb),
1847                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1848                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1849
1850 //   VST1LN   : Vector Store (single element from one lane)
1851 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1852              PatFrag StoreOp, SDNode ExtractOp>
1853   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1854           (ins addrmode6:$Rn, DPR:$Vd, nohash_imm:$lane),
1855           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1856           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6:$Rn)]> {
1857   let Rm = 0b1111;
1858   let DecoderMethod = "DecodeVST1LN";
1859 }
1860 class VST1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1861              PatFrag StoreOp, SDNode ExtractOp>
1862   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1863           (ins addrmode6oneL32:$Rn, DPR:$Vd, nohash_imm:$lane),
1864           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1865           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), addrmode6oneL32:$Rn)]>{
1866   let Rm = 0b1111;
1867   let DecoderMethod = "DecodeVST1LN";
1868 }
1869 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1870   : VSTQLNPseudo<IIC_VST1ln> {
1871   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1872                           addrmode6:$addr)];
1873 }
1874
1875 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1876                        NEONvgetlaneu> {
1877   let Inst{7-5} = lane{2-0};
1878 }
1879 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1880                        NEONvgetlaneu> {
1881   let Inst{7-6} = lane{1-0};
1882   let Inst{4}   = Rn{5};
1883 }
1884
1885 def VST1LNd32 : VST1LN32<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt> {
1886   let Inst{7}   = lane{0};
1887   let Inst{5-4} = Rn{5-4};
1888 }
1889
1890 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1891 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1892 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1893
1894 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1895           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1896 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1897           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1898
1899 // ...with address register writeback:
1900 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1901                PatFrag StoreOp, SDNode ExtractOp>
1902   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1903           (ins addrmode6:$Rn, am6offset:$Rm,
1904            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1905           "\\{$Vd[$lane]\\}, $Rn$Rm",
1906           "$Rn.addr = $wb",
1907           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1908                                   addrmode6:$Rn, am6offset:$Rm))]> {
1909   let DecoderMethod = "DecodeVST1LN";
1910 }
1911 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1912   : VSTQLNWBPseudo<IIC_VST1lnu> {
1913   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1914                                         addrmode6:$addr, am6offset:$offset))];
1915 }
1916
1917 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1918                              NEONvgetlaneu> {
1919   let Inst{7-5} = lane{2-0};
1920 }
1921 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
1922                              NEONvgetlaneu> {
1923   let Inst{7-6} = lane{1-0};
1924   let Inst{4}   = Rn{5};
1925 }
1926 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
1927                              extractelt> {
1928   let Inst{7}   = lane{0};
1929   let Inst{5-4} = Rn{5-4};
1930 }
1931
1932 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
1933 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
1934 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
1935
1936 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1937
1938 //   VST2LN   : Vector Store (single 2-element structure from one lane)
1939 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1940   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1941           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
1942           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
1943           "", []> {
1944   let Rm = 0b1111;
1945   let Inst{4}   = Rn{4};
1946   let DecoderMethod = "DecodeVST2LN";
1947 }
1948
1949 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
1950   let Inst{7-5} = lane{2-0};
1951 }
1952 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
1953   let Inst{7-6} = lane{1-0};
1954 }
1955 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
1956   let Inst{7}   = lane{0};
1957 }
1958
1959 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
1960 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1961 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
1962
1963 // ...with double-spaced registers:
1964 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
1965   let Inst{7-6} = lane{1-0};
1966   let Inst{4}   = Rn{4};
1967 }
1968 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
1969   let Inst{7}   = lane{0};
1970   let Inst{4}   = Rn{4};
1971 }
1972
1973 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1974 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
1975
1976 // ...with address register writeback:
1977 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1978   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1979           (ins addrmode6:$Rn, am6offset:$Rm,
1980            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
1981           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
1982           "$Rn.addr = $wb", []> {
1983   let Inst{4}   = Rn{4};
1984   let DecoderMethod = "DecodeVST2LN";
1985 }
1986
1987 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
1988   let Inst{7-5} = lane{2-0};
1989 }
1990 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
1991   let Inst{7-6} = lane{1-0};
1992 }
1993 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
1994   let Inst{7}   = lane{0};
1995 }
1996
1997 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
1998 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
1999 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2000
2001 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
2002   let Inst{7-6} = lane{1-0};
2003 }
2004 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
2005   let Inst{7}   = lane{0};
2006 }
2007
2008 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2009 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2010
2011 //   VST3LN   : Vector Store (single 3-element structure from one lane)
2012 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2013   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2014           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
2015            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
2016           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
2017   let Rm = 0b1111;
2018   let DecoderMethod = "DecodeVST3LN";
2019 }
2020
2021 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
2022   let Inst{7-5} = lane{2-0};
2023 }
2024 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
2025   let Inst{7-6} = lane{1-0};
2026 }
2027 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
2028   let Inst{7}   = lane{0};
2029 }
2030
2031 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
2032 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2033 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2034
2035 // ...with double-spaced registers:
2036 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
2037   let Inst{7-6} = lane{1-0};
2038 }
2039 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
2040   let Inst{7}   = lane{0};
2041 }
2042
2043 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2044 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2045
2046 // ...with address register writeback:
2047 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2048   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2049           (ins addrmode6:$Rn, am6offset:$Rm,
2050            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
2051           IIC_VST3lnu, "vst3", Dt,
2052           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
2053           "$Rn.addr = $wb", []> {
2054   let DecoderMethod = "DecodeVST3LN";
2055 }
2056
2057 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2058   let Inst{7-5} = lane{2-0};
2059 }
2060 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2061   let Inst{7-6} = lane{1-0};
2062 }
2063 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2064   let Inst{7}   = lane{0};
2065 }
2066
2067 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2068 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2069 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2070
2071 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2072   let Inst{7-6} = lane{1-0};
2073 }
2074 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2075   let Inst{7}   = lane{0};
2076 }
2077
2078 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2079 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2080
2081 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2082 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2083   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2084           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2085            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2086           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2087           "", []> {
2088   let Rm = 0b1111;
2089   let Inst{4} = Rn{4};
2090   let DecoderMethod = "DecodeVST4LN";
2091 }
2092
2093 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2094   let Inst{7-5} = lane{2-0};
2095 }
2096 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2097   let Inst{7-6} = lane{1-0};
2098 }
2099 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2100   let Inst{7}   = lane{0};
2101   let Inst{5} = Rn{5};
2102 }
2103
2104 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2105 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2106 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2107
2108 // ...with double-spaced registers:
2109 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2110   let Inst{7-6} = lane{1-0};
2111 }
2112 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2113   let Inst{7}   = lane{0};
2114   let Inst{5} = Rn{5};
2115 }
2116
2117 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2118 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2119
2120 // ...with address register writeback:
2121 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2122   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2123           (ins addrmode6:$Rn, am6offset:$Rm,
2124            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2125           IIC_VST4lnu, "vst4", Dt,
2126   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2127           "$Rn.addr = $wb", []> {
2128   let Inst{4} = Rn{4};
2129   let DecoderMethod = "DecodeVST4LN";
2130 }
2131
2132 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2133   let Inst{7-5} = lane{2-0};
2134 }
2135 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2136   let Inst{7-6} = lane{1-0};
2137 }
2138 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2139   let Inst{7}   = lane{0};
2140   let Inst{5} = Rn{5};
2141 }
2142
2143 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2144 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2145 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2146
2147 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2148   let Inst{7-6} = lane{1-0};
2149 }
2150 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2151   let Inst{7}   = lane{0};
2152   let Inst{5} = Rn{5};
2153 }
2154
2155 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2156 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2157
2158 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2159
2160
2161 //===----------------------------------------------------------------------===//
2162 // NEON pattern fragments
2163 //===----------------------------------------------------------------------===//
2164
2165 // Extract D sub-registers of Q registers.
2166 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2167   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2168   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2169 }]>;
2170 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2171   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2172   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2173 }]>;
2174 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2175   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2176   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2177 }]>;
2178 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2179   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2180   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2181 }]>;
2182
2183 // Extract S sub-registers of Q/D registers.
2184 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2185   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2186   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2187 }]>;
2188
2189 // Translate lane numbers from Q registers to D subregs.
2190 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2191   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2192 }]>;
2193 def SubReg_i16_lane : SDNodeXForm<imm, [{
2194   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2195 }]>;
2196 def SubReg_i32_lane : SDNodeXForm<imm, [{
2197   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2198 }]>;
2199
2200 //===----------------------------------------------------------------------===//
2201 // Instruction Classes
2202 //===----------------------------------------------------------------------===//
2203
2204 // Basic 2-register operations: double- and quad-register.
2205 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2206            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2207            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2208   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2209         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2210         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2211 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2212            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2213            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2214   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2215         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2216         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2217
2218 // Basic 2-register intrinsics, both double- and quad-register.
2219 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2220               bits<2> op17_16, bits<5> op11_7, bit op4,
2221               InstrItinClass itin, string OpcodeStr, string Dt,
2222               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2223   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2224         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2225         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2226 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2227               bits<2> op17_16, bits<5> op11_7, bit op4,
2228               InstrItinClass itin, string OpcodeStr, string Dt,
2229               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2230   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2231         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2232         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2233
2234 // Narrow 2-register operations.
2235 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2236            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2237            InstrItinClass itin, string OpcodeStr, string Dt,
2238            ValueType TyD, ValueType TyQ, SDNode OpNode>
2239   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2240         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2241         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2242
2243 // Narrow 2-register intrinsics.
2244 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2245               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2246               InstrItinClass itin, string OpcodeStr, string Dt,
2247               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2248   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2249         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2250         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2251
2252 // Long 2-register operations (currently only used for VMOVL).
2253 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2254            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2255            InstrItinClass itin, string OpcodeStr, string Dt,
2256            ValueType TyQ, ValueType TyD, SDNode OpNode>
2257   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2258         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2259         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2260
2261 // Long 2-register intrinsics.
2262 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2263               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2264               InstrItinClass itin, string OpcodeStr, string Dt,
2265               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2266   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2267         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2268         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2269
2270 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2271 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2272   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2273         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2274         OpcodeStr, Dt, "$Vd, $Vm",
2275         "$src1 = $Vd, $src2 = $Vm", []>;
2276 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2277                   InstrItinClass itin, string OpcodeStr, string Dt>
2278   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2279         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2280         "$src1 = $Vd, $src2 = $Vm", []>;
2281
2282 // Basic 3-register operations: double- and quad-register.
2283 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2284            InstrItinClass itin, string OpcodeStr, string Dt,
2285            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2286   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2287         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2288         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2289         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2290   let isCommutable = Commutable;
2291 }
2292 // Same as N3VD but no data type.
2293 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2294            InstrItinClass itin, string OpcodeStr,
2295            ValueType ResTy, ValueType OpTy,
2296            SDNode OpNode, bit Commutable>
2297   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2298          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2299          OpcodeStr, "$Vd, $Vn, $Vm", "",
2300          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2301   let isCommutable = Commutable;
2302 }
2303
2304 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2305              InstrItinClass itin, string OpcodeStr, string Dt,
2306              ValueType Ty, SDNode ShOp>
2307   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2308         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2309         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2310         [(set (Ty DPR:$Vd),
2311               (Ty (ShOp (Ty DPR:$Vn),
2312                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2313   let isCommutable = 0;
2314 }
2315 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2316                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2317   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2318         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2319         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2320         [(set (Ty DPR:$Vd),
2321               (Ty (ShOp (Ty DPR:$Vn),
2322                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2323   let isCommutable = 0;
2324 }
2325
2326 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2327            InstrItinClass itin, string OpcodeStr, string Dt,
2328            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2329   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2330         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2331         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2332         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2333   let isCommutable = Commutable;
2334 }
2335 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2336            InstrItinClass itin, string OpcodeStr,
2337            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2338   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2339          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2340          OpcodeStr, "$Vd, $Vn, $Vm", "",
2341          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2342   let isCommutable = Commutable;
2343 }
2344 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2345              InstrItinClass itin, string OpcodeStr, string Dt,
2346              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2347   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2348         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2349         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2350         [(set (ResTy QPR:$Vd),
2351               (ResTy (ShOp (ResTy QPR:$Vn),
2352                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2353                                                 imm:$lane)))))]> {
2354   let isCommutable = 0;
2355 }
2356 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2357                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2358   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2359         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2360         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2361         [(set (ResTy QPR:$Vd),
2362               (ResTy (ShOp (ResTy QPR:$Vn),
2363                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2364                                                 imm:$lane)))))]> {
2365   let isCommutable = 0;
2366 }
2367
2368 // Basic 3-register intrinsics, both double- and quad-register.
2369 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2370               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2371               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2372   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2373         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2374         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2375         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2376   let isCommutable = Commutable;
2377 }
2378 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2379                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2380   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2381         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2382         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2383         [(set (Ty DPR:$Vd),
2384               (Ty (IntOp (Ty DPR:$Vn),
2385                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2386                                            imm:$lane)))))]> {
2387   let isCommutable = 0;
2388 }
2389 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2390                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2391   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2392         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2393         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2394         [(set (Ty DPR:$Vd),
2395               (Ty (IntOp (Ty DPR:$Vn),
2396                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2397   let isCommutable = 0;
2398 }
2399 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2400               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2401               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2402   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2403         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2404         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2405         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2406   let isCommutable = 0;
2407 }
2408
2409 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2410               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2411               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2412   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2413         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2414         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2415         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2416   let isCommutable = Commutable;
2417 }
2418 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2419                 string OpcodeStr, string Dt,
2420                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2421   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2422         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2423         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2424         [(set (ResTy QPR:$Vd),
2425               (ResTy (IntOp (ResTy QPR:$Vn),
2426                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2427                                                  imm:$lane)))))]> {
2428   let isCommutable = 0;
2429 }
2430 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2431                   string OpcodeStr, string Dt,
2432                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2433   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2434         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2435         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2436         [(set (ResTy QPR:$Vd),
2437               (ResTy (IntOp (ResTy QPR:$Vn),
2438                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2439                                                  imm:$lane)))))]> {
2440   let isCommutable = 0;
2441 }
2442 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2443               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2444               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2445   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2446         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2447         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2448         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2449   let isCommutable = 0;
2450 }
2451
2452 // Multiply-Add/Sub operations: double- and quad-register.
2453 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2454                 InstrItinClass itin, string OpcodeStr, string Dt,
2455                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2456   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2457         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2458         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2459         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2460                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2461
2462 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2463                   string OpcodeStr, string Dt,
2464                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2465   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2466         (outs DPR:$Vd),
2467         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2468         NVMulSLFrm, itin,
2469         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2470         [(set (Ty DPR:$Vd),
2471               (Ty (ShOp (Ty DPR:$src1),
2472                         (Ty (MulOp DPR:$Vn,
2473                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2474                                                      imm:$lane)))))))]>;
2475 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2476                     string OpcodeStr, string Dt,
2477                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2478   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2479         (outs DPR:$Vd),
2480         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2481         NVMulSLFrm, itin,
2482         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2483         [(set (Ty DPR:$Vd),
2484               (Ty (ShOp (Ty DPR:$src1),
2485                         (Ty (MulOp DPR:$Vn,
2486                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2487                                                      imm:$lane)))))))]>;
2488
2489 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2490                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2491                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2492   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2493         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2494         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2495         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2496                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2497 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2498                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2499                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2500   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2501         (outs QPR:$Vd),
2502         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2503         NVMulSLFrm, itin,
2504         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2505         [(set (ResTy QPR:$Vd),
2506               (ResTy (ShOp (ResTy QPR:$src1),
2507                            (ResTy (MulOp QPR:$Vn,
2508                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2509                                                         imm:$lane)))))))]>;
2510 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2511                     string OpcodeStr, string Dt,
2512                     ValueType ResTy, ValueType OpTy,
2513                     SDNode MulOp, SDNode ShOp>
2514   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2515         (outs QPR:$Vd),
2516         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2517         NVMulSLFrm, itin,
2518         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2519         [(set (ResTy QPR:$Vd),
2520               (ResTy (ShOp (ResTy QPR:$src1),
2521                            (ResTy (MulOp QPR:$Vn,
2522                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2523                                                         imm:$lane)))))))]>;
2524
2525 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2526 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2527                 InstrItinClass itin, string OpcodeStr, string Dt,
2528                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2529   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2530         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2531         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2532         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2533                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2534 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2535                 InstrItinClass itin, string OpcodeStr, string Dt,
2536                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2537   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2538         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2539         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2540         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2541                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2542
2543 // Neon 3-argument intrinsics, both double- and quad-register.
2544 // The destination register is also used as the first source operand register.
2545 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2546                InstrItinClass itin, string OpcodeStr, string Dt,
2547                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2548   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2549         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2550         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2551         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2552                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2553 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2554                InstrItinClass itin, string OpcodeStr, string Dt,
2555                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2556   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2557         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2558         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2559         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2560                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2561
2562 // Long Multiply-Add/Sub operations.
2563 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2564                 InstrItinClass itin, string OpcodeStr, string Dt,
2565                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2566   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2567         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2568         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2569         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2570                                 (TyQ (MulOp (TyD DPR:$Vn),
2571                                             (TyD DPR:$Vm)))))]>;
2572 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2573                   InstrItinClass itin, string OpcodeStr, string Dt,
2574                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2575   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2576         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2577         NVMulSLFrm, itin,
2578         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2579         [(set QPR:$Vd,
2580           (OpNode (TyQ QPR:$src1),
2581                   (TyQ (MulOp (TyD DPR:$Vn),
2582                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2583                                                  imm:$lane))))))]>;
2584 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2585                     InstrItinClass itin, string OpcodeStr, string Dt,
2586                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2587   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2588         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2589         NVMulSLFrm, itin,
2590         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2591         [(set QPR:$Vd,
2592           (OpNode (TyQ QPR:$src1),
2593                   (TyQ (MulOp (TyD DPR:$Vn),
2594                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2595                                                  imm:$lane))))))]>;
2596
2597 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2598 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2599                    InstrItinClass itin, string OpcodeStr, string Dt,
2600                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2601                    SDNode OpNode>
2602   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2603         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2604         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2605         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2606                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2607                                                         (TyD DPR:$Vm)))))))]>;
2608
2609 // Neon Long 3-argument intrinsic.  The destination register is
2610 // a quad-register and is also used as the first source operand register.
2611 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2612                InstrItinClass itin, string OpcodeStr, string Dt,
2613                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2614   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2615         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2616         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2617         [(set QPR:$Vd,
2618           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2619 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2620                  string OpcodeStr, string Dt,
2621                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2622   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2623         (outs QPR:$Vd),
2624         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2625         NVMulSLFrm, itin,
2626         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2627         [(set (ResTy QPR:$Vd),
2628               (ResTy (IntOp (ResTy QPR:$src1),
2629                             (OpTy DPR:$Vn),
2630                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2631                                                 imm:$lane)))))]>;
2632 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2633                    InstrItinClass itin, string OpcodeStr, string Dt,
2634                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2635   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2636         (outs QPR:$Vd),
2637         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2638         NVMulSLFrm, itin,
2639         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2640         [(set (ResTy QPR:$Vd),
2641               (ResTy (IntOp (ResTy QPR:$src1),
2642                             (OpTy DPR:$Vn),
2643                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2644                                                 imm:$lane)))))]>;
2645
2646 // Narrowing 3-register intrinsics.
2647 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2648               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2649               Intrinsic IntOp, bit Commutable>
2650   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2651         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2652         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2653         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2654   let isCommutable = Commutable;
2655 }
2656
2657 // Long 3-register operations.
2658 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2659            InstrItinClass itin, string OpcodeStr, string Dt,
2660            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2661   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2662         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2663         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2664         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2665   let isCommutable = Commutable;
2666 }
2667 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2668              InstrItinClass itin, string OpcodeStr, string Dt,
2669              ValueType TyQ, ValueType TyD, SDNode OpNode>
2670   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2671         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2672         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2673         [(set QPR:$Vd,
2674           (TyQ (OpNode (TyD DPR:$Vn),
2675                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2676 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2677                InstrItinClass itin, string OpcodeStr, string Dt,
2678                ValueType TyQ, ValueType TyD, SDNode OpNode>
2679   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2680         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2681         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2682         [(set QPR:$Vd,
2683           (TyQ (OpNode (TyD DPR:$Vn),
2684                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2685
2686 // Long 3-register operations with explicitly extended operands.
2687 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2688               InstrItinClass itin, string OpcodeStr, string Dt,
2689               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2690               bit Commutable>
2691   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2692         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2693         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2694         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2695                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2696   let isCommutable = Commutable;
2697 }
2698
2699 // Long 3-register intrinsics with explicit extend (VABDL).
2700 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2701                  InstrItinClass itin, string OpcodeStr, string Dt,
2702                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2703                  bit Commutable>
2704   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2705         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2706         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2707         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2708                                                 (TyD DPR:$Vm))))))]> {
2709   let isCommutable = Commutable;
2710 }
2711
2712 // Long 3-register intrinsics.
2713 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2714               InstrItinClass itin, string OpcodeStr, string Dt,
2715               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2716   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2717         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2718         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2719         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2720   let isCommutable = Commutable;
2721 }
2722 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2723                 string OpcodeStr, string Dt,
2724                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2725   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2726         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2727         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2728         [(set (ResTy QPR:$Vd),
2729               (ResTy (IntOp (OpTy DPR:$Vn),
2730                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2731                                                 imm:$lane)))))]>;
2732 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2733                   InstrItinClass itin, string OpcodeStr, string Dt,
2734                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2735   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2736         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2737         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2738         [(set (ResTy QPR:$Vd),
2739               (ResTy (IntOp (OpTy DPR:$Vn),
2740                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2741                                                 imm:$lane)))))]>;
2742
2743 // Wide 3-register operations.
2744 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2745            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2746            SDNode OpNode, SDNode ExtOp, bit Commutable>
2747   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2748         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2749         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2750         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2751                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2752   let isCommutable = Commutable;
2753 }
2754
2755 // Pairwise long 2-register intrinsics, both double- and quad-register.
2756 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2757                 bits<2> op17_16, bits<5> op11_7, bit op4,
2758                 string OpcodeStr, string Dt,
2759                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2760   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2761         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2762         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2763 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2764                 bits<2> op17_16, bits<5> op11_7, bit op4,
2765                 string OpcodeStr, string Dt,
2766                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2767   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2768         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2769         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2770
2771 // Pairwise long 2-register accumulate intrinsics,
2772 // both double- and quad-register.
2773 // The destination register is also used as the first source operand register.
2774 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2775                  bits<2> op17_16, bits<5> op11_7, bit op4,
2776                  string OpcodeStr, string Dt,
2777                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2778   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2779         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2780         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2781         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2782 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2783                  bits<2> op17_16, bits<5> op11_7, bit op4,
2784                  string OpcodeStr, string Dt,
2785                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2786   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2787         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2788         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2789         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2790
2791 // Shift by immediate,
2792 // both double- and quad-register.
2793 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2794              Format f, InstrItinClass itin, Operand ImmTy,
2795              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2796   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2797            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2798            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2799            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2800 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2801              Format f, InstrItinClass itin, Operand ImmTy,
2802              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2803   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2804            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2805            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2806            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2807
2808 // Long shift by immediate.
2809 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2810              string OpcodeStr, string Dt,
2811              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2812   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2813            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
2814            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2815            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2816                                           (i32 imm:$SIMM))))]>;
2817
2818 // Narrow shift by immediate.
2819 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2820              InstrItinClass itin, string OpcodeStr, string Dt,
2821              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2822   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2823            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2824            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2825            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2826                                           (i32 imm:$SIMM))))]>;
2827
2828 // Shift right by immediate and accumulate,
2829 // both double- and quad-register.
2830 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2831                 Operand ImmTy, string OpcodeStr, string Dt,
2832                 ValueType Ty, SDNode ShOp>
2833   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2834            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2835            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2836            [(set DPR:$Vd, (Ty (add DPR:$src1,
2837                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2838 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2839                 Operand ImmTy, string OpcodeStr, string Dt,
2840                 ValueType Ty, SDNode ShOp>
2841   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2842            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2843            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2844            [(set QPR:$Vd, (Ty (add QPR:$src1,
2845                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2846
2847 // Shift by immediate and insert,
2848 // both double- and quad-register.
2849 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2850                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2851                 ValueType Ty,SDNode ShOp>
2852   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2853            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2854            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2855            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2856 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2857                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2858                 ValueType Ty,SDNode ShOp>
2859   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2860            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2861            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2862            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2863
2864 // Convert, with fractional bits immediate,
2865 // both double- and quad-register.
2866 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2867               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2868               Intrinsic IntOp>
2869   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2870            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2871            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2872            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2873 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2874               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2875               Intrinsic IntOp>
2876   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2877            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2878            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2879            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2880
2881 //===----------------------------------------------------------------------===//
2882 // Multiclasses
2883 //===----------------------------------------------------------------------===//
2884
2885 // Abbreviations used in multiclass suffixes:
2886 //   Q = quarter int (8 bit) elements
2887 //   H = half int (16 bit) elements
2888 //   S = single int (32 bit) elements
2889 //   D = double int (64 bit) elements
2890
2891 // Neon 2-register vector operations and intrinsics.
2892
2893 // Neon 2-register comparisons.
2894 //   source operand element sizes of 8, 16 and 32 bits:
2895 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2896                        bits<5> op11_7, bit op4, string opc, string Dt,
2897                        string asm, SDNode OpNode> {
2898   // 64-bit vector types.
2899   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
2900                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2901                   opc, !strconcat(Dt, "8"), asm, "",
2902                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
2903   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
2904                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2905                   opc, !strconcat(Dt, "16"), asm, "",
2906                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
2907   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2908                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2909                   opc, !strconcat(Dt, "32"), asm, "",
2910                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
2911   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
2912                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
2913                   opc, "f32", asm, "",
2914                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
2915     let Inst{10} = 1; // overwrite F = 1
2916   }
2917
2918   // 128-bit vector types.
2919   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
2920                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2921                   opc, !strconcat(Dt, "8"), asm, "",
2922                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
2923   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
2924                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2925                   opc, !strconcat(Dt, "16"), asm, "",
2926                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
2927   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2928                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2929                   opc, !strconcat(Dt, "32"), asm, "",
2930                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
2931   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
2932                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
2933                   opc, "f32", asm, "",
2934                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
2935     let Inst{10} = 1; // overwrite F = 1
2936   }
2937 }
2938
2939
2940 // Neon 2-register vector intrinsics,
2941 //   element sizes of 8, 16 and 32 bits:
2942 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2943                       bits<5> op11_7, bit op4,
2944                       InstrItinClass itinD, InstrItinClass itinQ,
2945                       string OpcodeStr, string Dt, Intrinsic IntOp> {
2946   // 64-bit vector types.
2947   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2948                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
2949   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2950                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
2951   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2952                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
2953
2954   // 128-bit vector types.
2955   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
2956                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
2957   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
2958                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
2959   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
2960                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
2961 }
2962
2963
2964 // Neon Narrowing 2-register vector operations,
2965 //   source operand element sizes of 16, 32 and 64 bits:
2966 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2967                     bits<5> op11_7, bit op6, bit op4,
2968                     InstrItinClass itin, string OpcodeStr, string Dt,
2969                     SDNode OpNode> {
2970   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2971                    itin, OpcodeStr, !strconcat(Dt, "16"),
2972                    v8i8, v8i16, OpNode>;
2973   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2974                    itin, OpcodeStr, !strconcat(Dt, "32"),
2975                    v4i16, v4i32, OpNode>;
2976   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2977                    itin, OpcodeStr, !strconcat(Dt, "64"),
2978                    v2i32, v2i64, OpNode>;
2979 }
2980
2981 // Neon Narrowing 2-register vector intrinsics,
2982 //   source operand element sizes of 16, 32 and 64 bits:
2983 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
2984                        bits<5> op11_7, bit op6, bit op4,
2985                        InstrItinClass itin, string OpcodeStr, string Dt,
2986                        Intrinsic IntOp> {
2987   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
2988                       itin, OpcodeStr, !strconcat(Dt, "16"),
2989                       v8i8, v8i16, IntOp>;
2990   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
2991                       itin, OpcodeStr, !strconcat(Dt, "32"),
2992                       v4i16, v4i32, IntOp>;
2993   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
2994                       itin, OpcodeStr, !strconcat(Dt, "64"),
2995                       v2i32, v2i64, IntOp>;
2996 }
2997
2998
2999 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
3000 //   source operand element sizes of 16, 32 and 64 bits:
3001 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
3002                     string OpcodeStr, string Dt, SDNode OpNode> {
3003   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3004                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
3005   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3006                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3007   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3008                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3009 }
3010
3011
3012 // Neon 3-register vector operations.
3013
3014 // First with only element sizes of 8, 16 and 32 bits:
3015 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3016                    InstrItinClass itinD16, InstrItinClass itinD32,
3017                    InstrItinClass itinQ16, InstrItinClass itinQ32,
3018                    string OpcodeStr, string Dt,
3019                    SDNode OpNode, bit Commutable = 0> {
3020   // 64-bit vector types.
3021   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
3022                    OpcodeStr, !strconcat(Dt, "8"),
3023                    v8i8, v8i8, OpNode, Commutable>;
3024   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
3025                    OpcodeStr, !strconcat(Dt, "16"),
3026                    v4i16, v4i16, OpNode, Commutable>;
3027   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
3028                    OpcodeStr, !strconcat(Dt, "32"),
3029                    v2i32, v2i32, OpNode, Commutable>;
3030
3031   // 128-bit vector types.
3032   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
3033                    OpcodeStr, !strconcat(Dt, "8"),
3034                    v16i8, v16i8, OpNode, Commutable>;
3035   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
3036                    OpcodeStr, !strconcat(Dt, "16"),
3037                    v8i16, v8i16, OpNode, Commutable>;
3038   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
3039                    OpcodeStr, !strconcat(Dt, "32"),
3040                    v4i32, v4i32, OpNode, Commutable>;
3041 }
3042
3043 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
3044   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
3045   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
3046   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
3047   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
3048                      v4i32, v2i32, ShOp>;
3049 }
3050
3051 // ....then also with element size 64 bits:
3052 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3053                     InstrItinClass itinD, InstrItinClass itinQ,
3054                     string OpcodeStr, string Dt,
3055                     SDNode OpNode, bit Commutable = 0>
3056   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3057             OpcodeStr, Dt, OpNode, Commutable> {
3058   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3059                    OpcodeStr, !strconcat(Dt, "64"),
3060                    v1i64, v1i64, OpNode, Commutable>;
3061   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3062                    OpcodeStr, !strconcat(Dt, "64"),
3063                    v2i64, v2i64, OpNode, Commutable>;
3064 }
3065
3066
3067 // Neon 3-register vector intrinsics.
3068
3069 // First with only element sizes of 16 and 32 bits:
3070 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3071                      InstrItinClass itinD16, InstrItinClass itinD32,
3072                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3073                      string OpcodeStr, string Dt,
3074                      Intrinsic IntOp, bit Commutable = 0> {
3075   // 64-bit vector types.
3076   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3077                       OpcodeStr, !strconcat(Dt, "16"),
3078                       v4i16, v4i16, IntOp, Commutable>;
3079   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3080                       OpcodeStr, !strconcat(Dt, "32"),
3081                       v2i32, v2i32, IntOp, Commutable>;
3082
3083   // 128-bit vector types.
3084   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3085                       OpcodeStr, !strconcat(Dt, "16"),
3086                       v8i16, v8i16, IntOp, Commutable>;
3087   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3088                       OpcodeStr, !strconcat(Dt, "32"),
3089                       v4i32, v4i32, IntOp, Commutable>;
3090 }
3091 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3092                      InstrItinClass itinD16, InstrItinClass itinD32,
3093                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3094                      string OpcodeStr, string Dt,
3095                      Intrinsic IntOp> {
3096   // 64-bit vector types.
3097   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3098                       OpcodeStr, !strconcat(Dt, "16"),
3099                       v4i16, v4i16, IntOp>;
3100   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3101                       OpcodeStr, !strconcat(Dt, "32"),
3102                       v2i32, v2i32, IntOp>;
3103
3104   // 128-bit vector types.
3105   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3106                       OpcodeStr, !strconcat(Dt, "16"),
3107                       v8i16, v8i16, IntOp>;
3108   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3109                       OpcodeStr, !strconcat(Dt, "32"),
3110                       v4i32, v4i32, IntOp>;
3111 }
3112
3113 multiclass N3VIntSL_HS<bits<4> op11_8,
3114                        InstrItinClass itinD16, InstrItinClass itinD32,
3115                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3116                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3117   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3118                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3119   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3120                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3121   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3122                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3123   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3124                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3125 }
3126
3127 // ....then also with element size of 8 bits:
3128 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3129                       InstrItinClass itinD16, InstrItinClass itinD32,
3130                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3131                       string OpcodeStr, string Dt,
3132                       Intrinsic IntOp, bit Commutable = 0>
3133   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3134               OpcodeStr, Dt, IntOp, Commutable> {
3135   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3136                       OpcodeStr, !strconcat(Dt, "8"),
3137                       v8i8, v8i8, IntOp, Commutable>;
3138   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3139                       OpcodeStr, !strconcat(Dt, "8"),
3140                       v16i8, v16i8, IntOp, Commutable>;
3141 }
3142 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3143                       InstrItinClass itinD16, InstrItinClass itinD32,
3144                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3145                       string OpcodeStr, string Dt,
3146                       Intrinsic IntOp>
3147   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3148               OpcodeStr, Dt, IntOp> {
3149   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3150                       OpcodeStr, !strconcat(Dt, "8"),
3151                       v8i8, v8i8, IntOp>;
3152   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3153                       OpcodeStr, !strconcat(Dt, "8"),
3154                       v16i8, v16i8, IntOp>;
3155 }
3156
3157
3158 // ....then also with element size of 64 bits:
3159 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3160                        InstrItinClass itinD16, InstrItinClass itinD32,
3161                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3162                        string OpcodeStr, string Dt,
3163                        Intrinsic IntOp, bit Commutable = 0>
3164   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3165                OpcodeStr, Dt, IntOp, Commutable> {
3166   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3167                       OpcodeStr, !strconcat(Dt, "64"),
3168                       v1i64, v1i64, IntOp, Commutable>;
3169   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3170                       OpcodeStr, !strconcat(Dt, "64"),
3171                       v2i64, v2i64, IntOp, Commutable>;
3172 }
3173 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3174                        InstrItinClass itinD16, InstrItinClass itinD32,
3175                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3176                        string OpcodeStr, string Dt,
3177                        Intrinsic IntOp>
3178   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3179                OpcodeStr, Dt, IntOp> {
3180   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3181                       OpcodeStr, !strconcat(Dt, "64"),
3182                       v1i64, v1i64, IntOp>;
3183   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3184                       OpcodeStr, !strconcat(Dt, "64"),
3185                       v2i64, v2i64, IntOp>;
3186 }
3187
3188 // Neon Narrowing 3-register vector intrinsics,
3189 //   source operand element sizes of 16, 32 and 64 bits:
3190 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3191                        string OpcodeStr, string Dt,
3192                        Intrinsic IntOp, bit Commutable = 0> {
3193   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3194                       OpcodeStr, !strconcat(Dt, "16"),
3195                       v8i8, v8i16, IntOp, Commutable>;
3196   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3197                       OpcodeStr, !strconcat(Dt, "32"),
3198                       v4i16, v4i32, IntOp, Commutable>;
3199   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3200                       OpcodeStr, !strconcat(Dt, "64"),
3201                       v2i32, v2i64, IntOp, Commutable>;
3202 }
3203
3204
3205 // Neon Long 3-register vector operations.
3206
3207 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3208                     InstrItinClass itin16, InstrItinClass itin32,
3209                     string OpcodeStr, string Dt,
3210                     SDNode OpNode, bit Commutable = 0> {
3211   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3212                    OpcodeStr, !strconcat(Dt, "8"),
3213                    v8i16, v8i8, OpNode, Commutable>;
3214   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3215                    OpcodeStr, !strconcat(Dt, "16"),
3216                    v4i32, v4i16, OpNode, Commutable>;
3217   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3218                    OpcodeStr, !strconcat(Dt, "32"),
3219                    v2i64, v2i32, OpNode, Commutable>;
3220 }
3221
3222 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3223                      InstrItinClass itin, string OpcodeStr, string Dt,
3224                      SDNode OpNode> {
3225   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3226                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3227   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3228                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3229 }
3230
3231 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3232                        InstrItinClass itin16, InstrItinClass itin32,
3233                        string OpcodeStr, string Dt,
3234                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3235   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3236                       OpcodeStr, !strconcat(Dt, "8"),
3237                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3238   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3239                       OpcodeStr, !strconcat(Dt, "16"),
3240                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3241   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3242                       OpcodeStr, !strconcat(Dt, "32"),
3243                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3244 }
3245
3246 // Neon Long 3-register vector intrinsics.
3247
3248 // First with only element sizes of 16 and 32 bits:
3249 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3250                       InstrItinClass itin16, InstrItinClass itin32,
3251                       string OpcodeStr, string Dt,
3252                       Intrinsic IntOp, bit Commutable = 0> {
3253   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3254                       OpcodeStr, !strconcat(Dt, "16"),
3255                       v4i32, v4i16, IntOp, Commutable>;
3256   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3257                       OpcodeStr, !strconcat(Dt, "32"),
3258                       v2i64, v2i32, IntOp, Commutable>;
3259 }
3260
3261 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3262                         InstrItinClass itin, string OpcodeStr, string Dt,
3263                         Intrinsic IntOp> {
3264   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3265                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3266   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3267                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3268 }
3269
3270 // ....then also with element size of 8 bits:
3271 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3272                        InstrItinClass itin16, InstrItinClass itin32,
3273                        string OpcodeStr, string Dt,
3274                        Intrinsic IntOp, bit Commutable = 0>
3275   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3276                IntOp, Commutable> {
3277   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3278                       OpcodeStr, !strconcat(Dt, "8"),
3279                       v8i16, v8i8, IntOp, Commutable>;
3280 }
3281
3282 // ....with explicit extend (VABDL).
3283 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3284                        InstrItinClass itin, string OpcodeStr, string Dt,
3285                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3286   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3287                          OpcodeStr, !strconcat(Dt, "8"),
3288                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3289   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3290                          OpcodeStr, !strconcat(Dt, "16"),
3291                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3292   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3293                          OpcodeStr, !strconcat(Dt, "32"),
3294                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3295 }
3296
3297
3298 // Neon Wide 3-register vector intrinsics,
3299 //   source operand element sizes of 8, 16 and 32 bits:
3300 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3301                     string OpcodeStr, string Dt,
3302                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3303   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3304                    OpcodeStr, !strconcat(Dt, "8"),
3305                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3306   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3307                    OpcodeStr, !strconcat(Dt, "16"),
3308                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3309   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3310                    OpcodeStr, !strconcat(Dt, "32"),
3311                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3312 }
3313
3314
3315 // Neon Multiply-Op vector operations,
3316 //   element sizes of 8, 16 and 32 bits:
3317 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3318                         InstrItinClass itinD16, InstrItinClass itinD32,
3319                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3320                         string OpcodeStr, string Dt, SDNode OpNode> {
3321   // 64-bit vector types.
3322   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3323                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3324   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3325                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3326   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3327                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3328
3329   // 128-bit vector types.
3330   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3331                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3332   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3333                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3334   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3335                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3336 }
3337
3338 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3339                          InstrItinClass itinD16, InstrItinClass itinD32,
3340                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3341                          string OpcodeStr, string Dt, SDNode ShOp> {
3342   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3343                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3344   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3345                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3346   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3347                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3348                             mul, ShOp>;
3349   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3350                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3351                           mul, ShOp>;
3352 }
3353
3354 // Neon Intrinsic-Op vector operations,
3355 //   element sizes of 8, 16 and 32 bits:
3356 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3357                         InstrItinClass itinD, InstrItinClass itinQ,
3358                         string OpcodeStr, string Dt, Intrinsic IntOp,
3359                         SDNode OpNode> {
3360   // 64-bit vector types.
3361   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3362                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3363   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3364                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3365   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3366                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3367
3368   // 128-bit vector types.
3369   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3370                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3371   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3372                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3373   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3374                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3375 }
3376
3377 // Neon 3-argument intrinsics,
3378 //   element sizes of 8, 16 and 32 bits:
3379 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3380                        InstrItinClass itinD, InstrItinClass itinQ,
3381                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3382   // 64-bit vector types.
3383   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3384                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3385   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3386                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3387   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3388                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3389
3390   // 128-bit vector types.
3391   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3392                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3393   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3394                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3395   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3396                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3397 }
3398
3399
3400 // Neon Long Multiply-Op vector operations,
3401 //   element sizes of 8, 16 and 32 bits:
3402 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3403                          InstrItinClass itin16, InstrItinClass itin32,
3404                          string OpcodeStr, string Dt, SDNode MulOp,
3405                          SDNode OpNode> {
3406   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3407                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3408   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3409                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3410   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3411                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3412 }
3413
3414 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3415                           string Dt, SDNode MulOp, SDNode OpNode> {
3416   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3417                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3418   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3419                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3420 }
3421
3422
3423 // Neon Long 3-argument intrinsics.
3424
3425 // First with only element sizes of 16 and 32 bits:
3426 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3427                        InstrItinClass itin16, InstrItinClass itin32,
3428                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3429   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3430                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3431   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3432                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3433 }
3434
3435 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3436                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3437   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3438                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3439   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3440                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3441 }
3442
3443 // ....then also with element size of 8 bits:
3444 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3445                         InstrItinClass itin16, InstrItinClass itin32,
3446                         string OpcodeStr, string Dt, Intrinsic IntOp>
3447   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3448   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3449                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3450 }
3451
3452 // ....with explicit extend (VABAL).
3453 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3454                             InstrItinClass itin, string OpcodeStr, string Dt,
3455                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3456   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3457                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3458                            IntOp, ExtOp, OpNode>;
3459   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3460                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3461                            IntOp, ExtOp, OpNode>;
3462   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3463                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3464                            IntOp, ExtOp, OpNode>;
3465 }
3466
3467
3468 // Neon Pairwise long 2-register intrinsics,
3469 //   element sizes of 8, 16 and 32 bits:
3470 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3471                         bits<5> op11_7, bit op4,
3472                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3473   // 64-bit vector types.
3474   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3475                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3476   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3477                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3478   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3479                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3480
3481   // 128-bit vector types.
3482   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3483                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3484   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3485                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3486   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3487                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3488 }
3489
3490
3491 // Neon Pairwise long 2-register accumulate intrinsics,
3492 //   element sizes of 8, 16 and 32 bits:
3493 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3494                          bits<5> op11_7, bit op4,
3495                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3496   // 64-bit vector types.
3497   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3498                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3499   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3500                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3501   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3502                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3503
3504   // 128-bit vector types.
3505   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3506                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3507   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3508                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3509   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3510                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3511 }
3512
3513
3514 // Neon 2-register vector shift by immediate,
3515 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3516 //   element sizes of 8, 16, 32 and 64 bits:
3517 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3518                        InstrItinClass itin, string OpcodeStr, string Dt,
3519                        SDNode OpNode> {
3520   // 64-bit vector types.
3521   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3522                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3523     let Inst{21-19} = 0b001; // imm6 = 001xxx
3524   }
3525   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3526                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3527     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3528   }
3529   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3530                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3531     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3532   }
3533   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3534                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3535                              // imm6 = xxxxxx
3536
3537   // 128-bit vector types.
3538   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3539                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3540     let Inst{21-19} = 0b001; // imm6 = 001xxx
3541   }
3542   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3543                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3544     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3545   }
3546   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3547                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3548     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3549   }
3550   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3551                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3552                              // imm6 = xxxxxx
3553 }
3554 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3555                        InstrItinClass itin, string OpcodeStr, string Dt,
3556                        SDNode OpNode> {
3557   // 64-bit vector types.
3558   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3559                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3560     let Inst{21-19} = 0b001; // imm6 = 001xxx
3561   }
3562   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3563                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3564     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3565   }
3566   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3567                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3568     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3569   }
3570   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3571                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3572                              // imm6 = xxxxxx
3573
3574   // 128-bit vector types.
3575   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3576                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3577     let Inst{21-19} = 0b001; // imm6 = 001xxx
3578   }
3579   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3580                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3581     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3582   }
3583   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3584                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3585     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3586   }
3587   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3588                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3589                              // imm6 = xxxxxx
3590 }
3591
3592 // Neon Shift-Accumulate vector operations,
3593 //   element sizes of 8, 16, 32 and 64 bits:
3594 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3595                          string OpcodeStr, string Dt, SDNode ShOp> {
3596   // 64-bit vector types.
3597   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3598                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3599     let Inst{21-19} = 0b001; // imm6 = 001xxx
3600   }
3601   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3602                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3603     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3604   }
3605   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3606                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3607     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3608   }
3609   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3610                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3611                              // imm6 = xxxxxx
3612
3613   // 128-bit vector types.
3614   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3615                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3616     let Inst{21-19} = 0b001; // imm6 = 001xxx
3617   }
3618   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3619                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3620     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3621   }
3622   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3623                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3624     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3625   }
3626   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3627                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3628                              // imm6 = xxxxxx
3629 }
3630
3631 // Neon Shift-Insert vector operations,
3632 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3633 //   element sizes of 8, 16, 32 and 64 bits:
3634 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3635                           string OpcodeStr> {
3636   // 64-bit vector types.
3637   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3638                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3639     let Inst{21-19} = 0b001; // imm6 = 001xxx
3640   }
3641   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3642                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3643     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3644   }
3645   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3646                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3647     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3648   }
3649   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3650                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3651                              // imm6 = xxxxxx
3652
3653   // 128-bit vector types.
3654   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3655                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3656     let Inst{21-19} = 0b001; // imm6 = 001xxx
3657   }
3658   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3659                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3660     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3661   }
3662   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3663                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3664     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3665   }
3666   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3667                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3668                              // imm6 = xxxxxx
3669 }
3670 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3671                           string OpcodeStr> {
3672   // 64-bit vector types.
3673   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3674                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3675     let Inst{21-19} = 0b001; // imm6 = 001xxx
3676   }
3677   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3678                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3679     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3680   }
3681   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3682                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3683     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3684   }
3685   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3686                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3687                              // imm6 = xxxxxx
3688
3689   // 128-bit vector types.
3690   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3691                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3692     let Inst{21-19} = 0b001; // imm6 = 001xxx
3693   }
3694   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3695                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3696     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3697   }
3698   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3699                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3700     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3701   }
3702   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3703                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3704                              // imm6 = xxxxxx
3705 }
3706
3707 // Neon Shift Long operations,
3708 //   element sizes of 8, 16, 32 bits:
3709 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3710                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3711   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3712               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3713     let Inst{21-19} = 0b001; // imm6 = 001xxx
3714   }
3715   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3716                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3717     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3718   }
3719   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3720                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3721     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3722   }
3723 }
3724
3725 // Neon Shift Narrow operations,
3726 //   element sizes of 16, 32, 64 bits:
3727 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3728                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3729                       SDNode OpNode> {
3730   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3731                     OpcodeStr, !strconcat(Dt, "16"),
3732                     v8i8, v8i16, shr_imm8, OpNode> {
3733     let Inst{21-19} = 0b001; // imm6 = 001xxx
3734   }
3735   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3736                      OpcodeStr, !strconcat(Dt, "32"),
3737                      v4i16, v4i32, shr_imm16, OpNode> {
3738     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3739   }
3740   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3741                      OpcodeStr, !strconcat(Dt, "64"),
3742                      v2i32, v2i64, shr_imm32, OpNode> {
3743     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3744   }
3745 }
3746
3747 //===----------------------------------------------------------------------===//
3748 // Instruction Definitions.
3749 //===----------------------------------------------------------------------===//
3750
3751 // Vector Add Operations.
3752
3753 //   VADD     : Vector Add (integer and floating-point)
3754 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3755                          add, 1>;
3756 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3757                      v2f32, v2f32, fadd, 1>;
3758 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3759                      v4f32, v4f32, fadd, 1>;
3760 //   VADDL    : Vector Add Long (Q = D + D)
3761 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3762                             "vaddl", "s", add, sext, 1>;
3763 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3764                             "vaddl", "u", add, zext, 1>;
3765 //   VADDW    : Vector Add Wide (Q = Q + D)
3766 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3767 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3768 //   VHADD    : Vector Halving Add
3769 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3770                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3771                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3772 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3773                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3774                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3775 //   VRHADD   : Vector Rounding Halving Add
3776 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3777                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3778                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3779 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3780                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3781                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3782 //   VQADD    : Vector Saturating Add
3783 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3784                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3785                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3786 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3787                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3788                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3789 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3790 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3791                             int_arm_neon_vaddhn, 1>;
3792 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3793 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3794                             int_arm_neon_vraddhn, 1>;
3795
3796 // Vector Multiply Operations.
3797
3798 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3799 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3800                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3801 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3802                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3803 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3804                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3805 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3806                      v2f32, v2f32, fmul, 1>;
3807 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3808                      v4f32, v4f32, fmul, 1>;
3809 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
3810 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3811 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3812                        v2f32, fmul>;
3813
3814 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3815                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3816           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3817                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3818                                       (DSubReg_i16_reg imm:$lane))),
3819                               (SubReg_i16_lane imm:$lane)))>;
3820 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3821                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3822           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3823                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3824                                       (DSubReg_i32_reg imm:$lane))),
3825                               (SubReg_i32_lane imm:$lane)))>;
3826 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3827                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3828           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3829                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3830                                    (DSubReg_i32_reg imm:$lane))),
3831                            (SubReg_i32_lane imm:$lane)))>;
3832
3833 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3834 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3835                           IIC_VMULi16Q, IIC_VMULi32Q,
3836                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3837 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3838                             IIC_VMULi16Q, IIC_VMULi32Q,
3839                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3840 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3841                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3842                                                             imm:$lane)))),
3843           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3844                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3845                                          (DSubReg_i16_reg imm:$lane))),
3846                                  (SubReg_i16_lane imm:$lane)))>;
3847 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3848                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3849                                                             imm:$lane)))),
3850           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3851                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3852                                          (DSubReg_i32_reg imm:$lane))),
3853                                  (SubReg_i32_lane imm:$lane)))>;
3854
3855 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3856 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3857                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3858                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3859 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3860                               IIC_VMULi16Q, IIC_VMULi32Q,
3861                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3862 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3863                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3864                                                              imm:$lane)))),
3865           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3866                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3867                                           (DSubReg_i16_reg imm:$lane))),
3868                                   (SubReg_i16_lane imm:$lane)))>;
3869 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3870                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3871                                                              imm:$lane)))),
3872           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3873                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3874                                           (DSubReg_i32_reg imm:$lane))),
3875                                   (SubReg_i32_lane imm:$lane)))>;
3876
3877 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3878 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3879                          "vmull", "s", NEONvmulls, 1>;
3880 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3881                          "vmull", "u", NEONvmullu, 1>;
3882 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3883                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3884 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3885 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3886
3887 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3888 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3889                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3890 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3891                              "vqdmull", "s", int_arm_neon_vqdmull>;
3892
3893 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
3894
3895 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
3896 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3897                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3898 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
3899                           v2f32, fmul_su, fadd_mlx>,
3900                 Requires<[HasNEON, UseFPVMLx, NoNEONVFP4]>;
3901 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
3902                           v4f32, fmul_su, fadd_mlx>,
3903                 Requires<[HasNEON, UseFPVMLx, NoNEONVFP4]>;
3904 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
3905                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
3906 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
3907                             v2f32, fmul_su, fadd_mlx>,
3908                 Requires<[HasNEON, UseFPVMLx]>;
3909 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
3910                             v4f32, v2f32, fmul_su, fadd_mlx>,
3911                 Requires<[HasNEON, UseFPVMLx]>;
3912
3913 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
3914                   (mul (v8i16 QPR:$src2),
3915                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3916           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3917                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3918                                       (DSubReg_i16_reg imm:$lane))),
3919                               (SubReg_i16_lane imm:$lane)))>;
3920
3921 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
3922                   (mul (v4i32 QPR:$src2),
3923                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3924           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3925                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3926                                       (DSubReg_i32_reg imm:$lane))),
3927                               (SubReg_i32_lane imm:$lane)))>;
3928
3929 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
3930                   (fmul_su (v4f32 QPR:$src2),
3931                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3932           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
3933                            (v4f32 QPR:$src2),
3934                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3935                                    (DSubReg_i32_reg imm:$lane))),
3936                            (SubReg_i32_lane imm:$lane)))>,
3937           Requires<[HasNEON, UseFPVMLx]>;
3938
3939 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
3940 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3941                               "vmlal", "s", NEONvmulls, add>;
3942 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
3943                               "vmlal", "u", NEONvmullu, add>;
3944
3945 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
3946 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
3947
3948 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
3949 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3950                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
3951 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
3952
3953 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
3954 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
3955                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3956 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
3957                           v2f32, fmul_su, fsub_mlx>,
3958                 Requires<[HasNEON, UseFPVMLx, NoNEONVFP4]>;
3959 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
3960                           v4f32, fmul_su, fsub_mlx>,
3961                 Requires<[HasNEON, UseFPVMLx, NoNEONVFP4]>;
3962 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
3963                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
3964 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
3965                             v2f32, fmul_su, fsub_mlx>,
3966                 Requires<[HasNEON, UseFPVMLx]>;
3967 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
3968                             v4f32, v2f32, fmul_su, fsub_mlx>,
3969                 Requires<[HasNEON, UseFPVMLx]>;
3970
3971 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
3972                   (mul (v8i16 QPR:$src2),
3973                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
3974           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
3975                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
3976                                       (DSubReg_i16_reg imm:$lane))),
3977                               (SubReg_i16_lane imm:$lane)))>;
3978
3979 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
3980                   (mul (v4i32 QPR:$src2),
3981                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
3982           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
3983                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
3984                                       (DSubReg_i32_reg imm:$lane))),
3985                               (SubReg_i32_lane imm:$lane)))>;
3986
3987 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
3988                   (fmul_su (v4f32 QPR:$src2),
3989                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
3990           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
3991                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
3992                                    (DSubReg_i32_reg imm:$lane))),
3993                            (SubReg_i32_lane imm:$lane)))>,
3994           Requires<[HasNEON, UseFPVMLx]>;
3995
3996 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
3997 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
3998                               "vmlsl", "s", NEONvmulls, sub>;
3999 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4000                               "vmlsl", "u", NEONvmullu, sub>;
4001
4002 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
4003 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
4004
4005 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
4006 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
4007                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4008 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4009
4010
4011 // Fused Vector Multiply-Accumulate and Fused Multiply-Subtract Operations.
4012 def  VFMAfd   : N3VDMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACD, "vfma", "f32",
4013                           v2f32, fmul_su, fadd_mlx>,
4014                 Requires<[HasNEONVFP4]>;
4015
4016 def  VFMAfq   : N3VQMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACQ, "vfma", "f32",
4017                           v4f32, fmul_su, fadd_mlx>,
4018                 Requires<[HasNEONVFP4]>;
4019
4020 //   Fused Vector Multiply Subtract (floating-point)
4021 def  VFMSfd   : N3VDMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACD, "vfms", "f32",
4022                           v2f32, fmul_su, fsub_mlx>,
4023                 Requires<[HasNEONVFP4]>;
4024 def  VFMSfq   : N3VQMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACQ, "vfms", "f32",
4025                           v4f32, fmul_su, fsub_mlx>,
4026                 Requires<[HasNEONVFP4]>;
4027
4028 // Vector Subtract Operations.
4029
4030 //   VSUB     : Vector Subtract (integer and floating-point)
4031 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
4032                          "vsub", "i", sub, 0>;
4033 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
4034                      v2f32, v2f32, fsub, 0>;
4035 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
4036                      v4f32, v4f32, fsub, 0>;
4037 //   VSUBL    : Vector Subtract Long (Q = D - D)
4038 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4039                             "vsubl", "s", sub, sext, 0>;
4040 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4041                             "vsubl", "u", sub, zext, 0>;
4042 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
4043 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
4044 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
4045 //   VHSUB    : Vector Halving Subtract
4046 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
4047                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4048                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
4049 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
4050                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4051                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
4052 //   VQSUB    : Vector Saturing Subtract
4053 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
4054                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4055                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
4056 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
4057                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4058                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
4059 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
4060 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
4061                             int_arm_neon_vsubhn, 0>;
4062 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
4063 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
4064                             int_arm_neon_vrsubhn, 0>;
4065
4066 // Vector Comparisons.
4067
4068 //   VCEQ     : Vector Compare Equal
4069 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4070                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
4071 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
4072                      NEONvceq, 1>;
4073 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4074                      NEONvceq, 1>;
4075
4076 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4077                             "$Vd, $Vm, #0", NEONvceqz>;
4078
4079 //   VCGE     : Vector Compare Greater Than or Equal
4080 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4081                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4082 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4083                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4084 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4085                      NEONvcge, 0>;
4086 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4087                      NEONvcge, 0>;
4088
4089 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4090                             "$Vd, $Vm, #0", NEONvcgez>;
4091 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4092                             "$Vd, $Vm, #0", NEONvclez>;
4093
4094 //   VCGT     : Vector Compare Greater Than
4095 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4096                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4097 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4098                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4099 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4100                      NEONvcgt, 0>;
4101 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4102                      NEONvcgt, 0>;
4103
4104 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4105                             "$Vd, $Vm, #0", NEONvcgtz>;
4106 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4107                             "$Vd, $Vm, #0", NEONvcltz>;
4108
4109 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4110 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4111                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
4112 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4113                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
4114 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4115 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4116                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
4117 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4118                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
4119 //   VTST     : Vector Test Bits
4120 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4121                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4122
4123 // Vector Bitwise Operations.
4124
4125 def vnotd : PatFrag<(ops node:$in),
4126                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4127 def vnotq : PatFrag<(ops node:$in),
4128                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4129
4130
4131 //   VAND     : Vector Bitwise AND
4132 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4133                       v2i32, v2i32, and, 1>;
4134 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4135                       v4i32, v4i32, and, 1>;
4136
4137 //   VEOR     : Vector Bitwise Exclusive OR
4138 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4139                       v2i32, v2i32, xor, 1>;
4140 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4141                       v4i32, v4i32, xor, 1>;
4142
4143 //   VORR     : Vector Bitwise OR
4144 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4145                       v2i32, v2i32, or, 1>;
4146 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4147                       v4i32, v4i32, or, 1>;
4148
4149 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4150                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4151                           IIC_VMOVImm,
4152                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4153                           [(set DPR:$Vd,
4154                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4155   let Inst{9} = SIMM{9};
4156 }
4157
4158 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4159                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4160                           IIC_VMOVImm,
4161                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4162                           [(set DPR:$Vd,
4163                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4164   let Inst{10-9} = SIMM{10-9};
4165 }
4166
4167 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4168                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4169                           IIC_VMOVImm,
4170                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4171                           [(set QPR:$Vd,
4172                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4173   let Inst{9} = SIMM{9};
4174 }
4175
4176 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4177                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4178                           IIC_VMOVImm,
4179                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4180                           [(set QPR:$Vd,
4181                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4182   let Inst{10-9} = SIMM{10-9};
4183 }
4184
4185
4186 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4187 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4188                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4189                      "vbic", "$Vd, $Vn, $Vm", "",
4190                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4191                                                  (vnotd DPR:$Vm))))]>;
4192 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4193                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4194                      "vbic", "$Vd, $Vn, $Vm", "",
4195                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4196                                                  (vnotq QPR:$Vm))))]>;
4197
4198 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4199                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4200                           IIC_VMOVImm,
4201                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4202                           [(set DPR:$Vd,
4203                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4204   let Inst{9} = SIMM{9};
4205 }
4206
4207 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4208                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4209                           IIC_VMOVImm,
4210                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4211                           [(set DPR:$Vd,
4212                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4213   let Inst{10-9} = SIMM{10-9};
4214 }
4215
4216 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4217                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4218                           IIC_VMOVImm,
4219                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4220                           [(set QPR:$Vd,
4221                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4222   let Inst{9} = SIMM{9};
4223 }
4224
4225 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4226                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4227                           IIC_VMOVImm,
4228                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4229                           [(set QPR:$Vd,
4230                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4231   let Inst{10-9} = SIMM{10-9};
4232 }
4233
4234 //   VORN     : Vector Bitwise OR NOT
4235 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4236                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4237                      "vorn", "$Vd, $Vn, $Vm", "",
4238                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4239                                                 (vnotd DPR:$Vm))))]>;
4240 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4241                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4242                      "vorn", "$Vd, $Vn, $Vm", "",
4243                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4244                                                 (vnotq QPR:$Vm))))]>;
4245
4246 //   VMVN     : Vector Bitwise NOT (Immediate)
4247
4248 let isReMaterializable = 1 in {
4249
4250 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4251                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4252                          "vmvn", "i16", "$Vd, $SIMM", "",
4253                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4254   let Inst{9} = SIMM{9};
4255 }
4256
4257 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4258                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4259                          "vmvn", "i16", "$Vd, $SIMM", "",
4260                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4261   let Inst{9} = SIMM{9};
4262 }
4263
4264 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4265                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4266                          "vmvn", "i32", "$Vd, $SIMM", "",
4267                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4268   let Inst{11-8} = SIMM{11-8};
4269 }
4270
4271 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4272                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4273                          "vmvn", "i32", "$Vd, $SIMM", "",
4274                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4275   let Inst{11-8} = SIMM{11-8};
4276 }
4277 }
4278
4279 //   VMVN     : Vector Bitwise NOT
4280 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4281                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4282                      "vmvn", "$Vd, $Vm", "",
4283                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4284 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4285                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4286                      "vmvn", "$Vd, $Vm", "",
4287                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4288 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4289 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4290
4291 //   VBSL     : Vector Bitwise Select
4292 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4293                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4294                      N3RegFrm, IIC_VCNTiD,
4295                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4296                      [(set DPR:$Vd,
4297                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4298
4299 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4300                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4301           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4302
4303 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4304                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4305                      N3RegFrm, IIC_VCNTiQ,
4306                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4307                      [(set QPR:$Vd,
4308                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4309
4310 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4311                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4312           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4313
4314 //   VBIF     : Vector Bitwise Insert if False
4315 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4316 // FIXME: This instruction's encoding MAY NOT BE correct.
4317 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4318                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4319                      N3RegFrm, IIC_VBINiD,
4320                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4321                      []>;
4322 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4323                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4324                      N3RegFrm, IIC_VBINiQ,
4325                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4326                      []>;
4327
4328 //   VBIT     : Vector Bitwise Insert if True
4329 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4330 // FIXME: This instruction's encoding MAY NOT BE correct.
4331 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4332                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4333                      N3RegFrm, IIC_VBINiD,
4334                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4335                      []>;
4336 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4337                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4338                      N3RegFrm, IIC_VBINiQ,
4339                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4340                      []>;
4341
4342 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4343 // for equivalent operations with different register constraints; it just
4344 // inserts copies.
4345
4346 // Vector Absolute Differences.
4347
4348 //   VABD     : Vector Absolute Difference
4349 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4350                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4351                            "vabd", "s", int_arm_neon_vabds, 1>;
4352 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4353                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4354                            "vabd", "u", int_arm_neon_vabdu, 1>;
4355 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4356                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4357 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4358                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4359
4360 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4361 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4362                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4363 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4364                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4365
4366 //   VABA     : Vector Absolute Difference and Accumulate
4367 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4368                              "vaba", "s", int_arm_neon_vabds, add>;
4369 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4370                              "vaba", "u", int_arm_neon_vabdu, add>;
4371
4372 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4373 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4374                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4375 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4376                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4377
4378 // Vector Maximum and Minimum.
4379
4380 //   VMAX     : Vector Maximum
4381 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4382                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4383                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4384 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4385                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4386                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4387 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4388                         "vmax", "f32",
4389                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4390 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4391                         "vmax", "f32",
4392                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4393
4394 //   VMIN     : Vector Minimum
4395 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4396                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4397                            "vmin", "s", int_arm_neon_vmins, 1>;
4398 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4399                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4400                            "vmin", "u", int_arm_neon_vminu, 1>;
4401 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4402                         "vmin", "f32",
4403                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4404 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4405                         "vmin", "f32",
4406                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4407
4408 // Vector Pairwise Operations.
4409
4410 //   VPADD    : Vector Pairwise Add
4411 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4412                         "vpadd", "i8",
4413                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4414 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4415                         "vpadd", "i16",
4416                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4417 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4418                         "vpadd", "i32",
4419                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4420 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4421                         IIC_VPBIND, "vpadd", "f32",
4422                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4423
4424 //   VPADDL   : Vector Pairwise Add Long
4425 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4426                              int_arm_neon_vpaddls>;
4427 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4428                              int_arm_neon_vpaddlu>;
4429
4430 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4431 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4432                               int_arm_neon_vpadals>;
4433 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4434                               int_arm_neon_vpadalu>;
4435
4436 //   VPMAX    : Vector Pairwise Maximum
4437 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4438                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4439 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4440                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4441 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4442                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4443 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4444                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4445 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4446                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4447 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4448                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4449 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4450                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4451
4452 //   VPMIN    : Vector Pairwise Minimum
4453 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4454                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4455 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4456                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4457 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4458                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4459 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4460                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4461 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4462                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4463 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4464                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4465 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4466                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4467
4468 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4469
4470 //   VRECPE   : Vector Reciprocal Estimate
4471 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4472                         IIC_VUNAD, "vrecpe", "u32",
4473                         v2i32, v2i32, int_arm_neon_vrecpe>;
4474 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4475                         IIC_VUNAQ, "vrecpe", "u32",
4476                         v4i32, v4i32, int_arm_neon_vrecpe>;
4477 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4478                         IIC_VUNAD, "vrecpe", "f32",
4479                         v2f32, v2f32, int_arm_neon_vrecpe>;
4480 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4481                         IIC_VUNAQ, "vrecpe", "f32",
4482                         v4f32, v4f32, int_arm_neon_vrecpe>;
4483
4484 //   VRECPS   : Vector Reciprocal Step
4485 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4486                         IIC_VRECSD, "vrecps", "f32",
4487                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4488 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4489                         IIC_VRECSQ, "vrecps", "f32",
4490                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4491
4492 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4493 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4494                          IIC_VUNAD, "vrsqrte", "u32",
4495                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4496 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4497                          IIC_VUNAQ, "vrsqrte", "u32",
4498                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4499 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4500                          IIC_VUNAD, "vrsqrte", "f32",
4501                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4502 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4503                          IIC_VUNAQ, "vrsqrte", "f32",
4504                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4505
4506 //   VRSQRTS  : Vector Reciprocal Square Root Step
4507 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4508                         IIC_VRECSD, "vrsqrts", "f32",
4509                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4510 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4511                         IIC_VRECSQ, "vrsqrts", "f32",
4512                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4513
4514 // Vector Shifts.
4515
4516 //   VSHL     : Vector Shift
4517 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4518                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4519                             "vshl", "s", int_arm_neon_vshifts>;
4520 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4521                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4522                             "vshl", "u", int_arm_neon_vshiftu>;
4523
4524 //   VSHL     : Vector Shift Left (Immediate)
4525 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4526
4527 //   VSHR     : Vector Shift Right (Immediate)
4528 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s",NEONvshrs>;
4529 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u",NEONvshru>;
4530
4531 //   VSHLL    : Vector Shift Left Long
4532 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4533 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4534
4535 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4536 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4537                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4538                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4539   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4540            ResTy, OpTy, ImmTy, OpNode> {
4541   let Inst{21-16} = op21_16;
4542   let DecoderMethod = "DecodeVSHLMaxInstruction";
4543 }
4544 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4545                           v8i16, v8i8, imm8, NEONvshlli>;
4546 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4547                           v4i32, v4i16, imm16, NEONvshlli>;
4548 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4549                           v2i64, v2i32, imm32, NEONvshlli>;
4550
4551 //   VSHRN    : Vector Shift Right and Narrow
4552 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4553                            NEONvshrn>;
4554
4555 //   VRSHL    : Vector Rounding Shift
4556 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4557                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4558                             "vrshl", "s", int_arm_neon_vrshifts>;
4559 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4560                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4561                             "vrshl", "u", int_arm_neon_vrshiftu>;
4562 //   VRSHR    : Vector Rounding Shift Right
4563 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s",NEONvrshrs>;
4564 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u",NEONvrshru>;
4565
4566 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4567 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4568                            NEONvrshrn>;
4569
4570 //   VQSHL    : Vector Saturating Shift
4571 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4572                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4573                             "vqshl", "s", int_arm_neon_vqshifts>;
4574 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4575                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4576                             "vqshl", "u", int_arm_neon_vqshiftu>;
4577 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4578 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4579 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4580
4581 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4582 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4583
4584 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4585 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4586                            NEONvqshrns>;
4587 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4588                            NEONvqshrnu>;
4589
4590 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4591 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4592                            NEONvqshrnsu>;
4593
4594 //   VQRSHL   : Vector Saturating Rounding Shift
4595 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4596                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4597                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4598 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4599                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4600                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4601
4602 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4603 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4604                            NEONvqrshrns>;
4605 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4606                            NEONvqrshrnu>;
4607
4608 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4609 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4610                            NEONvqrshrnsu>;
4611
4612 //   VSRA     : Vector Shift Right and Accumulate
4613 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4614 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4615 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4616 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4617 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4618
4619 //   VSLI     : Vector Shift Left and Insert
4620 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4621
4622 //   VSRI     : Vector Shift Right and Insert
4623 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4624
4625 // Vector Absolute and Saturating Absolute.
4626
4627 //   VABS     : Vector Absolute Value
4628 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4629                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4630                            int_arm_neon_vabs>;
4631 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4632                         IIC_VUNAD, "vabs", "f32",
4633                         v2f32, v2f32, int_arm_neon_vabs>;
4634 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4635                         IIC_VUNAQ, "vabs", "f32",
4636                         v4f32, v4f32, int_arm_neon_vabs>;
4637
4638 //   VQABS    : Vector Saturating Absolute Value
4639 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4640                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4641                            int_arm_neon_vqabs>;
4642
4643 // Vector Negate.
4644
4645 def vnegd  : PatFrag<(ops node:$in),
4646                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4647 def vnegq  : PatFrag<(ops node:$in),
4648                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4649
4650 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4651   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4652         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4653         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4654 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4655   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4656         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4657         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4658
4659 //   VNEG     : Vector Negate (integer)
4660 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4661 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4662 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4663 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4664 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4665 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4666
4667 //   VNEG     : Vector Negate (floating-point)
4668 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4669                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4670                     "vneg", "f32", "$Vd, $Vm", "",
4671                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4672 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4673                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4674                     "vneg", "f32", "$Vd, $Vm", "",
4675                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4676
4677 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4678 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4679 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4680 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4681 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4682 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4683
4684 //   VQNEG    : Vector Saturating Negate
4685 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4686                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4687                            int_arm_neon_vqneg>;
4688
4689 // Vector Bit Counting Operations.
4690
4691 //   VCLS     : Vector Count Leading Sign Bits
4692 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4693                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4694                            int_arm_neon_vcls>;
4695 //   VCLZ     : Vector Count Leading Zeros
4696 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4697                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4698                            int_arm_neon_vclz>;
4699 //   VCNT     : Vector Count One Bits
4700 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4701                         IIC_VCNTiD, "vcnt", "8",
4702                         v8i8, v8i8, int_arm_neon_vcnt>;
4703 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4704                         IIC_VCNTiQ, "vcnt", "8",
4705                         v16i8, v16i8, int_arm_neon_vcnt>;
4706
4707 // Vector Swap
4708 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4709                      (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
4710                      "vswp", "$Vd, $Vm", "", []>;
4711 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4712                      (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
4713                      "vswp", "$Vd, $Vm", "", []>;
4714
4715 // Vector Move Operations.
4716
4717 //   VMOV     : Vector Move (Register)
4718 def : InstAlias<"vmov${p} $Vd, $Vm",
4719                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4720 def : InstAlias<"vmov${p} $Vd, $Vm",
4721                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4722
4723 //   VMOV     : Vector Move (Immediate)
4724
4725 let isReMaterializable = 1 in {
4726 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4727                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4728                          "vmov", "i8", "$Vd, $SIMM", "",
4729                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4730 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4731                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4732                          "vmov", "i8", "$Vd, $SIMM", "",
4733                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4734
4735 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4736                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4737                          "vmov", "i16", "$Vd, $SIMM", "",
4738                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4739   let Inst{9} = SIMM{9};
4740 }
4741
4742 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4743                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4744                          "vmov", "i16", "$Vd, $SIMM", "",
4745                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4746  let Inst{9} = SIMM{9};
4747 }
4748
4749 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4750                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4751                          "vmov", "i32", "$Vd, $SIMM", "",
4752                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4753   let Inst{11-8} = SIMM{11-8};
4754 }
4755
4756 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4757                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4758                          "vmov", "i32", "$Vd, $SIMM", "",
4759                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4760   let Inst{11-8} = SIMM{11-8};
4761 }
4762
4763 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4764                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4765                          "vmov", "i64", "$Vd, $SIMM", "",
4766                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4767 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4768                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4769                          "vmov", "i64", "$Vd, $SIMM", "",
4770                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4771
4772 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4773                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4774                          "vmov", "f32", "$Vd, $SIMM", "",
4775                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4776 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4777                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4778                          "vmov", "f32", "$Vd, $SIMM", "",
4779                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4780 } // isReMaterializable
4781
4782 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4783
4784 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4785                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4786                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4787                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4788                                            imm:$lane))]> {
4789   let Inst{21}  = lane{2};
4790   let Inst{6-5} = lane{1-0};
4791 }
4792 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4793                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4794                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4795                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4796                                            imm:$lane))]> {
4797   let Inst{21} = lane{1};
4798   let Inst{6}  = lane{0};
4799 }
4800 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4801                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4802                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4803                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4804                                            imm:$lane))]> {
4805   let Inst{21}  = lane{2};
4806   let Inst{6-5} = lane{1-0};
4807 }
4808 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4809                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4810                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4811                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4812                                            imm:$lane))]> {
4813   let Inst{21} = lane{1};
4814   let Inst{6}  = lane{0};
4815 }
4816 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4817                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4818                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4819                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4820                                            imm:$lane))]> {
4821   let Inst{21} = lane{0};
4822 }
4823 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4824 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4825           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4826                            (DSubReg_i8_reg imm:$lane))),
4827                      (SubReg_i8_lane imm:$lane))>;
4828 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4829           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4830                              (DSubReg_i16_reg imm:$lane))),
4831                      (SubReg_i16_lane imm:$lane))>;
4832 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4833           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4834                            (DSubReg_i8_reg imm:$lane))),
4835                      (SubReg_i8_lane imm:$lane))>;
4836 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4837           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4838                              (DSubReg_i16_reg imm:$lane))),
4839                      (SubReg_i16_lane imm:$lane))>;
4840 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4841           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4842                              (DSubReg_i32_reg imm:$lane))),
4843                      (SubReg_i32_lane imm:$lane))>;
4844 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4845           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4846                           (SSubReg_f32_reg imm:$src2))>;
4847 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4848           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4849                           (SSubReg_f32_reg imm:$src2))>;
4850 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4851 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4852 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4853           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4854
4855
4856 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4857
4858 let Constraints = "$src1 = $V" in {
4859 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4860                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4861                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4862                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4863                                            GPR:$R, imm:$lane))]> {
4864   let Inst{21}  = lane{2};
4865   let Inst{6-5} = lane{1-0};
4866 }
4867 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4868                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4869                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4870                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4871                                            GPR:$R, imm:$lane))]> {
4872   let Inst{21} = lane{1};
4873   let Inst{6}  = lane{0};
4874 }
4875 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
4876                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
4877                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
4878                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
4879                                            GPR:$R, imm:$lane))]> {
4880   let Inst{21} = lane{0};
4881 }
4882 }
4883 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
4884           (v16i8 (INSERT_SUBREG QPR:$src1,
4885                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
4886                                    (DSubReg_i8_reg imm:$lane))),
4887                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
4888                   (DSubReg_i8_reg imm:$lane)))>;
4889 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
4890           (v8i16 (INSERT_SUBREG QPR:$src1,
4891                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
4892                                      (DSubReg_i16_reg imm:$lane))),
4893                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
4894                   (DSubReg_i16_reg imm:$lane)))>;
4895 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
4896           (v4i32 (INSERT_SUBREG QPR:$src1,
4897                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
4898                                      (DSubReg_i32_reg imm:$lane))),
4899                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
4900                   (DSubReg_i32_reg imm:$lane)))>;
4901
4902 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
4903           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
4904                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4905 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
4906           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
4907                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
4908
4909 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4910 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4911 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
4912           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
4913
4914 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
4915           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4916 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
4917           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
4918 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
4919           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
4920
4921 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
4922           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4923 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
4924           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4925 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
4926           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
4927
4928 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
4929           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
4930                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4931                          dsub_0)>;
4932 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
4933           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
4934                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4935                          dsub_0)>;
4936 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
4937           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
4938                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
4939                          dsub_0)>;
4940
4941 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
4942
4943 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4944   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
4945           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4946           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4947 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
4948   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
4949           IIC_VMOVIS, "vdup", Dt, "$V, $R",
4950           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
4951
4952 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
4953 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
4954 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
4955 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
4956 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
4957 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
4958
4959 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
4960 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
4961
4962 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
4963
4964 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
4965               ValueType Ty, Operand IdxTy>
4966   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4967               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
4968               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
4969
4970 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
4971               ValueType ResTy, ValueType OpTy, Operand IdxTy>
4972   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
4973               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
4974               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
4975                                       VectorIndex32:$lane)))]>;
4976
4977 // Inst{19-16} is partially specified depending on the element size.
4978
4979 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
4980   bits<3> lane;
4981   let Inst{19-17} = lane{2-0};
4982 }
4983 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
4984   bits<2> lane;
4985   let Inst{19-18} = lane{1-0};
4986 }
4987 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
4988   bits<1> lane;
4989   let Inst{19} = lane{0};
4990 }
4991 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
4992   bits<3> lane;
4993   let Inst{19-17} = lane{2-0};
4994 }
4995 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
4996   bits<2> lane;
4997   let Inst{19-18} = lane{1-0};
4998 }
4999 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
5000   bits<1> lane;
5001   let Inst{19} = lane{0};
5002 }
5003
5004 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5005           (VDUPLN32d DPR:$Vm, imm:$lane)>;
5006
5007 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5008           (VDUPLN32q DPR:$Vm, imm:$lane)>;
5009
5010 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
5011           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
5012                                   (DSubReg_i8_reg imm:$lane))),
5013                            (SubReg_i8_lane imm:$lane)))>;
5014 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
5015           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
5016                                     (DSubReg_i16_reg imm:$lane))),
5017                             (SubReg_i16_lane imm:$lane)))>;
5018 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
5019           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
5020                                     (DSubReg_i32_reg imm:$lane))),
5021                             (SubReg_i32_lane imm:$lane)))>;
5022 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
5023           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
5024                                    (DSubReg_i32_reg imm:$lane))),
5025                            (SubReg_i32_lane imm:$lane)))>;
5026
5027 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5028                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
5029 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5030                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
5031
5032 //   VMOVN    : Vector Narrowing Move
5033 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
5034                          "vmovn", "i", trunc>;
5035 //   VQMOVN   : Vector Saturating Narrowing Move
5036 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
5037                             "vqmovn", "s", int_arm_neon_vqmovns>;
5038 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
5039                             "vqmovn", "u", int_arm_neon_vqmovnu>;
5040 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
5041                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
5042 //   VMOVL    : Vector Lengthening Move
5043 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
5044 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
5045 def : Pat<(v8i16 (anyext (v8i8 DPR:$Vm))), (VMOVLuv8i16 DPR:$Vm)>;
5046 def : Pat<(v4i32 (anyext (v4i16 DPR:$Vm))), (VMOVLuv4i32 DPR:$Vm)>;
5047 def : Pat<(v2i64 (anyext (v2i32 DPR:$Vm))), (VMOVLuv2i64 DPR:$Vm)>;
5048
5049 // Vector Conversions.
5050
5051 //   VCVT     : Vector Convert Between Floating-Point and Integers
5052 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5053                      v2i32, v2f32, fp_to_sint>;
5054 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5055                      v2i32, v2f32, fp_to_uint>;
5056 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5057                      v2f32, v2i32, sint_to_fp>;
5058 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5059                      v2f32, v2i32, uint_to_fp>;
5060
5061 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5062                      v4i32, v4f32, fp_to_sint>;
5063 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5064                      v4i32, v4f32, fp_to_uint>;
5065 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5066                      v4f32, v4i32, sint_to_fp>;
5067 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5068                      v4f32, v4i32, uint_to_fp>;
5069
5070 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
5071 let DecoderMethod = "DecodeVCVTD" in {
5072 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5073                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
5074 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5075                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
5076 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5077                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5078 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5079                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5080 }
5081
5082 let DecoderMethod = "DecodeVCVTQ" in {
5083 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5084                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5085 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5086                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5087 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5088                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5089 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5090                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5091 }
5092
5093 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5094 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5095                         IIC_VUNAQ, "vcvt", "f16.f32",
5096                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5097                 Requires<[HasNEON, HasFP16]>;
5098 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5099                         IIC_VUNAQ, "vcvt", "f32.f16",
5100                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5101                 Requires<[HasNEON, HasFP16]>;
5102
5103 // Vector Reverse.
5104
5105 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5106
5107 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5108   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5109         (ins DPR:$Vm), IIC_VMOVD,
5110         OpcodeStr, Dt, "$Vd, $Vm", "",
5111         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5112 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5113   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5114         (ins QPR:$Vm), IIC_VMOVQ,
5115         OpcodeStr, Dt, "$Vd, $Vm", "",
5116         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5117
5118 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5119 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5120 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5121 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5122
5123 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5124 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5125 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5126 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5127
5128 //   VREV32   : Vector Reverse elements within 32-bit words
5129
5130 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5131   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5132         (ins DPR:$Vm), IIC_VMOVD,
5133         OpcodeStr, Dt, "$Vd, $Vm", "",
5134         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5135 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5136   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5137         (ins QPR:$Vm), IIC_VMOVQ,
5138         OpcodeStr, Dt, "$Vd, $Vm", "",
5139         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5140
5141 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
5142 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
5143
5144 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
5145 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
5146
5147 //   VREV16   : Vector Reverse elements within 16-bit halfwords
5148
5149 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5150   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
5151         (ins DPR:$Vm), IIC_VMOVD,
5152         OpcodeStr, Dt, "$Vd, $Vm", "",
5153         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
5154 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5155   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5156         (ins QPR:$Vm), IIC_VMOVQ,
5157         OpcodeStr, Dt, "$Vd, $Vm", "",
5158         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5159
5160 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5161 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5162
5163 // Other Vector Shuffles.
5164
5165 //  Aligned extractions: really just dropping registers
5166
5167 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5168       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5169              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5170
5171 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5172
5173 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5174
5175 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5176
5177 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5178
5179 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5180
5181
5182 //   VEXT     : Vector Extract
5183
5184 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5185   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5186         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5187         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5188         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5189                                      (Ty DPR:$Vm), imm:$index)))]> {
5190   bits<4> index;
5191   let Inst{11-8} = index{3-0};
5192 }
5193
5194 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5195   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5196         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5197         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5198         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5199                                      (Ty QPR:$Vm), imm:$index)))]> {
5200   bits<4> index;
5201   let Inst{11-8} = index{3-0};
5202 }
5203
5204 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5205   let Inst{11-8} = index{3-0};
5206 }
5207 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5208   let Inst{11-9} = index{2-0};
5209   let Inst{8}    = 0b0;
5210 }
5211 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5212   let Inst{11-10} = index{1-0};
5213   let Inst{9-8}    = 0b00;
5214 }
5215 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5216                            (v2f32 DPR:$Vm),
5217                            (i32 imm:$index))),
5218           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5219
5220 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5221   let Inst{11-8} = index{3-0};
5222 }
5223 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5224   let Inst{11-9} = index{2-0};
5225   let Inst{8}    = 0b0;
5226 }
5227 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5228   let Inst{11-10} = index{1-0};
5229   let Inst{9-8}    = 0b00;
5230 }
5231 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5232   let Inst{11} = index{0};
5233   let Inst{10-8}    = 0b000;
5234 }
5235 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5236                            (v4f32 QPR:$Vm),
5237                            (i32 imm:$index))),
5238           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5239
5240 //   VTRN     : Vector Transpose
5241
5242 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5243 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5244 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5245
5246 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5247 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5248 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5249
5250 //   VUZP     : Vector Unzip (Deinterleave)
5251
5252 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5253 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5254 def  VUZPd32  : N2VDShuffle<0b10, 0b00010, "vuzp", "32">;
5255
5256 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5257 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5258 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5259
5260 //   VZIP     : Vector Zip (Interleave)
5261
5262 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5263 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5264 def  VZIPd32  : N2VDShuffle<0b10, 0b00011, "vzip", "32">;
5265
5266 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5267 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5268 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5269
5270 // Vector Table Lookup and Table Extension.
5271
5272 //   VTBL     : Vector Table Lookup
5273 let DecoderMethod = "DecodeTBLInstruction" in {
5274 def  VTBL1
5275   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5276         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5277         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5278         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5279 let hasExtraSrcRegAllocReq = 1 in {
5280 def  VTBL2
5281   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5282         (ins VecListTwoD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5283         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5284 def  VTBL3
5285   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5286         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5287         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5288 def  VTBL4
5289   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5290         (ins VecListFourD:$Vn, DPR:$Vm),
5291         NVTBLFrm, IIC_VTB4,
5292         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5293 } // hasExtraSrcRegAllocReq = 1
5294
5295 def  VTBL2Pseudo
5296   : PseudoNeonI<(outs DPR:$dst), (ins QPR:$tbl, DPR:$src), IIC_VTB2, "", []>;
5297 def  VTBL3Pseudo
5298   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5299 def  VTBL4Pseudo
5300   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5301
5302 //   VTBX     : Vector Table Extension
5303 def  VTBX1
5304   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5305         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5306         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5307         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5308                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5309 let hasExtraSrcRegAllocReq = 1 in {
5310 def  VTBX2
5311   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5312         (ins DPR:$orig, VecListTwoD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5313         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
5314 def  VTBX3
5315   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5316         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
5317         NVTBLFrm, IIC_VTBX3,
5318         "vtbx", "8", "$Vd, $Vn, $Vm",
5319         "$orig = $Vd", []>;
5320 def  VTBX4
5321   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
5322         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5323         "vtbx", "8", "$Vd, $Vn, $Vm",
5324         "$orig = $Vd", []>;
5325 } // hasExtraSrcRegAllocReq = 1
5326
5327 def  VTBX2Pseudo
5328   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QPR:$tbl, DPR:$src),
5329                 IIC_VTBX2, "$orig = $dst", []>;
5330 def  VTBX3Pseudo
5331   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5332                 IIC_VTBX3, "$orig = $dst", []>;
5333 def  VTBX4Pseudo
5334   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5335                 IIC_VTBX4, "$orig = $dst", []>;
5336 } // DecoderMethod = "DecodeTBLInstruction"
5337
5338 //===----------------------------------------------------------------------===//
5339 // NEON instructions for single-precision FP math
5340 //===----------------------------------------------------------------------===//
5341
5342 class N2VSPat<SDNode OpNode, NeonI Inst>
5343   : NEONFPPat<(f32 (OpNode SPR:$a)),
5344               (EXTRACT_SUBREG
5345                (v2f32 (COPY_TO_REGCLASS (Inst
5346                 (INSERT_SUBREG
5347                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5348                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5349
5350 class N3VSPat<SDNode OpNode, NeonI Inst>
5351   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5352               (EXTRACT_SUBREG
5353                (v2f32 (COPY_TO_REGCLASS (Inst
5354                 (INSERT_SUBREG
5355                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5356                  SPR:$a, ssub_0),
5357                 (INSERT_SUBREG
5358                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5359                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5360
5361 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5362   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5363               (EXTRACT_SUBREG
5364                (v2f32 (COPY_TO_REGCLASS (Inst
5365                 (INSERT_SUBREG
5366                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5367                  SPR:$acc, ssub_0),
5368                 (INSERT_SUBREG
5369                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5370                  SPR:$a, ssub_0),
5371                 (INSERT_SUBREG
5372                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5373                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5374
5375 def : N3VSPat<fadd, VADDfd>;
5376 def : N3VSPat<fsub, VSUBfd>;
5377 def : N3VSPat<fmul, VMULfd>;
5378 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5379       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, NoNEONVFP4]>;
5380 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5381       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, NoNEONVFP4]>;
5382 def : N3VSMulOpPat<fmul, fadd, VFMAfd>,
5383       Requires<[HasNEONVFP4, UseNEONForFP]>;
5384 def : N3VSMulOpPat<fmul, fsub, VFMSfd>,
5385       Requires<[HasNEONVFP4, UseNEONForFP]>;
5386 def : N2VSPat<fabs, VABSfd>;
5387 def : N2VSPat<fneg, VNEGfd>;
5388 def : N3VSPat<NEONfmax, VMAXfd>;
5389 def : N3VSPat<NEONfmin, VMINfd>;
5390 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5391 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5392 def : N2VSPat<arm_sitof, VCVTs2fd>;
5393 def : N2VSPat<arm_uitof, VCVTu2fd>;
5394
5395 //===----------------------------------------------------------------------===//
5396 // Non-Instruction Patterns
5397 //===----------------------------------------------------------------------===//
5398
5399 // bit_convert
5400 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5401 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5402 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5403 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5404 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5405 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5406 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5407 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5408 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5409 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5410 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5411 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5412 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5413 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5414 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5415 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5416 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5417 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5418 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5419 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5420 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5421 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5422 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5423 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5424 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5425 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5426 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5427 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5428 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5429 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5430
5431 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5432 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5433 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5434 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5435 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5436 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5437 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5438 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5439 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5440 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5441 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5442 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5443 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5444 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5445 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5446 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5447 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5448 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5449 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5450 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5451 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5452 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5453 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5454 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5455 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5456 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5457 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5458 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5459 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5460 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5461
5462
5463 //===----------------------------------------------------------------------===//
5464 // Assembler aliases
5465 //
5466
5467 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
5468                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
5469 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
5470                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
5471
5472
5473 // VADD two-operand aliases.
5474 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5475                     (VADDv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5476 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5477                     (VADDv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5478 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5479                     (VADDv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5480 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5481                     (VADDv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5482
5483 def : NEONInstAlias<"vadd${p}.i8 $Vdn, $Vm",
5484                     (VADDv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5485 def : NEONInstAlias<"vadd${p}.i16 $Vdn, $Vm",
5486                     (VADDv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5487 def : NEONInstAlias<"vadd${p}.i32 $Vdn, $Vm",
5488                     (VADDv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5489 def : NEONInstAlias<"vadd${p}.i64 $Vdn, $Vm",
5490                     (VADDv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5491
5492 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5493                     (VADDfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5494 def : NEONInstAlias<"vadd${p}.f32 $Vdn, $Vm",
5495                     (VADDfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5496
5497 // VSUB two-operand aliases.
5498 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5499                     (VSUBv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5500 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5501                     (VSUBv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5502 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5503                     (VSUBv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5504 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5505                     (VSUBv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5506
5507 def : NEONInstAlias<"vsub${p}.i8 $Vdn, $Vm",
5508                     (VSUBv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5509 def : NEONInstAlias<"vsub${p}.i16 $Vdn, $Vm",
5510                     (VSUBv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5511 def : NEONInstAlias<"vsub${p}.i32 $Vdn, $Vm",
5512                     (VSUBv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5513 def : NEONInstAlias<"vsub${p}.i64 $Vdn, $Vm",
5514                     (VSUBv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5515
5516 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5517                     (VSUBfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5518 def : NEONInstAlias<"vsub${p}.f32 $Vdn, $Vm",
5519                     (VSUBfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5520
5521 // VADDW two-operand aliases.
5522 def : NEONInstAlias<"vaddw${p}.s8 $Vdn, $Vm",
5523                     (VADDWsv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5524 def : NEONInstAlias<"vaddw${p}.s16 $Vdn, $Vm",
5525                     (VADDWsv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5526 def : NEONInstAlias<"vaddw${p}.s32 $Vdn, $Vm",
5527                     (VADDWsv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5528 def : NEONInstAlias<"vaddw${p}.u8 $Vdn, $Vm",
5529                     (VADDWuv8i16 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5530 def : NEONInstAlias<"vaddw${p}.u16 $Vdn, $Vm",
5531                     (VADDWuv4i32 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5532 def : NEONInstAlias<"vaddw${p}.u32 $Vdn, $Vm",
5533                     (VADDWuv2i64 QPR:$Vdn, QPR:$Vdn, DPR:$Vm, pred:$p)>;
5534
5535 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
5536 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5537                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5538 defm : VFPDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5539                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5540 defm : VFPDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5541                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5542 defm : VFPDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5543                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5544 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5545                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5546 defm : VFPDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5547                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5548 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5549                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5550 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5551                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5552 // ... two-operand aliases
5553 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5554                     (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5555 def : NEONInstAlias<"vand${p} $Vdn, $Vm",
5556                     (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5557 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5558                     (VBICd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5559 def : NEONInstAlias<"vbic${p} $Vdn, $Vm",
5560                     (VBICq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5561 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5562                     (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5563 def : NEONInstAlias<"veor${p} $Vdn, $Vm",
5564                     (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5565 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5566                     (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5567 def : NEONInstAlias<"vorr${p} $Vdn, $Vm",
5568                     (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5569
5570 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5571                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5572 defm : VFPDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5573                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5574 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5575                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5576 defm : VFPDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5577                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5578 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5579                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5580 defm : VFPDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5581                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5582
5583 // VMUL two-operand aliases.
5584 def : NEONInstAlias<"vmul${p}.p8 $Qdn, $Qm",
5585                     (VMULpq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5586 def : NEONInstAlias<"vmul${p}.i8 $Qdn, $Qm",
5587                     (VMULv16i8 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5588 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Qm",
5589                     (VMULv8i16 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5590 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Qm",
5591                     (VMULv4i32 QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5592
5593 def : NEONInstAlias<"vmul${p}.p8 $Ddn, $Dm",
5594                     (VMULpd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5595 def : NEONInstAlias<"vmul${p}.i8 $Ddn, $Dm",
5596                     (VMULv8i8 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5597 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm",
5598                     (VMULv4i16 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5599 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm",
5600                     (VMULv2i32 DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5601
5602 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Qm",
5603                     (VMULfq QPR:$Qdn, QPR:$Qdn, QPR:$Qm, pred:$p)>;
5604 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm",
5605                     (VMULfd DPR:$Ddn, DPR:$Ddn, DPR:$Dm, pred:$p)>;
5606
5607 def : NEONInstAlias<"vmul${p}.i16 $Ddn, $Dm$lane",
5608                     (VMULslv4i16 DPR:$Ddn, DPR:$Ddn, DPR_8:$Dm,
5609                                  VectorIndex16:$lane, pred:$p)>;
5610 def : NEONInstAlias<"vmul${p}.i16 $Qdn, $Dm$lane",
5611                     (VMULslv8i16 QPR:$Qdn, QPR:$Qdn, DPR_8:$Dm,
5612                                  VectorIndex16:$lane, pred:$p)>;
5613
5614 def : NEONInstAlias<"vmul${p}.i32 $Ddn, $Dm$lane",
5615                     (VMULslv2i32 DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5616                                  VectorIndex32:$lane, pred:$p)>;
5617 def : NEONInstAlias<"vmul${p}.i32 $Qdn, $Dm$lane",
5618                     (VMULslv4i32 QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5619                                  VectorIndex32:$lane, pred:$p)>;
5620
5621 def : NEONInstAlias<"vmul${p}.f32 $Ddn, $Dm$lane",
5622                     (VMULslfd DPR:$Ddn, DPR:$Ddn, DPR_VFP2:$Dm,
5623                               VectorIndex32:$lane, pred:$p)>;
5624 def : NEONInstAlias<"vmul${p}.f32 $Qdn, $Dm$lane",
5625                     (VMULslfq QPR:$Qdn, QPR:$Qdn, DPR_VFP2:$Dm,
5626                               VectorIndex32:$lane, pred:$p)>;
5627
5628 // VQADD (register) two-operand aliases.
5629 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5630                     (VQADDsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5631 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5632                     (VQADDsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5633 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5634                     (VQADDsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5635 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5636                     (VQADDsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5637 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5638                     (VQADDuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5639 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5640                     (VQADDuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5641 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5642                     (VQADDuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5643 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5644                     (VQADDuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5645
5646 def : NEONInstAlias<"vqadd${p}.s8 $Vdn, $Vm",
5647                     (VQADDsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5648 def : NEONInstAlias<"vqadd${p}.s16 $Vdn, $Vm",
5649                     (VQADDsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5650 def : NEONInstAlias<"vqadd${p}.s32 $Vdn, $Vm",
5651                     (VQADDsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5652 def : NEONInstAlias<"vqadd${p}.s64 $Vdn, $Vm",
5653                     (VQADDsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5654 def : NEONInstAlias<"vqadd${p}.u8 $Vdn, $Vm",
5655                     (VQADDuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5656 def : NEONInstAlias<"vqadd${p}.u16 $Vdn, $Vm",
5657                     (VQADDuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5658 def : NEONInstAlias<"vqadd${p}.u32 $Vdn, $Vm",
5659                     (VQADDuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5660 def : NEONInstAlias<"vqadd${p}.u64 $Vdn, $Vm",
5661                     (VQADDuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5662
5663 // VSHL (immediate) two-operand aliases.
5664 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5665                     (VSHLiv8i8 DPR:$Vdn, DPR:$Vdn, imm0_7:$imm, pred:$p)>;
5666 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5667                     (VSHLiv4i16 DPR:$Vdn, DPR:$Vdn, imm0_15:$imm, pred:$p)>;
5668 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5669                     (VSHLiv2i32 DPR:$Vdn, DPR:$Vdn, imm0_31:$imm, pred:$p)>;
5670 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5671                     (VSHLiv1i64 DPR:$Vdn, DPR:$Vdn, imm0_63:$imm, pred:$p)>;
5672
5673 def : NEONInstAlias<"vshl${p}.i8 $Vdn, $imm",
5674                     (VSHLiv16i8 QPR:$Vdn, QPR:$Vdn, imm0_7:$imm, pred:$p)>;
5675 def : NEONInstAlias<"vshl${p}.i16 $Vdn, $imm",
5676                     (VSHLiv8i16 QPR:$Vdn, QPR:$Vdn, imm0_15:$imm, pred:$p)>;
5677 def : NEONInstAlias<"vshl${p}.i32 $Vdn, $imm",
5678                     (VSHLiv4i32 QPR:$Vdn, QPR:$Vdn, imm0_31:$imm, pred:$p)>;
5679 def : NEONInstAlias<"vshl${p}.i64 $Vdn, $imm",
5680                     (VSHLiv2i64 QPR:$Vdn, QPR:$Vdn, imm0_63:$imm, pred:$p)>;
5681
5682 // VSHL (register) two-operand aliases.
5683 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5684                     (VSHLsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5685 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5686                     (VSHLsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5687 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5688                     (VSHLsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5689 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5690                     (VSHLsv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5691 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5692                     (VSHLuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5693 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5694                     (VSHLuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5695 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5696                     (VSHLuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5697 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5698                     (VSHLuv1i64 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5699
5700 def : NEONInstAlias<"vshl${p}.s8 $Vdn, $Vm",
5701                     (VSHLsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5702 def : NEONInstAlias<"vshl${p}.s16 $Vdn, $Vm",
5703                     (VSHLsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5704 def : NEONInstAlias<"vshl${p}.s32 $Vdn, $Vm",
5705                     (VSHLsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5706 def : NEONInstAlias<"vshl${p}.s64 $Vdn, $Vm",
5707                     (VSHLsv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5708 def : NEONInstAlias<"vshl${p}.u8 $Vdn, $Vm",
5709                     (VSHLuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5710 def : NEONInstAlias<"vshl${p}.u16 $Vdn, $Vm",
5711                     (VSHLuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5712 def : NEONInstAlias<"vshl${p}.u32 $Vdn, $Vm",
5713                     (VSHLuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5714 def : NEONInstAlias<"vshl${p}.u64 $Vdn, $Vm",
5715                     (VSHLuv2i64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5716
5717 // VSHL (immediate) two-operand aliases.
5718 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5719                     (VSHRsv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5720 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5721                     (VSHRsv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5722 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5723                     (VSHRsv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5724 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5725                     (VSHRsv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5726
5727 def : NEONInstAlias<"vshr${p}.s8 $Vdn, $imm",
5728                     (VSHRsv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5729 def : NEONInstAlias<"vshr${p}.s16 $Vdn, $imm",
5730                     (VSHRsv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5731 def : NEONInstAlias<"vshr${p}.s32 $Vdn, $imm",
5732                     (VSHRsv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5733 def : NEONInstAlias<"vshr${p}.s64 $Vdn, $imm",
5734                     (VSHRsv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5735
5736 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5737                     (VSHRuv8i8 DPR:$Vdn, DPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5738 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5739                     (VSHRuv4i16 DPR:$Vdn, DPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5740 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5741                     (VSHRuv2i32 DPR:$Vdn, DPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5742 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5743                     (VSHRuv1i64 DPR:$Vdn, DPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5744
5745 def : NEONInstAlias<"vshr${p}.u8 $Vdn, $imm",
5746                     (VSHRuv16i8 QPR:$Vdn, QPR:$Vdn, shr_imm8:$imm, pred:$p)>;
5747 def : NEONInstAlias<"vshr${p}.u16 $Vdn, $imm",
5748                     (VSHRuv8i16 QPR:$Vdn, QPR:$Vdn, shr_imm16:$imm, pred:$p)>;
5749 def : NEONInstAlias<"vshr${p}.u32 $Vdn, $imm",
5750                     (VSHRuv4i32 QPR:$Vdn, QPR:$Vdn, shr_imm32:$imm, pred:$p)>;
5751 def : NEONInstAlias<"vshr${p}.u64 $Vdn, $imm",
5752                     (VSHRuv2i64 QPR:$Vdn, QPR:$Vdn, shr_imm64:$imm, pred:$p)>;
5753
5754 // VLD1 single-lane pseudo-instructions. These need special handling for
5755 // the lane index that an InstAlias can't handle, so we use these instead.
5756 defm VLD1LNdAsm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr",
5757                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5758 defm VLD1LNdAsm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr",
5759                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5760 defm VLD1LNdAsm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr",
5761                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5762
5763 defm VLD1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr!",
5764                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5765 defm VLD1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr!",
5766                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5767 defm VLD1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr!",
5768                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5769 defm VLD1LNdWB_register_Asm :
5770         NEONDT8AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5771                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5772                        rGPR:$Rm, pred:$p)>;
5773 defm VLD1LNdWB_register_Asm :
5774         NEONDT16AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5775                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
5776                        rGPR:$Rm, pred:$p)>;
5777 defm VLD1LNdWB_register_Asm :
5778         NEONDT32AsmPseudoInst<"vld1${p}", "$list, $addr, $Rm",
5779                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
5780                        rGPR:$Rm, pred:$p)>;
5781
5782
5783 // VST1 single-lane pseudo-instructions. These need special handling for
5784 // the lane index that an InstAlias can't handle, so we use these instead.
5785 defm VST1LNdAsm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr",
5786                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5787 defm VST1LNdAsm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr",
5788                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5789 defm VST1LNdAsm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr",
5790                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5791
5792 defm VST1LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr!",
5793                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5794 defm VST1LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr!",
5795                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5796 defm VST1LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr!",
5797                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5798 defm VST1LNdWB_register_Asm :
5799         NEONDT8AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5800                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5801                        rGPR:$Rm, pred:$p)>;
5802 defm VST1LNdWB_register_Asm :
5803         NEONDT16AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5804                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
5805                        rGPR:$Rm, pred:$p)>;
5806 defm VST1LNdWB_register_Asm :
5807         NEONDT32AsmPseudoInst<"vst1${p}", "$list, $addr, $Rm",
5808                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
5809                        rGPR:$Rm, pred:$p)>;
5810
5811 // VLD2 single-lane pseudo-instructions. These need special handling for
5812 // the lane index that an InstAlias can't handle, so we use these instead.
5813 defm VLD2LNdAsm : NEONDT8AsmPseudoInst<"vld2${p}", "$list, $addr",
5814                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5815 defm VLD2LNdAsm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr",
5816                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5817 defm VLD2LNdAsm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr",
5818                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5819 defm VLD2LNqAsm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr",
5820                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5821 defm VLD2LNqAsm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr",
5822                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5823
5824 defm VLD2LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vld2${p}", "$list, $addr!",
5825                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5826 defm VLD2LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr!",
5827                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5828 defm VLD2LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr!",
5829                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5830 defm VLD2LNqWB_fixed_Asm : NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr!",
5831                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5832 defm VLD2LNqWB_fixed_Asm : NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr!",
5833                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5834 defm VLD2LNdWB_register_Asm :
5835         NEONDT8AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5836                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
5837                        rGPR:$Rm, pred:$p)>;
5838 defm VLD2LNdWB_register_Asm :
5839         NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5840                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
5841                        rGPR:$Rm, pred:$p)>;
5842 defm VLD2LNdWB_register_Asm :
5843         NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5844                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
5845                        rGPR:$Rm, pred:$p)>;
5846 defm VLD2LNqWB_register_Asm :
5847         NEONDT16AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5848                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
5849                        rGPR:$Rm, pred:$p)>;
5850 defm VLD2LNqWB_register_Asm :
5851         NEONDT32AsmPseudoInst<"vld2${p}", "$list, $addr, $Rm",
5852                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
5853                        rGPR:$Rm, pred:$p)>;
5854
5855
5856 // VST2 single-lane pseudo-instructions. These need special handling for
5857 // the lane index that an InstAlias can't handle, so we use these instead.
5858 defm VST2LNdAsm : NEONDT8AsmPseudoInst<"vst2${p}", "$list, $addr",
5859                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5860 defm VST2LNdAsm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr",
5861                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5862 defm VST2LNdAsm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr",
5863                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5864 defm VST2LNqAsm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr",
5865                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5866 defm VST2LNqAsm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr",
5867                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5868
5869 defm VST2LNdWB_fixed_Asm : NEONDT8AsmPseudoInst<"vst2${p}", "$list, $addr!",
5870                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5871 defm VST2LNdWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr!",
5872                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5873 defm VST2LNdWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr!",
5874                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5875 defm VST2LNqWB_fixed_Asm : NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr!",
5876                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5877 defm VST2LNqWB_fixed_Asm : NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr!",
5878                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5879 defm VST2LNdWB_register_Asm :
5880         NEONDT8AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5881                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
5882                        rGPR:$Rm, pred:$p)>;
5883 defm VST2LNdWB_register_Asm :
5884         NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5885                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
5886                        rGPR:$Rm, pred:$p)>;
5887 defm VST2LNdWB_register_Asm :
5888         NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5889                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
5890                        rGPR:$Rm, pred:$p)>;
5891 defm VST2LNqWB_register_Asm :
5892         NEONDT16AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5893                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
5894                        rGPR:$Rm, pred:$p)>;
5895 defm VST2LNqWB_register_Asm :
5896         NEONDT32AsmPseudoInst<"vst2${p}", "$list, $addr, $Rm",
5897                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
5898                        rGPR:$Rm, pred:$p)>;
5899
5900 // VMOV takes an optional datatype suffix
5901 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5902                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5903 defm : VFPDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
5904                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5905
5906 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
5907 // D-register versions.
5908 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
5909                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5910 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
5911                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5912 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
5913                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5914 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
5915                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5916 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
5917                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5918 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
5919                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5920 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
5921                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5922 // Q-register versions.
5923 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
5924                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5925 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
5926                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5927 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
5928                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5929 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
5930                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5931 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
5932                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5933 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
5934                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5935 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
5936                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5937
5938 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
5939 // D-register versions.
5940 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
5941                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5942 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
5943                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5944 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
5945                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5946 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
5947                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5948 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
5949                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5950 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
5951                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5952 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
5953                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
5954 // Q-register versions.
5955 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
5956                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5957 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
5958                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5959 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
5960                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5961 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
5962                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5963 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
5964                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5965 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
5966                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5967 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
5968                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
5969
5970 // Two-operand variants for VEXT
5971 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5972                   (VEXTd8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_7:$imm, pred:$p)>;
5973 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5974                   (VEXTd16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_3:$imm, pred:$p)>;
5975 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5976                   (VEXTd32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, imm0_1:$imm, pred:$p)>;
5977
5978 def : NEONInstAlias<"vext${p}.8 $Vdn, $Vm, $imm",
5979                   (VEXTq8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_15:$imm, pred:$p)>;
5980 def : NEONInstAlias<"vext${p}.16 $Vdn, $Vm, $imm",
5981                   (VEXTq16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_7:$imm, pred:$p)>;
5982 def : NEONInstAlias<"vext${p}.32 $Vdn, $Vm, $imm",
5983                   (VEXTq32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_3:$imm, pred:$p)>;
5984 def : NEONInstAlias<"vext${p}.64 $Vdn, $Vm, $imm",
5985                   (VEXTq64 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, imm0_1:$imm, pred:$p)>;
5986
5987 // Two-operand variants for VQDMULH
5988 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
5989                     (VQDMULHv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5990 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
5991                     (VQDMULHv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5992
5993 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
5994                     (VQDMULHv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5995 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
5996                     (VQDMULHv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5997
5998 // Two-operand variants for VMAX.
5999 def : NEONInstAlias<"vmax${p}.s8 $Vdn, $Vm",
6000                     (VMAXsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6001 def : NEONInstAlias<"vmax${p}.s16 $Vdn, $Vm",
6002                     (VMAXsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6003 def : NEONInstAlias<"vmax${p}.s32 $Vdn, $Vm",
6004                     (VMAXsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6005 def : NEONInstAlias<"vmax${p}.u8 $Vdn, $Vm",
6006                     (VMAXuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6007 def : NEONInstAlias<"vmax${p}.u16 $Vdn, $Vm",
6008                     (VMAXuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6009 def : NEONInstAlias<"vmax${p}.u32 $Vdn, $Vm",
6010                     (VMAXuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6011 def : NEONInstAlias<"vmax${p}.f32 $Vdn, $Vm",
6012                     (VMAXfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6013
6014 def : NEONInstAlias<"vmax${p}.s8 $Vdn, $Vm",
6015                     (VMAXsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6016 def : NEONInstAlias<"vmax${p}.s16 $Vdn, $Vm",
6017                     (VMAXsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6018 def : NEONInstAlias<"vmax${p}.s32 $Vdn, $Vm",
6019                     (VMAXsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6020 def : NEONInstAlias<"vmax${p}.u8 $Vdn, $Vm",
6021                     (VMAXuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6022 def : NEONInstAlias<"vmax${p}.u16 $Vdn, $Vm",
6023                     (VMAXuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6024 def : NEONInstAlias<"vmax${p}.u32 $Vdn, $Vm",
6025                     (VMAXuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6026 def : NEONInstAlias<"vmax${p}.f32 $Vdn, $Vm",
6027                     (VMAXfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6028
6029 // Two-operand variants for VMIN.
6030 def : NEONInstAlias<"vmin${p}.s8 $Vdn, $Vm",
6031                     (VMINsv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6032 def : NEONInstAlias<"vmin${p}.s16 $Vdn, $Vm",
6033                     (VMINsv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6034 def : NEONInstAlias<"vmin${p}.s32 $Vdn, $Vm",
6035                     (VMINsv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6036 def : NEONInstAlias<"vmin${p}.u8 $Vdn, $Vm",
6037                     (VMINuv8i8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6038 def : NEONInstAlias<"vmin${p}.u16 $Vdn, $Vm",
6039                     (VMINuv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6040 def : NEONInstAlias<"vmin${p}.u32 $Vdn, $Vm",
6041                     (VMINuv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6042 def : NEONInstAlias<"vmin${p}.f32 $Vdn, $Vm",
6043                     (VMINfd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6044
6045 def : NEONInstAlias<"vmin${p}.s8 $Vdn, $Vm",
6046                     (VMINsv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6047 def : NEONInstAlias<"vmin${p}.s16 $Vdn, $Vm",
6048                     (VMINsv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6049 def : NEONInstAlias<"vmin${p}.s32 $Vdn, $Vm",
6050                     (VMINsv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6051 def : NEONInstAlias<"vmin${p}.u8 $Vdn, $Vm",
6052                     (VMINuv16i8 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6053 def : NEONInstAlias<"vmin${p}.u16 $Vdn, $Vm",
6054                     (VMINuv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6055 def : NEONInstAlias<"vmin${p}.u32 $Vdn, $Vm",
6056                     (VMINuv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6057 def : NEONInstAlias<"vmin${p}.f32 $Vdn, $Vm",
6058                     (VMINfq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6059
6060 // Two-operand variants for VPADD.
6061 def : NEONInstAlias<"vpadd${p}.i8 $Vdn, $Vm",
6062                     (VPADDi8 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6063 def : NEONInstAlias<"vpadd${p}.i16 $Vdn, $Vm",
6064                     (VPADDi16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6065 def : NEONInstAlias<"vpadd${p}.i32 $Vdn, $Vm",
6066                     (VPADDi32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6067 def : NEONInstAlias<"vpadd${p}.f32 $Vdn, $Vm",
6068                     (VPADDf DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6069
6070 // VSWP allows, but does not require, a type suffix.
6071 defm : VFPDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6072                          (VSWPd DPR:$Vd, DPR:$Vm, pred:$p)>;
6073 defm : VFPDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6074                          (VSWPq QPR:$Vd, QPR:$Vm, pred:$p)>;
6075
6076 // "vmov Rd, #-imm" can be handled via "vmvn".
6077 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6078                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6079 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6080                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6081 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6082                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6083 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6084                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6085
6086 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
6087 // these should restrict to just the Q register variants, but the register
6088 // classes are enough to match correctly regardless, so we keep it simple
6089 // and just use MnemonicAlias.
6090 def : NEONMnemonicAlias<"vbicq", "vbic">;
6091 def : NEONMnemonicAlias<"vandq", "vand">;
6092 def : NEONMnemonicAlias<"veorq", "veor">;
6093 def : NEONMnemonicAlias<"vorrq", "vorr">;
6094
6095 def : NEONMnemonicAlias<"vmovq", "vmov">;
6096 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
6097 // Explicit versions for floating point so that the FPImm variants get
6098 // handled early. The parser gets confused otherwise.
6099 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
6100 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
6101
6102 def : NEONMnemonicAlias<"vaddq", "vadd">;
6103 def : NEONMnemonicAlias<"vsubq", "vsub">;
6104
6105 def : NEONMnemonicAlias<"vminq", "vmin">;
6106 def : NEONMnemonicAlias<"vmaxq", "vmax">;
6107
6108 def : NEONMnemonicAlias<"vmulq", "vmul">;
6109
6110 def : NEONMnemonicAlias<"vabsq", "vabs">;
6111
6112 def : NEONMnemonicAlias<"vshlq", "vshl">;
6113 def : NEONMnemonicAlias<"vshrq", "vshr">;
6114
6115 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
6116
6117 def : NEONMnemonicAlias<"vcleq", "vcle">;
6118 def : NEONMnemonicAlias<"vceqq", "vceq">;
6119
6120 def : NEONMnemonicAlias<"vzipq", "vzip">;
6121 def : NEONMnemonicAlias<"vswpq", "vswp">;
6122
6123 def : NEONMnemonicAlias<"vrecpeq.f32", "vrecpe.f32">;
6124 def : NEONMnemonicAlias<"vrecpeq.u32", "vrecpe.u32">;
6125
6126
6127 // Alias for loading floating point immediates that aren't representable
6128 // using the vmov.f32 encoding but the bitpattern is representable using
6129 // the .i32 encoding.
6130 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6131                      (VMOVv4i32 QPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;
6132 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6133                      (VMOVv2i32 DPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;