lib/Target/ARM/ARMInstrNEON.td

   1 //===-- ARMInstrNEON.td - NEON support for ARM -------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmSplatNotI16AsmOperand : AsmOperandClass { let Name = "NEONi16splatNot"; }
  38 def nImmSplatNotI16 : Operand<i32> {
  39   let ParserMatchClass = nImmSplatNotI16AsmOperand;
  40 }
  41 def nImmSplatNotI32AsmOperand : AsmOperandClass { let Name = "NEONi32splatNot"; }
  42 def nImmSplatNotI32 : Operand<i32> {
  43   let ParserMatchClass = nImmSplatNotI32AsmOperand;
  44 }
  45 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  46 def nImmVMOVI32 : Operand<i32> {
  47   let PrintMethod = "printNEONModImmOperand";
  48   let ParserMatchClass = nImmVMOVI32AsmOperand;
  49 }
  50
  51 def nImmVMOVI16AsmOperandByteReplicate :
  52   AsmOperandClass {
  53   let Name = "NEONi16vmovByteReplicate";
  54   let PredicateMethod = "isNEONi16ByteReplicate";
  55   let RenderMethod = "addNEONvmovByteReplicateOperands";
  56 }
  57 def nImmVMOVI32AsmOperandByteReplicate :
  58   AsmOperandClass {
  59   let Name = "NEONi32vmovByteReplicate";
  60   let PredicateMethod = "isNEONi32ByteReplicate";
  61   let RenderMethod = "addNEONvmovByteReplicateOperands";
  62 }
  63 def nImmVMVNI16AsmOperandByteReplicate :
  64   AsmOperandClass {
  65   let Name = "NEONi16invByteReplicate";
  66   let PredicateMethod = "isNEONi16ByteReplicate";
  67   let RenderMethod = "addNEONinvByteReplicateOperands";
  68 }
  69 def nImmVMVNI32AsmOperandByteReplicate :
  70   AsmOperandClass {
  71   let Name = "NEONi32invByteReplicate";
  72   let PredicateMethod = "isNEONi32ByteReplicate";
  73   let RenderMethod = "addNEONinvByteReplicateOperands";
  74 }
  75
  76 def nImmVMOVI16ByteReplicate : Operand<i32> {
  77   let PrintMethod = "printNEONModImmOperand";
  78   let ParserMatchClass = nImmVMOVI16AsmOperandByteReplicate;
  79 }
  80 def nImmVMOVI32ByteReplicate : Operand<i32> {
  81   let PrintMethod = "printNEONModImmOperand";
  82   let ParserMatchClass = nImmVMOVI32AsmOperandByteReplicate;
  83 }
  84 def nImmVMVNI16ByteReplicate : Operand<i32> {
  85   let PrintMethod = "printNEONModImmOperand";
  86   let ParserMatchClass = nImmVMVNI16AsmOperandByteReplicate;
  87 }
  88 def nImmVMVNI32ByteReplicate : Operand<i32> {
  89   let PrintMethod = "printNEONModImmOperand";
  90   let ParserMatchClass = nImmVMVNI32AsmOperandByteReplicate;
  91 }
  92
  93 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  94 def nImmVMOVI32Neg : Operand<i32> {
  95   let PrintMethod = "printNEONModImmOperand";
  96   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  97 }
  98 def nImmVMOVF32 : Operand<i32> {
  99   let PrintMethod = "printFPImmOperand";
 100   let ParserMatchClass = FPImmOperand;
 101 }
 102 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
 103 def nImmSplatI64 : Operand<i32> {
 104   let PrintMethod = "printNEONModImmOperand";
 105   let ParserMatchClass = nImmSplatI64AsmOperand;
 106 }
 107
 108 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
 109 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
 110 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
 111 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
 112   return ((uint64_t)Imm) < 8;
 113 }]> {
 114   let ParserMatchClass = VectorIndex8Operand;
 115   let PrintMethod = "printVectorIndex";
 116   let MIOperandInfo = (ops i32imm);
 117 }
 118 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
 119   return ((uint64_t)Imm) < 4;
 120 }]> {
 121   let ParserMatchClass = VectorIndex16Operand;
 122   let PrintMethod = "printVectorIndex";
 123   let MIOperandInfo = (ops i32imm);
 124 }
 125 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
 126   return ((uint64_t)Imm) < 2;
 127 }]> {
 128   let ParserMatchClass = VectorIndex32Operand;
 129   let PrintMethod = "printVectorIndex";
 130   let MIOperandInfo = (ops i32imm);
 131 }
 132
 133 // Register list of one D register.
 134 def VecListOneDAsmOperand : AsmOperandClass {
 135   let Name = "VecListOneD";
 136   let ParserMethod = "parseVectorList";
 137   let RenderMethod = "addVecListOperands";
 138 }
 139 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
 140   let ParserMatchClass = VecListOneDAsmOperand;
 141 }
 142 // Register list of two sequential D registers.
 143 def VecListDPairAsmOperand : AsmOperandClass {
 144   let Name = "VecListDPair";
 145   let ParserMethod = "parseVectorList";
 146   let RenderMethod = "addVecListOperands";
 147 }
 148 def VecListDPair : RegisterOperand<DPair, "printVectorListTwo"> {
 149   let ParserMatchClass = VecListDPairAsmOperand;
 150 }
 151 // Register list of three sequential D registers.
 152 def VecListThreeDAsmOperand : AsmOperandClass {
 153   let Name = "VecListThreeD";
 154   let ParserMethod = "parseVectorList";
 155   let RenderMethod = "addVecListOperands";
 156 }
 157 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 158   let ParserMatchClass = VecListThreeDAsmOperand;
 159 }
 160 // Register list of four sequential D registers.
 161 def VecListFourDAsmOperand : AsmOperandClass {
 162   let Name = "VecListFourD";
 163   let ParserMethod = "parseVectorList";
 164   let RenderMethod = "addVecListOperands";
 165 }
 166 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 167   let ParserMatchClass = VecListFourDAsmOperand;
 168 }
 169 // Register list of two D registers spaced by 2 (two sequential Q registers).
 170 def VecListDPairSpacedAsmOperand : AsmOperandClass {
 171   let Name = "VecListDPairSpaced";
 172   let ParserMethod = "parseVectorList";
 173   let RenderMethod = "addVecListOperands";
 174 }
 175 def VecListDPairSpaced : RegisterOperand<DPair, "printVectorListTwoSpaced"> {
 176   let ParserMatchClass = VecListDPairSpacedAsmOperand;
 177 }
 178 // Register list of three D registers spaced by 2 (three Q registers).
 179 def VecListThreeQAsmOperand : AsmOperandClass {
 180   let Name = "VecListThreeQ";
 181   let ParserMethod = "parseVectorList";
 182   let RenderMethod = "addVecListOperands";
 183 }
 184 def VecListThreeQ : RegisterOperand<DPR, "printVectorListThreeSpaced"> {
 185   let ParserMatchClass = VecListThreeQAsmOperand;
 186 }
 187 // Register list of three D registers spaced by 2 (three Q registers).
 188 def VecListFourQAsmOperand : AsmOperandClass {
 189   let Name = "VecListFourQ";
 190   let ParserMethod = "parseVectorList";
 191   let RenderMethod = "addVecListOperands";
 192 }
 193 def VecListFourQ : RegisterOperand<DPR, "printVectorListFourSpaced"> {
 194   let ParserMatchClass = VecListFourQAsmOperand;
 195 }
 196
 197 // Register list of one D register, with "all lanes" subscripting.
 198 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 199   let Name = "VecListOneDAllLanes";
 200   let ParserMethod = "parseVectorList";
 201   let RenderMethod = "addVecListOperands";
 202 }
 203 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 204   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 205 }
 206 // Register list of two D registers, with "all lanes" subscripting.
 207 def VecListDPairAllLanesAsmOperand : AsmOperandClass {
 208   let Name = "VecListDPairAllLanes";
 209   let ParserMethod = "parseVectorList";
 210   let RenderMethod = "addVecListOperands";
 211 }
 212 def VecListDPairAllLanes : RegisterOperand<DPair,
 213                                            "printVectorListTwoAllLanes"> {
 214   let ParserMatchClass = VecListDPairAllLanesAsmOperand;
 215 }
 216 // Register list of two D registers spaced by 2 (two sequential Q registers).
 217 def VecListDPairSpacedAllLanesAsmOperand : AsmOperandClass {
 218   let Name = "VecListDPairSpacedAllLanes";
 219   let ParserMethod = "parseVectorList";
 220   let RenderMethod = "addVecListOperands";
 221 }
 222 def VecListDPairSpacedAllLanes : RegisterOperand<DPair,
 223                                          "printVectorListTwoSpacedAllLanes"> {
 224   let ParserMatchClass = VecListDPairSpacedAllLanesAsmOperand;
 225 }
 226 // Register list of three D registers, with "all lanes" subscripting.
 227 def VecListThreeDAllLanesAsmOperand : AsmOperandClass {
 228   let Name = "VecListThreeDAllLanes";
 229   let ParserMethod = "parseVectorList";
 230   let RenderMethod = "addVecListOperands";
 231 }
 232 def VecListThreeDAllLanes : RegisterOperand<DPR,
 233                                             "printVectorListThreeAllLanes"> {
 234   let ParserMatchClass = VecListThreeDAllLanesAsmOperand;
 235 }
 236 // Register list of three D registers spaced by 2 (three sequential Q regs).
 237 def VecListThreeQAllLanesAsmOperand : AsmOperandClass {
 238   let Name = "VecListThreeQAllLanes";
 239   let ParserMethod = "parseVectorList";
 240   let RenderMethod = "addVecListOperands";
 241 }
 242 def VecListThreeQAllLanes : RegisterOperand<DPR,
 243                                          "printVectorListThreeSpacedAllLanes"> {
 244   let ParserMatchClass = VecListThreeQAllLanesAsmOperand;
 245 }
 246 // Register list of four D registers, with "all lanes" subscripting.
 247 def VecListFourDAllLanesAsmOperand : AsmOperandClass {
 248   let Name = "VecListFourDAllLanes";
 249   let ParserMethod = "parseVectorList";
 250   let RenderMethod = "addVecListOperands";
 251 }
 252 def VecListFourDAllLanes : RegisterOperand<DPR, "printVectorListFourAllLanes"> {
 253   let ParserMatchClass = VecListFourDAllLanesAsmOperand;
 254 }
 255 // Register list of four D registers spaced by 2 (four sequential Q regs).
 256 def VecListFourQAllLanesAsmOperand : AsmOperandClass {
 257   let Name = "VecListFourQAllLanes";
 258   let ParserMethod = "parseVectorList";
 259   let RenderMethod = "addVecListOperands";
 260 }
 261 def VecListFourQAllLanes : RegisterOperand<DPR,
 262                                          "printVectorListFourSpacedAllLanes"> {
 263   let ParserMatchClass = VecListFourQAllLanesAsmOperand;
 264 }
 265
 266
 267 // Register list of one D register, with byte lane subscripting.
 268 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 269   let Name = "VecListOneDByteIndexed";
 270   let ParserMethod = "parseVectorList";
 271   let RenderMethod = "addVecListIndexedOperands";
 272 }
 273 def VecListOneDByteIndexed : Operand<i32> {
 274   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 275   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 276 }
 277 // ...with half-word lane subscripting.
 278 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 279   let Name = "VecListOneDHWordIndexed";
 280   let ParserMethod = "parseVectorList";
 281   let RenderMethod = "addVecListIndexedOperands";
 282 }
 283 def VecListOneDHWordIndexed : Operand<i32> {
 284   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 285   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 286 }
 287 // ...with word lane subscripting.
 288 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 289   let Name = "VecListOneDWordIndexed";
 290   let ParserMethod = "parseVectorList";
 291   let RenderMethod = "addVecListIndexedOperands";
 292 }
 293 def VecListOneDWordIndexed : Operand<i32> {
 294   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 295   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 296 }
 297
 298 // Register list of two D registers with byte lane subscripting.
 299 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 300   let Name = "VecListTwoDByteIndexed";
 301   let ParserMethod = "parseVectorList";
 302   let RenderMethod = "addVecListIndexedOperands";
 303 }
 304 def VecListTwoDByteIndexed : Operand<i32> {
 305   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 306   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 307 }
 308 // ...with half-word lane subscripting.
 309 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 310   let Name = "VecListTwoDHWordIndexed";
 311   let ParserMethod = "parseVectorList";
 312   let RenderMethod = "addVecListIndexedOperands";
 313 }
 314 def VecListTwoDHWordIndexed : Operand<i32> {
 315   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 316   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 317 }
 318 // ...with word lane subscripting.
 319 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 320   let Name = "VecListTwoDWordIndexed";
 321   let ParserMethod = "parseVectorList";
 322   let RenderMethod = "addVecListIndexedOperands";
 323 }
 324 def VecListTwoDWordIndexed : Operand<i32> {
 325   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 326   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 327 }
 328 // Register list of two Q registers with half-word lane subscripting.
 329 def VecListTwoQHWordIndexAsmOperand : AsmOperandClass {
 330   let Name = "VecListTwoQHWordIndexed";
 331   let ParserMethod = "parseVectorList";
 332   let RenderMethod = "addVecListIndexedOperands";
 333 }
 334 def VecListTwoQHWordIndexed : Operand<i32> {
 335   let ParserMatchClass = VecListTwoQHWordIndexAsmOperand;
 336   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 337 }
 338 // ...with word lane subscripting.
 339 def VecListTwoQWordIndexAsmOperand : AsmOperandClass {
 340   let Name = "VecListTwoQWordIndexed";
 341   let ParserMethod = "parseVectorList";
 342   let RenderMethod = "addVecListIndexedOperands";
 343 }
 344 def VecListTwoQWordIndexed : Operand<i32> {
 345   let ParserMatchClass = VecListTwoQWordIndexAsmOperand;
 346   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 347 }
 348
 349
 350 // Register list of three D registers with byte lane subscripting.
 351 def VecListThreeDByteIndexAsmOperand : AsmOperandClass {
 352   let Name = "VecListThreeDByteIndexed";
 353   let ParserMethod = "parseVectorList";
 354   let RenderMethod = "addVecListIndexedOperands";
 355 }
 356 def VecListThreeDByteIndexed : Operand<i32> {
 357   let ParserMatchClass = VecListThreeDByteIndexAsmOperand;
 358   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 359 }
 360 // ...with half-word lane subscripting.
 361 def VecListThreeDHWordIndexAsmOperand : AsmOperandClass {
 362   let Name = "VecListThreeDHWordIndexed";
 363   let ParserMethod = "parseVectorList";
 364   let RenderMethod = "addVecListIndexedOperands";
 365 }
 366 def VecListThreeDHWordIndexed : Operand<i32> {
 367   let ParserMatchClass = VecListThreeDHWordIndexAsmOperand;
 368   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 369 }
 370 // ...with word lane subscripting.
 371 def VecListThreeDWordIndexAsmOperand : AsmOperandClass {
 372   let Name = "VecListThreeDWordIndexed";
 373   let ParserMethod = "parseVectorList";
 374   let RenderMethod = "addVecListIndexedOperands";
 375 }
 376 def VecListThreeDWordIndexed : Operand<i32> {
 377   let ParserMatchClass = VecListThreeDWordIndexAsmOperand;
 378   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 379 }
 380 // Register list of three Q registers with half-word lane subscripting.
 381 def VecListThreeQHWordIndexAsmOperand : AsmOperandClass {
 382   let Name = "VecListThreeQHWordIndexed";
 383   let ParserMethod = "parseVectorList";
 384   let RenderMethod = "addVecListIndexedOperands";
 385 }
 386 def VecListThreeQHWordIndexed : Operand<i32> {
 387   let ParserMatchClass = VecListThreeQHWordIndexAsmOperand;
 388   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 389 }
 390 // ...with word lane subscripting.
 391 def VecListThreeQWordIndexAsmOperand : AsmOperandClass {
 392   let Name = "VecListThreeQWordIndexed";
 393   let ParserMethod = "parseVectorList";
 394   let RenderMethod = "addVecListIndexedOperands";
 395 }
 396 def VecListThreeQWordIndexed : Operand<i32> {
 397   let ParserMatchClass = VecListThreeQWordIndexAsmOperand;
 398   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 399 }
 400
 401 // Register list of four D registers with byte lane subscripting.
 402 def VecListFourDByteIndexAsmOperand : AsmOperandClass {
 403   let Name = "VecListFourDByteIndexed";
 404   let ParserMethod = "parseVectorList";
 405   let RenderMethod = "addVecListIndexedOperands";
 406 }
 407 def VecListFourDByteIndexed : Operand<i32> {
 408   let ParserMatchClass = VecListFourDByteIndexAsmOperand;
 409   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 410 }
 411 // ...with half-word lane subscripting.
 412 def VecListFourDHWordIndexAsmOperand : AsmOperandClass {
 413   let Name = "VecListFourDHWordIndexed";
 414   let ParserMethod = "parseVectorList";
 415   let RenderMethod = "addVecListIndexedOperands";
 416 }
 417 def VecListFourDHWordIndexed : Operand<i32> {
 418   let ParserMatchClass = VecListFourDHWordIndexAsmOperand;
 419   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 420 }
 421 // ...with word lane subscripting.
 422 def VecListFourDWordIndexAsmOperand : AsmOperandClass {
 423   let Name = "VecListFourDWordIndexed";
 424   let ParserMethod = "parseVectorList";
 425   let RenderMethod = "addVecListIndexedOperands";
 426 }
 427 def VecListFourDWordIndexed : Operand<i32> {
 428   let ParserMatchClass = VecListFourDWordIndexAsmOperand;
 429   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 430 }
 431 // Register list of four Q registers with half-word lane subscripting.
 432 def VecListFourQHWordIndexAsmOperand : AsmOperandClass {
 433   let Name = "VecListFourQHWordIndexed";
 434   let ParserMethod = "parseVectorList";
 435   let RenderMethod = "addVecListIndexedOperands";
 436 }
 437 def VecListFourQHWordIndexed : Operand<i32> {
 438   let ParserMatchClass = VecListFourQHWordIndexAsmOperand;
 439   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 440 }
 441 // ...with word lane subscripting.
 442 def VecListFourQWordIndexAsmOperand : AsmOperandClass {
 443   let Name = "VecListFourQWordIndexed";
 444   let ParserMethod = "parseVectorList";
 445   let RenderMethod = "addVecListIndexedOperands";
 446 }
 447 def VecListFourQWordIndexed : Operand<i32> {
 448   let ParserMatchClass = VecListFourQWordIndexAsmOperand;
 449   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 450 }
 451
 452 def dword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 453   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 454 }]>;
 455 def dword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 456                                  (store node:$val, node:$ptr), [{
 457   return cast<StoreSDNode>(N)->getAlignment() >= 8;
 458 }]>;
 459 def word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 460   return cast<LoadSDNode>(N)->getAlignment() == 4;
 461 }]>;
 462 def word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 463                                  (store node:$val, node:$ptr), [{
 464   return cast<StoreSDNode>(N)->getAlignment() == 4;
 465 }]>;
 466 def hword_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 467   return cast<LoadSDNode>(N)->getAlignment() == 2;
 468 }]>;
 469 def hword_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 470                                  (store node:$val, node:$ptr), [{
 471   return cast<StoreSDNode>(N)->getAlignment() == 2;
 472 }]>;
 473 def byte_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 474   return cast<LoadSDNode>(N)->getAlignment() == 1;
 475 }]>;
 476 def byte_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 477                              (store node:$val, node:$ptr), [{
 478   return cast<StoreSDNode>(N)->getAlignment() == 1;
 479 }]>;
 480 def non_word_alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 481   return cast<LoadSDNode>(N)->getAlignment() < 4;
 482 }]>;
 483 def non_word_alignedstore : PatFrag<(ops node:$val, node:$ptr),
 484                                     (store node:$val, node:$ptr), [{
 485   return cast<StoreSDNode>(N)->getAlignment() < 4;
 486 }]>;
 487
 488 //===----------------------------------------------------------------------===//
 489 // NEON-specific DAG Nodes.
 490 //===----------------------------------------------------------------------===//
 491
 492 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 493 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 494
 495 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 496 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 497 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 498 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 499 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 500 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 501 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 502 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 503 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 504 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 505 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 506
 507 // Types for vector shift by immediates.  The "SHX" version is for long and
 508 // narrow operations where the source and destination vectors have different
 509 // types.  The "SHINS" version is for shift and insert operations.
 510 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 511                                          SDTCisVT<2, i32>]>;
 512 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 513                                          SDTCisVT<2, i32>]>;
 514 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 515                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 516
 517 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 518 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 519 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 520 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 521
 522 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 523 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 524 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 525
 526 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 527 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 528 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 529 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 530 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 531 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 532
 533 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 534 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 535 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 536
 537 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 538 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 539
 540 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 541                                          SDTCisVT<2, i32>]>;
 542 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 543 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 544
 545 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 546 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 547 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 548 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 549
 550 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 551                                            SDTCisVT<2, i32>]>;
 552 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 553 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 554
 555 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 556                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 557                                                 SDTCisSameAs<0, 1>,
 558                                                 SDTCisSameAs<0, 2>,
 559                                                 SDTCisSameAs<0, 3>]>>;
 560
 561 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 562
 563 // VDUPLANE can produce a quad-register result from a double-register source,
 564 // so the result is not constrained to match the source.
 565 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 566                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 567                                                 SDTCisVT<2, i32>]>>;
 568
 569 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 570                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 571 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 572
 573 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 574 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 575 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 576 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 577
 578 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 579                                          SDTCisSameAs<0, 2>,
 580                                          SDTCisSameAs<0, 3>]>;
 581 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 582 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 583 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 584
 585 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 586                                          SDTCisSameAs<1, 2>]>;
 587 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 588 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 589
 590 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 591   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 592   unsigned EltBits = 0;
 593   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 594   return (EltBits == 32 && EltVal == 0);
 595 }]>;
 596
 597 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 598   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 599   unsigned EltBits = 0;
 600   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 601   return (EltBits == 8 && EltVal == 0xff);
 602 }]>;
 603
 604 //===----------------------------------------------------------------------===//
 605 // NEON load / store instructions
 606 //===----------------------------------------------------------------------===//
 607
 608 // Use VLDM to load a Q register as a D register pair.
 609 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 610 def VLDMQIA
 611   : PseudoVFPLdStM<(outs DPair:$dst), (ins GPR:$Rn),
 612                     IIC_fpLoad_m, "",
 613                    [(set DPair:$dst, (v2f64 (load GPR:$Rn)))]>;
 614
 615 // Use VSTM to store a Q register as a D register pair.
 616 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 617 def VSTMQIA
 618   : PseudoVFPLdStM<(outs), (ins DPair:$src, GPR:$Rn),
 619                     IIC_fpStore_m, "",
 620                    [(store (v2f64 DPair:$src), GPR:$Rn)]>;
 621
 622 // Classes for VLD* pseudo-instructions with multi-register operands.
 623 // These are expanded to real instructions after register allocation.
 624 class VLDQPseudo<InstrItinClass itin>
 625   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 626 class VLDQWBPseudo<InstrItinClass itin>
 627   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 628                 (ins addrmode6:$addr, am6offset:$offset), itin,
 629                 "$addr.addr = $wb">;
 630 class VLDQWBfixedPseudo<InstrItinClass itin>
 631   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 632                 (ins addrmode6:$addr), itin,
 633                 "$addr.addr = $wb">;
 634 class VLDQWBregisterPseudo<InstrItinClass itin>
 635   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 636                 (ins addrmode6:$addr, rGPR:$offset), itin,
 637                 "$addr.addr = $wb">;
 638
 639 class VLDQQPseudo<InstrItinClass itin>
 640   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 641 class VLDQQWBPseudo<InstrItinClass itin>
 642   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 643                 (ins addrmode6:$addr, am6offset:$offset), itin,
 644                 "$addr.addr = $wb">;
 645 class VLDQQWBfixedPseudo<InstrItinClass itin>
 646   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 647                 (ins addrmode6:$addr), itin,
 648                 "$addr.addr = $wb">;
 649 class VLDQQWBregisterPseudo<InstrItinClass itin>
 650   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 651                 (ins addrmode6:$addr, rGPR:$offset), itin,
 652                 "$addr.addr = $wb">;
 653
 654
 655 class VLDQQQQPseudo<InstrItinClass itin>
 656   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 657                 "$src = $dst">;
 658 class VLDQQQQWBPseudo<InstrItinClass itin>
 659   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 660                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 661                 "$addr.addr = $wb, $src = $dst">;
 662
 663 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
 664
 665 //   VLD1     : Vector Load (multiple single elements)
 666 class VLD1D<bits<4> op7_4, string Dt, Operand AddrMode>
 667   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 668           (ins AddrMode:$Rn), IIC_VLD1,
 669           "vld1", Dt, "$Vd, $Rn", "", []> {
 670   let Rm = 0b1111;
 671   let Inst{4} = Rn{4};
 672   let DecoderMethod = "DecodeVLDST1Instruction";
 673 }
 674 class VLD1Q<bits<4> op7_4, string Dt, Operand AddrMode>
 675   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd),
 676           (ins AddrMode:$Rn), IIC_VLD1x2,
 677           "vld1", Dt, "$Vd, $Rn", "", []> {
 678   let Rm = 0b1111;
 679   let Inst{5-4} = Rn{5-4};
 680   let DecoderMethod = "DecodeVLDST1Instruction";
 681 }
 682
 683 def  VLD1d8   : VLD1D<{0,0,0,?}, "8",  addrmode6align64>;
 684 def  VLD1d16  : VLD1D<{0,1,0,?}, "16", addrmode6align64>;
 685 def  VLD1d32  : VLD1D<{1,0,0,?}, "32", addrmode6align64>;
 686 def  VLD1d64  : VLD1D<{1,1,0,?}, "64", addrmode6align64>;
 687
 688 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8",  addrmode6align64or128>;
 689 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16", addrmode6align64or128>;
 690 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32", addrmode6align64or128>;
 691 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64", addrmode6align64or128>;
 692
 693 // ...with address register writeback:
 694 multiclass VLD1DWB<bits<4> op7_4, string Dt, Operand AddrMode> {
 695   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 696                      (ins AddrMode:$Rn), IIC_VLD1u,
 697                      "vld1", Dt, "$Vd, $Rn!",
 698                      "$Rn.addr = $wb", []> {
 699     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 700     let Inst{4} = Rn{4};
 701     let DecoderMethod = "DecodeVLDST1Instruction";
 702   }
 703   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 704                         (ins AddrMode:$Rn, rGPR:$Rm), IIC_VLD1u,
 705                         "vld1", Dt, "$Vd, $Rn, $Rm",
 706                         "$Rn.addr = $wb", []> {
 707     let Inst{4} = Rn{4};
 708     let DecoderMethod = "DecodeVLDST1Instruction";
 709   }
 710 }
 711 multiclass VLD1QWB<bits<4> op7_4, string Dt, Operand AddrMode> {
 712   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 713                     (ins AddrMode:$Rn), IIC_VLD1x2u,
 714                      "vld1", Dt, "$Vd, $Rn!",
 715                      "$Rn.addr = $wb", []> {
 716     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 717     let Inst{5-4} = Rn{5-4};
 718     let DecoderMethod = "DecodeVLDST1Instruction";
 719   }
 720   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 721                         (ins AddrMode:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 722                         "vld1", Dt, "$Vd, $Rn, $Rm",
 723                         "$Rn.addr = $wb", []> {
 724     let Inst{5-4} = Rn{5-4};
 725     let DecoderMethod = "DecodeVLDST1Instruction";
 726   }
 727 }
 728
 729 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8",  addrmode6align64>;
 730 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16", addrmode6align64>;
 731 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32", addrmode6align64>;
 732 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64", addrmode6align64>;
 733 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8",  addrmode6align64or128>;
 734 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16", addrmode6align64or128>;
 735 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32", addrmode6align64or128>;
 736 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64", addrmode6align64or128>;
 737
 738 // ...with 3 registers
 739 class VLD1D3<bits<4> op7_4, string Dt, Operand AddrMode>
 740   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 741           (ins AddrMode:$Rn), IIC_VLD1x3, "vld1", Dt,
 742           "$Vd, $Rn", "", []> {
 743   let Rm = 0b1111;
 744   let Inst{4} = Rn{4};
 745   let DecoderMethod = "DecodeVLDST1Instruction";
 746 }
 747 multiclass VLD1D3WB<bits<4> op7_4, string Dt, Operand AddrMode> {
 748   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 749                     (ins AddrMode:$Rn), IIC_VLD1x2u,
 750                      "vld1", Dt, "$Vd, $Rn!",
 751                      "$Rn.addr = $wb", []> {
 752     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 753     let Inst{4} = Rn{4};
 754     let DecoderMethod = "DecodeVLDST1Instruction";
 755   }
 756   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 757                         (ins AddrMode:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 758                         "vld1", Dt, "$Vd, $Rn, $Rm",
 759                         "$Rn.addr = $wb", []> {
 760     let Inst{4} = Rn{4};
 761     let DecoderMethod = "DecodeVLDST1Instruction";
 762   }
 763 }
 764
 765 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8",  addrmode6align64>;
 766 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16", addrmode6align64>;
 767 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32", addrmode6align64>;
 768 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64", addrmode6align64>;
 769
 770 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8",  addrmode6align64>;
 771 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16", addrmode6align64>;
 772 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32", addrmode6align64>;
 773 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64", addrmode6align64>;
 774
 775 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 776 def VLD1d64TPseudoWB_fixed : VLDQQWBfixedPseudo<IIC_VLD1x3>;
 777 def VLD1d64TPseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD1x3>;
 778
 779 // ...with 4 registers
 780 class VLD1D4<bits<4> op7_4, string Dt, Operand AddrMode>
 781   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 782           (ins AddrMode:$Rn), IIC_VLD1x4, "vld1", Dt,
 783           "$Vd, $Rn", "", []> {
 784   let Rm = 0b1111;
 785   let Inst{5-4} = Rn{5-4};
 786   let DecoderMethod = "DecodeVLDST1Instruction";
 787 }
 788 multiclass VLD1D4WB<bits<4> op7_4, string Dt, Operand AddrMode> {
 789   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 790                     (ins AddrMode:$Rn), IIC_VLD1x2u,
 791                      "vld1", Dt, "$Vd, $Rn!",
 792                      "$Rn.addr = $wb", []> {
 793     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 794     let Inst{5-4} = Rn{5-4};
 795     let DecoderMethod = "DecodeVLDST1Instruction";
 796   }
 797   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 798                         (ins AddrMode:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 799                         "vld1", Dt, "$Vd, $Rn, $Rm",
 800                         "$Rn.addr = $wb", []> {
 801     let Inst{5-4} = Rn{5-4};
 802     let DecoderMethod = "DecodeVLDST1Instruction";
 803   }
 804 }
 805
 806 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8",  addrmode6align64or128or256>;
 807 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16", addrmode6align64or128or256>;
 808 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32", addrmode6align64or128or256>;
 809 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64", addrmode6align64or128or256>;
 810
 811 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8",  addrmode6align64or128or256>;
 812 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16", addrmode6align64or128or256>;
 813 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32", addrmode6align64or128or256>;
 814 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64", addrmode6align64or128or256>;
 815
 816 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 817 def VLD1d64QPseudoWB_fixed : VLDQQWBfixedPseudo<IIC_VLD1x4>;
 818 def VLD1d64QPseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD1x4>;
 819
 820 //   VLD2     : Vector Load (multiple 2-element structures)
 821 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 822            InstrItinClass itin, Operand AddrMode>
 823   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 824           (ins AddrMode:$Rn), itin,
 825           "vld2", Dt, "$Vd, $Rn", "", []> {
 826   let Rm = 0b1111;
 827   let Inst{5-4} = Rn{5-4};
 828   let DecoderMethod = "DecodeVLDST2Instruction";
 829 }
 830
 831 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2,
 832                      addrmode6align64or128>;
 833 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2,
 834                      addrmode6align64or128>;
 835 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2,
 836                      addrmode6align64or128>;
 837
 838 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2,
 839                      addrmode6align64or128or256>;
 840 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2,
 841                      addrmode6align64or128or256>;
 842 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2,
 843                      addrmode6align64or128or256>;
 844
 845 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 846 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 847 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 848
 849 // ...with address register writeback:
 850 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 851                   RegisterOperand VdTy, InstrItinClass itin, Operand AddrMode> {
 852   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 853                      (ins AddrMode:$Rn), itin,
 854                      "vld2", Dt, "$Vd, $Rn!",
 855                      "$Rn.addr = $wb", []> {
 856     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 857     let Inst{5-4} = Rn{5-4};
 858     let DecoderMethod = "DecodeVLDST2Instruction";
 859   }
 860   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 861                         (ins AddrMode:$Rn, rGPR:$Rm), itin,
 862                         "vld2", Dt, "$Vd, $Rn, $Rm",
 863                         "$Rn.addr = $wb", []> {
 864     let Inst{5-4} = Rn{5-4};
 865     let DecoderMethod = "DecodeVLDST2Instruction";
 866   }
 867 }
 868
 869 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2u,
 870                         addrmode6align64or128>;
 871 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2u,
 872                         addrmode6align64or128>;
 873 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2u,
 874                         addrmode6align64or128>;
 875
 876 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u,
 877                         addrmode6align64or128or256>;
 878 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u,
 879                         addrmode6align64or128or256>;
 880 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u,
 881                         addrmode6align64or128or256>;
 882
 883 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 884 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 885 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 886 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 887 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 888 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 889
 890 // ...with double-spaced registers
 891 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2,
 892                       addrmode6align64or128>;
 893 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2,
 894                       addrmode6align64or128>;
 895 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2,
 896                       addrmode6align64or128>;
 897 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2u,
 898                         addrmode6align64or128>;
 899 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2u,
 900                         addrmode6align64or128>;
 901 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2u,
 902                         addrmode6align64or128>;
 903
 904 //   VLD3     : Vector Load (multiple 3-element structures)
 905 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 906   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 907           (ins addrmode6:$Rn), IIC_VLD3,
 908           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 909   let Rm = 0b1111;
 910   let Inst{4} = Rn{4};
 911   let DecoderMethod = "DecodeVLDST3Instruction";
 912 }
 913
 914 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 915 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 916 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 917
 918 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 919 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 920 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 921
 922 // ...with address register writeback:
 923 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 924   : NLdSt<0, 0b10, op11_8, op7_4,
 925           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 926           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 927           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 928           "$Rn.addr = $wb", []> {
 929   let Inst{4} = Rn{4};
 930   let DecoderMethod = "DecodeVLDST3Instruction";
 931 }
 932
 933 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 934 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 935 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 936
 937 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 938 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 939 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 940
 941 // ...with double-spaced registers:
 942 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 943 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 944 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 945 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 946 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 947 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 948
 949 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 950 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 951 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 952
 953 // ...alternate versions to be allocated odd register numbers:
 954 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 955 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 956 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 957
 958 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 959 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 960 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 961
 962 //   VLD4     : Vector Load (multiple 4-element structures)
 963 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 964   : NLdSt<0, 0b10, op11_8, op7_4,
 965           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 966           (ins addrmode6:$Rn), IIC_VLD4,
 967           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 968   let Rm = 0b1111;
 969   let Inst{5-4} = Rn{5-4};
 970   let DecoderMethod = "DecodeVLDST4Instruction";
 971 }
 972
 973 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 974 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 975 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 976
 977 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 978 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 979 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 980
 981 // ...with address register writeback:
 982 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 983   : NLdSt<0, 0b10, op11_8, op7_4,
 984           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 985           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 986           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 987           "$Rn.addr = $wb", []> {
 988   let Inst{5-4} = Rn{5-4};
 989   let DecoderMethod = "DecodeVLDST4Instruction";
 990 }
 991
 992 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 993 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 994 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 995
 996 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 997 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 998 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 999
1000 // ...with double-spaced registers:
1001 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
1002 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
1003 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
1004 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
1005 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
1006 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
1007
1008 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
1009 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
1010 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
1011
1012 // ...alternate versions to be allocated odd register numbers:
1013 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
1014 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
1015 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
1016
1017 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
1018 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
1019 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
1020
1021 } // mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1
1022
1023 // Classes for VLD*LN pseudo-instructions with multi-register operands.
1024 // These are expanded to real instructions after register allocation.
1025 class VLDQLNPseudo<InstrItinClass itin>
1026   : PseudoNLdSt<(outs QPR:$dst),
1027                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1028                 itin, "$src = $dst">;
1029 class VLDQLNWBPseudo<InstrItinClass itin>
1030   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
1031                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1032                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
1033 class VLDQQLNPseudo<InstrItinClass itin>
1034   : PseudoNLdSt<(outs QQPR:$dst),
1035                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1036                 itin, "$src = $dst">;
1037 class VLDQQLNWBPseudo<InstrItinClass itin>
1038   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
1039                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1040                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
1041 class VLDQQQQLNPseudo<InstrItinClass itin>
1042   : PseudoNLdSt<(outs QQQQPR:$dst),
1043                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1044                 itin, "$src = $dst">;
1045 class VLDQQQQLNWBPseudo<InstrItinClass itin>
1046   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
1047                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1048                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
1049
1050 //   VLD1LN   : Vector Load (single element to one lane)
1051 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1052              PatFrag LoadOp>
1053   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
1054           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
1055           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
1056           "$src = $Vd",
1057           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
1058                                          (i32 (LoadOp addrmode6:$Rn)),
1059                                          imm:$lane))]> {
1060   let Rm = 0b1111;
1061   let DecoderMethod = "DecodeVLD1LN";
1062 }
1063 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1064              PatFrag LoadOp>
1065   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
1066           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
1067           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
1068           "$src = $Vd",
1069           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
1070                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
1071                                          imm:$lane))]> {
1072   let Rm = 0b1111;
1073   let DecoderMethod = "DecodeVLD1LN";
1074 }
1075 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
1076   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
1077                                                (i32 (LoadOp addrmode6:$addr)),
1078                                                imm:$lane))];
1079 }
1080
1081 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
1082   let Inst{7-5} = lane{2-0};
1083 }
1084 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
1085   let Inst{7-6} = lane{1-0};
1086   let Inst{5-4} = Rn{5-4};
1087 }
1088 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
1089   let Inst{7} = lane{0};
1090   let Inst{5-4} = Rn{5-4};
1091 }
1092
1093 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
1094 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
1095 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
1096
1097 def : Pat<(vector_insert (v2f32 DPR:$src),
1098                          (f32 (load addrmode6:$addr)), imm:$lane),
1099           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1100 def : Pat<(vector_insert (v4f32 QPR:$src),
1101                          (f32 (load addrmode6:$addr)), imm:$lane),
1102           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1103
1104 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
1105
1106 // ...with address register writeback:
1107 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1108   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
1109           (ins addrmode6:$Rn, am6offset:$Rm,
1110            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
1111           "\\{$Vd[$lane]\\}, $Rn$Rm",
1112           "$src = $Vd, $Rn.addr = $wb", []> {
1113   let DecoderMethod = "DecodeVLD1LN";
1114 }
1115
1116 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
1117   let Inst{7-5} = lane{2-0};
1118 }
1119 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
1120   let Inst{7-6} = lane{1-0};
1121   let Inst{4}   = Rn{4};
1122 }
1123 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
1124   let Inst{7} = lane{0};
1125   let Inst{5} = Rn{4};
1126   let Inst{4} = Rn{4};
1127 }
1128
1129 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
1130 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1131 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1132
1133 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
1134 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1135   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
1136           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
1137           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
1138           "$src1 = $Vd, $src2 = $dst2", []> {
1139   let Rm = 0b1111;
1140   let Inst{4}   = Rn{4};
1141   let DecoderMethod = "DecodeVLD2LN";
1142 }
1143
1144 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
1145   let Inst{7-5} = lane{2-0};
1146 }
1147 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
1148   let Inst{7-6} = lane{1-0};
1149 }
1150 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
1151   let Inst{7} = lane{0};
1152 }
1153
1154 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
1155 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1156 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1157
1158 // ...with double-spaced registers:
1159 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
1160   let Inst{7-6} = lane{1-0};
1161 }
1162 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
1163   let Inst{7} = lane{0};
1164 }
1165
1166 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1167 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1168
1169 // ...with address register writeback:
1170 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1171   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1172           (ins addrmode6:$Rn, am6offset:$Rm,
1173            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
1174           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
1175           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
1176   let Inst{4}   = Rn{4};
1177   let DecoderMethod = "DecodeVLD2LN";
1178 }
1179
1180 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
1181   let Inst{7-5} = lane{2-0};
1182 }
1183 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
1184   let Inst{7-6} = lane{1-0};
1185 }
1186 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
1187   let Inst{7} = lane{0};
1188 }
1189
1190 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
1191 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1192 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1193
1194 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
1195   let Inst{7-6} = lane{1-0};
1196 }
1197 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
1198   let Inst{7} = lane{0};
1199 }
1200
1201 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1202 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1203
1204 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
1205 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1206   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1207           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
1208           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
1209           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
1210           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
1211   let Rm = 0b1111;
1212   let DecoderMethod = "DecodeVLD3LN";
1213 }
1214
1215 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
1216   let Inst{7-5} = lane{2-0};
1217 }
1218 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
1219   let Inst{7-6} = lane{1-0};
1220 }
1221 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
1222   let Inst{7}   = lane{0};
1223 }
1224
1225 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
1226 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1227 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1228
1229 // ...with double-spaced registers:
1230 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
1231   let Inst{7-6} = lane{1-0};
1232 }
1233 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
1234   let Inst{7}   = lane{0};
1235 }
1236
1237 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1238 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1239
1240 // ...with address register writeback:
1241 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1242   : NLdStLn<1, 0b10, op11_8, op7_4,
1243           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1244           (ins addrmode6:$Rn, am6offset:$Rm,
1245            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1246           IIC_VLD3lnu, "vld3", Dt,
1247           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
1248           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
1249           []> {
1250   let DecoderMethod = "DecodeVLD3LN";
1251 }
1252
1253 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
1254   let Inst{7-5} = lane{2-0};
1255 }
1256 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
1257   let Inst{7-6} = lane{1-0};
1258 }
1259 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1260   let Inst{7} = lane{0};
1261 }
1262
1263 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1264 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1265 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1266
1267 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1268   let Inst{7-6} = lane{1-0};
1269 }
1270 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1271   let Inst{7} = lane{0};
1272 }
1273
1274 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1275 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1276
1277 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1278 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1279   : NLdStLn<1, 0b10, op11_8, op7_4,
1280           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1281           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1282           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1283           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1284           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1285   let Rm = 0b1111;
1286   let Inst{4} = Rn{4};
1287   let DecoderMethod = "DecodeVLD4LN";
1288 }
1289
1290 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1291   let Inst{7-5} = lane{2-0};
1292 }
1293 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1294   let Inst{7-6} = lane{1-0};
1295 }
1296 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1297   let Inst{7} = lane{0};
1298   let Inst{5} = Rn{5};
1299 }
1300
1301 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1302 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1303 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1304
1305 // ...with double-spaced registers:
1306 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1307   let Inst{7-6} = lane{1-0};
1308 }
1309 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1310   let Inst{7} = lane{0};
1311   let Inst{5} = Rn{5};
1312 }
1313
1314 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1315 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1316
1317 // ...with address register writeback:
1318 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1319   : NLdStLn<1, 0b10, op11_8, op7_4,
1320           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1321           (ins addrmode6:$Rn, am6offset:$Rm,
1322            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1323           IIC_VLD4lnu, "vld4", Dt,
1324 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1325 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1326           []> {
1327   let Inst{4}   = Rn{4};
1328   let DecoderMethod = "DecodeVLD4LN"  ;
1329 }
1330
1331 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1332   let Inst{7-5} = lane{2-0};
1333 }
1334 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1335   let Inst{7-6} = lane{1-0};
1336 }
1337 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1338   let Inst{7} = lane{0};
1339   let Inst{5} = Rn{5};
1340 }
1341
1342 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1343 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1344 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1345
1346 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1347   let Inst{7-6} = lane{1-0};
1348 }
1349 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1350   let Inst{7} = lane{0};
1351   let Inst{5} = Rn{5};
1352 }
1353
1354 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1355 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1356
1357 } // mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1
1358
1359 //   VLD1DUP  : Vector Load (single element to all lanes)
1360 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp,
1361               Operand AddrMode>
1362   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1363           (ins AddrMode:$Rn),
1364           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1365           [(set VecListOneDAllLanes:$Vd,
1366                 (Ty (NEONvdup (i32 (LoadOp AddrMode:$Rn)))))]> {
1367   let Rm = 0b1111;
1368   let Inst{4} = Rn{4};
1369   let DecoderMethod = "DecodeVLD1DupInstruction";
1370 }
1371 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8,
1372                          addrmode6dupalignNone>;
1373 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16,
1374                          addrmode6dupalign16>;
1375 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load,
1376                          addrmode6dupalign32>;
1377
1378 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1379           (VLD1DUPd32 addrmode6:$addr)>;
1380
1381 class VLD1QDUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp,
1382                Operand AddrMode>
1383   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListDPairAllLanes:$Vd),
1384           (ins AddrMode:$Rn), IIC_VLD1dup,
1385           "vld1", Dt, "$Vd, $Rn", "",
1386           [(set VecListDPairAllLanes:$Vd,
1387                 (Ty (NEONvdup (i32 (LoadOp AddrMode:$Rn)))))]> {
1388   let Rm = 0b1111;
1389   let Inst{4} = Rn{4};
1390   let DecoderMethod = "DecodeVLD1DupInstruction";
1391 }
1392
1393 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8", v16i8, extloadi8,
1394                           addrmode6dupalignNone>;
1395 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16", v8i16, extloadi16,
1396                           addrmode6dupalign16>;
1397 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32", v4i32, load,
1398                           addrmode6dupalign32>;
1399
1400 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1401           (VLD1DUPq32 addrmode6:$addr)>;
1402
1403 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
1404 // ...with address register writeback:
1405 multiclass VLD1DUPWB<bits<4> op7_4, string Dt, Operand AddrMode> {
1406   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1407                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1408                      (ins AddrMode:$Rn), IIC_VLD1dupu,
1409                      "vld1", Dt, "$Vd, $Rn!",
1410                      "$Rn.addr = $wb", []> {
1411     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1412     let Inst{4} = Rn{4};
1413     let DecoderMethod = "DecodeVLD1DupInstruction";
1414   }
1415   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1416                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1417                         (ins AddrMode:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1418                         "vld1", Dt, "$Vd, $Rn, $Rm",
1419                         "$Rn.addr = $wb", []> {
1420     let Inst{4} = Rn{4};
1421     let DecoderMethod = "DecodeVLD1DupInstruction";
1422   }
1423 }
1424 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt, Operand AddrMode> {
1425   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1426                      (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1427                      (ins AddrMode:$Rn), IIC_VLD1dupu,
1428                      "vld1", Dt, "$Vd, $Rn!",
1429                      "$Rn.addr = $wb", []> {
1430     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1431     let Inst{4} = Rn{4};
1432     let DecoderMethod = "DecodeVLD1DupInstruction";
1433   }
1434   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1435                         (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1436                         (ins AddrMode:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1437                         "vld1", Dt, "$Vd, $Rn, $Rm",
1438                         "$Rn.addr = $wb", []> {
1439     let Inst{4} = Rn{4};
1440     let DecoderMethod = "DecodeVLD1DupInstruction";
1441   }
1442 }
1443
1444 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8", addrmode6dupalignNone>;
1445 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16", addrmode6dupalign16>;
1446 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32", addrmode6dupalign32>;
1447
1448 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8", addrmode6dupalignNone>;
1449 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16", addrmode6dupalign16>;
1450 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32", addrmode6dupalign32>;
1451
1452 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1453 class VLD2DUP<bits<4> op7_4, string Dt, RegisterOperand VdTy, Operand AddrMode>
1454   : NLdSt<1, 0b10, 0b1101, op7_4, (outs VdTy:$Vd),
1455           (ins AddrMode:$Rn), IIC_VLD2dup,
1456           "vld2", Dt, "$Vd, $Rn", "", []> {
1457   let Rm = 0b1111;
1458   let Inst{4} = Rn{4};
1459   let DecoderMethod = "DecodeVLD2DupInstruction";
1460 }
1461
1462 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8",  VecListDPairAllLanes,
1463                          addrmode6dupalign16>;
1464 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16", VecListDPairAllLanes,
1465                          addrmode6dupalign32>;
1466 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32", VecListDPairAllLanes,
1467                          addrmode6dupalign64>;
1468
1469 // HACK this one, VLD2DUPd8x2 must be changed at the same time with VLD2b8 or
1470 // "vld2.8 {d0[], d2[]}, [r4:32]" will become "vld2.8 {d0, d2}, [r4:32]".
1471 // ...with double-spaced registers
1472 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8",  VecListDPairSpacedAllLanes,
1473                            addrmode6dupalign16>;
1474 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16", VecListDPairSpacedAllLanes,
1475                            addrmode6dupalign32>;
1476 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32", VecListDPairSpacedAllLanes,
1477                            addrmode6dupalign64>;
1478
1479 // ...with address register writeback:
1480 multiclass VLD2DUPWB<bits<4> op7_4, string Dt, RegisterOperand VdTy,
1481                      Operand AddrMode> {
1482   def _fixed : NLdSt<1, 0b10, 0b1101, op7_4,
1483                      (outs VdTy:$Vd, GPR:$wb),
1484                      (ins AddrMode:$Rn), IIC_VLD2dupu,
1485                      "vld2", Dt, "$Vd, $Rn!",
1486                      "$Rn.addr = $wb", []> {
1487     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1488     let Inst{4} = Rn{4};
1489     let DecoderMethod = "DecodeVLD2DupInstruction";
1490   }
1491   def _register : NLdSt<1, 0b10, 0b1101, op7_4,
1492                         (outs VdTy:$Vd, GPR:$wb),
1493                         (ins AddrMode:$Rn, rGPR:$Rm), IIC_VLD2dupu,
1494                         "vld2", Dt, "$Vd, $Rn, $Rm",
1495                         "$Rn.addr = $wb", []> {
1496     let Inst{4} = Rn{4};
1497     let DecoderMethod = "DecodeVLD2DupInstruction";
1498   }
1499 }
1500
1501 defm VLD2DUPd8wb    : VLD2DUPWB<{0,0,0,0}, "8",  VecListDPairAllLanes,
1502                                 addrmode6dupalign16>;
1503 defm VLD2DUPd16wb   : VLD2DUPWB<{0,1,0,?}, "16", VecListDPairAllLanes,
1504                                 addrmode6dupalign32>;
1505 defm VLD2DUPd32wb   : VLD2DUPWB<{1,0,0,?}, "32", VecListDPairAllLanes,
1506                                 addrmode6dupalign64>;
1507
1508 defm VLD2DUPd8x2wb  : VLD2DUPWB<{0,0,1,0}, "8",  VecListDPairSpacedAllLanes,
1509                                 addrmode6dupalign16>;
1510 defm VLD2DUPd16x2wb : VLD2DUPWB<{0,1,1,?}, "16", VecListDPairSpacedAllLanes,
1511                                 addrmode6dupalign32>;
1512 defm VLD2DUPd32x2wb : VLD2DUPWB<{1,0,1,?}, "32", VecListDPairSpacedAllLanes,
1513                                 addrmode6dupalign64>;
1514
1515 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1516 class VLD3DUP<bits<4> op7_4, string Dt>
1517   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1518           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1519           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1520   let Rm = 0b1111;
1521   let Inst{4} = 0;
1522   let DecoderMethod = "DecodeVLD3DupInstruction";
1523 }
1524
1525 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1526 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1527 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1528
1529 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1530 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1531 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1532
1533 // ...with double-spaced registers (not used for codegen):
1534 def VLD3DUPq8  : VLD3DUP<{0,0,1,?}, "8">;
1535 def VLD3DUPq16 : VLD3DUP<{0,1,1,?}, "16">;
1536 def VLD3DUPq32 : VLD3DUP<{1,0,1,?}, "32">;
1537
1538 // ...with address register writeback:
1539 class VLD3DUPWB<bits<4> op7_4, string Dt, Operand AddrMode>
1540   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1541           (ins AddrMode:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1542           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1543           "$Rn.addr = $wb", []> {
1544   let Inst{4} = 0;
1545   let DecoderMethod = "DecodeVLD3DupInstruction";
1546 }
1547
1548 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8",  addrmode6dupalign64>;
1549 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16", addrmode6dupalign64>;
1550 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32", addrmode6dupalign64>;
1551
1552 def VLD3DUPq8_UPD  : VLD3DUPWB<{0,0,1,0}, "8",  addrmode6dupalign64>;
1553 def VLD3DUPq16_UPD : VLD3DUPWB<{0,1,1,?}, "16", addrmode6dupalign64>;
1554 def VLD3DUPq32_UPD : VLD3DUPWB<{1,0,1,?}, "32", addrmode6dupalign64>;
1555
1556 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1557 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1558 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1559
1560 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1561 class VLD4DUP<bits<4> op7_4, string Dt>
1562   : NLdSt<1, 0b10, 0b1111, op7_4,
1563           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1564           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1565           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1566   let Rm = 0b1111;
1567   let Inst{4} = Rn{4};
1568   let DecoderMethod = "DecodeVLD4DupInstruction";
1569 }
1570
1571 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1572 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1573 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1574
1575 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1576 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1577 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1578
1579 // ...with double-spaced registers (not used for codegen):
1580 def VLD4DUPq8  : VLD4DUP<{0,0,1,?}, "8">;
1581 def VLD4DUPq16 : VLD4DUP<{0,1,1,?}, "16">;
1582 def VLD4DUPq32 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1583
1584 // ...with address register writeback:
1585 class VLD4DUPWB<bits<4> op7_4, string Dt>
1586   : NLdSt<1, 0b10, 0b1111, op7_4,
1587           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1588           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1589           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1590           "$Rn.addr = $wb", []> {
1591   let Inst{4} = Rn{4};
1592   let DecoderMethod = "DecodeVLD4DupInstruction";
1593 }
1594
1595 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1596 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1597 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1598
1599 def VLD4DUPq8_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1600 def VLD4DUPq16_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1601 def VLD4DUPq32_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1602
1603 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1604 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1605 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1606
1607 } // mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1
1608
1609 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
1610
1611 // Classes for VST* pseudo-instructions with multi-register operands.
1612 // These are expanded to real instructions after register allocation.
1613 class VSTQPseudo<InstrItinClass itin>
1614   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1615 class VSTQWBPseudo<InstrItinClass itin>
1616   : PseudoNLdSt<(outs GPR:$wb),
1617                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1618                 "$addr.addr = $wb">;
1619 class VSTQWBfixedPseudo<InstrItinClass itin>
1620   : PseudoNLdSt<(outs GPR:$wb),
1621                 (ins addrmode6:$addr, QPR:$src), itin,
1622                 "$addr.addr = $wb">;
1623 class VSTQWBregisterPseudo<InstrItinClass itin>
1624   : PseudoNLdSt<(outs GPR:$wb),
1625                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1626                 "$addr.addr = $wb">;
1627 class VSTQQPseudo<InstrItinClass itin>
1628   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1629 class VSTQQWBPseudo<InstrItinClass itin>
1630   : PseudoNLdSt<(outs GPR:$wb),
1631                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1632                 "$addr.addr = $wb">;
1633 class VSTQQWBfixedPseudo<InstrItinClass itin>
1634   : PseudoNLdSt<(outs GPR:$wb),
1635                 (ins addrmode6:$addr, QQPR:$src), itin,
1636                 "$addr.addr = $wb">;
1637 class VSTQQWBregisterPseudo<InstrItinClass itin>
1638   : PseudoNLdSt<(outs GPR:$wb),
1639                 (ins addrmode6:$addr, rGPR:$offset, QQPR:$src), itin,
1640                 "$addr.addr = $wb">;
1641
1642 class VSTQQQQPseudo<InstrItinClass itin>
1643   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1644 class VSTQQQQWBPseudo<InstrItinClass itin>
1645   : PseudoNLdSt<(outs GPR:$wb),
1646                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1647                 "$addr.addr = $wb">;
1648
1649 //   VST1     : Vector Store (multiple single elements)
1650 class VST1D<bits<4> op7_4, string Dt, Operand AddrMode>
1651   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins AddrMode:$Rn, VecListOneD:$Vd),
1652           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1653   let Rm = 0b1111;
1654   let Inst{4} = Rn{4};
1655   let DecoderMethod = "DecodeVLDST1Instruction";
1656 }
1657 class VST1Q<bits<4> op7_4, string Dt, Operand AddrMode>
1658   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins AddrMode:$Rn, VecListDPair:$Vd),
1659           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1660   let Rm = 0b1111;
1661   let Inst{5-4} = Rn{5-4};
1662   let DecoderMethod = "DecodeVLDST1Instruction";
1663 }
1664
1665 def  VST1d8   : VST1D<{0,0,0,?}, "8",  addrmode6align64>;
1666 def  VST1d16  : VST1D<{0,1,0,?}, "16", addrmode6align64>;
1667 def  VST1d32  : VST1D<{1,0,0,?}, "32", addrmode6align64>;
1668 def  VST1d64  : VST1D<{1,1,0,?}, "64", addrmode6align64>;
1669
1670 def  VST1q8   : VST1Q<{0,0,?,?}, "8",  addrmode6align64or128>;
1671 def  VST1q16  : VST1Q<{0,1,?,?}, "16", addrmode6align64or128>;
1672 def  VST1q32  : VST1Q<{1,0,?,?}, "32", addrmode6align64or128>;
1673 def  VST1q64  : VST1Q<{1,1,?,?}, "64", addrmode6align64or128>;
1674
1675 // ...with address register writeback:
1676 multiclass VST1DWB<bits<4> op7_4, string Dt, Operand AddrMode> {
1677   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1678                      (ins AddrMode:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1679                      "vst1", Dt, "$Vd, $Rn!",
1680                      "$Rn.addr = $wb", []> {
1681     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1682     let Inst{4} = Rn{4};
1683     let DecoderMethod = "DecodeVLDST1Instruction";
1684   }
1685   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1686                         (ins AddrMode:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1687                         IIC_VLD1u,
1688                         "vst1", Dt, "$Vd, $Rn, $Rm",
1689                         "$Rn.addr = $wb", []> {
1690     let Inst{4} = Rn{4};
1691     let DecoderMethod = "DecodeVLDST1Instruction";
1692   }
1693 }
1694 multiclass VST1QWB<bits<4> op7_4, string Dt, Operand AddrMode> {
1695   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1696                     (ins AddrMode:$Rn, VecListDPair:$Vd), IIC_VLD1x2u,
1697                      "vst1", Dt, "$Vd, $Rn!",
1698                      "$Rn.addr = $wb", []> {
1699     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1700     let Inst{5-4} = Rn{5-4};
1701     let DecoderMethod = "DecodeVLDST1Instruction";
1702   }
1703   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1704                         (ins AddrMode:$Rn, rGPR:$Rm, VecListDPair:$Vd),
1705                         IIC_VLD1x2u,
1706                         "vst1", Dt, "$Vd, $Rn, $Rm",
1707                         "$Rn.addr = $wb", []> {
1708     let Inst{5-4} = Rn{5-4};
1709     let DecoderMethod = "DecodeVLDST1Instruction";
1710   }
1711 }
1712
1713 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8",  addrmode6align64>;
1714 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16", addrmode6align64>;
1715 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32", addrmode6align64>;
1716 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64", addrmode6align64>;
1717
1718 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8",  addrmode6align64or128>;
1719 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16", addrmode6align64or128>;
1720 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32", addrmode6align64or128>;
1721 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64", addrmode6align64or128>;
1722
1723 // ...with 3 registers
1724 class VST1D3<bits<4> op7_4, string Dt, Operand AddrMode>
1725   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1726           (ins AddrMode:$Rn, VecListThreeD:$Vd),
1727           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1728   let Rm = 0b1111;
1729   let Inst{4} = Rn{4};
1730   let DecoderMethod = "DecodeVLDST1Instruction";
1731 }
1732 multiclass VST1D3WB<bits<4> op7_4, string Dt, Operand AddrMode> {
1733   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1734                     (ins AddrMode:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1735                      "vst1", Dt, "$Vd, $Rn!",
1736                      "$Rn.addr = $wb", []> {
1737     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1738     let Inst{5-4} = Rn{5-4};
1739     let DecoderMethod = "DecodeVLDST1Instruction";
1740   }
1741   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1742                         (ins AddrMode:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1743                         IIC_VLD1x3u,
1744                         "vst1", Dt, "$Vd, $Rn, $Rm",
1745                         "$Rn.addr = $wb", []> {
1746     let Inst{5-4} = Rn{5-4};
1747     let DecoderMethod = "DecodeVLDST1Instruction";
1748   }
1749 }
1750
1751 def VST1d8T     : VST1D3<{0,0,0,?}, "8",  addrmode6align64>;
1752 def VST1d16T    : VST1D3<{0,1,0,?}, "16", addrmode6align64>;
1753 def VST1d32T    : VST1D3<{1,0,0,?}, "32", addrmode6align64>;
1754 def VST1d64T    : VST1D3<{1,1,0,?}, "64", addrmode6align64>;
1755
1756 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8",  addrmode6align64>;
1757 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16", addrmode6align64>;
1758 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32", addrmode6align64>;
1759 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64", addrmode6align64>;
1760
1761 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1762 def VST1d64TPseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST1x3u>;
1763 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1764
1765 // ...with 4 registers
1766 class VST1D4<bits<4> op7_4, string Dt, Operand AddrMode>
1767   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1768           (ins AddrMode:$Rn, VecListFourD:$Vd),
1769           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1770           []> {
1771   let Rm = 0b1111;
1772   let Inst{5-4} = Rn{5-4};
1773   let DecoderMethod = "DecodeVLDST1Instruction";
1774 }
1775 multiclass VST1D4WB<bits<4> op7_4, string Dt, Operand AddrMode> {
1776   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1777                     (ins AddrMode:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1778                      "vst1", Dt, "$Vd, $Rn!",
1779                      "$Rn.addr = $wb", []> {
1780     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1781     let Inst{5-4} = Rn{5-4};
1782     let DecoderMethod = "DecodeVLDST1Instruction";
1783   }
1784   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1785                         (ins AddrMode:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1786                         IIC_VLD1x4u,
1787                         "vst1", Dt, "$Vd, $Rn, $Rm",
1788                         "$Rn.addr = $wb", []> {
1789     let Inst{5-4} = Rn{5-4};
1790     let DecoderMethod = "DecodeVLDST1Instruction";
1791   }
1792 }
1793
1794 def VST1d8Q     : VST1D4<{0,0,?,?}, "8",  addrmode6align64or128or256>;
1795 def VST1d16Q    : VST1D4<{0,1,?,?}, "16", addrmode6align64or128or256>;
1796 def VST1d32Q    : VST1D4<{1,0,?,?}, "32", addrmode6align64or128or256>;
1797 def VST1d64Q    : VST1D4<{1,1,?,?}, "64", addrmode6align64or128or256>;
1798
1799 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8",  addrmode6align64or128or256>;
1800 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16", addrmode6align64or128or256>;
1801 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32", addrmode6align64or128or256>;
1802 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64", addrmode6align64or128or256>;
1803
1804 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1805 def VST1d64QPseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST1x4u>;
1806 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1807
1808 //   VST2     : Vector Store (multiple 2-element structures)
1809 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1810             InstrItinClass itin, Operand AddrMode>
1811   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins AddrMode:$Rn, VdTy:$Vd),
1812           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1813   let Rm = 0b1111;
1814   let Inst{5-4} = Rn{5-4};
1815   let DecoderMethod = "DecodeVLDST2Instruction";
1816 }
1817
1818 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListDPair, IIC_VST2,
1819                      addrmode6align64or128>;
1820 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VST2,
1821                      addrmode6align64or128>;
1822 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VST2,
1823                      addrmode6align64or128>;
1824
1825 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2,
1826                      addrmode6align64or128or256>;
1827 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2,
1828                      addrmode6align64or128or256>;
1829 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2,
1830                      addrmode6align64or128or256>;
1831
1832 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1833 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1834 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1835
1836 // ...with address register writeback:
1837 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1838                    RegisterOperand VdTy, Operand AddrMode> {
1839   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1840                      (ins AddrMode:$Rn, VdTy:$Vd), IIC_VLD1u,
1841                      "vst2", Dt, "$Vd, $Rn!",
1842                      "$Rn.addr = $wb", []> {
1843     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1844     let Inst{5-4} = Rn{5-4};
1845     let DecoderMethod = "DecodeVLDST2Instruction";
1846   }
1847   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1848                         (ins AddrMode:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1849                         "vst2", Dt, "$Vd, $Rn, $Rm",
1850                         "$Rn.addr = $wb", []> {
1851     let Inst{5-4} = Rn{5-4};
1852     let DecoderMethod = "DecodeVLDST2Instruction";
1853   }
1854 }
1855 multiclass VST2QWB<bits<4> op7_4, string Dt, Operand AddrMode> {
1856   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1857                      (ins AddrMode:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1858                      "vst2", Dt, "$Vd, $Rn!",
1859                      "$Rn.addr = $wb", []> {
1860     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1861     let Inst{5-4} = Rn{5-4};
1862     let DecoderMethod = "DecodeVLDST2Instruction";
1863   }
1864   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1865                         (ins AddrMode:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1866                         IIC_VLD1u,
1867                         "vst2", Dt, "$Vd, $Rn, $Rm",
1868                         "$Rn.addr = $wb", []> {
1869     let Inst{5-4} = Rn{5-4};
1870     let DecoderMethod = "DecodeVLDST2Instruction";
1871   }
1872 }
1873
1874 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListDPair,
1875                            addrmode6align64or128>;
1876 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListDPair,
1877                            addrmode6align64or128>;
1878 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListDPair,
1879                            addrmode6align64or128>;
1880
1881 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8", addrmode6align64or128or256>;
1882 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16", addrmode6align64or128or256>;
1883 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32", addrmode6align64or128or256>;
1884
1885 def VST2q8PseudoWB_fixed     : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1886 def VST2q16PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1887 def VST2q32PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1888 def VST2q8PseudoWB_register  : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1889 def VST2q16PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1890 def VST2q32PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1891
1892 // ...with double-spaced registers
1893 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced, IIC_VST2,
1894                       addrmode6align64or128>;
1895 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VST2,
1896                       addrmode6align64or128>;
1897 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VST2,
1898                       addrmode6align64or128>;
1899 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced,
1900                           addrmode6align64or128>;
1901 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced,
1902                           addrmode6align64or128>;
1903 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced,
1904                           addrmode6align64or128>;
1905
1906 //   VST3     : Vector Store (multiple 3-element structures)
1907 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1908   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1909           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1910           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1911   let Rm = 0b1111;
1912   let Inst{4} = Rn{4};
1913   let DecoderMethod = "DecodeVLDST3Instruction";
1914 }
1915
1916 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1917 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1918 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1919
1920 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1921 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1922 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1923
1924 // ...with address register writeback:
1925 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1926   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1927           (ins addrmode6:$Rn, am6offset:$Rm,
1928            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1929           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1930           "$Rn.addr = $wb", []> {
1931   let Inst{4} = Rn{4};
1932   let DecoderMethod = "DecodeVLDST3Instruction";
1933 }
1934
1935 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1936 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1937 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1938
1939 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1940 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1941 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1942
1943 // ...with double-spaced registers:
1944 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1945 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1946 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1947 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1948 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1949 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1950
1951 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1952 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1953 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1954
1955 // ...alternate versions to be allocated odd register numbers:
1956 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1957 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1958 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1959
1960 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1961 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1962 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1963
1964 //   VST4     : Vector Store (multiple 4-element structures)
1965 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1966   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1967           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1968           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1969           "", []> {
1970   let Rm = 0b1111;
1971   let Inst{5-4} = Rn{5-4};
1972   let DecoderMethod = "DecodeVLDST4Instruction";
1973 }
1974
1975 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1976 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1977 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1978
1979 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1980 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1981 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1982
1983 // ...with address register writeback:
1984 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1985   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1986           (ins addrmode6:$Rn, am6offset:$Rm,
1987            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1988            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1989           "$Rn.addr = $wb", []> {
1990   let Inst{5-4} = Rn{5-4};
1991   let DecoderMethod = "DecodeVLDST4Instruction";
1992 }
1993
1994 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1995 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1996 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1997
1998 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1999 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
2000 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
2001
2002 // ...with double-spaced registers:
2003 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
2004 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
2005 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
2006 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
2007 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
2008 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
2009
2010 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
2011 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
2012 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
2013
2014 // ...alternate versions to be allocated odd register numbers:
2015 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
2016 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
2017 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
2018
2019 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
2020 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
2021 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
2022
2023 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
2024
2025 // Classes for VST*LN pseudo-instructions with multi-register operands.
2026 // These are expanded to real instructions after register allocation.
2027 class VSTQLNPseudo<InstrItinClass itin>
2028   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
2029                 itin, "">;
2030 class VSTQLNWBPseudo<InstrItinClass itin>
2031   : PseudoNLdSt<(outs GPR:$wb),
2032                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
2033                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
2034 class VSTQQLNPseudo<InstrItinClass itin>
2035   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
2036                 itin, "">;
2037 class VSTQQLNWBPseudo<InstrItinClass itin>
2038   : PseudoNLdSt<(outs GPR:$wb),
2039                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
2040                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
2041 class VSTQQQQLNPseudo<InstrItinClass itin>
2042   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
2043                 itin, "">;
2044 class VSTQQQQLNWBPseudo<InstrItinClass itin>
2045   : PseudoNLdSt<(outs GPR:$wb),
2046                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
2047                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
2048
2049 //   VST1LN   : Vector Store (single element from one lane)
2050 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
2051              PatFrag StoreOp, SDNode ExtractOp, Operand AddrMode>
2052   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2053           (ins AddrMode:$Rn, DPR:$Vd, nohash_imm:$lane),
2054           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
2055           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), AddrMode:$Rn)]> {
2056   let Rm = 0b1111;
2057   let DecoderMethod = "DecodeVST1LN";
2058 }
2059 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
2060   : VSTQLNPseudo<IIC_VST1ln> {
2061   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
2062                           addrmode6:$addr)];
2063 }
2064
2065 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
2066                        NEONvgetlaneu, addrmode6> {
2067   let Inst{7-5} = lane{2-0};
2068 }
2069 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
2070                        NEONvgetlaneu, addrmode6> {
2071   let Inst{7-6} = lane{1-0};
2072   let Inst{4}   = Rn{4};
2073 }
2074
2075 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt,
2076                        addrmode6oneL32> {
2077   let Inst{7}   = lane{0};
2078   let Inst{5-4} = Rn{5-4};
2079 }
2080
2081 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
2082 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
2083 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
2084
2085 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
2086           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
2087 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
2088           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
2089
2090 // ...with address register writeback:
2091 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
2092                PatFrag StoreOp, SDNode ExtractOp, Operand AdrMode>
2093   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2094           (ins AdrMode:$Rn, am6offset:$Rm,
2095            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
2096           "\\{$Vd[$lane]\\}, $Rn$Rm",
2097           "$Rn.addr = $wb",
2098           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
2099                                   AdrMode:$Rn, am6offset:$Rm))]> {
2100   let DecoderMethod = "DecodeVST1LN";
2101 }
2102 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
2103   : VSTQLNWBPseudo<IIC_VST1lnu> {
2104   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
2105                                         addrmode6:$addr, am6offset:$offset))];
2106 }
2107
2108 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
2109                              NEONvgetlaneu, addrmode6> {
2110   let Inst{7-5} = lane{2-0};
2111 }
2112 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
2113                              NEONvgetlaneu, addrmode6> {
2114   let Inst{7-6} = lane{1-0};
2115   let Inst{4}   = Rn{4};
2116 }
2117 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
2118                              extractelt, addrmode6oneL32> {
2119   let Inst{7}   = lane{0};
2120   let Inst{5-4} = Rn{5-4};
2121 }
2122
2123 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
2124 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
2125 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
2126
2127 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2128
2129 //   VST2LN   : Vector Store (single 2-element structure from one lane)
2130 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2131   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2132           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
2133           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
2134           "", []> {
2135   let Rm = 0b1111;
2136   let Inst{4}   = Rn{4};
2137   let DecoderMethod = "DecodeVST2LN";
2138 }
2139
2140 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
2141   let Inst{7-5} = lane{2-0};
2142 }
2143 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
2144   let Inst{7-6} = lane{1-0};
2145 }
2146 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
2147   let Inst{7}   = lane{0};
2148 }
2149
2150 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
2151 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2152 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2153
2154 // ...with double-spaced registers:
2155 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
2156   let Inst{7-6} = lane{1-0};
2157   let Inst{4}   = Rn{4};
2158 }
2159 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
2160   let Inst{7}   = lane{0};
2161   let Inst{4}   = Rn{4};
2162 }
2163
2164 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2165 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2166
2167 // ...with address register writeback:
2168 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2169   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2170           (ins addrmode6:$Rn, am6offset:$Rm,
2171            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
2172           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
2173           "$Rn.addr = $wb", []> {
2174   let Inst{4}   = Rn{4};
2175   let DecoderMethod = "DecodeVST2LN";
2176 }
2177
2178 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
2179   let Inst{7-5} = lane{2-0};
2180 }
2181 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
2182   let Inst{7-6} = lane{1-0};
2183 }
2184 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
2185   let Inst{7}   = lane{0};
2186 }
2187
2188 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
2189 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2190 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2191
2192 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
2193   let Inst{7-6} = lane{1-0};
2194 }
2195 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
2196   let Inst{7}   = lane{0};
2197 }
2198
2199 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2200 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2201
2202 //   VST3LN   : Vector Store (single 3-element structure from one lane)
2203 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2204   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2205           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
2206            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
2207           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
2208   let Rm = 0b1111;
2209   let DecoderMethod = "DecodeVST3LN";
2210 }
2211
2212 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
2213   let Inst{7-5} = lane{2-0};
2214 }
2215 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
2216   let Inst{7-6} = lane{1-0};
2217 }
2218 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
2219   let Inst{7}   = lane{0};
2220 }
2221
2222 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
2223 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2224 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2225
2226 // ...with double-spaced registers:
2227 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
2228   let Inst{7-6} = lane{1-0};
2229 }
2230 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
2231   let Inst{7}   = lane{0};
2232 }
2233
2234 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2235 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2236
2237 // ...with address register writeback:
2238 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2239   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2240           (ins addrmode6:$Rn, am6offset:$Rm,
2241            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
2242           IIC_VST3lnu, "vst3", Dt,
2243           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
2244           "$Rn.addr = $wb", []> {
2245   let DecoderMethod = "DecodeVST3LN";
2246 }
2247
2248 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2249   let Inst{7-5} = lane{2-0};
2250 }
2251 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2252   let Inst{7-6} = lane{1-0};
2253 }
2254 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2255   let Inst{7}   = lane{0};
2256 }
2257
2258 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2259 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2260 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2261
2262 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2263   let Inst{7-6} = lane{1-0};
2264 }
2265 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2266   let Inst{7}   = lane{0};
2267 }
2268
2269 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2270 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2271
2272 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2273 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2274   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2275           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2276            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2277           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2278           "", []> {
2279   let Rm = 0b1111;
2280   let Inst{4} = Rn{4};
2281   let DecoderMethod = "DecodeVST4LN";
2282 }
2283
2284 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2285   let Inst{7-5} = lane{2-0};
2286 }
2287 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2288   let Inst{7-6} = lane{1-0};
2289 }
2290 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2291   let Inst{7}   = lane{0};
2292   let Inst{5} = Rn{5};
2293 }
2294
2295 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2296 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2297 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2298
2299 // ...with double-spaced registers:
2300 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2301   let Inst{7-6} = lane{1-0};
2302 }
2303 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2304   let Inst{7}   = lane{0};
2305   let Inst{5} = Rn{5};
2306 }
2307
2308 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2309 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2310
2311 // ...with address register writeback:
2312 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2313   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2314           (ins addrmode6:$Rn, am6offset:$Rm,
2315            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2316           IIC_VST4lnu, "vst4", Dt,
2317   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2318           "$Rn.addr = $wb", []> {
2319   let Inst{4} = Rn{4};
2320   let DecoderMethod = "DecodeVST4LN";
2321 }
2322
2323 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2324   let Inst{7-5} = lane{2-0};
2325 }
2326 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2327   let Inst{7-6} = lane{1-0};
2328 }
2329 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2330   let Inst{7}   = lane{0};
2331   let Inst{5} = Rn{5};
2332 }
2333
2334 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2335 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2336 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2337
2338 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2339   let Inst{7-6} = lane{1-0};
2340 }
2341 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2342   let Inst{7}   = lane{0};
2343   let Inst{5} = Rn{5};
2344 }
2345
2346 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2347 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2348
2349 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
2350
2351 // Use vld1/vst1 for unaligned f64 load / store
2352 def : Pat<(f64 (hword_alignedload addrmode6:$addr)),
2353           (VLD1d16 addrmode6:$addr)>, Requires<[IsLE]>;
2354 def : Pat<(hword_alignedstore (f64 DPR:$value), addrmode6:$addr),
2355           (VST1d16 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2356 def : Pat<(f64 (byte_alignedload addrmode6:$addr)),
2357           (VLD1d8 addrmode6:$addr)>, Requires<[IsLE]>;
2358 def : Pat<(byte_alignedstore (f64 DPR:$value), addrmode6:$addr),
2359           (VST1d8 addrmode6:$addr, DPR:$value)>, Requires<[IsLE]>;
2360 def : Pat<(f64 (non_word_alignedload addrmode6:$addr)),
2361           (VLD1d64 addrmode6:$addr)>, Requires<[IsBE]>;
2362 def : Pat<(non_word_alignedstore (f64 DPR:$value), addrmode6:$addr),
2363           (VST1d64 addrmode6:$addr, DPR:$value)>, Requires<[IsBE]>;
2364
2365 // Use vld1/vst1 for Q and QQ. Also use them for unaligned v2f64
2366 // load / store if it's legal.
2367 def : Pat<(v2f64 (dword_alignedload addrmode6:$addr)),
2368           (VLD1q64 addrmode6:$addr)>;
2369 def : Pat<(dword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2370           (VST1q64 addrmode6:$addr, QPR:$value)>;
2371 def : Pat<(v2f64 (word_alignedload addrmode6:$addr)),
2372           (VLD1q32 addrmode6:$addr)>, Requires<[IsLE]>;
2373 def : Pat<(word_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2374           (VST1q32 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2375 def : Pat<(v2f64 (hword_alignedload addrmode6:$addr)),
2376           (VLD1q16 addrmode6:$addr)>, Requires<[IsLE]>;
2377 def : Pat<(hword_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2378           (VST1q16 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2379 def : Pat<(v2f64 (byte_alignedload addrmode6:$addr)),
2380           (VLD1q8 addrmode6:$addr)>, Requires<[IsLE]>;
2381 def : Pat<(byte_alignedstore (v2f64 QPR:$value), addrmode6:$addr),
2382           (VST1q8 addrmode6:$addr, QPR:$value)>, Requires<[IsLE]>;
2383
2384 //===----------------------------------------------------------------------===//
2385 // NEON pattern fragments
2386 //===----------------------------------------------------------------------===//
2387
2388 // Extract D sub-registers of Q registers.
2389 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2390   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2391   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, SDLoc(N),
2392                                    MVT::i32);
2393 }]>;
2394 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2395   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2396   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, SDLoc(N),
2397                                    MVT::i32);
2398 }]>;
2399 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2400   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2401   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, SDLoc(N),
2402                                    MVT::i32);
2403 }]>;
2404 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2405   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2406   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), SDLoc(N),
2407                                    MVT::i32);
2408 }]>;
2409
2410 // Extract S sub-registers of Q/D registers.
2411 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2412   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2413   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), SDLoc(N),
2414                                    MVT::i32);
2415 }]>;
2416
2417 // Translate lane numbers from Q registers to D subregs.
2418 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2419   return CurDAG->getTargetConstant(N->getZExtValue() & 7, SDLoc(N), MVT::i32);
2420 }]>;
2421 def SubReg_i16_lane : SDNodeXForm<imm, [{
2422   return CurDAG->getTargetConstant(N->getZExtValue() & 3, SDLoc(N), MVT::i32);
2423 }]>;
2424 def SubReg_i32_lane : SDNodeXForm<imm, [{
2425   return CurDAG->getTargetConstant(N->getZExtValue() & 1, SDLoc(N), MVT::i32);
2426 }]>;
2427
2428 //===----------------------------------------------------------------------===//
2429 // Instruction Classes
2430 //===----------------------------------------------------------------------===//
2431
2432 // Basic 2-register operations: double- and quad-register.
2433 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2434            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2435            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2436   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2437         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2438         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2439 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2440            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2441            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2442   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2443         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2444         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2445
2446 // Basic 2-register intrinsics, both double- and quad-register.
2447 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2448               bits<2> op17_16, bits<5> op11_7, bit op4,
2449               InstrItinClass itin, string OpcodeStr, string Dt,
2450               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2451   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2452         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2453         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2454 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2455               bits<2> op17_16, bits<5> op11_7, bit op4,
2456               InstrItinClass itin, string OpcodeStr, string Dt,
2457               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2458   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2459         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2460         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2461
2462 // Same as above, but not predicated.
2463 class N2VDIntnp<bits<2> op17_16, bits<3> op10_8, bit op7,
2464               InstrItinClass itin, string OpcodeStr, string Dt,
2465               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2466   : N2Vnp<0b10, op17_16, op10_8, op7, 0,  (outs DPR:$Vd), (ins DPR:$Vm),
2467           itin, OpcodeStr, Dt,
2468           [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2469
2470 class N2VQIntnp<bits<2> op17_16, bits<3> op10_8, bit op7,
2471               InstrItinClass itin, string OpcodeStr, string Dt,
2472               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2473   : N2Vnp<0b10, op17_16, op10_8, op7, 1,  (outs QPR:$Vd), (ins QPR:$Vm),
2474           itin, OpcodeStr, Dt,
2475           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2476
2477 // Similar to NV2VQIntnp with some more encoding bits exposed (crypto).
2478 class N2VQIntXnp<bits<2> op19_18, bits<2> op17_16, bits<3> op10_8, bit op6,
2479               bit op7, InstrItinClass itin, string OpcodeStr, string Dt,
2480               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2481   : N2Vnp<op19_18, op17_16, op10_8, op7, op6,  (outs QPR:$Vd), (ins QPR:$Vm),
2482           itin, OpcodeStr, Dt,
2483           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2484
2485 // Same as N2VQIntXnp but with Vd as a src register.
2486 class N2VQIntX2np<bits<2> op19_18, bits<2> op17_16, bits<3> op10_8, bit op6,
2487               bit op7, InstrItinClass itin, string OpcodeStr, string Dt,
2488               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2489   : N2Vnp<op19_18, op17_16, op10_8, op7, op6,
2490           (outs QPR:$Vd), (ins QPR:$src, QPR:$Vm),
2491           itin, OpcodeStr, Dt,
2492           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src), (OpTy QPR:$Vm))))]> {
2493   let Constraints = "$src = $Vd";
2494 }
2495
2496 // Narrow 2-register operations.
2497 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2498            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2499            InstrItinClass itin, string OpcodeStr, string Dt,
2500            ValueType TyD, ValueType TyQ, SDNode OpNode>
2501   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2502         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2503         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2504
2505 // Narrow 2-register intrinsics.
2506 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2507               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2508               InstrItinClass itin, string OpcodeStr, string Dt,
2509               ValueType TyD, ValueType TyQ, SDPatternOperator IntOp>
2510   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2511         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2512         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2513
2514 // Long 2-register operations (currently only used for VMOVL).
2515 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2516            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2517            InstrItinClass itin, string OpcodeStr, string Dt,
2518            ValueType TyQ, ValueType TyD, SDNode OpNode>
2519   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2520         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2521         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2522
2523 // Long 2-register intrinsics.
2524 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2525               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2526               InstrItinClass itin, string OpcodeStr, string Dt,
2527               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2528   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2529         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2530         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2531
2532 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2533 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2534   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2535         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2536         OpcodeStr, Dt, "$Vd, $Vm",
2537         "$src1 = $Vd, $src2 = $Vm", []>;
2538 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2539                   InstrItinClass itin, string OpcodeStr, string Dt>
2540   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2541         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2542         "$src1 = $Vd, $src2 = $Vm", []>;
2543
2544 // Basic 3-register operations: double- and quad-register.
2545 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2546            InstrItinClass itin, string OpcodeStr, string Dt,
2547            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2548   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2549         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2550         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2551         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2552   // All of these have a two-operand InstAlias.
2553   let TwoOperandAliasConstraint = "$Vn = $Vd";
2554   let isCommutable = Commutable;
2555 }
2556 // Same as N3VD but no data type.
2557 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2558            InstrItinClass itin, string OpcodeStr,
2559            ValueType ResTy, ValueType OpTy,
2560            SDNode OpNode, bit Commutable>
2561   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2562          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2563          OpcodeStr, "$Vd, $Vn, $Vm", "",
2564          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2565   // All of these have a two-operand InstAlias.
2566   let TwoOperandAliasConstraint = "$Vn = $Vd";
2567   let isCommutable = Commutable;
2568 }
2569
2570 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2571              InstrItinClass itin, string OpcodeStr, string Dt,
2572              ValueType Ty, SDNode ShOp>
2573   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2574         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2575         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2576         [(set (Ty DPR:$Vd),
2577               (Ty (ShOp (Ty DPR:$Vn),
2578                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2579   // All of these have a two-operand InstAlias.
2580   let TwoOperandAliasConstraint = "$Vn = $Vd";
2581   let isCommutable = 0;
2582 }
2583 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2584                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2585   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2586         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2587         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2588         [(set (Ty DPR:$Vd),
2589               (Ty (ShOp (Ty DPR:$Vn),
2590                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2591   // All of these have a two-operand InstAlias.
2592   let TwoOperandAliasConstraint = "$Vn = $Vd";
2593   let isCommutable = 0;
2594 }
2595
2596 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2597            InstrItinClass itin, string OpcodeStr, string Dt,
2598            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2599   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2600         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2601         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2602         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2603   // All of these have a two-operand InstAlias.
2604   let TwoOperandAliasConstraint = "$Vn = $Vd";
2605   let isCommutable = Commutable;
2606 }
2607 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2608            InstrItinClass itin, string OpcodeStr,
2609            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2610   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2611          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2612          OpcodeStr, "$Vd, $Vn, $Vm", "",
2613          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2614   // All of these have a two-operand InstAlias.
2615   let TwoOperandAliasConstraint = "$Vn = $Vd";
2616   let isCommutable = Commutable;
2617 }
2618 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2619              InstrItinClass itin, string OpcodeStr, string Dt,
2620              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2621   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2622         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2623         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2624         [(set (ResTy QPR:$Vd),
2625               (ResTy (ShOp (ResTy QPR:$Vn),
2626                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2627                                                 imm:$lane)))))]> {
2628   // All of these have a two-operand InstAlias.
2629   let TwoOperandAliasConstraint = "$Vn = $Vd";
2630   let isCommutable = 0;
2631 }
2632 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2633                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2634   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2635         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2636         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2637         [(set (ResTy QPR:$Vd),
2638               (ResTy (ShOp (ResTy QPR:$Vn),
2639                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2640                                                 imm:$lane)))))]> {
2641   // All of these have a two-operand InstAlias.
2642   let TwoOperandAliasConstraint = "$Vn = $Vd";
2643   let isCommutable = 0;
2644 }
2645
2646 // Basic 3-register intrinsics, both double- and quad-register.
2647 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2648               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2649               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2650   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2651         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2652         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2653         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2654   // All of these have a two-operand InstAlias.
2655   let TwoOperandAliasConstraint = "$Vn = $Vd";
2656   let isCommutable = Commutable;
2657 }
2658
2659 class N3VDIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2660                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2661                 string Dt, ValueType ResTy, ValueType OpTy,
2662                 SDPatternOperator IntOp, bit Commutable>
2663   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2664           (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin, OpcodeStr, Dt,
2665           [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2666
2667 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2668                 string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2669   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2670         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2671         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2672         [(set (Ty DPR:$Vd),
2673               (Ty (IntOp (Ty DPR:$Vn),
2674                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2675                                            imm:$lane)))))]> {
2676   let isCommutable = 0;
2677 }
2678
2679 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2680                   string OpcodeStr, string Dt, ValueType Ty, SDPatternOperator IntOp>
2681   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2682         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2683         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2684         [(set (Ty DPR:$Vd),
2685               (Ty (IntOp (Ty DPR:$Vn),
2686                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2687   let isCommutable = 0;
2688 }
2689 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2690               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2691               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2692   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2693         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2694         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2695         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2696   let TwoOperandAliasConstraint = "$Vm = $Vd";
2697   let isCommutable = 0;
2698 }
2699
2700 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2701               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2702               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp, bit Commutable>
2703   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2704         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2705         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2706         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2707   // All of these have a two-operand InstAlias.
2708   let TwoOperandAliasConstraint = "$Vn = $Vd";
2709   let isCommutable = Commutable;
2710 }
2711
2712 class N3VQIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2713                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2714                 string Dt, ValueType ResTy, ValueType OpTy,
2715                 SDPatternOperator IntOp, bit Commutable>
2716   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2717           (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin, OpcodeStr, Dt,
2718           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2719
2720 // Same as N3VQIntnp but with Vd as a src register.
2721 class N3VQInt3np<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
2722                 bit op4, Format f, InstrItinClass itin, string OpcodeStr,
2723                 string Dt, ValueType ResTy, ValueType OpTy,
2724                 SDPatternOperator IntOp, bit Commutable>
2725   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
2726           (outs QPR:$Vd), (ins QPR:$src, QPR:$Vn, QPR:$Vm),
2727           f, itin, OpcodeStr, Dt,
2728           [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src), (OpTy QPR:$Vn),
2729                                        (OpTy QPR:$Vm))))]> {
2730   let Constraints = "$src = $Vd";
2731 }
2732
2733 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2734                 string OpcodeStr, string Dt,
2735                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2736   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2737         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2738         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2739         [(set (ResTy QPR:$Vd),
2740               (ResTy (IntOp (ResTy QPR:$Vn),
2741                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2742                                                  imm:$lane)))))]> {
2743   let isCommutable = 0;
2744 }
2745 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2746                   string OpcodeStr, string Dt,
2747                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2748   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2749         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2750         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2751         [(set (ResTy QPR:$Vd),
2752               (ResTy (IntOp (ResTy QPR:$Vn),
2753                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2754                                                  imm:$lane)))))]> {
2755   let isCommutable = 0;
2756 }
2757 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2758               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2759               ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2760   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2761         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2762         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2763         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2764   let TwoOperandAliasConstraint = "$Vm = $Vd";
2765   let isCommutable = 0;
2766 }
2767
2768 // Multiply-Add/Sub operations: double- and quad-register.
2769 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2770                 InstrItinClass itin, string OpcodeStr, string Dt,
2771                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2772   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2773         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2774         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2775         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2776                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2777
2778 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2779                   string OpcodeStr, string Dt,
2780                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2781   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2782         (outs DPR:$Vd),
2783         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2784         NVMulSLFrm, itin,
2785         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2786         [(set (Ty DPR:$Vd),
2787               (Ty (ShOp (Ty DPR:$src1),
2788                         (Ty (MulOp DPR:$Vn,
2789                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2790                                                      imm:$lane)))))))]>;
2791 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2792                     string OpcodeStr, string Dt,
2793                     ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2794   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2795         (outs DPR:$Vd),
2796         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2797         NVMulSLFrm, itin,
2798         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2799         [(set (Ty DPR:$Vd),
2800               (Ty (ShOp (Ty DPR:$src1),
2801                         (Ty (MulOp DPR:$Vn,
2802                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2803                                                      imm:$lane)))))))]>;
2804
2805 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2806                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2807                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2808   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2809         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2810         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2811         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2812                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2813 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2814                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2815                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2816   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2817         (outs QPR:$Vd),
2818         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2819         NVMulSLFrm, itin,
2820         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2821         [(set (ResTy QPR:$Vd),
2822               (ResTy (ShOp (ResTy QPR:$src1),
2823                            (ResTy (MulOp QPR:$Vn,
2824                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2825                                                         imm:$lane)))))))]>;
2826 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2827                     string OpcodeStr, string Dt,
2828                     ValueType ResTy, ValueType OpTy,
2829                     SDPatternOperator MulOp, SDPatternOperator ShOp>
2830   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2831         (outs QPR:$Vd),
2832         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2833         NVMulSLFrm, itin,
2834         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2835         [(set (ResTy QPR:$Vd),
2836               (ResTy (ShOp (ResTy QPR:$src1),
2837                            (ResTy (MulOp QPR:$Vn,
2838                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2839                                                         imm:$lane)))))))]>;
2840
2841 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2842 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2843                 InstrItinClass itin, string OpcodeStr, string Dt,
2844                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2845   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2846         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2847         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2848         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2849                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2850 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2851                 InstrItinClass itin, string OpcodeStr, string Dt,
2852                 ValueType Ty, SDPatternOperator IntOp, SDNode OpNode>
2853   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2854         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2855         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2856         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2857                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2858
2859 // Neon 3-argument intrinsics, both double- and quad-register.
2860 // The destination register is also used as the first source operand register.
2861 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2862                InstrItinClass itin, string OpcodeStr, string Dt,
2863                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2864   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2865         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2866         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2867         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2868                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2869 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2870                InstrItinClass itin, string OpcodeStr, string Dt,
2871                ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2872   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2873         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2874         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2875         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2876                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2877
2878 // Long Multiply-Add/Sub operations.
2879 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2880                 InstrItinClass itin, string OpcodeStr, string Dt,
2881                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2882   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2883         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2884         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2885         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2886                                 (TyQ (MulOp (TyD DPR:$Vn),
2887                                             (TyD DPR:$Vm)))))]>;
2888 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2889                   InstrItinClass itin, string OpcodeStr, string Dt,
2890                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2891   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2892         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2893         NVMulSLFrm, itin,
2894         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2895         [(set QPR:$Vd,
2896           (OpNode (TyQ QPR:$src1),
2897                   (TyQ (MulOp (TyD DPR:$Vn),
2898                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2899                                                  imm:$lane))))))]>;
2900 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2901                     InstrItinClass itin, string OpcodeStr, string Dt,
2902                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2903   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2904         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2905         NVMulSLFrm, itin,
2906         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2907         [(set QPR:$Vd,
2908           (OpNode (TyQ QPR:$src1),
2909                   (TyQ (MulOp (TyD DPR:$Vn),
2910                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2911                                                  imm:$lane))))))]>;
2912
2913 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2914 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2915                    InstrItinClass itin, string OpcodeStr, string Dt,
2916                    ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
2917                    SDNode OpNode>
2918   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2919         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2920         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2921         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2922                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2923                                                         (TyD DPR:$Vm)))))))]>;
2924
2925 // Neon Long 3-argument intrinsic.  The destination register is
2926 // a quad-register and is also used as the first source operand register.
2927 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2928                InstrItinClass itin, string OpcodeStr, string Dt,
2929                ValueType TyQ, ValueType TyD, SDPatternOperator IntOp>
2930   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2931         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2932         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2933         [(set QPR:$Vd,
2934           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2935 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2936                  string OpcodeStr, string Dt,
2937                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2938   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2939         (outs QPR:$Vd),
2940         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2941         NVMulSLFrm, itin,
2942         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2943         [(set (ResTy QPR:$Vd),
2944               (ResTy (IntOp (ResTy QPR:$src1),
2945                             (OpTy DPR:$Vn),
2946                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2947                                                 imm:$lane)))))]>;
2948 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2949                    InstrItinClass itin, string OpcodeStr, string Dt,
2950                    ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
2951   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2952         (outs QPR:$Vd),
2953         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2954         NVMulSLFrm, itin,
2955         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2956         [(set (ResTy QPR:$Vd),
2957               (ResTy (IntOp (ResTy QPR:$src1),
2958                             (OpTy DPR:$Vn),
2959                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2960                                                 imm:$lane)))))]>;
2961
2962 // Narrowing 3-register intrinsics.
2963 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2964               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2965               SDPatternOperator IntOp, bit Commutable>
2966   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2967         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2968         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2969         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2970   let isCommutable = Commutable;
2971 }
2972
2973 // Long 3-register operations.
2974 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2975            InstrItinClass itin, string OpcodeStr, string Dt,
2976            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2977   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2978         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2979         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2980         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2981   let isCommutable = Commutable;
2982 }
2983
2984 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2985              InstrItinClass itin, string OpcodeStr, string Dt,
2986              ValueType TyQ, ValueType TyD, SDNode OpNode>
2987   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2988         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2989         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2990         [(set QPR:$Vd,
2991           (TyQ (OpNode (TyD DPR:$Vn),
2992                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2993 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2994                InstrItinClass itin, string OpcodeStr, string Dt,
2995                ValueType TyQ, ValueType TyD, SDNode OpNode>
2996   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2997         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2998         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2999         [(set QPR:$Vd,
3000           (TyQ (OpNode (TyD DPR:$Vn),
3001                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
3002
3003 // Long 3-register operations with explicitly extended operands.
3004 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
3005               InstrItinClass itin, string OpcodeStr, string Dt,
3006               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
3007               bit Commutable>
3008   : N3V<op24, op23, op21_20, op11_8, 0, op4,
3009         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
3010         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
3011         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
3012                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
3013   let isCommutable = Commutable;
3014 }
3015
3016 // Long 3-register intrinsics with explicit extend (VABDL).
3017 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
3018                  InstrItinClass itin, string OpcodeStr, string Dt,
3019                  ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, SDNode ExtOp,
3020                  bit Commutable>
3021   : N3V<op24, op23, op21_20, op11_8, 0, op4,
3022         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
3023         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
3024         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
3025                                                 (TyD DPR:$Vm))))))]> {
3026   let isCommutable = Commutable;
3027 }
3028
3029 // Long 3-register intrinsics.
3030 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
3031               InstrItinClass itin, string OpcodeStr, string Dt,
3032               ValueType TyQ, ValueType TyD, SDPatternOperator IntOp, bit Commutable>
3033   : N3V<op24, op23, op21_20, op11_8, 0, op4,
3034         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
3035         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
3036         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
3037   let isCommutable = Commutable;
3038 }
3039
3040 // Same as above, but not predicated.
3041 class N3VLIntnp<bits<5> op27_23, bits<2> op21_20, bits<4> op11_8, bit op6,
3042                 bit op4, InstrItinClass itin, string OpcodeStr,
3043                 string Dt, ValueType ResTy, ValueType OpTy,
3044                 SDPatternOperator IntOp, bit Commutable>
3045   : N3Vnp<op27_23, op21_20, op11_8, op6, op4,
3046           (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin, OpcodeStr, Dt,
3047           [(set QPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
3048
3049 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
3050                 string OpcodeStr, string Dt,
3051                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
3052   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
3053         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
3054         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
3055         [(set (ResTy QPR:$Vd),
3056               (ResTy (IntOp (OpTy DPR:$Vn),
3057                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
3058                                                 imm:$lane)))))]>;
3059 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
3060                   InstrItinClass itin, string OpcodeStr, string Dt,
3061                   ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
3062   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
3063         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
3064         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
3065         [(set (ResTy QPR:$Vd),
3066               (ResTy (IntOp (OpTy DPR:$Vn),
3067                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
3068                                                 imm:$lane)))))]>;
3069
3070 // Wide 3-register operations.
3071 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
3072            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
3073            SDNode OpNode, SDNode ExtOp, bit Commutable>
3074   : N3V<op24, op23, op21_20, op11_8, 0, op4,
3075         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
3076         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
3077         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
3078                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
3079   // All of these have a two-operand InstAlias.
3080   let TwoOperandAliasConstraint = "$Vn = $Vd";
3081   let isCommutable = Commutable;
3082 }
3083
3084 // Pairwise long 2-register intrinsics, both double- and quad-register.
3085 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
3086                 bits<2> op17_16, bits<5> op11_7, bit op4,
3087                 string OpcodeStr, string Dt,
3088                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
3089   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
3090         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
3091         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
3092 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
3093                 bits<2> op17_16, bits<5> op11_7, bit op4,
3094                 string OpcodeStr, string Dt,
3095                 ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
3096   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
3097         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
3098         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
3099
3100 // Pairwise long 2-register accumulate intrinsics,
3101 // both double- and quad-register.
3102 // The destination register is also used as the first source operand register.
3103 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
3104                  bits<2> op17_16, bits<5> op11_7, bit op4,
3105                  string OpcodeStr, string Dt,
3106                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
3107   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
3108         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
3109         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
3110         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
3111 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
3112                  bits<2> op17_16, bits<5> op11_7, bit op4,
3113                  string OpcodeStr, string Dt,
3114                  ValueType ResTy, ValueType OpTy, SDPatternOperator IntOp>
3115   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
3116         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
3117         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
3118         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
3119
3120 // Shift by immediate,
3121 // both double- and quad-register.
3122 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3123 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3124              Format f, InstrItinClass itin, Operand ImmTy,
3125              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
3126   : N2VImm<op24, op23, op11_8, op7, 0, op4,
3127            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
3128            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3129            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
3130 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3131              Format f, InstrItinClass itin, Operand ImmTy,
3132              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
3133   : N2VImm<op24, op23, op11_8, op7, 1, op4,
3134            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
3135            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3136            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
3137 }
3138
3139 // Long shift by immediate.
3140 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
3141              string OpcodeStr, string Dt,
3142              ValueType ResTy, ValueType OpTy, Operand ImmTy,
3143              SDPatternOperator OpNode>
3144   : N2VImm<op24, op23, op11_8, op7, op6, op4,
3145            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
3146            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3147            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm), ImmTy:$SIMM)))]>;
3148
3149 // Narrow shift by immediate.
3150 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
3151              InstrItinClass itin, string OpcodeStr, string Dt,
3152              ValueType ResTy, ValueType OpTy, Operand ImmTy,
3153              SDPatternOperator OpNode>
3154   : N2VImm<op24, op23, op11_8, op7, op6, op4,
3155            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
3156            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3157            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
3158                                           (i32 ImmTy:$SIMM))))]>;
3159
3160 // Shift right by immediate and accumulate,
3161 // both double- and quad-register.
3162 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3163 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3164                 Operand ImmTy, string OpcodeStr, string Dt,
3165                 ValueType Ty, SDNode ShOp>
3166   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3167            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3168            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3169            [(set DPR:$Vd, (Ty (add DPR:$src1,
3170                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
3171 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3172                 Operand ImmTy, string OpcodeStr, string Dt,
3173                 ValueType Ty, SDNode ShOp>
3174   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3175            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
3176            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3177            [(set QPR:$Vd, (Ty (add QPR:$src1,
3178                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
3179 }
3180
3181 // Shift by immediate and insert,
3182 // both double- and quad-register.
3183 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
3184 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3185                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3186                 ValueType Ty,SDNode ShOp>
3187   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
3188            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
3189            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3190            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
3191 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3192                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
3193                 ValueType Ty,SDNode ShOp>
3194   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
3195            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
3196            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
3197            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
3198 }
3199
3200 // Convert, with fractional bits immediate,
3201 // both double- and quad-register.
3202 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3203               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3204               SDPatternOperator IntOp>
3205   : N2VImm<op24, op23, op11_8, op7, 0, op4,
3206            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3207            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3208            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
3209 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
3210               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
3211               SDPatternOperator IntOp>
3212   : N2VImm<op24, op23, op11_8, op7, 1, op4,
3213            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
3214            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
3215            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
3216
3217 //===----------------------------------------------------------------------===//
3218 // Multiclasses
3219 //===----------------------------------------------------------------------===//
3220
3221 // Abbreviations used in multiclass suffixes:
3222 //   Q = quarter int (8 bit) elements
3223 //   H = half int (16 bit) elements
3224 //   S = single int (32 bit) elements
3225 //   D = double int (64 bit) elements
3226
3227 // Neon 2-register vector operations and intrinsics.
3228
3229 // Neon 2-register comparisons.
3230 //   source operand element sizes of 8, 16 and 32 bits:
3231 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3232                        bits<5> op11_7, bit op4, string opc, string Dt,
3233                        string asm, SDNode OpNode> {
3234   // 64-bit vector types.
3235   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
3236                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3237                   opc, !strconcat(Dt, "8"), asm, "",
3238                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
3239   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
3240                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3241                   opc, !strconcat(Dt, "16"), asm, "",
3242                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
3243   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3244                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3245                   opc, !strconcat(Dt, "32"), asm, "",
3246                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
3247   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3248                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3249                   opc, "f32", asm, "",
3250                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
3251     let Inst{10} = 1; // overwrite F = 1
3252   }
3253
3254   // 128-bit vector types.
3255   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
3256                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3257                   opc, !strconcat(Dt, "8"), asm, "",
3258                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
3259   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
3260                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3261                   opc, !strconcat(Dt, "16"), asm, "",
3262                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
3263   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3264                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3265                   opc, !strconcat(Dt, "32"), asm, "",
3266                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
3267   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3268                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3269                   opc, "f32", asm, "",
3270                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
3271     let Inst{10} = 1; // overwrite F = 1
3272   }
3273 }
3274
3275
3276 // Neon 2-register vector intrinsics,
3277 //   element sizes of 8, 16 and 32 bits:
3278 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3279                       bits<5> op11_7, bit op4,
3280                       InstrItinClass itinD, InstrItinClass itinQ,
3281                       string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3282   // 64-bit vector types.
3283   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3284                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3285   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3286                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
3287   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3288                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
3289
3290   // 128-bit vector types.
3291   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3292                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
3293   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3294                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
3295   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3296                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
3297 }
3298
3299
3300 // Neon Narrowing 2-register vector operations,
3301 //   source operand element sizes of 16, 32 and 64 bits:
3302 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3303                     bits<5> op11_7, bit op6, bit op4,
3304                     InstrItinClass itin, string OpcodeStr, string Dt,
3305                     SDNode OpNode> {
3306   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3307                    itin, OpcodeStr, !strconcat(Dt, "16"),
3308                    v8i8, v8i16, OpNode>;
3309   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3310                    itin, OpcodeStr, !strconcat(Dt, "32"),
3311                    v4i16, v4i32, OpNode>;
3312   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3313                    itin, OpcodeStr, !strconcat(Dt, "64"),
3314                    v2i32, v2i64, OpNode>;
3315 }
3316
3317 // Neon Narrowing 2-register vector intrinsics,
3318 //   source operand element sizes of 16, 32 and 64 bits:
3319 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3320                        bits<5> op11_7, bit op6, bit op4,
3321                        InstrItinClass itin, string OpcodeStr, string Dt,
3322                        SDPatternOperator IntOp> {
3323   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3324                       itin, OpcodeStr, !strconcat(Dt, "16"),
3325                       v8i8, v8i16, IntOp>;
3326   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3327                       itin, OpcodeStr, !strconcat(Dt, "32"),
3328                       v4i16, v4i32, IntOp>;
3329   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3330                       itin, OpcodeStr, !strconcat(Dt, "64"),
3331                       v2i32, v2i64, IntOp>;
3332 }
3333
3334
3335 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
3336 //   source operand element sizes of 16, 32 and 64 bits:
3337 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
3338                     string OpcodeStr, string Dt, SDNode OpNode> {
3339   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3340                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
3341   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3342                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3343   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3344                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3345 }
3346
3347
3348 // Neon 3-register vector operations.
3349
3350 // First with only element sizes of 8, 16 and 32 bits:
3351 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3352                    InstrItinClass itinD16, InstrItinClass itinD32,
3353                    InstrItinClass itinQ16, InstrItinClass itinQ32,
3354                    string OpcodeStr, string Dt,
3355                    SDNode OpNode, bit Commutable = 0> {
3356   // 64-bit vector types.
3357   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
3358                    OpcodeStr, !strconcat(Dt, "8"),
3359                    v8i8, v8i8, OpNode, Commutable>;
3360   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
3361                    OpcodeStr, !strconcat(Dt, "16"),
3362                    v4i16, v4i16, OpNode, Commutable>;
3363   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
3364                    OpcodeStr, !strconcat(Dt, "32"),
3365                    v2i32, v2i32, OpNode, Commutable>;
3366
3367   // 128-bit vector types.
3368   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
3369                    OpcodeStr, !strconcat(Dt, "8"),
3370                    v16i8, v16i8, OpNode, Commutable>;
3371   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
3372                    OpcodeStr, !strconcat(Dt, "16"),
3373                    v8i16, v8i16, OpNode, Commutable>;
3374   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
3375                    OpcodeStr, !strconcat(Dt, "32"),
3376                    v4i32, v4i32, OpNode, Commutable>;
3377 }
3378
3379 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
3380   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
3381   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
3382   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
3383   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
3384                      v4i32, v2i32, ShOp>;
3385 }
3386
3387 // ....then also with element size 64 bits:
3388 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3389                     InstrItinClass itinD, InstrItinClass itinQ,
3390                     string OpcodeStr, string Dt,
3391                     SDNode OpNode, bit Commutable = 0>
3392   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3393             OpcodeStr, Dt, OpNode, Commutable> {
3394   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3395                    OpcodeStr, !strconcat(Dt, "64"),
3396                    v1i64, v1i64, OpNode, Commutable>;
3397   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3398                    OpcodeStr, !strconcat(Dt, "64"),
3399                    v2i64, v2i64, OpNode, Commutable>;
3400 }
3401
3402
3403 // Neon 3-register vector intrinsics.
3404
3405 // First with only element sizes of 16 and 32 bits:
3406 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3407                      InstrItinClass itinD16, InstrItinClass itinD32,
3408                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3409                      string OpcodeStr, string Dt,
3410                      SDPatternOperator IntOp, bit Commutable = 0> {
3411   // 64-bit vector types.
3412   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3413                       OpcodeStr, !strconcat(Dt, "16"),
3414                       v4i16, v4i16, IntOp, Commutable>;
3415   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3416                       OpcodeStr, !strconcat(Dt, "32"),
3417                       v2i32, v2i32, IntOp, Commutable>;
3418
3419   // 128-bit vector types.
3420   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3421                       OpcodeStr, !strconcat(Dt, "16"),
3422                       v8i16, v8i16, IntOp, Commutable>;
3423   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3424                       OpcodeStr, !strconcat(Dt, "32"),
3425                       v4i32, v4i32, IntOp, Commutable>;
3426 }
3427 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3428                      InstrItinClass itinD16, InstrItinClass itinD32,
3429                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3430                      string OpcodeStr, string Dt,
3431                      SDPatternOperator IntOp> {
3432   // 64-bit vector types.
3433   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3434                       OpcodeStr, !strconcat(Dt, "16"),
3435                       v4i16, v4i16, IntOp>;
3436   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3437                       OpcodeStr, !strconcat(Dt, "32"),
3438                       v2i32, v2i32, IntOp>;
3439
3440   // 128-bit vector types.
3441   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3442                       OpcodeStr, !strconcat(Dt, "16"),
3443                       v8i16, v8i16, IntOp>;
3444   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3445                       OpcodeStr, !strconcat(Dt, "32"),
3446                       v4i32, v4i32, IntOp>;
3447 }
3448
3449 multiclass N3VIntSL_HS<bits<4> op11_8,
3450                        InstrItinClass itinD16, InstrItinClass itinD32,
3451                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3452                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3453   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3454                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3455   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3456                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3457   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3458                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3459   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3460                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3461 }
3462
3463 // ....then also with element size of 8 bits:
3464 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3465                       InstrItinClass itinD16, InstrItinClass itinD32,
3466                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3467                       string OpcodeStr, string Dt,
3468                       SDPatternOperator IntOp, bit Commutable = 0>
3469   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3470               OpcodeStr, Dt, IntOp, Commutable> {
3471   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3472                       OpcodeStr, !strconcat(Dt, "8"),
3473                       v8i8, v8i8, IntOp, Commutable>;
3474   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3475                       OpcodeStr, !strconcat(Dt, "8"),
3476                       v16i8, v16i8, IntOp, Commutable>;
3477 }
3478 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3479                       InstrItinClass itinD16, InstrItinClass itinD32,
3480                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3481                       string OpcodeStr, string Dt,
3482                       SDPatternOperator IntOp>
3483   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3484               OpcodeStr, Dt, IntOp> {
3485   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3486                       OpcodeStr, !strconcat(Dt, "8"),
3487                       v8i8, v8i8, IntOp>;
3488   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3489                       OpcodeStr, !strconcat(Dt, "8"),
3490                       v16i8, v16i8, IntOp>;
3491 }
3492
3493
3494 // ....then also with element size of 64 bits:
3495 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3496                        InstrItinClass itinD16, InstrItinClass itinD32,
3497                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3498                        string OpcodeStr, string Dt,
3499                        SDPatternOperator IntOp, bit Commutable = 0>
3500   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3501                OpcodeStr, Dt, IntOp, Commutable> {
3502   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3503                       OpcodeStr, !strconcat(Dt, "64"),
3504                       v1i64, v1i64, IntOp, Commutable>;
3505   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3506                       OpcodeStr, !strconcat(Dt, "64"),
3507                       v2i64, v2i64, IntOp, Commutable>;
3508 }
3509 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3510                        InstrItinClass itinD16, InstrItinClass itinD32,
3511                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3512                        string OpcodeStr, string Dt,
3513                        SDPatternOperator IntOp>
3514   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3515                OpcodeStr, Dt, IntOp> {
3516   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3517                       OpcodeStr, !strconcat(Dt, "64"),
3518                       v1i64, v1i64, IntOp>;
3519   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3520                       OpcodeStr, !strconcat(Dt, "64"),
3521                       v2i64, v2i64, IntOp>;
3522 }
3523
3524 // Neon Narrowing 3-register vector intrinsics,
3525 //   source operand element sizes of 16, 32 and 64 bits:
3526 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3527                        string OpcodeStr, string Dt,
3528                        SDPatternOperator IntOp, bit Commutable = 0> {
3529   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3530                       OpcodeStr, !strconcat(Dt, "16"),
3531                       v8i8, v8i16, IntOp, Commutable>;
3532   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3533                       OpcodeStr, !strconcat(Dt, "32"),
3534                       v4i16, v4i32, IntOp, Commutable>;
3535   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3536                       OpcodeStr, !strconcat(Dt, "64"),
3537                       v2i32, v2i64, IntOp, Commutable>;
3538 }
3539
3540
3541 // Neon Long 3-register vector operations.
3542
3543 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3544                     InstrItinClass itin16, InstrItinClass itin32,
3545                     string OpcodeStr, string Dt,
3546                     SDNode OpNode, bit Commutable = 0> {
3547   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3548                    OpcodeStr, !strconcat(Dt, "8"),
3549                    v8i16, v8i8, OpNode, Commutable>;
3550   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3551                    OpcodeStr, !strconcat(Dt, "16"),
3552                    v4i32, v4i16, OpNode, Commutable>;
3553   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3554                    OpcodeStr, !strconcat(Dt, "32"),
3555                    v2i64, v2i32, OpNode, Commutable>;
3556 }
3557
3558 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3559                      InstrItinClass itin, string OpcodeStr, string Dt,
3560                      SDNode OpNode> {
3561   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3562                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3563   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3564                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3565 }
3566
3567 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3568                        InstrItinClass itin16, InstrItinClass itin32,
3569                        string OpcodeStr, string Dt,
3570                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3571   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3572                       OpcodeStr, !strconcat(Dt, "8"),
3573                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3574   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3575                       OpcodeStr, !strconcat(Dt, "16"),
3576                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3577   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3578                       OpcodeStr, !strconcat(Dt, "32"),
3579                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3580 }
3581
3582 // Neon Long 3-register vector intrinsics.
3583
3584 // First with only element sizes of 16 and 32 bits:
3585 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3586                       InstrItinClass itin16, InstrItinClass itin32,
3587                       string OpcodeStr, string Dt,
3588                       SDPatternOperator IntOp, bit Commutable = 0> {
3589   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3590                       OpcodeStr, !strconcat(Dt, "16"),
3591                       v4i32, v4i16, IntOp, Commutable>;
3592   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3593                       OpcodeStr, !strconcat(Dt, "32"),
3594                       v2i64, v2i32, IntOp, Commutable>;
3595 }
3596
3597 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3598                         InstrItinClass itin, string OpcodeStr, string Dt,
3599                         SDPatternOperator IntOp> {
3600   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3601                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3602   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3603                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3604 }
3605
3606 // ....then also with element size of 8 bits:
3607 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3608                        InstrItinClass itin16, InstrItinClass itin32,
3609                        string OpcodeStr, string Dt,
3610                        SDPatternOperator IntOp, bit Commutable = 0>
3611   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3612                IntOp, Commutable> {
3613   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3614                       OpcodeStr, !strconcat(Dt, "8"),
3615                       v8i16, v8i8, IntOp, Commutable>;
3616 }
3617
3618 // ....with explicit extend (VABDL).
3619 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3620                        InstrItinClass itin, string OpcodeStr, string Dt,
3621                        SDPatternOperator IntOp, SDNode ExtOp, bit Commutable = 0> {
3622   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3623                          OpcodeStr, !strconcat(Dt, "8"),
3624                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3625   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3626                          OpcodeStr, !strconcat(Dt, "16"),
3627                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3628   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3629                          OpcodeStr, !strconcat(Dt, "32"),
3630                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3631 }
3632
3633
3634 // Neon Wide 3-register vector intrinsics,
3635 //   source operand element sizes of 8, 16 and 32 bits:
3636 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3637                     string OpcodeStr, string Dt,
3638                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3639   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3640                    OpcodeStr, !strconcat(Dt, "8"),
3641                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3642   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3643                    OpcodeStr, !strconcat(Dt, "16"),
3644                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3645   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3646                    OpcodeStr, !strconcat(Dt, "32"),
3647                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3648 }
3649
3650
3651 // Neon Multiply-Op vector operations,
3652 //   element sizes of 8, 16 and 32 bits:
3653 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3654                         InstrItinClass itinD16, InstrItinClass itinD32,
3655                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3656                         string OpcodeStr, string Dt, SDNode OpNode> {
3657   // 64-bit vector types.
3658   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3659                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3660   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3661                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3662   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3663                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3664
3665   // 128-bit vector types.
3666   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3667                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3668   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3669                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3670   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3671                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3672 }
3673
3674 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3675                          InstrItinClass itinD16, InstrItinClass itinD32,
3676                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3677                          string OpcodeStr, string Dt, SDPatternOperator ShOp> {
3678   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3679                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3680   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3681                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3682   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3683                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3684                             mul, ShOp>;
3685   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3686                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3687                           mul, ShOp>;
3688 }
3689
3690 // Neon Intrinsic-Op vector operations,
3691 //   element sizes of 8, 16 and 32 bits:
3692 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3693                         InstrItinClass itinD, InstrItinClass itinQ,
3694                         string OpcodeStr, string Dt, SDPatternOperator IntOp,
3695                         SDNode OpNode> {
3696   // 64-bit vector types.
3697   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3698                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3699   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3700                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3701   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3702                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3703
3704   // 128-bit vector types.
3705   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3706                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3707   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3708                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3709   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3710                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3711 }
3712
3713 // Neon 3-argument intrinsics,
3714 //   element sizes of 16 and 32 bits:
3715 multiclass N3VInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3716                        InstrItinClass itinD16, InstrItinClass itinD32,
3717                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3718                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3719   // 64-bit vector types.
3720   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD16,
3721                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3722   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD32,
3723                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3724
3725   // 128-bit vector types.
3726   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ16,
3727                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3728   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ32,
3729                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3730 }
3731
3732 //   element sizes of 8, 16 and 32 bits:
3733 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3734                        InstrItinClass itinD16, InstrItinClass itinD32,
3735                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3736                        string OpcodeStr, string Dt, SDPatternOperator IntOp>
3737            :N3VInt3_HS <op24, op23, op11_8, op4, itinD16, itinD32,
3738                         itinQ16, itinQ32, OpcodeStr, Dt, IntOp>{
3739   // 64-bit vector types.
3740   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD16,
3741                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3742   // 128-bit vector types.
3743   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ16,
3744                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3745 }
3746
3747 // Neon Long Multiply-Op vector operations,
3748 //   element sizes of 8, 16 and 32 bits:
3749 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3750                          InstrItinClass itin16, InstrItinClass itin32,
3751                          string OpcodeStr, string Dt, SDNode MulOp,
3752                          SDNode OpNode> {
3753   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3754                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3755   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3756                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3757   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3758                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3759 }
3760
3761 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3762                           string Dt, SDNode MulOp, SDNode OpNode> {
3763   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3764                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3765   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3766                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3767 }
3768
3769
3770 // Neon Long 3-argument intrinsics.
3771
3772 // First with only element sizes of 16 and 32 bits:
3773 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3774                        InstrItinClass itin16, InstrItinClass itin32,
3775                        string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3776   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3777                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3778   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3779                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3780 }
3781
3782 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3783                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3784   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3785                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3786   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3787                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3788 }
3789
3790 // ....then also with element size of 8 bits:
3791 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3792                         InstrItinClass itin16, InstrItinClass itin32,
3793                         string OpcodeStr, string Dt, SDPatternOperator IntOp>
3794   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3795   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3796                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3797 }
3798
3799 // ....with explicit extend (VABAL).
3800 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3801                             InstrItinClass itin, string OpcodeStr, string Dt,
3802                             SDPatternOperator IntOp, SDNode ExtOp, SDNode OpNode> {
3803   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3804                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3805                            IntOp, ExtOp, OpNode>;
3806   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3807                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3808                            IntOp, ExtOp, OpNode>;
3809   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3810                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3811                            IntOp, ExtOp, OpNode>;
3812 }
3813
3814
3815 // Neon Pairwise long 2-register intrinsics,
3816 //   element sizes of 8, 16 and 32 bits:
3817 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3818                         bits<5> op11_7, bit op4,
3819                         string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3820   // 64-bit vector types.
3821   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3822                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3823   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3824                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3825   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3826                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3827
3828   // 128-bit vector types.
3829   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3830                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3831   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3832                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3833   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3834                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3835 }
3836
3837
3838 // Neon Pairwise long 2-register accumulate intrinsics,
3839 //   element sizes of 8, 16 and 32 bits:
3840 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3841                          bits<5> op11_7, bit op4,
3842                          string OpcodeStr, string Dt, SDPatternOperator IntOp> {
3843   // 64-bit vector types.
3844   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3845                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3846   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3847                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3848   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3849                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3850
3851   // 128-bit vector types.
3852   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3853                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3854   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3855                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3856   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3857                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3858 }
3859
3860
3861 // Neon 2-register vector shift by immediate,
3862 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3863 //   element sizes of 8, 16, 32 and 64 bits:
3864 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3865                        InstrItinClass itin, string OpcodeStr, string Dt,
3866                        SDNode OpNode> {
3867   // 64-bit vector types.
3868   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3869                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3870     let Inst{21-19} = 0b001; // imm6 = 001xxx
3871   }
3872   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3873                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3874     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3875   }
3876   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3877                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3878     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3879   }
3880   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3881                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3882                              // imm6 = xxxxxx
3883
3884   // 128-bit vector types.
3885   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3886                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3887     let Inst{21-19} = 0b001; // imm6 = 001xxx
3888   }
3889   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3890                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3891     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3892   }
3893   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3894                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3895     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3896   }
3897   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3898                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3899                              // imm6 = xxxxxx
3900 }
3901 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3902                        InstrItinClass itin, string OpcodeStr, string Dt,
3903                        string baseOpc, SDNode OpNode> {
3904   // 64-bit vector types.
3905   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3906                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3907     let Inst{21-19} = 0b001; // imm6 = 001xxx
3908   }
3909   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3910                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3911     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3912   }
3913   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3914                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3915     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3916   }
3917   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3918                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3919                              // imm6 = xxxxxx
3920
3921   // 128-bit vector types.
3922   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3923                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3924     let Inst{21-19} = 0b001; // imm6 = 001xxx
3925   }
3926   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3927                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3928     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3929   }
3930   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3931                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3932     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3933   }
3934   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3935                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3936                              // imm6 = xxxxxx
3937 }
3938
3939 // Neon Shift-Accumulate vector operations,
3940 //   element sizes of 8, 16, 32 and 64 bits:
3941 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3942                          string OpcodeStr, string Dt, SDNode ShOp> {
3943   // 64-bit vector types.
3944   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3945                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3946     let Inst{21-19} = 0b001; // imm6 = 001xxx
3947   }
3948   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3949                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3950     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3951   }
3952   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3953                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3954     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3955   }
3956   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3957                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3958                              // imm6 = xxxxxx
3959
3960   // 128-bit vector types.
3961   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3962                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3963     let Inst{21-19} = 0b001; // imm6 = 001xxx
3964   }
3965   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3966                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3967     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3968   }
3969   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3970                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3971     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3972   }
3973   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3974                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3975                              // imm6 = xxxxxx
3976 }
3977
3978 // Neon Shift-Insert vector operations,
3979 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3980 //   element sizes of 8, 16, 32 and 64 bits:
3981 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3982                           string OpcodeStr> {
3983   // 64-bit vector types.
3984   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3985                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3986     let Inst{21-19} = 0b001; // imm6 = 001xxx
3987   }
3988   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3989                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3990     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3991   }
3992   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3993                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3994     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3995   }
3996   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3997                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3998                              // imm6 = xxxxxx
3999
4000   // 128-bit vector types.
4001   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
4002                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
4003     let Inst{21-19} = 0b001; // imm6 = 001xxx
4004   }
4005   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
4006                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
4007     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
4008   }
4009   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
4010                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
4011     let Inst{21} = 0b1;      // imm6 = 1xxxxx
4012   }
4013   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
4014                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
4015                              // imm6 = xxxxxx
4016 }
4017 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
4018                           string OpcodeStr> {
4019   // 64-bit vector types.
4020   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
4021                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
4022     let Inst{21-19} = 0b001; // imm6 = 001xxx
4023   }
4024   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
4025                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
4026     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
4027   }
4028   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
4029                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
4030     let Inst{21} = 0b1;      // imm6 = 1xxxxx
4031   }
4032   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
4033                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
4034                              // imm6 = xxxxxx
4035
4036   // 128-bit vector types.
4037   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
4038                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
4039     let Inst{21-19} = 0b001; // imm6 = 001xxx
4040   }
4041   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
4042                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
4043     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
4044   }
4045   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
4046                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
4047     let Inst{21} = 0b1;      // imm6 = 1xxxxx
4048   }
4049   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
4050                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
4051                              // imm6 = xxxxxx
4052 }
4053
4054 // Neon Shift Long operations,
4055 //   element sizes of 8, 16, 32 bits:
4056 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
4057                       bit op4, string OpcodeStr, string Dt,
4058                       SDPatternOperator OpNode> {
4059   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
4060               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
4061     let Inst{21-19} = 0b001; // imm6 = 001xxx
4062   }
4063   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
4064                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
4065     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
4066   }
4067   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
4068                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
4069     let Inst{21} = 0b1;      // imm6 = 1xxxxx
4070   }
4071 }
4072
4073 // Neon Shift Narrow operations,
4074 //   element sizes of 16, 32, 64 bits:
4075 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
4076                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
4077                       SDPatternOperator OpNode> {
4078   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
4079                     OpcodeStr, !strconcat(Dt, "16"),
4080                     v8i8, v8i16, shr_imm8, OpNode> {
4081     let Inst{21-19} = 0b001; // imm6 = 001xxx
4082   }
4083   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
4084                      OpcodeStr, !strconcat(Dt, "32"),
4085                      v4i16, v4i32, shr_imm16, OpNode> {
4086     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
4087   }
4088   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
4089                      OpcodeStr, !strconcat(Dt, "64"),
4090                      v2i32, v2i64, shr_imm32, OpNode> {
4091     let Inst{21} = 0b1;      // imm6 = 1xxxxx
4092   }
4093 }
4094
4095 //===----------------------------------------------------------------------===//
4096 // Instruction Definitions.
4097 //===----------------------------------------------------------------------===//
4098
4099 // Vector Add Operations.
4100
4101 //   VADD     : Vector Add (integer and floating-point)
4102 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
4103                          add, 1>;
4104 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
4105                      v2f32, v2f32, fadd, 1>;
4106 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
4107                      v4f32, v4f32, fadd, 1>;
4108 //   VADDL    : Vector Add Long (Q = D + D)
4109 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
4110                             "vaddl", "s", add, sext, 1>;
4111 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
4112                             "vaddl", "u", add, zext, 1>;
4113 //   VADDW    : Vector Add Wide (Q = Q + D)
4114 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
4115 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
4116 //   VHADD    : Vector Halving Add
4117 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
4118                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4119                            "vhadd", "s", int_arm_neon_vhadds, 1>;
4120 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
4121                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4122                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
4123 //   VRHADD   : Vector Rounding Halving Add
4124 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
4125                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4126                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
4127 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
4128                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4129                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
4130 //   VQADD    : Vector Saturating Add
4131 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
4132                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4133                             "vqadd", "s", int_arm_neon_vqadds, 1>;
4134 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
4135                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
4136                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
4137 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
4138 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i", null_frag, 1>;
4139 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
4140 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
4141                             int_arm_neon_vraddhn, 1>;
4142
4143 def : Pat<(v8i8  (trunc (NEONvshru (add (v8i16 QPR:$Vn), QPR:$Vm), 8))),
4144           (VADDHNv8i8 QPR:$Vn, QPR:$Vm)>;
4145 def : Pat<(v4i16 (trunc (NEONvshru (add (v4i32 QPR:$Vn), QPR:$Vm), 16))),
4146           (VADDHNv4i16 QPR:$Vn, QPR:$Vm)>;
4147 def : Pat<(v2i32 (trunc (NEONvshru (add (v2i64 QPR:$Vn), QPR:$Vm), 32))),
4148           (VADDHNv2i32 QPR:$Vn, QPR:$Vm)>;
4149
4150 // Vector Multiply Operations.
4151
4152 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
4153 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
4154                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
4155 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
4156                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
4157 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
4158                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
4159 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
4160                      v2f32, v2f32, fmul, 1>;
4161 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
4162                      v4f32, v4f32, fmul, 1>;
4163 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
4164 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
4165 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
4166                        v2f32, fmul>;
4167
4168 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
4169                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
4170           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
4171                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
4172                                       (DSubReg_i16_reg imm:$lane))),
4173                               (SubReg_i16_lane imm:$lane)))>;
4174 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
4175                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
4176           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
4177                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
4178                                       (DSubReg_i32_reg imm:$lane))),
4179                               (SubReg_i32_lane imm:$lane)))>;
4180 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
4181                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
4182           (v4f32 (VMULslfq (v4f32 QPR:$src1),
4183                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
4184                                    (DSubReg_i32_reg imm:$lane))),
4185                            (SubReg_i32_lane imm:$lane)))>;
4186
4187
4188 def : Pat<(v2f32 (fmul DPR:$Rn, (NEONvdup (f32 SPR:$Rm)))),
4189           (VMULslfd DPR:$Rn,
4190             (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$Rm, ssub_0),
4191             (i32 0))>;
4192 def : Pat<(v4f32 (fmul QPR:$Rn, (NEONvdup (f32 SPR:$Rm)))),
4193           (VMULslfq QPR:$Rn,
4194             (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$Rm, ssub_0),
4195             (i32 0))>;
4196
4197
4198 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
4199 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
4200                           IIC_VMULi16Q, IIC_VMULi32Q,
4201                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
4202 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
4203                             IIC_VMULi16Q, IIC_VMULi32Q,
4204                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
4205 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
4206                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4207                                                             imm:$lane)))),
4208           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
4209                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
4210                                          (DSubReg_i16_reg imm:$lane))),
4211                                  (SubReg_i16_lane imm:$lane)))>;
4212 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
4213                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4214                                                             imm:$lane)))),
4215           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
4216                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
4217                                          (DSubReg_i32_reg imm:$lane))),
4218                                  (SubReg_i32_lane imm:$lane)))>;
4219
4220 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
4221 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
4222                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
4223                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
4224 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
4225                               IIC_VMULi16Q, IIC_VMULi32Q,
4226                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
4227 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
4228                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
4229                                                              imm:$lane)))),
4230           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
4231                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
4232                                           (DSubReg_i16_reg imm:$lane))),
4233                                   (SubReg_i16_lane imm:$lane)))>;
4234 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
4235                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
4236                                                              imm:$lane)))),
4237           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
4238                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
4239                                           (DSubReg_i32_reg imm:$lane))),
4240                                   (SubReg_i32_lane imm:$lane)))>;
4241
4242 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
4243 let PostEncoderMethod = "NEONThumb2DataIPostEncoder",
4244     DecoderNamespace = "NEONData" in {
4245   defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4246                            "vmull", "s", NEONvmulls, 1>;
4247   defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
4248                            "vmull", "u", NEONvmullu, 1>;
4249   def  VMULLp8   :  N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
4250                             v8i16, v8i8, int_arm_neon_vmullp, 1>;
4251   def  VMULLp64  : N3VLIntnp<0b00101, 0b10, 0b1110, 0, 0, NoItinerary,
4252                           "vmull", "p64", v2i64, v1i64, int_arm_neon_vmullp, 1>,
4253                     Requires<[HasV8, HasCrypto]>;
4254 }
4255 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
4256 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
4257
4258 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
4259 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
4260                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
4261 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
4262                              "vqdmull", "s", int_arm_neon_vqdmull>;
4263
4264 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
4265
4266 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
4267 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4268                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4269 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
4270                           v2f32, fmul_su, fadd_mlx>,
4271                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4272 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
4273                           v4f32, fmul_su, fadd_mlx>,
4274                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4275 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
4276                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4277 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
4278                             v2f32, fmul_su, fadd_mlx>,
4279                 Requires<[HasNEON, UseFPVMLx]>;
4280 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
4281                             v4f32, v2f32, fmul_su, fadd_mlx>,
4282                 Requires<[HasNEON, UseFPVMLx]>;
4283
4284 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
4285                   (mul (v8i16 QPR:$src2),
4286                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4287           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4288                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4289                                       (DSubReg_i16_reg imm:$lane))),
4290                               (SubReg_i16_lane imm:$lane)))>;
4291
4292 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
4293                   (mul (v4i32 QPR:$src2),
4294                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4295           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4296                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4297                                       (DSubReg_i32_reg imm:$lane))),
4298                               (SubReg_i32_lane imm:$lane)))>;
4299
4300 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
4301                   (fmul_su (v4f32 QPR:$src2),
4302                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4303           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
4304                            (v4f32 QPR:$src2),
4305                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4306                                    (DSubReg_i32_reg imm:$lane))),
4307                            (SubReg_i32_lane imm:$lane)))>,
4308           Requires<[HasNEON, UseFPVMLx]>;
4309
4310 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
4311 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4312                               "vmlal", "s", NEONvmulls, add>;
4313 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4314                               "vmlal", "u", NEONvmullu, add>;
4315
4316 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
4317 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
4318
4319 let Predicates = [HasNEON, HasV8_1a] in {
4320   // v8.1a Neon Rounding Double Multiply-Op vector operations,
4321   // VQRDMLAH : Vector Saturating Rounding Doubling Multiply Accumulate Long
4322   //            (Q += D * D)
4323   defm VQRDMLAH : N3VInt3_HS<1, 0, 0b1011, 1, IIC_VMACi16D, IIC_VMACi32D,
4324                              IIC_VMACi16Q, IIC_VMACi32Q, "vqrdmlah", "s",
4325                              null_frag>;
4326   def : Pat<(v4i16 (int_arm_neon_vqadds
4327                      (v4i16 DPR:$src1),
4328                      (v4i16 (int_arm_neon_vqrdmulh (v4i16 DPR:$Vn),
4329                                                    (v4i16 DPR:$Vm))))),
4330             (v4i16 (VQRDMLAHv4i16 DPR:$src1, DPR:$Vn, DPR:$Vm))>;
4331   def : Pat<(v2i32 (int_arm_neon_vqadds
4332                      (v2i32 DPR:$src1),
4333                      (v2i32 (int_arm_neon_vqrdmulh (v2i32 DPR:$Vn),
4334                                                    (v2i32 DPR:$Vm))))),
4335             (v2i32 (VQRDMLAHv2i32 DPR:$src1, DPR:$Vn, DPR:$Vm))>;
4336   def : Pat<(v8i16 (int_arm_neon_vqadds
4337                      (v8i16 QPR:$src1),
4338                      (v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$Vn),
4339                                                    (v8i16 QPR:$Vm))))),
4340             (v8i16 (VQRDMLAHv8i16 QPR:$src1, QPR:$Vn, QPR:$Vm))>;
4341   def : Pat<(v4i32 (int_arm_neon_vqadds
4342                      (v4i32 QPR:$src1),
4343                      (v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$Vn),
4344                                                    (v4i32 QPR:$Vm))))),
4345             (v4i32 (VQRDMLAHv4i32 QPR:$src1, QPR:$Vn, QPR:$Vm))>;
4346
4347   defm VQRDMLAHsl : N3VMulOpSL_HS<0b1110, IIC_VMACi16D, IIC_VMACi32D,
4348                                   IIC_VMACi16Q, IIC_VMACi32Q, "vqrdmlah", "s",
4349                                   null_frag>;
4350   def : Pat<(v4i16 (int_arm_neon_vqadds
4351                      (v4i16 DPR:$src1),
4352                      (v4i16 (int_arm_neon_vqrdmulh
4353                               (v4i16 DPR:$Vn),
4354                               (v4i16 (NEONvduplane (v4i16 DPR_8:$Vm),
4355                                                    imm:$lane)))))),
4356             (v4i16 (VQRDMLAHslv4i16 DPR:$src1, DPR:$Vn, DPR_8:$Vm,
4357                                     imm:$lane))>;
4358   def : Pat<(v2i32 (int_arm_neon_vqadds
4359                      (v2i32 DPR:$src1),
4360                      (v2i32 (int_arm_neon_vqrdmulh
4361                               (v2i32 DPR:$Vn),
4362                               (v2i32 (NEONvduplane (v2i32 DPR_VFP2:$Vm),
4363                                                    imm:$lane)))))),
4364             (v2i32 (VQRDMLAHslv2i32 DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm,
4365                                     imm:$lane))>;
4366   def : Pat<(v8i16 (int_arm_neon_vqadds
4367                      (v8i16 QPR:$src1),
4368                      (v8i16 (int_arm_neon_vqrdmulh
4369                               (v8i16 QPR:$src2),
4370                               (v8i16 (NEONvduplane (v8i16 QPR:$src3),
4371                                                    imm:$lane)))))),
4372             (v8i16 (VQRDMLAHslv8i16 (v8i16 QPR:$src1),
4373                                     (v8i16 QPR:$src2),
4374                                     (v4i16 (EXTRACT_SUBREG
4375                                              QPR:$src3,
4376                                              (DSubReg_i16_reg imm:$lane))),
4377                                     (SubReg_i16_lane imm:$lane)))>;
4378   def : Pat<(v4i32 (int_arm_neon_vqadds
4379                      (v4i32 QPR:$src1),
4380                      (v4i32 (int_arm_neon_vqrdmulh
4381                               (v4i32 QPR:$src2),
4382                               (v4i32 (NEONvduplane (v4i32 QPR:$src3),
4383                                                    imm:$lane)))))),
4384             (v4i32 (VQRDMLAHslv4i32 (v4i32 QPR:$src1),
4385                                     (v4i32 QPR:$src2),
4386                                     (v2i32 (EXTRACT_SUBREG
4387                                              QPR:$src3,
4388                                              (DSubReg_i32_reg imm:$lane))),
4389                                     (SubReg_i32_lane imm:$lane)))>;
4390
4391   //   VQRDMLSH : Vector Saturating Rounding Doubling Multiply Subtract Long
4392   //              (Q -= D * D)
4393   defm VQRDMLSH : N3VInt3_HS<1, 0, 0b1100, 1, IIC_VMACi16D, IIC_VMACi32D,
4394                              IIC_VMACi16Q, IIC_VMACi32Q, "vqrdmlsh", "s",
4395                              null_frag>;
4396   def : Pat<(v4i16 (int_arm_neon_vqsubs
4397                      (v4i16 DPR:$src1),
4398                      (v4i16 (int_arm_neon_vqrdmulh (v4i16 DPR:$Vn),
4399                                                    (v4i16 DPR:$Vm))))),
4400             (v4i16 (VQRDMLSHv4i16 DPR:$src1, DPR:$Vn, DPR:$Vm))>;
4401   def : Pat<(v2i32 (int_arm_neon_vqsubs
4402                      (v2i32 DPR:$src1),
4403                      (v2i32 (int_arm_neon_vqrdmulh (v2i32 DPR:$Vn),
4404                                                    (v2i32 DPR:$Vm))))),
4405             (v2i32 (VQRDMLSHv2i32 DPR:$src1, DPR:$Vn, DPR:$Vm))>;
4406   def : Pat<(v8i16 (int_arm_neon_vqsubs
4407                      (v8i16 QPR:$src1),
4408                      (v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$Vn),
4409                                                    (v8i16 QPR:$Vm))))),
4410             (v8i16 (VQRDMLSHv8i16 QPR:$src1, QPR:$Vn, QPR:$Vm))>;
4411   def : Pat<(v4i32 (int_arm_neon_vqsubs
4412                      (v4i32 QPR:$src1),
4413                      (v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$Vn),
4414                                                    (v4i32 QPR:$Vm))))),
4415             (v4i32 (VQRDMLSHv4i32 QPR:$src1, QPR:$Vn, QPR:$Vm))>;
4416
4417   defm VQRDMLSHsl : N3VMulOpSL_HS<0b1111, IIC_VMACi16D, IIC_VMACi32D,
4418                                   IIC_VMACi16Q, IIC_VMACi32Q, "vqrdmlsh", "s",
4419                                   null_frag>;
4420   def : Pat<(v4i16 (int_arm_neon_vqsubs
4421                      (v4i16 DPR:$src1),
4422                      (v4i16 (int_arm_neon_vqrdmulh
4423                               (v4i16 DPR:$Vn),
4424                               (v4i16 (NEONvduplane (v4i16 DPR_8:$Vm),
4425                                                    imm:$lane)))))),
4426             (v4i16 (VQRDMLSHslv4i16 DPR:$src1, DPR:$Vn, DPR_8:$Vm, imm:$lane))>;
4427   def : Pat<(v2i32 (int_arm_neon_vqsubs
4428                      (v2i32 DPR:$src1),
4429                      (v2i32 (int_arm_neon_vqrdmulh
4430                               (v2i32 DPR:$Vn),
4431                               (v2i32 (NEONvduplane (v2i32 DPR_VFP2:$Vm),
4432                                                    imm:$lane)))))),
4433             (v2i32 (VQRDMLSHslv2i32 DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm,
4434                                     imm:$lane))>;
4435   def : Pat<(v8i16 (int_arm_neon_vqsubs
4436                      (v8i16 QPR:$src1),
4437                      (v8i16 (int_arm_neon_vqrdmulh
4438                               (v8i16 QPR:$src2),
4439                               (v8i16 (NEONvduplane (v8i16 QPR:$src3),
4440                                                    imm:$lane)))))),
4441             (v8i16 (VQRDMLSHslv8i16 (v8i16 QPR:$src1),
4442                                     (v8i16 QPR:$src2),
4443                                     (v4i16 (EXTRACT_SUBREG
4444                                              QPR:$src3,
4445                                              (DSubReg_i16_reg imm:$lane))),
4446                                     (SubReg_i16_lane imm:$lane)))>;
4447   def : Pat<(v4i32 (int_arm_neon_vqsubs
4448                      (v4i32 QPR:$src1),
4449                      (v4i32 (int_arm_neon_vqrdmulh
4450                               (v4i32 QPR:$src2),
4451                               (v4i32 (NEONvduplane (v4i32 QPR:$src3),
4452                                                     imm:$lane)))))),
4453             (v4i32 (VQRDMLSHslv4i32 (v4i32 QPR:$src1),
4454                                     (v4i32 QPR:$src2),
4455                                     (v2i32 (EXTRACT_SUBREG
4456                                              QPR:$src3,
4457                                              (DSubReg_i32_reg imm:$lane))),
4458                                     (SubReg_i32_lane imm:$lane)))>;
4459 }
4460 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
4461 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4462                             "vqdmlal", "s", null_frag>;
4463 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", null_frag>;
4464
4465 def : Pat<(v4i32 (int_arm_neon_vqadds (v4i32 QPR:$src1),
4466                      (v4i32 (int_arm_neon_vqdmull (v4i16 DPR:$Vn),
4467                                                   (v4i16 DPR:$Vm))))),
4468           (VQDMLALv4i32 QPR:$src1, DPR:$Vn, DPR:$Vm)>;
4469 def : Pat<(v2i64 (int_arm_neon_vqadds (v2i64 QPR:$src1),
4470                      (v2i64 (int_arm_neon_vqdmull (v2i32 DPR:$Vn),
4471                                                   (v2i32 DPR:$Vm))))),
4472           (VQDMLALv2i64 QPR:$src1, DPR:$Vn, DPR:$Vm)>;
4473 def : Pat<(v4i32 (int_arm_neon_vqadds (v4i32 QPR:$src1),
4474                      (v4i32 (int_arm_neon_vqdmull (v4i16 DPR:$Vn),
4475                                 (v4i16 (NEONvduplane (v4i16 DPR_8:$Vm),
4476                                                      imm:$lane)))))),
4477           (VQDMLALslv4i16 QPR:$src1, DPR:$Vn, DPR_8:$Vm, imm:$lane)>;
4478 def : Pat<(v2i64 (int_arm_neon_vqadds (v2i64 QPR:$src1),
4479                      (v2i64 (int_arm_neon_vqdmull (v2i32 DPR:$Vn),
4480                                 (v2i32 (NEONvduplane (v2i32 DPR_VFP2:$Vm),
4481                                                      imm:$lane)))))),
4482           (VQDMLALslv2i32 QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, imm:$lane)>;
4483
4484 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
4485 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4486                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4487 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
4488                           v2f32, fmul_su, fsub_mlx>,
4489                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4490 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
4491                           v4f32, fmul_su, fsub_mlx>,
4492                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4493 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
4494                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4495 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
4496                             v2f32, fmul_su, fsub_mlx>,
4497                 Requires<[HasNEON, UseFPVMLx]>;
4498 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
4499                             v4f32, v2f32, fmul_su, fsub_mlx>,
4500                 Requires<[HasNEON, UseFPVMLx]>;
4501
4502 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
4503                   (mul (v8i16 QPR:$src2),
4504                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4505           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4506                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4507                                       (DSubReg_i16_reg imm:$lane))),
4508                               (SubReg_i16_lane imm:$lane)))>;
4509
4510 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
4511                   (mul (v4i32 QPR:$src2),
4512                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4513           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4514                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4515                                       (DSubReg_i32_reg imm:$lane))),
4516                               (SubReg_i32_lane imm:$lane)))>;
4517
4518 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
4519                   (fmul_su (v4f32 QPR:$src2),
4520                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4521           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
4522                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4523                                    (DSubReg_i32_reg imm:$lane))),
4524                            (SubReg_i32_lane imm:$lane)))>,
4525           Requires<[HasNEON, UseFPVMLx]>;
4526
4527 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
4528 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4529                               "vmlsl", "s", NEONvmulls, sub>;
4530 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4531                               "vmlsl", "u", NEONvmullu, sub>;
4532
4533 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
4534 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
4535
4536 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
4537 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
4538                             "vqdmlsl", "s", null_frag>;
4539 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b0111, "vqdmlsl", "s", null_frag>;
4540
4541 def : Pat<(v4i32 (int_arm_neon_vqsubs (v4i32 QPR:$src1),
4542                      (v4i32 (int_arm_neon_vqdmull (v4i16 DPR:$Vn),
4543                                                   (v4i16 DPR:$Vm))))),
4544           (VQDMLSLv4i32 QPR:$src1, DPR:$Vn, DPR:$Vm)>;
4545 def : Pat<(v2i64 (int_arm_neon_vqsubs (v2i64 QPR:$src1),
4546                      (v2i64 (int_arm_neon_vqdmull (v2i32 DPR:$Vn),
4547                                                   (v2i32 DPR:$Vm))))),
4548           (VQDMLSLv2i64 QPR:$src1, DPR:$Vn, DPR:$Vm)>;
4549 def : Pat<(v4i32 (int_arm_neon_vqsubs (v4i32 QPR:$src1),
4550                      (v4i32 (int_arm_neon_vqdmull (v4i16 DPR:$Vn),
4551                                 (v4i16 (NEONvduplane (v4i16 DPR_8:$Vm),
4552                                                      imm:$lane)))))),
4553           (VQDMLSLslv4i16 QPR:$src1, DPR:$Vn, DPR_8:$Vm, imm:$lane)>;
4554 def : Pat<(v2i64 (int_arm_neon_vqsubs (v2i64 QPR:$src1),
4555                      (v2i64 (int_arm_neon_vqdmull (v2i32 DPR:$Vn),
4556                                 (v2i32 (NEONvduplane (v2i32 DPR_VFP2:$Vm),
4557                                                      imm:$lane)))))),
4558           (VQDMLSLslv2i32 QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, imm:$lane)>;
4559
4560 // Fused Vector Multiply-Accumulate and Fused Multiply-Subtract Operations.
4561 def  VFMAfd   : N3VDMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACD, "vfma", "f32",
4562                           v2f32, fmul_su, fadd_mlx>,
4563                 Requires<[HasNEON,HasVFP4,UseFusedMAC]>;
4564
4565 def  VFMAfq   : N3VQMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACQ, "vfma", "f32",
4566                           v4f32, fmul_su, fadd_mlx>,
4567                 Requires<[HasNEON,HasVFP4,UseFusedMAC]>;
4568
4569 //   Fused Vector Multiply Subtract (floating-point)
4570 def  VFMSfd   : N3VDMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACD, "vfms", "f32",
4571                           v2f32, fmul_su, fsub_mlx>,
4572                 Requires<[HasNEON,HasVFP4,UseFusedMAC]>;
4573 def  VFMSfq   : N3VQMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACQ, "vfms", "f32",
4574                           v4f32, fmul_su, fsub_mlx>,
4575                 Requires<[HasNEON,HasVFP4,UseFusedMAC]>;
4576
4577 // Match @llvm.fma.* intrinsics
4578 def : Pat<(v2f32 (fma DPR:$Vn, DPR:$Vm, DPR:$src1)),
4579           (VFMAfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4580           Requires<[HasVFP4]>;
4581 def : Pat<(v4f32 (fma QPR:$Vn, QPR:$Vm, QPR:$src1)),
4582           (VFMAfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4583           Requires<[HasVFP4]>;
4584 def : Pat<(v2f32 (fma (fneg DPR:$Vn), DPR:$Vm, DPR:$src1)),
4585           (VFMSfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4586       Requires<[HasVFP4]>;
4587 def : Pat<(v4f32 (fma (fneg QPR:$Vn), QPR:$Vm, QPR:$src1)),
4588           (VFMSfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4589       Requires<[HasVFP4]>;
4590
4591 // Vector Subtract Operations.
4592
4593 //   VSUB     : Vector Subtract (integer and floating-point)
4594 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
4595                          "vsub", "i", sub, 0>;
4596 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
4597                      v2f32, v2f32, fsub, 0>;
4598 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
4599                      v4f32, v4f32, fsub, 0>;
4600 //   VSUBL    : Vector Subtract Long (Q = D - D)
4601 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4602                             "vsubl", "s", sub, sext, 0>;
4603 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4604                             "vsubl", "u", sub, zext, 0>;
4605 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
4606 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
4607 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
4608 //   VHSUB    : Vector Halving Subtract
4609 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
4610                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4611                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
4612 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
4613                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4614                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
4615 //   VQSUB    : Vector Saturing Subtract
4616 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
4617                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4618                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
4619 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
4620                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4621                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
4622 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
4623 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i", null_frag, 0>;
4624 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
4625 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
4626                             int_arm_neon_vrsubhn, 0>;
4627
4628 def : Pat<(v8i8  (trunc (NEONvshru (sub (v8i16 QPR:$Vn), QPR:$Vm), 8))),
4629           (VSUBHNv8i8 QPR:$Vn, QPR:$Vm)>;
4630 def : Pat<(v4i16 (trunc (NEONvshru (sub (v4i32 QPR:$Vn), QPR:$Vm), 16))),
4631           (VSUBHNv4i16 QPR:$Vn, QPR:$Vm)>;
4632 def : Pat<(v2i32 (trunc (NEONvshru (sub (v2i64 QPR:$Vn), QPR:$Vm), 32))),
4633           (VSUBHNv2i32 QPR:$Vn, QPR:$Vm)>;
4634
4635 // Vector Comparisons.
4636
4637 //   VCEQ     : Vector Compare Equal
4638 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4639                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
4640 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
4641                      NEONvceq, 1>;
4642 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4643                      NEONvceq, 1>;
4644
4645 let TwoOperandAliasConstraint = "$Vm = $Vd" in
4646 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4647                             "$Vd, $Vm, #0", NEONvceqz>;
4648
4649 //   VCGE     : Vector Compare Greater Than or Equal
4650 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4651                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4652 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4653                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4654 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4655                      NEONvcge, 0>;
4656 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4657                      NEONvcge, 0>;
4658
4659 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4660 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4661                             "$Vd, $Vm, #0", NEONvcgez>;
4662 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4663                             "$Vd, $Vm, #0", NEONvclez>;
4664 }
4665
4666 //   VCGT     : Vector Compare Greater Than
4667 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4668                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4669 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4670                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4671 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4672                      NEONvcgt, 0>;
4673 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4674                      NEONvcgt, 0>;
4675
4676 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
4677 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4678                             "$Vd, $Vm, #0", NEONvcgtz>;
4679 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4680                             "$Vd, $Vm, #0", NEONvcltz>;
4681 }
4682
4683 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4684 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4685                         "f32", v2i32, v2f32, int_arm_neon_vacge, 0>;
4686 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4687                         "f32", v4i32, v4f32, int_arm_neon_vacge, 0>;
4688 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4689 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4690                         "f32", v2i32, v2f32, int_arm_neon_vacgt, 0>;
4691 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4692                         "f32", v4i32, v4f32, int_arm_neon_vacgt, 0>;
4693 //   VTST     : Vector Test Bits
4694 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4695                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4696
4697 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4698                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4699 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vn, $Vm",
4700                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4701 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4702                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p)>;
4703 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vn, $Vm",
4704                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p)>;
4705
4706 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4707                    (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4708 def: NEONInstAlias<"vaclt${p}.f32 $Vd, $Vm",
4709                    (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4710 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4711                    (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p)>;
4712 def: NEONInstAlias<"vacle${p}.f32 $Vd, $Vm",
4713                    (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p)>;
4714
4715 // Vector Bitwise Operations.
4716
4717 def vnotd : PatFrag<(ops node:$in),
4718                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4719 def vnotq : PatFrag<(ops node:$in),
4720                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4721
4722
4723 //   VAND     : Vector Bitwise AND
4724 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4725                       v2i32, v2i32, and, 1>;
4726 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4727                       v4i32, v4i32, and, 1>;
4728
4729 //   VEOR     : Vector Bitwise Exclusive OR
4730 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4731                       v2i32, v2i32, xor, 1>;
4732 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4733                       v4i32, v4i32, xor, 1>;
4734
4735 //   VORR     : Vector Bitwise OR
4736 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4737                       v2i32, v2i32, or, 1>;
4738 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4739                       v4i32, v4i32, or, 1>;
4740
4741 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4742                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4743                           IIC_VMOVImm,
4744                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4745                           [(set DPR:$Vd,
4746                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4747   let Inst{9} = SIMM{9};
4748 }
4749
4750 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4751                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4752                           IIC_VMOVImm,
4753                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4754                           [(set DPR:$Vd,
4755                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4756   let Inst{10-9} = SIMM{10-9};
4757 }
4758
4759 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4760                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4761                           IIC_VMOVImm,
4762                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4763                           [(set QPR:$Vd,
4764                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4765   let Inst{9} = SIMM{9};
4766 }
4767
4768 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4769                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4770                           IIC_VMOVImm,
4771                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4772                           [(set QPR:$Vd,
4773                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4774   let Inst{10-9} = SIMM{10-9};
4775 }
4776
4777
4778 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4779 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
4780 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4781                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4782                      "vbic", "$Vd, $Vn, $Vm", "",
4783                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4784                                                  (vnotd DPR:$Vm))))]>;
4785 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4786                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4787                      "vbic", "$Vd, $Vn, $Vm", "",
4788                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4789                                                  (vnotq QPR:$Vm))))]>;
4790 }
4791
4792 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4793                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4794                           IIC_VMOVImm,
4795                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4796                           [(set DPR:$Vd,
4797                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4798   let Inst{9} = SIMM{9};
4799 }
4800
4801 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4802                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4803                           IIC_VMOVImm,
4804                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4805                           [(set DPR:$Vd,
4806                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4807   let Inst{10-9} = SIMM{10-9};
4808 }
4809
4810 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4811                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4812                           IIC_VMOVImm,
4813                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4814                           [(set QPR:$Vd,
4815                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4816   let Inst{9} = SIMM{9};
4817 }
4818
4819 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4820                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4821                           IIC_VMOVImm,
4822                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4823                           [(set QPR:$Vd,
4824                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4825   let Inst{10-9} = SIMM{10-9};
4826 }
4827
4828 //   VORN     : Vector Bitwise OR NOT
4829 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4830                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4831                      "vorn", "$Vd, $Vn, $Vm", "",
4832                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4833                                                 (vnotd DPR:$Vm))))]>;
4834 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4835                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4836                      "vorn", "$Vd, $Vn, $Vm", "",
4837                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4838                                                 (vnotq QPR:$Vm))))]>;
4839
4840 //   VMVN     : Vector Bitwise NOT (Immediate)
4841
4842 let isReMaterializable = 1 in {
4843
4844 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4845                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4846                          "vmvn", "i16", "$Vd, $SIMM", "",
4847                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4848   let Inst{9} = SIMM{9};
4849 }
4850
4851 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4852                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4853                          "vmvn", "i16", "$Vd, $SIMM", "",
4854                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4855   let Inst{9} = SIMM{9};
4856 }
4857
4858 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4859                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4860                          "vmvn", "i32", "$Vd, $SIMM", "",
4861                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4862   let Inst{11-8} = SIMM{11-8};
4863 }
4864
4865 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4866                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4867                          "vmvn", "i32", "$Vd, $SIMM", "",
4868                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4869   let Inst{11-8} = SIMM{11-8};
4870 }
4871 }
4872
4873 //   VMVN     : Vector Bitwise NOT
4874 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4875                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4876                      "vmvn", "$Vd, $Vm", "",
4877                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4878 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4879                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4880                      "vmvn", "$Vd, $Vm", "",
4881                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4882 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4883 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4884
4885 //   VBSL     : Vector Bitwise Select
4886 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4887                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4888                      N3RegFrm, IIC_VCNTiD,
4889                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4890                      [(set DPR:$Vd,
4891                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4892 def : Pat<(v8i8 (int_arm_neon_vbsl (v8i8 DPR:$src1),
4893                                    (v8i8 DPR:$Vn), (v8i8 DPR:$Vm))),
4894           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4895         Requires<[HasNEON]>;
4896 def : Pat<(v4i16 (int_arm_neon_vbsl (v4i16 DPR:$src1),
4897                                     (v4i16 DPR:$Vn), (v4i16 DPR:$Vm))),
4898           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4899         Requires<[HasNEON]>;
4900 def : Pat<(v2i32 (int_arm_neon_vbsl (v2i32 DPR:$src1),
4901                                     (v2i32 DPR:$Vn), (v2i32 DPR:$Vm))),
4902           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4903         Requires<[HasNEON]>;
4904 def : Pat<(v2f32 (int_arm_neon_vbsl (v2f32 DPR:$src1),
4905                                     (v2f32 DPR:$Vn), (v2f32 DPR:$Vm))),
4906           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4907         Requires<[HasNEON]>;
4908 def : Pat<(v1i64 (int_arm_neon_vbsl (v1i64 DPR:$src1),
4909                                     (v1i64 DPR:$Vn), (v1i64 DPR:$Vm))),
4910           (VBSLd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4911         Requires<[HasNEON]>;
4912
4913 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4914                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4915           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4916         Requires<[HasNEON]>;
4917
4918 def : Pat<(v1i64 (or (and DPR:$Vn, DPR:$Vd),
4919                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4920           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>,
4921         Requires<[HasNEON]>;
4922
4923 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4924                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4925                      N3RegFrm, IIC_VCNTiQ,
4926                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4927                      [(set QPR:$Vd,
4928                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4929
4930 def : Pat<(v16i8 (int_arm_neon_vbsl (v16i8 QPR:$src1),
4931                                    (v16i8 QPR:$Vn), (v16i8 QPR:$Vm))),
4932           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4933         Requires<[HasNEON]>;
4934 def : Pat<(v8i16 (int_arm_neon_vbsl (v8i16 QPR:$src1),
4935                                     (v8i16 QPR:$Vn), (v8i16 QPR:$Vm))),
4936           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4937         Requires<[HasNEON]>;
4938 def : Pat<(v4i32 (int_arm_neon_vbsl (v4i32 QPR:$src1),
4939                                     (v4i32 QPR:$Vn), (v4i32 QPR:$Vm))),
4940           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4941         Requires<[HasNEON]>;
4942 def : Pat<(v4f32 (int_arm_neon_vbsl (v4f32 QPR:$src1),
4943                                     (v4f32 QPR:$Vn), (v4f32 QPR:$Vm))),
4944           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4945         Requires<[HasNEON]>;
4946 def : Pat<(v2i64 (int_arm_neon_vbsl (v2i64 QPR:$src1),
4947                                     (v2i64 QPR:$Vn), (v2i64 QPR:$Vm))),
4948           (VBSLq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4949         Requires<[HasNEON]>;
4950
4951 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4952                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4953           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4954         Requires<[HasNEON]>;
4955 def : Pat<(v2i64 (or (and QPR:$Vn, QPR:$Vd),
4956                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4957           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>,
4958         Requires<[HasNEON]>;
4959
4960 //   VBIF     : Vector Bitwise Insert if False
4961 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4962 // FIXME: This instruction's encoding MAY NOT BE correct.
4963 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4964                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4965                      N3RegFrm, IIC_VBINiD,
4966                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4967                      []>;
4968 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4969                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4970                      N3RegFrm, IIC_VBINiQ,
4971                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4972                      []>;
4973
4974 //   VBIT     : Vector Bitwise Insert if True
4975 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4976 // FIXME: This instruction's encoding MAY NOT BE correct.
4977 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4978                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4979                      N3RegFrm, IIC_VBINiD,
4980                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4981                      []>;
4982 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4983                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4984                      N3RegFrm, IIC_VBINiQ,
4985                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4986                      []>;
4987
4988 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4989 // for equivalent operations with different register constraints; it just
4990 // inserts copies.
4991
4992 // Vector Absolute Differences.
4993
4994 //   VABD     : Vector Absolute Difference
4995 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4996                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4997                            "vabd", "s", int_arm_neon_vabds, 1>;
4998 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4999                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
5000                            "vabd", "u", int_arm_neon_vabdu, 1>;
5001 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
5002                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
5003 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
5004                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
5005
5006 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
5007 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
5008                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
5009 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
5010                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
5011
5012 def abd_shr :
5013     PatFrag<(ops node:$in1, node:$in2, node:$shift),
5014             (NEONvshrs (sub (zext node:$in1),
5015                             (zext node:$in2)), (i32 $shift))>;
5016
5017 def : Pat<(xor (v4i32 (bitconvert (v8i16 (abd_shr (v8i8 DPR:$opA), (v8i8 DPR:$opB), 15)))),
5018                (v4i32 (bitconvert (v8i16 (add (sub (zext (v8i8 DPR:$opA)),
5019                                                    (zext (v8i8 DPR:$opB))),
5020                                               (v8i16 (abd_shr (v8i8 DPR:$opA), (v8i8 DPR:$opB), 15))))))),
5021           (VABDLuv8i16 DPR:$opA, DPR:$opB)>;
5022
5023 def : Pat<(xor (v4i32 (abd_shr (v4i16 DPR:$opA), (v4i16 DPR:$opB), 31)),
5024                (v4i32 (add (sub (zext (v4i16 DPR:$opA)),
5025                                 (zext (v4i16 DPR:$opB))),
5026                            (abd_shr (v4i16 DPR:$opA), (v4i16 DPR:$opB), 31)))),
5027           (VABDLuv4i32 DPR:$opA, DPR:$opB)>;
5028
5029 def : Pat<(xor (v4i32 (bitconvert (v2i64 (abd_shr (v2i32 DPR:$opA), (v2i32 DPR:$opB), 63)))),
5030                (v4i32 (bitconvert (v2i64 (add (sub (zext (v2i32 DPR:$opA)),
5031                                                    (zext (v2i32 DPR:$opB))),
5032                                          (abd_shr (v2i32 DPR:$opA), (v2i32 DPR:$opB), 63)))))),
5033           (VABDLuv2i64 DPR:$opA, DPR:$opB)>;
5034
5035 //   VABA     : Vector Absolute Difference and Accumulate
5036 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
5037                              "vaba", "s", int_arm_neon_vabds, add>;
5038 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
5039                              "vaba", "u", int_arm_neon_vabdu, add>;
5040
5041 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
5042 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
5043                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
5044 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
5045                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
5046
5047 // Vector Maximum and Minimum.
5048
5049 //   VMAX     : Vector Maximum
5050 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
5051                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
5052                            "vmax", "s", smax, 1>;
5053 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
5054                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
5055                            "vmax", "u", umax, 1>;
5056 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
5057                         "vmax", "f32",
5058                         v2f32, v2f32, fmaxnan, 1>;
5059 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
5060                         "vmax", "f32",
5061                         v4f32, v4f32, fmaxnan, 1>;
5062
5063 // VMAXNM
5064 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
5065   def VMAXNMND  : N3VDIntnp<0b00110, 0b00, 0b1111, 0, 1,
5066                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
5067                             v2f32, v2f32, fmaxnum, 1>,
5068                             Requires<[HasV8, HasNEON]>;
5069   def VMAXNMNQ  : N3VQIntnp<0b00110, 0b00, 0b1111, 1, 1,
5070                             N3RegFrm, NoItinerary, "vmaxnm", "f32",
5071                             v4f32, v4f32, fmaxnum, 1>,
5072                             Requires<[HasV8, HasNEON]>;
5073 }
5074
5075 //   VMIN     : Vector Minimum
5076 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
5077                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
5078                            "vmin", "s", smin, 1>;
5079 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
5080                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
5081                            "vmin", "u", umin, 1>;
5082 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
5083                         "vmin", "f32",
5084                         v2f32, v2f32, fminnan, 1>;
5085 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
5086                         "vmin", "f32",
5087                         v4f32, v4f32, fminnan, 1>;
5088
5089 // VMINNM
5090 let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
5091   def VMINNMND  : N3VDIntnp<0b00110, 0b10, 0b1111, 0, 1,
5092                             N3RegFrm, NoItinerary, "vminnm", "f32",
5093                             v2f32, v2f32, fminnum, 1>,
5094                             Requires<[HasV8, HasNEON]>;
5095   def VMINNMNQ  : N3VQIntnp<0b00110, 0b10, 0b1111, 1, 1,
5096                             N3RegFrm, NoItinerary, "vminnm", "f32",
5097                             v4f32, v4f32, fminnum, 1>,
5098                             Requires<[HasV8, HasNEON]>;
5099 }
5100
5101 // Vector Pairwise Operations.
5102
5103 //   VPADD    : Vector Pairwise Add
5104 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
5105                         "vpadd", "i8",
5106                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
5107 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
5108                         "vpadd", "i16",
5109                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
5110 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
5111                         "vpadd", "i32",
5112                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
5113 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
5114                         IIC_VPBIND, "vpadd", "f32",
5115                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
5116
5117 //   VPADDL   : Vector Pairwise Add Long
5118 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
5119                              int_arm_neon_vpaddls>;
5120 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
5121                              int_arm_neon_vpaddlu>;
5122
5123 //   VPADAL   : Vector Pairwise Add and Accumulate Long
5124 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
5125                               int_arm_neon_vpadals>;
5126 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
5127                               int_arm_neon_vpadalu>;
5128
5129 //   VPMAX    : Vector Pairwise Maximum
5130 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
5131                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
5132 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
5133                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
5134 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
5135                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
5136 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
5137                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
5138 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
5139                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
5140 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
5141                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
5142 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
5143                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
5144
5145 //   VPMIN    : Vector Pairwise Minimum
5146 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
5147                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
5148 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
5149                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
5150 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
5151                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
5152 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
5153                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
5154 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
5155                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
5156 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
5157                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
5158 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
5159                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
5160
5161 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
5162
5163 //   VRECPE   : Vector Reciprocal Estimate
5164 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
5165                         IIC_VUNAD, "vrecpe", "u32",
5166                         v2i32, v2i32, int_arm_neon_vrecpe>;
5167 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
5168                         IIC_VUNAQ, "vrecpe", "u32",
5169                         v4i32, v4i32, int_arm_neon_vrecpe>;
5170 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
5171                         IIC_VUNAD, "vrecpe", "f32",
5172                         v2f32, v2f32, int_arm_neon_vrecpe>;
5173 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
5174                         IIC_VUNAQ, "vrecpe", "f32",
5175                         v4f32, v4f32, int_arm_neon_vrecpe>;
5176
5177 //   VRECPS   : Vector Reciprocal Step
5178 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
5179                         IIC_VRECSD, "vrecps", "f32",
5180                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
5181 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
5182                         IIC_VRECSQ, "vrecps", "f32",
5183                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
5184
5185 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
5186 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
5187                          IIC_VUNAD, "vrsqrte", "u32",
5188                          v2i32, v2i32, int_arm_neon_vrsqrte>;
5189 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
5190                          IIC_VUNAQ, "vrsqrte", "u32",
5191                          v4i32, v4i32, int_arm_neon_vrsqrte>;
5192 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
5193                          IIC_VUNAD, "vrsqrte", "f32",
5194                          v2f32, v2f32, int_arm_neon_vrsqrte>;
5195 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
5196                          IIC_VUNAQ, "vrsqrte", "f32",
5197                          v4f32, v4f32, int_arm_neon_vrsqrte>;
5198
5199 //   VRSQRTS  : Vector Reciprocal Square Root Step
5200 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
5201                         IIC_VRECSD, "vrsqrts", "f32",
5202                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
5203 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
5204                         IIC_VRECSQ, "vrsqrts", "f32",
5205                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
5206
5207 // Vector Shifts.
5208
5209 //   VSHL     : Vector Shift
5210 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
5211                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
5212                             "vshl", "s", int_arm_neon_vshifts>;
5213 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
5214                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
5215                             "vshl", "u", int_arm_neon_vshiftu>;
5216
5217 //   VSHL     : Vector Shift Left (Immediate)
5218 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
5219
5220 //   VSHR     : Vector Shift Right (Immediate)
5221 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", "VSHRs",
5222                             NEONvshrs>;
5223 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", "VSHRu",
5224                             NEONvshru>;
5225
5226 //   VSHLL    : Vector Shift Left Long
5227 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s",
5228   PatFrag<(ops node:$LHS, node:$RHS), (NEONvshl (sext node:$LHS), node:$RHS)>>;
5229 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u",
5230   PatFrag<(ops node:$LHS, node:$RHS), (NEONvshl (zext node:$LHS), node:$RHS)>>;
5231
5232 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
5233 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
5234                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
5235                 ValueType OpTy, Operand ImmTy>
5236   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
5237            ResTy, OpTy, ImmTy, null_frag> {
5238   let Inst{21-16} = op21_16;
5239   let DecoderMethod = "DecodeVSHLMaxInstruction";
5240 }
5241 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
5242                           v8i16, v8i8, imm8>;
5243 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
5244                           v4i32, v4i16, imm16>;
5245 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
5246                           v2i64, v2i32, imm32>;
5247
5248 def : Pat<(v8i16 (NEONvshl (zext (v8i8 DPR:$Rn)), (i32 8))),
5249           (VSHLLi8 DPR:$Rn, 8)>;
5250 def : Pat<(v4i32 (NEONvshl (zext (v4i16 DPR:$Rn)), (i32 16))),
5251           (VSHLLi16 DPR:$Rn, 16)>;
5252 def : Pat<(v2i64 (NEONvshl (zext (v2i32 DPR:$Rn)), (i32 32))),
5253           (VSHLLi32 DPR:$Rn, 32)>;
5254 def : Pat<(v8i16 (NEONvshl (sext (v8i8 DPR:$Rn)), (i32 8))),
5255           (VSHLLi8 DPR:$Rn, 8)>;
5256 def : Pat<(v4i32 (NEONvshl (sext (v4i16 DPR:$Rn)), (i32 16))),
5257           (VSHLLi16 DPR:$Rn, 16)>;
5258 def : Pat<(v2i64 (NEONvshl (sext (v2i32 DPR:$Rn)), (i32 32))),
5259           (VSHLLi32 DPR:$Rn, 32)>;
5260
5261 //   VSHRN    : Vector Shift Right and Narrow
5262 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
5263                            PatFrag<(ops node:$Rn, node:$amt),
5264                                    (trunc (NEONvshrs node:$Rn, node:$amt))>>;
5265
5266 def : Pat<(v8i8 (trunc (NEONvshru (v8i16 QPR:$Vn), shr_imm8:$amt))),
5267           (VSHRNv8i8 QPR:$Vn, shr_imm8:$amt)>;
5268 def : Pat<(v4i16 (trunc (NEONvshru (v4i32 QPR:$Vn), shr_imm16:$amt))),
5269           (VSHRNv4i16 QPR:$Vn, shr_imm16:$amt)>;
5270 def : Pat<(v2i32 (trunc (NEONvshru (v2i64 QPR:$Vn), shr_imm32:$amt))),
5271           (VSHRNv2i32 QPR:$Vn, shr_imm32:$amt)>;
5272
5273 //   VRSHL    : Vector Rounding Shift
5274 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
5275                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5276                             "vrshl", "s", int_arm_neon_vrshifts>;
5277 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
5278                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5279                             "vrshl", "u", int_arm_neon_vrshiftu>;
5280 //   VRSHR    : Vector Rounding Shift Right
5281 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", "VRSHRs",
5282                             NEONvrshrs>;
5283 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", "VRSHRu",
5284                             NEONvrshru>;
5285
5286 //   VRSHRN   : Vector Rounding Shift Right and Narrow
5287 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
5288                            NEONvrshrn>;
5289
5290 //   VQSHL    : Vector Saturating Shift
5291 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
5292                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5293                             "vqshl", "s", int_arm_neon_vqshifts>;
5294 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
5295                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5296                             "vqshl", "u", int_arm_neon_vqshiftu>;
5297 //   VQSHL    : Vector Saturating Shift Left (Immediate)
5298 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
5299 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
5300
5301 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
5302 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
5303
5304 //   VQSHRN   : Vector Saturating Shift Right and Narrow
5305 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
5306                            NEONvqshrns>;
5307 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
5308                            NEONvqshrnu>;
5309
5310 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
5311 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
5312                            NEONvqshrnsu>;
5313
5314 //   VQRSHL   : Vector Saturating Rounding Shift
5315 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
5316                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5317                             "vqrshl", "s", int_arm_neon_vqrshifts>;
5318 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
5319                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
5320                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
5321
5322 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
5323 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
5324                            NEONvqrshrns>;
5325 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
5326                            NEONvqrshrnu>;
5327
5328 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
5329 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
5330                            NEONvqrshrnsu>;
5331
5332 //   VSRA     : Vector Shift Right and Accumulate
5333 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
5334 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
5335 //   VRSRA    : Vector Rounding Shift Right and Accumulate
5336 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
5337 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
5338
5339 //   VSLI     : Vector Shift Left and Insert
5340 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
5341
5342 //   VSRI     : Vector Shift Right and Insert
5343 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
5344
5345 // Vector Absolute and Saturating Absolute.
5346
5347 //   VABS     : Vector Absolute Value
5348 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
5349                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
5350                            int_arm_neon_vabs>;
5351 def  VABSfd   : N2VD<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
5352                      "vabs", "f32",
5353                      v2f32, v2f32, fabs>;
5354 def  VABSfq   : N2VQ<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
5355                      "vabs", "f32",
5356                       v4f32, v4f32, fabs>;
5357
5358 def : Pat<(xor (v2i32 (bitconvert (v8i8 (NEONvshrs DPR:$src, (i32 7))))),
5359                (v2i32 (bitconvert (v8i8 (add DPR:$src,
5360                                              (NEONvshrs DPR:$src, (i32 7))))))),
5361           (VABSv8i8 DPR:$src)>;
5362 def : Pat<(xor (v2i32 (bitconvert (v4i16 (NEONvshrs DPR:$src, (i32 15))))),
5363                (v2i32 (bitconvert (v4i16 (add DPR:$src,
5364                                             (NEONvshrs DPR:$src, (i32 15))))))),
5365           (VABSv4i16 DPR:$src)>;
5366 def : Pat<(xor (v2i32 (NEONvshrs DPR:$src, (i32 31))),
5367                (v2i32 (add DPR:$src, (NEONvshrs DPR:$src, (i32 31))))),
5368           (VABSv2i32 DPR:$src)>;
5369 def : Pat<(xor (v4i32 (bitconvert (v16i8 (NEONvshrs QPR:$src, (i32 7))))),
5370                (v4i32 (bitconvert (v16i8 (add QPR:$src,
5371                                              (NEONvshrs QPR:$src, (i32 7))))))),
5372           (VABSv16i8 QPR:$src)>;
5373 def : Pat<(xor (v4i32 (bitconvert (v8i16 (NEONvshrs QPR:$src, (i32 15))))),
5374                (v4i32 (bitconvert (v8i16 (add QPR:$src,
5375                                             (NEONvshrs QPR:$src, (i32 15))))))),
5376           (VABSv8i16 QPR:$src)>;
5377 def : Pat<(xor (v4i32 (NEONvshrs QPR:$src, (i32 31))),
5378                (v4i32 (add QPR:$src, (NEONvshrs QPR:$src, (i32 31))))),
5379           (VABSv4i32 QPR:$src)>;
5380
5381 //   VQABS    : Vector Saturating Absolute Value
5382 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
5383                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
5384                            int_arm_neon_vqabs>;
5385
5386 // Vector Negate.
5387
5388 def vnegd  : PatFrag<(ops node:$in),
5389                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
5390 def vnegq  : PatFrag<(ops node:$in),
5391                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
5392
5393 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
5394   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
5395         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
5396         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
5397 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
5398   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
5399         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
5400         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
5401
5402 //   VNEG     : Vector Negate (integer)
5403 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
5404 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
5405 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
5406 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
5407 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
5408 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
5409
5410 //   VNEG     : Vector Negate (floating-point)
5411 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
5412                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
5413                     "vneg", "f32", "$Vd, $Vm", "",
5414                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
5415 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
5416                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
5417                     "vneg", "f32", "$Vd, $Vm", "",
5418                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
5419
5420 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
5421 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
5422 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
5423 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
5424 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
5425 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
5426
5427 //   VQNEG    : Vector Saturating Negate
5428 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
5429                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
5430                            int_arm_neon_vqneg>;
5431
5432 // Vector Bit Counting Operations.
5433
5434 //   VCLS     : Vector Count Leading Sign Bits
5435 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
5436                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
5437                            int_arm_neon_vcls>;
5438 //   VCLZ     : Vector Count Leading Zeros
5439 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
5440                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
5441                            ctlz>;
5442 //   VCNT     : Vector Count One Bits
5443 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5444                         IIC_VCNTiD, "vcnt", "8",
5445                         v8i8, v8i8, ctpop>;
5446 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
5447                         IIC_VCNTiQ, "vcnt", "8",
5448                         v16i8, v16i8, ctpop>;
5449
5450 // Vector Swap
5451 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
5452                      (outs DPR:$Vd, DPR:$Vm), (ins DPR:$in1, DPR:$in2),
5453                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5454                      []>;
5455 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
5456                      (outs QPR:$Vd, QPR:$Vm), (ins QPR:$in1, QPR:$in2),
5457                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
5458                      []>;
5459
5460 // Vector Move Operations.
5461
5462 //   VMOV     : Vector Move (Register)
5463 def : NEONInstAlias<"vmov${p} $Vd, $Vm",
5464                     (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
5465 def : NEONInstAlias<"vmov${p} $Vd, $Vm",
5466                     (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
5467
5468 //   VMOV     : Vector Move (Immediate)
5469
5470 let isReMaterializable = 1 in {
5471 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
5472                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5473                          "vmov", "i8", "$Vd, $SIMM", "",
5474                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
5475 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
5476                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
5477                          "vmov", "i8", "$Vd, $SIMM", "",
5478                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
5479
5480 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
5481                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5482                          "vmov", "i16", "$Vd, $SIMM", "",
5483                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
5484   let Inst{9} = SIMM{9};
5485 }
5486
5487 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
5488                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
5489                          "vmov", "i16", "$Vd, $SIMM", "",
5490                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
5491  let Inst{9} = SIMM{9};
5492 }
5493
5494 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
5495                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5496                          "vmov", "i32", "$Vd, $SIMM", "",
5497                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
5498   let Inst{11-8} = SIMM{11-8};
5499 }
5500
5501 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
5502                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
5503                          "vmov", "i32", "$Vd, $SIMM", "",
5504                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
5505   let Inst{11-8} = SIMM{11-8};
5506 }
5507
5508 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
5509                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5510                          "vmov", "i64", "$Vd, $SIMM", "",
5511                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
5512 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
5513                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
5514                          "vmov", "i64", "$Vd, $SIMM", "",
5515                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
5516
5517 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
5518                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5519                          "vmov", "f32", "$Vd, $SIMM", "",
5520                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
5521 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
5522                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
5523                          "vmov", "f32", "$Vd, $SIMM", "",
5524                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
5525 } // isReMaterializable
5526
5527 // Add support for bytes replication feature, so it could be GAS compatible.
5528 // E.g. instructions below:
5529 // "vmov.i32 d0, 0xffffffff"
5530 // "vmov.i32 d0, 0xabababab"
5531 // "vmov.i16 d0, 0xabab"
5532 // are incorrect, but we could deal with such cases.
5533 // For last two instructions, for example, it should emit:
5534 // "vmov.i8 d0, 0xab"
5535 def : NEONInstAlias<"vmov${p}.i16 $Vd, $Vm",
5536                     (VMOVv8i8 DPR:$Vd, nImmVMOVI16ByteReplicate:$Vm, pred:$p)>;
5537 def : NEONInstAlias<"vmov${p}.i32 $Vd, $Vm",
5538                     (VMOVv8i8 DPR:$Vd, nImmVMOVI32ByteReplicate:$Vm, pred:$p)>;
5539 def : NEONInstAlias<"vmov${p}.i16 $Vd, $Vm",
5540                     (VMOVv16i8 QPR:$Vd, nImmVMOVI16ByteReplicate:$Vm, pred:$p)>;
5541 def : NEONInstAlias<"vmov${p}.i32 $Vd, $Vm",
5542                     (VMOVv16i8 QPR:$Vd, nImmVMOVI32ByteReplicate:$Vm, pred:$p)>;
5543
5544 // Also add same support for VMVN instructions. So instruction:
5545 // "vmvn.i32 d0, 0xabababab"
5546 // actually means:
5547 // "vmov.i8 d0, 0x54"
5548 def : NEONInstAlias<"vmvn${p}.i16 $Vd, $Vm",
5549                     (VMOVv8i8 DPR:$Vd, nImmVMVNI16ByteReplicate:$Vm, pred:$p)>;
5550 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $Vm",
5551                     (VMOVv8i8 DPR:$Vd, nImmVMVNI32ByteReplicate:$Vm, pred:$p)>;
5552 def : NEONInstAlias<"vmvn${p}.i16 $Vd, $Vm",
5553                     (VMOVv16i8 QPR:$Vd, nImmVMVNI16ByteReplicate:$Vm, pred:$p)>;
5554 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $Vm",
5555                     (VMOVv16i8 QPR:$Vd, nImmVMVNI32ByteReplicate:$Vm, pred:$p)>;
5556
5557 // On some CPUs the two instructions "vmov.i32 dD, #0" and "vmov.i32 qD, #0"
5558 // require zero cycles to execute so they should be used wherever possible for
5559 // setting a register to zero.
5560
5561 // Even without these pseudo-insts we would probably end up with the correct
5562 // instruction, but we could not mark the general ones with "isAsCheapAsAMove"
5563 // since they are sometimes rather expensive (in general).
5564
5565 let AddedComplexity = 50, isAsCheapAsAMove = 1, isReMaterializable = 1 in {
5566   def VMOVD0 : ARMPseudoExpand<(outs DPR:$Vd), (ins), 4, IIC_VMOVImm,
5567                                [(set DPR:$Vd, (v2i32 NEONimmAllZerosV))],
5568                                (VMOVv2i32 DPR:$Vd, 0, (ops 14, zero_reg))>,
5569                Requires<[HasZCZ]>;
5570   def VMOVQ0 : ARMPseudoExpand<(outs QPR:$Vd), (ins), 4, IIC_VMOVImm,
5571                                [(set QPR:$Vd, (v4i32 NEONimmAllZerosV))],
5572                                (VMOVv4i32 QPR:$Vd, 0, (ops 14, zero_reg))>,
5573                Requires<[HasZCZ]>;
5574 }
5575
5576 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
5577
5578 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
5579                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5580                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
5581                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
5582                                            imm:$lane))]> {
5583   let Inst{21}  = lane{2};
5584   let Inst{6-5} = lane{1-0};
5585 }
5586 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
5587                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5588                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
5589                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
5590                                            imm:$lane))]> {
5591   let Inst{21} = lane{1};
5592   let Inst{6}  = lane{0};
5593 }
5594 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
5595                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
5596                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
5597                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
5598                                            imm:$lane))]> {
5599   let Inst{21}  = lane{2};
5600   let Inst{6-5} = lane{1-0};
5601 }
5602 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
5603                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
5604                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
5605                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
5606                                            imm:$lane))]> {
5607   let Inst{21} = lane{1};
5608   let Inst{6}  = lane{0};
5609 }
5610 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
5611                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
5612                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
5613                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
5614                                            imm:$lane))]>,
5615                 Requires<[HasVFP2, HasFastVGETLNi32]> {
5616   let Inst{21} = lane{0};
5617 }
5618 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
5619 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
5620           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5621                            (DSubReg_i8_reg imm:$lane))),
5622                      (SubReg_i8_lane imm:$lane))>;
5623 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
5624           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5625                              (DSubReg_i16_reg imm:$lane))),
5626                      (SubReg_i16_lane imm:$lane))>;
5627 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
5628           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
5629                            (DSubReg_i8_reg imm:$lane))),
5630                      (SubReg_i8_lane imm:$lane))>;
5631 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
5632           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
5633                              (DSubReg_i16_reg imm:$lane))),
5634                      (SubReg_i16_lane imm:$lane))>;
5635 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5636           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
5637                              (DSubReg_i32_reg imm:$lane))),
5638                      (SubReg_i32_lane imm:$lane))>,
5639       Requires<[HasNEON, HasFastVGETLNi32]>;
5640 def : Pat<(extractelt (v2i32 DPR:$src), imm:$lane),
5641           (COPY_TO_REGCLASS
5642             (i32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5643       Requires<[HasNEON, HasSlowVGETLNi32]>;
5644 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
5645           (COPY_TO_REGCLASS
5646             (i32 (EXTRACT_SUBREG QPR:$src, (SSubReg_f32_reg imm:$lane))), GPR)>,
5647       Requires<[HasNEON, HasSlowVGETLNi32]>;
5648 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
5649           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
5650                           (SSubReg_f32_reg imm:$src2))>;
5651 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
5652           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
5653                           (SSubReg_f32_reg imm:$src2))>;
5654 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
5655 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5656 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
5657           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
5658
5659
5660 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
5661
5662 let Constraints = "$src1 = $V" in {
5663 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
5664                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
5665                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
5666                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
5667                                            GPR:$R, imm:$lane))]> {
5668   let Inst{21}  = lane{2};
5669   let Inst{6-5} = lane{1-0};
5670 }
5671 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
5672                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
5673                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
5674                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
5675                                            GPR:$R, imm:$lane))]> {
5676   let Inst{21} = lane{1};
5677   let Inst{6}  = lane{0};
5678 }
5679 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
5680                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
5681                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
5682                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
5683                                            GPR:$R, imm:$lane))]>,
5684                 Requires<[HasVFP2]> {
5685   let Inst{21} = lane{0};
5686   // This instruction is equivalent as
5687   // $V = INSERT_SUBREG $src1, $R, translateImmToSubIdx($imm)
5688   let isInsertSubreg = 1;
5689 }
5690 }
5691 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
5692           (v16i8 (INSERT_SUBREG QPR:$src1,
5693                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
5694                                    (DSubReg_i8_reg imm:$lane))),
5695                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
5696                   (DSubReg_i8_reg imm:$lane)))>;
5697 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
5698           (v8i16 (INSERT_SUBREG QPR:$src1,
5699                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
5700                                      (DSubReg_i16_reg imm:$lane))),
5701                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
5702                   (DSubReg_i16_reg imm:$lane)))>;
5703 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
5704           (v4i32 (INSERT_SUBREG QPR:$src1,
5705                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
5706                                      (DSubReg_i32_reg imm:$lane))),
5707                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
5708                   (DSubReg_i32_reg imm:$lane)))>;
5709
5710 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
5711           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
5712                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5713 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
5714           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
5715                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5716
5717 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5718 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5719 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5720           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5721
5722 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
5723           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5724 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
5725           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
5726 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
5727           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5728
5729 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
5730           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5731 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
5732           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5733 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
5734           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5735
5736 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
5737           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5738                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5739                          dsub_0)>;
5740 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
5741           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
5742                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5743                          dsub_0)>;
5744 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
5745           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
5746                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5747                          dsub_0)>;
5748
5749 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
5750
5751 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5752   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
5753           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5754           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5755 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5756   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
5757           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5758           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5759
5760 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
5761 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
5762 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>,
5763                 Requires<[HasNEON, HasFastVDUP32]>;
5764 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
5765 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
5766 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
5767
5768 // NEONvdup patterns for uarchs with fast VDUP.32.
5769 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>,
5770       Requires<[HasNEON,HasFastVDUP32]>;
5771 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
5772
5773 // NEONvdup patterns for uarchs with slow VDUP.32 - use VMOVDRR instead.
5774 def : Pat<(v2i32 (NEONvdup (i32 GPR:$R))), (VMOVDRR GPR:$R, GPR:$R)>,
5775       Requires<[HasNEON,HasSlowVDUP32]>;
5776 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VMOVDRR GPR:$R, GPR:$R)>,
5777       Requires<[HasNEON,HasSlowVDUP32]>;
5778
5779 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
5780
5781 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
5782               ValueType Ty, Operand IdxTy>
5783   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5784               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
5785               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
5786
5787 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
5788               ValueType ResTy, ValueType OpTy, Operand IdxTy>
5789   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5790               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
5791               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
5792                                       VectorIndex32:$lane)))]>;
5793
5794 // Inst{19-16} is partially specified depending on the element size.
5795
5796 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
5797   bits<3> lane;
5798   let Inst{19-17} = lane{2-0};
5799 }
5800 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
5801   bits<2> lane;
5802   let Inst{19-18} = lane{1-0};
5803 }
5804 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
5805   bits<1> lane;
5806   let Inst{19} = lane{0};
5807 }
5808 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
5809   bits<3> lane;
5810   let Inst{19-17} = lane{2-0};
5811 }
5812 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
5813   bits<2> lane;
5814   let Inst{19-18} = lane{1-0};
5815 }
5816 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
5817   bits<1> lane;
5818   let Inst{19} = lane{0};
5819 }
5820
5821 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5822           (VDUPLN32d DPR:$Vm, imm:$lane)>;
5823
5824 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5825           (VDUPLN32q DPR:$Vm, imm:$lane)>;
5826
5827 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
5828           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
5829                                   (DSubReg_i8_reg imm:$lane))),
5830                            (SubReg_i8_lane imm:$lane)))>;
5831 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
5832           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
5833                                     (DSubReg_i16_reg imm:$lane))),
5834                             (SubReg_i16_lane imm:$lane)))>;
5835 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
5836           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
5837                                     (DSubReg_i32_reg imm:$lane))),
5838                             (SubReg_i32_lane imm:$lane)))>;
5839 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
5840           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
5841                                    (DSubReg_i32_reg imm:$lane))),
5842                            (SubReg_i32_lane imm:$lane)))>;
5843
5844 def : Pat<(v2f32 (NEONvdup (f32 SPR:$src))),
5845           (v2f32 (VDUPLN32d (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
5846                              SPR:$src, ssub_0), (i32 0)))>;
5847 def : Pat<(v4f32 (NEONvdup (f32 SPR:$src))),
5848           (v4f32 (VDUPLN32q (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
5849                              SPR:$src, ssub_0), (i32 0)))>;
5850
5851 //   VMOVN    : Vector Narrowing Move
5852 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
5853                          "vmovn", "i", trunc>;
5854 //   VQMOVN   : Vector Saturating Narrowing Move
5855 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
5856                             "vqmovn", "s", int_arm_neon_vqmovns>;
5857 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
5858                             "vqmovn", "u", int_arm_neon_vqmovnu>;
5859 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
5860                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
5861 //   VMOVL    : Vector Lengthening Move
5862 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
5863 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
5864 def : Pat<(v8i16 (anyext (v8i8 DPR:$Vm))), (VMOVLuv8i16 DPR:$Vm)>;
5865 def : Pat<(v4i32 (anyext (v4i16 DPR:$Vm))), (VMOVLuv4i32 DPR:$Vm)>;
5866 def : Pat<(v2i64 (anyext (v2i32 DPR:$Vm))), (VMOVLuv2i64 DPR:$Vm)>;
5867
5868 // Vector Conversions.
5869
5870 //   VCVT     : Vector Convert Between Floating-Point and Integers
5871 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5872                      v2i32, v2f32, fp_to_sint>;
5873 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5874                      v2i32, v2f32, fp_to_uint>;
5875 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5876                      v2f32, v2i32, sint_to_fp>;
5877 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5878                      v2f32, v2i32, uint_to_fp>;
5879
5880 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5881                      v4i32, v4f32, fp_to_sint>;
5882 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5883                      v4i32, v4f32, fp_to_uint>;
5884 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5885                      v4f32, v4i32, sint_to_fp>;
5886 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5887                      v4f32, v4i32, uint_to_fp>;
5888
5889 // VCVT{A, N, P, M}
5890 multiclass VCVT_FPI<string op, bits<3> op10_8, SDPatternOperator IntS,
5891                     SDPatternOperator IntU> {
5892   let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
5893     def SD : N2VDIntnp<0b11, op10_8, 0, NoItinerary, !strconcat("vcvt", op),
5894                        "s32.f32", v2i32, v2f32, IntS>, Requires<[HasV8, HasNEON]>;
5895     def SQ : N2VQIntnp<0b11, op10_8, 0, NoItinerary, !strconcat("vcvt", op),
5896                        "s32.f32", v4i32, v4f32, IntS>, Requires<[HasV8, HasNEON]>;
5897     def UD : N2VDIntnp<0b11, op10_8, 1, NoItinerary, !strconcat("vcvt", op),
5898                        "u32.f32", v2i32, v2f32, IntU>, Requires<[HasV8, HasNEON]>;
5899     def UQ : N2VQIntnp<0b11, op10_8, 1, NoItinerary, !strconcat("vcvt", op),
5900                        "u32.f32", v4i32, v4f32, IntU>, Requires<[HasV8, HasNEON]>;
5901   }
5902 }
5903
5904 defm VCVTAN : VCVT_FPI<"a", 0b000, int_arm_neon_vcvtas, int_arm_neon_vcvtau>;
5905 defm VCVTNN : VCVT_FPI<"n", 0b001, int_arm_neon_vcvtns, int_arm_neon_vcvtnu>;
5906 defm VCVTPN : VCVT_FPI<"p", 0b010, int_arm_neon_vcvtps, int_arm_neon_vcvtpu>;
5907 defm VCVTMN : VCVT_FPI<"m", 0b011, int_arm_neon_vcvtms, int_arm_neon_vcvtmu>;
5908
5909 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
5910 let DecoderMethod = "DecodeVCVTD" in {
5911 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5912                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
5913 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5914                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
5915 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5916                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5917 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5918                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5919 }
5920
5921 let DecoderMethod = "DecodeVCVTQ" in {
5922 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5923                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5924 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5925                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5926 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5927                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5928 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5929                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5930 }
5931
5932 def : NEONInstAlias<"vcvt${p}.s32.f32 $Dd, $Dm, #0",
5933                     (VCVTf2sd DPR:$Dd, DPR:$Dm, pred:$p)>;
5934 def : NEONInstAlias<"vcvt${p}.u32.f32 $Dd, $Dm, #0",
5935                     (VCVTf2ud DPR:$Dd, DPR:$Dm, pred:$p)>;
5936 def : NEONInstAlias<"vcvt${p}.f32.s32 $Dd, $Dm, #0",
5937                     (VCVTs2fd DPR:$Dd, DPR:$Dm, pred:$p)>;
5938 def : NEONInstAlias<"vcvt${p}.f32.u32 $Dd, $Dm, #0",
5939                     (VCVTu2fd DPR:$Dd, DPR:$Dm, pred:$p)>;
5940
5941 def : NEONInstAlias<"vcvt${p}.s32.f32 $Qd, $Qm, #0",
5942                     (VCVTf2sq QPR:$Qd, QPR:$Qm, pred:$p)>;
5943 def : NEONInstAlias<"vcvt${p}.u32.f32 $Qd, $Qm, #0",
5944                     (VCVTf2uq QPR:$Qd, QPR:$Qm, pred:$p)>;
5945 def : NEONInstAlias<"vcvt${p}.f32.s32 $Qd, $Qm, #0",
5946                     (VCVTs2fq QPR:$Qd, QPR:$Qm, pred:$p)>;
5947 def : NEONInstAlias<"vcvt${p}.f32.u32 $Qd, $Qm, #0",
5948                     (VCVTu2fq QPR:$Qd, QPR:$Qm, pred:$p)>;
5949
5950
5951 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5952 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5953                         IIC_VUNAQ, "vcvt", "f16.f32",
5954                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5955                 Requires<[HasNEON, HasFP16]>;
5956 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5957                         IIC_VUNAQ, "vcvt", "f32.f16",
5958                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5959                 Requires<[HasNEON, HasFP16]>;
5960
5961 // Vector Reverse.
5962
5963 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5964
5965 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5966   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5967         (ins DPR:$Vm), IIC_VMOVD,
5968         OpcodeStr, Dt, "$Vd, $Vm", "",
5969         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5970 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5971   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5972         (ins QPR:$Vm), IIC_VMOVQ,
5973         OpcodeStr, Dt, "$Vd, $Vm", "",
5974         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5975
5976 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5977 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5978 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5979 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5980
5981 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5982 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5983 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5984 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5985
5986 //   VREV32   : Vector Reverse elements within 32-bit words
5987
5988 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5989   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5990         (ins DPR:$Vm), IIC_VMOVD,
5991         OpcodeStr, Dt, "$Vd, $Vm", "",
5992         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5993 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5994   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5995         (ins QPR:$Vm), IIC_VMOVQ,
5996         OpcodeStr, Dt, "$Vd, $Vm", "",
5997         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5998
5999 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
6000 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
6001
6002 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
6003 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
6004
6005 //   VREV16   : Vector Reverse elements within 16-bit halfwords
6006
6007 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
6008   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
6009         (ins DPR:$Vm), IIC_VMOVD,
6010         OpcodeStr, Dt, "$Vd, $Vm", "",
6011         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
6012 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
6013   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
6014         (ins QPR:$Vm), IIC_VMOVQ,
6015         OpcodeStr, Dt, "$Vd, $Vm", "",
6016         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
6017
6018 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
6019 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
6020
6021 // Other Vector Shuffles.
6022
6023 //  Aligned extractions: really just dropping registers
6024
6025 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
6026       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
6027              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
6028
6029 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
6030
6031 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
6032
6033 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
6034
6035 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
6036
6037 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
6038
6039
6040 //   VEXT     : Vector Extract
6041
6042
6043 // All of these have a two-operand InstAlias.
6044 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
6045 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
6046   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
6047         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
6048         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
6049         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
6050                                      (Ty DPR:$Vm), imm:$index)))]> {
6051   bits<3> index;
6052   let Inst{11} = 0b0;
6053   let Inst{10-8} = index{2-0};
6054 }
6055
6056 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
6057   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
6058         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
6059         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
6060         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
6061                                      (Ty QPR:$Vm), imm:$index)))]> {
6062   bits<4> index;
6063   let Inst{11-8} = index{3-0};
6064 }
6065 }
6066
6067 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
6068   let Inst{10-8} = index{2-0};
6069 }
6070 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
6071   let Inst{10-9} = index{1-0};
6072   let Inst{8}    = 0b0;
6073 }
6074 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
6075   let Inst{10}     = index{0};
6076   let Inst{9-8}    = 0b00;
6077 }
6078 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
6079                            (v2f32 DPR:$Vm),
6080                            (i32 imm:$index))),
6081           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
6082
6083 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
6084   let Inst{11-8} = index{3-0};
6085 }
6086 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
6087   let Inst{11-9} = index{2-0};
6088   let Inst{8}    = 0b0;
6089 }
6090 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
6091   let Inst{11-10} = index{1-0};
6092   let Inst{9-8}    = 0b00;
6093 }
6094 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
6095   let Inst{11} = index{0};
6096   let Inst{10-8}    = 0b000;
6097 }
6098 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
6099                            (v4f32 QPR:$Vm),
6100                            (i32 imm:$index))),
6101           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
6102
6103 //   VTRN     : Vector Transpose
6104
6105 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
6106 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
6107 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
6108
6109 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
6110 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
6111 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
6112
6113 //   VUZP     : Vector Unzip (Deinterleave)
6114
6115 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
6116 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
6117 // vuzp.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
6118 def : NEONInstAlias<"vuzp${p}.32 $Dd, $Dm",
6119                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
6120
6121 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
6122 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
6123 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
6124
6125 //   VZIP     : Vector Zip (Interleave)
6126
6127 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
6128 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
6129 // vzip.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
6130 def : NEONInstAlias<"vzip${p}.32 $Dd, $Dm",
6131                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
6132
6133 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
6134 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
6135 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
6136
6137 // Vector Table Lookup and Table Extension.
6138
6139 //   VTBL     : Vector Table Lookup
6140 let DecoderMethod = "DecodeTBLInstruction" in {
6141 def  VTBL1
6142   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
6143         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
6144         "vtbl", "8", "$Vd, $Vn, $Vm", "",
6145         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
6146 let hasExtraSrcRegAllocReq = 1 in {
6147 def  VTBL2
6148   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
6149         (ins VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
6150         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
6151 def  VTBL3
6152   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
6153         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
6154         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
6155 def  VTBL4
6156   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
6157         (ins VecListFourD:$Vn, DPR:$Vm),
6158         NVTBLFrm, IIC_VTB4,
6159         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
6160 } // hasExtraSrcRegAllocReq = 1
6161
6162 def  VTBL3Pseudo
6163   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
6164 def  VTBL4Pseudo
6165   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
6166
6167 //   VTBX     : Vector Table Extension
6168 def  VTBX1
6169   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
6170         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
6171         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
6172         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
6173                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
6174 let hasExtraSrcRegAllocReq = 1 in {
6175 def  VTBX2
6176   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
6177         (ins DPR:$orig, VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
6178         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
6179 def  VTBX3
6180   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
6181         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
6182         NVTBLFrm, IIC_VTBX3,
6183         "vtbx", "8", "$Vd, $Vn, $Vm",
6184         "$orig = $Vd", []>;
6185 def  VTBX4
6186   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
6187         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
6188         "vtbx", "8", "$Vd, $Vn, $Vm",
6189         "$orig = $Vd", []>;
6190 } // hasExtraSrcRegAllocReq = 1
6191
6192 def  VTBX3Pseudo
6193   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
6194                 IIC_VTBX3, "$orig = $dst", []>;
6195 def  VTBX4Pseudo
6196   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
6197                 IIC_VTBX4, "$orig = $dst", []>;
6198 } // DecoderMethod = "DecodeTBLInstruction"
6199
6200 // VRINT      : Vector Rounding
6201 multiclass VRINT_FPI<string op, bits<3> op9_7, SDPatternOperator Int> {
6202   let PostEncoderMethod = "NEONThumb2V8PostEncoder", DecoderNamespace = "v8NEON" in {
6203     def D : N2VDIntnp<0b10, 0b100, 0, NoItinerary,
6204                       !strconcat("vrint", op), "f32",
6205                       v2f32, v2f32, Int>, Requires<[HasV8, HasNEON]> {
6206       let Inst{9-7} = op9_7;
6207     }
6208     def Q : N2VQIntnp<0b10, 0b100, 0, NoItinerary,
6209                       !strconcat("vrint", op), "f32",
6210                       v4f32, v4f32, Int>, Requires<[HasV8, HasNEON]> {
6211       let Inst{9-7} = op9_7;
6212     }
6213   }
6214
6215   def : NEONInstAlias<!strconcat("vrint", op, ".f32.f32\t$Dd, $Dm"),
6216                   (!cast<Instruction>(NAME#"D") DPR:$Dd, DPR:$Dm)>;
6217   def : NEONInstAlias<!strconcat("vrint", op, ".f32.f32\t$Qd, $Qm"),
6218                   (!cast<Instruction>(NAME#"Q") QPR:$Qd, QPR:$Qm)>;
6219 }
6220
6221 defm VRINTNN : VRINT_FPI<"n", 0b000, int_arm_neon_vrintn>;
6222 defm VRINTXN : VRINT_FPI<"x", 0b001, int_arm_neon_vrintx>;
6223 defm VRINTAN : VRINT_FPI<"a", 0b010, int_arm_neon_vrinta>;
6224 defm VRINTZN : VRINT_FPI<"z", 0b011, int_arm_neon_vrintz>;
6225 defm VRINTMN : VRINT_FPI<"m", 0b101, int_arm_neon_vrintm>;
6226 defm VRINTPN : VRINT_FPI<"p", 0b111, int_arm_neon_vrintp>;
6227
6228 // Cryptography instructions
6229 let PostEncoderMethod = "NEONThumb2DataIPostEncoder",
6230     DecoderNamespace = "v8Crypto", hasSideEffects = 0 in {
6231   class AES<string op, bit op7, bit op6, SDPatternOperator Int>
6232     : N2VQIntXnp<0b00, 0b00, 0b011, op6, op7, NoItinerary,
6233                  !strconcat("aes", op), "8", v16i8, v16i8, Int>,
6234       Requires<[HasV8, HasCrypto]>;
6235   class AES2Op<string op, bit op7, bit op6, SDPatternOperator Int>
6236     : N2VQIntX2np<0b00, 0b00, 0b011, op6, op7, NoItinerary,
6237                  !strconcat("aes", op), "8", v16i8, v16i8, Int>,
6238       Requires<[HasV8, HasCrypto]>;
6239   class N2SHA<string op, bits<2> op17_16, bits<3> op10_8, bit op7, bit op6,
6240               SDPatternOperator Int>
6241     : N2VQIntXnp<0b10, op17_16, op10_8, op6, op7, NoItinerary,
6242                  !strconcat("sha", op), "32", v4i32, v4i32, Int>,
6243       Requires<[HasV8, HasCrypto]>;
6244   class N2SHA2Op<string op, bits<2> op17_16, bits<3> op10_8, bit op7, bit op6,
6245               SDPatternOperator Int>
6246     : N2VQIntX2np<0b10, op17_16, op10_8, op6, op7, NoItinerary,
6247                  !strconcat("sha", op), "32", v4i32, v4i32, Int>,
6248       Requires<[HasV8, HasCrypto]>;
6249   class N3SHA3Op<string op, bits<5> op27_23, bits<2> op21_20, SDPatternOperator Int>
6250     : N3VQInt3np<op27_23, op21_20, 0b1100, 1, 0, N3RegFrm, NoItinerary,
6251                 !strconcat("sha", op), "32", v4i32, v4i32, Int, 0>,
6252       Requires<[HasV8, HasCrypto]>;
6253 }
6254
6255 def AESD : AES2Op<"d", 0, 1, int_arm_neon_aesd>;
6256 def AESE : AES2Op<"e", 0, 0, int_arm_neon_aese>;
6257 def AESIMC : AES<"imc", 1, 1, int_arm_neon_aesimc>;
6258 def AESMC : AES<"mc", 1, 0, int_arm_neon_aesmc>;
6259
6260 def SHA1H : N2SHA<"1h", 0b01, 0b010, 1, 1, null_frag>;
6261 def SHA1SU1 : N2SHA2Op<"1su1", 0b10, 0b011, 1, 0, int_arm_neon_sha1su1>;
6262 def SHA256SU0 : N2SHA2Op<"256su0", 0b10, 0b011, 1, 1, int_arm_neon_sha256su0>;
6263 def SHA1C : N3SHA3Op<"1c", 0b00100, 0b00, null_frag>;
6264 def SHA1M : N3SHA3Op<"1m", 0b00100, 0b10, null_frag>;
6265 def SHA1P : N3SHA3Op<"1p", 0b00100, 0b01, null_frag>;
6266 def SHA1SU0 : N3SHA3Op<"1su0", 0b00100, 0b11, int_arm_neon_sha1su0>;
6267 def SHA256H : N3SHA3Op<"256h", 0b00110, 0b00, int_arm_neon_sha256h>;
6268 def SHA256H2 : N3SHA3Op<"256h2", 0b00110, 0b01, int_arm_neon_sha256h2>;
6269 def SHA256SU1 : N3SHA3Op<"256su1", 0b00110, 0b10, int_arm_neon_sha256su1>;
6270
6271 def : Pat<(i32 (int_arm_neon_sha1h i32:$Rn)),
6272           (COPY_TO_REGCLASS (f32 (EXTRACT_SUBREG
6273               (SHA1H (SUBREG_TO_REG (i64 0),
6274                                     (f32 (COPY_TO_REGCLASS i32:$Rn, SPR)),
6275                                     ssub_0)),
6276               ssub_0)), GPR)>;
6277
6278 def : Pat<(v4i32 (int_arm_neon_sha1c v4i32:$hash_abcd, i32:$hash_e, v4i32:$wk)),
6279           (SHA1C v4i32:$hash_abcd,
6280                  (SUBREG_TO_REG (i64 0),
6281                                 (f32 (COPY_TO_REGCLASS i32:$hash_e, SPR)),
6282                                 ssub_0),
6283                  v4i32:$wk)>;
6284
6285 def : Pat<(v4i32 (int_arm_neon_sha1m v4i32:$hash_abcd, i32:$hash_e, v4i32:$wk)),
6286           (SHA1M v4i32:$hash_abcd,
6287                  (SUBREG_TO_REG (i64 0),
6288                                 (f32 (COPY_TO_REGCLASS i32:$hash_e, SPR)),
6289                                 ssub_0),
6290                  v4i32:$wk)>;
6291
6292 def : Pat<(v4i32 (int_arm_neon_sha1p v4i32:$hash_abcd, i32:$hash_e, v4i32:$wk)),
6293           (SHA1P v4i32:$hash_abcd,
6294                  (SUBREG_TO_REG (i64 0),
6295                                 (f32 (COPY_TO_REGCLASS i32:$hash_e, SPR)),
6296                                 ssub_0),
6297                  v4i32:$wk)>;
6298
6299 //===----------------------------------------------------------------------===//
6300 // NEON instructions for single-precision FP math
6301 //===----------------------------------------------------------------------===//
6302
6303 class N2VSPat<SDNode OpNode, NeonI Inst>
6304   : NEONFPPat<(f32 (OpNode SPR:$a)),
6305               (EXTRACT_SUBREG
6306                (v2f32 (COPY_TO_REGCLASS (Inst
6307                 (INSERT_SUBREG
6308                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
6309                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
6310
6311 class N3VSPat<SDNode OpNode, NeonI Inst>
6312   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
6313               (EXTRACT_SUBREG
6314                (v2f32 (COPY_TO_REGCLASS (Inst
6315                 (INSERT_SUBREG
6316                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
6317                  SPR:$a, ssub_0),
6318                 (INSERT_SUBREG
6319                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
6320                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
6321
6322 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
6323   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
6324               (EXTRACT_SUBREG
6325                (v2f32 (COPY_TO_REGCLASS (Inst
6326                 (INSERT_SUBREG
6327                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
6328                  SPR:$acc, ssub_0),
6329                 (INSERT_SUBREG
6330                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
6331                  SPR:$a, ssub_0),
6332                 (INSERT_SUBREG
6333                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
6334                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
6335
6336 class NVCVTIFPat<SDNode OpNode, NeonI Inst>
6337   : NEONFPPat<(f32 (OpNode GPR:$a)),
6338               (f32 (EXTRACT_SUBREG
6339                      (v2f32 (Inst
6340                        (INSERT_SUBREG
6341                          (v2f32 (IMPLICIT_DEF)),
6342                          (i32 (COPY_TO_REGCLASS GPR:$a, SPR)), ssub_0))),
6343                      ssub_0))>;
6344 class NVCVTFIPat<SDNode OpNode, NeonI Inst>
6345   : NEONFPPat<(i32 (OpNode SPR:$a)),
6346               (i32 (EXTRACT_SUBREG
6347                      (v2f32 (Inst (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)),
6348                                                  SPR:$a, ssub_0))),
6349                      ssub_0))>;
6350
6351 def : N3VSPat<fadd, VADDfd>;
6352 def : N3VSPat<fsub, VSUBfd>;
6353 def : N3VSPat<fmul, VMULfd>;
6354 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
6355       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
6356 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
6357       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
6358 def : N3VSMulOpPat<fmul, fadd, VFMAfd>,
6359       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
6360 def : N3VSMulOpPat<fmul, fsub, VFMSfd>,
6361       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
6362 def : N2VSPat<fabs, VABSfd>;
6363 def : N2VSPat<fneg, VNEGfd>;
6364 def : N3VSPat<fmaxnan, VMAXfd>, Requires<[HasNEON]>;
6365 def : N3VSPat<fminnan, VMINfd>, Requires<[HasNEON]>;
6366 def : NVCVTFIPat<fp_to_sint, VCVTf2sd>;
6367 def : NVCVTFIPat<fp_to_uint, VCVTf2ud>;
6368 def : NVCVTIFPat<sint_to_fp, VCVTs2fd>;
6369 def : NVCVTIFPat<uint_to_fp, VCVTu2fd>;
6370
6371 // NEON doesn't have any f64 conversions, so provide patterns to make
6372 // sure the VFP conversions match when extracting from a vector.
6373 def : VFPPat<(f64 (sint_to_fp (extractelt (v2i32 DPR:$src), imm:$lane))),
6374              (VSITOD (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane)))>;
6375 def : VFPPat<(f64 (sint_to_fp (extractelt (v4i32 QPR:$src), imm:$lane))),
6376              (VSITOD (EXTRACT_SUBREG QPR:$src, (SSubReg_f32_reg imm:$lane)))>;
6377 def : VFPPat<(f64 (uint_to_fp (extractelt (v2i32 DPR:$src), imm:$lane))),
6378              (VUITOD (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane)))>;
6379 def : VFPPat<(f64 (uint_to_fp (extractelt (v4i32 QPR:$src), imm:$lane))),
6380              (VUITOD (EXTRACT_SUBREG QPR:$src, (SSubReg_f32_reg imm:$lane)))>;
6381
6382
6383 // Prefer VMOVDRR for i32 -> f32 bitcasts, it can write all DPR registers.
6384 def : Pat<(f32 (bitconvert GPR:$a)),
6385           (EXTRACT_SUBREG (VMOVDRR GPR:$a, GPR:$a), ssub_0)>,
6386         Requires<[HasNEON, DontUseVMOVSR]>;
6387
6388 //===----------------------------------------------------------------------===//
6389 // Non-Instruction Patterns
6390 //===----------------------------------------------------------------------===//
6391
6392 // bit_convert
6393 let Predicates = [IsLE] in {
6394   def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
6395   def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
6396   def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
6397 }
6398 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
6399 let Predicates = [IsLE] in {
6400   def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
6401   def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
6402   def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
6403   def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
6404   def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
6405 }
6406 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
6407 let Predicates = [IsLE] in {
6408   def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
6409   def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
6410   def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
6411   def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
6412   def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
6413   def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
6414   def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
6415   def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
6416   def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
6417   def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
6418 }
6419 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
6420 let Predicates = [IsLE] in {
6421   def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
6422   def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
6423   def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
6424   def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
6425   def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
6426   def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
6427 }
6428 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
6429 let Predicates = [IsLE] in {
6430   def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
6431   def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
6432 }
6433
6434 let Predicates = [IsLE] in {
6435   def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
6436   def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
6437   def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
6438 }
6439 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
6440 let Predicates = [IsLE] in {
6441   def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
6442   def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
6443   def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
6444   def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
6445   def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
6446 }
6447 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
6448 let Predicates = [IsLE] in {
6449   def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
6450   def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
6451   def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
6452   def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
6453   def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
6454   def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
6455   def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
6456   def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
6457   def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
6458   def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
6459   def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
6460 }
6461 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
6462 let Predicates = [IsLE] in {
6463   def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
6464   def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
6465   def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
6466 }
6467 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
6468 let Predicates = [IsLE] in {
6469   def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
6470   def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
6471   def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
6472   def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
6473 }
6474
6475 let Predicates = [IsBE] in {
6476   // 64 bit conversions
6477   def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (VREV64d32 DPR:$src)>;
6478   def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (VREV64d16 DPR:$src)>;
6479   def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (VREV64d8  DPR:$src)>;
6480   def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (VREV64d32 DPR:$src)>;
6481   def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (VREV64d32 DPR:$src)>;
6482   def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (VREV32d16 DPR:$src)>;
6483   def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (VREV32d8  DPR:$src)>;
6484   def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (VREV64d32 DPR:$src)>;
6485   def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (VREV64d16 DPR:$src)>;
6486   def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (VREV32d16 DPR:$src)>;
6487   def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (VREV16d8  DPR:$src)>;
6488   def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (VREV64d16 DPR:$src)>;
6489   def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (VREV32d16 DPR:$src)>;
6490   def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (VREV64d8  DPR:$src)>;
6491   def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (VREV32d8  DPR:$src)>;
6492   def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (VREV16d8  DPR:$src)>;
6493   def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (VREV64d8  DPR:$src)>;
6494   def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (VREV32d8  DPR:$src)>;
6495   def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (VREV64d32 DPR:$src)>;
6496   def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (VREV64d16 DPR:$src)>;
6497   def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (VREV64d8  DPR:$src)>;
6498   def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (VREV64d32 DPR:$src)>;
6499   def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (VREV64d32 DPR:$src)>;
6500   def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (VREV64d32 DPR:$src)>;
6501   def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (VREV32d16 DPR:$src)>;
6502   def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (VREV32d8  DPR:$src)>;
6503
6504   // 128 bit conversions
6505   def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (VREV64q32 QPR:$src)>;
6506   def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (VREV64q16 QPR:$src)>;
6507   def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (VREV64q8  QPR:$src)>;
6508   def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (VREV64q32 QPR:$src)>;
6509   def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (VREV64q32 QPR:$src)>;
6510   def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (VREV32q16 QPR:$src)>;
6511   def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (VREV32q8  QPR:$src)>;
6512   def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (VREV64q32 QPR:$src)>;
6513   def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (VREV64q16 QPR:$src)>;
6514   def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (VREV32q16 QPR:$src)>;
6515   def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (VREV16q8  QPR:$src)>;
6516   def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (VREV64q16 QPR:$src)>;
6517   def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (VREV32q16 QPR:$src)>;
6518   def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (VREV64q8  QPR:$src)>;
6519   def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (VREV32q8  QPR:$src)>;
6520   def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (VREV16q8  QPR:$src)>;
6521   def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (VREV64q8  QPR:$src)>;
6522   def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (VREV32q8  QPR:$src)>;
6523   def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (VREV64q32 QPR:$src)>;
6524   def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (VREV32q16 QPR:$src)>;
6525   def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (VREV32q8  QPR:$src)>;
6526   def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (VREV64q32 QPR:$src)>;
6527   def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (VREV64q32 QPR:$src)>;
6528   def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (VREV64q16 QPR:$src)>;
6529   def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (VREV64q8  QPR:$src)>;
6530   def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (VREV64q32 QPR:$src)>;
6531 }
6532
6533 // Fold extracting an element out of a v2i32 into a vfp register.
6534 def : Pat<(f32 (bitconvert (i32 (extractelt (v2i32 DPR:$src), imm:$lane)))),
6535           (f32 (EXTRACT_SUBREG DPR:$src, (SSubReg_f32_reg imm:$lane)))>;
6536
6537 // Vector lengthening move with load, matching extending loads.
6538
6539 // extload, zextload and sextload for a standard lengthening load. Example:
6540 // Lengthen_Single<"8", "i16", "8"> =
6541 //     Pat<(v8i16 (extloadvi8 addrmode6:$addr))
6542 //         (VMOVLuv8i16 (VLD1d8 addrmode6:$addr,
6543 //                              (f64 (IMPLICIT_DEF)), (i32 0)))>;
6544 multiclass Lengthen_Single<string DestLanes, string DestTy, string SrcTy> {
6545   let AddedComplexity = 10 in {
6546   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6547                     (!cast<PatFrag>("extloadvi" # SrcTy) addrmode6:$addr)),
6548                   (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
6549                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
6550
6551   def _Z : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6552                   (!cast<PatFrag>("zextloadvi" # SrcTy) addrmode6:$addr)),
6553                 (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
6554                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
6555
6556   def _S : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6557                   (!cast<PatFrag>("sextloadvi" # SrcTy) addrmode6:$addr)),
6558                 (!cast<Instruction>("VMOVLsv" # DestLanes # DestTy)
6559                     (!cast<Instruction>("VLD1d" # SrcTy) addrmode6:$addr))>;
6560   }
6561 }
6562
6563 // extload, zextload and sextload for a lengthening load which only uses
6564 // half the lanes available. Example:
6565 // Lengthen_HalfSingle<"4", "i16", "8", "i16", "i8"> =
6566 //     Pat<(v4i16 (extloadvi8 addrmode6oneL32:$addr)),
6567 //         (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
6568 //                                      (f64 (IMPLICIT_DEF)), (i32 0))),
6569 //                         dsub_0)>;
6570 multiclass Lengthen_HalfSingle<string DestLanes, string DestTy, string SrcTy,
6571                                string InsnLanes, string InsnTy> {
6572   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6573                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
6574        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
6575          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6576          dsub_0)>;
6577   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6578                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
6579        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
6580          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6581          dsub_0)>;
6582   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6583                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
6584        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # InsnLanes # InsnTy)
6585          (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6586          dsub_0)>;
6587 }
6588
6589 // The following class definition is basically a copy of the
6590 // Lengthen_HalfSingle definition above, however with an additional parameter
6591 // "RevLanes" to select the correct VREV32dXX instruction. This is to convert
6592 // data loaded by VLD1LN into proper vector format in big endian mode.
6593 multiclass Lengthen_HalfSingle_Big_Endian<string DestLanes, string DestTy, string SrcTy,
6594                                string InsnLanes, string InsnTy, string RevLanes> {
6595   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6596                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
6597        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
6598          (!cast<Instruction>("VREV32d" # RevLanes)
6599            (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0)))),
6600          dsub_0)>;
6601   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6602                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
6603        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
6604          (!cast<Instruction>("VREV32d" # RevLanes)
6605            (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0)))),
6606          dsub_0)>;
6607   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6608                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
6609        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # InsnLanes # InsnTy)
6610          (!cast<Instruction>("VREV32d" # RevLanes)
6611            (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0)))),
6612          dsub_0)>;
6613 }
6614
6615 // extload, zextload and sextload for a lengthening load followed by another
6616 // lengthening load, to quadruple the initial length.
6617 //
6618 // Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32"> =
6619 //     Pat<(v4i32 (extloadvi8 addrmode6oneL32:$addr))
6620 //         (EXTRACT_SUBREG (VMOVLuv4i32
6621 //           (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd32 addrmode6oneL32:$addr,
6622 //                                                   (f64 (IMPLICIT_DEF)),
6623 //                                                   (i32 0))),
6624 //                           dsub_0)),
6625 //           dsub_0)>;
6626 multiclass Lengthen_Double<string DestLanes, string DestTy, string SrcTy,
6627                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
6628                            string Insn2Ty> {
6629   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6630                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
6631          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6632            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6633              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6634              dsub_0))>;
6635   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6636                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
6637          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6638            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6639              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6640              dsub_0))>;
6641   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6642                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
6643          (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
6644            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
6645              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6646              dsub_0))>;
6647 }
6648
6649 // The following class definition is basically a copy of the
6650 // Lengthen_Double definition above, however with an additional parameter
6651 // "RevLanes" to select the correct VREV32dXX instruction. This is to convert
6652 // data loaded by VLD1LN into proper vector format in big endian mode.
6653 multiclass Lengthen_Double_Big_Endian<string DestLanes, string DestTy, string SrcTy,
6654                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
6655                            string Insn2Ty, string RevLanes> {
6656   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6657                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6oneL32:$addr)),
6658          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6659            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6660             (!cast<Instruction>("VREV32d" # RevLanes)
6661              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0)))),
6662              dsub_0))>;
6663   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6664                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6oneL32:$addr)),
6665          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6666            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6667             (!cast<Instruction>("VREV32d" # RevLanes)
6668              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0)))),
6669              dsub_0))>;
6670   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6671                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6oneL32:$addr)),
6672          (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
6673            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
6674             (!cast<Instruction>("VREV32d" # RevLanes)
6675              (VLD1LNd32 addrmode6oneL32:$addr, (f64 (IMPLICIT_DEF)), (i32 0)))),
6676              dsub_0))>;
6677 }
6678
6679 // extload, zextload and sextload for a lengthening load followed by another
6680 // lengthening load, to quadruple the initial length, but which ends up only
6681 // requiring half the available lanes (a 64-bit outcome instead of a 128-bit).
6682 //
6683 // Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32"> =
6684 // Pat<(v2i32 (extloadvi8 addrmode6:$addr))
6685 //     (EXTRACT_SUBREG (VMOVLuv4i32
6686 //       (EXTRACT_SUBREG (VMOVLuv8i16 (VLD1LNd16 addrmode6:$addr,
6687 //                                               (f64 (IMPLICIT_DEF)), (i32 0))),
6688 //                       dsub_0)),
6689 //       dsub_0)>;
6690 multiclass Lengthen_HalfDouble<string DestLanes, string DestTy, string SrcTy,
6691                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
6692                            string Insn2Ty> {
6693   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6694                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6:$addr)),
6695          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6696            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6697              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6698              dsub_0)),
6699           dsub_0)>;
6700   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6701                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6:$addr)),
6702          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6703            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6704              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6705              dsub_0)),
6706           dsub_0)>;
6707   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6708                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6:$addr)),
6709          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
6710            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
6711              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0))),
6712              dsub_0)),
6713           dsub_0)>;
6714 }
6715
6716 // The following class definition is basically a copy of the
6717 // Lengthen_HalfDouble definition above, however with an additional VREV16d8
6718 // instruction to convert data loaded by VLD1LN into proper vector format
6719 // in big endian mode.
6720 multiclass Lengthen_HalfDouble_Big_Endian<string DestLanes, string DestTy, string SrcTy,
6721                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
6722                            string Insn2Ty> {
6723   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6724                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode6:$addr)),
6725          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6726            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6727             (!cast<Instruction>("VREV16d8")
6728              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0)))),
6729              dsub_0)),
6730           dsub_0)>;
6731   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6732                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode6:$addr)),
6733          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
6734            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
6735             (!cast<Instruction>("VREV16d8")
6736              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0)))),
6737              dsub_0)),
6738           dsub_0)>;
6739   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
6740                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode6:$addr)),
6741          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
6742            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
6743             (!cast<Instruction>("VREV16d8")
6744              (VLD1LNd16 addrmode6:$addr, (f64 (IMPLICIT_DEF)), (i32 0)))),
6745              dsub_0)),
6746           dsub_0)>;
6747 }
6748
6749 defm : Lengthen_Single<"8", "i16", "8">; // v8i8 -> v8i16
6750 defm : Lengthen_Single<"4", "i32", "16">; // v4i16 -> v4i32
6751 defm : Lengthen_Single<"2", "i64", "32">; // v2i32 -> v2i64
6752
6753 let Predicates = [IsLE] in {
6754   defm : Lengthen_HalfSingle<"4", "i16", "i8", "8", "i16">; // v4i8 -> v4i16
6755   defm : Lengthen_HalfSingle<"2", "i32", "i16", "4", "i32">; // v2i16 -> v2i32
6756
6757   // Double lengthening - v4i8 -> v4i16 -> v4i32
6758   defm : Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32">;
6759   // v2i8 -> v2i16 -> v2i32
6760   defm : Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32">;
6761   // v2i16 -> v2i32 -> v2i64
6762   defm : Lengthen_Double<"2", "i64", "i16", "4", "i32", "2", "i64">;
6763 }
6764
6765 let Predicates = [IsBE] in {
6766   defm : Lengthen_HalfSingle_Big_Endian<"4", "i16", "i8", "8", "i16", "8">; // v4i8 -> v4i16
6767   defm : Lengthen_HalfSingle_Big_Endian<"2", "i32", "i16", "4", "i32", "16">; // v2i16 -> v2i32
6768
6769   // Double lengthening - v4i8 -> v4i16 -> v4i32
6770   defm : Lengthen_Double_Big_Endian<"4", "i32", "i8", "8", "i16", "4", "i32", "8">;
6771   // v2i8 -> v2i16 -> v2i32
6772   defm : Lengthen_HalfDouble_Big_Endian<"2", "i32", "i8", "8", "i16", "4", "i32">;
6773   // v2i16 -> v2i32 -> v2i64
6774   defm : Lengthen_Double_Big_Endian<"2", "i64", "i16", "4", "i32", "2", "i64", "16">;
6775 }
6776
6777 // Triple lengthening - v2i8 -> v2i16 -> v2i32 -> v2i64
6778 let Predicates = [IsLE] in {
6779   def : Pat<(v2i64 (extloadvi8 addrmode6:$addr)),
6780         (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6781            (VLD1LNd16 addrmode6:$addr,
6782                       (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6783   def : Pat<(v2i64 (zextloadvi8 addrmode6:$addr)),
6784         (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6785            (VLD1LNd16 addrmode6:$addr,
6786                       (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6787   def : Pat<(v2i64 (sextloadvi8 addrmode6:$addr)),
6788         (VMOVLsv2i64 (EXTRACT_SUBREG (VMOVLsv4i32 (EXTRACT_SUBREG (VMOVLsv8i16
6789            (VLD1LNd16 addrmode6:$addr,
6790                       (f64 (IMPLICIT_DEF)), (i32 0))), dsub_0)), dsub_0))>;
6791 }
6792 // The following patterns are basically a copy of the patterns above,
6793 // however with an additional VREV16d instruction to convert data
6794 // loaded by VLD1LN into proper vector format in big endian mode.
6795 let Predicates = [IsBE] in {
6796   def : Pat<(v2i64 (extloadvi8 addrmode6:$addr)),
6797         (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6798            (!cast<Instruction>("VREV16d8")
6799              (VLD1LNd16 addrmode6:$addr,
6800                         (f64 (IMPLICIT_DEF)), (i32 0)))), dsub_0)), dsub_0))>;
6801   def : Pat<(v2i64 (zextloadvi8 addrmode6:$addr)),
6802         (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
6803            (!cast<Instruction>("VREV16d8")
6804              (VLD1LNd16 addrmode6:$addr,
6805                         (f64 (IMPLICIT_DEF)), (i32 0)))), dsub_0)), dsub_0))>;
6806   def : Pat<(v2i64 (sextloadvi8 addrmode6:$addr)),
6807         (VMOVLsv2i64 (EXTRACT_SUBREG (VMOVLsv4i32 (EXTRACT_SUBREG (VMOVLsv8i16
6808            (!cast<Instruction>("VREV16d8")
6809              (VLD1LNd16 addrmode6:$addr,
6810                         (f64 (IMPLICIT_DEF)), (i32 0)))), dsub_0)), dsub_0))>;
6811 }
6812
6813 //===----------------------------------------------------------------------===//
6814 // Assembler aliases
6815 //
6816
6817 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
6818                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
6819 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
6820                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
6821
6822 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
6823 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6824                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6825 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
6826                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6827 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6828                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6829 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
6830                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6831 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6832                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6833 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
6834                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6835 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6836                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6837 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
6838                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6839 // ... two-operand aliases
6840 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6841                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6842 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
6843                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6844 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6845                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6846 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
6847                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6848 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6849                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6850 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
6851                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6852 // ... immediates
6853 def : NEONInstAlias<"vand${p}.i16 $Vd, $imm",
6854                     (VBICiv4i16 DPR:$Vd, nImmSplatNotI16:$imm, pred:$p)>;
6855 def : NEONInstAlias<"vand${p}.i32 $Vd, $imm",
6856                     (VBICiv2i32 DPR:$Vd, nImmSplatNotI32:$imm, pred:$p)>;
6857 def : NEONInstAlias<"vand${p}.i16 $Vd, $imm",
6858                     (VBICiv8i16 QPR:$Vd, nImmSplatNotI16:$imm, pred:$p)>;
6859 def : NEONInstAlias<"vand${p}.i32 $Vd, $imm",
6860                     (VBICiv4i32 QPR:$Vd, nImmSplatNotI32:$imm, pred:$p)>;
6861
6862
6863 // VLD1 single-lane pseudo-instructions. These need special handling for
6864 // the lane index that an InstAlias can't handle, so we use these instead.
6865 def VLD1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr",
6866                  (ins VecListOneDByteIndexed:$list, addrmode6alignNone:$addr,
6867                       pred:$p)>;
6868 def VLD1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr",
6869                  (ins VecListOneDHWordIndexed:$list, addrmode6align16:$addr,
6870                       pred:$p)>;
6871 def VLD1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr",
6872                  (ins VecListOneDWordIndexed:$list, addrmode6align32:$addr,
6873                       pred:$p)>;
6874
6875 def VLD1LNdWB_fixed_Asm_8 :
6876         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr!",
6877                  (ins VecListOneDByteIndexed:$list, addrmode6alignNone:$addr,
6878                       pred:$p)>;
6879 def VLD1LNdWB_fixed_Asm_16 :
6880         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr!",
6881                  (ins VecListOneDHWordIndexed:$list, addrmode6align16:$addr,
6882                       pred:$p)>;
6883 def VLD1LNdWB_fixed_Asm_32 :
6884         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr!",
6885                  (ins VecListOneDWordIndexed:$list, addrmode6align32:$addr,
6886                       pred:$p)>;
6887 def VLD1LNdWB_register_Asm_8 :
6888         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr, $Rm",
6889                   (ins VecListOneDByteIndexed:$list, addrmode6alignNone:$addr,
6890                        rGPR:$Rm, pred:$p)>;
6891 def VLD1LNdWB_register_Asm_16 :
6892         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr, $Rm",
6893                   (ins VecListOneDHWordIndexed:$list, addrmode6align16:$addr,
6894                        rGPR:$Rm, pred:$p)>;
6895 def VLD1LNdWB_register_Asm_32 :
6896         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr, $Rm",
6897                   (ins VecListOneDWordIndexed:$list, addrmode6align32:$addr,
6898                        rGPR:$Rm, pred:$p)>;
6899
6900
6901 // VST1 single-lane pseudo-instructions. These need special handling for
6902 // the lane index that an InstAlias can't handle, so we use these instead.
6903 def VST1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr",
6904                  (ins VecListOneDByteIndexed:$list, addrmode6alignNone:$addr,
6905                       pred:$p)>;
6906 def VST1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr",
6907                  (ins VecListOneDHWordIndexed:$list, addrmode6align16:$addr,
6908                       pred:$p)>;
6909 def VST1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr",
6910                  (ins VecListOneDWordIndexed:$list, addrmode6align32:$addr,
6911                       pred:$p)>;
6912
6913 def VST1LNdWB_fixed_Asm_8 :
6914         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr!",
6915                  (ins VecListOneDByteIndexed:$list, addrmode6alignNone:$addr,
6916                       pred:$p)>;
6917 def VST1LNdWB_fixed_Asm_16 :
6918         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr!",
6919                  (ins VecListOneDHWordIndexed:$list, addrmode6align16:$addr,
6920                       pred:$p)>;
6921 def VST1LNdWB_fixed_Asm_32 :
6922         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr!",
6923                  (ins VecListOneDWordIndexed:$list, addrmode6align32:$addr,
6924                       pred:$p)>;
6925 def VST1LNdWB_register_Asm_8 :
6926         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr, $Rm",
6927                   (ins VecListOneDByteIndexed:$list, addrmode6alignNone:$addr,
6928                        rGPR:$Rm, pred:$p)>;
6929 def VST1LNdWB_register_Asm_16 :
6930         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr, $Rm",
6931                   (ins VecListOneDHWordIndexed:$list, addrmode6align16:$addr,
6932                        rGPR:$Rm, pred:$p)>;
6933 def VST1LNdWB_register_Asm_32 :
6934         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr, $Rm",
6935                   (ins VecListOneDWordIndexed:$list, addrmode6align32:$addr,
6936                        rGPR:$Rm, pred:$p)>;
6937
6938 // VLD2 single-lane pseudo-instructions. These need special handling for
6939 // the lane index that an InstAlias can't handle, so we use these instead.
6940 def VLD2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr",
6941                  (ins VecListTwoDByteIndexed:$list, addrmode6align16:$addr,
6942                   pred:$p)>;
6943 def VLD2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6944                  (ins VecListTwoDHWordIndexed:$list, addrmode6align32:$addr,
6945                       pred:$p)>;
6946 def VLD2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6947                  (ins VecListTwoDWordIndexed:$list, addrmode6align64:$addr, pred:$p)>;
6948 def VLD2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
6949                  (ins VecListTwoQHWordIndexed:$list, addrmode6align32:$addr,
6950                       pred:$p)>;
6951 def VLD2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
6952                  (ins VecListTwoQWordIndexed:$list, addrmode6align64:$addr,
6953                       pred:$p)>;
6954
6955 def VLD2LNdWB_fixed_Asm_8 :
6956         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr!",
6957                  (ins VecListTwoDByteIndexed:$list, addrmode6align16:$addr,
6958                       pred:$p)>;
6959 def VLD2LNdWB_fixed_Asm_16 :
6960         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6961                  (ins VecListTwoDHWordIndexed:$list, addrmode6align32:$addr,
6962                       pred:$p)>;
6963 def VLD2LNdWB_fixed_Asm_32 :
6964         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6965                  (ins VecListTwoDWordIndexed:$list, addrmode6align64:$addr,
6966                       pred:$p)>;
6967 def VLD2LNqWB_fixed_Asm_16 :
6968         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
6969                  (ins VecListTwoQHWordIndexed:$list, addrmode6align32:$addr,
6970                       pred:$p)>;
6971 def VLD2LNqWB_fixed_Asm_32 :
6972         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
6973                  (ins VecListTwoQWordIndexed:$list, addrmode6align64:$addr,
6974                       pred:$p)>;
6975 def VLD2LNdWB_register_Asm_8 :
6976         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr, $Rm",
6977                   (ins VecListTwoDByteIndexed:$list, addrmode6align16:$addr,
6978                        rGPR:$Rm, pred:$p)>;
6979 def VLD2LNdWB_register_Asm_16 :
6980         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6981                   (ins VecListTwoDHWordIndexed:$list, addrmode6align32:$addr,
6982                        rGPR:$Rm, pred:$p)>;
6983 def VLD2LNdWB_register_Asm_32 :
6984         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6985                   (ins VecListTwoDWordIndexed:$list, addrmode6align64:$addr,
6986                        rGPR:$Rm, pred:$p)>;
6987 def VLD2LNqWB_register_Asm_16 :
6988         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
6989                   (ins VecListTwoQHWordIndexed:$list, addrmode6align32:$addr,
6990                        rGPR:$Rm, pred:$p)>;
6991 def VLD2LNqWB_register_Asm_32 :
6992         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
6993                   (ins VecListTwoQWordIndexed:$list, addrmode6align64:$addr,
6994                        rGPR:$Rm, pred:$p)>;
6995
6996
6997 // VST2 single-lane pseudo-instructions. These need special handling for
6998 // the lane index that an InstAlias can't handle, so we use these instead.
6999 def VST2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr",
7000                  (ins VecListTwoDByteIndexed:$list, addrmode6align16:$addr,
7001                       pred:$p)>;
7002 def VST2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
7003                  (ins VecListTwoDHWordIndexed:$list, addrmode6align32:$addr,
7004                       pred:$p)>;
7005 def VST2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
7006                  (ins VecListTwoDWordIndexed:$list, addrmode6align64:$addr,
7007                       pred:$p)>;
7008 def VST2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
7009                  (ins VecListTwoQHWordIndexed:$list, addrmode6align32:$addr,
7010                       pred:$p)>;
7011 def VST2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
7012                  (ins VecListTwoQWordIndexed:$list, addrmode6align64:$addr,
7013                       pred:$p)>;
7014
7015 def VST2LNdWB_fixed_Asm_8 :
7016         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr!",
7017                  (ins VecListTwoDByteIndexed:$list, addrmode6align16:$addr,
7018                       pred:$p)>;
7019 def VST2LNdWB_fixed_Asm_16 :
7020         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
7021                  (ins VecListTwoDHWordIndexed:$list, addrmode6align32:$addr,
7022                       pred:$p)>;
7023 def VST2LNdWB_fixed_Asm_32 :
7024         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
7025                  (ins VecListTwoDWordIndexed:$list, addrmode6align64:$addr,
7026                       pred:$p)>;
7027 def VST2LNqWB_fixed_Asm_16 :
7028         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
7029                  (ins VecListTwoQHWordIndexed:$list, addrmode6align32:$addr,
7030                       pred:$p)>;
7031 def VST2LNqWB_fixed_Asm_32 :
7032         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
7033                  (ins VecListTwoQWordIndexed:$list, addrmode6align64:$addr,
7034                       pred:$p)>;
7035 def VST2LNdWB_register_Asm_8 :
7036         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr, $Rm",
7037                   (ins VecListTwoDByteIndexed:$list, addrmode6align16:$addr,
7038                        rGPR:$Rm, pred:$p)>;
7039 def VST2LNdWB_register_Asm_16 :
7040         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
7041                   (ins VecListTwoDHWordIndexed:$list, addrmode6align32:$addr,
7042                        rGPR:$Rm, pred:$p)>;
7043 def VST2LNdWB_register_Asm_32 :
7044         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
7045                   (ins VecListTwoDWordIndexed:$list, addrmode6align64:$addr,
7046                        rGPR:$Rm, pred:$p)>;
7047 def VST2LNqWB_register_Asm_16 :
7048         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
7049                   (ins VecListTwoQHWordIndexed:$list, addrmode6align32:$addr,
7050                        rGPR:$Rm, pred:$p)>;
7051 def VST2LNqWB_register_Asm_32 :
7052         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
7053                   (ins VecListTwoQWordIndexed:$list, addrmode6align64:$addr,
7054                        rGPR:$Rm, pred:$p)>;
7055
7056 // VLD3 all-lanes pseudo-instructions. These need special handling for
7057 // the lane index that an InstAlias can't handle, so we use these instead.
7058 def VLD3DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
7059                (ins VecListThreeDAllLanes:$list, addrmode6dupalignNone:$addr,
7060                     pred:$p)>;
7061 def VLD3DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
7062                (ins VecListThreeDAllLanes:$list, addrmode6dupalignNone:$addr,
7063                     pred:$p)>;
7064 def VLD3DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
7065                (ins VecListThreeDAllLanes:$list, addrmode6dupalignNone:$addr,
7066                     pred:$p)>;
7067 def VLD3DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
7068                (ins VecListThreeQAllLanes:$list, addrmode6dupalignNone:$addr,
7069                     pred:$p)>;
7070 def VLD3DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
7071                (ins VecListThreeQAllLanes:$list, addrmode6dupalignNone:$addr,
7072                     pred:$p)>;
7073 def VLD3DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
7074                (ins VecListThreeQAllLanes:$list, addrmode6dupalignNone:$addr,
7075                     pred:$p)>;
7076
7077 def VLD3DUPdWB_fixed_Asm_8 :
7078         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
7079                (ins VecListThreeDAllLanes:$list, addrmode6dupalignNone:$addr,
7080                     pred:$p)>;
7081 def VLD3DUPdWB_fixed_Asm_16 :
7082         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
7083                (ins VecListThreeDAllLanes:$list, addrmode6dupalignNone:$addr,
7084                     pred:$p)>;
7085 def VLD3DUPdWB_fixed_Asm_32 :
7086         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
7087                (ins VecListThreeDAllLanes:$list, addrmode6dupalignNone:$addr,
7088                     pred:$p)>;
7089 def VLD3DUPqWB_fixed_Asm_8 :
7090         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
7091                (ins VecListThreeQAllLanes:$list, addrmode6dupalignNone:$addr,
7092                     pred:$p)>;
7093 def VLD3DUPqWB_fixed_Asm_16 :
7094         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
7095                (ins VecListThreeQAllLanes:$list, addrmode6dupalignNone:$addr,
7096                     pred:$p)>;
7097 def VLD3DUPqWB_fixed_Asm_32 :
7098         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
7099                (ins VecListThreeQAllLanes:$list, addrmode6dupalignNone:$addr,
7100                     pred:$p)>;
7101 def VLD3DUPdWB_register_Asm_8 :
7102         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
7103                   (ins VecListThreeDAllLanes:$list, addrmode6dupalignNone:$addr,
7104                        rGPR:$Rm, pred:$p)>;
7105 def VLD3DUPdWB_register_Asm_16 :
7106         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
7107                   (ins VecListThreeDAllLanes:$list, addrmode6dupalignNone:$addr,
7108                        rGPR:$Rm, pred:$p)>;
7109 def VLD3DUPdWB_register_Asm_32 :
7110         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
7111                   (ins VecListThreeDAllLanes:$list, addrmode6dupalignNone:$addr,
7112                        rGPR:$Rm, pred:$p)>;
7113 def VLD3DUPqWB_register_Asm_8 :
7114         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
7115                   (ins VecListThreeQAllLanes:$list, addrmode6dupalignNone:$addr,
7116                        rGPR:$Rm, pred:$p)>;
7117 def VLD3DUPqWB_register_Asm_16 :
7118         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
7119                   (ins VecListThreeQAllLanes:$list, addrmode6dupalignNone:$addr,
7120                        rGPR:$Rm, pred:$p)>;
7121 def VLD3DUPqWB_register_Asm_32 :
7122         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
7123                   (ins VecListThreeQAllLanes:$list, addrmode6dupalignNone:$addr,
7124                        rGPR:$Rm, pred:$p)>;
7125
7126
7127 // VLD3 single-lane pseudo-instructions. These need special handling for
7128 // the lane index that an InstAlias can't handle, so we use these instead.
7129 def VLD3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
7130                (ins VecListThreeDByteIndexed:$list, addrmode6alignNone:$addr,
7131                     pred:$p)>;
7132 def VLD3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
7133                (ins VecListThreeDHWordIndexed:$list, addrmode6alignNone:$addr,
7134                     pred:$p)>;
7135 def VLD3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
7136                (ins VecListThreeDWordIndexed:$list, addrmode6alignNone:$addr,
7137                     pred:$p)>;
7138 def VLD3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
7139                (ins VecListThreeQHWordIndexed:$list, addrmode6alignNone:$addr,
7140                     pred:$p)>;
7141 def VLD3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
7142                (ins VecListThreeQWordIndexed:$list, addrmode6alignNone:$addr,
7143                     pred:$p)>;
7144
7145 def VLD3LNdWB_fixed_Asm_8 :
7146         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
7147                (ins VecListThreeDByteIndexed:$list, addrmode6alignNone:$addr,
7148                     pred:$p)>;
7149 def VLD3LNdWB_fixed_Asm_16 :
7150         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
7151                (ins VecListThreeDHWordIndexed:$list, addrmode6alignNone:$addr,
7152                     pred:$p)>;
7153 def VLD3LNdWB_fixed_Asm_32 :
7154         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
7155                (ins VecListThreeDWordIndexed:$list, addrmode6alignNone:$addr,
7156                     pred:$p)>;
7157 def VLD3LNqWB_fixed_Asm_16 :
7158         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
7159                (ins VecListThreeQHWordIndexed:$list, addrmode6alignNone:$addr,
7160                     pred:$p)>;
7161 def VLD3LNqWB_fixed_Asm_32 :
7162         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
7163                (ins VecListThreeQWordIndexed:$list, addrmode6alignNone:$addr,
7164                     pred:$p)>;
7165 def VLD3LNdWB_register_Asm_8 :
7166         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
7167                   (ins VecListThreeDByteIndexed:$list, addrmode6alignNone:$addr,
7168                        rGPR:$Rm, pred:$p)>;
7169 def VLD3LNdWB_register_Asm_16 :
7170         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
7171                   (ins VecListThreeDHWordIndexed:$list,
7172                        addrmode6alignNone:$addr, rGPR:$Rm, pred:$p)>;
7173 def VLD3LNdWB_register_Asm_32 :
7174         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
7175                   (ins VecListThreeDWordIndexed:$list, addrmode6alignNone:$addr,
7176                        rGPR:$Rm, pred:$p)>;
7177 def VLD3LNqWB_register_Asm_16 :
7178         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
7179                   (ins VecListThreeQHWordIndexed:$list,
7180                        addrmode6alignNone:$addr, rGPR:$Rm, pred:$p)>;
7181 def VLD3LNqWB_register_Asm_32 :
7182         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
7183                   (ins VecListThreeQWordIndexed:$list, addrmode6alignNone:$addr,
7184                        rGPR:$Rm, pred:$p)>;
7185
7186 // VLD3 multiple structure pseudo-instructions. These need special handling for
7187 // the vector operands that the normal instructions don't yet model.
7188 // FIXME: Remove these when the register classes and instructions are updated.
7189 def VLD3dAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
7190                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7191 def VLD3dAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
7192                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7193 def VLD3dAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
7194                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7195 def VLD3qAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
7196                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7197 def VLD3qAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
7198                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7199 def VLD3qAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
7200                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7201
7202 def VLD3dWB_fixed_Asm_8 :
7203         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
7204                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7205 def VLD3dWB_fixed_Asm_16 :
7206         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
7207                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7208 def VLD3dWB_fixed_Asm_32 :
7209         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
7210                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7211 def VLD3qWB_fixed_Asm_8 :
7212         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
7213                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7214 def VLD3qWB_fixed_Asm_16 :
7215         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
7216                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7217 def VLD3qWB_fixed_Asm_32 :
7218         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
7219                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7220 def VLD3dWB_register_Asm_8 :
7221         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
7222                   (ins VecListThreeD:$list, addrmode6align64:$addr,
7223                        rGPR:$Rm, pred:$p)>;
7224 def VLD3dWB_register_Asm_16 :
7225         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
7226                   (ins VecListThreeD:$list, addrmode6align64:$addr,
7227                        rGPR:$Rm, pred:$p)>;
7228 def VLD3dWB_register_Asm_32 :
7229         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
7230                   (ins VecListThreeD:$list, addrmode6align64:$addr,
7231                        rGPR:$Rm, pred:$p)>;
7232 def VLD3qWB_register_Asm_8 :
7233         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
7234                   (ins VecListThreeQ:$list, addrmode6align64:$addr,
7235                        rGPR:$Rm, pred:$p)>;
7236 def VLD3qWB_register_Asm_16 :
7237         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
7238                   (ins VecListThreeQ:$list, addrmode6align64:$addr,
7239                        rGPR:$Rm, pred:$p)>;
7240 def VLD3qWB_register_Asm_32 :
7241         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
7242                   (ins VecListThreeQ:$list, addrmode6align64:$addr,
7243                        rGPR:$Rm, pred:$p)>;
7244
7245 // VST3 single-lane pseudo-instructions. These need special handling for
7246 // the lane index that an InstAlias can't handle, so we use these instead.
7247 def VST3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
7248                (ins VecListThreeDByteIndexed:$list, addrmode6alignNone:$addr,
7249                     pred:$p)>;
7250 def VST3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
7251                (ins VecListThreeDHWordIndexed:$list, addrmode6alignNone:$addr,
7252                     pred:$p)>;
7253 def VST3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
7254                (ins VecListThreeDWordIndexed:$list, addrmode6alignNone:$addr,
7255                     pred:$p)>;
7256 def VST3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
7257                (ins VecListThreeQHWordIndexed:$list, addrmode6alignNone:$addr,
7258                     pred:$p)>;
7259 def VST3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
7260                (ins VecListThreeQWordIndexed:$list, addrmode6alignNone:$addr,
7261                     pred:$p)>;
7262
7263 def VST3LNdWB_fixed_Asm_8 :
7264         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
7265                (ins VecListThreeDByteIndexed:$list, addrmode6alignNone:$addr,
7266                     pred:$p)>;
7267 def VST3LNdWB_fixed_Asm_16 :
7268         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
7269                (ins VecListThreeDHWordIndexed:$list, addrmode6alignNone:$addr,
7270                     pred:$p)>;
7271 def VST3LNdWB_fixed_Asm_32 :
7272         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
7273                (ins VecListThreeDWordIndexed:$list, addrmode6alignNone:$addr,
7274                     pred:$p)>;
7275 def VST3LNqWB_fixed_Asm_16 :
7276         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
7277                (ins VecListThreeQHWordIndexed:$list, addrmode6alignNone:$addr,
7278                     pred:$p)>;
7279 def VST3LNqWB_fixed_Asm_32 :
7280         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
7281                (ins VecListThreeQWordIndexed:$list, addrmode6alignNone:$addr,
7282                     pred:$p)>;
7283 def VST3LNdWB_register_Asm_8 :
7284         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
7285                   (ins VecListThreeDByteIndexed:$list, addrmode6alignNone:$addr,
7286                        rGPR:$Rm, pred:$p)>;
7287 def VST3LNdWB_register_Asm_16 :
7288         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
7289                   (ins VecListThreeDHWordIndexed:$list,
7290                        addrmode6alignNone:$addr, rGPR:$Rm, pred:$p)>;
7291 def VST3LNdWB_register_Asm_32 :
7292         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
7293                   (ins VecListThreeDWordIndexed:$list, addrmode6alignNone:$addr,
7294                        rGPR:$Rm, pred:$p)>;
7295 def VST3LNqWB_register_Asm_16 :
7296         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
7297                   (ins VecListThreeQHWordIndexed:$list,
7298                        addrmode6alignNone:$addr, rGPR:$Rm, pred:$p)>;
7299 def VST3LNqWB_register_Asm_32 :
7300         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
7301                   (ins VecListThreeQWordIndexed:$list, addrmode6alignNone:$addr,
7302                        rGPR:$Rm, pred:$p)>;
7303
7304
7305 // VST3 multiple structure pseudo-instructions. These need special handling for
7306 // the vector operands that the normal instructions don't yet model.
7307 // FIXME: Remove these when the register classes and instructions are updated.
7308 def VST3dAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
7309                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7310 def VST3dAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
7311                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7312 def VST3dAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
7313                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7314 def VST3qAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
7315                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7316 def VST3qAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
7317                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7318 def VST3qAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
7319                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7320
7321 def VST3dWB_fixed_Asm_8 :
7322         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
7323                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7324 def VST3dWB_fixed_Asm_16 :
7325         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
7326                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7327 def VST3dWB_fixed_Asm_32 :
7328         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
7329                (ins VecListThreeD:$list, addrmode6align64:$addr, pred:$p)>;
7330 def VST3qWB_fixed_Asm_8 :
7331         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
7332                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7333 def VST3qWB_fixed_Asm_16 :
7334         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
7335                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7336 def VST3qWB_fixed_Asm_32 :
7337         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
7338                (ins VecListThreeQ:$list, addrmode6align64:$addr, pred:$p)>;
7339 def VST3dWB_register_Asm_8 :
7340         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
7341                   (ins VecListThreeD:$list, addrmode6align64:$addr,
7342                        rGPR:$Rm, pred:$p)>;
7343 def VST3dWB_register_Asm_16 :
7344         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
7345                   (ins VecListThreeD:$list, addrmode6align64:$addr,
7346                        rGPR:$Rm, pred:$p)>;
7347 def VST3dWB_register_Asm_32 :
7348         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
7349                   (ins VecListThreeD:$list, addrmode6align64:$addr,
7350                        rGPR:$Rm, pred:$p)>;
7351 def VST3qWB_register_Asm_8 :
7352         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
7353                   (ins VecListThreeQ:$list, addrmode6align64:$addr,
7354                        rGPR:$Rm, pred:$p)>;
7355 def VST3qWB_register_Asm_16 :
7356         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
7357                   (ins VecListThreeQ:$list, addrmode6align64:$addr,
7358                        rGPR:$Rm, pred:$p)>;
7359 def VST3qWB_register_Asm_32 :
7360         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
7361                   (ins VecListThreeQ:$list, addrmode6align64:$addr,
7362                        rGPR:$Rm, pred:$p)>;
7363
7364 // VLD4 all-lanes pseudo-instructions. These need special handling for
7365 // the lane index that an InstAlias can't handle, so we use these instead.
7366 def VLD4DUPdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
7367                (ins VecListFourDAllLanes:$list, addrmode6dupalign32:$addr,
7368                     pred:$p)>;
7369 def VLD4DUPdAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
7370                (ins VecListFourDAllLanes:$list, addrmode6dupalign64:$addr,
7371                     pred:$p)>;
7372 def VLD4DUPdAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
7373                (ins VecListFourDAllLanes:$list, addrmode6dupalign64or128:$addr,
7374                     pred:$p)>;
7375 def VLD4DUPqAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
7376                (ins VecListFourQAllLanes:$list, addrmode6dupalign32:$addr,
7377                     pred:$p)>;
7378 def VLD4DUPqAsm_16: NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
7379                (ins VecListFourQAllLanes:$list, addrmode6dupalign64:$addr,
7380                     pred:$p)>;
7381 def VLD4DUPqAsm_32: NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
7382                (ins VecListFourQAllLanes:$list, addrmode6dupalign64or128:$addr,
7383                     pred:$p)>;
7384
7385 def VLD4DUPdWB_fixed_Asm_8 :
7386         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
7387                (ins VecListFourDAllLanes:$list, addrmode6dupalign32:$addr,
7388                     pred:$p)>;
7389 def VLD4DUPdWB_fixed_Asm_16 :
7390         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
7391                (ins VecListFourDAllLanes:$list, addrmode6dupalign64:$addr,
7392                     pred:$p)>;
7393 def VLD4DUPdWB_fixed_Asm_32 :
7394         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
7395                (ins VecListFourDAllLanes:$list, addrmode6dupalign64or128:$addr,
7396                     pred:$p)>;
7397 def VLD4DUPqWB_fixed_Asm_8 :
7398         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
7399                (ins VecListFourQAllLanes:$list, addrmode6dupalign32:$addr,
7400                     pred:$p)>;
7401 def VLD4DUPqWB_fixed_Asm_16 :
7402         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
7403                (ins VecListFourQAllLanes:$list, addrmode6dupalign64:$addr,
7404                     pred:$p)>;
7405 def VLD4DUPqWB_fixed_Asm_32 :
7406         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
7407                (ins VecListFourQAllLanes:$list, addrmode6dupalign64or128:$addr,
7408                     pred:$p)>;
7409 def VLD4DUPdWB_register_Asm_8 :
7410         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
7411                   (ins VecListFourDAllLanes:$list, addrmode6dupalign32:$addr,
7412                        rGPR:$Rm, pred:$p)>;
7413 def VLD4DUPdWB_register_Asm_16 :
7414         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
7415                   (ins VecListFourDAllLanes:$list, addrmode6dupalign64:$addr,
7416                        rGPR:$Rm, pred:$p)>;
7417 def VLD4DUPdWB_register_Asm_32 :
7418         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
7419                   (ins VecListFourDAllLanes:$list,
7420                        addrmode6dupalign64or128:$addr, rGPR:$Rm, pred:$p)>;
7421 def VLD4DUPqWB_register_Asm_8 :
7422         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
7423                   (ins VecListFourQAllLanes:$list, addrmode6dupalign32:$addr,
7424                        rGPR:$Rm, pred:$p)>;
7425 def VLD4DUPqWB_register_Asm_16 :
7426         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
7427                   (ins VecListFourQAllLanes:$list, addrmode6dupalign64:$addr,
7428                        rGPR:$Rm, pred:$p)>;
7429 def VLD4DUPqWB_register_Asm_32 :
7430         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
7431                   (ins VecListFourQAllLanes:$list,
7432                        addrmode6dupalign64or128:$addr, rGPR:$Rm, pred:$p)>;
7433
7434
7435 // VLD4 single-lane pseudo-instructions. These need special handling for
7436 // the lane index that an InstAlias can't handle, so we use these instead.
7437 def VLD4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
7438                (ins VecListFourDByteIndexed:$list, addrmode6align32:$addr,
7439                     pred:$p)>;
7440 def VLD4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
7441                (ins VecListFourDHWordIndexed:$list, addrmode6align64:$addr,
7442                     pred:$p)>;
7443 def VLD4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
7444                (ins VecListFourDWordIndexed:$list, addrmode6align64or128:$addr,
7445                     pred:$p)>;
7446 def VLD4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
7447                (ins VecListFourQHWordIndexed:$list, addrmode6align64:$addr,
7448                     pred:$p)>;
7449 def VLD4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
7450                (ins VecListFourQWordIndexed:$list, addrmode6align64or128:$addr,
7451                     pred:$p)>;
7452
7453 def VLD4LNdWB_fixed_Asm_8 :
7454         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
7455                (ins VecListFourDByteIndexed:$list, addrmode6align32:$addr,
7456                     pred:$p)>;
7457 def VLD4LNdWB_fixed_Asm_16 :
7458         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
7459                (ins VecListFourDHWordIndexed:$list, addrmode6align64:$addr,
7460                     pred:$p)>;
7461 def VLD4LNdWB_fixed_Asm_32 :
7462         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
7463                (ins VecListFourDWordIndexed:$list, addrmode6align64or128:$addr,
7464                     pred:$p)>;
7465 def VLD4LNqWB_fixed_Asm_16 :
7466         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
7467                (ins VecListFourQHWordIndexed:$list, addrmode6align64:$addr,
7468                     pred:$p)>;
7469 def VLD4LNqWB_fixed_Asm_32 :
7470         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
7471                (ins VecListFourQWordIndexed:$list, addrmode6align64or128:$addr,
7472                     pred:$p)>;
7473 def VLD4LNdWB_register_Asm_8 :
7474         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
7475                   (ins VecListFourDByteIndexed:$list, addrmode6align32:$addr,
7476                        rGPR:$Rm, pred:$p)>;
7477 def VLD4LNdWB_register_Asm_16 :
7478         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
7479                   (ins VecListFourDHWordIndexed:$list, addrmode6align64:$addr,
7480                        rGPR:$Rm, pred:$p)>;
7481 def VLD4LNdWB_register_Asm_32 :
7482         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
7483                   (ins VecListFourDWordIndexed:$list,
7484                        addrmode6align64or128:$addr, rGPR:$Rm, pred:$p)>;
7485 def VLD4LNqWB_register_Asm_16 :
7486         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
7487                   (ins VecListFourQHWordIndexed:$list, addrmode6align64:$addr,
7488                        rGPR:$Rm, pred:$p)>;
7489 def VLD4LNqWB_register_Asm_32 :
7490         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
7491                   (ins VecListFourQWordIndexed:$list,
7492                        addrmode6align64or128:$addr, rGPR:$Rm, pred:$p)>;
7493
7494
7495
7496 // VLD4 multiple structure pseudo-instructions. These need special handling for
7497 // the vector operands that the normal instructions don't yet model.
7498 // FIXME: Remove these when the register classes and instructions are updated.
7499 def VLD4dAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
7500                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7501                 pred:$p)>;
7502 def VLD4dAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
7503                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7504                 pred:$p)>;
7505 def VLD4dAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
7506                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7507                 pred:$p)>;
7508 def VLD4qAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
7509                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7510                 pred:$p)>;
7511 def VLD4qAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
7512                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7513                 pred:$p)>;
7514 def VLD4qAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
7515                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7516                 pred:$p)>;
7517
7518 def VLD4dWB_fixed_Asm_8 :
7519         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
7520                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7521                 pred:$p)>;
7522 def VLD4dWB_fixed_Asm_16 :
7523         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
7524                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7525                 pred:$p)>;
7526 def VLD4dWB_fixed_Asm_32 :
7527         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
7528                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7529                 pred:$p)>;
7530 def VLD4qWB_fixed_Asm_8 :
7531         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
7532                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7533                 pred:$p)>;
7534 def VLD4qWB_fixed_Asm_16 :
7535         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
7536                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7537                 pred:$p)>;
7538 def VLD4qWB_fixed_Asm_32 :
7539         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
7540                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7541                 pred:$p)>;
7542 def VLD4dWB_register_Asm_8 :
7543         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
7544                   (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7545                        rGPR:$Rm, pred:$p)>;
7546 def VLD4dWB_register_Asm_16 :
7547         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
7548                   (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7549                        rGPR:$Rm, pred:$p)>;
7550 def VLD4dWB_register_Asm_32 :
7551         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
7552                   (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7553                        rGPR:$Rm, pred:$p)>;
7554 def VLD4qWB_register_Asm_8 :
7555         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
7556                   (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7557                        rGPR:$Rm, pred:$p)>;
7558 def VLD4qWB_register_Asm_16 :
7559         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
7560                   (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7561                        rGPR:$Rm, pred:$p)>;
7562 def VLD4qWB_register_Asm_32 :
7563         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
7564                   (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7565                        rGPR:$Rm, pred:$p)>;
7566
7567 // VST4 single-lane pseudo-instructions. These need special handling for
7568 // the lane index that an InstAlias can't handle, so we use these instead.
7569 def VST4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
7570                (ins VecListFourDByteIndexed:$list, addrmode6align32:$addr,
7571                     pred:$p)>;
7572 def VST4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
7573                (ins VecListFourDHWordIndexed:$list, addrmode6align64:$addr,
7574                     pred:$p)>;
7575 def VST4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
7576                (ins VecListFourDWordIndexed:$list, addrmode6align64or128:$addr,
7577                     pred:$p)>;
7578 def VST4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
7579                (ins VecListFourQHWordIndexed:$list, addrmode6align64:$addr,
7580                     pred:$p)>;
7581 def VST4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
7582                (ins VecListFourQWordIndexed:$list, addrmode6align64or128:$addr,
7583                     pred:$p)>;
7584
7585 def VST4LNdWB_fixed_Asm_8 :
7586         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
7587                (ins VecListFourDByteIndexed:$list, addrmode6align32:$addr,
7588                     pred:$p)>;
7589 def VST4LNdWB_fixed_Asm_16 :
7590         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
7591                (ins VecListFourDHWordIndexed:$list, addrmode6align64:$addr,
7592                     pred:$p)>;
7593 def VST4LNdWB_fixed_Asm_32 :
7594         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
7595                (ins VecListFourDWordIndexed:$list, addrmode6align64or128:$addr,
7596                     pred:$p)>;
7597 def VST4LNqWB_fixed_Asm_16 :
7598         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
7599                (ins VecListFourQHWordIndexed:$list, addrmode6align64:$addr,
7600                     pred:$p)>;
7601 def VST4LNqWB_fixed_Asm_32 :
7602         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
7603                (ins VecListFourQWordIndexed:$list, addrmode6align64or128:$addr,
7604                     pred:$p)>;
7605 def VST4LNdWB_register_Asm_8 :
7606         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
7607                   (ins VecListFourDByteIndexed:$list, addrmode6align32:$addr,
7608                        rGPR:$Rm, pred:$p)>;
7609 def VST4LNdWB_register_Asm_16 :
7610         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
7611                   (ins VecListFourDHWordIndexed:$list, addrmode6align64:$addr,
7612                        rGPR:$Rm, pred:$p)>;
7613 def VST4LNdWB_register_Asm_32 :
7614         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
7615                   (ins VecListFourDWordIndexed:$list,
7616                        addrmode6align64or128:$addr, rGPR:$Rm, pred:$p)>;
7617 def VST4LNqWB_register_Asm_16 :
7618         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
7619                   (ins VecListFourQHWordIndexed:$list, addrmode6align64:$addr,
7620                        rGPR:$Rm, pred:$p)>;
7621 def VST4LNqWB_register_Asm_32 :
7622         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
7623                   (ins VecListFourQWordIndexed:$list,
7624                        addrmode6align64or128:$addr, rGPR:$Rm, pred:$p)>;
7625
7626
7627 // VST4 multiple structure pseudo-instructions. These need special handling for
7628 // the vector operands that the normal instructions don't yet model.
7629 // FIXME: Remove these when the register classes and instructions are updated.
7630 def VST4dAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
7631                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7632                     pred:$p)>;
7633 def VST4dAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
7634                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7635                     pred:$p)>;
7636 def VST4dAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
7637                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7638                     pred:$p)>;
7639 def VST4qAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
7640                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7641                     pred:$p)>;
7642 def VST4qAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
7643                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7644                     pred:$p)>;
7645 def VST4qAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
7646                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7647                     pred:$p)>;
7648
7649 def VST4dWB_fixed_Asm_8 :
7650         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
7651                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7652                     pred:$p)>;
7653 def VST4dWB_fixed_Asm_16 :
7654         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
7655                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7656                     pred:$p)>;
7657 def VST4dWB_fixed_Asm_32 :
7658         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
7659                (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7660                     pred:$p)>;
7661 def VST4qWB_fixed_Asm_8 :
7662         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
7663                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7664                     pred:$p)>;
7665 def VST4qWB_fixed_Asm_16 :
7666         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
7667                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7668                     pred:$p)>;
7669 def VST4qWB_fixed_Asm_32 :
7670         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
7671                (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7672                     pred:$p)>;
7673 def VST4dWB_register_Asm_8 :
7674         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
7675                   (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7676                        rGPR:$Rm, pred:$p)>;
7677 def VST4dWB_register_Asm_16 :
7678         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
7679                   (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7680                        rGPR:$Rm, pred:$p)>;
7681 def VST4dWB_register_Asm_32 :
7682         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
7683                   (ins VecListFourD:$list, addrmode6align64or128or256:$addr,
7684                        rGPR:$Rm, pred:$p)>;
7685 def VST4qWB_register_Asm_8 :
7686         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
7687                   (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7688                        rGPR:$Rm, pred:$p)>;
7689 def VST4qWB_register_Asm_16 :
7690         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
7691                   (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7692                        rGPR:$Rm, pred:$p)>;
7693 def VST4qWB_register_Asm_32 :
7694         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
7695                   (ins VecListFourQ:$list, addrmode6align64or128or256:$addr,
7696                        rGPR:$Rm, pred:$p)>;
7697
7698 // VMOV/VMVN takes an optional datatype suffix
7699 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
7700                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
7701 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
7702                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
7703
7704 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
7705                          (VMVNd DPR:$Vd, DPR:$Vm, pred:$p)>;
7706 defm : NEONDTAnyInstAlias<"vmvn${p}", "$Vd, $Vm",
7707                          (VMVNq QPR:$Vd, QPR:$Vm, pred:$p)>;
7708
7709 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
7710 // D-register versions.
7711 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
7712                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7713 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
7714                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7715 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
7716                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7717 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
7718                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7719 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
7720                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7721 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
7722                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7723 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
7724                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7725 // Q-register versions.
7726 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
7727                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7728 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
7729                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7730 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
7731                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7732 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
7733                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7734 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
7735                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7736 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
7737                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7738 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
7739                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7740
7741 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
7742 // D-register versions.
7743 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
7744                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7745 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
7746                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7747 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
7748                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7749 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
7750                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7751 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
7752                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7753 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
7754                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7755 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
7756                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
7757 // Q-register versions.
7758 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
7759                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7760 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
7761                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7762 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
7763                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7764 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
7765                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7766 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
7767                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7768 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
7769                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7770 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
7771                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
7772
7773 // VSWP allows, but does not require, a type suffix.
7774 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
7775                          (VSWPd DPR:$Vd, DPR:$Vm, pred:$p)>;
7776 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
7777                          (VSWPq QPR:$Vd, QPR:$Vm, pred:$p)>;
7778
7779 // VBIF, VBIT, and VBSL allow, but do not require, a type suffix.
7780 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
7781                          (VBIFd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
7782 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
7783                          (VBITd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
7784 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
7785                          (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
7786 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
7787                          (VBIFq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
7788 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
7789                          (VBITq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
7790 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
7791                          (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
7792
7793 // "vmov Rd, #-imm" can be handled via "vmvn".
7794 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
7795                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
7796 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
7797                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
7798 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
7799                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
7800 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
7801                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
7802
7803 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
7804 // these should restrict to just the Q register variants, but the register
7805 // classes are enough to match correctly regardless, so we keep it simple
7806 // and just use MnemonicAlias.
7807 def : NEONMnemonicAlias<"vbicq", "vbic">;
7808 def : NEONMnemonicAlias<"vandq", "vand">;
7809 def : NEONMnemonicAlias<"veorq", "veor">;
7810 def : NEONMnemonicAlias<"vorrq", "vorr">;
7811
7812 def : NEONMnemonicAlias<"vmovq", "vmov">;
7813 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
7814 // Explicit versions for floating point so that the FPImm variants get
7815 // handled early. The parser gets confused otherwise.
7816 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
7817 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
7818
7819 def : NEONMnemonicAlias<"vaddq", "vadd">;
7820 def : NEONMnemonicAlias<"vsubq", "vsub">;
7821
7822 def : NEONMnemonicAlias<"vminq", "vmin">;
7823 def : NEONMnemonicAlias<"vmaxq", "vmax">;
7824
7825 def : NEONMnemonicAlias<"vmulq", "vmul">;
7826
7827 def : NEONMnemonicAlias<"vabsq", "vabs">;
7828
7829 def : NEONMnemonicAlias<"vshlq", "vshl">;
7830 def : NEONMnemonicAlias<"vshrq", "vshr">;
7831
7832 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
7833
7834 def : NEONMnemonicAlias<"vcleq", "vcle">;
7835 def : NEONMnemonicAlias<"vceqq", "vceq">;
7836
7837 def : NEONMnemonicAlias<"vzipq", "vzip">;
7838 def : NEONMnemonicAlias<"vswpq", "vswp">;
7839
7840 def : NEONMnemonicAlias<"vrecpeq.f32", "vrecpe.f32">;
7841 def : NEONMnemonicAlias<"vrecpeq.u32", "vrecpe.u32">;
7842
7843
7844 // Alias for loading floating point immediates that aren't representable
7845 // using the vmov.f32 encoding but the bitpattern is representable using
7846 // the .i32 encoding.
7847 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
7848                      (VMOVv4i32 QPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;
7849 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
7850                      (VMOVv2i32 DPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;