lib/Target/ARM/ARMInstrNEON.td

   1 //===-- ARMInstrNEON.td - NEON support for ARM -------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM NEON instruction set.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14
  15 //===----------------------------------------------------------------------===//
  16 // NEON-specific Operands.
  17 //===----------------------------------------------------------------------===//
  18 def nModImm : Operand<i32> {
  19   let PrintMethod = "printNEONModImmOperand";
  20 }
  21
  22 def nImmSplatI8AsmOperand : AsmOperandClass { let Name = "NEONi8splat"; }
  23 def nImmSplatI8 : Operand<i32> {
  24   let PrintMethod = "printNEONModImmOperand";
  25   let ParserMatchClass = nImmSplatI8AsmOperand;
  26 }
  27 def nImmSplatI16AsmOperand : AsmOperandClass { let Name = "NEONi16splat"; }
  28 def nImmSplatI16 : Operand<i32> {
  29   let PrintMethod = "printNEONModImmOperand";
  30   let ParserMatchClass = nImmSplatI16AsmOperand;
  31 }
  32 def nImmSplatI32AsmOperand : AsmOperandClass { let Name = "NEONi32splat"; }
  33 def nImmSplatI32 : Operand<i32> {
  34   let PrintMethod = "printNEONModImmOperand";
  35   let ParserMatchClass = nImmSplatI32AsmOperand;
  36 }
  37 def nImmVMOVI32AsmOperand : AsmOperandClass { let Name = "NEONi32vmov"; }
  38 def nImmVMOVI32 : Operand<i32> {
  39   let PrintMethod = "printNEONModImmOperand";
  40   let ParserMatchClass = nImmVMOVI32AsmOperand;
  41 }
  42 def nImmVMOVI32NegAsmOperand : AsmOperandClass { let Name = "NEONi32vmovNeg"; }
  43 def nImmVMOVI32Neg : Operand<i32> {
  44   let PrintMethod = "printNEONModImmOperand";
  45   let ParserMatchClass = nImmVMOVI32NegAsmOperand;
  46 }
  47 def nImmVMOVF32 : Operand<i32> {
  48   let PrintMethod = "printFPImmOperand";
  49   let ParserMatchClass = FPImmOperand;
  50 }
  51 def nImmSplatI64AsmOperand : AsmOperandClass { let Name = "NEONi64splat"; }
  52 def nImmSplatI64 : Operand<i32> {
  53   let PrintMethod = "printNEONModImmOperand";
  54   let ParserMatchClass = nImmSplatI64AsmOperand;
  55 }
  56
  57 def VectorIndex8Operand  : AsmOperandClass { let Name = "VectorIndex8"; }
  58 def VectorIndex16Operand : AsmOperandClass { let Name = "VectorIndex16"; }
  59 def VectorIndex32Operand : AsmOperandClass { let Name = "VectorIndex32"; }
  60 def VectorIndex8 : Operand<i32>, ImmLeaf<i32, [{
  61   return ((uint64_t)Imm) < 8;
  62 }]> {
  63   let ParserMatchClass = VectorIndex8Operand;
  64   let PrintMethod = "printVectorIndex";
  65   let MIOperandInfo = (ops i32imm);
  66 }
  67 def VectorIndex16 : Operand<i32>, ImmLeaf<i32, [{
  68   return ((uint64_t)Imm) < 4;
  69 }]> {
  70   let ParserMatchClass = VectorIndex16Operand;
  71   let PrintMethod = "printVectorIndex";
  72   let MIOperandInfo = (ops i32imm);
  73 }
  74 def VectorIndex32 : Operand<i32>, ImmLeaf<i32, [{
  75   return ((uint64_t)Imm) < 2;
  76 }]> {
  77   let ParserMatchClass = VectorIndex32Operand;
  78   let PrintMethod = "printVectorIndex";
  79   let MIOperandInfo = (ops i32imm);
  80 }
  81
  82 // Register list of one D register.
  83 def VecListOneDAsmOperand : AsmOperandClass {
  84   let Name = "VecListOneD";
  85   let ParserMethod = "parseVectorList";
  86   let RenderMethod = "addVecListOperands";
  87 }
  88 def VecListOneD : RegisterOperand<DPR, "printVectorListOne"> {
  89   let ParserMatchClass = VecListOneDAsmOperand;
  90 }
  91 // Register list of two sequential D registers.
  92 def VecListDPairAsmOperand : AsmOperandClass {
  93   let Name = "VecListDPair";
  94   let ParserMethod = "parseVectorList";
  95   let RenderMethod = "addVecListOperands";
  96 }
  97 def VecListDPair : RegisterOperand<DPair, "printVectorListTwo"> {
  98   let ParserMatchClass = VecListDPairAsmOperand;
  99 }
 100 // Register list of three sequential D registers.
 101 def VecListThreeDAsmOperand : AsmOperandClass {
 102   let Name = "VecListThreeD";
 103   let ParserMethod = "parseVectorList";
 104   let RenderMethod = "addVecListOperands";
 105 }
 106 def VecListThreeD : RegisterOperand<DPR, "printVectorListThree"> {
 107   let ParserMatchClass = VecListThreeDAsmOperand;
 108 }
 109 // Register list of four sequential D registers.
 110 def VecListFourDAsmOperand : AsmOperandClass {
 111   let Name = "VecListFourD";
 112   let ParserMethod = "parseVectorList";
 113   let RenderMethod = "addVecListOperands";
 114 }
 115 def VecListFourD : RegisterOperand<DPR, "printVectorListFour"> {
 116   let ParserMatchClass = VecListFourDAsmOperand;
 117 }
 118 // Register list of two D registers spaced by 2 (two sequential Q registers).
 119 def VecListDPairSpacedAsmOperand : AsmOperandClass {
 120   let Name = "VecListDPairSpaced";
 121   let ParserMethod = "parseVectorList";
 122   let RenderMethod = "addVecListOperands";
 123 }
 124 def VecListDPairSpaced : RegisterOperand<DPair, "printVectorListTwoSpaced"> {
 125   let ParserMatchClass = VecListDPairSpacedAsmOperand;
 126 }
 127 // Register list of three D registers spaced by 2 (three Q registers).
 128 def VecListThreeQAsmOperand : AsmOperandClass {
 129   let Name = "VecListThreeQ";
 130   let ParserMethod = "parseVectorList";
 131   let RenderMethod = "addVecListOperands";
 132 }
 133 def VecListThreeQ : RegisterOperand<DPR, "printVectorListThreeSpaced"> {
 134   let ParserMatchClass = VecListThreeQAsmOperand;
 135 }
 136 // Register list of three D registers spaced by 2 (three Q registers).
 137 def VecListFourQAsmOperand : AsmOperandClass {
 138   let Name = "VecListFourQ";
 139   let ParserMethod = "parseVectorList";
 140   let RenderMethod = "addVecListOperands";
 141 }
 142 def VecListFourQ : RegisterOperand<DPR, "printVectorListFourSpaced"> {
 143   let ParserMatchClass = VecListFourQAsmOperand;
 144 }
 145
 146 // Register list of one D register, with "all lanes" subscripting.
 147 def VecListOneDAllLanesAsmOperand : AsmOperandClass {
 148   let Name = "VecListOneDAllLanes";
 149   let ParserMethod = "parseVectorList";
 150   let RenderMethod = "addVecListOperands";
 151 }
 152 def VecListOneDAllLanes : RegisterOperand<DPR, "printVectorListOneAllLanes"> {
 153   let ParserMatchClass = VecListOneDAllLanesAsmOperand;
 154 }
 155 // Register list of two D registers, with "all lanes" subscripting.
 156 def VecListDPairAllLanesAsmOperand : AsmOperandClass {
 157   let Name = "VecListDPairAllLanes";
 158   let ParserMethod = "parseVectorList";
 159   let RenderMethod = "addVecListOperands";
 160 }
 161 def VecListDPairAllLanes : RegisterOperand<DPair,
 162                                            "printVectorListTwoAllLanes"> {
 163   let ParserMatchClass = VecListDPairAllLanesAsmOperand;
 164 }
 165 // Register list of two D registers spaced by 2 (two sequential Q registers).
 166 def VecListDPairSpacedAllLanesAsmOperand : AsmOperandClass {
 167   let Name = "VecListDPairSpacedAllLanes";
 168   let ParserMethod = "parseVectorList";
 169   let RenderMethod = "addVecListOperands";
 170 }
 171 def VecListDPairSpacedAllLanes : RegisterOperand<DPair,
 172                                          "printVectorListTwoSpacedAllLanes"> {
 173   let ParserMatchClass = VecListDPairSpacedAllLanesAsmOperand;
 174 }
 175 // Register list of three D registers, with "all lanes" subscripting.
 176 def VecListThreeDAllLanesAsmOperand : AsmOperandClass {
 177   let Name = "VecListThreeDAllLanes";
 178   let ParserMethod = "parseVectorList";
 179   let RenderMethod = "addVecListOperands";
 180 }
 181 def VecListThreeDAllLanes : RegisterOperand<DPR,
 182                                             "printVectorListThreeAllLanes"> {
 183   let ParserMatchClass = VecListThreeDAllLanesAsmOperand;
 184 }
 185 // Register list of three D registers spaced by 2 (three sequential Q regs).
 186 def VecListThreeQAllLanesAsmOperand : AsmOperandClass {
 187   let Name = "VecListThreeQAllLanes";
 188   let ParserMethod = "parseVectorList";
 189   let RenderMethod = "addVecListOperands";
 190 }
 191 def VecListThreeQAllLanes : RegisterOperand<DPR,
 192                                          "printVectorListThreeSpacedAllLanes"> {
 193   let ParserMatchClass = VecListThreeQAllLanesAsmOperand;
 194 }
 195 // Register list of four D registers, with "all lanes" subscripting.
 196 def VecListFourDAllLanesAsmOperand : AsmOperandClass {
 197   let Name = "VecListFourDAllLanes";
 198   let ParserMethod = "parseVectorList";
 199   let RenderMethod = "addVecListOperands";
 200 }
 201 def VecListFourDAllLanes : RegisterOperand<DPR, "printVectorListFourAllLanes"> {
 202   let ParserMatchClass = VecListFourDAllLanesAsmOperand;
 203 }
 204 // Register list of four D registers spaced by 2 (four sequential Q regs).
 205 def VecListFourQAllLanesAsmOperand : AsmOperandClass {
 206   let Name = "VecListFourQAllLanes";
 207   let ParserMethod = "parseVectorList";
 208   let RenderMethod = "addVecListOperands";
 209 }
 210 def VecListFourQAllLanes : RegisterOperand<DPR,
 211                                          "printVectorListFourSpacedAllLanes"> {
 212   let ParserMatchClass = VecListFourQAllLanesAsmOperand;
 213 }
 214
 215
 216 // Register list of one D register, with byte lane subscripting.
 217 def VecListOneDByteIndexAsmOperand : AsmOperandClass {
 218   let Name = "VecListOneDByteIndexed";
 219   let ParserMethod = "parseVectorList";
 220   let RenderMethod = "addVecListIndexedOperands";
 221 }
 222 def VecListOneDByteIndexed : Operand<i32> {
 223   let ParserMatchClass = VecListOneDByteIndexAsmOperand;
 224   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 225 }
 226 // ...with half-word lane subscripting.
 227 def VecListOneDHWordIndexAsmOperand : AsmOperandClass {
 228   let Name = "VecListOneDHWordIndexed";
 229   let ParserMethod = "parseVectorList";
 230   let RenderMethod = "addVecListIndexedOperands";
 231 }
 232 def VecListOneDHWordIndexed : Operand<i32> {
 233   let ParserMatchClass = VecListOneDHWordIndexAsmOperand;
 234   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 235 }
 236 // ...with word lane subscripting.
 237 def VecListOneDWordIndexAsmOperand : AsmOperandClass {
 238   let Name = "VecListOneDWordIndexed";
 239   let ParserMethod = "parseVectorList";
 240   let RenderMethod = "addVecListIndexedOperands";
 241 }
 242 def VecListOneDWordIndexed : Operand<i32> {
 243   let ParserMatchClass = VecListOneDWordIndexAsmOperand;
 244   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 245 }
 246
 247 // Register list of two D registers with byte lane subscripting.
 248 def VecListTwoDByteIndexAsmOperand : AsmOperandClass {
 249   let Name = "VecListTwoDByteIndexed";
 250   let ParserMethod = "parseVectorList";
 251   let RenderMethod = "addVecListIndexedOperands";
 252 }
 253 def VecListTwoDByteIndexed : Operand<i32> {
 254   let ParserMatchClass = VecListTwoDByteIndexAsmOperand;
 255   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 256 }
 257 // ...with half-word lane subscripting.
 258 def VecListTwoDHWordIndexAsmOperand : AsmOperandClass {
 259   let Name = "VecListTwoDHWordIndexed";
 260   let ParserMethod = "parseVectorList";
 261   let RenderMethod = "addVecListIndexedOperands";
 262 }
 263 def VecListTwoDHWordIndexed : Operand<i32> {
 264   let ParserMatchClass = VecListTwoDHWordIndexAsmOperand;
 265   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 266 }
 267 // ...with word lane subscripting.
 268 def VecListTwoDWordIndexAsmOperand : AsmOperandClass {
 269   let Name = "VecListTwoDWordIndexed";
 270   let ParserMethod = "parseVectorList";
 271   let RenderMethod = "addVecListIndexedOperands";
 272 }
 273 def VecListTwoDWordIndexed : Operand<i32> {
 274   let ParserMatchClass = VecListTwoDWordIndexAsmOperand;
 275   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 276 }
 277 // Register list of two Q registers with half-word lane subscripting.
 278 def VecListTwoQHWordIndexAsmOperand : AsmOperandClass {
 279   let Name = "VecListTwoQHWordIndexed";
 280   let ParserMethod = "parseVectorList";
 281   let RenderMethod = "addVecListIndexedOperands";
 282 }
 283 def VecListTwoQHWordIndexed : Operand<i32> {
 284   let ParserMatchClass = VecListTwoQHWordIndexAsmOperand;
 285   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 286 }
 287 // ...with word lane subscripting.
 288 def VecListTwoQWordIndexAsmOperand : AsmOperandClass {
 289   let Name = "VecListTwoQWordIndexed";
 290   let ParserMethod = "parseVectorList";
 291   let RenderMethod = "addVecListIndexedOperands";
 292 }
 293 def VecListTwoQWordIndexed : Operand<i32> {
 294   let ParserMatchClass = VecListTwoQWordIndexAsmOperand;
 295   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 296 }
 297
 298
 299 // Register list of three D registers with byte lane subscripting.
 300 def VecListThreeDByteIndexAsmOperand : AsmOperandClass {
 301   let Name = "VecListThreeDByteIndexed";
 302   let ParserMethod = "parseVectorList";
 303   let RenderMethod = "addVecListIndexedOperands";
 304 }
 305 def VecListThreeDByteIndexed : Operand<i32> {
 306   let ParserMatchClass = VecListThreeDByteIndexAsmOperand;
 307   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 308 }
 309 // ...with half-word lane subscripting.
 310 def VecListThreeDHWordIndexAsmOperand : AsmOperandClass {
 311   let Name = "VecListThreeDHWordIndexed";
 312   let ParserMethod = "parseVectorList";
 313   let RenderMethod = "addVecListIndexedOperands";
 314 }
 315 def VecListThreeDHWordIndexed : Operand<i32> {
 316   let ParserMatchClass = VecListThreeDHWordIndexAsmOperand;
 317   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 318 }
 319 // ...with word lane subscripting.
 320 def VecListThreeDWordIndexAsmOperand : AsmOperandClass {
 321   let Name = "VecListThreeDWordIndexed";
 322   let ParserMethod = "parseVectorList";
 323   let RenderMethod = "addVecListIndexedOperands";
 324 }
 325 def VecListThreeDWordIndexed : Operand<i32> {
 326   let ParserMatchClass = VecListThreeDWordIndexAsmOperand;
 327   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 328 }
 329 // Register list of three Q registers with half-word lane subscripting.
 330 def VecListThreeQHWordIndexAsmOperand : AsmOperandClass {
 331   let Name = "VecListThreeQHWordIndexed";
 332   let ParserMethod = "parseVectorList";
 333   let RenderMethod = "addVecListIndexedOperands";
 334 }
 335 def VecListThreeQHWordIndexed : Operand<i32> {
 336   let ParserMatchClass = VecListThreeQHWordIndexAsmOperand;
 337   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 338 }
 339 // ...with word lane subscripting.
 340 def VecListThreeQWordIndexAsmOperand : AsmOperandClass {
 341   let Name = "VecListThreeQWordIndexed";
 342   let ParserMethod = "parseVectorList";
 343   let RenderMethod = "addVecListIndexedOperands";
 344 }
 345 def VecListThreeQWordIndexed : Operand<i32> {
 346   let ParserMatchClass = VecListThreeQWordIndexAsmOperand;
 347   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 348 }
 349
 350 // Register list of four D registers with byte lane subscripting.
 351 def VecListFourDByteIndexAsmOperand : AsmOperandClass {
 352   let Name = "VecListFourDByteIndexed";
 353   let ParserMethod = "parseVectorList";
 354   let RenderMethod = "addVecListIndexedOperands";
 355 }
 356 def VecListFourDByteIndexed : Operand<i32> {
 357   let ParserMatchClass = VecListFourDByteIndexAsmOperand;
 358   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 359 }
 360 // ...with half-word lane subscripting.
 361 def VecListFourDHWordIndexAsmOperand : AsmOperandClass {
 362   let Name = "VecListFourDHWordIndexed";
 363   let ParserMethod = "parseVectorList";
 364   let RenderMethod = "addVecListIndexedOperands";
 365 }
 366 def VecListFourDHWordIndexed : Operand<i32> {
 367   let ParserMatchClass = VecListFourDHWordIndexAsmOperand;
 368   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 369 }
 370 // ...with word lane subscripting.
 371 def VecListFourDWordIndexAsmOperand : AsmOperandClass {
 372   let Name = "VecListFourDWordIndexed";
 373   let ParserMethod = "parseVectorList";
 374   let RenderMethod = "addVecListIndexedOperands";
 375 }
 376 def VecListFourDWordIndexed : Operand<i32> {
 377   let ParserMatchClass = VecListFourDWordIndexAsmOperand;
 378   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 379 }
 380 // Register list of four Q registers with half-word lane subscripting.
 381 def VecListFourQHWordIndexAsmOperand : AsmOperandClass {
 382   let Name = "VecListFourQHWordIndexed";
 383   let ParserMethod = "parseVectorList";
 384   let RenderMethod = "addVecListIndexedOperands";
 385 }
 386 def VecListFourQHWordIndexed : Operand<i32> {
 387   let ParserMatchClass = VecListFourQHWordIndexAsmOperand;
 388   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 389 }
 390 // ...with word lane subscripting.
 391 def VecListFourQWordIndexAsmOperand : AsmOperandClass {
 392   let Name = "VecListFourQWordIndexed";
 393   let ParserMethod = "parseVectorList";
 394   let RenderMethod = "addVecListIndexedOperands";
 395 }
 396 def VecListFourQWordIndexed : Operand<i32> {
 397   let ParserMatchClass = VecListFourQWordIndexAsmOperand;
 398   let MIOperandInfo = (ops DPR:$Vd, i32imm:$idx);
 399 }
 400
 401
 402 //===----------------------------------------------------------------------===//
 403 // NEON-specific DAG Nodes.
 404 //===----------------------------------------------------------------------===//
 405
 406 def SDTARMVCMP    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<1, 2>]>;
 407 def SDTARMVCMPZ   : SDTypeProfile<1, 1, []>;
 408
 409 def NEONvceq      : SDNode<"ARMISD::VCEQ", SDTARMVCMP>;
 410 def NEONvceqz     : SDNode<"ARMISD::VCEQZ", SDTARMVCMPZ>;
 411 def NEONvcge      : SDNode<"ARMISD::VCGE", SDTARMVCMP>;
 412 def NEONvcgez     : SDNode<"ARMISD::VCGEZ", SDTARMVCMPZ>;
 413 def NEONvclez     : SDNode<"ARMISD::VCLEZ", SDTARMVCMPZ>;
 414 def NEONvcgeu     : SDNode<"ARMISD::VCGEU", SDTARMVCMP>;
 415 def NEONvcgt      : SDNode<"ARMISD::VCGT", SDTARMVCMP>;
 416 def NEONvcgtz     : SDNode<"ARMISD::VCGTZ", SDTARMVCMPZ>;
 417 def NEONvcltz     : SDNode<"ARMISD::VCLTZ", SDTARMVCMPZ>;
 418 def NEONvcgtu     : SDNode<"ARMISD::VCGTU", SDTARMVCMP>;
 419 def NEONvtst      : SDNode<"ARMISD::VTST", SDTARMVCMP>;
 420
 421 // Types for vector shift by immediates.  The "SHX" version is for long and
 422 // narrow operations where the source and destination vectors have different
 423 // types.  The "SHINS" version is for shift and insert operations.
 424 def SDTARMVSH     : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 425                                          SDTCisVT<2, i32>]>;
 426 def SDTARMVSHX    : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 427                                          SDTCisVT<2, i32>]>;
 428 def SDTARMVSHINS  : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<0, 1>,
 429                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 430
 431 def NEONvshl      : SDNode<"ARMISD::VSHL", SDTARMVSH>;
 432 def NEONvshrs     : SDNode<"ARMISD::VSHRs", SDTARMVSH>;
 433 def NEONvshru     : SDNode<"ARMISD::VSHRu", SDTARMVSH>;
 434 def NEONvshlls    : SDNode<"ARMISD::VSHLLs", SDTARMVSHX>;
 435 def NEONvshllu    : SDNode<"ARMISD::VSHLLu", SDTARMVSHX>;
 436 def NEONvshlli    : SDNode<"ARMISD::VSHLLi", SDTARMVSHX>;
 437 def NEONvshrn     : SDNode<"ARMISD::VSHRN", SDTARMVSHX>;
 438
 439 def NEONvrshrs    : SDNode<"ARMISD::VRSHRs", SDTARMVSH>;
 440 def NEONvrshru    : SDNode<"ARMISD::VRSHRu", SDTARMVSH>;
 441 def NEONvrshrn    : SDNode<"ARMISD::VRSHRN", SDTARMVSHX>;
 442
 443 def NEONvqshls    : SDNode<"ARMISD::VQSHLs", SDTARMVSH>;
 444 def NEONvqshlu    : SDNode<"ARMISD::VQSHLu", SDTARMVSH>;
 445 def NEONvqshlsu   : SDNode<"ARMISD::VQSHLsu", SDTARMVSH>;
 446 def NEONvqshrns   : SDNode<"ARMISD::VQSHRNs", SDTARMVSHX>;
 447 def NEONvqshrnu   : SDNode<"ARMISD::VQSHRNu", SDTARMVSHX>;
 448 def NEONvqshrnsu  : SDNode<"ARMISD::VQSHRNsu", SDTARMVSHX>;
 449
 450 def NEONvqrshrns  : SDNode<"ARMISD::VQRSHRNs", SDTARMVSHX>;
 451 def NEONvqrshrnu  : SDNode<"ARMISD::VQRSHRNu", SDTARMVSHX>;
 452 def NEONvqrshrnsu : SDNode<"ARMISD::VQRSHRNsu", SDTARMVSHX>;
 453
 454 def NEONvsli      : SDNode<"ARMISD::VSLI", SDTARMVSHINS>;
 455 def NEONvsri      : SDNode<"ARMISD::VSRI", SDTARMVSHINS>;
 456
 457 def SDTARMVGETLN  : SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisInt<1>,
 458                                          SDTCisVT<2, i32>]>;
 459 def NEONvgetlaneu : SDNode<"ARMISD::VGETLANEu", SDTARMVGETLN>;
 460 def NEONvgetlanes : SDNode<"ARMISD::VGETLANEs", SDTARMVGETLN>;
 461
 462 def SDTARMVMOVIMM : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisVT<1, i32>]>;
 463 def NEONvmovImm   : SDNode<"ARMISD::VMOVIMM", SDTARMVMOVIMM>;
 464 def NEONvmvnImm   : SDNode<"ARMISD::VMVNIMM", SDTARMVMOVIMM>;
 465 def NEONvmovFPImm : SDNode<"ARMISD::VMOVFPIMM", SDTARMVMOVIMM>;
 466
 467 def SDTARMVORRIMM : SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 468                                            SDTCisVT<2, i32>]>;
 469 def NEONvorrImm   : SDNode<"ARMISD::VORRIMM", SDTARMVORRIMM>;
 470 def NEONvbicImm   : SDNode<"ARMISD::VBICIMM", SDTARMVORRIMM>;
 471
 472 def NEONvbsl      : SDNode<"ARMISD::VBSL",
 473                            SDTypeProfile<1, 3, [SDTCisVec<0>,
 474                                                 SDTCisSameAs<0, 1>,
 475                                                 SDTCisSameAs<0, 2>,
 476                                                 SDTCisSameAs<0, 3>]>>;
 477
 478 def NEONvdup      : SDNode<"ARMISD::VDUP", SDTypeProfile<1, 1, [SDTCisVec<0>]>>;
 479
 480 // VDUPLANE can produce a quad-register result from a double-register source,
 481 // so the result is not constrained to match the source.
 482 def NEONvduplane  : SDNode<"ARMISD::VDUPLANE",
 483                            SDTypeProfile<1, 2, [SDTCisVec<0>, SDTCisVec<1>,
 484                                                 SDTCisVT<2, i32>]>>;
 485
 486 def SDTARMVEXT    : SDTypeProfile<1, 3, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 487                                          SDTCisSameAs<0, 2>, SDTCisVT<3, i32>]>;
 488 def NEONvext      : SDNode<"ARMISD::VEXT", SDTARMVEXT>;
 489
 490 def SDTARMVSHUF   : SDTypeProfile<1, 1, [SDTCisVec<0>, SDTCisSameAs<0, 1>]>;
 491 def NEONvrev64    : SDNode<"ARMISD::VREV64", SDTARMVSHUF>;
 492 def NEONvrev32    : SDNode<"ARMISD::VREV32", SDTARMVSHUF>;
 493 def NEONvrev16    : SDNode<"ARMISD::VREV16", SDTARMVSHUF>;
 494
 495 def SDTARMVSHUF2  : SDTypeProfile<2, 2, [SDTCisVec<0>, SDTCisSameAs<0, 1>,
 496                                          SDTCisSameAs<0, 2>,
 497                                          SDTCisSameAs<0, 3>]>;
 498 def NEONzip       : SDNode<"ARMISD::VZIP", SDTARMVSHUF2>;
 499 def NEONuzp       : SDNode<"ARMISD::VUZP", SDTARMVSHUF2>;
 500 def NEONtrn       : SDNode<"ARMISD::VTRN", SDTARMVSHUF2>;
 501
 502 def SDTARMVMULL   : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisInt<1>,
 503                                          SDTCisSameAs<1, 2>]>;
 504 def NEONvmulls    : SDNode<"ARMISD::VMULLs", SDTARMVMULL>;
 505 def NEONvmullu    : SDNode<"ARMISD::VMULLu", SDTARMVMULL>;
 506
 507 def SDTARMFMAX    : SDTypeProfile<1, 2, [SDTCisVT<0, f32>, SDTCisSameAs<0, 1>,
 508                                          SDTCisSameAs<0, 2>]>;
 509 def NEONfmax      : SDNode<"ARMISD::FMAX", SDTARMFMAX>;
 510 def NEONfmin      : SDNode<"ARMISD::FMIN", SDTARMFMAX>;
 511
 512 def NEONimmAllZerosV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 513   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 514   unsigned EltBits = 0;
 515   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 516   return (EltBits == 32 && EltVal == 0);
 517 }]>;
 518
 519 def NEONimmAllOnesV: PatLeaf<(NEONvmovImm (i32 timm)), [{
 520   ConstantSDNode *ConstVal = cast<ConstantSDNode>(N->getOperand(0));
 521   unsigned EltBits = 0;
 522   uint64_t EltVal = ARM_AM::decodeNEONModImm(ConstVal->getZExtValue(), EltBits);
 523   return (EltBits == 8 && EltVal == 0xff);
 524 }]>;
 525
 526 //===----------------------------------------------------------------------===//
 527 // NEON load / store instructions
 528 //===----------------------------------------------------------------------===//
 529
 530 // Use VLDM to load a Q register as a D register pair.
 531 // This is a pseudo instruction that is expanded to VLDMD after reg alloc.
 532 def VLDMQIA
 533   : PseudoVFPLdStM<(outs DPair:$dst), (ins GPR:$Rn),
 534                     IIC_fpLoad_m, "",
 535                    [(set DPair:$dst, (v2f64 (load GPR:$Rn)))]>;
 536
 537 // Use VSTM to store a Q register as a D register pair.
 538 // This is a pseudo instruction that is expanded to VSTMD after reg alloc.
 539 def VSTMQIA
 540   : PseudoVFPLdStM<(outs), (ins DPair:$src, GPR:$Rn),
 541                     IIC_fpStore_m, "",
 542                    [(store (v2f64 DPair:$src), GPR:$Rn)]>;
 543
 544 // Classes for VLD* pseudo-instructions with multi-register operands.
 545 // These are expanded to real instructions after register allocation.
 546 class VLDQPseudo<InstrItinClass itin>
 547   : PseudoNLdSt<(outs QPR:$dst), (ins addrmode6:$addr), itin, "">;
 548 class VLDQWBPseudo<InstrItinClass itin>
 549   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 550                 (ins addrmode6:$addr, am6offset:$offset), itin,
 551                 "$addr.addr = $wb">;
 552 class VLDQWBfixedPseudo<InstrItinClass itin>
 553   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 554                 (ins addrmode6:$addr), itin,
 555                 "$addr.addr = $wb">;
 556 class VLDQWBregisterPseudo<InstrItinClass itin>
 557   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 558                 (ins addrmode6:$addr, rGPR:$offset), itin,
 559                 "$addr.addr = $wb">;
 560
 561 class VLDQQPseudo<InstrItinClass itin>
 562   : PseudoNLdSt<(outs QQPR:$dst), (ins addrmode6:$addr), itin, "">;
 563 class VLDQQWBPseudo<InstrItinClass itin>
 564   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 565                 (ins addrmode6:$addr, am6offset:$offset), itin,
 566                 "$addr.addr = $wb">;
 567 class VLDQQWBfixedPseudo<InstrItinClass itin>
 568   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 569                 (ins addrmode6:$addr), itin,
 570                 "$addr.addr = $wb">;
 571 class VLDQQWBregisterPseudo<InstrItinClass itin>
 572   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 573                 (ins addrmode6:$addr, rGPR:$offset), itin,
 574                 "$addr.addr = $wb">;
 575
 576
 577 class VLDQQQQPseudo<InstrItinClass itin>
 578   : PseudoNLdSt<(outs QQQQPR:$dst), (ins addrmode6:$addr, QQQQPR:$src),itin,
 579                 "$src = $dst">;
 580 class VLDQQQQWBPseudo<InstrItinClass itin>
 581   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 582                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
 583                 "$addr.addr = $wb, $src = $dst">;
 584
 585 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
 586
 587 //   VLD1     : Vector Load (multiple single elements)
 588 class VLD1D<bits<4> op7_4, string Dt>
 589   : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd),
 590           (ins addrmode6:$Rn), IIC_VLD1,
 591           "vld1", Dt, "$Vd, $Rn", "", []> {
 592   let Rm = 0b1111;
 593   let Inst{4} = Rn{4};
 594   let DecoderMethod = "DecodeVLDInstruction";
 595 }
 596 class VLD1Q<bits<4> op7_4, string Dt>
 597   : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd),
 598           (ins addrmode6:$Rn), IIC_VLD1x2,
 599           "vld1", Dt, "$Vd, $Rn", "", []> {
 600   let Rm = 0b1111;
 601   let Inst{5-4} = Rn{5-4};
 602   let DecoderMethod = "DecodeVLDInstruction";
 603 }
 604
 605 def  VLD1d8   : VLD1D<{0,0,0,?}, "8">;
 606 def  VLD1d16  : VLD1D<{0,1,0,?}, "16">;
 607 def  VLD1d32  : VLD1D<{1,0,0,?}, "32">;
 608 def  VLD1d64  : VLD1D<{1,1,0,?}, "64">;
 609
 610 def  VLD1q8   : VLD1Q<{0,0,?,?}, "8">;
 611 def  VLD1q16  : VLD1Q<{0,1,?,?}, "16">;
 612 def  VLD1q32  : VLD1Q<{1,0,?,?}, "32">;
 613 def  VLD1q64  : VLD1Q<{1,1,?,?}, "64">;
 614
 615 // ...with address register writeback:
 616 multiclass VLD1DWB<bits<4> op7_4, string Dt> {
 617   def _fixed : NLdSt<0,0b10, 0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 618                      (ins addrmode6:$Rn), IIC_VLD1u,
 619                      "vld1", Dt, "$Vd, $Rn!",
 620                      "$Rn.addr = $wb", []> {
 621     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 622     let Inst{4} = Rn{4};
 623     let DecoderMethod = "DecodeVLDInstruction";
 624     let AsmMatchConverter = "cvtVLDwbFixed";
 625   }
 626   def _register : NLdSt<0,0b10,0b0111,op7_4, (outs VecListOneD:$Vd, GPR:$wb),
 627                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1u,
 628                         "vld1", Dt, "$Vd, $Rn, $Rm",
 629                         "$Rn.addr = $wb", []> {
 630     let Inst{4} = Rn{4};
 631     let DecoderMethod = "DecodeVLDInstruction";
 632     let AsmMatchConverter = "cvtVLDwbRegister";
 633   }
 634 }
 635 multiclass VLD1QWB<bits<4> op7_4, string Dt> {
 636   def _fixed : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 637                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 638                      "vld1", Dt, "$Vd, $Rn!",
 639                      "$Rn.addr = $wb", []> {
 640     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 641     let Inst{5-4} = Rn{5-4};
 642     let DecoderMethod = "DecodeVLDInstruction";
 643     let AsmMatchConverter = "cvtVLDwbFixed";
 644   }
 645   def _register : NLdSt<0,0b10,0b1010,op7_4, (outs VecListDPair:$Vd, GPR:$wb),
 646                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 647                         "vld1", Dt, "$Vd, $Rn, $Rm",
 648                         "$Rn.addr = $wb", []> {
 649     let Inst{5-4} = Rn{5-4};
 650     let DecoderMethod = "DecodeVLDInstruction";
 651     let AsmMatchConverter = "cvtVLDwbRegister";
 652   }
 653 }
 654
 655 defm VLD1d8wb  : VLD1DWB<{0,0,0,?}, "8">;
 656 defm VLD1d16wb : VLD1DWB<{0,1,0,?}, "16">;
 657 defm VLD1d32wb : VLD1DWB<{1,0,0,?}, "32">;
 658 defm VLD1d64wb : VLD1DWB<{1,1,0,?}, "64">;
 659 defm VLD1q8wb  : VLD1QWB<{0,0,?,?}, "8">;
 660 defm VLD1q16wb : VLD1QWB<{0,1,?,?}, "16">;
 661 defm VLD1q32wb : VLD1QWB<{1,0,?,?}, "32">;
 662 defm VLD1q64wb : VLD1QWB<{1,1,?,?}, "64">;
 663
 664 // ...with 3 registers
 665 class VLD1D3<bits<4> op7_4, string Dt>
 666   : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd),
 667           (ins addrmode6:$Rn), IIC_VLD1x3, "vld1", Dt,
 668           "$Vd, $Rn", "", []> {
 669   let Rm = 0b1111;
 670   let Inst{4} = Rn{4};
 671   let DecoderMethod = "DecodeVLDInstruction";
 672 }
 673 multiclass VLD1D3WB<bits<4> op7_4, string Dt> {
 674   def _fixed : NLdSt<0,0b10,0b0110, op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 675                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 676                      "vld1", Dt, "$Vd, $Rn!",
 677                      "$Rn.addr = $wb", []> {
 678     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 679     let Inst{4} = Rn{4};
 680     let DecoderMethod = "DecodeVLDInstruction";
 681     let AsmMatchConverter = "cvtVLDwbFixed";
 682   }
 683   def _register : NLdSt<0,0b10,0b0110,op7_4, (outs VecListThreeD:$Vd, GPR:$wb),
 684                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 685                         "vld1", Dt, "$Vd, $Rn, $Rm",
 686                         "$Rn.addr = $wb", []> {
 687     let Inst{4} = Rn{4};
 688     let DecoderMethod = "DecodeVLDInstruction";
 689     let AsmMatchConverter = "cvtVLDwbRegister";
 690   }
 691 }
 692
 693 def VLD1d8T      : VLD1D3<{0,0,0,?}, "8">;
 694 def VLD1d16T     : VLD1D3<{0,1,0,?}, "16">;
 695 def VLD1d32T     : VLD1D3<{1,0,0,?}, "32">;
 696 def VLD1d64T     : VLD1D3<{1,1,0,?}, "64">;
 697
 698 defm VLD1d8Twb  : VLD1D3WB<{0,0,0,?}, "8">;
 699 defm VLD1d16Twb : VLD1D3WB<{0,1,0,?}, "16">;
 700 defm VLD1d32Twb : VLD1D3WB<{1,0,0,?}, "32">;
 701 defm VLD1d64Twb : VLD1D3WB<{1,1,0,?}, "64">;
 702
 703 def VLD1d64TPseudo : VLDQQPseudo<IIC_VLD1x3>;
 704
 705 // ...with 4 registers
 706 class VLD1D4<bits<4> op7_4, string Dt>
 707   : NLdSt<0, 0b10, 0b0010, op7_4, (outs VecListFourD:$Vd),
 708           (ins addrmode6:$Rn), IIC_VLD1x4, "vld1", Dt,
 709           "$Vd, $Rn", "", []> {
 710   let Rm = 0b1111;
 711   let Inst{5-4} = Rn{5-4};
 712   let DecoderMethod = "DecodeVLDInstruction";
 713 }
 714 multiclass VLD1D4WB<bits<4> op7_4, string Dt> {
 715   def _fixed : NLdSt<0,0b10,0b0010, op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 716                     (ins addrmode6:$Rn), IIC_VLD1x2u,
 717                      "vld1", Dt, "$Vd, $Rn!",
 718                      "$Rn.addr = $wb", []> {
 719     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 720     let Inst{5-4} = Rn{5-4};
 721     let DecoderMethod = "DecodeVLDInstruction";
 722     let AsmMatchConverter = "cvtVLDwbFixed";
 723   }
 724   def _register : NLdSt<0,0b10,0b0010,op7_4, (outs VecListFourD:$Vd, GPR:$wb),
 725                         (ins addrmode6:$Rn, rGPR:$Rm), IIC_VLD1x2u,
 726                         "vld1", Dt, "$Vd, $Rn, $Rm",
 727                         "$Rn.addr = $wb", []> {
 728     let Inst{5-4} = Rn{5-4};
 729     let DecoderMethod = "DecodeVLDInstruction";
 730     let AsmMatchConverter = "cvtVLDwbRegister";
 731   }
 732 }
 733
 734 def VLD1d8Q      : VLD1D4<{0,0,?,?}, "8">;
 735 def VLD1d16Q     : VLD1D4<{0,1,?,?}, "16">;
 736 def VLD1d32Q     : VLD1D4<{1,0,?,?}, "32">;
 737 def VLD1d64Q     : VLD1D4<{1,1,?,?}, "64">;
 738
 739 defm VLD1d8Qwb   : VLD1D4WB<{0,0,?,?}, "8">;
 740 defm VLD1d16Qwb  : VLD1D4WB<{0,1,?,?}, "16">;
 741 defm VLD1d32Qwb  : VLD1D4WB<{1,0,?,?}, "32">;
 742 defm VLD1d64Qwb  : VLD1D4WB<{1,1,?,?}, "64">;
 743
 744 def VLD1d64QPseudo : VLDQQPseudo<IIC_VLD1x4>;
 745
 746 //   VLD2     : Vector Load (multiple 2-element structures)
 747 class VLD2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
 748            InstrItinClass itin>
 749   : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd),
 750           (ins addrmode6:$Rn), itin,
 751           "vld2", Dt, "$Vd, $Rn", "", []> {
 752   let Rm = 0b1111;
 753   let Inst{5-4} = Rn{5-4};
 754   let DecoderMethod = "DecodeVLDInstruction";
 755 }
 756
 757 def  VLD2d8   : VLD2<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2>;
 758 def  VLD2d16  : VLD2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2>;
 759 def  VLD2d32  : VLD2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2>;
 760
 761 def  VLD2q8   : VLD2<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2>;
 762 def  VLD2q16  : VLD2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2>;
 763 def  VLD2q32  : VLD2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2>;
 764
 765 def  VLD2q8Pseudo  : VLDQQPseudo<IIC_VLD2x2>;
 766 def  VLD2q16Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 767 def  VLD2q32Pseudo : VLDQQPseudo<IIC_VLD2x2>;
 768
 769 // ...with address register writeback:
 770 multiclass VLD2WB<bits<4> op11_8, bits<4> op7_4, string Dt,
 771                   RegisterOperand VdTy, InstrItinClass itin> {
 772   def _fixed : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 773                      (ins addrmode6:$Rn), itin,
 774                      "vld2", Dt, "$Vd, $Rn!",
 775                      "$Rn.addr = $wb", []> {
 776     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
 777     let Inst{5-4} = Rn{5-4};
 778     let DecoderMethod = "DecodeVLDInstruction";
 779     let AsmMatchConverter = "cvtVLDwbFixed";
 780   }
 781   def _register : NLdSt<0, 0b10, op11_8, op7_4, (outs VdTy:$Vd, GPR:$wb),
 782                         (ins addrmode6:$Rn, rGPR:$Rm), itin,
 783                         "vld2", Dt, "$Vd, $Rn, $Rm",
 784                         "$Rn.addr = $wb", []> {
 785     let Inst{5-4} = Rn{5-4};
 786     let DecoderMethod = "DecodeVLDInstruction";
 787     let AsmMatchConverter = "cvtVLDwbRegister";
 788   }
 789 }
 790
 791 defm VLD2d8wb  : VLD2WB<0b1000, {0,0,?,?}, "8", VecListDPair, IIC_VLD2u>;
 792 defm VLD2d16wb : VLD2WB<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VLD2u>;
 793 defm VLD2d32wb : VLD2WB<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VLD2u>;
 794
 795 defm VLD2q8wb  : VLD2WB<0b0011, {0,0,?,?}, "8", VecListFourD, IIC_VLD2x2u>;
 796 defm VLD2q16wb : VLD2WB<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VLD2x2u>;
 797 defm VLD2q32wb : VLD2WB<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VLD2x2u>;
 798
 799 def VLD2q8PseudoWB_fixed     : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 800 def VLD2q16PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 801 def VLD2q32PseudoWB_fixed    : VLDQQWBfixedPseudo<IIC_VLD2x2u>;
 802 def VLD2q8PseudoWB_register  : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 803 def VLD2q16PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 804 def VLD2q32PseudoWB_register : VLDQQWBregisterPseudo<IIC_VLD2x2u>;
 805
 806 // ...with double-spaced registers
 807 def  VLD2b8    : VLD2<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2>;
 808 def  VLD2b16   : VLD2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2>;
 809 def  VLD2b32   : VLD2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2>;
 810 defm VLD2b8wb  : VLD2WB<0b1001, {0,0,?,?}, "8", VecListDPairSpaced, IIC_VLD2u>;
 811 defm VLD2b16wb : VLD2WB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VLD2u>;
 812 defm VLD2b32wb : VLD2WB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VLD2u>;
 813
 814 //   VLD3     : Vector Load (multiple 3-element structures)
 815 class VLD3D<bits<4> op11_8, bits<4> op7_4, string Dt>
 816   : NLdSt<0, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
 817           (ins addrmode6:$Rn), IIC_VLD3,
 818           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn", "", []> {
 819   let Rm = 0b1111;
 820   let Inst{4} = Rn{4};
 821   let DecoderMethod = "DecodeVLDInstruction";
 822 }
 823
 824 def  VLD3d8   : VLD3D<0b0100, {0,0,0,?}, "8">;
 825 def  VLD3d16  : VLD3D<0b0100, {0,1,0,?}, "16">;
 826 def  VLD3d32  : VLD3D<0b0100, {1,0,0,?}, "32">;
 827
 828 def  VLD3d8Pseudo  : VLDQQPseudo<IIC_VLD3>;
 829 def  VLD3d16Pseudo : VLDQQPseudo<IIC_VLD3>;
 830 def  VLD3d32Pseudo : VLDQQPseudo<IIC_VLD3>;
 831
 832 // ...with address register writeback:
 833 class VLD3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 834   : NLdSt<0, 0b10, op11_8, op7_4,
 835           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
 836           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD3u,
 837           "vld3", Dt, "\\{$Vd, $dst2, $dst3\\}, $Rn$Rm",
 838           "$Rn.addr = $wb", []> {
 839   let Inst{4} = Rn{4};
 840   let DecoderMethod = "DecodeVLDInstruction";
 841 }
 842
 843 def VLD3d8_UPD  : VLD3DWB<0b0100, {0,0,0,?}, "8">;
 844 def VLD3d16_UPD : VLD3DWB<0b0100, {0,1,0,?}, "16">;
 845 def VLD3d32_UPD : VLD3DWB<0b0100, {1,0,0,?}, "32">;
 846
 847 def VLD3d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3u>;
 848 def VLD3d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 849 def VLD3d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3u>;
 850
 851 // ...with double-spaced registers:
 852 def VLD3q8      : VLD3D<0b0101, {0,0,0,?}, "8">;
 853 def VLD3q16     : VLD3D<0b0101, {0,1,0,?}, "16">;
 854 def VLD3q32     : VLD3D<0b0101, {1,0,0,?}, "32">;
 855 def VLD3q8_UPD  : VLD3DWB<0b0101, {0,0,0,?}, "8">;
 856 def VLD3q16_UPD : VLD3DWB<0b0101, {0,1,0,?}, "16">;
 857 def VLD3q32_UPD : VLD3DWB<0b0101, {1,0,0,?}, "32">;
 858
 859 def VLD3q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 860 def VLD3q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 861 def VLD3q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 862
 863 // ...alternate versions to be allocated odd register numbers:
 864 def VLD3q8oddPseudo   : VLDQQQQPseudo<IIC_VLD3>;
 865 def VLD3q16oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 866 def VLD3q32oddPseudo  : VLDQQQQPseudo<IIC_VLD3>;
 867
 868 def VLD3q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD3u>;
 869 def VLD3q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 870 def VLD3q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD3u>;
 871
 872 //   VLD4     : Vector Load (multiple 4-element structures)
 873 class VLD4D<bits<4> op11_8, bits<4> op7_4, string Dt>
 874   : NLdSt<0, 0b10, op11_8, op7_4,
 875           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
 876           (ins addrmode6:$Rn), IIC_VLD4,
 877           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn", "", []> {
 878   let Rm = 0b1111;
 879   let Inst{5-4} = Rn{5-4};
 880   let DecoderMethod = "DecodeVLDInstruction";
 881 }
 882
 883 def  VLD4d8   : VLD4D<0b0000, {0,0,?,?}, "8">;
 884 def  VLD4d16  : VLD4D<0b0000, {0,1,?,?}, "16">;
 885 def  VLD4d32  : VLD4D<0b0000, {1,0,?,?}, "32">;
 886
 887 def  VLD4d8Pseudo  : VLDQQPseudo<IIC_VLD4>;
 888 def  VLD4d16Pseudo : VLDQQPseudo<IIC_VLD4>;
 889 def  VLD4d32Pseudo : VLDQQPseudo<IIC_VLD4>;
 890
 891 // ...with address register writeback:
 892 class VLD4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
 893   : NLdSt<0, 0b10, op11_8, op7_4,
 894           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
 895           (ins addrmode6:$Rn, am6offset:$Rm), IIC_VLD4u,
 896           "vld4", Dt, "\\{$Vd, $dst2, $dst3, $dst4\\}, $Rn$Rm",
 897           "$Rn.addr = $wb", []> {
 898   let Inst{5-4} = Rn{5-4};
 899   let DecoderMethod = "DecodeVLDInstruction";
 900 }
 901
 902 def VLD4d8_UPD  : VLD4DWB<0b0000, {0,0,?,?}, "8">;
 903 def VLD4d16_UPD : VLD4DWB<0b0000, {0,1,?,?}, "16">;
 904 def VLD4d32_UPD : VLD4DWB<0b0000, {1,0,?,?}, "32">;
 905
 906 def VLD4d8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4u>;
 907 def VLD4d16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 908 def VLD4d32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4u>;
 909
 910 // ...with double-spaced registers:
 911 def VLD4q8      : VLD4D<0b0001, {0,0,?,?}, "8">;
 912 def VLD4q16     : VLD4D<0b0001, {0,1,?,?}, "16">;
 913 def VLD4q32     : VLD4D<0b0001, {1,0,?,?}, "32">;
 914 def VLD4q8_UPD  : VLD4DWB<0b0001, {0,0,?,?}, "8">;
 915 def VLD4q16_UPD : VLD4DWB<0b0001, {0,1,?,?}, "16">;
 916 def VLD4q32_UPD : VLD4DWB<0b0001, {1,0,?,?}, "32">;
 917
 918 def VLD4q8Pseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 919 def VLD4q16Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 920 def VLD4q32Pseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 921
 922 // ...alternate versions to be allocated odd register numbers:
 923 def VLD4q8oddPseudo   : VLDQQQQPseudo<IIC_VLD4>;
 924 def VLD4q16oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 925 def VLD4q32oddPseudo  : VLDQQQQPseudo<IIC_VLD4>;
 926
 927 def VLD4q8oddPseudo_UPD  : VLDQQQQWBPseudo<IIC_VLD4u>;
 928 def VLD4q16oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 929 def VLD4q32oddPseudo_UPD : VLDQQQQWBPseudo<IIC_VLD4u>;
 930
 931 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
 932
 933 // Classes for VLD*LN pseudo-instructions with multi-register operands.
 934 // These are expanded to real instructions after register allocation.
 935 class VLDQLNPseudo<InstrItinClass itin>
 936   : PseudoNLdSt<(outs QPR:$dst),
 937                 (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
 938                 itin, "$src = $dst">;
 939 class VLDQLNWBPseudo<InstrItinClass itin>
 940   : PseudoNLdSt<(outs QPR:$dst, GPR:$wb),
 941                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
 942                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 943 class VLDQQLNPseudo<InstrItinClass itin>
 944   : PseudoNLdSt<(outs QQPR:$dst),
 945                 (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
 946                 itin, "$src = $dst">;
 947 class VLDQQLNWBPseudo<InstrItinClass itin>
 948   : PseudoNLdSt<(outs QQPR:$dst, GPR:$wb),
 949                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
 950                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 951 class VLDQQQQLNPseudo<InstrItinClass itin>
 952   : PseudoNLdSt<(outs QQQQPR:$dst),
 953                 (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
 954                 itin, "$src = $dst">;
 955 class VLDQQQQLNWBPseudo<InstrItinClass itin>
 956   : PseudoNLdSt<(outs QQQQPR:$dst, GPR:$wb),
 957                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
 958                  nohash_imm:$lane), itin, "$addr.addr = $wb, $src = $dst">;
 959
 960 //   VLD1LN   : Vector Load (single element to one lane)
 961 class VLD1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 962              PatFrag LoadOp>
 963   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 964           (ins addrmode6:$Rn, DPR:$src, nohash_imm:$lane),
 965           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 966           "$src = $Vd",
 967           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 968                                          (i32 (LoadOp addrmode6:$Rn)),
 969                                          imm:$lane))]> {
 970   let Rm = 0b1111;
 971   let DecoderMethod = "DecodeVLD1LN";
 972 }
 973 class VLD1LN32<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
 974              PatFrag LoadOp>
 975   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd),
 976           (ins addrmode6oneL32:$Rn, DPR:$src, nohash_imm:$lane),
 977           IIC_VLD1ln, "vld1", Dt, "\\{$Vd[$lane]\\}, $Rn",
 978           "$src = $Vd",
 979           [(set DPR:$Vd, (vector_insert (Ty DPR:$src),
 980                                          (i32 (LoadOp addrmode6oneL32:$Rn)),
 981                                          imm:$lane))]> {
 982   let Rm = 0b1111;
 983   let DecoderMethod = "DecodeVLD1LN";
 984 }
 985 class VLD1QLNPseudo<ValueType Ty, PatFrag LoadOp> : VLDQLNPseudo<IIC_VLD1ln> {
 986   let Pattern = [(set QPR:$dst, (vector_insert (Ty QPR:$src),
 987                                                (i32 (LoadOp addrmode6:$addr)),
 988                                                imm:$lane))];
 989 }
 990
 991 def VLD1LNd8  : VLD1LN<0b0000, {?,?,?,0}, "8", v8i8, extloadi8> {
 992   let Inst{7-5} = lane{2-0};
 993 }
 994 def VLD1LNd16 : VLD1LN<0b0100, {?,?,0,?}, "16", v4i16, extloadi16> {
 995   let Inst{7-6} = lane{1-0};
 996   let Inst{5-4} = Rn{5-4};
 997 }
 998 def VLD1LNd32 : VLD1LN32<0b1000, {?,0,?,?}, "32", v2i32, load> {
 999   let Inst{7} = lane{0};
1000   let Inst{5-4} = Rn{5-4};
1001 }
1002
1003 def VLD1LNq8Pseudo  : VLD1QLNPseudo<v16i8, extloadi8>;
1004 def VLD1LNq16Pseudo : VLD1QLNPseudo<v8i16, extloadi16>;
1005 def VLD1LNq32Pseudo : VLD1QLNPseudo<v4i32, load>;
1006
1007 def : Pat<(vector_insert (v2f32 DPR:$src),
1008                          (f32 (load addrmode6:$addr)), imm:$lane),
1009           (VLD1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1010 def : Pat<(vector_insert (v4f32 QPR:$src),
1011                          (f32 (load addrmode6:$addr)), imm:$lane),
1012           (VLD1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1013
1014 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1015
1016 // ...with address register writeback:
1017 class VLD1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1018   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, GPR:$wb),
1019           (ins addrmode6:$Rn, am6offset:$Rm,
1020            DPR:$src, nohash_imm:$lane), IIC_VLD1lnu, "vld1", Dt,
1021           "\\{$Vd[$lane]\\}, $Rn$Rm",
1022           "$src = $Vd, $Rn.addr = $wb", []> {
1023   let DecoderMethod = "DecodeVLD1LN";
1024 }
1025
1026 def VLD1LNd8_UPD  : VLD1LNWB<0b0000, {?,?,?,0}, "8"> {
1027   let Inst{7-5} = lane{2-0};
1028 }
1029 def VLD1LNd16_UPD : VLD1LNWB<0b0100, {?,?,0,?}, "16"> {
1030   let Inst{7-6} = lane{1-0};
1031   let Inst{4}   = Rn{4};
1032 }
1033 def VLD1LNd32_UPD : VLD1LNWB<0b1000, {?,0,?,?}, "32"> {
1034   let Inst{7} = lane{0};
1035   let Inst{5} = Rn{4};
1036   let Inst{4} = Rn{4};
1037 }
1038
1039 def VLD1LNq8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD1lnu>;
1040 def VLD1LNq16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1041 def VLD1LNq32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD1lnu>;
1042
1043 //   VLD2LN   : Vector Load (single 2-element structure to one lane)
1044 class VLD2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1045   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2),
1046           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, nohash_imm:$lane),
1047           IIC_VLD2ln, "vld2", Dt, "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn",
1048           "$src1 = $Vd, $src2 = $dst2", []> {
1049   let Rm = 0b1111;
1050   let Inst{4}   = Rn{4};
1051   let DecoderMethod = "DecodeVLD2LN";
1052 }
1053
1054 def VLD2LNd8  : VLD2LN<0b0001, {?,?,?,?}, "8"> {
1055   let Inst{7-5} = lane{2-0};
1056 }
1057 def VLD2LNd16 : VLD2LN<0b0101, {?,?,0,?}, "16"> {
1058   let Inst{7-6} = lane{1-0};
1059 }
1060 def VLD2LNd32 : VLD2LN<0b1001, {?,0,0,?}, "32"> {
1061   let Inst{7} = lane{0};
1062 }
1063
1064 def VLD2LNd8Pseudo  : VLDQLNPseudo<IIC_VLD2ln>;
1065 def VLD2LNd16Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1066 def VLD2LNd32Pseudo : VLDQLNPseudo<IIC_VLD2ln>;
1067
1068 // ...with double-spaced registers:
1069 def VLD2LNq16 : VLD2LN<0b0101, {?,?,1,?}, "16"> {
1070   let Inst{7-6} = lane{1-0};
1071 }
1072 def VLD2LNq32 : VLD2LN<0b1001, {?,1,0,?}, "32"> {
1073   let Inst{7} = lane{0};
1074 }
1075
1076 def VLD2LNq16Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1077 def VLD2LNq32Pseudo : VLDQQLNPseudo<IIC_VLD2ln>;
1078
1079 // ...with address register writeback:
1080 class VLD2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1081   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, GPR:$wb),
1082           (ins addrmode6:$Rn, am6offset:$Rm,
1083            DPR:$src1, DPR:$src2, nohash_imm:$lane), IIC_VLD2lnu, "vld2", Dt,
1084           "\\{$Vd[$lane], $dst2[$lane]\\}, $Rn$Rm",
1085           "$src1 = $Vd, $src2 = $dst2, $Rn.addr = $wb", []> {
1086   let Inst{4}   = Rn{4};
1087   let DecoderMethod = "DecodeVLD2LN";
1088 }
1089
1090 def VLD2LNd8_UPD  : VLD2LNWB<0b0001, {?,?,?,?}, "8"> {
1091   let Inst{7-5} = lane{2-0};
1092 }
1093 def VLD2LNd16_UPD : VLD2LNWB<0b0101, {?,?,0,?}, "16"> {
1094   let Inst{7-6} = lane{1-0};
1095 }
1096 def VLD2LNd32_UPD : VLD2LNWB<0b1001, {?,0,0,?}, "32"> {
1097   let Inst{7} = lane{0};
1098 }
1099
1100 def VLD2LNd8Pseudo_UPD  : VLDQLNWBPseudo<IIC_VLD2lnu>;
1101 def VLD2LNd16Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1102 def VLD2LNd32Pseudo_UPD : VLDQLNWBPseudo<IIC_VLD2lnu>;
1103
1104 def VLD2LNq16_UPD : VLD2LNWB<0b0101, {?,?,1,?}, "16"> {
1105   let Inst{7-6} = lane{1-0};
1106 }
1107 def VLD2LNq32_UPD : VLD2LNWB<0b1001, {?,1,0,?}, "32"> {
1108   let Inst{7} = lane{0};
1109 }
1110
1111 def VLD2LNq16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1112 def VLD2LNq32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD2lnu>;
1113
1114 //   VLD3LN   : Vector Load (single 3-element structure to one lane)
1115 class VLD3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1116   : NLdStLn<1, 0b10, op11_8, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1117           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3,
1118           nohash_imm:$lane), IIC_VLD3ln, "vld3", Dt,
1119           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn",
1120           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3", []> {
1121   let Rm = 0b1111;
1122   let DecoderMethod = "DecodeVLD3LN";
1123 }
1124
1125 def VLD3LNd8  : VLD3LN<0b0010, {?,?,?,0}, "8"> {
1126   let Inst{7-5} = lane{2-0};
1127 }
1128 def VLD3LNd16 : VLD3LN<0b0110, {?,?,0,0}, "16"> {
1129   let Inst{7-6} = lane{1-0};
1130 }
1131 def VLD3LNd32 : VLD3LN<0b1010, {?,0,0,0}, "32"> {
1132   let Inst{7}   = lane{0};
1133 }
1134
1135 def VLD3LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD3ln>;
1136 def VLD3LNd16Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1137 def VLD3LNd32Pseudo : VLDQQLNPseudo<IIC_VLD3ln>;
1138
1139 // ...with double-spaced registers:
1140 def VLD3LNq16 : VLD3LN<0b0110, {?,?,1,0}, "16"> {
1141   let Inst{7-6} = lane{1-0};
1142 }
1143 def VLD3LNq32 : VLD3LN<0b1010, {?,1,0,0}, "32"> {
1144   let Inst{7}   = lane{0};
1145 }
1146
1147 def VLD3LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1148 def VLD3LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD3ln>;
1149
1150 // ...with address register writeback:
1151 class VLD3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1152   : NLdStLn<1, 0b10, op11_8, op7_4,
1153           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1154           (ins addrmode6:$Rn, am6offset:$Rm,
1155            DPR:$src1, DPR:$src2, DPR:$src3, nohash_imm:$lane),
1156           IIC_VLD3lnu, "vld3", Dt,
1157           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane]\\}, $Rn$Rm",
1158           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $Rn.addr = $wb",
1159           []> {
1160   let DecoderMethod = "DecodeVLD3LN";
1161 }
1162
1163 def VLD3LNd8_UPD  : VLD3LNWB<0b0010, {?,?,?,0}, "8"> {
1164   let Inst{7-5} = lane{2-0};
1165 }
1166 def VLD3LNd16_UPD : VLD3LNWB<0b0110, {?,?,0,0}, "16"> {
1167   let Inst{7-6} = lane{1-0};
1168 }
1169 def VLD3LNd32_UPD : VLD3LNWB<0b1010, {?,0,0,0}, "32"> {
1170   let Inst{7} = lane{0};
1171 }
1172
1173 def VLD3LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1174 def VLD3LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1175 def VLD3LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD3lnu>;
1176
1177 def VLD3LNq16_UPD : VLD3LNWB<0b0110, {?,?,1,0}, "16"> {
1178   let Inst{7-6} = lane{1-0};
1179 }
1180 def VLD3LNq32_UPD : VLD3LNWB<0b1010, {?,1,0,0}, "32"> {
1181   let Inst{7} = lane{0};
1182 }
1183
1184 def VLD3LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1185 def VLD3LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD3lnu>;
1186
1187 //   VLD4LN   : Vector Load (single 4-element structure to one lane)
1188 class VLD4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
1189   : NLdStLn<1, 0b10, op11_8, op7_4,
1190           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1191           (ins addrmode6:$Rn, DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4,
1192           nohash_imm:$lane), IIC_VLD4ln, "vld4", Dt,
1193           "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn",
1194           "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4", []> {
1195   let Rm = 0b1111;
1196   let Inst{4} = Rn{4};
1197   let DecoderMethod = "DecodeVLD4LN";
1198 }
1199
1200 def VLD4LNd8  : VLD4LN<0b0011, {?,?,?,?}, "8"> {
1201   let Inst{7-5} = lane{2-0};
1202 }
1203 def VLD4LNd16 : VLD4LN<0b0111, {?,?,0,?}, "16"> {
1204   let Inst{7-6} = lane{1-0};
1205 }
1206 def VLD4LNd32 : VLD4LN<0b1011, {?,0,?,?}, "32"> {
1207   let Inst{7} = lane{0};
1208   let Inst{5} = Rn{5};
1209 }
1210
1211 def VLD4LNd8Pseudo  : VLDQQLNPseudo<IIC_VLD4ln>;
1212 def VLD4LNd16Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1213 def VLD4LNd32Pseudo : VLDQQLNPseudo<IIC_VLD4ln>;
1214
1215 // ...with double-spaced registers:
1216 def VLD4LNq16 : VLD4LN<0b0111, {?,?,1,?}, "16"> {
1217   let Inst{7-6} = lane{1-0};
1218 }
1219 def VLD4LNq32 : VLD4LN<0b1011, {?,1,?,?}, "32"> {
1220   let Inst{7} = lane{0};
1221   let Inst{5} = Rn{5};
1222 }
1223
1224 def VLD4LNq16Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1225 def VLD4LNq32Pseudo : VLDQQQQLNPseudo<IIC_VLD4ln>;
1226
1227 // ...with address register writeback:
1228 class VLD4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1229   : NLdStLn<1, 0b10, op11_8, op7_4,
1230           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1231           (ins addrmode6:$Rn, am6offset:$Rm,
1232            DPR:$src1, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
1233           IIC_VLD4lnu, "vld4", Dt,
1234 "\\{$Vd[$lane], $dst2[$lane], $dst3[$lane], $dst4[$lane]\\}, $Rn$Rm",
1235 "$src1 = $Vd, $src2 = $dst2, $src3 = $dst3, $src4 = $dst4, $Rn.addr = $wb",
1236           []> {
1237   let Inst{4}   = Rn{4};
1238   let DecoderMethod = "DecodeVLD4LN"  ;
1239 }
1240
1241 def VLD4LNd8_UPD  : VLD4LNWB<0b0011, {?,?,?,?}, "8"> {
1242   let Inst{7-5} = lane{2-0};
1243 }
1244 def VLD4LNd16_UPD : VLD4LNWB<0b0111, {?,?,0,?}, "16"> {
1245   let Inst{7-6} = lane{1-0};
1246 }
1247 def VLD4LNd32_UPD : VLD4LNWB<0b1011, {?,0,?,?}, "32"> {
1248   let Inst{7} = lane{0};
1249   let Inst{5} = Rn{5};
1250 }
1251
1252 def VLD4LNd8Pseudo_UPD  : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1253 def VLD4LNd16Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1254 def VLD4LNd32Pseudo_UPD : VLDQQLNWBPseudo<IIC_VLD4lnu>;
1255
1256 def VLD4LNq16_UPD : VLD4LNWB<0b0111, {?,?,1,?}, "16"> {
1257   let Inst{7-6} = lane{1-0};
1258 }
1259 def VLD4LNq32_UPD : VLD4LNWB<0b1011, {?,1,?,?}, "32"> {
1260   let Inst{7} = lane{0};
1261   let Inst{5} = Rn{5};
1262 }
1263
1264 def VLD4LNq16Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1265 def VLD4LNq32Pseudo_UPD : VLDQQQQLNWBPseudo<IIC_VLD4lnu>;
1266
1267 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1268
1269 //   VLD1DUP  : Vector Load (single element to all lanes)
1270 class VLD1DUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1271   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListOneDAllLanes:$Vd),
1272           (ins addrmode6dup:$Rn),
1273           IIC_VLD1dup, "vld1", Dt, "$Vd, $Rn", "",
1274           [(set VecListOneDAllLanes:$Vd,
1275                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1276   let Rm = 0b1111;
1277   let Inst{4} = Rn{4};
1278   let DecoderMethod = "DecodeVLD1DupInstruction";
1279 }
1280 def VLD1DUPd8  : VLD1DUP<{0,0,0,?}, "8", v8i8, extloadi8>;
1281 def VLD1DUPd16 : VLD1DUP<{0,1,0,?}, "16", v4i16, extloadi16>;
1282 def VLD1DUPd32 : VLD1DUP<{1,0,0,?}, "32", v2i32, load>;
1283
1284 def : Pat<(v2f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1285           (VLD1DUPd32 addrmode6:$addr)>;
1286
1287 class VLD1QDUP<bits<4> op7_4, string Dt, ValueType Ty, PatFrag LoadOp>
1288   : NLdSt<1, 0b10, 0b1100, op7_4, (outs VecListDPairAllLanes:$Vd),
1289           (ins addrmode6dup:$Rn), IIC_VLD1dup,
1290           "vld1", Dt, "$Vd, $Rn", "",
1291           [(set VecListDPairAllLanes:$Vd,
1292                 (Ty (NEONvdup (i32 (LoadOp addrmode6dup:$Rn)))))]> {
1293   let Rm = 0b1111;
1294   let Inst{4} = Rn{4};
1295   let DecoderMethod = "DecodeVLD1DupInstruction";
1296 }
1297
1298 def VLD1DUPq8  : VLD1QDUP<{0,0,1,0}, "8", v16i8, extloadi8>;
1299 def VLD1DUPq16 : VLD1QDUP<{0,1,1,?}, "16", v8i16, extloadi16>;
1300 def VLD1DUPq32 : VLD1QDUP<{1,0,1,?}, "32", v4i32, load>;
1301
1302 def : Pat<(v4f32 (NEONvdup (f32 (load addrmode6dup:$addr)))),
1303           (VLD1DUPq32 addrmode6:$addr)>;
1304
1305 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1306 // ...with address register writeback:
1307 multiclass VLD1DUPWB<bits<4> op7_4, string Dt> {
1308   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1309                      (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1310                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1311                      "vld1", Dt, "$Vd, $Rn!",
1312                      "$Rn.addr = $wb", []> {
1313     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1314     let Inst{4} = Rn{4};
1315     let DecoderMethod = "DecodeVLD1DupInstruction";
1316     let AsmMatchConverter = "cvtVLDwbFixed";
1317   }
1318   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1319                         (outs VecListOneDAllLanes:$Vd, GPR:$wb),
1320                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1321                         "vld1", Dt, "$Vd, $Rn, $Rm",
1322                         "$Rn.addr = $wb", []> {
1323     let Inst{4} = Rn{4};
1324     let DecoderMethod = "DecodeVLD1DupInstruction";
1325     let AsmMatchConverter = "cvtVLDwbRegister";
1326   }
1327 }
1328 multiclass VLD1QDUPWB<bits<4> op7_4, string Dt> {
1329   def _fixed : NLdSt<1, 0b10, 0b1100, op7_4,
1330                      (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1331                      (ins addrmode6dup:$Rn), IIC_VLD1dupu,
1332                      "vld1", Dt, "$Vd, $Rn!",
1333                      "$Rn.addr = $wb", []> {
1334     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1335     let Inst{4} = Rn{4};
1336     let DecoderMethod = "DecodeVLD1DupInstruction";
1337     let AsmMatchConverter = "cvtVLDwbFixed";
1338   }
1339   def _register : NLdSt<1, 0b10, 0b1100, op7_4,
1340                         (outs VecListDPairAllLanes:$Vd, GPR:$wb),
1341                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD1dupu,
1342                         "vld1", Dt, "$Vd, $Rn, $Rm",
1343                         "$Rn.addr = $wb", []> {
1344     let Inst{4} = Rn{4};
1345     let DecoderMethod = "DecodeVLD1DupInstruction";
1346     let AsmMatchConverter = "cvtVLDwbRegister";
1347   }
1348 }
1349
1350 defm VLD1DUPd8wb  : VLD1DUPWB<{0,0,0,0}, "8">;
1351 defm VLD1DUPd16wb : VLD1DUPWB<{0,1,0,?}, "16">;
1352 defm VLD1DUPd32wb : VLD1DUPWB<{1,0,0,?}, "32">;
1353
1354 defm VLD1DUPq8wb  : VLD1QDUPWB<{0,0,1,0}, "8">;
1355 defm VLD1DUPq16wb : VLD1QDUPWB<{0,1,1,?}, "16">;
1356 defm VLD1DUPq32wb : VLD1QDUPWB<{1,0,1,?}, "32">;
1357
1358 //   VLD2DUP  : Vector Load (single 2-element structure to all lanes)
1359 class VLD2DUP<bits<4> op7_4, string Dt, RegisterOperand VdTy>
1360   : NLdSt<1, 0b10, 0b1101, op7_4, (outs VdTy:$Vd),
1361           (ins addrmode6dup:$Rn), IIC_VLD2dup,
1362           "vld2", Dt, "$Vd, $Rn", "", []> {
1363   let Rm = 0b1111;
1364   let Inst{4} = Rn{4};
1365   let DecoderMethod = "DecodeVLD2DupInstruction";
1366 }
1367
1368 def VLD2DUPd8  : VLD2DUP<{0,0,0,?}, "8",  VecListDPairAllLanes>;
1369 def VLD2DUPd16 : VLD2DUP<{0,1,0,?}, "16", VecListDPairAllLanes>;
1370 def VLD2DUPd32 : VLD2DUP<{1,0,0,?}, "32", VecListDPairAllLanes>;
1371
1372 // ...with double-spaced registers
1373 def VLD2DUPd8x2  : VLD2DUP<{0,0,1,?}, "8",  VecListDPairSpacedAllLanes>;
1374 def VLD2DUPd16x2 : VLD2DUP<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1375 def VLD2DUPd32x2 : VLD2DUP<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1376
1377 // ...with address register writeback:
1378 multiclass VLD2DUPWB<bits<4> op7_4, string Dt, RegisterOperand VdTy> {
1379   def _fixed : NLdSt<1, 0b10, 0b1101, op7_4,
1380                      (outs VdTy:$Vd, GPR:$wb),
1381                      (ins addrmode6dup:$Rn), IIC_VLD2dupu,
1382                      "vld2", Dt, "$Vd, $Rn!",
1383                      "$Rn.addr = $wb", []> {
1384     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1385     let Inst{4} = Rn{4};
1386     let DecoderMethod = "DecodeVLD2DupInstruction";
1387     let AsmMatchConverter = "cvtVLDwbFixed";
1388   }
1389   def _register : NLdSt<1, 0b10, 0b1101, op7_4,
1390                         (outs VdTy:$Vd, GPR:$wb),
1391                         (ins addrmode6dup:$Rn, rGPR:$Rm), IIC_VLD2dupu,
1392                         "vld2", Dt, "$Vd, $Rn, $Rm",
1393                         "$Rn.addr = $wb", []> {
1394     let Inst{4} = Rn{4};
1395     let DecoderMethod = "DecodeVLD2DupInstruction";
1396     let AsmMatchConverter = "cvtVLDwbRegister";
1397   }
1398 }
1399
1400 defm VLD2DUPd8wb    : VLD2DUPWB<{0,0,0,0}, "8",  VecListDPairAllLanes>;
1401 defm VLD2DUPd16wb   : VLD2DUPWB<{0,1,0,?}, "16", VecListDPairAllLanes>;
1402 defm VLD2DUPd32wb   : VLD2DUPWB<{1,0,0,?}, "32", VecListDPairAllLanes>;
1403
1404 defm VLD2DUPd8x2wb  : VLD2DUPWB<{0,0,1,0}, "8",  VecListDPairSpacedAllLanes>;
1405 defm VLD2DUPd16x2wb : VLD2DUPWB<{0,1,1,?}, "16", VecListDPairSpacedAllLanes>;
1406 defm VLD2DUPd32x2wb : VLD2DUPWB<{1,0,1,?}, "32", VecListDPairSpacedAllLanes>;
1407
1408 //   VLD3DUP  : Vector Load (single 3-element structure to all lanes)
1409 class VLD3DUP<bits<4> op7_4, string Dt>
1410   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3),
1411           (ins addrmode6dup:$Rn), IIC_VLD3dup,
1412           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn", "", []> {
1413   let Rm = 0b1111;
1414   let Inst{4} = 0;
1415   let DecoderMethod = "DecodeVLD3DupInstruction";
1416 }
1417
1418 def VLD3DUPd8  : VLD3DUP<{0,0,0,?}, "8">;
1419 def VLD3DUPd16 : VLD3DUP<{0,1,0,?}, "16">;
1420 def VLD3DUPd32 : VLD3DUP<{1,0,0,?}, "32">;
1421
1422 def VLD3DUPd8Pseudo  : VLDQQPseudo<IIC_VLD3dup>;
1423 def VLD3DUPd16Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1424 def VLD3DUPd32Pseudo : VLDQQPseudo<IIC_VLD3dup>;
1425
1426 // ...with double-spaced registers (not used for codegen):
1427 def VLD3DUPq8  : VLD3DUP<{0,0,1,?}, "8">;
1428 def VLD3DUPq16 : VLD3DUP<{0,1,1,?}, "16">;
1429 def VLD3DUPq32 : VLD3DUP<{1,0,1,?}, "32">;
1430
1431 // ...with address register writeback:
1432 class VLD3DUPWB<bits<4> op7_4, string Dt>
1433   : NLdSt<1, 0b10, 0b1110, op7_4, (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, GPR:$wb),
1434           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD3dupu,
1435           "vld3", Dt, "\\{$Vd[], $dst2[], $dst3[]\\}, $Rn$Rm",
1436           "$Rn.addr = $wb", []> {
1437   let Inst{4} = 0;
1438   let DecoderMethod = "DecodeVLD3DupInstruction";
1439 }
1440
1441 def VLD3DUPd8_UPD  : VLD3DUPWB<{0,0,0,0}, "8">;
1442 def VLD3DUPd16_UPD : VLD3DUPWB<{0,1,0,?}, "16">;
1443 def VLD3DUPd32_UPD : VLD3DUPWB<{1,0,0,?}, "32">;
1444
1445 def VLD3DUPq8_UPD  : VLD3DUPWB<{0,0,1,0}, "8">;
1446 def VLD3DUPq16_UPD : VLD3DUPWB<{0,1,1,?}, "16">;
1447 def VLD3DUPq32_UPD : VLD3DUPWB<{1,0,1,?}, "32">;
1448
1449 def VLD3DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD3dupu>;
1450 def VLD3DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1451 def VLD3DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD3dupu>;
1452
1453 //   VLD4DUP  : Vector Load (single 4-element structure to all lanes)
1454 class VLD4DUP<bits<4> op7_4, string Dt>
1455   : NLdSt<1, 0b10, 0b1111, op7_4,
1456           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4),
1457           (ins addrmode6dup:$Rn), IIC_VLD4dup,
1458           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn", "", []> {
1459   let Rm = 0b1111;
1460   let Inst{4} = Rn{4};
1461   let DecoderMethod = "DecodeVLD4DupInstruction";
1462 }
1463
1464 def VLD4DUPd8  : VLD4DUP<{0,0,0,?}, "8">;
1465 def VLD4DUPd16 : VLD4DUP<{0,1,0,?}, "16">;
1466 def VLD4DUPd32 : VLD4DUP<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1467
1468 def VLD4DUPd8Pseudo  : VLDQQPseudo<IIC_VLD4dup>;
1469 def VLD4DUPd16Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1470 def VLD4DUPd32Pseudo : VLDQQPseudo<IIC_VLD4dup>;
1471
1472 // ...with double-spaced registers (not used for codegen):
1473 def VLD4DUPq8  : VLD4DUP<{0,0,1,?}, "8">;
1474 def VLD4DUPq16 : VLD4DUP<{0,1,1,?}, "16">;
1475 def VLD4DUPq32 : VLD4DUP<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1476
1477 // ...with address register writeback:
1478 class VLD4DUPWB<bits<4> op7_4, string Dt>
1479   : NLdSt<1, 0b10, 0b1111, op7_4,
1480           (outs DPR:$Vd, DPR:$dst2, DPR:$dst3, DPR:$dst4, GPR:$wb),
1481           (ins addrmode6dup:$Rn, am6offset:$Rm), IIC_VLD4dupu,
1482           "vld4", Dt, "\\{$Vd[], $dst2[], $dst3[], $dst4[]\\}, $Rn$Rm",
1483           "$Rn.addr = $wb", []> {
1484   let Inst{4} = Rn{4};
1485   let DecoderMethod = "DecodeVLD4DupInstruction";
1486 }
1487
1488 def VLD4DUPd8_UPD  : VLD4DUPWB<{0,0,0,0}, "8">;
1489 def VLD4DUPd16_UPD : VLD4DUPWB<{0,1,0,?}, "16">;
1490 def VLD4DUPd32_UPD : VLD4DUPWB<{1,?,0,?}, "32"> { let Inst{6} = Rn{5}; }
1491
1492 def VLD4DUPq8_UPD  : VLD4DUPWB<{0,0,1,0}, "8">;
1493 def VLD4DUPq16_UPD : VLD4DUPWB<{0,1,1,?}, "16">;
1494 def VLD4DUPq32_UPD : VLD4DUPWB<{1,?,1,?}, "32"> { let Inst{6} = Rn{5}; }
1495
1496 def VLD4DUPd8Pseudo_UPD  : VLDQQWBPseudo<IIC_VLD4dupu>;
1497 def VLD4DUPd16Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1498 def VLD4DUPd32Pseudo_UPD : VLDQQWBPseudo<IIC_VLD4dupu>;
1499
1500 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1501
1502 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1503
1504 // Classes for VST* pseudo-instructions with multi-register operands.
1505 // These are expanded to real instructions after register allocation.
1506 class VSTQPseudo<InstrItinClass itin>
1507   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src), itin, "">;
1508 class VSTQWBPseudo<InstrItinClass itin>
1509   : PseudoNLdSt<(outs GPR:$wb),
1510                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src), itin,
1511                 "$addr.addr = $wb">;
1512 class VSTQWBfixedPseudo<InstrItinClass itin>
1513   : PseudoNLdSt<(outs GPR:$wb),
1514                 (ins addrmode6:$addr, QPR:$src), itin,
1515                 "$addr.addr = $wb">;
1516 class VSTQWBregisterPseudo<InstrItinClass itin>
1517   : PseudoNLdSt<(outs GPR:$wb),
1518                 (ins addrmode6:$addr, rGPR:$offset, QPR:$src), itin,
1519                 "$addr.addr = $wb">;
1520 class VSTQQPseudo<InstrItinClass itin>
1521   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src), itin, "">;
1522 class VSTQQWBPseudo<InstrItinClass itin>
1523   : PseudoNLdSt<(outs GPR:$wb),
1524                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src), itin,
1525                 "$addr.addr = $wb">;
1526 class VSTQQWBfixedPseudo<InstrItinClass itin>
1527   : PseudoNLdSt<(outs GPR:$wb),
1528                 (ins addrmode6:$addr, QQPR:$src), itin,
1529                 "$addr.addr = $wb">;
1530 class VSTQQWBregisterPseudo<InstrItinClass itin>
1531   : PseudoNLdSt<(outs GPR:$wb),
1532                 (ins addrmode6:$addr, rGPR:$offset, QQPR:$src), itin,
1533                 "$addr.addr = $wb">;
1534
1535 class VSTQQQQPseudo<InstrItinClass itin>
1536   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src), itin, "">;
1537 class VSTQQQQWBPseudo<InstrItinClass itin>
1538   : PseudoNLdSt<(outs GPR:$wb),
1539                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src), itin,
1540                 "$addr.addr = $wb">;
1541
1542 //   VST1     : Vector Store (multiple single elements)
1543 class VST1D<bits<4> op7_4, string Dt>
1544   : NLdSt<0,0b00,0b0111,op7_4, (outs), (ins addrmode6:$Rn, VecListOneD:$Vd),
1545           IIC_VST1, "vst1", Dt, "$Vd, $Rn", "", []> {
1546   let Rm = 0b1111;
1547   let Inst{4} = Rn{4};
1548   let DecoderMethod = "DecodeVSTInstruction";
1549 }
1550 class VST1Q<bits<4> op7_4, string Dt>
1551   : NLdSt<0,0b00,0b1010,op7_4, (outs), (ins addrmode6:$Rn, VecListDPair:$Vd),
1552           IIC_VST1x2, "vst1", Dt, "$Vd, $Rn", "", []> {
1553   let Rm = 0b1111;
1554   let Inst{5-4} = Rn{5-4};
1555   let DecoderMethod = "DecodeVSTInstruction";
1556 }
1557
1558 def  VST1d8   : VST1D<{0,0,0,?}, "8">;
1559 def  VST1d16  : VST1D<{0,1,0,?}, "16">;
1560 def  VST1d32  : VST1D<{1,0,0,?}, "32">;
1561 def  VST1d64  : VST1D<{1,1,0,?}, "64">;
1562
1563 def  VST1q8   : VST1Q<{0,0,?,?}, "8">;
1564 def  VST1q16  : VST1Q<{0,1,?,?}, "16">;
1565 def  VST1q32  : VST1Q<{1,0,?,?}, "32">;
1566 def  VST1q64  : VST1Q<{1,1,?,?}, "64">;
1567
1568 // ...with address register writeback:
1569 multiclass VST1DWB<bits<4> op7_4, string Dt> {
1570   def _fixed : NLdSt<0,0b00, 0b0111,op7_4, (outs GPR:$wb),
1571                      (ins addrmode6:$Rn, VecListOneD:$Vd), IIC_VLD1u,
1572                      "vst1", Dt, "$Vd, $Rn!",
1573                      "$Rn.addr = $wb", []> {
1574     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1575     let Inst{4} = Rn{4};
1576     let DecoderMethod = "DecodeVSTInstruction";
1577     let AsmMatchConverter = "cvtVSTwbFixed";
1578   }
1579   def _register : NLdSt<0,0b00,0b0111,op7_4, (outs GPR:$wb),
1580                         (ins addrmode6:$Rn, rGPR:$Rm, VecListOneD:$Vd),
1581                         IIC_VLD1u,
1582                         "vst1", Dt, "$Vd, $Rn, $Rm",
1583                         "$Rn.addr = $wb", []> {
1584     let Inst{4} = Rn{4};
1585     let DecoderMethod = "DecodeVSTInstruction";
1586     let AsmMatchConverter = "cvtVSTwbRegister";
1587   }
1588 }
1589 multiclass VST1QWB<bits<4> op7_4, string Dt> {
1590   def _fixed : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1591                     (ins addrmode6:$Rn, VecListDPair:$Vd), IIC_VLD1x2u,
1592                      "vst1", Dt, "$Vd, $Rn!",
1593                      "$Rn.addr = $wb", []> {
1594     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1595     let Inst{5-4} = Rn{5-4};
1596     let DecoderMethod = "DecodeVSTInstruction";
1597     let AsmMatchConverter = "cvtVSTwbFixed";
1598   }
1599   def _register : NLdSt<0,0b00,0b1010,op7_4, (outs GPR:$wb),
1600                         (ins addrmode6:$Rn, rGPR:$Rm, VecListDPair:$Vd),
1601                         IIC_VLD1x2u,
1602                         "vst1", Dt, "$Vd, $Rn, $Rm",
1603                         "$Rn.addr = $wb", []> {
1604     let Inst{5-4} = Rn{5-4};
1605     let DecoderMethod = "DecodeVSTInstruction";
1606     let AsmMatchConverter = "cvtVSTwbRegister";
1607   }
1608 }
1609
1610 defm VST1d8wb  : VST1DWB<{0,0,0,?}, "8">;
1611 defm VST1d16wb : VST1DWB<{0,1,0,?}, "16">;
1612 defm VST1d32wb : VST1DWB<{1,0,0,?}, "32">;
1613 defm VST1d64wb : VST1DWB<{1,1,0,?}, "64">;
1614
1615 defm VST1q8wb  : VST1QWB<{0,0,?,?}, "8">;
1616 defm VST1q16wb : VST1QWB<{0,1,?,?}, "16">;
1617 defm VST1q32wb : VST1QWB<{1,0,?,?}, "32">;
1618 defm VST1q64wb : VST1QWB<{1,1,?,?}, "64">;
1619
1620 // ...with 3 registers
1621 class VST1D3<bits<4> op7_4, string Dt>
1622   : NLdSt<0, 0b00, 0b0110, op7_4, (outs),
1623           (ins addrmode6:$Rn, VecListThreeD:$Vd),
1624           IIC_VST1x3, "vst1", Dt, "$Vd, $Rn", "", []> {
1625   let Rm = 0b1111;
1626   let Inst{4} = Rn{4};
1627   let DecoderMethod = "DecodeVSTInstruction";
1628 }
1629 multiclass VST1D3WB<bits<4> op7_4, string Dt> {
1630   def _fixed : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1631                     (ins addrmode6:$Rn, VecListThreeD:$Vd), IIC_VLD1x3u,
1632                      "vst1", Dt, "$Vd, $Rn!",
1633                      "$Rn.addr = $wb", []> {
1634     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1635     let Inst{5-4} = Rn{5-4};
1636     let DecoderMethod = "DecodeVSTInstruction";
1637     let AsmMatchConverter = "cvtVSTwbFixed";
1638   }
1639   def _register : NLdSt<0,0b00,0b0110,op7_4, (outs GPR:$wb),
1640                         (ins addrmode6:$Rn, rGPR:$Rm, VecListThreeD:$Vd),
1641                         IIC_VLD1x3u,
1642                         "vst1", Dt, "$Vd, $Rn, $Rm",
1643                         "$Rn.addr = $wb", []> {
1644     let Inst{5-4} = Rn{5-4};
1645     let DecoderMethod = "DecodeVSTInstruction";
1646     let AsmMatchConverter = "cvtVSTwbRegister";
1647   }
1648 }
1649
1650 def VST1d8T     : VST1D3<{0,0,0,?}, "8">;
1651 def VST1d16T    : VST1D3<{0,1,0,?}, "16">;
1652 def VST1d32T    : VST1D3<{1,0,0,?}, "32">;
1653 def VST1d64T    : VST1D3<{1,1,0,?}, "64">;
1654
1655 defm VST1d8Twb  : VST1D3WB<{0,0,0,?}, "8">;
1656 defm VST1d16Twb : VST1D3WB<{0,1,0,?}, "16">;
1657 defm VST1d32Twb : VST1D3WB<{1,0,0,?}, "32">;
1658 defm VST1d64Twb : VST1D3WB<{1,1,0,?}, "64">;
1659
1660 def VST1d64TPseudo            : VSTQQPseudo<IIC_VST1x3>;
1661 def VST1d64TPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x3u>;
1662 def VST1d64TPseudoWB_register : VSTQQWBPseudo<IIC_VST1x3u>;
1663
1664 // ...with 4 registers
1665 class VST1D4<bits<4> op7_4, string Dt>
1666   : NLdSt<0, 0b00, 0b0010, op7_4, (outs),
1667           (ins addrmode6:$Rn, VecListFourD:$Vd),
1668           IIC_VST1x4, "vst1", Dt, "$Vd, $Rn", "",
1669           []> {
1670   let Rm = 0b1111;
1671   let Inst{5-4} = Rn{5-4};
1672   let DecoderMethod = "DecodeVSTInstruction";
1673 }
1674 multiclass VST1D4WB<bits<4> op7_4, string Dt> {
1675   def _fixed : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1676                     (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1x4u,
1677                      "vst1", Dt, "$Vd, $Rn!",
1678                      "$Rn.addr = $wb", []> {
1679     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1680     let Inst{5-4} = Rn{5-4};
1681     let DecoderMethod = "DecodeVSTInstruction";
1682     let AsmMatchConverter = "cvtVSTwbFixed";
1683   }
1684   def _register : NLdSt<0,0b00,0b0010,op7_4, (outs GPR:$wb),
1685                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1686                         IIC_VLD1x4u,
1687                         "vst1", Dt, "$Vd, $Rn, $Rm",
1688                         "$Rn.addr = $wb", []> {
1689     let Inst{5-4} = Rn{5-4};
1690     let DecoderMethod = "DecodeVSTInstruction";
1691     let AsmMatchConverter = "cvtVSTwbRegister";
1692   }
1693 }
1694
1695 def VST1d8Q     : VST1D4<{0,0,?,?}, "8">;
1696 def VST1d16Q    : VST1D4<{0,1,?,?}, "16">;
1697 def VST1d32Q    : VST1D4<{1,0,?,?}, "32">;
1698 def VST1d64Q    : VST1D4<{1,1,?,?}, "64">;
1699
1700 defm VST1d8Qwb  : VST1D4WB<{0,0,?,?}, "8">;
1701 defm VST1d16Qwb : VST1D4WB<{0,1,?,?}, "16">;
1702 defm VST1d32Qwb : VST1D4WB<{1,0,?,?}, "32">;
1703 defm VST1d64Qwb : VST1D4WB<{1,1,?,?}, "64">;
1704
1705 def VST1d64QPseudo            : VSTQQPseudo<IIC_VST1x4>;
1706 def VST1d64QPseudoWB_fixed    : VSTQQWBPseudo<IIC_VST1x4u>;
1707 def VST1d64QPseudoWB_register : VSTQQWBPseudo<IIC_VST1x4u>;
1708
1709 //   VST2     : Vector Store (multiple 2-element structures)
1710 class VST2<bits<4> op11_8, bits<4> op7_4, string Dt, RegisterOperand VdTy,
1711             InstrItinClass itin>
1712   : NLdSt<0, 0b00, op11_8, op7_4, (outs), (ins addrmode6:$Rn, VdTy:$Vd),
1713           itin, "vst2", Dt, "$Vd, $Rn", "", []> {
1714   let Rm = 0b1111;
1715   let Inst{5-4} = Rn{5-4};
1716   let DecoderMethod = "DecodeVSTInstruction";
1717 }
1718
1719 def  VST2d8   : VST2<0b1000, {0,0,?,?}, "8",  VecListDPair, IIC_VST2>;
1720 def  VST2d16  : VST2<0b1000, {0,1,?,?}, "16", VecListDPair, IIC_VST2>;
1721 def  VST2d32  : VST2<0b1000, {1,0,?,?}, "32", VecListDPair, IIC_VST2>;
1722
1723 def  VST2q8   : VST2<0b0011, {0,0,?,?}, "8",  VecListFourD, IIC_VST2x2>;
1724 def  VST2q16  : VST2<0b0011, {0,1,?,?}, "16", VecListFourD, IIC_VST2x2>;
1725 def  VST2q32  : VST2<0b0011, {1,0,?,?}, "32", VecListFourD, IIC_VST2x2>;
1726
1727 def  VST2q8Pseudo  : VSTQQPseudo<IIC_VST2x2>;
1728 def  VST2q16Pseudo : VSTQQPseudo<IIC_VST2x2>;
1729 def  VST2q32Pseudo : VSTQQPseudo<IIC_VST2x2>;
1730
1731 // ...with address register writeback:
1732 multiclass VST2DWB<bits<4> op11_8, bits<4> op7_4, string Dt,
1733                    RegisterOperand VdTy> {
1734   def _fixed : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1735                      (ins addrmode6:$Rn, VdTy:$Vd), IIC_VLD1u,
1736                      "vst2", Dt, "$Vd, $Rn!",
1737                      "$Rn.addr = $wb", []> {
1738     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1739     let Inst{5-4} = Rn{5-4};
1740     let DecoderMethod = "DecodeVSTInstruction";
1741     let AsmMatchConverter = "cvtVSTwbFixed";
1742   }
1743   def _register : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1744                         (ins addrmode6:$Rn, rGPR:$Rm, VdTy:$Vd), IIC_VLD1u,
1745                         "vst2", Dt, "$Vd, $Rn, $Rm",
1746                         "$Rn.addr = $wb", []> {
1747     let Inst{5-4} = Rn{5-4};
1748     let DecoderMethod = "DecodeVSTInstruction";
1749     let AsmMatchConverter = "cvtVSTwbRegister";
1750   }
1751 }
1752 multiclass VST2QWB<bits<4> op7_4, string Dt> {
1753   def _fixed : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1754                      (ins addrmode6:$Rn, VecListFourD:$Vd), IIC_VLD1u,
1755                      "vst2", Dt, "$Vd, $Rn!",
1756                      "$Rn.addr = $wb", []> {
1757     let Rm = 0b1101; // NLdSt will assign to the right encoding bits.
1758     let Inst{5-4} = Rn{5-4};
1759     let DecoderMethod = "DecodeVSTInstruction";
1760     let AsmMatchConverter = "cvtVSTwbFixed";
1761   }
1762   def _register : NLdSt<0, 0b00, 0b0011, op7_4, (outs GPR:$wb),
1763                         (ins addrmode6:$Rn, rGPR:$Rm, VecListFourD:$Vd),
1764                         IIC_VLD1u,
1765                         "vst2", Dt, "$Vd, $Rn, $Rm",
1766                         "$Rn.addr = $wb", []> {
1767     let Inst{5-4} = Rn{5-4};
1768     let DecoderMethod = "DecodeVSTInstruction";
1769     let AsmMatchConverter = "cvtVSTwbRegister";
1770   }
1771 }
1772
1773 defm VST2d8wb    : VST2DWB<0b1000, {0,0,?,?}, "8",  VecListDPair>;
1774 defm VST2d16wb   : VST2DWB<0b1000, {0,1,?,?}, "16", VecListDPair>;
1775 defm VST2d32wb   : VST2DWB<0b1000, {1,0,?,?}, "32", VecListDPair>;
1776
1777 defm VST2q8wb    : VST2QWB<{0,0,?,?}, "8">;
1778 defm VST2q16wb   : VST2QWB<{0,1,?,?}, "16">;
1779 defm VST2q32wb   : VST2QWB<{1,0,?,?}, "32">;
1780
1781 def VST2q8PseudoWB_fixed     : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1782 def VST2q16PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1783 def VST2q32PseudoWB_fixed    : VSTQQWBfixedPseudo<IIC_VST2x2u>;
1784 def VST2q8PseudoWB_register  : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1785 def VST2q16PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1786 def VST2q32PseudoWB_register : VSTQQWBregisterPseudo<IIC_VST2x2u>;
1787
1788 // ...with double-spaced registers
1789 def VST2b8      : VST2<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced, IIC_VST2>;
1790 def VST2b16     : VST2<0b1001, {0,1,?,?}, "16", VecListDPairSpaced, IIC_VST2>;
1791 def VST2b32     : VST2<0b1001, {1,0,?,?}, "32", VecListDPairSpaced, IIC_VST2>;
1792 defm VST2b8wb   : VST2DWB<0b1001, {0,0,?,?}, "8",  VecListDPairSpaced>;
1793 defm VST2b16wb  : VST2DWB<0b1001, {0,1,?,?}, "16", VecListDPairSpaced>;
1794 defm VST2b32wb  : VST2DWB<0b1001, {1,0,?,?}, "32", VecListDPairSpaced>;
1795
1796 //   VST3     : Vector Store (multiple 3-element structures)
1797 class VST3D<bits<4> op11_8, bits<4> op7_4, string Dt>
1798   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1799           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3,
1800           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn", "", []> {
1801   let Rm = 0b1111;
1802   let Inst{4} = Rn{4};
1803   let DecoderMethod = "DecodeVSTInstruction";
1804 }
1805
1806 def  VST3d8   : VST3D<0b0100, {0,0,0,?}, "8">;
1807 def  VST3d16  : VST3D<0b0100, {0,1,0,?}, "16">;
1808 def  VST3d32  : VST3D<0b0100, {1,0,0,?}, "32">;
1809
1810 def  VST3d8Pseudo  : VSTQQPseudo<IIC_VST3>;
1811 def  VST3d16Pseudo : VSTQQPseudo<IIC_VST3>;
1812 def  VST3d32Pseudo : VSTQQPseudo<IIC_VST3>;
1813
1814 // ...with address register writeback:
1815 class VST3DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1816   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1817           (ins addrmode6:$Rn, am6offset:$Rm,
1818            DPR:$Vd, DPR:$src2, DPR:$src3), IIC_VST3u,
1819           "vst3", Dt, "\\{$Vd, $src2, $src3\\}, $Rn$Rm",
1820           "$Rn.addr = $wb", []> {
1821   let Inst{4} = Rn{4};
1822   let DecoderMethod = "DecodeVSTInstruction";
1823 }
1824
1825 def VST3d8_UPD  : VST3DWB<0b0100, {0,0,0,?}, "8">;
1826 def VST3d16_UPD : VST3DWB<0b0100, {0,1,0,?}, "16">;
1827 def VST3d32_UPD : VST3DWB<0b0100, {1,0,0,?}, "32">;
1828
1829 def VST3d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST3u>;
1830 def VST3d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1831 def VST3d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST3u>;
1832
1833 // ...with double-spaced registers:
1834 def VST3q8      : VST3D<0b0101, {0,0,0,?}, "8">;
1835 def VST3q16     : VST3D<0b0101, {0,1,0,?}, "16">;
1836 def VST3q32     : VST3D<0b0101, {1,0,0,?}, "32">;
1837 def VST3q8_UPD  : VST3DWB<0b0101, {0,0,0,?}, "8">;
1838 def VST3q16_UPD : VST3DWB<0b0101, {0,1,0,?}, "16">;
1839 def VST3q32_UPD : VST3DWB<0b0101, {1,0,0,?}, "32">;
1840
1841 def VST3q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1842 def VST3q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1843 def VST3q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1844
1845 // ...alternate versions to be allocated odd register numbers:
1846 def VST3q8oddPseudo   : VSTQQQQPseudo<IIC_VST3>;
1847 def VST3q16oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1848 def VST3q32oddPseudo  : VSTQQQQPseudo<IIC_VST3>;
1849
1850 def VST3q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST3u>;
1851 def VST3q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1852 def VST3q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST3u>;
1853
1854 //   VST4     : Vector Store (multiple 4-element structures)
1855 class VST4D<bits<4> op11_8, bits<4> op7_4, string Dt>
1856   : NLdSt<0, 0b00, op11_8, op7_4, (outs),
1857           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4),
1858           IIC_VST4, "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn",
1859           "", []> {
1860   let Rm = 0b1111;
1861   let Inst{5-4} = Rn{5-4};
1862   let DecoderMethod = "DecodeVSTInstruction";
1863 }
1864
1865 def  VST4d8   : VST4D<0b0000, {0,0,?,?}, "8">;
1866 def  VST4d16  : VST4D<0b0000, {0,1,?,?}, "16">;
1867 def  VST4d32  : VST4D<0b0000, {1,0,?,?}, "32">;
1868
1869 def  VST4d8Pseudo  : VSTQQPseudo<IIC_VST4>;
1870 def  VST4d16Pseudo : VSTQQPseudo<IIC_VST4>;
1871 def  VST4d32Pseudo : VSTQQPseudo<IIC_VST4>;
1872
1873 // ...with address register writeback:
1874 class VST4DWB<bits<4> op11_8, bits<4> op7_4, string Dt>
1875   : NLdSt<0, 0b00, op11_8, op7_4, (outs GPR:$wb),
1876           (ins addrmode6:$Rn, am6offset:$Rm,
1877            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4), IIC_VST4u,
1878            "vst4", Dt, "\\{$Vd, $src2, $src3, $src4\\}, $Rn$Rm",
1879           "$Rn.addr = $wb", []> {
1880   let Inst{5-4} = Rn{5-4};
1881   let DecoderMethod = "DecodeVSTInstruction";
1882 }
1883
1884 def VST4d8_UPD  : VST4DWB<0b0000, {0,0,?,?}, "8">;
1885 def VST4d16_UPD : VST4DWB<0b0000, {0,1,?,?}, "16">;
1886 def VST4d32_UPD : VST4DWB<0b0000, {1,0,?,?}, "32">;
1887
1888 def VST4d8Pseudo_UPD  : VSTQQWBPseudo<IIC_VST4u>;
1889 def VST4d16Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1890 def VST4d32Pseudo_UPD : VSTQQWBPseudo<IIC_VST4u>;
1891
1892 // ...with double-spaced registers:
1893 def VST4q8      : VST4D<0b0001, {0,0,?,?}, "8">;
1894 def VST4q16     : VST4D<0b0001, {0,1,?,?}, "16">;
1895 def VST4q32     : VST4D<0b0001, {1,0,?,?}, "32">;
1896 def VST4q8_UPD  : VST4DWB<0b0001, {0,0,?,?}, "8">;
1897 def VST4q16_UPD : VST4DWB<0b0001, {0,1,?,?}, "16">;
1898 def VST4q32_UPD : VST4DWB<0b0001, {1,0,?,?}, "32">;
1899
1900 def VST4q8Pseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1901 def VST4q16Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1902 def VST4q32Pseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1903
1904 // ...alternate versions to be allocated odd register numbers:
1905 def VST4q8oddPseudo   : VSTQQQQPseudo<IIC_VST4>;
1906 def VST4q16oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1907 def VST4q32oddPseudo  : VSTQQQQPseudo<IIC_VST4>;
1908
1909 def VST4q8oddPseudo_UPD  : VSTQQQQWBPseudo<IIC_VST4u>;
1910 def VST4q16oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1911 def VST4q32oddPseudo_UPD : VSTQQQQWBPseudo<IIC_VST4u>;
1912
1913 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
1914
1915 // Classes for VST*LN pseudo-instructions with multi-register operands.
1916 // These are expanded to real instructions after register allocation.
1917 class VSTQLNPseudo<InstrItinClass itin>
1918   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QPR:$src, nohash_imm:$lane),
1919                 itin, "">;
1920 class VSTQLNWBPseudo<InstrItinClass itin>
1921   : PseudoNLdSt<(outs GPR:$wb),
1922                 (ins addrmode6:$addr, am6offset:$offset, QPR:$src,
1923                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1924 class VSTQQLNPseudo<InstrItinClass itin>
1925   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQPR:$src, nohash_imm:$lane),
1926                 itin, "">;
1927 class VSTQQLNWBPseudo<InstrItinClass itin>
1928   : PseudoNLdSt<(outs GPR:$wb),
1929                 (ins addrmode6:$addr, am6offset:$offset, QQPR:$src,
1930                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1931 class VSTQQQQLNPseudo<InstrItinClass itin>
1932   : PseudoNLdSt<(outs), (ins addrmode6:$addr, QQQQPR:$src, nohash_imm:$lane),
1933                 itin, "">;
1934 class VSTQQQQLNWBPseudo<InstrItinClass itin>
1935   : PseudoNLdSt<(outs GPR:$wb),
1936                 (ins addrmode6:$addr, am6offset:$offset, QQQQPR:$src,
1937                  nohash_imm:$lane), itin, "$addr.addr = $wb">;
1938
1939 //   VST1LN   : Vector Store (single element from one lane)
1940 class VST1LN<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1941              PatFrag StoreOp, SDNode ExtractOp, Operand AddrMode>
1942   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
1943           (ins AddrMode:$Rn, DPR:$Vd, nohash_imm:$lane),
1944           IIC_VST1ln, "vst1", Dt, "\\{$Vd[$lane]\\}, $Rn", "",
1945           [(StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane), AddrMode:$Rn)]> {
1946   let Rm = 0b1111;
1947   let DecoderMethod = "DecodeVST1LN";
1948 }
1949 class VST1QLNPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1950   : VSTQLNPseudo<IIC_VST1ln> {
1951   let Pattern = [(StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1952                           addrmode6:$addr)];
1953 }
1954
1955 def VST1LNd8  : VST1LN<0b0000, {?,?,?,0}, "8", v8i8, truncstorei8,
1956                        NEONvgetlaneu, addrmode6> {
1957   let Inst{7-5} = lane{2-0};
1958 }
1959 def VST1LNd16 : VST1LN<0b0100, {?,?,0,?}, "16", v4i16, truncstorei16,
1960                        NEONvgetlaneu, addrmode6> {
1961   let Inst{7-6} = lane{1-0};
1962   let Inst{4}   = Rn{5};
1963 }
1964
1965 def VST1LNd32 : VST1LN<0b1000, {?,0,?,?}, "32", v2i32, store, extractelt,
1966                        addrmode6oneL32> {
1967   let Inst{7}   = lane{0};
1968   let Inst{5-4} = Rn{5-4};
1969 }
1970
1971 def VST1LNq8Pseudo  : VST1QLNPseudo<v16i8, truncstorei8, NEONvgetlaneu>;
1972 def VST1LNq16Pseudo : VST1QLNPseudo<v8i16, truncstorei16, NEONvgetlaneu>;
1973 def VST1LNq32Pseudo : VST1QLNPseudo<v4i32, store, extractelt>;
1974
1975 def : Pat<(store (extractelt (v2f32 DPR:$src), imm:$lane), addrmode6:$addr),
1976           (VST1LNd32 addrmode6:$addr, DPR:$src, imm:$lane)>;
1977 def : Pat<(store (extractelt (v4f32 QPR:$src), imm:$lane), addrmode6:$addr),
1978           (VST1LNq32Pseudo addrmode6:$addr, QPR:$src, imm:$lane)>;
1979
1980 // ...with address register writeback:
1981 class VST1LNWB<bits<4> op11_8, bits<4> op7_4, string Dt, ValueType Ty,
1982                PatFrag StoreOp, SDNode ExtractOp, Operand AdrMode>
1983   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
1984           (ins AdrMode:$Rn, am6offset:$Rm,
1985            DPR:$Vd, nohash_imm:$lane), IIC_VST1lnu, "vst1", Dt,
1986           "\\{$Vd[$lane]\\}, $Rn$Rm",
1987           "$Rn.addr = $wb",
1988           [(set GPR:$wb, (StoreOp (ExtractOp (Ty DPR:$Vd), imm:$lane),
1989                                   AdrMode:$Rn, am6offset:$Rm))]> {
1990   let DecoderMethod = "DecodeVST1LN";
1991 }
1992 class VST1QLNWBPseudo<ValueType Ty, PatFrag StoreOp, SDNode ExtractOp>
1993   : VSTQLNWBPseudo<IIC_VST1lnu> {
1994   let Pattern = [(set GPR:$wb, (StoreOp (ExtractOp (Ty QPR:$src), imm:$lane),
1995                                         addrmode6:$addr, am6offset:$offset))];
1996 }
1997
1998 def VST1LNd8_UPD  : VST1LNWB<0b0000, {?,?,?,0}, "8", v8i8, post_truncsti8,
1999                              NEONvgetlaneu, addrmode6> {
2000   let Inst{7-5} = lane{2-0};
2001 }
2002 def VST1LNd16_UPD : VST1LNWB<0b0100, {?,?,0,?}, "16", v4i16, post_truncsti16,
2003                              NEONvgetlaneu, addrmode6> {
2004   let Inst{7-6} = lane{1-0};
2005   let Inst{4}   = Rn{5};
2006 }
2007 def VST1LNd32_UPD : VST1LNWB<0b1000, {?,0,?,?}, "32", v2i32, post_store,
2008                              extractelt, addrmode6oneL32> {
2009   let Inst{7}   = lane{0};
2010   let Inst{5-4} = Rn{5-4};
2011 }
2012
2013 def VST1LNq8Pseudo_UPD  : VST1QLNWBPseudo<v16i8, post_truncsti8, NEONvgetlaneu>;
2014 def VST1LNq16Pseudo_UPD : VST1QLNWBPseudo<v8i16, post_truncsti16,NEONvgetlaneu>;
2015 def VST1LNq32Pseudo_UPD : VST1QLNWBPseudo<v4i32, post_store, extractelt>;
2016
2017 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2018
2019 //   VST2LN   : Vector Store (single 2-element structure from one lane)
2020 class VST2LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2021   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2022           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, nohash_imm:$lane),
2023           IIC_VST2ln, "vst2", Dt, "\\{$Vd[$lane], $src2[$lane]\\}, $Rn",
2024           "", []> {
2025   let Rm = 0b1111;
2026   let Inst{4}   = Rn{4};
2027   let DecoderMethod = "DecodeVST2LN";
2028 }
2029
2030 def VST2LNd8  : VST2LN<0b0001, {?,?,?,?}, "8"> {
2031   let Inst{7-5} = lane{2-0};
2032 }
2033 def VST2LNd16 : VST2LN<0b0101, {?,?,0,?}, "16"> {
2034   let Inst{7-6} = lane{1-0};
2035 }
2036 def VST2LNd32 : VST2LN<0b1001, {?,0,0,?}, "32"> {
2037   let Inst{7}   = lane{0};
2038 }
2039
2040 def VST2LNd8Pseudo  : VSTQLNPseudo<IIC_VST2ln>;
2041 def VST2LNd16Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2042 def VST2LNd32Pseudo : VSTQLNPseudo<IIC_VST2ln>;
2043
2044 // ...with double-spaced registers:
2045 def VST2LNq16 : VST2LN<0b0101, {?,?,1,?}, "16"> {
2046   let Inst{7-6} = lane{1-0};
2047   let Inst{4}   = Rn{4};
2048 }
2049 def VST2LNq32 : VST2LN<0b1001, {?,1,0,?}, "32"> {
2050   let Inst{7}   = lane{0};
2051   let Inst{4}   = Rn{4};
2052 }
2053
2054 def VST2LNq16Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2055 def VST2LNq32Pseudo : VSTQQLNPseudo<IIC_VST2ln>;
2056
2057 // ...with address register writeback:
2058 class VST2LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2059   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2060           (ins addrmode6:$Rn, am6offset:$Rm,
2061            DPR:$Vd, DPR:$src2, nohash_imm:$lane), IIC_VST2lnu, "vst2", Dt,
2062           "\\{$Vd[$lane], $src2[$lane]\\}, $Rn$Rm",
2063           "$Rn.addr = $wb", []> {
2064   let Inst{4}   = Rn{4};
2065   let DecoderMethod = "DecodeVST2LN";
2066 }
2067
2068 def VST2LNd8_UPD  : VST2LNWB<0b0001, {?,?,?,?}, "8"> {
2069   let Inst{7-5} = lane{2-0};
2070 }
2071 def VST2LNd16_UPD : VST2LNWB<0b0101, {?,?,0,?}, "16"> {
2072   let Inst{7-6} = lane{1-0};
2073 }
2074 def VST2LNd32_UPD : VST2LNWB<0b1001, {?,0,0,?}, "32"> {
2075   let Inst{7}   = lane{0};
2076 }
2077
2078 def VST2LNd8Pseudo_UPD  : VSTQLNWBPseudo<IIC_VST2lnu>;
2079 def VST2LNd16Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2080 def VST2LNd32Pseudo_UPD : VSTQLNWBPseudo<IIC_VST2lnu>;
2081
2082 def VST2LNq16_UPD : VST2LNWB<0b0101, {?,?,1,?}, "16"> {
2083   let Inst{7-6} = lane{1-0};
2084 }
2085 def VST2LNq32_UPD : VST2LNWB<0b1001, {?,1,0,?}, "32"> {
2086   let Inst{7}   = lane{0};
2087 }
2088
2089 def VST2LNq16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2090 def VST2LNq32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST2lnu>;
2091
2092 //   VST3LN   : Vector Store (single 3-element structure from one lane)
2093 class VST3LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2094   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2095           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3,
2096            nohash_imm:$lane), IIC_VST3ln, "vst3", Dt,
2097           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn", "", []> {
2098   let Rm = 0b1111;
2099   let DecoderMethod = "DecodeVST3LN";
2100 }
2101
2102 def VST3LNd8  : VST3LN<0b0010, {?,?,?,0}, "8"> {
2103   let Inst{7-5} = lane{2-0};
2104 }
2105 def VST3LNd16 : VST3LN<0b0110, {?,?,0,0}, "16"> {
2106   let Inst{7-6} = lane{1-0};
2107 }
2108 def VST3LNd32 : VST3LN<0b1010, {?,0,0,0}, "32"> {
2109   let Inst{7}   = lane{0};
2110 }
2111
2112 def VST3LNd8Pseudo  : VSTQQLNPseudo<IIC_VST3ln>;
2113 def VST3LNd16Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2114 def VST3LNd32Pseudo : VSTQQLNPseudo<IIC_VST3ln>;
2115
2116 // ...with double-spaced registers:
2117 def VST3LNq16 : VST3LN<0b0110, {?,?,1,0}, "16"> {
2118   let Inst{7-6} = lane{1-0};
2119 }
2120 def VST3LNq32 : VST3LN<0b1010, {?,1,0,0}, "32"> {
2121   let Inst{7}   = lane{0};
2122 }
2123
2124 def VST3LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2125 def VST3LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST3ln>;
2126
2127 // ...with address register writeback:
2128 class VST3LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2129   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2130           (ins addrmode6:$Rn, am6offset:$Rm,
2131            DPR:$Vd, DPR:$src2, DPR:$src3, nohash_imm:$lane),
2132           IIC_VST3lnu, "vst3", Dt,
2133           "\\{$Vd[$lane], $src2[$lane], $src3[$lane]\\}, $Rn$Rm",
2134           "$Rn.addr = $wb", []> {
2135   let DecoderMethod = "DecodeVST3LN";
2136 }
2137
2138 def VST3LNd8_UPD  : VST3LNWB<0b0010, {?,?,?,0}, "8"> {
2139   let Inst{7-5} = lane{2-0};
2140 }
2141 def VST3LNd16_UPD : VST3LNWB<0b0110, {?,?,0,0}, "16"> {
2142   let Inst{7-6} = lane{1-0};
2143 }
2144 def VST3LNd32_UPD : VST3LNWB<0b1010, {?,0,0,0}, "32"> {
2145   let Inst{7}   = lane{0};
2146 }
2147
2148 def VST3LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST3lnu>;
2149 def VST3LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2150 def VST3LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST3lnu>;
2151
2152 def VST3LNq16_UPD : VST3LNWB<0b0110, {?,?,1,0}, "16"> {
2153   let Inst{7-6} = lane{1-0};
2154 }
2155 def VST3LNq32_UPD : VST3LNWB<0b1010, {?,1,0,0}, "32"> {
2156   let Inst{7}   = lane{0};
2157 }
2158
2159 def VST3LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2160 def VST3LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST3lnu>;
2161
2162 //   VST4LN   : Vector Store (single 4-element structure from one lane)
2163 class VST4LN<bits<4> op11_8, bits<4> op7_4, string Dt>
2164   : NLdStLn<1, 0b00, op11_8, op7_4, (outs),
2165           (ins addrmode6:$Rn, DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4,
2166            nohash_imm:$lane), IIC_VST4ln, "vst4", Dt,
2167           "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn",
2168           "", []> {
2169   let Rm = 0b1111;
2170   let Inst{4} = Rn{4};
2171   let DecoderMethod = "DecodeVST4LN";
2172 }
2173
2174 def VST4LNd8  : VST4LN<0b0011, {?,?,?,?}, "8"> {
2175   let Inst{7-5} = lane{2-0};
2176 }
2177 def VST4LNd16 : VST4LN<0b0111, {?,?,0,?}, "16"> {
2178   let Inst{7-6} = lane{1-0};
2179 }
2180 def VST4LNd32 : VST4LN<0b1011, {?,0,?,?}, "32"> {
2181   let Inst{7}   = lane{0};
2182   let Inst{5} = Rn{5};
2183 }
2184
2185 def VST4LNd8Pseudo  : VSTQQLNPseudo<IIC_VST4ln>;
2186 def VST4LNd16Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2187 def VST4LNd32Pseudo : VSTQQLNPseudo<IIC_VST4ln>;
2188
2189 // ...with double-spaced registers:
2190 def VST4LNq16 : VST4LN<0b0111, {?,?,1,?}, "16"> {
2191   let Inst{7-6} = lane{1-0};
2192 }
2193 def VST4LNq32 : VST4LN<0b1011, {?,1,?,?}, "32"> {
2194   let Inst{7}   = lane{0};
2195   let Inst{5} = Rn{5};
2196 }
2197
2198 def VST4LNq16Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2199 def VST4LNq32Pseudo : VSTQQQQLNPseudo<IIC_VST4ln>;
2200
2201 // ...with address register writeback:
2202 class VST4LNWB<bits<4> op11_8, bits<4> op7_4, string Dt>
2203   : NLdStLn<1, 0b00, op11_8, op7_4, (outs GPR:$wb),
2204           (ins addrmode6:$Rn, am6offset:$Rm,
2205            DPR:$Vd, DPR:$src2, DPR:$src3, DPR:$src4, nohash_imm:$lane),
2206           IIC_VST4lnu, "vst4", Dt,
2207   "\\{$Vd[$lane], $src2[$lane], $src3[$lane], $src4[$lane]\\}, $Rn$Rm",
2208           "$Rn.addr = $wb", []> {
2209   let Inst{4} = Rn{4};
2210   let DecoderMethod = "DecodeVST4LN";
2211 }
2212
2213 def VST4LNd8_UPD  : VST4LNWB<0b0011, {?,?,?,?}, "8"> {
2214   let Inst{7-5} = lane{2-0};
2215 }
2216 def VST4LNd16_UPD : VST4LNWB<0b0111, {?,?,0,?}, "16"> {
2217   let Inst{7-6} = lane{1-0};
2218 }
2219 def VST4LNd32_UPD : VST4LNWB<0b1011, {?,0,?,?}, "32"> {
2220   let Inst{7}   = lane{0};
2221   let Inst{5} = Rn{5};
2222 }
2223
2224 def VST4LNd8Pseudo_UPD  : VSTQQLNWBPseudo<IIC_VST4lnu>;
2225 def VST4LNd16Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2226 def VST4LNd32Pseudo_UPD : VSTQQLNWBPseudo<IIC_VST4lnu>;
2227
2228 def VST4LNq16_UPD : VST4LNWB<0b0111, {?,?,1,?}, "16"> {
2229   let Inst{7-6} = lane{1-0};
2230 }
2231 def VST4LNq32_UPD : VST4LNWB<0b1011, {?,1,?,?}, "32"> {
2232   let Inst{7}   = lane{0};
2233   let Inst{5} = Rn{5};
2234 }
2235
2236 def VST4LNq16Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2237 def VST4LNq32Pseudo_UPD : VSTQQQQLNWBPseudo<IIC_VST4lnu>;
2238
2239 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2240
2241
2242 //===----------------------------------------------------------------------===//
2243 // NEON pattern fragments
2244 //===----------------------------------------------------------------------===//
2245
2246 // Extract D sub-registers of Q registers.
2247 def DSubReg_i8_reg  : SDNodeXForm<imm, [{
2248   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2249   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/8, MVT::i32);
2250 }]>;
2251 def DSubReg_i16_reg : SDNodeXForm<imm, [{
2252   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2253   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/4, MVT::i32);
2254 }]>;
2255 def DSubReg_i32_reg : SDNodeXForm<imm, [{
2256   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2257   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue()/2, MVT::i32);
2258 }]>;
2259 def DSubReg_f64_reg : SDNodeXForm<imm, [{
2260   assert(ARM::dsub_7 == ARM::dsub_0+7 && "Unexpected subreg numbering");
2261   return CurDAG->getTargetConstant(ARM::dsub_0 + N->getZExtValue(), MVT::i32);
2262 }]>;
2263
2264 // Extract S sub-registers of Q/D registers.
2265 def SSubReg_f32_reg : SDNodeXForm<imm, [{
2266   assert(ARM::ssub_3 == ARM::ssub_0+3 && "Unexpected subreg numbering");
2267   return CurDAG->getTargetConstant(ARM::ssub_0 + N->getZExtValue(), MVT::i32);
2268 }]>;
2269
2270 // Translate lane numbers from Q registers to D subregs.
2271 def SubReg_i8_lane  : SDNodeXForm<imm, [{
2272   return CurDAG->getTargetConstant(N->getZExtValue() & 7, MVT::i32);
2273 }]>;
2274 def SubReg_i16_lane : SDNodeXForm<imm, [{
2275   return CurDAG->getTargetConstant(N->getZExtValue() & 3, MVT::i32);
2276 }]>;
2277 def SubReg_i32_lane : SDNodeXForm<imm, [{
2278   return CurDAG->getTargetConstant(N->getZExtValue() & 1, MVT::i32);
2279 }]>;
2280
2281 //===----------------------------------------------------------------------===//
2282 // Instruction Classes
2283 //===----------------------------------------------------------------------===//
2284
2285 // Basic 2-register operations: double- and quad-register.
2286 class N2VD<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2287            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2288            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2289   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2290         (ins DPR:$Vm), IIC_VUNAD, OpcodeStr, Dt,"$Vd, $Vm", "",
2291         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm))))]>;
2292 class N2VQ<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2293            bits<2> op17_16, bits<5> op11_7, bit op4, string OpcodeStr,
2294            string Dt, ValueType ResTy, ValueType OpTy, SDNode OpNode>
2295   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2296         (ins QPR:$Vm), IIC_VUNAQ, OpcodeStr, Dt,"$Vd, $Vm", "",
2297         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm))))]>;
2298
2299 // Basic 2-register intrinsics, both double- and quad-register.
2300 class N2VDInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2301               bits<2> op17_16, bits<5> op11_7, bit op4,
2302               InstrItinClass itin, string OpcodeStr, string Dt,
2303               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2304   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2305         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2306         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2307 class N2VQInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2308               bits<2> op17_16, bits<5> op11_7, bit op4,
2309               InstrItinClass itin, string OpcodeStr, string Dt,
2310               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2311   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2312         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2313         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2314
2315 // Narrow 2-register operations.
2316 class N2VN<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2317            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2318            InstrItinClass itin, string OpcodeStr, string Dt,
2319            ValueType TyD, ValueType TyQ, SDNode OpNode>
2320   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2321         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2322         [(set DPR:$Vd, (TyD (OpNode (TyQ QPR:$Vm))))]>;
2323
2324 // Narrow 2-register intrinsics.
2325 class N2VNInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2326               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2327               InstrItinClass itin, string OpcodeStr, string Dt,
2328               ValueType TyD, ValueType TyQ, Intrinsic IntOp>
2329   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs DPR:$Vd),
2330         (ins QPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2331         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vm))))]>;
2332
2333 // Long 2-register operations (currently only used for VMOVL).
2334 class N2VL<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2335            bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2336            InstrItinClass itin, string OpcodeStr, string Dt,
2337            ValueType TyQ, ValueType TyD, SDNode OpNode>
2338   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2339         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2340         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vm))))]>;
2341
2342 // Long 2-register intrinsics.
2343 class N2VLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2344               bits<2> op17_16, bits<5> op11_7, bit op6, bit op4,
2345               InstrItinClass itin, string OpcodeStr, string Dt,
2346               ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2347   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, op6, op4, (outs QPR:$Vd),
2348         (ins DPR:$Vm), itin, OpcodeStr, Dt, "$Vd, $Vm", "",
2349         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vm))))]>;
2350
2351 // 2-register shuffles (VTRN/VZIP/VUZP), both double- and quad-register.
2352 class N2VDShuffle<bits<2> op19_18, bits<5> op11_7, string OpcodeStr, string Dt>
2353   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 0, 0, (outs DPR:$Vd, DPR:$Vm),
2354         (ins DPR:$src1, DPR:$src2), IIC_VPERMD,
2355         OpcodeStr, Dt, "$Vd, $Vm",
2356         "$src1 = $Vd, $src2 = $Vm", []>;
2357 class N2VQShuffle<bits<2> op19_18, bits<5> op11_7,
2358                   InstrItinClass itin, string OpcodeStr, string Dt>
2359   : N2V<0b11, 0b11, op19_18, 0b10, op11_7, 1, 0, (outs QPR:$Vd, QPR:$Vm),
2360         (ins QPR:$src1, QPR:$src2), itin, OpcodeStr, Dt, "$Vd, $Vm",
2361         "$src1 = $Vd, $src2 = $Vm", []>;
2362
2363 // Basic 3-register operations: double- and quad-register.
2364 class N3VD<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2365            InstrItinClass itin, string OpcodeStr, string Dt,
2366            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2367   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2368         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2369         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2370         [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2371   // All of these have a two-operand InstAlias.
2372   let TwoOperandAliasConstraint = "$Vn = $Vd";
2373   let isCommutable = Commutable;
2374 }
2375 // Same as N3VD but no data type.
2376 class N3VDX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2377            InstrItinClass itin, string OpcodeStr,
2378            ValueType ResTy, ValueType OpTy,
2379            SDNode OpNode, bit Commutable>
2380   : N3VX<op24, op23, op21_20, op11_8, 0, op4,
2381          (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2382          OpcodeStr, "$Vd, $Vn, $Vm", "",
2383          [(set DPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>{
2384   // All of these have a two-operand InstAlias.
2385   let TwoOperandAliasConstraint = "$Vn = $Vd";
2386   let isCommutable = Commutable;
2387 }
2388
2389 class N3VDSL<bits<2> op21_20, bits<4> op11_8,
2390              InstrItinClass itin, string OpcodeStr, string Dt,
2391              ValueType Ty, SDNode ShOp>
2392   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2393         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2394         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2395         [(set (Ty DPR:$Vd),
2396               (Ty (ShOp (Ty DPR:$Vn),
2397                         (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),imm:$lane)))))]> {
2398   // All of these have a two-operand InstAlias.
2399   let TwoOperandAliasConstraint = "$Vn = $Vd";
2400   let isCommutable = 0;
2401 }
2402 class N3VDSL16<bits<2> op21_20, bits<4> op11_8,
2403                string OpcodeStr, string Dt, ValueType Ty, SDNode ShOp>
2404   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2405         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2406         NVMulSLFrm, IIC_VMULi16D, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane","",
2407         [(set (Ty DPR:$Vd),
2408               (Ty (ShOp (Ty DPR:$Vn),
2409                         (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2410   // All of these have a two-operand InstAlias.
2411   let TwoOperandAliasConstraint = "$Vn = $Vd";
2412   let isCommutable = 0;
2413 }
2414
2415 class N3VQ<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2416            InstrItinClass itin, string OpcodeStr, string Dt,
2417            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2418   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2419         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2420         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2421         [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2422   // All of these have a two-operand InstAlias.
2423   let TwoOperandAliasConstraint = "$Vn = $Vd";
2424   let isCommutable = Commutable;
2425 }
2426 class N3VQX<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2427            InstrItinClass itin, string OpcodeStr,
2428            ValueType ResTy, ValueType OpTy, SDNode OpNode, bit Commutable>
2429   : N3VX<op24, op23, op21_20, op11_8, 1, op4,
2430          (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2431          OpcodeStr, "$Vd, $Vn, $Vm", "",
2432          [(set QPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>{
2433   // All of these have a two-operand InstAlias.
2434   let TwoOperandAliasConstraint = "$Vn = $Vd";
2435   let isCommutable = Commutable;
2436 }
2437 class N3VQSL<bits<2> op21_20, bits<4> op11_8,
2438              InstrItinClass itin, string OpcodeStr, string Dt,
2439              ValueType ResTy, ValueType OpTy, SDNode ShOp>
2440   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2441         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2442         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2443         [(set (ResTy QPR:$Vd),
2444               (ResTy (ShOp (ResTy QPR:$Vn),
2445                            (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2446                                                 imm:$lane)))))]> {
2447   // All of these have a two-operand InstAlias.
2448   let TwoOperandAliasConstraint = "$Vn = $Vd";
2449   let isCommutable = 0;
2450 }
2451 class N3VQSL16<bits<2> op21_20, bits<4> op11_8, string OpcodeStr, string Dt,
2452                ValueType ResTy, ValueType OpTy, SDNode ShOp>
2453   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2454         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2455         NVMulSLFrm, IIC_VMULi16Q, OpcodeStr, Dt,"$Vd, $Vn, $Vm$lane", "",
2456         [(set (ResTy QPR:$Vd),
2457               (ResTy (ShOp (ResTy QPR:$Vn),
2458                            (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2459                                                 imm:$lane)))))]> {
2460   // All of these have a two-operand InstAlias.
2461   let TwoOperandAliasConstraint = "$Vn = $Vd";
2462   let isCommutable = 0;
2463 }
2464
2465 // Basic 3-register intrinsics, both double- and quad-register.
2466 class N3VDInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2467               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2468               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2469   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2470         (outs DPR:$Vd), (ins DPR:$Vn, DPR:$Vm), f, itin,
2471         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2472         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]> {
2473   // All of these have a two-operand InstAlias.
2474   let TwoOperandAliasConstraint = "$Vn = $Vd";
2475   let isCommutable = Commutable;
2476 }
2477 class N3VDIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2478                 string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2479   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2480         (outs DPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2481         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2482         [(set (Ty DPR:$Vd),
2483               (Ty (IntOp (Ty DPR:$Vn),
2484                          (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2485                                            imm:$lane)))))]> {
2486   let isCommutable = 0;
2487 }
2488 class N3VDIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2489                   string OpcodeStr, string Dt, ValueType Ty, Intrinsic IntOp>
2490   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2491         (outs DPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2492         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2493         [(set (Ty DPR:$Vd),
2494               (Ty (IntOp (Ty DPR:$Vn),
2495                          (Ty (NEONvduplane (Ty DPR_8:$Vm), imm:$lane)))))]> {
2496   let isCommutable = 0;
2497 }
2498 class N3VDIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2499               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2500               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2501   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2502         (outs DPR:$Vd), (ins DPR:$Vm, DPR:$Vn), f, itin,
2503         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2504         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (OpTy DPR:$Vn))))]> {
2505   let TwoOperandAliasConstraint = "$Vm = $Vd";
2506   let isCommutable = 0;
2507 }
2508
2509 class N3VQInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2510               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2511               ValueType ResTy, ValueType OpTy, Intrinsic IntOp, bit Commutable>
2512   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2513         (outs QPR:$Vd), (ins QPR:$Vn, QPR:$Vm), f, itin,
2514         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2515         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]> {
2516   // All of these have a two-operand InstAlias.
2517   let TwoOperandAliasConstraint = "$Vn = $Vd";
2518   let isCommutable = Commutable;
2519 }
2520 class N3VQIntSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2521                 string OpcodeStr, string Dt,
2522                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2523   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2524         (outs QPR:$Vd), (ins QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2525         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2526         [(set (ResTy QPR:$Vd),
2527               (ResTy (IntOp (ResTy QPR:$Vn),
2528                             (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2529                                                  imm:$lane)))))]> {
2530   let isCommutable = 0;
2531 }
2532 class N3VQIntSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2533                   string OpcodeStr, string Dt,
2534                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2535   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2536         (outs QPR:$Vd), (ins QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2537         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2538         [(set (ResTy QPR:$Vd),
2539               (ResTy (IntOp (ResTy QPR:$Vn),
2540                             (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2541                                                  imm:$lane)))))]> {
2542   let isCommutable = 0;
2543 }
2544 class N3VQIntSh<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2545               Format f, InstrItinClass itin, string OpcodeStr, string Dt,
2546               ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2547   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2548         (outs QPR:$Vd), (ins QPR:$Vm, QPR:$Vn), f, itin,
2549         OpcodeStr, Dt, "$Vd, $Vm, $Vn", "",
2550         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (OpTy QPR:$Vn))))]> {
2551   let TwoOperandAliasConstraint = "$Vm = $Vd";
2552   let isCommutable = 0;
2553 }
2554
2555 // Multiply-Add/Sub operations: double- and quad-register.
2556 class N3VDMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2557                 InstrItinClass itin, string OpcodeStr, string Dt,
2558                 ValueType Ty, SDPatternOperator MulOp, SDPatternOperator OpNode>
2559   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2560         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2561         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2562         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2563                              (Ty (MulOp DPR:$Vn, DPR:$Vm)))))]>;
2564
2565 class N3VDMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2566                   string OpcodeStr, string Dt,
2567                   ValueType Ty, SDPatternOperator MulOp, SDPatternOperator ShOp>
2568   : N3VLane32<0, 1, op21_20, op11_8, 1, 0,
2569         (outs DPR:$Vd),
2570         (ins DPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2571         NVMulSLFrm, itin,
2572         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2573         [(set (Ty DPR:$Vd),
2574               (Ty (ShOp (Ty DPR:$src1),
2575                         (Ty (MulOp DPR:$Vn,
2576                                    (Ty (NEONvduplane (Ty DPR_VFP2:$Vm),
2577                                                      imm:$lane)))))))]>;
2578 class N3VDMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2579                     string OpcodeStr, string Dt,
2580                     ValueType Ty, SDNode MulOp, SDNode ShOp>
2581   : N3VLane16<0, 1, op21_20, op11_8, 1, 0,
2582         (outs DPR:$Vd),
2583         (ins DPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2584         NVMulSLFrm, itin,
2585         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2586         [(set (Ty DPR:$Vd),
2587               (Ty (ShOp (Ty DPR:$src1),
2588                         (Ty (MulOp DPR:$Vn,
2589                                    (Ty (NEONvduplane (Ty DPR_8:$Vm),
2590                                                      imm:$lane)))))))]>;
2591
2592 class N3VQMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2593                 InstrItinClass itin, string OpcodeStr, string Dt, ValueType Ty,
2594                 SDPatternOperator MulOp, SDPatternOperator OpNode>
2595   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2596         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2597         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2598         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2599                              (Ty (MulOp QPR:$Vn, QPR:$Vm)))))]>;
2600 class N3VQMulOpSL<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2601                   string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2602                   SDPatternOperator MulOp, SDPatternOperator ShOp>
2603   : N3VLane32<1, 1, op21_20, op11_8, 1, 0,
2604         (outs QPR:$Vd),
2605         (ins QPR:$src1, QPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2606         NVMulSLFrm, itin,
2607         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2608         [(set (ResTy QPR:$Vd),
2609               (ResTy (ShOp (ResTy QPR:$src1),
2610                            (ResTy (MulOp QPR:$Vn,
2611                                    (ResTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2612                                                         imm:$lane)))))))]>;
2613 class N3VQMulOpSL16<bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2614                     string OpcodeStr, string Dt,
2615                     ValueType ResTy, ValueType OpTy,
2616                     SDNode MulOp, SDNode ShOp>
2617   : N3VLane16<1, 1, op21_20, op11_8, 1, 0,
2618         (outs QPR:$Vd),
2619         (ins QPR:$src1, QPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2620         NVMulSLFrm, itin,
2621         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2622         [(set (ResTy QPR:$Vd),
2623               (ResTy (ShOp (ResTy QPR:$src1),
2624                            (ResTy (MulOp QPR:$Vn,
2625                                    (ResTy (NEONvduplane (OpTy DPR_8:$Vm),
2626                                                         imm:$lane)))))))]>;
2627
2628 // Neon Intrinsic-Op instructions (VABA): double- and quad-register.
2629 class N3VDIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2630                 InstrItinClass itin, string OpcodeStr, string Dt,
2631                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2632   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2633         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2634         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2635         [(set DPR:$Vd, (Ty (OpNode DPR:$src1,
2636                              (Ty (IntOp (Ty DPR:$Vn), (Ty DPR:$Vm))))))]>;
2637 class N3VQIntOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2638                 InstrItinClass itin, string OpcodeStr, string Dt,
2639                 ValueType Ty, Intrinsic IntOp, SDNode OpNode>
2640   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2641         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2642         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2643         [(set QPR:$Vd, (Ty (OpNode QPR:$src1,
2644                              (Ty (IntOp (Ty QPR:$Vn), (Ty QPR:$Vm))))))]>;
2645
2646 // Neon 3-argument intrinsics, both double- and quad-register.
2647 // The destination register is also used as the first source operand register.
2648 class N3VDInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2649                InstrItinClass itin, string OpcodeStr, string Dt,
2650                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2651   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2652         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2653         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2654         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$src1),
2655                                       (OpTy DPR:$Vn), (OpTy DPR:$Vm))))]>;
2656 class N3VQInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2657                InstrItinClass itin, string OpcodeStr, string Dt,
2658                ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2659   : N3V<op24, op23, op21_20, op11_8, 1, op4,
2660         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm), N3RegFrm, itin,
2661         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2662         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$src1),
2663                                       (OpTy QPR:$Vn), (OpTy QPR:$Vm))))]>;
2664
2665 // Long Multiply-Add/Sub operations.
2666 class N3VLMulOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2667                 InstrItinClass itin, string OpcodeStr, string Dt,
2668                 ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2669   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2670         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2671         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2672         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2673                                 (TyQ (MulOp (TyD DPR:$Vn),
2674                                             (TyD DPR:$Vm)))))]>;
2675 class N3VLMulOpSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2676                   InstrItinClass itin, string OpcodeStr, string Dt,
2677                   ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2678   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2679         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2680         NVMulSLFrm, itin,
2681         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2682         [(set QPR:$Vd,
2683           (OpNode (TyQ QPR:$src1),
2684                   (TyQ (MulOp (TyD DPR:$Vn),
2685                               (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),
2686                                                  imm:$lane))))))]>;
2687 class N3VLMulOpSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2688                     InstrItinClass itin, string OpcodeStr, string Dt,
2689                     ValueType TyQ, ValueType TyD, SDNode MulOp, SDNode OpNode>
2690   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0, (outs QPR:$Vd),
2691         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2692         NVMulSLFrm, itin,
2693         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2694         [(set QPR:$Vd,
2695           (OpNode (TyQ QPR:$src1),
2696                   (TyQ (MulOp (TyD DPR:$Vn),
2697                               (TyD (NEONvduplane (TyD DPR_8:$Vm),
2698                                                  imm:$lane))))))]>;
2699
2700 // Long Intrinsic-Op vector operations with explicit extend (VABAL).
2701 class N3VLIntExtOp<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2702                    InstrItinClass itin, string OpcodeStr, string Dt,
2703                    ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2704                    SDNode OpNode>
2705   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2706         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2707         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2708         [(set QPR:$Vd, (OpNode (TyQ QPR:$src1),
2709                                 (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2710                                                         (TyD DPR:$Vm)))))))]>;
2711
2712 // Neon Long 3-argument intrinsic.  The destination register is
2713 // a quad-register and is also used as the first source operand register.
2714 class N3VLInt3<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2715                InstrItinClass itin, string OpcodeStr, string Dt,
2716                ValueType TyQ, ValueType TyD, Intrinsic IntOp>
2717   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2718         (outs QPR:$Vd), (ins QPR:$src1, DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2719         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "$src1 = $Vd",
2720         [(set QPR:$Vd,
2721           (TyQ (IntOp (TyQ QPR:$src1), (TyD DPR:$Vn), (TyD DPR:$Vm))))]>;
2722 class N3VLInt3SL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2723                  string OpcodeStr, string Dt,
2724                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2725   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2726         (outs QPR:$Vd),
2727         (ins QPR:$src1, DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2728         NVMulSLFrm, itin,
2729         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2730         [(set (ResTy QPR:$Vd),
2731               (ResTy (IntOp (ResTy QPR:$src1),
2732                             (OpTy DPR:$Vn),
2733                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2734                                                 imm:$lane)))))]>;
2735 class N3VLInt3SL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2736                    InstrItinClass itin, string OpcodeStr, string Dt,
2737                    ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2738   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2739         (outs QPR:$Vd),
2740         (ins QPR:$src1, DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2741         NVMulSLFrm, itin,
2742         OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "$src1 = $Vd",
2743         [(set (ResTy QPR:$Vd),
2744               (ResTy (IntOp (ResTy QPR:$src1),
2745                             (OpTy DPR:$Vn),
2746                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2747                                                 imm:$lane)))))]>;
2748
2749 // Narrowing 3-register intrinsics.
2750 class N3VNInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2751               string OpcodeStr, string Dt, ValueType TyD, ValueType TyQ,
2752               Intrinsic IntOp, bit Commutable>
2753   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2754         (outs DPR:$Vd), (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINi4D,
2755         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2756         [(set DPR:$Vd, (TyD (IntOp (TyQ QPR:$Vn), (TyQ QPR:$Vm))))]> {
2757   let isCommutable = Commutable;
2758 }
2759
2760 // Long 3-register operations.
2761 class N3VL<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2762            InstrItinClass itin, string OpcodeStr, string Dt,
2763            ValueType TyQ, ValueType TyD, SDNode OpNode, bit Commutable>
2764   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2765         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2766         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2767         [(set QPR:$Vd, (TyQ (OpNode (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2768   let isCommutable = Commutable;
2769 }
2770 class N3VLSL<bit op24, bits<2> op21_20, bits<4> op11_8,
2771              InstrItinClass itin, string OpcodeStr, string Dt,
2772              ValueType TyQ, ValueType TyD, SDNode OpNode>
2773   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2774         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2775         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2776         [(set QPR:$Vd,
2777           (TyQ (OpNode (TyD DPR:$Vn),
2778                        (TyD (NEONvduplane (TyD DPR_VFP2:$Vm),imm:$lane)))))]>;
2779 class N3VLSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2780                InstrItinClass itin, string OpcodeStr, string Dt,
2781                ValueType TyQ, ValueType TyD, SDNode OpNode>
2782   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2783         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2784         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2785         [(set QPR:$Vd,
2786           (TyQ (OpNode (TyD DPR:$Vn),
2787                        (TyD (NEONvduplane (TyD DPR_8:$Vm), imm:$lane)))))]>;
2788
2789 // Long 3-register operations with explicitly extended operands.
2790 class N3VLExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2791               InstrItinClass itin, string OpcodeStr, string Dt,
2792               ValueType TyQ, ValueType TyD, SDNode OpNode, SDNode ExtOp,
2793               bit Commutable>
2794   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2795         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2796         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2797         [(set QPR:$Vd, (OpNode (TyQ (ExtOp (TyD DPR:$Vn))),
2798                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2799   let isCommutable = Commutable;
2800 }
2801
2802 // Long 3-register intrinsics with explicit extend (VABDL).
2803 class N3VLIntExt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2804                  InstrItinClass itin, string OpcodeStr, string Dt,
2805                  ValueType TyQ, ValueType TyD, Intrinsic IntOp, SDNode ExtOp,
2806                  bit Commutable>
2807   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2808         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2809         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2810         [(set QPR:$Vd, (TyQ (ExtOp (TyD (IntOp (TyD DPR:$Vn),
2811                                                 (TyD DPR:$Vm))))))]> {
2812   let isCommutable = Commutable;
2813 }
2814
2815 // Long 3-register intrinsics.
2816 class N3VLInt<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2817               InstrItinClass itin, string OpcodeStr, string Dt,
2818               ValueType TyQ, ValueType TyD, Intrinsic IntOp, bit Commutable>
2819   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2820         (outs QPR:$Vd), (ins DPR:$Vn, DPR:$Vm), N3RegFrm, itin,
2821         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2822         [(set QPR:$Vd, (TyQ (IntOp (TyD DPR:$Vn), (TyD DPR:$Vm))))]> {
2823   let isCommutable = Commutable;
2824 }
2825 class N3VLIntSL<bit op24, bits<2> op21_20, bits<4> op11_8, InstrItinClass itin,
2826                 string OpcodeStr, string Dt,
2827                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2828   : N3VLane32<op24, 1, op21_20, op11_8, 1, 0,
2829         (outs QPR:$Vd), (ins DPR:$Vn, DPR_VFP2:$Vm, VectorIndex32:$lane),
2830         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2831         [(set (ResTy QPR:$Vd),
2832               (ResTy (IntOp (OpTy DPR:$Vn),
2833                             (OpTy (NEONvduplane (OpTy DPR_VFP2:$Vm),
2834                                                 imm:$lane)))))]>;
2835 class N3VLIntSL16<bit op24, bits<2> op21_20, bits<4> op11_8,
2836                   InstrItinClass itin, string OpcodeStr, string Dt,
2837                   ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2838   : N3VLane16<op24, 1, op21_20, op11_8, 1, 0,
2839         (outs QPR:$Vd), (ins DPR:$Vn, DPR_8:$Vm, VectorIndex16:$lane),
2840         NVMulSLFrm, itin, OpcodeStr, Dt, "$Vd, $Vn, $Vm$lane", "",
2841         [(set (ResTy QPR:$Vd),
2842               (ResTy (IntOp (OpTy DPR:$Vn),
2843                             (OpTy (NEONvduplane (OpTy DPR_8:$Vm),
2844                                                 imm:$lane)))))]>;
2845
2846 // Wide 3-register operations.
2847 class N3VW<bit op24, bit op23, bits<2> op21_20, bits<4> op11_8, bit op4,
2848            string OpcodeStr, string Dt, ValueType TyQ, ValueType TyD,
2849            SDNode OpNode, SDNode ExtOp, bit Commutable>
2850   : N3V<op24, op23, op21_20, op11_8, 0, op4,
2851         (outs QPR:$Vd), (ins QPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VSUBiD,
2852         OpcodeStr, Dt, "$Vd, $Vn, $Vm", "",
2853         [(set QPR:$Vd, (OpNode (TyQ QPR:$Vn),
2854                                 (TyQ (ExtOp (TyD DPR:$Vm)))))]> {
2855   // All of these have a two-operand InstAlias.
2856   let TwoOperandAliasConstraint = "$Vn = $Vd";
2857   let isCommutable = Commutable;
2858 }
2859
2860 // Pairwise long 2-register intrinsics, both double- and quad-register.
2861 class N2VDPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2862                 bits<2> op17_16, bits<5> op11_7, bit op4,
2863                 string OpcodeStr, string Dt,
2864                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2865   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4, (outs DPR:$Vd),
2866         (ins DPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2867         [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm))))]>;
2868 class N2VQPLInt<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2869                 bits<2> op17_16, bits<5> op11_7, bit op4,
2870                 string OpcodeStr, string Dt,
2871                 ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2872   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4, (outs QPR:$Vd),
2873         (ins QPR:$Vm), IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
2874         [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm))))]>;
2875
2876 // Pairwise long 2-register accumulate intrinsics,
2877 // both double- and quad-register.
2878 // The destination register is also used as the first source operand register.
2879 class N2VDPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2880                  bits<2> op17_16, bits<5> op11_7, bit op4,
2881                  string OpcodeStr, string Dt,
2882                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2883   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 0, op4,
2884         (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vm), IIC_VPALiD,
2885         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2886         [(set DPR:$Vd, (ResTy (IntOp (ResTy DPR:$src1), (OpTy DPR:$Vm))))]>;
2887 class N2VQPLInt2<bits<2> op24_23, bits<2> op21_20, bits<2> op19_18,
2888                  bits<2> op17_16, bits<5> op11_7, bit op4,
2889                  string OpcodeStr, string Dt,
2890                  ValueType ResTy, ValueType OpTy, Intrinsic IntOp>
2891   : N2V<op24_23, op21_20, op19_18, op17_16, op11_7, 1, op4,
2892         (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vm), IIC_VPALiQ,
2893         OpcodeStr, Dt, "$Vd, $Vm", "$src1 = $Vd",
2894         [(set QPR:$Vd, (ResTy (IntOp (ResTy QPR:$src1), (OpTy QPR:$Vm))))]>;
2895
2896 // Shift by immediate,
2897 // both double- and quad-register.
2898 let TwoOperandAliasConstraint = "$Vm = $Vd" in {
2899 class N2VDSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2900              Format f, InstrItinClass itin, Operand ImmTy,
2901              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2902   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2903            (outs DPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), f, itin,
2904            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2905            [(set DPR:$Vd, (Ty (OpNode (Ty DPR:$Vm), (i32 imm:$SIMM))))]>;
2906 class N2VQSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2907              Format f, InstrItinClass itin, Operand ImmTy,
2908              string OpcodeStr, string Dt, ValueType Ty, SDNode OpNode>
2909   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2910            (outs QPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), f, itin,
2911            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2912            [(set QPR:$Vd, (Ty (OpNode (Ty QPR:$Vm), (i32 imm:$SIMM))))]>;
2913 }
2914
2915 // Long shift by immediate.
2916 class N2VLSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2917              string OpcodeStr, string Dt,
2918              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2919   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2920            (outs QPR:$Vd), (ins DPR:$Vm, ImmTy:$SIMM), N2RegVShLFrm,
2921            IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2922            [(set QPR:$Vd, (ResTy (OpNode (OpTy DPR:$Vm),
2923                                           (i32 imm:$SIMM))))]>;
2924
2925 // Narrow shift by immediate.
2926 class N2VNSh<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6, bit op4,
2927              InstrItinClass itin, string OpcodeStr, string Dt,
2928              ValueType ResTy, ValueType OpTy, Operand ImmTy, SDNode OpNode>
2929   : N2VImm<op24, op23, op11_8, op7, op6, op4,
2930            (outs DPR:$Vd), (ins QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, itin,
2931            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2932            [(set DPR:$Vd, (ResTy (OpNode (OpTy QPR:$Vm),
2933                                           (i32 imm:$SIMM))))]>;
2934
2935 // Shift right by immediate and accumulate,
2936 // both double- and quad-register.
2937 class N2VDShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2938                 Operand ImmTy, string OpcodeStr, string Dt,
2939                 ValueType Ty, SDNode ShOp>
2940   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2941            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2942            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2943            [(set DPR:$Vd, (Ty (add DPR:$src1,
2944                                 (Ty (ShOp DPR:$Vm, (i32 imm:$SIMM))))))]>;
2945 class N2VQShAdd<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2946                 Operand ImmTy, string OpcodeStr, string Dt,
2947                 ValueType Ty, SDNode ShOp>
2948   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2949            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), N2RegVShRFrm, IIC_VPALiD,
2950            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2951            [(set QPR:$Vd, (Ty (add QPR:$src1,
2952                                 (Ty (ShOp QPR:$Vm, (i32 imm:$SIMM))))))]>;
2953
2954 // Shift by immediate and insert,
2955 // both double- and quad-register.
2956 class N2VDShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2957                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2958                 ValueType Ty,SDNode ShOp>
2959   : N2VImm<op24, op23, op11_8, op7, 0, op4, (outs DPR:$Vd),
2960            (ins DPR:$src1, DPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiD,
2961            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2962            [(set DPR:$Vd, (Ty (ShOp DPR:$src1, DPR:$Vm, (i32 imm:$SIMM))))]>;
2963 class N2VQShIns<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2964                 Operand ImmTy, Format f, string OpcodeStr, string Dt,
2965                 ValueType Ty,SDNode ShOp>
2966   : N2VImm<op24, op23, op11_8, op7, 1, op4, (outs QPR:$Vd),
2967            (ins QPR:$src1, QPR:$Vm, ImmTy:$SIMM), f, IIC_VSHLiQ,
2968            OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "$src1 = $Vd",
2969            [(set QPR:$Vd, (Ty (ShOp QPR:$src1, QPR:$Vm, (i32 imm:$SIMM))))]>;
2970
2971 // Convert, with fractional bits immediate,
2972 // both double- and quad-register.
2973 class N2VCvtD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2974               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2975               Intrinsic IntOp>
2976   : N2VImm<op24, op23, op11_8, op7, 0, op4,
2977            (outs DPR:$Vd), (ins DPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2978            IIC_VUNAD, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2979            [(set DPR:$Vd, (ResTy (IntOp (OpTy DPR:$Vm), (i32 imm:$SIMM))))]>;
2980 class N2VCvtQ<bit op24, bit op23, bits<4> op11_8, bit op7, bit op4,
2981               string OpcodeStr, string Dt, ValueType ResTy, ValueType OpTy,
2982               Intrinsic IntOp>
2983   : N2VImm<op24, op23, op11_8, op7, 1, op4,
2984            (outs QPR:$Vd), (ins QPR:$Vm, neon_vcvt_imm32:$SIMM), NVCVTFrm,
2985            IIC_VUNAQ, OpcodeStr, Dt, "$Vd, $Vm, $SIMM", "",
2986            [(set QPR:$Vd, (ResTy (IntOp (OpTy QPR:$Vm), (i32 imm:$SIMM))))]>;
2987
2988 //===----------------------------------------------------------------------===//
2989 // Multiclasses
2990 //===----------------------------------------------------------------------===//
2991
2992 // Abbreviations used in multiclass suffixes:
2993 //   Q = quarter int (8 bit) elements
2994 //   H = half int (16 bit) elements
2995 //   S = single int (32 bit) elements
2996 //   D = double int (64 bit) elements
2997
2998 // Neon 2-register vector operations and intrinsics.
2999
3000 // Neon 2-register comparisons.
3001 //   source operand element sizes of 8, 16 and 32 bits:
3002 multiclass N2V_QHS_cmp<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3003                        bits<5> op11_7, bit op4, string opc, string Dt,
3004                        string asm, SDNode OpNode> {
3005   // 64-bit vector types.
3006   def v8i8  : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 0, op4,
3007                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3008                   opc, !strconcat(Dt, "8"), asm, "",
3009                   [(set DPR:$Vd, (v8i8 (OpNode (v8i8 DPR:$Vm))))]>;
3010   def v4i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 0, op4,
3011                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3012                   opc, !strconcat(Dt, "16"), asm, "",
3013                   [(set DPR:$Vd, (v4i16 (OpNode (v4i16 DPR:$Vm))))]>;
3014   def v2i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3015                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3016                   opc, !strconcat(Dt, "32"), asm, "",
3017                   [(set DPR:$Vd, (v2i32 (OpNode (v2i32 DPR:$Vm))))]>;
3018   def v2f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 0, op4,
3019                   (outs DPR:$Vd), (ins DPR:$Vm), NoItinerary,
3020                   opc, "f32", asm, "",
3021                   [(set DPR:$Vd, (v2i32 (OpNode (v2f32 DPR:$Vm))))]> {
3022     let Inst{10} = 1; // overwrite F = 1
3023   }
3024
3025   // 128-bit vector types.
3026   def v16i8 : N2V<op24_23, op21_20, 0b00, op17_16, op11_7, 1, op4,
3027                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3028                   opc, !strconcat(Dt, "8"), asm, "",
3029                   [(set QPR:$Vd, (v16i8 (OpNode (v16i8 QPR:$Vm))))]>;
3030   def v8i16 : N2V<op24_23, op21_20, 0b01, op17_16, op11_7, 1, op4,
3031                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3032                   opc, !strconcat(Dt, "16"), asm, "",
3033                   [(set QPR:$Vd, (v8i16 (OpNode (v8i16 QPR:$Vm))))]>;
3034   def v4i32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3035                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3036                   opc, !strconcat(Dt, "32"), asm, "",
3037                   [(set QPR:$Vd, (v4i32 (OpNode (v4i32 QPR:$Vm))))]>;
3038   def v4f32 : N2V<op24_23, op21_20, 0b10, op17_16, op11_7, 1, op4,
3039                   (outs QPR:$Vd), (ins QPR:$Vm), NoItinerary,
3040                   opc, "f32", asm, "",
3041                   [(set QPR:$Vd, (v4i32 (OpNode (v4f32 QPR:$Vm))))]> {
3042     let Inst{10} = 1; // overwrite F = 1
3043   }
3044 }
3045
3046
3047 // Neon 2-register vector intrinsics,
3048 //   element sizes of 8, 16 and 32 bits:
3049 multiclass N2VInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3050                       bits<5> op11_7, bit op4,
3051                       InstrItinClass itinD, InstrItinClass itinQ,
3052                       string OpcodeStr, string Dt, Intrinsic IntOp> {
3053   // 64-bit vector types.
3054   def v8i8  : N2VDInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3055                       itinD, OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3056   def v4i16 : N2VDInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3057                       itinD, OpcodeStr, !strconcat(Dt, "16"),v4i16,v4i16,IntOp>;
3058   def v2i32 : N2VDInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3059                       itinD, OpcodeStr, !strconcat(Dt, "32"),v2i32,v2i32,IntOp>;
3060
3061   // 128-bit vector types.
3062   def v16i8 : N2VQInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3063                       itinQ, OpcodeStr, !strconcat(Dt, "8"), v16i8,v16i8,IntOp>;
3064   def v8i16 : N2VQInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3065                       itinQ, OpcodeStr, !strconcat(Dt, "16"),v8i16,v8i16,IntOp>;
3066   def v4i32 : N2VQInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3067                       itinQ, OpcodeStr, !strconcat(Dt, "32"),v4i32,v4i32,IntOp>;
3068 }
3069
3070
3071 // Neon Narrowing 2-register vector operations,
3072 //   source operand element sizes of 16, 32 and 64 bits:
3073 multiclass N2VN_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3074                     bits<5> op11_7, bit op6, bit op4,
3075                     InstrItinClass itin, string OpcodeStr, string Dt,
3076                     SDNode OpNode> {
3077   def v8i8  : N2VN<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3078                    itin, OpcodeStr, !strconcat(Dt, "16"),
3079                    v8i8, v8i16, OpNode>;
3080   def v4i16 : N2VN<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3081                    itin, OpcodeStr, !strconcat(Dt, "32"),
3082                    v4i16, v4i32, OpNode>;
3083   def v2i32 : N2VN<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3084                    itin, OpcodeStr, !strconcat(Dt, "64"),
3085                    v2i32, v2i64, OpNode>;
3086 }
3087
3088 // Neon Narrowing 2-register vector intrinsics,
3089 //   source operand element sizes of 16, 32 and 64 bits:
3090 multiclass N2VNInt_HSD<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3091                        bits<5> op11_7, bit op6, bit op4,
3092                        InstrItinClass itin, string OpcodeStr, string Dt,
3093                        Intrinsic IntOp> {
3094   def v8i8  : N2VNInt<op24_23, op21_20, 0b00, op17_16, op11_7, op6, op4,
3095                       itin, OpcodeStr, !strconcat(Dt, "16"),
3096                       v8i8, v8i16, IntOp>;
3097   def v4i16 : N2VNInt<op24_23, op21_20, 0b01, op17_16, op11_7, op6, op4,
3098                       itin, OpcodeStr, !strconcat(Dt, "32"),
3099                       v4i16, v4i32, IntOp>;
3100   def v2i32 : N2VNInt<op24_23, op21_20, 0b10, op17_16, op11_7, op6, op4,
3101                       itin, OpcodeStr, !strconcat(Dt, "64"),
3102                       v2i32, v2i64, IntOp>;
3103 }
3104
3105
3106 // Neon Lengthening 2-register vector intrinsic (currently specific to VMOVL).
3107 //   source operand element sizes of 16, 32 and 64 bits:
3108 multiclass N2VL_QHS<bits<2> op24_23, bits<5> op11_7, bit op6, bit op4,
3109                     string OpcodeStr, string Dt, SDNode OpNode> {
3110   def v8i16 : N2VL<op24_23, 0b00, 0b10, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3111                    OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, OpNode>;
3112   def v4i32 : N2VL<op24_23, 0b01, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3113                    OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3114   def v2i64 : N2VL<op24_23, 0b10, 0b00, 0b00, op11_7, op6, op4, IIC_VQUNAiD,
3115                    OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3116 }
3117
3118
3119 // Neon 3-register vector operations.
3120
3121 // First with only element sizes of 8, 16 and 32 bits:
3122 multiclass N3V_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3123                    InstrItinClass itinD16, InstrItinClass itinD32,
3124                    InstrItinClass itinQ16, InstrItinClass itinQ32,
3125                    string OpcodeStr, string Dt,
3126                    SDNode OpNode, bit Commutable = 0> {
3127   // 64-bit vector types.
3128   def v8i8  : N3VD<op24, op23, 0b00, op11_8, op4, itinD16,
3129                    OpcodeStr, !strconcat(Dt, "8"),
3130                    v8i8, v8i8, OpNode, Commutable>;
3131   def v4i16 : N3VD<op24, op23, 0b01, op11_8, op4, itinD16,
3132                    OpcodeStr, !strconcat(Dt, "16"),
3133                    v4i16, v4i16, OpNode, Commutable>;
3134   def v2i32 : N3VD<op24, op23, 0b10, op11_8, op4, itinD32,
3135                    OpcodeStr, !strconcat(Dt, "32"),
3136                    v2i32, v2i32, OpNode, Commutable>;
3137
3138   // 128-bit vector types.
3139   def v16i8 : N3VQ<op24, op23, 0b00, op11_8, op4, itinQ16,
3140                    OpcodeStr, !strconcat(Dt, "8"),
3141                    v16i8, v16i8, OpNode, Commutable>;
3142   def v8i16 : N3VQ<op24, op23, 0b01, op11_8, op4, itinQ16,
3143                    OpcodeStr, !strconcat(Dt, "16"),
3144                    v8i16, v8i16, OpNode, Commutable>;
3145   def v4i32 : N3VQ<op24, op23, 0b10, op11_8, op4, itinQ32,
3146                    OpcodeStr, !strconcat(Dt, "32"),
3147                    v4i32, v4i32, OpNode, Commutable>;
3148 }
3149
3150 multiclass N3VSL_HS<bits<4> op11_8, string OpcodeStr, SDNode ShOp> {
3151   def v4i16 : N3VDSL16<0b01, op11_8, OpcodeStr, "i16", v4i16, ShOp>;
3152   def v2i32 : N3VDSL<0b10, op11_8, IIC_VMULi32D, OpcodeStr, "i32", v2i32, ShOp>;
3153   def v8i16 : N3VQSL16<0b01, op11_8, OpcodeStr, "i16", v8i16, v4i16, ShOp>;
3154   def v4i32 : N3VQSL<0b10, op11_8, IIC_VMULi32Q, OpcodeStr, "i32",
3155                      v4i32, v2i32, ShOp>;
3156 }
3157
3158 // ....then also with element size 64 bits:
3159 multiclass N3V_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3160                     InstrItinClass itinD, InstrItinClass itinQ,
3161                     string OpcodeStr, string Dt,
3162                     SDNode OpNode, bit Commutable = 0>
3163   : N3V_QHS<op24, op23, op11_8, op4, itinD, itinD, itinQ, itinQ,
3164             OpcodeStr, Dt, OpNode, Commutable> {
3165   def v1i64 : N3VD<op24, op23, 0b11, op11_8, op4, itinD,
3166                    OpcodeStr, !strconcat(Dt, "64"),
3167                    v1i64, v1i64, OpNode, Commutable>;
3168   def v2i64 : N3VQ<op24, op23, 0b11, op11_8, op4, itinQ,
3169                    OpcodeStr, !strconcat(Dt, "64"),
3170                    v2i64, v2i64, OpNode, Commutable>;
3171 }
3172
3173
3174 // Neon 3-register vector intrinsics.
3175
3176 // First with only element sizes of 16 and 32 bits:
3177 multiclass N3VInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3178                      InstrItinClass itinD16, InstrItinClass itinD32,
3179                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3180                      string OpcodeStr, string Dt,
3181                      Intrinsic IntOp, bit Commutable = 0> {
3182   // 64-bit vector types.
3183   def v4i16 : N3VDInt<op24, op23, 0b01, op11_8, op4, f, itinD16,
3184                       OpcodeStr, !strconcat(Dt, "16"),
3185                       v4i16, v4i16, IntOp, Commutable>;
3186   def v2i32 : N3VDInt<op24, op23, 0b10, op11_8, op4, f, itinD32,
3187                       OpcodeStr, !strconcat(Dt, "32"),
3188                       v2i32, v2i32, IntOp, Commutable>;
3189
3190   // 128-bit vector types.
3191   def v8i16 : N3VQInt<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3192                       OpcodeStr, !strconcat(Dt, "16"),
3193                       v8i16, v8i16, IntOp, Commutable>;
3194   def v4i32 : N3VQInt<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3195                       OpcodeStr, !strconcat(Dt, "32"),
3196                       v4i32, v4i32, IntOp, Commutable>;
3197 }
3198 multiclass N3VInt_HSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3199                      InstrItinClass itinD16, InstrItinClass itinD32,
3200                      InstrItinClass itinQ16, InstrItinClass itinQ32,
3201                      string OpcodeStr, string Dt,
3202                      Intrinsic IntOp> {
3203   // 64-bit vector types.
3204   def v4i16 : N3VDIntSh<op24, op23, 0b01, op11_8, op4, f, itinD16,
3205                       OpcodeStr, !strconcat(Dt, "16"),
3206                       v4i16, v4i16, IntOp>;
3207   def v2i32 : N3VDIntSh<op24, op23, 0b10, op11_8, op4, f, itinD32,
3208                       OpcodeStr, !strconcat(Dt, "32"),
3209                       v2i32, v2i32, IntOp>;
3210
3211   // 128-bit vector types.
3212   def v8i16 : N3VQIntSh<op24, op23, 0b01, op11_8, op4, f, itinQ16,
3213                       OpcodeStr, !strconcat(Dt, "16"),
3214                       v8i16, v8i16, IntOp>;
3215   def v4i32 : N3VQIntSh<op24, op23, 0b10, op11_8, op4, f, itinQ32,
3216                       OpcodeStr, !strconcat(Dt, "32"),
3217                       v4i32, v4i32, IntOp>;
3218 }
3219
3220 multiclass N3VIntSL_HS<bits<4> op11_8,
3221                        InstrItinClass itinD16, InstrItinClass itinD32,
3222                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3223                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3224   def v4i16 : N3VDIntSL16<0b01, op11_8, itinD16,
3225                           OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp>;
3226   def v2i32 : N3VDIntSL<0b10, op11_8, itinD32,
3227                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp>;
3228   def v8i16 : N3VQIntSL16<0b01, op11_8, itinQ16,
3229                           OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16, IntOp>;
3230   def v4i32 : N3VQIntSL<0b10, op11_8, itinQ32,
3231                         OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32, IntOp>;
3232 }
3233
3234 // ....then also with element size of 8 bits:
3235 multiclass N3VInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3236                       InstrItinClass itinD16, InstrItinClass itinD32,
3237                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3238                       string OpcodeStr, string Dt,
3239                       Intrinsic IntOp, bit Commutable = 0>
3240   : N3VInt_HS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3241               OpcodeStr, Dt, IntOp, Commutable> {
3242   def v8i8  : N3VDInt<op24, op23, 0b00, op11_8, op4, f, itinD16,
3243                       OpcodeStr, !strconcat(Dt, "8"),
3244                       v8i8, v8i8, IntOp, Commutable>;
3245   def v16i8 : N3VQInt<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3246                       OpcodeStr, !strconcat(Dt, "8"),
3247                       v16i8, v16i8, IntOp, Commutable>;
3248 }
3249 multiclass N3VInt_QHSSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3250                       InstrItinClass itinD16, InstrItinClass itinD32,
3251                       InstrItinClass itinQ16, InstrItinClass itinQ32,
3252                       string OpcodeStr, string Dt,
3253                       Intrinsic IntOp>
3254   : N3VInt_HSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3255               OpcodeStr, Dt, IntOp> {
3256   def v8i8  : N3VDIntSh<op24, op23, 0b00, op11_8, op4, f, itinD16,
3257                       OpcodeStr, !strconcat(Dt, "8"),
3258                       v8i8, v8i8, IntOp>;
3259   def v16i8 : N3VQIntSh<op24, op23, 0b00, op11_8, op4, f, itinQ16,
3260                       OpcodeStr, !strconcat(Dt, "8"),
3261                       v16i8, v16i8, IntOp>;
3262 }
3263
3264
3265 // ....then also with element size of 64 bits:
3266 multiclass N3VInt_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3267                        InstrItinClass itinD16, InstrItinClass itinD32,
3268                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3269                        string OpcodeStr, string Dt,
3270                        Intrinsic IntOp, bit Commutable = 0>
3271   : N3VInt_QHS<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3272                OpcodeStr, Dt, IntOp, Commutable> {
3273   def v1i64 : N3VDInt<op24, op23, 0b11, op11_8, op4, f, itinD32,
3274                       OpcodeStr, !strconcat(Dt, "64"),
3275                       v1i64, v1i64, IntOp, Commutable>;
3276   def v2i64 : N3VQInt<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3277                       OpcodeStr, !strconcat(Dt, "64"),
3278                       v2i64, v2i64, IntOp, Commutable>;
3279 }
3280 multiclass N3VInt_QHSDSh<bit op24, bit op23, bits<4> op11_8, bit op4, Format f,
3281                        InstrItinClass itinD16, InstrItinClass itinD32,
3282                        InstrItinClass itinQ16, InstrItinClass itinQ32,
3283                        string OpcodeStr, string Dt,
3284                        Intrinsic IntOp>
3285   : N3VInt_QHSSh<op24, op23, op11_8, op4, f, itinD16, itinD32, itinQ16, itinQ32,
3286                OpcodeStr, Dt, IntOp> {
3287   def v1i64 : N3VDIntSh<op24, op23, 0b11, op11_8, op4, f, itinD32,
3288                       OpcodeStr, !strconcat(Dt, "64"),
3289                       v1i64, v1i64, IntOp>;
3290   def v2i64 : N3VQIntSh<op24, op23, 0b11, op11_8, op4, f, itinQ32,
3291                       OpcodeStr, !strconcat(Dt, "64"),
3292                       v2i64, v2i64, IntOp>;
3293 }
3294
3295 // Neon Narrowing 3-register vector intrinsics,
3296 //   source operand element sizes of 16, 32 and 64 bits:
3297 multiclass N3VNInt_HSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3298                        string OpcodeStr, string Dt,
3299                        Intrinsic IntOp, bit Commutable = 0> {
3300   def v8i8  : N3VNInt<op24, op23, 0b00, op11_8, op4,
3301                       OpcodeStr, !strconcat(Dt, "16"),
3302                       v8i8, v8i16, IntOp, Commutable>;
3303   def v4i16 : N3VNInt<op24, op23, 0b01, op11_8, op4,
3304                       OpcodeStr, !strconcat(Dt, "32"),
3305                       v4i16, v4i32, IntOp, Commutable>;
3306   def v2i32 : N3VNInt<op24, op23, 0b10, op11_8, op4,
3307                       OpcodeStr, !strconcat(Dt, "64"),
3308                       v2i32, v2i64, IntOp, Commutable>;
3309 }
3310
3311
3312 // Neon Long 3-register vector operations.
3313
3314 multiclass N3VL_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3315                     InstrItinClass itin16, InstrItinClass itin32,
3316                     string OpcodeStr, string Dt,
3317                     SDNode OpNode, bit Commutable = 0> {
3318   def v8i16 : N3VL<op24, op23, 0b00, op11_8, op4, itin16,
3319                    OpcodeStr, !strconcat(Dt, "8"),
3320                    v8i16, v8i8, OpNode, Commutable>;
3321   def v4i32 : N3VL<op24, op23, 0b01, op11_8, op4, itin16,
3322                    OpcodeStr, !strconcat(Dt, "16"),
3323                    v4i32, v4i16, OpNode, Commutable>;
3324   def v2i64 : N3VL<op24, op23, 0b10, op11_8, op4, itin32,
3325                    OpcodeStr, !strconcat(Dt, "32"),
3326                    v2i64, v2i32, OpNode, Commutable>;
3327 }
3328
3329 multiclass N3VLSL_HS<bit op24, bits<4> op11_8,
3330                      InstrItinClass itin, string OpcodeStr, string Dt,
3331                      SDNode OpNode> {
3332   def v4i16 : N3VLSL16<op24, 0b01, op11_8, itin, OpcodeStr,
3333                        !strconcat(Dt, "16"), v4i32, v4i16, OpNode>;
3334   def v2i32 : N3VLSL<op24, 0b10, op11_8, itin, OpcodeStr,
3335                      !strconcat(Dt, "32"), v2i64, v2i32, OpNode>;
3336 }
3337
3338 multiclass N3VLExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3339                        InstrItinClass itin16, InstrItinClass itin32,
3340                        string OpcodeStr, string Dt,
3341                        SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3342   def v8i16 : N3VLExt<op24, op23, 0b00, op11_8, op4, itin16,
3343                       OpcodeStr, !strconcat(Dt, "8"),
3344                       v8i16, v8i8, OpNode, ExtOp, Commutable>;
3345   def v4i32 : N3VLExt<op24, op23, 0b01, op11_8, op4, itin16,
3346                       OpcodeStr, !strconcat(Dt, "16"),
3347                       v4i32, v4i16, OpNode, ExtOp, Commutable>;
3348   def v2i64 : N3VLExt<op24, op23, 0b10, op11_8, op4, itin32,
3349                       OpcodeStr, !strconcat(Dt, "32"),
3350                       v2i64, v2i32, OpNode, ExtOp, Commutable>;
3351 }
3352
3353 // Neon Long 3-register vector intrinsics.
3354
3355 // First with only element sizes of 16 and 32 bits:
3356 multiclass N3VLInt_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3357                       InstrItinClass itin16, InstrItinClass itin32,
3358                       string OpcodeStr, string Dt,
3359                       Intrinsic IntOp, bit Commutable = 0> {
3360   def v4i32 : N3VLInt<op24, op23, 0b01, op11_8, op4, itin16,
3361                       OpcodeStr, !strconcat(Dt, "16"),
3362                       v4i32, v4i16, IntOp, Commutable>;
3363   def v2i64 : N3VLInt<op24, op23, 0b10, op11_8, op4, itin32,
3364                       OpcodeStr, !strconcat(Dt, "32"),
3365                       v2i64, v2i32, IntOp, Commutable>;
3366 }
3367
3368 multiclass N3VLIntSL_HS<bit op24, bits<4> op11_8,
3369                         InstrItinClass itin, string OpcodeStr, string Dt,
3370                         Intrinsic IntOp> {
3371   def v4i16 : N3VLIntSL16<op24, 0b01, op11_8, itin,
3372                           OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3373   def v2i32 : N3VLIntSL<op24, 0b10, op11_8, itin,
3374                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3375 }
3376
3377 // ....then also with element size of 8 bits:
3378 multiclass N3VLInt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3379                        InstrItinClass itin16, InstrItinClass itin32,
3380                        string OpcodeStr, string Dt,
3381                        Intrinsic IntOp, bit Commutable = 0>
3382   : N3VLInt_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt,
3383                IntOp, Commutable> {
3384   def v8i16 : N3VLInt<op24, op23, 0b00, op11_8, op4, itin16,
3385                       OpcodeStr, !strconcat(Dt, "8"),
3386                       v8i16, v8i8, IntOp, Commutable>;
3387 }
3388
3389 // ....with explicit extend (VABDL).
3390 multiclass N3VLIntExt_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3391                        InstrItinClass itin, string OpcodeStr, string Dt,
3392                        Intrinsic IntOp, SDNode ExtOp, bit Commutable = 0> {
3393   def v8i16 : N3VLIntExt<op24, op23, 0b00, op11_8, op4, itin,
3394                          OpcodeStr, !strconcat(Dt, "8"),
3395                          v8i16, v8i8, IntOp, ExtOp, Commutable>;
3396   def v4i32 : N3VLIntExt<op24, op23, 0b01, op11_8, op4, itin,
3397                          OpcodeStr, !strconcat(Dt, "16"),
3398                          v4i32, v4i16, IntOp, ExtOp, Commutable>;
3399   def v2i64 : N3VLIntExt<op24, op23, 0b10, op11_8, op4, itin,
3400                          OpcodeStr, !strconcat(Dt, "32"),
3401                          v2i64, v2i32, IntOp, ExtOp, Commutable>;
3402 }
3403
3404
3405 // Neon Wide 3-register vector intrinsics,
3406 //   source operand element sizes of 8, 16 and 32 bits:
3407 multiclass N3VW_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3408                     string OpcodeStr, string Dt,
3409                     SDNode OpNode, SDNode ExtOp, bit Commutable = 0> {
3410   def v8i16 : N3VW<op24, op23, 0b00, op11_8, op4,
3411                    OpcodeStr, !strconcat(Dt, "8"),
3412                    v8i16, v8i8, OpNode, ExtOp, Commutable>;
3413   def v4i32 : N3VW<op24, op23, 0b01, op11_8, op4,
3414                    OpcodeStr, !strconcat(Dt, "16"),
3415                    v4i32, v4i16, OpNode, ExtOp, Commutable>;
3416   def v2i64 : N3VW<op24, op23, 0b10, op11_8, op4,
3417                    OpcodeStr, !strconcat(Dt, "32"),
3418                    v2i64, v2i32, OpNode, ExtOp, Commutable>;
3419 }
3420
3421
3422 // Neon Multiply-Op vector operations,
3423 //   element sizes of 8, 16 and 32 bits:
3424 multiclass N3VMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3425                         InstrItinClass itinD16, InstrItinClass itinD32,
3426                         InstrItinClass itinQ16, InstrItinClass itinQ32,
3427                         string OpcodeStr, string Dt, SDNode OpNode> {
3428   // 64-bit vector types.
3429   def v8i8  : N3VDMulOp<op24, op23, 0b00, op11_8, op4, itinD16,
3430                         OpcodeStr, !strconcat(Dt, "8"), v8i8, mul, OpNode>;
3431   def v4i16 : N3VDMulOp<op24, op23, 0b01, op11_8, op4, itinD16,
3432                         OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, OpNode>;
3433   def v2i32 : N3VDMulOp<op24, op23, 0b10, op11_8, op4, itinD32,
3434                         OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, OpNode>;
3435
3436   // 128-bit vector types.
3437   def v16i8 : N3VQMulOp<op24, op23, 0b00, op11_8, op4, itinQ16,
3438                         OpcodeStr, !strconcat(Dt, "8"), v16i8, mul, OpNode>;
3439   def v8i16 : N3VQMulOp<op24, op23, 0b01, op11_8, op4, itinQ16,
3440                         OpcodeStr, !strconcat(Dt, "16"), v8i16, mul, OpNode>;
3441   def v4i32 : N3VQMulOp<op24, op23, 0b10, op11_8, op4, itinQ32,
3442                         OpcodeStr, !strconcat(Dt, "32"), v4i32, mul, OpNode>;
3443 }
3444
3445 multiclass N3VMulOpSL_HS<bits<4> op11_8,
3446                          InstrItinClass itinD16, InstrItinClass itinD32,
3447                          InstrItinClass itinQ16, InstrItinClass itinQ32,
3448                          string OpcodeStr, string Dt, SDNode ShOp> {
3449   def v4i16 : N3VDMulOpSL16<0b01, op11_8, itinD16,
3450                             OpcodeStr, !strconcat(Dt, "16"), v4i16, mul, ShOp>;
3451   def v2i32 : N3VDMulOpSL<0b10, op11_8, itinD32,
3452                           OpcodeStr, !strconcat(Dt, "32"), v2i32, mul, ShOp>;
3453   def v8i16 : N3VQMulOpSL16<0b01, op11_8, itinQ16,
3454                             OpcodeStr, !strconcat(Dt, "16"), v8i16, v4i16,
3455                             mul, ShOp>;
3456   def v4i32 : N3VQMulOpSL<0b10, op11_8, itinQ32,
3457                           OpcodeStr, !strconcat(Dt, "32"), v4i32, v2i32,
3458                           mul, ShOp>;
3459 }
3460
3461 // Neon Intrinsic-Op vector operations,
3462 //   element sizes of 8, 16 and 32 bits:
3463 multiclass N3VIntOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3464                         InstrItinClass itinD, InstrItinClass itinQ,
3465                         string OpcodeStr, string Dt, Intrinsic IntOp,
3466                         SDNode OpNode> {
3467   // 64-bit vector types.
3468   def v8i8  : N3VDIntOp<op24, op23, 0b00, op11_8, op4, itinD,
3469                         OpcodeStr, !strconcat(Dt, "8"), v8i8, IntOp, OpNode>;
3470   def v4i16 : N3VDIntOp<op24, op23, 0b01, op11_8, op4, itinD,
3471                         OpcodeStr, !strconcat(Dt, "16"), v4i16, IntOp, OpNode>;
3472   def v2i32 : N3VDIntOp<op24, op23, 0b10, op11_8, op4, itinD,
3473                         OpcodeStr, !strconcat(Dt, "32"), v2i32, IntOp, OpNode>;
3474
3475   // 128-bit vector types.
3476   def v16i8 : N3VQIntOp<op24, op23, 0b00, op11_8, op4, itinQ,
3477                         OpcodeStr, !strconcat(Dt, "8"), v16i8, IntOp, OpNode>;
3478   def v8i16 : N3VQIntOp<op24, op23, 0b01, op11_8, op4, itinQ,
3479                         OpcodeStr, !strconcat(Dt, "16"), v8i16, IntOp, OpNode>;
3480   def v4i32 : N3VQIntOp<op24, op23, 0b10, op11_8, op4, itinQ,
3481                         OpcodeStr, !strconcat(Dt, "32"), v4i32, IntOp, OpNode>;
3482 }
3483
3484 // Neon 3-argument intrinsics,
3485 //   element sizes of 8, 16 and 32 bits:
3486 multiclass N3VInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3487                        InstrItinClass itinD, InstrItinClass itinQ,
3488                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3489   // 64-bit vector types.
3490   def v8i8  : N3VDInt3<op24, op23, 0b00, op11_8, op4, itinD,
3491                        OpcodeStr, !strconcat(Dt, "8"), v8i8, v8i8, IntOp>;
3492   def v4i16 : N3VDInt3<op24, op23, 0b01, op11_8, op4, itinD,
3493                        OpcodeStr, !strconcat(Dt, "16"), v4i16, v4i16, IntOp>;
3494   def v2i32 : N3VDInt3<op24, op23, 0b10, op11_8, op4, itinD,
3495                        OpcodeStr, !strconcat(Dt, "32"), v2i32, v2i32, IntOp>;
3496
3497   // 128-bit vector types.
3498   def v16i8 : N3VQInt3<op24, op23, 0b00, op11_8, op4, itinQ,
3499                        OpcodeStr, !strconcat(Dt, "8"), v16i8, v16i8, IntOp>;
3500   def v8i16 : N3VQInt3<op24, op23, 0b01, op11_8, op4, itinQ,
3501                        OpcodeStr, !strconcat(Dt, "16"), v8i16, v8i16, IntOp>;
3502   def v4i32 : N3VQInt3<op24, op23, 0b10, op11_8, op4, itinQ,
3503                        OpcodeStr, !strconcat(Dt, "32"), v4i32, v4i32, IntOp>;
3504 }
3505
3506
3507 // Neon Long Multiply-Op vector operations,
3508 //   element sizes of 8, 16 and 32 bits:
3509 multiclass N3VLMulOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3510                          InstrItinClass itin16, InstrItinClass itin32,
3511                          string OpcodeStr, string Dt, SDNode MulOp,
3512                          SDNode OpNode> {
3513   def v8i16 : N3VLMulOp<op24, op23, 0b00, op11_8, op4, itin16, OpcodeStr,
3514                         !strconcat(Dt, "8"), v8i16, v8i8, MulOp, OpNode>;
3515   def v4i32 : N3VLMulOp<op24, op23, 0b01, op11_8, op4, itin16, OpcodeStr,
3516                         !strconcat(Dt, "16"), v4i32, v4i16, MulOp, OpNode>;
3517   def v2i64 : N3VLMulOp<op24, op23, 0b10, op11_8, op4, itin32, OpcodeStr,
3518                         !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3519 }
3520
3521 multiclass N3VLMulOpSL_HS<bit op24, bits<4> op11_8, string OpcodeStr,
3522                           string Dt, SDNode MulOp, SDNode OpNode> {
3523   def v4i16 : N3VLMulOpSL16<op24, 0b01, op11_8, IIC_VMACi16D, OpcodeStr,
3524                             !strconcat(Dt,"16"), v4i32, v4i16, MulOp, OpNode>;
3525   def v2i32 : N3VLMulOpSL<op24, 0b10, op11_8, IIC_VMACi32D, OpcodeStr,
3526                           !strconcat(Dt, "32"), v2i64, v2i32, MulOp, OpNode>;
3527 }
3528
3529
3530 // Neon Long 3-argument intrinsics.
3531
3532 // First with only element sizes of 16 and 32 bits:
3533 multiclass N3VLInt3_HS<bit op24, bit op23, bits<4> op11_8, bit op4,
3534                        InstrItinClass itin16, InstrItinClass itin32,
3535                        string OpcodeStr, string Dt, Intrinsic IntOp> {
3536   def v4i32 : N3VLInt3<op24, op23, 0b01, op11_8, op4, itin16,
3537                        OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, IntOp>;
3538   def v2i64 : N3VLInt3<op24, op23, 0b10, op11_8, op4, itin32,
3539                        OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3540 }
3541
3542 multiclass N3VLInt3SL_HS<bit op24, bits<4> op11_8,
3543                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3544   def v4i16 : N3VLInt3SL16<op24, 0b01, op11_8, IIC_VMACi16D,
3545                            OpcodeStr, !strconcat(Dt,"16"), v4i32, v4i16, IntOp>;
3546   def v2i32 : N3VLInt3SL<op24, 0b10, op11_8, IIC_VMACi32D,
3547                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, IntOp>;
3548 }
3549
3550 // ....then also with element size of 8 bits:
3551 multiclass N3VLInt3_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3552                         InstrItinClass itin16, InstrItinClass itin32,
3553                         string OpcodeStr, string Dt, Intrinsic IntOp>
3554   : N3VLInt3_HS<op24, op23, op11_8, op4, itin16, itin32, OpcodeStr, Dt, IntOp> {
3555   def v8i16 : N3VLInt3<op24, op23, 0b00, op11_8, op4, itin16,
3556                        OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, IntOp>;
3557 }
3558
3559 // ....with explicit extend (VABAL).
3560 multiclass N3VLIntExtOp_QHS<bit op24, bit op23, bits<4> op11_8, bit op4,
3561                             InstrItinClass itin, string OpcodeStr, string Dt,
3562                             Intrinsic IntOp, SDNode ExtOp, SDNode OpNode> {
3563   def v8i16 : N3VLIntExtOp<op24, op23, 0b00, op11_8, op4, itin,
3564                            OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8,
3565                            IntOp, ExtOp, OpNode>;
3566   def v4i32 : N3VLIntExtOp<op24, op23, 0b01, op11_8, op4, itin,
3567                            OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16,
3568                            IntOp, ExtOp, OpNode>;
3569   def v2i64 : N3VLIntExtOp<op24, op23, 0b10, op11_8, op4, itin,
3570                            OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32,
3571                            IntOp, ExtOp, OpNode>;
3572 }
3573
3574
3575 // Neon Pairwise long 2-register intrinsics,
3576 //   element sizes of 8, 16 and 32 bits:
3577 multiclass N2VPLInt_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3578                         bits<5> op11_7, bit op4,
3579                         string OpcodeStr, string Dt, Intrinsic IntOp> {
3580   // 64-bit vector types.
3581   def v8i8  : N2VDPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3582                         OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3583   def v4i16 : N2VDPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3584                         OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3585   def v2i32 : N2VDPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3586                         OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3587
3588   // 128-bit vector types.
3589   def v16i8 : N2VQPLInt<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3590                         OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3591   def v8i16 : N2VQPLInt<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3592                         OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3593   def v4i32 : N2VQPLInt<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3594                         OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3595 }
3596
3597
3598 // Neon Pairwise long 2-register accumulate intrinsics,
3599 //   element sizes of 8, 16 and 32 bits:
3600 multiclass N2VPLInt2_QHS<bits<2> op24_23, bits<2> op21_20, bits<2> op17_16,
3601                          bits<5> op11_7, bit op4,
3602                          string OpcodeStr, string Dt, Intrinsic IntOp> {
3603   // 64-bit vector types.
3604   def v8i8  : N2VDPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3605                          OpcodeStr, !strconcat(Dt, "8"), v4i16, v8i8, IntOp>;
3606   def v4i16 : N2VDPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3607                          OpcodeStr, !strconcat(Dt, "16"), v2i32, v4i16, IntOp>;
3608   def v2i32 : N2VDPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3609                          OpcodeStr, !strconcat(Dt, "32"), v1i64, v2i32, IntOp>;
3610
3611   // 128-bit vector types.
3612   def v16i8 : N2VQPLInt2<op24_23, op21_20, 0b00, op17_16, op11_7, op4,
3613                          OpcodeStr, !strconcat(Dt, "8"), v8i16, v16i8, IntOp>;
3614   def v8i16 : N2VQPLInt2<op24_23, op21_20, 0b01, op17_16, op11_7, op4,
3615                          OpcodeStr, !strconcat(Dt, "16"), v4i32, v8i16, IntOp>;
3616   def v4i32 : N2VQPLInt2<op24_23, op21_20, 0b10, op17_16, op11_7, op4,
3617                          OpcodeStr, !strconcat(Dt, "32"), v2i64, v4i32, IntOp>;
3618 }
3619
3620
3621 // Neon 2-register vector shift by immediate,
3622 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3623 //   element sizes of 8, 16, 32 and 64 bits:
3624 multiclass N2VShL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3625                        InstrItinClass itin, string OpcodeStr, string Dt,
3626                        SDNode OpNode> {
3627   // 64-bit vector types.
3628   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3629                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3630     let Inst{21-19} = 0b001; // imm6 = 001xxx
3631   }
3632   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3633                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3634     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3635   }
3636   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3637                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3638     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3639   }
3640   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3641                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3642                              // imm6 = xxxxxx
3643
3644   // 128-bit vector types.
3645   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3646                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3647     let Inst{21-19} = 0b001; // imm6 = 001xxx
3648   }
3649   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3650                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3651     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3652   }
3653   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShLFrm, itin, i32imm,
3654                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3655     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3656   }
3657   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShLFrm, itin, i32imm,
3658                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3659                              // imm6 = xxxxxx
3660 }
3661 multiclass N2VShR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3662                        InstrItinClass itin, string OpcodeStr, string Dt,
3663                        string baseOpc, SDNode OpNode> {
3664   // 64-bit vector types.
3665   def v8i8  : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3666                      OpcodeStr, !strconcat(Dt, "8"), v8i8, OpNode> {
3667     let Inst{21-19} = 0b001; // imm6 = 001xxx
3668   }
3669   def v4i16 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3670                      OpcodeStr, !strconcat(Dt, "16"), v4i16, OpNode> {
3671     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3672   }
3673   def v2i32 : N2VDSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3674                      OpcodeStr, !strconcat(Dt, "32"), v2i32, OpNode> {
3675     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3676   }
3677   def v1i64 : N2VDSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3678                      OpcodeStr, !strconcat(Dt, "64"), v1i64, OpNode>;
3679                              // imm6 = xxxxxx
3680
3681   // 128-bit vector types.
3682   def v16i8 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm8,
3683                      OpcodeStr, !strconcat(Dt, "8"), v16i8, OpNode> {
3684     let Inst{21-19} = 0b001; // imm6 = 001xxx
3685   }
3686   def v8i16 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm16,
3687                      OpcodeStr, !strconcat(Dt, "16"), v8i16, OpNode> {
3688     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3689   }
3690   def v4i32 : N2VQSh<op24, op23, op11_8, 0, op4, N2RegVShRFrm, itin, shr_imm32,
3691                      OpcodeStr, !strconcat(Dt, "32"), v4i32, OpNode> {
3692     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3693   }
3694   def v2i64 : N2VQSh<op24, op23, op11_8, 1, op4, N2RegVShRFrm, itin, shr_imm64,
3695                      OpcodeStr, !strconcat(Dt, "64"), v2i64, OpNode>;
3696                              // imm6 = xxxxxx
3697 }
3698
3699 // Neon Shift-Accumulate vector operations,
3700 //   element sizes of 8, 16, 32 and 64 bits:
3701 multiclass N2VShAdd_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3702                          string OpcodeStr, string Dt, SDNode ShOp> {
3703   // 64-bit vector types.
3704   def v8i8  : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3705                         OpcodeStr, !strconcat(Dt, "8"), v8i8, ShOp> {
3706     let Inst{21-19} = 0b001; // imm6 = 001xxx
3707   }
3708   def v4i16 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3709                         OpcodeStr, !strconcat(Dt, "16"), v4i16, ShOp> {
3710     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3711   }
3712   def v2i32 : N2VDShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3713                         OpcodeStr, !strconcat(Dt, "32"), v2i32, ShOp> {
3714     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3715   }
3716   def v1i64 : N2VDShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3717                         OpcodeStr, !strconcat(Dt, "64"), v1i64, ShOp>;
3718                              // imm6 = xxxxxx
3719
3720   // 128-bit vector types.
3721   def v16i8 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm8,
3722                         OpcodeStr, !strconcat(Dt, "8"), v16i8, ShOp> {
3723     let Inst{21-19} = 0b001; // imm6 = 001xxx
3724   }
3725   def v8i16 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm16,
3726                         OpcodeStr, !strconcat(Dt, "16"), v8i16, ShOp> {
3727     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3728   }
3729   def v4i32 : N2VQShAdd<op24, op23, op11_8, 0, op4, shr_imm32,
3730                         OpcodeStr, !strconcat(Dt, "32"), v4i32, ShOp> {
3731     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3732   }
3733   def v2i64 : N2VQShAdd<op24, op23, op11_8, 1, op4, shr_imm64,
3734                         OpcodeStr, !strconcat(Dt, "64"), v2i64, ShOp>;
3735                              // imm6 = xxxxxx
3736 }
3737
3738 // Neon Shift-Insert vector operations,
3739 //   with f of either N2RegVShLFrm or N2RegVShRFrm
3740 //   element sizes of 8, 16, 32 and 64 bits:
3741 multiclass N2VShInsL_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3742                           string OpcodeStr> {
3743   // 64-bit vector types.
3744   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3745                         N2RegVShLFrm, OpcodeStr, "8", v8i8, NEONvsli> {
3746     let Inst{21-19} = 0b001; // imm6 = 001xxx
3747   }
3748   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3749                         N2RegVShLFrm, OpcodeStr, "16", v4i16, NEONvsli> {
3750     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3751   }
3752   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, i32imm,
3753                         N2RegVShLFrm, OpcodeStr, "32", v2i32, NEONvsli> {
3754     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3755   }
3756   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, i32imm,
3757                         N2RegVShLFrm, OpcodeStr, "64", v1i64, NEONvsli>;
3758                              // imm6 = xxxxxx
3759
3760   // 128-bit vector types.
3761   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3762                         N2RegVShLFrm, OpcodeStr, "8", v16i8, NEONvsli> {
3763     let Inst{21-19} = 0b001; // imm6 = 001xxx
3764   }
3765   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3766                         N2RegVShLFrm, OpcodeStr, "16", v8i16, NEONvsli> {
3767     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3768   }
3769   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, i32imm,
3770                         N2RegVShLFrm, OpcodeStr, "32", v4i32, NEONvsli> {
3771     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3772   }
3773   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, i32imm,
3774                         N2RegVShLFrm, OpcodeStr, "64", v2i64, NEONvsli>;
3775                              // imm6 = xxxxxx
3776 }
3777 multiclass N2VShInsR_QHSD<bit op24, bit op23, bits<4> op11_8, bit op4,
3778                           string OpcodeStr> {
3779   // 64-bit vector types.
3780   def v8i8  : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3781                         N2RegVShRFrm, OpcodeStr, "8", v8i8, NEONvsri> {
3782     let Inst{21-19} = 0b001; // imm6 = 001xxx
3783   }
3784   def v4i16 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3785                         N2RegVShRFrm, OpcodeStr, "16", v4i16, NEONvsri> {
3786     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3787   }
3788   def v2i32 : N2VDShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3789                         N2RegVShRFrm, OpcodeStr, "32", v2i32, NEONvsri> {
3790     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3791   }
3792   def v1i64 : N2VDShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3793                         N2RegVShRFrm, OpcodeStr, "64", v1i64, NEONvsri>;
3794                              // imm6 = xxxxxx
3795
3796   // 128-bit vector types.
3797   def v16i8 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm8,
3798                         N2RegVShRFrm, OpcodeStr, "8", v16i8, NEONvsri> {
3799     let Inst{21-19} = 0b001; // imm6 = 001xxx
3800   }
3801   def v8i16 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm16,
3802                         N2RegVShRFrm, OpcodeStr, "16", v8i16, NEONvsri> {
3803     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3804   }
3805   def v4i32 : N2VQShIns<op24, op23, op11_8, 0, op4, shr_imm32,
3806                         N2RegVShRFrm, OpcodeStr, "32", v4i32, NEONvsri> {
3807     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3808   }
3809   def v2i64 : N2VQShIns<op24, op23, op11_8, 1, op4, shr_imm64,
3810                         N2RegVShRFrm, OpcodeStr, "64", v2i64, NEONvsri>;
3811                              // imm6 = xxxxxx
3812 }
3813
3814 // Neon Shift Long operations,
3815 //   element sizes of 8, 16, 32 bits:
3816 multiclass N2VLSh_QHS<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3817                       bit op4, string OpcodeStr, string Dt, SDNode OpNode> {
3818   def v8i16 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3819               OpcodeStr, !strconcat(Dt, "8"), v8i16, v8i8, imm1_7, OpNode> {
3820     let Inst{21-19} = 0b001; // imm6 = 001xxx
3821   }
3822   def v4i32 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3823                OpcodeStr, !strconcat(Dt, "16"), v4i32, v4i16, imm1_15, OpNode> {
3824     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3825   }
3826   def v2i64 : N2VLSh<op24, op23, op11_8, op7, op6, op4,
3827                OpcodeStr, !strconcat(Dt, "32"), v2i64, v2i32, imm1_31, OpNode> {
3828     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3829   }
3830 }
3831
3832 // Neon Shift Narrow operations,
3833 //   element sizes of 16, 32, 64 bits:
3834 multiclass N2VNSh_HSD<bit op24, bit op23, bits<4> op11_8, bit op7, bit op6,
3835                       bit op4, InstrItinClass itin, string OpcodeStr, string Dt,
3836                       SDNode OpNode> {
3837   def v8i8 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3838                     OpcodeStr, !strconcat(Dt, "16"),
3839                     v8i8, v8i16, shr_imm8, OpNode> {
3840     let Inst{21-19} = 0b001; // imm6 = 001xxx
3841   }
3842   def v4i16 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3843                      OpcodeStr, !strconcat(Dt, "32"),
3844                      v4i16, v4i32, shr_imm16, OpNode> {
3845     let Inst{21-20} = 0b01;  // imm6 = 01xxxx
3846   }
3847   def v2i32 : N2VNSh<op24, op23, op11_8, op7, op6, op4, itin,
3848                      OpcodeStr, !strconcat(Dt, "64"),
3849                      v2i32, v2i64, shr_imm32, OpNode> {
3850     let Inst{21} = 0b1;      // imm6 = 1xxxxx
3851   }
3852 }
3853
3854 //===----------------------------------------------------------------------===//
3855 // Instruction Definitions.
3856 //===----------------------------------------------------------------------===//
3857
3858 // Vector Add Operations.
3859
3860 //   VADD     : Vector Add (integer and floating-point)
3861 defm VADD     : N3V_QHSD<0, 0, 0b1000, 0, IIC_VBINiD, IIC_VBINiQ, "vadd", "i",
3862                          add, 1>;
3863 def  VADDfd   : N3VD<0, 0, 0b00, 0b1101, 0, IIC_VBIND, "vadd", "f32",
3864                      v2f32, v2f32, fadd, 1>;
3865 def  VADDfq   : N3VQ<0, 0, 0b00, 0b1101, 0, IIC_VBINQ, "vadd", "f32",
3866                      v4f32, v4f32, fadd, 1>;
3867 //   VADDL    : Vector Add Long (Q = D + D)
3868 defm VADDLs   : N3VLExt_QHS<0,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3869                             "vaddl", "s", add, sext, 1>;
3870 defm VADDLu   : N3VLExt_QHS<1,1,0b0000,0, IIC_VSHLiD, IIC_VSHLiD,
3871                             "vaddl", "u", add, zext, 1>;
3872 //   VADDW    : Vector Add Wide (Q = Q + D)
3873 defm VADDWs   : N3VW_QHS<0,1,0b0001,0, "vaddw", "s", add, sext, 0>;
3874 defm VADDWu   : N3VW_QHS<1,1,0b0001,0, "vaddw", "u", add, zext, 0>;
3875 //   VHADD    : Vector Halving Add
3876 defm VHADDs   : N3VInt_QHS<0, 0, 0b0000, 0, N3RegFrm,
3877                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3878                            "vhadd", "s", int_arm_neon_vhadds, 1>;
3879 defm VHADDu   : N3VInt_QHS<1, 0, 0b0000, 0, N3RegFrm,
3880                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3881                            "vhadd", "u", int_arm_neon_vhaddu, 1>;
3882 //   VRHADD   : Vector Rounding Halving Add
3883 defm VRHADDs  : N3VInt_QHS<0, 0, 0b0001, 0, N3RegFrm,
3884                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3885                            "vrhadd", "s", int_arm_neon_vrhadds, 1>;
3886 defm VRHADDu  : N3VInt_QHS<1, 0, 0b0001, 0, N3RegFrm,
3887                            IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3888                            "vrhadd", "u", int_arm_neon_vrhaddu, 1>;
3889 //   VQADD    : Vector Saturating Add
3890 defm VQADDs   : N3VInt_QHSD<0, 0, 0b0000, 1, N3RegFrm,
3891                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3892                             "vqadd", "s", int_arm_neon_vqadds, 1>;
3893 defm VQADDu   : N3VInt_QHSD<1, 0, 0b0000, 1, N3RegFrm,
3894                             IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q, IIC_VBINi4Q,
3895                             "vqadd", "u", int_arm_neon_vqaddu, 1>;
3896 //   VADDHN   : Vector Add and Narrow Returning High Half (D = Q + Q)
3897 defm VADDHN   : N3VNInt_HSD<0,1,0b0100,0, "vaddhn", "i",
3898                             int_arm_neon_vaddhn, 1>;
3899 //   VRADDHN  : Vector Rounding Add and Narrow Returning High Half (D = Q + Q)
3900 defm VRADDHN  : N3VNInt_HSD<1,1,0b0100,0, "vraddhn", "i",
3901                             int_arm_neon_vraddhn, 1>;
3902
3903 // Vector Multiply Operations.
3904
3905 //   VMUL     : Vector Multiply (integer, polynomial and floating-point)
3906 defm VMUL     : N3V_QHS<0, 0, 0b1001, 1, IIC_VMULi16D, IIC_VMULi32D,
3907                         IIC_VMULi16Q, IIC_VMULi32Q, "vmul", "i", mul, 1>;
3908 def  VMULpd   : N3VDInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16D, "vmul",
3909                         "p8", v8i8, v8i8, int_arm_neon_vmulp, 1>;
3910 def  VMULpq   : N3VQInt<1, 0, 0b00, 0b1001, 1, N3RegFrm, IIC_VMULi16Q, "vmul",
3911                         "p8", v16i8, v16i8, int_arm_neon_vmulp, 1>;
3912 def  VMULfd   : N3VD<1, 0, 0b00, 0b1101, 1, IIC_VFMULD, "vmul", "f32",
3913                      v2f32, v2f32, fmul, 1>;
3914 def  VMULfq   : N3VQ<1, 0, 0b00, 0b1101, 1, IIC_VFMULQ, "vmul", "f32",
3915                      v4f32, v4f32, fmul, 1>;
3916 defm VMULsl   : N3VSL_HS<0b1000, "vmul", mul>;
3917 def  VMULslfd : N3VDSL<0b10, 0b1001, IIC_VBIND, "vmul", "f32", v2f32, fmul>;
3918 def  VMULslfq : N3VQSL<0b10, 0b1001, IIC_VBINQ, "vmul", "f32", v4f32,
3919                        v2f32, fmul>;
3920
3921 def : Pat<(v8i16 (mul (v8i16 QPR:$src1),
3922                       (v8i16 (NEONvduplane (v8i16 QPR:$src2), imm:$lane)))),
3923           (v8i16 (VMULslv8i16 (v8i16 QPR:$src1),
3924                               (v4i16 (EXTRACT_SUBREG QPR:$src2,
3925                                       (DSubReg_i16_reg imm:$lane))),
3926                               (SubReg_i16_lane imm:$lane)))>;
3927 def : Pat<(v4i32 (mul (v4i32 QPR:$src1),
3928                       (v4i32 (NEONvduplane (v4i32 QPR:$src2), imm:$lane)))),
3929           (v4i32 (VMULslv4i32 (v4i32 QPR:$src1),
3930                               (v2i32 (EXTRACT_SUBREG QPR:$src2,
3931                                       (DSubReg_i32_reg imm:$lane))),
3932                               (SubReg_i32_lane imm:$lane)))>;
3933 def : Pat<(v4f32 (fmul (v4f32 QPR:$src1),
3934                        (v4f32 (NEONvduplane (v4f32 QPR:$src2), imm:$lane)))),
3935           (v4f32 (VMULslfq (v4f32 QPR:$src1),
3936                            (v2f32 (EXTRACT_SUBREG QPR:$src2,
3937                                    (DSubReg_i32_reg imm:$lane))),
3938                            (SubReg_i32_lane imm:$lane)))>;
3939
3940 //   VQDMULH  : Vector Saturating Doubling Multiply Returning High Half
3941 defm VQDMULH  : N3VInt_HS<0, 0, 0b1011, 0, N3RegFrm, IIC_VMULi16D, IIC_VMULi32D,
3942                           IIC_VMULi16Q, IIC_VMULi32Q,
3943                           "vqdmulh", "s", int_arm_neon_vqdmulh, 1>;
3944 defm VQDMULHsl: N3VIntSL_HS<0b1100, IIC_VMULi16D, IIC_VMULi32D,
3945                             IIC_VMULi16Q, IIC_VMULi32Q,
3946                             "vqdmulh", "s",  int_arm_neon_vqdmulh>;
3947 def : Pat<(v8i16 (int_arm_neon_vqdmulh (v8i16 QPR:$src1),
3948                                        (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3949                                                             imm:$lane)))),
3950           (v8i16 (VQDMULHslv8i16 (v8i16 QPR:$src1),
3951                                  (v4i16 (EXTRACT_SUBREG QPR:$src2,
3952                                          (DSubReg_i16_reg imm:$lane))),
3953                                  (SubReg_i16_lane imm:$lane)))>;
3954 def : Pat<(v4i32 (int_arm_neon_vqdmulh (v4i32 QPR:$src1),
3955                                        (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3956                                                             imm:$lane)))),
3957           (v4i32 (VQDMULHslv4i32 (v4i32 QPR:$src1),
3958                                  (v2i32 (EXTRACT_SUBREG QPR:$src2,
3959                                          (DSubReg_i32_reg imm:$lane))),
3960                                  (SubReg_i32_lane imm:$lane)))>;
3961
3962 //   VQRDMULH : Vector Rounding Saturating Doubling Multiply Returning High Half
3963 defm VQRDMULH   : N3VInt_HS<1, 0, 0b1011, 0, N3RegFrm,
3964                             IIC_VMULi16D,IIC_VMULi32D,IIC_VMULi16Q,IIC_VMULi32Q,
3965                             "vqrdmulh", "s", int_arm_neon_vqrdmulh, 1>;
3966 defm VQRDMULHsl : N3VIntSL_HS<0b1101, IIC_VMULi16D, IIC_VMULi32D,
3967                               IIC_VMULi16Q, IIC_VMULi32Q,
3968                               "vqrdmulh", "s",  int_arm_neon_vqrdmulh>;
3969 def : Pat<(v8i16 (int_arm_neon_vqrdmulh (v8i16 QPR:$src1),
3970                                         (v8i16 (NEONvduplane (v8i16 QPR:$src2),
3971                                                              imm:$lane)))),
3972           (v8i16 (VQRDMULHslv8i16 (v8i16 QPR:$src1),
3973                                   (v4i16 (EXTRACT_SUBREG QPR:$src2,
3974                                           (DSubReg_i16_reg imm:$lane))),
3975                                   (SubReg_i16_lane imm:$lane)))>;
3976 def : Pat<(v4i32 (int_arm_neon_vqrdmulh (v4i32 QPR:$src1),
3977                                         (v4i32 (NEONvduplane (v4i32 QPR:$src2),
3978                                                              imm:$lane)))),
3979           (v4i32 (VQRDMULHslv4i32 (v4i32 QPR:$src1),
3980                                   (v2i32 (EXTRACT_SUBREG QPR:$src2,
3981                                           (DSubReg_i32_reg imm:$lane))),
3982                                   (SubReg_i32_lane imm:$lane)))>;
3983
3984 //   VMULL    : Vector Multiply Long (integer and polynomial) (Q = D * D)
3985 defm VMULLs   : N3VL_QHS<0,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3986                          "vmull", "s", NEONvmulls, 1>;
3987 defm VMULLu   : N3VL_QHS<1,1,0b1100,0, IIC_VMULi16D, IIC_VMULi32D,
3988                          "vmull", "u", NEONvmullu, 1>;
3989 def  VMULLp   : N3VLInt<0, 1, 0b00, 0b1110, 0, IIC_VMULi16D, "vmull", "p8",
3990                         v8i16, v8i8, int_arm_neon_vmullp, 1>;
3991 defm VMULLsls : N3VLSL_HS<0, 0b1010, IIC_VMULi16D, "vmull", "s", NEONvmulls>;
3992 defm VMULLslu : N3VLSL_HS<1, 0b1010, IIC_VMULi16D, "vmull", "u", NEONvmullu>;
3993
3994 //   VQDMULL  : Vector Saturating Doubling Multiply Long (Q = D * D)
3995 defm VQDMULL  : N3VLInt_HS<0,1,0b1101,0, IIC_VMULi16D, IIC_VMULi32D,
3996                            "vqdmull", "s", int_arm_neon_vqdmull, 1>;
3997 defm VQDMULLsl: N3VLIntSL_HS<0, 0b1011, IIC_VMULi16D,
3998                              "vqdmull", "s", int_arm_neon_vqdmull>;
3999
4000 // Vector Multiply-Accumulate and Multiply-Subtract Operations.
4001
4002 //   VMLA     : Vector Multiply Accumulate (integer and floating-point)
4003 defm VMLA     : N3VMulOp_QHS<0, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4004                              IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4005 def  VMLAfd   : N3VDMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACD, "vmla", "f32",
4006                           v2f32, fmul_su, fadd_mlx>,
4007                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4008 def  VMLAfq   : N3VQMulOp<0, 0, 0b00, 0b1101, 1, IIC_VMACQ, "vmla", "f32",
4009                           v4f32, fmul_su, fadd_mlx>,
4010                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4011 defm VMLAsl   : N3VMulOpSL_HS<0b0000, IIC_VMACi16D, IIC_VMACi32D,
4012                               IIC_VMACi16Q, IIC_VMACi32Q, "vmla", "i", add>;
4013 def  VMLAslfd : N3VDMulOpSL<0b10, 0b0001, IIC_VMACD, "vmla", "f32",
4014                             v2f32, fmul_su, fadd_mlx>,
4015                 Requires<[HasNEON, UseFPVMLx]>;
4016 def  VMLAslfq : N3VQMulOpSL<0b10, 0b0001, IIC_VMACQ, "vmla", "f32",
4017                             v4f32, v2f32, fmul_su, fadd_mlx>,
4018                 Requires<[HasNEON, UseFPVMLx]>;
4019
4020 def : Pat<(v8i16 (add (v8i16 QPR:$src1),
4021                   (mul (v8i16 QPR:$src2),
4022                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4023           (v8i16 (VMLAslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4024                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4025                                       (DSubReg_i16_reg imm:$lane))),
4026                               (SubReg_i16_lane imm:$lane)))>;
4027
4028 def : Pat<(v4i32 (add (v4i32 QPR:$src1),
4029                   (mul (v4i32 QPR:$src2),
4030                        (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4031           (v4i32 (VMLAslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4032                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4033                                       (DSubReg_i32_reg imm:$lane))),
4034                               (SubReg_i32_lane imm:$lane)))>;
4035
4036 def : Pat<(v4f32 (fadd_mlx (v4f32 QPR:$src1),
4037                   (fmul_su (v4f32 QPR:$src2),
4038                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4039           (v4f32 (VMLAslfq (v4f32 QPR:$src1),
4040                            (v4f32 QPR:$src2),
4041                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4042                                    (DSubReg_i32_reg imm:$lane))),
4043                            (SubReg_i32_lane imm:$lane)))>,
4044           Requires<[HasNEON, UseFPVMLx]>;
4045
4046 //   VMLAL    : Vector Multiply Accumulate Long (Q += D * D)
4047 defm VMLALs   : N3VLMulOp_QHS<0,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4048                               "vmlal", "s", NEONvmulls, add>;
4049 defm VMLALu   : N3VLMulOp_QHS<1,1,0b1000,0, IIC_VMACi16D, IIC_VMACi32D,
4050                               "vmlal", "u", NEONvmullu, add>;
4051
4052 defm VMLALsls : N3VLMulOpSL_HS<0, 0b0010, "vmlal", "s", NEONvmulls, add>;
4053 defm VMLALslu : N3VLMulOpSL_HS<1, 0b0010, "vmlal", "u", NEONvmullu, add>;
4054
4055 //   VQDMLAL  : Vector Saturating Doubling Multiply Accumulate Long (Q += D * D)
4056 defm VQDMLAL  : N3VLInt3_HS<0, 1, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4057                             "vqdmlal", "s", int_arm_neon_vqdmlal>;
4058 defm VQDMLALsl: N3VLInt3SL_HS<0, 0b0011, "vqdmlal", "s", int_arm_neon_vqdmlal>;
4059
4060 //   VMLS     : Vector Multiply Subtract (integer and floating-point)
4061 defm VMLS     : N3VMulOp_QHS<1, 0, 0b1001, 0, IIC_VMACi16D, IIC_VMACi32D,
4062                              IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4063 def  VMLSfd   : N3VDMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACD, "vmls", "f32",
4064                           v2f32, fmul_su, fsub_mlx>,
4065                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4066 def  VMLSfq   : N3VQMulOp<0, 0, 0b10, 0b1101, 1, IIC_VMACQ, "vmls", "f32",
4067                           v4f32, fmul_su, fsub_mlx>,
4068                 Requires<[HasNEON, UseFPVMLx, DontUseFusedMAC]>;
4069 defm VMLSsl   : N3VMulOpSL_HS<0b0100, IIC_VMACi16D, IIC_VMACi32D,
4070                               IIC_VMACi16Q, IIC_VMACi32Q, "vmls", "i", sub>;
4071 def  VMLSslfd : N3VDMulOpSL<0b10, 0b0101, IIC_VMACD, "vmls", "f32",
4072                             v2f32, fmul_su, fsub_mlx>,
4073                 Requires<[HasNEON, UseFPVMLx]>;
4074 def  VMLSslfq : N3VQMulOpSL<0b10, 0b0101, IIC_VMACQ, "vmls", "f32",
4075                             v4f32, v2f32, fmul_su, fsub_mlx>,
4076                 Requires<[HasNEON, UseFPVMLx]>;
4077
4078 def : Pat<(v8i16 (sub (v8i16 QPR:$src1),
4079                   (mul (v8i16 QPR:$src2),
4080                        (v8i16 (NEONvduplane (v8i16 QPR:$src3), imm:$lane))))),
4081           (v8i16 (VMLSslv8i16 (v8i16 QPR:$src1), (v8i16 QPR:$src2),
4082                               (v4i16 (EXTRACT_SUBREG QPR:$src3,
4083                                       (DSubReg_i16_reg imm:$lane))),
4084                               (SubReg_i16_lane imm:$lane)))>;
4085
4086 def : Pat<(v4i32 (sub (v4i32 QPR:$src1),
4087                   (mul (v4i32 QPR:$src2),
4088                      (v4i32 (NEONvduplane (v4i32 QPR:$src3), imm:$lane))))),
4089           (v4i32 (VMLSslv4i32 (v4i32 QPR:$src1), (v4i32 QPR:$src2),
4090                               (v2i32 (EXTRACT_SUBREG QPR:$src3,
4091                                       (DSubReg_i32_reg imm:$lane))),
4092                               (SubReg_i32_lane imm:$lane)))>;
4093
4094 def : Pat<(v4f32 (fsub_mlx (v4f32 QPR:$src1),
4095                   (fmul_su (v4f32 QPR:$src2),
4096                         (v4f32 (NEONvduplane (v4f32 QPR:$src3), imm:$lane))))),
4097           (v4f32 (VMLSslfq (v4f32 QPR:$src1), (v4f32 QPR:$src2),
4098                            (v2f32 (EXTRACT_SUBREG QPR:$src3,
4099                                    (DSubReg_i32_reg imm:$lane))),
4100                            (SubReg_i32_lane imm:$lane)))>,
4101           Requires<[HasNEON, UseFPVMLx]>;
4102
4103 //   VMLSL    : Vector Multiply Subtract Long (Q -= D * D)
4104 defm VMLSLs   : N3VLMulOp_QHS<0,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4105                               "vmlsl", "s", NEONvmulls, sub>;
4106 defm VMLSLu   : N3VLMulOp_QHS<1,1,0b1010,0, IIC_VMACi16D, IIC_VMACi32D,
4107                               "vmlsl", "u", NEONvmullu, sub>;
4108
4109 defm VMLSLsls : N3VLMulOpSL_HS<0, 0b0110, "vmlsl", "s", NEONvmulls, sub>;
4110 defm VMLSLslu : N3VLMulOpSL_HS<1, 0b0110, "vmlsl", "u", NEONvmullu, sub>;
4111
4112 //   VQDMLSL  : Vector Saturating Doubling Multiply Subtract Long (Q -= D * D)
4113 defm VQDMLSL  : N3VLInt3_HS<0, 1, 0b1011, 0, IIC_VMACi16D, IIC_VMACi32D,
4114                             "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4115 defm VQDMLSLsl: N3VLInt3SL_HS<0, 0b111, "vqdmlsl", "s", int_arm_neon_vqdmlsl>;
4116
4117 // Fused Vector Multiply-Accumulate and Fused Multiply-Subtract Operations.
4118 def  VFMAfd   : N3VDMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACD, "vfma", "f32",
4119                           v2f32, fmul_su, fadd_mlx>,
4120                 Requires<[HasVFP4,UseFusedMAC]>;
4121
4122 def  VFMAfq   : N3VQMulOp<0, 0, 0b00, 0b1100, 1, IIC_VFMACQ, "vfma", "f32",
4123                           v4f32, fmul_su, fadd_mlx>,
4124                 Requires<[HasVFP4,UseFusedMAC]>;
4125
4126 //   Fused Vector Multiply Subtract (floating-point)
4127 def  VFMSfd   : N3VDMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACD, "vfms", "f32",
4128                           v2f32, fmul_su, fsub_mlx>,
4129                 Requires<[HasVFP4,UseFusedMAC]>;
4130 def  VFMSfq   : N3VQMulOp<0, 0, 0b10, 0b1100, 1, IIC_VFMACQ, "vfms", "f32",
4131                           v4f32, fmul_su, fsub_mlx>,
4132                 Requires<[HasVFP4,UseFusedMAC]>;
4133
4134 // Match @llvm.fma.* intrinsics
4135 def : Pat<(v2f32 (fma DPR:$src1, DPR:$Vn, DPR:$Vm)),
4136           (VFMAfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4137           Requires<[HasVFP4]>;
4138 def : Pat<(v4f32 (fma QPR:$src1, QPR:$Vn, QPR:$Vm)),
4139           (VFMAfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4140           Requires<[HasVFP4]>;
4141 def : Pat<(v2f32 (fma (fneg DPR:$src1), DPR:$Vn, DPR:$Vm)),
4142           (VFMSfd DPR:$src1, DPR:$Vn, DPR:$Vm)>,
4143       Requires<[HasVFP4]>;
4144 def : Pat<(v4f32 (fma (fneg QPR:$src1), QPR:$Vn, QPR:$Vm)),
4145           (VFMSfq QPR:$src1, QPR:$Vn, QPR:$Vm)>,
4146       Requires<[HasVFP4]>;
4147
4148 // Vector Subtract Operations.
4149
4150 //   VSUB     : Vector Subtract (integer and floating-point)
4151 defm VSUB     : N3V_QHSD<1, 0, 0b1000, 0, IIC_VSUBiD, IIC_VSUBiQ,
4152                          "vsub", "i", sub, 0>;
4153 def  VSUBfd   : N3VD<0, 0, 0b10, 0b1101, 0, IIC_VBIND, "vsub", "f32",
4154                      v2f32, v2f32, fsub, 0>;
4155 def  VSUBfq   : N3VQ<0, 0, 0b10, 0b1101, 0, IIC_VBINQ, "vsub", "f32",
4156                      v4f32, v4f32, fsub, 0>;
4157 //   VSUBL    : Vector Subtract Long (Q = D - D)
4158 defm VSUBLs   : N3VLExt_QHS<0,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4159                             "vsubl", "s", sub, sext, 0>;
4160 defm VSUBLu   : N3VLExt_QHS<1,1,0b0010,0, IIC_VSHLiD, IIC_VSHLiD,
4161                             "vsubl", "u", sub, zext, 0>;
4162 //   VSUBW    : Vector Subtract Wide (Q = Q - D)
4163 defm VSUBWs   : N3VW_QHS<0,1,0b0011,0, "vsubw", "s", sub, sext, 0>;
4164 defm VSUBWu   : N3VW_QHS<1,1,0b0011,0, "vsubw", "u", sub, zext, 0>;
4165 //   VHSUB    : Vector Halving Subtract
4166 defm VHSUBs   : N3VInt_QHS<0, 0, 0b0010, 0, N3RegFrm,
4167                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4168                            "vhsub", "s", int_arm_neon_vhsubs, 0>;
4169 defm VHSUBu   : N3VInt_QHS<1, 0, 0b0010, 0, N3RegFrm,
4170                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4171                            "vhsub", "u", int_arm_neon_vhsubu, 0>;
4172 //   VQSUB    : Vector Saturing Subtract
4173 defm VQSUBs   : N3VInt_QHSD<0, 0, 0b0010, 1, N3RegFrm,
4174                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4175                             "vqsub", "s", int_arm_neon_vqsubs, 0>;
4176 defm VQSUBu   : N3VInt_QHSD<1, 0, 0b0010, 1, N3RegFrm,
4177                             IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4178                             "vqsub", "u", int_arm_neon_vqsubu, 0>;
4179 //   VSUBHN   : Vector Subtract and Narrow Returning High Half (D = Q - Q)
4180 defm VSUBHN   : N3VNInt_HSD<0,1,0b0110,0, "vsubhn", "i",
4181                             int_arm_neon_vsubhn, 0>;
4182 //   VRSUBHN  : Vector Rounding Subtract and Narrow Returning High Half (D=Q-Q)
4183 defm VRSUBHN  : N3VNInt_HSD<1,1,0b0110,0, "vrsubhn", "i",
4184                             int_arm_neon_vrsubhn, 0>;
4185
4186 // Vector Comparisons.
4187
4188 //   VCEQ     : Vector Compare Equal
4189 defm VCEQ     : N3V_QHS<1, 0, 0b1000, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4190                         IIC_VSUBi4Q, "vceq", "i", NEONvceq, 1>;
4191 def  VCEQfd   : N3VD<0,0,0b00,0b1110,0, IIC_VBIND, "vceq", "f32", v2i32, v2f32,
4192                      NEONvceq, 1>;
4193 def  VCEQfq   : N3VQ<0,0,0b00,0b1110,0, IIC_VBINQ, "vceq", "f32", v4i32, v4f32,
4194                      NEONvceq, 1>;
4195
4196 defm VCEQz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00010, 0, "vceq", "i",
4197                             "$Vd, $Vm, #0", NEONvceqz>;
4198
4199 //   VCGE     : Vector Compare Greater Than or Equal
4200 defm VCGEs    : N3V_QHS<0, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4201                         IIC_VSUBi4Q, "vcge", "s", NEONvcge, 0>;
4202 defm VCGEu    : N3V_QHS<1, 0, 0b0011, 1, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4203                         IIC_VSUBi4Q, "vcge", "u", NEONvcgeu, 0>;
4204 def  VCGEfd   : N3VD<1,0,0b00,0b1110,0, IIC_VBIND, "vcge", "f32", v2i32, v2f32,
4205                      NEONvcge, 0>;
4206 def  VCGEfq   : N3VQ<1,0,0b00,0b1110,0, IIC_VBINQ, "vcge", "f32", v4i32, v4f32,
4207                      NEONvcge, 0>;
4208
4209 defm VCGEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00001, 0, "vcge", "s",
4210                             "$Vd, $Vm, #0", NEONvcgez>;
4211 defm VCLEz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00011, 0, "vcle", "s",
4212                             "$Vd, $Vm, #0", NEONvclez>;
4213
4214 //   VCGT     : Vector Compare Greater Than
4215 defm VCGTs    : N3V_QHS<0, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4216                         IIC_VSUBi4Q, "vcgt", "s", NEONvcgt, 0>;
4217 defm VCGTu    : N3V_QHS<1, 0, 0b0011, 0, IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q,
4218                         IIC_VSUBi4Q, "vcgt", "u", NEONvcgtu, 0>;
4219 def  VCGTfd   : N3VD<1,0,0b10,0b1110,0, IIC_VBIND, "vcgt", "f32", v2i32, v2f32,
4220                      NEONvcgt, 0>;
4221 def  VCGTfq   : N3VQ<1,0,0b10,0b1110,0, IIC_VBINQ, "vcgt", "f32", v4i32, v4f32,
4222                      NEONvcgt, 0>;
4223
4224 defm VCGTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00000, 0, "vcgt", "s",
4225                             "$Vd, $Vm, #0", NEONvcgtz>;
4226 defm VCLTz    : N2V_QHS_cmp<0b11, 0b11, 0b01, 0b00100, 0, "vclt", "s",
4227                             "$Vd, $Vm, #0", NEONvcltz>;
4228
4229 //   VACGE    : Vector Absolute Compare Greater Than or Equal (aka VCAGE)
4230 def  VACGEd   : N3VDInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacge",
4231                         "f32", v2i32, v2f32, int_arm_neon_vacged, 0>;
4232 def  VACGEq   : N3VQInt<1, 0, 0b00, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacge",
4233                         "f32", v4i32, v4f32, int_arm_neon_vacgeq, 0>;
4234 //   VACGT    : Vector Absolute Compare Greater Than (aka VCAGT)
4235 def  VACGTd   : N3VDInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBIND, "vacgt",
4236                         "f32", v2i32, v2f32, int_arm_neon_vacgtd, 0>;
4237 def  VACGTq   : N3VQInt<1, 0, 0b10, 0b1110, 1, N3RegFrm, IIC_VBINQ, "vacgt",
4238                         "f32", v4i32, v4f32, int_arm_neon_vacgtq, 0>;
4239 //   VTST     : Vector Test Bits
4240 defm VTST     : N3V_QHS<0, 0, 0b1000, 1, IIC_VBINi4D, IIC_VBINi4D, IIC_VBINi4Q,
4241                         IIC_VBINi4Q, "vtst", "", NEONvtst, 1>;
4242
4243 // Vector Bitwise Operations.
4244
4245 def vnotd : PatFrag<(ops node:$in),
4246                     (xor node:$in, (bitconvert (v8i8 NEONimmAllOnesV)))>;
4247 def vnotq : PatFrag<(ops node:$in),
4248                     (xor node:$in, (bitconvert (v16i8 NEONimmAllOnesV)))>;
4249
4250
4251 //   VAND     : Vector Bitwise AND
4252 def  VANDd    : N3VDX<0, 0, 0b00, 0b0001, 1, IIC_VBINiD, "vand",
4253                       v2i32, v2i32, and, 1>;
4254 def  VANDq    : N3VQX<0, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "vand",
4255                       v4i32, v4i32, and, 1>;
4256
4257 //   VEOR     : Vector Bitwise Exclusive OR
4258 def  VEORd    : N3VDX<1, 0, 0b00, 0b0001, 1, IIC_VBINiD, "veor",
4259                       v2i32, v2i32, xor, 1>;
4260 def  VEORq    : N3VQX<1, 0, 0b00, 0b0001, 1, IIC_VBINiQ, "veor",
4261                       v4i32, v4i32, xor, 1>;
4262
4263 //   VORR     : Vector Bitwise OR
4264 def  VORRd    : N3VDX<0, 0, 0b10, 0b0001, 1, IIC_VBINiD, "vorr",
4265                       v2i32, v2i32, or, 1>;
4266 def  VORRq    : N3VQX<0, 0, 0b10, 0b0001, 1, IIC_VBINiQ, "vorr",
4267                       v4i32, v4i32, or, 1>;
4268
4269 def VORRiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 0, 1,
4270                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4271                           IIC_VMOVImm,
4272                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4273                           [(set DPR:$Vd,
4274                             (v4i16 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4275   let Inst{9} = SIMM{9};
4276 }
4277
4278 def VORRiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 0, 1,
4279                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4280                           IIC_VMOVImm,
4281                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4282                           [(set DPR:$Vd,
4283                             (v2i32 (NEONvorrImm DPR:$src, timm:$SIMM)))]> {
4284   let Inst{10-9} = SIMM{10-9};
4285 }
4286
4287 def VORRiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 0, 1,
4288                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4289                           IIC_VMOVImm,
4290                           "vorr", "i16", "$Vd, $SIMM", "$src = $Vd",
4291                           [(set QPR:$Vd,
4292                             (v8i16 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4293   let Inst{9} = SIMM{9};
4294 }
4295
4296 def VORRiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 0, 1,
4297                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4298                           IIC_VMOVImm,
4299                           "vorr", "i32", "$Vd, $SIMM", "$src = $Vd",
4300                           [(set QPR:$Vd,
4301                             (v4i32 (NEONvorrImm QPR:$src, timm:$SIMM)))]> {
4302   let Inst{10-9} = SIMM{10-9};
4303 }
4304
4305
4306 //   VBIC     : Vector Bitwise Bit Clear (AND NOT)
4307 def  VBICd    : N3VX<0, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4308                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4309                      "vbic", "$Vd, $Vn, $Vm", "",
4310                      [(set DPR:$Vd, (v2i32 (and DPR:$Vn,
4311                                                  (vnotd DPR:$Vm))))]>;
4312 def  VBICq    : N3VX<0, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4313                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4314                      "vbic", "$Vd, $Vn, $Vm", "",
4315                      [(set QPR:$Vd, (v4i32 (and QPR:$Vn,
4316                                                  (vnotq QPR:$Vm))))]>;
4317
4318 def VBICiv4i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 0, 1, 1,
4319                           (outs DPR:$Vd), (ins nImmSplatI16:$SIMM, DPR:$src),
4320                           IIC_VMOVImm,
4321                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4322                           [(set DPR:$Vd,
4323                             (v4i16 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4324   let Inst{9} = SIMM{9};
4325 }
4326
4327 def VBICiv2i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 0, 1, 1,
4328                           (outs DPR:$Vd), (ins nImmSplatI32:$SIMM, DPR:$src),
4329                           IIC_VMOVImm,
4330                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4331                           [(set DPR:$Vd,
4332                             (v2i32 (NEONvbicImm DPR:$src, timm:$SIMM)))]> {
4333   let Inst{10-9} = SIMM{10-9};
4334 }
4335
4336 def VBICiv8i16 : N1ModImm<1, 0b000, {1,0,?,1}, 0, 1, 1, 1,
4337                           (outs QPR:$Vd), (ins nImmSplatI16:$SIMM, QPR:$src),
4338                           IIC_VMOVImm,
4339                           "vbic", "i16", "$Vd, $SIMM", "$src = $Vd",
4340                           [(set QPR:$Vd,
4341                             (v8i16 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4342   let Inst{9} = SIMM{9};
4343 }
4344
4345 def VBICiv4i32 : N1ModImm<1, 0b000, {0,?,?,1}, 0, 1, 1, 1,
4346                           (outs QPR:$Vd), (ins nImmSplatI32:$SIMM, QPR:$src),
4347                           IIC_VMOVImm,
4348                           "vbic", "i32", "$Vd, $SIMM", "$src = $Vd",
4349                           [(set QPR:$Vd,
4350                             (v4i32 (NEONvbicImm QPR:$src, timm:$SIMM)))]> {
4351   let Inst{10-9} = SIMM{10-9};
4352 }
4353
4354 //   VORN     : Vector Bitwise OR NOT
4355 def  VORNd    : N3VX<0, 0, 0b11, 0b0001, 0, 1, (outs DPR:$Vd),
4356                      (ins DPR:$Vn, DPR:$Vm), N3RegFrm, IIC_VBINiD,
4357                      "vorn", "$Vd, $Vn, $Vm", "",
4358                      [(set DPR:$Vd, (v2i32 (or DPR:$Vn,
4359                                                 (vnotd DPR:$Vm))))]>;
4360 def  VORNq    : N3VX<0, 0, 0b11, 0b0001, 1, 1, (outs QPR:$Vd),
4361                      (ins QPR:$Vn, QPR:$Vm), N3RegFrm, IIC_VBINiQ,
4362                      "vorn", "$Vd, $Vn, $Vm", "",
4363                      [(set QPR:$Vd, (v4i32 (or QPR:$Vn,
4364                                                 (vnotq QPR:$Vm))))]>;
4365
4366 //   VMVN     : Vector Bitwise NOT (Immediate)
4367
4368 let isReMaterializable = 1 in {
4369
4370 def VMVNv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 1, 1, (outs DPR:$Vd),
4371                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4372                          "vmvn", "i16", "$Vd, $SIMM", "",
4373                          [(set DPR:$Vd, (v4i16 (NEONvmvnImm timm:$SIMM)))]> {
4374   let Inst{9} = SIMM{9};
4375 }
4376
4377 def VMVNv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 1, 1, (outs QPR:$Vd),
4378                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4379                          "vmvn", "i16", "$Vd, $SIMM", "",
4380                          [(set QPR:$Vd, (v8i16 (NEONvmvnImm timm:$SIMM)))]> {
4381   let Inst{9} = SIMM{9};
4382 }
4383
4384 def VMVNv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 1, 1, (outs DPR:$Vd),
4385                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4386                          "vmvn", "i32", "$Vd, $SIMM", "",
4387                          [(set DPR:$Vd, (v2i32 (NEONvmvnImm timm:$SIMM)))]> {
4388   let Inst{11-8} = SIMM{11-8};
4389 }
4390
4391 def VMVNv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 1, 1, (outs QPR:$Vd),
4392                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4393                          "vmvn", "i32", "$Vd, $SIMM", "",
4394                          [(set QPR:$Vd, (v4i32 (NEONvmvnImm timm:$SIMM)))]> {
4395   let Inst{11-8} = SIMM{11-8};
4396 }
4397 }
4398
4399 //   VMVN     : Vector Bitwise NOT
4400 def  VMVNd    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 0, 0,
4401                      (outs DPR:$Vd), (ins DPR:$Vm), IIC_VSUBiD,
4402                      "vmvn", "$Vd, $Vm", "",
4403                      [(set DPR:$Vd, (v2i32 (vnotd DPR:$Vm)))]>;
4404 def  VMVNq    : N2VX<0b11, 0b11, 0b00, 0b00, 0b01011, 1, 0,
4405                      (outs QPR:$Vd), (ins QPR:$Vm), IIC_VSUBiD,
4406                      "vmvn", "$Vd, $Vm", "",
4407                      [(set QPR:$Vd, (v4i32 (vnotq QPR:$Vm)))]>;
4408 def : Pat<(v2i32 (vnotd DPR:$src)), (VMVNd DPR:$src)>;
4409 def : Pat<(v4i32 (vnotq QPR:$src)), (VMVNq QPR:$src)>;
4410
4411 //   VBSL     : Vector Bitwise Select
4412 def  VBSLd    : N3VX<1, 0, 0b01, 0b0001, 0, 1, (outs DPR:$Vd),
4413                      (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4414                      N3RegFrm, IIC_VCNTiD,
4415                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4416                      [(set DPR:$Vd,
4417                            (v2i32 (NEONvbsl DPR:$src1, DPR:$Vn, DPR:$Vm)))]>;
4418
4419 def : Pat<(v2i32 (or (and DPR:$Vn, DPR:$Vd),
4420                      (and DPR:$Vm, (vnotd DPR:$Vd)))),
4421           (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm)>;
4422
4423 def  VBSLq    : N3VX<1, 0, 0b01, 0b0001, 1, 1, (outs QPR:$Vd),
4424                      (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4425                      N3RegFrm, IIC_VCNTiQ,
4426                      "vbsl", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4427                      [(set QPR:$Vd,
4428                            (v4i32 (NEONvbsl QPR:$src1, QPR:$Vn, QPR:$Vm)))]>;
4429
4430 def : Pat<(v4i32 (or (and QPR:$Vn, QPR:$Vd),
4431                      (and QPR:$Vm, (vnotq QPR:$Vd)))),
4432           (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm)>;
4433
4434 //   VBIF     : Vector Bitwise Insert if False
4435 //              like VBSL but with: "vbif $dst, $src3, $src1", "$src2 = $dst",
4436 // FIXME: This instruction's encoding MAY NOT BE correct.
4437 def  VBIFd    : N3VX<1, 0, 0b11, 0b0001, 0, 1,
4438                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4439                      N3RegFrm, IIC_VBINiD,
4440                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4441                      []>;
4442 def  VBIFq    : N3VX<1, 0, 0b11, 0b0001, 1, 1,
4443                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4444                      N3RegFrm, IIC_VBINiQ,
4445                      "vbif", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4446                      []>;
4447
4448 //   VBIT     : Vector Bitwise Insert if True
4449 //              like VBSL but with: "vbit $dst, $src2, $src1", "$src3 = $dst",
4450 // FIXME: This instruction's encoding MAY NOT BE correct.
4451 def  VBITd    : N3VX<1, 0, 0b10, 0b0001, 0, 1,
4452                      (outs DPR:$Vd), (ins DPR:$src1, DPR:$Vn, DPR:$Vm),
4453                      N3RegFrm, IIC_VBINiD,
4454                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4455                      []>;
4456 def  VBITq    : N3VX<1, 0, 0b10, 0b0001, 1, 1,
4457                      (outs QPR:$Vd), (ins QPR:$src1, QPR:$Vn, QPR:$Vm),
4458                      N3RegFrm, IIC_VBINiQ,
4459                      "vbit", "$Vd, $Vn, $Vm", "$src1 = $Vd",
4460                      []>;
4461
4462 // VBIT/VBIF are not yet implemented.  The TwoAddress pass will not go looking
4463 // for equivalent operations with different register constraints; it just
4464 // inserts copies.
4465
4466 // Vector Absolute Differences.
4467
4468 //   VABD     : Vector Absolute Difference
4469 defm VABDs    : N3VInt_QHS<0, 0, 0b0111, 0, N3RegFrm,
4470                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4471                            "vabd", "s", int_arm_neon_vabds, 1>;
4472 defm VABDu    : N3VInt_QHS<1, 0, 0b0111, 0, N3RegFrm,
4473                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4474                            "vabd", "u", int_arm_neon_vabdu, 1>;
4475 def  VABDfd   : N3VDInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBIND,
4476                         "vabd", "f32", v2f32, v2f32, int_arm_neon_vabds, 1>;
4477 def  VABDfq   : N3VQInt<1, 0, 0b10, 0b1101, 0, N3RegFrm, IIC_VBINQ,
4478                         "vabd", "f32", v4f32, v4f32, int_arm_neon_vabds, 1>;
4479
4480 //   VABDL    : Vector Absolute Difference Long (Q = | D - D |)
4481 defm VABDLs   : N3VLIntExt_QHS<0,1,0b0111,0, IIC_VSUBi4Q,
4482                                "vabdl", "s", int_arm_neon_vabds, zext, 1>;
4483 defm VABDLu   : N3VLIntExt_QHS<1,1,0b0111,0, IIC_VSUBi4Q,
4484                                "vabdl", "u", int_arm_neon_vabdu, zext, 1>;
4485
4486 //   VABA     : Vector Absolute Difference and Accumulate
4487 defm VABAs    : N3VIntOp_QHS<0,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4488                              "vaba", "s", int_arm_neon_vabds, add>;
4489 defm VABAu    : N3VIntOp_QHS<1,0,0b0111,1, IIC_VABAD, IIC_VABAQ,
4490                              "vaba", "u", int_arm_neon_vabdu, add>;
4491
4492 //   VABAL    : Vector Absolute Difference and Accumulate Long (Q += | D - D |)
4493 defm VABALs   : N3VLIntExtOp_QHS<0,1,0b0101,0, IIC_VABAD,
4494                                  "vabal", "s", int_arm_neon_vabds, zext, add>;
4495 defm VABALu   : N3VLIntExtOp_QHS<1,1,0b0101,0, IIC_VABAD,
4496                                  "vabal", "u", int_arm_neon_vabdu, zext, add>;
4497
4498 // Vector Maximum and Minimum.
4499
4500 //   VMAX     : Vector Maximum
4501 defm VMAXs    : N3VInt_QHS<0, 0, 0b0110, 0, N3RegFrm,
4502                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4503                            "vmax", "s", int_arm_neon_vmaxs, 1>;
4504 defm VMAXu    : N3VInt_QHS<1, 0, 0b0110, 0, N3RegFrm,
4505                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4506                            "vmax", "u", int_arm_neon_vmaxu, 1>;
4507 def  VMAXfd   : N3VDInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBIND,
4508                         "vmax", "f32",
4509                         v2f32, v2f32, int_arm_neon_vmaxs, 1>;
4510 def  VMAXfq   : N3VQInt<0, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4511                         "vmax", "f32",
4512                         v4f32, v4f32, int_arm_neon_vmaxs, 1>;
4513
4514 //   VMIN     : Vector Minimum
4515 defm VMINs    : N3VInt_QHS<0, 0, 0b0110, 1, N3RegFrm,
4516                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4517                            "vmin", "s", int_arm_neon_vmins, 1>;
4518 defm VMINu    : N3VInt_QHS<1, 0, 0b0110, 1, N3RegFrm,
4519                            IIC_VSUBi4D, IIC_VSUBi4D, IIC_VSUBi4Q, IIC_VSUBi4Q,
4520                            "vmin", "u", int_arm_neon_vminu, 1>;
4521 def  VMINfd   : N3VDInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBIND,
4522                         "vmin", "f32",
4523                         v2f32, v2f32, int_arm_neon_vmins, 1>;
4524 def  VMINfq   : N3VQInt<0, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VBINQ,
4525                         "vmin", "f32",
4526                         v4f32, v4f32, int_arm_neon_vmins, 1>;
4527
4528 // Vector Pairwise Operations.
4529
4530 //   VPADD    : Vector Pairwise Add
4531 def  VPADDi8  : N3VDInt<0, 0, 0b00, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4532                         "vpadd", "i8",
4533                         v8i8, v8i8, int_arm_neon_vpadd, 0>;
4534 def  VPADDi16 : N3VDInt<0, 0, 0b01, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4535                         "vpadd", "i16",
4536                         v4i16, v4i16, int_arm_neon_vpadd, 0>;
4537 def  VPADDi32 : N3VDInt<0, 0, 0b10, 0b1011, 1, N3RegFrm, IIC_VSHLiD,
4538                         "vpadd", "i32",
4539                         v2i32, v2i32, int_arm_neon_vpadd, 0>;
4540 def  VPADDf   : N3VDInt<1, 0, 0b00, 0b1101, 0, N3RegFrm,
4541                         IIC_VPBIND, "vpadd", "f32",
4542                         v2f32, v2f32, int_arm_neon_vpadd, 0>;
4543
4544 //   VPADDL   : Vector Pairwise Add Long
4545 defm VPADDLs  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00100, 0, "vpaddl", "s",
4546                              int_arm_neon_vpaddls>;
4547 defm VPADDLu  : N2VPLInt_QHS<0b11, 0b11, 0b00, 0b00101, 0, "vpaddl", "u",
4548                              int_arm_neon_vpaddlu>;
4549
4550 //   VPADAL   : Vector Pairwise Add and Accumulate Long
4551 defm VPADALs  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01100, 0, "vpadal", "s",
4552                               int_arm_neon_vpadals>;
4553 defm VPADALu  : N2VPLInt2_QHS<0b11, 0b11, 0b00, 0b01101, 0, "vpadal", "u",
4554                               int_arm_neon_vpadalu>;
4555
4556 //   VPMAX    : Vector Pairwise Maximum
4557 def  VPMAXs8  : N3VDInt<0, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4558                         "s8", v8i8, v8i8, int_arm_neon_vpmaxs, 0>;
4559 def  VPMAXs16 : N3VDInt<0, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4560                         "s16", v4i16, v4i16, int_arm_neon_vpmaxs, 0>;
4561 def  VPMAXs32 : N3VDInt<0, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4562                         "s32", v2i32, v2i32, int_arm_neon_vpmaxs, 0>;
4563 def  VPMAXu8  : N3VDInt<1, 0, 0b00, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4564                         "u8", v8i8, v8i8, int_arm_neon_vpmaxu, 0>;
4565 def  VPMAXu16 : N3VDInt<1, 0, 0b01, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4566                         "u16", v4i16, v4i16, int_arm_neon_vpmaxu, 0>;
4567 def  VPMAXu32 : N3VDInt<1, 0, 0b10, 0b1010, 0, N3RegFrm, IIC_VSUBi4D, "vpmax",
4568                         "u32", v2i32, v2i32, int_arm_neon_vpmaxu, 0>;
4569 def  VPMAXf   : N3VDInt<1, 0, 0b00, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmax",
4570                         "f32", v2f32, v2f32, int_arm_neon_vpmaxs, 0>;
4571
4572 //   VPMIN    : Vector Pairwise Minimum
4573 def  VPMINs8  : N3VDInt<0, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4574                         "s8", v8i8, v8i8, int_arm_neon_vpmins, 0>;
4575 def  VPMINs16 : N3VDInt<0, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4576                         "s16", v4i16, v4i16, int_arm_neon_vpmins, 0>;
4577 def  VPMINs32 : N3VDInt<0, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4578                         "s32", v2i32, v2i32, int_arm_neon_vpmins, 0>;
4579 def  VPMINu8  : N3VDInt<1, 0, 0b00, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4580                         "u8", v8i8, v8i8, int_arm_neon_vpminu, 0>;
4581 def  VPMINu16 : N3VDInt<1, 0, 0b01, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4582                         "u16", v4i16, v4i16, int_arm_neon_vpminu, 0>;
4583 def  VPMINu32 : N3VDInt<1, 0, 0b10, 0b1010, 1, N3RegFrm, IIC_VSUBi4D, "vpmin",
4584                         "u32", v2i32, v2i32, int_arm_neon_vpminu, 0>;
4585 def  VPMINf   : N3VDInt<1, 0, 0b10, 0b1111, 0, N3RegFrm, IIC_VPBIND, "vpmin",
4586                         "f32", v2f32, v2f32, int_arm_neon_vpmins, 0>;
4587
4588 // Vector Reciprocal and Reciprocal Square Root Estimate and Step.
4589
4590 //   VRECPE   : Vector Reciprocal Estimate
4591 def  VRECPEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4592                         IIC_VUNAD, "vrecpe", "u32",
4593                         v2i32, v2i32, int_arm_neon_vrecpe>;
4594 def  VRECPEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01000, 0,
4595                         IIC_VUNAQ, "vrecpe", "u32",
4596                         v4i32, v4i32, int_arm_neon_vrecpe>;
4597 def  VRECPEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4598                         IIC_VUNAD, "vrecpe", "f32",
4599                         v2f32, v2f32, int_arm_neon_vrecpe>;
4600 def  VRECPEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01010, 0,
4601                         IIC_VUNAQ, "vrecpe", "f32",
4602                         v4f32, v4f32, int_arm_neon_vrecpe>;
4603
4604 //   VRECPS   : Vector Reciprocal Step
4605 def  VRECPSfd : N3VDInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4606                         IIC_VRECSD, "vrecps", "f32",
4607                         v2f32, v2f32, int_arm_neon_vrecps, 1>;
4608 def  VRECPSfq : N3VQInt<0, 0, 0b00, 0b1111, 1, N3RegFrm,
4609                         IIC_VRECSQ, "vrecps", "f32",
4610                         v4f32, v4f32, int_arm_neon_vrecps, 1>;
4611
4612 //   VRSQRTE  : Vector Reciprocal Square Root Estimate
4613 def  VRSQRTEd  : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4614                          IIC_VUNAD, "vrsqrte", "u32",
4615                          v2i32, v2i32, int_arm_neon_vrsqrte>;
4616 def  VRSQRTEq  : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01001, 0,
4617                          IIC_VUNAQ, "vrsqrte", "u32",
4618                          v4i32, v4i32, int_arm_neon_vrsqrte>;
4619 def  VRSQRTEfd : N2VDInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4620                          IIC_VUNAD, "vrsqrte", "f32",
4621                          v2f32, v2f32, int_arm_neon_vrsqrte>;
4622 def  VRSQRTEfq : N2VQInt<0b11, 0b11, 0b10, 0b11, 0b01011, 0,
4623                          IIC_VUNAQ, "vrsqrte", "f32",
4624                          v4f32, v4f32, int_arm_neon_vrsqrte>;
4625
4626 //   VRSQRTS  : Vector Reciprocal Square Root Step
4627 def VRSQRTSfd : N3VDInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4628                         IIC_VRECSD, "vrsqrts", "f32",
4629                         v2f32, v2f32, int_arm_neon_vrsqrts, 1>;
4630 def VRSQRTSfq : N3VQInt<0, 0, 0b10, 0b1111, 1, N3RegFrm,
4631                         IIC_VRECSQ, "vrsqrts", "f32",
4632                         v4f32, v4f32, int_arm_neon_vrsqrts, 1>;
4633
4634 // Vector Shifts.
4635
4636 //   VSHL     : Vector Shift
4637 defm VSHLs    : N3VInt_QHSDSh<0, 0, 0b0100, 0, N3RegVShFrm,
4638                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4639                             "vshl", "s", int_arm_neon_vshifts>;
4640 defm VSHLu    : N3VInt_QHSDSh<1, 0, 0b0100, 0, N3RegVShFrm,
4641                             IIC_VSHLiD, IIC_VSHLiD, IIC_VSHLiQ, IIC_VSHLiQ,
4642                             "vshl", "u", int_arm_neon_vshiftu>;
4643
4644 //   VSHL     : Vector Shift Left (Immediate)
4645 defm VSHLi    : N2VShL_QHSD<0, 1, 0b0101, 1, IIC_VSHLiD, "vshl", "i", NEONvshl>;
4646
4647 //   VSHR     : Vector Shift Right (Immediate)
4648 defm VSHRs    : N2VShR_QHSD<0, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "s", "VSHRs",
4649                             NEONvshrs>;
4650 defm VSHRu    : N2VShR_QHSD<1, 1, 0b0000, 1, IIC_VSHLiD, "vshr", "u", "VSHRu",
4651                             NEONvshru>;
4652
4653 //   VSHLL    : Vector Shift Left Long
4654 defm VSHLLs   : N2VLSh_QHS<0, 1, 0b1010, 0, 0, 1, "vshll", "s", NEONvshlls>;
4655 defm VSHLLu   : N2VLSh_QHS<1, 1, 0b1010, 0, 0, 1, "vshll", "u", NEONvshllu>;
4656
4657 //   VSHLL    : Vector Shift Left Long (with maximum shift count)
4658 class N2VLShMax<bit op24, bit op23, bits<6> op21_16, bits<4> op11_8, bit op7,
4659                 bit op6, bit op4, string OpcodeStr, string Dt, ValueType ResTy,
4660                 ValueType OpTy, Operand ImmTy, SDNode OpNode>
4661   : N2VLSh<op24, op23, op11_8, op7, op6, op4, OpcodeStr, Dt,
4662            ResTy, OpTy, ImmTy, OpNode> {
4663   let Inst{21-16} = op21_16;
4664   let DecoderMethod = "DecodeVSHLMaxInstruction";
4665 }
4666 def  VSHLLi8  : N2VLShMax<1, 1, 0b110010, 0b0011, 0, 0, 0, "vshll", "i8",
4667                           v8i16, v8i8, imm8, NEONvshlli>;
4668 def  VSHLLi16 : N2VLShMax<1, 1, 0b110110, 0b0011, 0, 0, 0, "vshll", "i16",
4669                           v4i32, v4i16, imm16, NEONvshlli>;
4670 def  VSHLLi32 : N2VLShMax<1, 1, 0b111010, 0b0011, 0, 0, 0, "vshll", "i32",
4671                           v2i64, v2i32, imm32, NEONvshlli>;
4672
4673 //   VSHRN    : Vector Shift Right and Narrow
4674 defm VSHRN    : N2VNSh_HSD<0,1,0b1000,0,0,1, IIC_VSHLiD, "vshrn", "i",
4675                            NEONvshrn>;
4676
4677 //   VRSHL    : Vector Rounding Shift
4678 defm VRSHLs   : N3VInt_QHSDSh<0, 0, 0b0101, 0, N3RegVShFrm,
4679                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4680                             "vrshl", "s", int_arm_neon_vrshifts>;
4681 defm VRSHLu   : N3VInt_QHSDSh<1, 0, 0b0101, 0, N3RegVShFrm,
4682                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4683                             "vrshl", "u", int_arm_neon_vrshiftu>;
4684 //   VRSHR    : Vector Rounding Shift Right
4685 defm VRSHRs   : N2VShR_QHSD<0,1,0b0010,1, IIC_VSHLi4D, "vrshr", "s", "VRSHRs",
4686                             NEONvrshrs>;
4687 defm VRSHRu   : N2VShR_QHSD<1,1,0b0010,1, IIC_VSHLi4D, "vrshr", "u", "VRSHRu",
4688                             NEONvrshru>;
4689
4690 //   VRSHRN   : Vector Rounding Shift Right and Narrow
4691 defm VRSHRN   : N2VNSh_HSD<0, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vrshrn", "i",
4692                            NEONvrshrn>;
4693
4694 //   VQSHL    : Vector Saturating Shift
4695 defm VQSHLs   : N3VInt_QHSDSh<0, 0, 0b0100, 1, N3RegVShFrm,
4696                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4697                             "vqshl", "s", int_arm_neon_vqshifts>;
4698 defm VQSHLu   : N3VInt_QHSDSh<1, 0, 0b0100, 1, N3RegVShFrm,
4699                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4700                             "vqshl", "u", int_arm_neon_vqshiftu>;
4701 //   VQSHL    : Vector Saturating Shift Left (Immediate)
4702 defm VQSHLsi  : N2VShL_QHSD<0,1,0b0111,1, IIC_VSHLi4D, "vqshl", "s",NEONvqshls>;
4703 defm VQSHLui  : N2VShL_QHSD<1,1,0b0111,1, IIC_VSHLi4D, "vqshl", "u",NEONvqshlu>;
4704
4705 //   VQSHLU   : Vector Saturating Shift Left (Immediate, Unsigned)
4706 defm VQSHLsu  : N2VShL_QHSD<1,1,0b0110,1, IIC_VSHLi4D,"vqshlu","s",NEONvqshlsu>;
4707
4708 //   VQSHRN   : Vector Saturating Shift Right and Narrow
4709 defm VQSHRNs  : N2VNSh_HSD<0, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "s",
4710                            NEONvqshrns>;
4711 defm VQSHRNu  : N2VNSh_HSD<1, 1, 0b1001, 0, 0, 1, IIC_VSHLi4D, "vqshrn", "u",
4712                            NEONvqshrnu>;
4713
4714 //   VQSHRUN  : Vector Saturating Shift Right and Narrow (Unsigned)
4715 defm VQSHRUN  : N2VNSh_HSD<1, 1, 0b1000, 0, 0, 1, IIC_VSHLi4D, "vqshrun", "s",
4716                            NEONvqshrnsu>;
4717
4718 //   VQRSHL   : Vector Saturating Rounding Shift
4719 defm VQRSHLs  : N3VInt_QHSDSh<0, 0, 0b0101, 1, N3RegVShFrm,
4720                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4721                             "vqrshl", "s", int_arm_neon_vqrshifts>;
4722 defm VQRSHLu  : N3VInt_QHSDSh<1, 0, 0b0101, 1, N3RegVShFrm,
4723                             IIC_VSHLi4D, IIC_VSHLi4D, IIC_VSHLi4Q, IIC_VSHLi4Q,
4724                             "vqrshl", "u", int_arm_neon_vqrshiftu>;
4725
4726 //   VQRSHRN  : Vector Saturating Rounding Shift Right and Narrow
4727 defm VQRSHRNs : N2VNSh_HSD<0, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "s",
4728                            NEONvqrshrns>;
4729 defm VQRSHRNu : N2VNSh_HSD<1, 1, 0b1001, 0, 1, 1, IIC_VSHLi4D, "vqrshrn", "u",
4730                            NEONvqrshrnu>;
4731
4732 //   VQRSHRUN : Vector Saturating Rounding Shift Right and Narrow (Unsigned)
4733 defm VQRSHRUN : N2VNSh_HSD<1, 1, 0b1000, 0, 1, 1, IIC_VSHLi4D, "vqrshrun", "s",
4734                            NEONvqrshrnsu>;
4735
4736 //   VSRA     : Vector Shift Right and Accumulate
4737 defm VSRAs    : N2VShAdd_QHSD<0, 1, 0b0001, 1, "vsra", "s", NEONvshrs>;
4738 defm VSRAu    : N2VShAdd_QHSD<1, 1, 0b0001, 1, "vsra", "u", NEONvshru>;
4739 //   VRSRA    : Vector Rounding Shift Right and Accumulate
4740 defm VRSRAs   : N2VShAdd_QHSD<0, 1, 0b0011, 1, "vrsra", "s", NEONvrshrs>;
4741 defm VRSRAu   : N2VShAdd_QHSD<1, 1, 0b0011, 1, "vrsra", "u", NEONvrshru>;
4742
4743 //   VSLI     : Vector Shift Left and Insert
4744 defm VSLI     : N2VShInsL_QHSD<1, 1, 0b0101, 1, "vsli">;
4745
4746 //   VSRI     : Vector Shift Right and Insert
4747 defm VSRI     : N2VShInsR_QHSD<1, 1, 0b0100, 1, "vsri">;
4748
4749 // Vector Absolute and Saturating Absolute.
4750
4751 //   VABS     : Vector Absolute Value
4752 defm VABS     : N2VInt_QHS<0b11, 0b11, 0b01, 0b00110, 0,
4753                            IIC_VUNAiD, IIC_VUNAiQ, "vabs", "s",
4754                            int_arm_neon_vabs>;
4755 def  VABSfd   : N2VDInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4756                         IIC_VUNAD, "vabs", "f32",
4757                         v2f32, v2f32, int_arm_neon_vabs>;
4758 def  VABSfq   : N2VQInt<0b11, 0b11, 0b10, 0b01, 0b01110, 0,
4759                         IIC_VUNAQ, "vabs", "f32",
4760                         v4f32, v4f32, int_arm_neon_vabs>;
4761
4762 //   VQABS    : Vector Saturating Absolute Value
4763 defm VQABS    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01110, 0,
4764                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqabs", "s",
4765                            int_arm_neon_vqabs>;
4766
4767 // Vector Negate.
4768
4769 def vnegd  : PatFrag<(ops node:$in),
4770                      (sub (bitconvert (v2i32 NEONimmAllZerosV)), node:$in)>;
4771 def vnegq  : PatFrag<(ops node:$in),
4772                      (sub (bitconvert (v4i32 NEONimmAllZerosV)), node:$in)>;
4773
4774 class VNEGD<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4775   : N2V<0b11, 0b11, size, 0b01, 0b00111, 0, 0, (outs DPR:$Vd), (ins DPR:$Vm),
4776         IIC_VSHLiD, OpcodeStr, Dt, "$Vd, $Vm", "",
4777         [(set DPR:$Vd, (Ty (vnegd DPR:$Vm)))]>;
4778 class VNEGQ<bits<2> size, string OpcodeStr, string Dt, ValueType Ty>
4779   : N2V<0b11, 0b11, size, 0b01, 0b00111, 1, 0, (outs QPR:$Vd), (ins QPR:$Vm),
4780         IIC_VSHLiQ, OpcodeStr, Dt, "$Vd, $Vm", "",
4781         [(set QPR:$Vd, (Ty (vnegq QPR:$Vm)))]>;
4782
4783 //   VNEG     : Vector Negate (integer)
4784 def  VNEGs8d  : VNEGD<0b00, "vneg", "s8", v8i8>;
4785 def  VNEGs16d : VNEGD<0b01, "vneg", "s16", v4i16>;
4786 def  VNEGs32d : VNEGD<0b10, "vneg", "s32", v2i32>;
4787 def  VNEGs8q  : VNEGQ<0b00, "vneg", "s8", v16i8>;
4788 def  VNEGs16q : VNEGQ<0b01, "vneg", "s16", v8i16>;
4789 def  VNEGs32q : VNEGQ<0b10, "vneg", "s32", v4i32>;
4790
4791 //   VNEG     : Vector Negate (floating-point)
4792 def  VNEGfd   : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 0, 0,
4793                     (outs DPR:$Vd), (ins DPR:$Vm), IIC_VUNAD,
4794                     "vneg", "f32", "$Vd, $Vm", "",
4795                     [(set DPR:$Vd, (v2f32 (fneg DPR:$Vm)))]>;
4796 def  VNEGf32q : N2V<0b11, 0b11, 0b10, 0b01, 0b01111, 1, 0,
4797                     (outs QPR:$Vd), (ins QPR:$Vm), IIC_VUNAQ,
4798                     "vneg", "f32", "$Vd, $Vm", "",
4799                     [(set QPR:$Vd, (v4f32 (fneg QPR:$Vm)))]>;
4800
4801 def : Pat<(v8i8  (vnegd  DPR:$src)), (VNEGs8d DPR:$src)>;
4802 def : Pat<(v4i16 (vnegd  DPR:$src)), (VNEGs16d DPR:$src)>;
4803 def : Pat<(v2i32 (vnegd  DPR:$src)), (VNEGs32d DPR:$src)>;
4804 def : Pat<(v16i8 (vnegq QPR:$src)), (VNEGs8q QPR:$src)>;
4805 def : Pat<(v8i16 (vnegq QPR:$src)), (VNEGs16q QPR:$src)>;
4806 def : Pat<(v4i32 (vnegq QPR:$src)), (VNEGs32q QPR:$src)>;
4807
4808 //   VQNEG    : Vector Saturating Negate
4809 defm VQNEG    : N2VInt_QHS<0b11, 0b11, 0b00, 0b01111, 0,
4810                            IIC_VQUNAiD, IIC_VQUNAiQ, "vqneg", "s",
4811                            int_arm_neon_vqneg>;
4812
4813 // Vector Bit Counting Operations.
4814
4815 //   VCLS     : Vector Count Leading Sign Bits
4816 defm VCLS     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01000, 0,
4817                            IIC_VCNTiD, IIC_VCNTiQ, "vcls", "s",
4818                            int_arm_neon_vcls>;
4819 //   VCLZ     : Vector Count Leading Zeros
4820 defm VCLZ     : N2VInt_QHS<0b11, 0b11, 0b00, 0b01001, 0,
4821                            IIC_VCNTiD, IIC_VCNTiQ, "vclz", "i",
4822                            int_arm_neon_vclz>;
4823 //   VCNT     : Vector Count One Bits
4824 def  VCNTd    : N2VDInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4825                         IIC_VCNTiD, "vcnt", "8",
4826                         v8i8, v8i8, int_arm_neon_vcnt>;
4827 def  VCNTq    : N2VQInt<0b11, 0b11, 0b00, 0b00, 0b01010, 0,
4828                         IIC_VCNTiQ, "vcnt", "8",
4829                         v16i8, v16i8, int_arm_neon_vcnt>;
4830
4831 // Vector Swap
4832 def  VSWPd    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 0, 0,
4833                      (outs DPR:$Vd, DPR:$Vm), (ins DPR:$in1, DPR:$in2),
4834                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
4835                      []>;
4836 def  VSWPq    : N2VX<0b11, 0b11, 0b00, 0b10, 0b00000, 1, 0,
4837                      (outs QPR:$Vd, QPR:$Vm), (ins QPR:$in1, QPR:$in2),
4838                      NoItinerary, "vswp", "$Vd, $Vm", "$in1 = $Vd, $in2 = $Vm",
4839                      []>;
4840
4841 // Vector Move Operations.
4842
4843 //   VMOV     : Vector Move (Register)
4844 def : InstAlias<"vmov${p} $Vd, $Vm",
4845                 (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
4846 def : InstAlias<"vmov${p} $Vd, $Vm",
4847                 (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
4848
4849 //   VMOV     : Vector Move (Immediate)
4850
4851 let isReMaterializable = 1 in {
4852 def VMOVv8i8  : N1ModImm<1, 0b000, 0b1110, 0, 0, 0, 1, (outs DPR:$Vd),
4853                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4854                          "vmov", "i8", "$Vd, $SIMM", "",
4855                          [(set DPR:$Vd, (v8i8 (NEONvmovImm timm:$SIMM)))]>;
4856 def VMOVv16i8 : N1ModImm<1, 0b000, 0b1110, 0, 1, 0, 1, (outs QPR:$Vd),
4857                          (ins nImmSplatI8:$SIMM), IIC_VMOVImm,
4858                          "vmov", "i8", "$Vd, $SIMM", "",
4859                          [(set QPR:$Vd, (v16i8 (NEONvmovImm timm:$SIMM)))]>;
4860
4861 def VMOVv4i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 0, 0, 1, (outs DPR:$Vd),
4862                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4863                          "vmov", "i16", "$Vd, $SIMM", "",
4864                          [(set DPR:$Vd, (v4i16 (NEONvmovImm timm:$SIMM)))]> {
4865   let Inst{9} = SIMM{9};
4866 }
4867
4868 def VMOVv8i16 : N1ModImm<1, 0b000, {1,0,?,0}, 0, 1, 0, 1, (outs QPR:$Vd),
4869                          (ins nImmSplatI16:$SIMM), IIC_VMOVImm,
4870                          "vmov", "i16", "$Vd, $SIMM", "",
4871                          [(set QPR:$Vd, (v8i16 (NEONvmovImm timm:$SIMM)))]> {
4872  let Inst{9} = SIMM{9};
4873 }
4874
4875 def VMOVv2i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 0, 0, 1, (outs DPR:$Vd),
4876                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4877                          "vmov", "i32", "$Vd, $SIMM", "",
4878                          [(set DPR:$Vd, (v2i32 (NEONvmovImm timm:$SIMM)))]> {
4879   let Inst{11-8} = SIMM{11-8};
4880 }
4881
4882 def VMOVv4i32 : N1ModImm<1, 0b000, {?,?,?,?}, 0, 1, 0, 1, (outs QPR:$Vd),
4883                          (ins nImmVMOVI32:$SIMM), IIC_VMOVImm,
4884                          "vmov", "i32", "$Vd, $SIMM", "",
4885                          [(set QPR:$Vd, (v4i32 (NEONvmovImm timm:$SIMM)))]> {
4886   let Inst{11-8} = SIMM{11-8};
4887 }
4888
4889 def VMOVv1i64 : N1ModImm<1, 0b000, 0b1110, 0, 0, 1, 1, (outs DPR:$Vd),
4890                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4891                          "vmov", "i64", "$Vd, $SIMM", "",
4892                          [(set DPR:$Vd, (v1i64 (NEONvmovImm timm:$SIMM)))]>;
4893 def VMOVv2i64 : N1ModImm<1, 0b000, 0b1110, 0, 1, 1, 1, (outs QPR:$Vd),
4894                          (ins nImmSplatI64:$SIMM), IIC_VMOVImm,
4895                          "vmov", "i64", "$Vd, $SIMM", "",
4896                          [(set QPR:$Vd, (v2i64 (NEONvmovImm timm:$SIMM)))]>;
4897
4898 def VMOVv2f32 : N1ModImm<1, 0b000, 0b1111, 0, 0, 0, 1, (outs DPR:$Vd),
4899                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4900                          "vmov", "f32", "$Vd, $SIMM", "",
4901                          [(set DPR:$Vd, (v2f32 (NEONvmovFPImm timm:$SIMM)))]>;
4902 def VMOVv4f32 : N1ModImm<1, 0b000, 0b1111, 0, 1, 0, 1, (outs QPR:$Vd),
4903                          (ins nImmVMOVF32:$SIMM), IIC_VMOVImm,
4904                          "vmov", "f32", "$Vd, $SIMM", "",
4905                          [(set QPR:$Vd, (v4f32 (NEONvmovFPImm timm:$SIMM)))]>;
4906 } // isReMaterializable
4907
4908 //   VMOV     : Vector Get Lane (move scalar to ARM core register)
4909
4910 def VGETLNs8  : NVGetLane<{1,1,1,0,0,1,?,1}, 0b1011, {?,?},
4911                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4912                           IIC_VMOVSI, "vmov", "s8", "$R, $V$lane",
4913                           [(set GPR:$R, (NEONvgetlanes (v8i8 DPR:$V),
4914                                            imm:$lane))]> {
4915   let Inst{21}  = lane{2};
4916   let Inst{6-5} = lane{1-0};
4917 }
4918 def VGETLNs16 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, {?,1},
4919                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4920                           IIC_VMOVSI, "vmov", "s16", "$R, $V$lane",
4921                           [(set GPR:$R, (NEONvgetlanes (v4i16 DPR:$V),
4922                                            imm:$lane))]> {
4923   let Inst{21} = lane{1};
4924   let Inst{6}  = lane{0};
4925 }
4926 def VGETLNu8  : NVGetLane<{1,1,1,0,1,1,?,1}, 0b1011, {?,?},
4927                           (outs GPR:$R), (ins DPR:$V, VectorIndex8:$lane),
4928                           IIC_VMOVSI, "vmov", "u8", "$R, $V$lane",
4929                           [(set GPR:$R, (NEONvgetlaneu (v8i8 DPR:$V),
4930                                            imm:$lane))]> {
4931   let Inst{21}  = lane{2};
4932   let Inst{6-5} = lane{1-0};
4933 }
4934 def VGETLNu16 : NVGetLane<{1,1,1,0,1,0,?,1}, 0b1011, {?,1},
4935                           (outs GPR:$R), (ins DPR:$V, VectorIndex16:$lane),
4936                           IIC_VMOVSI, "vmov", "u16", "$R, $V$lane",
4937                           [(set GPR:$R, (NEONvgetlaneu (v4i16 DPR:$V),
4938                                            imm:$lane))]> {
4939   let Inst{21} = lane{1};
4940   let Inst{6}  = lane{0};
4941 }
4942 def VGETLNi32 : NVGetLane<{1,1,1,0,0,0,?,1}, 0b1011, 0b00,
4943                           (outs GPR:$R), (ins DPR:$V, VectorIndex32:$lane),
4944                           IIC_VMOVSI, "vmov", "32", "$R, $V$lane",
4945                           [(set GPR:$R, (extractelt (v2i32 DPR:$V),
4946                                            imm:$lane))]> {
4947   let Inst{21} = lane{0};
4948 }
4949 // def VGETLNf32: see FMRDH and FMRDL in ARMInstrVFP.td
4950 def : Pat<(NEONvgetlanes (v16i8 QPR:$src), imm:$lane),
4951           (VGETLNs8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4952                            (DSubReg_i8_reg imm:$lane))),
4953                      (SubReg_i8_lane imm:$lane))>;
4954 def : Pat<(NEONvgetlanes (v8i16 QPR:$src), imm:$lane),
4955           (VGETLNs16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4956                              (DSubReg_i16_reg imm:$lane))),
4957                      (SubReg_i16_lane imm:$lane))>;
4958 def : Pat<(NEONvgetlaneu (v16i8 QPR:$src), imm:$lane),
4959           (VGETLNu8 (v8i8 (EXTRACT_SUBREG QPR:$src,
4960                            (DSubReg_i8_reg imm:$lane))),
4961                      (SubReg_i8_lane imm:$lane))>;
4962 def : Pat<(NEONvgetlaneu (v8i16 QPR:$src), imm:$lane),
4963           (VGETLNu16 (v4i16 (EXTRACT_SUBREG QPR:$src,
4964                              (DSubReg_i16_reg imm:$lane))),
4965                      (SubReg_i16_lane imm:$lane))>;
4966 def : Pat<(extractelt (v4i32 QPR:$src), imm:$lane),
4967           (VGETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src,
4968                              (DSubReg_i32_reg imm:$lane))),
4969                      (SubReg_i32_lane imm:$lane))>;
4970 def : Pat<(extractelt (v2f32 DPR:$src1), imm:$src2),
4971           (EXTRACT_SUBREG (v2f32 (COPY_TO_REGCLASS (v2f32 DPR:$src1),DPR_VFP2)),
4972                           (SSubReg_f32_reg imm:$src2))>;
4973 def : Pat<(extractelt (v4f32 QPR:$src1), imm:$src2),
4974           (EXTRACT_SUBREG (v4f32 (COPY_TO_REGCLASS (v4f32 QPR:$src1),QPR_VFP2)),
4975                           (SSubReg_f32_reg imm:$src2))>;
4976 //def : Pat<(extractelt (v2i64 QPR:$src1), imm:$src2),
4977 //          (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4978 def : Pat<(extractelt (v2f64 QPR:$src1), imm:$src2),
4979           (EXTRACT_SUBREG QPR:$src1, (DSubReg_f64_reg imm:$src2))>;
4980
4981
4982 //   VMOV     : Vector Set Lane (move ARM core register to scalar)
4983
4984 let Constraints = "$src1 = $V" in {
4985 def VSETLNi8  : NVSetLane<{1,1,1,0,0,1,?,0}, 0b1011, {?,?}, (outs DPR:$V),
4986                           (ins DPR:$src1, GPR:$R, VectorIndex8:$lane),
4987                           IIC_VMOVISL, "vmov", "8", "$V$lane, $R",
4988                           [(set DPR:$V, (vector_insert (v8i8 DPR:$src1),
4989                                            GPR:$R, imm:$lane))]> {
4990   let Inst{21}  = lane{2};
4991   let Inst{6-5} = lane{1-0};
4992 }
4993 def VSETLNi16 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, {?,1}, (outs DPR:$V),
4994                           (ins DPR:$src1, GPR:$R, VectorIndex16:$lane),
4995                           IIC_VMOVISL, "vmov", "16", "$V$lane, $R",
4996                           [(set DPR:$V, (vector_insert (v4i16 DPR:$src1),
4997                                            GPR:$R, imm:$lane))]> {
4998   let Inst{21} = lane{1};
4999   let Inst{6}  = lane{0};
5000 }
5001 def VSETLNi32 : NVSetLane<{1,1,1,0,0,0,?,0}, 0b1011, 0b00, (outs DPR:$V),
5002                           (ins DPR:$src1, GPR:$R, VectorIndex32:$lane),
5003                           IIC_VMOVISL, "vmov", "32", "$V$lane, $R",
5004                           [(set DPR:$V, (insertelt (v2i32 DPR:$src1),
5005                                            GPR:$R, imm:$lane))]> {
5006   let Inst{21} = lane{0};
5007 }
5008 }
5009 def : Pat<(vector_insert (v16i8 QPR:$src1), GPR:$src2, imm:$lane),
5010           (v16i8 (INSERT_SUBREG QPR:$src1,
5011                   (v8i8 (VSETLNi8 (v8i8 (EXTRACT_SUBREG QPR:$src1,
5012                                    (DSubReg_i8_reg imm:$lane))),
5013                             GPR:$src2, (SubReg_i8_lane imm:$lane))),
5014                   (DSubReg_i8_reg imm:$lane)))>;
5015 def : Pat<(vector_insert (v8i16 QPR:$src1), GPR:$src2, imm:$lane),
5016           (v8i16 (INSERT_SUBREG QPR:$src1,
5017                   (v4i16 (VSETLNi16 (v4i16 (EXTRACT_SUBREG QPR:$src1,
5018                                      (DSubReg_i16_reg imm:$lane))),
5019                              GPR:$src2, (SubReg_i16_lane imm:$lane))),
5020                   (DSubReg_i16_reg imm:$lane)))>;
5021 def : Pat<(insertelt (v4i32 QPR:$src1), GPR:$src2, imm:$lane),
5022           (v4i32 (INSERT_SUBREG QPR:$src1,
5023                   (v2i32 (VSETLNi32 (v2i32 (EXTRACT_SUBREG QPR:$src1,
5024                                      (DSubReg_i32_reg imm:$lane))),
5025                              GPR:$src2, (SubReg_i32_lane imm:$lane))),
5026                   (DSubReg_i32_reg imm:$lane)))>;
5027
5028 def : Pat<(v2f32 (insertelt DPR:$src1, SPR:$src2, imm:$src3)),
5029           (INSERT_SUBREG (v2f32 (COPY_TO_REGCLASS DPR:$src1, DPR_VFP2)),
5030                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5031 def : Pat<(v4f32 (insertelt QPR:$src1, SPR:$src2, imm:$src3)),
5032           (INSERT_SUBREG (v4f32 (COPY_TO_REGCLASS QPR:$src1, QPR_VFP2)),
5033                                 SPR:$src2, (SSubReg_f32_reg imm:$src3))>;
5034
5035 //def : Pat<(v2i64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5036 //          (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5037 def : Pat<(v2f64 (insertelt QPR:$src1, DPR:$src2, imm:$src3)),
5038           (INSERT_SUBREG QPR:$src1, DPR:$src2, (DSubReg_f64_reg imm:$src3))>;
5039
5040 def : Pat<(v2f32 (scalar_to_vector SPR:$src)),
5041           (INSERT_SUBREG (v2f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5042 def : Pat<(v2f64 (scalar_to_vector (f64 DPR:$src))),
5043           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), DPR:$src, dsub_0)>;
5044 def : Pat<(v4f32 (scalar_to_vector SPR:$src)),
5045           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), SPR:$src, ssub_0)>;
5046
5047 def : Pat<(v8i8 (scalar_to_vector GPR:$src)),
5048           (VSETLNi8  (v8i8  (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5049 def : Pat<(v4i16 (scalar_to_vector GPR:$src)),
5050           (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5051 def : Pat<(v2i32 (scalar_to_vector GPR:$src)),
5052           (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0))>;
5053
5054 def : Pat<(v16i8 (scalar_to_vector GPR:$src)),
5055           (INSERT_SUBREG (v16i8 (IMPLICIT_DEF)),
5056                          (VSETLNi8 (v8i8 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5057                          dsub_0)>;
5058 def : Pat<(v8i16 (scalar_to_vector GPR:$src)),
5059           (INSERT_SUBREG (v8i16 (IMPLICIT_DEF)),
5060                          (VSETLNi16 (v4i16 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5061                          dsub_0)>;
5062 def : Pat<(v4i32 (scalar_to_vector GPR:$src)),
5063           (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)),
5064                          (VSETLNi32 (v2i32 (IMPLICIT_DEF)), GPR:$src, (i32 0)),
5065                          dsub_0)>;
5066
5067 //   VDUP     : Vector Duplicate (from ARM core register to all elements)
5068
5069 class VDUPD<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5070   : NVDup<opcod1, 0b1011, opcod3, (outs DPR:$V), (ins GPR:$R),
5071           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5072           [(set DPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5073 class VDUPQ<bits<8> opcod1, bits<2> opcod3, string Dt, ValueType Ty>
5074   : NVDup<opcod1, 0b1011, opcod3, (outs QPR:$V), (ins GPR:$R),
5075           IIC_VMOVIS, "vdup", Dt, "$V, $R",
5076           [(set QPR:$V, (Ty (NEONvdup (i32 GPR:$R))))]>;
5077
5078 def  VDUP8d   : VDUPD<0b11101100, 0b00, "8", v8i8>;
5079 def  VDUP16d  : VDUPD<0b11101000, 0b01, "16", v4i16>;
5080 def  VDUP32d  : VDUPD<0b11101000, 0b00, "32", v2i32>;
5081 def  VDUP8q   : VDUPQ<0b11101110, 0b00, "8", v16i8>;
5082 def  VDUP16q  : VDUPQ<0b11101010, 0b01, "16", v8i16>;
5083 def  VDUP32q  : VDUPQ<0b11101010, 0b00, "32", v4i32>;
5084
5085 def : Pat<(v2f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32d GPR:$R)>;
5086 def : Pat<(v4f32 (NEONvdup (f32 (bitconvert GPR:$R)))), (VDUP32q GPR:$R)>;
5087
5088 //   VDUP     : Vector Duplicate Lane (from scalar to all elements)
5089
5090 class VDUPLND<bits<4> op19_16, string OpcodeStr, string Dt,
5091               ValueType Ty, Operand IdxTy>
5092   : NVDupLane<op19_16, 0, (outs DPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5093               IIC_VMOVD, OpcodeStr, Dt, "$Vd, $Vm$lane",
5094               [(set DPR:$Vd, (Ty (NEONvduplane (Ty DPR:$Vm), imm:$lane)))]>;
5095
5096 class VDUPLNQ<bits<4> op19_16, string OpcodeStr, string Dt,
5097               ValueType ResTy, ValueType OpTy, Operand IdxTy>
5098   : NVDupLane<op19_16, 1, (outs QPR:$Vd), (ins DPR:$Vm, IdxTy:$lane),
5099               IIC_VMOVQ, OpcodeStr, Dt, "$Vd, $Vm$lane",
5100               [(set QPR:$Vd, (ResTy (NEONvduplane (OpTy DPR:$Vm),
5101                                       VectorIndex32:$lane)))]>;
5102
5103 // Inst{19-16} is partially specified depending on the element size.
5104
5105 def VDUPLN8d  : VDUPLND<{?,?,?,1}, "vdup", "8", v8i8, VectorIndex8> {
5106   bits<3> lane;
5107   let Inst{19-17} = lane{2-0};
5108 }
5109 def VDUPLN16d : VDUPLND<{?,?,1,0}, "vdup", "16", v4i16, VectorIndex16> {
5110   bits<2> lane;
5111   let Inst{19-18} = lane{1-0};
5112 }
5113 def VDUPLN32d : VDUPLND<{?,1,0,0}, "vdup", "32", v2i32, VectorIndex32> {
5114   bits<1> lane;
5115   let Inst{19} = lane{0};
5116 }
5117 def VDUPLN8q  : VDUPLNQ<{?,?,?,1}, "vdup", "8", v16i8, v8i8, VectorIndex8> {
5118   bits<3> lane;
5119   let Inst{19-17} = lane{2-0};
5120 }
5121 def VDUPLN16q : VDUPLNQ<{?,?,1,0}, "vdup", "16", v8i16, v4i16, VectorIndex16> {
5122   bits<2> lane;
5123   let Inst{19-18} = lane{1-0};
5124 }
5125 def VDUPLN32q : VDUPLNQ<{?,1,0,0}, "vdup", "32", v4i32, v2i32, VectorIndex32> {
5126   bits<1> lane;
5127   let Inst{19} = lane{0};
5128 }
5129
5130 def : Pat<(v2f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5131           (VDUPLN32d DPR:$Vm, imm:$lane)>;
5132
5133 def : Pat<(v4f32 (NEONvduplane (v2f32 DPR:$Vm), imm:$lane)),
5134           (VDUPLN32q DPR:$Vm, imm:$lane)>;
5135
5136 def : Pat<(v16i8 (NEONvduplane (v16i8 QPR:$src), imm:$lane)),
5137           (v16i8 (VDUPLN8q (v8i8 (EXTRACT_SUBREG QPR:$src,
5138                                   (DSubReg_i8_reg imm:$lane))),
5139                            (SubReg_i8_lane imm:$lane)))>;
5140 def : Pat<(v8i16 (NEONvduplane (v8i16 QPR:$src), imm:$lane)),
5141           (v8i16 (VDUPLN16q (v4i16 (EXTRACT_SUBREG QPR:$src,
5142                                     (DSubReg_i16_reg imm:$lane))),
5143                             (SubReg_i16_lane imm:$lane)))>;
5144 def : Pat<(v4i32 (NEONvduplane (v4i32 QPR:$src), imm:$lane)),
5145           (v4i32 (VDUPLN32q (v2i32 (EXTRACT_SUBREG QPR:$src,
5146                                     (DSubReg_i32_reg imm:$lane))),
5147                             (SubReg_i32_lane imm:$lane)))>;
5148 def : Pat<(v4f32 (NEONvduplane (v4f32 QPR:$src), imm:$lane)),
5149           (v4f32 (VDUPLN32q (v2f32 (EXTRACT_SUBREG QPR:$src,
5150                                    (DSubReg_i32_reg imm:$lane))),
5151                            (SubReg_i32_lane imm:$lane)))>;
5152
5153 def  VDUPfdf : PseudoNeonI<(outs DPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5154                     [(set DPR:$dst, (v2f32 (NEONvdup (f32 SPR:$src))))]>;
5155 def  VDUPfqf : PseudoNeonI<(outs QPR:$dst), (ins SPR:$src), IIC_VMOVD, "",
5156                     [(set QPR:$dst, (v4f32 (NEONvdup (f32 SPR:$src))))]>;
5157
5158 //   VMOVN    : Vector Narrowing Move
5159 defm VMOVN    : N2VN_HSD<0b11,0b11,0b10,0b00100,0,0, IIC_VMOVN,
5160                          "vmovn", "i", trunc>;
5161 //   VQMOVN   : Vector Saturating Narrowing Move
5162 defm VQMOVNs  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,0,0, IIC_VQUNAiD,
5163                             "vqmovn", "s", int_arm_neon_vqmovns>;
5164 defm VQMOVNu  : N2VNInt_HSD<0b11,0b11,0b10,0b00101,1,0, IIC_VQUNAiD,
5165                             "vqmovn", "u", int_arm_neon_vqmovnu>;
5166 defm VQMOVNsu : N2VNInt_HSD<0b11,0b11,0b10,0b00100,1,0, IIC_VQUNAiD,
5167                             "vqmovun", "s", int_arm_neon_vqmovnsu>;
5168 //   VMOVL    : Vector Lengthening Move
5169 defm VMOVLs   : N2VL_QHS<0b01,0b10100,0,1, "vmovl", "s", sext>;
5170 defm VMOVLu   : N2VL_QHS<0b11,0b10100,0,1, "vmovl", "u", zext>;
5171 def : Pat<(v8i16 (anyext (v8i8 DPR:$Vm))), (VMOVLuv8i16 DPR:$Vm)>;
5172 def : Pat<(v4i32 (anyext (v4i16 DPR:$Vm))), (VMOVLuv4i32 DPR:$Vm)>;
5173 def : Pat<(v2i64 (anyext (v2i32 DPR:$Vm))), (VMOVLuv2i64 DPR:$Vm)>;
5174
5175 // Vector Conversions.
5176
5177 //   VCVT     : Vector Convert Between Floating-Point and Integers
5178 def  VCVTf2sd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5179                      v2i32, v2f32, fp_to_sint>;
5180 def  VCVTf2ud : N2VD<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5181                      v2i32, v2f32, fp_to_uint>;
5182 def  VCVTs2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5183                      v2f32, v2i32, sint_to_fp>;
5184 def  VCVTu2fd : N2VD<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5185                      v2f32, v2i32, uint_to_fp>;
5186
5187 def  VCVTf2sq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01110, 0, "vcvt", "s32.f32",
5188                      v4i32, v4f32, fp_to_sint>;
5189 def  VCVTf2uq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01111, 0, "vcvt", "u32.f32",
5190                      v4i32, v4f32, fp_to_uint>;
5191 def  VCVTs2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01100, 0, "vcvt", "f32.s32",
5192                      v4f32, v4i32, sint_to_fp>;
5193 def  VCVTu2fq : N2VQ<0b11, 0b11, 0b10, 0b11, 0b01101, 0, "vcvt", "f32.u32",
5194                      v4f32, v4i32, uint_to_fp>;
5195
5196 //   VCVT     : Vector Convert Between Floating-Point and Fixed-Point.
5197 let DecoderMethod = "DecodeVCVTD" in {
5198 def VCVTf2xsd : N2VCvtD<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5199                         v2i32, v2f32, int_arm_neon_vcvtfp2fxs>;
5200 def VCVTf2xud : N2VCvtD<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5201                         v2i32, v2f32, int_arm_neon_vcvtfp2fxu>;
5202 def VCVTxs2fd : N2VCvtD<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5203                         v2f32, v2i32, int_arm_neon_vcvtfxs2fp>;
5204 def VCVTxu2fd : N2VCvtD<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5205                         v2f32, v2i32, int_arm_neon_vcvtfxu2fp>;
5206 }
5207
5208 let DecoderMethod = "DecodeVCVTQ" in {
5209 def VCVTf2xsq : N2VCvtQ<0, 1, 0b1111, 0, 1, "vcvt", "s32.f32",
5210                         v4i32, v4f32, int_arm_neon_vcvtfp2fxs>;
5211 def VCVTf2xuq : N2VCvtQ<1, 1, 0b1111, 0, 1, "vcvt", "u32.f32",
5212                         v4i32, v4f32, int_arm_neon_vcvtfp2fxu>;
5213 def VCVTxs2fq : N2VCvtQ<0, 1, 0b1110, 0, 1, "vcvt", "f32.s32",
5214                         v4f32, v4i32, int_arm_neon_vcvtfxs2fp>;
5215 def VCVTxu2fq : N2VCvtQ<1, 1, 0b1110, 0, 1, "vcvt", "f32.u32",
5216                         v4f32, v4i32, int_arm_neon_vcvtfxu2fp>;
5217 }
5218
5219 //   VCVT     : Vector Convert Between Half-Precision and Single-Precision.
5220 def  VCVTf2h  : N2VNInt<0b11, 0b11, 0b01, 0b10, 0b01100, 0, 0,
5221                         IIC_VUNAQ, "vcvt", "f16.f32",
5222                         v4i16, v4f32, int_arm_neon_vcvtfp2hf>,
5223                 Requires<[HasNEON, HasFP16]>;
5224 def  VCVTh2f  : N2VLInt<0b11, 0b11, 0b01, 0b10, 0b01110, 0, 0,
5225                         IIC_VUNAQ, "vcvt", "f32.f16",
5226                         v4f32, v4i16, int_arm_neon_vcvthf2fp>,
5227                 Requires<[HasNEON, HasFP16]>;
5228
5229 // Vector Reverse.
5230
5231 //   VREV64   : Vector Reverse elements within 64-bit doublewords
5232
5233 class VREV64D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5234   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 0, 0, (outs DPR:$Vd),
5235         (ins DPR:$Vm), IIC_VMOVD,
5236         OpcodeStr, Dt, "$Vd, $Vm", "",
5237         [(set DPR:$Vd, (Ty (NEONvrev64 (Ty DPR:$Vm))))]>;
5238 class VREV64Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5239   : N2V<0b11, 0b11, op19_18, 0b00, 0b00000, 1, 0, (outs QPR:$Vd),
5240         (ins QPR:$Vm), IIC_VMOVQ,
5241         OpcodeStr, Dt, "$Vd, $Vm", "",
5242         [(set QPR:$Vd, (Ty (NEONvrev64 (Ty QPR:$Vm))))]>;
5243
5244 def VREV64d8  : VREV64D<0b00, "vrev64", "8", v8i8>;
5245 def VREV64d16 : VREV64D<0b01, "vrev64", "16", v4i16>;
5246 def VREV64d32 : VREV64D<0b10, "vrev64", "32", v2i32>;
5247 def : Pat<(v2f32 (NEONvrev64 (v2f32 DPR:$Vm))), (VREV64d32 DPR:$Vm)>;
5248
5249 def VREV64q8  : VREV64Q<0b00, "vrev64", "8", v16i8>;
5250 def VREV64q16 : VREV64Q<0b01, "vrev64", "16", v8i16>;
5251 def VREV64q32 : VREV64Q<0b10, "vrev64", "32", v4i32>;
5252 def : Pat<(v4f32 (NEONvrev64 (v4f32 QPR:$Vm))), (VREV64q32 QPR:$Vm)>;
5253
5254 //   VREV32   : Vector Reverse elements within 32-bit words
5255
5256 class VREV32D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5257   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 0, 0, (outs DPR:$Vd),
5258         (ins DPR:$Vm), IIC_VMOVD,
5259         OpcodeStr, Dt, "$Vd, $Vm", "",
5260         [(set DPR:$Vd, (Ty (NEONvrev32 (Ty DPR:$Vm))))]>;
5261 class VREV32Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5262   : N2V<0b11, 0b11, op19_18, 0b00, 0b00001, 1, 0, (outs QPR:$Vd),
5263         (ins QPR:$Vm), IIC_VMOVQ,
5264         OpcodeStr, Dt, "$Vd, $Vm", "",
5265         [(set QPR:$Vd, (Ty (NEONvrev32 (Ty QPR:$Vm))))]>;
5266
5267 def VREV32d8  : VREV32D<0b00, "vrev32", "8", v8i8>;
5268 def VREV32d16 : VREV32D<0b01, "vrev32", "16", v4i16>;
5269
5270 def VREV32q8  : VREV32Q<0b00, "vrev32", "8", v16i8>;
5271 def VREV32q16 : VREV32Q<0b01, "vrev32", "16", v8i16>;
5272
5273 //   VREV16   : Vector Reverse elements within 16-bit halfwords
5274
5275 class VREV16D<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5276   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 0, 0, (outs DPR:$Vd),
5277         (ins DPR:$Vm), IIC_VMOVD,
5278         OpcodeStr, Dt, "$Vd, $Vm", "",
5279         [(set DPR:$Vd, (Ty (NEONvrev16 (Ty DPR:$Vm))))]>;
5280 class VREV16Q<bits<2> op19_18, string OpcodeStr, string Dt, ValueType Ty>
5281   : N2V<0b11, 0b11, op19_18, 0b00, 0b00010, 1, 0, (outs QPR:$Vd),
5282         (ins QPR:$Vm), IIC_VMOVQ,
5283         OpcodeStr, Dt, "$Vd, $Vm", "",
5284         [(set QPR:$Vd, (Ty (NEONvrev16 (Ty QPR:$Vm))))]>;
5285
5286 def VREV16d8  : VREV16D<0b00, "vrev16", "8", v8i8>;
5287 def VREV16q8  : VREV16Q<0b00, "vrev16", "8", v16i8>;
5288
5289 // Other Vector Shuffles.
5290
5291 //  Aligned extractions: really just dropping registers
5292
5293 class AlignedVEXTq<ValueType DestTy, ValueType SrcTy, SDNodeXForm LaneCVT>
5294       : Pat<(DestTy (vector_extract_subvec (SrcTy QPR:$src), (i32 imm:$start))),
5295              (EXTRACT_SUBREG (SrcTy QPR:$src), (LaneCVT imm:$start))>;
5296
5297 def : AlignedVEXTq<v8i8, v16i8, DSubReg_i8_reg>;
5298
5299 def : AlignedVEXTq<v4i16, v8i16, DSubReg_i16_reg>;
5300
5301 def : AlignedVEXTq<v2i32, v4i32, DSubReg_i32_reg>;
5302
5303 def : AlignedVEXTq<v1i64, v2i64, DSubReg_f64_reg>;
5304
5305 def : AlignedVEXTq<v2f32, v4f32, DSubReg_i32_reg>;
5306
5307
5308 //   VEXT     : Vector Extract
5309
5310
5311 // All of these have a two-operand InstAlias.
5312 let TwoOperandAliasConstraint = "$Vn = $Vd" in {
5313 class VEXTd<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5314   : N3V<0,1,0b11,{?,?,?,?},0,0, (outs DPR:$Vd),
5315         (ins DPR:$Vn, DPR:$Vm, immTy:$index), NVExtFrm,
5316         IIC_VEXTD, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5317         [(set DPR:$Vd, (Ty (NEONvext (Ty DPR:$Vn),
5318                                      (Ty DPR:$Vm), imm:$index)))]> {
5319   bits<4> index;
5320   let Inst{11-8} = index{3-0};
5321 }
5322
5323 class VEXTq<string OpcodeStr, string Dt, ValueType Ty, Operand immTy>
5324   : N3V<0,1,0b11,{?,?,?,?},1,0, (outs QPR:$Vd),
5325         (ins QPR:$Vn, QPR:$Vm, imm0_15:$index), NVExtFrm,
5326         IIC_VEXTQ, OpcodeStr, Dt, "$Vd, $Vn, $Vm, $index", "",
5327         [(set QPR:$Vd, (Ty (NEONvext (Ty QPR:$Vn),
5328                                      (Ty QPR:$Vm), imm:$index)))]> {
5329   bits<4> index;
5330   let Inst{11-8} = index{3-0};
5331 }
5332 }
5333
5334 def VEXTd8  : VEXTd<"vext", "8",  v8i8, imm0_7> {
5335   let Inst{11-8} = index{3-0};
5336 }
5337 def VEXTd16 : VEXTd<"vext", "16", v4i16, imm0_3> {
5338   let Inst{11-9} = index{2-0};
5339   let Inst{8}    = 0b0;
5340 }
5341 def VEXTd32 : VEXTd<"vext", "32", v2i32, imm0_1> {
5342   let Inst{11-10} = index{1-0};
5343   let Inst{9-8}    = 0b00;
5344 }
5345 def : Pat<(v2f32 (NEONvext (v2f32 DPR:$Vn),
5346                            (v2f32 DPR:$Vm),
5347                            (i32 imm:$index))),
5348           (VEXTd32 DPR:$Vn, DPR:$Vm, imm:$index)>;
5349
5350 def VEXTq8  : VEXTq<"vext", "8",  v16i8, imm0_15> {
5351   let Inst{11-8} = index{3-0};
5352 }
5353 def VEXTq16 : VEXTq<"vext", "16", v8i16, imm0_7> {
5354   let Inst{11-9} = index{2-0};
5355   let Inst{8}    = 0b0;
5356 }
5357 def VEXTq32 : VEXTq<"vext", "32", v4i32, imm0_3> {
5358   let Inst{11-10} = index{1-0};
5359   let Inst{9-8}    = 0b00;
5360 }
5361 def VEXTq64 : VEXTq<"vext", "64", v2i64, imm0_1> {
5362   let Inst{11} = index{0};
5363   let Inst{10-8}    = 0b000;
5364 }
5365 def : Pat<(v4f32 (NEONvext (v4f32 QPR:$Vn),
5366                            (v4f32 QPR:$Vm),
5367                            (i32 imm:$index))),
5368           (VEXTq32 QPR:$Vn, QPR:$Vm, imm:$index)>;
5369
5370 //   VTRN     : Vector Transpose
5371
5372 def  VTRNd8   : N2VDShuffle<0b00, 0b00001, "vtrn", "8">;
5373 def  VTRNd16  : N2VDShuffle<0b01, 0b00001, "vtrn", "16">;
5374 def  VTRNd32  : N2VDShuffle<0b10, 0b00001, "vtrn", "32">;
5375
5376 def  VTRNq8   : N2VQShuffle<0b00, 0b00001, IIC_VPERMQ, "vtrn", "8">;
5377 def  VTRNq16  : N2VQShuffle<0b01, 0b00001, IIC_VPERMQ, "vtrn", "16">;
5378 def  VTRNq32  : N2VQShuffle<0b10, 0b00001, IIC_VPERMQ, "vtrn", "32">;
5379
5380 //   VUZP     : Vector Unzip (Deinterleave)
5381
5382 def  VUZPd8   : N2VDShuffle<0b00, 0b00010, "vuzp", "8">;
5383 def  VUZPd16  : N2VDShuffle<0b01, 0b00010, "vuzp", "16">;
5384 // vuzp.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5385 def : NEONInstAlias<"vuzp${p}.32 $Dd, $Dm",
5386                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5387
5388 def  VUZPq8   : N2VQShuffle<0b00, 0b00010, IIC_VPERMQ3, "vuzp", "8">;
5389 def  VUZPq16  : N2VQShuffle<0b01, 0b00010, IIC_VPERMQ3, "vuzp", "16">;
5390 def  VUZPq32  : N2VQShuffle<0b10, 0b00010, IIC_VPERMQ3, "vuzp", "32">;
5391
5392 //   VZIP     : Vector Zip (Interleave)
5393
5394 def  VZIPd8   : N2VDShuffle<0b00, 0b00011, "vzip", "8">;
5395 def  VZIPd16  : N2VDShuffle<0b01, 0b00011, "vzip", "16">;
5396 // vzip.32 Dd, Dm is a pseudo-instruction expanded to vtrn.32 Dd, Dm.
5397 def : NEONInstAlias<"vzip${p}.32 $Dd, $Dm",
5398                     (VTRNd32 DPR:$Dd, DPR:$Dm, pred:$p)>;
5399
5400 def  VZIPq8   : N2VQShuffle<0b00, 0b00011, IIC_VPERMQ3, "vzip", "8">;
5401 def  VZIPq16  : N2VQShuffle<0b01, 0b00011, IIC_VPERMQ3, "vzip", "16">;
5402 def  VZIPq32  : N2VQShuffle<0b10, 0b00011, IIC_VPERMQ3, "vzip", "32">;
5403
5404 // Vector Table Lookup and Table Extension.
5405
5406 //   VTBL     : Vector Table Lookup
5407 let DecoderMethod = "DecodeTBLInstruction" in {
5408 def  VTBL1
5409   : N3V<1,1,0b11,0b1000,0,0, (outs DPR:$Vd),
5410         (ins VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB1,
5411         "vtbl", "8", "$Vd, $Vn, $Vm", "",
5412         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbl1 VecListOneD:$Vn, DPR:$Vm)))]>;
5413 let hasExtraSrcRegAllocReq = 1 in {
5414 def  VTBL2
5415   : N3V<1,1,0b11,0b1001,0,0, (outs DPR:$Vd),
5416         (ins VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB2,
5417         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5418 def  VTBL3
5419   : N3V<1,1,0b11,0b1010,0,0, (outs DPR:$Vd),
5420         (ins VecListThreeD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTB3,
5421         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5422 def  VTBL4
5423   : N3V<1,1,0b11,0b1011,0,0, (outs DPR:$Vd),
5424         (ins VecListFourD:$Vn, DPR:$Vm),
5425         NVTBLFrm, IIC_VTB4,
5426         "vtbl", "8", "$Vd, $Vn, $Vm", "", []>;
5427 } // hasExtraSrcRegAllocReq = 1
5428
5429 def  VTBL3Pseudo
5430   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB3, "", []>;
5431 def  VTBL4Pseudo
5432   : PseudoNeonI<(outs DPR:$dst), (ins QQPR:$tbl, DPR:$src), IIC_VTB4, "", []>;
5433
5434 //   VTBX     : Vector Table Extension
5435 def  VTBX1
5436   : N3V<1,1,0b11,0b1000,1,0, (outs DPR:$Vd),
5437         (ins DPR:$orig, VecListOneD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX1,
5438         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd",
5439         [(set DPR:$Vd, (v8i8 (int_arm_neon_vtbx1
5440                                DPR:$orig, VecListOneD:$Vn, DPR:$Vm)))]>;
5441 let hasExtraSrcRegAllocReq = 1 in {
5442 def  VTBX2
5443   : N3V<1,1,0b11,0b1001,1,0, (outs DPR:$Vd),
5444         (ins DPR:$orig, VecListDPair:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX2,
5445         "vtbx", "8", "$Vd, $Vn, $Vm", "$orig = $Vd", []>;
5446 def  VTBX3
5447   : N3V<1,1,0b11,0b1010,1,0, (outs DPR:$Vd),
5448         (ins DPR:$orig, VecListThreeD:$Vn, DPR:$Vm),
5449         NVTBLFrm, IIC_VTBX3,
5450         "vtbx", "8", "$Vd, $Vn, $Vm",
5451         "$orig = $Vd", []>;
5452 def  VTBX4
5453   : N3V<1,1,0b11,0b1011,1,0, (outs DPR:$Vd),
5454         (ins DPR:$orig, VecListFourD:$Vn, DPR:$Vm), NVTBLFrm, IIC_VTBX4,
5455         "vtbx", "8", "$Vd, $Vn, $Vm",
5456         "$orig = $Vd", []>;
5457 } // hasExtraSrcRegAllocReq = 1
5458
5459 def  VTBX3Pseudo
5460   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5461                 IIC_VTBX3, "$orig = $dst", []>;
5462 def  VTBX4Pseudo
5463   : PseudoNeonI<(outs DPR:$dst), (ins DPR:$orig, QQPR:$tbl, DPR:$src),
5464                 IIC_VTBX4, "$orig = $dst", []>;
5465 } // DecoderMethod = "DecodeTBLInstruction"
5466
5467 //===----------------------------------------------------------------------===//
5468 // NEON instructions for single-precision FP math
5469 //===----------------------------------------------------------------------===//
5470
5471 class N2VSPat<SDNode OpNode, NeonI Inst>
5472   : NEONFPPat<(f32 (OpNode SPR:$a)),
5473               (EXTRACT_SUBREG
5474                (v2f32 (COPY_TO_REGCLASS (Inst
5475                 (INSERT_SUBREG
5476                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5477                  SPR:$a, ssub_0)), DPR_VFP2)), ssub_0)>;
5478
5479 class N3VSPat<SDNode OpNode, NeonI Inst>
5480   : NEONFPPat<(f32 (OpNode SPR:$a, SPR:$b)),
5481               (EXTRACT_SUBREG
5482                (v2f32 (COPY_TO_REGCLASS (Inst
5483                 (INSERT_SUBREG
5484                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5485                  SPR:$a, ssub_0),
5486                 (INSERT_SUBREG
5487                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5488                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5489
5490 class N3VSMulOpPat<SDNode MulNode, SDNode OpNode, NeonI Inst>
5491   : NEONFPPat<(f32 (OpNode SPR:$acc, (f32 (MulNode SPR:$a, SPR:$b)))),
5492               (EXTRACT_SUBREG
5493                (v2f32 (COPY_TO_REGCLASS (Inst
5494                 (INSERT_SUBREG
5495                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5496                  SPR:$acc, ssub_0),
5497                 (INSERT_SUBREG
5498                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5499                  SPR:$a, ssub_0),
5500                 (INSERT_SUBREG
5501                  (v2f32 (COPY_TO_REGCLASS (v2f32 (IMPLICIT_DEF)), DPR_VFP2)),
5502                  SPR:$b, ssub_0)), DPR_VFP2)), ssub_0)>;
5503
5504 def : N3VSPat<fadd, VADDfd>;
5505 def : N3VSPat<fsub, VSUBfd>;
5506 def : N3VSPat<fmul, VMULfd>;
5507 def : N3VSMulOpPat<fmul, fadd, VMLAfd>,
5508       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
5509 def : N3VSMulOpPat<fmul, fsub, VMLSfd>,
5510       Requires<[HasNEON, UseNEONForFP, UseFPVMLx, DontUseFusedMAC]>;
5511 def : N3VSMulOpPat<fmul, fadd, VFMAfd>,
5512       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
5513 def : N3VSMulOpPat<fmul, fsub, VFMSfd>,
5514       Requires<[HasVFP4, UseNEONForFP, UseFusedMAC]>;
5515 def : N2VSPat<fabs, VABSfd>;
5516 def : N2VSPat<fneg, VNEGfd>;
5517 def : N3VSPat<NEONfmax, VMAXfd>;
5518 def : N3VSPat<NEONfmin, VMINfd>;
5519 def : N2VSPat<arm_ftosi, VCVTf2sd>;
5520 def : N2VSPat<arm_ftoui, VCVTf2ud>;
5521 def : N2VSPat<arm_sitof, VCVTs2fd>;
5522 def : N2VSPat<arm_uitof, VCVTu2fd>;
5523
5524 //===----------------------------------------------------------------------===//
5525 // Non-Instruction Patterns
5526 //===----------------------------------------------------------------------===//
5527
5528 // bit_convert
5529 def : Pat<(v1i64 (bitconvert (v2i32 DPR:$src))), (v1i64 DPR:$src)>;
5530 def : Pat<(v1i64 (bitconvert (v4i16 DPR:$src))), (v1i64 DPR:$src)>;
5531 def : Pat<(v1i64 (bitconvert (v8i8  DPR:$src))), (v1i64 DPR:$src)>;
5532 def : Pat<(v1i64 (bitconvert (f64   DPR:$src))), (v1i64 DPR:$src)>;
5533 def : Pat<(v1i64 (bitconvert (v2f32 DPR:$src))), (v1i64 DPR:$src)>;
5534 def : Pat<(v2i32 (bitconvert (v1i64 DPR:$src))), (v2i32 DPR:$src)>;
5535 def : Pat<(v2i32 (bitconvert (v4i16 DPR:$src))), (v2i32 DPR:$src)>;
5536 def : Pat<(v2i32 (bitconvert (v8i8  DPR:$src))), (v2i32 DPR:$src)>;
5537 def : Pat<(v2i32 (bitconvert (f64   DPR:$src))), (v2i32 DPR:$src)>;
5538 def : Pat<(v2i32 (bitconvert (v2f32 DPR:$src))), (v2i32 DPR:$src)>;
5539 def : Pat<(v4i16 (bitconvert (v1i64 DPR:$src))), (v4i16 DPR:$src)>;
5540 def : Pat<(v4i16 (bitconvert (v2i32 DPR:$src))), (v4i16 DPR:$src)>;
5541 def : Pat<(v4i16 (bitconvert (v8i8  DPR:$src))), (v4i16 DPR:$src)>;
5542 def : Pat<(v4i16 (bitconvert (f64   DPR:$src))), (v4i16 DPR:$src)>;
5543 def : Pat<(v4i16 (bitconvert (v2f32 DPR:$src))), (v4i16 DPR:$src)>;
5544 def : Pat<(v8i8  (bitconvert (v1i64 DPR:$src))), (v8i8  DPR:$src)>;
5545 def : Pat<(v8i8  (bitconvert (v2i32 DPR:$src))), (v8i8  DPR:$src)>;
5546 def : Pat<(v8i8  (bitconvert (v4i16 DPR:$src))), (v8i8  DPR:$src)>;
5547 def : Pat<(v8i8  (bitconvert (f64   DPR:$src))), (v8i8  DPR:$src)>;
5548 def : Pat<(v8i8  (bitconvert (v2f32 DPR:$src))), (v8i8  DPR:$src)>;
5549 def : Pat<(f64   (bitconvert (v1i64 DPR:$src))), (f64   DPR:$src)>;
5550 def : Pat<(f64   (bitconvert (v2i32 DPR:$src))), (f64   DPR:$src)>;
5551 def : Pat<(f64   (bitconvert (v4i16 DPR:$src))), (f64   DPR:$src)>;
5552 def : Pat<(f64   (bitconvert (v8i8  DPR:$src))), (f64   DPR:$src)>;
5553 def : Pat<(f64   (bitconvert (v2f32 DPR:$src))), (f64   DPR:$src)>;
5554 def : Pat<(v2f32 (bitconvert (f64   DPR:$src))), (v2f32 DPR:$src)>;
5555 def : Pat<(v2f32 (bitconvert (v1i64 DPR:$src))), (v2f32 DPR:$src)>;
5556 def : Pat<(v2f32 (bitconvert (v2i32 DPR:$src))), (v2f32 DPR:$src)>;
5557 def : Pat<(v2f32 (bitconvert (v4i16 DPR:$src))), (v2f32 DPR:$src)>;
5558 def : Pat<(v2f32 (bitconvert (v8i8  DPR:$src))), (v2f32 DPR:$src)>;
5559
5560 def : Pat<(v2i64 (bitconvert (v4i32 QPR:$src))), (v2i64 QPR:$src)>;
5561 def : Pat<(v2i64 (bitconvert (v8i16 QPR:$src))), (v2i64 QPR:$src)>;
5562 def : Pat<(v2i64 (bitconvert (v16i8 QPR:$src))), (v2i64 QPR:$src)>;
5563 def : Pat<(v2i64 (bitconvert (v2f64 QPR:$src))), (v2i64 QPR:$src)>;
5564 def : Pat<(v2i64 (bitconvert (v4f32 QPR:$src))), (v2i64 QPR:$src)>;
5565 def : Pat<(v4i32 (bitconvert (v2i64 QPR:$src))), (v4i32 QPR:$src)>;
5566 def : Pat<(v4i32 (bitconvert (v8i16 QPR:$src))), (v4i32 QPR:$src)>;
5567 def : Pat<(v4i32 (bitconvert (v16i8 QPR:$src))), (v4i32 QPR:$src)>;
5568 def : Pat<(v4i32 (bitconvert (v2f64 QPR:$src))), (v4i32 QPR:$src)>;
5569 def : Pat<(v4i32 (bitconvert (v4f32 QPR:$src))), (v4i32 QPR:$src)>;
5570 def : Pat<(v8i16 (bitconvert (v2i64 QPR:$src))), (v8i16 QPR:$src)>;
5571 def : Pat<(v8i16 (bitconvert (v4i32 QPR:$src))), (v8i16 QPR:$src)>;
5572 def : Pat<(v8i16 (bitconvert (v16i8 QPR:$src))), (v8i16 QPR:$src)>;
5573 def : Pat<(v8i16 (bitconvert (v2f64 QPR:$src))), (v8i16 QPR:$src)>;
5574 def : Pat<(v8i16 (bitconvert (v4f32 QPR:$src))), (v8i16 QPR:$src)>;
5575 def : Pat<(v16i8 (bitconvert (v2i64 QPR:$src))), (v16i8 QPR:$src)>;
5576 def : Pat<(v16i8 (bitconvert (v4i32 QPR:$src))), (v16i8 QPR:$src)>;
5577 def : Pat<(v16i8 (bitconvert (v8i16 QPR:$src))), (v16i8 QPR:$src)>;
5578 def : Pat<(v16i8 (bitconvert (v2f64 QPR:$src))), (v16i8 QPR:$src)>;
5579 def : Pat<(v16i8 (bitconvert (v4f32 QPR:$src))), (v16i8 QPR:$src)>;
5580 def : Pat<(v4f32 (bitconvert (v2i64 QPR:$src))), (v4f32 QPR:$src)>;
5581 def : Pat<(v4f32 (bitconvert (v4i32 QPR:$src))), (v4f32 QPR:$src)>;
5582 def : Pat<(v4f32 (bitconvert (v8i16 QPR:$src))), (v4f32 QPR:$src)>;
5583 def : Pat<(v4f32 (bitconvert (v16i8 QPR:$src))), (v4f32 QPR:$src)>;
5584 def : Pat<(v4f32 (bitconvert (v2f64 QPR:$src))), (v4f32 QPR:$src)>;
5585 def : Pat<(v2f64 (bitconvert (v2i64 QPR:$src))), (v2f64 QPR:$src)>;
5586 def : Pat<(v2f64 (bitconvert (v4i32 QPR:$src))), (v2f64 QPR:$src)>;
5587 def : Pat<(v2f64 (bitconvert (v8i16 QPR:$src))), (v2f64 QPR:$src)>;
5588 def : Pat<(v2f64 (bitconvert (v16i8 QPR:$src))), (v2f64 QPR:$src)>;
5589 def : Pat<(v2f64 (bitconvert (v4f32 QPR:$src))), (v2f64 QPR:$src)>;
5590
5591 // Vector lengthening move with load, matching extending loads.
5592
5593 // extload, zextload and sextload for a standard lengthening load. Example:
5594 // Lengthen_Single<"8", "i16", "i8"> = Pat<(v8i16 (extloadvi8 addrmode5:$addr))
5595 //                                         (VMOVLuv8i16 (VLDRD addrmode5:$addr))>;
5596 multiclass Lengthen_Single<string DestLanes, string DestTy, string SrcTy> {
5597   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5598                     (!cast<PatFrag>("extloadv" # SrcTy) addrmode5:$addr)),
5599                   (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5600                     (VLDRD addrmode5:$addr))>;
5601   def _Z : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5602                   (!cast<PatFrag>("zextloadv" # SrcTy) addrmode5:$addr)),
5603                 (!cast<Instruction>("VMOVLuv" # DestLanes # DestTy)
5604                   (VLDRD addrmode5:$addr))>;
5605   def _S : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5606                   (!cast<PatFrag>("sextloadv" # SrcTy) addrmode5:$addr)),
5607                 (!cast<Instruction>("VMOVLsv" # DestLanes # DestTy)
5608                   (VLDRD addrmode5:$addr))>;
5609 }
5610
5611 // extload, zextload and sextload for a lengthening load which only uses
5612 // half the lanes available. Example:
5613 // Lengthen_HalfSingle<"4", "i16", "8", "i16", "i8"> =
5614 //     Pat<(v4i16 (extloadvi8 addrmode5:$addr))
5615 //         (EXTRACT_SUBREG (VMOVLuv8i16 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5616 //                                                     (VLDRS addrmode5:$addr),
5617 //                                                     ssub_0)),
5618 //                         dsub_0)>;
5619 multiclass Lengthen_HalfSingle<string DestLanes, string DestTy, string SrcTy,
5620                                string InsnLanes, string InsnTy> {
5621   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5622                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode5:$addr)),
5623        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5624          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5625          dsub_0)>;
5626   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5627                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode5:$addr)),
5628        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # InsnLanes # InsnTy)
5629          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5630          dsub_0)>;
5631   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5632                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode5:$addr)),
5633        (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # InsnLanes # InsnTy)
5634          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5635          dsub_0)>;
5636 }
5637
5638 // extload, zextload and sextload for a lengthening load followed by another
5639 // lengthening load, to quadruple the initial length.
5640 //
5641 // Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32", qsub_0> =
5642 //     Pat<(v4i32 (extloadvi8 addrmode5:$addr))
5643 //         (EXTRACT_SUBREG (VMOVLuv4i32
5644 //           (EXTRACT_SUBREG (VMOVLuv8i16 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5645 //                                                       (VLDRS addrmode5:$addr),
5646 //                                                       ssub_0)),
5647 //                           dsub_0)),
5648 //           qsub_0)>;
5649 multiclass Lengthen_Double<string DestLanes, string DestTy, string SrcTy,
5650                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
5651                            string Insn2Ty> {
5652   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5653                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode5:$addr)),
5654          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5655            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5656              (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr),
5657               ssub_0)), dsub_0))>;
5658   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5659                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode5:$addr)),
5660          (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5661            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5662              (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr),
5663               ssub_0)), dsub_0))>;
5664   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5665                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode5:$addr)),
5666          (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
5667            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
5668              (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr),
5669               ssub_0)), dsub_0))>;
5670 }
5671
5672 // extload, zextload and sextload for a lengthening load followed by another
5673 // lengthening load, to quadruple the initial length, but which ends up only
5674 // requiring half the available lanes (a 64-bit outcome instead of a 128-bit).
5675 //
5676 // Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32"> =
5677 //     Pat<(v4i32 (extloadvi8 addrmode5:$addr))
5678 //         (EXTRACT_SUBREG (VMOVLuv4i32
5679 //           (EXTRACT_SUBREG (VMOVLuv8i16 (INSERT_SUBREG (f64 (IMPLICIT_DEF)),
5680 //                                                       (VLDRS addrmode5:$addr),
5681 //                                                       ssub_0)),
5682 //                           dsub_0)),
5683 //           dsub_0)>;
5684 multiclass Lengthen_HalfDouble<string DestLanes, string DestTy, string SrcTy,
5685                            string Insn1Lanes, string Insn1Ty, string Insn2Lanes,
5686                            string Insn2Ty> {
5687   def _Any : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5688                    (!cast<PatFrag>("extloadv" # SrcTy) addrmode5:$addr)),
5689          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5690            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5691              (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr),
5692               ssub_0)), dsub_0)),
5693           dsub_0)>;
5694   def _Z   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5695                    (!cast<PatFrag>("zextloadv" # SrcTy) addrmode5:$addr)),
5696          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn2Lanes # Insn2Ty)
5697            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLuv" # Insn1Lanes # Insn1Ty)
5698              (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr),
5699               ssub_0)), dsub_0)),
5700           dsub_0)>;
5701   def _S   : Pat<(!cast<ValueType>("v" # DestLanes # DestTy)
5702                    (!cast<PatFrag>("sextloadv" # SrcTy) addrmode5:$addr)),
5703          (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn2Lanes # Insn2Ty)
5704            (EXTRACT_SUBREG (!cast<Instruction>("VMOVLsv" # Insn1Lanes # Insn1Ty)
5705              (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr),
5706               ssub_0)), dsub_0)),
5707           dsub_0)>;
5708 }
5709
5710 defm : Lengthen_Single<"8", "i16", "i8">; // v8i8 -> v8i16
5711 defm : Lengthen_Single<"4", "i32", "i16">; // v4i16 -> v4i32
5712 defm : Lengthen_Single<"2", "i64", "i32">; // v2i32 -> v2i64
5713
5714 defm : Lengthen_HalfSingle<"4", "i16", "i8", "8", "i16">; // v4i8 -> v4i16
5715 defm : Lengthen_HalfSingle<"2", "i16", "i8", "8", "i16">; // v2i8 -> v2i16
5716 defm : Lengthen_HalfSingle<"2", "i32", "i16", "4", "i32">; // v2i16 -> v2i32
5717
5718 // Double lengthening - v4i8 -> v4i16 -> v4i32
5719 defm : Lengthen_Double<"4", "i32", "i8", "8", "i16", "4", "i32">;
5720 // v2i8 -> v2i16 -> v2i32
5721 defm : Lengthen_HalfDouble<"2", "i32", "i8", "8", "i16", "4", "i32">;
5722 // v2i16 -> v2i32 -> v2i64
5723 defm : Lengthen_Double<"2", "i64", "i16", "4", "i32", "2", "i64">;
5724
5725 // Triple lengthening - v2i8 -> v2i16 -> v2i32 -> v2i64
5726 def : Pat<(v2i64 (extloadvi8 addrmode5:$addr)),
5727       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
5728          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5729          dsub_0)), dsub_0))>;
5730 def : Pat<(v2i64 (zextloadvi8 addrmode5:$addr)),
5731       (VMOVLuv2i64 (EXTRACT_SUBREG (VMOVLuv4i32 (EXTRACT_SUBREG (VMOVLuv8i16
5732          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5733          dsub_0)), dsub_0))>;
5734 def : Pat<(v2i64 (sextloadvi8 addrmode5:$addr)),
5735       (VMOVLsv2i64 (EXTRACT_SUBREG (VMOVLsv4i32 (EXTRACT_SUBREG (VMOVLsv8i16
5736          (INSERT_SUBREG (f64 (IMPLICIT_DEF)), (VLDRS addrmode5:$addr), ssub_0)),
5737          dsub_0)), dsub_0))>;
5738
5739 //===----------------------------------------------------------------------===//
5740 // Assembler aliases
5741 //
5742
5743 def : VFP2InstAlias<"fmdhr${p} $Dd, $Rn",
5744                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p)>;
5745 def : VFP2InstAlias<"fmdlr${p} $Dd, $Rn",
5746                     (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p)>;
5747
5748 // VAND/VBIC/VEOR/VORR accept but do not require a type suffix.
5749 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5750                          (VANDd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5751 defm : NEONDTAnyInstAlias<"vand${p}", "$Vd, $Vn, $Vm",
5752                          (VANDq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5753 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5754                          (VBICd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5755 defm : NEONDTAnyInstAlias<"vbic${p}", "$Vd, $Vn, $Vm",
5756                          (VBICq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5757 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5758                          (VEORd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5759 defm : NEONDTAnyInstAlias<"veor${p}", "$Vd, $Vn, $Vm",
5760                          (VEORq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5761 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5762                          (VORRd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
5763 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vd, $Vn, $Vm",
5764                          (VORRq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
5765 // ... two-operand aliases
5766 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5767                          (VANDd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5768 defm : NEONDTAnyInstAlias<"vand${p}", "$Vdn, $Vm",
5769                          (VANDq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5770 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5771                          (VEORd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5772 defm : NEONDTAnyInstAlias<"veor${p}", "$Vdn, $Vm",
5773                          (VEORq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5774 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5775                          (VORRd DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
5776 defm : NEONDTAnyInstAlias<"vorr${p}", "$Vdn, $Vm",
5777                          (VORRq QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
5778
5779 // VLD1 single-lane pseudo-instructions. These need special handling for
5780 // the lane index that an InstAlias can't handle, so we use these instead.
5781 def VLD1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr",
5782                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5783 def VLD1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr",
5784                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5785 def VLD1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr",
5786                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5787
5788 def VLD1LNdWB_fixed_Asm_8 :
5789         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr!",
5790                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5791 def VLD1LNdWB_fixed_Asm_16 :
5792         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr!",
5793                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5794 def VLD1LNdWB_fixed_Asm_32 :
5795         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr!",
5796                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5797 def VLD1LNdWB_register_Asm_8 :
5798         NEONDataTypeAsmPseudoInst<"vld1${p}", ".8", "$list, $addr, $Rm",
5799                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5800                        rGPR:$Rm, pred:$p)>;
5801 def VLD1LNdWB_register_Asm_16 :
5802         NEONDataTypeAsmPseudoInst<"vld1${p}", ".16", "$list, $addr, $Rm",
5803                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
5804                        rGPR:$Rm, pred:$p)>;
5805 def VLD1LNdWB_register_Asm_32 :
5806         NEONDataTypeAsmPseudoInst<"vld1${p}", ".32", "$list, $addr, $Rm",
5807                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
5808                        rGPR:$Rm, pred:$p)>;
5809
5810
5811 // VST1 single-lane pseudo-instructions. These need special handling for
5812 // the lane index that an InstAlias can't handle, so we use these instead.
5813 def VST1LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr",
5814                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5815 def VST1LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr",
5816                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5817 def VST1LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr",
5818                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5819
5820 def VST1LNdWB_fixed_Asm_8 :
5821         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr!",
5822                  (ins VecListOneDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5823 def VST1LNdWB_fixed_Asm_16 :
5824         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr!",
5825                  (ins VecListOneDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5826 def VST1LNdWB_fixed_Asm_32 :
5827         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr!",
5828                  (ins VecListOneDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5829 def VST1LNdWB_register_Asm_8 :
5830         NEONDataTypeAsmPseudoInst<"vst1${p}", ".8", "$list, $addr, $Rm",
5831                   (ins VecListOneDByteIndexed:$list, addrmode6:$addr,
5832                        rGPR:$Rm, pred:$p)>;
5833 def VST1LNdWB_register_Asm_16 :
5834         NEONDataTypeAsmPseudoInst<"vst1${p}", ".16", "$list, $addr, $Rm",
5835                   (ins VecListOneDHWordIndexed:$list, addrmode6:$addr,
5836                        rGPR:$Rm, pred:$p)>;
5837 def VST1LNdWB_register_Asm_32 :
5838         NEONDataTypeAsmPseudoInst<"vst1${p}", ".32", "$list, $addr, $Rm",
5839                   (ins VecListOneDWordIndexed:$list, addrmode6:$addr,
5840                        rGPR:$Rm, pred:$p)>;
5841
5842 // VLD2 single-lane pseudo-instructions. These need special handling for
5843 // the lane index that an InstAlias can't handle, so we use these instead.
5844 def VLD2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr",
5845                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5846 def VLD2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
5847                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5848 def VLD2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
5849                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5850 def VLD2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr",
5851                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5852 def VLD2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr",
5853                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5854
5855 def VLD2LNdWB_fixed_Asm_8 :
5856         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr!",
5857                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5858 def VLD2LNdWB_fixed_Asm_16 :
5859         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
5860                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5861 def VLD2LNdWB_fixed_Asm_32 :
5862         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
5863                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5864 def VLD2LNqWB_fixed_Asm_16 :
5865         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr!",
5866                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5867 def VLD2LNqWB_fixed_Asm_32 :
5868         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr!",
5869                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5870 def VLD2LNdWB_register_Asm_8 :
5871         NEONDataTypeAsmPseudoInst<"vld2${p}", ".8", "$list, $addr, $Rm",
5872                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
5873                        rGPR:$Rm, pred:$p)>;
5874 def VLD2LNdWB_register_Asm_16 :
5875         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
5876                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
5877                        rGPR:$Rm, pred:$p)>;
5878 def VLD2LNdWB_register_Asm_32 :
5879         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
5880                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
5881                        rGPR:$Rm, pred:$p)>;
5882 def VLD2LNqWB_register_Asm_16 :
5883         NEONDataTypeAsmPseudoInst<"vld2${p}", ".16", "$list, $addr, $Rm",
5884                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
5885                        rGPR:$Rm, pred:$p)>;
5886 def VLD2LNqWB_register_Asm_32 :
5887         NEONDataTypeAsmPseudoInst<"vld2${p}", ".32", "$list, $addr, $Rm",
5888                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
5889                        rGPR:$Rm, pred:$p)>;
5890
5891
5892 // VST2 single-lane pseudo-instructions. These need special handling for
5893 // the lane index that an InstAlias can't handle, so we use these instead.
5894 def VST2LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr",
5895                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5896 def VST2LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
5897                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5898 def VST2LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
5899                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5900 def VST2LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr",
5901                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5902 def VST2LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr",
5903                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5904
5905 def VST2LNdWB_fixed_Asm_8 :
5906         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr!",
5907                  (ins VecListTwoDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
5908 def VST2LNdWB_fixed_Asm_16 :
5909         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
5910                  (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5911 def VST2LNdWB_fixed_Asm_32 :
5912         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
5913                  (ins VecListTwoDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5914 def VST2LNqWB_fixed_Asm_16 :
5915         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16", "$list, $addr!",
5916                  (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5917 def VST2LNqWB_fixed_Asm_32 :
5918         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr!",
5919                  (ins VecListTwoQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
5920 def VST2LNdWB_register_Asm_8 :
5921         NEONDataTypeAsmPseudoInst<"vst2${p}", ".8", "$list, $addr, $Rm",
5922                   (ins VecListTwoDByteIndexed:$list, addrmode6:$addr,
5923                        rGPR:$Rm, pred:$p)>;
5924 def VST2LNdWB_register_Asm_16 :
5925         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
5926                   (ins VecListTwoDHWordIndexed:$list, addrmode6:$addr,
5927                        rGPR:$Rm, pred:$p)>;
5928 def VST2LNdWB_register_Asm_32 :
5929         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
5930                   (ins VecListTwoDWordIndexed:$list, addrmode6:$addr,
5931                        rGPR:$Rm, pred:$p)>;
5932 def VST2LNqWB_register_Asm_16 :
5933         NEONDataTypeAsmPseudoInst<"vst2${p}", ".16","$list, $addr, $Rm",
5934                   (ins VecListTwoQHWordIndexed:$list, addrmode6:$addr,
5935                        rGPR:$Rm, pred:$p)>;
5936 def VST2LNqWB_register_Asm_32 :
5937         NEONDataTypeAsmPseudoInst<"vst2${p}", ".32", "$list, $addr, $Rm",
5938                   (ins VecListTwoQWordIndexed:$list, addrmode6:$addr,
5939                        rGPR:$Rm, pred:$p)>;
5940
5941 // VLD3 all-lanes pseudo-instructions. These need special handling for
5942 // the lane index that an InstAlias can't handle, so we use these instead.
5943 def VLD3DUPdAsm_8  : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
5944                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
5945 def VLD3DUPdAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
5946                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
5947 def VLD3DUPdAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
5948                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
5949 def VLD3DUPqAsm_8  : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
5950                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
5951 def VLD3DUPqAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
5952                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
5953 def VLD3DUPqAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
5954                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
5955
5956 def VLD3DUPdWB_fixed_Asm_8 :
5957         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
5958                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
5959 def VLD3DUPdWB_fixed_Asm_16 :
5960         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
5961                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
5962 def VLD3DUPdWB_fixed_Asm_32 :
5963         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
5964                (ins VecListThreeDAllLanes:$list, addrmode6:$addr, pred:$p)>;
5965 def VLD3DUPqWB_fixed_Asm_8 :
5966         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
5967                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
5968 def VLD3DUPqWB_fixed_Asm_16 :
5969         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
5970                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
5971 def VLD3DUPqWB_fixed_Asm_32 :
5972         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
5973                (ins VecListThreeQAllLanes:$list, addrmode6:$addr, pred:$p)>;
5974 def VLD3DUPdWB_register_Asm_8 :
5975         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
5976                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
5977                        rGPR:$Rm, pred:$p)>;
5978 def VLD3DUPdWB_register_Asm_16 :
5979         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
5980                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
5981                        rGPR:$Rm, pred:$p)>;
5982 def VLD3DUPdWB_register_Asm_32 :
5983         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
5984                   (ins VecListThreeDAllLanes:$list, addrmode6:$addr,
5985                        rGPR:$Rm, pred:$p)>;
5986 def VLD3DUPqWB_register_Asm_8 :
5987         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
5988                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
5989                        rGPR:$Rm, pred:$p)>;
5990 def VLD3DUPqWB_register_Asm_16 :
5991         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
5992                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
5993                        rGPR:$Rm, pred:$p)>;
5994 def VLD3DUPqWB_register_Asm_32 :
5995         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
5996                   (ins VecListThreeQAllLanes:$list, addrmode6:$addr,
5997                        rGPR:$Rm, pred:$p)>;
5998
5999
6000 // VLD3 single-lane pseudo-instructions. These need special handling for
6001 // the lane index that an InstAlias can't handle, so we use these instead.
6002 def VLD3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6003                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6004 def VLD3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6005                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6006 def VLD3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6007                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6008 def VLD3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6009                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6010 def VLD3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6011                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6012
6013 def VLD3LNdWB_fixed_Asm_8 :
6014         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6015                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6016 def VLD3LNdWB_fixed_Asm_16 :
6017         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6018                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6019 def VLD3LNdWB_fixed_Asm_32 :
6020         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6021                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6022 def VLD3LNqWB_fixed_Asm_16 :
6023         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6024                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6025 def VLD3LNqWB_fixed_Asm_32 :
6026         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6027                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6028 def VLD3LNdWB_register_Asm_8 :
6029         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6030                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6031                        rGPR:$Rm, pred:$p)>;
6032 def VLD3LNdWB_register_Asm_16 :
6033         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6034                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6035                        rGPR:$Rm, pred:$p)>;
6036 def VLD3LNdWB_register_Asm_32 :
6037         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6038                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6039                        rGPR:$Rm, pred:$p)>;
6040 def VLD3LNqWB_register_Asm_16 :
6041         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6042                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6043                        rGPR:$Rm, pred:$p)>;
6044 def VLD3LNqWB_register_Asm_32 :
6045         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6046                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6047                        rGPR:$Rm, pred:$p)>;
6048
6049 // VLD3 multiple structure pseudo-instructions. These need special handling for
6050 // the vector operands that the normal instructions don't yet model.
6051 // FIXME: Remove these when the register classes and instructions are updated.
6052 def VLD3dAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6053                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6054 def VLD3dAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6055                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6056 def VLD3dAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6057                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6058 def VLD3qAsm_8 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr",
6059                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6060 def VLD3qAsm_16 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr",
6061                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6062 def VLD3qAsm_32 : NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr",
6063                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6064
6065 def VLD3dWB_fixed_Asm_8 :
6066         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6067                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6068 def VLD3dWB_fixed_Asm_16 :
6069         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6070                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6071 def VLD3dWB_fixed_Asm_32 :
6072         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6073                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6074 def VLD3qWB_fixed_Asm_8 :
6075         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr!",
6076                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6077 def VLD3qWB_fixed_Asm_16 :
6078         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr!",
6079                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6080 def VLD3qWB_fixed_Asm_32 :
6081         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr!",
6082                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6083 def VLD3dWB_register_Asm_8 :
6084         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6085                   (ins VecListThreeD:$list, addrmode6:$addr,
6086                        rGPR:$Rm, pred:$p)>;
6087 def VLD3dWB_register_Asm_16 :
6088         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6089                   (ins VecListThreeD:$list, addrmode6:$addr,
6090                        rGPR:$Rm, pred:$p)>;
6091 def VLD3dWB_register_Asm_32 :
6092         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6093                   (ins VecListThreeD:$list, addrmode6:$addr,
6094                        rGPR:$Rm, pred:$p)>;
6095 def VLD3qWB_register_Asm_8 :
6096         NEONDataTypeAsmPseudoInst<"vld3${p}", ".8", "$list, $addr, $Rm",
6097                   (ins VecListThreeQ:$list, addrmode6:$addr,
6098                        rGPR:$Rm, pred:$p)>;
6099 def VLD3qWB_register_Asm_16 :
6100         NEONDataTypeAsmPseudoInst<"vld3${p}", ".16", "$list, $addr, $Rm",
6101                   (ins VecListThreeQ:$list, addrmode6:$addr,
6102                        rGPR:$Rm, pred:$p)>;
6103 def VLD3qWB_register_Asm_32 :
6104         NEONDataTypeAsmPseudoInst<"vld3${p}", ".32", "$list, $addr, $Rm",
6105                   (ins VecListThreeQ:$list, addrmode6:$addr,
6106                        rGPR:$Rm, pred:$p)>;
6107
6108 // VST3 single-lane pseudo-instructions. These need special handling for
6109 // the lane index that an InstAlias can't handle, so we use these instead.
6110 def VST3LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6111                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6112 def VST3LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6113                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6114 def VST3LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6115                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6116 def VST3LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6117                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6118 def VST3LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6119                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6120
6121 def VST3LNdWB_fixed_Asm_8 :
6122         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6123                (ins VecListThreeDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6124 def VST3LNdWB_fixed_Asm_16 :
6125         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6126                (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6127 def VST3LNdWB_fixed_Asm_32 :
6128         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6129                (ins VecListThreeDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6130 def VST3LNqWB_fixed_Asm_16 :
6131         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6132                (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6133 def VST3LNqWB_fixed_Asm_32 :
6134         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6135                (ins VecListThreeQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6136 def VST3LNdWB_register_Asm_8 :
6137         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6138                   (ins VecListThreeDByteIndexed:$list, addrmode6:$addr,
6139                        rGPR:$Rm, pred:$p)>;
6140 def VST3LNdWB_register_Asm_16 :
6141         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6142                   (ins VecListThreeDHWordIndexed:$list, addrmode6:$addr,
6143                        rGPR:$Rm, pred:$p)>;
6144 def VST3LNdWB_register_Asm_32 :
6145         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6146                   (ins VecListThreeDWordIndexed:$list, addrmode6:$addr,
6147                        rGPR:$Rm, pred:$p)>;
6148 def VST3LNqWB_register_Asm_16 :
6149         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6150                   (ins VecListThreeQHWordIndexed:$list, addrmode6:$addr,
6151                        rGPR:$Rm, pred:$p)>;
6152 def VST3LNqWB_register_Asm_32 :
6153         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6154                   (ins VecListThreeQWordIndexed:$list, addrmode6:$addr,
6155                        rGPR:$Rm, pred:$p)>;
6156
6157
6158 // VST3 multiple structure pseudo-instructions. These need special handling for
6159 // the vector operands that the normal instructions don't yet model.
6160 // FIXME: Remove these when the register classes and instructions are updated.
6161 def VST3dAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6162                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6163 def VST3dAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6164                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6165 def VST3dAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6166                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6167 def VST3qAsm_8 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr",
6168                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6169 def VST3qAsm_16 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr",
6170                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6171 def VST3qAsm_32 : NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr",
6172                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6173
6174 def VST3dWB_fixed_Asm_8 :
6175         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6176                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6177 def VST3dWB_fixed_Asm_16 :
6178         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6179                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6180 def VST3dWB_fixed_Asm_32 :
6181         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6182                (ins VecListThreeD:$list, addrmode6:$addr, pred:$p)>;
6183 def VST3qWB_fixed_Asm_8 :
6184         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr!",
6185                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6186 def VST3qWB_fixed_Asm_16 :
6187         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr!",
6188                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6189 def VST3qWB_fixed_Asm_32 :
6190         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr!",
6191                (ins VecListThreeQ:$list, addrmode6:$addr, pred:$p)>;
6192 def VST3dWB_register_Asm_8 :
6193         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6194                   (ins VecListThreeD:$list, addrmode6:$addr,
6195                        rGPR:$Rm, pred:$p)>;
6196 def VST3dWB_register_Asm_16 :
6197         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6198                   (ins VecListThreeD:$list, addrmode6:$addr,
6199                        rGPR:$Rm, pred:$p)>;
6200 def VST3dWB_register_Asm_32 :
6201         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6202                   (ins VecListThreeD:$list, addrmode6:$addr,
6203                        rGPR:$Rm, pred:$p)>;
6204 def VST3qWB_register_Asm_8 :
6205         NEONDataTypeAsmPseudoInst<"vst3${p}", ".8", "$list, $addr, $Rm",
6206                   (ins VecListThreeQ:$list, addrmode6:$addr,
6207                        rGPR:$Rm, pred:$p)>;
6208 def VST3qWB_register_Asm_16 :
6209         NEONDataTypeAsmPseudoInst<"vst3${p}", ".16", "$list, $addr, $Rm",
6210                   (ins VecListThreeQ:$list, addrmode6:$addr,
6211                        rGPR:$Rm, pred:$p)>;
6212 def VST3qWB_register_Asm_32 :
6213         NEONDataTypeAsmPseudoInst<"vst3${p}", ".32", "$list, $addr, $Rm",
6214                   (ins VecListThreeQ:$list, addrmode6:$addr,
6215                        rGPR:$Rm, pred:$p)>;
6216
6217 // VLD4 all-lanes pseudo-instructions. These need special handling for
6218 // the lane index that an InstAlias can't handle, so we use these instead.
6219 def VLD4DUPdAsm_8  : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6220                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6221 def VLD4DUPdAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6222                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6223 def VLD4DUPdAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6224                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6225 def VLD4DUPqAsm_8  : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6226                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6227 def VLD4DUPqAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6228                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6229 def VLD4DUPqAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6230                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6231
6232 def VLD4DUPdWB_fixed_Asm_8 :
6233         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6234                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6235 def VLD4DUPdWB_fixed_Asm_16 :
6236         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6237                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6238 def VLD4DUPdWB_fixed_Asm_32 :
6239         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6240                (ins VecListFourDAllLanes:$list, addrmode6:$addr, pred:$p)>;
6241 def VLD4DUPqWB_fixed_Asm_8 :
6242         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6243                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6244 def VLD4DUPqWB_fixed_Asm_16 :
6245         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6246                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6247 def VLD4DUPqWB_fixed_Asm_32 :
6248         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6249                (ins VecListFourQAllLanes:$list, addrmode6:$addr, pred:$p)>;
6250 def VLD4DUPdWB_register_Asm_8 :
6251         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6252                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6253                        rGPR:$Rm, pred:$p)>;
6254 def VLD4DUPdWB_register_Asm_16 :
6255         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6256                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6257                        rGPR:$Rm, pred:$p)>;
6258 def VLD4DUPdWB_register_Asm_32 :
6259         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6260                   (ins VecListFourDAllLanes:$list, addrmode6:$addr,
6261                        rGPR:$Rm, pred:$p)>;
6262 def VLD4DUPqWB_register_Asm_8 :
6263         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6264                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6265                        rGPR:$Rm, pred:$p)>;
6266 def VLD4DUPqWB_register_Asm_16 :
6267         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6268                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6269                        rGPR:$Rm, pred:$p)>;
6270 def VLD4DUPqWB_register_Asm_32 :
6271         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6272                   (ins VecListFourQAllLanes:$list, addrmode6:$addr,
6273                        rGPR:$Rm, pred:$p)>;
6274
6275
6276 // VLD4 single-lane pseudo-instructions. These need special handling for
6277 // the lane index that an InstAlias can't handle, so we use these instead.
6278 def VLD4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6279                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6280 def VLD4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6281                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6282 def VLD4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6283                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6284 def VLD4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6285                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6286 def VLD4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6287                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6288
6289 def VLD4LNdWB_fixed_Asm_8 :
6290         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6291                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6292 def VLD4LNdWB_fixed_Asm_16 :
6293         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6294                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6295 def VLD4LNdWB_fixed_Asm_32 :
6296         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6297                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6298 def VLD4LNqWB_fixed_Asm_16 :
6299         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6300                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6301 def VLD4LNqWB_fixed_Asm_32 :
6302         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6303                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6304 def VLD4LNdWB_register_Asm_8 :
6305         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6306                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6307                        rGPR:$Rm, pred:$p)>;
6308 def VLD4LNdWB_register_Asm_16 :
6309         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6310                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6311                        rGPR:$Rm, pred:$p)>;
6312 def VLD4LNdWB_register_Asm_32 :
6313         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6314                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6315                        rGPR:$Rm, pred:$p)>;
6316 def VLD4LNqWB_register_Asm_16 :
6317         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6318                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6319                        rGPR:$Rm, pred:$p)>;
6320 def VLD4LNqWB_register_Asm_32 :
6321         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6322                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6323                        rGPR:$Rm, pred:$p)>;
6324
6325
6326
6327 // VLD4 multiple structure pseudo-instructions. These need special handling for
6328 // the vector operands that the normal instructions don't yet model.
6329 // FIXME: Remove these when the register classes and instructions are updated.
6330 def VLD4dAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6331                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6332 def VLD4dAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6333                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6334 def VLD4dAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6335                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6336 def VLD4qAsm_8 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr",
6337                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6338 def VLD4qAsm_16 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr",
6339                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6340 def VLD4qAsm_32 : NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr",
6341                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6342
6343 def VLD4dWB_fixed_Asm_8 :
6344         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6345                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6346 def VLD4dWB_fixed_Asm_16 :
6347         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6348                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6349 def VLD4dWB_fixed_Asm_32 :
6350         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6351                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6352 def VLD4qWB_fixed_Asm_8 :
6353         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr!",
6354                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6355 def VLD4qWB_fixed_Asm_16 :
6356         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr!",
6357                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6358 def VLD4qWB_fixed_Asm_32 :
6359         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr!",
6360                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6361 def VLD4dWB_register_Asm_8 :
6362         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6363                   (ins VecListFourD:$list, addrmode6:$addr,
6364                        rGPR:$Rm, pred:$p)>;
6365 def VLD4dWB_register_Asm_16 :
6366         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6367                   (ins VecListFourD:$list, addrmode6:$addr,
6368                        rGPR:$Rm, pred:$p)>;
6369 def VLD4dWB_register_Asm_32 :
6370         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6371                   (ins VecListFourD:$list, addrmode6:$addr,
6372                        rGPR:$Rm, pred:$p)>;
6373 def VLD4qWB_register_Asm_8 :
6374         NEONDataTypeAsmPseudoInst<"vld4${p}", ".8", "$list, $addr, $Rm",
6375                   (ins VecListFourQ:$list, addrmode6:$addr,
6376                        rGPR:$Rm, pred:$p)>;
6377 def VLD4qWB_register_Asm_16 :
6378         NEONDataTypeAsmPseudoInst<"vld4${p}", ".16", "$list, $addr, $Rm",
6379                   (ins VecListFourQ:$list, addrmode6:$addr,
6380                        rGPR:$Rm, pred:$p)>;
6381 def VLD4qWB_register_Asm_32 :
6382         NEONDataTypeAsmPseudoInst<"vld4${p}", ".32", "$list, $addr, $Rm",
6383                   (ins VecListFourQ:$list, addrmode6:$addr,
6384                        rGPR:$Rm, pred:$p)>;
6385
6386 // VST4 single-lane pseudo-instructions. These need special handling for
6387 // the lane index that an InstAlias can't handle, so we use these instead.
6388 def VST4LNdAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6389                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6390 def VST4LNdAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6391                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6392 def VST4LNdAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6393                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6394 def VST4LNqAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6395                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6396 def VST4LNqAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6397                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6398
6399 def VST4LNdWB_fixed_Asm_8 :
6400         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6401                (ins VecListFourDByteIndexed:$list, addrmode6:$addr, pred:$p)>;
6402 def VST4LNdWB_fixed_Asm_16 :
6403         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6404                (ins VecListFourDHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6405 def VST4LNdWB_fixed_Asm_32 :
6406         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6407                (ins VecListFourDWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6408 def VST4LNqWB_fixed_Asm_16 :
6409         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6410                (ins VecListFourQHWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6411 def VST4LNqWB_fixed_Asm_32 :
6412         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6413                (ins VecListFourQWordIndexed:$list, addrmode6:$addr, pred:$p)>;
6414 def VST4LNdWB_register_Asm_8 :
6415         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6416                   (ins VecListFourDByteIndexed:$list, addrmode6:$addr,
6417                        rGPR:$Rm, pred:$p)>;
6418 def VST4LNdWB_register_Asm_16 :
6419         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6420                   (ins VecListFourDHWordIndexed:$list, addrmode6:$addr,
6421                        rGPR:$Rm, pred:$p)>;
6422 def VST4LNdWB_register_Asm_32 :
6423         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6424                   (ins VecListFourDWordIndexed:$list, addrmode6:$addr,
6425                        rGPR:$Rm, pred:$p)>;
6426 def VST4LNqWB_register_Asm_16 :
6427         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6428                   (ins VecListFourQHWordIndexed:$list, addrmode6:$addr,
6429                        rGPR:$Rm, pred:$p)>;
6430 def VST4LNqWB_register_Asm_32 :
6431         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6432                   (ins VecListFourQWordIndexed:$list, addrmode6:$addr,
6433                        rGPR:$Rm, pred:$p)>;
6434
6435
6436 // VST4 multiple structure pseudo-instructions. These need special handling for
6437 // the vector operands that the normal instructions don't yet model.
6438 // FIXME: Remove these when the register classes and instructions are updated.
6439 def VST4dAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6440                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6441 def VST4dAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6442                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6443 def VST4dAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6444                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6445 def VST4qAsm_8 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr",
6446                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6447 def VST4qAsm_16 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr",
6448                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6449 def VST4qAsm_32 : NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr",
6450                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6451
6452 def VST4dWB_fixed_Asm_8 :
6453         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6454                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6455 def VST4dWB_fixed_Asm_16 :
6456         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6457                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6458 def VST4dWB_fixed_Asm_32 :
6459         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6460                (ins VecListFourD:$list, addrmode6:$addr, pred:$p)>;
6461 def VST4qWB_fixed_Asm_8 :
6462         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr!",
6463                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6464 def VST4qWB_fixed_Asm_16 :
6465         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr!",
6466                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6467 def VST4qWB_fixed_Asm_32 :
6468         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr!",
6469                (ins VecListFourQ:$list, addrmode6:$addr, pred:$p)>;
6470 def VST4dWB_register_Asm_8 :
6471         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6472                   (ins VecListFourD:$list, addrmode6:$addr,
6473                        rGPR:$Rm, pred:$p)>;
6474 def VST4dWB_register_Asm_16 :
6475         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6476                   (ins VecListFourD:$list, addrmode6:$addr,
6477                        rGPR:$Rm, pred:$p)>;
6478 def VST4dWB_register_Asm_32 :
6479         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6480                   (ins VecListFourD:$list, addrmode6:$addr,
6481                        rGPR:$Rm, pred:$p)>;
6482 def VST4qWB_register_Asm_8 :
6483         NEONDataTypeAsmPseudoInst<"vst4${p}", ".8", "$list, $addr, $Rm",
6484                   (ins VecListFourQ:$list, addrmode6:$addr,
6485                        rGPR:$Rm, pred:$p)>;
6486 def VST4qWB_register_Asm_16 :
6487         NEONDataTypeAsmPseudoInst<"vst4${p}", ".16", "$list, $addr, $Rm",
6488                   (ins VecListFourQ:$list, addrmode6:$addr,
6489                        rGPR:$Rm, pred:$p)>;
6490 def VST4qWB_register_Asm_32 :
6491         NEONDataTypeAsmPseudoInst<"vst4${p}", ".32", "$list, $addr, $Rm",
6492                   (ins VecListFourQ:$list, addrmode6:$addr,
6493                        rGPR:$Rm, pred:$p)>;
6494
6495 // VMOV takes an optional datatype suffix
6496 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6497                          (VORRd DPR:$Vd, DPR:$Vm, DPR:$Vm, pred:$p)>;
6498 defm : NEONDTAnyInstAlias<"vmov${p}", "$Vd, $Vm",
6499                          (VORRq QPR:$Vd, QPR:$Vm, QPR:$Vm, pred:$p)>;
6500
6501 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6502 // D-register versions.
6503 def : NEONInstAlias<"vcle${p}.s8 $Dd, $Dn, $Dm",
6504                     (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6505 def : NEONInstAlias<"vcle${p}.s16 $Dd, $Dn, $Dm",
6506                     (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6507 def : NEONInstAlias<"vcle${p}.s32 $Dd, $Dn, $Dm",
6508                     (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6509 def : NEONInstAlias<"vcle${p}.u8 $Dd, $Dn, $Dm",
6510                     (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6511 def : NEONInstAlias<"vcle${p}.u16 $Dd, $Dn, $Dm",
6512                     (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6513 def : NEONInstAlias<"vcle${p}.u32 $Dd, $Dn, $Dm",
6514                     (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6515 def : NEONInstAlias<"vcle${p}.f32 $Dd, $Dn, $Dm",
6516                     (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6517 // Q-register versions.
6518 def : NEONInstAlias<"vcle${p}.s8 $Qd, $Qn, $Qm",
6519                     (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6520 def : NEONInstAlias<"vcle${p}.s16 $Qd, $Qn, $Qm",
6521                     (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6522 def : NEONInstAlias<"vcle${p}.s32 $Qd, $Qn, $Qm",
6523                     (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6524 def : NEONInstAlias<"vcle${p}.u8 $Qd, $Qn, $Qm",
6525                     (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6526 def : NEONInstAlias<"vcle${p}.u16 $Qd, $Qn, $Qm",
6527                     (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6528 def : NEONInstAlias<"vcle${p}.u32 $Qd, $Qn, $Qm",
6529                     (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6530 def : NEONInstAlias<"vcle${p}.f32 $Qd, $Qn, $Qm",
6531                     (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6532
6533 // VCLT (register) is an assembler alias for VCGT w/ the operands reversed.
6534 // D-register versions.
6535 def : NEONInstAlias<"vclt${p}.s8 $Dd, $Dn, $Dm",
6536                     (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6537 def : NEONInstAlias<"vclt${p}.s16 $Dd, $Dn, $Dm",
6538                     (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6539 def : NEONInstAlias<"vclt${p}.s32 $Dd, $Dn, $Dm",
6540                     (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6541 def : NEONInstAlias<"vclt${p}.u8 $Dd, $Dn, $Dm",
6542                     (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6543 def : NEONInstAlias<"vclt${p}.u16 $Dd, $Dn, $Dm",
6544                     (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6545 def : NEONInstAlias<"vclt${p}.u32 $Dd, $Dn, $Dm",
6546                     (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6547 def : NEONInstAlias<"vclt${p}.f32 $Dd, $Dn, $Dm",
6548                     (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p)>;
6549 // Q-register versions.
6550 def : NEONInstAlias<"vclt${p}.s8 $Qd, $Qn, $Qm",
6551                     (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6552 def : NEONInstAlias<"vclt${p}.s16 $Qd, $Qn, $Qm",
6553                     (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6554 def : NEONInstAlias<"vclt${p}.s32 $Qd, $Qn, $Qm",
6555                     (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6556 def : NEONInstAlias<"vclt${p}.u8 $Qd, $Qn, $Qm",
6557                     (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6558 def : NEONInstAlias<"vclt${p}.u16 $Qd, $Qn, $Qm",
6559                     (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6560 def : NEONInstAlias<"vclt${p}.u32 $Qd, $Qn, $Qm",
6561                     (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6562 def : NEONInstAlias<"vclt${p}.f32 $Qd, $Qn, $Qm",
6563                     (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p)>;
6564
6565 // Two-operand variants for VQDMULH
6566 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
6567                     (VQDMULHv4i16 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6568 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
6569                     (VQDMULHv2i32 DPR:$Vdn, DPR:$Vdn, DPR:$Vm, pred:$p)>;
6570
6571 def : NEONInstAlias<"vqdmulh${p}.s16 $Vdn, $Vm",
6572                     (VQDMULHv8i16 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6573 def : NEONInstAlias<"vqdmulh${p}.s32 $Vdn, $Vm",
6574                     (VQDMULHv4i32 QPR:$Vdn, QPR:$Vdn, QPR:$Vm, pred:$p)>;
6575
6576 // Two-operand variants for VSRA.
6577     // Signed.
6578 def : NEONInstAlias<"vsra${p}.s8 $Vdm, $imm",
6579                     (VSRAsv8i8 DPR:$Vdm, DPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6580 def : NEONInstAlias<"vsra${p}.s16 $Vdm, $imm",
6581                     (VSRAsv4i16 DPR:$Vdm, DPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6582 def : NEONInstAlias<"vsra${p}.s32 $Vdm, $imm",
6583                     (VSRAsv2i32 DPR:$Vdm, DPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6584 def : NEONInstAlias<"vsra${p}.s64 $Vdm, $imm",
6585                     (VSRAsv1i64 DPR:$Vdm, DPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6586
6587 def : NEONInstAlias<"vsra${p}.s8 $Vdm, $imm",
6588                     (VSRAsv16i8 QPR:$Vdm, QPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6589 def : NEONInstAlias<"vsra${p}.s16 $Vdm, $imm",
6590                     (VSRAsv8i16 QPR:$Vdm, QPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6591 def : NEONInstAlias<"vsra${p}.s32 $Vdm, $imm",
6592                     (VSRAsv4i32 QPR:$Vdm, QPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6593 def : NEONInstAlias<"vsra${p}.s64 $Vdm, $imm",
6594                     (VSRAsv2i64 QPR:$Vdm, QPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6595
6596     // Unsigned.
6597 def : NEONInstAlias<"vsra${p}.u8 $Vdm, $imm",
6598                     (VSRAuv8i8 DPR:$Vdm, DPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6599 def : NEONInstAlias<"vsra${p}.u16 $Vdm, $imm",
6600                     (VSRAuv4i16 DPR:$Vdm, DPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6601 def : NEONInstAlias<"vsra${p}.u32 $Vdm, $imm",
6602                     (VSRAuv2i32 DPR:$Vdm, DPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6603 def : NEONInstAlias<"vsra${p}.u64 $Vdm, $imm",
6604                     (VSRAuv1i64 DPR:$Vdm, DPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6605
6606 def : NEONInstAlias<"vsra${p}.u8 $Vdm, $imm",
6607                     (VSRAuv16i8 QPR:$Vdm, QPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6608 def : NEONInstAlias<"vsra${p}.u16 $Vdm, $imm",
6609                     (VSRAuv8i16 QPR:$Vdm, QPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6610 def : NEONInstAlias<"vsra${p}.u32 $Vdm, $imm",
6611                     (VSRAuv4i32 QPR:$Vdm, QPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6612 def : NEONInstAlias<"vsra${p}.u64 $Vdm, $imm",
6613                     (VSRAuv2i64 QPR:$Vdm, QPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6614
6615 // Two-operand variants for VSRI.
6616 def : NEONInstAlias<"vsri${p}.8 $Vdm, $imm",
6617                     (VSRIv8i8 DPR:$Vdm, DPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6618 def : NEONInstAlias<"vsri${p}.16 $Vdm, $imm",
6619                     (VSRIv4i16 DPR:$Vdm, DPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6620 def : NEONInstAlias<"vsri${p}.32 $Vdm, $imm",
6621                     (VSRIv2i32 DPR:$Vdm, DPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6622 def : NEONInstAlias<"vsri${p}.64 $Vdm, $imm",
6623                     (VSRIv1i64 DPR:$Vdm, DPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6624
6625 def : NEONInstAlias<"vsri${p}.8 $Vdm, $imm",
6626                     (VSRIv16i8 QPR:$Vdm, QPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6627 def : NEONInstAlias<"vsri${p}.16 $Vdm, $imm",
6628                     (VSRIv8i16 QPR:$Vdm, QPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6629 def : NEONInstAlias<"vsri${p}.32 $Vdm, $imm",
6630                     (VSRIv4i32 QPR:$Vdm, QPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6631 def : NEONInstAlias<"vsri${p}.64 $Vdm, $imm",
6632                     (VSRIv2i64 QPR:$Vdm, QPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6633
6634 // Two-operand variants for VSLI.
6635 def : NEONInstAlias<"vsli${p}.8 $Vdm, $imm",
6636                     (VSLIv8i8 DPR:$Vdm, DPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6637 def : NEONInstAlias<"vsli${p}.16 $Vdm, $imm",
6638                     (VSLIv4i16 DPR:$Vdm, DPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6639 def : NEONInstAlias<"vsli${p}.32 $Vdm, $imm",
6640                     (VSLIv2i32 DPR:$Vdm, DPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6641 def : NEONInstAlias<"vsli${p}.64 $Vdm, $imm",
6642                     (VSLIv1i64 DPR:$Vdm, DPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6643
6644 def : NEONInstAlias<"vsli${p}.8 $Vdm, $imm",
6645                     (VSLIv16i8 QPR:$Vdm, QPR:$Vdm, shr_imm8:$imm, pred:$p)>;
6646 def : NEONInstAlias<"vsli${p}.16 $Vdm, $imm",
6647                     (VSLIv8i16 QPR:$Vdm, QPR:$Vdm, shr_imm16:$imm, pred:$p)>;
6648 def : NEONInstAlias<"vsli${p}.32 $Vdm, $imm",
6649                     (VSLIv4i32 QPR:$Vdm, QPR:$Vdm, shr_imm32:$imm, pred:$p)>;
6650 def : NEONInstAlias<"vsli${p}.64 $Vdm, $imm",
6651                     (VSLIv2i64 QPR:$Vdm, QPR:$Vdm, shr_imm64:$imm, pred:$p)>;
6652
6653 // VSWP allows, but does not require, a type suffix.
6654 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6655                          (VSWPd DPR:$Vd, DPR:$Vm, pred:$p)>;
6656 defm : NEONDTAnyInstAlias<"vswp${p}", "$Vd, $Vm",
6657                          (VSWPq QPR:$Vd, QPR:$Vm, pred:$p)>;
6658
6659 // VBIF, VBIT, and VBSL allow, but do not require, a type suffix.
6660 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6661                          (VBIFd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6662 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6663                          (VBITd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6664 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6665                          (VBSLd DPR:$Vd, DPR:$Vn, DPR:$Vm, pred:$p)>;
6666 defm : NEONDTAnyInstAlias<"vbif${p}", "$Vd, $Vn, $Vm",
6667                          (VBIFq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6668 defm : NEONDTAnyInstAlias<"vbit${p}", "$Vd, $Vn, $Vm",
6669                          (VBITq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6670 defm : NEONDTAnyInstAlias<"vbsl${p}", "$Vd, $Vn, $Vm",
6671                          (VBSLq QPR:$Vd, QPR:$Vn, QPR:$Vm, pred:$p)>;
6672
6673 // "vmov Rd, #-imm" can be handled via "vmvn".
6674 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6675                     (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6676 def : NEONInstAlias<"vmov${p}.i32 $Vd, $imm",
6677                     (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6678 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6679                     (VMOVv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6680 def : NEONInstAlias<"vmvn${p}.i32 $Vd, $imm",
6681                     (VMOVv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p)>;
6682
6683 // 'gas' compatibility aliases for quad-word instructions. Strictly speaking,
6684 // these should restrict to just the Q register variants, but the register
6685 // classes are enough to match correctly regardless, so we keep it simple
6686 // and just use MnemonicAlias.
6687 def : NEONMnemonicAlias<"vbicq", "vbic">;
6688 def : NEONMnemonicAlias<"vandq", "vand">;
6689 def : NEONMnemonicAlias<"veorq", "veor">;
6690 def : NEONMnemonicAlias<"vorrq", "vorr">;
6691
6692 def : NEONMnemonicAlias<"vmovq", "vmov">;
6693 def : NEONMnemonicAlias<"vmvnq", "vmvn">;
6694 // Explicit versions for floating point so that the FPImm variants get
6695 // handled early. The parser gets confused otherwise.
6696 def : NEONMnemonicAlias<"vmovq.f32", "vmov.f32">;
6697 def : NEONMnemonicAlias<"vmovq.f64", "vmov.f64">;
6698
6699 def : NEONMnemonicAlias<"vaddq", "vadd">;
6700 def : NEONMnemonicAlias<"vsubq", "vsub">;
6701
6702 def : NEONMnemonicAlias<"vminq", "vmin">;
6703 def : NEONMnemonicAlias<"vmaxq", "vmax">;
6704
6705 def : NEONMnemonicAlias<"vmulq", "vmul">;
6706
6707 def : NEONMnemonicAlias<"vabsq", "vabs">;
6708
6709 def : NEONMnemonicAlias<"vshlq", "vshl">;
6710 def : NEONMnemonicAlias<"vshrq", "vshr">;
6711
6712 def : NEONMnemonicAlias<"vcvtq", "vcvt">;
6713
6714 def : NEONMnemonicAlias<"vcleq", "vcle">;
6715 def : NEONMnemonicAlias<"vceqq", "vceq">;
6716
6717 def : NEONMnemonicAlias<"vzipq", "vzip">;
6718 def : NEONMnemonicAlias<"vswpq", "vswp">;
6719
6720 def : NEONMnemonicAlias<"vrecpeq.f32", "vrecpe.f32">;
6721 def : NEONMnemonicAlias<"vrecpeq.u32", "vrecpe.u32">;
6722
6723
6724 // Alias for loading floating point immediates that aren't representable
6725 // using the vmov.f32 encoding but the bitpattern is representable using
6726 // the .i32 encoding.
6727 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6728                      (VMOVv4i32 QPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;
6729 def : NEONInstAlias<"vmov${p}.f32 $Vd, $imm",
6730                      (VMOVv2i32 DPR:$Vd, nImmVMOVI32:$imm, pred:$p)>;