lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  99 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 100
 101 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 102                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 103 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 104                               [SDNPHasChain, SDNPSideEffect,
 105                                SDNPOptInGlue, SDNPOutGlue]>;
 106 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 107                                 SDT_ARMStructByVal,
 108                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 109                                  SDNPMayStore, SDNPMayLoad]>;
 110
 111 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 112                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 113                                SDNPVariadic]>;
 114 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 115                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 116                                SDNPVariadic]>;
 117 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 118                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                SDNPVariadic]>;
 120
 121 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 122                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 190                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 191 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 192                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 193 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 194                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 195 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 196 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 197                                  AssemblerPredicate<"HasV6MOps",
 198                                                     "armv6m or armv6t2">;
 199 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 200                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 201 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 202 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 203                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 204 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 205                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 206 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 207                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 208 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 209 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 210                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 211 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 212                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 213 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 214                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 215 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 216                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 217                                                     "double precision VFP">;
 218 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 219                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 220 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 221                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 222 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 223                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 224 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 225                                  AssemblerPredicate<"FeatureCRC", "crc">;
 226 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 227                                  AssemblerPredicate<"FeatureFP16","half-float">;
 228 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 229                                  AssemblerPredicate<"FeatureHWDiv", "divide in THUMB">;
 230 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 231                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 232 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 233                                  AssemblerPredicate<"FeatureT2XtPk",
 234                                                      "pack/extract">;
 235 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 236                                  AssemblerPredicate<"FeatureDSPThumb2",
 237                                                     "thumb2-dsp">;
 238 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 239                                  AssemblerPredicate<"FeatureDB",
 240                                                     "data-barriers">;
 241 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 242                                  AssemblerPredicate<"FeatureMP",
 243                                                     "mp-extensions">;
 244 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 245                                  AssemblerPredicate<"FeatureTrustZone",
 246                                                     "TrustZone">;
 247 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 248 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 249 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 250 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 251                                  AssemblerPredicate<"ModeThumb", "thumb">;
 252 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 253 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 254                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 255                                                     "thumb2">;
 256 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 257                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 258 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 259                                  AssemblerPredicate<"!FeatureMClass",
 260                                                     "!armv*m">;
 261 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 262                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 263 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 264 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 265 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 266 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 267 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 268 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 269                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 270 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 271
 272 // FIXME: Eventually this will be just "hasV6T2Ops".
 273 def UseMovt          : Predicate<"Subtarget->useMovt(*MF)">;
 274 def DontUseMovt      : Predicate<"!Subtarget->useMovt(*MF)">;
 275 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 276 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 277
 278 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 279 // But only select them if more precision in FP computation is allowed.
 280 // Do not use them for Darwin platforms.
 281 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 282                                  " FPOpFusion::Fast && "
 283                                  " Subtarget->hasVFP4()) && "
 284                                  "!Subtarget->isTargetDarwin()">;
 285 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 286                                  " FPOpFusion::Fast &&"
 287                                  " Subtarget->hasVFP4()) || "
 288                                  "Subtarget->isTargetDarwin()">;
 289
 290 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 291 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 292 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 293
 294 // VDUP.32 is microcoded on Swift - prefer VMOV.
 295 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 296 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 297
 298 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 299 // this allows more effective execution domain optimization. See
 300 // setExecutionDomain().
 301 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 302 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 303
 304 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 305 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 306
 307 //===----------------------------------------------------------------------===//
 308 // ARM Flag Definitions.
 309
 310 class RegConstraint<string C> {
 311   string Constraints = C;
 312 }
 313
 314 //===----------------------------------------------------------------------===//
 315 //  ARM specific transformation functions and pattern fragments.
 316 //
 317
 318 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 319 def imm_neg_XFORM : SDNodeXForm<imm, [{
 320   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 321 }]>;
 322
 323 // imm_not_XFORM - Return the complement of a i32 immediate value.
 324 def imm_not_XFORM : SDNodeXForm<imm, [{
 325   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 326 }]>;
 327
 328 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 329 def imm16_31 : ImmLeaf<i32, [{
 330   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 331 }]>;
 332
 333 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 334 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 335     unsigned Value = -(unsigned)N->getZExtValue();
 336     return Value && ARM_AM::getSOImmVal(Value) != -1;
 337   }], imm_neg_XFORM> {
 338   let ParserMatchClass = so_imm_neg_asmoperand;
 339 }
 340
 341 // Note: this pattern doesn't require an encoder method and such, as it's
 342 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 343 // is handled by the destination instructions, which use so_imm.
 344 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 345 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 346     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 347   }], imm_not_XFORM> {
 348   let ParserMatchClass = so_imm_not_asmoperand;
 349 }
 350
 351 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 352 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 353   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 354 }]>;
 355
 356 /// Split a 32-bit immediate into two 16 bit parts.
 357 def hi16 : SDNodeXForm<imm, [{
 358   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 359 }]>;
 360
 361 def lo16AllZero : PatLeaf<(i32 imm), [{
 362   // Returns true if all low 16-bits are 0.
 363   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 364 }], hi16>;
 365
 366 class BinOpWithFlagFrag<dag res> :
 367       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 368 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 369 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 370
 371 // An 'and' node with a single use.
 372 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 373   return N->hasOneUse();
 374 }]>;
 375
 376 // An 'xor' node with a single use.
 377 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 378   return N->hasOneUse();
 379 }]>;
 380
 381 // An 'fmul' node with a single use.
 382 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 383   return N->hasOneUse();
 384 }]>;
 385
 386 // An 'fadd' node which checks for single non-hazardous use.
 387 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 388   return hasNoVMLxHazardUse(N);
 389 }]>;
 390
 391 // An 'fsub' node which checks for single non-hazardous use.
 392 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 393   return hasNoVMLxHazardUse(N);
 394 }]>;
 395
 396 //===----------------------------------------------------------------------===//
 397 // Operand Definitions.
 398 //
 399
 400 // Immediate operands with a shared generic asm render method.
 401 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 402
 403 // Branch target.
 404 // FIXME: rename brtarget to t2_brtarget
 405 def brtarget : Operand<OtherVT> {
 406   let EncoderMethod = "getBranchTargetOpValue";
 407   let OperandType = "OPERAND_PCREL";
 408   let DecoderMethod = "DecodeT2BROperand";
 409 }
 410
 411 // FIXME: get rid of this one?
 412 def uncondbrtarget : Operand<OtherVT> {
 413   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 414   let OperandType = "OPERAND_PCREL";
 415 }
 416
 417 // Branch target for ARM. Handles conditional/unconditional
 418 def br_target : Operand<OtherVT> {
 419   let EncoderMethod = "getARMBranchTargetOpValue";
 420   let OperandType = "OPERAND_PCREL";
 421 }
 422
 423 // Call target.
 424 // FIXME: rename bltarget to t2_bl_target?
 425 def bltarget : Operand<i32> {
 426   // Encoded the same as branch targets.
 427   let EncoderMethod = "getBranchTargetOpValue";
 428   let OperandType = "OPERAND_PCREL";
 429 }
 430
 431 // Call target for ARM. Handles conditional/unconditional
 432 // FIXME: rename bl_target to t2_bltarget?
 433 def bl_target : Operand<i32> {
 434   let EncoderMethod = "getARMBLTargetOpValue";
 435   let OperandType = "OPERAND_PCREL";
 436 }
 437
 438 def blx_target : Operand<i32> {
 439   let EncoderMethod = "getARMBLXTargetOpValue";
 440   let OperandType = "OPERAND_PCREL";
 441 }
 442
 443 // A list of registers separated by comma. Used by load/store multiple.
 444 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 445 def reglist : Operand<i32> {
 446   let EncoderMethod = "getRegisterListOpValue";
 447   let ParserMatchClass = RegListAsmOperand;
 448   let PrintMethod = "printRegisterList";
 449   let DecoderMethod = "DecodeRegListOperand";
 450 }
 451
 452 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 453
 454 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 455 def dpr_reglist : Operand<i32> {
 456   let EncoderMethod = "getRegisterListOpValue";
 457   let ParserMatchClass = DPRRegListAsmOperand;
 458   let PrintMethod = "printRegisterList";
 459   let DecoderMethod = "DecodeDPRRegListOperand";
 460 }
 461
 462 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 463 def spr_reglist : Operand<i32> {
 464   let EncoderMethod = "getRegisterListOpValue";
 465   let ParserMatchClass = SPRRegListAsmOperand;
 466   let PrintMethod = "printRegisterList";
 467   let DecoderMethod = "DecodeSPRRegListOperand";
 468 }
 469
 470 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 471 def cpinst_operand : Operand<i32> {
 472   let PrintMethod = "printCPInstOperand";
 473 }
 474
 475 // Local PC labels.
 476 def pclabel : Operand<i32> {
 477   let PrintMethod = "printPCLabel";
 478 }
 479
 480 // ADR instruction labels.
 481 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 482 def adrlabel : Operand<i32> {
 483   let EncoderMethod = "getAdrLabelOpValue";
 484   let ParserMatchClass = AdrLabelAsmOperand;
 485   let PrintMethod = "printAdrLabelOperand<0>";
 486 }
 487
 488 def neon_vcvt_imm32 : Operand<i32> {
 489   let EncoderMethod = "getNEONVcvtImm32OpValue";
 490   let DecoderMethod = "DecodeVCVTImmOperand";
 491 }
 492
 493 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 494 def rot_imm_XFORM: SDNodeXForm<imm, [{
 495   switch (N->getZExtValue()){
 496   default: llvm_unreachable(nullptr);
 497   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 498   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 499   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 500   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 501   }
 502 }]>;
 503 def RotImmAsmOperand : AsmOperandClass {
 504   let Name = "RotImm";
 505   let ParserMethod = "parseRotImm";
 506 }
 507 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 508     int32_t v = N->getZExtValue();
 509     return v == 8 || v == 16 || v == 24; }],
 510     rot_imm_XFORM> {
 511   let PrintMethod = "printRotImmOperand";
 512   let ParserMatchClass = RotImmAsmOperand;
 513 }
 514
 515 // shift_imm: An integer that encodes a shift amount and the type of shift
 516 // (asr or lsl). The 6-bit immediate encodes as:
 517 //    {5}     0 ==> lsl
 518 //            1     asr
 519 //    {4-0}   imm5 shift amount.
 520 //            asr #32 encoded as imm5 == 0.
 521 def ShifterImmAsmOperand : AsmOperandClass {
 522   let Name = "ShifterImm";
 523   let ParserMethod = "parseShifterImm";
 524 }
 525 def shift_imm : Operand<i32> {
 526   let PrintMethod = "printShiftImmOperand";
 527   let ParserMatchClass = ShifterImmAsmOperand;
 528 }
 529
 530 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 531 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 532 def so_reg_reg : Operand<i32>,  // reg reg imm
 533                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 534                                 [shl, srl, sra, rotr]> {
 535   let EncoderMethod = "getSORegRegOpValue";
 536   let PrintMethod = "printSORegRegOperand";
 537   let DecoderMethod = "DecodeSORegRegOperand";
 538   let ParserMatchClass = ShiftedRegAsmOperand;
 539   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 540 }
 541
 542 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 543 def so_reg_imm : Operand<i32>, // reg imm
 544                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 545                                 [shl, srl, sra, rotr]> {
 546   let EncoderMethod = "getSORegImmOpValue";
 547   let PrintMethod = "printSORegImmOperand";
 548   let DecoderMethod = "DecodeSORegImmOperand";
 549   let ParserMatchClass = ShiftedImmAsmOperand;
 550   let MIOperandInfo = (ops GPR, i32imm);
 551 }
 552
 553 // FIXME: Does this need to be distinct from so_reg?
 554 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 555                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 556                                   [shl,srl,sra,rotr]> {
 557   let EncoderMethod = "getSORegRegOpValue";
 558   let PrintMethod = "printSORegRegOperand";
 559   let DecoderMethod = "DecodeSORegRegOperand";
 560   let ParserMatchClass = ShiftedRegAsmOperand;
 561   let MIOperandInfo = (ops GPR, GPR, i32imm);
 562 }
 563
 564 // FIXME: Does this need to be distinct from so_reg?
 565 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 566                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 567                                   [shl,srl,sra,rotr]> {
 568   let EncoderMethod = "getSORegImmOpValue";
 569   let PrintMethod = "printSORegImmOperand";
 570   let DecoderMethod = "DecodeSORegImmOperand";
 571   let ParserMatchClass = ShiftedImmAsmOperand;
 572   let MIOperandInfo = (ops GPR, i32imm);
 573 }
 574
 575
 576 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 577 // 8-bit immediate rotated by an arbitrary number of bits.
 578 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 579 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 580     return ARM_AM::getSOImmVal(Imm) != -1;
 581   }]> {
 582   let EncoderMethod = "getSOImmOpValue";
 583   let ParserMatchClass = SOImmAsmOperand;
 584   let DecoderMethod = "DecodeSOImmOperand";
 585 }
 586
 587 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 588 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 589 // get the first/second pieces.
 590 def so_imm2part : PatLeaf<(imm), [{
 591       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 592 }]>;
 593
 594 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 595 ///
 596 def arm_i32imm : PatLeaf<(imm), [{
 597   if (Subtarget->useMovt(*MF))
 598     return true;
 599   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 600 }]>;
 601
 602 /// imm0_1 predicate - Immediate in the range [0,1].
 603 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 604 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 605
 606 /// imm0_3 predicate - Immediate in the range [0,3].
 607 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 608 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 609
 610 /// imm0_7 predicate - Immediate in the range [0,7].
 611 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 612 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 613   return Imm >= 0 && Imm < 8;
 614 }]> {
 615   let ParserMatchClass = Imm0_7AsmOperand;
 616 }
 617
 618 /// imm8 predicate - Immediate is exactly 8.
 619 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 620 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 621   let ParserMatchClass = Imm8AsmOperand;
 622 }
 623
 624 /// imm16 predicate - Immediate is exactly 16.
 625 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 626 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 627   let ParserMatchClass = Imm16AsmOperand;
 628 }
 629
 630 /// imm32 predicate - Immediate is exactly 32.
 631 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 632 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 633   let ParserMatchClass = Imm32AsmOperand;
 634 }
 635
 636 /// imm1_7 predicate - Immediate in the range [1,7].
 637 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 638 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 639   let ParserMatchClass = Imm1_7AsmOperand;
 640 }
 641
 642 /// imm1_15 predicate - Immediate in the range [1,15].
 643 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 644 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 645   let ParserMatchClass = Imm1_15AsmOperand;
 646 }
 647
 648 /// imm1_31 predicate - Immediate in the range [1,31].
 649 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 650 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 651   let ParserMatchClass = Imm1_31AsmOperand;
 652 }
 653
 654 /// imm0_15 predicate - Immediate in the range [0,15].
 655 def Imm0_15AsmOperand: ImmAsmOperand {
 656   let Name = "Imm0_15";
 657   let DiagnosticType = "ImmRange0_15";
 658 }
 659 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 660   return Imm >= 0 && Imm < 16;
 661 }]> {
 662   let ParserMatchClass = Imm0_15AsmOperand;
 663 }
 664
 665 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 666 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 667 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 668   return Imm >= 0 && Imm < 32;
 669 }]> {
 670   let ParserMatchClass = Imm0_31AsmOperand;
 671 }
 672
 673 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 674 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 675 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 676   return Imm >= 0 && Imm < 32;
 677 }]> {
 678   let ParserMatchClass = Imm0_32AsmOperand;
 679 }
 680
 681 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 682 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 683 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 684   return Imm >= 0 && Imm < 64;
 685 }]> {
 686   let ParserMatchClass = Imm0_63AsmOperand;
 687 }
 688
 689 /// imm0_239 predicate - Immediate in the range [0,239].
 690 def Imm0_239AsmOperand : ImmAsmOperand {
 691   let Name = "Imm0_239";
 692   let DiagnosticType = "ImmRange0_239";
 693 }
 694 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 695   let ParserMatchClass = Imm0_239AsmOperand;
 696 }
 697
 698 /// imm0_255 predicate - Immediate in the range [0,255].
 699 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 700 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 701   let ParserMatchClass = Imm0_255AsmOperand;
 702 }
 703
 704 /// imm0_65535 - An immediate is in the range [0.65535].
 705 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 706 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 707   return Imm >= 0 && Imm < 65536;
 708 }]> {
 709   let ParserMatchClass = Imm0_65535AsmOperand;
 710 }
 711
 712 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 713 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 714   return -Imm >= 0 && -Imm < 65536;
 715 }]>;
 716
 717 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 718 // a relocatable expression.
 719 //
 720 // FIXME: This really needs a Thumb version separate from the ARM version.
 721 // While the range is the same, and can thus use the same match class,
 722 // the encoding is different so it should have a different encoder method.
 723 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 724 def imm0_65535_expr : Operand<i32> {
 725   let EncoderMethod = "getHiLo16ImmOpValue";
 726   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 727 }
 728
 729 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 730 def imm256_65535_expr : Operand<i32> {
 731   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 732 }
 733
 734 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 735 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 736 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 737   return Imm >= 0 && Imm <= 0xffffff;
 738 }]> {
 739   let ParserMatchClass = Imm24bitAsmOperand;
 740 }
 741
 742
 743 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 744 /// e.g., 0xf000ffff
 745 def BitfieldAsmOperand : AsmOperandClass {
 746   let Name = "Bitfield";
 747   let ParserMethod = "parseBitfield";
 748 }
 749
 750 def bf_inv_mask_imm : Operand<i32>,
 751                       PatLeaf<(imm), [{
 752   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 753 }] > {
 754   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 755   let PrintMethod = "printBitfieldInvMaskImmOperand";
 756   let DecoderMethod = "DecodeBitfieldMaskOperand";
 757   let ParserMatchClass = BitfieldAsmOperand;
 758 }
 759
 760 def imm1_32_XFORM: SDNodeXForm<imm, [{
 761   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 762 }]>;
 763 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 764 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 765    uint64_t Imm = N->getZExtValue();
 766    return Imm > 0 && Imm <= 32;
 767  }],
 768     imm1_32_XFORM> {
 769   let PrintMethod = "printImmPlusOneOperand";
 770   let ParserMatchClass = Imm1_32AsmOperand;
 771 }
 772
 773 def imm1_16_XFORM: SDNodeXForm<imm, [{
 774   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 775 }]>;
 776 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 777 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 778     imm1_16_XFORM> {
 779   let PrintMethod = "printImmPlusOneOperand";
 780   let ParserMatchClass = Imm1_16AsmOperand;
 781 }
 782
 783 // Define ARM specific addressing modes.
 784 // addrmode_imm12 := reg +/- imm12
 785 //
 786 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 787 class AddrMode_Imm12 : Operand<i32>,
 788                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 789   // 12-bit immediate operand. Note that instructions using this encode
 790   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 791   // immediate values are as normal.
 792
 793   let EncoderMethod = "getAddrModeImm12OpValue";
 794   let DecoderMethod = "DecodeAddrModeImm12Operand";
 795   let ParserMatchClass = MemImm12OffsetAsmOperand;
 796   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 797 }
 798
 799 def addrmode_imm12 : AddrMode_Imm12 {
 800   let PrintMethod = "printAddrModeImm12Operand<false>";
 801 }
 802
 803 def addrmode_imm12_pre : AddrMode_Imm12 {
 804   let PrintMethod = "printAddrModeImm12Operand<true>";
 805 }
 806
 807 // ldst_so_reg := reg +/- reg shop imm
 808 //
 809 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 810 def ldst_so_reg : Operand<i32>,
 811                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 812   let EncoderMethod = "getLdStSORegOpValue";
 813   // FIXME: Simplify the printer
 814   let PrintMethod = "printAddrMode2Operand";
 815   let DecoderMethod = "DecodeSORegMemOperand";
 816   let ParserMatchClass = MemRegOffsetAsmOperand;
 817   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 818 }
 819
 820 // postidx_imm8 := +/- [0,255]
 821 //
 822 // 9 bit value:
 823 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 824 //  {7-0}     [0,255] imm8 value.
 825 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 826 def postidx_imm8 : Operand<i32> {
 827   let PrintMethod = "printPostIdxImm8Operand";
 828   let ParserMatchClass = PostIdxImm8AsmOperand;
 829   let MIOperandInfo = (ops i32imm);
 830 }
 831
 832 // postidx_imm8s4 := +/- [0,1020]
 833 //
 834 // 9 bit value:
 835 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 836 //  {7-0}     [0,255] imm8 value, scaled by 4.
 837 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 838 def postidx_imm8s4 : Operand<i32> {
 839   let PrintMethod = "printPostIdxImm8s4Operand";
 840   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 841   let MIOperandInfo = (ops i32imm);
 842 }
 843
 844
 845 // postidx_reg := +/- reg
 846 //
 847 def PostIdxRegAsmOperand : AsmOperandClass {
 848   let Name = "PostIdxReg";
 849   let ParserMethod = "parsePostIdxReg";
 850 }
 851 def postidx_reg : Operand<i32> {
 852   let EncoderMethod = "getPostIdxRegOpValue";
 853   let DecoderMethod = "DecodePostIdxReg";
 854   let PrintMethod = "printPostIdxRegOperand";
 855   let ParserMatchClass = PostIdxRegAsmOperand;
 856   let MIOperandInfo = (ops GPRnopc, i32imm);
 857 }
 858
 859
 860 // addrmode2 := reg +/- imm12
 861 //           := reg +/- reg shop imm
 862 //
 863 // FIXME: addrmode2 should be refactored the rest of the way to always
 864 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 865 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 866 def addrmode2 : Operand<i32>,
 867                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 868   let EncoderMethod = "getAddrMode2OpValue";
 869   let PrintMethod = "printAddrMode2Operand";
 870   let ParserMatchClass = AddrMode2AsmOperand;
 871   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 872 }
 873
 874 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 875   let Name = "PostIdxRegShifted";
 876   let ParserMethod = "parsePostIdxReg";
 877 }
 878 def am2offset_reg : Operand<i32>,
 879                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 880                 [], [SDNPWantRoot]> {
 881   let EncoderMethod = "getAddrMode2OffsetOpValue";
 882   let PrintMethod = "printAddrMode2OffsetOperand";
 883   // When using this for assembly, it's always as a post-index offset.
 884   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 885   let MIOperandInfo = (ops GPRnopc, i32imm);
 886 }
 887
 888 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 889 // the GPR is purely vestigal at this point.
 890 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 891 def am2offset_imm : Operand<i32>,
 892                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 893                 [], [SDNPWantRoot]> {
 894   let EncoderMethod = "getAddrMode2OffsetOpValue";
 895   let PrintMethod = "printAddrMode2OffsetOperand";
 896   let ParserMatchClass = AM2OffsetImmAsmOperand;
 897   let MIOperandInfo = (ops GPRnopc, i32imm);
 898 }
 899
 900
 901 // addrmode3 := reg +/- reg
 902 // addrmode3 := reg +/- imm8
 903 //
 904 // FIXME: split into imm vs. reg versions.
 905 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 906 class AddrMode3 : Operand<i32>,
 907                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 908   let EncoderMethod = "getAddrMode3OpValue";
 909   let ParserMatchClass = AddrMode3AsmOperand;
 910   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 911 }
 912
 913 def addrmode3 : AddrMode3
 914 {
 915   let PrintMethod = "printAddrMode3Operand<false>";
 916 }
 917
 918 def addrmode3_pre : AddrMode3
 919 {
 920   let PrintMethod = "printAddrMode3Operand<true>";
 921 }
 922
 923 // FIXME: split into imm vs. reg versions.
 924 // FIXME: parser method to handle +/- register.
 925 def AM3OffsetAsmOperand : AsmOperandClass {
 926   let Name = "AM3Offset";
 927   let ParserMethod = "parseAM3Offset";
 928 }
 929 def am3offset : Operand<i32>,
 930                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 931                                [], [SDNPWantRoot]> {
 932   let EncoderMethod = "getAddrMode3OffsetOpValue";
 933   let PrintMethod = "printAddrMode3OffsetOperand";
 934   let ParserMatchClass = AM3OffsetAsmOperand;
 935   let MIOperandInfo = (ops GPR, i32imm);
 936 }
 937
 938 // ldstm_mode := {ia, ib, da, db}
 939 //
 940 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 941   let EncoderMethod = "getLdStmModeOpValue";
 942   let PrintMethod = "printLdStmModeOperand";
 943 }
 944
 945 // addrmode5 := reg +/- imm8*4
 946 //
 947 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 948 class AddrMode5 : Operand<i32>,
 949                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 950   let EncoderMethod = "getAddrMode5OpValue";
 951   let DecoderMethod = "DecodeAddrMode5Operand";
 952   let ParserMatchClass = AddrMode5AsmOperand;
 953   let MIOperandInfo = (ops GPR:$base, i32imm);
 954 }
 955
 956 def addrmode5 : AddrMode5 {
 957    let PrintMethod = "printAddrMode5Operand<false>";
 958 }
 959
 960 def addrmode5_pre : AddrMode5 {
 961    let PrintMethod = "printAddrMode5Operand<true>";
 962 }
 963
 964 // addrmode6 := reg with optional alignment
 965 //
 966 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 967 def addrmode6 : Operand<i32>,
 968                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 969   let PrintMethod = "printAddrMode6Operand";
 970   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 971   let EncoderMethod = "getAddrMode6AddressOpValue";
 972   let DecoderMethod = "DecodeAddrMode6Operand";
 973   let ParserMatchClass = AddrMode6AsmOperand;
 974 }
 975
 976 def am6offset : Operand<i32>,
 977                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 978                                [], [SDNPWantRoot]> {
 979   let PrintMethod = "printAddrMode6OffsetOperand";
 980   let MIOperandInfo = (ops GPR);
 981   let EncoderMethod = "getAddrMode6OffsetOpValue";
 982   let DecoderMethod = "DecodeGPRRegisterClass";
 983 }
 984
 985 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 986 // (single element from one lane) for size 32.
 987 def addrmode6oneL32 : Operand<i32>,
 988                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 989   let PrintMethod = "printAddrMode6Operand";
 990   let MIOperandInfo = (ops GPR:$addr, i32imm);
 991   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 992 }
 993
 994 // Base class for addrmode6 with specific alignment restrictions.
 995 class AddrMode6Align : Operand<i32>,
 996                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 997   let PrintMethod = "printAddrMode6Operand";
 998   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 999   let EncoderMethod = "getAddrMode6AddressOpValue";
1000   let DecoderMethod = "DecodeAddrMode6Operand";
1001 }
1002
1003 // Special version of addrmode6 to handle no allowed alignment encoding for
1004 // VLD/VST instructions and checking the alignment is not specified.
1005 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1006   let Name = "AlignedMemoryNone";
1007   let DiagnosticType = "AlignedMemoryRequiresNone";
1008 }
1009 def addrmode6alignNone : AddrMode6Align {
1010   // The alignment specifier can only be omitted.
1011   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1012 }
1013
1014 // Special version of addrmode6 to handle 16-bit alignment encoding for
1015 // VLD/VST instructions and checking the alignment value.
1016 def AddrMode6Align16AsmOperand : AsmOperandClass {
1017   let Name = "AlignedMemory16";
1018   let DiagnosticType = "AlignedMemoryRequires16";
1019 }
1020 def addrmode6align16 : AddrMode6Align {
1021   // The alignment specifier can only be 16 or omitted.
1022   let ParserMatchClass = AddrMode6Align16AsmOperand;
1023 }
1024
1025 // Special version of addrmode6 to handle 32-bit alignment encoding for
1026 // VLD/VST instructions and checking the alignment value.
1027 def AddrMode6Align32AsmOperand : AsmOperandClass {
1028   let Name = "AlignedMemory32";
1029   let DiagnosticType = "AlignedMemoryRequires32";
1030 }
1031 def addrmode6align32 : AddrMode6Align {
1032   // The alignment specifier can only be 32 or omitted.
1033   let ParserMatchClass = AddrMode6Align32AsmOperand;
1034 }
1035
1036 // Special version of addrmode6 to handle 64-bit alignment encoding for
1037 // VLD/VST instructions and checking the alignment value.
1038 def AddrMode6Align64AsmOperand : AsmOperandClass {
1039   let Name = "AlignedMemory64";
1040   let DiagnosticType = "AlignedMemoryRequires64";
1041 }
1042 def addrmode6align64 : AddrMode6Align {
1043   // The alignment specifier can only be 64 or omitted.
1044   let ParserMatchClass = AddrMode6Align64AsmOperand;
1045 }
1046
1047 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1048 // for VLD/VST instructions and checking the alignment value.
1049 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1050   let Name = "AlignedMemory64or128";
1051   let DiagnosticType = "AlignedMemoryRequires64or128";
1052 }
1053 def addrmode6align64or128 : AddrMode6Align {
1054   // The alignment specifier can only be 64, 128 or omitted.
1055   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1056 }
1057
1058 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1059 // encoding for VLD/VST instructions and checking the alignment value.
1060 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1061   let Name = "AlignedMemory64or128or256";
1062   let DiagnosticType = "AlignedMemoryRequires64or128or256";
1063 }
1064 def addrmode6align64or128or256 : AddrMode6Align {
1065   // The alignment specifier can only be 64, 128, 256 or omitted.
1066   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1067 }
1068
1069 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1070 // instructions, specifically VLD4-dup.
1071 def addrmode6dup : Operand<i32>,
1072                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1073   let PrintMethod = "printAddrMode6Operand";
1074   let MIOperandInfo = (ops GPR:$addr, i32imm);
1075   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1076   // FIXME: This is close, but not quite right. The alignment specifier is
1077   // different.
1078   let ParserMatchClass = AddrMode6AsmOperand;
1079 }
1080
1081 // Base class for addrmode6dup with specific alignment restrictions.
1082 class AddrMode6DupAlign : Operand<i32>,
1083                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1084   let PrintMethod = "printAddrMode6Operand";
1085   let MIOperandInfo = (ops GPR:$addr, i32imm);
1086   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1087 }
1088
1089 // Special version of addrmode6 to handle no allowed alignment encoding for
1090 // VLD-dup instruction and checking the alignment is not specified.
1091 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1092   let Name = "DupAlignedMemoryNone";
1093   let DiagnosticType = "DupAlignedMemoryRequiresNone";
1094 }
1095 def addrmode6dupalignNone : AddrMode6DupAlign {
1096   // The alignment specifier can only be omitted.
1097   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1098 }
1099
1100 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1101 // instruction and checking the alignment value.
1102 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1103   let Name = "DupAlignedMemory16";
1104   let DiagnosticType = "DupAlignedMemoryRequires16";
1105 }
1106 def addrmode6dupalign16 : AddrMode6DupAlign {
1107   // The alignment specifier can only be 16 or omitted.
1108   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1109 }
1110
1111 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1112 // instruction and checking the alignment value.
1113 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1114   let Name = "DupAlignedMemory32";
1115   let DiagnosticType = "DupAlignedMemoryRequires32";
1116 }
1117 def addrmode6dupalign32 : AddrMode6DupAlign {
1118   // The alignment specifier can only be 32 or omitted.
1119   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1120 }
1121
1122 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1123 // instructions and checking the alignment value.
1124 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1125   let Name = "DupAlignedMemory64";
1126   let DiagnosticType = "DupAlignedMemoryRequires64";
1127 }
1128 def addrmode6dupalign64 : AddrMode6DupAlign {
1129   // The alignment specifier can only be 64 or omitted.
1130   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1131 }
1132
1133 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1134 // for VLD instructions and checking the alignment value.
1135 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1136   let Name = "DupAlignedMemory64or128";
1137   let DiagnosticType = "DupAlignedMemoryRequires64or128";
1138 }
1139 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1140   // The alignment specifier can only be 64, 128 or omitted.
1141   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1142 }
1143
1144 // addrmodepc := pc + reg
1145 //
1146 def addrmodepc : Operand<i32>,
1147                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1148   let PrintMethod = "printAddrModePCOperand";
1149   let MIOperandInfo = (ops GPR, i32imm);
1150 }
1151
1152 // addr_offset_none := reg
1153 //
1154 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1155 def addr_offset_none : Operand<i32>,
1156                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1157   let PrintMethod = "printAddrMode7Operand";
1158   let DecoderMethod = "DecodeAddrMode7Operand";
1159   let ParserMatchClass = MemNoOffsetAsmOperand;
1160   let MIOperandInfo = (ops GPR:$base);
1161 }
1162
1163 def nohash_imm : Operand<i32> {
1164   let PrintMethod = "printNoHashImmediate";
1165 }
1166
1167 def CoprocNumAsmOperand : AsmOperandClass {
1168   let Name = "CoprocNum";
1169   let ParserMethod = "parseCoprocNumOperand";
1170 }
1171 def p_imm : Operand<i32> {
1172   let PrintMethod = "printPImmediate";
1173   let ParserMatchClass = CoprocNumAsmOperand;
1174   let DecoderMethod = "DecodeCoprocessor";
1175 }
1176
1177 def CoprocRegAsmOperand : AsmOperandClass {
1178   let Name = "CoprocReg";
1179   let ParserMethod = "parseCoprocRegOperand";
1180 }
1181 def c_imm : Operand<i32> {
1182   let PrintMethod = "printCImmediate";
1183   let ParserMatchClass = CoprocRegAsmOperand;
1184 }
1185 def CoprocOptionAsmOperand : AsmOperandClass {
1186   let Name = "CoprocOption";
1187   let ParserMethod = "parseCoprocOptionOperand";
1188 }
1189 def coproc_option_imm : Operand<i32> {
1190   let PrintMethod = "printCoprocOptionImm";
1191   let ParserMatchClass = CoprocOptionAsmOperand;
1192 }
1193
1194 //===----------------------------------------------------------------------===//
1195
1196 include "ARMInstrFormats.td"
1197
1198 //===----------------------------------------------------------------------===//
1199 // Multiclass helpers...
1200 //
1201
1202 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1203 /// binop that produces a value.
1204 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1205 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1206                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1207                         PatFrag opnode, bit Commutable = 0> {
1208   // The register-immediate version is re-materializable. This is useful
1209   // in particular for taking the address of a local.
1210   let isReMaterializable = 1 in {
1211   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1212                iii, opc, "\t$Rd, $Rn, $imm",
1213                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1214            Sched<[WriteALU, ReadALU]> {
1215     bits<4> Rd;
1216     bits<4> Rn;
1217     bits<12> imm;
1218     let Inst{25} = 1;
1219     let Inst{19-16} = Rn;
1220     let Inst{15-12} = Rd;
1221     let Inst{11-0} = imm;
1222   }
1223   }
1224   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1225                iir, opc, "\t$Rd, $Rn, $Rm",
1226                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1227            Sched<[WriteALU, ReadALU, ReadALU]> {
1228     bits<4> Rd;
1229     bits<4> Rn;
1230     bits<4> Rm;
1231     let Inst{25} = 0;
1232     let isCommutable = Commutable;
1233     let Inst{19-16} = Rn;
1234     let Inst{15-12} = Rd;
1235     let Inst{11-4} = 0b00000000;
1236     let Inst{3-0} = Rm;
1237   }
1238
1239   def rsi : AsI1<opcod, (outs GPR:$Rd),
1240                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1241                iis, opc, "\t$Rd, $Rn, $shift",
1242                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1243             Sched<[WriteALUsi, ReadALU]> {
1244     bits<4> Rd;
1245     bits<4> Rn;
1246     bits<12> shift;
1247     let Inst{25} = 0;
1248     let Inst{19-16} = Rn;
1249     let Inst{15-12} = Rd;
1250     let Inst{11-5} = shift{11-5};
1251     let Inst{4} = 0;
1252     let Inst{3-0} = shift{3-0};
1253   }
1254
1255   def rsr : AsI1<opcod, (outs GPR:$Rd),
1256                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1257                iis, opc, "\t$Rd, $Rn, $shift",
1258                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1259             Sched<[WriteALUsr, ReadALUsr]> {
1260     bits<4> Rd;
1261     bits<4> Rn;
1262     bits<12> shift;
1263     let Inst{25} = 0;
1264     let Inst{19-16} = Rn;
1265     let Inst{15-12} = Rd;
1266     let Inst{11-8} = shift{11-8};
1267     let Inst{7} = 0;
1268     let Inst{6-5} = shift{6-5};
1269     let Inst{4} = 1;
1270     let Inst{3-0} = shift{3-0};
1271   }
1272 }
1273
1274 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1275 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1276 /// it is equivalent to the AsI1_bin_irs counterpart.
1277 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1278 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1279                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1280                         PatFrag opnode, bit Commutable = 0> {
1281   // The register-immediate version is re-materializable. This is useful
1282   // in particular for taking the address of a local.
1283   let isReMaterializable = 1 in {
1284   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1285                iii, opc, "\t$Rd, $Rn, $imm",
1286                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1287            Sched<[WriteALU, ReadALU]> {
1288     bits<4> Rd;
1289     bits<4> Rn;
1290     bits<12> imm;
1291     let Inst{25} = 1;
1292     let Inst{19-16} = Rn;
1293     let Inst{15-12} = Rd;
1294     let Inst{11-0} = imm;
1295   }
1296   }
1297   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1298                iir, opc, "\t$Rd, $Rn, $Rm",
1299                [/* pattern left blank */]>,
1300            Sched<[WriteALU, ReadALU, ReadALU]> {
1301     bits<4> Rd;
1302     bits<4> Rn;
1303     bits<4> Rm;
1304     let Inst{11-4} = 0b00000000;
1305     let Inst{25} = 0;
1306     let Inst{3-0} = Rm;
1307     let Inst{15-12} = Rd;
1308     let Inst{19-16} = Rn;
1309   }
1310
1311   def rsi : AsI1<opcod, (outs GPR:$Rd),
1312                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1313                iis, opc, "\t$Rd, $Rn, $shift",
1314                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1315             Sched<[WriteALUsi, ReadALU]> {
1316     bits<4> Rd;
1317     bits<4> Rn;
1318     bits<12> shift;
1319     let Inst{25} = 0;
1320     let Inst{19-16} = Rn;
1321     let Inst{15-12} = Rd;
1322     let Inst{11-5} = shift{11-5};
1323     let Inst{4} = 0;
1324     let Inst{3-0} = shift{3-0};
1325   }
1326
1327   def rsr : AsI1<opcod, (outs GPR:$Rd),
1328                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1329                iis, opc, "\t$Rd, $Rn, $shift",
1330                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1331             Sched<[WriteALUsr, ReadALUsr]> {
1332     bits<4> Rd;
1333     bits<4> Rn;
1334     bits<12> shift;
1335     let Inst{25} = 0;
1336     let Inst{19-16} = Rn;
1337     let Inst{15-12} = Rd;
1338     let Inst{11-8} = shift{11-8};
1339     let Inst{7} = 0;
1340     let Inst{6-5} = shift{6-5};
1341     let Inst{4} = 1;
1342     let Inst{3-0} = shift{3-0};
1343   }
1344 }
1345
1346 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1347 ///
1348 /// These opcodes will be converted to the real non-S opcodes by
1349 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1350 let hasPostISelHook = 1, Defs = [CPSR] in {
1351 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1352                           InstrItinClass iis, PatFrag opnode,
1353                           bit Commutable = 0> {
1354   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1355                          4, iii,
1356                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1357                          Sched<[WriteALU, ReadALU]>;
1358
1359   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1360                          4, iir,
1361                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1362                          Sched<[WriteALU, ReadALU, ReadALU]> {
1363     let isCommutable = Commutable;
1364   }
1365   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1366                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1367                           4, iis,
1368                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1369                                                 so_reg_imm:$shift))]>,
1370                           Sched<[WriteALUsi, ReadALU]>;
1371
1372   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1373                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1374                           4, iis,
1375                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1376                                                 so_reg_reg:$shift))]>,
1377                           Sched<[WriteALUSsr, ReadALUsr]>;
1378 }
1379 }
1380
1381 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1382 /// operands are reversed.
1383 let hasPostISelHook = 1, Defs = [CPSR] in {
1384 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1385                           InstrItinClass iis, PatFrag opnode,
1386                           bit Commutable = 0> {
1387   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1388                          4, iii,
1389                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1390            Sched<[WriteALU, ReadALU]>;
1391
1392   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1393                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1394                           4, iis,
1395                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1396                                              GPR:$Rn))]>,
1397             Sched<[WriteALUsi, ReadALU]>;
1398
1399   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1400                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1401                           4, iis,
1402                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1403                                              GPR:$Rn))]>,
1404             Sched<[WriteALUSsr, ReadALUsr]>;
1405 }
1406 }
1407
1408 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1409 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1410 /// a explicit result, only implicitly set CPSR.
1411 let isCompare = 1, Defs = [CPSR] in {
1412 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1413                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1414                        PatFrag opnode, bit Commutable = 0> {
1415   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1416                opc, "\t$Rn, $imm",
1417                [(opnode GPR:$Rn, so_imm:$imm)]>,
1418            Sched<[WriteCMP, ReadALU]> {
1419     bits<4> Rn;
1420     bits<12> imm;
1421     let Inst{25} = 1;
1422     let Inst{20} = 1;
1423     let Inst{19-16} = Rn;
1424     let Inst{15-12} = 0b0000;
1425     let Inst{11-0} = imm;
1426
1427     let Unpredictable{15-12} = 0b1111;
1428   }
1429   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1430                opc, "\t$Rn, $Rm",
1431                [(opnode GPR:$Rn, GPR:$Rm)]>,
1432            Sched<[WriteCMP, ReadALU, ReadALU]> {
1433     bits<4> Rn;
1434     bits<4> Rm;
1435     let isCommutable = Commutable;
1436     let Inst{25} = 0;
1437     let Inst{20} = 1;
1438     let Inst{19-16} = Rn;
1439     let Inst{15-12} = 0b0000;
1440     let Inst{11-4} = 0b00000000;
1441     let Inst{3-0} = Rm;
1442
1443     let Unpredictable{15-12} = 0b1111;
1444   }
1445   def rsi : AI1<opcod, (outs),
1446                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1447                opc, "\t$Rn, $shift",
1448                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1449             Sched<[WriteCMPsi, ReadALU]> {
1450     bits<4> Rn;
1451     bits<12> shift;
1452     let Inst{25} = 0;
1453     let Inst{20} = 1;
1454     let Inst{19-16} = Rn;
1455     let Inst{15-12} = 0b0000;
1456     let Inst{11-5} = shift{11-5};
1457     let Inst{4} = 0;
1458     let Inst{3-0} = shift{3-0};
1459
1460     let Unpredictable{15-12} = 0b1111;
1461   }
1462   def rsr : AI1<opcod, (outs),
1463                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1464                opc, "\t$Rn, $shift",
1465                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1466             Sched<[WriteCMPsr, ReadALU]> {
1467     bits<4> Rn;
1468     bits<12> shift;
1469     let Inst{25} = 0;
1470     let Inst{20} = 1;
1471     let Inst{19-16} = Rn;
1472     let Inst{15-12} = 0b0000;
1473     let Inst{11-8} = shift{11-8};
1474     let Inst{7} = 0;
1475     let Inst{6-5} = shift{6-5};
1476     let Inst{4} = 1;
1477     let Inst{3-0} = shift{3-0};
1478
1479     let Unpredictable{15-12} = 0b1111;
1480   }
1481
1482 }
1483 }
1484
1485 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1486 /// register and one whose operand is a register rotated by 8/16/24.
1487 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1488 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1489   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1490           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1491           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1492        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1493   bits<4> Rd;
1494   bits<4> Rm;
1495   bits<2> rot;
1496   let Inst{19-16} = 0b1111;
1497   let Inst{15-12} = Rd;
1498   let Inst{11-10} = rot;
1499   let Inst{3-0}   = Rm;
1500 }
1501
1502 class AI_ext_rrot_np<bits<8> opcod, string opc>
1503   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1504           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1505        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1506   bits<2> rot;
1507   let Inst{19-16} = 0b1111;
1508   let Inst{11-10} = rot;
1509  }
1510
1511 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1512 /// register and one whose operand is a register rotated by 8/16/24.
1513 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1514   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1515           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1516           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1517                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1518         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1519   bits<4> Rd;
1520   bits<4> Rm;
1521   bits<4> Rn;
1522   bits<2> rot;
1523   let Inst{19-16} = Rn;
1524   let Inst{15-12} = Rd;
1525   let Inst{11-10} = rot;
1526   let Inst{9-4}   = 0b000111;
1527   let Inst{3-0}   = Rm;
1528 }
1529
1530 class AI_exta_rrot_np<bits<8> opcod, string opc>
1531   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1532           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1533        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1534   bits<4> Rn;
1535   bits<2> rot;
1536   let Inst{19-16} = Rn;
1537   let Inst{11-10} = rot;
1538 }
1539
1540 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1541 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1542 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1543                              bit Commutable = 0> {
1544   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1545   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1546                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1547                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1548                Requires<[IsARM]>,
1549            Sched<[WriteALU, ReadALU]> {
1550     bits<4> Rd;
1551     bits<4> Rn;
1552     bits<12> imm;
1553     let Inst{25} = 1;
1554     let Inst{15-12} = Rd;
1555     let Inst{19-16} = Rn;
1556     let Inst{11-0} = imm;
1557   }
1558   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1559                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1560                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1561                Requires<[IsARM]>,
1562            Sched<[WriteALU, ReadALU, ReadALU]> {
1563     bits<4> Rd;
1564     bits<4> Rn;
1565     bits<4> Rm;
1566     let Inst{11-4} = 0b00000000;
1567     let Inst{25} = 0;
1568     let isCommutable = Commutable;
1569     let Inst{3-0} = Rm;
1570     let Inst{15-12} = Rd;
1571     let Inst{19-16} = Rn;
1572   }
1573   def rsi : AsI1<opcod, (outs GPR:$Rd),
1574                 (ins GPR:$Rn, so_reg_imm:$shift),
1575                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1576               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1577                Requires<[IsARM]>,
1578             Sched<[WriteALUsi, ReadALU]> {
1579     bits<4> Rd;
1580     bits<4> Rn;
1581     bits<12> shift;
1582     let Inst{25} = 0;
1583     let Inst{19-16} = Rn;
1584     let Inst{15-12} = Rd;
1585     let Inst{11-5} = shift{11-5};
1586     let Inst{4} = 0;
1587     let Inst{3-0} = shift{3-0};
1588   }
1589   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1590                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1591                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1592               [(set GPRnopc:$Rd, CPSR,
1593                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1594                Requires<[IsARM]>,
1595             Sched<[WriteALUsr, ReadALUsr]> {
1596     bits<4> Rd;
1597     bits<4> Rn;
1598     bits<12> shift;
1599     let Inst{25} = 0;
1600     let Inst{19-16} = Rn;
1601     let Inst{15-12} = Rd;
1602     let Inst{11-8} = shift{11-8};
1603     let Inst{7} = 0;
1604     let Inst{6-5} = shift{6-5};
1605     let Inst{4} = 1;
1606     let Inst{3-0} = shift{3-0};
1607   }
1608   }
1609 }
1610
1611 /// AI1_rsc_irs - Define instructions and patterns for rsc
1612 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1613 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1614   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1615   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1616                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1617                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1618                Requires<[IsARM]>,
1619            Sched<[WriteALU, ReadALU]> {
1620     bits<4> Rd;
1621     bits<4> Rn;
1622     bits<12> imm;
1623     let Inst{25} = 1;
1624     let Inst{15-12} = Rd;
1625     let Inst{19-16} = Rn;
1626     let Inst{11-0} = imm;
1627   }
1628   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1629                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1630                [/* pattern left blank */]>,
1631            Sched<[WriteALU, ReadALU, ReadALU]> {
1632     bits<4> Rd;
1633     bits<4> Rn;
1634     bits<4> Rm;
1635     let Inst{11-4} = 0b00000000;
1636     let Inst{25} = 0;
1637     let Inst{3-0} = Rm;
1638     let Inst{15-12} = Rd;
1639     let Inst{19-16} = Rn;
1640   }
1641   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1642                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1643               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1644                Requires<[IsARM]>,
1645             Sched<[WriteALUsi, ReadALU]> {
1646     bits<4> Rd;
1647     bits<4> Rn;
1648     bits<12> shift;
1649     let Inst{25} = 0;
1650     let Inst{19-16} = Rn;
1651     let Inst{15-12} = Rd;
1652     let Inst{11-5} = shift{11-5};
1653     let Inst{4} = 0;
1654     let Inst{3-0} = shift{3-0};
1655   }
1656   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1657                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1658               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1659                Requires<[IsARM]>,
1660             Sched<[WriteALUsr, ReadALUsr]> {
1661     bits<4> Rd;
1662     bits<4> Rn;
1663     bits<12> shift;
1664     let Inst{25} = 0;
1665     let Inst{19-16} = Rn;
1666     let Inst{15-12} = Rd;
1667     let Inst{11-8} = shift{11-8};
1668     let Inst{7} = 0;
1669     let Inst{6-5} = shift{6-5};
1670     let Inst{4} = 1;
1671     let Inst{3-0} = shift{3-0};
1672   }
1673   }
1674 }
1675
1676 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1677 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1678            InstrItinClass iir, PatFrag opnode> {
1679   // Note: We use the complex addrmode_imm12 rather than just an input
1680   // GPR and a constrained immediate so that we can use this to match
1681   // frame index references and avoid matching constant pool references.
1682   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1683                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1684                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1685     bits<4>  Rt;
1686     bits<17> addr;
1687     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1688     let Inst{19-16} = addr{16-13};  // Rn
1689     let Inst{15-12} = Rt;
1690     let Inst{11-0}  = addr{11-0};   // imm12
1691   }
1692   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1693                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1694                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1695     bits<4>  Rt;
1696     bits<17> shift;
1697     let shift{4}    = 0;            // Inst{4} = 0
1698     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1699     let Inst{19-16} = shift{16-13}; // Rn
1700     let Inst{15-12} = Rt;
1701     let Inst{11-0}  = shift{11-0};
1702   }
1703 }
1704 }
1705
1706 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1707 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1708            InstrItinClass iir, PatFrag opnode> {
1709   // Note: We use the complex addrmode_imm12 rather than just an input
1710   // GPR and a constrained immediate so that we can use this to match
1711   // frame index references and avoid matching constant pool references.
1712   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1713                    (ins addrmode_imm12:$addr),
1714                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1715                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1716     bits<4>  Rt;
1717     bits<17> addr;
1718     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1719     let Inst{19-16} = addr{16-13};  // Rn
1720     let Inst{15-12} = Rt;
1721     let Inst{11-0}  = addr{11-0};   // imm12
1722   }
1723   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1724                    (ins ldst_so_reg:$shift),
1725                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1726                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1727     bits<4>  Rt;
1728     bits<17> shift;
1729     let shift{4}    = 0;            // Inst{4} = 0
1730     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1731     let Inst{19-16} = shift{16-13}; // Rn
1732     let Inst{15-12} = Rt;
1733     let Inst{11-0}  = shift{11-0};
1734   }
1735 }
1736 }
1737
1738
1739 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1740            InstrItinClass iir, PatFrag opnode> {
1741   // Note: We use the complex addrmode_imm12 rather than just an input
1742   // GPR and a constrained immediate so that we can use this to match
1743   // frame index references and avoid matching constant pool references.
1744   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1745                    (ins GPR:$Rt, addrmode_imm12:$addr),
1746                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1747                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1748     bits<4> Rt;
1749     bits<17> addr;
1750     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1751     let Inst{19-16} = addr{16-13};  // Rn
1752     let Inst{15-12} = Rt;
1753     let Inst{11-0}  = addr{11-0};   // imm12
1754   }
1755   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1756                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1757                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1758     bits<4> Rt;
1759     bits<17> shift;
1760     let shift{4}    = 0;            // Inst{4} = 0
1761     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1762     let Inst{19-16} = shift{16-13}; // Rn
1763     let Inst{15-12} = Rt;
1764     let Inst{11-0}  = shift{11-0};
1765   }
1766 }
1767
1768 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1769            InstrItinClass iir, PatFrag opnode> {
1770   // Note: We use the complex addrmode_imm12 rather than just an input
1771   // GPR and a constrained immediate so that we can use this to match
1772   // frame index references and avoid matching constant pool references.
1773   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1774                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1775                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1776                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1777     bits<4> Rt;
1778     bits<17> addr;
1779     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1780     let Inst{19-16} = addr{16-13};  // Rn
1781     let Inst{15-12} = Rt;
1782     let Inst{11-0}  = addr{11-0};   // imm12
1783   }
1784   def rs : AI2ldst<0b011, 0, isByte, (outs),
1785                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1786                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1787                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1788     bits<4> Rt;
1789     bits<17> shift;
1790     let shift{4}    = 0;            // Inst{4} = 0
1791     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1792     let Inst{19-16} = shift{16-13}; // Rn
1793     let Inst{15-12} = Rt;
1794     let Inst{11-0}  = shift{11-0};
1795   }
1796 }
1797
1798
1799 //===----------------------------------------------------------------------===//
1800 // Instructions
1801 //===----------------------------------------------------------------------===//
1802
1803 //===----------------------------------------------------------------------===//
1804 //  Miscellaneous Instructions.
1805 //
1806
1807 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1808 /// the function.  The first operand is the ID# for this instruction, the second
1809 /// is the index into the MachineConstantPool that this is, the third is the
1810 /// size in bytes of this constant pool entry.
1811 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1812 def CONSTPOOL_ENTRY :
1813 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1814                     i32imm:$size), NoItinerary, []>;
1815
1816 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1817 // from removing one half of the matched pairs. That breaks PEI, which assumes
1818 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1819 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1820 def ADJCALLSTACKUP :
1821 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1822            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1823
1824 def ADJCALLSTACKDOWN :
1825 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1826            [(ARMcallseq_start timm:$amt)]>;
1827 }
1828
1829 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1830               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
1831            Requires<[IsARM, HasV6]> {
1832   bits<8> imm;
1833   let Inst{27-8} = 0b00110010000011110000;
1834   let Inst{7-0} = imm;
1835 }
1836
1837 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1838 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1839 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1840 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1841 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1842 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1843
1844 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1845              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1846   bits<4> Rd;
1847   bits<4> Rn;
1848   bits<4> Rm;
1849   let Inst{3-0} = Rm;
1850   let Inst{15-12} = Rd;
1851   let Inst{19-16} = Rn;
1852   let Inst{27-20} = 0b01101000;
1853   let Inst{7-4} = 0b1011;
1854   let Inst{11-8} = 0b1111;
1855   let Unpredictable{11-8} = 0b1111;
1856 }
1857
1858 // The 16-bit operand $val can be used by a debugger to store more information
1859 // about the breakpoint.
1860 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1861                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1862   bits<16> val;
1863   let Inst{3-0} = val{3-0};
1864   let Inst{19-8} = val{15-4};
1865   let Inst{27-20} = 0b00010010;
1866   let Inst{31-28} = 0xe; // AL
1867   let Inst{7-4} = 0b0111;
1868 }
1869 // default immediate for breakpoint mnemonic
1870 def : InstAlias<"bkpt", (BKPT 0)>, Requires<[IsARM]>;
1871
1872 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1873                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1874   bits<16> val;
1875   let Inst{3-0} = val{3-0};
1876   let Inst{19-8} = val{15-4};
1877   let Inst{27-20} = 0b00010000;
1878   let Inst{31-28} = 0xe; // AL
1879   let Inst{7-4} = 0b0111;
1880 }
1881
1882 // Change Processor State
1883 // FIXME: We should use InstAlias to handle the optional operands.
1884 class CPS<dag iops, string asm_ops>
1885   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1886         []>, Requires<[IsARM]> {
1887   bits<2> imod;
1888   bits<3> iflags;
1889   bits<5> mode;
1890   bit M;
1891
1892   let Inst{31-28} = 0b1111;
1893   let Inst{27-20} = 0b00010000;
1894   let Inst{19-18} = imod;
1895   let Inst{17}    = M; // Enabled if mode is set;
1896   let Inst{16-9}  = 0b00000000;
1897   let Inst{8-6}   = iflags;
1898   let Inst{5}     = 0;
1899   let Inst{4-0}   = mode;
1900 }
1901
1902 let DecoderMethod = "DecodeCPSInstruction" in {
1903 let M = 1 in
1904   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1905                   "$imod\t$iflags, $mode">;
1906 let mode = 0, M = 0 in
1907   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1908
1909 let imod = 0, iflags = 0, M = 1 in
1910   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1911 }
1912
1913 // Preload signals the memory system of possible future data/instruction access.
1914 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1915
1916   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
1917                 IIC_Preload, !strconcat(opc, "\t$addr"),
1918                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1919                 Sched<[WritePreLd]> {
1920     bits<4> Rt;
1921     bits<17> addr;
1922     let Inst{31-26} = 0b111101;
1923     let Inst{25} = 0; // 0 for immediate form
1924     let Inst{24} = data;
1925     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1926     let Inst{22} = read;
1927     let Inst{21-20} = 0b01;
1928     let Inst{19-16} = addr{16-13};  // Rn
1929     let Inst{15-12} = 0b1111;
1930     let Inst{11-0}  = addr{11-0};   // imm12
1931   }
1932
1933   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1934                !strconcat(opc, "\t$shift"),
1935                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1936                Sched<[WritePreLd]> {
1937     bits<17> shift;
1938     let Inst{31-26} = 0b111101;
1939     let Inst{25} = 1; // 1 for register form
1940     let Inst{24} = data;
1941     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1942     let Inst{22} = read;
1943     let Inst{21-20} = 0b01;
1944     let Inst{19-16} = shift{16-13}; // Rn
1945     let Inst{15-12} = 0b1111;
1946     let Inst{11-0}  = shift{11-0};
1947     let Inst{4} = 0;
1948   }
1949 }
1950
1951 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1952 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1953 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1954
1955 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1956                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1957   bits<1> end;
1958   let Inst{31-10} = 0b1111000100000001000000;
1959   let Inst{9} = end;
1960   let Inst{8-0} = 0;
1961 }
1962
1963 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1964              []>, Requires<[IsARM, HasV7]> {
1965   bits<4> opt;
1966   let Inst{27-4} = 0b001100100000111100001111;
1967   let Inst{3-0} = opt;
1968 }
1969
1970 // A8.8.247  UDF - Undefined (Encoding A1)
1971 def UDF : AInoP<(outs), (ins imm0_65535:$imm16), MiscFrm, NoItinerary,
1972                 "udf", "\t$imm16", [(int_arm_undefined imm0_65535:$imm16)]> {
1973   bits<16> imm16;
1974   let Inst{31-28} = 0b1110; // AL
1975   let Inst{27-25} = 0b011;
1976   let Inst{24-20} = 0b11111;
1977   let Inst{19-8} = imm16{15-4};
1978   let Inst{7-4} = 0b1111;
1979   let Inst{3-0} = imm16{3-0};
1980 }
1981
1982 /*
1983  * A5.4 Permanently UNDEFINED instructions.
1984  *
1985  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1986  * Other UDF encodings generate SIGILL.
1987  *
1988  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1989  * Encoding A1:
1990  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1991  * Encoding T1:
1992  *  1101 1110 iiii iiii
1993  * It uses the following encoding:
1994  *  1110 0111 1111 1110 1101 1110 1111 0000
1995  *  - In ARM: UDF #60896;
1996  *  - In Thumb: UDF #254 followed by a branch-to-self.
1997  */
1998 let isBarrier = 1, isTerminator = 1 in
1999 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
2000                "trap", [(trap)]>,
2001            Requires<[IsARM,UseNaClTrap]> {
2002   let Inst = 0xe7fedef0;
2003 }
2004 let isBarrier = 1, isTerminator = 1 in
2005 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
2006                "trap", [(trap)]>,
2007            Requires<[IsARM,DontUseNaClTrap]> {
2008   let Inst = 0xe7ffdefe;
2009 }
2010
2011 // Address computation and loads and stores in PIC mode.
2012 let isNotDuplicable = 1 in {
2013 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2014                             4, IIC_iALUr,
2015                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2016                             Sched<[WriteALU, ReadALU]>;
2017
2018 let AddedComplexity = 10 in {
2019 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2020                             4, IIC_iLoad_r,
2021                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2022
2023 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2024                             4, IIC_iLoad_bh_r,
2025                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2026
2027 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2028                             4, IIC_iLoad_bh_r,
2029                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2030
2031 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2032                             4, IIC_iLoad_bh_r,
2033                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2034
2035 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2036                             4, IIC_iLoad_bh_r,
2037                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2038 }
2039 let AddedComplexity = 10 in {
2040 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2041       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2042
2043 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2044       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2045                                                    addrmodepc:$addr)]>;
2046
2047 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2048       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2049 }
2050 } // isNotDuplicable = 1
2051
2052
2053 // LEApcrel - Load a pc-relative address into a register without offending the
2054 // assembler.
2055 let neverHasSideEffects = 1, isReMaterializable = 1 in
2056 // The 'adr' mnemonic encodes differently if the label is before or after
2057 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2058 // know until then which form of the instruction will be used.
2059 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2060                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2061                  Sched<[WriteALU, ReadALU]> {
2062   bits<4> Rd;
2063   bits<14> label;
2064   let Inst{27-25} = 0b001;
2065   let Inst{24} = 0;
2066   let Inst{23-22} = label{13-12};
2067   let Inst{21} = 0;
2068   let Inst{20} = 0;
2069   let Inst{19-16} = 0b1111;
2070   let Inst{15-12} = Rd;
2071   let Inst{11-0} = label{11-0};
2072 }
2073
2074 let hasSideEffects = 1 in {
2075 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2076                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2077
2078 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2079                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
2080                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2081 }
2082
2083 //===----------------------------------------------------------------------===//
2084 //  Control Flow Instructions.
2085 //
2086
2087 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2088   // ARMV4T and above
2089   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2090                   "bx", "\tlr", [(ARMretflag)]>,
2091                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2092     let Inst{27-0}  = 0b0001001011111111111100011110;
2093   }
2094
2095   // ARMV4 only
2096   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2097                   "mov", "\tpc, lr", [(ARMretflag)]>,
2098                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2099     let Inst{27-0} = 0b0001101000001111000000001110;
2100   }
2101
2102   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2103   // the user-space one).
2104   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2105                                  4, IIC_Br,
2106                                  [(ARMintretflag imm:$offset)]>;
2107 }
2108
2109 // Indirect branches
2110 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2111   // ARMV4T and above
2112   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2113                   [(brind GPR:$dst)]>,
2114               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2115     bits<4> dst;
2116     let Inst{31-4} = 0b1110000100101111111111110001;
2117     let Inst{3-0}  = dst;
2118   }
2119
2120   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2121                   "bx", "\t$dst", [/* pattern left blank */]>,
2122               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2123     bits<4> dst;
2124     let Inst{27-4} = 0b000100101111111111110001;
2125     let Inst{3-0}  = dst;
2126   }
2127 }
2128
2129 // SP is marked as a use to prevent stack-pointer assignments that appear
2130 // immediately before calls from potentially appearing dead.
2131 let isCall = 1,
2132   // FIXME:  Do we really need a non-predicated version? If so, it should
2133   // at least be a pseudo instruction expanding to the predicated version
2134   // at MC lowering time.
2135   Defs = [LR], Uses = [SP] in {
2136   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
2137                 IIC_Br, "bl\t$func",
2138                 [(ARMcall tglobaladdr:$func)]>,
2139             Requires<[IsARM]>, Sched<[WriteBrL]> {
2140     let Inst{31-28} = 0b1110;
2141     bits<24> func;
2142     let Inst{23-0} = func;
2143     let DecoderMethod = "DecodeBranchImmInstruction";
2144   }
2145
2146   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
2147                    IIC_Br, "bl", "\t$func",
2148                    [(ARMcall_pred tglobaladdr:$func)]>,
2149                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2150     bits<24> func;
2151     let Inst{23-0} = func;
2152     let DecoderMethod = "DecodeBranchImmInstruction";
2153   }
2154
2155   // ARMv5T and above
2156   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2157                 IIC_Br, "blx\t$func",
2158                 [(ARMcall GPR:$func)]>,
2159             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2160     bits<4> func;
2161     let Inst{31-4} = 0b1110000100101111111111110011;
2162     let Inst{3-0}  = func;
2163   }
2164
2165   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2166                     IIC_Br, "blx", "\t$func",
2167                     [(ARMcall_pred GPR:$func)]>,
2168                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2169     bits<4> func;
2170     let Inst{27-4} = 0b000100101111111111110011;
2171     let Inst{3-0}  = func;
2172   }
2173
2174   // ARMv4T
2175   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2176   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2177                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2178                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2179
2180   // ARMv4
2181   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2182                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2183                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2184
2185   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2186   // return stack predictor.
2187   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2188                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2189                       Requires<[IsARM]>, Sched<[WriteBr]>;
2190 }
2191
2192 let isBranch = 1, isTerminator = 1 in {
2193   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2194   // a two-value operand where a dag node expects two operands. :(
2195   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2196                IIC_Br, "b", "\t$target",
2197                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2198                Sched<[WriteBr]>  {
2199     bits<24> target;
2200     let Inst{23-0} = target;
2201     let DecoderMethod = "DecodeBranchImmInstruction";
2202   }
2203
2204   let isBarrier = 1 in {
2205     // B is "predicable" since it's just a Bcc with an 'always' condition.
2206     let isPredicable = 1 in
2207     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2208     // should be sufficient.
2209     // FIXME: Is B really a Barrier? That doesn't seem right.
2210     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2211                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2212                 Sched<[WriteBr]>;
2213
2214     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2215     def BR_JTr : ARMPseudoInst<(outs),
2216                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2217                       0, IIC_Br,
2218                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2219                       Sched<[WriteBr]>;
2220     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2221     // into i12 and rs suffixed versions.
2222     def BR_JTm : ARMPseudoInst<(outs),
2223                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2224                      0, IIC_Br,
2225                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2226                        imm:$id)]>, Sched<[WriteBrTbl]>;
2227     def BR_JTadd : ARMPseudoInst<(outs),
2228                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2229                    0, IIC_Br,
2230                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2231                      imm:$id)]>, Sched<[WriteBrTbl]>;
2232     } // isNotDuplicable = 1, isIndirectBranch = 1
2233   } // isBarrier = 1
2234
2235 }
2236
2237 // BLX (immediate)
2238 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2239                "blx\t$target", []>,
2240            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2241   let Inst{31-25} = 0b1111101;
2242   bits<25> target;
2243   let Inst{23-0} = target{24-1};
2244   let Inst{24} = target{0};
2245 }
2246
2247 // Branch and Exchange Jazelle
2248 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2249               [/* pattern left blank */]>, Sched<[WriteBr]> {
2250   bits<4> func;
2251   let Inst{23-20} = 0b0010;
2252   let Inst{19-8} = 0xfff;
2253   let Inst{7-4} = 0b0010;
2254   let Inst{3-0} = func;
2255 }
2256
2257 // Tail calls.
2258
2259 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2260   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2261                    Sched<[WriteBr]>;
2262
2263   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2264                    Sched<[WriteBr]>;
2265
2266   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2267                                  4, IIC_Br, [],
2268                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2269                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2270
2271   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2272                                  4, IIC_Br, [],
2273                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2274                                  Requires<[IsARM]>;
2275 }
2276
2277 // Secure Monitor Call is a system instruction.
2278 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2279               []>, Requires<[IsARM, HasTrustZone]> {
2280   bits<4> opt;
2281   let Inst{23-4} = 0b01100000000000000111;
2282   let Inst{3-0} = opt;
2283 }
2284
2285 // Supervisor Call (Software Interrupt)
2286 let isCall = 1, Uses = [SP] in {
2287 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2288           Sched<[WriteBr]> {
2289   bits<24> svc;
2290   let Inst{23-0} = svc;
2291 }
2292 }
2293
2294 // Store Return State
2295 class SRSI<bit wb, string asm>
2296   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2297        NoItinerary, asm, "", []> {
2298   bits<5> mode;
2299   let Inst{31-28} = 0b1111;
2300   let Inst{27-25} = 0b100;
2301   let Inst{22} = 1;
2302   let Inst{21} = wb;
2303   let Inst{20} = 0;
2304   let Inst{19-16} = 0b1101;  // SP
2305   let Inst{15-5} = 0b00000101000;
2306   let Inst{4-0} = mode;
2307 }
2308
2309 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2310   let Inst{24-23} = 0;
2311 }
2312 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2313   let Inst{24-23} = 0;
2314 }
2315 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2316   let Inst{24-23} = 0b10;
2317 }
2318 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2319   let Inst{24-23} = 0b10;
2320 }
2321 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2322   let Inst{24-23} = 0b01;
2323 }
2324 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2325   let Inst{24-23} = 0b01;
2326 }
2327 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2328   let Inst{24-23} = 0b11;
2329 }
2330 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2331   let Inst{24-23} = 0b11;
2332 }
2333
2334 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2335 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2336
2337 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2338 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2339
2340 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2341 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2342
2343 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2344 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2345
2346 // Return From Exception
2347 class RFEI<bit wb, string asm>
2348   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2349        NoItinerary, asm, "", []> {
2350   bits<4> Rn;
2351   let Inst{31-28} = 0b1111;
2352   let Inst{27-25} = 0b100;
2353   let Inst{22} = 0;
2354   let Inst{21} = wb;
2355   let Inst{20} = 1;
2356   let Inst{19-16} = Rn;
2357   let Inst{15-0} = 0xa00;
2358 }
2359
2360 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2361   let Inst{24-23} = 0;
2362 }
2363 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2364   let Inst{24-23} = 0;
2365 }
2366 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2367   let Inst{24-23} = 0b10;
2368 }
2369 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2370   let Inst{24-23} = 0b10;
2371 }
2372 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2373   let Inst{24-23} = 0b01;
2374 }
2375 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2376   let Inst{24-23} = 0b01;
2377 }
2378 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2379   let Inst{24-23} = 0b11;
2380 }
2381 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2382   let Inst{24-23} = 0b11;
2383 }
2384
2385 //===----------------------------------------------------------------------===//
2386 //  Load / Store Instructions.
2387 //
2388
2389 // Load
2390
2391
2392 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2393                     UnOpFrag<(load node:$Src)>>;
2394 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2395                     UnOpFrag<(zextloadi8 node:$Src)>>;
2396 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2397                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2398 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2399                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2400
2401 // Special LDR for loads from non-pc-relative constpools.
2402 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2403     isReMaterializable = 1, isCodeGenOnly = 1 in
2404 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2405                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2406                  []> {
2407   bits<4> Rt;
2408   bits<17> addr;
2409   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2410   let Inst{19-16} = 0b1111;
2411   let Inst{15-12} = Rt;
2412   let Inst{11-0}  = addr{11-0};   // imm12
2413 }
2414
2415 // Loads with zero extension
2416 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2417                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2418                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2419
2420 // Loads with sign extension
2421 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2422                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2423                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2424
2425 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2426                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2427                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2428
2429 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2430   // Load doubleword
2431   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2432                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2433              Requires<[IsARM, HasV5TE]>;
2434 }
2435
2436 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2437                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2438 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2439                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2440 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2441                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2442
2443 // Indexed loads
2444 multiclass AI2_ldridx<bit isByte, string opc,
2445                       InstrItinClass iii, InstrItinClass iir> {
2446   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2447                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2448                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2449     bits<17> addr;
2450     let Inst{25} = 0;
2451     let Inst{23} = addr{12};
2452     let Inst{19-16} = addr{16-13};
2453     let Inst{11-0} = addr{11-0};
2454     let DecoderMethod = "DecodeLDRPreImm";
2455   }
2456
2457   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2458                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2459                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2460     bits<17> addr;
2461     let Inst{25} = 1;
2462     let Inst{23} = addr{12};
2463     let Inst{19-16} = addr{16-13};
2464     let Inst{11-0} = addr{11-0};
2465     let Inst{4} = 0;
2466     let DecoderMethod = "DecodeLDRPreReg";
2467   }
2468
2469   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2470                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2471                        IndexModePost, LdFrm, iir,
2472                        opc, "\t$Rt, $addr, $offset",
2473                        "$addr.base = $Rn_wb", []> {
2474      // {12}     isAdd
2475      // {11-0}   imm12/Rm
2476      bits<14> offset;
2477      bits<4> addr;
2478      let Inst{25} = 1;
2479      let Inst{23} = offset{12};
2480      let Inst{19-16} = addr;
2481      let Inst{11-0} = offset{11-0};
2482      let Inst{4} = 0;
2483
2484     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2485    }
2486
2487    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2488                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2489                       IndexModePost, LdFrm, iii,
2490                       opc, "\t$Rt, $addr, $offset",
2491                       "$addr.base = $Rn_wb", []> {
2492     // {12}     isAdd
2493     // {11-0}   imm12/Rm
2494     bits<14> offset;
2495     bits<4> addr;
2496     let Inst{25} = 0;
2497     let Inst{23} = offset{12};
2498     let Inst{19-16} = addr;
2499     let Inst{11-0} = offset{11-0};
2500
2501     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2502   }
2503
2504 }
2505
2506 let mayLoad = 1, neverHasSideEffects = 1 in {
2507 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2508 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2509 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2510 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2511 }
2512
2513 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2514   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2515                         (ins addrmode3_pre:$addr), IndexModePre,
2516                         LdMiscFrm, itin,
2517                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2518     bits<14> addr;
2519     let Inst{23}    = addr{8};      // U bit
2520     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2521     let Inst{19-16} = addr{12-9};   // Rn
2522     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2523     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2524     let DecoderMethod = "DecodeAddrMode3Instruction";
2525   }
2526   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2527                         (ins addr_offset_none:$addr, am3offset:$offset),
2528                         IndexModePost, LdMiscFrm, itin,
2529                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2530                         []> {
2531     bits<10> offset;
2532     bits<4> addr;
2533     let Inst{23}    = offset{8};      // U bit
2534     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2535     let Inst{19-16} = addr;
2536     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2537     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2538     let DecoderMethod = "DecodeAddrMode3Instruction";
2539   }
2540 }
2541
2542 let mayLoad = 1, neverHasSideEffects = 1 in {
2543 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2544 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2545 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2546 let hasExtraDefRegAllocReq = 1 in {
2547 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2548                           (ins addrmode3_pre:$addr), IndexModePre,
2549                           LdMiscFrm, IIC_iLoad_d_ru,
2550                           "ldrd", "\t$Rt, $Rt2, $addr!",
2551                           "$addr.base = $Rn_wb", []> {
2552   bits<14> addr;
2553   let Inst{23}    = addr{8};      // U bit
2554   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2555   let Inst{19-16} = addr{12-9};   // Rn
2556   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2557   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2558   let DecoderMethod = "DecodeAddrMode3Instruction";
2559 }
2560 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2561                           (ins addr_offset_none:$addr, am3offset:$offset),
2562                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2563                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2564                           "$addr.base = $Rn_wb", []> {
2565   bits<10> offset;
2566   bits<4> addr;
2567   let Inst{23}    = offset{8};      // U bit
2568   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2569   let Inst{19-16} = addr;
2570   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2571   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2572   let DecoderMethod = "DecodeAddrMode3Instruction";
2573 }
2574 } // hasExtraDefRegAllocReq = 1
2575 } // mayLoad = 1, neverHasSideEffects = 1
2576
2577 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2578 let mayLoad = 1, neverHasSideEffects = 1 in {
2579 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2580                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2581                     IndexModePost, LdFrm, IIC_iLoad_ru,
2582                     "ldrt", "\t$Rt, $addr, $offset",
2583                     "$addr.base = $Rn_wb", []> {
2584   // {12}     isAdd
2585   // {11-0}   imm12/Rm
2586   bits<14> offset;
2587   bits<4> addr;
2588   let Inst{25} = 1;
2589   let Inst{23} = offset{12};
2590   let Inst{21} = 1; // overwrite
2591   let Inst{19-16} = addr;
2592   let Inst{11-5} = offset{11-5};
2593   let Inst{4} = 0;
2594   let Inst{3-0} = offset{3-0};
2595   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2596 }
2597
2598 def LDRT_POST_IMM
2599   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2600                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2601                IndexModePost, LdFrm, IIC_iLoad_ru,
2602                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2603   // {12}     isAdd
2604   // {11-0}   imm12/Rm
2605   bits<14> offset;
2606   bits<4> addr;
2607   let Inst{25} = 0;
2608   let Inst{23} = offset{12};
2609   let Inst{21} = 1; // overwrite
2610   let Inst{19-16} = addr;
2611   let Inst{11-0} = offset{11-0};
2612   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2613 }
2614
2615 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2616                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2617                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2618                      "ldrbt", "\t$Rt, $addr, $offset",
2619                      "$addr.base = $Rn_wb", []> {
2620   // {12}     isAdd
2621   // {11-0}   imm12/Rm
2622   bits<14> offset;
2623   bits<4> addr;
2624   let Inst{25} = 1;
2625   let Inst{23} = offset{12};
2626   let Inst{21} = 1; // overwrite
2627   let Inst{19-16} = addr;
2628   let Inst{11-5} = offset{11-5};
2629   let Inst{4} = 0;
2630   let Inst{3-0} = offset{3-0};
2631   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2632 }
2633
2634 def LDRBT_POST_IMM
2635   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2636                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2637                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2638                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2639   // {12}     isAdd
2640   // {11-0}   imm12/Rm
2641   bits<14> offset;
2642   bits<4> addr;
2643   let Inst{25} = 0;
2644   let Inst{23} = offset{12};
2645   let Inst{21} = 1; // overwrite
2646   let Inst{19-16} = addr;
2647   let Inst{11-0} = offset{11-0};
2648   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2649 }
2650
2651 multiclass AI3ldrT<bits<4> op, string opc> {
2652   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2653                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2654                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2655                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2656     bits<9> offset;
2657     let Inst{23} = offset{8};
2658     let Inst{22} = 1;
2659     let Inst{11-8} = offset{7-4};
2660     let Inst{3-0} = offset{3-0};
2661   }
2662   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2663                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2664                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2665                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2666     bits<5> Rm;
2667     let Inst{23} = Rm{4};
2668     let Inst{22} = 0;
2669     let Inst{11-8} = 0;
2670     let Unpredictable{11-8} = 0b1111;
2671     let Inst{3-0} = Rm{3-0};
2672     let DecoderMethod = "DecodeLDR";
2673   }
2674 }
2675
2676 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2677 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2678 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2679 }
2680
2681 def LDRT_POST
2682   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2683                  (outs GPR:$Rt)>;
2684
2685 def LDRBT_POST
2686   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2687                  (outs GPR:$Rt)>;
2688
2689 // Store
2690
2691 // Stores with truncate
2692 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2693                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2694                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2695
2696 // Store doubleword
2697 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2698   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2699                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2700              Requires<[IsARM, HasV5TE]> {
2701     let Inst{21} = 0;
2702   }
2703 }
2704
2705 // Indexed stores
2706 multiclass AI2_stridx<bit isByte, string opc,
2707                       InstrItinClass iii, InstrItinClass iir> {
2708   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2709                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2710                             StFrm, iii,
2711                             opc, "\t$Rt, $addr!",
2712                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2713     bits<17> addr;
2714     let Inst{25} = 0;
2715     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2716     let Inst{19-16} = addr{16-13};  // Rn
2717     let Inst{11-0}  = addr{11-0};   // imm12
2718     let DecoderMethod = "DecodeSTRPreImm";
2719   }
2720
2721   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2722                       (ins GPR:$Rt, ldst_so_reg:$addr),
2723                       IndexModePre, StFrm, iir,
2724                       opc, "\t$Rt, $addr!",
2725                       "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2726     bits<17> addr;
2727     let Inst{25} = 1;
2728     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2729     let Inst{19-16} = addr{16-13}; // Rn
2730     let Inst{11-0}  = addr{11-0};
2731     let Inst{4}     = 0;           // Inst{4} = 0
2732     let DecoderMethod = "DecodeSTRPreReg";
2733   }
2734   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2735                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2736                 IndexModePost, StFrm, iir,
2737                 opc, "\t$Rt, $addr, $offset",
2738                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2739      // {12}     isAdd
2740      // {11-0}   imm12/Rm
2741      bits<14> offset;
2742      bits<4> addr;
2743      let Inst{25} = 1;
2744      let Inst{23} = offset{12};
2745      let Inst{19-16} = addr;
2746      let Inst{11-0} = offset{11-0};
2747      let Inst{4} = 0;
2748
2749     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2750    }
2751
2752    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2753                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2754                 IndexModePost, StFrm, iii,
2755                 opc, "\t$Rt, $addr, $offset",
2756                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2757     // {12}     isAdd
2758     // {11-0}   imm12/Rm
2759     bits<14> offset;
2760     bits<4> addr;
2761     let Inst{25} = 0;
2762     let Inst{23} = offset{12};
2763     let Inst{19-16} = addr;
2764     let Inst{11-0} = offset{11-0};
2765
2766     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2767   }
2768 }
2769
2770 let mayStore = 1, neverHasSideEffects = 1 in {
2771 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2772 // IIC_iStore_siu depending on whether it the offset register is shifted.
2773 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2774 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2775 }
2776
2777 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2778                          am2offset_reg:$offset),
2779              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2780                            am2offset_reg:$offset)>;
2781 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2782                          am2offset_imm:$offset),
2783              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2784                            am2offset_imm:$offset)>;
2785 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2786                              am2offset_reg:$offset),
2787              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2788                             am2offset_reg:$offset)>;
2789 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2790                              am2offset_imm:$offset),
2791              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2792                             am2offset_imm:$offset)>;
2793
2794 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2795 // put the patterns on the instruction definitions directly as ISel wants
2796 // the address base and offset to be separate operands, not a single
2797 // complex operand like we represent the instructions themselves. The
2798 // pseudos map between the two.
2799 let usesCustomInserter = 1,
2800     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2801 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2802                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2803                4, IIC_iStore_ru,
2804             [(set GPR:$Rn_wb,
2805                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2806 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2807                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2808                4, IIC_iStore_ru,
2809             [(set GPR:$Rn_wb,
2810                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2811 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2812                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2813                4, IIC_iStore_ru,
2814             [(set GPR:$Rn_wb,
2815                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2816 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2817                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2818                4, IIC_iStore_ru,
2819             [(set GPR:$Rn_wb,
2820                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2821 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2822                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2823                4, IIC_iStore_ru,
2824             [(set GPR:$Rn_wb,
2825                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2826 }
2827
2828
2829
2830 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2831                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2832                            StMiscFrm, IIC_iStore_bh_ru,
2833                            "strh", "\t$Rt, $addr!",
2834                            "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2835   bits<14> addr;
2836   let Inst{23}    = addr{8};      // U bit
2837   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2838   let Inst{19-16} = addr{12-9};   // Rn
2839   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2840   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2841   let DecoderMethod = "DecodeAddrMode3Instruction";
2842 }
2843
2844 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2845                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2846                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2847                        "strh", "\t$Rt, $addr, $offset",
2848                        "$addr.base = $Rn_wb,@earlyclobber $Rn_wb",
2849                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2850                                                       addr_offset_none:$addr,
2851                                                       am3offset:$offset))]> {
2852   bits<10> offset;
2853   bits<4> addr;
2854   let Inst{23}    = offset{8};      // U bit
2855   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2856   let Inst{19-16} = addr;
2857   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2858   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2859   let DecoderMethod = "DecodeAddrMode3Instruction";
2860 }
2861
2862 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2863 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2864                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2865                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2866                           "strd", "\t$Rt, $Rt2, $addr!",
2867                           "$addr.base = $Rn_wb", []> {
2868   bits<14> addr;
2869   let Inst{23}    = addr{8};      // U bit
2870   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2871   let Inst{19-16} = addr{12-9};   // Rn
2872   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2873   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2874   let DecoderMethod = "DecodeAddrMode3Instruction";
2875 }
2876
2877 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2878                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2879                                am3offset:$offset),
2880                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2881                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2882                           "$addr.base = $Rn_wb", []> {
2883   bits<10> offset;
2884   bits<4> addr;
2885   let Inst{23}    = offset{8};      // U bit
2886   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2887   let Inst{19-16} = addr;
2888   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2889   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2890   let DecoderMethod = "DecodeAddrMode3Instruction";
2891 }
2892 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2893
2894 // STRT, STRBT, and STRHT
2895
2896 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2897                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2898                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2899                    "strbt", "\t$Rt, $addr, $offset",
2900                    "$addr.base = $Rn_wb", []> {
2901   // {12}     isAdd
2902   // {11-0}   imm12/Rm
2903   bits<14> offset;
2904   bits<4> addr;
2905   let Inst{25} = 1;
2906   let Inst{23} = offset{12};
2907   let Inst{21} = 1; // overwrite
2908   let Inst{19-16} = addr;
2909   let Inst{11-5} = offset{11-5};
2910   let Inst{4} = 0;
2911   let Inst{3-0} = offset{3-0};
2912   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2913 }
2914
2915 def STRBT_POST_IMM
2916   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2917                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2918                IndexModePost, StFrm, IIC_iStore_bh_ru,
2919                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2920   // {12}     isAdd
2921   // {11-0}   imm12/Rm
2922   bits<14> offset;
2923   bits<4> addr;
2924   let Inst{25} = 0;
2925   let Inst{23} = offset{12};
2926   let Inst{21} = 1; // overwrite
2927   let Inst{19-16} = addr;
2928   let Inst{11-0} = offset{11-0};
2929   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2930 }
2931
2932 def STRBT_POST
2933   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
2934                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
2935
2936 let mayStore = 1, neverHasSideEffects = 1 in {
2937 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2938                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2939                    IndexModePost, StFrm, IIC_iStore_ru,
2940                    "strt", "\t$Rt, $addr, $offset",
2941                    "$addr.base = $Rn_wb", []> {
2942   // {12}     isAdd
2943   // {11-0}   imm12/Rm
2944   bits<14> offset;
2945   bits<4> addr;
2946   let Inst{25} = 1;
2947   let Inst{23} = offset{12};
2948   let Inst{21} = 1; // overwrite
2949   let Inst{19-16} = addr;
2950   let Inst{11-5} = offset{11-5};
2951   let Inst{4} = 0;
2952   let Inst{3-0} = offset{3-0};
2953   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2954 }
2955
2956 def STRT_POST_IMM
2957   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2958                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2959                IndexModePost, StFrm, IIC_iStore_ru,
2960                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2961   // {12}     isAdd
2962   // {11-0}   imm12/Rm
2963   bits<14> offset;
2964   bits<4> addr;
2965   let Inst{25} = 0;
2966   let Inst{23} = offset{12};
2967   let Inst{21} = 1; // overwrite
2968   let Inst{19-16} = addr;
2969   let Inst{11-0} = offset{11-0};
2970   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2971 }
2972 }
2973
2974 def STRT_POST
2975   : ARMAsmPseudo<"strt${q} $Rt, $addr",
2976                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
2977
2978 multiclass AI3strT<bits<4> op, string opc> {
2979   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2980                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2981                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2982                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2983     bits<9> offset;
2984     let Inst{23} = offset{8};
2985     let Inst{22} = 1;
2986     let Inst{11-8} = offset{7-4};
2987     let Inst{3-0} = offset{3-0};
2988   }
2989   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2990                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2991                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2992                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2993     bits<5> Rm;
2994     let Inst{23} = Rm{4};
2995     let Inst{22} = 0;
2996     let Inst{11-8} = 0;
2997     let Inst{3-0} = Rm{3-0};
2998   }
2999 }
3000
3001
3002 defm STRHT : AI3strT<0b1011, "strht">;
3003
3004 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3005                    NoItinerary, "stl", "\t$Rt, $addr", []>;
3006 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3007                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
3008 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3009                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
3010
3011 //===----------------------------------------------------------------------===//
3012 //  Load / store multiple Instructions.
3013 //
3014
3015 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3016                          InstrItinClass itin, InstrItinClass itin_upd> {
3017   // IA is the default, so no need for an explicit suffix on the
3018   // mnemonic here. Without it is the canonical spelling.
3019   def IA :
3020     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3021          IndexModeNone, f, itin,
3022          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3023     let Inst{24-23} = 0b01;       // Increment After
3024     let Inst{22}    = P_bit;
3025     let Inst{21}    = 0;          // No writeback
3026     let Inst{20}    = L_bit;
3027   }
3028   def IA_UPD :
3029     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3030          IndexModeUpd, f, itin_upd,
3031          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3032     let Inst{24-23} = 0b01;       // Increment After
3033     let Inst{22}    = P_bit;
3034     let Inst{21}    = 1;          // Writeback
3035     let Inst{20}    = L_bit;
3036
3037     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3038   }
3039   def DA :
3040     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3041          IndexModeNone, f, itin,
3042          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3043     let Inst{24-23} = 0b00;       // Decrement After
3044     let Inst{22}    = P_bit;
3045     let Inst{21}    = 0;          // No writeback
3046     let Inst{20}    = L_bit;
3047   }
3048   def DA_UPD :
3049     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3050          IndexModeUpd, f, itin_upd,
3051          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3052     let Inst{24-23} = 0b00;       // Decrement After
3053     let Inst{22}    = P_bit;
3054     let Inst{21}    = 1;          // Writeback
3055     let Inst{20}    = L_bit;
3056
3057     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3058   }
3059   def DB :
3060     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3061          IndexModeNone, f, itin,
3062          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3063     let Inst{24-23} = 0b10;       // Decrement Before
3064     let Inst{22}    = P_bit;
3065     let Inst{21}    = 0;          // No writeback
3066     let Inst{20}    = L_bit;
3067   }
3068   def DB_UPD :
3069     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3070          IndexModeUpd, f, itin_upd,
3071          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3072     let Inst{24-23} = 0b10;       // Decrement Before
3073     let Inst{22}    = P_bit;
3074     let Inst{21}    = 1;          // Writeback
3075     let Inst{20}    = L_bit;
3076
3077     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3078   }
3079   def IB :
3080     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3081          IndexModeNone, f, itin,
3082          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3083     let Inst{24-23} = 0b11;       // Increment Before
3084     let Inst{22}    = P_bit;
3085     let Inst{21}    = 0;          // No writeback
3086     let Inst{20}    = L_bit;
3087   }
3088   def IB_UPD :
3089     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3090          IndexModeUpd, f, itin_upd,
3091          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3092     let Inst{24-23} = 0b11;       // Increment Before
3093     let Inst{22}    = P_bit;
3094     let Inst{21}    = 1;          // Writeback
3095     let Inst{20}    = L_bit;
3096
3097     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3098   }
3099 }
3100
3101 let neverHasSideEffects = 1 in {
3102
3103 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3104 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3105                          IIC_iLoad_mu>;
3106
3107 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3108 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3109                          IIC_iStore_mu>;
3110
3111 } // neverHasSideEffects
3112
3113 // FIXME: remove when we have a way to marking a MI with these properties.
3114 // FIXME: Should pc be an implicit operand like PICADD, etc?
3115 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3116     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3117 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3118                                                  reglist:$regs, variable_ops),
3119                      4, IIC_iLoad_mBr, [],
3120                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3121       RegConstraint<"$Rn = $wb">;
3122
3123 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3124 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3125                                IIC_iLoad_mu>;
3126
3127 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3128 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3129                                IIC_iStore_mu>;
3130
3131
3132
3133 //===----------------------------------------------------------------------===//
3134 //  Move Instructions.
3135 //
3136
3137 let neverHasSideEffects = 1 in
3138 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3139                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3140   bits<4> Rd;
3141   bits<4> Rm;
3142
3143   let Inst{19-16} = 0b0000;
3144   let Inst{11-4} = 0b00000000;
3145   let Inst{25} = 0;
3146   let Inst{3-0} = Rm;
3147   let Inst{15-12} = Rd;
3148 }
3149
3150 // A version for the smaller set of tail call registers.
3151 let neverHasSideEffects = 1 in
3152 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3153                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3154   bits<4> Rd;
3155   bits<4> Rm;
3156
3157   let Inst{11-4} = 0b00000000;
3158   let Inst{25} = 0;
3159   let Inst{3-0} = Rm;
3160   let Inst{15-12} = Rd;
3161 }
3162
3163 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3164                 DPSoRegRegFrm, IIC_iMOVsr,
3165                 "mov", "\t$Rd, $src",
3166                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3167                 Sched<[WriteALU]> {
3168   bits<4> Rd;
3169   bits<12> src;
3170   let Inst{15-12} = Rd;
3171   let Inst{19-16} = 0b0000;
3172   let Inst{11-8} = src{11-8};
3173   let Inst{7} = 0;
3174   let Inst{6-5} = src{6-5};
3175   let Inst{4} = 1;
3176   let Inst{3-0} = src{3-0};
3177   let Inst{25} = 0;
3178 }
3179
3180 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3181                 DPSoRegImmFrm, IIC_iMOVsr,
3182                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3183                 UnaryDP, Sched<[WriteALU]> {
3184   bits<4> Rd;
3185   bits<12> src;
3186   let Inst{15-12} = Rd;
3187   let Inst{19-16} = 0b0000;
3188   let Inst{11-5} = src{11-5};
3189   let Inst{4} = 0;
3190   let Inst{3-0} = src{3-0};
3191   let Inst{25} = 0;
3192 }
3193
3194 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3195 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3196                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3197                 Sched<[WriteALU]> {
3198   bits<4> Rd;
3199   bits<12> imm;
3200   let Inst{25} = 1;
3201   let Inst{15-12} = Rd;
3202   let Inst{19-16} = 0b0000;
3203   let Inst{11-0} = imm;
3204 }
3205
3206 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3207 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3208                  DPFrm, IIC_iMOVi,
3209                  "movw", "\t$Rd, $imm",
3210                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3211                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3212   bits<4> Rd;
3213   bits<16> imm;
3214   let Inst{15-12} = Rd;
3215   let Inst{11-0}  = imm{11-0};
3216   let Inst{19-16} = imm{15-12};
3217   let Inst{20} = 0;
3218   let Inst{25} = 1;
3219   let DecoderMethod = "DecodeArmMOVTWInstruction";
3220 }
3221
3222 def : InstAlias<"mov${p} $Rd, $imm",
3223                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3224         Requires<[IsARM]>;
3225
3226 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3227                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3228                       Sched<[WriteALU]>;
3229
3230 let Constraints = "$src = $Rd" in {
3231 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3232                   (ins GPR:$src, imm0_65535_expr:$imm),
3233                   DPFrm, IIC_iMOVi,
3234                   "movt", "\t$Rd, $imm",
3235                   [(set GPRnopc:$Rd,
3236                         (or (and GPR:$src, 0xffff),
3237                             lo16AllZero:$imm))]>, UnaryDP,
3238                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3239   bits<4> Rd;
3240   bits<16> imm;
3241   let Inst{15-12} = Rd;
3242   let Inst{11-0}  = imm{11-0};
3243   let Inst{19-16} = imm{15-12};
3244   let Inst{20} = 0;
3245   let Inst{25} = 1;
3246   let DecoderMethod = "DecodeArmMOVTWInstruction";
3247 }
3248
3249 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3250                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3251                       Sched<[WriteALU]>;
3252
3253 } // Constraints
3254
3255 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3256       Requires<[IsARM, HasV6T2]>;
3257
3258 let Uses = [CPSR] in
3259 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3260                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3261                     Requires<[IsARM]>, Sched<[WriteALU]>;
3262
3263 // These aren't really mov instructions, but we have to define them this way
3264 // due to flag operands.
3265
3266 let Defs = [CPSR] in {
3267 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3268                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3269                       Sched<[WriteALU]>, Requires<[IsARM]>;
3270 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3271                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3272                       Sched<[WriteALU]>, Requires<[IsARM]>;
3273 }
3274
3275 //===----------------------------------------------------------------------===//
3276 //  Extend Instructions.
3277 //
3278
3279 // Sign extenders
3280
3281 def SXTB  : AI_ext_rrot<0b01101010,
3282                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3283 def SXTH  : AI_ext_rrot<0b01101011,
3284                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3285
3286 def SXTAB : AI_exta_rrot<0b01101010,
3287                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3288 def SXTAH : AI_exta_rrot<0b01101011,
3289                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3290
3291 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3292
3293 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3294
3295 // Zero extenders
3296
3297 let AddedComplexity = 16 in {
3298 def UXTB   : AI_ext_rrot<0b01101110,
3299                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3300 def UXTH   : AI_ext_rrot<0b01101111,
3301                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3302 def UXTB16 : AI_ext_rrot<0b01101100,
3303                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3304
3305 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3306 //        The transformation should probably be done as a combiner action
3307 //        instead so we can include a check for masking back in the upper
3308 //        eight bits of the source into the lower eight bits of the result.
3309 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3310 //               (UXTB16r_rot GPR:$Src, 3)>;
3311 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3312                (UXTB16 GPR:$Src, 1)>;
3313
3314 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3315                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3316 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3317                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3318 }
3319
3320 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3321 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3322
3323
3324 def SBFX  : I<(outs GPRnopc:$Rd),
3325               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3326                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3327                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3328                Requires<[IsARM, HasV6T2]> {
3329   bits<4> Rd;
3330   bits<4> Rn;
3331   bits<5> lsb;
3332   bits<5> width;
3333   let Inst{27-21} = 0b0111101;
3334   let Inst{6-4}   = 0b101;
3335   let Inst{20-16} = width;
3336   let Inst{15-12} = Rd;
3337   let Inst{11-7}  = lsb;
3338   let Inst{3-0}   = Rn;
3339 }
3340
3341 def UBFX  : I<(outs GPRnopc:$Rd),
3342               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3343                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3344                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3345                Requires<[IsARM, HasV6T2]> {
3346   bits<4> Rd;
3347   bits<4> Rn;
3348   bits<5> lsb;
3349   bits<5> width;
3350   let Inst{27-21} = 0b0111111;
3351   let Inst{6-4}   = 0b101;
3352   let Inst{20-16} = width;
3353   let Inst{15-12} = Rd;
3354   let Inst{11-7}  = lsb;
3355   let Inst{3-0}   = Rn;
3356 }
3357
3358 //===----------------------------------------------------------------------===//
3359 //  Arithmetic Instructions.
3360 //
3361
3362 defm ADD  : AsI1_bin_irs<0b0100, "add",
3363                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3364                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3365 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3366                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3367                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3368
3369 // ADD and SUB with 's' bit set.
3370 //
3371 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3372 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3373 // AdjustInstrPostInstrSelection where we determine whether or not to
3374 // set the "s" bit based on CPSR liveness.
3375 //
3376 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3377 // support for an optional CPSR definition that corresponds to the DAG
3378 // node's second value. We can then eliminate the implicit def of CPSR.
3379 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3380                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3381 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3382                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3383
3384 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3385               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3386 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3387               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3388
3389 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3390                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3391                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3392
3393 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3394 // CPSR and the implicit def of CPSR is not needed.
3395 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3396                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3397
3398 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3399                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3400
3401 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3402 // The assume-no-carry-in form uses the negation of the input since add/sub
3403 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3404 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3405 // details.
3406 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3407              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3408 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3409              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3410
3411 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3412              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3413              Requires<[IsARM, HasV6T2]>;
3414 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3415              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3416              Requires<[IsARM, HasV6T2]>;
3417
3418 // The with-carry-in form matches bitwise not instead of the negation.
3419 // Effectively, the inverse interpretation of the carry flag already accounts
3420 // for part of the negation.
3421 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3422              (SBCri   GPR:$src, so_imm_not:$imm)>;
3423 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3424              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3425
3426 // Note: These are implemented in C++ code, because they have to generate
3427 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3428 // cannot produce.
3429 // (mul X, 2^n+1) -> (add (X << n), X)
3430 // (mul X, 2^n-1) -> (rsb X, (X << n))
3431
3432 // ARM Arithmetic Instruction
3433 // GPR:$dst = GPR:$a op GPR:$b
3434 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3435           list<dag> pattern = [],
3436           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3437           string asm = "\t$Rd, $Rn, $Rm">
3438   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3439     Sched<[WriteALU, ReadALU, ReadALU]> {
3440   bits<4> Rn;
3441   bits<4> Rd;
3442   bits<4> Rm;
3443   let Inst{27-20} = op27_20;
3444   let Inst{11-4} = op11_4;
3445   let Inst{19-16} = Rn;
3446   let Inst{15-12} = Rd;
3447   let Inst{3-0}   = Rm;
3448
3449   let Unpredictable{11-8} = 0b1111;
3450 }
3451
3452 // Saturating add/subtract
3453
3454 let DecoderMethod = "DecodeQADDInstruction" in
3455 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3456                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3457                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3458
3459 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3460                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3461                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3462 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3463                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3464                   "\t$Rd, $Rm, $Rn">;
3465 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3466                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3467                   "\t$Rd, $Rm, $Rn">;
3468
3469 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3470 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3471 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3472 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3473 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3474 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3475 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3476 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3477 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3478 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3479 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3480 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3481
3482 // Signed/Unsigned add/subtract
3483
3484 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3485 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3486 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3487 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3488 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3489 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3490 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3491 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3492 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3493 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3494 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3495 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3496
3497 // Signed/Unsigned halving add/subtract
3498
3499 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3500 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3501 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3502 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3503 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3504 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3505 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3506 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3507 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3508 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3509 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3510 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3511
3512 // Unsigned Sum of Absolute Differences [and Accumulate].
3513
3514 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3515                 MulFrm /* for convenience */, NoItinerary, "usad8",
3516                 "\t$Rd, $Rn, $Rm", []>,
3517              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3518   bits<4> Rd;
3519   bits<4> Rn;
3520   bits<4> Rm;
3521   let Inst{27-20} = 0b01111000;
3522   let Inst{15-12} = 0b1111;
3523   let Inst{7-4} = 0b0001;
3524   let Inst{19-16} = Rd;
3525   let Inst{11-8} = Rm;
3526   let Inst{3-0} = Rn;
3527 }
3528 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3529                 MulFrm /* for convenience */, NoItinerary, "usada8",
3530                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3531              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3532   bits<4> Rd;
3533   bits<4> Rn;
3534   bits<4> Rm;
3535   bits<4> Ra;
3536   let Inst{27-20} = 0b01111000;
3537   let Inst{7-4} = 0b0001;
3538   let Inst{19-16} = Rd;
3539   let Inst{15-12} = Ra;
3540   let Inst{11-8} = Rm;
3541   let Inst{3-0} = Rn;
3542 }
3543
3544 // Signed/Unsigned saturate
3545
3546 def SSAT : AI<(outs GPRnopc:$Rd),
3547               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3548               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3549   bits<4> Rd;
3550   bits<5> sat_imm;
3551   bits<4> Rn;
3552   bits<8> sh;
3553   let Inst{27-21} = 0b0110101;
3554   let Inst{5-4} = 0b01;
3555   let Inst{20-16} = sat_imm;
3556   let Inst{15-12} = Rd;
3557   let Inst{11-7} = sh{4-0};
3558   let Inst{6} = sh{5};
3559   let Inst{3-0} = Rn;
3560 }
3561
3562 def SSAT16 : AI<(outs GPRnopc:$Rd),
3563                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3564                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3565   bits<4> Rd;
3566   bits<4> sat_imm;
3567   bits<4> Rn;
3568   let Inst{27-20} = 0b01101010;
3569   let Inst{11-4} = 0b11110011;
3570   let Inst{15-12} = Rd;
3571   let Inst{19-16} = sat_imm;
3572   let Inst{3-0} = Rn;
3573 }
3574
3575 def USAT : AI<(outs GPRnopc:$Rd),
3576               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3577               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3578   bits<4> Rd;
3579   bits<5> sat_imm;
3580   bits<4> Rn;
3581   bits<8> sh;
3582   let Inst{27-21} = 0b0110111;
3583   let Inst{5-4} = 0b01;
3584   let Inst{15-12} = Rd;
3585   let Inst{11-7} = sh{4-0};
3586   let Inst{6} = sh{5};
3587   let Inst{20-16} = sat_imm;
3588   let Inst{3-0} = Rn;
3589 }
3590
3591 def USAT16 : AI<(outs GPRnopc:$Rd),
3592                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3593                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3594   bits<4> Rd;
3595   bits<4> sat_imm;
3596   bits<4> Rn;
3597   let Inst{27-20} = 0b01101110;
3598   let Inst{11-4} = 0b11110011;
3599   let Inst{15-12} = Rd;
3600   let Inst{19-16} = sat_imm;
3601   let Inst{3-0} = Rn;
3602 }
3603
3604 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3605                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3606 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3607                (USAT imm:$pos, GPRnopc:$a, 0)>;
3608
3609 //===----------------------------------------------------------------------===//
3610 //  Bitwise Instructions.
3611 //
3612
3613 defm AND   : AsI1_bin_irs<0b0000, "and",
3614                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3615                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3616 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3617                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3618                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3619 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3620                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3621                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3622 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3623                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3624                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3625
3626 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3627 // like in the actual instruction encoding. The complexity of mapping the mask
3628 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3629 // instruction description.
3630 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3631                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3632                "bfc", "\t$Rd, $imm", "$src = $Rd",
3633                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3634                Requires<[IsARM, HasV6T2]> {
3635   bits<4> Rd;
3636   bits<10> imm;
3637   let Inst{27-21} = 0b0111110;
3638   let Inst{6-0}   = 0b0011111;
3639   let Inst{15-12} = Rd;
3640   let Inst{11-7}  = imm{4-0}; // lsb
3641   let Inst{20-16} = imm{9-5}; // msb
3642 }
3643
3644 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3645 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3646           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3647           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3648           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3649                            bf_inv_mask_imm:$imm))]>,
3650           Requires<[IsARM, HasV6T2]> {
3651   bits<4> Rd;
3652   bits<4> Rn;
3653   bits<10> imm;
3654   let Inst{27-21} = 0b0111110;
3655   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3656   let Inst{15-12} = Rd;
3657   let Inst{11-7}  = imm{4-0}; // lsb
3658   let Inst{20-16} = imm{9-5}; // width
3659   let Inst{3-0}   = Rn;
3660 }
3661
3662 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3663                   "mvn", "\t$Rd, $Rm",
3664                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3665   bits<4> Rd;
3666   bits<4> Rm;
3667   let Inst{25} = 0;
3668   let Inst{19-16} = 0b0000;
3669   let Inst{11-4} = 0b00000000;
3670   let Inst{15-12} = Rd;
3671   let Inst{3-0} = Rm;
3672 }
3673 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3674                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3675                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3676                   Sched<[WriteALU]> {
3677   bits<4> Rd;
3678   bits<12> shift;
3679   let Inst{25} = 0;
3680   let Inst{19-16} = 0b0000;
3681   let Inst{15-12} = Rd;
3682   let Inst{11-5} = shift{11-5};
3683   let Inst{4} = 0;
3684   let Inst{3-0} = shift{3-0};
3685 }
3686 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3687                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3688                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3689                   Sched<[WriteALU]> {
3690   bits<4> Rd;
3691   bits<12> shift;
3692   let Inst{25} = 0;
3693   let Inst{19-16} = 0b0000;
3694   let Inst{15-12} = Rd;
3695   let Inst{11-8} = shift{11-8};
3696   let Inst{7} = 0;
3697   let Inst{6-5} = shift{6-5};
3698   let Inst{4} = 1;
3699   let Inst{3-0} = shift{3-0};
3700 }
3701 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3702 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3703                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3704                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3705   bits<4> Rd;
3706   bits<12> imm;
3707   let Inst{25} = 1;
3708   let Inst{19-16} = 0b0000;
3709   let Inst{15-12} = Rd;
3710   let Inst{11-0} = imm;
3711 }
3712
3713 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3714              (BICri GPR:$src, so_imm_not:$imm)>;
3715
3716 //===----------------------------------------------------------------------===//
3717 //  Multiply Instructions.
3718 //
3719 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3720              string opc, string asm, list<dag> pattern>
3721   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3722   bits<4> Rd;
3723   bits<4> Rm;
3724   bits<4> Rn;
3725   let Inst{19-16} = Rd;
3726   let Inst{11-8}  = Rm;
3727   let Inst{3-0}   = Rn;
3728 }
3729 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3730              string opc, string asm, list<dag> pattern>
3731   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3732   bits<4> RdLo;
3733   bits<4> RdHi;
3734   bits<4> Rm;
3735   bits<4> Rn;
3736   let Inst{19-16} = RdHi;
3737   let Inst{15-12} = RdLo;
3738   let Inst{11-8}  = Rm;
3739   let Inst{3-0}   = Rn;
3740 }
3741 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3742              string opc, string asm, list<dag> pattern>
3743   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3744   bits<4> RdLo;
3745   bits<4> RdHi;
3746   bits<4> Rm;
3747   bits<4> Rn;
3748   let Inst{19-16} = RdHi;
3749   let Inst{15-12} = RdLo;
3750   let Inst{11-8}  = Rm;
3751   let Inst{3-0}   = Rn;
3752 }
3753
3754 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3755 //        property. Remove them when it's possible to add those properties
3756 //        on an individual MachineInstr, not just an instruction description.
3757 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3758 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3759                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3760                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3761                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3762                   Requires<[IsARM, HasV6]> {
3763   let Inst{15-12} = 0b0000;
3764   let Unpredictable{15-12} = 0b1111;
3765 }
3766
3767 let Constraints = "@earlyclobber $Rd" in
3768 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3769                                                     pred:$p, cc_out:$s),
3770                            4, IIC_iMUL32,
3771                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3772                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3773                Requires<[IsARM, NoV6, UseMulOps]>;
3774 }
3775
3776 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
3777                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
3778                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3779         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
3780                      Requires<[IsARM, HasV6, UseMulOps]> {
3781   bits<4> Ra;
3782   let Inst{15-12} = Ra;
3783 }
3784
3785 let Constraints = "@earlyclobber $Rd" in
3786 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
3787                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
3788                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
3789          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
3790   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
3791                            Requires<[IsARM, NoV6]>;
3792
3793 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3794                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3795                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3796                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3797   bits<4> Rd;
3798   bits<4> Rm;
3799   bits<4> Rn;
3800   bits<4> Ra;
3801   let Inst{19-16} = Rd;
3802   let Inst{15-12} = Ra;
3803   let Inst{11-8}  = Rm;
3804   let Inst{3-0}   = Rn;
3805 }
3806
3807 // Extra precision multiplies with low / high results
3808 let neverHasSideEffects = 1 in {
3809 let isCommutable = 1 in {
3810 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3811                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3812                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3813                     Requires<[IsARM, HasV6]>;
3814
3815 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3816                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3817                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3818                     Requires<[IsARM, HasV6]>;
3819
3820 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3821 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3822                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3823                             4, IIC_iMUL64, [],
3824           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3825                            Requires<[IsARM, NoV6]>;
3826
3827 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3828                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3829                             4, IIC_iMUL64, [],
3830           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3831                            Requires<[IsARM, NoV6]>;
3832 }
3833 }
3834
3835 // Multiply + accumulate
3836 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3837                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3838                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3839          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3840 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3841                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3842                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3843          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3844
3845 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3846                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3847                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3848                     Requires<[IsARM, HasV6]> {
3849   bits<4> RdLo;
3850   bits<4> RdHi;
3851   bits<4> Rm;
3852   bits<4> Rn;
3853   let Inst{19-16} = RdHi;
3854   let Inst{15-12} = RdLo;
3855   let Inst{11-8}  = Rm;
3856   let Inst{3-0}   = Rn;
3857 }
3858
3859 let Constraints =
3860     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
3861 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3862                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3863                               4, IIC_iMAC64, [],
3864              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3865                            pred:$p, cc_out:$s)>,
3866                            Requires<[IsARM, NoV6]>;
3867 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3868                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3869                               4, IIC_iMAC64, [],
3870              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3871                            pred:$p, cc_out:$s)>,
3872                            Requires<[IsARM, NoV6]>;
3873 }
3874
3875 } // neverHasSideEffects
3876
3877 // Most significant word multiply
3878 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3879                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3880                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3881             Requires<[IsARM, HasV6]> {
3882   let Inst{15-12} = 0b1111;
3883 }
3884
3885 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3886                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3887             Requires<[IsARM, HasV6]> {
3888   let Inst{15-12} = 0b1111;
3889 }
3890
3891 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3892                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3893                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3894                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3895             Requires<[IsARM, HasV6, UseMulOps]>;
3896
3897 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3898                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3899                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3900             Requires<[IsARM, HasV6]>;
3901
3902 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3903                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3904                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3905             Requires<[IsARM, HasV6, UseMulOps]>;
3906
3907 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3908                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3909                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3910             Requires<[IsARM, HasV6]>;
3911
3912 multiclass AI_smul<string opc, PatFrag opnode> {
3913   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3914               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3915               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3916                                       (sext_inreg GPR:$Rm, i16)))]>,
3917            Requires<[IsARM, HasV5TE]>;
3918
3919   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3920               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3921               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3922                                       (sra GPR:$Rm, (i32 16))))]>,
3923            Requires<[IsARM, HasV5TE]>;
3924
3925   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3926               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3927               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3928                                       (sext_inreg GPR:$Rm, i16)))]>,
3929            Requires<[IsARM, HasV5TE]>;
3930
3931   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3932               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3933               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3934                                       (sra GPR:$Rm, (i32 16))))]>,
3935             Requires<[IsARM, HasV5TE]>;
3936
3937   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3938               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3939               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3940                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3941            Requires<[IsARM, HasV5TE]>;
3942
3943   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3944               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3945               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3946                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3947             Requires<[IsARM, HasV5TE]>;
3948 }
3949
3950
3951 multiclass AI_smla<string opc, PatFrag opnode> {
3952   let DecoderMethod = "DecodeSMLAInstruction" in {
3953   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3954               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3955               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3956               [(set GPRnopc:$Rd, (add GPR:$Ra,
3957                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3958                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3959            Requires<[IsARM, HasV5TE, UseMulOps]>;
3960
3961   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3962               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3963               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3964               [(set GPRnopc:$Rd,
3965                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3966                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3967            Requires<[IsARM, HasV5TE, UseMulOps]>;
3968
3969   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3970               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3971               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3972               [(set GPRnopc:$Rd,
3973                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3974                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3975            Requires<[IsARM, HasV5TE, UseMulOps]>;
3976
3977   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3978               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3979               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3980              [(set GPRnopc:$Rd,
3981                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3982                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3983             Requires<[IsARM, HasV5TE, UseMulOps]>;
3984
3985   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3986               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3987               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3988               [(set GPRnopc:$Rd,
3989                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3990                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3991            Requires<[IsARM, HasV5TE, UseMulOps]>;
3992
3993   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3994               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3995               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3996               [(set GPRnopc:$Rd,
3997                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3998                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3999             Requires<[IsARM, HasV5TE, UseMulOps]>;
4000   }
4001 }
4002
4003 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
4004 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
4005
4006 // Halfword multiply accumulate long: SMLAL<x><y>.
4007 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4008                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4009                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4010               Requires<[IsARM, HasV5TE]>;
4011
4012 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4013                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4014                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4015               Requires<[IsARM, HasV5TE]>;
4016
4017 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4018                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4019                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4020               Requires<[IsARM, HasV5TE]>;
4021
4022 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4023                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4024                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4025               Requires<[IsARM, HasV5TE]>;
4026
4027 // Helper class for AI_smld.
4028 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4029                     InstrItinClass itin, string opc, string asm>
4030   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
4031   bits<4> Rn;
4032   bits<4> Rm;
4033   let Inst{27-23} = 0b01110;
4034   let Inst{22}    = long;
4035   let Inst{21-20} = 0b00;
4036   let Inst{11-8}  = Rm;
4037   let Inst{7}     = 0;
4038   let Inst{6}     = sub;
4039   let Inst{5}     = swap;
4040   let Inst{4}     = 1;
4041   let Inst{3-0}   = Rn;
4042 }
4043 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4044                 InstrItinClass itin, string opc, string asm>
4045   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4046   bits<4> Rd;
4047   let Inst{15-12} = 0b1111;
4048   let Inst{19-16} = Rd;
4049 }
4050 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4051                 InstrItinClass itin, string opc, string asm>
4052   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4053   bits<4> Ra;
4054   bits<4> Rd;
4055   let Inst{19-16} = Rd;
4056   let Inst{15-12} = Ra;
4057 }
4058 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4059                   InstrItinClass itin, string opc, string asm>
4060   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4061   bits<4> RdLo;
4062   bits<4> RdHi;
4063   let Inst{19-16} = RdHi;
4064   let Inst{15-12} = RdLo;
4065 }
4066
4067 multiclass AI_smld<bit sub, string opc> {
4068
4069   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4070                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4071                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
4072
4073   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4074                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4075                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
4076
4077   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4078                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4079                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
4080
4081   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4082                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4083                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
4084
4085 }
4086
4087 defm SMLA : AI_smld<0, "smla">;
4088 defm SMLS : AI_smld<1, "smls">;
4089
4090 multiclass AI_sdml<bit sub, string opc> {
4091
4092   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4093                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
4094   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4095                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
4096 }
4097
4098 defm SMUA : AI_sdml<0, "smua">;
4099 defm SMUS : AI_sdml<1, "smus">;
4100
4101 //===----------------------------------------------------------------------===//
4102 //  Division Instructions (ARMv7-A with virtualization extension)
4103 //
4104 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4105                    "sdiv", "\t$Rd, $Rn, $Rm",
4106                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4107            Requires<[IsARM, HasDivideInARM]>;
4108
4109 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4110                    "udiv", "\t$Rd, $Rn, $Rm",
4111                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4112            Requires<[IsARM, HasDivideInARM]>;
4113
4114 //===----------------------------------------------------------------------===//
4115 //  Misc. Arithmetic Instructions.
4116 //
4117
4118 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4119               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4120               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4121            Sched<[WriteALU]>;
4122
4123 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4124               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4125               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
4126            Requires<[IsARM, HasV6T2]>,
4127            Sched<[WriteALU]>;
4128
4129 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4130               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4131               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4132            Sched<[WriteALU]>;
4133
4134 let AddedComplexity = 5 in
4135 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4136                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4137                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4138                Requires<[IsARM, HasV6]>,
4139            Sched<[WriteALU]>;
4140
4141 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4142               (REV16 (LDRH addrmode3:$addr))>;
4143 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4144                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4145
4146 let AddedComplexity = 5 in
4147 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4148                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4149                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4150                Requires<[IsARM, HasV6]>,
4151            Sched<[WriteALU]>;
4152
4153 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4154                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4155                (REVSH GPR:$Rm)>;
4156
4157 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4158                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4159                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4160                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4161                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4162                                            0xFFFF0000)))]>,
4163                Requires<[IsARM, HasV6]>,
4164            Sched<[WriteALUsi, ReadALU]>;
4165
4166 // Alternate cases for PKHBT where identities eliminate some nodes.
4167 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4168                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4169 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4170                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4171
4172 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4173 // will match the pattern below.
4174 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4175                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4176                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4177                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4178                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4179                                            0xFFFF)))]>,
4180                Requires<[IsARM, HasV6]>,
4181            Sched<[WriteALUsi, ReadALU]>;
4182
4183 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4184 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4185 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4186 // pkhtb src1, src2, asr (17..31).
4187 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4188                    (srl GPRnopc:$src2, imm16:$sh)),
4189                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4190 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4191                    (sra GPRnopc:$src2, imm16_31:$sh)),
4192                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4193 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4194                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4195                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4196
4197 //===----------------------------------------------------------------------===//
4198 // CRC Instructions
4199 //
4200 // Polynomials:
4201 // + CRC32{B,H,W}       0x04C11DB7
4202 // + CRC32C{B,H,W}      0x1EDC6F41
4203 //
4204
4205 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4206   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4207                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4208                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4209                Requires<[IsARM, HasV8, HasCRC]> {
4210   bits<4> Rd;
4211   bits<4> Rn;
4212   bits<4> Rm;
4213
4214   let Inst{31-28} = 0b1110;
4215   let Inst{27-23} = 0b00010;
4216   let Inst{22-21} = sz;
4217   let Inst{20}    = 0;
4218   let Inst{19-16} = Rn;
4219   let Inst{15-12} = Rd;
4220   let Inst{11-10} = 0b00;
4221   let Inst{9}     = C;
4222   let Inst{8}     = 0;
4223   let Inst{7-4}   = 0b0100;
4224   let Inst{3-0}   = Rm;
4225
4226   let Unpredictable{11-8} = 0b1101;
4227 }
4228
4229 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4230 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4231 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4232 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4233 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4234 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4235
4236 //===----------------------------------------------------------------------===//
4237 //  Comparison Instructions...
4238 //
4239
4240 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4241                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4242                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4243
4244 // ARMcmpZ can re-use the above instruction definitions.
4245 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4246              (CMPri   GPR:$src, so_imm:$imm)>;
4247 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4248              (CMPrr   GPR:$src, GPR:$rhs)>;
4249 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4250              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4251 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4252              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4253
4254 // CMN register-integer
4255 let isCompare = 1, Defs = [CPSR] in {
4256 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4257                 "cmn", "\t$Rn, $imm",
4258                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4259                 Sched<[WriteCMP, ReadALU]> {
4260   bits<4> Rn;
4261   bits<12> imm;
4262   let Inst{25} = 1;
4263   let Inst{20} = 1;
4264   let Inst{19-16} = Rn;
4265   let Inst{15-12} = 0b0000;
4266   let Inst{11-0} = imm;
4267
4268   let Unpredictable{15-12} = 0b1111;
4269 }
4270
4271 // CMN register-register/shift
4272 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4273                  "cmn", "\t$Rn, $Rm",
4274                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4275                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4276   bits<4> Rn;
4277   bits<4> Rm;
4278   let isCommutable = 1;
4279   let Inst{25} = 0;
4280   let Inst{20} = 1;
4281   let Inst{19-16} = Rn;
4282   let Inst{15-12} = 0b0000;
4283   let Inst{11-4} = 0b00000000;
4284   let Inst{3-0} = Rm;
4285
4286   let Unpredictable{15-12} = 0b1111;
4287 }
4288
4289 def CMNzrsi : AI1<0b1011, (outs),
4290                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4291                   "cmn", "\t$Rn, $shift",
4292                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4293                     GPR:$Rn, so_reg_imm:$shift)]>,
4294                     Sched<[WriteCMPsi, ReadALU]> {
4295   bits<4> Rn;
4296   bits<12> shift;
4297   let Inst{25} = 0;
4298   let Inst{20} = 1;
4299   let Inst{19-16} = Rn;
4300   let Inst{15-12} = 0b0000;
4301   let Inst{11-5} = shift{11-5};
4302   let Inst{4} = 0;
4303   let Inst{3-0} = shift{3-0};
4304
4305   let Unpredictable{15-12} = 0b1111;
4306 }
4307
4308 def CMNzrsr : AI1<0b1011, (outs),
4309                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4310                   "cmn", "\t$Rn, $shift",
4311                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4312                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4313                     Sched<[WriteCMPsr, ReadALU]> {
4314   bits<4> Rn;
4315   bits<12> shift;
4316   let Inst{25} = 0;
4317   let Inst{20} = 1;
4318   let Inst{19-16} = Rn;
4319   let Inst{15-12} = 0b0000;
4320   let Inst{11-8} = shift{11-8};
4321   let Inst{7} = 0;
4322   let Inst{6-5} = shift{6-5};
4323   let Inst{4} = 1;
4324   let Inst{3-0} = shift{3-0};
4325
4326   let Unpredictable{15-12} = 0b1111;
4327 }
4328
4329 }
4330
4331 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4332              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4333
4334 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4335              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4336
4337 // Note that TST/TEQ don't set all the same flags that CMP does!
4338 defm TST  : AI1_cmp_irs<0b1000, "tst",
4339                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4340                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4341 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4342                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4343                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4344
4345 // Pseudo i64 compares for some floating point compares.
4346 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4347     Defs = [CPSR] in {
4348 def BCCi64 : PseudoInst<(outs),
4349     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4350      IIC_Br,
4351     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4352     Sched<[WriteBr]>;
4353
4354 def BCCZi64 : PseudoInst<(outs),
4355      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4356     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4357     Sched<[WriteBr]>;
4358 } // usesCustomInserter
4359
4360
4361 // Conditional moves
4362 let neverHasSideEffects = 1 in {
4363
4364 let isCommutable = 1, isSelect = 1 in
4365 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4366                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4367                            4, IIC_iCMOVr,
4368                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4369                                                    cmovpred:$p))]>,
4370              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4371
4372 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4373                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4374                             4, IIC_iCMOVsr,
4375                             [(set GPR:$Rd,
4376                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4377                                            cmovpred:$p))]>,
4378       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4379 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4380                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4381                            4, IIC_iCMOVsr,
4382   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4383                             cmovpred:$p))]>,
4384       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4385
4386
4387 let isMoveImm = 1 in
4388 def MOVCCi16
4389     : ARMPseudoInst<(outs GPR:$Rd),
4390                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4391                     4, IIC_iMOVi,
4392                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4393                                             cmovpred:$p))]>,
4394       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4395       Sched<[WriteALU]>;
4396
4397 let isMoveImm = 1 in
4398 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4399                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4400                            4, IIC_iCMOVi,
4401                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4402                                                    cmovpred:$p))]>,
4403       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4404
4405 // Two instruction predicate mov immediate.
4406 let isMoveImm = 1 in
4407 def MOVCCi32imm
4408     : ARMPseudoInst<(outs GPR:$Rd),
4409                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4410                     8, IIC_iCMOVix2,
4411                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4412                                             cmovpred:$p))]>,
4413       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4414
4415 let isMoveImm = 1 in
4416 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4417                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4418                            4, IIC_iCMOVi,
4419                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4420                                                    cmovpred:$p))]>,
4421                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4422
4423 } // neverHasSideEffects
4424
4425
4426 //===----------------------------------------------------------------------===//
4427 // Atomic operations intrinsics
4428 //
4429
4430 def MemBarrierOptOperand : AsmOperandClass {
4431   let Name = "MemBarrierOpt";
4432   let ParserMethod = "parseMemBarrierOptOperand";
4433 }
4434 def memb_opt : Operand<i32> {
4435   let PrintMethod = "printMemBOption";
4436   let ParserMatchClass = MemBarrierOptOperand;
4437   let DecoderMethod = "DecodeMemBarrierOption";
4438 }
4439
4440 def InstSyncBarrierOptOperand : AsmOperandClass {
4441   let Name = "InstSyncBarrierOpt";
4442   let ParserMethod = "parseInstSyncBarrierOptOperand";
4443 }
4444 def instsyncb_opt : Operand<i32> {
4445   let PrintMethod = "printInstSyncBOption";
4446   let ParserMatchClass = InstSyncBarrierOptOperand;
4447   let DecoderMethod = "DecodeInstSyncBarrierOption";
4448 }
4449
4450 // Memory barriers protect the atomic sequences
4451 let hasSideEffects = 1 in {
4452 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4453                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4454                 Requires<[IsARM, HasDB]> {
4455   bits<4> opt;
4456   let Inst{31-4} = 0xf57ff05;
4457   let Inst{3-0} = opt;
4458 }
4459
4460 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4461                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4462                 Requires<[IsARM, HasDB]> {
4463   bits<4> opt;
4464   let Inst{31-4} = 0xf57ff04;
4465   let Inst{3-0} = opt;
4466 }
4467
4468 // ISB has only full system option
4469 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4470                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
4471                 Requires<[IsARM, HasDB]> {
4472   bits<4> opt;
4473   let Inst{31-4} = 0xf57ff06;
4474   let Inst{3-0} = opt;
4475 }
4476 }
4477
4478 let usesCustomInserter = 1, Defs = [CPSR] in {
4479
4480 // Pseudo instruction that combines movs + predicated rsbmi
4481 // to implement integer ABS
4482   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4483 }
4484
4485 let usesCustomInserter = 1 in {
4486     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4487       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4488       NoItinerary,
4489       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4490 }
4491
4492 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4493   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4494 }]>;
4495
4496 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4497   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4498 }]>;
4499
4500 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4501   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4502 }]>;
4503
4504 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4505                       (int_arm_strex node:$val, node:$ptr), [{
4506   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4507 }]>;
4508
4509 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4510                       (int_arm_strex node:$val, node:$ptr), [{
4511   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4512 }]>;
4513
4514 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4515                       (int_arm_strex node:$val, node:$ptr), [{
4516   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4517 }]>;
4518
4519 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4520   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4521 }]>;
4522
4523 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4524   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4525 }]>;
4526
4527 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4528   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4529 }]>;
4530
4531 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4532                       (int_arm_stlex node:$val, node:$ptr), [{
4533   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4534 }]>;
4535
4536 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4537                       (int_arm_stlex node:$val, node:$ptr), [{
4538   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4539 }]>;
4540
4541 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4542                       (int_arm_stlex node:$val, node:$ptr), [{
4543   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4544 }]>;
4545
4546 let mayLoad = 1 in {
4547 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4548                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4549                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4550 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4551                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4552                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4553 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4554                      NoItinerary, "ldrex", "\t$Rt, $addr",
4555                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4556 let hasExtraDefRegAllocReq = 1 in
4557 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4558                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4559   let DecoderMethod = "DecodeDoubleRegLoad";
4560 }
4561
4562 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4563                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4564                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4565 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4566                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4567                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4568 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4569                      NoItinerary, "ldaex", "\t$Rt, $addr",
4570                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4571 let hasExtraDefRegAllocReq = 1 in
4572 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4573                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4574   let DecoderMethod = "DecodeDoubleRegLoad";
4575 }
4576 }
4577
4578 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4579 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4580                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4581                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4582                                             addr_offset_none:$addr))]>;
4583 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4584                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4585                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4586                                             addr_offset_none:$addr))]>;
4587 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4588                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4589                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4590                                             addr_offset_none:$addr))]>;
4591 let hasExtraSrcRegAllocReq = 1 in
4592 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4593                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4594                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4595   let DecoderMethod = "DecodeDoubleRegStore";
4596 }
4597 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4598                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4599                     [(set GPR:$Rd,
4600                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4601 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4602                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4603                     [(set GPR:$Rd,
4604                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4605 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4606                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4607                     [(set GPR:$Rd,
4608                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4609 let hasExtraSrcRegAllocReq = 1 in
4610 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4611                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4612                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4613   let DecoderMethod = "DecodeDoubleRegStore";
4614 }
4615 }
4616
4617 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4618                 [(int_arm_clrex)]>,
4619             Requires<[IsARM, HasV7]>  {
4620   let Inst{31-0} = 0b11110101011111111111000000011111;
4621 }
4622
4623 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4624              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4625 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4626              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4627
4628 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4629              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4630 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4631              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4632
4633 class acquiring_load<PatFrag base>
4634   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4635   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4636   return Ordering == Acquire || Ordering == SequentiallyConsistent;
4637 }]>;
4638
4639 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4640 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4641 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4642
4643 class releasing_store<PatFrag base>
4644   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4645   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4646   return Ordering == Release || Ordering == SequentiallyConsistent;
4647 }]>;
4648
4649 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4650 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4651 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4652
4653 let AddedComplexity = 8 in {
4654   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4655   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4656   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4657   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4658   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4659   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4660 }
4661
4662 // SWP/SWPB are deprecated in V6/V7.
4663 let mayLoad = 1, mayStore = 1 in {
4664 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4665                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4666                 Requires<[PreV8]>;
4667 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4668                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4669                 Requires<[PreV8]>;
4670 }
4671
4672 //===----------------------------------------------------------------------===//
4673 // Coprocessor Instructions.
4674 //
4675
4676 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4677             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4678             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4679             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4680                           imm:$CRm, imm:$opc2)]>,
4681             Requires<[PreV8]> {
4682   bits<4> opc1;
4683   bits<4> CRn;
4684   bits<4> CRd;
4685   bits<4> cop;
4686   bits<3> opc2;
4687   bits<4> CRm;
4688
4689   let Inst{3-0}   = CRm;
4690   let Inst{4}     = 0;
4691   let Inst{7-5}   = opc2;
4692   let Inst{11-8}  = cop;
4693   let Inst{15-12} = CRd;
4694   let Inst{19-16} = CRn;
4695   let Inst{23-20} = opc1;
4696 }
4697
4698 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4699                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4700                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4701                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4702                               imm:$CRm, imm:$opc2)]>,
4703                Requires<[PreV8]> {
4704   let Inst{31-28} = 0b1111;
4705   bits<4> opc1;
4706   bits<4> CRn;
4707   bits<4> CRd;
4708   bits<4> cop;
4709   bits<3> opc2;
4710   bits<4> CRm;
4711
4712   let Inst{3-0}   = CRm;
4713   let Inst{4}     = 0;
4714   let Inst{7-5}   = opc2;
4715   let Inst{11-8}  = cop;
4716   let Inst{15-12} = CRd;
4717   let Inst{19-16} = CRn;
4718   let Inst{23-20} = opc1;
4719 }
4720
4721 class ACI<dag oops, dag iops, string opc, string asm,
4722           IndexMode im = IndexModeNone>
4723   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4724       opc, asm, "", []> {
4725   let Inst{27-25} = 0b110;
4726 }
4727 class ACInoP<dag oops, dag iops, string opc, string asm,
4728           IndexMode im = IndexModeNone>
4729   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4730          opc, asm, "", []> {
4731   let Inst{31-28} = 0b1111;
4732   let Inst{27-25} = 0b110;
4733 }
4734 multiclass LdStCop<bit load, bit Dbit, string asm> {
4735   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4736                     asm, "\t$cop, $CRd, $addr"> {
4737     bits<13> addr;
4738     bits<4> cop;
4739     bits<4> CRd;
4740     let Inst{24} = 1; // P = 1
4741     let Inst{23} = addr{8};
4742     let Inst{22} = Dbit;
4743     let Inst{21} = 0; // W = 0
4744     let Inst{20} = load;
4745     let Inst{19-16} = addr{12-9};
4746     let Inst{15-12} = CRd;
4747     let Inst{11-8} = cop;
4748     let Inst{7-0} = addr{7-0};
4749     let DecoderMethod = "DecodeCopMemInstruction";
4750   }
4751   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4752                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4753     bits<13> addr;
4754     bits<4> cop;
4755     bits<4> CRd;
4756     let Inst{24} = 1; // P = 1
4757     let Inst{23} = addr{8};
4758     let Inst{22} = Dbit;
4759     let Inst{21} = 1; // W = 1
4760     let Inst{20} = load;
4761     let Inst{19-16} = addr{12-9};
4762     let Inst{15-12} = CRd;
4763     let Inst{11-8} = cop;
4764     let Inst{7-0} = addr{7-0};
4765     let DecoderMethod = "DecodeCopMemInstruction";
4766   }
4767   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4768                               postidx_imm8s4:$offset),
4769                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4770     bits<9> offset;
4771     bits<4> addr;
4772     bits<4> cop;
4773     bits<4> CRd;
4774     let Inst{24} = 0; // P = 0
4775     let Inst{23} = offset{8};
4776     let Inst{22} = Dbit;
4777     let Inst{21} = 1; // W = 1
4778     let Inst{20} = load;
4779     let Inst{19-16} = addr;
4780     let Inst{15-12} = CRd;
4781     let Inst{11-8} = cop;
4782     let Inst{7-0} = offset{7-0};
4783     let DecoderMethod = "DecodeCopMemInstruction";
4784   }
4785   def _OPTION : ACI<(outs),
4786                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4787                          coproc_option_imm:$option),
4788       asm, "\t$cop, $CRd, $addr, $option"> {
4789     bits<8> option;
4790     bits<4> addr;
4791     bits<4> cop;
4792     bits<4> CRd;
4793     let Inst{24} = 0; // P = 0
4794     let Inst{23} = 1; // U = 1
4795     let Inst{22} = Dbit;
4796     let Inst{21} = 0; // W = 0
4797     let Inst{20} = load;
4798     let Inst{19-16} = addr;
4799     let Inst{15-12} = CRd;
4800     let Inst{11-8} = cop;
4801     let Inst{7-0} = option;
4802     let DecoderMethod = "DecodeCopMemInstruction";
4803   }
4804 }
4805 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4806   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4807                        asm, "\t$cop, $CRd, $addr"> {
4808     bits<13> addr;
4809     bits<4> cop;
4810     bits<4> CRd;
4811     let Inst{24} = 1; // P = 1
4812     let Inst{23} = addr{8};
4813     let Inst{22} = Dbit;
4814     let Inst{21} = 0; // W = 0
4815     let Inst{20} = load;
4816     let Inst{19-16} = addr{12-9};
4817     let Inst{15-12} = CRd;
4818     let Inst{11-8} = cop;
4819     let Inst{7-0} = addr{7-0};
4820     let DecoderMethod = "DecodeCopMemInstruction";
4821   }
4822   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4823                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4824     bits<13> addr;
4825     bits<4> cop;
4826     bits<4> CRd;
4827     let Inst{24} = 1; // P = 1
4828     let Inst{23} = addr{8};
4829     let Inst{22} = Dbit;
4830     let Inst{21} = 1; // W = 1
4831     let Inst{20} = load;
4832     let Inst{19-16} = addr{12-9};
4833     let Inst{15-12} = CRd;
4834     let Inst{11-8} = cop;
4835     let Inst{7-0} = addr{7-0};
4836     let DecoderMethod = "DecodeCopMemInstruction";
4837   }
4838   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4839                                  postidx_imm8s4:$offset),
4840                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4841     bits<9> offset;
4842     bits<4> addr;
4843     bits<4> cop;
4844     bits<4> CRd;
4845     let Inst{24} = 0; // P = 0
4846     let Inst{23} = offset{8};
4847     let Inst{22} = Dbit;
4848     let Inst{21} = 1; // W = 1
4849     let Inst{20} = load;
4850     let Inst{19-16} = addr;
4851     let Inst{15-12} = CRd;
4852     let Inst{11-8} = cop;
4853     let Inst{7-0} = offset{7-0};
4854     let DecoderMethod = "DecodeCopMemInstruction";
4855   }
4856   def _OPTION : ACInoP<(outs),
4857                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4858                             coproc_option_imm:$option),
4859       asm, "\t$cop, $CRd, $addr, $option"> {
4860     bits<8> option;
4861     bits<4> addr;
4862     bits<4> cop;
4863     bits<4> CRd;
4864     let Inst{24} = 0; // P = 0
4865     let Inst{23} = 1; // U = 1
4866     let Inst{22} = Dbit;
4867     let Inst{21} = 0; // W = 0
4868     let Inst{20} = load;
4869     let Inst{19-16} = addr;
4870     let Inst{15-12} = CRd;
4871     let Inst{11-8} = cop;
4872     let Inst{7-0} = option;
4873     let DecoderMethod = "DecodeCopMemInstruction";
4874   }
4875 }
4876
4877 defm LDC   : LdStCop <1, 0, "ldc">;
4878 defm LDCL  : LdStCop <1, 1, "ldcl">;
4879 defm STC   : LdStCop <0, 0, "stc">;
4880 defm STCL  : LdStCop <0, 1, "stcl">;
4881 defm LDC2  : LdSt2Cop<1, 0, "ldc2">, Requires<[PreV8]>;
4882 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">, Requires<[PreV8]>;
4883 defm STC2  : LdSt2Cop<0, 0, "stc2">, Requires<[PreV8]>;
4884 defm STC2L : LdSt2Cop<0, 1, "stc2l">, Requires<[PreV8]>;
4885
4886 //===----------------------------------------------------------------------===//
4887 // Move between coprocessor and ARM core register.
4888 //
4889
4890 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4891                 list<dag> pattern>
4892   : ABI<0b1110, oops, iops, NoItinerary, opc,
4893         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4894   let Inst{20} = direction;
4895   let Inst{4} = 1;
4896
4897   bits<4> Rt;
4898   bits<4> cop;
4899   bits<3> opc1;
4900   bits<3> opc2;
4901   bits<4> CRm;
4902   bits<4> CRn;
4903
4904   let Inst{15-12} = Rt;
4905   let Inst{11-8}  = cop;
4906   let Inst{23-21} = opc1;
4907   let Inst{7-5}   = opc2;
4908   let Inst{3-0}   = CRm;
4909   let Inst{19-16} = CRn;
4910 }
4911
4912 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4913                     (outs),
4914                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4915                          c_imm:$CRm, imm0_7:$opc2),
4916                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4917                                   imm:$CRm, imm:$opc2)]>,
4918                     ComplexDeprecationPredicate<"MCR">;
4919 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4920                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4921                         c_imm:$CRm, 0, pred:$p)>;
4922 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4923                     (outs GPRwithAPSR:$Rt),
4924                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4925                          imm0_7:$opc2), []>;
4926 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4927                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4928                         c_imm:$CRm, 0, pred:$p)>;
4929
4930 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4931              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4932
4933 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4934                  list<dag> pattern>
4935   : ABXI<0b1110, oops, iops, NoItinerary,
4936          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4937   let Inst{31-24} = 0b11111110;
4938   let Inst{20} = direction;
4939   let Inst{4} = 1;
4940
4941   bits<4> Rt;
4942   bits<4> cop;
4943   bits<3> opc1;
4944   bits<3> opc2;
4945   bits<4> CRm;
4946   bits<4> CRn;
4947
4948   let Inst{15-12} = Rt;
4949   let Inst{11-8}  = cop;
4950   let Inst{23-21} = opc1;
4951   let Inst{7-5}   = opc2;
4952   let Inst{3-0}   = CRm;
4953   let Inst{19-16} = CRn;
4954 }
4955
4956 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4957                       (outs),
4958                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4959                            c_imm:$CRm, imm0_7:$opc2),
4960                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4961                                      imm:$CRm, imm:$opc2)]>,
4962                       Requires<[PreV8]>;
4963 def : ARMInstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
4964                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4965                          c_imm:$CRm, 0)>;
4966 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4967                       (outs GPRwithAPSR:$Rt),
4968                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4969                            imm0_7:$opc2), []>,
4970                       Requires<[PreV8]>;
4971 def : ARMInstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
4972                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4973                          c_imm:$CRm, 0)>;
4974
4975 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4976                               imm:$CRm, imm:$opc2),
4977                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4978
4979 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4980   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4981         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4982         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4983   let Inst{23-21} = 0b010;
4984   let Inst{20} = direction;
4985
4986   bits<4> Rt;
4987   bits<4> Rt2;
4988   bits<4> cop;
4989   bits<4> opc1;
4990   bits<4> CRm;
4991
4992   let Inst{15-12} = Rt;
4993   let Inst{19-16} = Rt2;
4994   let Inst{11-8}  = cop;
4995   let Inst{7-4}   = opc1;
4996   let Inst{3-0}   = CRm;
4997 }
4998
4999 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5000                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5001                                      GPRnopc:$Rt2, imm:$CRm)]>;
5002 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
5003
5004 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
5005   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5006          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
5007          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5008     Requires<[PreV8]> {
5009   let Inst{31-28} = 0b1111;
5010   let Inst{23-21} = 0b010;
5011   let Inst{20} = direction;
5012
5013   bits<4> Rt;
5014   bits<4> Rt2;
5015   bits<4> cop;
5016   bits<4> opc1;
5017   bits<4> CRm;
5018
5019   let Inst{15-12} = Rt;
5020   let Inst{19-16} = Rt2;
5021   let Inst{11-8}  = cop;
5022   let Inst{7-4}   = opc1;
5023   let Inst{3-0}   = CRm;
5024
5025   let DecoderMethod = "DecodeMRRC2";
5026 }
5027
5028 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5029                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5030                                         GPRnopc:$Rt2, imm:$CRm)]>;
5031 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5032
5033 //===----------------------------------------------------------------------===//
5034 // Move between special register and ARM core register
5035 //
5036
5037 // Move to ARM core register from Special Register
5038 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5039               "mrs", "\t$Rd, apsr", []> {
5040   bits<4> Rd;
5041   let Inst{23-16} = 0b00001111;
5042   let Unpredictable{19-17} = 0b111;
5043
5044   let Inst{15-12} = Rd;
5045
5046   let Inst{11-0} = 0b000000000000;
5047   let Unpredictable{11-0} = 0b110100001111;
5048 }
5049
5050 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5051          Requires<[IsARM]>;
5052
5053 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5054 // section B9.3.9, with the R bit set to 1.
5055 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5056                  "mrs", "\t$Rd, spsr", []> {
5057   bits<4> Rd;
5058   let Inst{23-16} = 0b01001111;
5059   let Unpredictable{19-16} = 0b1111;
5060
5061   let Inst{15-12} = Rd;
5062
5063   let Inst{11-0} = 0b000000000000;
5064   let Unpredictable{11-0} = 0b110100001111;
5065 }
5066
5067 // Move from ARM core register to Special Register
5068 //
5069 // No need to have both system and application versions, the encodings are the
5070 // same and the assembly parser has no way to distinguish between them. The mask
5071 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
5072 // the mask with the fields to be accessed in the special register.
5073 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5074               "msr", "\t$mask, $Rn", []> {
5075   bits<5> mask;
5076   bits<4> Rn;
5077
5078   let Inst{23} = 0;
5079   let Inst{22} = mask{4}; // R bit
5080   let Inst{21-20} = 0b10;
5081   let Inst{19-16} = mask{3-0};
5082   let Inst{15-12} = 0b1111;
5083   let Inst{11-4} = 0b00000000;
5084   let Inst{3-0} = Rn;
5085 }
5086
5087 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5088                "msr", "\t$mask, $a", []> {
5089   bits<5> mask;
5090   bits<12> a;
5091
5092   let Inst{23} = 0;
5093   let Inst{22} = mask{4}; // R bit
5094   let Inst{21-20} = 0b10;
5095   let Inst{19-16} = mask{3-0};
5096   let Inst{15-12} = 0b1111;
5097   let Inst{11-0} = a;
5098 }
5099
5100 // Dynamic stack allocation yields a _chkstk for Windows targets.  These calls
5101 // are needed to probe the stack when allocating more than
5102 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
5103 // ensure that the guard pages used by the OS virtual memory manager are
5104 // allocated in correct sequence.
5105 // The main point of having separate instruction are extra unmodelled effects
5106 // (compared to ordinary calls) like stack pointer change.
5107
5108 def win__chkstk : SDNode<"ARMISD::WIN__CHKSTK", SDTNone,
5109                       [SDNPHasChain, SDNPSideEffect]>;
5110 let usesCustomInserter = 1, Uses = [R4], Defs = [R4, SP] in
5111   def WIN__CHKSTK : PseudoInst<(outs), (ins), NoItinerary, [(win__chkstk)]>;
5112
5113 //===----------------------------------------------------------------------===//
5114 // TLS Instructions
5115 //
5116
5117 // __aeabi_read_tp preserves the registers r1-r3.
5118 // This is a pseudo inst so that we can get the encoding right,
5119 // complete with fixup for the aeabi_read_tp function.
5120 // TPsoft is valid for ARM mode only, in case of Thumb mode a tTPsoft pattern
5121 // is defined in "ARMInstrThumb.td".
5122 let isCall = 1,
5123   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5124   def TPsoft : ARMPseudoInst<(outs), (ins), 4, IIC_Br,
5125                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5126 }
5127
5128 //===----------------------------------------------------------------------===//
5129 // SJLJ Exception handling intrinsics
5130 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5131 //   address and save #0 in R0 for the non-longjmp case.
5132 //   Since by its nature we may be coming from some other function to get
5133 //   here, and we're using the stack frame for the containing function to
5134 //   save/restore registers, we can't keep anything live in regs across
5135 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5136 //   when we get here from a longjmp(). We force everything out of registers
5137 //   except for our own input by listing the relevant registers in Defs. By
5138 //   doing so, we also cause the prologue/epilogue code to actively preserve
5139 //   all of the callee-saved resgisters, which is exactly what we want.
5140 //   A constant value is passed in $val, and we use the location as a scratch.
5141 //
5142 // These are pseudo-instructions and are lowered to individual MC-insts, so
5143 // no encoding information is necessary.
5144 let Defs =
5145   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5146     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5147   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5148   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5149                                NoItinerary,
5150                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5151                            Requires<[IsARM, HasVFP2]>;
5152 }
5153
5154 let Defs =
5155   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5156   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5157   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5158                                    NoItinerary,
5159                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5160                                 Requires<[IsARM, NoVFP]>;
5161 }
5162
5163 // FIXME: Non-IOS version(s)
5164 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5165     Defs = [ R7, LR, SP ] in {
5166 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5167                              NoItinerary,
5168                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5169                                 Requires<[IsARM, IsIOS]>;
5170 }
5171
5172 // eh.sjlj.dispatchsetup pseudo-instruction.
5173 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5174 // the pseudo is expanded (which happens before any passes that need the
5175 // instruction size).
5176 let isBarrier = 1 in
5177 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5178
5179
5180 //===----------------------------------------------------------------------===//
5181 // Non-Instruction Patterns
5182 //
5183
5184 // ARMv4 indirect branch using (MOVr PC, dst)
5185 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5186   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5187                     4, IIC_Br, [(brind GPR:$dst)],
5188                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5189                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5190
5191 // Large immediate handling.
5192
5193 // 32-bit immediate using two piece so_imms or movw + movt.
5194 // This is a single pseudo instruction, the benefit is that it can be remat'd
5195 // as a single unit instead of having to handle reg inputs.
5196 // FIXME: Remove this when we can do generalized remat.
5197 let isReMaterializable = 1, isMoveImm = 1 in
5198 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5199                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5200                            Requires<[IsARM]>;
5201
5202 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5203                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5204                     Requires<[IsARM, DontUseMovt]>;
5205
5206 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5207 // It also makes it possible to rematerialize the instructions.
5208 // FIXME: Remove this when we can do generalized remat and when machine licm
5209 // can properly the instructions.
5210 let isReMaterializable = 1 in {
5211 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5212                               IIC_iMOVix2addpc,
5213                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5214                         Requires<[IsARM, UseMovt]>;
5215
5216 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5217                                  IIC_iLoadiALU,
5218                                  [(set GPR:$dst,
5219                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5220                       Requires<[IsARM, DontUseMovt]>;
5221
5222 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5223                               NoItinerary,
5224                               [(set GPR:$dst,
5225                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5226                           Requires<[IsARM, DontUseMovt]>;
5227
5228 let AddedComplexity = 10 in
5229 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5230                                 IIC_iMOVix2ld,
5231                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5232                     Requires<[IsARM, UseMovt]>;
5233 } // isReMaterializable
5234
5235 // ConstantPool, GlobalAddress, and JumpTable
5236 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5237 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5238             Requires<[IsARM, UseMovt]>;
5239 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5240              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5241
5242 // TODO: add,sub,and, 3-instr forms?
5243
5244 // Tail calls. These patterns also apply to Thumb mode.
5245 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5246 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5247 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5248
5249 // Direct calls
5250 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5251 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5252              (BMOVPCB_CALL texternalsym:$func)>;
5253
5254 // zextload i1 -> zextload i8
5255 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5256 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5257
5258 // extload -> zextload
5259 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5260 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5261 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5262 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5263
5264 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5265
5266 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5267 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5268
5269 // smul* and smla*
5270 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5271                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5272                  (SMULBB GPR:$a, GPR:$b)>;
5273 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5274                  (SMULBB GPR:$a, GPR:$b)>;
5275 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5276                       (sra GPR:$b, (i32 16))),
5277                  (SMULBT GPR:$a, GPR:$b)>;
5278 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5279                  (SMULBT GPR:$a, GPR:$b)>;
5280 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5281                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5282                  (SMULTB GPR:$a, GPR:$b)>;
5283 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5284                 (SMULTB GPR:$a, GPR:$b)>;
5285 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5286                       (i32 16)),
5287                  (SMULWB GPR:$a, GPR:$b)>;
5288 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5289                  (SMULWB GPR:$a, GPR:$b)>;
5290
5291 def : ARMV5MOPat<(add GPR:$acc,
5292                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5293                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5294                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5295 def : ARMV5MOPat<(add GPR:$acc,
5296                       (mul sext_16_node:$a, sext_16_node:$b)),
5297                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5298 def : ARMV5MOPat<(add GPR:$acc,
5299                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5300                            (sra GPR:$b, (i32 16)))),
5301                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5302 def : ARMV5MOPat<(add GPR:$acc,
5303                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5304                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5305 def : ARMV5MOPat<(add GPR:$acc,
5306                       (mul (sra GPR:$a, (i32 16)),
5307                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5308                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5309 def : ARMV5MOPat<(add GPR:$acc,
5310                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5311                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5312 def : ARMV5MOPat<(add GPR:$acc,
5313                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5314                            (i32 16))),
5315                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5316 def : ARMV5MOPat<(add GPR:$acc,
5317                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5318                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5319
5320
5321 // Pre-v7 uses MCR for synchronization barriers.
5322 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5323          Requires<[IsARM, HasV6]>;
5324
5325 // SXT/UXT with no rotate
5326 let AddedComplexity = 16 in {
5327 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5328 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5329 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5330 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5331                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5332 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5333                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5334 }
5335
5336 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5337 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5338
5339 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5340                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5341 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5342                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5343
5344 // Atomic load/store patterns
5345 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5346              (LDRBrs ldst_so_reg:$src)>;
5347 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5348              (LDRBi12 addrmode_imm12:$src)>;
5349 def : ARMPat<(atomic_load_16 addrmode3:$src),
5350              (LDRH addrmode3:$src)>;
5351 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5352              (LDRrs ldst_so_reg:$src)>;
5353 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5354              (LDRi12 addrmode_imm12:$src)>;
5355 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5356              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5357 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5358              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5359 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5360              (STRH GPR:$val, addrmode3:$ptr)>;
5361 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5362              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5363 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5364              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5365
5366
5367 //===----------------------------------------------------------------------===//
5368 // Thumb Support
5369 //
5370
5371 include "ARMInstrThumb.td"
5372
5373 //===----------------------------------------------------------------------===//
5374 // Thumb2 Support
5375 //
5376
5377 include "ARMInstrThumb2.td"
5378
5379 //===----------------------------------------------------------------------===//
5380 // Floating Point Support
5381 //
5382
5383 include "ARMInstrVFP.td"
5384
5385 //===----------------------------------------------------------------------===//
5386 // Advanced SIMD (NEON) Support
5387 //
5388
5389 include "ARMInstrNEON.td"
5390
5391 //===----------------------------------------------------------------------===//
5392 // Assembler aliases
5393 //
5394
5395 // Memory barriers
5396 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5397 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5398 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5399
5400 // System instructions
5401 def : MnemonicAlias<"swi", "svc">;
5402
5403 // Load / Store Multiple
5404 def : MnemonicAlias<"ldmfd", "ldm">;
5405 def : MnemonicAlias<"ldmia", "ldm">;
5406 def : MnemonicAlias<"ldmea", "ldmdb">;
5407 def : MnemonicAlias<"stmfd", "stmdb">;
5408 def : MnemonicAlias<"stmia", "stm">;
5409 def : MnemonicAlias<"stmea", "stm">;
5410
5411 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5412 // shift amount is zero (i.e., unspecified).
5413 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5414                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5415         Requires<[IsARM, HasV6]>;
5416 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5417                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5418         Requires<[IsARM, HasV6]>;
5419
5420 // PUSH/POP aliases for STM/LDM
5421 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5422 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5423
5424 // SSAT/USAT optional shift operand.
5425 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5426                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5427 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5428                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5429
5430
5431 // Extend instruction optional rotate operand.
5432 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5433                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5434 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5435                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5436 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5437                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5438 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5439                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5440 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5441                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5442 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5443                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5444
5445 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5446                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5447 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5448                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5449 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5450                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5451 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5452                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5453 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5454                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5455 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5456                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5457
5458
5459 // RFE aliases
5460 def : MnemonicAlias<"rfefa", "rfeda">;
5461 def : MnemonicAlias<"rfeea", "rfedb">;
5462 def : MnemonicAlias<"rfefd", "rfeia">;
5463 def : MnemonicAlias<"rfeed", "rfeib">;
5464 def : MnemonicAlias<"rfe", "rfeia">;
5465
5466 // SRS aliases
5467 def : MnemonicAlias<"srsfa", "srsib">;
5468 def : MnemonicAlias<"srsea", "srsia">;
5469 def : MnemonicAlias<"srsfd", "srsdb">;
5470 def : MnemonicAlias<"srsed", "srsda">;
5471 def : MnemonicAlias<"srs", "srsia">;
5472
5473 // QSAX == QSUBADDX
5474 def : MnemonicAlias<"qsubaddx", "qsax">;
5475 // SASX == SADDSUBX
5476 def : MnemonicAlias<"saddsubx", "sasx">;
5477 // SHASX == SHADDSUBX
5478 def : MnemonicAlias<"shaddsubx", "shasx">;
5479 // SHSAX == SHSUBADDX
5480 def : MnemonicAlias<"shsubaddx", "shsax">;
5481 // SSAX == SSUBADDX
5482 def : MnemonicAlias<"ssubaddx", "ssax">;
5483 // UASX == UADDSUBX
5484 def : MnemonicAlias<"uaddsubx", "uasx">;
5485 // UHASX == UHADDSUBX
5486 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5487 // UHSAX == UHSUBADDX
5488 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5489 // UQASX == UQADDSUBX
5490 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5491 // UQSAX == UQSUBADDX
5492 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5493 // USAX == USUBADDX
5494 def : MnemonicAlias<"usubaddx", "usax">;
5495
5496 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5497 // for isel.
5498 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5499                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5500 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5501                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5502 // Same for AND <--> BIC
5503 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5504                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5505                           pred:$p, cc_out:$s)>;
5506 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5507                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5508                           pred:$p, cc_out:$s)>;
5509 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5510                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5511                           pred:$p, cc_out:$s)>;
5512 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5513                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5514                           pred:$p, cc_out:$s)>;
5515
5516 // Likewise, "add Rd, so_imm_neg" -> sub
5517 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5518                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5519 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5520                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5521 // Same for CMP <--> CMN via so_imm_neg
5522 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5523                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5524 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5525                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5526
5527 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5528 // LSR, ROR, and RRX instructions.
5529 // FIXME: We need C++ parser hooks to map the alias to the MOV
5530 //        encoding. It seems we should be able to do that sort of thing
5531 //        in tblgen, but it could get ugly.
5532 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5533 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5534                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5535                              cc_out:$s)>;
5536 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5537                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5538                              cc_out:$s)>;
5539 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5540                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5541                              cc_out:$s)>;
5542 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5543                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5544                              cc_out:$s)>;
5545 }
5546 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5547                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5548 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5549 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5550                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5551                              cc_out:$s)>;
5552 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5553                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5554                              cc_out:$s)>;
5555 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5556                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5557                              cc_out:$s)>;
5558 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5559                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5560                              cc_out:$s)>;
5561 }
5562
5563 // "neg" is and alias for "rsb rd, rn, #0"
5564 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5565                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5566
5567 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5568 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5569          Requires<[IsARM, NoV6]>;
5570
5571 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
5572 // the instruction definitions need difference constraints pre-v6.
5573 // Use these aliases for the assembly parsing on pre-v6.
5574 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
5575             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
5576          Requires<[IsARM, NoV6]>;
5577 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
5578             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
5579              pred:$p, cc_out:$s)>,
5580          Requires<[IsARM, NoV6]>;
5581 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5582             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5583          Requires<[IsARM, NoV6]>;
5584 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5585             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5586          Requires<[IsARM, NoV6]>;
5587 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5588             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5589          Requires<[IsARM, NoV6]>;
5590 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5591             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5592          Requires<[IsARM, NoV6]>;
5593
5594 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5595 // is discarded.
5596 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5597          ComplexDeprecationPredicate<"IT">;