lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  99 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 100
 101 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 102                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 103 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 104                               [SDNPHasChain, SDNPSideEffect,
 105                                SDNPOptInGlue, SDNPOutGlue]>;
 106 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 107                                 SDT_ARMStructByVal,
 108                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 109                                  SDNPMayStore, SDNPMayLoad]>;
 110
 111 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 112                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 113                                SDNPVariadic]>;
 114 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 115                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 116                                SDNPVariadic]>;
 117 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 118                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                SDNPVariadic]>;
 120
 121 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 122                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 190                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 191 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 192                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 193 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 194                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 195 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 196 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 197                                  AssemblerPredicate<"HasV6MOps",
 198                                                     "armv6m or armv6t2">;
 199 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 200                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 201 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 202 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 203                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 204 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 205                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 206 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 207                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 208 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 209 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 210                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 211 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 212                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 213 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 214                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 215 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 216                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 217                                                     "double precision VFP">;
 218 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 219                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 220 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 221                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 222 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 223                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 224 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 225                                  AssemblerPredicate<"FeatureCRC", "crc">;
 226 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 227                                  AssemblerPredicate<"FeatureFP16","half-float">;
 228 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 229                                  AssemblerPredicate<"FeatureHWDiv", "divide in THUMB">;
 230 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 231                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 232 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 233                                  AssemblerPredicate<"FeatureT2XtPk",
 234                                                      "pack/extract">;
 235 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 236                                  AssemblerPredicate<"FeatureDSPThumb2",
 237                                                     "thumb2-dsp">;
 238 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 239                                  AssemblerPredicate<"FeatureDB",
 240                                                     "data-barriers">;
 241 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 242                                  AssemblerPredicate<"FeatureMP",
 243                                                     "mp-extensions">;
 244 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 245                                  AssemblerPredicate<"FeatureTrustZone",
 246                                                     "TrustZone">;
 247 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 248 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 249 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 250 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 251                                  AssemblerPredicate<"ModeThumb", "thumb">;
 252 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 253 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 254                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 255                                                     "thumb2">;
 256 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 257                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 258 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 259                                  AssemblerPredicate<"!FeatureMClass",
 260                                                     "!armv*m">;
 261 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 262                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 263 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 264 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 265 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 266 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 267 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 268 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 269                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 270 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 271
 272 // FIXME: Eventually this will be just "hasV6T2Ops".
 273 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 274 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 275 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 276 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 277
 278 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 279 // But only select them if more precision in FP computation is allowed.
 280 // Do not use them for Darwin platforms.
 281 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 282                                  " FPOpFusion::Fast && "
 283                                  " Subtarget->hasVFP4()) && "
 284                                  "!Subtarget->isTargetDarwin()">;
 285 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 286                                  " FPOpFusion::Fast &&"
 287                                  " Subtarget->hasVFP4()) || "
 288                                  "Subtarget->isTargetDarwin()">;
 289
 290 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 291 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 292 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 293
 294 // VDUP.32 is microcoded on Swift - prefer VMOV.
 295 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 296 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 297
 298 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 299 // this allows more effective execution domain optimization. See
 300 // setExecutionDomain().
 301 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 302 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 303
 304 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 305 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 306
 307 //===----------------------------------------------------------------------===//
 308 // ARM Flag Definitions.
 309
 310 class RegConstraint<string C> {
 311   string Constraints = C;
 312 }
 313
 314 //===----------------------------------------------------------------------===//
 315 //  ARM specific transformation functions and pattern fragments.
 316 //
 317
 318 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 319 def imm_neg_XFORM : SDNodeXForm<imm, [{
 320   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 321 }]>;
 322
 323 // imm_not_XFORM - Return the complement of a i32 immediate value.
 324 def imm_not_XFORM : SDNodeXForm<imm, [{
 325   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 326 }]>;
 327
 328 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 329 def imm16_31 : ImmLeaf<i32, [{
 330   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 331 }]>;
 332
 333 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 334 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 335     unsigned Value = -(unsigned)N->getZExtValue();
 336     return Value && ARM_AM::getSOImmVal(Value) != -1;
 337   }], imm_neg_XFORM> {
 338   let ParserMatchClass = so_imm_neg_asmoperand;
 339 }
 340
 341 // Note: this pattern doesn't require an encoder method and such, as it's
 342 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 343 // is handled by the destination instructions, which use so_imm.
 344 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 345 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 346     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 347   }], imm_not_XFORM> {
 348   let ParserMatchClass = so_imm_not_asmoperand;
 349 }
 350
 351 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 352 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 353   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 354 }]>;
 355
 356 /// Split a 32-bit immediate into two 16 bit parts.
 357 def hi16 : SDNodeXForm<imm, [{
 358   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 359 }]>;
 360
 361 def lo16AllZero : PatLeaf<(i32 imm), [{
 362   // Returns true if all low 16-bits are 0.
 363   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 364 }], hi16>;
 365
 366 class BinOpWithFlagFrag<dag res> :
 367       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 368 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 369 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 370
 371 // An 'and' node with a single use.
 372 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 373   return N->hasOneUse();
 374 }]>;
 375
 376 // An 'xor' node with a single use.
 377 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 378   return N->hasOneUse();
 379 }]>;
 380
 381 // An 'fmul' node with a single use.
 382 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 383   return N->hasOneUse();
 384 }]>;
 385
 386 // An 'fadd' node which checks for single non-hazardous use.
 387 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 388   return hasNoVMLxHazardUse(N);
 389 }]>;
 390
 391 // An 'fsub' node which checks for single non-hazardous use.
 392 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 393   return hasNoVMLxHazardUse(N);
 394 }]>;
 395
 396 //===----------------------------------------------------------------------===//
 397 // Operand Definitions.
 398 //
 399
 400 // Immediate operands with a shared generic asm render method.
 401 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 402
 403 // Branch target.
 404 // FIXME: rename brtarget to t2_brtarget
 405 def brtarget : Operand<OtherVT> {
 406   let EncoderMethod = "getBranchTargetOpValue";
 407   let OperandType = "OPERAND_PCREL";
 408   let DecoderMethod = "DecodeT2BROperand";
 409 }
 410
 411 // FIXME: get rid of this one?
 412 def uncondbrtarget : Operand<OtherVT> {
 413   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 414   let OperandType = "OPERAND_PCREL";
 415 }
 416
 417 // Branch target for ARM. Handles conditional/unconditional
 418 def br_target : Operand<OtherVT> {
 419   let EncoderMethod = "getARMBranchTargetOpValue";
 420   let OperandType = "OPERAND_PCREL";
 421 }
 422
 423 // Call target.
 424 // FIXME: rename bltarget to t2_bl_target?
 425 def bltarget : Operand<i32> {
 426   // Encoded the same as branch targets.
 427   let EncoderMethod = "getBranchTargetOpValue";
 428   let OperandType = "OPERAND_PCREL";
 429 }
 430
 431 // Call target for ARM. Handles conditional/unconditional
 432 // FIXME: rename bl_target to t2_bltarget?
 433 def bl_target : Operand<i32> {
 434   let EncoderMethod = "getARMBLTargetOpValue";
 435   let OperandType = "OPERAND_PCREL";
 436 }
 437
 438 def blx_target : Operand<i32> {
 439   let EncoderMethod = "getARMBLXTargetOpValue";
 440   let OperandType = "OPERAND_PCREL";
 441 }
 442
 443 // A list of registers separated by comma. Used by load/store multiple.
 444 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 445 def reglist : Operand<i32> {
 446   let EncoderMethod = "getRegisterListOpValue";
 447   let ParserMatchClass = RegListAsmOperand;
 448   let PrintMethod = "printRegisterList";
 449   let DecoderMethod = "DecodeRegListOperand";
 450 }
 451
 452 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 453
 454 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 455 def dpr_reglist : Operand<i32> {
 456   let EncoderMethod = "getRegisterListOpValue";
 457   let ParserMatchClass = DPRRegListAsmOperand;
 458   let PrintMethod = "printRegisterList";
 459   let DecoderMethod = "DecodeDPRRegListOperand";
 460 }
 461
 462 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 463 def spr_reglist : Operand<i32> {
 464   let EncoderMethod = "getRegisterListOpValue";
 465   let ParserMatchClass = SPRRegListAsmOperand;
 466   let PrintMethod = "printRegisterList";
 467   let DecoderMethod = "DecodeSPRRegListOperand";
 468 }
 469
 470 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 471 def cpinst_operand : Operand<i32> {
 472   let PrintMethod = "printCPInstOperand";
 473 }
 474
 475 // Local PC labels.
 476 def pclabel : Operand<i32> {
 477   let PrintMethod = "printPCLabel";
 478 }
 479
 480 // ADR instruction labels.
 481 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 482 def adrlabel : Operand<i32> {
 483   let EncoderMethod = "getAdrLabelOpValue";
 484   let ParserMatchClass = AdrLabelAsmOperand;
 485   let PrintMethod = "printAdrLabelOperand<0>";
 486 }
 487
 488 def neon_vcvt_imm32 : Operand<i32> {
 489   let EncoderMethod = "getNEONVcvtImm32OpValue";
 490   let DecoderMethod = "DecodeVCVTImmOperand";
 491 }
 492
 493 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 494 def rot_imm_XFORM: SDNodeXForm<imm, [{
 495   switch (N->getZExtValue()){
 496   default: assert(0);
 497   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 498   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 499   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 500   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 501   }
 502 }]>;
 503 def RotImmAsmOperand : AsmOperandClass {
 504   let Name = "RotImm";
 505   let ParserMethod = "parseRotImm";
 506 }
 507 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 508     int32_t v = N->getZExtValue();
 509     return v == 8 || v == 16 || v == 24; }],
 510     rot_imm_XFORM> {
 511   let PrintMethod = "printRotImmOperand";
 512   let ParserMatchClass = RotImmAsmOperand;
 513 }
 514
 515 // shift_imm: An integer that encodes a shift amount and the type of shift
 516 // (asr or lsl). The 6-bit immediate encodes as:
 517 //    {5}     0 ==> lsl
 518 //            1     asr
 519 //    {4-0}   imm5 shift amount.
 520 //            asr #32 encoded as imm5 == 0.
 521 def ShifterImmAsmOperand : AsmOperandClass {
 522   let Name = "ShifterImm";
 523   let ParserMethod = "parseShifterImm";
 524 }
 525 def shift_imm : Operand<i32> {
 526   let PrintMethod = "printShiftImmOperand";
 527   let ParserMatchClass = ShifterImmAsmOperand;
 528 }
 529
 530 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 531 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 532 def so_reg_reg : Operand<i32>,  // reg reg imm
 533                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 534                                 [shl, srl, sra, rotr]> {
 535   let EncoderMethod = "getSORegRegOpValue";
 536   let PrintMethod = "printSORegRegOperand";
 537   let DecoderMethod = "DecodeSORegRegOperand";
 538   let ParserMatchClass = ShiftedRegAsmOperand;
 539   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 540 }
 541
 542 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 543 def so_reg_imm : Operand<i32>, // reg imm
 544                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 545                                 [shl, srl, sra, rotr]> {
 546   let EncoderMethod = "getSORegImmOpValue";
 547   let PrintMethod = "printSORegImmOperand";
 548   let DecoderMethod = "DecodeSORegImmOperand";
 549   let ParserMatchClass = ShiftedImmAsmOperand;
 550   let MIOperandInfo = (ops GPR, i32imm);
 551 }
 552
 553 // FIXME: Does this need to be distinct from so_reg?
 554 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 555                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 556                                   [shl,srl,sra,rotr]> {
 557   let EncoderMethod = "getSORegRegOpValue";
 558   let PrintMethod = "printSORegRegOperand";
 559   let DecoderMethod = "DecodeSORegRegOperand";
 560   let ParserMatchClass = ShiftedRegAsmOperand;
 561   let MIOperandInfo = (ops GPR, GPR, i32imm);
 562 }
 563
 564 // FIXME: Does this need to be distinct from so_reg?
 565 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 566                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 567                                   [shl,srl,sra,rotr]> {
 568   let EncoderMethod = "getSORegImmOpValue";
 569   let PrintMethod = "printSORegImmOperand";
 570   let DecoderMethod = "DecodeSORegImmOperand";
 571   let ParserMatchClass = ShiftedImmAsmOperand;
 572   let MIOperandInfo = (ops GPR, i32imm);
 573 }
 574
 575
 576 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 577 // 8-bit immediate rotated by an arbitrary number of bits.
 578 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 579 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 580     return ARM_AM::getSOImmVal(Imm) != -1;
 581   }]> {
 582   let EncoderMethod = "getSOImmOpValue";
 583   let ParserMatchClass = SOImmAsmOperand;
 584   let DecoderMethod = "DecodeSOImmOperand";
 585 }
 586
 587 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 588 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 589 // get the first/second pieces.
 590 def so_imm2part : PatLeaf<(imm), [{
 591       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 592 }]>;
 593
 594 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 595 ///
 596 def arm_i32imm : PatLeaf<(imm), [{
 597   if (Subtarget->useMovt())
 598     return true;
 599   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 600 }]>;
 601
 602 /// imm0_1 predicate - Immediate in the range [0,1].
 603 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 604 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 605
 606 /// imm0_3 predicate - Immediate in the range [0,3].
 607 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 608 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 609
 610 /// imm0_7 predicate - Immediate in the range [0,7].
 611 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 612 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 613   return Imm >= 0 && Imm < 8;
 614 }]> {
 615   let ParserMatchClass = Imm0_7AsmOperand;
 616 }
 617
 618 /// imm8 predicate - Immediate is exactly 8.
 619 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 620 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 621   let ParserMatchClass = Imm8AsmOperand;
 622 }
 623
 624 /// imm16 predicate - Immediate is exactly 16.
 625 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 626 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 627   let ParserMatchClass = Imm16AsmOperand;
 628 }
 629
 630 /// imm32 predicate - Immediate is exactly 32.
 631 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 632 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 633   let ParserMatchClass = Imm32AsmOperand;
 634 }
 635
 636 /// imm1_7 predicate - Immediate in the range [1,7].
 637 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 638 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 639   let ParserMatchClass = Imm1_7AsmOperand;
 640 }
 641
 642 /// imm1_15 predicate - Immediate in the range [1,15].
 643 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 644 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 645   let ParserMatchClass = Imm1_15AsmOperand;
 646 }
 647
 648 /// imm1_31 predicate - Immediate in the range [1,31].
 649 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 650 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 651   let ParserMatchClass = Imm1_31AsmOperand;
 652 }
 653
 654 /// imm0_15 predicate - Immediate in the range [0,15].
 655 def Imm0_15AsmOperand: ImmAsmOperand {
 656   let Name = "Imm0_15";
 657   let DiagnosticType = "ImmRange0_15";
 658 }
 659 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 660   return Imm >= 0 && Imm < 16;
 661 }]> {
 662   let ParserMatchClass = Imm0_15AsmOperand;
 663 }
 664
 665 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 666 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 667 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 668   return Imm >= 0 && Imm < 32;
 669 }]> {
 670   let ParserMatchClass = Imm0_31AsmOperand;
 671 }
 672
 673 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 674 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 675 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 676   return Imm >= 0 && Imm < 32;
 677 }]> {
 678   let ParserMatchClass = Imm0_32AsmOperand;
 679 }
 680
 681 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 682 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 683 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 684   return Imm >= 0 && Imm < 64;
 685 }]> {
 686   let ParserMatchClass = Imm0_63AsmOperand;
 687 }
 688
 689 /// imm0_239 predicate - Immediate in the range [0,239].
 690 def Imm0_239AsmOperand : ImmAsmOperand {
 691   let Name = "Imm0_239";
 692   let DiagnosticType = "ImmRange0_239";
 693 }
 694 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 695   let ParserMatchClass = Imm0_239AsmOperand;
 696 }
 697
 698 /// imm0_255 predicate - Immediate in the range [0,255].
 699 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 700 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 701   let ParserMatchClass = Imm0_255AsmOperand;
 702 }
 703
 704 /// imm0_65535 - An immediate is in the range [0.65535].
 705 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 706 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 707   return Imm >= 0 && Imm < 65536;
 708 }]> {
 709   let ParserMatchClass = Imm0_65535AsmOperand;
 710 }
 711
 712 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 713 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 714   return -Imm >= 0 && -Imm < 65536;
 715 }]>;
 716
 717 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 718 // a relocatable expression.
 719 //
 720 // FIXME: This really needs a Thumb version separate from the ARM version.
 721 // While the range is the same, and can thus use the same match class,
 722 // the encoding is different so it should have a different encoder method.
 723 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 724 def imm0_65535_expr : Operand<i32> {
 725   let EncoderMethod = "getHiLo16ImmOpValue";
 726   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 727 }
 728
 729 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 730 def imm256_65535_expr : Operand<i32> {
 731   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 732 }
 733
 734 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 735 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 736 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 737   return Imm >= 0 && Imm <= 0xffffff;
 738 }]> {
 739   let ParserMatchClass = Imm24bitAsmOperand;
 740 }
 741
 742
 743 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 744 /// e.g., 0xf000ffff
 745 def BitfieldAsmOperand : AsmOperandClass {
 746   let Name = "Bitfield";
 747   let ParserMethod = "parseBitfield";
 748 }
 749
 750 def bf_inv_mask_imm : Operand<i32>,
 751                       PatLeaf<(imm), [{
 752   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 753 }] > {
 754   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 755   let PrintMethod = "printBitfieldInvMaskImmOperand";
 756   let DecoderMethod = "DecodeBitfieldMaskOperand";
 757   let ParserMatchClass = BitfieldAsmOperand;
 758 }
 759
 760 def imm1_32_XFORM: SDNodeXForm<imm, [{
 761   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 762 }]>;
 763 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 764 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 765    uint64_t Imm = N->getZExtValue();
 766    return Imm > 0 && Imm <= 32;
 767  }],
 768     imm1_32_XFORM> {
 769   let PrintMethod = "printImmPlusOneOperand";
 770   let ParserMatchClass = Imm1_32AsmOperand;
 771 }
 772
 773 def imm1_16_XFORM: SDNodeXForm<imm, [{
 774   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 775 }]>;
 776 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 777 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 778     imm1_16_XFORM> {
 779   let PrintMethod = "printImmPlusOneOperand";
 780   let ParserMatchClass = Imm1_16AsmOperand;
 781 }
 782
 783 // Define ARM specific addressing modes.
 784 // addrmode_imm12 := reg +/- imm12
 785 //
 786 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 787 class AddrMode_Imm12 : Operand<i32>,
 788                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 789   // 12-bit immediate operand. Note that instructions using this encode
 790   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 791   // immediate values are as normal.
 792
 793   let EncoderMethod = "getAddrModeImm12OpValue";
 794   let DecoderMethod = "DecodeAddrModeImm12Operand";
 795   let ParserMatchClass = MemImm12OffsetAsmOperand;
 796   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 797 }
 798
 799 def addrmode_imm12 : AddrMode_Imm12 {
 800   let PrintMethod = "printAddrModeImm12Operand<false>";
 801 }
 802
 803 def addrmode_imm12_pre : AddrMode_Imm12 {
 804   let PrintMethod = "printAddrModeImm12Operand<true>";
 805 }
 806
 807 // ldst_so_reg := reg +/- reg shop imm
 808 //
 809 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 810 def ldst_so_reg : Operand<i32>,
 811                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 812   let EncoderMethod = "getLdStSORegOpValue";
 813   // FIXME: Simplify the printer
 814   let PrintMethod = "printAddrMode2Operand";
 815   let DecoderMethod = "DecodeSORegMemOperand";
 816   let ParserMatchClass = MemRegOffsetAsmOperand;
 817   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 818 }
 819
 820 // postidx_imm8 := +/- [0,255]
 821 //
 822 // 9 bit value:
 823 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 824 //  {7-0}     [0,255] imm8 value.
 825 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 826 def postidx_imm8 : Operand<i32> {
 827   let PrintMethod = "printPostIdxImm8Operand";
 828   let ParserMatchClass = PostIdxImm8AsmOperand;
 829   let MIOperandInfo = (ops i32imm);
 830 }
 831
 832 // postidx_imm8s4 := +/- [0,1020]
 833 //
 834 // 9 bit value:
 835 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 836 //  {7-0}     [0,255] imm8 value, scaled by 4.
 837 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 838 def postidx_imm8s4 : Operand<i32> {
 839   let PrintMethod = "printPostIdxImm8s4Operand";
 840   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 841   let MIOperandInfo = (ops i32imm);
 842 }
 843
 844
 845 // postidx_reg := +/- reg
 846 //
 847 def PostIdxRegAsmOperand : AsmOperandClass {
 848   let Name = "PostIdxReg";
 849   let ParserMethod = "parsePostIdxReg";
 850 }
 851 def postidx_reg : Operand<i32> {
 852   let EncoderMethod = "getPostIdxRegOpValue";
 853   let DecoderMethod = "DecodePostIdxReg";
 854   let PrintMethod = "printPostIdxRegOperand";
 855   let ParserMatchClass = PostIdxRegAsmOperand;
 856   let MIOperandInfo = (ops GPRnopc, i32imm);
 857 }
 858
 859
 860 // addrmode2 := reg +/- imm12
 861 //           := reg +/- reg shop imm
 862 //
 863 // FIXME: addrmode2 should be refactored the rest of the way to always
 864 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 865 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 866 def addrmode2 : Operand<i32>,
 867                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 868   let EncoderMethod = "getAddrMode2OpValue";
 869   let PrintMethod = "printAddrMode2Operand";
 870   let ParserMatchClass = AddrMode2AsmOperand;
 871   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 872 }
 873
 874 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 875   let Name = "PostIdxRegShifted";
 876   let ParserMethod = "parsePostIdxReg";
 877 }
 878 def am2offset_reg : Operand<i32>,
 879                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 880                 [], [SDNPWantRoot]> {
 881   let EncoderMethod = "getAddrMode2OffsetOpValue";
 882   let PrintMethod = "printAddrMode2OffsetOperand";
 883   // When using this for assembly, it's always as a post-index offset.
 884   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 885   let MIOperandInfo = (ops GPRnopc, i32imm);
 886 }
 887
 888 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 889 // the GPR is purely vestigal at this point.
 890 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 891 def am2offset_imm : Operand<i32>,
 892                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 893                 [], [SDNPWantRoot]> {
 894   let EncoderMethod = "getAddrMode2OffsetOpValue";
 895   let PrintMethod = "printAddrMode2OffsetOperand";
 896   let ParserMatchClass = AM2OffsetImmAsmOperand;
 897   let MIOperandInfo = (ops GPRnopc, i32imm);
 898 }
 899
 900
 901 // addrmode3 := reg +/- reg
 902 // addrmode3 := reg +/- imm8
 903 //
 904 // FIXME: split into imm vs. reg versions.
 905 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 906 class AddrMode3 : Operand<i32>,
 907                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 908   let EncoderMethod = "getAddrMode3OpValue";
 909   let ParserMatchClass = AddrMode3AsmOperand;
 910   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 911 }
 912
 913 def addrmode3 : AddrMode3
 914 {
 915   let PrintMethod = "printAddrMode3Operand<false>";
 916 }
 917
 918 def addrmode3_pre : AddrMode3
 919 {
 920   let PrintMethod = "printAddrMode3Operand<true>";
 921 }
 922
 923 // FIXME: split into imm vs. reg versions.
 924 // FIXME: parser method to handle +/- register.
 925 def AM3OffsetAsmOperand : AsmOperandClass {
 926   let Name = "AM3Offset";
 927   let ParserMethod = "parseAM3Offset";
 928 }
 929 def am3offset : Operand<i32>,
 930                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 931                                [], [SDNPWantRoot]> {
 932   let EncoderMethod = "getAddrMode3OffsetOpValue";
 933   let PrintMethod = "printAddrMode3OffsetOperand";
 934   let ParserMatchClass = AM3OffsetAsmOperand;
 935   let MIOperandInfo = (ops GPR, i32imm);
 936 }
 937
 938 // ldstm_mode := {ia, ib, da, db}
 939 //
 940 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 941   let EncoderMethod = "getLdStmModeOpValue";
 942   let PrintMethod = "printLdStmModeOperand";
 943 }
 944
 945 // addrmode5 := reg +/- imm8*4
 946 //
 947 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 948 class AddrMode5 : Operand<i32>,
 949                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 950   let EncoderMethod = "getAddrMode5OpValue";
 951   let DecoderMethod = "DecodeAddrMode5Operand";
 952   let ParserMatchClass = AddrMode5AsmOperand;
 953   let MIOperandInfo = (ops GPR:$base, i32imm);
 954 }
 955
 956 def addrmode5 : AddrMode5 {
 957    let PrintMethod = "printAddrMode5Operand<false>";
 958 }
 959
 960 def addrmode5_pre : AddrMode5 {
 961    let PrintMethod = "printAddrMode5Operand<true>";
 962 }
 963
 964 // addrmode6 := reg with optional alignment
 965 //
 966 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 967 def addrmode6 : Operand<i32>,
 968                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 969   let PrintMethod = "printAddrMode6Operand";
 970   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 971   let EncoderMethod = "getAddrMode6AddressOpValue";
 972   let DecoderMethod = "DecodeAddrMode6Operand";
 973   let ParserMatchClass = AddrMode6AsmOperand;
 974 }
 975
 976 def am6offset : Operand<i32>,
 977                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 978                                [], [SDNPWantRoot]> {
 979   let PrintMethod = "printAddrMode6OffsetOperand";
 980   let MIOperandInfo = (ops GPR);
 981   let EncoderMethod = "getAddrMode6OffsetOpValue";
 982   let DecoderMethod = "DecodeGPRRegisterClass";
 983 }
 984
 985 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 986 // (single element from one lane) for size 32.
 987 def addrmode6oneL32 : Operand<i32>,
 988                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 989   let PrintMethod = "printAddrMode6Operand";
 990   let MIOperandInfo = (ops GPR:$addr, i32imm);
 991   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 992 }
 993
 994 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 995 // instructions, specifically VLD4-dup.
 996 def addrmode6dup : Operand<i32>,
 997                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 998   let PrintMethod = "printAddrMode6Operand";
 999   let MIOperandInfo = (ops GPR:$addr, i32imm);
1000   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1001   // FIXME: This is close, but not quite right. The alignment specifier is
1002   // different.
1003   let ParserMatchClass = AddrMode6AsmOperand;
1004 }
1005
1006 // addrmodepc := pc + reg
1007 //
1008 def addrmodepc : Operand<i32>,
1009                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1010   let PrintMethod = "printAddrModePCOperand";
1011   let MIOperandInfo = (ops GPR, i32imm);
1012 }
1013
1014 // addr_offset_none := reg
1015 //
1016 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1017 def addr_offset_none : Operand<i32>,
1018                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1019   let PrintMethod = "printAddrMode7Operand";
1020   let DecoderMethod = "DecodeAddrMode7Operand";
1021   let ParserMatchClass = MemNoOffsetAsmOperand;
1022   let MIOperandInfo = (ops GPR:$base);
1023 }
1024
1025 def nohash_imm : Operand<i32> {
1026   let PrintMethod = "printNoHashImmediate";
1027 }
1028
1029 def CoprocNumAsmOperand : AsmOperandClass {
1030   let Name = "CoprocNum";
1031   let ParserMethod = "parseCoprocNumOperand";
1032 }
1033 def p_imm : Operand<i32> {
1034   let PrintMethod = "printPImmediate";
1035   let ParserMatchClass = CoprocNumAsmOperand;
1036   let DecoderMethod = "DecodeCoprocessor";
1037 }
1038
1039 def CoprocRegAsmOperand : AsmOperandClass {
1040   let Name = "CoprocReg";
1041   let ParserMethod = "parseCoprocRegOperand";
1042 }
1043 def c_imm : Operand<i32> {
1044   let PrintMethod = "printCImmediate";
1045   let ParserMatchClass = CoprocRegAsmOperand;
1046 }
1047 def CoprocOptionAsmOperand : AsmOperandClass {
1048   let Name = "CoprocOption";
1049   let ParserMethod = "parseCoprocOptionOperand";
1050 }
1051 def coproc_option_imm : Operand<i32> {
1052   let PrintMethod = "printCoprocOptionImm";
1053   let ParserMatchClass = CoprocOptionAsmOperand;
1054 }
1055
1056 //===----------------------------------------------------------------------===//
1057
1058 include "ARMInstrFormats.td"
1059
1060 //===----------------------------------------------------------------------===//
1061 // Multiclass helpers...
1062 //
1063
1064 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1065 /// binop that produces a value.
1066 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1067 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1068                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1069                         PatFrag opnode, bit Commutable = 0> {
1070   // The register-immediate version is re-materializable. This is useful
1071   // in particular for taking the address of a local.
1072   let isReMaterializable = 1 in {
1073   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1074                iii, opc, "\t$Rd, $Rn, $imm",
1075                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1076            Sched<[WriteALU, ReadALU]> {
1077     bits<4> Rd;
1078     bits<4> Rn;
1079     bits<12> imm;
1080     let Inst{25} = 1;
1081     let Inst{19-16} = Rn;
1082     let Inst{15-12} = Rd;
1083     let Inst{11-0} = imm;
1084   }
1085   }
1086   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1087                iir, opc, "\t$Rd, $Rn, $Rm",
1088                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1089            Sched<[WriteALU, ReadALU, ReadALU]> {
1090     bits<4> Rd;
1091     bits<4> Rn;
1092     bits<4> Rm;
1093     let Inst{25} = 0;
1094     let isCommutable = Commutable;
1095     let Inst{19-16} = Rn;
1096     let Inst{15-12} = Rd;
1097     let Inst{11-4} = 0b00000000;
1098     let Inst{3-0} = Rm;
1099   }
1100
1101   def rsi : AsI1<opcod, (outs GPR:$Rd),
1102                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1103                iis, opc, "\t$Rd, $Rn, $shift",
1104                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1105             Sched<[WriteALUsi, ReadALU]> {
1106     bits<4> Rd;
1107     bits<4> Rn;
1108     bits<12> shift;
1109     let Inst{25} = 0;
1110     let Inst{19-16} = Rn;
1111     let Inst{15-12} = Rd;
1112     let Inst{11-5} = shift{11-5};
1113     let Inst{4} = 0;
1114     let Inst{3-0} = shift{3-0};
1115   }
1116
1117   def rsr : AsI1<opcod, (outs GPR:$Rd),
1118                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1119                iis, opc, "\t$Rd, $Rn, $shift",
1120                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1121             Sched<[WriteALUsr, ReadALUsr]> {
1122     bits<4> Rd;
1123     bits<4> Rn;
1124     bits<12> shift;
1125     let Inst{25} = 0;
1126     let Inst{19-16} = Rn;
1127     let Inst{15-12} = Rd;
1128     let Inst{11-8} = shift{11-8};
1129     let Inst{7} = 0;
1130     let Inst{6-5} = shift{6-5};
1131     let Inst{4} = 1;
1132     let Inst{3-0} = shift{3-0};
1133   }
1134 }
1135
1136 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1137 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1138 /// it is equivalent to the AsI1_bin_irs counterpart.
1139 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1140 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1141                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1142                         PatFrag opnode, bit Commutable = 0> {
1143   // The register-immediate version is re-materializable. This is useful
1144   // in particular for taking the address of a local.
1145   let isReMaterializable = 1 in {
1146   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1147                iii, opc, "\t$Rd, $Rn, $imm",
1148                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1149            Sched<[WriteALU, ReadALU]> {
1150     bits<4> Rd;
1151     bits<4> Rn;
1152     bits<12> imm;
1153     let Inst{25} = 1;
1154     let Inst{19-16} = Rn;
1155     let Inst{15-12} = Rd;
1156     let Inst{11-0} = imm;
1157   }
1158   }
1159   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1160                iir, opc, "\t$Rd, $Rn, $Rm",
1161                [/* pattern left blank */]>,
1162            Sched<[WriteALU, ReadALU, ReadALU]> {
1163     bits<4> Rd;
1164     bits<4> Rn;
1165     bits<4> Rm;
1166     let Inst{11-4} = 0b00000000;
1167     let Inst{25} = 0;
1168     let Inst{3-0} = Rm;
1169     let Inst{15-12} = Rd;
1170     let Inst{19-16} = Rn;
1171   }
1172
1173   def rsi : AsI1<opcod, (outs GPR:$Rd),
1174                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1175                iis, opc, "\t$Rd, $Rn, $shift",
1176                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1177             Sched<[WriteALUsi, ReadALU]> {
1178     bits<4> Rd;
1179     bits<4> Rn;
1180     bits<12> shift;
1181     let Inst{25} = 0;
1182     let Inst{19-16} = Rn;
1183     let Inst{15-12} = Rd;
1184     let Inst{11-5} = shift{11-5};
1185     let Inst{4} = 0;
1186     let Inst{3-0} = shift{3-0};
1187   }
1188
1189   def rsr : AsI1<opcod, (outs GPR:$Rd),
1190                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1191                iis, opc, "\t$Rd, $Rn, $shift",
1192                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1193             Sched<[WriteALUsr, ReadALUsr]> {
1194     bits<4> Rd;
1195     bits<4> Rn;
1196     bits<12> shift;
1197     let Inst{25} = 0;
1198     let Inst{19-16} = Rn;
1199     let Inst{15-12} = Rd;
1200     let Inst{11-8} = shift{11-8};
1201     let Inst{7} = 0;
1202     let Inst{6-5} = shift{6-5};
1203     let Inst{4} = 1;
1204     let Inst{3-0} = shift{3-0};
1205   }
1206 }
1207
1208 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1209 ///
1210 /// These opcodes will be converted to the real non-S opcodes by
1211 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1212 let hasPostISelHook = 1, Defs = [CPSR] in {
1213 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1214                           InstrItinClass iis, PatFrag opnode,
1215                           bit Commutable = 0> {
1216   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1217                          4, iii,
1218                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1219                          Sched<[WriteALU, ReadALU]>;
1220
1221   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1222                          4, iir,
1223                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1224                          Sched<[WriteALU, ReadALU, ReadALU]> {
1225     let isCommutable = Commutable;
1226   }
1227   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1228                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1229                           4, iis,
1230                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1231                                                 so_reg_imm:$shift))]>,
1232                           Sched<[WriteALUsi, ReadALU]>;
1233
1234   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1235                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1236                           4, iis,
1237                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1238                                                 so_reg_reg:$shift))]>,
1239                           Sched<[WriteALUSsr, ReadALUsr]>;
1240 }
1241 }
1242
1243 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1244 /// operands are reversed.
1245 let hasPostISelHook = 1, Defs = [CPSR] in {
1246 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1247                           InstrItinClass iis, PatFrag opnode,
1248                           bit Commutable = 0> {
1249   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1250                          4, iii,
1251                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1252            Sched<[WriteALU, ReadALU]>;
1253
1254   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1255                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1256                           4, iis,
1257                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1258                                              GPR:$Rn))]>,
1259             Sched<[WriteALUsi, ReadALU]>;
1260
1261   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1262                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1263                           4, iis,
1264                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1265                                              GPR:$Rn))]>,
1266             Sched<[WriteALUSsr, ReadALUsr]>;
1267 }
1268 }
1269
1270 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1271 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1272 /// a explicit result, only implicitly set CPSR.
1273 let isCompare = 1, Defs = [CPSR] in {
1274 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1275                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1276                        PatFrag opnode, bit Commutable = 0> {
1277   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1278                opc, "\t$Rn, $imm",
1279                [(opnode GPR:$Rn, so_imm:$imm)]>,
1280            Sched<[WriteCMP, ReadALU]> {
1281     bits<4> Rn;
1282     bits<12> imm;
1283     let Inst{25} = 1;
1284     let Inst{20} = 1;
1285     let Inst{19-16} = Rn;
1286     let Inst{15-12} = 0b0000;
1287     let Inst{11-0} = imm;
1288
1289     let Unpredictable{15-12} = 0b1111;
1290   }
1291   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1292                opc, "\t$Rn, $Rm",
1293                [(opnode GPR:$Rn, GPR:$Rm)]>,
1294            Sched<[WriteCMP, ReadALU, ReadALU]> {
1295     bits<4> Rn;
1296     bits<4> Rm;
1297     let isCommutable = Commutable;
1298     let Inst{25} = 0;
1299     let Inst{20} = 1;
1300     let Inst{19-16} = Rn;
1301     let Inst{15-12} = 0b0000;
1302     let Inst{11-4} = 0b00000000;
1303     let Inst{3-0} = Rm;
1304
1305     let Unpredictable{15-12} = 0b1111;
1306   }
1307   def rsi : AI1<opcod, (outs),
1308                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1309                opc, "\t$Rn, $shift",
1310                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1311             Sched<[WriteCMPsi, ReadALU]> {
1312     bits<4> Rn;
1313     bits<12> shift;
1314     let Inst{25} = 0;
1315     let Inst{20} = 1;
1316     let Inst{19-16} = Rn;
1317     let Inst{15-12} = 0b0000;
1318     let Inst{11-5} = shift{11-5};
1319     let Inst{4} = 0;
1320     let Inst{3-0} = shift{3-0};
1321
1322     let Unpredictable{15-12} = 0b1111;
1323   }
1324   def rsr : AI1<opcod, (outs),
1325                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1326                opc, "\t$Rn, $shift",
1327                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1328             Sched<[WriteCMPsr, ReadALU]> {
1329     bits<4> Rn;
1330     bits<12> shift;
1331     let Inst{25} = 0;
1332     let Inst{20} = 1;
1333     let Inst{19-16} = Rn;
1334     let Inst{15-12} = 0b0000;
1335     let Inst{11-8} = shift{11-8};
1336     let Inst{7} = 0;
1337     let Inst{6-5} = shift{6-5};
1338     let Inst{4} = 1;
1339     let Inst{3-0} = shift{3-0};
1340
1341     let Unpredictable{15-12} = 0b1111;
1342   }
1343
1344 }
1345 }
1346
1347 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1348 /// register and one whose operand is a register rotated by 8/16/24.
1349 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1350 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1351   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1352           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1353           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1354        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1355   bits<4> Rd;
1356   bits<4> Rm;
1357   bits<2> rot;
1358   let Inst{19-16} = 0b1111;
1359   let Inst{15-12} = Rd;
1360   let Inst{11-10} = rot;
1361   let Inst{3-0}   = Rm;
1362 }
1363
1364 class AI_ext_rrot_np<bits<8> opcod, string opc>
1365   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1366           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1367        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1368   bits<2> rot;
1369   let Inst{19-16} = 0b1111;
1370   let Inst{11-10} = rot;
1371  }
1372
1373 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1374 /// register and one whose operand is a register rotated by 8/16/24.
1375 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1376   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1377           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1378           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1379                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1380         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1381   bits<4> Rd;
1382   bits<4> Rm;
1383   bits<4> Rn;
1384   bits<2> rot;
1385   let Inst{19-16} = Rn;
1386   let Inst{15-12} = Rd;
1387   let Inst{11-10} = rot;
1388   let Inst{9-4}   = 0b000111;
1389   let Inst{3-0}   = Rm;
1390 }
1391
1392 class AI_exta_rrot_np<bits<8> opcod, string opc>
1393   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1394           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1395        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1396   bits<4> Rn;
1397   bits<2> rot;
1398   let Inst{19-16} = Rn;
1399   let Inst{11-10} = rot;
1400 }
1401
1402 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1403 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1404 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1405                              bit Commutable = 0> {
1406   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1407   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1408                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1409                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1410                Requires<[IsARM]>,
1411            Sched<[WriteALU, ReadALU]> {
1412     bits<4> Rd;
1413     bits<4> Rn;
1414     bits<12> imm;
1415     let Inst{25} = 1;
1416     let Inst{15-12} = Rd;
1417     let Inst{19-16} = Rn;
1418     let Inst{11-0} = imm;
1419   }
1420   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1421                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1422                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1423                Requires<[IsARM]>,
1424            Sched<[WriteALU, ReadALU, ReadALU]> {
1425     bits<4> Rd;
1426     bits<4> Rn;
1427     bits<4> Rm;
1428     let Inst{11-4} = 0b00000000;
1429     let Inst{25} = 0;
1430     let isCommutable = Commutable;
1431     let Inst{3-0} = Rm;
1432     let Inst{15-12} = Rd;
1433     let Inst{19-16} = Rn;
1434   }
1435   def rsi : AsI1<opcod, (outs GPR:$Rd),
1436                 (ins GPR:$Rn, so_reg_imm:$shift),
1437                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1438               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1439                Requires<[IsARM]>,
1440             Sched<[WriteALUsi, ReadALU]> {
1441     bits<4> Rd;
1442     bits<4> Rn;
1443     bits<12> shift;
1444     let Inst{25} = 0;
1445     let Inst{19-16} = Rn;
1446     let Inst{15-12} = Rd;
1447     let Inst{11-5} = shift{11-5};
1448     let Inst{4} = 0;
1449     let Inst{3-0} = shift{3-0};
1450   }
1451   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1452                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1453                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1454               [(set GPRnopc:$Rd, CPSR,
1455                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1456                Requires<[IsARM]>,
1457             Sched<[WriteALUsr, ReadALUsr]> {
1458     bits<4> Rd;
1459     bits<4> Rn;
1460     bits<12> shift;
1461     let Inst{25} = 0;
1462     let Inst{19-16} = Rn;
1463     let Inst{15-12} = Rd;
1464     let Inst{11-8} = shift{11-8};
1465     let Inst{7} = 0;
1466     let Inst{6-5} = shift{6-5};
1467     let Inst{4} = 1;
1468     let Inst{3-0} = shift{3-0};
1469   }
1470   }
1471 }
1472
1473 /// AI1_rsc_irs - Define instructions and patterns for rsc
1474 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1475 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1476   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1477   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1478                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1479                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1480                Requires<[IsARM]>,
1481            Sched<[WriteALU, ReadALU]> {
1482     bits<4> Rd;
1483     bits<4> Rn;
1484     bits<12> imm;
1485     let Inst{25} = 1;
1486     let Inst{15-12} = Rd;
1487     let Inst{19-16} = Rn;
1488     let Inst{11-0} = imm;
1489   }
1490   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1491                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1492                [/* pattern left blank */]>,
1493            Sched<[WriteALU, ReadALU, ReadALU]> {
1494     bits<4> Rd;
1495     bits<4> Rn;
1496     bits<4> Rm;
1497     let Inst{11-4} = 0b00000000;
1498     let Inst{25} = 0;
1499     let Inst{3-0} = Rm;
1500     let Inst{15-12} = Rd;
1501     let Inst{19-16} = Rn;
1502   }
1503   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1504                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1505               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1506                Requires<[IsARM]>,
1507             Sched<[WriteALUsi, ReadALU]> {
1508     bits<4> Rd;
1509     bits<4> Rn;
1510     bits<12> shift;
1511     let Inst{25} = 0;
1512     let Inst{19-16} = Rn;
1513     let Inst{15-12} = Rd;
1514     let Inst{11-5} = shift{11-5};
1515     let Inst{4} = 0;
1516     let Inst{3-0} = shift{3-0};
1517   }
1518   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1519                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1520               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1521                Requires<[IsARM]>,
1522             Sched<[WriteALUsr, ReadALUsr]> {
1523     bits<4> Rd;
1524     bits<4> Rn;
1525     bits<12> shift;
1526     let Inst{25} = 0;
1527     let Inst{19-16} = Rn;
1528     let Inst{15-12} = Rd;
1529     let Inst{11-8} = shift{11-8};
1530     let Inst{7} = 0;
1531     let Inst{6-5} = shift{6-5};
1532     let Inst{4} = 1;
1533     let Inst{3-0} = shift{3-0};
1534   }
1535   }
1536 }
1537
1538 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1539 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1540            InstrItinClass iir, PatFrag opnode> {
1541   // Note: We use the complex addrmode_imm12 rather than just an input
1542   // GPR and a constrained immediate so that we can use this to match
1543   // frame index references and avoid matching constant pool references.
1544   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1545                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1546                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1547     bits<4>  Rt;
1548     bits<17> addr;
1549     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1550     let Inst{19-16} = addr{16-13};  // Rn
1551     let Inst{15-12} = Rt;
1552     let Inst{11-0}  = addr{11-0};   // imm12
1553   }
1554   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1555                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1556                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1557     bits<4>  Rt;
1558     bits<17> shift;
1559     let shift{4}    = 0;            // Inst{4} = 0
1560     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1561     let Inst{19-16} = shift{16-13}; // Rn
1562     let Inst{15-12} = Rt;
1563     let Inst{11-0}  = shift{11-0};
1564   }
1565 }
1566 }
1567
1568 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1569 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1570            InstrItinClass iir, PatFrag opnode> {
1571   // Note: We use the complex addrmode_imm12 rather than just an input
1572   // GPR and a constrained immediate so that we can use this to match
1573   // frame index references and avoid matching constant pool references.
1574   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1575                    (ins addrmode_imm12:$addr),
1576                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1577                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1578     bits<4>  Rt;
1579     bits<17> addr;
1580     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1581     let Inst{19-16} = addr{16-13};  // Rn
1582     let Inst{15-12} = Rt;
1583     let Inst{11-0}  = addr{11-0};   // imm12
1584   }
1585   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1586                    (ins ldst_so_reg:$shift),
1587                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1588                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1589     bits<4>  Rt;
1590     bits<17> shift;
1591     let shift{4}    = 0;            // Inst{4} = 0
1592     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1593     let Inst{19-16} = shift{16-13}; // Rn
1594     let Inst{15-12} = Rt;
1595     let Inst{11-0}  = shift{11-0};
1596   }
1597 }
1598 }
1599
1600
1601 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1602            InstrItinClass iir, PatFrag opnode> {
1603   // Note: We use the complex addrmode_imm12 rather than just an input
1604   // GPR and a constrained immediate so that we can use this to match
1605   // frame index references and avoid matching constant pool references.
1606   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1607                    (ins GPR:$Rt, addrmode_imm12:$addr),
1608                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1609                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1610     bits<4> Rt;
1611     bits<17> addr;
1612     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1613     let Inst{19-16} = addr{16-13};  // Rn
1614     let Inst{15-12} = Rt;
1615     let Inst{11-0}  = addr{11-0};   // imm12
1616   }
1617   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1618                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1619                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1620     bits<4> Rt;
1621     bits<17> shift;
1622     let shift{4}    = 0;            // Inst{4} = 0
1623     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1624     let Inst{19-16} = shift{16-13}; // Rn
1625     let Inst{15-12} = Rt;
1626     let Inst{11-0}  = shift{11-0};
1627   }
1628 }
1629
1630 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1631            InstrItinClass iir, PatFrag opnode> {
1632   // Note: We use the complex addrmode_imm12 rather than just an input
1633   // GPR and a constrained immediate so that we can use this to match
1634   // frame index references and avoid matching constant pool references.
1635   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1636                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1637                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1638                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1639     bits<4> Rt;
1640     bits<17> addr;
1641     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1642     let Inst{19-16} = addr{16-13};  // Rn
1643     let Inst{15-12} = Rt;
1644     let Inst{11-0}  = addr{11-0};   // imm12
1645   }
1646   def rs : AI2ldst<0b011, 0, isByte, (outs),
1647                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1648                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1649                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1650     bits<4> Rt;
1651     bits<17> shift;
1652     let shift{4}    = 0;            // Inst{4} = 0
1653     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1654     let Inst{19-16} = shift{16-13}; // Rn
1655     let Inst{15-12} = Rt;
1656     let Inst{11-0}  = shift{11-0};
1657   }
1658 }
1659
1660
1661 //===----------------------------------------------------------------------===//
1662 // Instructions
1663 //===----------------------------------------------------------------------===//
1664
1665 //===----------------------------------------------------------------------===//
1666 //  Miscellaneous Instructions.
1667 //
1668
1669 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1670 /// the function.  The first operand is the ID# for this instruction, the second
1671 /// is the index into the MachineConstantPool that this is, the third is the
1672 /// size in bytes of this constant pool entry.
1673 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1674 def CONSTPOOL_ENTRY :
1675 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1676                     i32imm:$size), NoItinerary, []>;
1677
1678 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1679 // from removing one half of the matched pairs. That breaks PEI, which assumes
1680 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1681 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1682 def ADJCALLSTACKUP :
1683 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1684            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1685
1686 def ADJCALLSTACKDOWN :
1687 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1688            [(ARMcallseq_start timm:$amt)]>;
1689 }
1690
1691 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1692               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1693   bits<8> imm;
1694   let Inst{27-8} = 0b00110010000011110000;
1695   let Inst{7-0} = imm;
1696 }
1697
1698 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1699 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1700 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1701 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1702 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1703 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1704
1705 def : Pat<(int_arm_sevl), (HINT 5)>;
1706
1707 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1708              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1709   bits<4> Rd;
1710   bits<4> Rn;
1711   bits<4> Rm;
1712   let Inst{3-0} = Rm;
1713   let Inst{15-12} = Rd;
1714   let Inst{19-16} = Rn;
1715   let Inst{27-20} = 0b01101000;
1716   let Inst{7-4} = 0b1011;
1717   let Inst{11-8} = 0b1111;
1718   let Unpredictable{11-8} = 0b1111;
1719 }
1720
1721 // The 16-bit operand $val can be used by a debugger to store more information
1722 // about the breakpoint.
1723 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1724                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1725   bits<16> val;
1726   let Inst{3-0} = val{3-0};
1727   let Inst{19-8} = val{15-4};
1728   let Inst{27-20} = 0b00010010;
1729   let Inst{31-28} = 0xe; // AL
1730   let Inst{7-4} = 0b0111;
1731 }
1732 // default immediate for breakpoint mnemonic
1733 def : InstAlias<"bkpt", (BKPT 0)>, Requires<[IsARM]>;
1734
1735 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1736                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1737   bits<16> val;
1738   let Inst{3-0} = val{3-0};
1739   let Inst{19-8} = val{15-4};
1740   let Inst{27-20} = 0b00010000;
1741   let Inst{31-28} = 0xe; // AL
1742   let Inst{7-4} = 0b0111;
1743 }
1744
1745 // Change Processor State
1746 // FIXME: We should use InstAlias to handle the optional operands.
1747 class CPS<dag iops, string asm_ops>
1748   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1749         []>, Requires<[IsARM]> {
1750   bits<2> imod;
1751   bits<3> iflags;
1752   bits<5> mode;
1753   bit M;
1754
1755   let Inst{31-28} = 0b1111;
1756   let Inst{27-20} = 0b00010000;
1757   let Inst{19-18} = imod;
1758   let Inst{17}    = M; // Enabled if mode is set;
1759   let Inst{16-9}  = 0b00000000;
1760   let Inst{8-6}   = iflags;
1761   let Inst{5}     = 0;
1762   let Inst{4-0}   = mode;
1763 }
1764
1765 let DecoderMethod = "DecodeCPSInstruction" in {
1766 let M = 1 in
1767   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1768                   "$imod\t$iflags, $mode">;
1769 let mode = 0, M = 0 in
1770   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1771
1772 let imod = 0, iflags = 0, M = 1 in
1773   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1774 }
1775
1776 // Preload signals the memory system of possible future data/instruction access.
1777 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1778
1779   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
1780                 IIC_Preload, !strconcat(opc, "\t$addr"),
1781                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1782                 Sched<[WritePreLd]> {
1783     bits<4> Rt;
1784     bits<17> addr;
1785     let Inst{31-26} = 0b111101;
1786     let Inst{25} = 0; // 0 for immediate form
1787     let Inst{24} = data;
1788     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1789     let Inst{22} = read;
1790     let Inst{21-20} = 0b01;
1791     let Inst{19-16} = addr{16-13};  // Rn
1792     let Inst{15-12} = 0b1111;
1793     let Inst{11-0}  = addr{11-0};   // imm12
1794   }
1795
1796   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1797                !strconcat(opc, "\t$shift"),
1798                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1799                Sched<[WritePreLd]> {
1800     bits<17> shift;
1801     let Inst{31-26} = 0b111101;
1802     let Inst{25} = 1; // 1 for register form
1803     let Inst{24} = data;
1804     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1805     let Inst{22} = read;
1806     let Inst{21-20} = 0b01;
1807     let Inst{19-16} = shift{16-13}; // Rn
1808     let Inst{15-12} = 0b1111;
1809     let Inst{11-0}  = shift{11-0};
1810     let Inst{4} = 0;
1811   }
1812 }
1813
1814 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1815 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1816 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1817
1818 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1819                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1820   bits<1> end;
1821   let Inst{31-10} = 0b1111000100000001000000;
1822   let Inst{9} = end;
1823   let Inst{8-0} = 0;
1824 }
1825
1826 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1827              []>, Requires<[IsARM, HasV7]> {
1828   bits<4> opt;
1829   let Inst{27-4} = 0b001100100000111100001111;
1830   let Inst{3-0} = opt;
1831 }
1832
1833 /*
1834  * A5.4 Permanently UNDEFINED instructions.
1835  *
1836  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1837  * Other UDF encodings generate SIGILL.
1838  *
1839  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1840  * Encoding A1:
1841  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1842  * Encoding T1:
1843  *  1101 1110 iiii iiii
1844  * It uses the following encoding:
1845  *  1110 0111 1111 1110 1101 1110 1111 0000
1846  *  - In ARM: UDF #60896;
1847  *  - In Thumb: UDF #254 followed by a branch-to-self.
1848  */
1849 let isBarrier = 1, isTerminator = 1 in
1850 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1851                "trap", [(trap)]>,
1852            Requires<[IsARM,UseNaClTrap]> {
1853   let Inst = 0xe7fedef0;
1854 }
1855 let isBarrier = 1, isTerminator = 1 in
1856 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1857                "trap", [(trap)]>,
1858            Requires<[IsARM,DontUseNaClTrap]> {
1859   let Inst = 0xe7ffdefe;
1860 }
1861
1862 // Address computation and loads and stores in PIC mode.
1863 let isNotDuplicable = 1 in {
1864 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1865                             4, IIC_iALUr,
1866                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1867                             Sched<[WriteALU, ReadALU]>;
1868
1869 let AddedComplexity = 10 in {
1870 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1871                             4, IIC_iLoad_r,
1872                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1873
1874 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1875                             4, IIC_iLoad_bh_r,
1876                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1877
1878 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1879                             4, IIC_iLoad_bh_r,
1880                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1881
1882 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1883                             4, IIC_iLoad_bh_r,
1884                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1885
1886 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1887                             4, IIC_iLoad_bh_r,
1888                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1889 }
1890 let AddedComplexity = 10 in {
1891 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1892       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1893
1894 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1895       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1896                                                    addrmodepc:$addr)]>;
1897
1898 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1899       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1900 }
1901 } // isNotDuplicable = 1
1902
1903
1904 // LEApcrel - Load a pc-relative address into a register without offending the
1905 // assembler.
1906 let neverHasSideEffects = 1, isReMaterializable = 1 in
1907 // The 'adr' mnemonic encodes differently if the label is before or after
1908 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1909 // know until then which form of the instruction will be used.
1910 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1911                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1912                  Sched<[WriteALU, ReadALU]> {
1913   bits<4> Rd;
1914   bits<14> label;
1915   let Inst{27-25} = 0b001;
1916   let Inst{24} = 0;
1917   let Inst{23-22} = label{13-12};
1918   let Inst{21} = 0;
1919   let Inst{20} = 0;
1920   let Inst{19-16} = 0b1111;
1921   let Inst{15-12} = Rd;
1922   let Inst{11-0} = label{11-0};
1923 }
1924
1925 let hasSideEffects = 1 in {
1926 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1927                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1928
1929 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1930                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1931                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1932 }
1933
1934 //===----------------------------------------------------------------------===//
1935 //  Control Flow Instructions.
1936 //
1937
1938 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1939   // ARMV4T and above
1940   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1941                   "bx", "\tlr", [(ARMretflag)]>,
1942                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1943     let Inst{27-0}  = 0b0001001011111111111100011110;
1944   }
1945
1946   // ARMV4 only
1947   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1948                   "mov", "\tpc, lr", [(ARMretflag)]>,
1949                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1950     let Inst{27-0} = 0b0001101000001111000000001110;
1951   }
1952
1953   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
1954   // the user-space one).
1955   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
1956                                  4, IIC_Br,
1957                                  [(ARMintretflag imm:$offset)]>;
1958 }
1959
1960 // Indirect branches
1961 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1962   // ARMV4T and above
1963   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1964                   [(brind GPR:$dst)]>,
1965               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1966     bits<4> dst;
1967     let Inst{31-4} = 0b1110000100101111111111110001;
1968     let Inst{3-0}  = dst;
1969   }
1970
1971   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1972                   "bx", "\t$dst", [/* pattern left blank */]>,
1973               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1974     bits<4> dst;
1975     let Inst{27-4} = 0b000100101111111111110001;
1976     let Inst{3-0}  = dst;
1977   }
1978 }
1979
1980 // SP is marked as a use to prevent stack-pointer assignments that appear
1981 // immediately before calls from potentially appearing dead.
1982 let isCall = 1,
1983   // FIXME:  Do we really need a non-predicated version? If so, it should
1984   // at least be a pseudo instruction expanding to the predicated version
1985   // at MC lowering time.
1986   Defs = [LR], Uses = [SP] in {
1987   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1988                 IIC_Br, "bl\t$func",
1989                 [(ARMcall tglobaladdr:$func)]>,
1990             Requires<[IsARM]>, Sched<[WriteBrL]> {
1991     let Inst{31-28} = 0b1110;
1992     bits<24> func;
1993     let Inst{23-0} = func;
1994     let DecoderMethod = "DecodeBranchImmInstruction";
1995   }
1996
1997   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1998                    IIC_Br, "bl", "\t$func",
1999                    [(ARMcall_pred tglobaladdr:$func)]>,
2000                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2001     bits<24> func;
2002     let Inst{23-0} = func;
2003     let DecoderMethod = "DecodeBranchImmInstruction";
2004   }
2005
2006   // ARMv5T and above
2007   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2008                 IIC_Br, "blx\t$func",
2009                 [(ARMcall GPR:$func)]>,
2010             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2011     bits<4> func;
2012     let Inst{31-4} = 0b1110000100101111111111110011;
2013     let Inst{3-0}  = func;
2014   }
2015
2016   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2017                     IIC_Br, "blx", "\t$func",
2018                     [(ARMcall_pred GPR:$func)]>,
2019                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2020     bits<4> func;
2021     let Inst{27-4} = 0b000100101111111111110011;
2022     let Inst{3-0}  = func;
2023   }
2024
2025   // ARMv4T
2026   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2027   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2028                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2029                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2030
2031   // ARMv4
2032   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2033                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2034                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2035
2036   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2037   // return stack predictor.
2038   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2039                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2040                       Requires<[IsARM]>, Sched<[WriteBr]>;
2041 }
2042
2043 let isBranch = 1, isTerminator = 1 in {
2044   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2045   // a two-value operand where a dag node expects two operands. :(
2046   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2047                IIC_Br, "b", "\t$target",
2048                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2049                Sched<[WriteBr]>  {
2050     bits<24> target;
2051     let Inst{23-0} = target;
2052     let DecoderMethod = "DecodeBranchImmInstruction";
2053   }
2054
2055   let isBarrier = 1 in {
2056     // B is "predicable" since it's just a Bcc with an 'always' condition.
2057     let isPredicable = 1 in
2058     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2059     // should be sufficient.
2060     // FIXME: Is B really a Barrier? That doesn't seem right.
2061     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2062                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2063                 Sched<[WriteBr]>;
2064
2065     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2066     def BR_JTr : ARMPseudoInst<(outs),
2067                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2068                       0, IIC_Br,
2069                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2070                       Sched<[WriteBr]>;
2071     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2072     // into i12 and rs suffixed versions.
2073     def BR_JTm : ARMPseudoInst<(outs),
2074                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2075                      0, IIC_Br,
2076                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2077                        imm:$id)]>, Sched<[WriteBrTbl]>;
2078     def BR_JTadd : ARMPseudoInst<(outs),
2079                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2080                    0, IIC_Br,
2081                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2082                      imm:$id)]>, Sched<[WriteBrTbl]>;
2083     } // isNotDuplicable = 1, isIndirectBranch = 1
2084   } // isBarrier = 1
2085
2086 }
2087
2088 // BLX (immediate)
2089 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2090                "blx\t$target", []>,
2091            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2092   let Inst{31-25} = 0b1111101;
2093   bits<25> target;
2094   let Inst{23-0} = target{24-1};
2095   let Inst{24} = target{0};
2096 }
2097
2098 // Branch and Exchange Jazelle
2099 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2100               [/* pattern left blank */]>, Sched<[WriteBr]> {
2101   bits<4> func;
2102   let Inst{23-20} = 0b0010;
2103   let Inst{19-8} = 0xfff;
2104   let Inst{7-4} = 0b0010;
2105   let Inst{3-0} = func;
2106 }
2107
2108 // Tail calls.
2109
2110 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2111   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2112                    Sched<[WriteBr]>;
2113
2114   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2115                    Sched<[WriteBr]>;
2116
2117   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2118                                  4, IIC_Br, [],
2119                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2120                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2121
2122   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2123                                  4, IIC_Br, [],
2124                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2125                                  Requires<[IsARM]>;
2126 }
2127
2128 // Secure Monitor Call is a system instruction.
2129 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2130               []>, Requires<[IsARM, HasTrustZone]> {
2131   bits<4> opt;
2132   let Inst{23-4} = 0b01100000000000000111;
2133   let Inst{3-0} = opt;
2134 }
2135
2136 // Supervisor Call (Software Interrupt)
2137 let isCall = 1, Uses = [SP] in {
2138 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2139           Sched<[WriteBr]> {
2140   bits<24> svc;
2141   let Inst{23-0} = svc;
2142 }
2143 }
2144
2145 // Store Return State
2146 class SRSI<bit wb, string asm>
2147   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2148        NoItinerary, asm, "", []> {
2149   bits<5> mode;
2150   let Inst{31-28} = 0b1111;
2151   let Inst{27-25} = 0b100;
2152   let Inst{22} = 1;
2153   let Inst{21} = wb;
2154   let Inst{20} = 0;
2155   let Inst{19-16} = 0b1101;  // SP
2156   let Inst{15-5} = 0b00000101000;
2157   let Inst{4-0} = mode;
2158 }
2159
2160 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2161   let Inst{24-23} = 0;
2162 }
2163 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2164   let Inst{24-23} = 0;
2165 }
2166 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2167   let Inst{24-23} = 0b10;
2168 }
2169 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2170   let Inst{24-23} = 0b10;
2171 }
2172 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2173   let Inst{24-23} = 0b01;
2174 }
2175 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2176   let Inst{24-23} = 0b01;
2177 }
2178 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2179   let Inst{24-23} = 0b11;
2180 }
2181 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2182   let Inst{24-23} = 0b11;
2183 }
2184
2185 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2186 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2187
2188 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2189 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2190
2191 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2192 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2193
2194 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2195 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2196
2197 // Return From Exception
2198 class RFEI<bit wb, string asm>
2199   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2200        NoItinerary, asm, "", []> {
2201   bits<4> Rn;
2202   let Inst{31-28} = 0b1111;
2203   let Inst{27-25} = 0b100;
2204   let Inst{22} = 0;
2205   let Inst{21} = wb;
2206   let Inst{20} = 1;
2207   let Inst{19-16} = Rn;
2208   let Inst{15-0} = 0xa00;
2209 }
2210
2211 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2212   let Inst{24-23} = 0;
2213 }
2214 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2215   let Inst{24-23} = 0;
2216 }
2217 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2218   let Inst{24-23} = 0b10;
2219 }
2220 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2221   let Inst{24-23} = 0b10;
2222 }
2223 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2224   let Inst{24-23} = 0b01;
2225 }
2226 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2227   let Inst{24-23} = 0b01;
2228 }
2229 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2230   let Inst{24-23} = 0b11;
2231 }
2232 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2233   let Inst{24-23} = 0b11;
2234 }
2235
2236 //===----------------------------------------------------------------------===//
2237 //  Load / Store Instructions.
2238 //
2239
2240 // Load
2241
2242
2243 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2244                     UnOpFrag<(load node:$Src)>>;
2245 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2246                     UnOpFrag<(zextloadi8 node:$Src)>>;
2247 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2248                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2249 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2250                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2251
2252 // Special LDR for loads from non-pc-relative constpools.
2253 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2254     isReMaterializable = 1, isCodeGenOnly = 1 in
2255 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2256                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2257                  []> {
2258   bits<4> Rt;
2259   bits<17> addr;
2260   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2261   let Inst{19-16} = 0b1111;
2262   let Inst{15-12} = Rt;
2263   let Inst{11-0}  = addr{11-0};   // imm12
2264 }
2265
2266 // Loads with zero extension
2267 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2268                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2269                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2270
2271 // Loads with sign extension
2272 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2273                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2274                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2275
2276 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2277                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2278                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2279
2280 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2281   // Load doubleword
2282   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2283                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2284              Requires<[IsARM, HasV5TE]>;
2285
2286   // GNU Assembler extension (compatibility)
2287   let isAsmParserOnly = 1 in
2288     def LDRD_PAIR : AI3ld<0b1101, 0, (outs GPRPairOp:$Rt), (ins addrmode3:$addr),
2289                           LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $addr", []>,
2290                     Requires<[IsARM, HasV5TE]>;
2291 }
2292
2293 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2294                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2295 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2296                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2297 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2298                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2299
2300 // Indexed loads
2301 multiclass AI2_ldridx<bit isByte, string opc,
2302                       InstrItinClass iii, InstrItinClass iir> {
2303   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2304                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2305                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2306     bits<17> addr;
2307     let Inst{25} = 0;
2308     let Inst{23} = addr{12};
2309     let Inst{19-16} = addr{16-13};
2310     let Inst{11-0} = addr{11-0};
2311     let DecoderMethod = "DecodeLDRPreImm";
2312   }
2313
2314   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2315                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2316                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2317     bits<17> addr;
2318     let Inst{25} = 1;
2319     let Inst{23} = addr{12};
2320     let Inst{19-16} = addr{16-13};
2321     let Inst{11-0} = addr{11-0};
2322     let Inst{4} = 0;
2323     let DecoderMethod = "DecodeLDRPreReg";
2324   }
2325
2326   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2327                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2328                        IndexModePost, LdFrm, iir,
2329                        opc, "\t$Rt, $addr, $offset",
2330                        "$addr.base = $Rn_wb", []> {
2331      // {12}     isAdd
2332      // {11-0}   imm12/Rm
2333      bits<14> offset;
2334      bits<4> addr;
2335      let Inst{25} = 1;
2336      let Inst{23} = offset{12};
2337      let Inst{19-16} = addr;
2338      let Inst{11-0} = offset{11-0};
2339      let Inst{4} = 0;
2340
2341     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2342    }
2343
2344    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2345                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2346                       IndexModePost, LdFrm, iii,
2347                       opc, "\t$Rt, $addr, $offset",
2348                       "$addr.base = $Rn_wb", []> {
2349     // {12}     isAdd
2350     // {11-0}   imm12/Rm
2351     bits<14> offset;
2352     bits<4> addr;
2353     let Inst{25} = 0;
2354     let Inst{23} = offset{12};
2355     let Inst{19-16} = addr;
2356     let Inst{11-0} = offset{11-0};
2357
2358     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2359   }
2360
2361 }
2362
2363 let mayLoad = 1, neverHasSideEffects = 1 in {
2364 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2365 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2366 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2367 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2368 }
2369
2370 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2371   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2372                         (ins addrmode3_pre:$addr), IndexModePre,
2373                         LdMiscFrm, itin,
2374                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2375     bits<14> addr;
2376     let Inst{23}    = addr{8};      // U bit
2377     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2378     let Inst{19-16} = addr{12-9};   // Rn
2379     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2380     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2381     let DecoderMethod = "DecodeAddrMode3Instruction";
2382   }
2383   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2384                         (ins addr_offset_none:$addr, am3offset:$offset),
2385                         IndexModePost, LdMiscFrm, itin,
2386                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2387                         []> {
2388     bits<10> offset;
2389     bits<4> addr;
2390     let Inst{23}    = offset{8};      // U bit
2391     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2392     let Inst{19-16} = addr;
2393     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2394     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2395     let DecoderMethod = "DecodeAddrMode3Instruction";
2396   }
2397 }
2398
2399 let mayLoad = 1, neverHasSideEffects = 1 in {
2400 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2401 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2402 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2403 let hasExtraDefRegAllocReq = 1 in {
2404 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2405                           (ins addrmode3_pre:$addr), IndexModePre,
2406                           LdMiscFrm, IIC_iLoad_d_ru,
2407                           "ldrd", "\t$Rt, $Rt2, $addr!",
2408                           "$addr.base = $Rn_wb", []> {
2409   bits<14> addr;
2410   let Inst{23}    = addr{8};      // U bit
2411   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2412   let Inst{19-16} = addr{12-9};   // Rn
2413   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2414   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2415   let DecoderMethod = "DecodeAddrMode3Instruction";
2416 }
2417 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2418                           (ins addr_offset_none:$addr, am3offset:$offset),
2419                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2420                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2421                           "$addr.base = $Rn_wb", []> {
2422   bits<10> offset;
2423   bits<4> addr;
2424   let Inst{23}    = offset{8};      // U bit
2425   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2426   let Inst{19-16} = addr;
2427   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2428   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2429   let DecoderMethod = "DecodeAddrMode3Instruction";
2430 }
2431 } // hasExtraDefRegAllocReq = 1
2432 } // mayLoad = 1, neverHasSideEffects = 1
2433
2434 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2435 let mayLoad = 1, neverHasSideEffects = 1 in {
2436 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2437                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2438                     IndexModePost, LdFrm, IIC_iLoad_ru,
2439                     "ldrt", "\t$Rt, $addr, $offset",
2440                     "$addr.base = $Rn_wb", []> {
2441   // {12}     isAdd
2442   // {11-0}   imm12/Rm
2443   bits<14> offset;
2444   bits<4> addr;
2445   let Inst{25} = 1;
2446   let Inst{23} = offset{12};
2447   let Inst{21} = 1; // overwrite
2448   let Inst{19-16} = addr;
2449   let Inst{11-5} = offset{11-5};
2450   let Inst{4} = 0;
2451   let Inst{3-0} = offset{3-0};
2452   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2453 }
2454
2455 def LDRT_POST_IMM
2456   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2457                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2458                IndexModePost, LdFrm, IIC_iLoad_ru,
2459                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2460   // {12}     isAdd
2461   // {11-0}   imm12/Rm
2462   bits<14> offset;
2463   bits<4> addr;
2464   let Inst{25} = 0;
2465   let Inst{23} = offset{12};
2466   let Inst{21} = 1; // overwrite
2467   let Inst{19-16} = addr;
2468   let Inst{11-0} = offset{11-0};
2469   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2470 }
2471
2472 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2473                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2474                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2475                      "ldrbt", "\t$Rt, $addr, $offset",
2476                      "$addr.base = $Rn_wb", []> {
2477   // {12}     isAdd
2478   // {11-0}   imm12/Rm
2479   bits<14> offset;
2480   bits<4> addr;
2481   let Inst{25} = 1;
2482   let Inst{23} = offset{12};
2483   let Inst{21} = 1; // overwrite
2484   let Inst{19-16} = addr;
2485   let Inst{11-5} = offset{11-5};
2486   let Inst{4} = 0;
2487   let Inst{3-0} = offset{3-0};
2488   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2489 }
2490
2491 def LDRBT_POST_IMM
2492   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2493                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2494                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2495                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2496   // {12}     isAdd
2497   // {11-0}   imm12/Rm
2498   bits<14> offset;
2499   bits<4> addr;
2500   let Inst{25} = 0;
2501   let Inst{23} = offset{12};
2502   let Inst{21} = 1; // overwrite
2503   let Inst{19-16} = addr;
2504   let Inst{11-0} = offset{11-0};
2505   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2506 }
2507
2508 multiclass AI3ldrT<bits<4> op, string opc> {
2509   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2510                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2511                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2512                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2513     bits<9> offset;
2514     let Inst{23} = offset{8};
2515     let Inst{22} = 1;
2516     let Inst{11-8} = offset{7-4};
2517     let Inst{3-0} = offset{3-0};
2518   }
2519   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2520                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2521                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2522                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2523     bits<5> Rm;
2524     let Inst{23} = Rm{4};
2525     let Inst{22} = 0;
2526     let Inst{11-8} = 0;
2527     let Unpredictable{11-8} = 0b1111;
2528     let Inst{3-0} = Rm{3-0};
2529     let DecoderMethod = "DecodeLDR";
2530   }
2531 }
2532
2533 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2534 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2535 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2536 }
2537
2538 def LDRT_POST
2539   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2540                  (outs GPR:$Rt)>;
2541
2542 def LDRBT_POST
2543   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2544                  (outs GPR:$Rt)>;
2545
2546 // Store
2547
2548 // Stores with truncate
2549 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2550                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2551                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2552
2553 // Store doubleword
2554 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2555   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2556                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2557              Requires<[IsARM, HasV5TE]> {
2558     let Inst{21} = 0;
2559   }
2560
2561   // GNU Assembler extension (compatibility)
2562   let isAsmParserOnly = 1 in
2563     def STRD_PAIR : AI3str<0b1111, (outs), (ins GPRPairOp:$Rt, addrmode3:$addr),
2564                            StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $addr", []>,
2565                     Requires<[IsARM, HasV5TE]> {
2566       let Inst{21} = 0;
2567     }
2568 }
2569
2570 // Indexed stores
2571 multiclass AI2_stridx<bit isByte, string opc,
2572                       InstrItinClass iii, InstrItinClass iir> {
2573   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2574                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2575                             StFrm, iii,
2576                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2577     bits<17> addr;
2578     let Inst{25} = 0;
2579     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2580     let Inst{19-16} = addr{16-13};  // Rn
2581     let Inst{11-0}  = addr{11-0};   // imm12
2582     let DecoderMethod = "DecodeSTRPreImm";
2583   }
2584
2585   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2586                       (ins GPR:$Rt, ldst_so_reg:$addr),
2587                       IndexModePre, StFrm, iir,
2588                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2589     bits<17> addr;
2590     let Inst{25} = 1;
2591     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2592     let Inst{19-16} = addr{16-13}; // Rn
2593     let Inst{11-0}  = addr{11-0};
2594     let Inst{4}     = 0;           // Inst{4} = 0
2595     let DecoderMethod = "DecodeSTRPreReg";
2596   }
2597   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2598                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2599                 IndexModePost, StFrm, iir,
2600                 opc, "\t$Rt, $addr, $offset",
2601                 "$addr.base = $Rn_wb", []> {
2602      // {12}     isAdd
2603      // {11-0}   imm12/Rm
2604      bits<14> offset;
2605      bits<4> addr;
2606      let Inst{25} = 1;
2607      let Inst{23} = offset{12};
2608      let Inst{19-16} = addr;
2609      let Inst{11-0} = offset{11-0};
2610      let Inst{4} = 0;
2611
2612     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2613    }
2614
2615    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2616                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2617                 IndexModePost, StFrm, iii,
2618                 opc, "\t$Rt, $addr, $offset",
2619                 "$addr.base = $Rn_wb", []> {
2620     // {12}     isAdd
2621     // {11-0}   imm12/Rm
2622     bits<14> offset;
2623     bits<4> addr;
2624     let Inst{25} = 0;
2625     let Inst{23} = offset{12};
2626     let Inst{19-16} = addr;
2627     let Inst{11-0} = offset{11-0};
2628
2629     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2630   }
2631 }
2632
2633 let mayStore = 1, neverHasSideEffects = 1 in {
2634 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2635 // IIC_iStore_siu depending on whether it the offset register is shifted.
2636 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2637 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2638 }
2639
2640 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2641                          am2offset_reg:$offset),
2642              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2643                            am2offset_reg:$offset)>;
2644 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2645                          am2offset_imm:$offset),
2646              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2647                            am2offset_imm:$offset)>;
2648 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2649                              am2offset_reg:$offset),
2650              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2651                             am2offset_reg:$offset)>;
2652 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2653                              am2offset_imm:$offset),
2654              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2655                             am2offset_imm:$offset)>;
2656
2657 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2658 // put the patterns on the instruction definitions directly as ISel wants
2659 // the address base and offset to be separate operands, not a single
2660 // complex operand like we represent the instructions themselves. The
2661 // pseudos map between the two.
2662 let usesCustomInserter = 1,
2663     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2664 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2665                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2666                4, IIC_iStore_ru,
2667             [(set GPR:$Rn_wb,
2668                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2669 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2670                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2671                4, IIC_iStore_ru,
2672             [(set GPR:$Rn_wb,
2673                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2674 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2675                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2676                4, IIC_iStore_ru,
2677             [(set GPR:$Rn_wb,
2678                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2679 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2680                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2681                4, IIC_iStore_ru,
2682             [(set GPR:$Rn_wb,
2683                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2684 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2685                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2686                4, IIC_iStore_ru,
2687             [(set GPR:$Rn_wb,
2688                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2689 }
2690
2691
2692
2693 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2694                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2695                            StMiscFrm, IIC_iStore_bh_ru,
2696                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2697   bits<14> addr;
2698   let Inst{23}    = addr{8};      // U bit
2699   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2700   let Inst{19-16} = addr{12-9};   // Rn
2701   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2702   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2703   let DecoderMethod = "DecodeAddrMode3Instruction";
2704 }
2705
2706 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2707                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2708                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2709                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2710                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2711                                                       addr_offset_none:$addr,
2712                                                       am3offset:$offset))]> {
2713   bits<10> offset;
2714   bits<4> addr;
2715   let Inst{23}    = offset{8};      // U bit
2716   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2717   let Inst{19-16} = addr;
2718   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2719   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2720   let DecoderMethod = "DecodeAddrMode3Instruction";
2721 }
2722
2723 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2724 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2725                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2726                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2727                           "strd", "\t$Rt, $Rt2, $addr!",
2728                           "$addr.base = $Rn_wb", []> {
2729   bits<14> addr;
2730   let Inst{23}    = addr{8};      // U bit
2731   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2732   let Inst{19-16} = addr{12-9};   // Rn
2733   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2734   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2735   let DecoderMethod = "DecodeAddrMode3Instruction";
2736 }
2737
2738 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2739                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2740                                am3offset:$offset),
2741                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2742                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2743                           "$addr.base = $Rn_wb", []> {
2744   bits<10> offset;
2745   bits<4> addr;
2746   let Inst{23}    = offset{8};      // U bit
2747   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2748   let Inst{19-16} = addr;
2749   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2750   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2751   let DecoderMethod = "DecodeAddrMode3Instruction";
2752 }
2753 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2754
2755 // STRT, STRBT, and STRHT
2756
2757 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2758                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2759                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2760                    "strbt", "\t$Rt, $addr, $offset",
2761                    "$addr.base = $Rn_wb", []> {
2762   // {12}     isAdd
2763   // {11-0}   imm12/Rm
2764   bits<14> offset;
2765   bits<4> addr;
2766   let Inst{25} = 1;
2767   let Inst{23} = offset{12};
2768   let Inst{21} = 1; // overwrite
2769   let Inst{19-16} = addr;
2770   let Inst{11-5} = offset{11-5};
2771   let Inst{4} = 0;
2772   let Inst{3-0} = offset{3-0};
2773   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2774 }
2775
2776 def STRBT_POST_IMM
2777   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2778                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2779                IndexModePost, StFrm, IIC_iStore_bh_ru,
2780                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2781   // {12}     isAdd
2782   // {11-0}   imm12/Rm
2783   bits<14> offset;
2784   bits<4> addr;
2785   let Inst{25} = 0;
2786   let Inst{23} = offset{12};
2787   let Inst{21} = 1; // overwrite
2788   let Inst{19-16} = addr;
2789   let Inst{11-0} = offset{11-0};
2790   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2791 }
2792
2793 def STRBT_POST
2794   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
2795                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
2796
2797 let mayStore = 1, neverHasSideEffects = 1 in {
2798 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2799                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2800                    IndexModePost, StFrm, IIC_iStore_ru,
2801                    "strt", "\t$Rt, $addr, $offset",
2802                    "$addr.base = $Rn_wb", []> {
2803   // {12}     isAdd
2804   // {11-0}   imm12/Rm
2805   bits<14> offset;
2806   bits<4> addr;
2807   let Inst{25} = 1;
2808   let Inst{23} = offset{12};
2809   let Inst{21} = 1; // overwrite
2810   let Inst{19-16} = addr;
2811   let Inst{11-5} = offset{11-5};
2812   let Inst{4} = 0;
2813   let Inst{3-0} = offset{3-0};
2814   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2815 }
2816
2817 def STRT_POST_IMM
2818   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2819                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2820                IndexModePost, StFrm, IIC_iStore_ru,
2821                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2822   // {12}     isAdd
2823   // {11-0}   imm12/Rm
2824   bits<14> offset;
2825   bits<4> addr;
2826   let Inst{25} = 0;
2827   let Inst{23} = offset{12};
2828   let Inst{21} = 1; // overwrite
2829   let Inst{19-16} = addr;
2830   let Inst{11-0} = offset{11-0};
2831   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2832 }
2833 }
2834
2835 def STRT_POST
2836   : ARMAsmPseudo<"strt${q} $Rt, $addr",
2837                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
2838
2839 multiclass AI3strT<bits<4> op, string opc> {
2840   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2841                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2842                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2843                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2844     bits<9> offset;
2845     let Inst{23} = offset{8};
2846     let Inst{22} = 1;
2847     let Inst{11-8} = offset{7-4};
2848     let Inst{3-0} = offset{3-0};
2849   }
2850   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2851                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2852                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2853                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2854     bits<5> Rm;
2855     let Inst{23} = Rm{4};
2856     let Inst{22} = 0;
2857     let Inst{11-8} = 0;
2858     let Inst{3-0} = Rm{3-0};
2859   }
2860 }
2861
2862
2863 defm STRHT : AI3strT<0b1011, "strht">;
2864
2865 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2866                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2867 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2868                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2869 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2870                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2871
2872 //===----------------------------------------------------------------------===//
2873 //  Load / store multiple Instructions.
2874 //
2875
2876 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2877                          InstrItinClass itin, InstrItinClass itin_upd> {
2878   // IA is the default, so no need for an explicit suffix on the
2879   // mnemonic here. Without it is the canonical spelling.
2880   def IA :
2881     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2882          IndexModeNone, f, itin,
2883          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2884     let Inst{24-23} = 0b01;       // Increment After
2885     let Inst{22}    = P_bit;
2886     let Inst{21}    = 0;          // No writeback
2887     let Inst{20}    = L_bit;
2888   }
2889   def IA_UPD :
2890     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2891          IndexModeUpd, f, itin_upd,
2892          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2893     let Inst{24-23} = 0b01;       // Increment After
2894     let Inst{22}    = P_bit;
2895     let Inst{21}    = 1;          // Writeback
2896     let Inst{20}    = L_bit;
2897
2898     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2899   }
2900   def DA :
2901     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2902          IndexModeNone, f, itin,
2903          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2904     let Inst{24-23} = 0b00;       // Decrement After
2905     let Inst{22}    = P_bit;
2906     let Inst{21}    = 0;          // No writeback
2907     let Inst{20}    = L_bit;
2908   }
2909   def DA_UPD :
2910     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2911          IndexModeUpd, f, itin_upd,
2912          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2913     let Inst{24-23} = 0b00;       // Decrement After
2914     let Inst{22}    = P_bit;
2915     let Inst{21}    = 1;          // Writeback
2916     let Inst{20}    = L_bit;
2917
2918     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2919   }
2920   def DB :
2921     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2922          IndexModeNone, f, itin,
2923          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2924     let Inst{24-23} = 0b10;       // Decrement Before
2925     let Inst{22}    = P_bit;
2926     let Inst{21}    = 0;          // No writeback
2927     let Inst{20}    = L_bit;
2928   }
2929   def DB_UPD :
2930     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2931          IndexModeUpd, f, itin_upd,
2932          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2933     let Inst{24-23} = 0b10;       // Decrement Before
2934     let Inst{22}    = P_bit;
2935     let Inst{21}    = 1;          // Writeback
2936     let Inst{20}    = L_bit;
2937
2938     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2939   }
2940   def IB :
2941     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2942          IndexModeNone, f, itin,
2943          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2944     let Inst{24-23} = 0b11;       // Increment Before
2945     let Inst{22}    = P_bit;
2946     let Inst{21}    = 0;          // No writeback
2947     let Inst{20}    = L_bit;
2948   }
2949   def IB_UPD :
2950     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2951          IndexModeUpd, f, itin_upd,
2952          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2953     let Inst{24-23} = 0b11;       // Increment Before
2954     let Inst{22}    = P_bit;
2955     let Inst{21}    = 1;          // Writeback
2956     let Inst{20}    = L_bit;
2957
2958     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2959   }
2960 }
2961
2962 let neverHasSideEffects = 1 in {
2963
2964 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2965 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2966                          IIC_iLoad_mu>;
2967
2968 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2969 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2970                          IIC_iStore_mu>;
2971
2972 } // neverHasSideEffects
2973
2974 // FIXME: remove when we have a way to marking a MI with these properties.
2975 // FIXME: Should pc be an implicit operand like PICADD, etc?
2976 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2977     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2978 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2979                                                  reglist:$regs, variable_ops),
2980                      4, IIC_iLoad_mBr, [],
2981                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2982       RegConstraint<"$Rn = $wb">;
2983
2984 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2985 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2986                                IIC_iLoad_mu>;
2987
2988 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2989 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2990                                IIC_iStore_mu>;
2991
2992
2993
2994 //===----------------------------------------------------------------------===//
2995 //  Move Instructions.
2996 //
2997
2998 let neverHasSideEffects = 1 in
2999 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3000                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3001   bits<4> Rd;
3002   bits<4> Rm;
3003
3004   let Inst{19-16} = 0b0000;
3005   let Inst{11-4} = 0b00000000;
3006   let Inst{25} = 0;
3007   let Inst{3-0} = Rm;
3008   let Inst{15-12} = Rd;
3009 }
3010
3011 // A version for the smaller set of tail call registers.
3012 let neverHasSideEffects = 1 in
3013 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3014                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3015   bits<4> Rd;
3016   bits<4> Rm;
3017
3018   let Inst{11-4} = 0b00000000;
3019   let Inst{25} = 0;
3020   let Inst{3-0} = Rm;
3021   let Inst{15-12} = Rd;
3022 }
3023
3024 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3025                 DPSoRegRegFrm, IIC_iMOVsr,
3026                 "mov", "\t$Rd, $src",
3027                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3028                 Sched<[WriteALU]> {
3029   bits<4> Rd;
3030   bits<12> src;
3031   let Inst{15-12} = Rd;
3032   let Inst{19-16} = 0b0000;
3033   let Inst{11-8} = src{11-8};
3034   let Inst{7} = 0;
3035   let Inst{6-5} = src{6-5};
3036   let Inst{4} = 1;
3037   let Inst{3-0} = src{3-0};
3038   let Inst{25} = 0;
3039 }
3040
3041 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3042                 DPSoRegImmFrm, IIC_iMOVsr,
3043                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3044                 UnaryDP, Sched<[WriteALU]> {
3045   bits<4> Rd;
3046   bits<12> src;
3047   let Inst{15-12} = Rd;
3048   let Inst{19-16} = 0b0000;
3049   let Inst{11-5} = src{11-5};
3050   let Inst{4} = 0;
3051   let Inst{3-0} = src{3-0};
3052   let Inst{25} = 0;
3053 }
3054
3055 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3056 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3057                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3058                 Sched<[WriteALU]> {
3059   bits<4> Rd;
3060   bits<12> imm;
3061   let Inst{25} = 1;
3062   let Inst{15-12} = Rd;
3063   let Inst{19-16} = 0b0000;
3064   let Inst{11-0} = imm;
3065 }
3066
3067 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3068 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3069                  DPFrm, IIC_iMOVi,
3070                  "movw", "\t$Rd, $imm",
3071                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3072                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3073   bits<4> Rd;
3074   bits<16> imm;
3075   let Inst{15-12} = Rd;
3076   let Inst{11-0}  = imm{11-0};
3077   let Inst{19-16} = imm{15-12};
3078   let Inst{20} = 0;
3079   let Inst{25} = 1;
3080   let DecoderMethod = "DecodeArmMOVTWInstruction";
3081 }
3082
3083 def : InstAlias<"mov${p} $Rd, $imm",
3084                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3085         Requires<[IsARM]>;
3086
3087 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3088                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3089                       Sched<[WriteALU]>;
3090
3091 let Constraints = "$src = $Rd" in {
3092 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3093                   (ins GPR:$src, imm0_65535_expr:$imm),
3094                   DPFrm, IIC_iMOVi,
3095                   "movt", "\t$Rd, $imm",
3096                   [(set GPRnopc:$Rd,
3097                         (or (and GPR:$src, 0xffff),
3098                             lo16AllZero:$imm))]>, UnaryDP,
3099                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3100   bits<4> Rd;
3101   bits<16> imm;
3102   let Inst{15-12} = Rd;
3103   let Inst{11-0}  = imm{11-0};
3104   let Inst{19-16} = imm{15-12};
3105   let Inst{20} = 0;
3106   let Inst{25} = 1;
3107   let DecoderMethod = "DecodeArmMOVTWInstruction";
3108 }
3109
3110 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3111                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3112                       Sched<[WriteALU]>;
3113
3114 } // Constraints
3115
3116 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3117       Requires<[IsARM, HasV6T2]>;
3118
3119 let Uses = [CPSR] in
3120 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3121                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3122                     Requires<[IsARM]>, Sched<[WriteALU]>;
3123
3124 // These aren't really mov instructions, but we have to define them this way
3125 // due to flag operands.
3126
3127 let Defs = [CPSR] in {
3128 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3129                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3130                       Sched<[WriteALU]>, Requires<[IsARM]>;
3131 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3132                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3133                       Sched<[WriteALU]>, Requires<[IsARM]>;
3134 }
3135
3136 //===----------------------------------------------------------------------===//
3137 //  Extend Instructions.
3138 //
3139
3140 // Sign extenders
3141
3142 def SXTB  : AI_ext_rrot<0b01101010,
3143                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3144 def SXTH  : AI_ext_rrot<0b01101011,
3145                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3146
3147 def SXTAB : AI_exta_rrot<0b01101010,
3148                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3149 def SXTAH : AI_exta_rrot<0b01101011,
3150                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3151
3152 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3153
3154 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3155
3156 // Zero extenders
3157
3158 let AddedComplexity = 16 in {
3159 def UXTB   : AI_ext_rrot<0b01101110,
3160                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3161 def UXTH   : AI_ext_rrot<0b01101111,
3162                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3163 def UXTB16 : AI_ext_rrot<0b01101100,
3164                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3165
3166 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3167 //        The transformation should probably be done as a combiner action
3168 //        instead so we can include a check for masking back in the upper
3169 //        eight bits of the source into the lower eight bits of the result.
3170 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3171 //               (UXTB16r_rot GPR:$Src, 3)>;
3172 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3173                (UXTB16 GPR:$Src, 1)>;
3174
3175 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3176                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3177 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3178                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3179 }
3180
3181 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3182 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3183
3184
3185 def SBFX  : I<(outs GPRnopc:$Rd),
3186               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3187                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3188                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3189                Requires<[IsARM, HasV6T2]> {
3190   bits<4> Rd;
3191   bits<4> Rn;
3192   bits<5> lsb;
3193   bits<5> width;
3194   let Inst{27-21} = 0b0111101;
3195   let Inst{6-4}   = 0b101;
3196   let Inst{20-16} = width;
3197   let Inst{15-12} = Rd;
3198   let Inst{11-7}  = lsb;
3199   let Inst{3-0}   = Rn;
3200 }
3201
3202 def UBFX  : I<(outs GPR:$Rd),
3203               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3204                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3205                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3206                Requires<[IsARM, HasV6T2]> {
3207   bits<4> Rd;
3208   bits<4> Rn;
3209   bits<5> lsb;
3210   bits<5> width;
3211   let Inst{27-21} = 0b0111111;
3212   let Inst{6-4}   = 0b101;
3213   let Inst{20-16} = width;
3214   let Inst{15-12} = Rd;
3215   let Inst{11-7}  = lsb;
3216   let Inst{3-0}   = Rn;
3217 }
3218
3219 //===----------------------------------------------------------------------===//
3220 //  Arithmetic Instructions.
3221 //
3222
3223 defm ADD  : AsI1_bin_irs<0b0100, "add",
3224                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3225                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3226 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3227                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3228                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3229
3230 // ADD and SUB with 's' bit set.
3231 //
3232 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3233 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3234 // AdjustInstrPostInstrSelection where we determine whether or not to
3235 // set the "s" bit based on CPSR liveness.
3236 //
3237 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3238 // support for an optional CPSR definition that corresponds to the DAG
3239 // node's second value. We can then eliminate the implicit def of CPSR.
3240 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3241                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3242 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3243                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3244
3245 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3246               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3247 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3248               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3249
3250 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3251                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3252                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3253
3254 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3255 // CPSR and the implicit def of CPSR is not needed.
3256 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3257                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3258
3259 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3260                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3261
3262 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3263 // The assume-no-carry-in form uses the negation of the input since add/sub
3264 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3265 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3266 // details.
3267 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3268              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3269 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3270              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3271
3272 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3273              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3274              Requires<[IsARM, HasV6T2]>;
3275 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3276              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3277              Requires<[IsARM, HasV6T2]>;
3278
3279 // The with-carry-in form matches bitwise not instead of the negation.
3280 // Effectively, the inverse interpretation of the carry flag already accounts
3281 // for part of the negation.
3282 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3283              (SBCri   GPR:$src, so_imm_not:$imm)>;
3284 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3285              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3286
3287 // Note: These are implemented in C++ code, because they have to generate
3288 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3289 // cannot produce.
3290 // (mul X, 2^n+1) -> (add (X << n), X)
3291 // (mul X, 2^n-1) -> (rsb X, (X << n))
3292
3293 // ARM Arithmetic Instruction
3294 // GPR:$dst = GPR:$a op GPR:$b
3295 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3296           list<dag> pattern = [],
3297           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3298           string asm = "\t$Rd, $Rn, $Rm">
3299   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3300     Sched<[WriteALU, ReadALU, ReadALU]> {
3301   bits<4> Rn;
3302   bits<4> Rd;
3303   bits<4> Rm;
3304   let Inst{27-20} = op27_20;
3305   let Inst{11-4} = op11_4;
3306   let Inst{19-16} = Rn;
3307   let Inst{15-12} = Rd;
3308   let Inst{3-0}   = Rm;
3309
3310   let Unpredictable{11-8} = 0b1111;
3311 }
3312
3313 // Saturating add/subtract
3314
3315 let DecoderMethod = "DecodeQADDInstruction" in
3316 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3317                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3318                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3319
3320 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3321                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3322                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3323 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3324                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3325                   "\t$Rd, $Rm, $Rn">;
3326 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3327                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3328                   "\t$Rd, $Rm, $Rn">;
3329
3330 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3331 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3332 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3333 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3334 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3335 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3336 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3337 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3338 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3339 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3340 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3341 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3342
3343 // Signed/Unsigned add/subtract
3344
3345 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3346 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3347 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3348 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3349 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3350 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3351 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3352 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3353 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3354 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3355 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3356 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3357
3358 // Signed/Unsigned halving add/subtract
3359
3360 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3361 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3362 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3363 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3364 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3365 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3366 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3367 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3368 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3369 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3370 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3371 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3372
3373 // Unsigned Sum of Absolute Differences [and Accumulate].
3374
3375 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3376                 MulFrm /* for convenience */, NoItinerary, "usad8",
3377                 "\t$Rd, $Rn, $Rm", []>,
3378              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3379   bits<4> Rd;
3380   bits<4> Rn;
3381   bits<4> Rm;
3382   let Inst{27-20} = 0b01111000;
3383   let Inst{15-12} = 0b1111;
3384   let Inst{7-4} = 0b0001;
3385   let Inst{19-16} = Rd;
3386   let Inst{11-8} = Rm;
3387   let Inst{3-0} = Rn;
3388 }
3389 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3390                 MulFrm /* for convenience */, NoItinerary, "usada8",
3391                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3392              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3393   bits<4> Rd;
3394   bits<4> Rn;
3395   bits<4> Rm;
3396   bits<4> Ra;
3397   let Inst{27-20} = 0b01111000;
3398   let Inst{7-4} = 0b0001;
3399   let Inst{19-16} = Rd;
3400   let Inst{15-12} = Ra;
3401   let Inst{11-8} = Rm;
3402   let Inst{3-0} = Rn;
3403 }
3404
3405 // Signed/Unsigned saturate
3406
3407 def SSAT : AI<(outs GPRnopc:$Rd),
3408               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3409               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3410   bits<4> Rd;
3411   bits<5> sat_imm;
3412   bits<4> Rn;
3413   bits<8> sh;
3414   let Inst{27-21} = 0b0110101;
3415   let Inst{5-4} = 0b01;
3416   let Inst{20-16} = sat_imm;
3417   let Inst{15-12} = Rd;
3418   let Inst{11-7} = sh{4-0};
3419   let Inst{6} = sh{5};
3420   let Inst{3-0} = Rn;
3421 }
3422
3423 def SSAT16 : AI<(outs GPRnopc:$Rd),
3424                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3425                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3426   bits<4> Rd;
3427   bits<4> sat_imm;
3428   bits<4> Rn;
3429   let Inst{27-20} = 0b01101010;
3430   let Inst{11-4} = 0b11110011;
3431   let Inst{15-12} = Rd;
3432   let Inst{19-16} = sat_imm;
3433   let Inst{3-0} = Rn;
3434 }
3435
3436 def USAT : AI<(outs GPRnopc:$Rd),
3437               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3438               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3439   bits<4> Rd;
3440   bits<5> sat_imm;
3441   bits<4> Rn;
3442   bits<8> sh;
3443   let Inst{27-21} = 0b0110111;
3444   let Inst{5-4} = 0b01;
3445   let Inst{15-12} = Rd;
3446   let Inst{11-7} = sh{4-0};
3447   let Inst{6} = sh{5};
3448   let Inst{20-16} = sat_imm;
3449   let Inst{3-0} = Rn;
3450 }
3451
3452 def USAT16 : AI<(outs GPRnopc:$Rd),
3453                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3454                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3455   bits<4> Rd;
3456   bits<4> sat_imm;
3457   bits<4> Rn;
3458   let Inst{27-20} = 0b01101110;
3459   let Inst{11-4} = 0b11110011;
3460   let Inst{15-12} = Rd;
3461   let Inst{19-16} = sat_imm;
3462   let Inst{3-0} = Rn;
3463 }
3464
3465 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3466                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3467 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3468                (USAT imm:$pos, GPRnopc:$a, 0)>;
3469
3470 //===----------------------------------------------------------------------===//
3471 //  Bitwise Instructions.
3472 //
3473
3474 defm AND   : AsI1_bin_irs<0b0000, "and",
3475                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3476                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3477 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3478                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3479                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3480 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3481                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3482                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3483 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3484                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3485                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3486
3487 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3488 // like in the actual instruction encoding. The complexity of mapping the mask
3489 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3490 // instruction description.
3491 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3492                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3493                "bfc", "\t$Rd, $imm", "$src = $Rd",
3494                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3495                Requires<[IsARM, HasV6T2]> {
3496   bits<4> Rd;
3497   bits<10> imm;
3498   let Inst{27-21} = 0b0111110;
3499   let Inst{6-0}   = 0b0011111;
3500   let Inst{15-12} = Rd;
3501   let Inst{11-7}  = imm{4-0}; // lsb
3502   let Inst{20-16} = imm{9-5}; // msb
3503 }
3504
3505 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3506 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3507           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3508           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3509           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3510                            bf_inv_mask_imm:$imm))]>,
3511           Requires<[IsARM, HasV6T2]> {
3512   bits<4> Rd;
3513   bits<4> Rn;
3514   bits<10> imm;
3515   let Inst{27-21} = 0b0111110;
3516   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3517   let Inst{15-12} = Rd;
3518   let Inst{11-7}  = imm{4-0}; // lsb
3519   let Inst{20-16} = imm{9-5}; // width
3520   let Inst{3-0}   = Rn;
3521 }
3522
3523 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3524                   "mvn", "\t$Rd, $Rm",
3525                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3526   bits<4> Rd;
3527   bits<4> Rm;
3528   let Inst{25} = 0;
3529   let Inst{19-16} = 0b0000;
3530   let Inst{11-4} = 0b00000000;
3531   let Inst{15-12} = Rd;
3532   let Inst{3-0} = Rm;
3533 }
3534 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3535                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3536                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3537                   Sched<[WriteALU]> {
3538   bits<4> Rd;
3539   bits<12> shift;
3540   let Inst{25} = 0;
3541   let Inst{19-16} = 0b0000;
3542   let Inst{15-12} = Rd;
3543   let Inst{11-5} = shift{11-5};
3544   let Inst{4} = 0;
3545   let Inst{3-0} = shift{3-0};
3546 }
3547 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3548                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3549                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3550                   Sched<[WriteALU]> {
3551   bits<4> Rd;
3552   bits<12> shift;
3553   let Inst{25} = 0;
3554   let Inst{19-16} = 0b0000;
3555   let Inst{15-12} = Rd;
3556   let Inst{11-8} = shift{11-8};
3557   let Inst{7} = 0;
3558   let Inst{6-5} = shift{6-5};
3559   let Inst{4} = 1;
3560   let Inst{3-0} = shift{3-0};
3561 }
3562 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3563 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3564                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3565                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3566   bits<4> Rd;
3567   bits<12> imm;
3568   let Inst{25} = 1;
3569   let Inst{19-16} = 0b0000;
3570   let Inst{15-12} = Rd;
3571   let Inst{11-0} = imm;
3572 }
3573
3574 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3575              (BICri GPR:$src, so_imm_not:$imm)>;
3576
3577 //===----------------------------------------------------------------------===//
3578 //  Multiply Instructions.
3579 //
3580 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3581              string opc, string asm, list<dag> pattern>
3582   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3583   bits<4> Rd;
3584   bits<4> Rm;
3585   bits<4> Rn;
3586   let Inst{19-16} = Rd;
3587   let Inst{11-8}  = Rm;
3588   let Inst{3-0}   = Rn;
3589 }
3590 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3591              string opc, string asm, list<dag> pattern>
3592   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3593   bits<4> RdLo;
3594   bits<4> RdHi;
3595   bits<4> Rm;
3596   bits<4> Rn;
3597   let Inst{19-16} = RdHi;
3598   let Inst{15-12} = RdLo;
3599   let Inst{11-8}  = Rm;
3600   let Inst{3-0}   = Rn;
3601 }
3602 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3603              string opc, string asm, list<dag> pattern>
3604   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3605   bits<4> RdLo;
3606   bits<4> RdHi;
3607   bits<4> Rm;
3608   bits<4> Rn;
3609   let Inst{19-16} = RdHi;
3610   let Inst{15-12} = RdLo;
3611   let Inst{11-8}  = Rm;
3612   let Inst{3-0}   = Rn;
3613 }
3614
3615 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3616 //        property. Remove them when it's possible to add those properties
3617 //        on an individual MachineInstr, not just an instruction description.
3618 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3619 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3620                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3621                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3622                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3623                   Requires<[IsARM, HasV6]> {
3624   let Inst{15-12} = 0b0000;
3625   let Unpredictable{15-12} = 0b1111;
3626 }
3627
3628 let Constraints = "@earlyclobber $Rd" in
3629 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3630                                                     pred:$p, cc_out:$s),
3631                            4, IIC_iMUL32,
3632                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3633                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3634                Requires<[IsARM, NoV6, UseMulOps]>;
3635 }
3636
3637 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
3638                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
3639                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3640         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
3641                      Requires<[IsARM, HasV6, UseMulOps]> {
3642   bits<4> Ra;
3643   let Inst{15-12} = Ra;
3644 }
3645
3646 let Constraints = "@earlyclobber $Rd" in
3647 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
3648                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
3649                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
3650          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
3651   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
3652                            Requires<[IsARM, NoV6]>;
3653
3654 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3655                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3656                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3657                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3658   bits<4> Rd;
3659   bits<4> Rm;
3660   bits<4> Rn;
3661   bits<4> Ra;
3662   let Inst{19-16} = Rd;
3663   let Inst{15-12} = Ra;
3664   let Inst{11-8}  = Rm;
3665   let Inst{3-0}   = Rn;
3666 }
3667
3668 // Extra precision multiplies with low / high results
3669 let neverHasSideEffects = 1 in {
3670 let isCommutable = 1 in {
3671 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3672                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3673                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3674                     Requires<[IsARM, HasV6]>;
3675
3676 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3677                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3678                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3679                     Requires<[IsARM, HasV6]>;
3680
3681 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3682 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3683                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3684                             4, IIC_iMUL64, [],
3685           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3686                            Requires<[IsARM, NoV6]>;
3687
3688 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3689                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3690                             4, IIC_iMUL64, [],
3691           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3692                            Requires<[IsARM, NoV6]>;
3693 }
3694 }
3695
3696 // Multiply + accumulate
3697 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3698                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3699                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3700          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3701 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3702                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3703                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3704          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3705
3706 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3707                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3708                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3709                     Requires<[IsARM, HasV6]> {
3710   bits<4> RdLo;
3711   bits<4> RdHi;
3712   bits<4> Rm;
3713   bits<4> Rn;
3714   let Inst{19-16} = RdHi;
3715   let Inst{15-12} = RdLo;
3716   let Inst{11-8}  = Rm;
3717   let Inst{3-0}   = Rn;
3718 }
3719
3720 let Constraints =
3721     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
3722 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3723                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3724                               4, IIC_iMAC64, [],
3725              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3726                            pred:$p, cc_out:$s)>,
3727                            Requires<[IsARM, NoV6]>;
3728 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3729                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3730                               4, IIC_iMAC64, [],
3731              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3732                            pred:$p, cc_out:$s)>,
3733                            Requires<[IsARM, NoV6]>;
3734 }
3735
3736 } // neverHasSideEffects
3737
3738 // Most significant word multiply
3739 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3740                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3741                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3742             Requires<[IsARM, HasV6]> {
3743   let Inst{15-12} = 0b1111;
3744 }
3745
3746 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3747                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3748             Requires<[IsARM, HasV6]> {
3749   let Inst{15-12} = 0b1111;
3750 }
3751
3752 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3753                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3754                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3755                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3756             Requires<[IsARM, HasV6, UseMulOps]>;
3757
3758 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3759                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3760                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3761             Requires<[IsARM, HasV6]>;
3762
3763 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3764                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3765                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3766             Requires<[IsARM, HasV6, UseMulOps]>;
3767
3768 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3769                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3770                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3771             Requires<[IsARM, HasV6]>;
3772
3773 multiclass AI_smul<string opc, PatFrag opnode> {
3774   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3775               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3776               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3777                                       (sext_inreg GPR:$Rm, i16)))]>,
3778            Requires<[IsARM, HasV5TE]>;
3779
3780   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3781               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3782               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3783                                       (sra GPR:$Rm, (i32 16))))]>,
3784            Requires<[IsARM, HasV5TE]>;
3785
3786   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3787               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3788               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3789                                       (sext_inreg GPR:$Rm, i16)))]>,
3790            Requires<[IsARM, HasV5TE]>;
3791
3792   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3793               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3794               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3795                                       (sra GPR:$Rm, (i32 16))))]>,
3796             Requires<[IsARM, HasV5TE]>;
3797
3798   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3799               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3800               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3801                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3802            Requires<[IsARM, HasV5TE]>;
3803
3804   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3805               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3806               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3807                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3808             Requires<[IsARM, HasV5TE]>;
3809 }
3810
3811
3812 multiclass AI_smla<string opc, PatFrag opnode> {
3813   let DecoderMethod = "DecodeSMLAInstruction" in {
3814   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3815               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3816               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3817               [(set GPRnopc:$Rd, (add GPR:$Ra,
3818                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3819                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3820            Requires<[IsARM, HasV5TE, UseMulOps]>;
3821
3822   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3823               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3824               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3825               [(set GPRnopc:$Rd,
3826                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3827                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3828            Requires<[IsARM, HasV5TE, UseMulOps]>;
3829
3830   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3831               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3832               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3833               [(set GPRnopc:$Rd,
3834                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3835                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3836            Requires<[IsARM, HasV5TE, UseMulOps]>;
3837
3838   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3839               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3840               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3841              [(set GPRnopc:$Rd,
3842                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3843                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3844             Requires<[IsARM, HasV5TE, UseMulOps]>;
3845
3846   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3847               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3848               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3849               [(set GPRnopc:$Rd,
3850                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3851                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3852            Requires<[IsARM, HasV5TE, UseMulOps]>;
3853
3854   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3855               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3856               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3857               [(set GPRnopc:$Rd,
3858                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3859                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3860             Requires<[IsARM, HasV5TE, UseMulOps]>;
3861   }
3862 }
3863
3864 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3865 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3866
3867 // Halfword multiply accumulate long: SMLAL<x><y>.
3868 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3869                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3870                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3871               Requires<[IsARM, HasV5TE]>;
3872
3873 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3874                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3875                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3876               Requires<[IsARM, HasV5TE]>;
3877
3878 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3879                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3880                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3881               Requires<[IsARM, HasV5TE]>;
3882
3883 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3884                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3885                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3886               Requires<[IsARM, HasV5TE]>;
3887
3888 // Helper class for AI_smld.
3889 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3890                     InstrItinClass itin, string opc, string asm>
3891   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3892   bits<4> Rn;
3893   bits<4> Rm;
3894   let Inst{27-23} = 0b01110;
3895   let Inst{22}    = long;
3896   let Inst{21-20} = 0b00;
3897   let Inst{11-8}  = Rm;
3898   let Inst{7}     = 0;
3899   let Inst{6}     = sub;
3900   let Inst{5}     = swap;
3901   let Inst{4}     = 1;
3902   let Inst{3-0}   = Rn;
3903 }
3904 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3905                 InstrItinClass itin, string opc, string asm>
3906   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3907   bits<4> Rd;
3908   let Inst{15-12} = 0b1111;
3909   let Inst{19-16} = Rd;
3910 }
3911 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3912                 InstrItinClass itin, string opc, string asm>
3913   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3914   bits<4> Ra;
3915   bits<4> Rd;
3916   let Inst{19-16} = Rd;
3917   let Inst{15-12} = Ra;
3918 }
3919 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3920                   InstrItinClass itin, string opc, string asm>
3921   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3922   bits<4> RdLo;
3923   bits<4> RdHi;
3924   let Inst{19-16} = RdHi;
3925   let Inst{15-12} = RdLo;
3926 }
3927
3928 multiclass AI_smld<bit sub, string opc> {
3929
3930   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3931                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3932                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3933
3934   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3935                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3936                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3937
3938   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3939                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3940                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3941
3942   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3943                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3944                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3945
3946 }
3947
3948 defm SMLA : AI_smld<0, "smla">;
3949 defm SMLS : AI_smld<1, "smls">;
3950
3951 multiclass AI_sdml<bit sub, string opc> {
3952
3953   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3954                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3955   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3956                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3957 }
3958
3959 defm SMUA : AI_sdml<0, "smua">;
3960 defm SMUS : AI_sdml<1, "smus">;
3961
3962 //===----------------------------------------------------------------------===//
3963 //  Division Instructions (ARMv7-A with virtualization extension)
3964 //
3965 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3966                    "sdiv", "\t$Rd, $Rn, $Rm",
3967                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3968            Requires<[IsARM, HasDivideInARM]>;
3969
3970 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3971                    "udiv", "\t$Rd, $Rn, $Rm",
3972                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3973            Requires<[IsARM, HasDivideInARM]>;
3974
3975 //===----------------------------------------------------------------------===//
3976 //  Misc. Arithmetic Instructions.
3977 //
3978
3979 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3980               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3981               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3982            Sched<[WriteALU]>;
3983
3984 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3985               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3986               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3987            Requires<[IsARM, HasV6T2]>,
3988            Sched<[WriteALU]>;
3989
3990 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3991               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3992               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3993            Sched<[WriteALU]>;
3994
3995 let AddedComplexity = 5 in
3996 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3997                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3998                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3999                Requires<[IsARM, HasV6]>,
4000            Sched<[WriteALU]>;
4001
4002 let AddedComplexity = 5 in
4003 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4004                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4005                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4006                Requires<[IsARM, HasV6]>,
4007            Sched<[WriteALU]>;
4008
4009 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4010                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4011                (REVSH GPR:$Rm)>;
4012
4013 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4014                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4015                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4016                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4017                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4018                                            0xFFFF0000)))]>,
4019                Requires<[IsARM, HasV6]>,
4020            Sched<[WriteALUsi, ReadALU]>;
4021
4022 // Alternate cases for PKHBT where identities eliminate some nodes.
4023 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4024                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4025 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4026                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4027
4028 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4029 // will match the pattern below.
4030 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4031                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4032                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4033                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4034                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4035                                            0xFFFF)))]>,
4036                Requires<[IsARM, HasV6]>,
4037            Sched<[WriteALUsi, ReadALU]>;
4038
4039 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4040 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4041 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4042 // pkhtb src1, src2, asr (17..31).
4043 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4044                    (srl GPRnopc:$src2, imm16:$sh)),
4045                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4046 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4047                    (sra GPRnopc:$src2, imm16_31:$sh)),
4048                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4049 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4050                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4051                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4052
4053 //===----------------------------------------------------------------------===//
4054 // CRC Instructions
4055 //
4056 // Polynomials:
4057 // + CRC32{B,H,W}       0x04C11DB7
4058 // + CRC32C{B,H,W}      0x1EDC6F41
4059 //
4060
4061 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4062   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4063                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4064                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4065                Requires<[IsARM, HasV8, HasCRC]> {
4066   bits<4> Rd;
4067   bits<4> Rn;
4068   bits<4> Rm;
4069
4070   let Inst{31-28} = 0b1110;
4071   let Inst{27-23} = 0b00010;
4072   let Inst{22-21} = sz;
4073   let Inst{20}    = 0;
4074   let Inst{19-16} = Rn;
4075   let Inst{15-12} = Rd;
4076   let Inst{11-10} = 0b00;
4077   let Inst{9}     = C;
4078   let Inst{8}     = 0;
4079   let Inst{7-4}   = 0b0100;
4080   let Inst{3-0}   = Rm;
4081
4082   let Unpredictable{11-8} = 0b1101;
4083 }
4084
4085 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4086 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4087 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4088 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4089 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4090 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4091
4092 //===----------------------------------------------------------------------===//
4093 //  Comparison Instructions...
4094 //
4095
4096 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4097                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4098                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4099
4100 // ARMcmpZ can re-use the above instruction definitions.
4101 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4102              (CMPri   GPR:$src, so_imm:$imm)>;
4103 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4104              (CMPrr   GPR:$src, GPR:$rhs)>;
4105 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4106              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4107 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4108              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4109
4110 // CMN register-integer
4111 let isCompare = 1, Defs = [CPSR] in {
4112 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4113                 "cmn", "\t$Rn, $imm",
4114                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4115                 Sched<[WriteCMP, ReadALU]> {
4116   bits<4> Rn;
4117   bits<12> imm;
4118   let Inst{25} = 1;
4119   let Inst{20} = 1;
4120   let Inst{19-16} = Rn;
4121   let Inst{15-12} = 0b0000;
4122   let Inst{11-0} = imm;
4123
4124   let Unpredictable{15-12} = 0b1111;
4125 }
4126
4127 // CMN register-register/shift
4128 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4129                  "cmn", "\t$Rn, $Rm",
4130                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4131                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4132   bits<4> Rn;
4133   bits<4> Rm;
4134   let isCommutable = 1;
4135   let Inst{25} = 0;
4136   let Inst{20} = 1;
4137   let Inst{19-16} = Rn;
4138   let Inst{15-12} = 0b0000;
4139   let Inst{11-4} = 0b00000000;
4140   let Inst{3-0} = Rm;
4141
4142   let Unpredictable{15-12} = 0b1111;
4143 }
4144
4145 def CMNzrsi : AI1<0b1011, (outs),
4146                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4147                   "cmn", "\t$Rn, $shift",
4148                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4149                     GPR:$Rn, so_reg_imm:$shift)]>,
4150                     Sched<[WriteCMPsi, ReadALU]> {
4151   bits<4> Rn;
4152   bits<12> shift;
4153   let Inst{25} = 0;
4154   let Inst{20} = 1;
4155   let Inst{19-16} = Rn;
4156   let Inst{15-12} = 0b0000;
4157   let Inst{11-5} = shift{11-5};
4158   let Inst{4} = 0;
4159   let Inst{3-0} = shift{3-0};
4160
4161   let Unpredictable{15-12} = 0b1111;
4162 }
4163
4164 def CMNzrsr : AI1<0b1011, (outs),
4165                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4166                   "cmn", "\t$Rn, $shift",
4167                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4168                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4169                     Sched<[WriteCMPsr, ReadALU]> {
4170   bits<4> Rn;
4171   bits<12> shift;
4172   let Inst{25} = 0;
4173   let Inst{20} = 1;
4174   let Inst{19-16} = Rn;
4175   let Inst{15-12} = 0b0000;
4176   let Inst{11-8} = shift{11-8};
4177   let Inst{7} = 0;
4178   let Inst{6-5} = shift{6-5};
4179   let Inst{4} = 1;
4180   let Inst{3-0} = shift{3-0};
4181
4182   let Unpredictable{15-12} = 0b1111;
4183 }
4184
4185 }
4186
4187 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4188              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4189
4190 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4191              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4192
4193 // Note that TST/TEQ don't set all the same flags that CMP does!
4194 defm TST  : AI1_cmp_irs<0b1000, "tst",
4195                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4196                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4197 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4198                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4199                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4200
4201 // Pseudo i64 compares for some floating point compares.
4202 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4203     Defs = [CPSR] in {
4204 def BCCi64 : PseudoInst<(outs),
4205     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4206      IIC_Br,
4207     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4208     Sched<[WriteBr]>;
4209
4210 def BCCZi64 : PseudoInst<(outs),
4211      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4212     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4213     Sched<[WriteBr]>;
4214 } // usesCustomInserter
4215
4216
4217 // Conditional moves
4218 let neverHasSideEffects = 1 in {
4219
4220 let isCommutable = 1, isSelect = 1 in
4221 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4222                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4223                            4, IIC_iCMOVr,
4224                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4225                                                    cmovpred:$p))]>,
4226              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4227
4228 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4229                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4230                             4, IIC_iCMOVsr,
4231                             [(set GPR:$Rd,
4232                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4233                                            cmovpred:$p))]>,
4234       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4235 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4236                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4237                            4, IIC_iCMOVsr,
4238   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4239                             cmovpred:$p))]>,
4240       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4241
4242
4243 let isMoveImm = 1 in
4244 def MOVCCi16
4245     : ARMPseudoInst<(outs GPR:$Rd),
4246                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4247                     4, IIC_iMOVi,
4248                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4249                                             cmovpred:$p))]>,
4250       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4251       Sched<[WriteALU]>;
4252
4253 let isMoveImm = 1 in
4254 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4255                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4256                            4, IIC_iCMOVi,
4257                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4258                                                    cmovpred:$p))]>,
4259       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4260
4261 // Two instruction predicate mov immediate.
4262 let isMoveImm = 1 in
4263 def MOVCCi32imm
4264     : ARMPseudoInst<(outs GPR:$Rd),
4265                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4266                     8, IIC_iCMOVix2,
4267                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4268                                             cmovpred:$p))]>,
4269       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4270
4271 let isMoveImm = 1 in
4272 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4273                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4274                            4, IIC_iCMOVi,
4275                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4276                                                    cmovpred:$p))]>,
4277                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4278
4279 } // neverHasSideEffects
4280
4281
4282 //===----------------------------------------------------------------------===//
4283 // Atomic operations intrinsics
4284 //
4285
4286 def MemBarrierOptOperand : AsmOperandClass {
4287   let Name = "MemBarrierOpt";
4288   let ParserMethod = "parseMemBarrierOptOperand";
4289 }
4290 def memb_opt : Operand<i32> {
4291   let PrintMethod = "printMemBOption";
4292   let ParserMatchClass = MemBarrierOptOperand;
4293   let DecoderMethod = "DecodeMemBarrierOption";
4294 }
4295
4296 def InstSyncBarrierOptOperand : AsmOperandClass {
4297   let Name = "InstSyncBarrierOpt";
4298   let ParserMethod = "parseInstSyncBarrierOptOperand";
4299 }
4300 def instsyncb_opt : Operand<i32> {
4301   let PrintMethod = "printInstSyncBOption";
4302   let ParserMatchClass = InstSyncBarrierOptOperand;
4303   let DecoderMethod = "DecodeInstSyncBarrierOption";
4304 }
4305
4306 // memory barriers protect the atomic sequences
4307 let hasSideEffects = 1 in {
4308 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4309                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4310                 Requires<[IsARM, HasDB]> {
4311   bits<4> opt;
4312   let Inst{31-4} = 0xf57ff05;
4313   let Inst{3-0} = opt;
4314 }
4315 }
4316
4317 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4318                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4319                 Requires<[IsARM, HasDB]> {
4320   bits<4> opt;
4321   let Inst{31-4} = 0xf57ff04;
4322   let Inst{3-0} = opt;
4323 }
4324
4325 // ISB has only full system option
4326 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4327                 "isb", "\t$opt", []>,
4328                 Requires<[IsARM, HasDB]> {
4329   bits<4> opt;
4330   let Inst{31-4} = 0xf57ff06;
4331   let Inst{3-0} = opt;
4332 }
4333
4334 let usesCustomInserter = 1, Defs = [CPSR] in {
4335
4336 // Pseudo instruction that combines movs + predicated rsbmi
4337 // to implement integer ABS
4338   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4339
4340 // Atomic pseudo-insts which will be lowered to ldrex/strex loops.
4341 // (64-bit pseudos use a hand-written selection code).
4342   let mayLoad = 1, mayStore = 1 in {
4343     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4344       (outs GPR:$dst),
4345       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4346       NoItinerary, []>;
4347     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4348       (outs GPR:$dst),
4349       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4350       NoItinerary, []>;
4351     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4352       (outs GPR:$dst),
4353       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4354       NoItinerary, []>;
4355     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4356       (outs GPR:$dst),
4357       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4358       NoItinerary, []>;
4359     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4360       (outs GPR:$dst),
4361       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4362       NoItinerary, []>;
4363     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4364       (outs GPR:$dst),
4365       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4366       NoItinerary, []>;
4367     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4368       (outs GPR:$dst),
4369       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4370       NoItinerary, []>;
4371     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4372       (outs GPR:$dst),
4373       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4374       NoItinerary, []>;
4375     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4376       (outs GPR:$dst),
4377       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4378       NoItinerary, []>;
4379     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4380       (outs GPR:$dst),
4381       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4382       NoItinerary, []>;
4383     def ATOMIC_SWAP_I8 : PseudoInst<
4384       (outs GPR:$dst),
4385       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4386       NoItinerary, []>;
4387     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4388       (outs GPR:$dst),
4389       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4390       NoItinerary, []>;
4391     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4392       (outs GPR:$dst),
4393       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4394       NoItinerary, []>;
4395     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4396       (outs GPR:$dst),
4397       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4398       NoItinerary, []>;
4399     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4400       (outs GPR:$dst),
4401       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4402       NoItinerary, []>;
4403     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4404       (outs GPR:$dst),
4405       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4406       NoItinerary, []>;
4407     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4408       (outs GPR:$dst),
4409       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4410       NoItinerary, []>;
4411     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4412       (outs GPR:$dst),
4413       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4414       NoItinerary, []>;
4415     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4416       (outs GPR:$dst),
4417       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4418       NoItinerary, []>;
4419     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4420       (outs GPR:$dst),
4421       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4422       NoItinerary, []>;
4423     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4424       (outs GPR:$dst),
4425       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4426       NoItinerary, []>;
4427     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4428       (outs GPR:$dst),
4429       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4430       NoItinerary, []>;
4431     def ATOMIC_SWAP_I16 : PseudoInst<
4432       (outs GPR:$dst),
4433       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4434       NoItinerary, []>;
4435     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4436       (outs GPR:$dst),
4437       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4438       NoItinerary, []>;
4439     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4440       (outs GPR:$dst),
4441       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4442       NoItinerary, []>;
4443     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4444       (outs GPR:$dst),
4445       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4446       NoItinerary, []>;
4447     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4448       (outs GPR:$dst),
4449       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4450       NoItinerary, []>;
4451     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4452       (outs GPR:$dst),
4453       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4454       NoItinerary, []>;
4455     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4456       (outs GPR:$dst),
4457       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4458       NoItinerary, []>;
4459     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4460       (outs GPR:$dst),
4461       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4462       NoItinerary, []>;
4463     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4464       (outs GPR:$dst),
4465       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4466       NoItinerary, []>;
4467     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4468       (outs GPR:$dst),
4469       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4470       NoItinerary, []>;
4471     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4472       (outs GPR:$dst),
4473       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4474       NoItinerary, []>;
4475     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4476       (outs GPR:$dst),
4477       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4478       NoItinerary, []>;
4479     def ATOMIC_SWAP_I32 : PseudoInst<
4480       (outs GPR:$dst),
4481       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4482       NoItinerary, []>;
4483     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4484       (outs GPR:$dst),
4485       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4486       NoItinerary, []>;
4487     def ATOMIC_LOAD_ADD_I64 : PseudoInst<
4488       (outs GPR:$dst1, GPR:$dst2),
4489       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4490       NoItinerary, []>;
4491     def ATOMIC_LOAD_SUB_I64 : PseudoInst<
4492       (outs GPR:$dst1, GPR:$dst2),
4493       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4494       NoItinerary, []>;
4495     def ATOMIC_LOAD_AND_I64 : PseudoInst<
4496       (outs GPR:$dst1, GPR:$dst2),
4497       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4498       NoItinerary, []>;
4499     def ATOMIC_LOAD_OR_I64 :  PseudoInst<
4500       (outs GPR:$dst1, GPR:$dst2),
4501       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4502       NoItinerary, []>;
4503     def ATOMIC_LOAD_XOR_I64 : PseudoInst<
4504       (outs GPR:$dst1, GPR:$dst2),
4505       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4506       NoItinerary, []>;
4507     def ATOMIC_LOAD_NAND_I64 : PseudoInst<
4508       (outs GPR:$dst1, GPR:$dst2),
4509       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4510       NoItinerary, []>;
4511     def ATOMIC_LOAD_MIN_I64 : PseudoInst<
4512       (outs GPR:$dst1, GPR:$dst2),
4513       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4514       NoItinerary, []>;
4515     def ATOMIC_LOAD_MAX_I64 : PseudoInst<
4516       (outs GPR:$dst1, GPR:$dst2),
4517       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4518       NoItinerary, []>;
4519     def ATOMIC_LOAD_UMIN_I64 : PseudoInst<
4520       (outs GPR:$dst1, GPR:$dst2),
4521       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4522       NoItinerary, []>;
4523     def ATOMIC_LOAD_UMAX_I64 : PseudoInst<
4524       (outs GPR:$dst1, GPR:$dst2),
4525       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4526       NoItinerary, []>;
4527     def ATOMIC_SWAP_I64 : PseudoInst<
4528       (outs GPR:$dst1, GPR:$dst2),
4529       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4530       NoItinerary, []>;
4531     def ATOMIC_CMP_SWAP_I64 : PseudoInst<
4532       (outs GPR:$dst1, GPR:$dst2),
4533       (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
4534            GPR:$set1, GPR:$set2, i32imm:$ordering),
4535       NoItinerary, []>;
4536   }
4537   let mayLoad = 1 in
4538     def ATOMIC_LOAD_I64 : PseudoInst<
4539       (outs GPR:$dst1, GPR:$dst2),
4540       (ins GPR:$addr, i32imm:$ordering),
4541       NoItinerary, []>;
4542 }
4543
4544 let usesCustomInserter = 1 in {
4545     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4546       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4547       NoItinerary,
4548       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4549 }
4550
4551 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4552   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4553 }]>;
4554
4555 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4556   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4557 }]>;
4558
4559 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4560   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4561 }]>;
4562
4563 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4564                       (int_arm_strex node:$val, node:$ptr), [{
4565   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4566 }]>;
4567
4568 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4569                       (int_arm_strex node:$val, node:$ptr), [{
4570   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4571 }]>;
4572
4573 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4574                       (int_arm_strex node:$val, node:$ptr), [{
4575   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4576 }]>;
4577
4578 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4579   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4580 }]>;
4581
4582 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4583   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4584 }]>;
4585
4586 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4587   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4588 }]>;
4589
4590 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4591                       (int_arm_stlex node:$val, node:$ptr), [{
4592   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4593 }]>;
4594
4595 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4596                       (int_arm_stlex node:$val, node:$ptr), [{
4597   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4598 }]>;
4599
4600 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4601                       (int_arm_stlex node:$val, node:$ptr), [{
4602   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4603 }]>;
4604
4605 let mayLoad = 1 in {
4606 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4607                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4608                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4609 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4610                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4611                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4612 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4613                      NoItinerary, "ldrex", "\t$Rt, $addr",
4614                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4615 let hasExtraDefRegAllocReq = 1 in
4616 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4617                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4618   let DecoderMethod = "DecodeDoubleRegLoad";
4619 }
4620
4621 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4622                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4623                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4624 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4625                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4626                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4627 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4628                      NoItinerary, "ldaex", "\t$Rt, $addr",
4629                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4630 let hasExtraDefRegAllocReq = 1 in
4631 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4632                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4633   let DecoderMethod = "DecodeDoubleRegLoad";
4634 }
4635 }
4636
4637 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4638 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4639                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4640                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4641                                             addr_offset_none:$addr))]>;
4642 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4643                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4644                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4645                                             addr_offset_none:$addr))]>;
4646 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4647                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4648                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4649                                             addr_offset_none:$addr))]>;
4650 let hasExtraSrcRegAllocReq = 1 in
4651 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4652                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4653                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4654   let DecoderMethod = "DecodeDoubleRegStore";
4655 }
4656 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4657                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4658                     [(set GPR:$Rd,
4659                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4660 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4661                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4662                     [(set GPR:$Rd,
4663                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4664 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4665                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4666                     [(set GPR:$Rd,
4667                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4668 let hasExtraSrcRegAllocReq = 1 in
4669 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4670                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4671                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4672   let DecoderMethod = "DecodeDoubleRegStore";
4673 }
4674 }
4675
4676 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4677                 [(int_arm_clrex)]>,
4678             Requires<[IsARM, HasV7]>  {
4679   let Inst{31-0} = 0b11110101011111111111000000011111;
4680 }
4681
4682 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4683              (LDREXB addr_offset_none:$addr)>;
4684 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4685              (LDREXH addr_offset_none:$addr)>;
4686 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4687              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4688 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4689              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4690
4691 def : ARMPat<(and (ldaex_1 addr_offset_none:$addr), 0xff),
4692              (LDAEXB addr_offset_none:$addr)>;
4693 def : ARMPat<(and (ldaex_2 addr_offset_none:$addr), 0xffff),
4694              (LDAEXH addr_offset_none:$addr)>;
4695 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4696              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4697 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4698              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4699
4700 class acquiring_load<PatFrag base>
4701   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4702   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4703   return Ordering == Acquire || Ordering == SequentiallyConsistent;
4704 }]>;
4705
4706 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4707 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4708 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4709
4710 class releasing_store<PatFrag base>
4711   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4712   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4713   return Ordering == Release || Ordering == SequentiallyConsistent;
4714 }]>;
4715
4716 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4717 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4718 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4719
4720 let AddedComplexity = 8 in {
4721   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4722   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4723   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4724   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4725   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4726   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4727 }
4728
4729 // SWP/SWPB are deprecated in V6/V7.
4730 let mayLoad = 1, mayStore = 1 in {
4731 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4732                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4733                 Requires<[PreV8]>;
4734 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4735                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4736                 Requires<[PreV8]>;
4737 }
4738
4739 //===----------------------------------------------------------------------===//
4740 // Coprocessor Instructions.
4741 //
4742
4743 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4744             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4745             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4746             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4747                           imm:$CRm, imm:$opc2)]>,
4748             Requires<[PreV8]> {
4749   bits<4> opc1;
4750   bits<4> CRn;
4751   bits<4> CRd;
4752   bits<4> cop;
4753   bits<3> opc2;
4754   bits<4> CRm;
4755
4756   let Inst{3-0}   = CRm;
4757   let Inst{4}     = 0;
4758   let Inst{7-5}   = opc2;
4759   let Inst{11-8}  = cop;
4760   let Inst{15-12} = CRd;
4761   let Inst{19-16} = CRn;
4762   let Inst{23-20} = opc1;
4763 }
4764
4765 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4766                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4767                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4768                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4769                               imm:$CRm, imm:$opc2)]>,
4770                Requires<[PreV8]> {
4771   let Inst{31-28} = 0b1111;
4772   bits<4> opc1;
4773   bits<4> CRn;
4774   bits<4> CRd;
4775   bits<4> cop;
4776   bits<3> opc2;
4777   bits<4> CRm;
4778
4779   let Inst{3-0}   = CRm;
4780   let Inst{4}     = 0;
4781   let Inst{7-5}   = opc2;
4782   let Inst{11-8}  = cop;
4783   let Inst{15-12} = CRd;
4784   let Inst{19-16} = CRn;
4785   let Inst{23-20} = opc1;
4786 }
4787
4788 class ACI<dag oops, dag iops, string opc, string asm,
4789           IndexMode im = IndexModeNone>
4790   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4791       opc, asm, "", []> {
4792   let Inst{27-25} = 0b110;
4793 }
4794 class ACInoP<dag oops, dag iops, string opc, string asm,
4795           IndexMode im = IndexModeNone>
4796   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4797          opc, asm, "", []> {
4798   let Inst{31-28} = 0b1111;
4799   let Inst{27-25} = 0b110;
4800 }
4801 multiclass LdStCop<bit load, bit Dbit, string asm> {
4802   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4803                     asm, "\t$cop, $CRd, $addr"> {
4804     bits<13> addr;
4805     bits<4> cop;
4806     bits<4> CRd;
4807     let Inst{24} = 1; // P = 1
4808     let Inst{23} = addr{8};
4809     let Inst{22} = Dbit;
4810     let Inst{21} = 0; // W = 0
4811     let Inst{20} = load;
4812     let Inst{19-16} = addr{12-9};
4813     let Inst{15-12} = CRd;
4814     let Inst{11-8} = cop;
4815     let Inst{7-0} = addr{7-0};
4816     let DecoderMethod = "DecodeCopMemInstruction";
4817   }
4818   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4819                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4820     bits<13> addr;
4821     bits<4> cop;
4822     bits<4> CRd;
4823     let Inst{24} = 1; // P = 1
4824     let Inst{23} = addr{8};
4825     let Inst{22} = Dbit;
4826     let Inst{21} = 1; // W = 1
4827     let Inst{20} = load;
4828     let Inst{19-16} = addr{12-9};
4829     let Inst{15-12} = CRd;
4830     let Inst{11-8} = cop;
4831     let Inst{7-0} = addr{7-0};
4832     let DecoderMethod = "DecodeCopMemInstruction";
4833   }
4834   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4835                               postidx_imm8s4:$offset),
4836                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4837     bits<9> offset;
4838     bits<4> addr;
4839     bits<4> cop;
4840     bits<4> CRd;
4841     let Inst{24} = 0; // P = 0
4842     let Inst{23} = offset{8};
4843     let Inst{22} = Dbit;
4844     let Inst{21} = 1; // W = 1
4845     let Inst{20} = load;
4846     let Inst{19-16} = addr;
4847     let Inst{15-12} = CRd;
4848     let Inst{11-8} = cop;
4849     let Inst{7-0} = offset{7-0};
4850     let DecoderMethod = "DecodeCopMemInstruction";
4851   }
4852   def _OPTION : ACI<(outs),
4853                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4854                          coproc_option_imm:$option),
4855       asm, "\t$cop, $CRd, $addr, $option"> {
4856     bits<8> option;
4857     bits<4> addr;
4858     bits<4> cop;
4859     bits<4> CRd;
4860     let Inst{24} = 0; // P = 0
4861     let Inst{23} = 1; // U = 1
4862     let Inst{22} = Dbit;
4863     let Inst{21} = 0; // W = 0
4864     let Inst{20} = load;
4865     let Inst{19-16} = addr;
4866     let Inst{15-12} = CRd;
4867     let Inst{11-8} = cop;
4868     let Inst{7-0} = option;
4869     let DecoderMethod = "DecodeCopMemInstruction";
4870   }
4871 }
4872 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4873   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4874                        asm, "\t$cop, $CRd, $addr"> {
4875     bits<13> addr;
4876     bits<4> cop;
4877     bits<4> CRd;
4878     let Inst{24} = 1; // P = 1
4879     let Inst{23} = addr{8};
4880     let Inst{22} = Dbit;
4881     let Inst{21} = 0; // W = 0
4882     let Inst{20} = load;
4883     let Inst{19-16} = addr{12-9};
4884     let Inst{15-12} = CRd;
4885     let Inst{11-8} = cop;
4886     let Inst{7-0} = addr{7-0};
4887     let DecoderMethod = "DecodeCopMemInstruction";
4888   }
4889   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4890                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4891     bits<13> addr;
4892     bits<4> cop;
4893     bits<4> CRd;
4894     let Inst{24} = 1; // P = 1
4895     let Inst{23} = addr{8};
4896     let Inst{22} = Dbit;
4897     let Inst{21} = 1; // W = 1
4898     let Inst{20} = load;
4899     let Inst{19-16} = addr{12-9};
4900     let Inst{15-12} = CRd;
4901     let Inst{11-8} = cop;
4902     let Inst{7-0} = addr{7-0};
4903     let DecoderMethod = "DecodeCopMemInstruction";
4904   }
4905   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4906                                  postidx_imm8s4:$offset),
4907                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4908     bits<9> offset;
4909     bits<4> addr;
4910     bits<4> cop;
4911     bits<4> CRd;
4912     let Inst{24} = 0; // P = 0
4913     let Inst{23} = offset{8};
4914     let Inst{22} = Dbit;
4915     let Inst{21} = 1; // W = 1
4916     let Inst{20} = load;
4917     let Inst{19-16} = addr;
4918     let Inst{15-12} = CRd;
4919     let Inst{11-8} = cop;
4920     let Inst{7-0} = offset{7-0};
4921     let DecoderMethod = "DecodeCopMemInstruction";
4922   }
4923   def _OPTION : ACInoP<(outs),
4924                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4925                             coproc_option_imm:$option),
4926       asm, "\t$cop, $CRd, $addr, $option"> {
4927     bits<8> option;
4928     bits<4> addr;
4929     bits<4> cop;
4930     bits<4> CRd;
4931     let Inst{24} = 0; // P = 0
4932     let Inst{23} = 1; // U = 1
4933     let Inst{22} = Dbit;
4934     let Inst{21} = 0; // W = 0
4935     let Inst{20} = load;
4936     let Inst{19-16} = addr;
4937     let Inst{15-12} = CRd;
4938     let Inst{11-8} = cop;
4939     let Inst{7-0} = option;
4940     let DecoderMethod = "DecodeCopMemInstruction";
4941   }
4942 }
4943
4944 defm LDC   : LdStCop <1, 0, "ldc">;
4945 defm LDCL  : LdStCop <1, 1, "ldcl">;
4946 defm STC   : LdStCop <0, 0, "stc">;
4947 defm STCL  : LdStCop <0, 1, "stcl">;
4948 defm LDC2  : LdSt2Cop<1, 0, "ldc2">, Requires<[PreV8]>;
4949 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">, Requires<[PreV8]>;
4950 defm STC2  : LdSt2Cop<0, 0, "stc2">, Requires<[PreV8]>;
4951 defm STC2L : LdSt2Cop<0, 1, "stc2l">, Requires<[PreV8]>;
4952
4953 //===----------------------------------------------------------------------===//
4954 // Move between coprocessor and ARM core register.
4955 //
4956
4957 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4958                 list<dag> pattern>
4959   : ABI<0b1110, oops, iops, NoItinerary, opc,
4960         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4961   let Inst{20} = direction;
4962   let Inst{4} = 1;
4963
4964   bits<4> Rt;
4965   bits<4> cop;
4966   bits<3> opc1;
4967   bits<3> opc2;
4968   bits<4> CRm;
4969   bits<4> CRn;
4970
4971   let Inst{15-12} = Rt;
4972   let Inst{11-8}  = cop;
4973   let Inst{23-21} = opc1;
4974   let Inst{7-5}   = opc2;
4975   let Inst{3-0}   = CRm;
4976   let Inst{19-16} = CRn;
4977 }
4978
4979 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4980                     (outs),
4981                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4982                          c_imm:$CRm, imm0_7:$opc2),
4983                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4984                                   imm:$CRm, imm:$opc2)]>,
4985                     ComplexDeprecationPredicate<"MCR">;
4986 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4987                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4988                         c_imm:$CRm, 0, pred:$p)>;
4989 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4990                     (outs GPRwithAPSR:$Rt),
4991                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4992                          imm0_7:$opc2), []>;
4993 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4994                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4995                         c_imm:$CRm, 0, pred:$p)>;
4996
4997 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4998              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4999
5000 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
5001                  list<dag> pattern>
5002   : ABXI<0b1110, oops, iops, NoItinerary,
5003          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
5004   let Inst{31-24} = 0b11111110;
5005   let Inst{20} = direction;
5006   let Inst{4} = 1;
5007
5008   bits<4> Rt;
5009   bits<4> cop;
5010   bits<3> opc1;
5011   bits<3> opc2;
5012   bits<4> CRm;
5013   bits<4> CRn;
5014
5015   let Inst{15-12} = Rt;
5016   let Inst{11-8}  = cop;
5017   let Inst{23-21} = opc1;
5018   let Inst{7-5}   = opc2;
5019   let Inst{3-0}   = CRm;
5020   let Inst{19-16} = CRn;
5021 }
5022
5023 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
5024                       (outs),
5025                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5026                            c_imm:$CRm, imm0_7:$opc2),
5027                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5028                                      imm:$CRm, imm:$opc2)]>,
5029                       Requires<[PreV8]>;
5030 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
5031                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5032                          c_imm:$CRm, 0)>;
5033 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
5034                       (outs GPRwithAPSR:$Rt),
5035                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5036                            imm0_7:$opc2), []>,
5037                       Requires<[PreV8]>;
5038 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
5039                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5040                          c_imm:$CRm, 0)>;
5041
5042 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
5043                               imm:$CRm, imm:$opc2),
5044                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5045
5046 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
5047   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5048         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
5049         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
5050   let Inst{23-21} = 0b010;
5051   let Inst{20} = direction;
5052
5053   bits<4> Rt;
5054   bits<4> Rt2;
5055   bits<4> cop;
5056   bits<4> opc1;
5057   bits<4> CRm;
5058
5059   let Inst{15-12} = Rt;
5060   let Inst{19-16} = Rt2;
5061   let Inst{11-8}  = cop;
5062   let Inst{7-4}   = opc1;
5063   let Inst{3-0}   = CRm;
5064 }
5065
5066 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5067                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5068                                      GPRnopc:$Rt2, imm:$CRm)]>;
5069 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
5070
5071 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
5072   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5073          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
5074          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5075     Requires<[PreV8]> {
5076   let Inst{31-28} = 0b1111;
5077   let Inst{23-21} = 0b010;
5078   let Inst{20} = direction;
5079
5080   bits<4> Rt;
5081   bits<4> Rt2;
5082   bits<4> cop;
5083   bits<4> opc1;
5084   bits<4> CRm;
5085
5086   let Inst{15-12} = Rt;
5087   let Inst{19-16} = Rt2;
5088   let Inst{11-8}  = cop;
5089   let Inst{7-4}   = opc1;
5090   let Inst{3-0}   = CRm;
5091
5092   let DecoderMethod = "DecodeMRRC2";
5093 }
5094
5095 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5096                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5097                                         GPRnopc:$Rt2, imm:$CRm)]>;
5098 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5099
5100 //===----------------------------------------------------------------------===//
5101 // Move between special register and ARM core register
5102 //
5103
5104 // Move to ARM core register from Special Register
5105 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5106               "mrs", "\t$Rd, apsr", []> {
5107   bits<4> Rd;
5108   let Inst{23-16} = 0b00001111;
5109   let Unpredictable{19-17} = 0b111;
5110
5111   let Inst{15-12} = Rd;
5112
5113   let Inst{11-0} = 0b000000000000;
5114   let Unpredictable{11-0} = 0b110100001111;
5115 }
5116
5117 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5118          Requires<[IsARM]>;
5119
5120 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5121 // section B9.3.9, with the R bit set to 1.
5122 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5123                  "mrs", "\t$Rd, spsr", []> {
5124   bits<4> Rd;
5125   let Inst{23-16} = 0b01001111;
5126   let Unpredictable{19-16} = 0b1111;
5127
5128   let Inst{15-12} = Rd;
5129
5130   let Inst{11-0} = 0b000000000000;
5131   let Unpredictable{11-0} = 0b110100001111;
5132 }
5133
5134 // Move from ARM core register to Special Register
5135 //
5136 // No need to have both system and application versions, the encodings are the
5137 // same and the assembly parser has no way to distinguish between them. The mask
5138 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
5139 // the mask with the fields to be accessed in the special register.
5140 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5141               "msr", "\t$mask, $Rn", []> {
5142   bits<5> mask;
5143   bits<4> Rn;
5144
5145   let Inst{23} = 0;
5146   let Inst{22} = mask{4}; // R bit
5147   let Inst{21-20} = 0b10;
5148   let Inst{19-16} = mask{3-0};
5149   let Inst{15-12} = 0b1111;
5150   let Inst{11-4} = 0b00000000;
5151   let Inst{3-0} = Rn;
5152 }
5153
5154 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5155                "msr", "\t$mask, $a", []> {
5156   bits<5> mask;
5157   bits<12> a;
5158
5159   let Inst{23} = 0;
5160   let Inst{22} = mask{4}; // R bit
5161   let Inst{21-20} = 0b10;
5162   let Inst{19-16} = mask{3-0};
5163   let Inst{15-12} = 0b1111;
5164   let Inst{11-0} = a;
5165 }
5166
5167 //===----------------------------------------------------------------------===//
5168 // TLS Instructions
5169 //
5170
5171 // __aeabi_read_tp preserves the registers r1-r3.
5172 // This is a pseudo inst so that we can get the encoding right,
5173 // complete with fixup for the aeabi_read_tp function.
5174 let isCall = 1,
5175   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5176   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
5177                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5178 }
5179
5180 //===----------------------------------------------------------------------===//
5181 // SJLJ Exception handling intrinsics
5182 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5183 //   address and save #0 in R0 for the non-longjmp case.
5184 //   Since by its nature we may be coming from some other function to get
5185 //   here, and we're using the stack frame for the containing function to
5186 //   save/restore registers, we can't keep anything live in regs across
5187 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5188 //   when we get here from a longjmp(). We force everything out of registers
5189 //   except for our own input by listing the relevant registers in Defs. By
5190 //   doing so, we also cause the prologue/epilogue code to actively preserve
5191 //   all of the callee-saved resgisters, which is exactly what we want.
5192 //   A constant value is passed in $val, and we use the location as a scratch.
5193 //
5194 // These are pseudo-instructions and are lowered to individual MC-insts, so
5195 // no encoding information is necessary.
5196 let Defs =
5197   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5198     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5199   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5200   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5201                                NoItinerary,
5202                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5203                            Requires<[IsARM, HasVFP2]>;
5204 }
5205
5206 let Defs =
5207   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5208   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5209   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5210                                    NoItinerary,
5211                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5212                                 Requires<[IsARM, NoVFP]>;
5213 }
5214
5215 // FIXME: Non-IOS version(s)
5216 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5217     Defs = [ R7, LR, SP ] in {
5218 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5219                              NoItinerary,
5220                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5221                                 Requires<[IsARM, IsIOS]>;
5222 }
5223
5224 // eh.sjlj.dispatchsetup pseudo-instruction.
5225 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5226 // the pseudo is expanded (which happens before any passes that need the
5227 // instruction size).
5228 let isBarrier = 1 in
5229 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5230
5231
5232 //===----------------------------------------------------------------------===//
5233 // Non-Instruction Patterns
5234 //
5235
5236 // ARMv4 indirect branch using (MOVr PC, dst)
5237 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5238   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5239                     4, IIC_Br, [(brind GPR:$dst)],
5240                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5241                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5242
5243 // Large immediate handling.
5244
5245 // 32-bit immediate using two piece so_imms or movw + movt.
5246 // This is a single pseudo instruction, the benefit is that it can be remat'd
5247 // as a single unit instead of having to handle reg inputs.
5248 // FIXME: Remove this when we can do generalized remat.
5249 let isReMaterializable = 1, isMoveImm = 1 in
5250 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5251                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5252                            Requires<[IsARM]>;
5253
5254 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5255                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5256                     Requires<[IsARM, DontUseMovt]>;
5257
5258 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5259 // It also makes it possible to rematerialize the instructions.
5260 // FIXME: Remove this when we can do generalized remat and when machine licm
5261 // can properly the instructions.
5262 let isReMaterializable = 1 in {
5263 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5264                               IIC_iMOVix2addpc,
5265                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5266                         Requires<[IsARM, UseMovt]>;
5267
5268 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5269                                  IIC_iLoadiALU,
5270                                  [(set GPR:$dst,
5271                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5272                       Requires<[IsARM, DontUseMovt]>;
5273
5274 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5275                               NoItinerary,
5276                               [(set GPR:$dst,
5277                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5278                           Requires<[IsARM, DontUseMovt]>;
5279
5280 let AddedComplexity = 10 in
5281 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5282                                 IIC_iMOVix2ld,
5283                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5284                     Requires<[IsARM, UseMovt]>;
5285 } // isReMaterializable
5286
5287 // ConstantPool, GlobalAddress, and JumpTable
5288 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5289 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5290             Requires<[IsARM, UseMovt]>;
5291 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5292              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5293
5294 // TODO: add,sub,and, 3-instr forms?
5295
5296 // Tail calls. These patterns also apply to Thumb mode.
5297 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5298 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5299 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5300
5301 // Direct calls
5302 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5303 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5304              (BMOVPCB_CALL texternalsym:$func)>;
5305
5306 // zextload i1 -> zextload i8
5307 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5308 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5309
5310 // extload -> zextload
5311 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5312 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5313 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5314 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5315
5316 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5317
5318 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5319 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5320
5321 // smul* and smla*
5322 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5323                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5324                  (SMULBB GPR:$a, GPR:$b)>;
5325 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5326                  (SMULBB GPR:$a, GPR:$b)>;
5327 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5328                       (sra GPR:$b, (i32 16))),
5329                  (SMULBT GPR:$a, GPR:$b)>;
5330 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5331                  (SMULBT GPR:$a, GPR:$b)>;
5332 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5333                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5334                  (SMULTB GPR:$a, GPR:$b)>;
5335 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5336                 (SMULTB GPR:$a, GPR:$b)>;
5337 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5338                       (i32 16)),
5339                  (SMULWB GPR:$a, GPR:$b)>;
5340 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5341                  (SMULWB GPR:$a, GPR:$b)>;
5342
5343 def : ARMV5MOPat<(add GPR:$acc,
5344                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5345                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5346                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5347 def : ARMV5MOPat<(add GPR:$acc,
5348                       (mul sext_16_node:$a, sext_16_node:$b)),
5349                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5350 def : ARMV5MOPat<(add GPR:$acc,
5351                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5352                            (sra GPR:$b, (i32 16)))),
5353                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5354 def : ARMV5MOPat<(add GPR:$acc,
5355                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5356                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5357 def : ARMV5MOPat<(add GPR:$acc,
5358                       (mul (sra GPR:$a, (i32 16)),
5359                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5360                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5361 def : ARMV5MOPat<(add GPR:$acc,
5362                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5363                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5364 def : ARMV5MOPat<(add GPR:$acc,
5365                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5366                            (i32 16))),
5367                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5368 def : ARMV5MOPat<(add GPR:$acc,
5369                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5370                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5371
5372
5373 // Pre-v7 uses MCR for synchronization barriers.
5374 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5375          Requires<[IsARM, HasV6]>;
5376
5377 // SXT/UXT with no rotate
5378 let AddedComplexity = 16 in {
5379 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5380 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5381 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5382 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5383                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5384 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5385                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5386 }
5387
5388 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5389 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5390
5391 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5392                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5393 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5394                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5395
5396 // Atomic load/store patterns
5397 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5398              (LDRBrs ldst_so_reg:$src)>;
5399 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5400              (LDRBi12 addrmode_imm12:$src)>;
5401 def : ARMPat<(atomic_load_16 addrmode3:$src),
5402              (LDRH addrmode3:$src)>;
5403 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5404              (LDRrs ldst_so_reg:$src)>;
5405 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5406              (LDRi12 addrmode_imm12:$src)>;
5407 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5408              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5409 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5410              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5411 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5412              (STRH GPR:$val, addrmode3:$ptr)>;
5413 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5414              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5415 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5416              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5417
5418
5419 //===----------------------------------------------------------------------===//
5420 // Thumb Support
5421 //
5422
5423 include "ARMInstrThumb.td"
5424
5425 //===----------------------------------------------------------------------===//
5426 // Thumb2 Support
5427 //
5428
5429 include "ARMInstrThumb2.td"
5430
5431 //===----------------------------------------------------------------------===//
5432 // Floating Point Support
5433 //
5434
5435 include "ARMInstrVFP.td"
5436
5437 //===----------------------------------------------------------------------===//
5438 // Advanced SIMD (NEON) Support
5439 //
5440
5441 include "ARMInstrNEON.td"
5442
5443 //===----------------------------------------------------------------------===//
5444 // Assembler aliases
5445 //
5446
5447 // Memory barriers
5448 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5449 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5450 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5451
5452 // System instructions
5453 def : MnemonicAlias<"swi", "svc">;
5454
5455 // Load / Store Multiple
5456 def : MnemonicAlias<"ldmfd", "ldm">;
5457 def : MnemonicAlias<"ldmia", "ldm">;
5458 def : MnemonicAlias<"ldmea", "ldmdb">;
5459 def : MnemonicAlias<"stmfd", "stmdb">;
5460 def : MnemonicAlias<"stmia", "stm">;
5461 def : MnemonicAlias<"stmea", "stm">;
5462
5463 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5464 // shift amount is zero (i.e., unspecified).
5465 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5466                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5467         Requires<[IsARM, HasV6]>;
5468 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5469                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5470         Requires<[IsARM, HasV6]>;
5471
5472 // PUSH/POP aliases for STM/LDM
5473 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5474 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5475
5476 // SSAT/USAT optional shift operand.
5477 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5478                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5479 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5480                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5481
5482
5483 // Extend instruction optional rotate operand.
5484 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5485                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5486 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5487                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5488 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5489                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5490 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5491                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5492 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5493                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5494 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5495                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5496
5497 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5498                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5499 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5500                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5501 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5502                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5503 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5504                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5505 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5506                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5507 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5508                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5509
5510
5511 // RFE aliases
5512 def : MnemonicAlias<"rfefa", "rfeda">;
5513 def : MnemonicAlias<"rfeea", "rfedb">;
5514 def : MnemonicAlias<"rfefd", "rfeia">;
5515 def : MnemonicAlias<"rfeed", "rfeib">;
5516 def : MnemonicAlias<"rfe", "rfeia">;
5517
5518 // SRS aliases
5519 def : MnemonicAlias<"srsfa", "srsib">;
5520 def : MnemonicAlias<"srsea", "srsia">;
5521 def : MnemonicAlias<"srsfd", "srsdb">;
5522 def : MnemonicAlias<"srsed", "srsda">;
5523 def : MnemonicAlias<"srs", "srsia">;
5524
5525 // QSAX == QSUBADDX
5526 def : MnemonicAlias<"qsubaddx", "qsax">;
5527 // SASX == SADDSUBX
5528 def : MnemonicAlias<"saddsubx", "sasx">;
5529 // SHASX == SHADDSUBX
5530 def : MnemonicAlias<"shaddsubx", "shasx">;
5531 // SHSAX == SHSUBADDX
5532 def : MnemonicAlias<"shsubaddx", "shsax">;
5533 // SSAX == SSUBADDX
5534 def : MnemonicAlias<"ssubaddx", "ssax">;
5535 // UASX == UADDSUBX
5536 def : MnemonicAlias<"uaddsubx", "uasx">;
5537 // UHASX == UHADDSUBX
5538 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5539 // UHSAX == UHSUBADDX
5540 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5541 // UQASX == UQADDSUBX
5542 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5543 // UQSAX == UQSUBADDX
5544 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5545 // USAX == USUBADDX
5546 def : MnemonicAlias<"usubaddx", "usax">;
5547
5548 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5549 // for isel.
5550 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5551                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5552 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5553                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5554 // Same for AND <--> BIC
5555 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5556                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5557                           pred:$p, cc_out:$s)>;
5558 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5559                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5560                           pred:$p, cc_out:$s)>;
5561 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5562                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5563                           pred:$p, cc_out:$s)>;
5564 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5565                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5566                           pred:$p, cc_out:$s)>;
5567
5568 // Likewise, "add Rd, so_imm_neg" -> sub
5569 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5570                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5571 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5572                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5573 // Same for CMP <--> CMN via so_imm_neg
5574 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5575                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5576 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5577                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5578
5579 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5580 // LSR, ROR, and RRX instructions.
5581 // FIXME: We need C++ parser hooks to map the alias to the MOV
5582 //        encoding. It seems we should be able to do that sort of thing
5583 //        in tblgen, but it could get ugly.
5584 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5585 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5586                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5587                              cc_out:$s)>;
5588 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5589                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5590                              cc_out:$s)>;
5591 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5592                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5593                              cc_out:$s)>;
5594 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5595                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5596                              cc_out:$s)>;
5597 }
5598 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5599                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5600 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5601 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5602                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5603                              cc_out:$s)>;
5604 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5605                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5606                              cc_out:$s)>;
5607 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5608                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5609                              cc_out:$s)>;
5610 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5611                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5612                              cc_out:$s)>;
5613 }
5614
5615 // "neg" is and alias for "rsb rd, rn, #0"
5616 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5617                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5618
5619 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5620 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5621          Requires<[IsARM, NoV6]>;
5622
5623 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
5624 // the instruction definitions need difference constraints pre-v6.
5625 // Use these aliases for the assembly parsing on pre-v6.
5626 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
5627             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
5628          Requires<[IsARM, NoV6]>;
5629 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
5630             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
5631              pred:$p, cc_out:$s)>,
5632          Requires<[IsARM, NoV6]>;
5633 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5634             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5635          Requires<[IsARM, NoV6]>;
5636 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5637             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5638          Requires<[IsARM, NoV6]>;
5639 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5640             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5641          Requires<[IsARM, NoV6]>;
5642 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5643             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5644          Requires<[IsARM, NoV6]>;
5645
5646 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5647 // is discarded.
5648 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5649          ComplexDeprecationPredicate<"IT">;