lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 2,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>]>;
  38
  39 def SDT_ARMBr2JT   : SDTypeProfile<0, 3,
  40                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  41                                    SDTCisVT<2, i32>]>;
  42
  43 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  44                                   [SDTCisVT<0, i32>,
  45                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  46                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  47                                    SDTCisVT<5, OtherVT>]>;
  48
  49 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  50                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  51                                     SDTCisVT<2, i32>]>;
  52
  53 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  54
  55 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  56                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  57
  58 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  59 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  60                                                  SDTCisInt<2>]>;
  61 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  62 def SDT_ARMEH_SJLJ_SetupDispatch: SDTypeProfile<0, 0, []>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  96 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntUnaryOp>;
  97
  98 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  99                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 100 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 101                               [SDNPHasChain, SDNPSideEffect,
 102                                SDNPOptInGlue, SDNPOutGlue]>;
 103 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 104                                 SDT_ARMStructByVal,
 105                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 106                                  SDNPMayStore, SDNPMayLoad]>;
 107
 108 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 109                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 110                                SDNPVariadic]>;
 111 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 112                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 113                                SDNPVariadic]>;
 114 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 115                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 116                                SDNPVariadic]>;
 117
 118 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 119                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 120 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 121                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_setup_dispatch: SDNode<"ARMISD::EH_SJLJ_SETUP_DISPATCH",
 165                                       SDT_ARMEH_SJLJ_SetupDispatch,
 166                                       [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 187                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 188 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 189                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 190 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 191                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 192 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 193 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 194                                  AssemblerPredicate<"HasV6MOps",
 195                                                     "armv6m or armv6t2">;
 196 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 197                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 198 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 199 def HasV6K           : Predicate<"Subtarget->hasV6KOps()">,
 200                                  AssemblerPredicate<"HasV6KOps", "armv6k">;
 201 def NoV6K            : Predicate<"!Subtarget->hasV6KOps()">;
 202 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 203                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 204 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 205                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 206 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 207                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 208 def HasV8_1a         : Predicate<"Subtarget->hasV8_1aOps()">,
 209                                  AssemblerPredicate<"HasV8_1aOps", "armv8.1a">;
 210 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 211 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 212                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 213 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 214                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 215 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 216                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 217 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 218                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 219                                                     "double precision VFP">;
 220 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 221                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 222 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 223                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 224 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 225                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 226 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 227                                  AssemblerPredicate<"FeatureCRC", "crc">;
 228 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 229                                  AssemblerPredicate<"FeatureFP16","half-float">;
 230 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 231                                  AssemblerPredicate<"FeatureHWDiv", "divide in THUMB">;
 232 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 233                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 234 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 235                                  AssemblerPredicate<"FeatureT2XtPk",
 236                                                      "pack/extract">;
 237 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 238                                  AssemblerPredicate<"FeatureDSPThumb2",
 239                                                     "thumb2-dsp">;
 240 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 241                                  AssemblerPredicate<"FeatureDB",
 242                                                     "data-barriers">;
 243 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 244                                  AssemblerPredicate<"FeatureMP",
 245                                                     "mp-extensions">;
 246 def HasVirtualization: Predicate<"false">,
 247                                  AssemblerPredicate<"FeatureVirtualization",
 248                                                    "virtualization-extensions">;
 249 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 250                                  AssemblerPredicate<"FeatureTrustZone",
 251                                                     "TrustZone">;
 252 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 253 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 254 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 255 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 256                                  AssemblerPredicate<"ModeThumb", "thumb">;
 257 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 258 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 259                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 260                                                     "thumb2">;
 261 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 262                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 263 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 264                                  AssemblerPredicate<"!FeatureMClass",
 265                                                     "!armv*m">;
 266 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 267                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 268 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 269 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 270 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 271 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 272                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 273 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 274
 275 // FIXME: Eventually this will be just "hasV6T2Ops".
 276 def UseMovt          : Predicate<"Subtarget->useMovt(*MF)">;
 277 def DontUseMovt      : Predicate<"!Subtarget->useMovt(*MF)">;
 278 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 279 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 280
 281 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 282 // But only select them if more precision in FP computation is allowed.
 283 // Do not use them for Darwin platforms.
 284 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 285                                  " FPOpFusion::Fast && "
 286                                  " Subtarget->hasVFP4()) && "
 287                                  "!Subtarget->isTargetDarwin()">;
 288 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 289                                  " FPOpFusion::Fast &&"
 290                                  " Subtarget->hasVFP4()) || "
 291                                  "Subtarget->isTargetDarwin()">;
 292
 293 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 294 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 295 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 296
 297 // VDUP.32 is microcoded on Swift - prefer VMOV.
 298 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 299 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 300
 301 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 302 // this allows more effective execution domain optimization. See
 303 // setExecutionDomain().
 304 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 305 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 306
 307 def IsLE             : Predicate<"MF->getDataLayout().isLittleEndian()">;
 308 def IsBE             : Predicate<"MF->getDataLayout().isBigEndian()">;
 309
 310 //===----------------------------------------------------------------------===//
 311 // ARM Flag Definitions.
 312
 313 class RegConstraint<string C> {
 314   string Constraints = C;
 315 }
 316
 317 //===----------------------------------------------------------------------===//
 318 //  ARM specific transformation functions and pattern fragments.
 319 //
 320
 321 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 322 def imm_neg_XFORM : SDNodeXForm<imm, [{
 323   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 324 }]>;
 325
 326 // imm_not_XFORM - Return the complement of a i32 immediate value.
 327 def imm_not_XFORM : SDNodeXForm<imm, [{
 328   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), SDLoc(N), MVT::i32);
 329 }]>;
 330
 331 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 332 def imm16_31 : ImmLeaf<i32, [{
 333   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 334 }]>;
 335
 336 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 337 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 338   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 339 }]>;
 340
 341 /// Split a 32-bit immediate into two 16 bit parts.
 342 def hi16 : SDNodeXForm<imm, [{
 343   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, SDLoc(N),
 344                                    MVT::i32);
 345 }]>;
 346
 347 def lo16AllZero : PatLeaf<(i32 imm), [{
 348   // Returns true if all low 16-bits are 0.
 349   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 350 }], hi16>;
 351
 352 class BinOpWithFlagFrag<dag res> :
 353       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 354 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 355 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 356
 357 // An 'and' node with a single use.
 358 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 359   return N->hasOneUse();
 360 }]>;
 361
 362 // An 'xor' node with a single use.
 363 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 364   return N->hasOneUse();
 365 }]>;
 366
 367 // An 'fmul' node with a single use.
 368 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 369   return N->hasOneUse();
 370 }]>;
 371
 372 // An 'fadd' node which checks for single non-hazardous use.
 373 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 374   return hasNoVMLxHazardUse(N);
 375 }]>;
 376
 377 // An 'fsub' node which checks for single non-hazardous use.
 378 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 379   return hasNoVMLxHazardUse(N);
 380 }]>;
 381
 382 //===----------------------------------------------------------------------===//
 383 // Operand Definitions.
 384 //
 385
 386 // Immediate operands with a shared generic asm render method.
 387 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 388
 389 // Operands that are part of a memory addressing mode.
 390 class MemOperand : Operand<i32> { let OperandType = "OPERAND_MEMORY"; }
 391
 392 // Branch target.
 393 // FIXME: rename brtarget to t2_brtarget
 394 def brtarget : Operand<OtherVT> {
 395   let EncoderMethod = "getBranchTargetOpValue";
 396   let OperandType = "OPERAND_PCREL";
 397   let DecoderMethod = "DecodeT2BROperand";
 398 }
 399
 400 // FIXME: get rid of this one?
 401 def uncondbrtarget : Operand<OtherVT> {
 402   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 403   let OperandType = "OPERAND_PCREL";
 404 }
 405
 406 // Branch target for ARM. Handles conditional/unconditional
 407 def br_target : Operand<OtherVT> {
 408   let EncoderMethod = "getARMBranchTargetOpValue";
 409   let OperandType = "OPERAND_PCREL";
 410 }
 411
 412 // Call target.
 413 // FIXME: rename bltarget to t2_bl_target?
 414 def bltarget : Operand<i32> {
 415   // Encoded the same as branch targets.
 416   let EncoderMethod = "getBranchTargetOpValue";
 417   let OperandType = "OPERAND_PCREL";
 418 }
 419
 420 // Call target for ARM. Handles conditional/unconditional
 421 // FIXME: rename bl_target to t2_bltarget?
 422 def bl_target : Operand<i32> {
 423   let EncoderMethod = "getARMBLTargetOpValue";
 424   let OperandType = "OPERAND_PCREL";
 425 }
 426
 427 def blx_target : Operand<i32> {
 428   let EncoderMethod = "getARMBLXTargetOpValue";
 429   let OperandType = "OPERAND_PCREL";
 430 }
 431
 432 // A list of registers separated by comma. Used by load/store multiple.
 433 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 434 def reglist : Operand<i32> {
 435   let EncoderMethod = "getRegisterListOpValue";
 436   let ParserMatchClass = RegListAsmOperand;
 437   let PrintMethod = "printRegisterList";
 438   let DecoderMethod = "DecodeRegListOperand";
 439 }
 440
 441 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 442
 443 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 444 def dpr_reglist : Operand<i32> {
 445   let EncoderMethod = "getRegisterListOpValue";
 446   let ParserMatchClass = DPRRegListAsmOperand;
 447   let PrintMethod = "printRegisterList";
 448   let DecoderMethod = "DecodeDPRRegListOperand";
 449 }
 450
 451 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 452 def spr_reglist : Operand<i32> {
 453   let EncoderMethod = "getRegisterListOpValue";
 454   let ParserMatchClass = SPRRegListAsmOperand;
 455   let PrintMethod = "printRegisterList";
 456   let DecoderMethod = "DecodeSPRRegListOperand";
 457 }
 458
 459 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 460 def cpinst_operand : Operand<i32> {
 461   let PrintMethod = "printCPInstOperand";
 462 }
 463
 464 // Local PC labels.
 465 def pclabel : Operand<i32> {
 466   let PrintMethod = "printPCLabel";
 467 }
 468
 469 // ADR instruction labels.
 470 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 471 def adrlabel : Operand<i32> {
 472   let EncoderMethod = "getAdrLabelOpValue";
 473   let ParserMatchClass = AdrLabelAsmOperand;
 474   let PrintMethod = "printAdrLabelOperand<0>";
 475 }
 476
 477 def neon_vcvt_imm32 : Operand<i32> {
 478   let EncoderMethod = "getNEONVcvtImm32OpValue";
 479   let DecoderMethod = "DecodeVCVTImmOperand";
 480 }
 481
 482 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 483 def rot_imm_XFORM: SDNodeXForm<imm, [{
 484   switch (N->getZExtValue()){
 485   default: llvm_unreachable(nullptr);
 486   case 0:  return CurDAG->getTargetConstant(0, SDLoc(N), MVT::i32);
 487   case 8:  return CurDAG->getTargetConstant(1, SDLoc(N), MVT::i32);
 488   case 16: return CurDAG->getTargetConstant(2, SDLoc(N), MVT::i32);
 489   case 24: return CurDAG->getTargetConstant(3, SDLoc(N), MVT::i32);
 490   }
 491 }]>;
 492 def RotImmAsmOperand : AsmOperandClass {
 493   let Name = "RotImm";
 494   let ParserMethod = "parseRotImm";
 495 }
 496 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 497     int32_t v = N->getZExtValue();
 498     return v == 8 || v == 16 || v == 24; }],
 499     rot_imm_XFORM> {
 500   let PrintMethod = "printRotImmOperand";
 501   let ParserMatchClass = RotImmAsmOperand;
 502 }
 503
 504 // shift_imm: An integer that encodes a shift amount and the type of shift
 505 // (asr or lsl). The 6-bit immediate encodes as:
 506 //    {5}     0 ==> lsl
 507 //            1     asr
 508 //    {4-0}   imm5 shift amount.
 509 //            asr #32 encoded as imm5 == 0.
 510 def ShifterImmAsmOperand : AsmOperandClass {
 511   let Name = "ShifterImm";
 512   let ParserMethod = "parseShifterImm";
 513 }
 514 def shift_imm : Operand<i32> {
 515   let PrintMethod = "printShiftImmOperand";
 516   let ParserMatchClass = ShifterImmAsmOperand;
 517 }
 518
 519 // shifter_operand operands: so_reg_reg, so_reg_imm, and mod_imm.
 520 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 521 def so_reg_reg : Operand<i32>,  // reg reg imm
 522                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 523                                 [shl, srl, sra, rotr]> {
 524   let EncoderMethod = "getSORegRegOpValue";
 525   let PrintMethod = "printSORegRegOperand";
 526   let DecoderMethod = "DecodeSORegRegOperand";
 527   let ParserMatchClass = ShiftedRegAsmOperand;
 528   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 529 }
 530
 531 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 532 def so_reg_imm : Operand<i32>, // reg imm
 533                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 534                                 [shl, srl, sra, rotr]> {
 535   let EncoderMethod = "getSORegImmOpValue";
 536   let PrintMethod = "printSORegImmOperand";
 537   let DecoderMethod = "DecodeSORegImmOperand";
 538   let ParserMatchClass = ShiftedImmAsmOperand;
 539   let MIOperandInfo = (ops GPR, i32imm);
 540 }
 541
 542 // FIXME: Does this need to be distinct from so_reg?
 543 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 544                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 545                                   [shl,srl,sra,rotr]> {
 546   let EncoderMethod = "getSORegRegOpValue";
 547   let PrintMethod = "printSORegRegOperand";
 548   let DecoderMethod = "DecodeSORegRegOperand";
 549   let ParserMatchClass = ShiftedRegAsmOperand;
 550   let MIOperandInfo = (ops GPR, GPR, i32imm);
 551 }
 552
 553 // FIXME: Does this need to be distinct from so_reg?
 554 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 555                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 556                                   [shl,srl,sra,rotr]> {
 557   let EncoderMethod = "getSORegImmOpValue";
 558   let PrintMethod = "printSORegImmOperand";
 559   let DecoderMethod = "DecodeSORegImmOperand";
 560   let ParserMatchClass = ShiftedImmAsmOperand;
 561   let MIOperandInfo = (ops GPR, i32imm);
 562 }
 563
 564 // mod_imm: match a 32-bit immediate operand, which can be encoded into
 565 // a 12-bit immediate; an 8-bit integer and a 4-bit rotator (See ARMARM
 566 // - "Modified Immediate Constants"). Within the MC layer we keep this
 567 // immediate in its encoded form.
 568 def ModImmAsmOperand: AsmOperandClass {
 569   let Name = "ModImm";
 570   let ParserMethod = "parseModImm";
 571 }
 572 def mod_imm : Operand<i32>, ImmLeaf<i32, [{
 573     return ARM_AM::getSOImmVal(Imm) != -1;
 574   }]> {
 575   let EncoderMethod = "getModImmOpValue";
 576   let PrintMethod = "printModImmOperand";
 577   let ParserMatchClass = ModImmAsmOperand;
 578 }
 579
 580 // Note: the patterns mod_imm_not and mod_imm_neg do not require an encoder
 581 // method and such, as they are only used on aliases (Pat<> and InstAlias<>).
 582 // The actual parsing, encoding, decoding are handled by the destination
 583 // instructions, which use mod_imm.
 584
 585 def ModImmNotAsmOperand : AsmOperandClass { let Name = "ModImmNot"; }
 586 def mod_imm_not : Operand<i32>, PatLeaf<(imm), [{
 587     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 588   }], imm_not_XFORM> {
 589   let ParserMatchClass = ModImmNotAsmOperand;
 590 }
 591
 592 def ModImmNegAsmOperand : AsmOperandClass { let Name = "ModImmNeg"; }
 593 def mod_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 594     unsigned Value = -(unsigned)N->getZExtValue();
 595     return Value && ARM_AM::getSOImmVal(Value) != -1;
 596   }], imm_neg_XFORM> {
 597   let ParserMatchClass = ModImmNegAsmOperand;
 598 }
 599
 600 /// arm_i32imm - True for +V6T2, or when isSOImmTwoParVal()
 601 def arm_i32imm : PatLeaf<(imm), [{
 602   if (Subtarget->useMovt(*MF))
 603     return true;
 604   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 605 }]>;
 606
 607 /// imm0_1 predicate - Immediate in the range [0,1].
 608 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 609 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 610
 611 /// imm0_3 predicate - Immediate in the range [0,3].
 612 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 613 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 614
 615 /// imm0_7 predicate - Immediate in the range [0,7].
 616 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 617 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 618   return Imm >= 0 && Imm < 8;
 619 }]> {
 620   let ParserMatchClass = Imm0_7AsmOperand;
 621 }
 622
 623 /// imm8 predicate - Immediate is exactly 8.
 624 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 625 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 626   let ParserMatchClass = Imm8AsmOperand;
 627 }
 628
 629 /// imm16 predicate - Immediate is exactly 16.
 630 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 631 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 632   let ParserMatchClass = Imm16AsmOperand;
 633 }
 634
 635 /// imm32 predicate - Immediate is exactly 32.
 636 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 637 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 638   let ParserMatchClass = Imm32AsmOperand;
 639 }
 640
 641 def imm8_or_16 : ImmLeaf<i32, [{ return Imm == 8 || Imm == 16;}]>;
 642
 643 /// imm1_7 predicate - Immediate in the range [1,7].
 644 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 645 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 646   let ParserMatchClass = Imm1_7AsmOperand;
 647 }
 648
 649 /// imm1_15 predicate - Immediate in the range [1,15].
 650 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 651 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 652   let ParserMatchClass = Imm1_15AsmOperand;
 653 }
 654
 655 /// imm1_31 predicate - Immediate in the range [1,31].
 656 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 657 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 658   let ParserMatchClass = Imm1_31AsmOperand;
 659 }
 660
 661 /// imm0_15 predicate - Immediate in the range [0,15].
 662 def Imm0_15AsmOperand: ImmAsmOperand {
 663   let Name = "Imm0_15";
 664   let DiagnosticType = "ImmRange0_15";
 665 }
 666 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 667   return Imm >= 0 && Imm < 16;
 668 }]> {
 669   let ParserMatchClass = Imm0_15AsmOperand;
 670 }
 671
 672 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 673 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 674 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 675   return Imm >= 0 && Imm < 32;
 676 }]> {
 677   let ParserMatchClass = Imm0_31AsmOperand;
 678 }
 679
 680 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 681 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 682 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 683   return Imm >= 0 && Imm < 32;
 684 }]> {
 685   let ParserMatchClass = Imm0_32AsmOperand;
 686 }
 687
 688 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 689 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 690 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 691   return Imm >= 0 && Imm < 64;
 692 }]> {
 693   let ParserMatchClass = Imm0_63AsmOperand;
 694 }
 695
 696 /// imm0_239 predicate - Immediate in the range [0,239].
 697 def Imm0_239AsmOperand : ImmAsmOperand {
 698   let Name = "Imm0_239";
 699   let DiagnosticType = "ImmRange0_239";
 700 }
 701 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 702   let ParserMatchClass = Imm0_239AsmOperand;
 703 }
 704
 705 /// imm0_255 predicate - Immediate in the range [0,255].
 706 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 707 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 708   let ParserMatchClass = Imm0_255AsmOperand;
 709 }
 710
 711 /// imm0_65535 - An immediate is in the range [0.65535].
 712 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 713 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 714   return Imm >= 0 && Imm < 65536;
 715 }]> {
 716   let ParserMatchClass = Imm0_65535AsmOperand;
 717 }
 718
 719 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 720 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 721   return -Imm >= 0 && -Imm < 65536;
 722 }]>;
 723
 724 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 725 // a relocatable expression.
 726 //
 727 // FIXME: This really needs a Thumb version separate from the ARM version.
 728 // While the range is the same, and can thus use the same match class,
 729 // the encoding is different so it should have a different encoder method.
 730 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 731 def imm0_65535_expr : Operand<i32> {
 732   let EncoderMethod = "getHiLo16ImmOpValue";
 733   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 734 }
 735
 736 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 737 def imm256_65535_expr : Operand<i32> {
 738   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 739 }
 740
 741 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 742 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 743 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 744   return Imm >= 0 && Imm <= 0xffffff;
 745 }]> {
 746   let ParserMatchClass = Imm24bitAsmOperand;
 747 }
 748
 749
 750 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 751 /// e.g., 0xf000ffff
 752 def BitfieldAsmOperand : AsmOperandClass {
 753   let Name = "Bitfield";
 754   let ParserMethod = "parseBitfield";
 755 }
 756
 757 def bf_inv_mask_imm : Operand<i32>,
 758                       PatLeaf<(imm), [{
 759   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 760 }] > {
 761   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 762   let PrintMethod = "printBitfieldInvMaskImmOperand";
 763   let DecoderMethod = "DecodeBitfieldMaskOperand";
 764   let ParserMatchClass = BitfieldAsmOperand;
 765 }
 766
 767 def imm1_32_XFORM: SDNodeXForm<imm, [{
 768   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 769                                    MVT::i32);
 770 }]>;
 771 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 772 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 773    uint64_t Imm = N->getZExtValue();
 774    return Imm > 0 && Imm <= 32;
 775  }],
 776     imm1_32_XFORM> {
 777   let PrintMethod = "printImmPlusOneOperand";
 778   let ParserMatchClass = Imm1_32AsmOperand;
 779 }
 780
 781 def imm1_16_XFORM: SDNodeXForm<imm, [{
 782   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, SDLoc(N),
 783                                    MVT::i32);
 784 }]>;
 785 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 786 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 787     imm1_16_XFORM> {
 788   let PrintMethod = "printImmPlusOneOperand";
 789   let ParserMatchClass = Imm1_16AsmOperand;
 790 }
 791
 792 // Define ARM specific addressing modes.
 793 // addrmode_imm12 := reg +/- imm12
 794 //
 795 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 796 class AddrMode_Imm12 : MemOperand,
 797                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 798   // 12-bit immediate operand. Note that instructions using this encode
 799   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 800   // immediate values are as normal.
 801
 802   let EncoderMethod = "getAddrModeImm12OpValue";
 803   let DecoderMethod = "DecodeAddrModeImm12Operand";
 804   let ParserMatchClass = MemImm12OffsetAsmOperand;
 805   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 806 }
 807
 808 def addrmode_imm12 : AddrMode_Imm12 {
 809   let PrintMethod = "printAddrModeImm12Operand<false>";
 810 }
 811
 812 def addrmode_imm12_pre : AddrMode_Imm12 {
 813   let PrintMethod = "printAddrModeImm12Operand<true>";
 814 }
 815
 816 // ldst_so_reg := reg +/- reg shop imm
 817 //
 818 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 819 def ldst_so_reg : MemOperand,
 820                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 821   let EncoderMethod = "getLdStSORegOpValue";
 822   // FIXME: Simplify the printer
 823   let PrintMethod = "printAddrMode2Operand";
 824   let DecoderMethod = "DecodeSORegMemOperand";
 825   let ParserMatchClass = MemRegOffsetAsmOperand;
 826   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 827 }
 828
 829 // postidx_imm8 := +/- [0,255]
 830 //
 831 // 9 bit value:
 832 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 833 //  {7-0}     [0,255] imm8 value.
 834 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 835 def postidx_imm8 : MemOperand {
 836   let PrintMethod = "printPostIdxImm8Operand";
 837   let ParserMatchClass = PostIdxImm8AsmOperand;
 838   let MIOperandInfo = (ops i32imm);
 839 }
 840
 841 // postidx_imm8s4 := +/- [0,1020]
 842 //
 843 // 9 bit value:
 844 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 845 //  {7-0}     [0,255] imm8 value, scaled by 4.
 846 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 847 def postidx_imm8s4 : MemOperand {
 848   let PrintMethod = "printPostIdxImm8s4Operand";
 849   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 850   let MIOperandInfo = (ops i32imm);
 851 }
 852
 853
 854 // postidx_reg := +/- reg
 855 //
 856 def PostIdxRegAsmOperand : AsmOperandClass {
 857   let Name = "PostIdxReg";
 858   let ParserMethod = "parsePostIdxReg";
 859 }
 860 def postidx_reg : MemOperand {
 861   let EncoderMethod = "getPostIdxRegOpValue";
 862   let DecoderMethod = "DecodePostIdxReg";
 863   let PrintMethod = "printPostIdxRegOperand";
 864   let ParserMatchClass = PostIdxRegAsmOperand;
 865   let MIOperandInfo = (ops GPRnopc, i32imm);
 866 }
 867
 868
 869 // addrmode2 := reg +/- imm12
 870 //           := reg +/- reg shop imm
 871 //
 872 // FIXME: addrmode2 should be refactored the rest of the way to always
 873 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 874 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 875 def addrmode2 : MemOperand,
 876                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 877   let EncoderMethod = "getAddrMode2OpValue";
 878   let PrintMethod = "printAddrMode2Operand";
 879   let ParserMatchClass = AddrMode2AsmOperand;
 880   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 881 }
 882
 883 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 884   let Name = "PostIdxRegShifted";
 885   let ParserMethod = "parsePostIdxReg";
 886 }
 887 def am2offset_reg : MemOperand,
 888                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 889                 [], [SDNPWantRoot]> {
 890   let EncoderMethod = "getAddrMode2OffsetOpValue";
 891   let PrintMethod = "printAddrMode2OffsetOperand";
 892   // When using this for assembly, it's always as a post-index offset.
 893   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 894   let MIOperandInfo = (ops GPRnopc, i32imm);
 895 }
 896
 897 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 898 // the GPR is purely vestigal at this point.
 899 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 900 def am2offset_imm : MemOperand,
 901                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 902                 [], [SDNPWantRoot]> {
 903   let EncoderMethod = "getAddrMode2OffsetOpValue";
 904   let PrintMethod = "printAddrMode2OffsetOperand";
 905   let ParserMatchClass = AM2OffsetImmAsmOperand;
 906   let MIOperandInfo = (ops GPRnopc, i32imm);
 907 }
 908
 909
 910 // addrmode3 := reg +/- reg
 911 // addrmode3 := reg +/- imm8
 912 //
 913 // FIXME: split into imm vs. reg versions.
 914 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 915 class AddrMode3 : MemOperand,
 916                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 917   let EncoderMethod = "getAddrMode3OpValue";
 918   let ParserMatchClass = AddrMode3AsmOperand;
 919   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 920 }
 921
 922 def addrmode3 : AddrMode3
 923 {
 924   let PrintMethod = "printAddrMode3Operand<false>";
 925 }
 926
 927 def addrmode3_pre : AddrMode3
 928 {
 929   let PrintMethod = "printAddrMode3Operand<true>";
 930 }
 931
 932 // FIXME: split into imm vs. reg versions.
 933 // FIXME: parser method to handle +/- register.
 934 def AM3OffsetAsmOperand : AsmOperandClass {
 935   let Name = "AM3Offset";
 936   let ParserMethod = "parseAM3Offset";
 937 }
 938 def am3offset : MemOperand,
 939                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 940                                [], [SDNPWantRoot]> {
 941   let EncoderMethod = "getAddrMode3OffsetOpValue";
 942   let PrintMethod = "printAddrMode3OffsetOperand";
 943   let ParserMatchClass = AM3OffsetAsmOperand;
 944   let MIOperandInfo = (ops GPR, i32imm);
 945 }
 946
 947 // ldstm_mode := {ia, ib, da, db}
 948 //
 949 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 950   let EncoderMethod = "getLdStmModeOpValue";
 951   let PrintMethod = "printLdStmModeOperand";
 952 }
 953
 954 // addrmode5 := reg +/- imm8*4
 955 //
 956 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 957 class AddrMode5 : MemOperand,
 958                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 959   let EncoderMethod = "getAddrMode5OpValue";
 960   let DecoderMethod = "DecodeAddrMode5Operand";
 961   let ParserMatchClass = AddrMode5AsmOperand;
 962   let MIOperandInfo = (ops GPR:$base, i32imm);
 963 }
 964
 965 def addrmode5 : AddrMode5 {
 966    let PrintMethod = "printAddrMode5Operand<false>";
 967 }
 968
 969 def addrmode5_pre : AddrMode5 {
 970    let PrintMethod = "printAddrMode5Operand<true>";
 971 }
 972
 973 // addrmode6 := reg with optional alignment
 974 //
 975 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 976 def addrmode6 : MemOperand,
 977                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 978   let PrintMethod = "printAddrMode6Operand";
 979   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 980   let EncoderMethod = "getAddrMode6AddressOpValue";
 981   let DecoderMethod = "DecodeAddrMode6Operand";
 982   let ParserMatchClass = AddrMode6AsmOperand;
 983 }
 984
 985 def am6offset : MemOperand,
 986                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 987                                [], [SDNPWantRoot]> {
 988   let PrintMethod = "printAddrMode6OffsetOperand";
 989   let MIOperandInfo = (ops GPR);
 990   let EncoderMethod = "getAddrMode6OffsetOpValue";
 991   let DecoderMethod = "DecodeGPRRegisterClass";
 992 }
 993
 994 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 995 // (single element from one lane) for size 32.
 996 def addrmode6oneL32 : MemOperand,
 997                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 998   let PrintMethod = "printAddrMode6Operand";
 999   let MIOperandInfo = (ops GPR:$addr, i32imm);
1000   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
1001 }
1002
1003 // Base class for addrmode6 with specific alignment restrictions.
1004 class AddrMode6Align : MemOperand,
1005                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1006   let PrintMethod = "printAddrMode6Operand";
1007   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1008   let EncoderMethod = "getAddrMode6AddressOpValue";
1009   let DecoderMethod = "DecodeAddrMode6Operand";
1010 }
1011
1012 // Special version of addrmode6 to handle no allowed alignment encoding for
1013 // VLD/VST instructions and checking the alignment is not specified.
1014 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1015   let Name = "AlignedMemoryNone";
1016   let DiagnosticType = "AlignedMemoryRequiresNone";
1017 }
1018 def addrmode6alignNone : AddrMode6Align {
1019   // The alignment specifier can only be omitted.
1020   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1021 }
1022
1023 // Special version of addrmode6 to handle 16-bit alignment encoding for
1024 // VLD/VST instructions and checking the alignment value.
1025 def AddrMode6Align16AsmOperand : AsmOperandClass {
1026   let Name = "AlignedMemory16";
1027   let DiagnosticType = "AlignedMemoryRequires16";
1028 }
1029 def addrmode6align16 : AddrMode6Align {
1030   // The alignment specifier can only be 16 or omitted.
1031   let ParserMatchClass = AddrMode6Align16AsmOperand;
1032 }
1033
1034 // Special version of addrmode6 to handle 32-bit alignment encoding for
1035 // VLD/VST instructions and checking the alignment value.
1036 def AddrMode6Align32AsmOperand : AsmOperandClass {
1037   let Name = "AlignedMemory32";
1038   let DiagnosticType = "AlignedMemoryRequires32";
1039 }
1040 def addrmode6align32 : AddrMode6Align {
1041   // The alignment specifier can only be 32 or omitted.
1042   let ParserMatchClass = AddrMode6Align32AsmOperand;
1043 }
1044
1045 // Special version of addrmode6 to handle 64-bit alignment encoding for
1046 // VLD/VST instructions and checking the alignment value.
1047 def AddrMode6Align64AsmOperand : AsmOperandClass {
1048   let Name = "AlignedMemory64";
1049   let DiagnosticType = "AlignedMemoryRequires64";
1050 }
1051 def addrmode6align64 : AddrMode6Align {
1052   // The alignment specifier can only be 64 or omitted.
1053   let ParserMatchClass = AddrMode6Align64AsmOperand;
1054 }
1055
1056 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1057 // for VLD/VST instructions and checking the alignment value.
1058 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1059   let Name = "AlignedMemory64or128";
1060   let DiagnosticType = "AlignedMemoryRequires64or128";
1061 }
1062 def addrmode6align64or128 : AddrMode6Align {
1063   // The alignment specifier can only be 64, 128 or omitted.
1064   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1065 }
1066
1067 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1068 // encoding for VLD/VST instructions and checking the alignment value.
1069 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1070   let Name = "AlignedMemory64or128or256";
1071   let DiagnosticType = "AlignedMemoryRequires64or128or256";
1072 }
1073 def addrmode6align64or128or256 : AddrMode6Align {
1074   // The alignment specifier can only be 64, 128, 256 or omitted.
1075   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1076 }
1077
1078 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1079 // instructions, specifically VLD4-dup.
1080 def addrmode6dup : MemOperand,
1081                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1082   let PrintMethod = "printAddrMode6Operand";
1083   let MIOperandInfo = (ops GPR:$addr, i32imm);
1084   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1085   // FIXME: This is close, but not quite right. The alignment specifier is
1086   // different.
1087   let ParserMatchClass = AddrMode6AsmOperand;
1088 }
1089
1090 // Base class for addrmode6dup with specific alignment restrictions.
1091 class AddrMode6DupAlign : MemOperand,
1092                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1093   let PrintMethod = "printAddrMode6Operand";
1094   let MIOperandInfo = (ops GPR:$addr, i32imm);
1095   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1096 }
1097
1098 // Special version of addrmode6 to handle no allowed alignment encoding for
1099 // VLD-dup instruction and checking the alignment is not specified.
1100 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1101   let Name = "DupAlignedMemoryNone";
1102   let DiagnosticType = "DupAlignedMemoryRequiresNone";
1103 }
1104 def addrmode6dupalignNone : AddrMode6DupAlign {
1105   // The alignment specifier can only be omitted.
1106   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1107 }
1108
1109 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1110 // instruction and checking the alignment value.
1111 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1112   let Name = "DupAlignedMemory16";
1113   let DiagnosticType = "DupAlignedMemoryRequires16";
1114 }
1115 def addrmode6dupalign16 : AddrMode6DupAlign {
1116   // The alignment specifier can only be 16 or omitted.
1117   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1118 }
1119
1120 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1121 // instruction and checking the alignment value.
1122 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1123   let Name = "DupAlignedMemory32";
1124   let DiagnosticType = "DupAlignedMemoryRequires32";
1125 }
1126 def addrmode6dupalign32 : AddrMode6DupAlign {
1127   // The alignment specifier can only be 32 or omitted.
1128   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1129 }
1130
1131 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1132 // instructions and checking the alignment value.
1133 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1134   let Name = "DupAlignedMemory64";
1135   let DiagnosticType = "DupAlignedMemoryRequires64";
1136 }
1137 def addrmode6dupalign64 : AddrMode6DupAlign {
1138   // The alignment specifier can only be 64 or omitted.
1139   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1140 }
1141
1142 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1143 // for VLD instructions and checking the alignment value.
1144 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1145   let Name = "DupAlignedMemory64or128";
1146   let DiagnosticType = "DupAlignedMemoryRequires64or128";
1147 }
1148 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1149   // The alignment specifier can only be 64, 128 or omitted.
1150   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1151 }
1152
1153 // addrmodepc := pc + reg
1154 //
1155 def addrmodepc : MemOperand,
1156                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1157   let PrintMethod = "printAddrModePCOperand";
1158   let MIOperandInfo = (ops GPR, i32imm);
1159 }
1160
1161 // addr_offset_none := reg
1162 //
1163 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1164 def addr_offset_none : MemOperand,
1165                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1166   let PrintMethod = "printAddrMode7Operand";
1167   let DecoderMethod = "DecodeAddrMode7Operand";
1168   let ParserMatchClass = MemNoOffsetAsmOperand;
1169   let MIOperandInfo = (ops GPR:$base);
1170 }
1171
1172 def nohash_imm : Operand<i32> {
1173   let PrintMethod = "printNoHashImmediate";
1174 }
1175
1176 def CoprocNumAsmOperand : AsmOperandClass {
1177   let Name = "CoprocNum";
1178   let ParserMethod = "parseCoprocNumOperand";
1179 }
1180 def p_imm : Operand<i32> {
1181   let PrintMethod = "printPImmediate";
1182   let ParserMatchClass = CoprocNumAsmOperand;
1183   let DecoderMethod = "DecodeCoprocessor";
1184 }
1185
1186 def CoprocRegAsmOperand : AsmOperandClass {
1187   let Name = "CoprocReg";
1188   let ParserMethod = "parseCoprocRegOperand";
1189 }
1190 def c_imm : Operand<i32> {
1191   let PrintMethod = "printCImmediate";
1192   let ParserMatchClass = CoprocRegAsmOperand;
1193 }
1194 def CoprocOptionAsmOperand : AsmOperandClass {
1195   let Name = "CoprocOption";
1196   let ParserMethod = "parseCoprocOptionOperand";
1197 }
1198 def coproc_option_imm : Operand<i32> {
1199   let PrintMethod = "printCoprocOptionImm";
1200   let ParserMatchClass = CoprocOptionAsmOperand;
1201 }
1202
1203 //===----------------------------------------------------------------------===//
1204
1205 include "ARMInstrFormats.td"
1206
1207 //===----------------------------------------------------------------------===//
1208 // Multiclass helpers...
1209 //
1210
1211 /// AsI1_bin_irs - Defines a set of (op r, {mod_imm|r|so_reg}) patterns for a
1212 /// binop that produces a value.
1213 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1214 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1215                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1216                         PatFrag opnode, bit Commutable = 0> {
1217   // The register-immediate version is re-materializable. This is useful
1218   // in particular for taking the address of a local.
1219   let isReMaterializable = 1 in {
1220   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1221                iii, opc, "\t$Rd, $Rn, $imm",
1222                [(set GPR:$Rd, (opnode GPR:$Rn, mod_imm:$imm))]>,
1223            Sched<[WriteALU, ReadALU]> {
1224     bits<4> Rd;
1225     bits<4> Rn;
1226     bits<12> imm;
1227     let Inst{25} = 1;
1228     let Inst{19-16} = Rn;
1229     let Inst{15-12} = Rd;
1230     let Inst{11-0} = imm;
1231   }
1232   }
1233   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1234                iir, opc, "\t$Rd, $Rn, $Rm",
1235                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1236            Sched<[WriteALU, ReadALU, ReadALU]> {
1237     bits<4> Rd;
1238     bits<4> Rn;
1239     bits<4> Rm;
1240     let Inst{25} = 0;
1241     let isCommutable = Commutable;
1242     let Inst{19-16} = Rn;
1243     let Inst{15-12} = Rd;
1244     let Inst{11-4} = 0b00000000;
1245     let Inst{3-0} = Rm;
1246   }
1247
1248   def rsi : AsI1<opcod, (outs GPR:$Rd),
1249                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1250                iis, opc, "\t$Rd, $Rn, $shift",
1251                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1252             Sched<[WriteALUsi, ReadALU]> {
1253     bits<4> Rd;
1254     bits<4> Rn;
1255     bits<12> shift;
1256     let Inst{25} = 0;
1257     let Inst{19-16} = Rn;
1258     let Inst{15-12} = Rd;
1259     let Inst{11-5} = shift{11-5};
1260     let Inst{4} = 0;
1261     let Inst{3-0} = shift{3-0};
1262   }
1263
1264   def rsr : AsI1<opcod, (outs GPR:$Rd),
1265                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1266                iis, opc, "\t$Rd, $Rn, $shift",
1267                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1268             Sched<[WriteALUsr, ReadALUsr]> {
1269     bits<4> Rd;
1270     bits<4> Rn;
1271     bits<12> shift;
1272     let Inst{25} = 0;
1273     let Inst{19-16} = Rn;
1274     let Inst{15-12} = Rd;
1275     let Inst{11-8} = shift{11-8};
1276     let Inst{7} = 0;
1277     let Inst{6-5} = shift{6-5};
1278     let Inst{4} = 1;
1279     let Inst{3-0} = shift{3-0};
1280   }
1281 }
1282
1283 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1284 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1285 /// it is equivalent to the AsI1_bin_irs counterpart.
1286 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1287 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1288                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1289                         PatFrag opnode, bit Commutable = 0> {
1290   // The register-immediate version is re-materializable. This is useful
1291   // in particular for taking the address of a local.
1292   let isReMaterializable = 1 in {
1293   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm), DPFrm,
1294                iii, opc, "\t$Rd, $Rn, $imm",
1295                [(set GPR:$Rd, (opnode mod_imm:$imm, GPR:$Rn))]>,
1296            Sched<[WriteALU, ReadALU]> {
1297     bits<4> Rd;
1298     bits<4> Rn;
1299     bits<12> imm;
1300     let Inst{25} = 1;
1301     let Inst{19-16} = Rn;
1302     let Inst{15-12} = Rd;
1303     let Inst{11-0} = imm;
1304   }
1305   }
1306   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1307                iir, opc, "\t$Rd, $Rn, $Rm",
1308                [/* pattern left blank */]>,
1309            Sched<[WriteALU, ReadALU, ReadALU]> {
1310     bits<4> Rd;
1311     bits<4> Rn;
1312     bits<4> Rm;
1313     let Inst{11-4} = 0b00000000;
1314     let Inst{25} = 0;
1315     let Inst{3-0} = Rm;
1316     let Inst{15-12} = Rd;
1317     let Inst{19-16} = Rn;
1318   }
1319
1320   def rsi : AsI1<opcod, (outs GPR:$Rd),
1321                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1322                iis, opc, "\t$Rd, $Rn, $shift",
1323                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1324             Sched<[WriteALUsi, ReadALU]> {
1325     bits<4> Rd;
1326     bits<4> Rn;
1327     bits<12> shift;
1328     let Inst{25} = 0;
1329     let Inst{19-16} = Rn;
1330     let Inst{15-12} = Rd;
1331     let Inst{11-5} = shift{11-5};
1332     let Inst{4} = 0;
1333     let Inst{3-0} = shift{3-0};
1334   }
1335
1336   def rsr : AsI1<opcod, (outs GPR:$Rd),
1337                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1338                iis, opc, "\t$Rd, $Rn, $shift",
1339                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1340             Sched<[WriteALUsr, ReadALUsr]> {
1341     bits<4> Rd;
1342     bits<4> Rn;
1343     bits<12> shift;
1344     let Inst{25} = 0;
1345     let Inst{19-16} = Rn;
1346     let Inst{15-12} = Rd;
1347     let Inst{11-8} = shift{11-8};
1348     let Inst{7} = 0;
1349     let Inst{6-5} = shift{6-5};
1350     let Inst{4} = 1;
1351     let Inst{3-0} = shift{3-0};
1352   }
1353 }
1354
1355 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1356 ///
1357 /// These opcodes will be converted to the real non-S opcodes by
1358 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1359 let hasPostISelHook = 1, Defs = [CPSR] in {
1360 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1361                           InstrItinClass iis, PatFrag opnode,
1362                           bit Commutable = 0> {
1363   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1364                          4, iii,
1365                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm))]>,
1366                          Sched<[WriteALU, ReadALU]>;
1367
1368   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1369                          4, iir,
1370                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1371                          Sched<[WriteALU, ReadALU, ReadALU]> {
1372     let isCommutable = Commutable;
1373   }
1374   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1375                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1376                           4, iis,
1377                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1378                                                 so_reg_imm:$shift))]>,
1379                           Sched<[WriteALUsi, ReadALU]>;
1380
1381   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1382                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1383                           4, iis,
1384                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1385                                                 so_reg_reg:$shift))]>,
1386                           Sched<[WriteALUSsr, ReadALUsr]>;
1387 }
1388 }
1389
1390 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1391 /// operands are reversed.
1392 let hasPostISelHook = 1, Defs = [CPSR] in {
1393 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1394                           InstrItinClass iis, PatFrag opnode,
1395                           bit Commutable = 0> {
1396   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm, pred:$p),
1397                          4, iii,
1398                          [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn))]>,
1399            Sched<[WriteALU, ReadALU]>;
1400
1401   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1402                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1403                           4, iis,
1404                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1405                                              GPR:$Rn))]>,
1406             Sched<[WriteALUsi, ReadALU]>;
1407
1408   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1409                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1410                           4, iis,
1411                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1412                                              GPR:$Rn))]>,
1413             Sched<[WriteALUSsr, ReadALUsr]>;
1414 }
1415 }
1416
1417 /// AI1_cmp_irs - Defines a set of (op r, {mod_imm|r|so_reg}) cmp / test
1418 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1419 /// a explicit result, only implicitly set CPSR.
1420 let isCompare = 1, Defs = [CPSR] in {
1421 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1422                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1423                        PatFrag opnode, bit Commutable = 0,
1424                        string rrDecoderMethod = ""> {
1425   def ri : AI1<opcod, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, iii,
1426                opc, "\t$Rn, $imm",
1427                [(opnode GPR:$Rn, mod_imm:$imm)]>,
1428            Sched<[WriteCMP, ReadALU]> {
1429     bits<4> Rn;
1430     bits<12> imm;
1431     let Inst{25} = 1;
1432     let Inst{20} = 1;
1433     let Inst{19-16} = Rn;
1434     let Inst{15-12} = 0b0000;
1435     let Inst{11-0} = imm;
1436
1437     let Unpredictable{15-12} = 0b1111;
1438   }
1439   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1440                opc, "\t$Rn, $Rm",
1441                [(opnode GPR:$Rn, GPR:$Rm)]>,
1442            Sched<[WriteCMP, ReadALU, ReadALU]> {
1443     bits<4> Rn;
1444     bits<4> Rm;
1445     let isCommutable = Commutable;
1446     let Inst{25} = 0;
1447     let Inst{20} = 1;
1448     let Inst{19-16} = Rn;
1449     let Inst{15-12} = 0b0000;
1450     let Inst{11-4} = 0b00000000;
1451     let Inst{3-0} = Rm;
1452     let DecoderMethod = rrDecoderMethod;
1453
1454     let Unpredictable{15-12} = 0b1111;
1455   }
1456   def rsi : AI1<opcod, (outs),
1457                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1458                opc, "\t$Rn, $shift",
1459                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1460             Sched<[WriteCMPsi, ReadALU]> {
1461     bits<4> Rn;
1462     bits<12> shift;
1463     let Inst{25} = 0;
1464     let Inst{20} = 1;
1465     let Inst{19-16} = Rn;
1466     let Inst{15-12} = 0b0000;
1467     let Inst{11-5} = shift{11-5};
1468     let Inst{4} = 0;
1469     let Inst{3-0} = shift{3-0};
1470
1471     let Unpredictable{15-12} = 0b1111;
1472   }
1473   def rsr : AI1<opcod, (outs),
1474                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1475                opc, "\t$Rn, $shift",
1476                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1477             Sched<[WriteCMPsr, ReadALU]> {
1478     bits<4> Rn;
1479     bits<12> shift;
1480     let Inst{25} = 0;
1481     let Inst{20} = 1;
1482     let Inst{19-16} = Rn;
1483     let Inst{15-12} = 0b0000;
1484     let Inst{11-8} = shift{11-8};
1485     let Inst{7} = 0;
1486     let Inst{6-5} = shift{6-5};
1487     let Inst{4} = 1;
1488     let Inst{3-0} = shift{3-0};
1489
1490     let Unpredictable{15-12} = 0b1111;
1491   }
1492
1493 }
1494 }
1495
1496 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1497 /// register and one whose operand is a register rotated by 8/16/24.
1498 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1499 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1500   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1501           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1502           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1503        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1504   bits<4> Rd;
1505   bits<4> Rm;
1506   bits<2> rot;
1507   let Inst{19-16} = 0b1111;
1508   let Inst{15-12} = Rd;
1509   let Inst{11-10} = rot;
1510   let Inst{3-0}   = Rm;
1511 }
1512
1513 class AI_ext_rrot_np<bits<8> opcod, string opc>
1514   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1515           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1516        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1517   bits<2> rot;
1518   let Inst{19-16} = 0b1111;
1519   let Inst{11-10} = rot;
1520  }
1521
1522 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1523 /// register and one whose operand is a register rotated by 8/16/24.
1524 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1525   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1526           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1527           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1528                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1529         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1530   bits<4> Rd;
1531   bits<4> Rm;
1532   bits<4> Rn;
1533   bits<2> rot;
1534   let Inst{19-16} = Rn;
1535   let Inst{15-12} = Rd;
1536   let Inst{11-10} = rot;
1537   let Inst{9-4}   = 0b000111;
1538   let Inst{3-0}   = Rm;
1539 }
1540
1541 class AI_exta_rrot_np<bits<8> opcod, string opc>
1542   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1543           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1544        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1545   bits<4> Rn;
1546   bits<2> rot;
1547   let Inst{19-16} = Rn;
1548   let Inst{11-10} = rot;
1549 }
1550
1551 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1552 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1553 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1554                              bit Commutable = 0> {
1555   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1556   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1557                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1558                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, mod_imm:$imm, CPSR))]>,
1559                Requires<[IsARM]>,
1560            Sched<[WriteALU, ReadALU]> {
1561     bits<4> Rd;
1562     bits<4> Rn;
1563     bits<12> imm;
1564     let Inst{25} = 1;
1565     let Inst{15-12} = Rd;
1566     let Inst{19-16} = Rn;
1567     let Inst{11-0} = imm;
1568   }
1569   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1570                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1571                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1572                Requires<[IsARM]>,
1573            Sched<[WriteALU, ReadALU, ReadALU]> {
1574     bits<4> Rd;
1575     bits<4> Rn;
1576     bits<4> Rm;
1577     let Inst{11-4} = 0b00000000;
1578     let Inst{25} = 0;
1579     let isCommutable = Commutable;
1580     let Inst{3-0} = Rm;
1581     let Inst{15-12} = Rd;
1582     let Inst{19-16} = Rn;
1583   }
1584   def rsi : AsI1<opcod, (outs GPR:$Rd),
1585                 (ins GPR:$Rn, so_reg_imm:$shift),
1586                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1587               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1588                Requires<[IsARM]>,
1589             Sched<[WriteALUsi, ReadALU]> {
1590     bits<4> Rd;
1591     bits<4> Rn;
1592     bits<12> shift;
1593     let Inst{25} = 0;
1594     let Inst{19-16} = Rn;
1595     let Inst{15-12} = Rd;
1596     let Inst{11-5} = shift{11-5};
1597     let Inst{4} = 0;
1598     let Inst{3-0} = shift{3-0};
1599   }
1600   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1601                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1602                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1603               [(set GPRnopc:$Rd, CPSR,
1604                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1605                Requires<[IsARM]>,
1606             Sched<[WriteALUsr, ReadALUsr]> {
1607     bits<4> Rd;
1608     bits<4> Rn;
1609     bits<12> shift;
1610     let Inst{25} = 0;
1611     let Inst{19-16} = Rn;
1612     let Inst{15-12} = Rd;
1613     let Inst{11-8} = shift{11-8};
1614     let Inst{7} = 0;
1615     let Inst{6-5} = shift{6-5};
1616     let Inst{4} = 1;
1617     let Inst{3-0} = shift{3-0};
1618   }
1619   }
1620 }
1621
1622 /// AI1_rsc_irs - Define instructions and patterns for rsc
1623 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1624 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1625   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1626   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, mod_imm:$imm),
1627                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1628                [(set GPR:$Rd, CPSR, (opnode mod_imm:$imm, GPR:$Rn, CPSR))]>,
1629                Requires<[IsARM]>,
1630            Sched<[WriteALU, ReadALU]> {
1631     bits<4> Rd;
1632     bits<4> Rn;
1633     bits<12> imm;
1634     let Inst{25} = 1;
1635     let Inst{15-12} = Rd;
1636     let Inst{19-16} = Rn;
1637     let Inst{11-0} = imm;
1638   }
1639   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1640                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1641                [/* pattern left blank */]>,
1642            Sched<[WriteALU, ReadALU, ReadALU]> {
1643     bits<4> Rd;
1644     bits<4> Rn;
1645     bits<4> Rm;
1646     let Inst{11-4} = 0b00000000;
1647     let Inst{25} = 0;
1648     let Inst{3-0} = Rm;
1649     let Inst{15-12} = Rd;
1650     let Inst{19-16} = Rn;
1651   }
1652   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1653                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1654               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1655                Requires<[IsARM]>,
1656             Sched<[WriteALUsi, ReadALU]> {
1657     bits<4> Rd;
1658     bits<4> Rn;
1659     bits<12> shift;
1660     let Inst{25} = 0;
1661     let Inst{19-16} = Rn;
1662     let Inst{15-12} = Rd;
1663     let Inst{11-5} = shift{11-5};
1664     let Inst{4} = 0;
1665     let Inst{3-0} = shift{3-0};
1666   }
1667   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1668                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1669               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1670                Requires<[IsARM]>,
1671             Sched<[WriteALUsr, ReadALUsr]> {
1672     bits<4> Rd;
1673     bits<4> Rn;
1674     bits<12> shift;
1675     let Inst{25} = 0;
1676     let Inst{19-16} = Rn;
1677     let Inst{15-12} = Rd;
1678     let Inst{11-8} = shift{11-8};
1679     let Inst{7} = 0;
1680     let Inst{6-5} = shift{6-5};
1681     let Inst{4} = 1;
1682     let Inst{3-0} = shift{3-0};
1683   }
1684   }
1685 }
1686
1687 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1688 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1689            InstrItinClass iir, PatFrag opnode> {
1690   // Note: We use the complex addrmode_imm12 rather than just an input
1691   // GPR and a constrained immediate so that we can use this to match
1692   // frame index references and avoid matching constant pool references.
1693   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1694                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1695                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1696     bits<4>  Rt;
1697     bits<17> addr;
1698     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1699     let Inst{19-16} = addr{16-13};  // Rn
1700     let Inst{15-12} = Rt;
1701     let Inst{11-0}  = addr{11-0};   // imm12
1702   }
1703   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1704                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1705                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1706     bits<4>  Rt;
1707     bits<17> shift;
1708     let shift{4}    = 0;            // Inst{4} = 0
1709     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1710     let Inst{19-16} = shift{16-13}; // Rn
1711     let Inst{15-12} = Rt;
1712     let Inst{11-0}  = shift{11-0};
1713   }
1714 }
1715 }
1716
1717 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1718 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1719            InstrItinClass iir, PatFrag opnode> {
1720   // Note: We use the complex addrmode_imm12 rather than just an input
1721   // GPR and a constrained immediate so that we can use this to match
1722   // frame index references and avoid matching constant pool references.
1723   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1724                    (ins addrmode_imm12:$addr),
1725                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1726                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1727     bits<4>  Rt;
1728     bits<17> addr;
1729     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1730     let Inst{19-16} = addr{16-13};  // Rn
1731     let Inst{15-12} = Rt;
1732     let Inst{11-0}  = addr{11-0};   // imm12
1733   }
1734   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1735                    (ins ldst_so_reg:$shift),
1736                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1737                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1738     bits<4>  Rt;
1739     bits<17> shift;
1740     let shift{4}    = 0;            // Inst{4} = 0
1741     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1742     let Inst{19-16} = shift{16-13}; // Rn
1743     let Inst{15-12} = Rt;
1744     let Inst{11-0}  = shift{11-0};
1745   }
1746 }
1747 }
1748
1749
1750 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1751            InstrItinClass iir, PatFrag opnode> {
1752   // Note: We use the complex addrmode_imm12 rather than just an input
1753   // GPR and a constrained immediate so that we can use this to match
1754   // frame index references and avoid matching constant pool references.
1755   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1756                    (ins GPR:$Rt, addrmode_imm12:$addr),
1757                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1758                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1759     bits<4> Rt;
1760     bits<17> addr;
1761     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1762     let Inst{19-16} = addr{16-13};  // Rn
1763     let Inst{15-12} = Rt;
1764     let Inst{11-0}  = addr{11-0};   // imm12
1765   }
1766   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1767                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1768                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1769     bits<4> Rt;
1770     bits<17> shift;
1771     let shift{4}    = 0;            // Inst{4} = 0
1772     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1773     let Inst{19-16} = shift{16-13}; // Rn
1774     let Inst{15-12} = Rt;
1775     let Inst{11-0}  = shift{11-0};
1776   }
1777 }
1778
1779 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1780            InstrItinClass iir, PatFrag opnode> {
1781   // Note: We use the complex addrmode_imm12 rather than just an input
1782   // GPR and a constrained immediate so that we can use this to match
1783   // frame index references and avoid matching constant pool references.
1784   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1785                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1786                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1787                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1788     bits<4> Rt;
1789     bits<17> addr;
1790     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1791     let Inst{19-16} = addr{16-13};  // Rn
1792     let Inst{15-12} = Rt;
1793     let Inst{11-0}  = addr{11-0};   // imm12
1794   }
1795   def rs : AI2ldst<0b011, 0, isByte, (outs),
1796                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1797                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1798                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1799     bits<4> Rt;
1800     bits<17> shift;
1801     let shift{4}    = 0;            // Inst{4} = 0
1802     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1803     let Inst{19-16} = shift{16-13}; // Rn
1804     let Inst{15-12} = Rt;
1805     let Inst{11-0}  = shift{11-0};
1806   }
1807 }
1808
1809
1810 //===----------------------------------------------------------------------===//
1811 // Instructions
1812 //===----------------------------------------------------------------------===//
1813
1814 //===----------------------------------------------------------------------===//
1815 //  Miscellaneous Instructions.
1816 //
1817
1818 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1819 /// the function.  The first operand is the ID# for this instruction, the second
1820 /// is the index into the MachineConstantPool that this is, the third is the
1821 /// size in bytes of this constant pool entry.
1822 let hasSideEffects = 0, isNotDuplicable = 1 in
1823 def CONSTPOOL_ENTRY :
1824 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1825                     i32imm:$size), NoItinerary, []>;
1826
1827 /// A jumptable consisting of direct 32-bit addresses of the destination basic
1828 /// blocks (either absolute, or relative to the start of the jump-table in PIC
1829 /// mode). Used mostly in ARM and Thumb-1 modes.
1830 def JUMPTABLE_ADDRS :
1831 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1832                         i32imm:$size), NoItinerary, []>;
1833
1834 /// A jumptable consisting of 32-bit jump instructions. Used for Thumb-2 tables
1835 /// that cannot be optimised to use TBB or TBH.
1836 def JUMPTABLE_INSTS :
1837 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1838                         i32imm:$size), NoItinerary, []>;
1839
1840 /// A jumptable consisting of 8-bit unsigned integers representing offsets from
1841 /// a TBB instruction.
1842 def JUMPTABLE_TBB :
1843 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1844                         i32imm:$size), NoItinerary, []>;
1845
1846 /// A jumptable consisting of 16-bit unsigned integers representing offsets from
1847 /// a TBH instruction.
1848 def JUMPTABLE_TBH :
1849 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1850                         i32imm:$size), NoItinerary, []>;
1851
1852
1853 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1854 // from removing one half of the matched pairs. That breaks PEI, which assumes
1855 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1856 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1857 def ADJCALLSTACKUP :
1858 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1859            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1860
1861 def ADJCALLSTACKDOWN :
1862 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1863            [(ARMcallseq_start timm:$amt)]>;
1864 }
1865
1866 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1867               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
1868            Requires<[IsARM, HasV6]> {
1869   bits<8> imm;
1870   let Inst{27-8} = 0b00110010000011110000;
1871   let Inst{7-0} = imm;
1872 }
1873
1874 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6K]>;
1875 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6K]>;
1876 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6K]>;
1877 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6K]>;
1878 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6K]>;
1879 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1880
1881 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1882              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1883   bits<4> Rd;
1884   bits<4> Rn;
1885   bits<4> Rm;
1886   let Inst{3-0} = Rm;
1887   let Inst{15-12} = Rd;
1888   let Inst{19-16} = Rn;
1889   let Inst{27-20} = 0b01101000;
1890   let Inst{7-4} = 0b1011;
1891   let Inst{11-8} = 0b1111;
1892   let Unpredictable{11-8} = 0b1111;
1893 }
1894
1895 // The 16-bit operand $val can be used by a debugger to store more information
1896 // about the breakpoint.
1897 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1898                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1899   bits<16> val;
1900   let Inst{3-0} = val{3-0};
1901   let Inst{19-8} = val{15-4};
1902   let Inst{27-20} = 0b00010010;
1903   let Inst{31-28} = 0xe; // AL
1904   let Inst{7-4} = 0b0111;
1905 }
1906 // default immediate for breakpoint mnemonic
1907 def : InstAlias<"bkpt", (BKPT 0)>, Requires<[IsARM]>;
1908
1909 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1910                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1911   bits<16> val;
1912   let Inst{3-0} = val{3-0};
1913   let Inst{19-8} = val{15-4};
1914   let Inst{27-20} = 0b00010000;
1915   let Inst{31-28} = 0xe; // AL
1916   let Inst{7-4} = 0b0111;
1917 }
1918
1919 // Change Processor State
1920 // FIXME: We should use InstAlias to handle the optional operands.
1921 class CPS<dag iops, string asm_ops>
1922   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1923         []>, Requires<[IsARM]> {
1924   bits<2> imod;
1925   bits<3> iflags;
1926   bits<5> mode;
1927   bit M;
1928
1929   let Inst{31-28} = 0b1111;
1930   let Inst{27-20} = 0b00010000;
1931   let Inst{19-18} = imod;
1932   let Inst{17}    = M; // Enabled if mode is set;
1933   let Inst{16-9}  = 0b00000000;
1934   let Inst{8-6}   = iflags;
1935   let Inst{5}     = 0;
1936   let Inst{4-0}   = mode;
1937 }
1938
1939 let DecoderMethod = "DecodeCPSInstruction" in {
1940 let M = 1 in
1941   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1942                   "$imod\t$iflags, $mode">;
1943 let mode = 0, M = 0 in
1944   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1945
1946 let imod = 0, iflags = 0, M = 1 in
1947   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1948 }
1949
1950 // Preload signals the memory system of possible future data/instruction access.
1951 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1952
1953   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
1954                 IIC_Preload, !strconcat(opc, "\t$addr"),
1955                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1956                 Sched<[WritePreLd]> {
1957     bits<4> Rt;
1958     bits<17> addr;
1959     let Inst{31-26} = 0b111101;
1960     let Inst{25} = 0; // 0 for immediate form
1961     let Inst{24} = data;
1962     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1963     let Inst{22} = read;
1964     let Inst{21-20} = 0b01;
1965     let Inst{19-16} = addr{16-13};  // Rn
1966     let Inst{15-12} = 0b1111;
1967     let Inst{11-0}  = addr{11-0};   // imm12
1968   }
1969
1970   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1971                !strconcat(opc, "\t$shift"),
1972                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1973                Sched<[WritePreLd]> {
1974     bits<17> shift;
1975     let Inst{31-26} = 0b111101;
1976     let Inst{25} = 1; // 1 for register form
1977     let Inst{24} = data;
1978     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1979     let Inst{22} = read;
1980     let Inst{21-20} = 0b01;
1981     let Inst{19-16} = shift{16-13}; // Rn
1982     let Inst{15-12} = 0b1111;
1983     let Inst{11-0}  = shift{11-0};
1984     let Inst{4} = 0;
1985   }
1986 }
1987
1988 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1989 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1990 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1991
1992 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1993                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1994   bits<1> end;
1995   let Inst{31-10} = 0b1111000100000001000000;
1996   let Inst{9} = end;
1997   let Inst{8-0} = 0;
1998 }
1999
2000 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
2001              [(int_arm_dbg imm0_15:$opt)]>, Requires<[IsARM, HasV7]> {
2002   bits<4> opt;
2003   let Inst{27-4} = 0b001100100000111100001111;
2004   let Inst{3-0} = opt;
2005 }
2006
2007 // A8.8.247  UDF - Undefined (Encoding A1)
2008 def UDF : AInoP<(outs), (ins imm0_65535:$imm16), MiscFrm, NoItinerary,
2009                 "udf", "\t$imm16", [(int_arm_undefined imm0_65535:$imm16)]> {
2010   bits<16> imm16;
2011   let Inst{31-28} = 0b1110; // AL
2012   let Inst{27-25} = 0b011;
2013   let Inst{24-20} = 0b11111;
2014   let Inst{19-8} = imm16{15-4};
2015   let Inst{7-4} = 0b1111;
2016   let Inst{3-0} = imm16{3-0};
2017 }
2018
2019 /*
2020  * A5.4 Permanently UNDEFINED instructions.
2021  *
2022  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
2023  * Other UDF encodings generate SIGILL.
2024  *
2025  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
2026  * Encoding A1:
2027  *  1110 0111 1111 iiii iiii iiii 1111 iiii
2028  * Encoding T1:
2029  *  1101 1110 iiii iiii
2030  * It uses the following encoding:
2031  *  1110 0111 1111 1110 1101 1110 1111 0000
2032  *  - In ARM: UDF #60896;
2033  *  - In Thumb: UDF #254 followed by a branch-to-self.
2034  */
2035 let isBarrier = 1, isTerminator = 1 in
2036 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
2037                "trap", [(trap)]>,
2038            Requires<[IsARM,UseNaClTrap]> {
2039   let Inst = 0xe7fedef0;
2040 }
2041 let isBarrier = 1, isTerminator = 1 in
2042 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
2043                "trap", [(trap)]>,
2044            Requires<[IsARM,DontUseNaClTrap]> {
2045   let Inst = 0xe7ffdefe;
2046 }
2047
2048 // Address computation and loads and stores in PIC mode.
2049 let isNotDuplicable = 1 in {
2050 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2051                             4, IIC_iALUr,
2052                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2053                             Sched<[WriteALU, ReadALU]>;
2054
2055 let AddedComplexity = 10 in {
2056 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2057                             4, IIC_iLoad_r,
2058                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2059
2060 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2061                             4, IIC_iLoad_bh_r,
2062                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2063
2064 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2065                             4, IIC_iLoad_bh_r,
2066                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2067
2068 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2069                             4, IIC_iLoad_bh_r,
2070                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2071
2072 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2073                             4, IIC_iLoad_bh_r,
2074                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2075 }
2076 let AddedComplexity = 10 in {
2077 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2078       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2079
2080 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2081       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2082                                                    addrmodepc:$addr)]>;
2083
2084 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2085       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2086 }
2087 } // isNotDuplicable = 1
2088
2089
2090 // LEApcrel - Load a pc-relative address into a register without offending the
2091 // assembler.
2092 let hasSideEffects = 0, isReMaterializable = 1 in
2093 // The 'adr' mnemonic encodes differently if the label is before or after
2094 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2095 // know until then which form of the instruction will be used.
2096 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2097                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2098                  Sched<[WriteALU, ReadALU]> {
2099   bits<4> Rd;
2100   bits<14> label;
2101   let Inst{27-25} = 0b001;
2102   let Inst{24} = 0;
2103   let Inst{23-22} = label{13-12};
2104   let Inst{21} = 0;
2105   let Inst{20} = 0;
2106   let Inst{19-16} = 0b1111;
2107   let Inst{15-12} = Rd;
2108   let Inst{11-0} = label{11-0};
2109 }
2110
2111 let hasSideEffects = 1 in {
2112 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2113                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2114
2115 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2116                       (ins i32imm:$label, pred:$p),
2117                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2118 }
2119
2120 //===----------------------------------------------------------------------===//
2121 //  Control Flow Instructions.
2122 //
2123
2124 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2125   // ARMV4T and above
2126   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2127                   "bx", "\tlr", [(ARMretflag)]>,
2128                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2129     let Inst{27-0}  = 0b0001001011111111111100011110;
2130   }
2131
2132   // ARMV4 only
2133   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2134                   "mov", "\tpc, lr", [(ARMretflag)]>,
2135                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2136     let Inst{27-0} = 0b0001101000001111000000001110;
2137   }
2138
2139   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2140   // the user-space one).
2141   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2142                                  4, IIC_Br,
2143                                  [(ARMintretflag imm:$offset)]>;
2144 }
2145
2146 // Indirect branches
2147 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2148   // ARMV4T and above
2149   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2150                   [(brind GPR:$dst)]>,
2151               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2152     bits<4> dst;
2153     let Inst{31-4} = 0b1110000100101111111111110001;
2154     let Inst{3-0}  = dst;
2155   }
2156
2157   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2158                   "bx", "\t$dst", [/* pattern left blank */]>,
2159               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2160     bits<4> dst;
2161     let Inst{27-4} = 0b000100101111111111110001;
2162     let Inst{3-0}  = dst;
2163   }
2164 }
2165
2166 // SP is marked as a use to prevent stack-pointer assignments that appear
2167 // immediately before calls from potentially appearing dead.
2168 let isCall = 1,
2169   // FIXME:  Do we really need a non-predicated version? If so, it should
2170   // at least be a pseudo instruction expanding to the predicated version
2171   // at MC lowering time.
2172   Defs = [LR], Uses = [SP] in {
2173   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
2174                 IIC_Br, "bl\t$func",
2175                 [(ARMcall tglobaladdr:$func)]>,
2176             Requires<[IsARM]>, Sched<[WriteBrL]> {
2177     let Inst{31-28} = 0b1110;
2178     bits<24> func;
2179     let Inst{23-0} = func;
2180     let DecoderMethod = "DecodeBranchImmInstruction";
2181   }
2182
2183   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
2184                    IIC_Br, "bl", "\t$func",
2185                    [(ARMcall_pred tglobaladdr:$func)]>,
2186                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2187     bits<24> func;
2188     let Inst{23-0} = func;
2189     let DecoderMethod = "DecodeBranchImmInstruction";
2190   }
2191
2192   // ARMv5T and above
2193   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2194                 IIC_Br, "blx\t$func",
2195                 [(ARMcall GPR:$func)]>,
2196             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2197     bits<4> func;
2198     let Inst{31-4} = 0b1110000100101111111111110011;
2199     let Inst{3-0}  = func;
2200   }
2201
2202   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2203                     IIC_Br, "blx", "\t$func",
2204                     [(ARMcall_pred GPR:$func)]>,
2205                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2206     bits<4> func;
2207     let Inst{27-4} = 0b000100101111111111110011;
2208     let Inst{3-0}  = func;
2209   }
2210
2211   // ARMv4T
2212   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2213   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2214                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2215                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2216
2217   // ARMv4
2218   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2219                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2220                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2221
2222   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2223   // return stack predictor.
2224   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2225                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2226                       Requires<[IsARM]>, Sched<[WriteBr]>;
2227 }
2228
2229 let isBranch = 1, isTerminator = 1 in {
2230   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2231   // a two-value operand where a dag node expects two operands. :(
2232   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2233                IIC_Br, "b", "\t$target",
2234                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2235                Sched<[WriteBr]>  {
2236     bits<24> target;
2237     let Inst{23-0} = target;
2238     let DecoderMethod = "DecodeBranchImmInstruction";
2239   }
2240
2241   let isBarrier = 1 in {
2242     // B is "predicable" since it's just a Bcc with an 'always' condition.
2243     let isPredicable = 1 in
2244     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2245     // should be sufficient.
2246     // FIXME: Is B really a Barrier? That doesn't seem right.
2247     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2248                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2249                 Sched<[WriteBr]>;
2250
2251     let Size = 4, isNotDuplicable = 1, isIndirectBranch = 1 in {
2252     def BR_JTr : ARMPseudoInst<(outs),
2253                       (ins GPR:$target, i32imm:$jt),
2254                       0, IIC_Br,
2255                       [(ARMbrjt GPR:$target, tjumptable:$jt)]>,
2256                       Sched<[WriteBr]>;
2257     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2258     // into i12 and rs suffixed versions.
2259     def BR_JTm : ARMPseudoInst<(outs),
2260                      (ins addrmode2:$target, i32imm:$jt),
2261                      0, IIC_Br,
2262                      [(ARMbrjt (i32 (load addrmode2:$target)),
2263                                tjumptable:$jt)]>, Sched<[WriteBrTbl]>;
2264     def BR_JTadd : ARMPseudoInst<(outs),
2265                    (ins GPR:$target, GPR:$idx, i32imm:$jt),
2266                    0, IIC_Br,
2267                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt)]>,
2268                    Sched<[WriteBrTbl]>;
2269     } // isNotDuplicable = 1, isIndirectBranch = 1
2270   } // isBarrier = 1
2271
2272 }
2273
2274 // BLX (immediate)
2275 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2276                "blx\t$target", []>,
2277            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2278   let Inst{31-25} = 0b1111101;
2279   bits<25> target;
2280   let Inst{23-0} = target{24-1};
2281   let Inst{24} = target{0};
2282   let isCall = 1;
2283 }
2284
2285 // Branch and Exchange Jazelle
2286 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2287               [/* pattern left blank */]>, Sched<[WriteBr]> {
2288   bits<4> func;
2289   let Inst{23-20} = 0b0010;
2290   let Inst{19-8} = 0xfff;
2291   let Inst{7-4} = 0b0010;
2292   let Inst{3-0} = func;
2293   let isBranch = 1;
2294 }
2295
2296 // Tail calls.
2297
2298 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2299   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2300                    Sched<[WriteBr]>;
2301
2302   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2303                    Sched<[WriteBr]>;
2304
2305   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2306                                  4, IIC_Br, [],
2307                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2308                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2309
2310   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2311                                  4, IIC_Br, [],
2312                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2313                                  Requires<[IsARM]>;
2314 }
2315
2316 // Secure Monitor Call is a system instruction.
2317 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2318               []>, Requires<[IsARM, HasTrustZone]> {
2319   bits<4> opt;
2320   let Inst{23-4} = 0b01100000000000000111;
2321   let Inst{3-0} = opt;
2322 }
2323
2324 // Supervisor Call (Software Interrupt)
2325 let isCall = 1, Uses = [SP] in {
2326 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2327           Sched<[WriteBr]> {
2328   bits<24> svc;
2329   let Inst{23-0} = svc;
2330 }
2331 }
2332
2333 // Store Return State
2334 class SRSI<bit wb, string asm>
2335   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2336        NoItinerary, asm, "", []> {
2337   bits<5> mode;
2338   let Inst{31-28} = 0b1111;
2339   let Inst{27-25} = 0b100;
2340   let Inst{22} = 1;
2341   let Inst{21} = wb;
2342   let Inst{20} = 0;
2343   let Inst{19-16} = 0b1101;  // SP
2344   let Inst{15-5} = 0b00000101000;
2345   let Inst{4-0} = mode;
2346 }
2347
2348 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2349   let Inst{24-23} = 0;
2350 }
2351 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2352   let Inst{24-23} = 0;
2353 }
2354 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2355   let Inst{24-23} = 0b10;
2356 }
2357 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2358   let Inst{24-23} = 0b10;
2359 }
2360 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2361   let Inst{24-23} = 0b01;
2362 }
2363 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2364   let Inst{24-23} = 0b01;
2365 }
2366 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2367   let Inst{24-23} = 0b11;
2368 }
2369 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2370   let Inst{24-23} = 0b11;
2371 }
2372
2373 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2374 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2375
2376 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2377 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2378
2379 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2380 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2381
2382 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2383 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2384
2385 // Return From Exception
2386 class RFEI<bit wb, string asm>
2387   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2388        NoItinerary, asm, "", []> {
2389   bits<4> Rn;
2390   let Inst{31-28} = 0b1111;
2391   let Inst{27-25} = 0b100;
2392   let Inst{22} = 0;
2393   let Inst{21} = wb;
2394   let Inst{20} = 1;
2395   let Inst{19-16} = Rn;
2396   let Inst{15-0} = 0xa00;
2397 }
2398
2399 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2400   let Inst{24-23} = 0;
2401 }
2402 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2403   let Inst{24-23} = 0;
2404 }
2405 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2406   let Inst{24-23} = 0b10;
2407 }
2408 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2409   let Inst{24-23} = 0b10;
2410 }
2411 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2412   let Inst{24-23} = 0b01;
2413 }
2414 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2415   let Inst{24-23} = 0b01;
2416 }
2417 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2418   let Inst{24-23} = 0b11;
2419 }
2420 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2421   let Inst{24-23} = 0b11;
2422 }
2423
2424 // Hypervisor Call is a system instruction
2425 let isCall = 1 in {
2426 def HVC : AInoP< (outs), (ins imm0_65535:$imm), BrFrm, NoItinerary,
2427                 "hvc", "\t$imm", []>,
2428           Requires<[IsARM, HasVirtualization]> {
2429   bits<16> imm;
2430
2431   // Even though HVC isn't predicable, it's encoding includes a condition field.
2432   // The instruction is undefined if the condition field is 0xf otherwise it is
2433   // unpredictable if it isn't condition AL (0xe).
2434   let Inst{31-28} = 0b1110;
2435   let Unpredictable{31-28} = 0b1111;
2436   let Inst{27-24} = 0b0001;
2437   let Inst{23-20} = 0b0100;
2438   let Inst{19-8} = imm{15-4};
2439   let Inst{7-4} = 0b0111;
2440   let Inst{3-0} = imm{3-0};
2441 }
2442 }
2443
2444 // Return from exception in Hypervisor mode.
2445 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
2446 def ERET : ABI<0b0001, (outs), (ins), NoItinerary, "eret", "", []>,
2447     Requires<[IsARM, HasVirtualization]> {
2448     let Inst{23-0} = 0b011000000000000001101110;
2449 }
2450
2451 //===----------------------------------------------------------------------===//
2452 //  Load / Store Instructions.
2453 //
2454
2455 // Load
2456
2457
2458 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2459                     UnOpFrag<(load node:$Src)>>;
2460 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2461                     UnOpFrag<(zextloadi8 node:$Src)>>;
2462 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2463                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2464 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2465                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2466
2467 // Special LDR for loads from non-pc-relative constpools.
2468 let canFoldAsLoad = 1, mayLoad = 1, hasSideEffects = 0,
2469     isReMaterializable = 1, isCodeGenOnly = 1 in
2470 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2471                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2472                  []> {
2473   bits<4> Rt;
2474   bits<17> addr;
2475   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2476   let Inst{19-16} = 0b1111;
2477   let Inst{15-12} = Rt;
2478   let Inst{11-0}  = addr{11-0};   // imm12
2479 }
2480
2481 // Loads with zero extension
2482 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2483                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2484                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2485
2486 // Loads with sign extension
2487 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2488                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2489                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2490
2491 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2492                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2493                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2494
2495 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
2496   // Load doubleword
2497   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2498                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2499              Requires<[IsARM, HasV5TE]>;
2500 }
2501
2502 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2503                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2504 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2505                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2506 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2507                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2508
2509 // Indexed loads
2510 multiclass AI2_ldridx<bit isByte, string opc,
2511                       InstrItinClass iii, InstrItinClass iir> {
2512   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2513                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2514                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2515     bits<17> addr;
2516     let Inst{25} = 0;
2517     let Inst{23} = addr{12};
2518     let Inst{19-16} = addr{16-13};
2519     let Inst{11-0} = addr{11-0};
2520     let DecoderMethod = "DecodeLDRPreImm";
2521   }
2522
2523   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2524                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2525                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2526     bits<17> addr;
2527     let Inst{25} = 1;
2528     let Inst{23} = addr{12};
2529     let Inst{19-16} = addr{16-13};
2530     let Inst{11-0} = addr{11-0};
2531     let Inst{4} = 0;
2532     let DecoderMethod = "DecodeLDRPreReg";
2533   }
2534
2535   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2536                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2537                        IndexModePost, LdFrm, iir,
2538                        opc, "\t$Rt, $addr, $offset",
2539                        "$addr.base = $Rn_wb", []> {
2540      // {12}     isAdd
2541      // {11-0}   imm12/Rm
2542      bits<14> offset;
2543      bits<4> addr;
2544      let Inst{25} = 1;
2545      let Inst{23} = offset{12};
2546      let Inst{19-16} = addr;
2547      let Inst{11-0} = offset{11-0};
2548      let Inst{4} = 0;
2549
2550     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2551    }
2552
2553    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2554                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2555                       IndexModePost, LdFrm, iii,
2556                       opc, "\t$Rt, $addr, $offset",
2557                       "$addr.base = $Rn_wb", []> {
2558     // {12}     isAdd
2559     // {11-0}   imm12/Rm
2560     bits<14> offset;
2561     bits<4> addr;
2562     let Inst{25} = 0;
2563     let Inst{23} = offset{12};
2564     let Inst{19-16} = addr;
2565     let Inst{11-0} = offset{11-0};
2566
2567     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2568   }
2569
2570 }
2571
2572 let mayLoad = 1, hasSideEffects = 0 in {
2573 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2574 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2575 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2576 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2577 }
2578
2579 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2580   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2581                         (ins addrmode3_pre:$addr), IndexModePre,
2582                         LdMiscFrm, itin,
2583                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2584     bits<14> addr;
2585     let Inst{23}    = addr{8};      // U bit
2586     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2587     let Inst{19-16} = addr{12-9};   // Rn
2588     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2589     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2590     let DecoderMethod = "DecodeAddrMode3Instruction";
2591   }
2592   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2593                         (ins addr_offset_none:$addr, am3offset:$offset),
2594                         IndexModePost, LdMiscFrm, itin,
2595                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2596                         []> {
2597     bits<10> offset;
2598     bits<4> addr;
2599     let Inst{23}    = offset{8};      // U bit
2600     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2601     let Inst{19-16} = addr;
2602     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2603     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2604     let DecoderMethod = "DecodeAddrMode3Instruction";
2605   }
2606 }
2607
2608 let mayLoad = 1, hasSideEffects = 0 in {
2609 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2610 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2611 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2612 let hasExtraDefRegAllocReq = 1 in {
2613 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2614                           (ins addrmode3_pre:$addr), IndexModePre,
2615                           LdMiscFrm, IIC_iLoad_d_ru,
2616                           "ldrd", "\t$Rt, $Rt2, $addr!",
2617                           "$addr.base = $Rn_wb", []> {
2618   bits<14> addr;
2619   let Inst{23}    = addr{8};      // U bit
2620   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2621   let Inst{19-16} = addr{12-9};   // Rn
2622   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2623   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2624   let DecoderMethod = "DecodeAddrMode3Instruction";
2625 }
2626 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2627                           (ins addr_offset_none:$addr, am3offset:$offset),
2628                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2629                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2630                           "$addr.base = $Rn_wb", []> {
2631   bits<10> offset;
2632   bits<4> addr;
2633   let Inst{23}    = offset{8};      // U bit
2634   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2635   let Inst{19-16} = addr;
2636   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2637   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2638   let DecoderMethod = "DecodeAddrMode3Instruction";
2639 }
2640 } // hasExtraDefRegAllocReq = 1
2641 } // mayLoad = 1, hasSideEffects = 0
2642
2643 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2644 let mayLoad = 1, hasSideEffects = 0 in {
2645 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2646                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2647                     IndexModePost, LdFrm, IIC_iLoad_ru,
2648                     "ldrt", "\t$Rt, $addr, $offset",
2649                     "$addr.base = $Rn_wb", []> {
2650   // {12}     isAdd
2651   // {11-0}   imm12/Rm
2652   bits<14> offset;
2653   bits<4> addr;
2654   let Inst{25} = 1;
2655   let Inst{23} = offset{12};
2656   let Inst{21} = 1; // overwrite
2657   let Inst{19-16} = addr;
2658   let Inst{11-5} = offset{11-5};
2659   let Inst{4} = 0;
2660   let Inst{3-0} = offset{3-0};
2661   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2662 }
2663
2664 def LDRT_POST_IMM
2665   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2666                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2667                IndexModePost, LdFrm, IIC_iLoad_ru,
2668                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2669   // {12}     isAdd
2670   // {11-0}   imm12/Rm
2671   bits<14> offset;
2672   bits<4> addr;
2673   let Inst{25} = 0;
2674   let Inst{23} = offset{12};
2675   let Inst{21} = 1; // overwrite
2676   let Inst{19-16} = addr;
2677   let Inst{11-0} = offset{11-0};
2678   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2679 }
2680
2681 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2682                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2683                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2684                      "ldrbt", "\t$Rt, $addr, $offset",
2685                      "$addr.base = $Rn_wb", []> {
2686   // {12}     isAdd
2687   // {11-0}   imm12/Rm
2688   bits<14> offset;
2689   bits<4> addr;
2690   let Inst{25} = 1;
2691   let Inst{23} = offset{12};
2692   let Inst{21} = 1; // overwrite
2693   let Inst{19-16} = addr;
2694   let Inst{11-5} = offset{11-5};
2695   let Inst{4} = 0;
2696   let Inst{3-0} = offset{3-0};
2697   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2698 }
2699
2700 def LDRBT_POST_IMM
2701   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2702                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2703                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2704                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2705   // {12}     isAdd
2706   // {11-0}   imm12/Rm
2707   bits<14> offset;
2708   bits<4> addr;
2709   let Inst{25} = 0;
2710   let Inst{23} = offset{12};
2711   let Inst{21} = 1; // overwrite
2712   let Inst{19-16} = addr;
2713   let Inst{11-0} = offset{11-0};
2714   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2715 }
2716
2717 multiclass AI3ldrT<bits<4> op, string opc> {
2718   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2719                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2720                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2721                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2722     bits<9> offset;
2723     let Inst{23} = offset{8};
2724     let Inst{22} = 1;
2725     let Inst{11-8} = offset{7-4};
2726     let Inst{3-0} = offset{3-0};
2727   }
2728   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2729                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2730                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2731                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2732     bits<5> Rm;
2733     let Inst{23} = Rm{4};
2734     let Inst{22} = 0;
2735     let Inst{11-8} = 0;
2736     let Unpredictable{11-8} = 0b1111;
2737     let Inst{3-0} = Rm{3-0};
2738     let DecoderMethod = "DecodeLDR";
2739   }
2740 }
2741
2742 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2743 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2744 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2745 }
2746
2747 def LDRT_POST
2748   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2749                  (outs GPR:$Rt)>;
2750
2751 def LDRBT_POST
2752   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2753                  (outs GPR:$Rt)>;
2754
2755 // Store
2756
2757 // Stores with truncate
2758 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2759                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2760                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2761
2762 // Store doubleword
2763 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2764   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2765                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2766              Requires<[IsARM, HasV5TE]> {
2767     let Inst{21} = 0;
2768   }
2769 }
2770
2771 // Indexed stores
2772 multiclass AI2_stridx<bit isByte, string opc,
2773                       InstrItinClass iii, InstrItinClass iir> {
2774   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2775                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2776                             StFrm, iii,
2777                             opc, "\t$Rt, $addr!",
2778                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2779     bits<17> addr;
2780     let Inst{25} = 0;
2781     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2782     let Inst{19-16} = addr{16-13};  // Rn
2783     let Inst{11-0}  = addr{11-0};   // imm12
2784     let DecoderMethod = "DecodeSTRPreImm";
2785   }
2786
2787   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2788                       (ins GPR:$Rt, ldst_so_reg:$addr),
2789                       IndexModePre, StFrm, iir,
2790                       opc, "\t$Rt, $addr!",
2791                       "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2792     bits<17> addr;
2793     let Inst{25} = 1;
2794     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2795     let Inst{19-16} = addr{16-13}; // Rn
2796     let Inst{11-0}  = addr{11-0};
2797     let Inst{4}     = 0;           // Inst{4} = 0
2798     let DecoderMethod = "DecodeSTRPreReg";
2799   }
2800   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2801                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2802                 IndexModePost, StFrm, iir,
2803                 opc, "\t$Rt, $addr, $offset",
2804                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2805      // {12}     isAdd
2806      // {11-0}   imm12/Rm
2807      bits<14> offset;
2808      bits<4> addr;
2809      let Inst{25} = 1;
2810      let Inst{23} = offset{12};
2811      let Inst{19-16} = addr;
2812      let Inst{11-0} = offset{11-0};
2813      let Inst{4} = 0;
2814
2815     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2816    }
2817
2818    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2819                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2820                 IndexModePost, StFrm, iii,
2821                 opc, "\t$Rt, $addr, $offset",
2822                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2823     // {12}     isAdd
2824     // {11-0}   imm12/Rm
2825     bits<14> offset;
2826     bits<4> addr;
2827     let Inst{25} = 0;
2828     let Inst{23} = offset{12};
2829     let Inst{19-16} = addr;
2830     let Inst{11-0} = offset{11-0};
2831
2832     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2833   }
2834 }
2835
2836 let mayStore = 1, hasSideEffects = 0 in {
2837 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2838 // IIC_iStore_siu depending on whether it the offset register is shifted.
2839 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2840 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2841 }
2842
2843 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2844                          am2offset_reg:$offset),
2845              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2846                            am2offset_reg:$offset)>;
2847 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2848                          am2offset_imm:$offset),
2849              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2850                            am2offset_imm:$offset)>;
2851 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2852                              am2offset_reg:$offset),
2853              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2854                             am2offset_reg:$offset)>;
2855 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2856                              am2offset_imm:$offset),
2857              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2858                             am2offset_imm:$offset)>;
2859
2860 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2861 // put the patterns on the instruction definitions directly as ISel wants
2862 // the address base and offset to be separate operands, not a single
2863 // complex operand like we represent the instructions themselves. The
2864 // pseudos map between the two.
2865 let usesCustomInserter = 1,
2866     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2867 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2868                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2869                4, IIC_iStore_ru,
2870             [(set GPR:$Rn_wb,
2871                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2872 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2873                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2874                4, IIC_iStore_ru,
2875             [(set GPR:$Rn_wb,
2876                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2877 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2878                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2879                4, IIC_iStore_ru,
2880             [(set GPR:$Rn_wb,
2881                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2882 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2883                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2884                4, IIC_iStore_ru,
2885             [(set GPR:$Rn_wb,
2886                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2887 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2888                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2889                4, IIC_iStore_ru,
2890             [(set GPR:$Rn_wb,
2891                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2892 }
2893
2894
2895
2896 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2897                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2898                            StMiscFrm, IIC_iStore_bh_ru,
2899                            "strh", "\t$Rt, $addr!",
2900                            "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2901   bits<14> addr;
2902   let Inst{23}    = addr{8};      // U bit
2903   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2904   let Inst{19-16} = addr{12-9};   // Rn
2905   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2906   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2907   let DecoderMethod = "DecodeAddrMode3Instruction";
2908 }
2909
2910 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2911                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2912                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2913                        "strh", "\t$Rt, $addr, $offset",
2914                        "$addr.base = $Rn_wb,@earlyclobber $Rn_wb",
2915                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2916                                                       addr_offset_none:$addr,
2917                                                       am3offset:$offset))]> {
2918   bits<10> offset;
2919   bits<4> addr;
2920   let Inst{23}    = offset{8};      // U bit
2921   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2922   let Inst{19-16} = addr;
2923   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2924   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2925   let DecoderMethod = "DecodeAddrMode3Instruction";
2926 }
2927
2928 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2929 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2930                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2931                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2932                           "strd", "\t$Rt, $Rt2, $addr!",
2933                           "$addr.base = $Rn_wb", []> {
2934   bits<14> addr;
2935   let Inst{23}    = addr{8};      // U bit
2936   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2937   let Inst{19-16} = addr{12-9};   // Rn
2938   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2939   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2940   let DecoderMethod = "DecodeAddrMode3Instruction";
2941 }
2942
2943 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2944                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2945                                am3offset:$offset),
2946                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2947                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2948                           "$addr.base = $Rn_wb", []> {
2949   bits<10> offset;
2950   bits<4> addr;
2951   let Inst{23}    = offset{8};      // U bit
2952   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2953   let Inst{19-16} = addr;
2954   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2955   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2956   let DecoderMethod = "DecodeAddrMode3Instruction";
2957 }
2958 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
2959
2960 // STRT, STRBT, and STRHT
2961
2962 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2963                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2964                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2965                    "strbt", "\t$Rt, $addr, $offset",
2966                    "$addr.base = $Rn_wb", []> {
2967   // {12}     isAdd
2968   // {11-0}   imm12/Rm
2969   bits<14> offset;
2970   bits<4> addr;
2971   let Inst{25} = 1;
2972   let Inst{23} = offset{12};
2973   let Inst{21} = 1; // overwrite
2974   let Inst{19-16} = addr;
2975   let Inst{11-5} = offset{11-5};
2976   let Inst{4} = 0;
2977   let Inst{3-0} = offset{3-0};
2978   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2979 }
2980
2981 def STRBT_POST_IMM
2982   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2983                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2984                IndexModePost, StFrm, IIC_iStore_bh_ru,
2985                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2986   // {12}     isAdd
2987   // {11-0}   imm12/Rm
2988   bits<14> offset;
2989   bits<4> addr;
2990   let Inst{25} = 0;
2991   let Inst{23} = offset{12};
2992   let Inst{21} = 1; // overwrite
2993   let Inst{19-16} = addr;
2994   let Inst{11-0} = offset{11-0};
2995   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2996 }
2997
2998 def STRBT_POST
2999   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
3000                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3001
3002 let mayStore = 1, hasSideEffects = 0 in {
3003 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3004                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
3005                    IndexModePost, StFrm, IIC_iStore_ru,
3006                    "strt", "\t$Rt, $addr, $offset",
3007                    "$addr.base = $Rn_wb", []> {
3008   // {12}     isAdd
3009   // {11-0}   imm12/Rm
3010   bits<14> offset;
3011   bits<4> addr;
3012   let Inst{25} = 1;
3013   let Inst{23} = offset{12};
3014   let Inst{21} = 1; // overwrite
3015   let Inst{19-16} = addr;
3016   let Inst{11-5} = offset{11-5};
3017   let Inst{4} = 0;
3018   let Inst{3-0} = offset{3-0};
3019   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3020 }
3021
3022 def STRT_POST_IMM
3023   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
3024                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
3025                IndexModePost, StFrm, IIC_iStore_ru,
3026                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
3027   // {12}     isAdd
3028   // {11-0}   imm12/Rm
3029   bits<14> offset;
3030   bits<4> addr;
3031   let Inst{25} = 0;
3032   let Inst{23} = offset{12};
3033   let Inst{21} = 1; // overwrite
3034   let Inst{19-16} = addr;
3035   let Inst{11-0} = offset{11-0};
3036   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3037 }
3038 }
3039
3040 def STRT_POST
3041   : ARMAsmPseudo<"strt${q} $Rt, $addr",
3042                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3043
3044 multiclass AI3strT<bits<4> op, string opc> {
3045   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3046                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
3047                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3048                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
3049     bits<9> offset;
3050     let Inst{23} = offset{8};
3051     let Inst{22} = 1;
3052     let Inst{11-8} = offset{7-4};
3053     let Inst{3-0} = offset{3-0};
3054   }
3055   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3056                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
3057                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3058                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
3059     bits<5> Rm;
3060     let Inst{23} = Rm{4};
3061     let Inst{22} = 0;
3062     let Inst{11-8} = 0;
3063     let Inst{3-0} = Rm{3-0};
3064   }
3065 }
3066
3067
3068 defm STRHT : AI3strT<0b1011, "strht">;
3069
3070 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3071                    NoItinerary, "stl", "\t$Rt, $addr", []>;
3072 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3073                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
3074 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3075                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
3076
3077 //===----------------------------------------------------------------------===//
3078 //  Load / store multiple Instructions.
3079 //
3080
3081 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3082                          InstrItinClass itin, InstrItinClass itin_upd> {
3083   // IA is the default, so no need for an explicit suffix on the
3084   // mnemonic here. Without it is the canonical spelling.
3085   def IA :
3086     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3087          IndexModeNone, f, itin,
3088          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3089     let Inst{24-23} = 0b01;       // Increment After
3090     let Inst{22}    = P_bit;
3091     let Inst{21}    = 0;          // No writeback
3092     let Inst{20}    = L_bit;
3093   }
3094   def IA_UPD :
3095     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3096          IndexModeUpd, f, itin_upd,
3097          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3098     let Inst{24-23} = 0b01;       // Increment After
3099     let Inst{22}    = P_bit;
3100     let Inst{21}    = 1;          // Writeback
3101     let Inst{20}    = L_bit;
3102
3103     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3104   }
3105   def DA :
3106     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3107          IndexModeNone, f, itin,
3108          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3109     let Inst{24-23} = 0b00;       // Decrement After
3110     let Inst{22}    = P_bit;
3111     let Inst{21}    = 0;          // No writeback
3112     let Inst{20}    = L_bit;
3113   }
3114   def DA_UPD :
3115     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3116          IndexModeUpd, f, itin_upd,
3117          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3118     let Inst{24-23} = 0b00;       // Decrement After
3119     let Inst{22}    = P_bit;
3120     let Inst{21}    = 1;          // Writeback
3121     let Inst{20}    = L_bit;
3122
3123     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3124   }
3125   def DB :
3126     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3127          IndexModeNone, f, itin,
3128          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3129     let Inst{24-23} = 0b10;       // Decrement Before
3130     let Inst{22}    = P_bit;
3131     let Inst{21}    = 0;          // No writeback
3132     let Inst{20}    = L_bit;
3133   }
3134   def DB_UPD :
3135     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3136          IndexModeUpd, f, itin_upd,
3137          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3138     let Inst{24-23} = 0b10;       // Decrement Before
3139     let Inst{22}    = P_bit;
3140     let Inst{21}    = 1;          // Writeback
3141     let Inst{20}    = L_bit;
3142
3143     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3144   }
3145   def IB :
3146     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3147          IndexModeNone, f, itin,
3148          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3149     let Inst{24-23} = 0b11;       // Increment Before
3150     let Inst{22}    = P_bit;
3151     let Inst{21}    = 0;          // No writeback
3152     let Inst{20}    = L_bit;
3153   }
3154   def IB_UPD :
3155     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3156          IndexModeUpd, f, itin_upd,
3157          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3158     let Inst{24-23} = 0b11;       // Increment Before
3159     let Inst{22}    = P_bit;
3160     let Inst{21}    = 1;          // Writeback
3161     let Inst{20}    = L_bit;
3162
3163     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3164   }
3165 }
3166
3167 let hasSideEffects = 0 in {
3168
3169 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3170 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3171                          IIC_iLoad_mu>, ComplexDeprecationPredicate<"ARMLoad">;
3172
3173 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3174 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3175                          IIC_iStore_mu>,
3176            ComplexDeprecationPredicate<"ARMStore">;
3177
3178 } // hasSideEffects
3179
3180 // FIXME: remove when we have a way to marking a MI with these properties.
3181 // FIXME: Should pc be an implicit operand like PICADD, etc?
3182 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3183     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3184 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3185                                                  reglist:$regs, variable_ops),
3186                      4, IIC_iLoad_mBr, [],
3187                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3188       RegConstraint<"$Rn = $wb">;
3189
3190 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3191 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3192                                IIC_iLoad_mu>;
3193
3194 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3195 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3196                                IIC_iStore_mu>;
3197
3198
3199
3200 //===----------------------------------------------------------------------===//
3201 //  Move Instructions.
3202 //
3203
3204 let hasSideEffects = 0 in
3205 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3206                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3207   bits<4> Rd;
3208   bits<4> Rm;
3209
3210   let Inst{19-16} = 0b0000;
3211   let Inst{11-4} = 0b00000000;
3212   let Inst{25} = 0;
3213   let Inst{3-0} = Rm;
3214   let Inst{15-12} = Rd;
3215 }
3216
3217 // A version for the smaller set of tail call registers.
3218 let hasSideEffects = 0 in
3219 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3220                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3221   bits<4> Rd;
3222   bits<4> Rm;
3223
3224   let Inst{11-4} = 0b00000000;
3225   let Inst{25} = 0;
3226   let Inst{3-0} = Rm;
3227   let Inst{15-12} = Rd;
3228 }
3229
3230 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3231                 DPSoRegRegFrm, IIC_iMOVsr,
3232                 "mov", "\t$Rd, $src",
3233                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3234                 Sched<[WriteALU]> {
3235   bits<4> Rd;
3236   bits<12> src;
3237   let Inst{15-12} = Rd;
3238   let Inst{19-16} = 0b0000;
3239   let Inst{11-8} = src{11-8};
3240   let Inst{7} = 0;
3241   let Inst{6-5} = src{6-5};
3242   let Inst{4} = 1;
3243   let Inst{3-0} = src{3-0};
3244   let Inst{25} = 0;
3245 }
3246
3247 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3248                 DPSoRegImmFrm, IIC_iMOVsr,
3249                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3250                 UnaryDP, Sched<[WriteALU]> {
3251   bits<4> Rd;
3252   bits<12> src;
3253   let Inst{15-12} = Rd;
3254   let Inst{19-16} = 0b0000;
3255   let Inst{11-5} = src{11-5};
3256   let Inst{4} = 0;
3257   let Inst{3-0} = src{3-0};
3258   let Inst{25} = 0;
3259 }
3260
3261 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3262 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm, IIC_iMOVi,
3263                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, mod_imm:$imm)]>, UnaryDP,
3264                 Sched<[WriteALU]> {
3265   bits<4> Rd;
3266   bits<12> imm;
3267   let Inst{25} = 1;
3268   let Inst{15-12} = Rd;
3269   let Inst{19-16} = 0b0000;
3270   let Inst{11-0} = imm;
3271 }
3272
3273 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3274 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3275                  DPFrm, IIC_iMOVi,
3276                  "movw", "\t$Rd, $imm",
3277                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3278                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3279   bits<4> Rd;
3280   bits<16> imm;
3281   let Inst{15-12} = Rd;
3282   let Inst{11-0}  = imm{11-0};
3283   let Inst{19-16} = imm{15-12};
3284   let Inst{20} = 0;
3285   let Inst{25} = 1;
3286   let DecoderMethod = "DecodeArmMOVTWInstruction";
3287 }
3288
3289 def : InstAlias<"mov${p} $Rd, $imm",
3290                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3291         Requires<[IsARM]>;
3292
3293 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3294                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3295                       Sched<[WriteALU]>;
3296
3297 let Constraints = "$src = $Rd" in {
3298 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3299                   (ins GPR:$src, imm0_65535_expr:$imm),
3300                   DPFrm, IIC_iMOVi,
3301                   "movt", "\t$Rd, $imm",
3302                   [(set GPRnopc:$Rd,
3303                         (or (and GPR:$src, 0xffff),
3304                             lo16AllZero:$imm))]>, UnaryDP,
3305                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3306   bits<4> Rd;
3307   bits<16> imm;
3308   let Inst{15-12} = Rd;
3309   let Inst{11-0}  = imm{11-0};
3310   let Inst{19-16} = imm{15-12};
3311   let Inst{20} = 0;
3312   let Inst{25} = 1;
3313   let DecoderMethod = "DecodeArmMOVTWInstruction";
3314 }
3315
3316 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3317                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3318                       Sched<[WriteALU]>;
3319
3320 } // Constraints
3321
3322 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3323       Requires<[IsARM, HasV6T2]>;
3324
3325 let Uses = [CPSR] in
3326 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3327                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3328                     Requires<[IsARM]>, Sched<[WriteALU]>;
3329
3330 // These aren't really mov instructions, but we have to define them this way
3331 // due to flag operands.
3332
3333 let Defs = [CPSR] in {
3334 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3335                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3336                       Sched<[WriteALU]>, Requires<[IsARM]>;
3337 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3338                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3339                       Sched<[WriteALU]>, Requires<[IsARM]>;
3340 }
3341
3342 //===----------------------------------------------------------------------===//
3343 //  Extend Instructions.
3344 //
3345
3346 // Sign extenders
3347
3348 def SXTB  : AI_ext_rrot<0b01101010,
3349                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3350 def SXTH  : AI_ext_rrot<0b01101011,
3351                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3352
3353 def SXTAB : AI_exta_rrot<0b01101010,
3354                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3355 def SXTAH : AI_exta_rrot<0b01101011,
3356                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3357
3358 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3359
3360 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3361
3362 // Zero extenders
3363
3364 let AddedComplexity = 16 in {
3365 def UXTB   : AI_ext_rrot<0b01101110,
3366                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3367 def UXTH   : AI_ext_rrot<0b01101111,
3368                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3369 def UXTB16 : AI_ext_rrot<0b01101100,
3370                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3371
3372 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3373 //        The transformation should probably be done as a combiner action
3374 //        instead so we can include a check for masking back in the upper
3375 //        eight bits of the source into the lower eight bits of the result.
3376 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3377 //               (UXTB16r_rot GPR:$Src, 3)>;
3378 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3379                (UXTB16 GPR:$Src, 1)>;
3380
3381 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3382                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3383 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3384                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3385 }
3386
3387 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3388 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3389
3390
3391 def SBFX  : I<(outs GPRnopc:$Rd),
3392               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3393                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3394                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3395                Requires<[IsARM, HasV6T2]> {
3396   bits<4> Rd;
3397   bits<4> Rn;
3398   bits<5> lsb;
3399   bits<5> width;
3400   let Inst{27-21} = 0b0111101;
3401   let Inst{6-4}   = 0b101;
3402   let Inst{20-16} = width;
3403   let Inst{15-12} = Rd;
3404   let Inst{11-7}  = lsb;
3405   let Inst{3-0}   = Rn;
3406 }
3407
3408 def UBFX  : I<(outs GPRnopc:$Rd),
3409               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3410                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3411                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3412                Requires<[IsARM, HasV6T2]> {
3413   bits<4> Rd;
3414   bits<4> Rn;
3415   bits<5> lsb;
3416   bits<5> width;
3417   let Inst{27-21} = 0b0111111;
3418   let Inst{6-4}   = 0b101;
3419   let Inst{20-16} = width;
3420   let Inst{15-12} = Rd;
3421   let Inst{11-7}  = lsb;
3422   let Inst{3-0}   = Rn;
3423 }
3424
3425 //===----------------------------------------------------------------------===//
3426 //  Arithmetic Instructions.
3427 //
3428
3429 defm ADD  : AsI1_bin_irs<0b0100, "add",
3430                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3431                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3432 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3433                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3434                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3435
3436 // ADD and SUB with 's' bit set.
3437 //
3438 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3439 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3440 // AdjustInstrPostInstrSelection where we determine whether or not to
3441 // set the "s" bit based on CPSR liveness.
3442 //
3443 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3444 // support for an optional CPSR definition that corresponds to the DAG
3445 // node's second value. We can then eliminate the implicit def of CPSR.
3446 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3447                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3448 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3449                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3450
3451 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3452               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3453 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3454               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3455
3456 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3457                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3458                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3459
3460 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3461 // CPSR and the implicit def of CPSR is not needed.
3462 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3463                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3464
3465 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3466                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3467
3468 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3469 // The assume-no-carry-in form uses the negation of the input since add/sub
3470 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3471 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3472 // details.
3473 def : ARMPat<(add     GPR:$src, mod_imm_neg:$imm),
3474              (SUBri   GPR:$src, mod_imm_neg:$imm)>;
3475 def : ARMPat<(ARMaddc GPR:$src, mod_imm_neg:$imm),
3476              (SUBSri  GPR:$src, mod_imm_neg:$imm)>;
3477
3478 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3479              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3480              Requires<[IsARM, HasV6T2]>;
3481 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3482              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3483              Requires<[IsARM, HasV6T2]>;
3484
3485 // The with-carry-in form matches bitwise not instead of the negation.
3486 // Effectively, the inverse interpretation of the carry flag already accounts
3487 // for part of the negation.
3488 def : ARMPat<(ARMadde GPR:$src, mod_imm_not:$imm, CPSR),
3489              (SBCri   GPR:$src, mod_imm_not:$imm)>;
3490 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3491              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>,
3492              Requires<[IsARM, HasV6T2]>;
3493
3494 // Note: These are implemented in C++ code, because they have to generate
3495 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3496 // cannot produce.
3497 // (mul X, 2^n+1) -> (add (X << n), X)
3498 // (mul X, 2^n-1) -> (rsb X, (X << n))
3499
3500 // ARM Arithmetic Instruction
3501 // GPR:$dst = GPR:$a op GPR:$b
3502 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3503           list<dag> pattern = [],
3504           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3505           string asm = "\t$Rd, $Rn, $Rm">
3506   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3507     Sched<[WriteALU, ReadALU, ReadALU]> {
3508   bits<4> Rn;
3509   bits<4> Rd;
3510   bits<4> Rm;
3511   let Inst{27-20} = op27_20;
3512   let Inst{11-4} = op11_4;
3513   let Inst{19-16} = Rn;
3514   let Inst{15-12} = Rd;
3515   let Inst{3-0}   = Rm;
3516
3517   let Unpredictable{11-8} = 0b1111;
3518 }
3519
3520 // Saturating add/subtract
3521
3522 let DecoderMethod = "DecodeQADDInstruction" in
3523 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3524                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3525                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3526
3527 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3528                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3529                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3530 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3531                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3532                   "\t$Rd, $Rm, $Rn">;
3533 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3534                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3535                   "\t$Rd, $Rm, $Rn">;
3536
3537 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3538 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3539 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3540 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3541 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3542 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3543 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3544 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3545 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3546 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3547 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3548 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3549
3550 // Signed/Unsigned add/subtract
3551
3552 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3553 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3554 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3555 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3556 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3557 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3558 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3559 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3560 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3561 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3562 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3563 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3564
3565 // Signed/Unsigned halving add/subtract
3566
3567 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3568 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3569 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3570 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3571 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3572 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3573 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3574 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3575 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3576 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3577 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3578 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3579
3580 // Unsigned Sum of Absolute Differences [and Accumulate].
3581
3582 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3583                 MulFrm /* for convenience */, NoItinerary, "usad8",
3584                 "\t$Rd, $Rn, $Rm", []>,
3585              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3586   bits<4> Rd;
3587   bits<4> Rn;
3588   bits<4> Rm;
3589   let Inst{27-20} = 0b01111000;
3590   let Inst{15-12} = 0b1111;
3591   let Inst{7-4} = 0b0001;
3592   let Inst{19-16} = Rd;
3593   let Inst{11-8} = Rm;
3594   let Inst{3-0} = Rn;
3595 }
3596 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3597                 MulFrm /* for convenience */, NoItinerary, "usada8",
3598                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3599              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3600   bits<4> Rd;
3601   bits<4> Rn;
3602   bits<4> Rm;
3603   bits<4> Ra;
3604   let Inst{27-20} = 0b01111000;
3605   let Inst{7-4} = 0b0001;
3606   let Inst{19-16} = Rd;
3607   let Inst{15-12} = Ra;
3608   let Inst{11-8} = Rm;
3609   let Inst{3-0} = Rn;
3610 }
3611
3612 // Signed/Unsigned saturate
3613
3614 def SSAT : AI<(outs GPRnopc:$Rd),
3615               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3616               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3617   bits<4> Rd;
3618   bits<5> sat_imm;
3619   bits<4> Rn;
3620   bits<8> sh;
3621   let Inst{27-21} = 0b0110101;
3622   let Inst{5-4} = 0b01;
3623   let Inst{20-16} = sat_imm;
3624   let Inst{15-12} = Rd;
3625   let Inst{11-7} = sh{4-0};
3626   let Inst{6} = sh{5};
3627   let Inst{3-0} = Rn;
3628 }
3629
3630 def SSAT16 : AI<(outs GPRnopc:$Rd),
3631                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3632                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3633   bits<4> Rd;
3634   bits<4> sat_imm;
3635   bits<4> Rn;
3636   let Inst{27-20} = 0b01101010;
3637   let Inst{11-4} = 0b11110011;
3638   let Inst{15-12} = Rd;
3639   let Inst{19-16} = sat_imm;
3640   let Inst{3-0} = Rn;
3641 }
3642
3643 def USAT : AI<(outs GPRnopc:$Rd),
3644               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3645               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3646   bits<4> Rd;
3647   bits<5> sat_imm;
3648   bits<4> Rn;
3649   bits<8> sh;
3650   let Inst{27-21} = 0b0110111;
3651   let Inst{5-4} = 0b01;
3652   let Inst{15-12} = Rd;
3653   let Inst{11-7} = sh{4-0};
3654   let Inst{6} = sh{5};
3655   let Inst{20-16} = sat_imm;
3656   let Inst{3-0} = Rn;
3657 }
3658
3659 def USAT16 : AI<(outs GPRnopc:$Rd),
3660                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3661                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3662   bits<4> Rd;
3663   bits<4> sat_imm;
3664   bits<4> Rn;
3665   let Inst{27-20} = 0b01101110;
3666   let Inst{11-4} = 0b11110011;
3667   let Inst{15-12} = Rd;
3668   let Inst{19-16} = sat_imm;
3669   let Inst{3-0} = Rn;
3670 }
3671
3672 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3673                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3674 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3675                (USAT imm:$pos, GPRnopc:$a, 0)>;
3676
3677 //===----------------------------------------------------------------------===//
3678 //  Bitwise Instructions.
3679 //
3680
3681 defm AND   : AsI1_bin_irs<0b0000, "and",
3682                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3683                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3684 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3685                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3686                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3687 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3688                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3689                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3690 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3691                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3692                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3693
3694 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3695 // like in the actual instruction encoding. The complexity of mapping the mask
3696 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3697 // instruction description.
3698 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3699                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3700                "bfc", "\t$Rd, $imm", "$src = $Rd",
3701                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3702                Requires<[IsARM, HasV6T2]> {
3703   bits<4> Rd;
3704   bits<10> imm;
3705   let Inst{27-21} = 0b0111110;
3706   let Inst{6-0}   = 0b0011111;
3707   let Inst{15-12} = Rd;
3708   let Inst{11-7}  = imm{4-0}; // lsb
3709   let Inst{20-16} = imm{9-5}; // msb
3710 }
3711
3712 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3713 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3714           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3715           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3716           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3717                            bf_inv_mask_imm:$imm))]>,
3718           Requires<[IsARM, HasV6T2]> {
3719   bits<4> Rd;
3720   bits<4> Rn;
3721   bits<10> imm;
3722   let Inst{27-21} = 0b0111110;
3723   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3724   let Inst{15-12} = Rd;
3725   let Inst{11-7}  = imm{4-0}; // lsb
3726   let Inst{20-16} = imm{9-5}; // width
3727   let Inst{3-0}   = Rn;
3728 }
3729
3730 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3731                   "mvn", "\t$Rd, $Rm",
3732                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3733   bits<4> Rd;
3734   bits<4> Rm;
3735   let Inst{25} = 0;
3736   let Inst{19-16} = 0b0000;
3737   let Inst{11-4} = 0b00000000;
3738   let Inst{15-12} = Rd;
3739   let Inst{3-0} = Rm;
3740 }
3741 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3742                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3743                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3744                   Sched<[WriteALU]> {
3745   bits<4> Rd;
3746   bits<12> shift;
3747   let Inst{25} = 0;
3748   let Inst{19-16} = 0b0000;
3749   let Inst{15-12} = Rd;
3750   let Inst{11-5} = shift{11-5};
3751   let Inst{4} = 0;
3752   let Inst{3-0} = shift{3-0};
3753 }
3754 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3755                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3756                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3757                   Sched<[WriteALU]> {
3758   bits<4> Rd;
3759   bits<12> shift;
3760   let Inst{25} = 0;
3761   let Inst{19-16} = 0b0000;
3762   let Inst{15-12} = Rd;
3763   let Inst{11-8} = shift{11-8};
3764   let Inst{7} = 0;
3765   let Inst{6-5} = shift{6-5};
3766   let Inst{4} = 1;
3767   let Inst{3-0} = shift{3-0};
3768 }
3769 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3770 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins mod_imm:$imm), DPFrm,
3771                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3772                   [(set GPR:$Rd, mod_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3773   bits<4> Rd;
3774   bits<12> imm;
3775   let Inst{25} = 1;
3776   let Inst{19-16} = 0b0000;
3777   let Inst{15-12} = Rd;
3778   let Inst{11-0} = imm;
3779 }
3780
3781 def : ARMPat<(and   GPR:$src, mod_imm_not:$imm),
3782              (BICri GPR:$src, mod_imm_not:$imm)>;
3783
3784 //===----------------------------------------------------------------------===//
3785 //  Multiply Instructions.
3786 //
3787 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3788              string opc, string asm, list<dag> pattern>
3789   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3790   bits<4> Rd;
3791   bits<4> Rm;
3792   bits<4> Rn;
3793   let Inst{19-16} = Rd;
3794   let Inst{11-8}  = Rm;
3795   let Inst{3-0}   = Rn;
3796 }
3797 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3798              string opc, string asm, list<dag> pattern>
3799   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3800   bits<4> RdLo;
3801   bits<4> RdHi;
3802   bits<4> Rm;
3803   bits<4> Rn;
3804   let Inst{19-16} = RdHi;
3805   let Inst{15-12} = RdLo;
3806   let Inst{11-8}  = Rm;
3807   let Inst{3-0}   = Rn;
3808 }
3809 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3810              string opc, string asm, list<dag> pattern>
3811   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3812   bits<4> RdLo;
3813   bits<4> RdHi;
3814   bits<4> Rm;
3815   bits<4> Rn;
3816   let Inst{19-16} = RdHi;
3817   let Inst{15-12} = RdLo;
3818   let Inst{11-8}  = Rm;
3819   let Inst{3-0}   = Rn;
3820 }
3821
3822 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3823 //        property. Remove them when it's possible to add those properties
3824 //        on an individual MachineInstr, not just an instruction description.
3825 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3826 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3827                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3828                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3829                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3830                   Requires<[IsARM, HasV6]> {
3831   let Inst{15-12} = 0b0000;
3832   let Unpredictable{15-12} = 0b1111;
3833 }
3834
3835 let Constraints = "@earlyclobber $Rd" in
3836 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3837                                                     pred:$p, cc_out:$s),
3838                            4, IIC_iMUL32,
3839                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3840                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3841                Requires<[IsARM, NoV6, UseMulOps]>;
3842 }
3843
3844 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
3845                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
3846                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3847         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
3848                      Requires<[IsARM, HasV6, UseMulOps]> {
3849   bits<4> Ra;
3850   let Inst{15-12} = Ra;
3851 }
3852
3853 let Constraints = "@earlyclobber $Rd" in
3854 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
3855                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
3856                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
3857          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
3858   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
3859                            Requires<[IsARM, NoV6]>;
3860
3861 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3862                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3863                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3864                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3865   bits<4> Rd;
3866   bits<4> Rm;
3867   bits<4> Rn;
3868   bits<4> Ra;
3869   let Inst{19-16} = Rd;
3870   let Inst{15-12} = Ra;
3871   let Inst{11-8}  = Rm;
3872   let Inst{3-0}   = Rn;
3873 }
3874
3875 // Extra precision multiplies with low / high results
3876 let hasSideEffects = 0 in {
3877 let isCommutable = 1 in {
3878 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3879                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3880                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3881                     Requires<[IsARM, HasV6]>;
3882
3883 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3884                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3885                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3886                     Requires<[IsARM, HasV6]>;
3887
3888 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3889 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3890                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3891                             4, IIC_iMUL64, [],
3892           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3893                            Requires<[IsARM, NoV6]>;
3894
3895 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3896                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3897                             4, IIC_iMUL64, [],
3898           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3899                            Requires<[IsARM, NoV6]>;
3900 }
3901 }
3902
3903 // Multiply + accumulate
3904 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3905                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3906                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3907          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3908 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3909                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3910                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3911          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3912
3913 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3914                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3915                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3916                     Requires<[IsARM, HasV6]> {
3917   bits<4> RdLo;
3918   bits<4> RdHi;
3919   bits<4> Rm;
3920   bits<4> Rn;
3921   let Inst{19-16} = RdHi;
3922   let Inst{15-12} = RdLo;
3923   let Inst{11-8}  = Rm;
3924   let Inst{3-0}   = Rn;
3925 }
3926
3927 let Constraints =
3928     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
3929 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3930                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3931                               4, IIC_iMAC64, [],
3932              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3933                            pred:$p, cc_out:$s)>,
3934                            Requires<[IsARM, NoV6]>;
3935 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3936                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3937                               4, IIC_iMAC64, [],
3938              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3939                            pred:$p, cc_out:$s)>,
3940                            Requires<[IsARM, NoV6]>;
3941 }
3942
3943 } // hasSideEffects
3944
3945 // Most significant word multiply
3946 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3947                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3948                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3949             Requires<[IsARM, HasV6]> {
3950   let Inst{15-12} = 0b1111;
3951 }
3952
3953 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3954                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3955             Requires<[IsARM, HasV6]> {
3956   let Inst{15-12} = 0b1111;
3957 }
3958
3959 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3960                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3961                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3962                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3963             Requires<[IsARM, HasV6, UseMulOps]>;
3964
3965 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3966                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3967                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3968             Requires<[IsARM, HasV6]>;
3969
3970 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3971                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3972                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3973             Requires<[IsARM, HasV6, UseMulOps]>;
3974
3975 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3976                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3977                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3978             Requires<[IsARM, HasV6]>;
3979
3980 multiclass AI_smul<string opc, PatFrag opnode> {
3981   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3982               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3983               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3984                                       (sext_inreg GPR:$Rm, i16)))]>,
3985            Requires<[IsARM, HasV5TE]>;
3986
3987   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3988               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3989               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3990                                       (sra GPR:$Rm, (i32 16))))]>,
3991            Requires<[IsARM, HasV5TE]>;
3992
3993   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3994               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3995               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3996                                       (sext_inreg GPR:$Rm, i16)))]>,
3997            Requires<[IsARM, HasV5TE]>;
3998
3999   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4000               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
4001               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
4002                                       (sra GPR:$Rm, (i32 16))))]>,
4003             Requires<[IsARM, HasV5TE]>;
4004
4005   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4006               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
4007               []>,
4008            Requires<[IsARM, HasV5TE]>;
4009
4010   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
4011               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
4012               []>,
4013             Requires<[IsARM, HasV5TE]>;
4014 }
4015
4016
4017 multiclass AI_smla<string opc, PatFrag opnode> {
4018   let DecoderMethod = "DecodeSMLAInstruction" in {
4019   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
4020               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4021               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
4022               [(set GPRnopc:$Rd, (add GPR:$Ra,
4023                                (opnode (sext_inreg GPRnopc:$Rn, i16),
4024                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
4025            Requires<[IsARM, HasV5TE, UseMulOps]>;
4026
4027   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
4028               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4029               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
4030               [(set GPRnopc:$Rd,
4031                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
4032                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
4033            Requires<[IsARM, HasV5TE, UseMulOps]>;
4034
4035   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
4036               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4037               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
4038               [(set GPRnopc:$Rd,
4039                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
4040                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
4041            Requires<[IsARM, HasV5TE, UseMulOps]>;
4042
4043   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
4044               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4045               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
4046              [(set GPRnopc:$Rd,
4047                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
4048                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
4049             Requires<[IsARM, HasV5TE, UseMulOps]>;
4050
4051   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
4052               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4053               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
4054               []>,
4055            Requires<[IsARM, HasV5TE, UseMulOps]>;
4056
4057   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
4058               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4059               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
4060               []>,
4061             Requires<[IsARM, HasV5TE, UseMulOps]>;
4062   }
4063 }
4064
4065 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
4066 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
4067
4068 // Halfword multiply accumulate long: SMLAL<x><y>.
4069 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4070                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4071                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4072               Requires<[IsARM, HasV5TE]>;
4073
4074 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4075                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4076                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4077               Requires<[IsARM, HasV5TE]>;
4078
4079 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4080                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4081                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4082               Requires<[IsARM, HasV5TE]>;
4083
4084 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4085                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4086                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4087               Requires<[IsARM, HasV5TE]>;
4088
4089 // Helper class for AI_smld.
4090 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4091                     InstrItinClass itin, string opc, string asm>
4092   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
4093   bits<4> Rn;
4094   bits<4> Rm;
4095   let Inst{27-23} = 0b01110;
4096   let Inst{22}    = long;
4097   let Inst{21-20} = 0b00;
4098   let Inst{11-8}  = Rm;
4099   let Inst{7}     = 0;
4100   let Inst{6}     = sub;
4101   let Inst{5}     = swap;
4102   let Inst{4}     = 1;
4103   let Inst{3-0}   = Rn;
4104 }
4105 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4106                 InstrItinClass itin, string opc, string asm>
4107   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4108   bits<4> Rd;
4109   let Inst{15-12} = 0b1111;
4110   let Inst{19-16} = Rd;
4111 }
4112 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4113                 InstrItinClass itin, string opc, string asm>
4114   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4115   bits<4> Ra;
4116   bits<4> Rd;
4117   let Inst{19-16} = Rd;
4118   let Inst{15-12} = Ra;
4119 }
4120 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4121                   InstrItinClass itin, string opc, string asm>
4122   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4123   bits<4> RdLo;
4124   bits<4> RdHi;
4125   let Inst{19-16} = RdHi;
4126   let Inst{15-12} = RdLo;
4127 }
4128
4129 multiclass AI_smld<bit sub, string opc> {
4130
4131   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4132                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4133                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
4134
4135   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4136                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4137                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
4138
4139   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4140                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4141                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
4142
4143   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4144                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4145                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
4146
4147 }
4148
4149 defm SMLA : AI_smld<0, "smla">;
4150 defm SMLS : AI_smld<1, "smls">;
4151
4152 multiclass AI_sdml<bit sub, string opc> {
4153
4154   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4155                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
4156   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4157                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
4158 }
4159
4160 defm SMUA : AI_sdml<0, "smua">;
4161 defm SMUS : AI_sdml<1, "smus">;
4162
4163 //===----------------------------------------------------------------------===//
4164 //  Division Instructions (ARMv7-A with virtualization extension)
4165 //
4166 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4167                    "sdiv", "\t$Rd, $Rn, $Rm",
4168                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4169            Requires<[IsARM, HasDivideInARM]>;
4170
4171 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4172                    "udiv", "\t$Rd, $Rn, $Rm",
4173                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4174            Requires<[IsARM, HasDivideInARM]>;
4175
4176 //===----------------------------------------------------------------------===//
4177 //  Misc. Arithmetic Instructions.
4178 //
4179
4180 def CLZ  : AMiscA1I<0b00010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4181               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4182               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4183            Sched<[WriteALU]>;
4184
4185 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4186               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4187               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
4188            Requires<[IsARM, HasV6T2]>,
4189            Sched<[WriteALU]>;
4190
4191 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4192               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4193               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4194            Sched<[WriteALU]>;
4195
4196 let AddedComplexity = 5 in
4197 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4198                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4199                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4200                Requires<[IsARM, HasV6]>,
4201            Sched<[WriteALU]>;
4202
4203 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4204               (REV16 (LDRH addrmode3:$addr))>;
4205 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4206                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4207
4208 let AddedComplexity = 5 in
4209 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4210                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4211                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4212                Requires<[IsARM, HasV6]>,
4213            Sched<[WriteALU]>;
4214
4215 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4216                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4217                (REVSH GPR:$Rm)>;
4218
4219 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4220                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4221                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4222                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4223                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4224                                            0xFFFF0000)))]>,
4225                Requires<[IsARM, HasV6]>,
4226            Sched<[WriteALUsi, ReadALU]>;
4227
4228 // Alternate cases for PKHBT where identities eliminate some nodes.
4229 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4230                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4231 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4232                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4233
4234 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4235 // will match the pattern below.
4236 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4237                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4238                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4239                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4240                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4241                                            0xFFFF)))]>,
4242                Requires<[IsARM, HasV6]>,
4243            Sched<[WriteALUsi, ReadALU]>;
4244
4245 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4246 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4247 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4248 // pkhtb src1, src2, asr (17..31).
4249 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4250                    (srl GPRnopc:$src2, imm16:$sh)),
4251                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4252 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4253                    (sra GPRnopc:$src2, imm16_31:$sh)),
4254                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4255 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4256                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4257                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4258
4259 //===----------------------------------------------------------------------===//
4260 // CRC Instructions
4261 //
4262 // Polynomials:
4263 // + CRC32{B,H,W}       0x04C11DB7
4264 // + CRC32C{B,H,W}      0x1EDC6F41
4265 //
4266
4267 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4268   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4269                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4270                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4271                Requires<[IsARM, HasV8, HasCRC]> {
4272   bits<4> Rd;
4273   bits<4> Rn;
4274   bits<4> Rm;
4275
4276   let Inst{31-28} = 0b1110;
4277   let Inst{27-23} = 0b00010;
4278   let Inst{22-21} = sz;
4279   let Inst{20}    = 0;
4280   let Inst{19-16} = Rn;
4281   let Inst{15-12} = Rd;
4282   let Inst{11-10} = 0b00;
4283   let Inst{9}     = C;
4284   let Inst{8}     = 0;
4285   let Inst{7-4}   = 0b0100;
4286   let Inst{3-0}   = Rm;
4287
4288   let Unpredictable{11-8} = 0b1101;
4289 }
4290
4291 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4292 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4293 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4294 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4295 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4296 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4297
4298 //===----------------------------------------------------------------------===//
4299 // ARMv8.1a Privilege Access Never extension
4300 //
4301 // SETPAN #imm1
4302
4303 def SETPAN : AInoP<(outs), (ins imm0_1:$imm), MiscFrm, NoItinerary, "setpan",
4304                 "\t$imm", []>, Requires<[IsARM, HasV8, HasV8_1a]> {
4305   bits<1> imm;
4306
4307   let Inst{31-28} = 0b1111;
4308   let Inst{27-20} = 0b00010001;
4309   let Inst{19-16} = 0b0000;
4310   let Inst{15-10} = 0b000000;
4311   let Inst{9} = imm;
4312   let Inst{8} = 0b0;
4313   let Inst{7-4} = 0b0000;
4314   let Inst{3-0} = 0b0000;
4315
4316   let Unpredictable{19-16} = 0b1111;
4317   let Unpredictable{15-10} = 0b111111;
4318   let Unpredictable{8} = 0b1;
4319   let Unpredictable{3-0} = 0b1111;
4320 }
4321
4322 //===----------------------------------------------------------------------===//
4323 //  Comparison Instructions...
4324 //
4325
4326 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4327                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4328                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4329
4330 // ARMcmpZ can re-use the above instruction definitions.
4331 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm:$imm),
4332              (CMPri   GPR:$src, mod_imm:$imm)>;
4333 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4334              (CMPrr   GPR:$src, GPR:$rhs)>;
4335 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4336              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4337 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4338              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4339
4340 // CMN register-integer
4341 let isCompare = 1, Defs = [CPSR] in {
4342 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, mod_imm:$imm), DPFrm, IIC_iCMPi,
4343                 "cmn", "\t$Rn, $imm",
4344                 [(ARMcmn GPR:$Rn, mod_imm:$imm)]>,
4345                 Sched<[WriteCMP, ReadALU]> {
4346   bits<4> Rn;
4347   bits<12> imm;
4348   let Inst{25} = 1;
4349   let Inst{20} = 1;
4350   let Inst{19-16} = Rn;
4351   let Inst{15-12} = 0b0000;
4352   let Inst{11-0} = imm;
4353
4354   let Unpredictable{15-12} = 0b1111;
4355 }
4356
4357 // CMN register-register/shift
4358 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4359                  "cmn", "\t$Rn, $Rm",
4360                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4361                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4362   bits<4> Rn;
4363   bits<4> Rm;
4364   let isCommutable = 1;
4365   let Inst{25} = 0;
4366   let Inst{20} = 1;
4367   let Inst{19-16} = Rn;
4368   let Inst{15-12} = 0b0000;
4369   let Inst{11-4} = 0b00000000;
4370   let Inst{3-0} = Rm;
4371
4372   let Unpredictable{15-12} = 0b1111;
4373 }
4374
4375 def CMNzrsi : AI1<0b1011, (outs),
4376                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4377                   "cmn", "\t$Rn, $shift",
4378                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4379                     GPR:$Rn, so_reg_imm:$shift)]>,
4380                     Sched<[WriteCMPsi, ReadALU]> {
4381   bits<4> Rn;
4382   bits<12> shift;
4383   let Inst{25} = 0;
4384   let Inst{20} = 1;
4385   let Inst{19-16} = Rn;
4386   let Inst{15-12} = 0b0000;
4387   let Inst{11-5} = shift{11-5};
4388   let Inst{4} = 0;
4389   let Inst{3-0} = shift{3-0};
4390
4391   let Unpredictable{15-12} = 0b1111;
4392 }
4393
4394 def CMNzrsr : AI1<0b1011, (outs),
4395                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4396                   "cmn", "\t$Rn, $shift",
4397                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4398                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4399                     Sched<[WriteCMPsr, ReadALU]> {
4400   bits<4> Rn;
4401   bits<12> shift;
4402   let Inst{25} = 0;
4403   let Inst{20} = 1;
4404   let Inst{19-16} = Rn;
4405   let Inst{15-12} = 0b0000;
4406   let Inst{11-8} = shift{11-8};
4407   let Inst{7} = 0;
4408   let Inst{6-5} = shift{6-5};
4409   let Inst{4} = 1;
4410   let Inst{3-0} = shift{3-0};
4411
4412   let Unpredictable{15-12} = 0b1111;
4413 }
4414
4415 }
4416
4417 def : ARMPat<(ARMcmp  GPR:$src, mod_imm_neg:$imm),
4418              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4419
4420 def : ARMPat<(ARMcmpZ GPR:$src, mod_imm_neg:$imm),
4421              (CMNri   GPR:$src, mod_imm_neg:$imm)>;
4422
4423 // Note that TST/TEQ don't set all the same flags that CMP does!
4424 defm TST  : AI1_cmp_irs<0b1000, "tst",
4425                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4426                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1,
4427                       "DecodeTSTInstruction">;
4428 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4429                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4430                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4431
4432 // Pseudo i64 compares for some floating point compares.
4433 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4434     Defs = [CPSR] in {
4435 def BCCi64 : PseudoInst<(outs),
4436     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4437      IIC_Br,
4438     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4439     Sched<[WriteBr]>;
4440
4441 def BCCZi64 : PseudoInst<(outs),
4442      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4443     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4444     Sched<[WriteBr]>;
4445 } // usesCustomInserter
4446
4447
4448 // Conditional moves
4449 let hasSideEffects = 0 in {
4450
4451 let isCommutable = 1, isSelect = 1 in
4452 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4453                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4454                            4, IIC_iCMOVr,
4455                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4456                                                    cmovpred:$p))]>,
4457              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4458
4459 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4460                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4461                             4, IIC_iCMOVsr,
4462                             [(set GPR:$Rd,
4463                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4464                                            cmovpred:$p))]>,
4465       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4466 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4467                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4468                            4, IIC_iCMOVsr,
4469   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4470                             cmovpred:$p))]>,
4471       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4472
4473
4474 let isMoveImm = 1 in
4475 def MOVCCi16
4476     : ARMPseudoInst<(outs GPR:$Rd),
4477                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4478                     4, IIC_iMOVi,
4479                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4480                                             cmovpred:$p))]>,
4481       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4482       Sched<[WriteALU]>;
4483
4484 let isMoveImm = 1 in
4485 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4486                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4487                            4, IIC_iCMOVi,
4488                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm:$imm,
4489                                                    cmovpred:$p))]>,
4490       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4491
4492 // Two instruction predicate mov immediate.
4493 let isMoveImm = 1 in
4494 def MOVCCi32imm
4495     : ARMPseudoInst<(outs GPR:$Rd),
4496                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4497                     8, IIC_iCMOVix2,
4498                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4499                                             cmovpred:$p))]>,
4500       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4501
4502 let isMoveImm = 1 in
4503 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4504                            (ins GPR:$false, mod_imm:$imm, cmovpred:$p),
4505                            4, IIC_iCMOVi,
4506                            [(set GPR:$Rd, (ARMcmov GPR:$false, mod_imm_not:$imm,
4507                                                    cmovpred:$p))]>,
4508                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4509
4510 } // hasSideEffects
4511
4512
4513 //===----------------------------------------------------------------------===//
4514 // Atomic operations intrinsics
4515 //
4516
4517 def MemBarrierOptOperand : AsmOperandClass {
4518   let Name = "MemBarrierOpt";
4519   let ParserMethod = "parseMemBarrierOptOperand";
4520 }
4521 def memb_opt : Operand<i32> {
4522   let PrintMethod = "printMemBOption";
4523   let ParserMatchClass = MemBarrierOptOperand;
4524   let DecoderMethod = "DecodeMemBarrierOption";
4525 }
4526
4527 def InstSyncBarrierOptOperand : AsmOperandClass {
4528   let Name = "InstSyncBarrierOpt";
4529   let ParserMethod = "parseInstSyncBarrierOptOperand";
4530 }
4531 def instsyncb_opt : Operand<i32> {
4532   let PrintMethod = "printInstSyncBOption";
4533   let ParserMatchClass = InstSyncBarrierOptOperand;
4534   let DecoderMethod = "DecodeInstSyncBarrierOption";
4535 }
4536
4537 // Memory barriers protect the atomic sequences
4538 let hasSideEffects = 1 in {
4539 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4540                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4541                 Requires<[IsARM, HasDB]> {
4542   bits<4> opt;
4543   let Inst{31-4} = 0xf57ff05;
4544   let Inst{3-0} = opt;
4545 }
4546
4547 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4548                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4549                 Requires<[IsARM, HasDB]> {
4550   bits<4> opt;
4551   let Inst{31-4} = 0xf57ff04;
4552   let Inst{3-0} = opt;
4553 }
4554
4555 // ISB has only full system option
4556 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4557                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
4558                 Requires<[IsARM, HasDB]> {
4559   bits<4> opt;
4560   let Inst{31-4} = 0xf57ff06;
4561   let Inst{3-0} = opt;
4562 }
4563 }
4564
4565 let usesCustomInserter = 1, Defs = [CPSR] in {
4566
4567 // Pseudo instruction that combines movs + predicated rsbmi
4568 // to implement integer ABS
4569   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4570 }
4571
4572 let usesCustomInserter = 1 in {
4573     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4574       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4575       NoItinerary,
4576       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4577 }
4578
4579 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4580   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4581 }]>;
4582
4583 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4584   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4585 }]>;
4586
4587 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4588   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4589 }]>;
4590
4591 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4592                       (int_arm_strex node:$val, node:$ptr), [{
4593   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4594 }]>;
4595
4596 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4597                       (int_arm_strex node:$val, node:$ptr), [{
4598   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4599 }]>;
4600
4601 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4602                       (int_arm_strex node:$val, node:$ptr), [{
4603   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4604 }]>;
4605
4606 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4607   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4608 }]>;
4609
4610 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4611   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4612 }]>;
4613
4614 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4615   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4616 }]>;
4617
4618 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4619                       (int_arm_stlex node:$val, node:$ptr), [{
4620   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4621 }]>;
4622
4623 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4624                       (int_arm_stlex node:$val, node:$ptr), [{
4625   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4626 }]>;
4627
4628 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4629                       (int_arm_stlex node:$val, node:$ptr), [{
4630   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4631 }]>;
4632
4633 let mayLoad = 1 in {
4634 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4635                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4636                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4637 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4638                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4639                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4640 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4641                      NoItinerary, "ldrex", "\t$Rt, $addr",
4642                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4643 let hasExtraDefRegAllocReq = 1 in
4644 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4645                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4646   let DecoderMethod = "DecodeDoubleRegLoad";
4647 }
4648
4649 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4650                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4651                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4652 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4653                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4654                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4655 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4656                      NoItinerary, "ldaex", "\t$Rt, $addr",
4657                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4658 let hasExtraDefRegAllocReq = 1 in
4659 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4660                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4661   let DecoderMethod = "DecodeDoubleRegLoad";
4662 }
4663 }
4664
4665 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4666 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4667                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4668                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4669                                             addr_offset_none:$addr))]>;
4670 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4671                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4672                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4673                                             addr_offset_none:$addr))]>;
4674 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4675                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4676                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4677                                             addr_offset_none:$addr))]>;
4678 let hasExtraSrcRegAllocReq = 1 in
4679 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4680                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4681                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4682   let DecoderMethod = "DecodeDoubleRegStore";
4683 }
4684 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4685                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4686                     [(set GPR:$Rd,
4687                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4688 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4689                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4690                     [(set GPR:$Rd,
4691                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4692 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4693                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4694                     [(set GPR:$Rd,
4695                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4696 let hasExtraSrcRegAllocReq = 1 in
4697 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4698                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4699                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4700   let DecoderMethod = "DecodeDoubleRegStore";
4701 }
4702 }
4703
4704 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4705                 [(int_arm_clrex)]>,
4706             Requires<[IsARM, HasV7]>  {
4707   let Inst{31-0} = 0b11110101011111111111000000011111;
4708 }
4709
4710 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4711              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4712 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4713              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4714
4715 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4716              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4717 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4718              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4719
4720 class acquiring_load<PatFrag base>
4721   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4722   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4723   return isAtLeastAcquire(Ordering);
4724 }]>;
4725
4726 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4727 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4728 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4729
4730 class releasing_store<PatFrag base>
4731   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4732   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4733   return isAtLeastRelease(Ordering);
4734 }]>;
4735
4736 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4737 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4738 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4739
4740 let AddedComplexity = 8 in {
4741   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4742   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4743   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4744   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4745   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4746   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4747 }
4748
4749 // SWP/SWPB are deprecated in V6/V7.
4750 let mayLoad = 1, mayStore = 1 in {
4751 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4752                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4753                 Requires<[PreV8]>;
4754 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4755                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4756                 Requires<[PreV8]>;
4757 }
4758
4759 //===----------------------------------------------------------------------===//
4760 // Coprocessor Instructions.
4761 //
4762
4763 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4764             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4765             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4766             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4767                           imm:$CRm, imm:$opc2)]>,
4768             Requires<[PreV8]> {
4769   bits<4> opc1;
4770   bits<4> CRn;
4771   bits<4> CRd;
4772   bits<4> cop;
4773   bits<3> opc2;
4774   bits<4> CRm;
4775
4776   let Inst{3-0}   = CRm;
4777   let Inst{4}     = 0;
4778   let Inst{7-5}   = opc2;
4779   let Inst{11-8}  = cop;
4780   let Inst{15-12} = CRd;
4781   let Inst{19-16} = CRn;
4782   let Inst{23-20} = opc1;
4783 }
4784
4785 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4786                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4787                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4788                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4789                               imm:$CRm, imm:$opc2)]>,
4790                Requires<[PreV8]> {
4791   let Inst{31-28} = 0b1111;
4792   bits<4> opc1;
4793   bits<4> CRn;
4794   bits<4> CRd;
4795   bits<4> cop;
4796   bits<3> opc2;
4797   bits<4> CRm;
4798
4799   let Inst{3-0}   = CRm;
4800   let Inst{4}     = 0;
4801   let Inst{7-5}   = opc2;
4802   let Inst{11-8}  = cop;
4803   let Inst{15-12} = CRd;
4804   let Inst{19-16} = CRn;
4805   let Inst{23-20} = opc1;
4806 }
4807
4808 class ACI<dag oops, dag iops, string opc, string asm,
4809           IndexMode im = IndexModeNone>
4810   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4811       opc, asm, "", []> {
4812   let Inst{27-25} = 0b110;
4813 }
4814 class ACInoP<dag oops, dag iops, string opc, string asm,
4815           IndexMode im = IndexModeNone>
4816   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4817          opc, asm, "", []> {
4818   let Inst{31-28} = 0b1111;
4819   let Inst{27-25} = 0b110;
4820 }
4821 multiclass LdStCop<bit load, bit Dbit, string asm> {
4822   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4823                     asm, "\t$cop, $CRd, $addr"> {
4824     bits<13> addr;
4825     bits<4> cop;
4826     bits<4> CRd;
4827     let Inst{24} = 1; // P = 1
4828     let Inst{23} = addr{8};
4829     let Inst{22} = Dbit;
4830     let Inst{21} = 0; // W = 0
4831     let Inst{20} = load;
4832     let Inst{19-16} = addr{12-9};
4833     let Inst{15-12} = CRd;
4834     let Inst{11-8} = cop;
4835     let Inst{7-0} = addr{7-0};
4836     let DecoderMethod = "DecodeCopMemInstruction";
4837   }
4838   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4839                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4840     bits<13> addr;
4841     bits<4> cop;
4842     bits<4> CRd;
4843     let Inst{24} = 1; // P = 1
4844     let Inst{23} = addr{8};
4845     let Inst{22} = Dbit;
4846     let Inst{21} = 1; // W = 1
4847     let Inst{20} = load;
4848     let Inst{19-16} = addr{12-9};
4849     let Inst{15-12} = CRd;
4850     let Inst{11-8} = cop;
4851     let Inst{7-0} = addr{7-0};
4852     let DecoderMethod = "DecodeCopMemInstruction";
4853   }
4854   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4855                               postidx_imm8s4:$offset),
4856                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4857     bits<9> offset;
4858     bits<4> addr;
4859     bits<4> cop;
4860     bits<4> CRd;
4861     let Inst{24} = 0; // P = 0
4862     let Inst{23} = offset{8};
4863     let Inst{22} = Dbit;
4864     let Inst{21} = 1; // W = 1
4865     let Inst{20} = load;
4866     let Inst{19-16} = addr;
4867     let Inst{15-12} = CRd;
4868     let Inst{11-8} = cop;
4869     let Inst{7-0} = offset{7-0};
4870     let DecoderMethod = "DecodeCopMemInstruction";
4871   }
4872   def _OPTION : ACI<(outs),
4873                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4874                          coproc_option_imm:$option),
4875       asm, "\t$cop, $CRd, $addr, $option"> {
4876     bits<8> option;
4877     bits<4> addr;
4878     bits<4> cop;
4879     bits<4> CRd;
4880     let Inst{24} = 0; // P = 0
4881     let Inst{23} = 1; // U = 1
4882     let Inst{22} = Dbit;
4883     let Inst{21} = 0; // W = 0
4884     let Inst{20} = load;
4885     let Inst{19-16} = addr;
4886     let Inst{15-12} = CRd;
4887     let Inst{11-8} = cop;
4888     let Inst{7-0} = option;
4889     let DecoderMethod = "DecodeCopMemInstruction";
4890   }
4891 }
4892 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4893   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4894                        asm, "\t$cop, $CRd, $addr"> {
4895     bits<13> addr;
4896     bits<4> cop;
4897     bits<4> CRd;
4898     let Inst{24} = 1; // P = 1
4899     let Inst{23} = addr{8};
4900     let Inst{22} = Dbit;
4901     let Inst{21} = 0; // W = 0
4902     let Inst{20} = load;
4903     let Inst{19-16} = addr{12-9};
4904     let Inst{15-12} = CRd;
4905     let Inst{11-8} = cop;
4906     let Inst{7-0} = addr{7-0};
4907     let DecoderMethod = "DecodeCopMemInstruction";
4908   }
4909   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4910                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4911     bits<13> addr;
4912     bits<4> cop;
4913     bits<4> CRd;
4914     let Inst{24} = 1; // P = 1
4915     let Inst{23} = addr{8};
4916     let Inst{22} = Dbit;
4917     let Inst{21} = 1; // W = 1
4918     let Inst{20} = load;
4919     let Inst{19-16} = addr{12-9};
4920     let Inst{15-12} = CRd;
4921     let Inst{11-8} = cop;
4922     let Inst{7-0} = addr{7-0};
4923     let DecoderMethod = "DecodeCopMemInstruction";
4924   }
4925   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4926                                  postidx_imm8s4:$offset),
4927                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4928     bits<9> offset;
4929     bits<4> addr;
4930     bits<4> cop;
4931     bits<4> CRd;
4932     let Inst{24} = 0; // P = 0
4933     let Inst{23} = offset{8};
4934     let Inst{22} = Dbit;
4935     let Inst{21} = 1; // W = 1
4936     let Inst{20} = load;
4937     let Inst{19-16} = addr;
4938     let Inst{15-12} = CRd;
4939     let Inst{11-8} = cop;
4940     let Inst{7-0} = offset{7-0};
4941     let DecoderMethod = "DecodeCopMemInstruction";
4942   }
4943   def _OPTION : ACInoP<(outs),
4944                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4945                             coproc_option_imm:$option),
4946       asm, "\t$cop, $CRd, $addr, $option"> {
4947     bits<8> option;
4948     bits<4> addr;
4949     bits<4> cop;
4950     bits<4> CRd;
4951     let Inst{24} = 0; // P = 0
4952     let Inst{23} = 1; // U = 1
4953     let Inst{22} = Dbit;
4954     let Inst{21} = 0; // W = 0
4955     let Inst{20} = load;
4956     let Inst{19-16} = addr;
4957     let Inst{15-12} = CRd;
4958     let Inst{11-8} = cop;
4959     let Inst{7-0} = option;
4960     let DecoderMethod = "DecodeCopMemInstruction";
4961   }
4962 }
4963
4964 defm LDC   : LdStCop <1, 0, "ldc">;
4965 defm LDCL  : LdStCop <1, 1, "ldcl">;
4966 defm STC   : LdStCop <0, 0, "stc">;
4967 defm STCL  : LdStCop <0, 1, "stcl">;
4968 defm LDC2  : LdSt2Cop<1, 0, "ldc2">, Requires<[PreV8]>;
4969 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">, Requires<[PreV8]>;
4970 defm STC2  : LdSt2Cop<0, 0, "stc2">, Requires<[PreV8]>;
4971 defm STC2L : LdSt2Cop<0, 1, "stc2l">, Requires<[PreV8]>;
4972
4973 //===----------------------------------------------------------------------===//
4974 // Move between coprocessor and ARM core register.
4975 //
4976
4977 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4978                 list<dag> pattern>
4979   : ABI<0b1110, oops, iops, NoItinerary, opc,
4980         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4981   let Inst{20} = direction;
4982   let Inst{4} = 1;
4983
4984   bits<4> Rt;
4985   bits<4> cop;
4986   bits<3> opc1;
4987   bits<3> opc2;
4988   bits<4> CRm;
4989   bits<4> CRn;
4990
4991   let Inst{15-12} = Rt;
4992   let Inst{11-8}  = cop;
4993   let Inst{23-21} = opc1;
4994   let Inst{7-5}   = opc2;
4995   let Inst{3-0}   = CRm;
4996   let Inst{19-16} = CRn;
4997 }
4998
4999 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
5000                     (outs),
5001                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5002                          c_imm:$CRm, imm0_7:$opc2),
5003                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5004                                   imm:$CRm, imm:$opc2)]>,
5005                     ComplexDeprecationPredicate<"MCR">;
5006 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
5007                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5008                         c_imm:$CRm, 0, pred:$p)>;
5009 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
5010                     (outs GPRwithAPSR:$Rt),
5011                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5012                          imm0_7:$opc2), []>;
5013 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
5014                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5015                         c_imm:$CRm, 0, pred:$p)>;
5016
5017 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
5018              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5019
5020 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
5021                  list<dag> pattern>
5022   : ABXI<0b1110, oops, iops, NoItinerary,
5023          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
5024   let Inst{31-24} = 0b11111110;
5025   let Inst{20} = direction;
5026   let Inst{4} = 1;
5027
5028   bits<4> Rt;
5029   bits<4> cop;
5030   bits<3> opc1;
5031   bits<3> opc2;
5032   bits<4> CRm;
5033   bits<4> CRn;
5034
5035   let Inst{15-12} = Rt;
5036   let Inst{11-8}  = cop;
5037   let Inst{23-21} = opc1;
5038   let Inst{7-5}   = opc2;
5039   let Inst{3-0}   = CRm;
5040   let Inst{19-16} = CRn;
5041 }
5042
5043 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
5044                       (outs),
5045                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5046                            c_imm:$CRm, imm0_7:$opc2),
5047                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
5048                                      imm:$CRm, imm:$opc2)]>,
5049                       Requires<[PreV8]>;
5050 def : ARMInstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
5051                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
5052                          c_imm:$CRm, 0)>;
5053 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
5054                       (outs GPRwithAPSR:$Rt),
5055                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
5056                            imm0_7:$opc2), []>,
5057                       Requires<[PreV8]>;
5058 def : ARMInstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
5059                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5060                          c_imm:$CRm, 0)>;
5061
5062 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
5063                               imm:$CRm, imm:$opc2),
5064                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5065
5066 class MovRRCopro<string opc, bit direction, dag oops, dag iops, list<dag>
5067                  pattern = []>
5068   : ABI<0b1100, oops, iops, NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm",
5069         pattern> {
5070
5071   let Inst{23-21} = 0b010;
5072   let Inst{20} = direction;
5073
5074   bits<4> Rt;
5075   bits<4> Rt2;
5076   bits<4> cop;
5077   bits<4> opc1;
5078   bits<4> CRm;
5079
5080   let Inst{15-12} = Rt;
5081   let Inst{19-16} = Rt2;
5082   let Inst{11-8}  = cop;
5083   let Inst{7-4}   = opc1;
5084   let Inst{3-0}   = CRm;
5085 }
5086
5087 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5088                       (outs), (ins p_imm:$cop, imm0_15:$opc1, GPRnopc:$Rt,
5089                       GPRnopc:$Rt2, c_imm:$CRm),
5090                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5091                                      GPRnopc:$Rt2, imm:$CRm)]>;
5092 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */,
5093                       (outs GPRnopc:$Rt, GPRnopc:$Rt2),
5094                       (ins p_imm:$cop, imm0_15:$opc1, c_imm:$CRm), []>;
5095
5096 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
5097   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5098          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
5099          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5100     Requires<[PreV8]> {
5101   let Inst{31-28} = 0b1111;
5102   let Inst{23-21} = 0b010;
5103   let Inst{20} = direction;
5104
5105   bits<4> Rt;
5106   bits<4> Rt2;
5107   bits<4> cop;
5108   bits<4> opc1;
5109   bits<4> CRm;
5110
5111   let Inst{15-12} = Rt;
5112   let Inst{19-16} = Rt2;
5113   let Inst{11-8}  = cop;
5114   let Inst{7-4}   = opc1;
5115   let Inst{3-0}   = CRm;
5116
5117   let DecoderMethod = "DecodeMRRC2";
5118 }
5119
5120 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5121                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5122                                         GPRnopc:$Rt2, imm:$CRm)]>;
5123 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5124
5125 //===----------------------------------------------------------------------===//
5126 // Move between special register and ARM core register
5127 //
5128
5129 // Move to ARM core register from Special Register
5130 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5131               "mrs", "\t$Rd, apsr", []> {
5132   bits<4> Rd;
5133   let Inst{23-16} = 0b00001111;
5134   let Unpredictable{19-17} = 0b111;
5135
5136   let Inst{15-12} = Rd;
5137
5138   let Inst{11-0} = 0b000000000000;
5139   let Unpredictable{11-0} = 0b110100001111;
5140 }
5141
5142 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5143          Requires<[IsARM]>;
5144
5145 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5146 // section B9.3.9, with the R bit set to 1.
5147 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5148                  "mrs", "\t$Rd, spsr", []> {
5149   bits<4> Rd;
5150   let Inst{23-16} = 0b01001111;
5151   let Unpredictable{19-16} = 0b1111;
5152
5153   let Inst{15-12} = Rd;
5154
5155   let Inst{11-0} = 0b000000000000;
5156   let Unpredictable{11-0} = 0b110100001111;
5157 }
5158
5159 // However, the MRS (banked register) system instruction (ARMv7VE) *does* have a
5160 // separate encoding (distinguished by bit 5.
5161 def MRSbanked : ABI<0b0001, (outs GPRnopc:$Rd), (ins banked_reg:$banked),
5162                     NoItinerary, "mrs", "\t$Rd, $banked", []>,
5163                 Requires<[IsARM, HasVirtualization]> {
5164   bits<6> banked;
5165   bits<4> Rd;
5166
5167   let Inst{23} = 0;
5168   let Inst{22} = banked{5}; // R bit
5169   let Inst{21-20} = 0b00;
5170   let Inst{19-16} = banked{3-0};
5171   let Inst{15-12} = Rd;
5172   let Inst{11-9} = 0b001;
5173   let Inst{8} = banked{4};
5174   let Inst{7-0} = 0b00000000;
5175 }
5176
5177 // Move from ARM core register to Special Register
5178 //
5179 // No need to have both system and application versions of MSR (immediate) or
5180 // MSR (register), the encodings are the same and the assembly parser has no way
5181 // to distinguish between them. The mask operand contains the special register
5182 // (R Bit) in bit 4 and bits 3-0 contains the mask with the fields to be
5183 // accessed in the special register.
5184 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5185               "msr", "\t$mask, $Rn", []> {
5186   bits<5> mask;
5187   bits<4> Rn;
5188
5189   let Inst{23} = 0;
5190   let Inst{22} = mask{4}; // R bit
5191   let Inst{21-20} = 0b10;
5192   let Inst{19-16} = mask{3-0};
5193   let Inst{15-12} = 0b1111;
5194   let Inst{11-4} = 0b00000000;
5195   let Inst{3-0} = Rn;
5196 }
5197
5198 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  mod_imm:$imm), NoItinerary,
5199                "msr", "\t$mask, $imm", []> {
5200   bits<5> mask;
5201   bits<12> imm;
5202
5203   let Inst{23} = 0;
5204   let Inst{22} = mask{4}; // R bit
5205   let Inst{21-20} = 0b10;
5206   let Inst{19-16} = mask{3-0};
5207   let Inst{15-12} = 0b1111;
5208   let Inst{11-0} = imm;
5209 }
5210
5211 // However, the MSR (banked register) system instruction (ARMv7VE) *does* have a
5212 // separate encoding (distinguished by bit 5.
5213 def MSRbanked : ABI<0b0001, (outs), (ins banked_reg:$banked, GPRnopc:$Rn),
5214                     NoItinerary, "msr", "\t$banked, $Rn", []>,
5215                 Requires<[IsARM, HasVirtualization]> {
5216   bits<6> banked;
5217   bits<4> Rn;
5218
5219   let Inst{23} = 0;
5220   let Inst{22} = banked{5}; // R bit
5221   let Inst{21-20} = 0b10;
5222   let Inst{19-16} = banked{3-0};
5223   let Inst{15-12} = 0b1111;
5224   let Inst{11-9} = 0b001;
5225   let Inst{8} = banked{4};
5226   let Inst{7-4} = 0b0000;
5227   let Inst{3-0} = Rn;
5228 }
5229
5230 // Dynamic stack allocation yields a _chkstk for Windows targets.  These calls
5231 // are needed to probe the stack when allocating more than
5232 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
5233 // ensure that the guard pages used by the OS virtual memory manager are
5234 // allocated in correct sequence.
5235 // The main point of having separate instruction are extra unmodelled effects
5236 // (compared to ordinary calls) like stack pointer change.
5237
5238 def win__chkstk : SDNode<"ARMISD::WIN__CHKSTK", SDTNone,
5239                       [SDNPHasChain, SDNPSideEffect]>;
5240 let usesCustomInserter = 1, Uses = [R4], Defs = [R4, SP] in
5241   def WIN__CHKSTK : PseudoInst<(outs), (ins), NoItinerary, [(win__chkstk)]>;
5242
5243 //===----------------------------------------------------------------------===//
5244 // TLS Instructions
5245 //
5246
5247 // __aeabi_read_tp preserves the registers r1-r3.
5248 // This is a pseudo inst so that we can get the encoding right,
5249 // complete with fixup for the aeabi_read_tp function.
5250 // TPsoft is valid for ARM mode only, in case of Thumb mode a tTPsoft pattern
5251 // is defined in "ARMInstrThumb.td".
5252 let isCall = 1,
5253   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5254   def TPsoft : ARMPseudoInst<(outs), (ins), 4, IIC_Br,
5255                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5256 }
5257
5258 //===----------------------------------------------------------------------===//
5259 // SJLJ Exception handling intrinsics
5260 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5261 //   address and save #0 in R0 for the non-longjmp case.
5262 //   Since by its nature we may be coming from some other function to get
5263 //   here, and we're using the stack frame for the containing function to
5264 //   save/restore registers, we can't keep anything live in regs across
5265 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5266 //   when we get here from a longjmp(). We force everything out of registers
5267 //   except for our own input by listing the relevant registers in Defs. By
5268 //   doing so, we also cause the prologue/epilogue code to actively preserve
5269 //   all of the callee-saved resgisters, which is exactly what we want.
5270 //   A constant value is passed in $val, and we use the location as a scratch.
5271 //
5272 // These are pseudo-instructions and are lowered to individual MC-insts, so
5273 // no encoding information is necessary.
5274 let Defs =
5275   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5276     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5277   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5278   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5279                                NoItinerary,
5280                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5281                            Requires<[IsARM, HasVFP2]>;
5282 }
5283
5284 let Defs =
5285   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5286   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5287   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5288                                    NoItinerary,
5289                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5290                                 Requires<[IsARM, NoVFP]>;
5291 }
5292
5293 // FIXME: Non-IOS version(s)
5294 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5295     Defs = [ R7, LR, SP ] in {
5296 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5297                              NoItinerary,
5298                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5299                                 Requires<[IsARM]>;
5300 }
5301
5302 let isBarrier = 1, hasSideEffects = 1, usesCustomInserter = 1 in
5303 def Int_eh_sjlj_setup_dispatch : PseudoInst<(outs), (ins), NoItinerary,
5304             [(ARMeh_sjlj_setup_dispatch)]>;
5305
5306 // eh.sjlj.dispatchsetup pseudo-instruction.
5307 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5308 // the pseudo is expanded (which happens before any passes that need the
5309 // instruction size).
5310 let isBarrier = 1 in
5311 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5312
5313
5314 //===----------------------------------------------------------------------===//
5315 // Non-Instruction Patterns
5316 //
5317
5318 // ARMv4 indirect branch using (MOVr PC, dst)
5319 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5320   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5321                     4, IIC_Br, [(brind GPR:$dst)],
5322                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5323                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5324
5325 // Large immediate handling.
5326
5327 // 32-bit immediate using two piece mod_imms or movw + movt.
5328 // This is a single pseudo instruction, the benefit is that it can be remat'd
5329 // as a single unit instead of having to handle reg inputs.
5330 // FIXME: Remove this when we can do generalized remat.
5331 let isReMaterializable = 1, isMoveImm = 1 in
5332 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5333                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5334                            Requires<[IsARM]>;
5335
5336 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5337                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5338                     Requires<[IsARM, DontUseMovt]>;
5339
5340 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5341 // It also makes it possible to rematerialize the instructions.
5342 // FIXME: Remove this when we can do generalized remat and when machine licm
5343 // can properly the instructions.
5344 let isReMaterializable = 1 in {
5345 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5346                               IIC_iMOVix2addpc,
5347                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5348                         Requires<[IsARM, UseMovt]>;
5349
5350 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5351                                  IIC_iLoadiALU,
5352                                  [(set GPR:$dst,
5353                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5354                       Requires<[IsARM, DontUseMovt]>;
5355
5356 let AddedComplexity = 10 in
5357 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5358                               NoItinerary,
5359                               [(set GPR:$dst,
5360                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5361                           Requires<[IsARM, DontUseMovt]>;
5362
5363 let AddedComplexity = 10 in
5364 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5365                                 IIC_iMOVix2ld,
5366                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5367                     Requires<[IsARM, UseMovt]>;
5368 } // isReMaterializable
5369
5370 // ConstantPool, GlobalAddress, and JumpTable
5371 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5372 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5373             Requires<[IsARM, UseMovt]>;
5374 def : ARMPat<(ARMWrapperJT tjumptable:$dst),
5375              (LEApcrelJT tjumptable:$dst)>;
5376
5377 // TODO: add,sub,and, 3-instr forms?
5378
5379 // Tail calls. These patterns also apply to Thumb mode.
5380 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5381 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5382 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5383
5384 // Direct calls
5385 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5386 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5387              (BMOVPCB_CALL texternalsym:$func)>;
5388
5389 // zextload i1 -> zextload i8
5390 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5391 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5392
5393 // extload -> zextload
5394 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5395 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5396 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5397 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5398
5399 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5400
5401 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5402 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5403
5404 // smul* and smla*
5405 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5406                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5407                  (SMULBB GPR:$a, GPR:$b)>;
5408 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5409                  (SMULBB GPR:$a, GPR:$b)>;
5410 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5411                       (sra GPR:$b, (i32 16))),
5412                  (SMULBT GPR:$a, GPR:$b)>;
5413 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5414                  (SMULBT GPR:$a, GPR:$b)>;
5415 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5416                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5417                  (SMULTB GPR:$a, GPR:$b)>;
5418 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5419                 (SMULTB GPR:$a, GPR:$b)>;
5420
5421 def : ARMV5MOPat<(add GPR:$acc,
5422                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5423                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5424                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5425 def : ARMV5MOPat<(add GPR:$acc,
5426                       (mul sext_16_node:$a, sext_16_node:$b)),
5427                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5428 def : ARMV5MOPat<(add GPR:$acc,
5429                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5430                            (sra GPR:$b, (i32 16)))),
5431                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5432 def : ARMV5MOPat<(add GPR:$acc,
5433                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5434                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5435 def : ARMV5MOPat<(add GPR:$acc,
5436                       (mul (sra GPR:$a, (i32 16)),
5437                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5438                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5439 def : ARMV5MOPat<(add GPR:$acc,
5440                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5441                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5442
5443
5444 // Pre-v7 uses MCR for synchronization barriers.
5445 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5446          Requires<[IsARM, HasV6]>;
5447
5448 // SXT/UXT with no rotate
5449 let AddedComplexity = 16 in {
5450 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5451 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5452 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5453 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5454                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5455 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5456                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5457 }
5458
5459 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5460 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5461
5462 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5463                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5464 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5465                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5466
5467 // Atomic load/store patterns
5468 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5469              (LDRBrs ldst_so_reg:$src)>;
5470 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5471              (LDRBi12 addrmode_imm12:$src)>;
5472 def : ARMPat<(atomic_load_16 addrmode3:$src),
5473              (LDRH addrmode3:$src)>;
5474 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5475              (LDRrs ldst_so_reg:$src)>;
5476 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5477              (LDRi12 addrmode_imm12:$src)>;
5478 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5479              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5480 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5481              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5482 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5483              (STRH GPR:$val, addrmode3:$ptr)>;
5484 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5485              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5486 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5487              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5488
5489
5490 //===----------------------------------------------------------------------===//
5491 // Thumb Support
5492 //
5493
5494 include "ARMInstrThumb.td"
5495
5496 //===----------------------------------------------------------------------===//
5497 // Thumb2 Support
5498 //
5499
5500 include "ARMInstrThumb2.td"
5501
5502 //===----------------------------------------------------------------------===//
5503 // Floating Point Support
5504 //
5505
5506 include "ARMInstrVFP.td"
5507
5508 //===----------------------------------------------------------------------===//
5509 // Advanced SIMD (NEON) Support
5510 //
5511
5512 include "ARMInstrNEON.td"
5513
5514 //===----------------------------------------------------------------------===//
5515 // Assembler aliases
5516 //
5517
5518 // Memory barriers
5519 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5520 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5521 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5522
5523 // System instructions
5524 def : MnemonicAlias<"swi", "svc">;
5525
5526 // Load / Store Multiple
5527 def : MnemonicAlias<"ldmfd", "ldm">;
5528 def : MnemonicAlias<"ldmia", "ldm">;
5529 def : MnemonicAlias<"ldmea", "ldmdb">;
5530 def : MnemonicAlias<"stmfd", "stmdb">;
5531 def : MnemonicAlias<"stmia", "stm">;
5532 def : MnemonicAlias<"stmea", "stm">;
5533
5534 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5535 // shift amount is zero (i.e., unspecified).
5536 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5537                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5538         Requires<[IsARM, HasV6]>;
5539 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5540                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5541         Requires<[IsARM, HasV6]>;
5542
5543 // PUSH/POP aliases for STM/LDM
5544 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5545 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5546
5547 // SSAT/USAT optional shift operand.
5548 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5549                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5550 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5551                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5552
5553
5554 // Extend instruction optional rotate operand.
5555 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5556                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5557 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5558                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5559 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5560                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5561 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5562                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5563 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5564                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5565 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5566                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5567
5568 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5569                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5570 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5571                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5572 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5573                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5574 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5575                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5576 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5577                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5578 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5579                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5580
5581
5582 // RFE aliases
5583 def : MnemonicAlias<"rfefa", "rfeda">;
5584 def : MnemonicAlias<"rfeea", "rfedb">;
5585 def : MnemonicAlias<"rfefd", "rfeia">;
5586 def : MnemonicAlias<"rfeed", "rfeib">;
5587 def : MnemonicAlias<"rfe", "rfeia">;
5588
5589 // SRS aliases
5590 def : MnemonicAlias<"srsfa", "srsib">;
5591 def : MnemonicAlias<"srsea", "srsia">;
5592 def : MnemonicAlias<"srsfd", "srsdb">;
5593 def : MnemonicAlias<"srsed", "srsda">;
5594 def : MnemonicAlias<"srs", "srsia">;
5595
5596 // QSAX == QSUBADDX
5597 def : MnemonicAlias<"qsubaddx", "qsax">;
5598 // SASX == SADDSUBX
5599 def : MnemonicAlias<"saddsubx", "sasx">;
5600 // SHASX == SHADDSUBX
5601 def : MnemonicAlias<"shaddsubx", "shasx">;
5602 // SHSAX == SHSUBADDX
5603 def : MnemonicAlias<"shsubaddx", "shsax">;
5604 // SSAX == SSUBADDX
5605 def : MnemonicAlias<"ssubaddx", "ssax">;
5606 // UASX == UADDSUBX
5607 def : MnemonicAlias<"uaddsubx", "uasx">;
5608 // UHASX == UHADDSUBX
5609 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5610 // UHSAX == UHSUBADDX
5611 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5612 // UQASX == UQADDSUBX
5613 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5614 // UQSAX == UQSUBADDX
5615 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5616 // USAX == USUBADDX
5617 def : MnemonicAlias<"usubaddx", "usax">;
5618
5619 // "mov Rd, mod_imm_not" can be handled via "mvn" in assembly, just like
5620 // for isel.
5621 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5622                    (MVNi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5623 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5624                    (MOVi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s)>;
5625 // Same for AND <--> BIC
5626 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5627                    (ANDri rGPR:$Rd, rGPR:$Rn, mod_imm_not:$imm,
5628                           pred:$p, cc_out:$s)>;
5629 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5630                    (ANDri rGPR:$Rdn, rGPR:$Rdn, mod_imm_not:$imm,
5631                           pred:$p, cc_out:$s)>;
5632 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5633                    (BICri rGPR:$Rd, rGPR:$Rn, mod_imm_not:$imm,
5634                           pred:$p, cc_out:$s)>;
5635 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5636                    (BICri rGPR:$Rdn, rGPR:$Rdn, mod_imm_not:$imm,
5637                           pred:$p, cc_out:$s)>;
5638
5639 // Likewise, "add Rd, mod_imm_neg" -> sub
5640 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5641                  (SUBri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5642 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5643                  (SUBri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s)>;
5644 // Same for CMP <--> CMN via mod_imm_neg
5645 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5646                    (CMNri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5647 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5648                    (CMPri rGPR:$Rd, mod_imm_neg:$imm, pred:$p)>;
5649
5650 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5651 // LSR, ROR, and RRX instructions.
5652 // FIXME: We need C++ parser hooks to map the alias to the MOV
5653 //        encoding. It seems we should be able to do that sort of thing
5654 //        in tblgen, but it could get ugly.
5655 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5656 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5657                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5658                              cc_out:$s)>;
5659 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5660                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5661                              cc_out:$s)>;
5662 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5663                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5664                              cc_out:$s)>;
5665 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5666                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5667                              cc_out:$s)>;
5668 }
5669 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5670                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5671 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5672 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5673                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5674                              cc_out:$s)>;
5675 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5676                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5677                              cc_out:$s)>;
5678 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5679                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5680                              cc_out:$s)>;
5681 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5682                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5683                              cc_out:$s)>;
5684 }
5685
5686 // "neg" is and alias for "rsb rd, rn, #0"
5687 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5688                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5689
5690 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5691 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5692          Requires<[IsARM, NoV6]>;
5693
5694 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
5695 // the instruction definitions need difference constraints pre-v6.
5696 // Use these aliases for the assembly parsing on pre-v6.
5697 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
5698             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
5699          Requires<[IsARM, NoV6]>;
5700 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
5701             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
5702              pred:$p, cc_out:$s)>,
5703          Requires<[IsARM, NoV6]>;
5704 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5705             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5706          Requires<[IsARM, NoV6]>;
5707 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5708             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5709          Requires<[IsARM, NoV6]>;
5710 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5711             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5712          Requires<[IsARM, NoV6]>;
5713 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5714             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5715          Requires<[IsARM, NoV6]>;
5716
5717 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5718 // is discarded.
5719 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5720          ComplexDeprecationPredicate<"IT">;
5721
5722 let mayLoad = 1, mayStore =1, hasSideEffects = 1 in
5723 def SPACE : PseudoInst<(outs GPR:$Rd), (ins i32imm:$size, GPR:$Rn),
5724                        NoItinerary,
5725                        [(set GPR:$Rd, (int_arm_space imm:$size, GPR:$Rn))]>;