lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  99 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 100
 101 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 102                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 103 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 104                               [SDNPHasChain, SDNPSideEffect,
 105                                SDNPOptInGlue, SDNPOutGlue]>;
 106 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 107                                 SDT_ARMStructByVal,
 108                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 109                                  SDNPMayStore, SDNPMayLoad]>;
 110
 111 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 112                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 113                                SDNPVariadic]>;
 114 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 115                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 116                                SDNPVariadic]>;
 117 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 118                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                SDNPVariadic]>;
 120
 121 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 122                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 190                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 191 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 192                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 193 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 194                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 195 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 196 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 197                                  AssemblerPredicate<"HasV6MOps",
 198                                                     "armv6m or armv6t2">;
 199 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 200                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 201 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 202 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 203                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 204 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 205                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 206 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 207                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 208 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 209 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 210                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 211 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 212                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 213 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 214                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 215 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 216                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 217                                                     "double precision VFP">;
 218 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 219                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 220 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 221                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 222 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 223                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 224 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 225                                  AssemblerPredicate<"FeatureCRC", "crc">;
 226 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 227                                  AssemblerPredicate<"FeatureFP16","half-float">;
 228 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 229                                  AssemblerPredicate<"FeatureHWDiv", "divide in THUMB">;
 230 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 231                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 232 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 233                                  AssemblerPredicate<"FeatureT2XtPk",
 234                                                      "pack/extract">;
 235 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 236                                  AssemblerPredicate<"FeatureDSPThumb2",
 237                                                     "thumb2-dsp">;
 238 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 239                                  AssemblerPredicate<"FeatureDB",
 240                                                     "data-barriers">;
 241 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 242                                  AssemblerPredicate<"FeatureMP",
 243                                                     "mp-extensions">;
 244 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 245                                  AssemblerPredicate<"FeatureTrustZone",
 246                                                     "TrustZone">;
 247 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 248 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 249 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 250 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 251                                  AssemblerPredicate<"ModeThumb", "thumb">;
 252 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 253 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 254                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 255                                                     "thumb2">;
 256 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 257                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 258 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 259                                  AssemblerPredicate<"!FeatureMClass",
 260                                                     "!armv*m">;
 261 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 262                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 263 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 264 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 265 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 266 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 267 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 268 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 269                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 270 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 271
 272 // FIXME: Eventually this will be just "hasV6T2Ops".
 273 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 274 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 275 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 276 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 277
 278 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 279 // But only select them if more precision in FP computation is allowed.
 280 // Do not use them for Darwin platforms.
 281 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 282                                  " FPOpFusion::Fast && "
 283                                  " Subtarget->hasVFP4()) && "
 284                                  "!Subtarget->isTargetDarwin()">;
 285 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 286                                  " FPOpFusion::Fast &&"
 287                                  " Subtarget->hasVFP4()) || "
 288                                  "Subtarget->isTargetDarwin()">;
 289
 290 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 291 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 292 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 293
 294 // VDUP.32 is microcoded on Swift - prefer VMOV.
 295 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 296 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 297
 298 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 299 // this allows more effective execution domain optimization. See
 300 // setExecutionDomain().
 301 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 302 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 303
 304 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 305 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 306
 307 //===----------------------------------------------------------------------===//
 308 // ARM Flag Definitions.
 309
 310 class RegConstraint<string C> {
 311   string Constraints = C;
 312 }
 313
 314 //===----------------------------------------------------------------------===//
 315 //  ARM specific transformation functions and pattern fragments.
 316 //
 317
 318 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 319 def imm_neg_XFORM : SDNodeXForm<imm, [{
 320   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 321 }]>;
 322
 323 // imm_not_XFORM - Return the complement of a i32 immediate value.
 324 def imm_not_XFORM : SDNodeXForm<imm, [{
 325   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 326 }]>;
 327
 328 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 329 def imm16_31 : ImmLeaf<i32, [{
 330   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 331 }]>;
 332
 333 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 334 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 335     unsigned Value = -(unsigned)N->getZExtValue();
 336     return Value && ARM_AM::getSOImmVal(Value) != -1;
 337   }], imm_neg_XFORM> {
 338   let ParserMatchClass = so_imm_neg_asmoperand;
 339 }
 340
 341 // Note: this pattern doesn't require an encoder method and such, as it's
 342 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 343 // is handled by the destination instructions, which use so_imm.
 344 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 345 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 346     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 347   }], imm_not_XFORM> {
 348   let ParserMatchClass = so_imm_not_asmoperand;
 349 }
 350
 351 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 352 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 353   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 354 }]>;
 355
 356 /// Split a 32-bit immediate into two 16 bit parts.
 357 def hi16 : SDNodeXForm<imm, [{
 358   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 359 }]>;
 360
 361 def lo16AllZero : PatLeaf<(i32 imm), [{
 362   // Returns true if all low 16-bits are 0.
 363   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 364 }], hi16>;
 365
 366 class BinOpWithFlagFrag<dag res> :
 367       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 368 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 369 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 370
 371 // An 'and' node with a single use.
 372 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 373   return N->hasOneUse();
 374 }]>;
 375
 376 // An 'xor' node with a single use.
 377 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 378   return N->hasOneUse();
 379 }]>;
 380
 381 // An 'fmul' node with a single use.
 382 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 383   return N->hasOneUse();
 384 }]>;
 385
 386 // An 'fadd' node which checks for single non-hazardous use.
 387 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 388   return hasNoVMLxHazardUse(N);
 389 }]>;
 390
 391 // An 'fsub' node which checks for single non-hazardous use.
 392 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 393   return hasNoVMLxHazardUse(N);
 394 }]>;
 395
 396 //===----------------------------------------------------------------------===//
 397 // Operand Definitions.
 398 //
 399
 400 // Immediate operands with a shared generic asm render method.
 401 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 402
 403 // Branch target.
 404 // FIXME: rename brtarget to t2_brtarget
 405 def brtarget : Operand<OtherVT> {
 406   let EncoderMethod = "getBranchTargetOpValue";
 407   let OperandType = "OPERAND_PCREL";
 408   let DecoderMethod = "DecodeT2BROperand";
 409 }
 410
 411 // FIXME: get rid of this one?
 412 def uncondbrtarget : Operand<OtherVT> {
 413   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 414   let OperandType = "OPERAND_PCREL";
 415 }
 416
 417 // Branch target for ARM. Handles conditional/unconditional
 418 def br_target : Operand<OtherVT> {
 419   let EncoderMethod = "getARMBranchTargetOpValue";
 420   let OperandType = "OPERAND_PCREL";
 421 }
 422
 423 // Call target.
 424 // FIXME: rename bltarget to t2_bl_target?
 425 def bltarget : Operand<i32> {
 426   // Encoded the same as branch targets.
 427   let EncoderMethod = "getBranchTargetOpValue";
 428   let OperandType = "OPERAND_PCREL";
 429 }
 430
 431 // Call target for ARM. Handles conditional/unconditional
 432 // FIXME: rename bl_target to t2_bltarget?
 433 def bl_target : Operand<i32> {
 434   let EncoderMethod = "getARMBLTargetOpValue";
 435   let OperandType = "OPERAND_PCREL";
 436 }
 437
 438 def blx_target : Operand<i32> {
 439   let EncoderMethod = "getARMBLXTargetOpValue";
 440   let OperandType = "OPERAND_PCREL";
 441 }
 442
 443 // A list of registers separated by comma. Used by load/store multiple.
 444 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 445 def reglist : Operand<i32> {
 446   let EncoderMethod = "getRegisterListOpValue";
 447   let ParserMatchClass = RegListAsmOperand;
 448   let PrintMethod = "printRegisterList";
 449   let DecoderMethod = "DecodeRegListOperand";
 450 }
 451
 452 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 453
 454 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 455 def dpr_reglist : Operand<i32> {
 456   let EncoderMethod = "getRegisterListOpValue";
 457   let ParserMatchClass = DPRRegListAsmOperand;
 458   let PrintMethod = "printRegisterList";
 459   let DecoderMethod = "DecodeDPRRegListOperand";
 460 }
 461
 462 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 463 def spr_reglist : Operand<i32> {
 464   let EncoderMethod = "getRegisterListOpValue";
 465   let ParserMatchClass = SPRRegListAsmOperand;
 466   let PrintMethod = "printRegisterList";
 467   let DecoderMethod = "DecodeSPRRegListOperand";
 468 }
 469
 470 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 471 def cpinst_operand : Operand<i32> {
 472   let PrintMethod = "printCPInstOperand";
 473 }
 474
 475 // Local PC labels.
 476 def pclabel : Operand<i32> {
 477   let PrintMethod = "printPCLabel";
 478 }
 479
 480 // ADR instruction labels.
 481 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 482 def adrlabel : Operand<i32> {
 483   let EncoderMethod = "getAdrLabelOpValue";
 484   let ParserMatchClass = AdrLabelAsmOperand;
 485   let PrintMethod = "printAdrLabelOperand<0>";
 486 }
 487
 488 def neon_vcvt_imm32 : Operand<i32> {
 489   let EncoderMethod = "getNEONVcvtImm32OpValue";
 490   let DecoderMethod = "DecodeVCVTImmOperand";
 491 }
 492
 493 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 494 def rot_imm_XFORM: SDNodeXForm<imm, [{
 495   switch (N->getZExtValue()){
 496   default: assert(0);
 497   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 498   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 499   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 500   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 501   }
 502 }]>;
 503 def RotImmAsmOperand : AsmOperandClass {
 504   let Name = "RotImm";
 505   let ParserMethod = "parseRotImm";
 506 }
 507 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 508     int32_t v = N->getZExtValue();
 509     return v == 8 || v == 16 || v == 24; }],
 510     rot_imm_XFORM> {
 511   let PrintMethod = "printRotImmOperand";
 512   let ParserMatchClass = RotImmAsmOperand;
 513 }
 514
 515 // shift_imm: An integer that encodes a shift amount and the type of shift
 516 // (asr or lsl). The 6-bit immediate encodes as:
 517 //    {5}     0 ==> lsl
 518 //            1     asr
 519 //    {4-0}   imm5 shift amount.
 520 //            asr #32 encoded as imm5 == 0.
 521 def ShifterImmAsmOperand : AsmOperandClass {
 522   let Name = "ShifterImm";
 523   let ParserMethod = "parseShifterImm";
 524 }
 525 def shift_imm : Operand<i32> {
 526   let PrintMethod = "printShiftImmOperand";
 527   let ParserMatchClass = ShifterImmAsmOperand;
 528 }
 529
 530 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 531 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 532 def so_reg_reg : Operand<i32>,  // reg reg imm
 533                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 534                                 [shl, srl, sra, rotr]> {
 535   let EncoderMethod = "getSORegRegOpValue";
 536   let PrintMethod = "printSORegRegOperand";
 537   let DecoderMethod = "DecodeSORegRegOperand";
 538   let ParserMatchClass = ShiftedRegAsmOperand;
 539   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 540 }
 541
 542 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 543 def so_reg_imm : Operand<i32>, // reg imm
 544                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 545                                 [shl, srl, sra, rotr]> {
 546   let EncoderMethod = "getSORegImmOpValue";
 547   let PrintMethod = "printSORegImmOperand";
 548   let DecoderMethod = "DecodeSORegImmOperand";
 549   let ParserMatchClass = ShiftedImmAsmOperand;
 550   let MIOperandInfo = (ops GPR, i32imm);
 551 }
 552
 553 // FIXME: Does this need to be distinct from so_reg?
 554 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 555                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 556                                   [shl,srl,sra,rotr]> {
 557   let EncoderMethod = "getSORegRegOpValue";
 558   let PrintMethod = "printSORegRegOperand";
 559   let DecoderMethod = "DecodeSORegRegOperand";
 560   let ParserMatchClass = ShiftedRegAsmOperand;
 561   let MIOperandInfo = (ops GPR, GPR, i32imm);
 562 }
 563
 564 // FIXME: Does this need to be distinct from so_reg?
 565 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 566                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 567                                   [shl,srl,sra,rotr]> {
 568   let EncoderMethod = "getSORegImmOpValue";
 569   let PrintMethod = "printSORegImmOperand";
 570   let DecoderMethod = "DecodeSORegImmOperand";
 571   let ParserMatchClass = ShiftedImmAsmOperand;
 572   let MIOperandInfo = (ops GPR, i32imm);
 573 }
 574
 575
 576 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 577 // 8-bit immediate rotated by an arbitrary number of bits.
 578 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 579 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 580     return ARM_AM::getSOImmVal(Imm) != -1;
 581   }]> {
 582   let EncoderMethod = "getSOImmOpValue";
 583   let ParserMatchClass = SOImmAsmOperand;
 584   let DecoderMethod = "DecodeSOImmOperand";
 585 }
 586
 587 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 588 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 589 // get the first/second pieces.
 590 def so_imm2part : PatLeaf<(imm), [{
 591       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 592 }]>;
 593
 594 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 595 ///
 596 def arm_i32imm : PatLeaf<(imm), [{
 597   if (Subtarget->useMovt())
 598     return true;
 599   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 600 }]>;
 601
 602 /// imm0_1 predicate - Immediate in the range [0,1].
 603 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 604 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 605
 606 /// imm0_3 predicate - Immediate in the range [0,3].
 607 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 608 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 609
 610 /// imm0_7 predicate - Immediate in the range [0,7].
 611 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 612 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 613   return Imm >= 0 && Imm < 8;
 614 }]> {
 615   let ParserMatchClass = Imm0_7AsmOperand;
 616 }
 617
 618 /// imm8 predicate - Immediate is exactly 8.
 619 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 620 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 621   let ParserMatchClass = Imm8AsmOperand;
 622 }
 623
 624 /// imm16 predicate - Immediate is exactly 16.
 625 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 626 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 627   let ParserMatchClass = Imm16AsmOperand;
 628 }
 629
 630 /// imm32 predicate - Immediate is exactly 32.
 631 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 632 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 633   let ParserMatchClass = Imm32AsmOperand;
 634 }
 635
 636 /// imm1_7 predicate - Immediate in the range [1,7].
 637 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 638 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 639   let ParserMatchClass = Imm1_7AsmOperand;
 640 }
 641
 642 /// imm1_15 predicate - Immediate in the range [1,15].
 643 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 644 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 645   let ParserMatchClass = Imm1_15AsmOperand;
 646 }
 647
 648 /// imm1_31 predicate - Immediate in the range [1,31].
 649 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 650 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 651   let ParserMatchClass = Imm1_31AsmOperand;
 652 }
 653
 654 /// imm0_15 predicate - Immediate in the range [0,15].
 655 def Imm0_15AsmOperand: ImmAsmOperand {
 656   let Name = "Imm0_15";
 657   let DiagnosticType = "ImmRange0_15";
 658 }
 659 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 660   return Imm >= 0 && Imm < 16;
 661 }]> {
 662   let ParserMatchClass = Imm0_15AsmOperand;
 663 }
 664
 665 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 666 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 667 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 668   return Imm >= 0 && Imm < 32;
 669 }]> {
 670   let ParserMatchClass = Imm0_31AsmOperand;
 671 }
 672
 673 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 674 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 675 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 676   return Imm >= 0 && Imm < 32;
 677 }]> {
 678   let ParserMatchClass = Imm0_32AsmOperand;
 679 }
 680
 681 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 682 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 683 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 684   return Imm >= 0 && Imm < 64;
 685 }]> {
 686   let ParserMatchClass = Imm0_63AsmOperand;
 687 }
 688
 689 /// imm0_239 predicate - Immediate in the range [0,239].
 690 def Imm0_239AsmOperand : ImmAsmOperand {
 691   let Name = "Imm0_239";
 692   let DiagnosticType = "ImmRange0_239";
 693 }
 694 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 695   let ParserMatchClass = Imm0_239AsmOperand;
 696 }
 697
 698 /// imm0_255 predicate - Immediate in the range [0,255].
 699 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 700 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 701   let ParserMatchClass = Imm0_255AsmOperand;
 702 }
 703
 704 /// imm0_65535 - An immediate is in the range [0.65535].
 705 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 706 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 707   return Imm >= 0 && Imm < 65536;
 708 }]> {
 709   let ParserMatchClass = Imm0_65535AsmOperand;
 710 }
 711
 712 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 713 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 714   return -Imm >= 0 && -Imm < 65536;
 715 }]>;
 716
 717 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 718 // a relocatable expression.
 719 //
 720 // FIXME: This really needs a Thumb version separate from the ARM version.
 721 // While the range is the same, and can thus use the same match class,
 722 // the encoding is different so it should have a different encoder method.
 723 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 724 def imm0_65535_expr : Operand<i32> {
 725   let EncoderMethod = "getHiLo16ImmOpValue";
 726   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 727 }
 728
 729 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 730 def imm256_65535_expr : Operand<i32> {
 731   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 732 }
 733
 734 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 735 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 736 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 737   return Imm >= 0 && Imm <= 0xffffff;
 738 }]> {
 739   let ParserMatchClass = Imm24bitAsmOperand;
 740 }
 741
 742
 743 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 744 /// e.g., 0xf000ffff
 745 def BitfieldAsmOperand : AsmOperandClass {
 746   let Name = "Bitfield";
 747   let ParserMethod = "parseBitfield";
 748 }
 749
 750 def bf_inv_mask_imm : Operand<i32>,
 751                       PatLeaf<(imm), [{
 752   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 753 }] > {
 754   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 755   let PrintMethod = "printBitfieldInvMaskImmOperand";
 756   let DecoderMethod = "DecodeBitfieldMaskOperand";
 757   let ParserMatchClass = BitfieldAsmOperand;
 758 }
 759
 760 def imm1_32_XFORM: SDNodeXForm<imm, [{
 761   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 762 }]>;
 763 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 764 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 765    uint64_t Imm = N->getZExtValue();
 766    return Imm > 0 && Imm <= 32;
 767  }],
 768     imm1_32_XFORM> {
 769   let PrintMethod = "printImmPlusOneOperand";
 770   let ParserMatchClass = Imm1_32AsmOperand;
 771 }
 772
 773 def imm1_16_XFORM: SDNodeXForm<imm, [{
 774   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 775 }]>;
 776 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 777 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 778     imm1_16_XFORM> {
 779   let PrintMethod = "printImmPlusOneOperand";
 780   let ParserMatchClass = Imm1_16AsmOperand;
 781 }
 782
 783 // Define ARM specific addressing modes.
 784 // addrmode_imm12 := reg +/- imm12
 785 //
 786 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 787 class AddrMode_Imm12 : Operand<i32>,
 788                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 789   // 12-bit immediate operand. Note that instructions using this encode
 790   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 791   // immediate values are as normal.
 792
 793   let EncoderMethod = "getAddrModeImm12OpValue";
 794   let DecoderMethod = "DecodeAddrModeImm12Operand";
 795   let ParserMatchClass = MemImm12OffsetAsmOperand;
 796   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 797 }
 798
 799 def addrmode_imm12 : AddrMode_Imm12 {
 800   let PrintMethod = "printAddrModeImm12Operand<false>";
 801 }
 802
 803 def addrmode_imm12_pre : AddrMode_Imm12 {
 804   let PrintMethod = "printAddrModeImm12Operand<true>";
 805 }
 806
 807 // ldst_so_reg := reg +/- reg shop imm
 808 //
 809 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 810 def ldst_so_reg : Operand<i32>,
 811                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 812   let EncoderMethod = "getLdStSORegOpValue";
 813   // FIXME: Simplify the printer
 814   let PrintMethod = "printAddrMode2Operand";
 815   let DecoderMethod = "DecodeSORegMemOperand";
 816   let ParserMatchClass = MemRegOffsetAsmOperand;
 817   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 818 }
 819
 820 // postidx_imm8 := +/- [0,255]
 821 //
 822 // 9 bit value:
 823 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 824 //  {7-0}     [0,255] imm8 value.
 825 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 826 def postidx_imm8 : Operand<i32> {
 827   let PrintMethod = "printPostIdxImm8Operand";
 828   let ParserMatchClass = PostIdxImm8AsmOperand;
 829   let MIOperandInfo = (ops i32imm);
 830 }
 831
 832 // postidx_imm8s4 := +/- [0,1020]
 833 //
 834 // 9 bit value:
 835 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 836 //  {7-0}     [0,255] imm8 value, scaled by 4.
 837 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 838 def postidx_imm8s4 : Operand<i32> {
 839   let PrintMethod = "printPostIdxImm8s4Operand";
 840   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 841   let MIOperandInfo = (ops i32imm);
 842 }
 843
 844
 845 // postidx_reg := +/- reg
 846 //
 847 def PostIdxRegAsmOperand : AsmOperandClass {
 848   let Name = "PostIdxReg";
 849   let ParserMethod = "parsePostIdxReg";
 850 }
 851 def postidx_reg : Operand<i32> {
 852   let EncoderMethod = "getPostIdxRegOpValue";
 853   let DecoderMethod = "DecodePostIdxReg";
 854   let PrintMethod = "printPostIdxRegOperand";
 855   let ParserMatchClass = PostIdxRegAsmOperand;
 856   let MIOperandInfo = (ops GPRnopc, i32imm);
 857 }
 858
 859
 860 // addrmode2 := reg +/- imm12
 861 //           := reg +/- reg shop imm
 862 //
 863 // FIXME: addrmode2 should be refactored the rest of the way to always
 864 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 865 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 866 def addrmode2 : Operand<i32>,
 867                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 868   let EncoderMethod = "getAddrMode2OpValue";
 869   let PrintMethod = "printAddrMode2Operand";
 870   let ParserMatchClass = AddrMode2AsmOperand;
 871   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 872 }
 873
 874 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 875   let Name = "PostIdxRegShifted";
 876   let ParserMethod = "parsePostIdxReg";
 877 }
 878 def am2offset_reg : Operand<i32>,
 879                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 880                 [], [SDNPWantRoot]> {
 881   let EncoderMethod = "getAddrMode2OffsetOpValue";
 882   let PrintMethod = "printAddrMode2OffsetOperand";
 883   // When using this for assembly, it's always as a post-index offset.
 884   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 885   let MIOperandInfo = (ops GPRnopc, i32imm);
 886 }
 887
 888 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 889 // the GPR is purely vestigal at this point.
 890 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 891 def am2offset_imm : Operand<i32>,
 892                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 893                 [], [SDNPWantRoot]> {
 894   let EncoderMethod = "getAddrMode2OffsetOpValue";
 895   let PrintMethod = "printAddrMode2OffsetOperand";
 896   let ParserMatchClass = AM2OffsetImmAsmOperand;
 897   let MIOperandInfo = (ops GPRnopc, i32imm);
 898 }
 899
 900
 901 // addrmode3 := reg +/- reg
 902 // addrmode3 := reg +/- imm8
 903 //
 904 // FIXME: split into imm vs. reg versions.
 905 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 906 class AddrMode3 : Operand<i32>,
 907                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 908   let EncoderMethod = "getAddrMode3OpValue";
 909   let ParserMatchClass = AddrMode3AsmOperand;
 910   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 911 }
 912
 913 def addrmode3 : AddrMode3
 914 {
 915   let PrintMethod = "printAddrMode3Operand<false>";
 916 }
 917
 918 def addrmode3_pre : AddrMode3
 919 {
 920   let PrintMethod = "printAddrMode3Operand<true>";
 921 }
 922
 923 // FIXME: split into imm vs. reg versions.
 924 // FIXME: parser method to handle +/- register.
 925 def AM3OffsetAsmOperand : AsmOperandClass {
 926   let Name = "AM3Offset";
 927   let ParserMethod = "parseAM3Offset";
 928 }
 929 def am3offset : Operand<i32>,
 930                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 931                                [], [SDNPWantRoot]> {
 932   let EncoderMethod = "getAddrMode3OffsetOpValue";
 933   let PrintMethod = "printAddrMode3OffsetOperand";
 934   let ParserMatchClass = AM3OffsetAsmOperand;
 935   let MIOperandInfo = (ops GPR, i32imm);
 936 }
 937
 938 // ldstm_mode := {ia, ib, da, db}
 939 //
 940 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 941   let EncoderMethod = "getLdStmModeOpValue";
 942   let PrintMethod = "printLdStmModeOperand";
 943 }
 944
 945 // addrmode5 := reg +/- imm8*4
 946 //
 947 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 948 class AddrMode5 : Operand<i32>,
 949                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 950   let EncoderMethod = "getAddrMode5OpValue";
 951   let DecoderMethod = "DecodeAddrMode5Operand";
 952   let ParserMatchClass = AddrMode5AsmOperand;
 953   let MIOperandInfo = (ops GPR:$base, i32imm);
 954 }
 955
 956 def addrmode5 : AddrMode5 {
 957    let PrintMethod = "printAddrMode5Operand<false>";
 958 }
 959
 960 def addrmode5_pre : AddrMode5 {
 961    let PrintMethod = "printAddrMode5Operand<true>";
 962 }
 963
 964 // addrmode6 := reg with optional alignment
 965 //
 966 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 967 def addrmode6 : Operand<i32>,
 968                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 969   let PrintMethod = "printAddrMode6Operand";
 970   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 971   let EncoderMethod = "getAddrMode6AddressOpValue";
 972   let DecoderMethod = "DecodeAddrMode6Operand";
 973   let ParserMatchClass = AddrMode6AsmOperand;
 974 }
 975
 976 def am6offset : Operand<i32>,
 977                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 978                                [], [SDNPWantRoot]> {
 979   let PrintMethod = "printAddrMode6OffsetOperand";
 980   let MIOperandInfo = (ops GPR);
 981   let EncoderMethod = "getAddrMode6OffsetOpValue";
 982   let DecoderMethod = "DecodeGPRRegisterClass";
 983 }
 984
 985 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 986 // (single element from one lane) for size 32.
 987 def addrmode6oneL32 : Operand<i32>,
 988                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 989   let PrintMethod = "printAddrMode6Operand";
 990   let MIOperandInfo = (ops GPR:$addr, i32imm);
 991   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 992 }
 993
 994 // Base class for addrmode6 with specific alignment restrictions.
 995 class AddrMode6Align : Operand<i32>,
 996                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 997   let PrintMethod = "printAddrMode6Operand";
 998   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 999   let EncoderMethod = "getAddrMode6AddressOpValue";
1000   let DecoderMethod = "DecodeAddrMode6Operand";
1001 }
1002
1003 // Special version of addrmode6 to handle no allowed alignment encoding for
1004 // VLD/VST instructions and checking the alignment is not specified.
1005 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1006   let Name = "AlignedMemoryNone";
1007   let DiagnosticType = "AlignedMemoryRequiresNone";
1008 }
1009 def addrmode6alignNone : AddrMode6Align {
1010   // The alignment specifier can only be omitted.
1011   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1012 }
1013
1014 // Special version of addrmode6 to handle 16-bit alignment encoding for
1015 // VLD/VST instructions and checking the alignment value.
1016 def AddrMode6Align16AsmOperand : AsmOperandClass {
1017   let Name = "AlignedMemory16";
1018   let DiagnosticType = "AlignedMemoryRequires16";
1019 }
1020 def addrmode6align16 : AddrMode6Align {
1021   // The alignment specifier can only be 16 or omitted.
1022   let ParserMatchClass = AddrMode6Align16AsmOperand;
1023 }
1024
1025 // Special version of addrmode6 to handle 32-bit alignment encoding for
1026 // VLD/VST instructions and checking the alignment value.
1027 def AddrMode6Align32AsmOperand : AsmOperandClass {
1028   let Name = "AlignedMemory32";
1029   let DiagnosticType = "AlignedMemoryRequires32";
1030 }
1031 def addrmode6align32 : AddrMode6Align {
1032   // The alignment specifier can only be 32 or omitted.
1033   let ParserMatchClass = AddrMode6Align32AsmOperand;
1034 }
1035
1036 // Special version of addrmode6 to handle 64-bit alignment encoding for
1037 // VLD/VST instructions and checking the alignment value.
1038 def AddrMode6Align64AsmOperand : AsmOperandClass {
1039   let Name = "AlignedMemory64";
1040   let DiagnosticType = "AlignedMemoryRequires64";
1041 }
1042 def addrmode6align64 : AddrMode6Align {
1043   // The alignment specifier can only be 64 or omitted.
1044   let ParserMatchClass = AddrMode6Align64AsmOperand;
1045 }
1046
1047 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1048 // for VLD/VST instructions and checking the alignment value.
1049 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1050   let Name = "AlignedMemory64or128";
1051   let DiagnosticType = "AlignedMemoryRequires64or128";
1052 }
1053 def addrmode6align64or128 : AddrMode6Align {
1054   // The alignment specifier can only be 64, 128 or omitted.
1055   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1056 }
1057
1058 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1059 // encoding for VLD/VST instructions and checking the alignment value.
1060 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1061   let Name = "AlignedMemory64or128or256";
1062   let DiagnosticType = "AlignedMemoryRequires64or128or256";
1063 }
1064 def addrmode6align64or128or256 : AddrMode6Align {
1065   // The alignment specifier can only be 64, 128, 256 or omitted.
1066   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1067 }
1068
1069 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1070 // instructions, specifically VLD4-dup.
1071 def addrmode6dup : Operand<i32>,
1072                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1073   let PrintMethod = "printAddrMode6Operand";
1074   let MIOperandInfo = (ops GPR:$addr, i32imm);
1075   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1076   // FIXME: This is close, but not quite right. The alignment specifier is
1077   // different.
1078   let ParserMatchClass = AddrMode6AsmOperand;
1079 }
1080
1081 // Base class for addrmode6dup with specific alignment restrictions.
1082 class AddrMode6DupAlign : Operand<i32>,
1083                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1084   let PrintMethod = "printAddrMode6Operand";
1085   let MIOperandInfo = (ops GPR:$addr, i32imm);
1086   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1087 }
1088
1089 // Special version of addrmode6 to handle no allowed alignment encoding for
1090 // VLD-dup instruction and checking the alignment is not specified.
1091 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1092   let Name = "DupAlignedMemoryNone";
1093   let DiagnosticType = "DupAlignedMemoryRequiresNone";
1094 }
1095 def addrmode6dupalignNone : AddrMode6DupAlign {
1096   // The alignment specifier can only be omitted.
1097   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1098 }
1099
1100 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1101 // instruction and checking the alignment value.
1102 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1103   let Name = "DupAlignedMemory16";
1104   let DiagnosticType = "DupAlignedMemoryRequires16";
1105 }
1106 def addrmode6dupalign16 : AddrMode6DupAlign {
1107   // The alignment specifier can only be 16 or omitted.
1108   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1109 }
1110
1111 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1112 // instruction and checking the alignment value.
1113 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1114   let Name = "DupAlignedMemory32";
1115   let DiagnosticType = "DupAlignedMemoryRequires32";
1116 }
1117 def addrmode6dupalign32 : AddrMode6DupAlign {
1118   // The alignment specifier can only be 32 or omitted.
1119   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1120 }
1121
1122 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1123 // instructions and checking the alignment value.
1124 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1125   let Name = "DupAlignedMemory64";
1126   let DiagnosticType = "DupAlignedMemoryRequires64";
1127 }
1128 def addrmode6dupalign64 : AddrMode6DupAlign {
1129   // The alignment specifier can only be 64 or omitted.
1130   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1131 }
1132
1133 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1134 // for VLD instructions and checking the alignment value.
1135 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1136   let Name = "DupAlignedMemory64or128";
1137   let DiagnosticType = "DupAlignedMemoryRequires64or128";
1138 }
1139 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1140   // The alignment specifier can only be 64, 128 or omitted.
1141   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1142 }
1143
1144 // addrmodepc := pc + reg
1145 //
1146 def addrmodepc : Operand<i32>,
1147                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1148   let PrintMethod = "printAddrModePCOperand";
1149   let MIOperandInfo = (ops GPR, i32imm);
1150 }
1151
1152 // addr_offset_none := reg
1153 //
1154 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1155 def addr_offset_none : Operand<i32>,
1156                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1157   let PrintMethod = "printAddrMode7Operand";
1158   let DecoderMethod = "DecodeAddrMode7Operand";
1159   let ParserMatchClass = MemNoOffsetAsmOperand;
1160   let MIOperandInfo = (ops GPR:$base);
1161 }
1162
1163 def nohash_imm : Operand<i32> {
1164   let PrintMethod = "printNoHashImmediate";
1165 }
1166
1167 def CoprocNumAsmOperand : AsmOperandClass {
1168   let Name = "CoprocNum";
1169   let ParserMethod = "parseCoprocNumOperand";
1170 }
1171 def p_imm : Operand<i32> {
1172   let PrintMethod = "printPImmediate";
1173   let ParserMatchClass = CoprocNumAsmOperand;
1174   let DecoderMethod = "DecodeCoprocessor";
1175 }
1176
1177 def CoprocRegAsmOperand : AsmOperandClass {
1178   let Name = "CoprocReg";
1179   let ParserMethod = "parseCoprocRegOperand";
1180 }
1181 def c_imm : Operand<i32> {
1182   let PrintMethod = "printCImmediate";
1183   let ParserMatchClass = CoprocRegAsmOperand;
1184 }
1185 def CoprocOptionAsmOperand : AsmOperandClass {
1186   let Name = "CoprocOption";
1187   let ParserMethod = "parseCoprocOptionOperand";
1188 }
1189 def coproc_option_imm : Operand<i32> {
1190   let PrintMethod = "printCoprocOptionImm";
1191   let ParserMatchClass = CoprocOptionAsmOperand;
1192 }
1193
1194 //===----------------------------------------------------------------------===//
1195
1196 include "ARMInstrFormats.td"
1197
1198 //===----------------------------------------------------------------------===//
1199 // Multiclass helpers...
1200 //
1201
1202 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1203 /// binop that produces a value.
1204 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1205 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1206                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1207                         PatFrag opnode, bit Commutable = 0> {
1208   // The register-immediate version is re-materializable. This is useful
1209   // in particular for taking the address of a local.
1210   let isReMaterializable = 1 in {
1211   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1212                iii, opc, "\t$Rd, $Rn, $imm",
1213                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1214            Sched<[WriteALU, ReadALU]> {
1215     bits<4> Rd;
1216     bits<4> Rn;
1217     bits<12> imm;
1218     let Inst{25} = 1;
1219     let Inst{19-16} = Rn;
1220     let Inst{15-12} = Rd;
1221     let Inst{11-0} = imm;
1222   }
1223   }
1224   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1225                iir, opc, "\t$Rd, $Rn, $Rm",
1226                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1227            Sched<[WriteALU, ReadALU, ReadALU]> {
1228     bits<4> Rd;
1229     bits<4> Rn;
1230     bits<4> Rm;
1231     let Inst{25} = 0;
1232     let isCommutable = Commutable;
1233     let Inst{19-16} = Rn;
1234     let Inst{15-12} = Rd;
1235     let Inst{11-4} = 0b00000000;
1236     let Inst{3-0} = Rm;
1237   }
1238
1239   def rsi : AsI1<opcod, (outs GPR:$Rd),
1240                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1241                iis, opc, "\t$Rd, $Rn, $shift",
1242                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1243             Sched<[WriteALUsi, ReadALU]> {
1244     bits<4> Rd;
1245     bits<4> Rn;
1246     bits<12> shift;
1247     let Inst{25} = 0;
1248     let Inst{19-16} = Rn;
1249     let Inst{15-12} = Rd;
1250     let Inst{11-5} = shift{11-5};
1251     let Inst{4} = 0;
1252     let Inst{3-0} = shift{3-0};
1253   }
1254
1255   def rsr : AsI1<opcod, (outs GPR:$Rd),
1256                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1257                iis, opc, "\t$Rd, $Rn, $shift",
1258                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1259             Sched<[WriteALUsr, ReadALUsr]> {
1260     bits<4> Rd;
1261     bits<4> Rn;
1262     bits<12> shift;
1263     let Inst{25} = 0;
1264     let Inst{19-16} = Rn;
1265     let Inst{15-12} = Rd;
1266     let Inst{11-8} = shift{11-8};
1267     let Inst{7} = 0;
1268     let Inst{6-5} = shift{6-5};
1269     let Inst{4} = 1;
1270     let Inst{3-0} = shift{3-0};
1271   }
1272 }
1273
1274 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1275 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1276 /// it is equivalent to the AsI1_bin_irs counterpart.
1277 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1278 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1279                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1280                         PatFrag opnode, bit Commutable = 0> {
1281   // The register-immediate version is re-materializable. This is useful
1282   // in particular for taking the address of a local.
1283   let isReMaterializable = 1 in {
1284   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1285                iii, opc, "\t$Rd, $Rn, $imm",
1286                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1287            Sched<[WriteALU, ReadALU]> {
1288     bits<4> Rd;
1289     bits<4> Rn;
1290     bits<12> imm;
1291     let Inst{25} = 1;
1292     let Inst{19-16} = Rn;
1293     let Inst{15-12} = Rd;
1294     let Inst{11-0} = imm;
1295   }
1296   }
1297   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1298                iir, opc, "\t$Rd, $Rn, $Rm",
1299                [/* pattern left blank */]>,
1300            Sched<[WriteALU, ReadALU, ReadALU]> {
1301     bits<4> Rd;
1302     bits<4> Rn;
1303     bits<4> Rm;
1304     let Inst{11-4} = 0b00000000;
1305     let Inst{25} = 0;
1306     let Inst{3-0} = Rm;
1307     let Inst{15-12} = Rd;
1308     let Inst{19-16} = Rn;
1309   }
1310
1311   def rsi : AsI1<opcod, (outs GPR:$Rd),
1312                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1313                iis, opc, "\t$Rd, $Rn, $shift",
1314                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1315             Sched<[WriteALUsi, ReadALU]> {
1316     bits<4> Rd;
1317     bits<4> Rn;
1318     bits<12> shift;
1319     let Inst{25} = 0;
1320     let Inst{19-16} = Rn;
1321     let Inst{15-12} = Rd;
1322     let Inst{11-5} = shift{11-5};
1323     let Inst{4} = 0;
1324     let Inst{3-0} = shift{3-0};
1325   }
1326
1327   def rsr : AsI1<opcod, (outs GPR:$Rd),
1328                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1329                iis, opc, "\t$Rd, $Rn, $shift",
1330                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1331             Sched<[WriteALUsr, ReadALUsr]> {
1332     bits<4> Rd;
1333     bits<4> Rn;
1334     bits<12> shift;
1335     let Inst{25} = 0;
1336     let Inst{19-16} = Rn;
1337     let Inst{15-12} = Rd;
1338     let Inst{11-8} = shift{11-8};
1339     let Inst{7} = 0;
1340     let Inst{6-5} = shift{6-5};
1341     let Inst{4} = 1;
1342     let Inst{3-0} = shift{3-0};
1343   }
1344 }
1345
1346 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1347 ///
1348 /// These opcodes will be converted to the real non-S opcodes by
1349 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1350 let hasPostISelHook = 1, Defs = [CPSR] in {
1351 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1352                           InstrItinClass iis, PatFrag opnode,
1353                           bit Commutable = 0> {
1354   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1355                          4, iii,
1356                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1357                          Sched<[WriteALU, ReadALU]>;
1358
1359   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1360                          4, iir,
1361                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1362                          Sched<[WriteALU, ReadALU, ReadALU]> {
1363     let isCommutable = Commutable;
1364   }
1365   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1366                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1367                           4, iis,
1368                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1369                                                 so_reg_imm:$shift))]>,
1370                           Sched<[WriteALUsi, ReadALU]>;
1371
1372   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1373                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1374                           4, iis,
1375                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1376                                                 so_reg_reg:$shift))]>,
1377                           Sched<[WriteALUSsr, ReadALUsr]>;
1378 }
1379 }
1380
1381 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1382 /// operands are reversed.
1383 let hasPostISelHook = 1, Defs = [CPSR] in {
1384 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1385                           InstrItinClass iis, PatFrag opnode,
1386                           bit Commutable = 0> {
1387   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1388                          4, iii,
1389                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1390            Sched<[WriteALU, ReadALU]>;
1391
1392   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1393                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1394                           4, iis,
1395                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1396                                              GPR:$Rn))]>,
1397             Sched<[WriteALUsi, ReadALU]>;
1398
1399   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1400                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1401                           4, iis,
1402                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1403                                              GPR:$Rn))]>,
1404             Sched<[WriteALUSsr, ReadALUsr]>;
1405 }
1406 }
1407
1408 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1409 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1410 /// a explicit result, only implicitly set CPSR.
1411 let isCompare = 1, Defs = [CPSR] in {
1412 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1413                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1414                        PatFrag opnode, bit Commutable = 0> {
1415   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1416                opc, "\t$Rn, $imm",
1417                [(opnode GPR:$Rn, so_imm:$imm)]>,
1418            Sched<[WriteCMP, ReadALU]> {
1419     bits<4> Rn;
1420     bits<12> imm;
1421     let Inst{25} = 1;
1422     let Inst{20} = 1;
1423     let Inst{19-16} = Rn;
1424     let Inst{15-12} = 0b0000;
1425     let Inst{11-0} = imm;
1426
1427     let Unpredictable{15-12} = 0b1111;
1428   }
1429   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1430                opc, "\t$Rn, $Rm",
1431                [(opnode GPR:$Rn, GPR:$Rm)]>,
1432            Sched<[WriteCMP, ReadALU, ReadALU]> {
1433     bits<4> Rn;
1434     bits<4> Rm;
1435     let isCommutable = Commutable;
1436     let Inst{25} = 0;
1437     let Inst{20} = 1;
1438     let Inst{19-16} = Rn;
1439     let Inst{15-12} = 0b0000;
1440     let Inst{11-4} = 0b00000000;
1441     let Inst{3-0} = Rm;
1442
1443     let Unpredictable{15-12} = 0b1111;
1444   }
1445   def rsi : AI1<opcod, (outs),
1446                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1447                opc, "\t$Rn, $shift",
1448                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1449             Sched<[WriteCMPsi, ReadALU]> {
1450     bits<4> Rn;
1451     bits<12> shift;
1452     let Inst{25} = 0;
1453     let Inst{20} = 1;
1454     let Inst{19-16} = Rn;
1455     let Inst{15-12} = 0b0000;
1456     let Inst{11-5} = shift{11-5};
1457     let Inst{4} = 0;
1458     let Inst{3-0} = shift{3-0};
1459
1460     let Unpredictable{15-12} = 0b1111;
1461   }
1462   def rsr : AI1<opcod, (outs),
1463                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1464                opc, "\t$Rn, $shift",
1465                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1466             Sched<[WriteCMPsr, ReadALU]> {
1467     bits<4> Rn;
1468     bits<12> shift;
1469     let Inst{25} = 0;
1470     let Inst{20} = 1;
1471     let Inst{19-16} = Rn;
1472     let Inst{15-12} = 0b0000;
1473     let Inst{11-8} = shift{11-8};
1474     let Inst{7} = 0;
1475     let Inst{6-5} = shift{6-5};
1476     let Inst{4} = 1;
1477     let Inst{3-0} = shift{3-0};
1478
1479     let Unpredictable{15-12} = 0b1111;
1480   }
1481
1482 }
1483 }
1484
1485 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1486 /// register and one whose operand is a register rotated by 8/16/24.
1487 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1488 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1489   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1490           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1491           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1492        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1493   bits<4> Rd;
1494   bits<4> Rm;
1495   bits<2> rot;
1496   let Inst{19-16} = 0b1111;
1497   let Inst{15-12} = Rd;
1498   let Inst{11-10} = rot;
1499   let Inst{3-0}   = Rm;
1500 }
1501
1502 class AI_ext_rrot_np<bits<8> opcod, string opc>
1503   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1504           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1505        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1506   bits<2> rot;
1507   let Inst{19-16} = 0b1111;
1508   let Inst{11-10} = rot;
1509  }
1510
1511 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1512 /// register and one whose operand is a register rotated by 8/16/24.
1513 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1514   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1515           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1516           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1517                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1518         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1519   bits<4> Rd;
1520   bits<4> Rm;
1521   bits<4> Rn;
1522   bits<2> rot;
1523   let Inst{19-16} = Rn;
1524   let Inst{15-12} = Rd;
1525   let Inst{11-10} = rot;
1526   let Inst{9-4}   = 0b000111;
1527   let Inst{3-0}   = Rm;
1528 }
1529
1530 class AI_exta_rrot_np<bits<8> opcod, string opc>
1531   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1532           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1533        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1534   bits<4> Rn;
1535   bits<2> rot;
1536   let Inst{19-16} = Rn;
1537   let Inst{11-10} = rot;
1538 }
1539
1540 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1541 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1542 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1543                              bit Commutable = 0> {
1544   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1545   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1546                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1547                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1548                Requires<[IsARM]>,
1549            Sched<[WriteALU, ReadALU]> {
1550     bits<4> Rd;
1551     bits<4> Rn;
1552     bits<12> imm;
1553     let Inst{25} = 1;
1554     let Inst{15-12} = Rd;
1555     let Inst{19-16} = Rn;
1556     let Inst{11-0} = imm;
1557   }
1558   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1559                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1560                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1561                Requires<[IsARM]>,
1562            Sched<[WriteALU, ReadALU, ReadALU]> {
1563     bits<4> Rd;
1564     bits<4> Rn;
1565     bits<4> Rm;
1566     let Inst{11-4} = 0b00000000;
1567     let Inst{25} = 0;
1568     let isCommutable = Commutable;
1569     let Inst{3-0} = Rm;
1570     let Inst{15-12} = Rd;
1571     let Inst{19-16} = Rn;
1572   }
1573   def rsi : AsI1<opcod, (outs GPR:$Rd),
1574                 (ins GPR:$Rn, so_reg_imm:$shift),
1575                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1576               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1577                Requires<[IsARM]>,
1578             Sched<[WriteALUsi, ReadALU]> {
1579     bits<4> Rd;
1580     bits<4> Rn;
1581     bits<12> shift;
1582     let Inst{25} = 0;
1583     let Inst{19-16} = Rn;
1584     let Inst{15-12} = Rd;
1585     let Inst{11-5} = shift{11-5};
1586     let Inst{4} = 0;
1587     let Inst{3-0} = shift{3-0};
1588   }
1589   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1590                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1591                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1592               [(set GPRnopc:$Rd, CPSR,
1593                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1594                Requires<[IsARM]>,
1595             Sched<[WriteALUsr, ReadALUsr]> {
1596     bits<4> Rd;
1597     bits<4> Rn;
1598     bits<12> shift;
1599     let Inst{25} = 0;
1600     let Inst{19-16} = Rn;
1601     let Inst{15-12} = Rd;
1602     let Inst{11-8} = shift{11-8};
1603     let Inst{7} = 0;
1604     let Inst{6-5} = shift{6-5};
1605     let Inst{4} = 1;
1606     let Inst{3-0} = shift{3-0};
1607   }
1608   }
1609 }
1610
1611 /// AI1_rsc_irs - Define instructions and patterns for rsc
1612 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1613 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1614   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1615   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1616                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1617                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1618                Requires<[IsARM]>,
1619            Sched<[WriteALU, ReadALU]> {
1620     bits<4> Rd;
1621     bits<4> Rn;
1622     bits<12> imm;
1623     let Inst{25} = 1;
1624     let Inst{15-12} = Rd;
1625     let Inst{19-16} = Rn;
1626     let Inst{11-0} = imm;
1627   }
1628   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1629                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1630                [/* pattern left blank */]>,
1631            Sched<[WriteALU, ReadALU, ReadALU]> {
1632     bits<4> Rd;
1633     bits<4> Rn;
1634     bits<4> Rm;
1635     let Inst{11-4} = 0b00000000;
1636     let Inst{25} = 0;
1637     let Inst{3-0} = Rm;
1638     let Inst{15-12} = Rd;
1639     let Inst{19-16} = Rn;
1640   }
1641   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1642                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1643               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1644                Requires<[IsARM]>,
1645             Sched<[WriteALUsi, ReadALU]> {
1646     bits<4> Rd;
1647     bits<4> Rn;
1648     bits<12> shift;
1649     let Inst{25} = 0;
1650     let Inst{19-16} = Rn;
1651     let Inst{15-12} = Rd;
1652     let Inst{11-5} = shift{11-5};
1653     let Inst{4} = 0;
1654     let Inst{3-0} = shift{3-0};
1655   }
1656   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1657                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1658               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1659                Requires<[IsARM]>,
1660             Sched<[WriteALUsr, ReadALUsr]> {
1661     bits<4> Rd;
1662     bits<4> Rn;
1663     bits<12> shift;
1664     let Inst{25} = 0;
1665     let Inst{19-16} = Rn;
1666     let Inst{15-12} = Rd;
1667     let Inst{11-8} = shift{11-8};
1668     let Inst{7} = 0;
1669     let Inst{6-5} = shift{6-5};
1670     let Inst{4} = 1;
1671     let Inst{3-0} = shift{3-0};
1672   }
1673   }
1674 }
1675
1676 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1677 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1678            InstrItinClass iir, PatFrag opnode> {
1679   // Note: We use the complex addrmode_imm12 rather than just an input
1680   // GPR and a constrained immediate so that we can use this to match
1681   // frame index references and avoid matching constant pool references.
1682   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1683                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1684                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1685     bits<4>  Rt;
1686     bits<17> addr;
1687     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1688     let Inst{19-16} = addr{16-13};  // Rn
1689     let Inst{15-12} = Rt;
1690     let Inst{11-0}  = addr{11-0};   // imm12
1691   }
1692   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1693                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1694                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1695     bits<4>  Rt;
1696     bits<17> shift;
1697     let shift{4}    = 0;            // Inst{4} = 0
1698     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1699     let Inst{19-16} = shift{16-13}; // Rn
1700     let Inst{15-12} = Rt;
1701     let Inst{11-0}  = shift{11-0};
1702   }
1703 }
1704 }
1705
1706 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1707 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1708            InstrItinClass iir, PatFrag opnode> {
1709   // Note: We use the complex addrmode_imm12 rather than just an input
1710   // GPR and a constrained immediate so that we can use this to match
1711   // frame index references and avoid matching constant pool references.
1712   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1713                    (ins addrmode_imm12:$addr),
1714                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1715                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1716     bits<4>  Rt;
1717     bits<17> addr;
1718     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1719     let Inst{19-16} = addr{16-13};  // Rn
1720     let Inst{15-12} = Rt;
1721     let Inst{11-0}  = addr{11-0};   // imm12
1722   }
1723   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1724                    (ins ldst_so_reg:$shift),
1725                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1726                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1727     bits<4>  Rt;
1728     bits<17> shift;
1729     let shift{4}    = 0;            // Inst{4} = 0
1730     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1731     let Inst{19-16} = shift{16-13}; // Rn
1732     let Inst{15-12} = Rt;
1733     let Inst{11-0}  = shift{11-0};
1734   }
1735 }
1736 }
1737
1738
1739 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1740            InstrItinClass iir, PatFrag opnode> {
1741   // Note: We use the complex addrmode_imm12 rather than just an input
1742   // GPR and a constrained immediate so that we can use this to match
1743   // frame index references and avoid matching constant pool references.
1744   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1745                    (ins GPR:$Rt, addrmode_imm12:$addr),
1746                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1747                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1748     bits<4> Rt;
1749     bits<17> addr;
1750     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1751     let Inst{19-16} = addr{16-13};  // Rn
1752     let Inst{15-12} = Rt;
1753     let Inst{11-0}  = addr{11-0};   // imm12
1754   }
1755   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1756                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1757                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1758     bits<4> Rt;
1759     bits<17> shift;
1760     let shift{4}    = 0;            // Inst{4} = 0
1761     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1762     let Inst{19-16} = shift{16-13}; // Rn
1763     let Inst{15-12} = Rt;
1764     let Inst{11-0}  = shift{11-0};
1765   }
1766 }
1767
1768 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1769            InstrItinClass iir, PatFrag opnode> {
1770   // Note: We use the complex addrmode_imm12 rather than just an input
1771   // GPR and a constrained immediate so that we can use this to match
1772   // frame index references and avoid matching constant pool references.
1773   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1774                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1775                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1776                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1777     bits<4> Rt;
1778     bits<17> addr;
1779     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1780     let Inst{19-16} = addr{16-13};  // Rn
1781     let Inst{15-12} = Rt;
1782     let Inst{11-0}  = addr{11-0};   // imm12
1783   }
1784   def rs : AI2ldst<0b011, 0, isByte, (outs),
1785                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1786                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1787                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1788     bits<4> Rt;
1789     bits<17> shift;
1790     let shift{4}    = 0;            // Inst{4} = 0
1791     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1792     let Inst{19-16} = shift{16-13}; // Rn
1793     let Inst{15-12} = Rt;
1794     let Inst{11-0}  = shift{11-0};
1795   }
1796 }
1797
1798
1799 //===----------------------------------------------------------------------===//
1800 // Instructions
1801 //===----------------------------------------------------------------------===//
1802
1803 //===----------------------------------------------------------------------===//
1804 //  Miscellaneous Instructions.
1805 //
1806
1807 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1808 /// the function.  The first operand is the ID# for this instruction, the second
1809 /// is the index into the MachineConstantPool that this is, the third is the
1810 /// size in bytes of this constant pool entry.
1811 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1812 def CONSTPOOL_ENTRY :
1813 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1814                     i32imm:$size), NoItinerary, []>;
1815
1816 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1817 // from removing one half of the matched pairs. That breaks PEI, which assumes
1818 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1819 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1820 def ADJCALLSTACKUP :
1821 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1822            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1823
1824 def ADJCALLSTACKDOWN :
1825 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1826            [(ARMcallseq_start timm:$amt)]>;
1827 }
1828
1829 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1830               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
1831            Requires<[IsARM, HasV6]> {
1832   bits<8> imm;
1833   let Inst{27-8} = 0b00110010000011110000;
1834   let Inst{7-0} = imm;
1835 }
1836
1837 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1838 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1839 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1840 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1841 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1842 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1843
1844 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1845              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1846   bits<4> Rd;
1847   bits<4> Rn;
1848   bits<4> Rm;
1849   let Inst{3-0} = Rm;
1850   let Inst{15-12} = Rd;
1851   let Inst{19-16} = Rn;
1852   let Inst{27-20} = 0b01101000;
1853   let Inst{7-4} = 0b1011;
1854   let Inst{11-8} = 0b1111;
1855   let Unpredictable{11-8} = 0b1111;
1856 }
1857
1858 // The 16-bit operand $val can be used by a debugger to store more information
1859 // about the breakpoint.
1860 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1861                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1862   bits<16> val;
1863   let Inst{3-0} = val{3-0};
1864   let Inst{19-8} = val{15-4};
1865   let Inst{27-20} = 0b00010010;
1866   let Inst{31-28} = 0xe; // AL
1867   let Inst{7-4} = 0b0111;
1868 }
1869 // default immediate for breakpoint mnemonic
1870 def : InstAlias<"bkpt", (BKPT 0)>, Requires<[IsARM]>;
1871
1872 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1873                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1874   bits<16> val;
1875   let Inst{3-0} = val{3-0};
1876   let Inst{19-8} = val{15-4};
1877   let Inst{27-20} = 0b00010000;
1878   let Inst{31-28} = 0xe; // AL
1879   let Inst{7-4} = 0b0111;
1880 }
1881
1882 // Change Processor State
1883 // FIXME: We should use InstAlias to handle the optional operands.
1884 class CPS<dag iops, string asm_ops>
1885   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1886         []>, Requires<[IsARM]> {
1887   bits<2> imod;
1888   bits<3> iflags;
1889   bits<5> mode;
1890   bit M;
1891
1892   let Inst{31-28} = 0b1111;
1893   let Inst{27-20} = 0b00010000;
1894   let Inst{19-18} = imod;
1895   let Inst{17}    = M; // Enabled if mode is set;
1896   let Inst{16-9}  = 0b00000000;
1897   let Inst{8-6}   = iflags;
1898   let Inst{5}     = 0;
1899   let Inst{4-0}   = mode;
1900 }
1901
1902 let DecoderMethod = "DecodeCPSInstruction" in {
1903 let M = 1 in
1904   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1905                   "$imod\t$iflags, $mode">;
1906 let mode = 0, M = 0 in
1907   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1908
1909 let imod = 0, iflags = 0, M = 1 in
1910   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1911 }
1912
1913 // Preload signals the memory system of possible future data/instruction access.
1914 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1915
1916   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
1917                 IIC_Preload, !strconcat(opc, "\t$addr"),
1918                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1919                 Sched<[WritePreLd]> {
1920     bits<4> Rt;
1921     bits<17> addr;
1922     let Inst{31-26} = 0b111101;
1923     let Inst{25} = 0; // 0 for immediate form
1924     let Inst{24} = data;
1925     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1926     let Inst{22} = read;
1927     let Inst{21-20} = 0b01;
1928     let Inst{19-16} = addr{16-13};  // Rn
1929     let Inst{15-12} = 0b1111;
1930     let Inst{11-0}  = addr{11-0};   // imm12
1931   }
1932
1933   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1934                !strconcat(opc, "\t$shift"),
1935                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1936                Sched<[WritePreLd]> {
1937     bits<17> shift;
1938     let Inst{31-26} = 0b111101;
1939     let Inst{25} = 1; // 1 for register form
1940     let Inst{24} = data;
1941     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1942     let Inst{22} = read;
1943     let Inst{21-20} = 0b01;
1944     let Inst{19-16} = shift{16-13}; // Rn
1945     let Inst{15-12} = 0b1111;
1946     let Inst{11-0}  = shift{11-0};
1947     let Inst{4} = 0;
1948   }
1949 }
1950
1951 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1952 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1953 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1954
1955 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1956                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1957   bits<1> end;
1958   let Inst{31-10} = 0b1111000100000001000000;
1959   let Inst{9} = end;
1960   let Inst{8-0} = 0;
1961 }
1962
1963 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1964              []>, Requires<[IsARM, HasV7]> {
1965   bits<4> opt;
1966   let Inst{27-4} = 0b001100100000111100001111;
1967   let Inst{3-0} = opt;
1968 }
1969
1970 /*
1971  * A5.4 Permanently UNDEFINED instructions.
1972  *
1973  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1974  * Other UDF encodings generate SIGILL.
1975  *
1976  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1977  * Encoding A1:
1978  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1979  * Encoding T1:
1980  *  1101 1110 iiii iiii
1981  * It uses the following encoding:
1982  *  1110 0111 1111 1110 1101 1110 1111 0000
1983  *  - In ARM: UDF #60896;
1984  *  - In Thumb: UDF #254 followed by a branch-to-self.
1985  */
1986 let isBarrier = 1, isTerminator = 1 in
1987 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1988                "trap", [(trap)]>,
1989            Requires<[IsARM,UseNaClTrap]> {
1990   let Inst = 0xe7fedef0;
1991 }
1992 let isBarrier = 1, isTerminator = 1 in
1993 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1994                "trap", [(trap)]>,
1995            Requires<[IsARM,DontUseNaClTrap]> {
1996   let Inst = 0xe7ffdefe;
1997 }
1998
1999 // Address computation and loads and stores in PIC mode.
2000 let isNotDuplicable = 1 in {
2001 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2002                             4, IIC_iALUr,
2003                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2004                             Sched<[WriteALU, ReadALU]>;
2005
2006 let AddedComplexity = 10 in {
2007 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2008                             4, IIC_iLoad_r,
2009                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2010
2011 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2012                             4, IIC_iLoad_bh_r,
2013                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2014
2015 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2016                             4, IIC_iLoad_bh_r,
2017                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2018
2019 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2020                             4, IIC_iLoad_bh_r,
2021                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2022
2023 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2024                             4, IIC_iLoad_bh_r,
2025                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2026 }
2027 let AddedComplexity = 10 in {
2028 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2029       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2030
2031 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2032       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2033                                                    addrmodepc:$addr)]>;
2034
2035 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2036       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2037 }
2038 } // isNotDuplicable = 1
2039
2040
2041 // LEApcrel - Load a pc-relative address into a register without offending the
2042 // assembler.
2043 let neverHasSideEffects = 1, isReMaterializable = 1 in
2044 // The 'adr' mnemonic encodes differently if the label is before or after
2045 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2046 // know until then which form of the instruction will be used.
2047 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2048                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2049                  Sched<[WriteALU, ReadALU]> {
2050   bits<4> Rd;
2051   bits<14> label;
2052   let Inst{27-25} = 0b001;
2053   let Inst{24} = 0;
2054   let Inst{23-22} = label{13-12};
2055   let Inst{21} = 0;
2056   let Inst{20} = 0;
2057   let Inst{19-16} = 0b1111;
2058   let Inst{15-12} = Rd;
2059   let Inst{11-0} = label{11-0};
2060 }
2061
2062 let hasSideEffects = 1 in {
2063 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2064                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2065
2066 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2067                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
2068                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2069 }
2070
2071 //===----------------------------------------------------------------------===//
2072 //  Control Flow Instructions.
2073 //
2074
2075 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2076   // ARMV4T and above
2077   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2078                   "bx", "\tlr", [(ARMretflag)]>,
2079                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2080     let Inst{27-0}  = 0b0001001011111111111100011110;
2081   }
2082
2083   // ARMV4 only
2084   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2085                   "mov", "\tpc, lr", [(ARMretflag)]>,
2086                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2087     let Inst{27-0} = 0b0001101000001111000000001110;
2088   }
2089
2090   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2091   // the user-space one).
2092   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2093                                  4, IIC_Br,
2094                                  [(ARMintretflag imm:$offset)]>;
2095 }
2096
2097 // Indirect branches
2098 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2099   // ARMV4T and above
2100   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2101                   [(brind GPR:$dst)]>,
2102               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2103     bits<4> dst;
2104     let Inst{31-4} = 0b1110000100101111111111110001;
2105     let Inst{3-0}  = dst;
2106   }
2107
2108   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2109                   "bx", "\t$dst", [/* pattern left blank */]>,
2110               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2111     bits<4> dst;
2112     let Inst{27-4} = 0b000100101111111111110001;
2113     let Inst{3-0}  = dst;
2114   }
2115 }
2116
2117 // SP is marked as a use to prevent stack-pointer assignments that appear
2118 // immediately before calls from potentially appearing dead.
2119 let isCall = 1,
2120   // FIXME:  Do we really need a non-predicated version? If so, it should
2121   // at least be a pseudo instruction expanding to the predicated version
2122   // at MC lowering time.
2123   Defs = [LR], Uses = [SP] in {
2124   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
2125                 IIC_Br, "bl\t$func",
2126                 [(ARMcall tglobaladdr:$func)]>,
2127             Requires<[IsARM]>, Sched<[WriteBrL]> {
2128     let Inst{31-28} = 0b1110;
2129     bits<24> func;
2130     let Inst{23-0} = func;
2131     let DecoderMethod = "DecodeBranchImmInstruction";
2132   }
2133
2134   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
2135                    IIC_Br, "bl", "\t$func",
2136                    [(ARMcall_pred tglobaladdr:$func)]>,
2137                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2138     bits<24> func;
2139     let Inst{23-0} = func;
2140     let DecoderMethod = "DecodeBranchImmInstruction";
2141   }
2142
2143   // ARMv5T and above
2144   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2145                 IIC_Br, "blx\t$func",
2146                 [(ARMcall GPR:$func)]>,
2147             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2148     bits<4> func;
2149     let Inst{31-4} = 0b1110000100101111111111110011;
2150     let Inst{3-0}  = func;
2151   }
2152
2153   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2154                     IIC_Br, "blx", "\t$func",
2155                     [(ARMcall_pred GPR:$func)]>,
2156                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2157     bits<4> func;
2158     let Inst{27-4} = 0b000100101111111111110011;
2159     let Inst{3-0}  = func;
2160   }
2161
2162   // ARMv4T
2163   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2164   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2165                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2166                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2167
2168   // ARMv4
2169   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2170                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2171                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2172
2173   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2174   // return stack predictor.
2175   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2176                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2177                       Requires<[IsARM]>, Sched<[WriteBr]>;
2178 }
2179
2180 let isBranch = 1, isTerminator = 1 in {
2181   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2182   // a two-value operand where a dag node expects two operands. :(
2183   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2184                IIC_Br, "b", "\t$target",
2185                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2186                Sched<[WriteBr]>  {
2187     bits<24> target;
2188     let Inst{23-0} = target;
2189     let DecoderMethod = "DecodeBranchImmInstruction";
2190   }
2191
2192   let isBarrier = 1 in {
2193     // B is "predicable" since it's just a Bcc with an 'always' condition.
2194     let isPredicable = 1 in
2195     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2196     // should be sufficient.
2197     // FIXME: Is B really a Barrier? That doesn't seem right.
2198     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2199                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2200                 Sched<[WriteBr]>;
2201
2202     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2203     def BR_JTr : ARMPseudoInst<(outs),
2204                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2205                       0, IIC_Br,
2206                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2207                       Sched<[WriteBr]>;
2208     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2209     // into i12 and rs suffixed versions.
2210     def BR_JTm : ARMPseudoInst<(outs),
2211                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2212                      0, IIC_Br,
2213                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2214                        imm:$id)]>, Sched<[WriteBrTbl]>;
2215     def BR_JTadd : ARMPseudoInst<(outs),
2216                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2217                    0, IIC_Br,
2218                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2219                      imm:$id)]>, Sched<[WriteBrTbl]>;
2220     } // isNotDuplicable = 1, isIndirectBranch = 1
2221   } // isBarrier = 1
2222
2223 }
2224
2225 // BLX (immediate)
2226 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2227                "blx\t$target", []>,
2228            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2229   let Inst{31-25} = 0b1111101;
2230   bits<25> target;
2231   let Inst{23-0} = target{24-1};
2232   let Inst{24} = target{0};
2233 }
2234
2235 // Branch and Exchange Jazelle
2236 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2237               [/* pattern left blank */]>, Sched<[WriteBr]> {
2238   bits<4> func;
2239   let Inst{23-20} = 0b0010;
2240   let Inst{19-8} = 0xfff;
2241   let Inst{7-4} = 0b0010;
2242   let Inst{3-0} = func;
2243 }
2244
2245 // Tail calls.
2246
2247 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2248   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2249                    Sched<[WriteBr]>;
2250
2251   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2252                    Sched<[WriteBr]>;
2253
2254   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2255                                  4, IIC_Br, [],
2256                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2257                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2258
2259   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2260                                  4, IIC_Br, [],
2261                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2262                                  Requires<[IsARM]>;
2263 }
2264
2265 // Secure Monitor Call is a system instruction.
2266 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2267               []>, Requires<[IsARM, HasTrustZone]> {
2268   bits<4> opt;
2269   let Inst{23-4} = 0b01100000000000000111;
2270   let Inst{3-0} = opt;
2271 }
2272
2273 // Supervisor Call (Software Interrupt)
2274 let isCall = 1, Uses = [SP] in {
2275 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2276           Sched<[WriteBr]> {
2277   bits<24> svc;
2278   let Inst{23-0} = svc;
2279 }
2280 }
2281
2282 // Store Return State
2283 class SRSI<bit wb, string asm>
2284   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2285        NoItinerary, asm, "", []> {
2286   bits<5> mode;
2287   let Inst{31-28} = 0b1111;
2288   let Inst{27-25} = 0b100;
2289   let Inst{22} = 1;
2290   let Inst{21} = wb;
2291   let Inst{20} = 0;
2292   let Inst{19-16} = 0b1101;  // SP
2293   let Inst{15-5} = 0b00000101000;
2294   let Inst{4-0} = mode;
2295 }
2296
2297 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2298   let Inst{24-23} = 0;
2299 }
2300 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2301   let Inst{24-23} = 0;
2302 }
2303 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2304   let Inst{24-23} = 0b10;
2305 }
2306 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2307   let Inst{24-23} = 0b10;
2308 }
2309 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2310   let Inst{24-23} = 0b01;
2311 }
2312 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2313   let Inst{24-23} = 0b01;
2314 }
2315 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2316   let Inst{24-23} = 0b11;
2317 }
2318 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2319   let Inst{24-23} = 0b11;
2320 }
2321
2322 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2323 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2324
2325 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2326 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2327
2328 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2329 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2330
2331 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2332 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2333
2334 // Return From Exception
2335 class RFEI<bit wb, string asm>
2336   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2337        NoItinerary, asm, "", []> {
2338   bits<4> Rn;
2339   let Inst{31-28} = 0b1111;
2340   let Inst{27-25} = 0b100;
2341   let Inst{22} = 0;
2342   let Inst{21} = wb;
2343   let Inst{20} = 1;
2344   let Inst{19-16} = Rn;
2345   let Inst{15-0} = 0xa00;
2346 }
2347
2348 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2349   let Inst{24-23} = 0;
2350 }
2351 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2352   let Inst{24-23} = 0;
2353 }
2354 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2355   let Inst{24-23} = 0b10;
2356 }
2357 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2358   let Inst{24-23} = 0b10;
2359 }
2360 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2361   let Inst{24-23} = 0b01;
2362 }
2363 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2364   let Inst{24-23} = 0b01;
2365 }
2366 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2367   let Inst{24-23} = 0b11;
2368 }
2369 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2370   let Inst{24-23} = 0b11;
2371 }
2372
2373 //===----------------------------------------------------------------------===//
2374 //  Load / Store Instructions.
2375 //
2376
2377 // Load
2378
2379
2380 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2381                     UnOpFrag<(load node:$Src)>>;
2382 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2383                     UnOpFrag<(zextloadi8 node:$Src)>>;
2384 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2385                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2386 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2387                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2388
2389 // Special LDR for loads from non-pc-relative constpools.
2390 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2391     isReMaterializable = 1, isCodeGenOnly = 1 in
2392 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2393                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2394                  []> {
2395   bits<4> Rt;
2396   bits<17> addr;
2397   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2398   let Inst{19-16} = 0b1111;
2399   let Inst{15-12} = Rt;
2400   let Inst{11-0}  = addr{11-0};   // imm12
2401 }
2402
2403 // Loads with zero extension
2404 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2405                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2406                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2407
2408 // Loads with sign extension
2409 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2410                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2411                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2412
2413 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2414                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2415                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2416
2417 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2418   // Load doubleword
2419   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2420                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2421              Requires<[IsARM, HasV5TE]>;
2422 }
2423
2424 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2425                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2426 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2427                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2428 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2429                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2430
2431 // Indexed loads
2432 multiclass AI2_ldridx<bit isByte, string opc,
2433                       InstrItinClass iii, InstrItinClass iir> {
2434   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2435                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2436                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2437     bits<17> addr;
2438     let Inst{25} = 0;
2439     let Inst{23} = addr{12};
2440     let Inst{19-16} = addr{16-13};
2441     let Inst{11-0} = addr{11-0};
2442     let DecoderMethod = "DecodeLDRPreImm";
2443   }
2444
2445   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2446                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2447                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2448     bits<17> addr;
2449     let Inst{25} = 1;
2450     let Inst{23} = addr{12};
2451     let Inst{19-16} = addr{16-13};
2452     let Inst{11-0} = addr{11-0};
2453     let Inst{4} = 0;
2454     let DecoderMethod = "DecodeLDRPreReg";
2455   }
2456
2457   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2458                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2459                        IndexModePost, LdFrm, iir,
2460                        opc, "\t$Rt, $addr, $offset",
2461                        "$addr.base = $Rn_wb", []> {
2462      // {12}     isAdd
2463      // {11-0}   imm12/Rm
2464      bits<14> offset;
2465      bits<4> addr;
2466      let Inst{25} = 1;
2467      let Inst{23} = offset{12};
2468      let Inst{19-16} = addr;
2469      let Inst{11-0} = offset{11-0};
2470      let Inst{4} = 0;
2471
2472     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2473    }
2474
2475    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2476                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2477                       IndexModePost, LdFrm, iii,
2478                       opc, "\t$Rt, $addr, $offset",
2479                       "$addr.base = $Rn_wb", []> {
2480     // {12}     isAdd
2481     // {11-0}   imm12/Rm
2482     bits<14> offset;
2483     bits<4> addr;
2484     let Inst{25} = 0;
2485     let Inst{23} = offset{12};
2486     let Inst{19-16} = addr;
2487     let Inst{11-0} = offset{11-0};
2488
2489     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2490   }
2491
2492 }
2493
2494 let mayLoad = 1, neverHasSideEffects = 1 in {
2495 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2496 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2497 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2498 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2499 }
2500
2501 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2502   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2503                         (ins addrmode3_pre:$addr), IndexModePre,
2504                         LdMiscFrm, itin,
2505                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2506     bits<14> addr;
2507     let Inst{23}    = addr{8};      // U bit
2508     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2509     let Inst{19-16} = addr{12-9};   // Rn
2510     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2511     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2512     let DecoderMethod = "DecodeAddrMode3Instruction";
2513   }
2514   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2515                         (ins addr_offset_none:$addr, am3offset:$offset),
2516                         IndexModePost, LdMiscFrm, itin,
2517                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2518                         []> {
2519     bits<10> offset;
2520     bits<4> addr;
2521     let Inst{23}    = offset{8};      // U bit
2522     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2523     let Inst{19-16} = addr;
2524     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2525     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2526     let DecoderMethod = "DecodeAddrMode3Instruction";
2527   }
2528 }
2529
2530 let mayLoad = 1, neverHasSideEffects = 1 in {
2531 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2532 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2533 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2534 let hasExtraDefRegAllocReq = 1 in {
2535 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2536                           (ins addrmode3_pre:$addr), IndexModePre,
2537                           LdMiscFrm, IIC_iLoad_d_ru,
2538                           "ldrd", "\t$Rt, $Rt2, $addr!",
2539                           "$addr.base = $Rn_wb", []> {
2540   bits<14> addr;
2541   let Inst{23}    = addr{8};      // U bit
2542   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2543   let Inst{19-16} = addr{12-9};   // Rn
2544   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2545   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2546   let DecoderMethod = "DecodeAddrMode3Instruction";
2547 }
2548 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2549                           (ins addr_offset_none:$addr, am3offset:$offset),
2550                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2551                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2552                           "$addr.base = $Rn_wb", []> {
2553   bits<10> offset;
2554   bits<4> addr;
2555   let Inst{23}    = offset{8};      // U bit
2556   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2557   let Inst{19-16} = addr;
2558   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2559   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2560   let DecoderMethod = "DecodeAddrMode3Instruction";
2561 }
2562 } // hasExtraDefRegAllocReq = 1
2563 } // mayLoad = 1, neverHasSideEffects = 1
2564
2565 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2566 let mayLoad = 1, neverHasSideEffects = 1 in {
2567 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2568                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2569                     IndexModePost, LdFrm, IIC_iLoad_ru,
2570                     "ldrt", "\t$Rt, $addr, $offset",
2571                     "$addr.base = $Rn_wb", []> {
2572   // {12}     isAdd
2573   // {11-0}   imm12/Rm
2574   bits<14> offset;
2575   bits<4> addr;
2576   let Inst{25} = 1;
2577   let Inst{23} = offset{12};
2578   let Inst{21} = 1; // overwrite
2579   let Inst{19-16} = addr;
2580   let Inst{11-5} = offset{11-5};
2581   let Inst{4} = 0;
2582   let Inst{3-0} = offset{3-0};
2583   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2584 }
2585
2586 def LDRT_POST_IMM
2587   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2588                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2589                IndexModePost, LdFrm, IIC_iLoad_ru,
2590                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2591   // {12}     isAdd
2592   // {11-0}   imm12/Rm
2593   bits<14> offset;
2594   bits<4> addr;
2595   let Inst{25} = 0;
2596   let Inst{23} = offset{12};
2597   let Inst{21} = 1; // overwrite
2598   let Inst{19-16} = addr;
2599   let Inst{11-0} = offset{11-0};
2600   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2601 }
2602
2603 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2604                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2605                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2606                      "ldrbt", "\t$Rt, $addr, $offset",
2607                      "$addr.base = $Rn_wb", []> {
2608   // {12}     isAdd
2609   // {11-0}   imm12/Rm
2610   bits<14> offset;
2611   bits<4> addr;
2612   let Inst{25} = 1;
2613   let Inst{23} = offset{12};
2614   let Inst{21} = 1; // overwrite
2615   let Inst{19-16} = addr;
2616   let Inst{11-5} = offset{11-5};
2617   let Inst{4} = 0;
2618   let Inst{3-0} = offset{3-0};
2619   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2620 }
2621
2622 def LDRBT_POST_IMM
2623   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2624                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2625                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2626                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2627   // {12}     isAdd
2628   // {11-0}   imm12/Rm
2629   bits<14> offset;
2630   bits<4> addr;
2631   let Inst{25} = 0;
2632   let Inst{23} = offset{12};
2633   let Inst{21} = 1; // overwrite
2634   let Inst{19-16} = addr;
2635   let Inst{11-0} = offset{11-0};
2636   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2637 }
2638
2639 multiclass AI3ldrT<bits<4> op, string opc> {
2640   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2641                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2642                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2643                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2644     bits<9> offset;
2645     let Inst{23} = offset{8};
2646     let Inst{22} = 1;
2647     let Inst{11-8} = offset{7-4};
2648     let Inst{3-0} = offset{3-0};
2649   }
2650   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2651                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2652                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2653                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2654     bits<5> Rm;
2655     let Inst{23} = Rm{4};
2656     let Inst{22} = 0;
2657     let Inst{11-8} = 0;
2658     let Unpredictable{11-8} = 0b1111;
2659     let Inst{3-0} = Rm{3-0};
2660     let DecoderMethod = "DecodeLDR";
2661   }
2662 }
2663
2664 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2665 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2666 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2667 }
2668
2669 def LDRT_POST
2670   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2671                  (outs GPR:$Rt)>;
2672
2673 def LDRBT_POST
2674   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2675                  (outs GPR:$Rt)>;
2676
2677 // Store
2678
2679 // Stores with truncate
2680 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2681                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2682                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2683
2684 // Store doubleword
2685 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2686   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2687                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2688              Requires<[IsARM, HasV5TE]> {
2689     let Inst{21} = 0;
2690   }
2691 }
2692
2693 // Indexed stores
2694 multiclass AI2_stridx<bit isByte, string opc,
2695                       InstrItinClass iii, InstrItinClass iir> {
2696   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2697                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2698                             StFrm, iii,
2699                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2700     bits<17> addr;
2701     let Inst{25} = 0;
2702     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2703     let Inst{19-16} = addr{16-13};  // Rn
2704     let Inst{11-0}  = addr{11-0};   // imm12
2705     let DecoderMethod = "DecodeSTRPreImm";
2706   }
2707
2708   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2709                       (ins GPR:$Rt, ldst_so_reg:$addr),
2710                       IndexModePre, StFrm, iir,
2711                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2712     bits<17> addr;
2713     let Inst{25} = 1;
2714     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2715     let Inst{19-16} = addr{16-13}; // Rn
2716     let Inst{11-0}  = addr{11-0};
2717     let Inst{4}     = 0;           // Inst{4} = 0
2718     let DecoderMethod = "DecodeSTRPreReg";
2719   }
2720   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2721                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2722                 IndexModePost, StFrm, iir,
2723                 opc, "\t$Rt, $addr, $offset",
2724                 "$addr.base = $Rn_wb", []> {
2725      // {12}     isAdd
2726      // {11-0}   imm12/Rm
2727      bits<14> offset;
2728      bits<4> addr;
2729      let Inst{25} = 1;
2730      let Inst{23} = offset{12};
2731      let Inst{19-16} = addr;
2732      let Inst{11-0} = offset{11-0};
2733      let Inst{4} = 0;
2734
2735     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2736    }
2737
2738    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2739                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2740                 IndexModePost, StFrm, iii,
2741                 opc, "\t$Rt, $addr, $offset",
2742                 "$addr.base = $Rn_wb", []> {
2743     // {12}     isAdd
2744     // {11-0}   imm12/Rm
2745     bits<14> offset;
2746     bits<4> addr;
2747     let Inst{25} = 0;
2748     let Inst{23} = offset{12};
2749     let Inst{19-16} = addr;
2750     let Inst{11-0} = offset{11-0};
2751
2752     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2753   }
2754 }
2755
2756 let mayStore = 1, neverHasSideEffects = 1 in {
2757 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2758 // IIC_iStore_siu depending on whether it the offset register is shifted.
2759 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2760 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2761 }
2762
2763 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2764                          am2offset_reg:$offset),
2765              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2766                            am2offset_reg:$offset)>;
2767 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2768                          am2offset_imm:$offset),
2769              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2770                            am2offset_imm:$offset)>;
2771 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2772                              am2offset_reg:$offset),
2773              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2774                             am2offset_reg:$offset)>;
2775 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2776                              am2offset_imm:$offset),
2777              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2778                             am2offset_imm:$offset)>;
2779
2780 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2781 // put the patterns on the instruction definitions directly as ISel wants
2782 // the address base and offset to be separate operands, not a single
2783 // complex operand like we represent the instructions themselves. The
2784 // pseudos map between the two.
2785 let usesCustomInserter = 1,
2786     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2787 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2788                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2789                4, IIC_iStore_ru,
2790             [(set GPR:$Rn_wb,
2791                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2792 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2793                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2794                4, IIC_iStore_ru,
2795             [(set GPR:$Rn_wb,
2796                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2797 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2798                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2799                4, IIC_iStore_ru,
2800             [(set GPR:$Rn_wb,
2801                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2802 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2803                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2804                4, IIC_iStore_ru,
2805             [(set GPR:$Rn_wb,
2806                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2807 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2808                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2809                4, IIC_iStore_ru,
2810             [(set GPR:$Rn_wb,
2811                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2812 }
2813
2814
2815
2816 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2817                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2818                            StMiscFrm, IIC_iStore_bh_ru,
2819                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2820   bits<14> addr;
2821   let Inst{23}    = addr{8};      // U bit
2822   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2823   let Inst{19-16} = addr{12-9};   // Rn
2824   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2825   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2826   let DecoderMethod = "DecodeAddrMode3Instruction";
2827 }
2828
2829 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2830                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2831                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2832                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2833                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2834                                                       addr_offset_none:$addr,
2835                                                       am3offset:$offset))]> {
2836   bits<10> offset;
2837   bits<4> addr;
2838   let Inst{23}    = offset{8};      // U bit
2839   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2840   let Inst{19-16} = addr;
2841   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2842   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2843   let DecoderMethod = "DecodeAddrMode3Instruction";
2844 }
2845
2846 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2847 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2848                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2849                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2850                           "strd", "\t$Rt, $Rt2, $addr!",
2851                           "$addr.base = $Rn_wb", []> {
2852   bits<14> addr;
2853   let Inst{23}    = addr{8};      // U bit
2854   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2855   let Inst{19-16} = addr{12-9};   // Rn
2856   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2857   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2858   let DecoderMethod = "DecodeAddrMode3Instruction";
2859 }
2860
2861 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2862                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2863                                am3offset:$offset),
2864                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2865                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2866                           "$addr.base = $Rn_wb", []> {
2867   bits<10> offset;
2868   bits<4> addr;
2869   let Inst{23}    = offset{8};      // U bit
2870   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2871   let Inst{19-16} = addr;
2872   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2873   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2874   let DecoderMethod = "DecodeAddrMode3Instruction";
2875 }
2876 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2877
2878 // STRT, STRBT, and STRHT
2879
2880 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2881                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2882                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2883                    "strbt", "\t$Rt, $addr, $offset",
2884                    "$addr.base = $Rn_wb", []> {
2885   // {12}     isAdd
2886   // {11-0}   imm12/Rm
2887   bits<14> offset;
2888   bits<4> addr;
2889   let Inst{25} = 1;
2890   let Inst{23} = offset{12};
2891   let Inst{21} = 1; // overwrite
2892   let Inst{19-16} = addr;
2893   let Inst{11-5} = offset{11-5};
2894   let Inst{4} = 0;
2895   let Inst{3-0} = offset{3-0};
2896   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2897 }
2898
2899 def STRBT_POST_IMM
2900   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2901                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2902                IndexModePost, StFrm, IIC_iStore_bh_ru,
2903                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2904   // {12}     isAdd
2905   // {11-0}   imm12/Rm
2906   bits<14> offset;
2907   bits<4> addr;
2908   let Inst{25} = 0;
2909   let Inst{23} = offset{12};
2910   let Inst{21} = 1; // overwrite
2911   let Inst{19-16} = addr;
2912   let Inst{11-0} = offset{11-0};
2913   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2914 }
2915
2916 def STRBT_POST
2917   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
2918                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
2919
2920 let mayStore = 1, neverHasSideEffects = 1 in {
2921 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2922                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2923                    IndexModePost, StFrm, IIC_iStore_ru,
2924                    "strt", "\t$Rt, $addr, $offset",
2925                    "$addr.base = $Rn_wb", []> {
2926   // {12}     isAdd
2927   // {11-0}   imm12/Rm
2928   bits<14> offset;
2929   bits<4> addr;
2930   let Inst{25} = 1;
2931   let Inst{23} = offset{12};
2932   let Inst{21} = 1; // overwrite
2933   let Inst{19-16} = addr;
2934   let Inst{11-5} = offset{11-5};
2935   let Inst{4} = 0;
2936   let Inst{3-0} = offset{3-0};
2937   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2938 }
2939
2940 def STRT_POST_IMM
2941   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2942                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2943                IndexModePost, StFrm, IIC_iStore_ru,
2944                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2945   // {12}     isAdd
2946   // {11-0}   imm12/Rm
2947   bits<14> offset;
2948   bits<4> addr;
2949   let Inst{25} = 0;
2950   let Inst{23} = offset{12};
2951   let Inst{21} = 1; // overwrite
2952   let Inst{19-16} = addr;
2953   let Inst{11-0} = offset{11-0};
2954   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2955 }
2956 }
2957
2958 def STRT_POST
2959   : ARMAsmPseudo<"strt${q} $Rt, $addr",
2960                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
2961
2962 multiclass AI3strT<bits<4> op, string opc> {
2963   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2964                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2965                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2966                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2967     bits<9> offset;
2968     let Inst{23} = offset{8};
2969     let Inst{22} = 1;
2970     let Inst{11-8} = offset{7-4};
2971     let Inst{3-0} = offset{3-0};
2972   }
2973   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2974                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2975                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2976                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2977     bits<5> Rm;
2978     let Inst{23} = Rm{4};
2979     let Inst{22} = 0;
2980     let Inst{11-8} = 0;
2981     let Inst{3-0} = Rm{3-0};
2982   }
2983 }
2984
2985
2986 defm STRHT : AI3strT<0b1011, "strht">;
2987
2988 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2989                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2990 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2991                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2992 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2993                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2994
2995 //===----------------------------------------------------------------------===//
2996 //  Load / store multiple Instructions.
2997 //
2998
2999 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3000                          InstrItinClass itin, InstrItinClass itin_upd> {
3001   // IA is the default, so no need for an explicit suffix on the
3002   // mnemonic here. Without it is the canonical spelling.
3003   def IA :
3004     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3005          IndexModeNone, f, itin,
3006          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3007     let Inst{24-23} = 0b01;       // Increment After
3008     let Inst{22}    = P_bit;
3009     let Inst{21}    = 0;          // No writeback
3010     let Inst{20}    = L_bit;
3011   }
3012   def IA_UPD :
3013     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3014          IndexModeUpd, f, itin_upd,
3015          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3016     let Inst{24-23} = 0b01;       // Increment After
3017     let Inst{22}    = P_bit;
3018     let Inst{21}    = 1;          // Writeback
3019     let Inst{20}    = L_bit;
3020
3021     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3022   }
3023   def DA :
3024     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3025          IndexModeNone, f, itin,
3026          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3027     let Inst{24-23} = 0b00;       // Decrement After
3028     let Inst{22}    = P_bit;
3029     let Inst{21}    = 0;          // No writeback
3030     let Inst{20}    = L_bit;
3031   }
3032   def DA_UPD :
3033     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3034          IndexModeUpd, f, itin_upd,
3035          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3036     let Inst{24-23} = 0b00;       // Decrement After
3037     let Inst{22}    = P_bit;
3038     let Inst{21}    = 1;          // Writeback
3039     let Inst{20}    = L_bit;
3040
3041     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3042   }
3043   def DB :
3044     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3045          IndexModeNone, f, itin,
3046          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3047     let Inst{24-23} = 0b10;       // Decrement Before
3048     let Inst{22}    = P_bit;
3049     let Inst{21}    = 0;          // No writeback
3050     let Inst{20}    = L_bit;
3051   }
3052   def DB_UPD :
3053     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3054          IndexModeUpd, f, itin_upd,
3055          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3056     let Inst{24-23} = 0b10;       // Decrement Before
3057     let Inst{22}    = P_bit;
3058     let Inst{21}    = 1;          // Writeback
3059     let Inst{20}    = L_bit;
3060
3061     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3062   }
3063   def IB :
3064     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3065          IndexModeNone, f, itin,
3066          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3067     let Inst{24-23} = 0b11;       // Increment Before
3068     let Inst{22}    = P_bit;
3069     let Inst{21}    = 0;          // No writeback
3070     let Inst{20}    = L_bit;
3071   }
3072   def IB_UPD :
3073     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3074          IndexModeUpd, f, itin_upd,
3075          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3076     let Inst{24-23} = 0b11;       // Increment Before
3077     let Inst{22}    = P_bit;
3078     let Inst{21}    = 1;          // Writeback
3079     let Inst{20}    = L_bit;
3080
3081     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3082   }
3083 }
3084
3085 let neverHasSideEffects = 1 in {
3086
3087 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3088 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3089                          IIC_iLoad_mu>;
3090
3091 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3092 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3093                          IIC_iStore_mu>;
3094
3095 } // neverHasSideEffects
3096
3097 // FIXME: remove when we have a way to marking a MI with these properties.
3098 // FIXME: Should pc be an implicit operand like PICADD, etc?
3099 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3100     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3101 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3102                                                  reglist:$regs, variable_ops),
3103                      4, IIC_iLoad_mBr, [],
3104                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3105       RegConstraint<"$Rn = $wb">;
3106
3107 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3108 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3109                                IIC_iLoad_mu>;
3110
3111 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3112 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3113                                IIC_iStore_mu>;
3114
3115
3116
3117 //===----------------------------------------------------------------------===//
3118 //  Move Instructions.
3119 //
3120
3121 let neverHasSideEffects = 1 in
3122 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3123                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3124   bits<4> Rd;
3125   bits<4> Rm;
3126
3127   let Inst{19-16} = 0b0000;
3128   let Inst{11-4} = 0b00000000;
3129   let Inst{25} = 0;
3130   let Inst{3-0} = Rm;
3131   let Inst{15-12} = Rd;
3132 }
3133
3134 // A version for the smaller set of tail call registers.
3135 let neverHasSideEffects = 1 in
3136 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3137                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3138   bits<4> Rd;
3139   bits<4> Rm;
3140
3141   let Inst{11-4} = 0b00000000;
3142   let Inst{25} = 0;
3143   let Inst{3-0} = Rm;
3144   let Inst{15-12} = Rd;
3145 }
3146
3147 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3148                 DPSoRegRegFrm, IIC_iMOVsr,
3149                 "mov", "\t$Rd, $src",
3150                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3151                 Sched<[WriteALU]> {
3152   bits<4> Rd;
3153   bits<12> src;
3154   let Inst{15-12} = Rd;
3155   let Inst{19-16} = 0b0000;
3156   let Inst{11-8} = src{11-8};
3157   let Inst{7} = 0;
3158   let Inst{6-5} = src{6-5};
3159   let Inst{4} = 1;
3160   let Inst{3-0} = src{3-0};
3161   let Inst{25} = 0;
3162 }
3163
3164 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3165                 DPSoRegImmFrm, IIC_iMOVsr,
3166                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3167                 UnaryDP, Sched<[WriteALU]> {
3168   bits<4> Rd;
3169   bits<12> src;
3170   let Inst{15-12} = Rd;
3171   let Inst{19-16} = 0b0000;
3172   let Inst{11-5} = src{11-5};
3173   let Inst{4} = 0;
3174   let Inst{3-0} = src{3-0};
3175   let Inst{25} = 0;
3176 }
3177
3178 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3179 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3180                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3181                 Sched<[WriteALU]> {
3182   bits<4> Rd;
3183   bits<12> imm;
3184   let Inst{25} = 1;
3185   let Inst{15-12} = Rd;
3186   let Inst{19-16} = 0b0000;
3187   let Inst{11-0} = imm;
3188 }
3189
3190 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3191 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3192                  DPFrm, IIC_iMOVi,
3193                  "movw", "\t$Rd, $imm",
3194                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3195                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3196   bits<4> Rd;
3197   bits<16> imm;
3198   let Inst{15-12} = Rd;
3199   let Inst{11-0}  = imm{11-0};
3200   let Inst{19-16} = imm{15-12};
3201   let Inst{20} = 0;
3202   let Inst{25} = 1;
3203   let DecoderMethod = "DecodeArmMOVTWInstruction";
3204 }
3205
3206 def : InstAlias<"mov${p} $Rd, $imm",
3207                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3208         Requires<[IsARM]>;
3209
3210 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3211                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3212                       Sched<[WriteALU]>;
3213
3214 let Constraints = "$src = $Rd" in {
3215 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3216                   (ins GPR:$src, imm0_65535_expr:$imm),
3217                   DPFrm, IIC_iMOVi,
3218                   "movt", "\t$Rd, $imm",
3219                   [(set GPRnopc:$Rd,
3220                         (or (and GPR:$src, 0xffff),
3221                             lo16AllZero:$imm))]>, UnaryDP,
3222                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3223   bits<4> Rd;
3224   bits<16> imm;
3225   let Inst{15-12} = Rd;
3226   let Inst{11-0}  = imm{11-0};
3227   let Inst{19-16} = imm{15-12};
3228   let Inst{20} = 0;
3229   let Inst{25} = 1;
3230   let DecoderMethod = "DecodeArmMOVTWInstruction";
3231 }
3232
3233 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3234                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3235                       Sched<[WriteALU]>;
3236
3237 } // Constraints
3238
3239 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3240       Requires<[IsARM, HasV6T2]>;
3241
3242 let Uses = [CPSR] in
3243 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3244                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3245                     Requires<[IsARM]>, Sched<[WriteALU]>;
3246
3247 // These aren't really mov instructions, but we have to define them this way
3248 // due to flag operands.
3249
3250 let Defs = [CPSR] in {
3251 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3252                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3253                       Sched<[WriteALU]>, Requires<[IsARM]>;
3254 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3255                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3256                       Sched<[WriteALU]>, Requires<[IsARM]>;
3257 }
3258
3259 //===----------------------------------------------------------------------===//
3260 //  Extend Instructions.
3261 //
3262
3263 // Sign extenders
3264
3265 def SXTB  : AI_ext_rrot<0b01101010,
3266                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3267 def SXTH  : AI_ext_rrot<0b01101011,
3268                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3269
3270 def SXTAB : AI_exta_rrot<0b01101010,
3271                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3272 def SXTAH : AI_exta_rrot<0b01101011,
3273                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3274
3275 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3276
3277 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3278
3279 // Zero extenders
3280
3281 let AddedComplexity = 16 in {
3282 def UXTB   : AI_ext_rrot<0b01101110,
3283                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3284 def UXTH   : AI_ext_rrot<0b01101111,
3285                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3286 def UXTB16 : AI_ext_rrot<0b01101100,
3287                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3288
3289 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3290 //        The transformation should probably be done as a combiner action
3291 //        instead so we can include a check for masking back in the upper
3292 //        eight bits of the source into the lower eight bits of the result.
3293 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3294 //               (UXTB16r_rot GPR:$Src, 3)>;
3295 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3296                (UXTB16 GPR:$Src, 1)>;
3297
3298 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3299                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3300 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3301                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3302 }
3303
3304 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3305 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3306
3307
3308 def SBFX  : I<(outs GPRnopc:$Rd),
3309               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3310                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3311                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3312                Requires<[IsARM, HasV6T2]> {
3313   bits<4> Rd;
3314   bits<4> Rn;
3315   bits<5> lsb;
3316   bits<5> width;
3317   let Inst{27-21} = 0b0111101;
3318   let Inst{6-4}   = 0b101;
3319   let Inst{20-16} = width;
3320   let Inst{15-12} = Rd;
3321   let Inst{11-7}  = lsb;
3322   let Inst{3-0}   = Rn;
3323 }
3324
3325 def UBFX  : I<(outs GPR:$Rd),
3326               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3327                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3328                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3329                Requires<[IsARM, HasV6T2]> {
3330   bits<4> Rd;
3331   bits<4> Rn;
3332   bits<5> lsb;
3333   bits<5> width;
3334   let Inst{27-21} = 0b0111111;
3335   let Inst{6-4}   = 0b101;
3336   let Inst{20-16} = width;
3337   let Inst{15-12} = Rd;
3338   let Inst{11-7}  = lsb;
3339   let Inst{3-0}   = Rn;
3340 }
3341
3342 //===----------------------------------------------------------------------===//
3343 //  Arithmetic Instructions.
3344 //
3345
3346 defm ADD  : AsI1_bin_irs<0b0100, "add",
3347                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3348                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3349 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3350                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3351                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3352
3353 // ADD and SUB with 's' bit set.
3354 //
3355 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3356 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3357 // AdjustInstrPostInstrSelection where we determine whether or not to
3358 // set the "s" bit based on CPSR liveness.
3359 //
3360 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3361 // support for an optional CPSR definition that corresponds to the DAG
3362 // node's second value. We can then eliminate the implicit def of CPSR.
3363 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3364                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3365 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3366                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3367
3368 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3369               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3370 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3371               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3372
3373 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3374                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3375                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3376
3377 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3378 // CPSR and the implicit def of CPSR is not needed.
3379 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3380                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3381
3382 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3383                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3384
3385 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3386 // The assume-no-carry-in form uses the negation of the input since add/sub
3387 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3388 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3389 // details.
3390 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3391              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3392 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3393              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3394
3395 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3396              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3397              Requires<[IsARM, HasV6T2]>;
3398 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3399              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3400              Requires<[IsARM, HasV6T2]>;
3401
3402 // The with-carry-in form matches bitwise not instead of the negation.
3403 // Effectively, the inverse interpretation of the carry flag already accounts
3404 // for part of the negation.
3405 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3406              (SBCri   GPR:$src, so_imm_not:$imm)>;
3407 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3408              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3409
3410 // Note: These are implemented in C++ code, because they have to generate
3411 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3412 // cannot produce.
3413 // (mul X, 2^n+1) -> (add (X << n), X)
3414 // (mul X, 2^n-1) -> (rsb X, (X << n))
3415
3416 // ARM Arithmetic Instruction
3417 // GPR:$dst = GPR:$a op GPR:$b
3418 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3419           list<dag> pattern = [],
3420           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3421           string asm = "\t$Rd, $Rn, $Rm">
3422   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3423     Sched<[WriteALU, ReadALU, ReadALU]> {
3424   bits<4> Rn;
3425   bits<4> Rd;
3426   bits<4> Rm;
3427   let Inst{27-20} = op27_20;
3428   let Inst{11-4} = op11_4;
3429   let Inst{19-16} = Rn;
3430   let Inst{15-12} = Rd;
3431   let Inst{3-0}   = Rm;
3432
3433   let Unpredictable{11-8} = 0b1111;
3434 }
3435
3436 // Saturating add/subtract
3437
3438 let DecoderMethod = "DecodeQADDInstruction" in
3439 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3440                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3441                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3442
3443 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3444                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3445                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3446 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3447                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3448                   "\t$Rd, $Rm, $Rn">;
3449 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3450                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3451                   "\t$Rd, $Rm, $Rn">;
3452
3453 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3454 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3455 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3456 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3457 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3458 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3459 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3460 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3461 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3462 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3463 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3464 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3465
3466 // Signed/Unsigned add/subtract
3467
3468 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3469 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3470 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3471 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3472 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3473 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3474 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3475 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3476 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3477 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3478 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3479 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3480
3481 // Signed/Unsigned halving add/subtract
3482
3483 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3484 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3485 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3486 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3487 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3488 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3489 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3490 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3491 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3492 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3493 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3494 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3495
3496 // Unsigned Sum of Absolute Differences [and Accumulate].
3497
3498 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3499                 MulFrm /* for convenience */, NoItinerary, "usad8",
3500                 "\t$Rd, $Rn, $Rm", []>,
3501              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3502   bits<4> Rd;
3503   bits<4> Rn;
3504   bits<4> Rm;
3505   let Inst{27-20} = 0b01111000;
3506   let Inst{15-12} = 0b1111;
3507   let Inst{7-4} = 0b0001;
3508   let Inst{19-16} = Rd;
3509   let Inst{11-8} = Rm;
3510   let Inst{3-0} = Rn;
3511 }
3512 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3513                 MulFrm /* for convenience */, NoItinerary, "usada8",
3514                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3515              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3516   bits<4> Rd;
3517   bits<4> Rn;
3518   bits<4> Rm;
3519   bits<4> Ra;
3520   let Inst{27-20} = 0b01111000;
3521   let Inst{7-4} = 0b0001;
3522   let Inst{19-16} = Rd;
3523   let Inst{15-12} = Ra;
3524   let Inst{11-8} = Rm;
3525   let Inst{3-0} = Rn;
3526 }
3527
3528 // Signed/Unsigned saturate
3529
3530 def SSAT : AI<(outs GPRnopc:$Rd),
3531               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3532               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3533   bits<4> Rd;
3534   bits<5> sat_imm;
3535   bits<4> Rn;
3536   bits<8> sh;
3537   let Inst{27-21} = 0b0110101;
3538   let Inst{5-4} = 0b01;
3539   let Inst{20-16} = sat_imm;
3540   let Inst{15-12} = Rd;
3541   let Inst{11-7} = sh{4-0};
3542   let Inst{6} = sh{5};
3543   let Inst{3-0} = Rn;
3544 }
3545
3546 def SSAT16 : AI<(outs GPRnopc:$Rd),
3547                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3548                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3549   bits<4> Rd;
3550   bits<4> sat_imm;
3551   bits<4> Rn;
3552   let Inst{27-20} = 0b01101010;
3553   let Inst{11-4} = 0b11110011;
3554   let Inst{15-12} = Rd;
3555   let Inst{19-16} = sat_imm;
3556   let Inst{3-0} = Rn;
3557 }
3558
3559 def USAT : AI<(outs GPRnopc:$Rd),
3560               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3561               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3562   bits<4> Rd;
3563   bits<5> sat_imm;
3564   bits<4> Rn;
3565   bits<8> sh;
3566   let Inst{27-21} = 0b0110111;
3567   let Inst{5-4} = 0b01;
3568   let Inst{15-12} = Rd;
3569   let Inst{11-7} = sh{4-0};
3570   let Inst{6} = sh{5};
3571   let Inst{20-16} = sat_imm;
3572   let Inst{3-0} = Rn;
3573 }
3574
3575 def USAT16 : AI<(outs GPRnopc:$Rd),
3576                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3577                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3578   bits<4> Rd;
3579   bits<4> sat_imm;
3580   bits<4> Rn;
3581   let Inst{27-20} = 0b01101110;
3582   let Inst{11-4} = 0b11110011;
3583   let Inst{15-12} = Rd;
3584   let Inst{19-16} = sat_imm;
3585   let Inst{3-0} = Rn;
3586 }
3587
3588 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3589                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3590 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3591                (USAT imm:$pos, GPRnopc:$a, 0)>;
3592
3593 //===----------------------------------------------------------------------===//
3594 //  Bitwise Instructions.
3595 //
3596
3597 defm AND   : AsI1_bin_irs<0b0000, "and",
3598                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3599                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3600 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3601                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3602                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3603 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3604                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3605                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3606 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3607                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3608                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3609
3610 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3611 // like in the actual instruction encoding. The complexity of mapping the mask
3612 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3613 // instruction description.
3614 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3615                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3616                "bfc", "\t$Rd, $imm", "$src = $Rd",
3617                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3618                Requires<[IsARM, HasV6T2]> {
3619   bits<4> Rd;
3620   bits<10> imm;
3621   let Inst{27-21} = 0b0111110;
3622   let Inst{6-0}   = 0b0011111;
3623   let Inst{15-12} = Rd;
3624   let Inst{11-7}  = imm{4-0}; // lsb
3625   let Inst{20-16} = imm{9-5}; // msb
3626 }
3627
3628 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3629 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3630           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3631           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3632           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3633                            bf_inv_mask_imm:$imm))]>,
3634           Requires<[IsARM, HasV6T2]> {
3635   bits<4> Rd;
3636   bits<4> Rn;
3637   bits<10> imm;
3638   let Inst{27-21} = 0b0111110;
3639   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3640   let Inst{15-12} = Rd;
3641   let Inst{11-7}  = imm{4-0}; // lsb
3642   let Inst{20-16} = imm{9-5}; // width
3643   let Inst{3-0}   = Rn;
3644 }
3645
3646 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3647                   "mvn", "\t$Rd, $Rm",
3648                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3649   bits<4> Rd;
3650   bits<4> Rm;
3651   let Inst{25} = 0;
3652   let Inst{19-16} = 0b0000;
3653   let Inst{11-4} = 0b00000000;
3654   let Inst{15-12} = Rd;
3655   let Inst{3-0} = Rm;
3656 }
3657 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3658                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3659                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3660                   Sched<[WriteALU]> {
3661   bits<4> Rd;
3662   bits<12> shift;
3663   let Inst{25} = 0;
3664   let Inst{19-16} = 0b0000;
3665   let Inst{15-12} = Rd;
3666   let Inst{11-5} = shift{11-5};
3667   let Inst{4} = 0;
3668   let Inst{3-0} = shift{3-0};
3669 }
3670 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3671                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3672                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3673                   Sched<[WriteALU]> {
3674   bits<4> Rd;
3675   bits<12> shift;
3676   let Inst{25} = 0;
3677   let Inst{19-16} = 0b0000;
3678   let Inst{15-12} = Rd;
3679   let Inst{11-8} = shift{11-8};
3680   let Inst{7} = 0;
3681   let Inst{6-5} = shift{6-5};
3682   let Inst{4} = 1;
3683   let Inst{3-0} = shift{3-0};
3684 }
3685 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3686 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3687                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3688                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3689   bits<4> Rd;
3690   bits<12> imm;
3691   let Inst{25} = 1;
3692   let Inst{19-16} = 0b0000;
3693   let Inst{15-12} = Rd;
3694   let Inst{11-0} = imm;
3695 }
3696
3697 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3698              (BICri GPR:$src, so_imm_not:$imm)>;
3699
3700 //===----------------------------------------------------------------------===//
3701 //  Multiply Instructions.
3702 //
3703 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3704              string opc, string asm, list<dag> pattern>
3705   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3706   bits<4> Rd;
3707   bits<4> Rm;
3708   bits<4> Rn;
3709   let Inst{19-16} = Rd;
3710   let Inst{11-8}  = Rm;
3711   let Inst{3-0}   = Rn;
3712 }
3713 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3714              string opc, string asm, list<dag> pattern>
3715   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3716   bits<4> RdLo;
3717   bits<4> RdHi;
3718   bits<4> Rm;
3719   bits<4> Rn;
3720   let Inst{19-16} = RdHi;
3721   let Inst{15-12} = RdLo;
3722   let Inst{11-8}  = Rm;
3723   let Inst{3-0}   = Rn;
3724 }
3725 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3726              string opc, string asm, list<dag> pattern>
3727   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3728   bits<4> RdLo;
3729   bits<4> RdHi;
3730   bits<4> Rm;
3731   bits<4> Rn;
3732   let Inst{19-16} = RdHi;
3733   let Inst{15-12} = RdLo;
3734   let Inst{11-8}  = Rm;
3735   let Inst{3-0}   = Rn;
3736 }
3737
3738 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3739 //        property. Remove them when it's possible to add those properties
3740 //        on an individual MachineInstr, not just an instruction description.
3741 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3742 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3743                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3744                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3745                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3746                   Requires<[IsARM, HasV6]> {
3747   let Inst{15-12} = 0b0000;
3748   let Unpredictable{15-12} = 0b1111;
3749 }
3750
3751 let Constraints = "@earlyclobber $Rd" in
3752 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3753                                                     pred:$p, cc_out:$s),
3754                            4, IIC_iMUL32,
3755                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3756                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3757                Requires<[IsARM, NoV6, UseMulOps]>;
3758 }
3759
3760 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
3761                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
3762                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3763         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
3764                      Requires<[IsARM, HasV6, UseMulOps]> {
3765   bits<4> Ra;
3766   let Inst{15-12} = Ra;
3767 }
3768
3769 let Constraints = "@earlyclobber $Rd" in
3770 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
3771                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
3772                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
3773          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
3774   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
3775                            Requires<[IsARM, NoV6]>;
3776
3777 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3778                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3779                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3780                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3781   bits<4> Rd;
3782   bits<4> Rm;
3783   bits<4> Rn;
3784   bits<4> Ra;
3785   let Inst{19-16} = Rd;
3786   let Inst{15-12} = Ra;
3787   let Inst{11-8}  = Rm;
3788   let Inst{3-0}   = Rn;
3789 }
3790
3791 // Extra precision multiplies with low / high results
3792 let neverHasSideEffects = 1 in {
3793 let isCommutable = 1 in {
3794 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3795                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3796                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3797                     Requires<[IsARM, HasV6]>;
3798
3799 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3800                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3801                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3802                     Requires<[IsARM, HasV6]>;
3803
3804 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3805 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3806                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3807                             4, IIC_iMUL64, [],
3808           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3809                            Requires<[IsARM, NoV6]>;
3810
3811 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3812                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3813                             4, IIC_iMUL64, [],
3814           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3815                            Requires<[IsARM, NoV6]>;
3816 }
3817 }
3818
3819 // Multiply + accumulate
3820 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3821                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3822                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3823          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3824 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3825                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3826                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3827          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3828
3829 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3830                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3831                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3832                     Requires<[IsARM, HasV6]> {
3833   bits<4> RdLo;
3834   bits<4> RdHi;
3835   bits<4> Rm;
3836   bits<4> Rn;
3837   let Inst{19-16} = RdHi;
3838   let Inst{15-12} = RdLo;
3839   let Inst{11-8}  = Rm;
3840   let Inst{3-0}   = Rn;
3841 }
3842
3843 let Constraints =
3844     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
3845 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3846                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3847                               4, IIC_iMAC64, [],
3848              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3849                            pred:$p, cc_out:$s)>,
3850                            Requires<[IsARM, NoV6]>;
3851 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3852                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3853                               4, IIC_iMAC64, [],
3854              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3855                            pred:$p, cc_out:$s)>,
3856                            Requires<[IsARM, NoV6]>;
3857 }
3858
3859 } // neverHasSideEffects
3860
3861 // Most significant word multiply
3862 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3863                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3864                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3865             Requires<[IsARM, HasV6]> {
3866   let Inst{15-12} = 0b1111;
3867 }
3868
3869 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3870                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3871             Requires<[IsARM, HasV6]> {
3872   let Inst{15-12} = 0b1111;
3873 }
3874
3875 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3876                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3877                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3878                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3879             Requires<[IsARM, HasV6, UseMulOps]>;
3880
3881 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3882                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3883                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3884             Requires<[IsARM, HasV6]>;
3885
3886 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3887                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3888                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3889             Requires<[IsARM, HasV6, UseMulOps]>;
3890
3891 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3892                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3893                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3894             Requires<[IsARM, HasV6]>;
3895
3896 multiclass AI_smul<string opc, PatFrag opnode> {
3897   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3898               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3899               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3900                                       (sext_inreg GPR:$Rm, i16)))]>,
3901            Requires<[IsARM, HasV5TE]>;
3902
3903   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3904               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3905               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3906                                       (sra GPR:$Rm, (i32 16))))]>,
3907            Requires<[IsARM, HasV5TE]>;
3908
3909   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3910               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3911               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3912                                       (sext_inreg GPR:$Rm, i16)))]>,
3913            Requires<[IsARM, HasV5TE]>;
3914
3915   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3916               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3917               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3918                                       (sra GPR:$Rm, (i32 16))))]>,
3919             Requires<[IsARM, HasV5TE]>;
3920
3921   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3922               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3923               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3924                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3925            Requires<[IsARM, HasV5TE]>;
3926
3927   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3928               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3929               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3930                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3931             Requires<[IsARM, HasV5TE]>;
3932 }
3933
3934
3935 multiclass AI_smla<string opc, PatFrag opnode> {
3936   let DecoderMethod = "DecodeSMLAInstruction" in {
3937   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3938               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3939               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3940               [(set GPRnopc:$Rd, (add GPR:$Ra,
3941                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3942                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3943            Requires<[IsARM, HasV5TE, UseMulOps]>;
3944
3945   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3946               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3947               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3948               [(set GPRnopc:$Rd,
3949                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3950                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3951            Requires<[IsARM, HasV5TE, UseMulOps]>;
3952
3953   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3954               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3955               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3956               [(set GPRnopc:$Rd,
3957                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3958                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3959            Requires<[IsARM, HasV5TE, UseMulOps]>;
3960
3961   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3962               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3963               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3964              [(set GPRnopc:$Rd,
3965                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3966                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3967             Requires<[IsARM, HasV5TE, UseMulOps]>;
3968
3969   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3970               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3971               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3972               [(set GPRnopc:$Rd,
3973                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3974                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3975            Requires<[IsARM, HasV5TE, UseMulOps]>;
3976
3977   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3978               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3979               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3980               [(set GPRnopc:$Rd,
3981                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3982                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3983             Requires<[IsARM, HasV5TE, UseMulOps]>;
3984   }
3985 }
3986
3987 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3988 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3989
3990 // Halfword multiply accumulate long: SMLAL<x><y>.
3991 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3992                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3993                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3994               Requires<[IsARM, HasV5TE]>;
3995
3996 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3997                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3998                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3999               Requires<[IsARM, HasV5TE]>;
4000
4001 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4002                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4003                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4004               Requires<[IsARM, HasV5TE]>;
4005
4006 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4007                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4008                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4009               Requires<[IsARM, HasV5TE]>;
4010
4011 // Helper class for AI_smld.
4012 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4013                     InstrItinClass itin, string opc, string asm>
4014   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
4015   bits<4> Rn;
4016   bits<4> Rm;
4017   let Inst{27-23} = 0b01110;
4018   let Inst{22}    = long;
4019   let Inst{21-20} = 0b00;
4020   let Inst{11-8}  = Rm;
4021   let Inst{7}     = 0;
4022   let Inst{6}     = sub;
4023   let Inst{5}     = swap;
4024   let Inst{4}     = 1;
4025   let Inst{3-0}   = Rn;
4026 }
4027 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4028                 InstrItinClass itin, string opc, string asm>
4029   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4030   bits<4> Rd;
4031   let Inst{15-12} = 0b1111;
4032   let Inst{19-16} = Rd;
4033 }
4034 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4035                 InstrItinClass itin, string opc, string asm>
4036   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4037   bits<4> Ra;
4038   bits<4> Rd;
4039   let Inst{19-16} = Rd;
4040   let Inst{15-12} = Ra;
4041 }
4042 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4043                   InstrItinClass itin, string opc, string asm>
4044   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4045   bits<4> RdLo;
4046   bits<4> RdHi;
4047   let Inst{19-16} = RdHi;
4048   let Inst{15-12} = RdLo;
4049 }
4050
4051 multiclass AI_smld<bit sub, string opc> {
4052
4053   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4054                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4055                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
4056
4057   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4058                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4059                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
4060
4061   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4062                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4063                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
4064
4065   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4066                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4067                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
4068
4069 }
4070
4071 defm SMLA : AI_smld<0, "smla">;
4072 defm SMLS : AI_smld<1, "smls">;
4073
4074 multiclass AI_sdml<bit sub, string opc> {
4075
4076   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4077                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
4078   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4079                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
4080 }
4081
4082 defm SMUA : AI_sdml<0, "smua">;
4083 defm SMUS : AI_sdml<1, "smus">;
4084
4085 //===----------------------------------------------------------------------===//
4086 //  Division Instructions (ARMv7-A with virtualization extension)
4087 //
4088 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4089                    "sdiv", "\t$Rd, $Rn, $Rm",
4090                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4091            Requires<[IsARM, HasDivideInARM]>;
4092
4093 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4094                    "udiv", "\t$Rd, $Rn, $Rm",
4095                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4096            Requires<[IsARM, HasDivideInARM]>;
4097
4098 //===----------------------------------------------------------------------===//
4099 //  Misc. Arithmetic Instructions.
4100 //
4101
4102 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4103               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4104               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4105            Sched<[WriteALU]>;
4106
4107 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4108               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4109               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
4110            Requires<[IsARM, HasV6T2]>,
4111            Sched<[WriteALU]>;
4112
4113 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4114               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4115               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4116            Sched<[WriteALU]>;
4117
4118 let AddedComplexity = 5 in
4119 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4120                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4121                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4122                Requires<[IsARM, HasV6]>,
4123            Sched<[WriteALU]>;
4124
4125 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4126               (REV16 (LDRH addrmode3:$addr))>;
4127 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4128                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4129
4130 let AddedComplexity = 5 in
4131 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4132                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4133                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4134                Requires<[IsARM, HasV6]>,
4135            Sched<[WriteALU]>;
4136
4137 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4138                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4139                (REVSH GPR:$Rm)>;
4140
4141 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4142                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4143                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4144                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4145                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4146                                            0xFFFF0000)))]>,
4147                Requires<[IsARM, HasV6]>,
4148            Sched<[WriteALUsi, ReadALU]>;
4149
4150 // Alternate cases for PKHBT where identities eliminate some nodes.
4151 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4152                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4153 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4154                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4155
4156 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4157 // will match the pattern below.
4158 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4159                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4160                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4161                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4162                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4163                                            0xFFFF)))]>,
4164                Requires<[IsARM, HasV6]>,
4165            Sched<[WriteALUsi, ReadALU]>;
4166
4167 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4168 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4169 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4170 // pkhtb src1, src2, asr (17..31).
4171 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4172                    (srl GPRnopc:$src2, imm16:$sh)),
4173                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4174 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4175                    (sra GPRnopc:$src2, imm16_31:$sh)),
4176                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4177 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4178                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4179                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4180
4181 //===----------------------------------------------------------------------===//
4182 // CRC Instructions
4183 //
4184 // Polynomials:
4185 // + CRC32{B,H,W}       0x04C11DB7
4186 // + CRC32C{B,H,W}      0x1EDC6F41
4187 //
4188
4189 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4190   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4191                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4192                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4193                Requires<[IsARM, HasV8, HasCRC]> {
4194   bits<4> Rd;
4195   bits<4> Rn;
4196   bits<4> Rm;
4197
4198   let Inst{31-28} = 0b1110;
4199   let Inst{27-23} = 0b00010;
4200   let Inst{22-21} = sz;
4201   let Inst{20}    = 0;
4202   let Inst{19-16} = Rn;
4203   let Inst{15-12} = Rd;
4204   let Inst{11-10} = 0b00;
4205   let Inst{9}     = C;
4206   let Inst{8}     = 0;
4207   let Inst{7-4}   = 0b0100;
4208   let Inst{3-0}   = Rm;
4209
4210   let Unpredictable{11-8} = 0b1101;
4211 }
4212
4213 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4214 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4215 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4216 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4217 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4218 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4219
4220 //===----------------------------------------------------------------------===//
4221 //  Comparison Instructions...
4222 //
4223
4224 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4225                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4226                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4227
4228 // ARMcmpZ can re-use the above instruction definitions.
4229 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4230              (CMPri   GPR:$src, so_imm:$imm)>;
4231 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4232              (CMPrr   GPR:$src, GPR:$rhs)>;
4233 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4234              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4235 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4236              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4237
4238 // CMN register-integer
4239 let isCompare = 1, Defs = [CPSR] in {
4240 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4241                 "cmn", "\t$Rn, $imm",
4242                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4243                 Sched<[WriteCMP, ReadALU]> {
4244   bits<4> Rn;
4245   bits<12> imm;
4246   let Inst{25} = 1;
4247   let Inst{20} = 1;
4248   let Inst{19-16} = Rn;
4249   let Inst{15-12} = 0b0000;
4250   let Inst{11-0} = imm;
4251
4252   let Unpredictable{15-12} = 0b1111;
4253 }
4254
4255 // CMN register-register/shift
4256 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4257                  "cmn", "\t$Rn, $Rm",
4258                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4259                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4260   bits<4> Rn;
4261   bits<4> Rm;
4262   let isCommutable = 1;
4263   let Inst{25} = 0;
4264   let Inst{20} = 1;
4265   let Inst{19-16} = Rn;
4266   let Inst{15-12} = 0b0000;
4267   let Inst{11-4} = 0b00000000;
4268   let Inst{3-0} = Rm;
4269
4270   let Unpredictable{15-12} = 0b1111;
4271 }
4272
4273 def CMNzrsi : AI1<0b1011, (outs),
4274                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4275                   "cmn", "\t$Rn, $shift",
4276                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4277                     GPR:$Rn, so_reg_imm:$shift)]>,
4278                     Sched<[WriteCMPsi, ReadALU]> {
4279   bits<4> Rn;
4280   bits<12> shift;
4281   let Inst{25} = 0;
4282   let Inst{20} = 1;
4283   let Inst{19-16} = Rn;
4284   let Inst{15-12} = 0b0000;
4285   let Inst{11-5} = shift{11-5};
4286   let Inst{4} = 0;
4287   let Inst{3-0} = shift{3-0};
4288
4289   let Unpredictable{15-12} = 0b1111;
4290 }
4291
4292 def CMNzrsr : AI1<0b1011, (outs),
4293                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4294                   "cmn", "\t$Rn, $shift",
4295                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4296                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4297                     Sched<[WriteCMPsr, ReadALU]> {
4298   bits<4> Rn;
4299   bits<12> shift;
4300   let Inst{25} = 0;
4301   let Inst{20} = 1;
4302   let Inst{19-16} = Rn;
4303   let Inst{15-12} = 0b0000;
4304   let Inst{11-8} = shift{11-8};
4305   let Inst{7} = 0;
4306   let Inst{6-5} = shift{6-5};
4307   let Inst{4} = 1;
4308   let Inst{3-0} = shift{3-0};
4309
4310   let Unpredictable{15-12} = 0b1111;
4311 }
4312
4313 }
4314
4315 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4316              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4317
4318 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4319              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4320
4321 // Note that TST/TEQ don't set all the same flags that CMP does!
4322 defm TST  : AI1_cmp_irs<0b1000, "tst",
4323                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4324                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4325 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4326                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4327                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4328
4329 // Pseudo i64 compares for some floating point compares.
4330 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4331     Defs = [CPSR] in {
4332 def BCCi64 : PseudoInst<(outs),
4333     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4334      IIC_Br,
4335     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4336     Sched<[WriteBr]>;
4337
4338 def BCCZi64 : PseudoInst<(outs),
4339      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4340     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4341     Sched<[WriteBr]>;
4342 } // usesCustomInserter
4343
4344
4345 // Conditional moves
4346 let neverHasSideEffects = 1 in {
4347
4348 let isCommutable = 1, isSelect = 1 in
4349 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4350                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4351                            4, IIC_iCMOVr,
4352                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4353                                                    cmovpred:$p))]>,
4354              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4355
4356 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4357                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4358                             4, IIC_iCMOVsr,
4359                             [(set GPR:$Rd,
4360                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4361                                            cmovpred:$p))]>,
4362       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4363 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4364                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4365                            4, IIC_iCMOVsr,
4366   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4367                             cmovpred:$p))]>,
4368       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4369
4370
4371 let isMoveImm = 1 in
4372 def MOVCCi16
4373     : ARMPseudoInst<(outs GPR:$Rd),
4374                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4375                     4, IIC_iMOVi,
4376                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4377                                             cmovpred:$p))]>,
4378       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4379       Sched<[WriteALU]>;
4380
4381 let isMoveImm = 1 in
4382 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4383                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4384                            4, IIC_iCMOVi,
4385                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4386                                                    cmovpred:$p))]>,
4387       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4388
4389 // Two instruction predicate mov immediate.
4390 let isMoveImm = 1 in
4391 def MOVCCi32imm
4392     : ARMPseudoInst<(outs GPR:$Rd),
4393                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4394                     8, IIC_iCMOVix2,
4395                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4396                                             cmovpred:$p))]>,
4397       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4398
4399 let isMoveImm = 1 in
4400 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4401                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4402                            4, IIC_iCMOVi,
4403                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4404                                                    cmovpred:$p))]>,
4405                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4406
4407 } // neverHasSideEffects
4408
4409
4410 //===----------------------------------------------------------------------===//
4411 // Atomic operations intrinsics
4412 //
4413
4414 def MemBarrierOptOperand : AsmOperandClass {
4415   let Name = "MemBarrierOpt";
4416   let ParserMethod = "parseMemBarrierOptOperand";
4417 }
4418 def memb_opt : Operand<i32> {
4419   let PrintMethod = "printMemBOption";
4420   let ParserMatchClass = MemBarrierOptOperand;
4421   let DecoderMethod = "DecodeMemBarrierOption";
4422 }
4423
4424 def InstSyncBarrierOptOperand : AsmOperandClass {
4425   let Name = "InstSyncBarrierOpt";
4426   let ParserMethod = "parseInstSyncBarrierOptOperand";
4427 }
4428 def instsyncb_opt : Operand<i32> {
4429   let PrintMethod = "printInstSyncBOption";
4430   let ParserMatchClass = InstSyncBarrierOptOperand;
4431   let DecoderMethod = "DecodeInstSyncBarrierOption";
4432 }
4433
4434 // memory barriers protect the atomic sequences
4435 let hasSideEffects = 1 in {
4436 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4437                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4438                 Requires<[IsARM, HasDB]> {
4439   bits<4> opt;
4440   let Inst{31-4} = 0xf57ff05;
4441   let Inst{3-0} = opt;
4442 }
4443 }
4444
4445 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4446                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4447                 Requires<[IsARM, HasDB]> {
4448   bits<4> opt;
4449   let Inst{31-4} = 0xf57ff04;
4450   let Inst{3-0} = opt;
4451 }
4452
4453 // ISB has only full system option
4454 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4455                 "isb", "\t$opt", []>,
4456                 Requires<[IsARM, HasDB]> {
4457   bits<4> opt;
4458   let Inst{31-4} = 0xf57ff06;
4459   let Inst{3-0} = opt;
4460 }
4461
4462 let usesCustomInserter = 1, Defs = [CPSR] in {
4463
4464 // Pseudo instruction that combines movs + predicated rsbmi
4465 // to implement integer ABS
4466   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4467 }
4468
4469 let usesCustomInserter = 1 in {
4470     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4471       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4472       NoItinerary,
4473       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4474 }
4475
4476 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4477   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4478 }]>;
4479
4480 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4481   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4482 }]>;
4483
4484 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4485   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4486 }]>;
4487
4488 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4489                       (int_arm_strex node:$val, node:$ptr), [{
4490   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4491 }]>;
4492
4493 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4494                       (int_arm_strex node:$val, node:$ptr), [{
4495   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4496 }]>;
4497
4498 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4499                       (int_arm_strex node:$val, node:$ptr), [{
4500   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4501 }]>;
4502
4503 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4504   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4505 }]>;
4506
4507 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4508   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4509 }]>;
4510
4511 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4512   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4513 }]>;
4514
4515 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4516                       (int_arm_stlex node:$val, node:$ptr), [{
4517   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4518 }]>;
4519
4520 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4521                       (int_arm_stlex node:$val, node:$ptr), [{
4522   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4523 }]>;
4524
4525 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4526                       (int_arm_stlex node:$val, node:$ptr), [{
4527   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4528 }]>;
4529
4530 let mayLoad = 1 in {
4531 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4532                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4533                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4534 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4535                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4536                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4537 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4538                      NoItinerary, "ldrex", "\t$Rt, $addr",
4539                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4540 let hasExtraDefRegAllocReq = 1 in
4541 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4542                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4543   let DecoderMethod = "DecodeDoubleRegLoad";
4544 }
4545
4546 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4547                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4548                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4549 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4550                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4551                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4552 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4553                      NoItinerary, "ldaex", "\t$Rt, $addr",
4554                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4555 let hasExtraDefRegAllocReq = 1 in
4556 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4557                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4558   let DecoderMethod = "DecodeDoubleRegLoad";
4559 }
4560 }
4561
4562 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4563 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4564                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4565                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4566                                             addr_offset_none:$addr))]>;
4567 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4568                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4569                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4570                                             addr_offset_none:$addr))]>;
4571 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4572                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4573                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4574                                             addr_offset_none:$addr))]>;
4575 let hasExtraSrcRegAllocReq = 1 in
4576 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4577                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4578                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4579   let DecoderMethod = "DecodeDoubleRegStore";
4580 }
4581 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4582                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4583                     [(set GPR:$Rd,
4584                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4585 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4586                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4587                     [(set GPR:$Rd,
4588                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4589 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4590                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4591                     [(set GPR:$Rd,
4592                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4593 let hasExtraSrcRegAllocReq = 1 in
4594 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4595                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4596                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4597   let DecoderMethod = "DecodeDoubleRegStore";
4598 }
4599 }
4600
4601 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4602                 [(int_arm_clrex)]>,
4603             Requires<[IsARM, HasV7]>  {
4604   let Inst{31-0} = 0b11110101011111111111000000011111;
4605 }
4606
4607 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4608              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4609 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4610              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4611
4612 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4613              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4614 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4615              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4616
4617 class acquiring_load<PatFrag base>
4618   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4619   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4620   return Ordering == Acquire || Ordering == SequentiallyConsistent;
4621 }]>;
4622
4623 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4624 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4625 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4626
4627 class releasing_store<PatFrag base>
4628   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4629   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4630   return Ordering == Release || Ordering == SequentiallyConsistent;
4631 }]>;
4632
4633 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4634 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4635 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4636
4637 let AddedComplexity = 8 in {
4638   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4639   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4640   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4641   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4642   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4643   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4644 }
4645
4646 // SWP/SWPB are deprecated in V6/V7.
4647 let mayLoad = 1, mayStore = 1 in {
4648 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4649                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4650                 Requires<[PreV8]>;
4651 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4652                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4653                 Requires<[PreV8]>;
4654 }
4655
4656 //===----------------------------------------------------------------------===//
4657 // Coprocessor Instructions.
4658 //
4659
4660 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4661             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4662             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4663             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4664                           imm:$CRm, imm:$opc2)]>,
4665             Requires<[PreV8]> {
4666   bits<4> opc1;
4667   bits<4> CRn;
4668   bits<4> CRd;
4669   bits<4> cop;
4670   bits<3> opc2;
4671   bits<4> CRm;
4672
4673   let Inst{3-0}   = CRm;
4674   let Inst{4}     = 0;
4675   let Inst{7-5}   = opc2;
4676   let Inst{11-8}  = cop;
4677   let Inst{15-12} = CRd;
4678   let Inst{19-16} = CRn;
4679   let Inst{23-20} = opc1;
4680 }
4681
4682 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4683                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4684                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4685                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4686                               imm:$CRm, imm:$opc2)]>,
4687                Requires<[PreV8]> {
4688   let Inst{31-28} = 0b1111;
4689   bits<4> opc1;
4690   bits<4> CRn;
4691   bits<4> CRd;
4692   bits<4> cop;
4693   bits<3> opc2;
4694   bits<4> CRm;
4695
4696   let Inst{3-0}   = CRm;
4697   let Inst{4}     = 0;
4698   let Inst{7-5}   = opc2;
4699   let Inst{11-8}  = cop;
4700   let Inst{15-12} = CRd;
4701   let Inst{19-16} = CRn;
4702   let Inst{23-20} = opc1;
4703 }
4704
4705 class ACI<dag oops, dag iops, string opc, string asm,
4706           IndexMode im = IndexModeNone>
4707   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4708       opc, asm, "", []> {
4709   let Inst{27-25} = 0b110;
4710 }
4711 class ACInoP<dag oops, dag iops, string opc, string asm,
4712           IndexMode im = IndexModeNone>
4713   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4714          opc, asm, "", []> {
4715   let Inst{31-28} = 0b1111;
4716   let Inst{27-25} = 0b110;
4717 }
4718 multiclass LdStCop<bit load, bit Dbit, string asm> {
4719   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4720                     asm, "\t$cop, $CRd, $addr"> {
4721     bits<13> addr;
4722     bits<4> cop;
4723     bits<4> CRd;
4724     let Inst{24} = 1; // P = 1
4725     let Inst{23} = addr{8};
4726     let Inst{22} = Dbit;
4727     let Inst{21} = 0; // W = 0
4728     let Inst{20} = load;
4729     let Inst{19-16} = addr{12-9};
4730     let Inst{15-12} = CRd;
4731     let Inst{11-8} = cop;
4732     let Inst{7-0} = addr{7-0};
4733     let DecoderMethod = "DecodeCopMemInstruction";
4734   }
4735   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4736                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4737     bits<13> addr;
4738     bits<4> cop;
4739     bits<4> CRd;
4740     let Inst{24} = 1; // P = 1
4741     let Inst{23} = addr{8};
4742     let Inst{22} = Dbit;
4743     let Inst{21} = 1; // W = 1
4744     let Inst{20} = load;
4745     let Inst{19-16} = addr{12-9};
4746     let Inst{15-12} = CRd;
4747     let Inst{11-8} = cop;
4748     let Inst{7-0} = addr{7-0};
4749     let DecoderMethod = "DecodeCopMemInstruction";
4750   }
4751   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4752                               postidx_imm8s4:$offset),
4753                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4754     bits<9> offset;
4755     bits<4> addr;
4756     bits<4> cop;
4757     bits<4> CRd;
4758     let Inst{24} = 0; // P = 0
4759     let Inst{23} = offset{8};
4760     let Inst{22} = Dbit;
4761     let Inst{21} = 1; // W = 1
4762     let Inst{20} = load;
4763     let Inst{19-16} = addr;
4764     let Inst{15-12} = CRd;
4765     let Inst{11-8} = cop;
4766     let Inst{7-0} = offset{7-0};
4767     let DecoderMethod = "DecodeCopMemInstruction";
4768   }
4769   def _OPTION : ACI<(outs),
4770                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4771                          coproc_option_imm:$option),
4772       asm, "\t$cop, $CRd, $addr, $option"> {
4773     bits<8> option;
4774     bits<4> addr;
4775     bits<4> cop;
4776     bits<4> CRd;
4777     let Inst{24} = 0; // P = 0
4778     let Inst{23} = 1; // U = 1
4779     let Inst{22} = Dbit;
4780     let Inst{21} = 0; // W = 0
4781     let Inst{20} = load;
4782     let Inst{19-16} = addr;
4783     let Inst{15-12} = CRd;
4784     let Inst{11-8} = cop;
4785     let Inst{7-0} = option;
4786     let DecoderMethod = "DecodeCopMemInstruction";
4787   }
4788 }
4789 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4790   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4791                        asm, "\t$cop, $CRd, $addr"> {
4792     bits<13> addr;
4793     bits<4> cop;
4794     bits<4> CRd;
4795     let Inst{24} = 1; // P = 1
4796     let Inst{23} = addr{8};
4797     let Inst{22} = Dbit;
4798     let Inst{21} = 0; // W = 0
4799     let Inst{20} = load;
4800     let Inst{19-16} = addr{12-9};
4801     let Inst{15-12} = CRd;
4802     let Inst{11-8} = cop;
4803     let Inst{7-0} = addr{7-0};
4804     let DecoderMethod = "DecodeCopMemInstruction";
4805   }
4806   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4807                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4808     bits<13> addr;
4809     bits<4> cop;
4810     bits<4> CRd;
4811     let Inst{24} = 1; // P = 1
4812     let Inst{23} = addr{8};
4813     let Inst{22} = Dbit;
4814     let Inst{21} = 1; // W = 1
4815     let Inst{20} = load;
4816     let Inst{19-16} = addr{12-9};
4817     let Inst{15-12} = CRd;
4818     let Inst{11-8} = cop;
4819     let Inst{7-0} = addr{7-0};
4820     let DecoderMethod = "DecodeCopMemInstruction";
4821   }
4822   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4823                                  postidx_imm8s4:$offset),
4824                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4825     bits<9> offset;
4826     bits<4> addr;
4827     bits<4> cop;
4828     bits<4> CRd;
4829     let Inst{24} = 0; // P = 0
4830     let Inst{23} = offset{8};
4831     let Inst{22} = Dbit;
4832     let Inst{21} = 1; // W = 1
4833     let Inst{20} = load;
4834     let Inst{19-16} = addr;
4835     let Inst{15-12} = CRd;
4836     let Inst{11-8} = cop;
4837     let Inst{7-0} = offset{7-0};
4838     let DecoderMethod = "DecodeCopMemInstruction";
4839   }
4840   def _OPTION : ACInoP<(outs),
4841                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4842                             coproc_option_imm:$option),
4843       asm, "\t$cop, $CRd, $addr, $option"> {
4844     bits<8> option;
4845     bits<4> addr;
4846     bits<4> cop;
4847     bits<4> CRd;
4848     let Inst{24} = 0; // P = 0
4849     let Inst{23} = 1; // U = 1
4850     let Inst{22} = Dbit;
4851     let Inst{21} = 0; // W = 0
4852     let Inst{20} = load;
4853     let Inst{19-16} = addr;
4854     let Inst{15-12} = CRd;
4855     let Inst{11-8} = cop;
4856     let Inst{7-0} = option;
4857     let DecoderMethod = "DecodeCopMemInstruction";
4858   }
4859 }
4860
4861 defm LDC   : LdStCop <1, 0, "ldc">;
4862 defm LDCL  : LdStCop <1, 1, "ldcl">;
4863 defm STC   : LdStCop <0, 0, "stc">;
4864 defm STCL  : LdStCop <0, 1, "stcl">;
4865 defm LDC2  : LdSt2Cop<1, 0, "ldc2">, Requires<[PreV8]>;
4866 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">, Requires<[PreV8]>;
4867 defm STC2  : LdSt2Cop<0, 0, "stc2">, Requires<[PreV8]>;
4868 defm STC2L : LdSt2Cop<0, 1, "stc2l">, Requires<[PreV8]>;
4869
4870 //===----------------------------------------------------------------------===//
4871 // Move between coprocessor and ARM core register.
4872 //
4873
4874 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4875                 list<dag> pattern>
4876   : ABI<0b1110, oops, iops, NoItinerary, opc,
4877         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4878   let Inst{20} = direction;
4879   let Inst{4} = 1;
4880
4881   bits<4> Rt;
4882   bits<4> cop;
4883   bits<3> opc1;
4884   bits<3> opc2;
4885   bits<4> CRm;
4886   bits<4> CRn;
4887
4888   let Inst{15-12} = Rt;
4889   let Inst{11-8}  = cop;
4890   let Inst{23-21} = opc1;
4891   let Inst{7-5}   = opc2;
4892   let Inst{3-0}   = CRm;
4893   let Inst{19-16} = CRn;
4894 }
4895
4896 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4897                     (outs),
4898                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4899                          c_imm:$CRm, imm0_7:$opc2),
4900                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4901                                   imm:$CRm, imm:$opc2)]>,
4902                     ComplexDeprecationPredicate<"MCR">;
4903 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4904                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4905                         c_imm:$CRm, 0, pred:$p)>;
4906 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4907                     (outs GPRwithAPSR:$Rt),
4908                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4909                          imm0_7:$opc2), []>;
4910 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4911                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4912                         c_imm:$CRm, 0, pred:$p)>;
4913
4914 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4915              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4916
4917 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4918                  list<dag> pattern>
4919   : ABXI<0b1110, oops, iops, NoItinerary,
4920          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4921   let Inst{31-24} = 0b11111110;
4922   let Inst{20} = direction;
4923   let Inst{4} = 1;
4924
4925   bits<4> Rt;
4926   bits<4> cop;
4927   bits<3> opc1;
4928   bits<3> opc2;
4929   bits<4> CRm;
4930   bits<4> CRn;
4931
4932   let Inst{15-12} = Rt;
4933   let Inst{11-8}  = cop;
4934   let Inst{23-21} = opc1;
4935   let Inst{7-5}   = opc2;
4936   let Inst{3-0}   = CRm;
4937   let Inst{19-16} = CRn;
4938 }
4939
4940 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4941                       (outs),
4942                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4943                            c_imm:$CRm, imm0_7:$opc2),
4944                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4945                                      imm:$CRm, imm:$opc2)]>,
4946                       Requires<[PreV8]>;
4947 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4948                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4949                          c_imm:$CRm, 0)>;
4950 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4951                       (outs GPRwithAPSR:$Rt),
4952                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4953                            imm0_7:$opc2), []>,
4954                       Requires<[PreV8]>;
4955 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4956                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4957                          c_imm:$CRm, 0)>;
4958
4959 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4960                               imm:$CRm, imm:$opc2),
4961                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4962
4963 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4964   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4965         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4966         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4967   let Inst{23-21} = 0b010;
4968   let Inst{20} = direction;
4969
4970   bits<4> Rt;
4971   bits<4> Rt2;
4972   bits<4> cop;
4973   bits<4> opc1;
4974   bits<4> CRm;
4975
4976   let Inst{15-12} = Rt;
4977   let Inst{19-16} = Rt2;
4978   let Inst{11-8}  = cop;
4979   let Inst{7-4}   = opc1;
4980   let Inst{3-0}   = CRm;
4981 }
4982
4983 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4984                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4985                                      GPRnopc:$Rt2, imm:$CRm)]>;
4986 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4987
4988 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4989   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4990          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4991          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
4992     Requires<[PreV8]> {
4993   let Inst{31-28} = 0b1111;
4994   let Inst{23-21} = 0b010;
4995   let Inst{20} = direction;
4996
4997   bits<4> Rt;
4998   bits<4> Rt2;
4999   bits<4> cop;
5000   bits<4> opc1;
5001   bits<4> CRm;
5002
5003   let Inst{15-12} = Rt;
5004   let Inst{19-16} = Rt2;
5005   let Inst{11-8}  = cop;
5006   let Inst{7-4}   = opc1;
5007   let Inst{3-0}   = CRm;
5008
5009   let DecoderMethod = "DecodeMRRC2";
5010 }
5011
5012 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5013                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5014                                         GPRnopc:$Rt2, imm:$CRm)]>;
5015 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5016
5017 //===----------------------------------------------------------------------===//
5018 // Move between special register and ARM core register
5019 //
5020
5021 // Move to ARM core register from Special Register
5022 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5023               "mrs", "\t$Rd, apsr", []> {
5024   bits<4> Rd;
5025   let Inst{23-16} = 0b00001111;
5026   let Unpredictable{19-17} = 0b111;
5027
5028   let Inst{15-12} = Rd;
5029
5030   let Inst{11-0} = 0b000000000000;
5031   let Unpredictable{11-0} = 0b110100001111;
5032 }
5033
5034 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5035          Requires<[IsARM]>;
5036
5037 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5038 // section B9.3.9, with the R bit set to 1.
5039 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5040                  "mrs", "\t$Rd, spsr", []> {
5041   bits<4> Rd;
5042   let Inst{23-16} = 0b01001111;
5043   let Unpredictable{19-16} = 0b1111;
5044
5045   let Inst{15-12} = Rd;
5046
5047   let Inst{11-0} = 0b000000000000;
5048   let Unpredictable{11-0} = 0b110100001111;
5049 }
5050
5051 // Move from ARM core register to Special Register
5052 //
5053 // No need to have both system and application versions, the encodings are the
5054 // same and the assembly parser has no way to distinguish between them. The mask
5055 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
5056 // the mask with the fields to be accessed in the special register.
5057 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5058               "msr", "\t$mask, $Rn", []> {
5059   bits<5> mask;
5060   bits<4> Rn;
5061
5062   let Inst{23} = 0;
5063   let Inst{22} = mask{4}; // R bit
5064   let Inst{21-20} = 0b10;
5065   let Inst{19-16} = mask{3-0};
5066   let Inst{15-12} = 0b1111;
5067   let Inst{11-4} = 0b00000000;
5068   let Inst{3-0} = Rn;
5069 }
5070
5071 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5072                "msr", "\t$mask, $a", []> {
5073   bits<5> mask;
5074   bits<12> a;
5075
5076   let Inst{23} = 0;
5077   let Inst{22} = mask{4}; // R bit
5078   let Inst{21-20} = 0b10;
5079   let Inst{19-16} = mask{3-0};
5080   let Inst{15-12} = 0b1111;
5081   let Inst{11-0} = a;
5082 }
5083
5084 //===----------------------------------------------------------------------===//
5085 // TLS Instructions
5086 //
5087
5088 // __aeabi_read_tp preserves the registers r1-r3.
5089 // This is a pseudo inst so that we can get the encoding right,
5090 // complete with fixup for the aeabi_read_tp function.
5091 let isCall = 1,
5092   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5093   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
5094                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5095 }
5096
5097 //===----------------------------------------------------------------------===//
5098 // SJLJ Exception handling intrinsics
5099 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5100 //   address and save #0 in R0 for the non-longjmp case.
5101 //   Since by its nature we may be coming from some other function to get
5102 //   here, and we're using the stack frame for the containing function to
5103 //   save/restore registers, we can't keep anything live in regs across
5104 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5105 //   when we get here from a longjmp(). We force everything out of registers
5106 //   except for our own input by listing the relevant registers in Defs. By
5107 //   doing so, we also cause the prologue/epilogue code to actively preserve
5108 //   all of the callee-saved resgisters, which is exactly what we want.
5109 //   A constant value is passed in $val, and we use the location as a scratch.
5110 //
5111 // These are pseudo-instructions and are lowered to individual MC-insts, so
5112 // no encoding information is necessary.
5113 let Defs =
5114   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5115     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5116   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5117   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5118                                NoItinerary,
5119                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5120                            Requires<[IsARM, HasVFP2]>;
5121 }
5122
5123 let Defs =
5124   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5125   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5126   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5127                                    NoItinerary,
5128                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5129                                 Requires<[IsARM, NoVFP]>;
5130 }
5131
5132 // FIXME: Non-IOS version(s)
5133 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5134     Defs = [ R7, LR, SP ] in {
5135 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5136                              NoItinerary,
5137                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5138                                 Requires<[IsARM, IsIOS]>;
5139 }
5140
5141 // eh.sjlj.dispatchsetup pseudo-instruction.
5142 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5143 // the pseudo is expanded (which happens before any passes that need the
5144 // instruction size).
5145 let isBarrier = 1 in
5146 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5147
5148
5149 //===----------------------------------------------------------------------===//
5150 // Non-Instruction Patterns
5151 //
5152
5153 // ARMv4 indirect branch using (MOVr PC, dst)
5154 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5155   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5156                     4, IIC_Br, [(brind GPR:$dst)],
5157                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5158                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5159
5160 // Large immediate handling.
5161
5162 // 32-bit immediate using two piece so_imms or movw + movt.
5163 // This is a single pseudo instruction, the benefit is that it can be remat'd
5164 // as a single unit instead of having to handle reg inputs.
5165 // FIXME: Remove this when we can do generalized remat.
5166 let isReMaterializable = 1, isMoveImm = 1 in
5167 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5168                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5169                            Requires<[IsARM]>;
5170
5171 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5172                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5173                     Requires<[IsARM, DontUseMovt]>;
5174
5175 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5176 // It also makes it possible to rematerialize the instructions.
5177 // FIXME: Remove this when we can do generalized remat and when machine licm
5178 // can properly the instructions.
5179 let isReMaterializable = 1 in {
5180 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5181                               IIC_iMOVix2addpc,
5182                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5183                         Requires<[IsARM, UseMovt]>;
5184
5185 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5186                                  IIC_iLoadiALU,
5187                                  [(set GPR:$dst,
5188                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5189                       Requires<[IsARM, DontUseMovt]>;
5190
5191 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5192                               NoItinerary,
5193                               [(set GPR:$dst,
5194                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5195                           Requires<[IsARM, DontUseMovt]>;
5196
5197 let AddedComplexity = 10 in
5198 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5199                                 IIC_iMOVix2ld,
5200                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5201                     Requires<[IsARM, UseMovt]>;
5202 } // isReMaterializable
5203
5204 // ConstantPool, GlobalAddress, and JumpTable
5205 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5206 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5207             Requires<[IsARM, UseMovt]>;
5208 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5209              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5210
5211 // TODO: add,sub,and, 3-instr forms?
5212
5213 // Tail calls. These patterns also apply to Thumb mode.
5214 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5215 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5216 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5217
5218 // Direct calls
5219 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5220 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5221              (BMOVPCB_CALL texternalsym:$func)>;
5222
5223 // zextload i1 -> zextload i8
5224 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5225 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5226
5227 // extload -> zextload
5228 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5229 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5230 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5231 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5232
5233 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5234
5235 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5236 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5237
5238 // smul* and smla*
5239 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5240                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5241                  (SMULBB GPR:$a, GPR:$b)>;
5242 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5243                  (SMULBB GPR:$a, GPR:$b)>;
5244 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5245                       (sra GPR:$b, (i32 16))),
5246                  (SMULBT GPR:$a, GPR:$b)>;
5247 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5248                  (SMULBT GPR:$a, GPR:$b)>;
5249 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5250                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5251                  (SMULTB GPR:$a, GPR:$b)>;
5252 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5253                 (SMULTB GPR:$a, GPR:$b)>;
5254 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5255                       (i32 16)),
5256                  (SMULWB GPR:$a, GPR:$b)>;
5257 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5258                  (SMULWB GPR:$a, GPR:$b)>;
5259
5260 def : ARMV5MOPat<(add GPR:$acc,
5261                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5262                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5263                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5264 def : ARMV5MOPat<(add GPR:$acc,
5265                       (mul sext_16_node:$a, sext_16_node:$b)),
5266                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5267 def : ARMV5MOPat<(add GPR:$acc,
5268                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5269                            (sra GPR:$b, (i32 16)))),
5270                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5271 def : ARMV5MOPat<(add GPR:$acc,
5272                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5273                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5274 def : ARMV5MOPat<(add GPR:$acc,
5275                       (mul (sra GPR:$a, (i32 16)),
5276                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5277                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5278 def : ARMV5MOPat<(add GPR:$acc,
5279                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5280                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5281 def : ARMV5MOPat<(add GPR:$acc,
5282                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5283                            (i32 16))),
5284                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5285 def : ARMV5MOPat<(add GPR:$acc,
5286                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5287                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5288
5289
5290 // Pre-v7 uses MCR for synchronization barriers.
5291 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5292          Requires<[IsARM, HasV6]>;
5293
5294 // SXT/UXT with no rotate
5295 let AddedComplexity = 16 in {
5296 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5297 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5298 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5299 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5300                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5301 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5302                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5303 }
5304
5305 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5306 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5307
5308 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5309                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5310 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5311                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5312
5313 // Atomic load/store patterns
5314 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5315              (LDRBrs ldst_so_reg:$src)>;
5316 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5317              (LDRBi12 addrmode_imm12:$src)>;
5318 def : ARMPat<(atomic_load_16 addrmode3:$src),
5319              (LDRH addrmode3:$src)>;
5320 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5321              (LDRrs ldst_so_reg:$src)>;
5322 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5323              (LDRi12 addrmode_imm12:$src)>;
5324 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5325              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5326 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5327              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5328 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5329              (STRH GPR:$val, addrmode3:$ptr)>;
5330 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5331              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5332 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5333              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5334
5335
5336 //===----------------------------------------------------------------------===//
5337 // Thumb Support
5338 //
5339
5340 include "ARMInstrThumb.td"
5341
5342 //===----------------------------------------------------------------------===//
5343 // Thumb2 Support
5344 //
5345
5346 include "ARMInstrThumb2.td"
5347
5348 //===----------------------------------------------------------------------===//
5349 // Floating Point Support
5350 //
5351
5352 include "ARMInstrVFP.td"
5353
5354 //===----------------------------------------------------------------------===//
5355 // Advanced SIMD (NEON) Support
5356 //
5357
5358 include "ARMInstrNEON.td"
5359
5360 //===----------------------------------------------------------------------===//
5361 // Assembler aliases
5362 //
5363
5364 // Memory barriers
5365 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5366 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5367 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5368
5369 // System instructions
5370 def : MnemonicAlias<"swi", "svc">;
5371
5372 // Load / Store Multiple
5373 def : MnemonicAlias<"ldmfd", "ldm">;
5374 def : MnemonicAlias<"ldmia", "ldm">;
5375 def : MnemonicAlias<"ldmea", "ldmdb">;
5376 def : MnemonicAlias<"stmfd", "stmdb">;
5377 def : MnemonicAlias<"stmia", "stm">;
5378 def : MnemonicAlias<"stmea", "stm">;
5379
5380 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5381 // shift amount is zero (i.e., unspecified).
5382 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5383                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5384         Requires<[IsARM, HasV6]>;
5385 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5386                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5387         Requires<[IsARM, HasV6]>;
5388
5389 // PUSH/POP aliases for STM/LDM
5390 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5391 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5392
5393 // SSAT/USAT optional shift operand.
5394 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5395                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5396 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5397                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5398
5399
5400 // Extend instruction optional rotate operand.
5401 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5402                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5403 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5404                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5405 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5406                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5407 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5408                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5409 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5410                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5411 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5412                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5413
5414 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5415                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5416 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5417                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5418 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5419                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5420 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5421                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5422 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5423                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5424 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5425                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5426
5427
5428 // RFE aliases
5429 def : MnemonicAlias<"rfefa", "rfeda">;
5430 def : MnemonicAlias<"rfeea", "rfedb">;
5431 def : MnemonicAlias<"rfefd", "rfeia">;
5432 def : MnemonicAlias<"rfeed", "rfeib">;
5433 def : MnemonicAlias<"rfe", "rfeia">;
5434
5435 // SRS aliases
5436 def : MnemonicAlias<"srsfa", "srsib">;
5437 def : MnemonicAlias<"srsea", "srsia">;
5438 def : MnemonicAlias<"srsfd", "srsdb">;
5439 def : MnemonicAlias<"srsed", "srsda">;
5440 def : MnemonicAlias<"srs", "srsia">;
5441
5442 // QSAX == QSUBADDX
5443 def : MnemonicAlias<"qsubaddx", "qsax">;
5444 // SASX == SADDSUBX
5445 def : MnemonicAlias<"saddsubx", "sasx">;
5446 // SHASX == SHADDSUBX
5447 def : MnemonicAlias<"shaddsubx", "shasx">;
5448 // SHSAX == SHSUBADDX
5449 def : MnemonicAlias<"shsubaddx", "shsax">;
5450 // SSAX == SSUBADDX
5451 def : MnemonicAlias<"ssubaddx", "ssax">;
5452 // UASX == UADDSUBX
5453 def : MnemonicAlias<"uaddsubx", "uasx">;
5454 // UHASX == UHADDSUBX
5455 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5456 // UHSAX == UHSUBADDX
5457 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5458 // UQASX == UQADDSUBX
5459 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5460 // UQSAX == UQSUBADDX
5461 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5462 // USAX == USUBADDX
5463 def : MnemonicAlias<"usubaddx", "usax">;
5464
5465 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5466 // for isel.
5467 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5468                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5469 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5470                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5471 // Same for AND <--> BIC
5472 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5473                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5474                           pred:$p, cc_out:$s)>;
5475 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5476                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5477                           pred:$p, cc_out:$s)>;
5478 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5479                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5480                           pred:$p, cc_out:$s)>;
5481 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5482                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5483                           pred:$p, cc_out:$s)>;
5484
5485 // Likewise, "add Rd, so_imm_neg" -> sub
5486 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5487                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5488 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5489                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5490 // Same for CMP <--> CMN via so_imm_neg
5491 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5492                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5493 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5494                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5495
5496 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5497 // LSR, ROR, and RRX instructions.
5498 // FIXME: We need C++ parser hooks to map the alias to the MOV
5499 //        encoding. It seems we should be able to do that sort of thing
5500 //        in tblgen, but it could get ugly.
5501 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5502 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5503                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5504                              cc_out:$s)>;
5505 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5506                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5507                              cc_out:$s)>;
5508 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5509                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5510                              cc_out:$s)>;
5511 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5512                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5513                              cc_out:$s)>;
5514 }
5515 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5516                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5517 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5518 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5519                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5520                              cc_out:$s)>;
5521 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5522                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5523                              cc_out:$s)>;
5524 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5525                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5526                              cc_out:$s)>;
5527 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5528                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5529                              cc_out:$s)>;
5530 }
5531
5532 // "neg" is and alias for "rsb rd, rn, #0"
5533 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5534                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5535
5536 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5537 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5538          Requires<[IsARM, NoV6]>;
5539
5540 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
5541 // the instruction definitions need difference constraints pre-v6.
5542 // Use these aliases for the assembly parsing on pre-v6.
5543 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
5544             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
5545          Requires<[IsARM, NoV6]>;
5546 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
5547             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
5548              pred:$p, cc_out:$s)>,
5549          Requires<[IsARM, NoV6]>;
5550 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5551             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5552          Requires<[IsARM, NoV6]>;
5553 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5554             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5555          Requires<[IsARM, NoV6]>;
5556 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5557             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5558          Requires<[IsARM, NoV6]>;
5559 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5560             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5561          Requires<[IsARM, NoV6]>;
5562
5563 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5564 // is discarded.
5565 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5566          ComplexDeprecationPredicate<"IT">;