lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 198 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 199                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 200 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 201                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 202 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 203                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 204 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 205                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 206 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 207                                  AssemblerPredicate<"FeatureFP16","half-float">;
 208 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 209                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 210 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 211                                  AssemblerPredicate<"FeatureHWDivARM">;
 212 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 213                                  AssemblerPredicate<"FeatureT2XtPk",
 214                                                      "pack/extract">;
 215 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 216                                  AssemblerPredicate<"FeatureDSPThumb2",
 217                                                     "thumb2-dsp">;
 218 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 219                                  AssemblerPredicate<"FeatureDB",
 220                                                     "data-barriers">;
 221 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 222                                  AssemblerPredicate<"FeatureMP",
 223                                                     "mp-extensions">;
 224 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 225                                  AssemblerPredicate<"FeatureTrustZone",
 226                                                     "TrustZone">;
 227 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 228 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 229 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 230                                  AssemblerPredicate<"ModeThumb", "thumb">;
 231 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 232 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 233                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 234                                                     "thumb2">;
 235 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 236                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 237 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 238                                  AssemblerPredicate<"!FeatureMClass",
 239                                                     "armv7a/r">;
 240 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 241                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 242 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 243 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 244 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 245 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 246                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 247 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 248
 249 // FIXME: Eventually this will be just "hasV6T2Ops".
 250 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 251 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 252 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 253 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 254
 255 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 256 // But only select them if more precision in FP computation is allowed.
 257 // Do not use them for Darwin platforms.
 258 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 259                                  " FPOpFusion::Fast) && "
 260                                  "!Subtarget->isTargetDarwin()">;
 261 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 262                                  "Subtarget->isTargetDarwin()">;
 263
 264 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 265 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 266 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 267
 268 // VDUP.32 is microcoded on Swift - prefer VMOV.
 269 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 270 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 271
 272 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 273 // this allows more effective execution domain optimization. See
 274 // setExecutionDomain().
 275 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 276 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 277
 278 def IsLE             : Predicate<"TLI->isLittleEndian()">;
 279 def IsBE             : Predicate<"TLI->isBigEndian()">;
 280
 281 //===----------------------------------------------------------------------===//
 282 // ARM Flag Definitions.
 283
 284 class RegConstraint<string C> {
 285   string Constraints = C;
 286 }
 287
 288 //===----------------------------------------------------------------------===//
 289 //  ARM specific transformation functions and pattern fragments.
 290 //
 291
 292 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 293 def imm_neg_XFORM : SDNodeXForm<imm, [{
 294   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 295 }]>;
 296
 297 // imm_not_XFORM - Return the complement of a i32 immediate value.
 298 def imm_not_XFORM : SDNodeXForm<imm, [{
 299   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 300 }]>;
 301
 302 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 303 def imm16_31 : ImmLeaf<i32, [{
 304   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 305 }]>;
 306
 307 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 308 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 309     unsigned Value = -(unsigned)N->getZExtValue();
 310     return Value && ARM_AM::getSOImmVal(Value) != -1;
 311   }], imm_neg_XFORM> {
 312   let ParserMatchClass = so_imm_neg_asmoperand;
 313 }
 314
 315 // Note: this pattern doesn't require an encoder method and such, as it's
 316 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 317 // is handled by the destination instructions, which use so_imm.
 318 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 319 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 320     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 321   }], imm_not_XFORM> {
 322   let ParserMatchClass = so_imm_not_asmoperand;
 323 }
 324
 325 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 326 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 327   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 328 }]>;
 329
 330 /// Split a 32-bit immediate into two 16 bit parts.
 331 def hi16 : SDNodeXForm<imm, [{
 332   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 333 }]>;
 334
 335 def lo16AllZero : PatLeaf<(i32 imm), [{
 336   // Returns true if all low 16-bits are 0.
 337   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 338 }], hi16>;
 339
 340 class BinOpWithFlagFrag<dag res> :
 341       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 342 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 343 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 344
 345 // An 'and' node with a single use.
 346 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 347   return N->hasOneUse();
 348 }]>;
 349
 350 // An 'xor' node with a single use.
 351 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 352   return N->hasOneUse();
 353 }]>;
 354
 355 // An 'fmul' node with a single use.
 356 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 357   return N->hasOneUse();
 358 }]>;
 359
 360 // An 'fadd' node which checks for single non-hazardous use.
 361 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 362   return hasNoVMLxHazardUse(N);
 363 }]>;
 364
 365 // An 'fsub' node which checks for single non-hazardous use.
 366 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 367   return hasNoVMLxHazardUse(N);
 368 }]>;
 369
 370 //===----------------------------------------------------------------------===//
 371 // Operand Definitions.
 372 //
 373
 374 // Immediate operands with a shared generic asm render method.
 375 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 376
 377 // Branch target.
 378 // FIXME: rename brtarget to t2_brtarget
 379 def brtarget : Operand<OtherVT> {
 380   let EncoderMethod = "getBranchTargetOpValue";
 381   let OperandType = "OPERAND_PCREL";
 382   let DecoderMethod = "DecodeT2BROperand";
 383 }
 384
 385 // FIXME: get rid of this one?
 386 def uncondbrtarget : Operand<OtherVT> {
 387   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 388   let OperandType = "OPERAND_PCREL";
 389 }
 390
 391 // Branch target for ARM. Handles conditional/unconditional
 392 def br_target : Operand<OtherVT> {
 393   let EncoderMethod = "getARMBranchTargetOpValue";
 394   let OperandType = "OPERAND_PCREL";
 395 }
 396
 397 // Call target.
 398 // FIXME: rename bltarget to t2_bl_target?
 399 def bltarget : Operand<i32> {
 400   // Encoded the same as branch targets.
 401   let EncoderMethod = "getBranchTargetOpValue";
 402   let OperandType = "OPERAND_PCREL";
 403 }
 404
 405 // Call target for ARM. Handles conditional/unconditional
 406 // FIXME: rename bl_target to t2_bltarget?
 407 def bl_target : Operand<i32> {
 408   let EncoderMethod = "getARMBLTargetOpValue";
 409   let OperandType = "OPERAND_PCREL";
 410 }
 411
 412 def blx_target : Operand<i32> {
 413   let EncoderMethod = "getARMBLXTargetOpValue";
 414   let OperandType = "OPERAND_PCREL";
 415 }
 416
 417 // A list of registers separated by comma. Used by load/store multiple.
 418 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 419 def reglist : Operand<i32> {
 420   let EncoderMethod = "getRegisterListOpValue";
 421   let ParserMatchClass = RegListAsmOperand;
 422   let PrintMethod = "printRegisterList";
 423   let DecoderMethod = "DecodeRegListOperand";
 424 }
 425
 426 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 427
 428 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 429 def dpr_reglist : Operand<i32> {
 430   let EncoderMethod = "getRegisterListOpValue";
 431   let ParserMatchClass = DPRRegListAsmOperand;
 432   let PrintMethod = "printRegisterList";
 433   let DecoderMethod = "DecodeDPRRegListOperand";
 434 }
 435
 436 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 437 def spr_reglist : Operand<i32> {
 438   let EncoderMethod = "getRegisterListOpValue";
 439   let ParserMatchClass = SPRRegListAsmOperand;
 440   let PrintMethod = "printRegisterList";
 441   let DecoderMethod = "DecodeSPRRegListOperand";
 442 }
 443
 444 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 445 def cpinst_operand : Operand<i32> {
 446   let PrintMethod = "printCPInstOperand";
 447 }
 448
 449 // Local PC labels.
 450 def pclabel : Operand<i32> {
 451   let PrintMethod = "printPCLabel";
 452 }
 453
 454 // ADR instruction labels.
 455 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 456 def adrlabel : Operand<i32> {
 457   let EncoderMethod = "getAdrLabelOpValue";
 458   let ParserMatchClass = AdrLabelAsmOperand;
 459   let PrintMethod = "printAdrLabelOperand";
 460 }
 461
 462 def neon_vcvt_imm32 : Operand<i32> {
 463   let EncoderMethod = "getNEONVcvtImm32OpValue";
 464   let DecoderMethod = "DecodeVCVTImmOperand";
 465 }
 466
 467 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 468 def rot_imm_XFORM: SDNodeXForm<imm, [{
 469   switch (N->getZExtValue()){
 470   default: assert(0);
 471   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 472   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 473   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 474   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 475   }
 476 }]>;
 477 def RotImmAsmOperand : AsmOperandClass {
 478   let Name = "RotImm";
 479   let ParserMethod = "parseRotImm";
 480 }
 481 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 482     int32_t v = N->getZExtValue();
 483     return v == 8 || v == 16 || v == 24; }],
 484     rot_imm_XFORM> {
 485   let PrintMethod = "printRotImmOperand";
 486   let ParserMatchClass = RotImmAsmOperand;
 487 }
 488
 489 // shift_imm: An integer that encodes a shift amount and the type of shift
 490 // (asr or lsl). The 6-bit immediate encodes as:
 491 //    {5}     0 ==> lsl
 492 //            1     asr
 493 //    {4-0}   imm5 shift amount.
 494 //            asr #32 encoded as imm5 == 0.
 495 def ShifterImmAsmOperand : AsmOperandClass {
 496   let Name = "ShifterImm";
 497   let ParserMethod = "parseShifterImm";
 498 }
 499 def shift_imm : Operand<i32> {
 500   let PrintMethod = "printShiftImmOperand";
 501   let ParserMatchClass = ShifterImmAsmOperand;
 502 }
 503
 504 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 505 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 506 def so_reg_reg : Operand<i32>,  // reg reg imm
 507                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 508                                 [shl, srl, sra, rotr]> {
 509   let EncoderMethod = "getSORegRegOpValue";
 510   let PrintMethod = "printSORegRegOperand";
 511   let DecoderMethod = "DecodeSORegRegOperand";
 512   let ParserMatchClass = ShiftedRegAsmOperand;
 513   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 514 }
 515
 516 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 517 def so_reg_imm : Operand<i32>, // reg imm
 518                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 519                                 [shl, srl, sra, rotr]> {
 520   let EncoderMethod = "getSORegImmOpValue";
 521   let PrintMethod = "printSORegImmOperand";
 522   let DecoderMethod = "DecodeSORegImmOperand";
 523   let ParserMatchClass = ShiftedImmAsmOperand;
 524   let MIOperandInfo = (ops GPR, i32imm);
 525 }
 526
 527 // FIXME: Does this need to be distinct from so_reg?
 528 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 529                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 530                                   [shl,srl,sra,rotr]> {
 531   let EncoderMethod = "getSORegRegOpValue";
 532   let PrintMethod = "printSORegRegOperand";
 533   let DecoderMethod = "DecodeSORegRegOperand";
 534   let ParserMatchClass = ShiftedRegAsmOperand;
 535   let MIOperandInfo = (ops GPR, GPR, i32imm);
 536 }
 537
 538 // FIXME: Does this need to be distinct from so_reg?
 539 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 540                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 541                                   [shl,srl,sra,rotr]> {
 542   let EncoderMethod = "getSORegImmOpValue";
 543   let PrintMethod = "printSORegImmOperand";
 544   let DecoderMethod = "DecodeSORegImmOperand";
 545   let ParserMatchClass = ShiftedImmAsmOperand;
 546   let MIOperandInfo = (ops GPR, i32imm);
 547 }
 548
 549
 550 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 551 // 8-bit immediate rotated by an arbitrary number of bits.
 552 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 553 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 554     return ARM_AM::getSOImmVal(Imm) != -1;
 555   }]> {
 556   let EncoderMethod = "getSOImmOpValue";
 557   let ParserMatchClass = SOImmAsmOperand;
 558   let DecoderMethod = "DecodeSOImmOperand";
 559 }
 560
 561 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 562 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 563 // get the first/second pieces.
 564 def so_imm2part : PatLeaf<(imm), [{
 565       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 566 }]>;
 567
 568 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 569 ///
 570 def arm_i32imm : PatLeaf<(imm), [{
 571   if (Subtarget->hasV6T2Ops())
 572     return true;
 573   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 574 }]>;
 575
 576 /// imm0_1 predicate - Immediate in the range [0,1].
 577 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 578 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 579
 580 /// imm0_3 predicate - Immediate in the range [0,3].
 581 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 582 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 583
 584 /// imm0_4 predicate - Immediate in the range [0,4].
 585 def Imm0_4AsmOperand : ImmAsmOperand
 586 {
 587   let Name = "Imm0_4";
 588   let DiagnosticType = "ImmRange0_4";
 589 }
 590 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 591   let ParserMatchClass = Imm0_4AsmOperand;
 592   let DecoderMethod = "DecodeImm0_4";
 593 }
 594
 595 /// imm0_7 predicate - Immediate in the range [0,7].
 596 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 597 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 598   return Imm >= 0 && Imm < 8;
 599 }]> {
 600   let ParserMatchClass = Imm0_7AsmOperand;
 601 }
 602
 603 /// imm8 predicate - Immediate is exactly 8.
 604 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 605 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 606   let ParserMatchClass = Imm8AsmOperand;
 607 }
 608
 609 /// imm16 predicate - Immediate is exactly 16.
 610 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 611 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 612   let ParserMatchClass = Imm16AsmOperand;
 613 }
 614
 615 /// imm32 predicate - Immediate is exactly 32.
 616 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 617 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 618   let ParserMatchClass = Imm32AsmOperand;
 619 }
 620
 621 /// imm1_7 predicate - Immediate in the range [1,7].
 622 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 623 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 624   let ParserMatchClass = Imm1_7AsmOperand;
 625 }
 626
 627 /// imm1_15 predicate - Immediate in the range [1,15].
 628 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 629 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 630   let ParserMatchClass = Imm1_15AsmOperand;
 631 }
 632
 633 /// imm1_31 predicate - Immediate in the range [1,31].
 634 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 635 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 636   let ParserMatchClass = Imm1_31AsmOperand;
 637 }
 638
 639 /// imm0_15 predicate - Immediate in the range [0,15].
 640 def Imm0_15AsmOperand: ImmAsmOperand {
 641   let Name = "Imm0_15";
 642   let DiagnosticType = "ImmRange0_15";
 643 }
 644 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 645   return Imm >= 0 && Imm < 16;
 646 }]> {
 647   let ParserMatchClass = Imm0_15AsmOperand;
 648 }
 649
 650 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 651 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 652 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 653   return Imm >= 0 && Imm < 32;
 654 }]> {
 655   let ParserMatchClass = Imm0_31AsmOperand;
 656 }
 657
 658 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 659 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 660 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 661   return Imm >= 0 && Imm < 32;
 662 }]> {
 663   let ParserMatchClass = Imm0_32AsmOperand;
 664 }
 665
 666 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 667 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 668 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 669   return Imm >= 0 && Imm < 64;
 670 }]> {
 671   let ParserMatchClass = Imm0_63AsmOperand;
 672 }
 673
 674 /// imm0_255 predicate - Immediate in the range [0,255].
 675 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 676 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 677   let ParserMatchClass = Imm0_255AsmOperand;
 678 }
 679
 680 /// imm0_65535 - An immediate is in the range [0.65535].
 681 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 682 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 683   return Imm >= 0 && Imm < 65536;
 684 }]> {
 685   let ParserMatchClass = Imm0_65535AsmOperand;
 686 }
 687
 688 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 689 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 690   return -Imm >= 0 && -Imm < 65536;
 691 }]>;
 692
 693 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 694 // a relocatable expression.
 695 //
 696 // FIXME: This really needs a Thumb version separate from the ARM version.
 697 // While the range is the same, and can thus use the same match class,
 698 // the encoding is different so it should have a different encoder method.
 699 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 700 def imm0_65535_expr : Operand<i32> {
 701   let EncoderMethod = "getHiLo16ImmOpValue";
 702   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 703 }
 704
 705 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 706 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 707 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 708   return Imm >= 0 && Imm <= 0xffffff;
 709 }]> {
 710   let ParserMatchClass = Imm24bitAsmOperand;
 711 }
 712
 713
 714 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 715 /// e.g., 0xf000ffff
 716 def BitfieldAsmOperand : AsmOperandClass {
 717   let Name = "Bitfield";
 718   let ParserMethod = "parseBitfield";
 719 }
 720
 721 def bf_inv_mask_imm : Operand<i32>,
 722                       PatLeaf<(imm), [{
 723   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 724 }] > {
 725   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 726   let PrintMethod = "printBitfieldInvMaskImmOperand";
 727   let DecoderMethod = "DecodeBitfieldMaskOperand";
 728   let ParserMatchClass = BitfieldAsmOperand;
 729 }
 730
 731 def imm1_32_XFORM: SDNodeXForm<imm, [{
 732   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 733 }]>;
 734 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 735 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 736    uint64_t Imm = N->getZExtValue();
 737    return Imm > 0 && Imm <= 32;
 738  }],
 739     imm1_32_XFORM> {
 740   let PrintMethod = "printImmPlusOneOperand";
 741   let ParserMatchClass = Imm1_32AsmOperand;
 742 }
 743
 744 def imm1_16_XFORM: SDNodeXForm<imm, [{
 745   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 746 }]>;
 747 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 748 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 749     imm1_16_XFORM> {
 750   let PrintMethod = "printImmPlusOneOperand";
 751   let ParserMatchClass = Imm1_16AsmOperand;
 752 }
 753
 754 // Define ARM specific addressing modes.
 755 // addrmode_imm12 := reg +/- imm12
 756 //
 757 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 758 class AddrMode_Imm12 : Operand<i32>,
 759                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 760   // 12-bit immediate operand. Note that instructions using this encode
 761   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 762   // immediate values are as normal.
 763
 764   let EncoderMethod = "getAddrModeImm12OpValue";
 765   let DecoderMethod = "DecodeAddrModeImm12Operand";
 766   let ParserMatchClass = MemImm12OffsetAsmOperand;
 767   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 768 }
 769
 770 def addrmode_imm12 : AddrMode_Imm12 {
 771   let PrintMethod = "printAddrModeImm12Operand<false>";
 772 }
 773
 774 def addrmode_imm12_pre : AddrMode_Imm12 {
 775   let PrintMethod = "printAddrModeImm12Operand<true>";
 776 }
 777
 778 // ldst_so_reg := reg +/- reg shop imm
 779 //
 780 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 781 def ldst_so_reg : Operand<i32>,
 782                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 783   let EncoderMethod = "getLdStSORegOpValue";
 784   // FIXME: Simplify the printer
 785   let PrintMethod = "printAddrMode2Operand";
 786   let DecoderMethod = "DecodeSORegMemOperand";
 787   let ParserMatchClass = MemRegOffsetAsmOperand;
 788   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 789 }
 790
 791 // postidx_imm8 := +/- [0,255]
 792 //
 793 // 9 bit value:
 794 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 795 //  {7-0}     [0,255] imm8 value.
 796 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 797 def postidx_imm8 : Operand<i32> {
 798   let PrintMethod = "printPostIdxImm8Operand";
 799   let ParserMatchClass = PostIdxImm8AsmOperand;
 800   let MIOperandInfo = (ops i32imm);
 801 }
 802
 803 // postidx_imm8s4 := +/- [0,1020]
 804 //
 805 // 9 bit value:
 806 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 807 //  {7-0}     [0,255] imm8 value, scaled by 4.
 808 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 809 def postidx_imm8s4 : Operand<i32> {
 810   let PrintMethod = "printPostIdxImm8s4Operand";
 811   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 812   let MIOperandInfo = (ops i32imm);
 813 }
 814
 815
 816 // postidx_reg := +/- reg
 817 //
 818 def PostIdxRegAsmOperand : AsmOperandClass {
 819   let Name = "PostIdxReg";
 820   let ParserMethod = "parsePostIdxReg";
 821 }
 822 def postidx_reg : Operand<i32> {
 823   let EncoderMethod = "getPostIdxRegOpValue";
 824   let DecoderMethod = "DecodePostIdxReg";
 825   let PrintMethod = "printPostIdxRegOperand";
 826   let ParserMatchClass = PostIdxRegAsmOperand;
 827   let MIOperandInfo = (ops GPRnopc, i32imm);
 828 }
 829
 830
 831 // addrmode2 := reg +/- imm12
 832 //           := reg +/- reg shop imm
 833 //
 834 // FIXME: addrmode2 should be refactored the rest of the way to always
 835 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 836 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 837 def addrmode2 : Operand<i32>,
 838                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 839   let EncoderMethod = "getAddrMode2OpValue";
 840   let PrintMethod = "printAddrMode2Operand";
 841   let ParserMatchClass = AddrMode2AsmOperand;
 842   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 843 }
 844
 845 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 846   let Name = "PostIdxRegShifted";
 847   let ParserMethod = "parsePostIdxReg";
 848 }
 849 def am2offset_reg : Operand<i32>,
 850                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 851                 [], [SDNPWantRoot]> {
 852   let EncoderMethod = "getAddrMode2OffsetOpValue";
 853   let PrintMethod = "printAddrMode2OffsetOperand";
 854   // When using this for assembly, it's always as a post-index offset.
 855   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 856   let MIOperandInfo = (ops GPRnopc, i32imm);
 857 }
 858
 859 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 860 // the GPR is purely vestigal at this point.
 861 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 862 def am2offset_imm : Operand<i32>,
 863                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 864                 [], [SDNPWantRoot]> {
 865   let EncoderMethod = "getAddrMode2OffsetOpValue";
 866   let PrintMethod = "printAddrMode2OffsetOperand";
 867   let ParserMatchClass = AM2OffsetImmAsmOperand;
 868   let MIOperandInfo = (ops GPRnopc, i32imm);
 869 }
 870
 871
 872 // addrmode3 := reg +/- reg
 873 // addrmode3 := reg +/- imm8
 874 //
 875 // FIXME: split into imm vs. reg versions.
 876 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 877 class AddrMode3 : Operand<i32>,
 878                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 879   let EncoderMethod = "getAddrMode3OpValue";
 880   let ParserMatchClass = AddrMode3AsmOperand;
 881   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 882 }
 883
 884 def addrmode3 : AddrMode3
 885 {
 886   let PrintMethod = "printAddrMode3Operand<false>";
 887 }
 888
 889 def addrmode3_pre : AddrMode3
 890 {
 891   let PrintMethod = "printAddrMode3Operand<true>";
 892 }
 893
 894 // FIXME: split into imm vs. reg versions.
 895 // FIXME: parser method to handle +/- register.
 896 def AM3OffsetAsmOperand : AsmOperandClass {
 897   let Name = "AM3Offset";
 898   let ParserMethod = "parseAM3Offset";
 899 }
 900 def am3offset : Operand<i32>,
 901                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 902                                [], [SDNPWantRoot]> {
 903   let EncoderMethod = "getAddrMode3OffsetOpValue";
 904   let PrintMethod = "printAddrMode3OffsetOperand";
 905   let ParserMatchClass = AM3OffsetAsmOperand;
 906   let MIOperandInfo = (ops GPR, i32imm);
 907 }
 908
 909 // ldstm_mode := {ia, ib, da, db}
 910 //
 911 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 912   let EncoderMethod = "getLdStmModeOpValue";
 913   let PrintMethod = "printLdStmModeOperand";
 914 }
 915
 916 // addrmode5 := reg +/- imm8*4
 917 //
 918 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 919 class AddrMode5 : Operand<i32>,
 920                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 921   let EncoderMethod = "getAddrMode5OpValue";
 922   let DecoderMethod = "DecodeAddrMode5Operand";
 923   let ParserMatchClass = AddrMode5AsmOperand;
 924   let MIOperandInfo = (ops GPR:$base, i32imm);
 925 }
 926
 927 def addrmode5 : AddrMode5 {
 928    let PrintMethod = "printAddrMode5Operand<false>";
 929 }
 930
 931 def addrmode5_pre : AddrMode5 {
 932    let PrintMethod = "printAddrMode5Operand<true>";
 933 }
 934
 935 // addrmode6 := reg with optional alignment
 936 //
 937 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 938 def addrmode6 : Operand<i32>,
 939                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 940   let PrintMethod = "printAddrMode6Operand";
 941   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 942   let EncoderMethod = "getAddrMode6AddressOpValue";
 943   let DecoderMethod = "DecodeAddrMode6Operand";
 944   let ParserMatchClass = AddrMode6AsmOperand;
 945 }
 946
 947 def am6offset : Operand<i32>,
 948                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 949                                [], [SDNPWantRoot]> {
 950   let PrintMethod = "printAddrMode6OffsetOperand";
 951   let MIOperandInfo = (ops GPR);
 952   let EncoderMethod = "getAddrMode6OffsetOpValue";
 953   let DecoderMethod = "DecodeGPRRegisterClass";
 954 }
 955
 956 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 957 // (single element from one lane) for size 32.
 958 def addrmode6oneL32 : Operand<i32>,
 959                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 960   let PrintMethod = "printAddrMode6Operand";
 961   let MIOperandInfo = (ops GPR:$addr, i32imm);
 962   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 963 }
 964
 965 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 966 // instructions, specifically VLD4-dup.
 967 def addrmode6dup : Operand<i32>,
 968                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 969   let PrintMethod = "printAddrMode6Operand";
 970   let MIOperandInfo = (ops GPR:$addr, i32imm);
 971   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 972   // FIXME: This is close, but not quite right. The alignment specifier is
 973   // different.
 974   let ParserMatchClass = AddrMode6AsmOperand;
 975 }
 976
 977 // addrmodepc := pc + reg
 978 //
 979 def addrmodepc : Operand<i32>,
 980                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 981   let PrintMethod = "printAddrModePCOperand";
 982   let MIOperandInfo = (ops GPR, i32imm);
 983 }
 984
 985 // addr_offset_none := reg
 986 //
 987 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 988 def addr_offset_none : Operand<i32>,
 989                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 990   let PrintMethod = "printAddrMode7Operand";
 991   let DecoderMethod = "DecodeAddrMode7Operand";
 992   let ParserMatchClass = MemNoOffsetAsmOperand;
 993   let MIOperandInfo = (ops GPR:$base);
 994 }
 995
 996 def nohash_imm : Operand<i32> {
 997   let PrintMethod = "printNoHashImmediate";
 998 }
 999
1000 def CoprocNumAsmOperand : AsmOperandClass {
1001   let Name = "CoprocNum";
1002   let ParserMethod = "parseCoprocNumOperand";
1003 }
1004 def p_imm : Operand<i32> {
1005   let PrintMethod = "printPImmediate";
1006   let ParserMatchClass = CoprocNumAsmOperand;
1007   let DecoderMethod = "DecodeCoprocessor";
1008 }
1009
1010 def pf_imm : Operand<i32> {
1011   let PrintMethod = "printPImmediate";
1012   let ParserMatchClass = CoprocNumAsmOperand;
1013 }
1014
1015 def CoprocRegAsmOperand : AsmOperandClass {
1016   let Name = "CoprocReg";
1017   let ParserMethod = "parseCoprocRegOperand";
1018 }
1019 def c_imm : Operand<i32> {
1020   let PrintMethod = "printCImmediate";
1021   let ParserMatchClass = CoprocRegAsmOperand;
1022 }
1023 def CoprocOptionAsmOperand : AsmOperandClass {
1024   let Name = "CoprocOption";
1025   let ParserMethod = "parseCoprocOptionOperand";
1026 }
1027 def coproc_option_imm : Operand<i32> {
1028   let PrintMethod = "printCoprocOptionImm";
1029   let ParserMatchClass = CoprocOptionAsmOperand;
1030 }
1031
1032 //===----------------------------------------------------------------------===//
1033
1034 include "ARMInstrFormats.td"
1035
1036 //===----------------------------------------------------------------------===//
1037 // Multiclass helpers...
1038 //
1039
1040 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1041 /// binop that produces a value.
1042 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1043 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1044                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1045                         PatFrag opnode, bit Commutable = 0> {
1046   // The register-immediate version is re-materializable. This is useful
1047   // in particular for taking the address of a local.
1048   let isReMaterializable = 1 in {
1049   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1050                iii, opc, "\t$Rd, $Rn, $imm",
1051                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1052            Sched<[WriteALU, ReadALU]> {
1053     bits<4> Rd;
1054     bits<4> Rn;
1055     bits<12> imm;
1056     let Inst{25} = 1;
1057     let Inst{19-16} = Rn;
1058     let Inst{15-12} = Rd;
1059     let Inst{11-0} = imm;
1060   }
1061   }
1062   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1063                iir, opc, "\t$Rd, $Rn, $Rm",
1064                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1065            Sched<[WriteALU, ReadALU, ReadALU]> {
1066     bits<4> Rd;
1067     bits<4> Rn;
1068     bits<4> Rm;
1069     let Inst{25} = 0;
1070     let isCommutable = Commutable;
1071     let Inst{19-16} = Rn;
1072     let Inst{15-12} = Rd;
1073     let Inst{11-4} = 0b00000000;
1074     let Inst{3-0} = Rm;
1075   }
1076
1077   def rsi : AsI1<opcod, (outs GPR:$Rd),
1078                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1079                iis, opc, "\t$Rd, $Rn, $shift",
1080                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1081             Sched<[WriteALUsi, ReadALU]> {
1082     bits<4> Rd;
1083     bits<4> Rn;
1084     bits<12> shift;
1085     let Inst{25} = 0;
1086     let Inst{19-16} = Rn;
1087     let Inst{15-12} = Rd;
1088     let Inst{11-5} = shift{11-5};
1089     let Inst{4} = 0;
1090     let Inst{3-0} = shift{3-0};
1091   }
1092
1093   def rsr : AsI1<opcod, (outs GPR:$Rd),
1094                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1095                iis, opc, "\t$Rd, $Rn, $shift",
1096                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1097             Sched<[WriteALUsr, ReadALUsr]> {
1098     bits<4> Rd;
1099     bits<4> Rn;
1100     bits<12> shift;
1101     let Inst{25} = 0;
1102     let Inst{19-16} = Rn;
1103     let Inst{15-12} = Rd;
1104     let Inst{11-8} = shift{11-8};
1105     let Inst{7} = 0;
1106     let Inst{6-5} = shift{6-5};
1107     let Inst{4} = 1;
1108     let Inst{3-0} = shift{3-0};
1109   }
1110 }
1111
1112 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1113 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1114 /// it is equivalent to the AsI1_bin_irs counterpart.
1115 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1116 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1117                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1118                         PatFrag opnode, bit Commutable = 0> {
1119   // The register-immediate version is re-materializable. This is useful
1120   // in particular for taking the address of a local.
1121   let isReMaterializable = 1 in {
1122   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1123                iii, opc, "\t$Rd, $Rn, $imm",
1124                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1125            Sched<[WriteALU, ReadALU]> {
1126     bits<4> Rd;
1127     bits<4> Rn;
1128     bits<12> imm;
1129     let Inst{25} = 1;
1130     let Inst{19-16} = Rn;
1131     let Inst{15-12} = Rd;
1132     let Inst{11-0} = imm;
1133   }
1134   }
1135   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1136                iir, opc, "\t$Rd, $Rn, $Rm",
1137                [/* pattern left blank */]>,
1138            Sched<[WriteALU, ReadALU, ReadALU]> {
1139     bits<4> Rd;
1140     bits<4> Rn;
1141     bits<4> Rm;
1142     let Inst{11-4} = 0b00000000;
1143     let Inst{25} = 0;
1144     let Inst{3-0} = Rm;
1145     let Inst{15-12} = Rd;
1146     let Inst{19-16} = Rn;
1147   }
1148
1149   def rsi : AsI1<opcod, (outs GPR:$Rd),
1150                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1151                iis, opc, "\t$Rd, $Rn, $shift",
1152                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1153             Sched<[WriteALUsi, ReadALU]> {
1154     bits<4> Rd;
1155     bits<4> Rn;
1156     bits<12> shift;
1157     let Inst{25} = 0;
1158     let Inst{19-16} = Rn;
1159     let Inst{15-12} = Rd;
1160     let Inst{11-5} = shift{11-5};
1161     let Inst{4} = 0;
1162     let Inst{3-0} = shift{3-0};
1163   }
1164
1165   def rsr : AsI1<opcod, (outs GPR:$Rd),
1166                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1167                iis, opc, "\t$Rd, $Rn, $shift",
1168                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1169             Sched<[WriteALUsr, ReadALUsr]> {
1170     bits<4> Rd;
1171     bits<4> Rn;
1172     bits<12> shift;
1173     let Inst{25} = 0;
1174     let Inst{19-16} = Rn;
1175     let Inst{15-12} = Rd;
1176     let Inst{11-8} = shift{11-8};
1177     let Inst{7} = 0;
1178     let Inst{6-5} = shift{6-5};
1179     let Inst{4} = 1;
1180     let Inst{3-0} = shift{3-0};
1181   }
1182 }
1183
1184 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1185 ///
1186 /// These opcodes will be converted to the real non-S opcodes by
1187 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1188 let hasPostISelHook = 1, Defs = [CPSR] in {
1189 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1190                           InstrItinClass iis, PatFrag opnode,
1191                           bit Commutable = 0> {
1192   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1193                          4, iii,
1194                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1195                          Sched<[WriteALU, ReadALU]>;
1196
1197   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1198                          4, iir,
1199                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1200                          Sched<[WriteALU, ReadALU, ReadALU]> {
1201     let isCommutable = Commutable;
1202   }
1203   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1204                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1205                           4, iis,
1206                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1207                                                 so_reg_imm:$shift))]>,
1208                           Sched<[WriteALUsi, ReadALU]>;
1209
1210   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1211                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1212                           4, iis,
1213                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1214                                                 so_reg_reg:$shift))]>,
1215                           Sched<[WriteALUSsr, ReadALUsr]>;
1216 }
1217 }
1218
1219 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1220 /// operands are reversed.
1221 let hasPostISelHook = 1, Defs = [CPSR] in {
1222 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1223                           InstrItinClass iis, PatFrag opnode,
1224                           bit Commutable = 0> {
1225   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1226                          4, iii,
1227                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1228            Sched<[WriteALU, ReadALU]>;
1229
1230   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1231                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1232                           4, iis,
1233                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1234                                              GPR:$Rn))]>,
1235             Sched<[WriteALUsi, ReadALU]>;
1236
1237   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1238                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1239                           4, iis,
1240                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1241                                              GPR:$Rn))]>,
1242             Sched<[WriteALUSsr, ReadALUsr]>;
1243 }
1244 }
1245
1246 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1247 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1248 /// a explicit result, only implicitly set CPSR.
1249 let isCompare = 1, Defs = [CPSR] in {
1250 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1251                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1252                        PatFrag opnode, bit Commutable = 0> {
1253   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1254                opc, "\t$Rn, $imm",
1255                [(opnode GPR:$Rn, so_imm:$imm)]>,
1256            Sched<[WriteCMP, ReadALU]> {
1257     bits<4> Rn;
1258     bits<12> imm;
1259     let Inst{25} = 1;
1260     let Inst{20} = 1;
1261     let Inst{19-16} = Rn;
1262     let Inst{15-12} = 0b0000;
1263     let Inst{11-0} = imm;
1264
1265     let Unpredictable{15-12} = 0b1111;
1266   }
1267   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1268                opc, "\t$Rn, $Rm",
1269                [(opnode GPR:$Rn, GPR:$Rm)]>,
1270            Sched<[WriteCMP, ReadALU, ReadALU]> {
1271     bits<4> Rn;
1272     bits<4> Rm;
1273     let isCommutable = Commutable;
1274     let Inst{25} = 0;
1275     let Inst{20} = 1;
1276     let Inst{19-16} = Rn;
1277     let Inst{15-12} = 0b0000;
1278     let Inst{11-4} = 0b00000000;
1279     let Inst{3-0} = Rm;
1280
1281     let Unpredictable{15-12} = 0b1111;
1282   }
1283   def rsi : AI1<opcod, (outs),
1284                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1285                opc, "\t$Rn, $shift",
1286                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1287             Sched<[WriteCMPsi, ReadALU]> {
1288     bits<4> Rn;
1289     bits<12> shift;
1290     let Inst{25} = 0;
1291     let Inst{20} = 1;
1292     let Inst{19-16} = Rn;
1293     let Inst{15-12} = 0b0000;
1294     let Inst{11-5} = shift{11-5};
1295     let Inst{4} = 0;
1296     let Inst{3-0} = shift{3-0};
1297
1298     let Unpredictable{15-12} = 0b1111;
1299   }
1300   def rsr : AI1<opcod, (outs),
1301                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1302                opc, "\t$Rn, $shift",
1303                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1304             Sched<[WriteCMPsr, ReadALU]> {
1305     bits<4> Rn;
1306     bits<12> shift;
1307     let Inst{25} = 0;
1308     let Inst{20} = 1;
1309     let Inst{19-16} = Rn;
1310     let Inst{15-12} = 0b0000;
1311     let Inst{11-8} = shift{11-8};
1312     let Inst{7} = 0;
1313     let Inst{6-5} = shift{6-5};
1314     let Inst{4} = 1;
1315     let Inst{3-0} = shift{3-0};
1316
1317     let Unpredictable{15-12} = 0b1111;
1318   }
1319
1320 }
1321 }
1322
1323 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1324 /// register and one whose operand is a register rotated by 8/16/24.
1325 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1326 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1327   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1328           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1329           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1330        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1331   bits<4> Rd;
1332   bits<4> Rm;
1333   bits<2> rot;
1334   let Inst{19-16} = 0b1111;
1335   let Inst{15-12} = Rd;
1336   let Inst{11-10} = rot;
1337   let Inst{3-0}   = Rm;
1338 }
1339
1340 class AI_ext_rrot_np<bits<8> opcod, string opc>
1341   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1342           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1343        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1344   bits<2> rot;
1345   let Inst{19-16} = 0b1111;
1346   let Inst{11-10} = rot;
1347  }
1348
1349 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1350 /// register and one whose operand is a register rotated by 8/16/24.
1351 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1352   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1353           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1354           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1355                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1356         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1357   bits<4> Rd;
1358   bits<4> Rm;
1359   bits<4> Rn;
1360   bits<2> rot;
1361   let Inst{19-16} = Rn;
1362   let Inst{15-12} = Rd;
1363   let Inst{11-10} = rot;
1364   let Inst{9-4}   = 0b000111;
1365   let Inst{3-0}   = Rm;
1366 }
1367
1368 class AI_exta_rrot_np<bits<8> opcod, string opc>
1369   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1370           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1371        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1372   bits<4> Rn;
1373   bits<2> rot;
1374   let Inst{19-16} = Rn;
1375   let Inst{11-10} = rot;
1376 }
1377
1378 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1379 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1380 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1381                              bit Commutable = 0> {
1382   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1383   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1384                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1385                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1386                Requires<[IsARM]>,
1387            Sched<[WriteALU, ReadALU]> {
1388     bits<4> Rd;
1389     bits<4> Rn;
1390     bits<12> imm;
1391     let Inst{25} = 1;
1392     let Inst{15-12} = Rd;
1393     let Inst{19-16} = Rn;
1394     let Inst{11-0} = imm;
1395   }
1396   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1397                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1398                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1399                Requires<[IsARM]>,
1400            Sched<[WriteALU, ReadALU, ReadALU]> {
1401     bits<4> Rd;
1402     bits<4> Rn;
1403     bits<4> Rm;
1404     let Inst{11-4} = 0b00000000;
1405     let Inst{25} = 0;
1406     let isCommutable = Commutable;
1407     let Inst{3-0} = Rm;
1408     let Inst{15-12} = Rd;
1409     let Inst{19-16} = Rn;
1410   }
1411   def rsi : AsI1<opcod, (outs GPR:$Rd),
1412                 (ins GPR:$Rn, so_reg_imm:$shift),
1413                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1414               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1415                Requires<[IsARM]>,
1416             Sched<[WriteALUsi, ReadALU]> {
1417     bits<4> Rd;
1418     bits<4> Rn;
1419     bits<12> shift;
1420     let Inst{25} = 0;
1421     let Inst{19-16} = Rn;
1422     let Inst{15-12} = Rd;
1423     let Inst{11-5} = shift{11-5};
1424     let Inst{4} = 0;
1425     let Inst{3-0} = shift{3-0};
1426   }
1427   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1428                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1429                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1430               [(set GPRnopc:$Rd, CPSR,
1431                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1432                Requires<[IsARM]>,
1433             Sched<[WriteALUsr, ReadALUsr]> {
1434     bits<4> Rd;
1435     bits<4> Rn;
1436     bits<12> shift;
1437     let Inst{25} = 0;
1438     let Inst{19-16} = Rn;
1439     let Inst{15-12} = Rd;
1440     let Inst{11-8} = shift{11-8};
1441     let Inst{7} = 0;
1442     let Inst{6-5} = shift{6-5};
1443     let Inst{4} = 1;
1444     let Inst{3-0} = shift{3-0};
1445   }
1446   }
1447 }
1448
1449 /// AI1_rsc_irs - Define instructions and patterns for rsc
1450 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1451 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1452   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1453   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1454                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1455                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1456                Requires<[IsARM]>,
1457            Sched<[WriteALU, ReadALU]> {
1458     bits<4> Rd;
1459     bits<4> Rn;
1460     bits<12> imm;
1461     let Inst{25} = 1;
1462     let Inst{15-12} = Rd;
1463     let Inst{19-16} = Rn;
1464     let Inst{11-0} = imm;
1465   }
1466   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1467                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1468                [/* pattern left blank */]>,
1469            Sched<[WriteALU, ReadALU, ReadALU]> {
1470     bits<4> Rd;
1471     bits<4> Rn;
1472     bits<4> Rm;
1473     let Inst{11-4} = 0b00000000;
1474     let Inst{25} = 0;
1475     let Inst{3-0} = Rm;
1476     let Inst{15-12} = Rd;
1477     let Inst{19-16} = Rn;
1478   }
1479   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1480                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1481               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1482                Requires<[IsARM]>,
1483             Sched<[WriteALUsi, ReadALU]> {
1484     bits<4> Rd;
1485     bits<4> Rn;
1486     bits<12> shift;
1487     let Inst{25} = 0;
1488     let Inst{19-16} = Rn;
1489     let Inst{15-12} = Rd;
1490     let Inst{11-5} = shift{11-5};
1491     let Inst{4} = 0;
1492     let Inst{3-0} = shift{3-0};
1493   }
1494   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1495                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1496               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1497                Requires<[IsARM]>,
1498             Sched<[WriteALUsr, ReadALUsr]> {
1499     bits<4> Rd;
1500     bits<4> Rn;
1501     bits<12> shift;
1502     let Inst{25} = 0;
1503     let Inst{19-16} = Rn;
1504     let Inst{15-12} = Rd;
1505     let Inst{11-8} = shift{11-8};
1506     let Inst{7} = 0;
1507     let Inst{6-5} = shift{6-5};
1508     let Inst{4} = 1;
1509     let Inst{3-0} = shift{3-0};
1510   }
1511   }
1512 }
1513
1514 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1515 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1516            InstrItinClass iir, PatFrag opnode> {
1517   // Note: We use the complex addrmode_imm12 rather than just an input
1518   // GPR and a constrained immediate so that we can use this to match
1519   // frame index references and avoid matching constant pool references.
1520   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1521                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1522                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1523     bits<4>  Rt;
1524     bits<17> addr;
1525     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1526     let Inst{19-16} = addr{16-13};  // Rn
1527     let Inst{15-12} = Rt;
1528     let Inst{11-0}  = addr{11-0};   // imm12
1529   }
1530   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1531                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1532                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1533     bits<4>  Rt;
1534     bits<17> shift;
1535     let shift{4}    = 0;            // Inst{4} = 0
1536     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1537     let Inst{19-16} = shift{16-13}; // Rn
1538     let Inst{15-12} = Rt;
1539     let Inst{11-0}  = shift{11-0};
1540   }
1541 }
1542 }
1543
1544 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1545 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1546            InstrItinClass iir, PatFrag opnode> {
1547   // Note: We use the complex addrmode_imm12 rather than just an input
1548   // GPR and a constrained immediate so that we can use this to match
1549   // frame index references and avoid matching constant pool references.
1550   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1551                    (ins addrmode_imm12:$addr),
1552                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1553                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1554     bits<4>  Rt;
1555     bits<17> addr;
1556     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1557     let Inst{19-16} = addr{16-13};  // Rn
1558     let Inst{15-12} = Rt;
1559     let Inst{11-0}  = addr{11-0};   // imm12
1560   }
1561   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1562                    (ins ldst_so_reg:$shift),
1563                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1564                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1565     bits<4>  Rt;
1566     bits<17> shift;
1567     let shift{4}    = 0;            // Inst{4} = 0
1568     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1569     let Inst{19-16} = shift{16-13}; // Rn
1570     let Inst{15-12} = Rt;
1571     let Inst{11-0}  = shift{11-0};
1572   }
1573 }
1574 }
1575
1576
1577 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1578            InstrItinClass iir, PatFrag opnode> {
1579   // Note: We use the complex addrmode_imm12 rather than just an input
1580   // GPR and a constrained immediate so that we can use this to match
1581   // frame index references and avoid matching constant pool references.
1582   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1583                    (ins GPR:$Rt, addrmode_imm12:$addr),
1584                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1585                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1586     bits<4> Rt;
1587     bits<17> addr;
1588     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1589     let Inst{19-16} = addr{16-13};  // Rn
1590     let Inst{15-12} = Rt;
1591     let Inst{11-0}  = addr{11-0};   // imm12
1592   }
1593   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1594                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1595                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1596     bits<4> Rt;
1597     bits<17> shift;
1598     let shift{4}    = 0;            // Inst{4} = 0
1599     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1600     let Inst{19-16} = shift{16-13}; // Rn
1601     let Inst{15-12} = Rt;
1602     let Inst{11-0}  = shift{11-0};
1603   }
1604 }
1605
1606 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1607            InstrItinClass iir, PatFrag opnode> {
1608   // Note: We use the complex addrmode_imm12 rather than just an input
1609   // GPR and a constrained immediate so that we can use this to match
1610   // frame index references and avoid matching constant pool references.
1611   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1612                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1613                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1614                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1615     bits<4> Rt;
1616     bits<17> addr;
1617     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1618     let Inst{19-16} = addr{16-13};  // Rn
1619     let Inst{15-12} = Rt;
1620     let Inst{11-0}  = addr{11-0};   // imm12
1621   }
1622   def rs : AI2ldst<0b011, 0, isByte, (outs),
1623                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1624                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1625                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1626     bits<4> Rt;
1627     bits<17> shift;
1628     let shift{4}    = 0;            // Inst{4} = 0
1629     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1630     let Inst{19-16} = shift{16-13}; // Rn
1631     let Inst{15-12} = Rt;
1632     let Inst{11-0}  = shift{11-0};
1633   }
1634 }
1635
1636
1637 //===----------------------------------------------------------------------===//
1638 // Instructions
1639 //===----------------------------------------------------------------------===//
1640
1641 //===----------------------------------------------------------------------===//
1642 //  Miscellaneous Instructions.
1643 //
1644
1645 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1646 /// the function.  The first operand is the ID# for this instruction, the second
1647 /// is the index into the MachineConstantPool that this is, the third is the
1648 /// size in bytes of this constant pool entry.
1649 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1650 def CONSTPOOL_ENTRY :
1651 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1652                     i32imm:$size), NoItinerary, []>;
1653
1654 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1655 // from removing one half of the matched pairs. That breaks PEI, which assumes
1656 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1657 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1658 def ADJCALLSTACKUP :
1659 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1660            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1661
1662 def ADJCALLSTACKDOWN :
1663 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1664            [(ARMcallseq_start timm:$amt)]>;
1665 }
1666
1667 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1668 // (These pseudos use a hand-written selection code).
1669 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1670 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1671                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1672                               NoItinerary, []>;
1673 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1674                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1675                               NoItinerary, []>;
1676 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1677                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1678                               NoItinerary, []>;
1679 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1680                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1681                               NoItinerary, []>;
1682 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1683                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1684                               NoItinerary, []>;
1685 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1686                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1687                               NoItinerary, []>;
1688 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1689                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1690                               NoItinerary, []>;
1691 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1692                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1693                                       GPR:$set1, GPR:$set2),
1694                                  NoItinerary, []>;
1695 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1696                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1697                               NoItinerary, []>;
1698 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1699                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1700                               NoItinerary, []>;
1701 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1702                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1703                               NoItinerary, []>;
1704 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1705                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1706                               NoItinerary, []>;
1707 }
1708
1709 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1710               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1711   bits<3> imm;
1712   let Inst{27-3} = 0b0011001000001111000000000;
1713   let Inst{2-0} = imm;
1714 }
1715
1716 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1717 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1718 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1719 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1720 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1721
1722 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1723              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1724   bits<4> Rd;
1725   bits<4> Rn;
1726   bits<4> Rm;
1727   let Inst{3-0} = Rm;
1728   let Inst{15-12} = Rd;
1729   let Inst{19-16} = Rn;
1730   let Inst{27-20} = 0b01101000;
1731   let Inst{7-4} = 0b1011;
1732   let Inst{11-8} = 0b1111;
1733   let Unpredictable{11-8} = 0b1111;
1734 }
1735
1736 // The 16-bit operand $val can be used by a debugger to store more information
1737 // about the breakpoint.
1738 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1739               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1740   bits<16> val;
1741   let Inst{3-0} = val{3-0};
1742   let Inst{19-8} = val{15-4};
1743   let Inst{27-20} = 0b00010010;
1744   let Inst{7-4} = 0b0111;
1745 }
1746
1747 // Change Processor State
1748 // FIXME: We should use InstAlias to handle the optional operands.
1749 class CPS<dag iops, string asm_ops>
1750   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1751         []>, Requires<[IsARM]> {
1752   bits<2> imod;
1753   bits<3> iflags;
1754   bits<5> mode;
1755   bit M;
1756
1757   let Inst{31-28} = 0b1111;
1758   let Inst{27-20} = 0b00010000;
1759   let Inst{19-18} = imod;
1760   let Inst{17}    = M; // Enabled if mode is set;
1761   let Inst{16-9}  = 0b00000000;
1762   let Inst{8-6}   = iflags;
1763   let Inst{5}     = 0;
1764   let Inst{4-0}   = mode;
1765 }
1766
1767 let DecoderMethod = "DecodeCPSInstruction" in {
1768 let M = 1 in
1769   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1770                   "$imod\t$iflags, $mode">;
1771 let mode = 0, M = 0 in
1772   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1773
1774 let imod = 0, iflags = 0, M = 1 in
1775   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1776 }
1777
1778 // Preload signals the memory system of possible future data/instruction access.
1779 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1780
1781   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1782                 !strconcat(opc, "\t$addr"),
1783                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1784                 Sched<[WritePreLd]> {
1785     bits<4> Rt;
1786     bits<17> addr;
1787     let Inst{31-26} = 0b111101;
1788     let Inst{25} = 0; // 0 for immediate form
1789     let Inst{24} = data;
1790     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1791     let Inst{22} = read;
1792     let Inst{21-20} = 0b01;
1793     let Inst{19-16} = addr{16-13};  // Rn
1794     let Inst{15-12} = 0b1111;
1795     let Inst{11-0}  = addr{11-0};   // imm12
1796   }
1797
1798   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1799                !strconcat(opc, "\t$shift"),
1800                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1801                Sched<[WritePreLd]> {
1802     bits<17> shift;
1803     let Inst{31-26} = 0b111101;
1804     let Inst{25} = 1; // 1 for register form
1805     let Inst{24} = data;
1806     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1807     let Inst{22} = read;
1808     let Inst{21-20} = 0b01;
1809     let Inst{19-16} = shift{16-13}; // Rn
1810     let Inst{15-12} = 0b1111;
1811     let Inst{11-0}  = shift{11-0};
1812     let Inst{4} = 0;
1813   }
1814 }
1815
1816 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1817 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1818 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1819
1820 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1821                  "setend\t$end", []>, Requires<[IsARM]> {
1822   bits<1> end;
1823   let Inst{31-10} = 0b1111000100000001000000;
1824   let Inst{9} = end;
1825   let Inst{8-0} = 0;
1826 }
1827
1828 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1829              []>, Requires<[IsARM, HasV7]> {
1830   bits<4> opt;
1831   let Inst{27-4} = 0b001100100000111100001111;
1832   let Inst{3-0} = opt;
1833 }
1834
1835 /*
1836  * A5.4 Permanently UNDEFINED instructions.
1837  *
1838  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1839  * Other UDF encodings generate SIGILL.
1840  *
1841  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1842  * Encoding A1:
1843  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1844  * Encoding T1:
1845  *  1101 1110 iiii iiii
1846  * It uses the following encoding:
1847  *  1110 0111 1111 1110 1101 1110 1111 0000
1848  *  - In ARM: UDF #60896;
1849  *  - In Thumb: UDF #254 followed by a branch-to-self.
1850  */
1851 let isBarrier = 1, isTerminator = 1 in
1852 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1853                "trap", [(trap)]>,
1854            Requires<[IsARM,UseNaClTrap]> {
1855   let Inst = 0xe7fedef0;
1856 }
1857 let isBarrier = 1, isTerminator = 1 in
1858 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1859                "trap", [(trap)]>,
1860            Requires<[IsARM,DontUseNaClTrap]> {
1861   let Inst = 0xe7ffdefe;
1862 }
1863
1864 // Address computation and loads and stores in PIC mode.
1865 let isNotDuplicable = 1 in {
1866 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1867                             4, IIC_iALUr,
1868                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1869                             Sched<[WriteALU, ReadALU]>;
1870
1871 let AddedComplexity = 10 in {
1872 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1873                             4, IIC_iLoad_r,
1874                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1875
1876 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1877                             4, IIC_iLoad_bh_r,
1878                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1879
1880 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1881                             4, IIC_iLoad_bh_r,
1882                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1883
1884 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1885                             4, IIC_iLoad_bh_r,
1886                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1887
1888 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1889                             4, IIC_iLoad_bh_r,
1890                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1891 }
1892 let AddedComplexity = 10 in {
1893 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1894       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1895
1896 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1897       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1898                                                    addrmodepc:$addr)]>;
1899
1900 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1901       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1902 }
1903 } // isNotDuplicable = 1
1904
1905
1906 // LEApcrel - Load a pc-relative address into a register without offending the
1907 // assembler.
1908 let neverHasSideEffects = 1, isReMaterializable = 1 in
1909 // The 'adr' mnemonic encodes differently if the label is before or after
1910 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1911 // know until then which form of the instruction will be used.
1912 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1913                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1914                  Sched<[WriteALU, ReadALU]> {
1915   bits<4> Rd;
1916   bits<14> label;
1917   let Inst{27-25} = 0b001;
1918   let Inst{24} = 0;
1919   let Inst{23-22} = label{13-12};
1920   let Inst{21} = 0;
1921   let Inst{20} = 0;
1922   let Inst{19-16} = 0b1111;
1923   let Inst{15-12} = Rd;
1924   let Inst{11-0} = label{11-0};
1925 }
1926
1927 let hasSideEffects = 1 in {
1928 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1929                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1930
1931 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1932                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1933                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1934 }
1935
1936 //===----------------------------------------------------------------------===//
1937 //  Control Flow Instructions.
1938 //
1939
1940 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1941   // ARMV4T and above
1942   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1943                   "bx", "\tlr", [(ARMretflag)]>,
1944                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1945     let Inst{27-0}  = 0b0001001011111111111100011110;
1946   }
1947
1948   // ARMV4 only
1949   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1950                   "mov", "\tpc, lr", [(ARMretflag)]>,
1951                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1952     let Inst{27-0} = 0b0001101000001111000000001110;
1953   }
1954 }
1955
1956 // Indirect branches
1957 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1958   // ARMV4T and above
1959   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1960                   [(brind GPR:$dst)]>,
1961               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1962     bits<4> dst;
1963     let Inst{31-4} = 0b1110000100101111111111110001;
1964     let Inst{3-0}  = dst;
1965   }
1966
1967   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1968                   "bx", "\t$dst", [/* pattern left blank */]>,
1969               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1970     bits<4> dst;
1971     let Inst{27-4} = 0b000100101111111111110001;
1972     let Inst{3-0}  = dst;
1973   }
1974 }
1975
1976 // SP is marked as a use to prevent stack-pointer assignments that appear
1977 // immediately before calls from potentially appearing dead.
1978 let isCall = 1,
1979   // FIXME:  Do we really need a non-predicated version? If so, it should
1980   // at least be a pseudo instruction expanding to the predicated version
1981   // at MC lowering time.
1982   Defs = [LR], Uses = [SP] in {
1983   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1984                 IIC_Br, "bl\t$func",
1985                 [(ARMcall tglobaladdr:$func)]>,
1986             Requires<[IsARM]>, Sched<[WriteBrL]> {
1987     let Inst{31-28} = 0b1110;
1988     bits<24> func;
1989     let Inst{23-0} = func;
1990     let DecoderMethod = "DecodeBranchImmInstruction";
1991   }
1992
1993   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1994                    IIC_Br, "bl", "\t$func",
1995                    [(ARMcall_pred tglobaladdr:$func)]>,
1996                 Requires<[IsARM]>, Sched<[WriteBrL]> {
1997     bits<24> func;
1998     let Inst{23-0} = func;
1999     let DecoderMethod = "DecodeBranchImmInstruction";
2000   }
2001
2002   // ARMv5T and above
2003   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2004                 IIC_Br, "blx\t$func",
2005                 [(ARMcall GPR:$func)]>,
2006             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2007     bits<4> func;
2008     let Inst{31-4} = 0b1110000100101111111111110011;
2009     let Inst{3-0}  = func;
2010   }
2011
2012   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2013                     IIC_Br, "blx", "\t$func",
2014                     [(ARMcall_pred GPR:$func)]>,
2015                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2016     bits<4> func;
2017     let Inst{27-4} = 0b000100101111111111110011;
2018     let Inst{3-0}  = func;
2019   }
2020
2021   // ARMv4T
2022   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2023   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2024                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2025                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2026
2027   // ARMv4
2028   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2029                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2030                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2031
2032   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2033   // return stack predictor.
2034   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2035                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2036                       Requires<[IsARM]>, Sched<[WriteBr]>;
2037 }
2038
2039 let isBranch = 1, isTerminator = 1 in {
2040   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2041   // a two-value operand where a dag node expects two operands. :(
2042   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2043                IIC_Br, "b", "\t$target",
2044                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2045                Sched<[WriteBr]>  {
2046     bits<24> target;
2047     let Inst{23-0} = target;
2048     let DecoderMethod = "DecodeBranchImmInstruction";
2049   }
2050
2051   let isBarrier = 1 in {
2052     // B is "predicable" since it's just a Bcc with an 'always' condition.
2053     let isPredicable = 1 in
2054     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2055     // should be sufficient.
2056     // FIXME: Is B really a Barrier? That doesn't seem right.
2057     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2058                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2059                 Sched<[WriteBr]>;
2060
2061     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2062     def BR_JTr : ARMPseudoInst<(outs),
2063                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2064                       0, IIC_Br,
2065                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2066                       Sched<[WriteBr]>;
2067     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2068     // into i12 and rs suffixed versions.
2069     def BR_JTm : ARMPseudoInst<(outs),
2070                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2071                      0, IIC_Br,
2072                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2073                        imm:$id)]>, Sched<[WriteBrTbl]>;
2074     def BR_JTadd : ARMPseudoInst<(outs),
2075                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2076                    0, IIC_Br,
2077                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2078                      imm:$id)]>, Sched<[WriteBrTbl]>;
2079     } // isNotDuplicable = 1, isIndirectBranch = 1
2080   } // isBarrier = 1
2081
2082 }
2083
2084 // BLX (immediate)
2085 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2086                "blx\t$target", []>,
2087            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2088   let Inst{31-25} = 0b1111101;
2089   bits<25> target;
2090   let Inst{23-0} = target{24-1};
2091   let Inst{24} = target{0};
2092 }
2093
2094 // Branch and Exchange Jazelle
2095 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2096               [/* pattern left blank */]>, Sched<[WriteBr]> {
2097   bits<4> func;
2098   let Inst{23-20} = 0b0010;
2099   let Inst{19-8} = 0xfff;
2100   let Inst{7-4} = 0b0010;
2101   let Inst{3-0} = func;
2102 }
2103
2104 // Tail calls.
2105
2106 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2107   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2108                    Sched<[WriteBr]>;
2109
2110   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2111                    Sched<[WriteBr]>;
2112
2113   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2114                                  4, IIC_Br, [],
2115                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2116                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2117
2118   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2119                                  4, IIC_Br, [],
2120                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2121                                  Requires<[IsARM]>;
2122 }
2123
2124 // Secure Monitor Call is a system instruction.
2125 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2126               []>, Requires<[IsARM, HasTrustZone]> {
2127   bits<4> opt;
2128   let Inst{23-4} = 0b01100000000000000111;
2129   let Inst{3-0} = opt;
2130 }
2131
2132 // Supervisor Call (Software Interrupt)
2133 let isCall = 1, Uses = [SP] in {
2134 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2135           Sched<[WriteBr]> {
2136   bits<24> svc;
2137   let Inst{23-0} = svc;
2138 }
2139 }
2140
2141 // Store Return State
2142 class SRSI<bit wb, string asm>
2143   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2144        NoItinerary, asm, "", []> {
2145   bits<5> mode;
2146   let Inst{31-28} = 0b1111;
2147   let Inst{27-25} = 0b100;
2148   let Inst{22} = 1;
2149   let Inst{21} = wb;
2150   let Inst{20} = 0;
2151   let Inst{19-16} = 0b1101;  // SP
2152   let Inst{15-5} = 0b00000101000;
2153   let Inst{4-0} = mode;
2154 }
2155
2156 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2157   let Inst{24-23} = 0;
2158 }
2159 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2160   let Inst{24-23} = 0;
2161 }
2162 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2163   let Inst{24-23} = 0b10;
2164 }
2165 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2166   let Inst{24-23} = 0b10;
2167 }
2168 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2169   let Inst{24-23} = 0b01;
2170 }
2171 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2172   let Inst{24-23} = 0b01;
2173 }
2174 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2175   let Inst{24-23} = 0b11;
2176 }
2177 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2178   let Inst{24-23} = 0b11;
2179 }
2180
2181 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2182 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2183
2184 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2185 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2186
2187 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2188 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2189
2190 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2191 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2192
2193 // Return From Exception
2194 class RFEI<bit wb, string asm>
2195   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2196        NoItinerary, asm, "", []> {
2197   bits<4> Rn;
2198   let Inst{31-28} = 0b1111;
2199   let Inst{27-25} = 0b100;
2200   let Inst{22} = 0;
2201   let Inst{21} = wb;
2202   let Inst{20} = 1;
2203   let Inst{19-16} = Rn;
2204   let Inst{15-0} = 0xa00;
2205 }
2206
2207 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2208   let Inst{24-23} = 0;
2209 }
2210 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2211   let Inst{24-23} = 0;
2212 }
2213 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2214   let Inst{24-23} = 0b10;
2215 }
2216 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2217   let Inst{24-23} = 0b10;
2218 }
2219 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2220   let Inst{24-23} = 0b01;
2221 }
2222 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2223   let Inst{24-23} = 0b01;
2224 }
2225 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2226   let Inst{24-23} = 0b11;
2227 }
2228 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2229   let Inst{24-23} = 0b11;
2230 }
2231
2232 //===----------------------------------------------------------------------===//
2233 //  Load / Store Instructions.
2234 //
2235
2236 // Load
2237
2238
2239 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2240                     UnOpFrag<(load node:$Src)>>;
2241 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2242                     UnOpFrag<(zextloadi8 node:$Src)>>;
2243 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2244                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2245 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2246                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2247
2248 // Special LDR for loads from non-pc-relative constpools.
2249 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2250     isReMaterializable = 1, isCodeGenOnly = 1 in
2251 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2252                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2253                  []> {
2254   bits<4> Rt;
2255   bits<17> addr;
2256   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2257   let Inst{19-16} = 0b1111;
2258   let Inst{15-12} = Rt;
2259   let Inst{11-0}  = addr{11-0};   // imm12
2260 }
2261
2262 // Loads with zero extension
2263 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2264                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2265                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2266
2267 // Loads with sign extension
2268 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2269                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2270                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2271
2272 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2273                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2274                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2275
2276 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2277 // Load doubleword
2278 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2279                  (ins addrmode3:$addr), LdMiscFrm,
2280                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2281                  []>, Requires<[IsARM, HasV5TE]>;
2282 }
2283
2284 // Indexed loads
2285 multiclass AI2_ldridx<bit isByte, string opc,
2286                       InstrItinClass iii, InstrItinClass iir> {
2287   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2288                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2289                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2290     bits<17> addr;
2291     let Inst{25} = 0;
2292     let Inst{23} = addr{12};
2293     let Inst{19-16} = addr{16-13};
2294     let Inst{11-0} = addr{11-0};
2295     let DecoderMethod = "DecodeLDRPreImm";
2296     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2297   }
2298
2299   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2300                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2301                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2302     bits<17> addr;
2303     let Inst{25} = 1;
2304     let Inst{23} = addr{12};
2305     let Inst{19-16} = addr{16-13};
2306     let Inst{11-0} = addr{11-0};
2307     let Inst{4} = 0;
2308     let DecoderMethod = "DecodeLDRPreReg";
2309     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2310   }
2311
2312   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2313                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2314                        IndexModePost, LdFrm, iir,
2315                        opc, "\t$Rt, $addr, $offset",
2316                        "$addr.base = $Rn_wb", []> {
2317      // {12}     isAdd
2318      // {11-0}   imm12/Rm
2319      bits<14> offset;
2320      bits<4> addr;
2321      let Inst{25} = 1;
2322      let Inst{23} = offset{12};
2323      let Inst{19-16} = addr;
2324      let Inst{11-0} = offset{11-0};
2325      let Inst{4} = 0;
2326
2327     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2328    }
2329
2330    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2331                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2332                       IndexModePost, LdFrm, iii,
2333                       opc, "\t$Rt, $addr, $offset",
2334                       "$addr.base = $Rn_wb", []> {
2335     // {12}     isAdd
2336     // {11-0}   imm12/Rm
2337     bits<14> offset;
2338     bits<4> addr;
2339     let Inst{25} = 0;
2340     let Inst{23} = offset{12};
2341     let Inst{19-16} = addr;
2342     let Inst{11-0} = offset{11-0};
2343
2344     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2345   }
2346
2347 }
2348
2349 let mayLoad = 1, neverHasSideEffects = 1 in {
2350 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2351 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2352 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2353 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2354 }
2355
2356 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2357   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2358                         (ins addrmode3_pre:$addr), IndexModePre,
2359                         LdMiscFrm, itin,
2360                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2361     bits<14> addr;
2362     let Inst{23}    = addr{8};      // U bit
2363     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2364     let Inst{19-16} = addr{12-9};   // Rn
2365     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2366     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2367     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2368     let DecoderMethod = "DecodeAddrMode3Instruction";
2369   }
2370   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2371                         (ins addr_offset_none:$addr, am3offset:$offset),
2372                         IndexModePost, LdMiscFrm, itin,
2373                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2374                         []> {
2375     bits<10> offset;
2376     bits<4> addr;
2377     let Inst{23}    = offset{8};      // U bit
2378     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2379     let Inst{19-16} = addr;
2380     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2381     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2382     let DecoderMethod = "DecodeAddrMode3Instruction";
2383   }
2384 }
2385
2386 let mayLoad = 1, neverHasSideEffects = 1 in {
2387 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2388 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2389 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2390 let hasExtraDefRegAllocReq = 1 in {
2391 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2392                           (ins addrmode3_pre:$addr), IndexModePre,
2393                           LdMiscFrm, IIC_iLoad_d_ru,
2394                           "ldrd", "\t$Rt, $Rt2, $addr!",
2395                           "$addr.base = $Rn_wb", []> {
2396   bits<14> addr;
2397   let Inst{23}    = addr{8};      // U bit
2398   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2399   let Inst{19-16} = addr{12-9};   // Rn
2400   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2401   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2402   let DecoderMethod = "DecodeAddrMode3Instruction";
2403   let AsmMatchConverter = "cvtLdrdPre";
2404 }
2405 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2406                           (ins addr_offset_none:$addr, am3offset:$offset),
2407                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2408                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2409                           "$addr.base = $Rn_wb", []> {
2410   bits<10> offset;
2411   bits<4> addr;
2412   let Inst{23}    = offset{8};      // U bit
2413   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2414   let Inst{19-16} = addr;
2415   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2416   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2417   let DecoderMethod = "DecodeAddrMode3Instruction";
2418 }
2419 } // hasExtraDefRegAllocReq = 1
2420 } // mayLoad = 1, neverHasSideEffects = 1
2421
2422 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2423 let mayLoad = 1, neverHasSideEffects = 1 in {
2424 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2425                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2426                     IndexModePost, LdFrm, IIC_iLoad_ru,
2427                     "ldrt", "\t$Rt, $addr, $offset",
2428                     "$addr.base = $Rn_wb", []> {
2429   // {12}     isAdd
2430   // {11-0}   imm12/Rm
2431   bits<14> offset;
2432   bits<4> addr;
2433   let Inst{25} = 1;
2434   let Inst{23} = offset{12};
2435   let Inst{21} = 1; // overwrite
2436   let Inst{19-16} = addr;
2437   let Inst{11-5} = offset{11-5};
2438   let Inst{4} = 0;
2439   let Inst{3-0} = offset{3-0};
2440   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2441 }
2442
2443 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2444                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2445                    IndexModePost, LdFrm, IIC_iLoad_ru,
2446                    "ldrt", "\t$Rt, $addr, $offset",
2447                    "$addr.base = $Rn_wb", []> {
2448   // {12}     isAdd
2449   // {11-0}   imm12/Rm
2450   bits<14> offset;
2451   bits<4> addr;
2452   let Inst{25} = 0;
2453   let Inst{23} = offset{12};
2454   let Inst{21} = 1; // overwrite
2455   let Inst{19-16} = addr;
2456   let Inst{11-0} = offset{11-0};
2457   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2458 }
2459
2460 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2461                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2462                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2463                      "ldrbt", "\t$Rt, $addr, $offset",
2464                      "$addr.base = $Rn_wb", []> {
2465   // {12}     isAdd
2466   // {11-0}   imm12/Rm
2467   bits<14> offset;
2468   bits<4> addr;
2469   let Inst{25} = 1;
2470   let Inst{23} = offset{12};
2471   let Inst{21} = 1; // overwrite
2472   let Inst{19-16} = addr;
2473   let Inst{11-5} = offset{11-5};
2474   let Inst{4} = 0;
2475   let Inst{3-0} = offset{3-0};
2476   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2477 }
2478
2479 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2480                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2481                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2482                     "ldrbt", "\t$Rt, $addr, $offset",
2483                     "$addr.base = $Rn_wb", []> {
2484   // {12}     isAdd
2485   // {11-0}   imm12/Rm
2486   bits<14> offset;
2487   bits<4> addr;
2488   let Inst{25} = 0;
2489   let Inst{23} = offset{12};
2490   let Inst{21} = 1; // overwrite
2491   let Inst{19-16} = addr;
2492   let Inst{11-0} = offset{11-0};
2493   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2494 }
2495
2496 multiclass AI3ldrT<bits<4> op, string opc> {
2497   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2498                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2499                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2500                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2501     bits<9> offset;
2502     let Inst{23} = offset{8};
2503     let Inst{22} = 1;
2504     let Inst{11-8} = offset{7-4};
2505     let Inst{3-0} = offset{3-0};
2506     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2507   }
2508   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2509                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2510                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2511                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2512     bits<5> Rm;
2513     let Inst{23} = Rm{4};
2514     let Inst{22} = 0;
2515     let Inst{11-8} = 0;
2516     let Unpredictable{11-8} = 0b1111;
2517     let Inst{3-0} = Rm{3-0};
2518     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2519     let DecoderMethod = "DecodeLDR";
2520   }
2521 }
2522
2523 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2524 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2525 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2526 }
2527
2528 // Store
2529
2530 // Stores with truncate
2531 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2532                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2533                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2534
2535 // Store doubleword
2536 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2537 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2538                StMiscFrm, IIC_iStore_d_r,
2539                "strd", "\t$Rt, $src2, $addr", []>,
2540            Requires<[IsARM, HasV5TE]> {
2541   let Inst{21} = 0;
2542 }
2543
2544 // Indexed stores
2545 multiclass AI2_stridx<bit isByte, string opc,
2546                       InstrItinClass iii, InstrItinClass iir> {
2547   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2548                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2549                             StFrm, iii,
2550                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2551     bits<17> addr;
2552     let Inst{25} = 0;
2553     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2554     let Inst{19-16} = addr{16-13};  // Rn
2555     let Inst{11-0}  = addr{11-0};   // imm12
2556     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2557     let DecoderMethod = "DecodeSTRPreImm";
2558   }
2559
2560   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2561                       (ins GPR:$Rt, ldst_so_reg:$addr),
2562                       IndexModePre, StFrm, iir,
2563                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2564     bits<17> addr;
2565     let Inst{25} = 1;
2566     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2567     let Inst{19-16} = addr{16-13}; // Rn
2568     let Inst{11-0}  = addr{11-0};
2569     let Inst{4}     = 0;           // Inst{4} = 0
2570     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2571     let DecoderMethod = "DecodeSTRPreReg";
2572   }
2573   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2574                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2575                 IndexModePost, StFrm, iir,
2576                 opc, "\t$Rt, $addr, $offset",
2577                 "$addr.base = $Rn_wb", []> {
2578      // {12}     isAdd
2579      // {11-0}   imm12/Rm
2580      bits<14> offset;
2581      bits<4> addr;
2582      let Inst{25} = 1;
2583      let Inst{23} = offset{12};
2584      let Inst{19-16} = addr;
2585      let Inst{11-0} = offset{11-0};
2586      let Inst{4} = 0;
2587
2588     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2589    }
2590
2591    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2592                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2593                 IndexModePost, StFrm, iii,
2594                 opc, "\t$Rt, $addr, $offset",
2595                 "$addr.base = $Rn_wb", []> {
2596     // {12}     isAdd
2597     // {11-0}   imm12/Rm
2598     bits<14> offset;
2599     bits<4> addr;
2600     let Inst{25} = 0;
2601     let Inst{23} = offset{12};
2602     let Inst{19-16} = addr;
2603     let Inst{11-0} = offset{11-0};
2604
2605     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2606   }
2607 }
2608
2609 let mayStore = 1, neverHasSideEffects = 1 in {
2610 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2611 // IIC_iStore_siu depending on whether it the offset register is shifted.
2612 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2613 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2614 }
2615
2616 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2617                          am2offset_reg:$offset),
2618              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2619                            am2offset_reg:$offset)>;
2620 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2621                          am2offset_imm:$offset),
2622              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2623                            am2offset_imm:$offset)>;
2624 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2625                              am2offset_reg:$offset),
2626              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2627                             am2offset_reg:$offset)>;
2628 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2629                              am2offset_imm:$offset),
2630              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2631                             am2offset_imm:$offset)>;
2632
2633 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2634 // put the patterns on the instruction definitions directly as ISel wants
2635 // the address base and offset to be separate operands, not a single
2636 // complex operand like we represent the instructions themselves. The
2637 // pseudos map between the two.
2638 let usesCustomInserter = 1,
2639     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2640 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2641                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2642                4, IIC_iStore_ru,
2643             [(set GPR:$Rn_wb,
2644                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2645 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2646                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2647                4, IIC_iStore_ru,
2648             [(set GPR:$Rn_wb,
2649                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2650 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2651                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2652                4, IIC_iStore_ru,
2653             [(set GPR:$Rn_wb,
2654                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2655 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2656                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2657                4, IIC_iStore_ru,
2658             [(set GPR:$Rn_wb,
2659                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2660 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2661                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2662                4, IIC_iStore_ru,
2663             [(set GPR:$Rn_wb,
2664                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2665 }
2666
2667
2668
2669 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2670                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2671                            StMiscFrm, IIC_iStore_bh_ru,
2672                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2673   bits<14> addr;
2674   let Inst{23}    = addr{8};      // U bit
2675   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2676   let Inst{19-16} = addr{12-9};   // Rn
2677   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2678   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2679   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2680   let DecoderMethod = "DecodeAddrMode3Instruction";
2681 }
2682
2683 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2684                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2685                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2686                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2687                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2688                                                       addr_offset_none:$addr,
2689                                                       am3offset:$offset))]> {
2690   bits<10> offset;
2691   bits<4> addr;
2692   let Inst{23}    = offset{8};      // U bit
2693   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2694   let Inst{19-16} = addr;
2695   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2696   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2697   let DecoderMethod = "DecodeAddrMode3Instruction";
2698 }
2699
2700 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2701 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2702                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2703                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2704                           "strd", "\t$Rt, $Rt2, $addr!",
2705                           "$addr.base = $Rn_wb", []> {
2706   bits<14> addr;
2707   let Inst{23}    = addr{8};      // U bit
2708   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2709   let Inst{19-16} = addr{12-9};   // Rn
2710   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2711   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2712   let DecoderMethod = "DecodeAddrMode3Instruction";
2713   let AsmMatchConverter = "cvtStrdPre";
2714 }
2715
2716 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2717                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2718                                am3offset:$offset),
2719                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2720                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2721                           "$addr.base = $Rn_wb", []> {
2722   bits<10> offset;
2723   bits<4> addr;
2724   let Inst{23}    = offset{8};      // U bit
2725   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2726   let Inst{19-16} = addr;
2727   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2728   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2729   let DecoderMethod = "DecodeAddrMode3Instruction";
2730 }
2731 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2732
2733 // STRT, STRBT, and STRHT
2734
2735 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2736                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2737                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2738                    "strbt", "\t$Rt, $addr, $offset",
2739                    "$addr.base = $Rn_wb", []> {
2740   // {12}     isAdd
2741   // {11-0}   imm12/Rm
2742   bits<14> offset;
2743   bits<4> addr;
2744   let Inst{25} = 1;
2745   let Inst{23} = offset{12};
2746   let Inst{21} = 1; // overwrite
2747   let Inst{19-16} = addr;
2748   let Inst{11-5} = offset{11-5};
2749   let Inst{4} = 0;
2750   let Inst{3-0} = offset{3-0};
2751   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2752 }
2753
2754 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2755                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2756                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2757                    "strbt", "\t$Rt, $addr, $offset",
2758                    "$addr.base = $Rn_wb", []> {
2759   // {12}     isAdd
2760   // {11-0}   imm12/Rm
2761   bits<14> offset;
2762   bits<4> addr;
2763   let Inst{25} = 0;
2764   let Inst{23} = offset{12};
2765   let Inst{21} = 1; // overwrite
2766   let Inst{19-16} = addr;
2767   let Inst{11-0} = offset{11-0};
2768   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2769 }
2770
2771 let mayStore = 1, neverHasSideEffects = 1 in {
2772 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2773                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2774                    IndexModePost, StFrm, IIC_iStore_ru,
2775                    "strt", "\t$Rt, $addr, $offset",
2776                    "$addr.base = $Rn_wb", []> {
2777   // {12}     isAdd
2778   // {11-0}   imm12/Rm
2779   bits<14> offset;
2780   bits<4> addr;
2781   let Inst{25} = 1;
2782   let Inst{23} = offset{12};
2783   let Inst{21} = 1; // overwrite
2784   let Inst{19-16} = addr;
2785   let Inst{11-5} = offset{11-5};
2786   let Inst{4} = 0;
2787   let Inst{3-0} = offset{3-0};
2788   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2789 }
2790
2791 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2792                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2793                    IndexModePost, StFrm, IIC_iStore_ru,
2794                    "strt", "\t$Rt, $addr, $offset",
2795                    "$addr.base = $Rn_wb", []> {
2796   // {12}     isAdd
2797   // {11-0}   imm12/Rm
2798   bits<14> offset;
2799   bits<4> addr;
2800   let Inst{25} = 0;
2801   let Inst{23} = offset{12};
2802   let Inst{21} = 1; // overwrite
2803   let Inst{19-16} = addr;
2804   let Inst{11-0} = offset{11-0};
2805   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2806 }
2807 }
2808
2809
2810 multiclass AI3strT<bits<4> op, string opc> {
2811   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2812                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2813                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2814                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2815     bits<9> offset;
2816     let Inst{23} = offset{8};
2817     let Inst{22} = 1;
2818     let Inst{11-8} = offset{7-4};
2819     let Inst{3-0} = offset{3-0};
2820     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2821   }
2822   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2823                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2824                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2825                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2826     bits<5> Rm;
2827     let Inst{23} = Rm{4};
2828     let Inst{22} = 0;
2829     let Inst{11-8} = 0;
2830     let Inst{3-0} = Rm{3-0};
2831     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2832   }
2833 }
2834
2835
2836 defm STRHT : AI3strT<0b1011, "strht">;
2837
2838
2839 //===----------------------------------------------------------------------===//
2840 //  Load / store multiple Instructions.
2841 //
2842
2843 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2844                          InstrItinClass itin, InstrItinClass itin_upd> {
2845   // IA is the default, so no need for an explicit suffix on the
2846   // mnemonic here. Without it is the canonical spelling.
2847   def IA :
2848     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2849          IndexModeNone, f, itin,
2850          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2851     let Inst{24-23} = 0b01;       // Increment After
2852     let Inst{22}    = P_bit;
2853     let Inst{21}    = 0;          // No writeback
2854     let Inst{20}    = L_bit;
2855   }
2856   def IA_UPD :
2857     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2858          IndexModeUpd, f, itin_upd,
2859          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2860     let Inst{24-23} = 0b01;       // Increment After
2861     let Inst{22}    = P_bit;
2862     let Inst{21}    = 1;          // Writeback
2863     let Inst{20}    = L_bit;
2864
2865     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2866   }
2867   def DA :
2868     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2869          IndexModeNone, f, itin,
2870          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2871     let Inst{24-23} = 0b00;       // Decrement After
2872     let Inst{22}    = P_bit;
2873     let Inst{21}    = 0;          // No writeback
2874     let Inst{20}    = L_bit;
2875   }
2876   def DA_UPD :
2877     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2878          IndexModeUpd, f, itin_upd,
2879          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2880     let Inst{24-23} = 0b00;       // Decrement After
2881     let Inst{22}    = P_bit;
2882     let Inst{21}    = 1;          // Writeback
2883     let Inst{20}    = L_bit;
2884
2885     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2886   }
2887   def DB :
2888     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2889          IndexModeNone, f, itin,
2890          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2891     let Inst{24-23} = 0b10;       // Decrement Before
2892     let Inst{22}    = P_bit;
2893     let Inst{21}    = 0;          // No writeback
2894     let Inst{20}    = L_bit;
2895   }
2896   def DB_UPD :
2897     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2898          IndexModeUpd, f, itin_upd,
2899          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2900     let Inst{24-23} = 0b10;       // Decrement Before
2901     let Inst{22}    = P_bit;
2902     let Inst{21}    = 1;          // Writeback
2903     let Inst{20}    = L_bit;
2904
2905     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2906   }
2907   def IB :
2908     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2909          IndexModeNone, f, itin,
2910          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2911     let Inst{24-23} = 0b11;       // Increment Before
2912     let Inst{22}    = P_bit;
2913     let Inst{21}    = 0;          // No writeback
2914     let Inst{20}    = L_bit;
2915   }
2916   def IB_UPD :
2917     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2918          IndexModeUpd, f, itin_upd,
2919          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2920     let Inst{24-23} = 0b11;       // Increment Before
2921     let Inst{22}    = P_bit;
2922     let Inst{21}    = 1;          // Writeback
2923     let Inst{20}    = L_bit;
2924
2925     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2926   }
2927 }
2928
2929 let neverHasSideEffects = 1 in {
2930
2931 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2932 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2933                          IIC_iLoad_mu>;
2934
2935 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2936 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2937                          IIC_iStore_mu>;
2938
2939 } // neverHasSideEffects
2940
2941 // FIXME: remove when we have a way to marking a MI with these properties.
2942 // FIXME: Should pc be an implicit operand like PICADD, etc?
2943 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2944     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2945 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2946                                                  reglist:$regs, variable_ops),
2947                      4, IIC_iLoad_mBr, [],
2948                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2949       RegConstraint<"$Rn = $wb">;
2950
2951 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2952 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2953                                IIC_iLoad_mu>;
2954
2955 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2956 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2957                                IIC_iStore_mu>;
2958
2959
2960
2961 //===----------------------------------------------------------------------===//
2962 //  Move Instructions.
2963 //
2964
2965 let neverHasSideEffects = 1 in
2966 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2967                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2968   bits<4> Rd;
2969   bits<4> Rm;
2970
2971   let Inst{19-16} = 0b0000;
2972   let Inst{11-4} = 0b00000000;
2973   let Inst{25} = 0;
2974   let Inst{3-0} = Rm;
2975   let Inst{15-12} = Rd;
2976 }
2977
2978 // A version for the smaller set of tail call registers.
2979 let neverHasSideEffects = 1 in
2980 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2981                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2982   bits<4> Rd;
2983   bits<4> Rm;
2984
2985   let Inst{11-4} = 0b00000000;
2986   let Inst{25} = 0;
2987   let Inst{3-0} = Rm;
2988   let Inst{15-12} = Rd;
2989 }
2990
2991 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2992                 DPSoRegRegFrm, IIC_iMOVsr,
2993                 "mov", "\t$Rd, $src",
2994                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2995                 Sched<[WriteALU]> {
2996   bits<4> Rd;
2997   bits<12> src;
2998   let Inst{15-12} = Rd;
2999   let Inst{19-16} = 0b0000;
3000   let Inst{11-8} = src{11-8};
3001   let Inst{7} = 0;
3002   let Inst{6-5} = src{6-5};
3003   let Inst{4} = 1;
3004   let Inst{3-0} = src{3-0};
3005   let Inst{25} = 0;
3006 }
3007
3008 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3009                 DPSoRegImmFrm, IIC_iMOVsr,
3010                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3011                 UnaryDP, Sched<[WriteALU]> {
3012   bits<4> Rd;
3013   bits<12> src;
3014   let Inst{15-12} = Rd;
3015   let Inst{19-16} = 0b0000;
3016   let Inst{11-5} = src{11-5};
3017   let Inst{4} = 0;
3018   let Inst{3-0} = src{3-0};
3019   let Inst{25} = 0;
3020 }
3021
3022 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3023 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3024                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3025                 Sched<[WriteALU]> {
3026   bits<4> Rd;
3027   bits<12> imm;
3028   let Inst{25} = 1;
3029   let Inst{15-12} = Rd;
3030   let Inst{19-16} = 0b0000;
3031   let Inst{11-0} = imm;
3032 }
3033
3034 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3035 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3036                  DPFrm, IIC_iMOVi,
3037                  "movw", "\t$Rd, $imm",
3038                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3039                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3040   bits<4> Rd;
3041   bits<16> imm;
3042   let Inst{15-12} = Rd;
3043   let Inst{11-0}  = imm{11-0};
3044   let Inst{19-16} = imm{15-12};
3045   let Inst{20} = 0;
3046   let Inst{25} = 1;
3047   let DecoderMethod = "DecodeArmMOVTWInstruction";
3048 }
3049
3050 def : InstAlias<"mov${p} $Rd, $imm",
3051                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3052         Requires<[IsARM]>;
3053
3054 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3055                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3056                       Sched<[WriteALU]>;
3057
3058 let Constraints = "$src = $Rd" in {
3059 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3060                   (ins GPR:$src, imm0_65535_expr:$imm),
3061                   DPFrm, IIC_iMOVi,
3062                   "movt", "\t$Rd, $imm",
3063                   [(set GPRnopc:$Rd,
3064                         (or (and GPR:$src, 0xffff),
3065                             lo16AllZero:$imm))]>, UnaryDP,
3066                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3067   bits<4> Rd;
3068   bits<16> imm;
3069   let Inst{15-12} = Rd;
3070   let Inst{11-0}  = imm{11-0};
3071   let Inst{19-16} = imm{15-12};
3072   let Inst{20} = 0;
3073   let Inst{25} = 1;
3074   let DecoderMethod = "DecodeArmMOVTWInstruction";
3075 }
3076
3077 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3078                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3079                       Sched<[WriteALU]>;
3080
3081 } // Constraints
3082
3083 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3084       Requires<[IsARM, HasV6T2]>;
3085
3086 let Uses = [CPSR] in
3087 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3088                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3089                     Requires<[IsARM]>, Sched<[WriteALU]>;
3090
3091 // These aren't really mov instructions, but we have to define them this way
3092 // due to flag operands.
3093
3094 let Defs = [CPSR] in {
3095 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3096                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3097                       Sched<[WriteALU]>, Requires<[IsARM]>;
3098 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3099                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3100                       Sched<[WriteALU]>, Requires<[IsARM]>;
3101 }
3102
3103 //===----------------------------------------------------------------------===//
3104 //  Extend Instructions.
3105 //
3106
3107 // Sign extenders
3108
3109 def SXTB  : AI_ext_rrot<0b01101010,
3110                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3111 def SXTH  : AI_ext_rrot<0b01101011,
3112                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3113
3114 def SXTAB : AI_exta_rrot<0b01101010,
3115                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3116 def SXTAH : AI_exta_rrot<0b01101011,
3117                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3118
3119 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3120
3121 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3122
3123 // Zero extenders
3124
3125 let AddedComplexity = 16 in {
3126 def UXTB   : AI_ext_rrot<0b01101110,
3127                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3128 def UXTH   : AI_ext_rrot<0b01101111,
3129                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3130 def UXTB16 : AI_ext_rrot<0b01101100,
3131                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3132
3133 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3134 //        The transformation should probably be done as a combiner action
3135 //        instead so we can include a check for masking back in the upper
3136 //        eight bits of the source into the lower eight bits of the result.
3137 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3138 //               (UXTB16r_rot GPR:$Src, 3)>;
3139 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3140                (UXTB16 GPR:$Src, 1)>;
3141
3142 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3143                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3144 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3145                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3146 }
3147
3148 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3149 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3150
3151
3152 def SBFX  : I<(outs GPRnopc:$Rd),
3153               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3154                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3155                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3156                Requires<[IsARM, HasV6T2]> {
3157   bits<4> Rd;
3158   bits<4> Rn;
3159   bits<5> lsb;
3160   bits<5> width;
3161   let Inst{27-21} = 0b0111101;
3162   let Inst{6-4}   = 0b101;
3163   let Inst{20-16} = width;
3164   let Inst{15-12} = Rd;
3165   let Inst{11-7}  = lsb;
3166   let Inst{3-0}   = Rn;
3167 }
3168
3169 def UBFX  : I<(outs GPR:$Rd),
3170               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3171                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3172                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3173                Requires<[IsARM, HasV6T2]> {
3174   bits<4> Rd;
3175   bits<4> Rn;
3176   bits<5> lsb;
3177   bits<5> width;
3178   let Inst{27-21} = 0b0111111;
3179   let Inst{6-4}   = 0b101;
3180   let Inst{20-16} = width;
3181   let Inst{15-12} = Rd;
3182   let Inst{11-7}  = lsb;
3183   let Inst{3-0}   = Rn;
3184 }
3185
3186 //===----------------------------------------------------------------------===//
3187 //  Arithmetic Instructions.
3188 //
3189
3190 defm ADD  : AsI1_bin_irs<0b0100, "add",
3191                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3192                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3193 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3194                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3195                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3196
3197 // ADD and SUB with 's' bit set.
3198 //
3199 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3200 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3201 // AdjustInstrPostInstrSelection where we determine whether or not to
3202 // set the "s" bit based on CPSR liveness.
3203 //
3204 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3205 // support for an optional CPSR definition that corresponds to the DAG
3206 // node's second value. We can then eliminate the implicit def of CPSR.
3207 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3208                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3209 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3210                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3211
3212 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3213               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3214 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3215               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3216
3217 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3218                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3219                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3220
3221 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3222 // CPSR and the implicit def of CPSR is not needed.
3223 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3224                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3225
3226 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3227                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3228
3229 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3230 // The assume-no-carry-in form uses the negation of the input since add/sub
3231 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3232 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3233 // details.
3234 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3235              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3236 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3237              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3238
3239 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3240              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3241              Requires<[IsARM, HasV6T2]>;
3242 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3243              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3244              Requires<[IsARM, HasV6T2]>;
3245
3246 // The with-carry-in form matches bitwise not instead of the negation.
3247 // Effectively, the inverse interpretation of the carry flag already accounts
3248 // for part of the negation.
3249 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3250              (SBCri   GPR:$src, so_imm_not:$imm)>;
3251 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3252              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3253
3254 // Note: These are implemented in C++ code, because they have to generate
3255 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3256 // cannot produce.
3257 // (mul X, 2^n+1) -> (add (X << n), X)
3258 // (mul X, 2^n-1) -> (rsb X, (X << n))
3259
3260 // ARM Arithmetic Instruction
3261 // GPR:$dst = GPR:$a op GPR:$b
3262 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3263           list<dag> pattern = [],
3264           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3265           string asm = "\t$Rd, $Rn, $Rm">
3266   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3267     Sched<[WriteALU, ReadALU, ReadALU]> {
3268   bits<4> Rn;
3269   bits<4> Rd;
3270   bits<4> Rm;
3271   let Inst{27-20} = op27_20;
3272   let Inst{11-4} = op11_4;
3273   let Inst{19-16} = Rn;
3274   let Inst{15-12} = Rd;
3275   let Inst{3-0}   = Rm;
3276
3277   let Unpredictable{11-8} = 0b1111;
3278 }
3279
3280 // Saturating add/subtract
3281
3282 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3283                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3284                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3285 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3286                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3287                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3288 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3289                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3290                   "\t$Rd, $Rm, $Rn">;
3291 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3292                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3293                   "\t$Rd, $Rm, $Rn">;
3294
3295 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3296 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3297 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3298 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3299 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3300 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3301 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3302 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3303 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3304 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3305 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3306 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3307
3308 // Signed/Unsigned add/subtract
3309
3310 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3311 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3312 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3313 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3314 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3315 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3316 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3317 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3318 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3319 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3320 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3321 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3322
3323 // Signed/Unsigned halving add/subtract
3324
3325 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3326 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3327 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3328 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3329 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3330 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3331 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3332 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3333 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3334 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3335 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3336 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3337
3338 // Unsigned Sum of Absolute Differences [and Accumulate].
3339
3340 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3341                 MulFrm /* for convenience */, NoItinerary, "usad8",
3342                 "\t$Rd, $Rn, $Rm", []>,
3343              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3344   bits<4> Rd;
3345   bits<4> Rn;
3346   bits<4> Rm;
3347   let Inst{27-20} = 0b01111000;
3348   let Inst{15-12} = 0b1111;
3349   let Inst{7-4} = 0b0001;
3350   let Inst{19-16} = Rd;
3351   let Inst{11-8} = Rm;
3352   let Inst{3-0} = Rn;
3353 }
3354 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3355                 MulFrm /* for convenience */, NoItinerary, "usada8",
3356                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3357              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3358   bits<4> Rd;
3359   bits<4> Rn;
3360   bits<4> Rm;
3361   bits<4> Ra;
3362   let Inst{27-20} = 0b01111000;
3363   let Inst{7-4} = 0b0001;
3364   let Inst{19-16} = Rd;
3365   let Inst{15-12} = Ra;
3366   let Inst{11-8} = Rm;
3367   let Inst{3-0} = Rn;
3368 }
3369
3370 // Signed/Unsigned saturate
3371
3372 def SSAT : AI<(outs GPRnopc:$Rd),
3373               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3374               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3375   bits<4> Rd;
3376   bits<5> sat_imm;
3377   bits<4> Rn;
3378   bits<8> sh;
3379   let Inst{27-21} = 0b0110101;
3380   let Inst{5-4} = 0b01;
3381   let Inst{20-16} = sat_imm;
3382   let Inst{15-12} = Rd;
3383   let Inst{11-7} = sh{4-0};
3384   let Inst{6} = sh{5};
3385   let Inst{3-0} = Rn;
3386 }
3387
3388 def SSAT16 : AI<(outs GPRnopc:$Rd),
3389                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3390                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3391   bits<4> Rd;
3392   bits<4> sat_imm;
3393   bits<4> Rn;
3394   let Inst{27-20} = 0b01101010;
3395   let Inst{11-4} = 0b11110011;
3396   let Inst{15-12} = Rd;
3397   let Inst{19-16} = sat_imm;
3398   let Inst{3-0} = Rn;
3399 }
3400
3401 def USAT : AI<(outs GPRnopc:$Rd),
3402               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3403               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3404   bits<4> Rd;
3405   bits<5> sat_imm;
3406   bits<4> Rn;
3407   bits<8> sh;
3408   let Inst{27-21} = 0b0110111;
3409   let Inst{5-4} = 0b01;
3410   let Inst{15-12} = Rd;
3411   let Inst{11-7} = sh{4-0};
3412   let Inst{6} = sh{5};
3413   let Inst{20-16} = sat_imm;
3414   let Inst{3-0} = Rn;
3415 }
3416
3417 def USAT16 : AI<(outs GPRnopc:$Rd),
3418                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3419                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3420   bits<4> Rd;
3421   bits<4> sat_imm;
3422   bits<4> Rn;
3423   let Inst{27-20} = 0b01101110;
3424   let Inst{11-4} = 0b11110011;
3425   let Inst{15-12} = Rd;
3426   let Inst{19-16} = sat_imm;
3427   let Inst{3-0} = Rn;
3428 }
3429
3430 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3431                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3432 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3433                (USAT imm:$pos, GPRnopc:$a, 0)>;
3434
3435 //===----------------------------------------------------------------------===//
3436 //  Bitwise Instructions.
3437 //
3438
3439 defm AND   : AsI1_bin_irs<0b0000, "and",
3440                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3441                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3442 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3443                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3444                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3445 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3446                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3447                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3448 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3449                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3450                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3451
3452 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3453 // like in the actual instruction encoding. The complexity of mapping the mask
3454 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3455 // instruction description.
3456 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3457                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3458                "bfc", "\t$Rd, $imm", "$src = $Rd",
3459                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3460                Requires<[IsARM, HasV6T2]> {
3461   bits<4> Rd;
3462   bits<10> imm;
3463   let Inst{27-21} = 0b0111110;
3464   let Inst{6-0}   = 0b0011111;
3465   let Inst{15-12} = Rd;
3466   let Inst{11-7}  = imm{4-0}; // lsb
3467   let Inst{20-16} = imm{9-5}; // msb
3468 }
3469
3470 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3471 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3472           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3473           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3474           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3475                            bf_inv_mask_imm:$imm))]>,
3476           Requires<[IsARM, HasV6T2]> {
3477   bits<4> Rd;
3478   bits<4> Rn;
3479   bits<10> imm;
3480   let Inst{27-21} = 0b0111110;
3481   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3482   let Inst{15-12} = Rd;
3483   let Inst{11-7}  = imm{4-0}; // lsb
3484   let Inst{20-16} = imm{9-5}; // width
3485   let Inst{3-0}   = Rn;
3486 }
3487
3488 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3489                   "mvn", "\t$Rd, $Rm",
3490                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3491   bits<4> Rd;
3492   bits<4> Rm;
3493   let Inst{25} = 0;
3494   let Inst{19-16} = 0b0000;
3495   let Inst{11-4} = 0b00000000;
3496   let Inst{15-12} = Rd;
3497   let Inst{3-0} = Rm;
3498 }
3499 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3500                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3501                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3502                   Sched<[WriteALU]> {
3503   bits<4> Rd;
3504   bits<12> shift;
3505   let Inst{25} = 0;
3506   let Inst{19-16} = 0b0000;
3507   let Inst{15-12} = Rd;
3508   let Inst{11-5} = shift{11-5};
3509   let Inst{4} = 0;
3510   let Inst{3-0} = shift{3-0};
3511 }
3512 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3513                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3514                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3515                   Sched<[WriteALU]> {
3516   bits<4> Rd;
3517   bits<12> shift;
3518   let Inst{25} = 0;
3519   let Inst{19-16} = 0b0000;
3520   let Inst{15-12} = Rd;
3521   let Inst{11-8} = shift{11-8};
3522   let Inst{7} = 0;
3523   let Inst{6-5} = shift{6-5};
3524   let Inst{4} = 1;
3525   let Inst{3-0} = shift{3-0};
3526 }
3527 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3528 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3529                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3530                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3531   bits<4> Rd;
3532   bits<12> imm;
3533   let Inst{25} = 1;
3534   let Inst{19-16} = 0b0000;
3535   let Inst{15-12} = Rd;
3536   let Inst{11-0} = imm;
3537 }
3538
3539 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3540              (BICri GPR:$src, so_imm_not:$imm)>;
3541
3542 //===----------------------------------------------------------------------===//
3543 //  Multiply Instructions.
3544 //
3545 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3546              string opc, string asm, list<dag> pattern>
3547   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3548   bits<4> Rd;
3549   bits<4> Rm;
3550   bits<4> Rn;
3551   let Inst{19-16} = Rd;
3552   let Inst{11-8}  = Rm;
3553   let Inst{3-0}   = Rn;
3554 }
3555 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3556              string opc, string asm, list<dag> pattern>
3557   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3558   bits<4> RdLo;
3559   bits<4> RdHi;
3560   bits<4> Rm;
3561   bits<4> Rn;
3562   let Inst{19-16} = RdHi;
3563   let Inst{15-12} = RdLo;
3564   let Inst{11-8}  = Rm;
3565   let Inst{3-0}   = Rn;
3566 }
3567 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3568              string opc, string asm, list<dag> pattern>
3569   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3570   bits<4> RdLo;
3571   bits<4> RdHi;
3572   bits<4> Rm;
3573   bits<4> Rn;
3574   let Inst{19-16} = RdHi;
3575   let Inst{15-12} = RdLo;
3576   let Inst{11-8}  = Rm;
3577   let Inst{3-0}   = Rn;
3578 }
3579
3580 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3581 //        property. Remove them when it's possible to add those properties
3582 //        on an individual MachineInstr, not just an instruction description.
3583 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3584 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3585                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3586                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3587                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3588                   Requires<[IsARM, HasV6]> {
3589   let Inst{15-12} = 0b0000;
3590   let Unpredictable{15-12} = 0b1111;
3591 }
3592
3593 let Constraints = "@earlyclobber $Rd" in
3594 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3595                                                     pred:$p, cc_out:$s),
3596                            4, IIC_iMUL32,
3597                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3598                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3599                Requires<[IsARM, NoV6, UseMulOps]>;
3600 }
3601
3602 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3603                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3604                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3605                    Requires<[IsARM, HasV6, UseMulOps]> {
3606   bits<4> Ra;
3607   let Inst{15-12} = Ra;
3608 }
3609
3610 let Constraints = "@earlyclobber $Rd" in
3611 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3612                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3613                            4, IIC_iMAC32,
3614                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3615                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3616                         Requires<[IsARM, NoV6]>;
3617
3618 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3619                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3620                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3621                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3622   bits<4> Rd;
3623   bits<4> Rm;
3624   bits<4> Rn;
3625   bits<4> Ra;
3626   let Inst{19-16} = Rd;
3627   let Inst{15-12} = Ra;
3628   let Inst{11-8}  = Rm;
3629   let Inst{3-0}   = Rn;
3630 }
3631
3632 // Extra precision multiplies with low / high results
3633 let neverHasSideEffects = 1 in {
3634 let isCommutable = 1 in {
3635 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3636                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3637                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3638                     Requires<[IsARM, HasV6]>;
3639
3640 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3641                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3642                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3643                     Requires<[IsARM, HasV6]>;
3644
3645 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3646 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3647                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3648                             4, IIC_iMUL64, [],
3649           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3650                            Requires<[IsARM, NoV6]>;
3651
3652 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3653                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3654                             4, IIC_iMUL64, [],
3655           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3656                            Requires<[IsARM, NoV6]>;
3657 }
3658 }
3659
3660 // Multiply + accumulate
3661 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3662                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3663                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3664          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3665 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3666                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3667                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3668          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3669
3670 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3671                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3672                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3673                     Requires<[IsARM, HasV6]> {
3674   bits<4> RdLo;
3675   bits<4> RdHi;
3676   bits<4> Rm;
3677   bits<4> Rn;
3678   let Inst{19-16} = RdHi;
3679   let Inst{15-12} = RdLo;
3680   let Inst{11-8}  = Rm;
3681   let Inst{3-0}   = Rn;
3682 }
3683
3684 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3685 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3686                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3687                               4, IIC_iMAC64, [],
3688              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3689                            pred:$p, cc_out:$s)>,
3690                            Requires<[IsARM, NoV6]>;
3691 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3692                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3693                               4, IIC_iMAC64, [],
3694              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3695                            pred:$p, cc_out:$s)>,
3696                            Requires<[IsARM, NoV6]>;
3697 }
3698
3699 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3700 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3701                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3702                               4, IIC_iMAC64, [],
3703           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3704                            Requires<[IsARM, NoV6]>;
3705 }
3706
3707 } // neverHasSideEffects
3708
3709 // Most significant word multiply
3710 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3711                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3712                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3713             Requires<[IsARM, HasV6]> {
3714   let Inst{15-12} = 0b1111;
3715 }
3716
3717 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3718                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3719             Requires<[IsARM, HasV6]> {
3720   let Inst{15-12} = 0b1111;
3721 }
3722
3723 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3724                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3725                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3726                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3727             Requires<[IsARM, HasV6, UseMulOps]>;
3728
3729 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3730                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3731                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3732             Requires<[IsARM, HasV6]>;
3733
3734 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3735                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3736                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3737             Requires<[IsARM, HasV6, UseMulOps]>;
3738
3739 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3740                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3741                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3742             Requires<[IsARM, HasV6]>;
3743
3744 multiclass AI_smul<string opc, PatFrag opnode> {
3745   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3746               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3747               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3748                                       (sext_inreg GPR:$Rm, i16)))]>,
3749            Requires<[IsARM, HasV5TE]>;
3750
3751   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3752               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3753               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3754                                       (sra GPR:$Rm, (i32 16))))]>,
3755            Requires<[IsARM, HasV5TE]>;
3756
3757   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3758               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3759               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3760                                       (sext_inreg GPR:$Rm, i16)))]>,
3761            Requires<[IsARM, HasV5TE]>;
3762
3763   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3764               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3765               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3766                                       (sra GPR:$Rm, (i32 16))))]>,
3767             Requires<[IsARM, HasV5TE]>;
3768
3769   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3770               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3771               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3772                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3773            Requires<[IsARM, HasV5TE]>;
3774
3775   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3776               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3777               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3778                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3779             Requires<[IsARM, HasV5TE]>;
3780 }
3781
3782
3783 multiclass AI_smla<string opc, PatFrag opnode> {
3784   let DecoderMethod = "DecodeSMLAInstruction" in {
3785   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3786               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3787               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3788               [(set GPRnopc:$Rd, (add GPR:$Ra,
3789                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3790                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3791            Requires<[IsARM, HasV5TE, UseMulOps]>;
3792
3793   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3794               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3795               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3796               [(set GPRnopc:$Rd,
3797                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3798                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3799            Requires<[IsARM, HasV5TE, UseMulOps]>;
3800
3801   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3802               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3803               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3804               [(set GPRnopc:$Rd,
3805                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3806                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3807            Requires<[IsARM, HasV5TE, UseMulOps]>;
3808
3809   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3810               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3811               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3812              [(set GPRnopc:$Rd,
3813                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3814                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3815             Requires<[IsARM, HasV5TE, UseMulOps]>;
3816
3817   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3818               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3819               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3820               [(set GPRnopc:$Rd,
3821                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3822                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3823            Requires<[IsARM, HasV5TE, UseMulOps]>;
3824
3825   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3826               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3827               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3828               [(set GPRnopc:$Rd,
3829                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3830                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3831             Requires<[IsARM, HasV5TE, UseMulOps]>;
3832   }
3833 }
3834
3835 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3836 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3837
3838 // Halfword multiply accumulate long: SMLAL<x><y>.
3839 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3840                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3841                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3842               Requires<[IsARM, HasV5TE]>;
3843
3844 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3845                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3846                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3847               Requires<[IsARM, HasV5TE]>;
3848
3849 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3850                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3851                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3852               Requires<[IsARM, HasV5TE]>;
3853
3854 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3855                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3856                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3857               Requires<[IsARM, HasV5TE]>;
3858
3859 // Helper class for AI_smld.
3860 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3861                     InstrItinClass itin, string opc, string asm>
3862   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3863   bits<4> Rn;
3864   bits<4> Rm;
3865   let Inst{27-23} = 0b01110;
3866   let Inst{22}    = long;
3867   let Inst{21-20} = 0b00;
3868   let Inst{11-8}  = Rm;
3869   let Inst{7}     = 0;
3870   let Inst{6}     = sub;
3871   let Inst{5}     = swap;
3872   let Inst{4}     = 1;
3873   let Inst{3-0}   = Rn;
3874 }
3875 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3876                 InstrItinClass itin, string opc, string asm>
3877   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3878   bits<4> Rd;
3879   let Inst{15-12} = 0b1111;
3880   let Inst{19-16} = Rd;
3881 }
3882 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3883                 InstrItinClass itin, string opc, string asm>
3884   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3885   bits<4> Ra;
3886   bits<4> Rd;
3887   let Inst{19-16} = Rd;
3888   let Inst{15-12} = Ra;
3889 }
3890 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3891                   InstrItinClass itin, string opc, string asm>
3892   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3893   bits<4> RdLo;
3894   bits<4> RdHi;
3895   let Inst{19-16} = RdHi;
3896   let Inst{15-12} = RdLo;
3897 }
3898
3899 multiclass AI_smld<bit sub, string opc> {
3900
3901   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3902                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3903                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3904
3905   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3906                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3907                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3908
3909   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3910                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3911                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3912
3913   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3914                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3915                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3916
3917 }
3918
3919 defm SMLA : AI_smld<0, "smla">;
3920 defm SMLS : AI_smld<1, "smls">;
3921
3922 multiclass AI_sdml<bit sub, string opc> {
3923
3924   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3925                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3926   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3927                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3928 }
3929
3930 defm SMUA : AI_sdml<0, "smua">;
3931 defm SMUS : AI_sdml<1, "smus">;
3932
3933 //===----------------------------------------------------------------------===//
3934 //  Division Instructions (ARMv7-A with virtualization extension)
3935 //
3936 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3937                    "sdiv", "\t$Rd, $Rn, $Rm",
3938                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3939            Requires<[IsARM, HasDivideInARM]>;
3940
3941 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3942                    "udiv", "\t$Rd, $Rn, $Rm",
3943                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3944            Requires<[IsARM, HasDivideInARM]>;
3945
3946 //===----------------------------------------------------------------------===//
3947 //  Misc. Arithmetic Instructions.
3948 //
3949
3950 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3951               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3952               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3953            Sched<[WriteALU]>;
3954
3955 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3956               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3957               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3958            Requires<[IsARM, HasV6T2]>,
3959            Sched<[WriteALU]>;
3960
3961 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3962               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3963               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3964            Sched<[WriteALU]>;
3965
3966 let AddedComplexity = 5 in
3967 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3968                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3969                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3970                Requires<[IsARM, HasV6]>,
3971            Sched<[WriteALU]>;
3972
3973 let AddedComplexity = 5 in
3974 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3975                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3976                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3977                Requires<[IsARM, HasV6]>,
3978            Sched<[WriteALU]>;
3979
3980 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3981                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3982                (REVSH GPR:$Rm)>;
3983
3984 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3985                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3986                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3987                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3988                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3989                                            0xFFFF0000)))]>,
3990                Requires<[IsARM, HasV6]>,
3991            Sched<[WriteALUsi, ReadALU]>;
3992
3993 // Alternate cases for PKHBT where identities eliminate some nodes.
3994 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3995                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3996 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3997                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3998
3999 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4000 // will match the pattern below.
4001 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4002                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4003                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4004                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4005                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4006                                            0xFFFF)))]>,
4007                Requires<[IsARM, HasV6]>,
4008            Sched<[WriteALUsi, ReadALU]>;
4009
4010 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4011 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4012 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4013                    (srl GPRnopc:$src2, imm16_31:$sh)),
4014                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4015 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4016                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4017                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4018
4019 //===----------------------------------------------------------------------===//
4020 //  Comparison Instructions...
4021 //
4022
4023 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4024                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4025                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4026
4027 // ARMcmpZ can re-use the above instruction definitions.
4028 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4029              (CMPri   GPR:$src, so_imm:$imm)>;
4030 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4031              (CMPrr   GPR:$src, GPR:$rhs)>;
4032 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4033              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4034 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4035              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4036
4037 // CMN register-integer
4038 let isCompare = 1, Defs = [CPSR] in {
4039 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4040                 "cmn", "\t$Rn, $imm",
4041                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4042                 Sched<[WriteCMP, ReadALU]> {
4043   bits<4> Rn;
4044   bits<12> imm;
4045   let Inst{25} = 1;
4046   let Inst{20} = 1;
4047   let Inst{19-16} = Rn;
4048   let Inst{15-12} = 0b0000;
4049   let Inst{11-0} = imm;
4050
4051   let Unpredictable{15-12} = 0b1111;
4052 }
4053
4054 // CMN register-register/shift
4055 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4056                  "cmn", "\t$Rn, $Rm",
4057                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4058                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4059   bits<4> Rn;
4060   bits<4> Rm;
4061   let isCommutable = 1;
4062   let Inst{25} = 0;
4063   let Inst{20} = 1;
4064   let Inst{19-16} = Rn;
4065   let Inst{15-12} = 0b0000;
4066   let Inst{11-4} = 0b00000000;
4067   let Inst{3-0} = Rm;
4068
4069   let Unpredictable{15-12} = 0b1111;
4070 }
4071
4072 def CMNzrsi : AI1<0b1011, (outs),
4073                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4074                   "cmn", "\t$Rn, $shift",
4075                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4076                     GPR:$Rn, so_reg_imm:$shift)]>,
4077                     Sched<[WriteCMPsi, ReadALU]> {
4078   bits<4> Rn;
4079   bits<12> shift;
4080   let Inst{25} = 0;
4081   let Inst{20} = 1;
4082   let Inst{19-16} = Rn;
4083   let Inst{15-12} = 0b0000;
4084   let Inst{11-5} = shift{11-5};
4085   let Inst{4} = 0;
4086   let Inst{3-0} = shift{3-0};
4087
4088   let Unpredictable{15-12} = 0b1111;
4089 }
4090
4091 def CMNzrsr : AI1<0b1011, (outs),
4092                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4093                   "cmn", "\t$Rn, $shift",
4094                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4095                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4096                     Sched<[WriteCMPsr, ReadALU]> {
4097   bits<4> Rn;
4098   bits<12> shift;
4099   let Inst{25} = 0;
4100   let Inst{20} = 1;
4101   let Inst{19-16} = Rn;
4102   let Inst{15-12} = 0b0000;
4103   let Inst{11-8} = shift{11-8};
4104   let Inst{7} = 0;
4105   let Inst{6-5} = shift{6-5};
4106   let Inst{4} = 1;
4107   let Inst{3-0} = shift{3-0};
4108
4109   let Unpredictable{15-12} = 0b1111;
4110 }
4111
4112 }
4113
4114 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4115              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4116
4117 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4118              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4119
4120 // Note that TST/TEQ don't set all the same flags that CMP does!
4121 defm TST  : AI1_cmp_irs<0b1000, "tst",
4122                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4123                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4124 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4125                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4126                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4127
4128 // Pseudo i64 compares for some floating point compares.
4129 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4130     Defs = [CPSR] in {
4131 def BCCi64 : PseudoInst<(outs),
4132     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4133      IIC_Br,
4134     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4135     Sched<[WriteBr]>;
4136
4137 def BCCZi64 : PseudoInst<(outs),
4138      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4139     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4140     Sched<[WriteBr]>;
4141 } // usesCustomInserter
4142
4143
4144 // Conditional moves
4145 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4146 // a two-value operand where a dag node expects two operands. :(
4147 let neverHasSideEffects = 1 in {
4148
4149 let isCommutable = 1, isSelect = 1 in
4150 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4151                            4, IIC_iCMOVr,
4152   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4153       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4154
4155 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4156                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4157                            4, IIC_iCMOVsr,
4158   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4159                             imm:$cc, CCR:$ccr))*/]>,
4160       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4161 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4162                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4163                            4, IIC_iCMOVsr,
4164   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4165                             imm:$cc, CCR:$ccr))*/]>,
4166       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4167
4168
4169 let isMoveImm = 1 in
4170 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4171                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4172                              4, IIC_iMOVi,
4173                              []>,
4174       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4175       Sched<[WriteALU]>;
4176
4177 let isMoveImm = 1 in
4178 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4179                            (ins GPR:$false, so_imm:$imm, pred:$p),
4180                            4, IIC_iCMOVi,
4181    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4182       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4183
4184 // Two instruction predicate mov immediate.
4185 let isMoveImm = 1 in
4186 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4187                                 (ins GPR:$false, i32imm:$src, pred:$p),
4188                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4189
4190 let isMoveImm = 1 in
4191 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4192                            (ins GPR:$false, so_imm:$imm, pred:$p),
4193                            4, IIC_iCMOVi,
4194  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4195                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4196
4197 } // neverHasSideEffects
4198
4199
4200 //===----------------------------------------------------------------------===//
4201 // Atomic operations intrinsics
4202 //
4203
4204 def MemBarrierOptOperand : AsmOperandClass {
4205   let Name = "MemBarrierOpt";
4206   let ParserMethod = "parseMemBarrierOptOperand";
4207 }
4208 def memb_opt : Operand<i32> {
4209   let PrintMethod = "printMemBOption";
4210   let ParserMatchClass = MemBarrierOptOperand;
4211   let DecoderMethod = "DecodeMemBarrierOption";
4212 }
4213
4214 // memory barriers protect the atomic sequences
4215 let hasSideEffects = 1 in {
4216 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4217                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4218                 Requires<[IsARM, HasDB]> {
4219   bits<4> opt;
4220   let Inst{31-4} = 0xf57ff05;
4221   let Inst{3-0} = opt;
4222 }
4223 }
4224
4225 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4226                 "dsb", "\t$opt", []>,
4227                 Requires<[IsARM, HasDB]> {
4228   bits<4> opt;
4229   let Inst{31-4} = 0xf57ff04;
4230   let Inst{3-0} = opt;
4231 }
4232
4233 // ISB has only full system option
4234 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4235                 "isb", "\t$opt", []>,
4236                 Requires<[IsARM, HasDB]> {
4237   bits<4> opt;
4238   let Inst{31-4} = 0xf57ff06;
4239   let Inst{3-0} = opt;
4240 }
4241
4242 // Pseudo instruction that combines movs + predicated rsbmi
4243 // to implement integer ABS
4244 let usesCustomInserter = 1, Defs = [CPSR] in
4245 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4246
4247 let usesCustomInserter = 1 in {
4248   let Defs = [CPSR] in {
4249     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4250       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4251       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4252     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4253       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4254       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4255     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4256       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4257       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4258     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4259       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4260       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4261     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4262       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4263       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4264     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4265       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4266       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4267     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4268       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4269       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4270     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4271       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4272       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4273     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4274       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4275       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4276     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4277       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4278       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4279     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4280       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4281       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4282     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4283       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4284       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4285     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4286       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4287       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4288     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4289       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4290       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4291     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4292       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4293       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4294     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4295       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4296       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4297     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4298       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4299       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4300     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4301       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4302       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4303     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4304       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4305       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4306     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4307       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4308       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4309     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4310       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4311       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4312     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4313       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4314       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4315     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4316       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4317       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4318     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4319       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4320       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4321     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4322       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4323       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4324     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4325       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4326       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4327     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4328       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4329       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4330     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4331       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4332       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4333     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4334       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4335       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4336     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4337       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4338       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4339
4340     def ATOMIC_SWAP_I8 : PseudoInst<
4341       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4342       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4343     def ATOMIC_SWAP_I16 : PseudoInst<
4344       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4345       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4346     def ATOMIC_SWAP_I32 : PseudoInst<
4347       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4348       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4349
4350     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4351       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4352       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4353     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4354       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4355       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4356     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4357       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4358       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4359 }
4360 }
4361
4362 let usesCustomInserter = 1 in {
4363     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4364       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4365       NoItinerary,
4366       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4367 }
4368
4369 let mayLoad = 1 in {
4370 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4371                      NoItinerary,
4372                     "ldrexb", "\t$Rt, $addr", []>;
4373 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4374                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4375 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4376                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4377 let hasExtraDefRegAllocReq = 1 in
4378 def LDREXD: AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4379                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4380   let DecoderMethod = "DecodeDoubleRegLoad";
4381 }
4382 }
4383
4384 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4385 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4386                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4387 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4388                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4389 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4390                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4391 let hasExtraSrcRegAllocReq = 1 in
4392 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4393                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4394                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4395   let DecoderMethod = "DecodeDoubleRegStore";
4396 }
4397 }
4398
4399
4400 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4401             Requires<[IsARM, HasV7]>  {
4402   let Inst{31-0} = 0b11110101011111111111000000011111;
4403 }
4404
4405 // SWP/SWPB are deprecated in V6/V7.
4406 let mayLoad = 1, mayStore = 1 in {
4407 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4408                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4409 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4410                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4411 }
4412
4413 //===----------------------------------------------------------------------===//
4414 // Coprocessor Instructions.
4415 //
4416
4417 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4418             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4419             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4420             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4421                           imm:$CRm, imm:$opc2)]> {
4422   bits<4> opc1;
4423   bits<4> CRn;
4424   bits<4> CRd;
4425   bits<4> cop;
4426   bits<3> opc2;
4427   bits<4> CRm;
4428
4429   let Inst{3-0}   = CRm;
4430   let Inst{4}     = 0;
4431   let Inst{7-5}   = opc2;
4432   let Inst{11-8}  = cop;
4433   let Inst{15-12} = CRd;
4434   let Inst{19-16} = CRn;
4435   let Inst{23-20} = opc1;
4436 }
4437
4438 def CDP2 : ABXI<0b1110, (outs), (ins pf_imm:$cop, imm0_15:$opc1,
4439                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4440                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4441                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4442                               imm:$CRm, imm:$opc2)]> {
4443   let Inst{31-28} = 0b1111;
4444   bits<4> opc1;
4445   bits<4> CRn;
4446   bits<4> CRd;
4447   bits<4> cop;
4448   bits<3> opc2;
4449   bits<4> CRm;
4450
4451   let Inst{3-0}   = CRm;
4452   let Inst{4}     = 0;
4453   let Inst{7-5}   = opc2;
4454   let Inst{11-8}  = cop;
4455   let Inst{15-12} = CRd;
4456   let Inst{19-16} = CRn;
4457   let Inst{23-20} = opc1;
4458 }
4459
4460 class ACI<dag oops, dag iops, string opc, string asm,
4461           IndexMode im = IndexModeNone>
4462   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4463       opc, asm, "", []> {
4464   let Inst{27-25} = 0b110;
4465 }
4466 class ACInoP<dag oops, dag iops, string opc, string asm,
4467           IndexMode im = IndexModeNone>
4468   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4469          opc, asm, "", []> {
4470   let Inst{31-28} = 0b1111;
4471   let Inst{27-25} = 0b110;
4472 }
4473 multiclass LdStCop<bit load, bit Dbit, string asm> {
4474   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4475                     asm, "\t$cop, $CRd, $addr"> {
4476     bits<13> addr;
4477     bits<4> cop;
4478     bits<4> CRd;
4479     let Inst{24} = 1; // P = 1
4480     let Inst{23} = addr{8};
4481     let Inst{22} = Dbit;
4482     let Inst{21} = 0; // W = 0
4483     let Inst{20} = load;
4484     let Inst{19-16} = addr{12-9};
4485     let Inst{15-12} = CRd;
4486     let Inst{11-8} = cop;
4487     let Inst{7-0} = addr{7-0};
4488     let DecoderMethod = "DecodeCopMemInstruction";
4489   }
4490   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4491                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4492     bits<13> addr;
4493     bits<4> cop;
4494     bits<4> CRd;
4495     let Inst{24} = 1; // P = 1
4496     let Inst{23} = addr{8};
4497     let Inst{22} = Dbit;
4498     let Inst{21} = 1; // W = 1
4499     let Inst{20} = load;
4500     let Inst{19-16} = addr{12-9};
4501     let Inst{15-12} = CRd;
4502     let Inst{11-8} = cop;
4503     let Inst{7-0} = addr{7-0};
4504     let DecoderMethod = "DecodeCopMemInstruction";
4505   }
4506   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4507                               postidx_imm8s4:$offset),
4508                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4509     bits<9> offset;
4510     bits<4> addr;
4511     bits<4> cop;
4512     bits<4> CRd;
4513     let Inst{24} = 0; // P = 0
4514     let Inst{23} = offset{8};
4515     let Inst{22} = Dbit;
4516     let Inst{21} = 1; // W = 1
4517     let Inst{20} = load;
4518     let Inst{19-16} = addr;
4519     let Inst{15-12} = CRd;
4520     let Inst{11-8} = cop;
4521     let Inst{7-0} = offset{7-0};
4522     let DecoderMethod = "DecodeCopMemInstruction";
4523   }
4524   def _OPTION : ACI<(outs),
4525                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4526                          coproc_option_imm:$option),
4527       asm, "\t$cop, $CRd, $addr, $option"> {
4528     bits<8> option;
4529     bits<4> addr;
4530     bits<4> cop;
4531     bits<4> CRd;
4532     let Inst{24} = 0; // P = 0
4533     let Inst{23} = 1; // U = 1
4534     let Inst{22} = Dbit;
4535     let Inst{21} = 0; // W = 0
4536     let Inst{20} = load;
4537     let Inst{19-16} = addr;
4538     let Inst{15-12} = CRd;
4539     let Inst{11-8} = cop;
4540     let Inst{7-0} = option;
4541     let DecoderMethod = "DecodeCopMemInstruction";
4542   }
4543 }
4544 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4545   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4546                        asm, "\t$cop, $CRd, $addr"> {
4547     bits<13> addr;
4548     bits<4> cop;
4549     bits<4> CRd;
4550     let Inst{24} = 1; // P = 1
4551     let Inst{23} = addr{8};
4552     let Inst{22} = Dbit;
4553     let Inst{21} = 0; // W = 0
4554     let Inst{20} = load;
4555     let Inst{19-16} = addr{12-9};
4556     let Inst{15-12} = CRd;
4557     let Inst{11-8} = cop;
4558     let Inst{7-0} = addr{7-0};
4559     let DecoderMethod = "DecodeCopMemInstruction";
4560   }
4561   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4562                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4563     bits<13> addr;
4564     bits<4> cop;
4565     bits<4> CRd;
4566     let Inst{24} = 1; // P = 1
4567     let Inst{23} = addr{8};
4568     let Inst{22} = Dbit;
4569     let Inst{21} = 1; // W = 1
4570     let Inst{20} = load;
4571     let Inst{19-16} = addr{12-9};
4572     let Inst{15-12} = CRd;
4573     let Inst{11-8} = cop;
4574     let Inst{7-0} = addr{7-0};
4575     let DecoderMethod = "DecodeCopMemInstruction";
4576   }
4577   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4578                                  postidx_imm8s4:$offset),
4579                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4580     bits<9> offset;
4581     bits<4> addr;
4582     bits<4> cop;
4583     bits<4> CRd;
4584     let Inst{24} = 0; // P = 0
4585     let Inst{23} = offset{8};
4586     let Inst{22} = Dbit;
4587     let Inst{21} = 1; // W = 1
4588     let Inst{20} = load;
4589     let Inst{19-16} = addr;
4590     let Inst{15-12} = CRd;
4591     let Inst{11-8} = cop;
4592     let Inst{7-0} = offset{7-0};
4593     let DecoderMethod = "DecodeCopMemInstruction";
4594   }
4595   def _OPTION : ACInoP<(outs),
4596                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4597                             coproc_option_imm:$option),
4598       asm, "\t$cop, $CRd, $addr, $option"> {
4599     bits<8> option;
4600     bits<4> addr;
4601     bits<4> cop;
4602     bits<4> CRd;
4603     let Inst{24} = 0; // P = 0
4604     let Inst{23} = 1; // U = 1
4605     let Inst{22} = Dbit;
4606     let Inst{21} = 0; // W = 0
4607     let Inst{20} = load;
4608     let Inst{19-16} = addr;
4609     let Inst{15-12} = CRd;
4610     let Inst{11-8} = cop;
4611     let Inst{7-0} = option;
4612     let DecoderMethod = "DecodeCopMemInstruction";
4613   }
4614 }
4615
4616 defm LDC   : LdStCop <1, 0, "ldc">;
4617 defm LDCL  : LdStCop <1, 1, "ldcl">;
4618 defm STC   : LdStCop <0, 0, "stc">;
4619 defm STCL  : LdStCop <0, 1, "stcl">;
4620 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4621 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4622 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4623 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4624
4625 //===----------------------------------------------------------------------===//
4626 // Move between coprocessor and ARM core register.
4627 //
4628
4629 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4630                 list<dag> pattern>
4631   : ABI<0b1110, oops, iops, NoItinerary, opc,
4632         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4633   let Inst{20} = direction;
4634   let Inst{4} = 1;
4635
4636   bits<4> Rt;
4637   bits<4> cop;
4638   bits<3> opc1;
4639   bits<3> opc2;
4640   bits<4> CRm;
4641   bits<4> CRn;
4642
4643   let Inst{15-12} = Rt;
4644   let Inst{11-8}  = cop;
4645   let Inst{23-21} = opc1;
4646   let Inst{7-5}   = opc2;
4647   let Inst{3-0}   = CRm;
4648   let Inst{19-16} = CRn;
4649 }
4650
4651 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4652                     (outs),
4653                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4654                          c_imm:$CRm, imm0_7:$opc2),
4655                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4656                                   imm:$CRm, imm:$opc2)]>;
4657 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4658                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4659                         c_imm:$CRm, 0, pred:$p)>;
4660 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4661                     (outs GPRwithAPSR:$Rt),
4662                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4663                          imm0_7:$opc2), []>;
4664 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4665                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4666                         c_imm:$CRm, 0, pred:$p)>;
4667
4668 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4669              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4670
4671 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4672                  list<dag> pattern>
4673   : ABXI<0b1110, oops, iops, NoItinerary,
4674          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4675   let Inst{31-24} = 0b11111110;
4676   let Inst{20} = direction;
4677   let Inst{4} = 1;
4678
4679   bits<4> Rt;
4680   bits<4> cop;
4681   bits<3> opc1;
4682   bits<3> opc2;
4683   bits<4> CRm;
4684   bits<4> CRn;
4685
4686   let Inst{15-12} = Rt;
4687   let Inst{11-8}  = cop;
4688   let Inst{23-21} = opc1;
4689   let Inst{7-5}   = opc2;
4690   let Inst{3-0}   = CRm;
4691   let Inst{19-16} = CRn;
4692 }
4693
4694 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4695                       (outs),
4696                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4697                            c_imm:$CRm, imm0_7:$opc2),
4698                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4699                                      imm:$CRm, imm:$opc2)]>;
4700 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4701                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4702                          c_imm:$CRm, 0)>;
4703 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4704                       (outs GPRwithAPSR:$Rt),
4705                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4706                            imm0_7:$opc2), []>;
4707 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4708                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4709                          c_imm:$CRm, 0)>;
4710
4711 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4712                               imm:$CRm, imm:$opc2),
4713                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4714
4715 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4716   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4717         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4718         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4719   let Inst{23-21} = 0b010;
4720   let Inst{20} = direction;
4721
4722   bits<4> Rt;
4723   bits<4> Rt2;
4724   bits<4> cop;
4725   bits<4> opc1;
4726   bits<4> CRm;
4727
4728   let Inst{15-12} = Rt;
4729   let Inst{19-16} = Rt2;
4730   let Inst{11-8}  = cop;
4731   let Inst{7-4}   = opc1;
4732   let Inst{3-0}   = CRm;
4733 }
4734
4735 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4736                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4737                                      GPRnopc:$Rt2, imm:$CRm)]>;
4738 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4739
4740 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4741   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4742          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4743          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4744   let Inst{31-28} = 0b1111;
4745   let Inst{23-21} = 0b010;
4746   let Inst{20} = direction;
4747
4748   bits<4> Rt;
4749   bits<4> Rt2;
4750   bits<4> cop;
4751   bits<4> opc1;
4752   bits<4> CRm;
4753
4754   let Inst{15-12} = Rt;
4755   let Inst{19-16} = Rt2;
4756   let Inst{11-8}  = cop;
4757   let Inst{7-4}   = opc1;
4758   let Inst{3-0}   = CRm;
4759
4760   let DecoderMethod = "DecodeMRRC2";
4761 }
4762
4763 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4764                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4765                                         GPRnopc:$Rt2, imm:$CRm)]>;
4766 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4767
4768 //===----------------------------------------------------------------------===//
4769 // Move between special register and ARM core register
4770 //
4771
4772 // Move to ARM core register from Special Register
4773 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4774               "mrs", "\t$Rd, apsr", []> {
4775   bits<4> Rd;
4776   let Inst{23-16} = 0b00001111;
4777   let Unpredictable{19-17} = 0b111;
4778
4779   let Inst{15-12} = Rd;
4780
4781   let Inst{11-0} = 0b000000000000;
4782   let Unpredictable{11-0} = 0b110100001111;
4783 }
4784
4785 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4786          Requires<[IsARM]>;
4787
4788 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4789 // section B9.3.9, with the R bit set to 1.
4790 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4791                  "mrs", "\t$Rd, spsr", []> {
4792   bits<4> Rd;
4793   let Inst{23-16} = 0b01001111;
4794   let Unpredictable{19-16} = 0b1111;
4795
4796   let Inst{15-12} = Rd;
4797
4798   let Inst{11-0} = 0b000000000000;
4799   let Unpredictable{11-0} = 0b110100001111;
4800 }
4801
4802 // Move from ARM core register to Special Register
4803 //
4804 // No need to have both system and application versions, the encodings are the
4805 // same and the assembly parser has no way to distinguish between them. The mask
4806 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4807 // the mask with the fields to be accessed in the special register.
4808 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4809               "msr", "\t$mask, $Rn", []> {
4810   bits<5> mask;
4811   bits<4> Rn;
4812
4813   let Inst{23} = 0;
4814   let Inst{22} = mask{4}; // R bit
4815   let Inst{21-20} = 0b10;
4816   let Inst{19-16} = mask{3-0};
4817   let Inst{15-12} = 0b1111;
4818   let Inst{11-4} = 0b00000000;
4819   let Inst{3-0} = Rn;
4820 }
4821
4822 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4823                "msr", "\t$mask, $a", []> {
4824   bits<5> mask;
4825   bits<12> a;
4826
4827   let Inst{23} = 0;
4828   let Inst{22} = mask{4}; // R bit
4829   let Inst{21-20} = 0b10;
4830   let Inst{19-16} = mask{3-0};
4831   let Inst{15-12} = 0b1111;
4832   let Inst{11-0} = a;
4833 }
4834
4835 //===----------------------------------------------------------------------===//
4836 // TLS Instructions
4837 //
4838
4839 // __aeabi_read_tp preserves the registers r1-r3.
4840 // This is a pseudo inst so that we can get the encoding right,
4841 // complete with fixup for the aeabi_read_tp function.
4842 let isCall = 1,
4843   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4844   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4845                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
4846 }
4847
4848 //===----------------------------------------------------------------------===//
4849 // SJLJ Exception handling intrinsics
4850 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4851 //   address and save #0 in R0 for the non-longjmp case.
4852 //   Since by its nature we may be coming from some other function to get
4853 //   here, and we're using the stack frame for the containing function to
4854 //   save/restore registers, we can't keep anything live in regs across
4855 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4856 //   when we get here from a longjmp(). We force everything out of registers
4857 //   except for our own input by listing the relevant registers in Defs. By
4858 //   doing so, we also cause the prologue/epilogue code to actively preserve
4859 //   all of the callee-saved resgisters, which is exactly what we want.
4860 //   A constant value is passed in $val, and we use the location as a scratch.
4861 //
4862 // These are pseudo-instructions and are lowered to individual MC-insts, so
4863 // no encoding information is necessary.
4864 let Defs =
4865   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4866     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4867   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4868   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4869                                NoItinerary,
4870                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4871                            Requires<[IsARM, HasVFP2]>;
4872 }
4873
4874 let Defs =
4875   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4876   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4877   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4878                                    NoItinerary,
4879                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4880                                 Requires<[IsARM, NoVFP]>;
4881 }
4882
4883 // FIXME: Non-IOS version(s)
4884 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4885     Defs = [ R7, LR, SP ] in {
4886 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4887                              NoItinerary,
4888                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4889                                 Requires<[IsARM, IsIOS]>;
4890 }
4891
4892 // eh.sjlj.dispatchsetup pseudo-instruction.
4893 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4894 // the pseudo is expanded (which happens before any passes that need the
4895 // instruction size).
4896 let isBarrier = 1 in
4897 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4898
4899
4900 //===----------------------------------------------------------------------===//
4901 // Non-Instruction Patterns
4902 //
4903
4904 // ARMv4 indirect branch using (MOVr PC, dst)
4905 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4906   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4907                     4, IIC_Br, [(brind GPR:$dst)],
4908                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4909                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
4910
4911 // Large immediate handling.
4912
4913 // 32-bit immediate using two piece so_imms or movw + movt.
4914 // This is a single pseudo instruction, the benefit is that it can be remat'd
4915 // as a single unit instead of having to handle reg inputs.
4916 // FIXME: Remove this when we can do generalized remat.
4917 let isReMaterializable = 1, isMoveImm = 1 in
4918 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4919                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4920                            Requires<[IsARM]>;
4921
4922 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4923 // It also makes it possible to rematerialize the instructions.
4924 // FIXME: Remove this when we can do generalized remat and when machine licm
4925 // can properly the instructions.
4926 let isReMaterializable = 1 in {
4927 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4928                               IIC_iMOVix2addpc,
4929                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4930                         Requires<[IsARM, UseMovt]>;
4931
4932 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4933                              IIC_iMOVix2,
4934                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4935                         Requires<[IsARM, UseMovt]>;
4936
4937 let AddedComplexity = 10 in
4938 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4939                                 IIC_iMOVix2ld,
4940                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4941                     Requires<[IsARM, UseMovt]>;
4942 } // isReMaterializable
4943
4944 // ConstantPool, GlobalAddress, and JumpTable
4945 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4946             Requires<[IsARM, DontUseMovt]>;
4947 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4948 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4949             Requires<[IsARM, UseMovt]>;
4950 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4951              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4952
4953 // TODO: add,sub,and, 3-instr forms?
4954
4955 // Tail calls. These patterns also apply to Thumb mode.
4956 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4957 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4958 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4959
4960 // Direct calls
4961 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4962 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4963              (BMOVPCB_CALL texternalsym:$func)>;
4964
4965 // zextload i1 -> zextload i8
4966 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4967 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4968
4969 // extload -> zextload
4970 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4971 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4972 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4973 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4974
4975 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4976
4977 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4978 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4979
4980 // smul* and smla*
4981 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4982                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4983                  (SMULBB GPR:$a, GPR:$b)>;
4984 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4985                  (SMULBB GPR:$a, GPR:$b)>;
4986 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4987                       (sra GPR:$b, (i32 16))),
4988                  (SMULBT GPR:$a, GPR:$b)>;
4989 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4990                  (SMULBT GPR:$a, GPR:$b)>;
4991 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4992                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4993                  (SMULTB GPR:$a, GPR:$b)>;
4994 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4995                 (SMULTB GPR:$a, GPR:$b)>;
4996 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4997                       (i32 16)),
4998                  (SMULWB GPR:$a, GPR:$b)>;
4999 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5000                  (SMULWB GPR:$a, GPR:$b)>;
5001
5002 def : ARMV5MOPat<(add GPR:$acc,
5003                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5004                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5005                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5006 def : ARMV5MOPat<(add GPR:$acc,
5007                       (mul sext_16_node:$a, sext_16_node:$b)),
5008                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5009 def : ARMV5MOPat<(add GPR:$acc,
5010                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5011                            (sra GPR:$b, (i32 16)))),
5012                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5013 def : ARMV5MOPat<(add GPR:$acc,
5014                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5015                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5016 def : ARMV5MOPat<(add GPR:$acc,
5017                       (mul (sra GPR:$a, (i32 16)),
5018                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5019                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5020 def : ARMV5MOPat<(add GPR:$acc,
5021                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5022                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5023 def : ARMV5MOPat<(add GPR:$acc,
5024                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5025                            (i32 16))),
5026                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5027 def : ARMV5MOPat<(add GPR:$acc,
5028                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5029                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5030
5031
5032 // Pre-v7 uses MCR for synchronization barriers.
5033 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5034          Requires<[IsARM, HasV6]>;
5035
5036 // SXT/UXT with no rotate
5037 let AddedComplexity = 16 in {
5038 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5039 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5040 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5041 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5042                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5043 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5044                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5045 }
5046
5047 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5048 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5049
5050 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5051                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5052 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5053                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5054
5055 // Atomic load/store patterns
5056 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5057              (LDRBrs ldst_so_reg:$src)>;
5058 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5059              (LDRBi12 addrmode_imm12:$src)>;
5060 def : ARMPat<(atomic_load_16 addrmode3:$src),
5061              (LDRH addrmode3:$src)>;
5062 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5063              (LDRrs ldst_so_reg:$src)>;
5064 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5065              (LDRi12 addrmode_imm12:$src)>;
5066 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5067              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5068 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5069              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5070 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5071              (STRH GPR:$val, addrmode3:$ptr)>;
5072 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5073              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5074 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5075              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5076
5077
5078 //===----------------------------------------------------------------------===//
5079 // Thumb Support
5080 //
5081
5082 include "ARMInstrThumb.td"
5083
5084 //===----------------------------------------------------------------------===//
5085 // Thumb2 Support
5086 //
5087
5088 include "ARMInstrThumb2.td"
5089
5090 //===----------------------------------------------------------------------===//
5091 // Floating Point Support
5092 //
5093
5094 include "ARMInstrVFP.td"
5095
5096 //===----------------------------------------------------------------------===//
5097 // Advanced SIMD (NEON) Support
5098 //
5099
5100 include "ARMInstrNEON.td"
5101
5102 //===----------------------------------------------------------------------===//
5103 // Assembler aliases
5104 //
5105
5106 // Memory barriers
5107 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5108 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5109 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5110
5111 // System instructions
5112 def : MnemonicAlias<"swi", "svc">;
5113
5114 // Load / Store Multiple
5115 def : MnemonicAlias<"ldmfd", "ldm">;
5116 def : MnemonicAlias<"ldmia", "ldm">;
5117 def : MnemonicAlias<"ldmea", "ldmdb">;
5118 def : MnemonicAlias<"stmfd", "stmdb">;
5119 def : MnemonicAlias<"stmia", "stm">;
5120 def : MnemonicAlias<"stmea", "stm">;
5121
5122 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5123 // shift amount is zero (i.e., unspecified).
5124 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5125                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5126         Requires<[IsARM, HasV6]>;
5127 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5128                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5129         Requires<[IsARM, HasV6]>;
5130
5131 // PUSH/POP aliases for STM/LDM
5132 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5133 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5134
5135 // SSAT/USAT optional shift operand.
5136 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5137                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5138 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5139                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5140
5141
5142 // Extend instruction optional rotate operand.
5143 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5144                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5145 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5146                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5147 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5148                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5149 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5150                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5151 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5152                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5153 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5154                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5155
5156 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5157                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5158 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5159                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5160 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5161                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5162 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5163                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5164 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5165                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5166 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5167                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5168
5169
5170 // RFE aliases
5171 def : MnemonicAlias<"rfefa", "rfeda">;
5172 def : MnemonicAlias<"rfeea", "rfedb">;
5173 def : MnemonicAlias<"rfefd", "rfeia">;
5174 def : MnemonicAlias<"rfeed", "rfeib">;
5175 def : MnemonicAlias<"rfe", "rfeia">;
5176
5177 // SRS aliases
5178 def : MnemonicAlias<"srsfa", "srsda">;
5179 def : MnemonicAlias<"srsea", "srsdb">;
5180 def : MnemonicAlias<"srsfd", "srsia">;
5181 def : MnemonicAlias<"srsed", "srsib">;
5182 def : MnemonicAlias<"srs", "srsia">;
5183
5184 // QSAX == QSUBADDX
5185 def : MnemonicAlias<"qsubaddx", "qsax">;
5186 // SASX == SADDSUBX
5187 def : MnemonicAlias<"saddsubx", "sasx">;
5188 // SHASX == SHADDSUBX
5189 def : MnemonicAlias<"shaddsubx", "shasx">;
5190 // SHSAX == SHSUBADDX
5191 def : MnemonicAlias<"shsubaddx", "shsax">;
5192 // SSAX == SSUBADDX
5193 def : MnemonicAlias<"ssubaddx", "ssax">;
5194 // UASX == UADDSUBX
5195 def : MnemonicAlias<"uaddsubx", "uasx">;
5196 // UHASX == UHADDSUBX
5197 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5198 // UHSAX == UHSUBADDX
5199 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5200 // UQASX == UQADDSUBX
5201 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5202 // UQSAX == UQSUBADDX
5203 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5204 // USAX == USUBADDX
5205 def : MnemonicAlias<"usubaddx", "usax">;
5206
5207 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5208 // for isel.
5209 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5210                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5211 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5212                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5213 // Same for AND <--> BIC
5214 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5215                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5216                           pred:$p, cc_out:$s)>;
5217 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5218                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5219                           pred:$p, cc_out:$s)>;
5220 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5221                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5222                           pred:$p, cc_out:$s)>;
5223 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5224                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5225                           pred:$p, cc_out:$s)>;
5226
5227 // Likewise, "add Rd, so_imm_neg" -> sub
5228 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5229                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5230 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5231                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5232 // Same for CMP <--> CMN via so_imm_neg
5233 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5234                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5235 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5236                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5237
5238 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5239 // LSR, ROR, and RRX instructions.
5240 // FIXME: We need C++ parser hooks to map the alias to the MOV
5241 //        encoding. It seems we should be able to do that sort of thing
5242 //        in tblgen, but it could get ugly.
5243 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5244 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5245                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5246                              cc_out:$s)>;
5247 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5248                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5249                              cc_out:$s)>;
5250 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5251                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5252                              cc_out:$s)>;
5253 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5254                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5255                              cc_out:$s)>;
5256 }
5257 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5258                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5259 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5260 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5261                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5262                              cc_out:$s)>;
5263 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5264                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5265                              cc_out:$s)>;
5266 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5267                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5268                              cc_out:$s)>;
5269 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5270                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5271                              cc_out:$s)>;
5272 }
5273
5274 // "neg" is and alias for "rsb rd, rn, #0"
5275 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5276                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5277
5278 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5279 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5280          Requires<[IsARM, NoV6]>;
5281
5282 // UMULL/SMULL are available on all arches, but the instruction definitions
5283 // need difference constraints pre-v6. Use these aliases for the assembly
5284 // parsing on pre-v6.
5285 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5286             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5287          Requires<[IsARM, NoV6]>;
5288 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5289             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5290          Requires<[IsARM, NoV6]>;
5291
5292 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5293 // is discarded.
5294 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;