lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  99 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 100 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 101
 102 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 103                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 104 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 105                               [SDNPHasChain, SDNPSideEffect,
 106                                SDNPOptInGlue, SDNPOutGlue]>;
 107 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 108                                 SDT_ARMStructByVal,
 109                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 110                                  SDNPMayStore, SDNPMayLoad]>;
 111
 112 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 119                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 120                                SDNPVariadic]>;
 121
 122 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 123                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 124 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 125                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 126 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 127                               [SDNPInGlue]>;
 128
 129 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 130                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 131
 132 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 133                               [SDNPHasChain]>;
 134 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 135                               [SDNPHasChain]>;
 136
 137 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 138                               [SDNPHasChain]>;
 139
 140 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 141                               [SDNPOutGlue]>;
 142
 143 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 144                               [SDNPOutGlue]>;
 145
 146 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 147                               [SDNPOutGlue, SDNPCommutative]>;
 148
 149 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 150
 151 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 153 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 154
 155 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 156                               [SDNPCommutative]>;
 157 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 158 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 159 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 160
 161 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 162 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 163                                SDT_ARMEH_SJLJ_Setjmp,
 164                                [SDNPHasChain, SDNPSideEffect]>;
 165 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 166                                SDT_ARMEH_SJLJ_Longjmp,
 167                                [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 170                                [SDNPHasChain, SDNPSideEffect]>;
 171 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 172                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 173
 174 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 175
 176 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 177                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 178
 179 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 180
 181 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 182 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 183
 184 //===----------------------------------------------------------------------===//
 185 // ARM Instruction Predicate Definitions.
 186 //
 187 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 188                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 189 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 190 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 191 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 192                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 193 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 194                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 195 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 196 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 197                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 198 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 199 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 200                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 201 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 202                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 203 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 204                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 205 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 206 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 207                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 208 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 209                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 210 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 211                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 212 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 213                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 214 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 215                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 216 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 217                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 218 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 219                                  AssemblerPredicate<"FeatureFP16","half-float">;
 220 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 221                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 222 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 223                                  AssemblerPredicate<"FeatureHWDivARM">;
 224 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 225                                  AssemblerPredicate<"FeatureT2XtPk",
 226                                                      "pack/extract">;
 227 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 228                                  AssemblerPredicate<"FeatureDSPThumb2",
 229                                                     "thumb2-dsp">;
 230 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 231                                  AssemblerPredicate<"FeatureDB",
 232                                                     "data-barriers">;
 233 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 234                                  AssemblerPredicate<"FeatureMP",
 235                                                     "mp-extensions">;
 236 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 237                                  AssemblerPredicate<"FeatureTrustZone",
 238                                                     "TrustZone">;
 239 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 240 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 241 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 242                                  AssemblerPredicate<"ModeThumb", "thumb">;
 243 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 244 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 245                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 246                                                     "thumb2">;
 247 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 248                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 249 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 250                                  AssemblerPredicate<"!FeatureMClass",
 251                                                     "!armv*m">;
 252 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 253                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 254 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 255 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 256 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 257 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 258                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 259 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 260
 261 // FIXME: Eventually this will be just "hasV6T2Ops".
 262 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 263 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 264 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 265 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 266
 267 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 268 // But only select them if more precision in FP computation is allowed.
 269 // Do not use them for Darwin platforms.
 270 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 271                                  " FPOpFusion::Fast) && "
 272                                  "!Subtarget->isTargetDarwin()">;
 273 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 274                                  " FPOpFusion::Fast &&"
 275                                  " Subtarget->hasVFP4()) || "
 276                                  "Subtarget->isTargetDarwin()">;
 277
 278 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 279 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 280 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 281
 282 // VDUP.32 is microcoded on Swift - prefer VMOV.
 283 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 284 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 285
 286 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 287 // this allows more effective execution domain optimization. See
 288 // setExecutionDomain().
 289 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 290 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 291
 292 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 293 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 294
 295 //===----------------------------------------------------------------------===//
 296 // ARM Flag Definitions.
 297
 298 class RegConstraint<string C> {
 299   string Constraints = C;
 300 }
 301
 302 //===----------------------------------------------------------------------===//
 303 //  ARM specific transformation functions and pattern fragments.
 304 //
 305
 306 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 307 def imm_neg_XFORM : SDNodeXForm<imm, [{
 308   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 309 }]>;
 310
 311 // imm_not_XFORM - Return the complement of a i32 immediate value.
 312 def imm_not_XFORM : SDNodeXForm<imm, [{
 313   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 314 }]>;
 315
 316 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 317 def imm16_31 : ImmLeaf<i32, [{
 318   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 319 }]>;
 320
 321 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 322 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 323     unsigned Value = -(unsigned)N->getZExtValue();
 324     return Value && ARM_AM::getSOImmVal(Value) != -1;
 325   }], imm_neg_XFORM> {
 326   let ParserMatchClass = so_imm_neg_asmoperand;
 327 }
 328
 329 // Note: this pattern doesn't require an encoder method and such, as it's
 330 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 331 // is handled by the destination instructions, which use so_imm.
 332 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 333 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 334     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 335   }], imm_not_XFORM> {
 336   let ParserMatchClass = so_imm_not_asmoperand;
 337 }
 338
 339 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 340 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 341   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 342 }]>;
 343
 344 /// Split a 32-bit immediate into two 16 bit parts.
 345 def hi16 : SDNodeXForm<imm, [{
 346   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 347 }]>;
 348
 349 def lo16AllZero : PatLeaf<(i32 imm), [{
 350   // Returns true if all low 16-bits are 0.
 351   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 352 }], hi16>;
 353
 354 class BinOpWithFlagFrag<dag res> :
 355       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 356 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 357 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 358
 359 // An 'and' node with a single use.
 360 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 361   return N->hasOneUse();
 362 }]>;
 363
 364 // An 'xor' node with a single use.
 365 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 366   return N->hasOneUse();
 367 }]>;
 368
 369 // An 'fmul' node with a single use.
 370 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 371   return N->hasOneUse();
 372 }]>;
 373
 374 // An 'fadd' node which checks for single non-hazardous use.
 375 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 376   return hasNoVMLxHazardUse(N);
 377 }]>;
 378
 379 // An 'fsub' node which checks for single non-hazardous use.
 380 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 381   return hasNoVMLxHazardUse(N);
 382 }]>;
 383
 384 //===----------------------------------------------------------------------===//
 385 // Operand Definitions.
 386 //
 387
 388 // Immediate operands with a shared generic asm render method.
 389 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 390
 391 // Branch target.
 392 // FIXME: rename brtarget to t2_brtarget
 393 def brtarget : Operand<OtherVT> {
 394   let EncoderMethod = "getBranchTargetOpValue";
 395   let OperandType = "OPERAND_PCREL";
 396   let DecoderMethod = "DecodeT2BROperand";
 397 }
 398
 399 // FIXME: get rid of this one?
 400 def uncondbrtarget : Operand<OtherVT> {
 401   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 402   let OperandType = "OPERAND_PCREL";
 403 }
 404
 405 // Branch target for ARM. Handles conditional/unconditional
 406 def br_target : Operand<OtherVT> {
 407   let EncoderMethod = "getARMBranchTargetOpValue";
 408   let OperandType = "OPERAND_PCREL";
 409 }
 410
 411 // Call target.
 412 // FIXME: rename bltarget to t2_bl_target?
 413 def bltarget : Operand<i32> {
 414   // Encoded the same as branch targets.
 415   let EncoderMethod = "getBranchTargetOpValue";
 416   let OperandType = "OPERAND_PCREL";
 417 }
 418
 419 // Call target for ARM. Handles conditional/unconditional
 420 // FIXME: rename bl_target to t2_bltarget?
 421 def bl_target : Operand<i32> {
 422   let EncoderMethod = "getARMBLTargetOpValue";
 423   let OperandType = "OPERAND_PCREL";
 424 }
 425
 426 def blx_target : Operand<i32> {
 427   let EncoderMethod = "getARMBLXTargetOpValue";
 428   let OperandType = "OPERAND_PCREL";
 429 }
 430
 431 // A list of registers separated by comma. Used by load/store multiple.
 432 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 433 def reglist : Operand<i32> {
 434   let EncoderMethod = "getRegisterListOpValue";
 435   let ParserMatchClass = RegListAsmOperand;
 436   let PrintMethod = "printRegisterList";
 437   let DecoderMethod = "DecodeRegListOperand";
 438 }
 439
 440 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 441
 442 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 443 def dpr_reglist : Operand<i32> {
 444   let EncoderMethod = "getRegisterListOpValue";
 445   let ParserMatchClass = DPRRegListAsmOperand;
 446   let PrintMethod = "printRegisterList";
 447   let DecoderMethod = "DecodeDPRRegListOperand";
 448 }
 449
 450 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 451 def spr_reglist : Operand<i32> {
 452   let EncoderMethod = "getRegisterListOpValue";
 453   let ParserMatchClass = SPRRegListAsmOperand;
 454   let PrintMethod = "printRegisterList";
 455   let DecoderMethod = "DecodeSPRRegListOperand";
 456 }
 457
 458 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 459 def cpinst_operand : Operand<i32> {
 460   let PrintMethod = "printCPInstOperand";
 461 }
 462
 463 // Local PC labels.
 464 def pclabel : Operand<i32> {
 465   let PrintMethod = "printPCLabel";
 466 }
 467
 468 // ADR instruction labels.
 469 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 470 def adrlabel : Operand<i32> {
 471   let EncoderMethod = "getAdrLabelOpValue";
 472   let ParserMatchClass = AdrLabelAsmOperand;
 473   let PrintMethod = "printAdrLabelOperand<0>";
 474 }
 475
 476 def neon_vcvt_imm32 : Operand<i32> {
 477   let EncoderMethod = "getNEONVcvtImm32OpValue";
 478   let DecoderMethod = "DecodeVCVTImmOperand";
 479 }
 480
 481 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 482 def rot_imm_XFORM: SDNodeXForm<imm, [{
 483   switch (N->getZExtValue()){
 484   default: assert(0);
 485   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 486   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 487   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 488   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 489   }
 490 }]>;
 491 def RotImmAsmOperand : AsmOperandClass {
 492   let Name = "RotImm";
 493   let ParserMethod = "parseRotImm";
 494 }
 495 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 496     int32_t v = N->getZExtValue();
 497     return v == 8 || v == 16 || v == 24; }],
 498     rot_imm_XFORM> {
 499   let PrintMethod = "printRotImmOperand";
 500   let ParserMatchClass = RotImmAsmOperand;
 501 }
 502
 503 // shift_imm: An integer that encodes a shift amount and the type of shift
 504 // (asr or lsl). The 6-bit immediate encodes as:
 505 //    {5}     0 ==> lsl
 506 //            1     asr
 507 //    {4-0}   imm5 shift amount.
 508 //            asr #32 encoded as imm5 == 0.
 509 def ShifterImmAsmOperand : AsmOperandClass {
 510   let Name = "ShifterImm";
 511   let ParserMethod = "parseShifterImm";
 512 }
 513 def shift_imm : Operand<i32> {
 514   let PrintMethod = "printShiftImmOperand";
 515   let ParserMatchClass = ShifterImmAsmOperand;
 516 }
 517
 518 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 519 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 520 def so_reg_reg : Operand<i32>,  // reg reg imm
 521                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 522                                 [shl, srl, sra, rotr]> {
 523   let EncoderMethod = "getSORegRegOpValue";
 524   let PrintMethod = "printSORegRegOperand";
 525   let DecoderMethod = "DecodeSORegRegOperand";
 526   let ParserMatchClass = ShiftedRegAsmOperand;
 527   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 528 }
 529
 530 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 531 def so_reg_imm : Operand<i32>, // reg imm
 532                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 533                                 [shl, srl, sra, rotr]> {
 534   let EncoderMethod = "getSORegImmOpValue";
 535   let PrintMethod = "printSORegImmOperand";
 536   let DecoderMethod = "DecodeSORegImmOperand";
 537   let ParserMatchClass = ShiftedImmAsmOperand;
 538   let MIOperandInfo = (ops GPR, i32imm);
 539 }
 540
 541 // FIXME: Does this need to be distinct from so_reg?
 542 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 543                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 544                                   [shl,srl,sra,rotr]> {
 545   let EncoderMethod = "getSORegRegOpValue";
 546   let PrintMethod = "printSORegRegOperand";
 547   let DecoderMethod = "DecodeSORegRegOperand";
 548   let ParserMatchClass = ShiftedRegAsmOperand;
 549   let MIOperandInfo = (ops GPR, GPR, i32imm);
 550 }
 551
 552 // FIXME: Does this need to be distinct from so_reg?
 553 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 554                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 555                                   [shl,srl,sra,rotr]> {
 556   let EncoderMethod = "getSORegImmOpValue";
 557   let PrintMethod = "printSORegImmOperand";
 558   let DecoderMethod = "DecodeSORegImmOperand";
 559   let ParserMatchClass = ShiftedImmAsmOperand;
 560   let MIOperandInfo = (ops GPR, i32imm);
 561 }
 562
 563
 564 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 565 // 8-bit immediate rotated by an arbitrary number of bits.
 566 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 567 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 568     return ARM_AM::getSOImmVal(Imm) != -1;
 569   }]> {
 570   let EncoderMethod = "getSOImmOpValue";
 571   let ParserMatchClass = SOImmAsmOperand;
 572   let DecoderMethod = "DecodeSOImmOperand";
 573 }
 574
 575 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 576 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 577 // get the first/second pieces.
 578 def so_imm2part : PatLeaf<(imm), [{
 579       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 580 }]>;
 581
 582 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 583 ///
 584 def arm_i32imm : PatLeaf<(imm), [{
 585   if (Subtarget->hasV6T2Ops())
 586     return true;
 587   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 588 }]>;
 589
 590 /// imm0_1 predicate - Immediate in the range [0,1].
 591 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 592 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 593
 594 /// imm0_3 predicate - Immediate in the range [0,3].
 595 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 596 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 597
 598 /// imm0_7 predicate - Immediate in the range [0,7].
 599 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 600 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 601   return Imm >= 0 && Imm < 8;
 602 }]> {
 603   let ParserMatchClass = Imm0_7AsmOperand;
 604 }
 605
 606 /// imm8 predicate - Immediate is exactly 8.
 607 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 608 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 609   let ParserMatchClass = Imm8AsmOperand;
 610 }
 611
 612 /// imm16 predicate - Immediate is exactly 16.
 613 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 614 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 615   let ParserMatchClass = Imm16AsmOperand;
 616 }
 617
 618 /// imm32 predicate - Immediate is exactly 32.
 619 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 620 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 621   let ParserMatchClass = Imm32AsmOperand;
 622 }
 623
 624 /// imm1_7 predicate - Immediate in the range [1,7].
 625 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 626 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 627   let ParserMatchClass = Imm1_7AsmOperand;
 628 }
 629
 630 /// imm1_15 predicate - Immediate in the range [1,15].
 631 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 632 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 633   let ParserMatchClass = Imm1_15AsmOperand;
 634 }
 635
 636 /// imm1_31 predicate - Immediate in the range [1,31].
 637 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 638 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 639   let ParserMatchClass = Imm1_31AsmOperand;
 640 }
 641
 642 /// imm0_15 predicate - Immediate in the range [0,15].
 643 def Imm0_15AsmOperand: ImmAsmOperand {
 644   let Name = "Imm0_15";
 645   let DiagnosticType = "ImmRange0_15";
 646 }
 647 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 648   return Imm >= 0 && Imm < 16;
 649 }]> {
 650   let ParserMatchClass = Imm0_15AsmOperand;
 651 }
 652
 653 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 654 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 655 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 656   return Imm >= 0 && Imm < 32;
 657 }]> {
 658   let ParserMatchClass = Imm0_31AsmOperand;
 659 }
 660
 661 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 662 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 663 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 664   return Imm >= 0 && Imm < 32;
 665 }]> {
 666   let ParserMatchClass = Imm0_32AsmOperand;
 667 }
 668
 669 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 670 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 671 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 672   return Imm >= 0 && Imm < 64;
 673 }]> {
 674   let ParserMatchClass = Imm0_63AsmOperand;
 675 }
 676
 677 /// imm0_255 predicate - Immediate in the range [0,255].
 678 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 679 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 680   let ParserMatchClass = Imm0_255AsmOperand;
 681 }
 682
 683 /// imm0_65535 - An immediate is in the range [0.65535].
 684 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 685 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 686   return Imm >= 0 && Imm < 65536;
 687 }]> {
 688   let ParserMatchClass = Imm0_65535AsmOperand;
 689 }
 690
 691 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 692 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 693   return -Imm >= 0 && -Imm < 65536;
 694 }]>;
 695
 696 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 697 // a relocatable expression.
 698 //
 699 // FIXME: This really needs a Thumb version separate from the ARM version.
 700 // While the range is the same, and can thus use the same match class,
 701 // the encoding is different so it should have a different encoder method.
 702 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 703 def imm0_65535_expr : Operand<i32> {
 704   let EncoderMethod = "getHiLo16ImmOpValue";
 705   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 706 }
 707
 708 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 709 def imm256_65535_expr : Operand<i32> {
 710   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 711 }
 712
 713 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 714 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 715 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 716   return Imm >= 0 && Imm <= 0xffffff;
 717 }]> {
 718   let ParserMatchClass = Imm24bitAsmOperand;
 719 }
 720
 721
 722 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 723 /// e.g., 0xf000ffff
 724 def BitfieldAsmOperand : AsmOperandClass {
 725   let Name = "Bitfield";
 726   let ParserMethod = "parseBitfield";
 727 }
 728
 729 def bf_inv_mask_imm : Operand<i32>,
 730                       PatLeaf<(imm), [{
 731   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 732 }] > {
 733   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 734   let PrintMethod = "printBitfieldInvMaskImmOperand";
 735   let DecoderMethod = "DecodeBitfieldMaskOperand";
 736   let ParserMatchClass = BitfieldAsmOperand;
 737 }
 738
 739 def imm1_32_XFORM: SDNodeXForm<imm, [{
 740   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 741 }]>;
 742 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 743 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 744    uint64_t Imm = N->getZExtValue();
 745    return Imm > 0 && Imm <= 32;
 746  }],
 747     imm1_32_XFORM> {
 748   let PrintMethod = "printImmPlusOneOperand";
 749   let ParserMatchClass = Imm1_32AsmOperand;
 750 }
 751
 752 def imm1_16_XFORM: SDNodeXForm<imm, [{
 753   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 754 }]>;
 755 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 756 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 757     imm1_16_XFORM> {
 758   let PrintMethod = "printImmPlusOneOperand";
 759   let ParserMatchClass = Imm1_16AsmOperand;
 760 }
 761
 762 // Define ARM specific addressing modes.
 763 // addrmode_imm12 := reg +/- imm12
 764 //
 765 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 766 class AddrMode_Imm12 : Operand<i32>,
 767                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 768   // 12-bit immediate operand. Note that instructions using this encode
 769   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 770   // immediate values are as normal.
 771
 772   let EncoderMethod = "getAddrModeImm12OpValue";
 773   let DecoderMethod = "DecodeAddrModeImm12Operand";
 774   let ParserMatchClass = MemImm12OffsetAsmOperand;
 775   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 776 }
 777
 778 def addrmode_imm12 : AddrMode_Imm12 {
 779   let PrintMethod = "printAddrModeImm12Operand<false>";
 780 }
 781
 782 def addrmode_imm12_pre : AddrMode_Imm12 {
 783   let PrintMethod = "printAddrModeImm12Operand<true>";
 784 }
 785
 786 // ldst_so_reg := reg +/- reg shop imm
 787 //
 788 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 789 def ldst_so_reg : Operand<i32>,
 790                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 791   let EncoderMethod = "getLdStSORegOpValue";
 792   // FIXME: Simplify the printer
 793   let PrintMethod = "printAddrMode2Operand";
 794   let DecoderMethod = "DecodeSORegMemOperand";
 795   let ParserMatchClass = MemRegOffsetAsmOperand;
 796   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 797 }
 798
 799 // postidx_imm8 := +/- [0,255]
 800 //
 801 // 9 bit value:
 802 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 803 //  {7-0}     [0,255] imm8 value.
 804 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 805 def postidx_imm8 : Operand<i32> {
 806   let PrintMethod = "printPostIdxImm8Operand";
 807   let ParserMatchClass = PostIdxImm8AsmOperand;
 808   let MIOperandInfo = (ops i32imm);
 809 }
 810
 811 // postidx_imm8s4 := +/- [0,1020]
 812 //
 813 // 9 bit value:
 814 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 815 //  {7-0}     [0,255] imm8 value, scaled by 4.
 816 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 817 def postidx_imm8s4 : Operand<i32> {
 818   let PrintMethod = "printPostIdxImm8s4Operand";
 819   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 820   let MIOperandInfo = (ops i32imm);
 821 }
 822
 823
 824 // postidx_reg := +/- reg
 825 //
 826 def PostIdxRegAsmOperand : AsmOperandClass {
 827   let Name = "PostIdxReg";
 828   let ParserMethod = "parsePostIdxReg";
 829 }
 830 def postidx_reg : Operand<i32> {
 831   let EncoderMethod = "getPostIdxRegOpValue";
 832   let DecoderMethod = "DecodePostIdxReg";
 833   let PrintMethod = "printPostIdxRegOperand";
 834   let ParserMatchClass = PostIdxRegAsmOperand;
 835   let MIOperandInfo = (ops GPRnopc, i32imm);
 836 }
 837
 838
 839 // addrmode2 := reg +/- imm12
 840 //           := reg +/- reg shop imm
 841 //
 842 // FIXME: addrmode2 should be refactored the rest of the way to always
 843 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 844 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 845 def addrmode2 : Operand<i32>,
 846                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 847   let EncoderMethod = "getAddrMode2OpValue";
 848   let PrintMethod = "printAddrMode2Operand";
 849   let ParserMatchClass = AddrMode2AsmOperand;
 850   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 851 }
 852
 853 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 854   let Name = "PostIdxRegShifted";
 855   let ParserMethod = "parsePostIdxReg";
 856 }
 857 def am2offset_reg : Operand<i32>,
 858                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 859                 [], [SDNPWantRoot]> {
 860   let EncoderMethod = "getAddrMode2OffsetOpValue";
 861   let PrintMethod = "printAddrMode2OffsetOperand";
 862   // When using this for assembly, it's always as a post-index offset.
 863   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 864   let MIOperandInfo = (ops GPRnopc, i32imm);
 865 }
 866
 867 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 868 // the GPR is purely vestigal at this point.
 869 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 870 def am2offset_imm : Operand<i32>,
 871                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 872                 [], [SDNPWantRoot]> {
 873   let EncoderMethod = "getAddrMode2OffsetOpValue";
 874   let PrintMethod = "printAddrMode2OffsetOperand";
 875   let ParserMatchClass = AM2OffsetImmAsmOperand;
 876   let MIOperandInfo = (ops GPRnopc, i32imm);
 877 }
 878
 879
 880 // addrmode3 := reg +/- reg
 881 // addrmode3 := reg +/- imm8
 882 //
 883 // FIXME: split into imm vs. reg versions.
 884 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 885 class AddrMode3 : Operand<i32>,
 886                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 887   let EncoderMethod = "getAddrMode3OpValue";
 888   let ParserMatchClass = AddrMode3AsmOperand;
 889   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 890 }
 891
 892 def addrmode3 : AddrMode3
 893 {
 894   let PrintMethod = "printAddrMode3Operand<false>";
 895 }
 896
 897 def addrmode3_pre : AddrMode3
 898 {
 899   let PrintMethod = "printAddrMode3Operand<true>";
 900 }
 901
 902 // FIXME: split into imm vs. reg versions.
 903 // FIXME: parser method to handle +/- register.
 904 def AM3OffsetAsmOperand : AsmOperandClass {
 905   let Name = "AM3Offset";
 906   let ParserMethod = "parseAM3Offset";
 907 }
 908 def am3offset : Operand<i32>,
 909                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 910                                [], [SDNPWantRoot]> {
 911   let EncoderMethod = "getAddrMode3OffsetOpValue";
 912   let PrintMethod = "printAddrMode3OffsetOperand";
 913   let ParserMatchClass = AM3OffsetAsmOperand;
 914   let MIOperandInfo = (ops GPR, i32imm);
 915 }
 916
 917 // ldstm_mode := {ia, ib, da, db}
 918 //
 919 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 920   let EncoderMethod = "getLdStmModeOpValue";
 921   let PrintMethod = "printLdStmModeOperand";
 922 }
 923
 924 // addrmode5 := reg +/- imm8*4
 925 //
 926 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 927 class AddrMode5 : Operand<i32>,
 928                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 929   let EncoderMethod = "getAddrMode5OpValue";
 930   let DecoderMethod = "DecodeAddrMode5Operand";
 931   let ParserMatchClass = AddrMode5AsmOperand;
 932   let MIOperandInfo = (ops GPR:$base, i32imm);
 933 }
 934
 935 def addrmode5 : AddrMode5 {
 936    let PrintMethod = "printAddrMode5Operand<false>";
 937 }
 938
 939 def addrmode5_pre : AddrMode5 {
 940    let PrintMethod = "printAddrMode5Operand<true>";
 941 }
 942
 943 // addrmode6 := reg with optional alignment
 944 //
 945 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 946 def addrmode6 : Operand<i32>,
 947                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 948   let PrintMethod = "printAddrMode6Operand";
 949   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 950   let EncoderMethod = "getAddrMode6AddressOpValue";
 951   let DecoderMethod = "DecodeAddrMode6Operand";
 952   let ParserMatchClass = AddrMode6AsmOperand;
 953 }
 954
 955 def am6offset : Operand<i32>,
 956                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 957                                [], [SDNPWantRoot]> {
 958   let PrintMethod = "printAddrMode6OffsetOperand";
 959   let MIOperandInfo = (ops GPR);
 960   let EncoderMethod = "getAddrMode6OffsetOpValue";
 961   let DecoderMethod = "DecodeGPRRegisterClass";
 962 }
 963
 964 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 965 // (single element from one lane) for size 32.
 966 def addrmode6oneL32 : Operand<i32>,
 967                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 968   let PrintMethod = "printAddrMode6Operand";
 969   let MIOperandInfo = (ops GPR:$addr, i32imm);
 970   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 971 }
 972
 973 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 974 // instructions, specifically VLD4-dup.
 975 def addrmode6dup : Operand<i32>,
 976                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 977   let PrintMethod = "printAddrMode6Operand";
 978   let MIOperandInfo = (ops GPR:$addr, i32imm);
 979   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 980   // FIXME: This is close, but not quite right. The alignment specifier is
 981   // different.
 982   let ParserMatchClass = AddrMode6AsmOperand;
 983 }
 984
 985 // addrmodepc := pc + reg
 986 //
 987 def addrmodepc : Operand<i32>,
 988                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 989   let PrintMethod = "printAddrModePCOperand";
 990   let MIOperandInfo = (ops GPR, i32imm);
 991 }
 992
 993 // addr_offset_none := reg
 994 //
 995 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 996 def addr_offset_none : Operand<i32>,
 997                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 998   let PrintMethod = "printAddrMode7Operand";
 999   let DecoderMethod = "DecodeAddrMode7Operand";
1000   let ParserMatchClass = MemNoOffsetAsmOperand;
1001   let MIOperandInfo = (ops GPR:$base);
1002 }
1003
1004 def nohash_imm : Operand<i32> {
1005   let PrintMethod = "printNoHashImmediate";
1006 }
1007
1008 def CoprocNumAsmOperand : AsmOperandClass {
1009   let Name = "CoprocNum";
1010   let ParserMethod = "parseCoprocNumOperand";
1011 }
1012 def p_imm : Operand<i32> {
1013   let PrintMethod = "printPImmediate";
1014   let ParserMatchClass = CoprocNumAsmOperand;
1015   let DecoderMethod = "DecodeCoprocessor";
1016 }
1017
1018 def CoprocRegAsmOperand : AsmOperandClass {
1019   let Name = "CoprocReg";
1020   let ParserMethod = "parseCoprocRegOperand";
1021 }
1022 def c_imm : Operand<i32> {
1023   let PrintMethod = "printCImmediate";
1024   let ParserMatchClass = CoprocRegAsmOperand;
1025 }
1026 def CoprocOptionAsmOperand : AsmOperandClass {
1027   let Name = "CoprocOption";
1028   let ParserMethod = "parseCoprocOptionOperand";
1029 }
1030 def coproc_option_imm : Operand<i32> {
1031   let PrintMethod = "printCoprocOptionImm";
1032   let ParserMatchClass = CoprocOptionAsmOperand;
1033 }
1034
1035 //===----------------------------------------------------------------------===//
1036
1037 include "ARMInstrFormats.td"
1038
1039 //===----------------------------------------------------------------------===//
1040 // Multiclass helpers...
1041 //
1042
1043 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1044 /// binop that produces a value.
1045 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1046 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1047                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1048                         PatFrag opnode, bit Commutable = 0> {
1049   // The register-immediate version is re-materializable. This is useful
1050   // in particular for taking the address of a local.
1051   let isReMaterializable = 1 in {
1052   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1053                iii, opc, "\t$Rd, $Rn, $imm",
1054                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1055            Sched<[WriteALU, ReadALU]> {
1056     bits<4> Rd;
1057     bits<4> Rn;
1058     bits<12> imm;
1059     let Inst{25} = 1;
1060     let Inst{19-16} = Rn;
1061     let Inst{15-12} = Rd;
1062     let Inst{11-0} = imm;
1063   }
1064   }
1065   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1066                iir, opc, "\t$Rd, $Rn, $Rm",
1067                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1068            Sched<[WriteALU, ReadALU, ReadALU]> {
1069     bits<4> Rd;
1070     bits<4> Rn;
1071     bits<4> Rm;
1072     let Inst{25} = 0;
1073     let isCommutable = Commutable;
1074     let Inst{19-16} = Rn;
1075     let Inst{15-12} = Rd;
1076     let Inst{11-4} = 0b00000000;
1077     let Inst{3-0} = Rm;
1078   }
1079
1080   def rsi : AsI1<opcod, (outs GPR:$Rd),
1081                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1082                iis, opc, "\t$Rd, $Rn, $shift",
1083                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1084             Sched<[WriteALUsi, ReadALU]> {
1085     bits<4> Rd;
1086     bits<4> Rn;
1087     bits<12> shift;
1088     let Inst{25} = 0;
1089     let Inst{19-16} = Rn;
1090     let Inst{15-12} = Rd;
1091     let Inst{11-5} = shift{11-5};
1092     let Inst{4} = 0;
1093     let Inst{3-0} = shift{3-0};
1094   }
1095
1096   def rsr : AsI1<opcod, (outs GPR:$Rd),
1097                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1098                iis, opc, "\t$Rd, $Rn, $shift",
1099                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1100             Sched<[WriteALUsr, ReadALUsr]> {
1101     bits<4> Rd;
1102     bits<4> Rn;
1103     bits<12> shift;
1104     let Inst{25} = 0;
1105     let Inst{19-16} = Rn;
1106     let Inst{15-12} = Rd;
1107     let Inst{11-8} = shift{11-8};
1108     let Inst{7} = 0;
1109     let Inst{6-5} = shift{6-5};
1110     let Inst{4} = 1;
1111     let Inst{3-0} = shift{3-0};
1112   }
1113 }
1114
1115 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1116 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1117 /// it is equivalent to the AsI1_bin_irs counterpart.
1118 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1119 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1120                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1121                         PatFrag opnode, bit Commutable = 0> {
1122   // The register-immediate version is re-materializable. This is useful
1123   // in particular for taking the address of a local.
1124   let isReMaterializable = 1 in {
1125   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1126                iii, opc, "\t$Rd, $Rn, $imm",
1127                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1128            Sched<[WriteALU, ReadALU]> {
1129     bits<4> Rd;
1130     bits<4> Rn;
1131     bits<12> imm;
1132     let Inst{25} = 1;
1133     let Inst{19-16} = Rn;
1134     let Inst{15-12} = Rd;
1135     let Inst{11-0} = imm;
1136   }
1137   }
1138   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1139                iir, opc, "\t$Rd, $Rn, $Rm",
1140                [/* pattern left blank */]>,
1141            Sched<[WriteALU, ReadALU, ReadALU]> {
1142     bits<4> Rd;
1143     bits<4> Rn;
1144     bits<4> Rm;
1145     let Inst{11-4} = 0b00000000;
1146     let Inst{25} = 0;
1147     let Inst{3-0} = Rm;
1148     let Inst{15-12} = Rd;
1149     let Inst{19-16} = Rn;
1150   }
1151
1152   def rsi : AsI1<opcod, (outs GPR:$Rd),
1153                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1154                iis, opc, "\t$Rd, $Rn, $shift",
1155                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1156             Sched<[WriteALUsi, ReadALU]> {
1157     bits<4> Rd;
1158     bits<4> Rn;
1159     bits<12> shift;
1160     let Inst{25} = 0;
1161     let Inst{19-16} = Rn;
1162     let Inst{15-12} = Rd;
1163     let Inst{11-5} = shift{11-5};
1164     let Inst{4} = 0;
1165     let Inst{3-0} = shift{3-0};
1166   }
1167
1168   def rsr : AsI1<opcod, (outs GPR:$Rd),
1169                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1170                iis, opc, "\t$Rd, $Rn, $shift",
1171                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1172             Sched<[WriteALUsr, ReadALUsr]> {
1173     bits<4> Rd;
1174     bits<4> Rn;
1175     bits<12> shift;
1176     let Inst{25} = 0;
1177     let Inst{19-16} = Rn;
1178     let Inst{15-12} = Rd;
1179     let Inst{11-8} = shift{11-8};
1180     let Inst{7} = 0;
1181     let Inst{6-5} = shift{6-5};
1182     let Inst{4} = 1;
1183     let Inst{3-0} = shift{3-0};
1184   }
1185 }
1186
1187 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1188 ///
1189 /// These opcodes will be converted to the real non-S opcodes by
1190 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1191 let hasPostISelHook = 1, Defs = [CPSR] in {
1192 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1193                           InstrItinClass iis, PatFrag opnode,
1194                           bit Commutable = 0> {
1195   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1196                          4, iii,
1197                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1198                          Sched<[WriteALU, ReadALU]>;
1199
1200   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1201                          4, iir,
1202                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1203                          Sched<[WriteALU, ReadALU, ReadALU]> {
1204     let isCommutable = Commutable;
1205   }
1206   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1207                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1208                           4, iis,
1209                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1210                                                 so_reg_imm:$shift))]>,
1211                           Sched<[WriteALUsi, ReadALU]>;
1212
1213   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1214                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1215                           4, iis,
1216                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1217                                                 so_reg_reg:$shift))]>,
1218                           Sched<[WriteALUSsr, ReadALUsr]>;
1219 }
1220 }
1221
1222 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1223 /// operands are reversed.
1224 let hasPostISelHook = 1, Defs = [CPSR] in {
1225 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1226                           InstrItinClass iis, PatFrag opnode,
1227                           bit Commutable = 0> {
1228   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1229                          4, iii,
1230                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1231            Sched<[WriteALU, ReadALU]>;
1232
1233   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1234                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1235                           4, iis,
1236                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1237                                              GPR:$Rn))]>,
1238             Sched<[WriteALUsi, ReadALU]>;
1239
1240   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1241                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1242                           4, iis,
1243                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1244                                              GPR:$Rn))]>,
1245             Sched<[WriteALUSsr, ReadALUsr]>;
1246 }
1247 }
1248
1249 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1250 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1251 /// a explicit result, only implicitly set CPSR.
1252 let isCompare = 1, Defs = [CPSR] in {
1253 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1254                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1255                        PatFrag opnode, bit Commutable = 0> {
1256   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1257                opc, "\t$Rn, $imm",
1258                [(opnode GPR:$Rn, so_imm:$imm)]>,
1259            Sched<[WriteCMP, ReadALU]> {
1260     bits<4> Rn;
1261     bits<12> imm;
1262     let Inst{25} = 1;
1263     let Inst{20} = 1;
1264     let Inst{19-16} = Rn;
1265     let Inst{15-12} = 0b0000;
1266     let Inst{11-0} = imm;
1267
1268     let Unpredictable{15-12} = 0b1111;
1269   }
1270   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1271                opc, "\t$Rn, $Rm",
1272                [(opnode GPR:$Rn, GPR:$Rm)]>,
1273            Sched<[WriteCMP, ReadALU, ReadALU]> {
1274     bits<4> Rn;
1275     bits<4> Rm;
1276     let isCommutable = Commutable;
1277     let Inst{25} = 0;
1278     let Inst{20} = 1;
1279     let Inst{19-16} = Rn;
1280     let Inst{15-12} = 0b0000;
1281     let Inst{11-4} = 0b00000000;
1282     let Inst{3-0} = Rm;
1283
1284     let Unpredictable{15-12} = 0b1111;
1285   }
1286   def rsi : AI1<opcod, (outs),
1287                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1288                opc, "\t$Rn, $shift",
1289                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1290             Sched<[WriteCMPsi, ReadALU]> {
1291     bits<4> Rn;
1292     bits<12> shift;
1293     let Inst{25} = 0;
1294     let Inst{20} = 1;
1295     let Inst{19-16} = Rn;
1296     let Inst{15-12} = 0b0000;
1297     let Inst{11-5} = shift{11-5};
1298     let Inst{4} = 0;
1299     let Inst{3-0} = shift{3-0};
1300
1301     let Unpredictable{15-12} = 0b1111;
1302   }
1303   def rsr : AI1<opcod, (outs),
1304                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1305                opc, "\t$Rn, $shift",
1306                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1307             Sched<[WriteCMPsr, ReadALU]> {
1308     bits<4> Rn;
1309     bits<12> shift;
1310     let Inst{25} = 0;
1311     let Inst{20} = 1;
1312     let Inst{19-16} = Rn;
1313     let Inst{15-12} = 0b0000;
1314     let Inst{11-8} = shift{11-8};
1315     let Inst{7} = 0;
1316     let Inst{6-5} = shift{6-5};
1317     let Inst{4} = 1;
1318     let Inst{3-0} = shift{3-0};
1319
1320     let Unpredictable{15-12} = 0b1111;
1321   }
1322
1323 }
1324 }
1325
1326 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1327 /// register and one whose operand is a register rotated by 8/16/24.
1328 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1329 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1330   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1331           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1332           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1333        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1334   bits<4> Rd;
1335   bits<4> Rm;
1336   bits<2> rot;
1337   let Inst{19-16} = 0b1111;
1338   let Inst{15-12} = Rd;
1339   let Inst{11-10} = rot;
1340   let Inst{3-0}   = Rm;
1341 }
1342
1343 class AI_ext_rrot_np<bits<8> opcod, string opc>
1344   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1345           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1346        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1347   bits<2> rot;
1348   let Inst{19-16} = 0b1111;
1349   let Inst{11-10} = rot;
1350  }
1351
1352 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1353 /// register and one whose operand is a register rotated by 8/16/24.
1354 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1355   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1356           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1357           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1358                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1359         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1360   bits<4> Rd;
1361   bits<4> Rm;
1362   bits<4> Rn;
1363   bits<2> rot;
1364   let Inst{19-16} = Rn;
1365   let Inst{15-12} = Rd;
1366   let Inst{11-10} = rot;
1367   let Inst{9-4}   = 0b000111;
1368   let Inst{3-0}   = Rm;
1369 }
1370
1371 class AI_exta_rrot_np<bits<8> opcod, string opc>
1372   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1373           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1374        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1375   bits<4> Rn;
1376   bits<2> rot;
1377   let Inst{19-16} = Rn;
1378   let Inst{11-10} = rot;
1379 }
1380
1381 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1382 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1383 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1384                              bit Commutable = 0> {
1385   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1386   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1387                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1388                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1389                Requires<[IsARM]>,
1390            Sched<[WriteALU, ReadALU]> {
1391     bits<4> Rd;
1392     bits<4> Rn;
1393     bits<12> imm;
1394     let Inst{25} = 1;
1395     let Inst{15-12} = Rd;
1396     let Inst{19-16} = Rn;
1397     let Inst{11-0} = imm;
1398   }
1399   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1400                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1401                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1402                Requires<[IsARM]>,
1403            Sched<[WriteALU, ReadALU, ReadALU]> {
1404     bits<4> Rd;
1405     bits<4> Rn;
1406     bits<4> Rm;
1407     let Inst{11-4} = 0b00000000;
1408     let Inst{25} = 0;
1409     let isCommutable = Commutable;
1410     let Inst{3-0} = Rm;
1411     let Inst{15-12} = Rd;
1412     let Inst{19-16} = Rn;
1413   }
1414   def rsi : AsI1<opcod, (outs GPR:$Rd),
1415                 (ins GPR:$Rn, so_reg_imm:$shift),
1416                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1417               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1418                Requires<[IsARM]>,
1419             Sched<[WriteALUsi, ReadALU]> {
1420     bits<4> Rd;
1421     bits<4> Rn;
1422     bits<12> shift;
1423     let Inst{25} = 0;
1424     let Inst{19-16} = Rn;
1425     let Inst{15-12} = Rd;
1426     let Inst{11-5} = shift{11-5};
1427     let Inst{4} = 0;
1428     let Inst{3-0} = shift{3-0};
1429   }
1430   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1431                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1432                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1433               [(set GPRnopc:$Rd, CPSR,
1434                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1435                Requires<[IsARM]>,
1436             Sched<[WriteALUsr, ReadALUsr]> {
1437     bits<4> Rd;
1438     bits<4> Rn;
1439     bits<12> shift;
1440     let Inst{25} = 0;
1441     let Inst{19-16} = Rn;
1442     let Inst{15-12} = Rd;
1443     let Inst{11-8} = shift{11-8};
1444     let Inst{7} = 0;
1445     let Inst{6-5} = shift{6-5};
1446     let Inst{4} = 1;
1447     let Inst{3-0} = shift{3-0};
1448   }
1449   }
1450 }
1451
1452 /// AI1_rsc_irs - Define instructions and patterns for rsc
1453 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1454 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1455   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1456   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1457                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1458                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1459                Requires<[IsARM]>,
1460            Sched<[WriteALU, ReadALU]> {
1461     bits<4> Rd;
1462     bits<4> Rn;
1463     bits<12> imm;
1464     let Inst{25} = 1;
1465     let Inst{15-12} = Rd;
1466     let Inst{19-16} = Rn;
1467     let Inst{11-0} = imm;
1468   }
1469   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1470                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1471                [/* pattern left blank */]>,
1472            Sched<[WriteALU, ReadALU, ReadALU]> {
1473     bits<4> Rd;
1474     bits<4> Rn;
1475     bits<4> Rm;
1476     let Inst{11-4} = 0b00000000;
1477     let Inst{25} = 0;
1478     let Inst{3-0} = Rm;
1479     let Inst{15-12} = Rd;
1480     let Inst{19-16} = Rn;
1481   }
1482   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1483                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1484               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1485                Requires<[IsARM]>,
1486             Sched<[WriteALUsi, ReadALU]> {
1487     bits<4> Rd;
1488     bits<4> Rn;
1489     bits<12> shift;
1490     let Inst{25} = 0;
1491     let Inst{19-16} = Rn;
1492     let Inst{15-12} = Rd;
1493     let Inst{11-5} = shift{11-5};
1494     let Inst{4} = 0;
1495     let Inst{3-0} = shift{3-0};
1496   }
1497   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1498                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1499               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1500                Requires<[IsARM]>,
1501             Sched<[WriteALUsr, ReadALUsr]> {
1502     bits<4> Rd;
1503     bits<4> Rn;
1504     bits<12> shift;
1505     let Inst{25} = 0;
1506     let Inst{19-16} = Rn;
1507     let Inst{15-12} = Rd;
1508     let Inst{11-8} = shift{11-8};
1509     let Inst{7} = 0;
1510     let Inst{6-5} = shift{6-5};
1511     let Inst{4} = 1;
1512     let Inst{3-0} = shift{3-0};
1513   }
1514   }
1515 }
1516
1517 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1518 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1519            InstrItinClass iir, PatFrag opnode> {
1520   // Note: We use the complex addrmode_imm12 rather than just an input
1521   // GPR and a constrained immediate so that we can use this to match
1522   // frame index references and avoid matching constant pool references.
1523   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1524                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1525                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1526     bits<4>  Rt;
1527     bits<17> addr;
1528     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1529     let Inst{19-16} = addr{16-13};  // Rn
1530     let Inst{15-12} = Rt;
1531     let Inst{11-0}  = addr{11-0};   // imm12
1532   }
1533   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1534                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1535                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1536     bits<4>  Rt;
1537     bits<17> shift;
1538     let shift{4}    = 0;            // Inst{4} = 0
1539     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1540     let Inst{19-16} = shift{16-13}; // Rn
1541     let Inst{15-12} = Rt;
1542     let Inst{11-0}  = shift{11-0};
1543   }
1544 }
1545 }
1546
1547 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1548 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1549            InstrItinClass iir, PatFrag opnode> {
1550   // Note: We use the complex addrmode_imm12 rather than just an input
1551   // GPR and a constrained immediate so that we can use this to match
1552   // frame index references and avoid matching constant pool references.
1553   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1554                    (ins addrmode_imm12:$addr),
1555                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1556                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1557     bits<4>  Rt;
1558     bits<17> addr;
1559     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1560     let Inst{19-16} = addr{16-13};  // Rn
1561     let Inst{15-12} = Rt;
1562     let Inst{11-0}  = addr{11-0};   // imm12
1563   }
1564   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1565                    (ins ldst_so_reg:$shift),
1566                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1567                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1568     bits<4>  Rt;
1569     bits<17> shift;
1570     let shift{4}    = 0;            // Inst{4} = 0
1571     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1572     let Inst{19-16} = shift{16-13}; // Rn
1573     let Inst{15-12} = Rt;
1574     let Inst{11-0}  = shift{11-0};
1575   }
1576 }
1577 }
1578
1579
1580 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1581            InstrItinClass iir, PatFrag opnode> {
1582   // Note: We use the complex addrmode_imm12 rather than just an input
1583   // GPR and a constrained immediate so that we can use this to match
1584   // frame index references and avoid matching constant pool references.
1585   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1586                    (ins GPR:$Rt, addrmode_imm12:$addr),
1587                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1588                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1589     bits<4> Rt;
1590     bits<17> addr;
1591     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1592     let Inst{19-16} = addr{16-13};  // Rn
1593     let Inst{15-12} = Rt;
1594     let Inst{11-0}  = addr{11-0};   // imm12
1595   }
1596   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1597                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1598                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1599     bits<4> Rt;
1600     bits<17> shift;
1601     let shift{4}    = 0;            // Inst{4} = 0
1602     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1603     let Inst{19-16} = shift{16-13}; // Rn
1604     let Inst{15-12} = Rt;
1605     let Inst{11-0}  = shift{11-0};
1606   }
1607 }
1608
1609 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1610            InstrItinClass iir, PatFrag opnode> {
1611   // Note: We use the complex addrmode_imm12 rather than just an input
1612   // GPR and a constrained immediate so that we can use this to match
1613   // frame index references and avoid matching constant pool references.
1614   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1615                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1616                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1617                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1618     bits<4> Rt;
1619     bits<17> addr;
1620     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1621     let Inst{19-16} = addr{16-13};  // Rn
1622     let Inst{15-12} = Rt;
1623     let Inst{11-0}  = addr{11-0};   // imm12
1624   }
1625   def rs : AI2ldst<0b011, 0, isByte, (outs),
1626                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1627                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1628                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1629     bits<4> Rt;
1630     bits<17> shift;
1631     let shift{4}    = 0;            // Inst{4} = 0
1632     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1633     let Inst{19-16} = shift{16-13}; // Rn
1634     let Inst{15-12} = Rt;
1635     let Inst{11-0}  = shift{11-0};
1636   }
1637 }
1638
1639
1640 //===----------------------------------------------------------------------===//
1641 // Instructions
1642 //===----------------------------------------------------------------------===//
1643
1644 //===----------------------------------------------------------------------===//
1645 //  Miscellaneous Instructions.
1646 //
1647
1648 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1649 /// the function.  The first operand is the ID# for this instruction, the second
1650 /// is the index into the MachineConstantPool that this is, the third is the
1651 /// size in bytes of this constant pool entry.
1652 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1653 def CONSTPOOL_ENTRY :
1654 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1655                     i32imm:$size), NoItinerary, []>;
1656
1657 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1658 // from removing one half of the matched pairs. That breaks PEI, which assumes
1659 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1660 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1661 def ADJCALLSTACKUP :
1662 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1663            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1664
1665 def ADJCALLSTACKDOWN :
1666 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1667            [(ARMcallseq_start timm:$amt)]>;
1668 }
1669
1670 def HINT : AI<(outs), (ins imm0_255:$imm), MiscFrm, NoItinerary,
1671               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1672   bits<8> imm;
1673   let Inst{27-8} = 0b00110010000011110000;
1674   let Inst{7-0} = imm;
1675 }
1676
1677 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1678 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1679 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1680 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1681 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1682 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1683
1684 def : Pat<(int_arm_sevl), (HINT 5)>;
1685
1686 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1687              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1688   bits<4> Rd;
1689   bits<4> Rn;
1690   bits<4> Rm;
1691   let Inst{3-0} = Rm;
1692   let Inst{15-12} = Rd;
1693   let Inst{19-16} = Rn;
1694   let Inst{27-20} = 0b01101000;
1695   let Inst{7-4} = 0b1011;
1696   let Inst{11-8} = 0b1111;
1697   let Unpredictable{11-8} = 0b1111;
1698 }
1699
1700 // The 16-bit operand $val can be used by a debugger to store more information
1701 // about the breakpoint.
1702 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1703                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1704   bits<16> val;
1705   let Inst{3-0} = val{3-0};
1706   let Inst{19-8} = val{15-4};
1707   let Inst{27-20} = 0b00010010;
1708   let Inst{31-28} = 0xe; // AL
1709   let Inst{7-4} = 0b0111;
1710 }
1711
1712 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1713                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1714   bits<16> val;
1715   let Inst{3-0} = val{3-0};
1716   let Inst{19-8} = val{15-4};
1717   let Inst{27-20} = 0b00010000;
1718   let Inst{31-28} = 0xe; // AL
1719   let Inst{7-4} = 0b0111;
1720 }
1721
1722 // Change Processor State
1723 // FIXME: We should use InstAlias to handle the optional operands.
1724 class CPS<dag iops, string asm_ops>
1725   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1726         []>, Requires<[IsARM]> {
1727   bits<2> imod;
1728   bits<3> iflags;
1729   bits<5> mode;
1730   bit M;
1731
1732   let Inst{31-28} = 0b1111;
1733   let Inst{27-20} = 0b00010000;
1734   let Inst{19-18} = imod;
1735   let Inst{17}    = M; // Enabled if mode is set;
1736   let Inst{16-9}  = 0b00000000;
1737   let Inst{8-6}   = iflags;
1738   let Inst{5}     = 0;
1739   let Inst{4-0}   = mode;
1740 }
1741
1742 let DecoderMethod = "DecodeCPSInstruction" in {
1743 let M = 1 in
1744   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1745                   "$imod\t$iflags, $mode">;
1746 let mode = 0, M = 0 in
1747   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1748
1749 let imod = 0, iflags = 0, M = 1 in
1750   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1751 }
1752
1753 // Preload signals the memory system of possible future data/instruction access.
1754 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1755
1756   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1757                 !strconcat(opc, "\t$addr"),
1758                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1759                 Sched<[WritePreLd]> {
1760     bits<4> Rt;
1761     bits<17> addr;
1762     let Inst{31-26} = 0b111101;
1763     let Inst{25} = 0; // 0 for immediate form
1764     let Inst{24} = data;
1765     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1766     let Inst{22} = read;
1767     let Inst{21-20} = 0b01;
1768     let Inst{19-16} = addr{16-13};  // Rn
1769     let Inst{15-12} = 0b1111;
1770     let Inst{11-0}  = addr{11-0};   // imm12
1771   }
1772
1773   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1774                !strconcat(opc, "\t$shift"),
1775                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1776                Sched<[WritePreLd]> {
1777     bits<17> shift;
1778     let Inst{31-26} = 0b111101;
1779     let Inst{25} = 1; // 1 for register form
1780     let Inst{24} = data;
1781     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1782     let Inst{22} = read;
1783     let Inst{21-20} = 0b01;
1784     let Inst{19-16} = shift{16-13}; // Rn
1785     let Inst{15-12} = 0b1111;
1786     let Inst{11-0}  = shift{11-0};
1787     let Inst{4} = 0;
1788   }
1789 }
1790
1791 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1792 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1793 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1794
1795 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1796                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1797   bits<1> end;
1798   let Inst{31-10} = 0b1111000100000001000000;
1799   let Inst{9} = end;
1800   let Inst{8-0} = 0;
1801 }
1802
1803 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1804              []>, Requires<[IsARM, HasV7]> {
1805   bits<4> opt;
1806   let Inst{27-4} = 0b001100100000111100001111;
1807   let Inst{3-0} = opt;
1808 }
1809
1810 /*
1811  * A5.4 Permanently UNDEFINED instructions.
1812  *
1813  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1814  * Other UDF encodings generate SIGILL.
1815  *
1816  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1817  * Encoding A1:
1818  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1819  * Encoding T1:
1820  *  1101 1110 iiii iiii
1821  * It uses the following encoding:
1822  *  1110 0111 1111 1110 1101 1110 1111 0000
1823  *  - In ARM: UDF #60896;
1824  *  - In Thumb: UDF #254 followed by a branch-to-self.
1825  */
1826 let isBarrier = 1, isTerminator = 1 in
1827 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1828                "trap", [(trap)]>,
1829            Requires<[IsARM,UseNaClTrap]> {
1830   let Inst = 0xe7fedef0;
1831 }
1832 let isBarrier = 1, isTerminator = 1 in
1833 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1834                "trap", [(trap)]>,
1835            Requires<[IsARM,DontUseNaClTrap]> {
1836   let Inst = 0xe7ffdefe;
1837 }
1838
1839 // Address computation and loads and stores in PIC mode.
1840 let isNotDuplicable = 1 in {
1841 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1842                             4, IIC_iALUr,
1843                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1844                             Sched<[WriteALU, ReadALU]>;
1845
1846 let AddedComplexity = 10 in {
1847 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1848                             4, IIC_iLoad_r,
1849                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1850
1851 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1852                             4, IIC_iLoad_bh_r,
1853                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1854
1855 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1856                             4, IIC_iLoad_bh_r,
1857                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1858
1859 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1860                             4, IIC_iLoad_bh_r,
1861                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1862
1863 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1864                             4, IIC_iLoad_bh_r,
1865                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1866 }
1867 let AddedComplexity = 10 in {
1868 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1869       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1870
1871 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1872       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1873                                                    addrmodepc:$addr)]>;
1874
1875 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1876       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1877 }
1878 } // isNotDuplicable = 1
1879
1880
1881 // LEApcrel - Load a pc-relative address into a register without offending the
1882 // assembler.
1883 let neverHasSideEffects = 1, isReMaterializable = 1 in
1884 // The 'adr' mnemonic encodes differently if the label is before or after
1885 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1886 // know until then which form of the instruction will be used.
1887 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1888                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1889                  Sched<[WriteALU, ReadALU]> {
1890   bits<4> Rd;
1891   bits<14> label;
1892   let Inst{27-25} = 0b001;
1893   let Inst{24} = 0;
1894   let Inst{23-22} = label{13-12};
1895   let Inst{21} = 0;
1896   let Inst{20} = 0;
1897   let Inst{19-16} = 0b1111;
1898   let Inst{15-12} = Rd;
1899   let Inst{11-0} = label{11-0};
1900 }
1901
1902 let hasSideEffects = 1 in {
1903 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1904                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1905
1906 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1907                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1908                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1909 }
1910
1911 //===----------------------------------------------------------------------===//
1912 //  Control Flow Instructions.
1913 //
1914
1915 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1916   // ARMV4T and above
1917   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1918                   "bx", "\tlr", [(ARMretflag)]>,
1919                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1920     let Inst{27-0}  = 0b0001001011111111111100011110;
1921   }
1922
1923   // ARMV4 only
1924   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1925                   "mov", "\tpc, lr", [(ARMretflag)]>,
1926                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1927     let Inst{27-0} = 0b0001101000001111000000001110;
1928   }
1929
1930   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
1931   // the user-space one).
1932   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
1933                                  4, IIC_Br,
1934                                  [(ARMintretflag imm:$offset)]>;
1935 }
1936
1937 // Indirect branches
1938 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1939   // ARMV4T and above
1940   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1941                   [(brind GPR:$dst)]>,
1942               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1943     bits<4> dst;
1944     let Inst{31-4} = 0b1110000100101111111111110001;
1945     let Inst{3-0}  = dst;
1946   }
1947
1948   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1949                   "bx", "\t$dst", [/* pattern left blank */]>,
1950               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1951     bits<4> dst;
1952     let Inst{27-4} = 0b000100101111111111110001;
1953     let Inst{3-0}  = dst;
1954   }
1955 }
1956
1957 // SP is marked as a use to prevent stack-pointer assignments that appear
1958 // immediately before calls from potentially appearing dead.
1959 let isCall = 1,
1960   // FIXME:  Do we really need a non-predicated version? If so, it should
1961   // at least be a pseudo instruction expanding to the predicated version
1962   // at MC lowering time.
1963   Defs = [LR], Uses = [SP] in {
1964   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1965                 IIC_Br, "bl\t$func",
1966                 [(ARMcall tglobaladdr:$func)]>,
1967             Requires<[IsARM]>, Sched<[WriteBrL]> {
1968     let Inst{31-28} = 0b1110;
1969     bits<24> func;
1970     let Inst{23-0} = func;
1971     let DecoderMethod = "DecodeBranchImmInstruction";
1972   }
1973
1974   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1975                    IIC_Br, "bl", "\t$func",
1976                    [(ARMcall_pred tglobaladdr:$func)]>,
1977                 Requires<[IsARM]>, Sched<[WriteBrL]> {
1978     bits<24> func;
1979     let Inst{23-0} = func;
1980     let DecoderMethod = "DecodeBranchImmInstruction";
1981   }
1982
1983   // ARMv5T and above
1984   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
1985                 IIC_Br, "blx\t$func",
1986                 [(ARMcall GPR:$func)]>,
1987             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
1988     bits<4> func;
1989     let Inst{31-4} = 0b1110000100101111111111110011;
1990     let Inst{3-0}  = func;
1991   }
1992
1993   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
1994                     IIC_Br, "blx", "\t$func",
1995                     [(ARMcall_pred GPR:$func)]>,
1996                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
1997     bits<4> func;
1998     let Inst{27-4} = 0b000100101111111111110011;
1999     let Inst{3-0}  = func;
2000   }
2001
2002   // ARMv4T
2003   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2004   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2005                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2006                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2007
2008   // ARMv4
2009   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2010                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2011                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2012
2013   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2014   // return stack predictor.
2015   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2016                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2017                       Requires<[IsARM]>, Sched<[WriteBr]>;
2018 }
2019
2020 let isBranch = 1, isTerminator = 1 in {
2021   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2022   // a two-value operand where a dag node expects two operands. :(
2023   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2024                IIC_Br, "b", "\t$target",
2025                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2026                Sched<[WriteBr]>  {
2027     bits<24> target;
2028     let Inst{23-0} = target;
2029     let DecoderMethod = "DecodeBranchImmInstruction";
2030   }
2031
2032   let isBarrier = 1 in {
2033     // B is "predicable" since it's just a Bcc with an 'always' condition.
2034     let isPredicable = 1 in
2035     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2036     // should be sufficient.
2037     // FIXME: Is B really a Barrier? That doesn't seem right.
2038     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2039                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2040                 Sched<[WriteBr]>;
2041
2042     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2043     def BR_JTr : ARMPseudoInst<(outs),
2044                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2045                       0, IIC_Br,
2046                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2047                       Sched<[WriteBr]>;
2048     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2049     // into i12 and rs suffixed versions.
2050     def BR_JTm : ARMPseudoInst<(outs),
2051                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2052                      0, IIC_Br,
2053                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2054                        imm:$id)]>, Sched<[WriteBrTbl]>;
2055     def BR_JTadd : ARMPseudoInst<(outs),
2056                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2057                    0, IIC_Br,
2058                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2059                      imm:$id)]>, Sched<[WriteBrTbl]>;
2060     } // isNotDuplicable = 1, isIndirectBranch = 1
2061   } // isBarrier = 1
2062
2063 }
2064
2065 // BLX (immediate)
2066 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2067                "blx\t$target", []>,
2068            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2069   let Inst{31-25} = 0b1111101;
2070   bits<25> target;
2071   let Inst{23-0} = target{24-1};
2072   let Inst{24} = target{0};
2073 }
2074
2075 // Branch and Exchange Jazelle
2076 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2077               [/* pattern left blank */]>, Sched<[WriteBr]> {
2078   bits<4> func;
2079   let Inst{23-20} = 0b0010;
2080   let Inst{19-8} = 0xfff;
2081   let Inst{7-4} = 0b0010;
2082   let Inst{3-0} = func;
2083 }
2084
2085 // Tail calls.
2086
2087 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2088   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2089                    Sched<[WriteBr]>;
2090
2091   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2092                    Sched<[WriteBr]>;
2093
2094   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2095                                  4, IIC_Br, [],
2096                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2097                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2098
2099   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2100                                  4, IIC_Br, [],
2101                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2102                                  Requires<[IsARM]>;
2103 }
2104
2105 // Secure Monitor Call is a system instruction.
2106 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2107               []>, Requires<[IsARM, HasTrustZone]> {
2108   bits<4> opt;
2109   let Inst{23-4} = 0b01100000000000000111;
2110   let Inst{3-0} = opt;
2111 }
2112
2113 // Supervisor Call (Software Interrupt)
2114 let isCall = 1, Uses = [SP] in {
2115 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2116           Sched<[WriteBr]> {
2117   bits<24> svc;
2118   let Inst{23-0} = svc;
2119 }
2120 }
2121
2122 // Store Return State
2123 class SRSI<bit wb, string asm>
2124   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2125        NoItinerary, asm, "", []> {
2126   bits<5> mode;
2127   let Inst{31-28} = 0b1111;
2128   let Inst{27-25} = 0b100;
2129   let Inst{22} = 1;
2130   let Inst{21} = wb;
2131   let Inst{20} = 0;
2132   let Inst{19-16} = 0b1101;  // SP
2133   let Inst{15-5} = 0b00000101000;
2134   let Inst{4-0} = mode;
2135 }
2136
2137 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2138   let Inst{24-23} = 0;
2139 }
2140 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2141   let Inst{24-23} = 0;
2142 }
2143 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2144   let Inst{24-23} = 0b10;
2145 }
2146 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2147   let Inst{24-23} = 0b10;
2148 }
2149 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2150   let Inst{24-23} = 0b01;
2151 }
2152 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2153   let Inst{24-23} = 0b01;
2154 }
2155 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2156   let Inst{24-23} = 0b11;
2157 }
2158 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2159   let Inst{24-23} = 0b11;
2160 }
2161
2162 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2163 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2164
2165 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2166 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2167
2168 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2169 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2170
2171 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2172 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2173
2174 // Return From Exception
2175 class RFEI<bit wb, string asm>
2176   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2177        NoItinerary, asm, "", []> {
2178   bits<4> Rn;
2179   let Inst{31-28} = 0b1111;
2180   let Inst{27-25} = 0b100;
2181   let Inst{22} = 0;
2182   let Inst{21} = wb;
2183   let Inst{20} = 1;
2184   let Inst{19-16} = Rn;
2185   let Inst{15-0} = 0xa00;
2186 }
2187
2188 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2189   let Inst{24-23} = 0;
2190 }
2191 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2192   let Inst{24-23} = 0;
2193 }
2194 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2195   let Inst{24-23} = 0b10;
2196 }
2197 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2198   let Inst{24-23} = 0b10;
2199 }
2200 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2201   let Inst{24-23} = 0b01;
2202 }
2203 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2204   let Inst{24-23} = 0b01;
2205 }
2206 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2207   let Inst{24-23} = 0b11;
2208 }
2209 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2210   let Inst{24-23} = 0b11;
2211 }
2212
2213 //===----------------------------------------------------------------------===//
2214 //  Load / Store Instructions.
2215 //
2216
2217 // Load
2218
2219
2220 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2221                     UnOpFrag<(load node:$Src)>>;
2222 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2223                     UnOpFrag<(zextloadi8 node:$Src)>>;
2224 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2225                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2226 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2227                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2228
2229 // Special LDR for loads from non-pc-relative constpools.
2230 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2231     isReMaterializable = 1, isCodeGenOnly = 1 in
2232 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2233                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2234                  []> {
2235   bits<4> Rt;
2236   bits<17> addr;
2237   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2238   let Inst{19-16} = 0b1111;
2239   let Inst{15-12} = Rt;
2240   let Inst{11-0}  = addr{11-0};   // imm12
2241 }
2242
2243 // Loads with zero extension
2244 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2245                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2246                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2247
2248 // Loads with sign extension
2249 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2250                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2251                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2252
2253 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2254                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2255                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2256
2257 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2258 // Load doubleword
2259 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2260                  (ins addrmode3:$addr), LdMiscFrm,
2261                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2262                  []>, Requires<[IsARM, HasV5TE]>;
2263 }
2264
2265 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2266                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2267 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2268                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2269 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2270                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2271
2272 // Indexed loads
2273 multiclass AI2_ldridx<bit isByte, string opc,
2274                       InstrItinClass iii, InstrItinClass iir> {
2275   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2276                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2277                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2278     bits<17> addr;
2279     let Inst{25} = 0;
2280     let Inst{23} = addr{12};
2281     let Inst{19-16} = addr{16-13};
2282     let Inst{11-0} = addr{11-0};
2283     let DecoderMethod = "DecodeLDRPreImm";
2284   }
2285
2286   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2287                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2288                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2289     bits<17> addr;
2290     let Inst{25} = 1;
2291     let Inst{23} = addr{12};
2292     let Inst{19-16} = addr{16-13};
2293     let Inst{11-0} = addr{11-0};
2294     let Inst{4} = 0;
2295     let DecoderMethod = "DecodeLDRPreReg";
2296   }
2297
2298   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2299                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2300                        IndexModePost, LdFrm, iir,
2301                        opc, "\t$Rt, $addr, $offset",
2302                        "$addr.base = $Rn_wb", []> {
2303      // {12}     isAdd
2304      // {11-0}   imm12/Rm
2305      bits<14> offset;
2306      bits<4> addr;
2307      let Inst{25} = 1;
2308      let Inst{23} = offset{12};
2309      let Inst{19-16} = addr;
2310      let Inst{11-0} = offset{11-0};
2311      let Inst{4} = 0;
2312
2313     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2314    }
2315
2316    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2317                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2318                       IndexModePost, LdFrm, iii,
2319                       opc, "\t$Rt, $addr, $offset",
2320                       "$addr.base = $Rn_wb", []> {
2321     // {12}     isAdd
2322     // {11-0}   imm12/Rm
2323     bits<14> offset;
2324     bits<4> addr;
2325     let Inst{25} = 0;
2326     let Inst{23} = offset{12};
2327     let Inst{19-16} = addr;
2328     let Inst{11-0} = offset{11-0};
2329
2330     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2331   }
2332
2333 }
2334
2335 let mayLoad = 1, neverHasSideEffects = 1 in {
2336 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2337 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2338 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2339 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2340 }
2341
2342 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2343   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2344                         (ins addrmode3_pre:$addr), IndexModePre,
2345                         LdMiscFrm, itin,
2346                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2347     bits<14> addr;
2348     let Inst{23}    = addr{8};      // U bit
2349     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2350     let Inst{19-16} = addr{12-9};   // Rn
2351     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2352     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2353     let DecoderMethod = "DecodeAddrMode3Instruction";
2354   }
2355   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2356                         (ins addr_offset_none:$addr, am3offset:$offset),
2357                         IndexModePost, LdMiscFrm, itin,
2358                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2359                         []> {
2360     bits<10> offset;
2361     bits<4> addr;
2362     let Inst{23}    = offset{8};      // U bit
2363     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2364     let Inst{19-16} = addr;
2365     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2366     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2367     let DecoderMethod = "DecodeAddrMode3Instruction";
2368   }
2369 }
2370
2371 let mayLoad = 1, neverHasSideEffects = 1 in {
2372 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2373 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2374 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2375 let hasExtraDefRegAllocReq = 1 in {
2376 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2377                           (ins addrmode3_pre:$addr), IndexModePre,
2378                           LdMiscFrm, IIC_iLoad_d_ru,
2379                           "ldrd", "\t$Rt, $Rt2, $addr!",
2380                           "$addr.base = $Rn_wb", []> {
2381   bits<14> addr;
2382   let Inst{23}    = addr{8};      // U bit
2383   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2384   let Inst{19-16} = addr{12-9};   // Rn
2385   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2386   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2387   let DecoderMethod = "DecodeAddrMode3Instruction";
2388 }
2389 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2390                           (ins addr_offset_none:$addr, am3offset:$offset),
2391                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2392                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2393                           "$addr.base = $Rn_wb", []> {
2394   bits<10> offset;
2395   bits<4> addr;
2396   let Inst{23}    = offset{8};      // U bit
2397   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2398   let Inst{19-16} = addr;
2399   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2400   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2401   let DecoderMethod = "DecodeAddrMode3Instruction";
2402 }
2403 } // hasExtraDefRegAllocReq = 1
2404 } // mayLoad = 1, neverHasSideEffects = 1
2405
2406 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2407 let mayLoad = 1, neverHasSideEffects = 1 in {
2408 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2409                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2410                     IndexModePost, LdFrm, IIC_iLoad_ru,
2411                     "ldrt", "\t$Rt, $addr, $offset",
2412                     "$addr.base = $Rn_wb", []> {
2413   // {12}     isAdd
2414   // {11-0}   imm12/Rm
2415   bits<14> offset;
2416   bits<4> addr;
2417   let Inst{25} = 1;
2418   let Inst{23} = offset{12};
2419   let Inst{21} = 1; // overwrite
2420   let Inst{19-16} = addr;
2421   let Inst{11-5} = offset{11-5};
2422   let Inst{4} = 0;
2423   let Inst{3-0} = offset{3-0};
2424   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2425 }
2426
2427 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2428                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2429                    IndexModePost, LdFrm, IIC_iLoad_ru,
2430                    "ldrt", "\t$Rt, $addr, $offset",
2431                    "$addr.base = $Rn_wb", []> {
2432   // {12}     isAdd
2433   // {11-0}   imm12/Rm
2434   bits<14> offset;
2435   bits<4> addr;
2436   let Inst{25} = 0;
2437   let Inst{23} = offset{12};
2438   let Inst{21} = 1; // overwrite
2439   let Inst{19-16} = addr;
2440   let Inst{11-0} = offset{11-0};
2441   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2442 }
2443
2444 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2445                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2446                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2447                      "ldrbt", "\t$Rt, $addr, $offset",
2448                      "$addr.base = $Rn_wb", []> {
2449   // {12}     isAdd
2450   // {11-0}   imm12/Rm
2451   bits<14> offset;
2452   bits<4> addr;
2453   let Inst{25} = 1;
2454   let Inst{23} = offset{12};
2455   let Inst{21} = 1; // overwrite
2456   let Inst{19-16} = addr;
2457   let Inst{11-5} = offset{11-5};
2458   let Inst{4} = 0;
2459   let Inst{3-0} = offset{3-0};
2460   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2461 }
2462
2463 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2464                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2465                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2466                     "ldrbt", "\t$Rt, $addr, $offset",
2467                     "$addr.base = $Rn_wb", []> {
2468   // {12}     isAdd
2469   // {11-0}   imm12/Rm
2470   bits<14> offset;
2471   bits<4> addr;
2472   let Inst{25} = 0;
2473   let Inst{23} = offset{12};
2474   let Inst{21} = 1; // overwrite
2475   let Inst{19-16} = addr;
2476   let Inst{11-0} = offset{11-0};
2477   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2478 }
2479
2480 multiclass AI3ldrT<bits<4> op, string opc> {
2481   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2482                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2483                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2484                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2485     bits<9> offset;
2486     let Inst{23} = offset{8};
2487     let Inst{22} = 1;
2488     let Inst{11-8} = offset{7-4};
2489     let Inst{3-0} = offset{3-0};
2490   }
2491   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2492                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2493                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2494                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2495     bits<5> Rm;
2496     let Inst{23} = Rm{4};
2497     let Inst{22} = 0;
2498     let Inst{11-8} = 0;
2499     let Unpredictable{11-8} = 0b1111;
2500     let Inst{3-0} = Rm{3-0};
2501     let DecoderMethod = "DecodeLDR";
2502   }
2503 }
2504
2505 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2506 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2507 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2508 }
2509
2510 // Store
2511
2512 // Stores with truncate
2513 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2514                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2515                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2516
2517 // Store doubleword
2518 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2519 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2520                StMiscFrm, IIC_iStore_d_r,
2521                "strd", "\t$Rt, $src2, $addr", []>,
2522            Requires<[IsARM, HasV5TE]> {
2523   let Inst{21} = 0;
2524 }
2525
2526 // Indexed stores
2527 multiclass AI2_stridx<bit isByte, string opc,
2528                       InstrItinClass iii, InstrItinClass iir> {
2529   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2530                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2531                             StFrm, iii,
2532                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2533     bits<17> addr;
2534     let Inst{25} = 0;
2535     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2536     let Inst{19-16} = addr{16-13};  // Rn
2537     let Inst{11-0}  = addr{11-0};   // imm12
2538     let DecoderMethod = "DecodeSTRPreImm";
2539   }
2540
2541   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2542                       (ins GPR:$Rt, ldst_so_reg:$addr),
2543                       IndexModePre, StFrm, iir,
2544                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2545     bits<17> addr;
2546     let Inst{25} = 1;
2547     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2548     let Inst{19-16} = addr{16-13}; // Rn
2549     let Inst{11-0}  = addr{11-0};
2550     let Inst{4}     = 0;           // Inst{4} = 0
2551     let DecoderMethod = "DecodeSTRPreReg";
2552   }
2553   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2554                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2555                 IndexModePost, StFrm, iir,
2556                 opc, "\t$Rt, $addr, $offset",
2557                 "$addr.base = $Rn_wb", []> {
2558      // {12}     isAdd
2559      // {11-0}   imm12/Rm
2560      bits<14> offset;
2561      bits<4> addr;
2562      let Inst{25} = 1;
2563      let Inst{23} = offset{12};
2564      let Inst{19-16} = addr;
2565      let Inst{11-0} = offset{11-0};
2566      let Inst{4} = 0;
2567
2568     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2569    }
2570
2571    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2572                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2573                 IndexModePost, StFrm, iii,
2574                 opc, "\t$Rt, $addr, $offset",
2575                 "$addr.base = $Rn_wb", []> {
2576     // {12}     isAdd
2577     // {11-0}   imm12/Rm
2578     bits<14> offset;
2579     bits<4> addr;
2580     let Inst{25} = 0;
2581     let Inst{23} = offset{12};
2582     let Inst{19-16} = addr;
2583     let Inst{11-0} = offset{11-0};
2584
2585     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2586   }
2587 }
2588
2589 let mayStore = 1, neverHasSideEffects = 1 in {
2590 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2591 // IIC_iStore_siu depending on whether it the offset register is shifted.
2592 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2593 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2594 }
2595
2596 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2597                          am2offset_reg:$offset),
2598              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2599                            am2offset_reg:$offset)>;
2600 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2601                          am2offset_imm:$offset),
2602              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2603                            am2offset_imm:$offset)>;
2604 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2605                              am2offset_reg:$offset),
2606              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2607                             am2offset_reg:$offset)>;
2608 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2609                              am2offset_imm:$offset),
2610              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2611                             am2offset_imm:$offset)>;
2612
2613 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2614 // put the patterns on the instruction definitions directly as ISel wants
2615 // the address base and offset to be separate operands, not a single
2616 // complex operand like we represent the instructions themselves. The
2617 // pseudos map between the two.
2618 let usesCustomInserter = 1,
2619     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2620 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2621                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2622                4, IIC_iStore_ru,
2623             [(set GPR:$Rn_wb,
2624                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2625 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2626                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2627                4, IIC_iStore_ru,
2628             [(set GPR:$Rn_wb,
2629                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2630 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2631                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2632                4, IIC_iStore_ru,
2633             [(set GPR:$Rn_wb,
2634                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2635 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2636                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2637                4, IIC_iStore_ru,
2638             [(set GPR:$Rn_wb,
2639                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2640 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2641                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2642                4, IIC_iStore_ru,
2643             [(set GPR:$Rn_wb,
2644                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2645 }
2646
2647
2648
2649 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2650                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2651                            StMiscFrm, IIC_iStore_bh_ru,
2652                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2653   bits<14> addr;
2654   let Inst{23}    = addr{8};      // U bit
2655   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2656   let Inst{19-16} = addr{12-9};   // Rn
2657   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2658   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2659   let DecoderMethod = "DecodeAddrMode3Instruction";
2660 }
2661
2662 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2663                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2664                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2665                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2666                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2667                                                       addr_offset_none:$addr,
2668                                                       am3offset:$offset))]> {
2669   bits<10> offset;
2670   bits<4> addr;
2671   let Inst{23}    = offset{8};      // U bit
2672   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2673   let Inst{19-16} = addr;
2674   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2675   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2676   let DecoderMethod = "DecodeAddrMode3Instruction";
2677 }
2678
2679 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2680 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2681                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2682                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2683                           "strd", "\t$Rt, $Rt2, $addr!",
2684                           "$addr.base = $Rn_wb", []> {
2685   bits<14> addr;
2686   let Inst{23}    = addr{8};      // U bit
2687   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2688   let Inst{19-16} = addr{12-9};   // Rn
2689   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2690   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2691   let DecoderMethod = "DecodeAddrMode3Instruction";
2692 }
2693
2694 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2695                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2696                                am3offset:$offset),
2697                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2698                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2699                           "$addr.base = $Rn_wb", []> {
2700   bits<10> offset;
2701   bits<4> addr;
2702   let Inst{23}    = offset{8};      // U bit
2703   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2704   let Inst{19-16} = addr;
2705   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2706   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2707   let DecoderMethod = "DecodeAddrMode3Instruction";
2708 }
2709 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2710
2711 // STRT, STRBT, and STRHT
2712
2713 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2714                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2715                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2716                    "strbt", "\t$Rt, $addr, $offset",
2717                    "$addr.base = $Rn_wb", []> {
2718   // {12}     isAdd
2719   // {11-0}   imm12/Rm
2720   bits<14> offset;
2721   bits<4> addr;
2722   let Inst{25} = 1;
2723   let Inst{23} = offset{12};
2724   let Inst{21} = 1; // overwrite
2725   let Inst{19-16} = addr;
2726   let Inst{11-5} = offset{11-5};
2727   let Inst{4} = 0;
2728   let Inst{3-0} = offset{3-0};
2729   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2730 }
2731
2732 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2733                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2734                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2735                    "strbt", "\t$Rt, $addr, $offset",
2736                    "$addr.base = $Rn_wb", []> {
2737   // {12}     isAdd
2738   // {11-0}   imm12/Rm
2739   bits<14> offset;
2740   bits<4> addr;
2741   let Inst{25} = 0;
2742   let Inst{23} = offset{12};
2743   let Inst{21} = 1; // overwrite
2744   let Inst{19-16} = addr;
2745   let Inst{11-0} = offset{11-0};
2746   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2747 }
2748
2749 let mayStore = 1, neverHasSideEffects = 1 in {
2750 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2751                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2752                    IndexModePost, StFrm, IIC_iStore_ru,
2753                    "strt", "\t$Rt, $addr, $offset",
2754                    "$addr.base = $Rn_wb", []> {
2755   // {12}     isAdd
2756   // {11-0}   imm12/Rm
2757   bits<14> offset;
2758   bits<4> addr;
2759   let Inst{25} = 1;
2760   let Inst{23} = offset{12};
2761   let Inst{21} = 1; // overwrite
2762   let Inst{19-16} = addr;
2763   let Inst{11-5} = offset{11-5};
2764   let Inst{4} = 0;
2765   let Inst{3-0} = offset{3-0};
2766   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2767 }
2768
2769 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2770                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2771                    IndexModePost, StFrm, IIC_iStore_ru,
2772                    "strt", "\t$Rt, $addr, $offset",
2773                    "$addr.base = $Rn_wb", []> {
2774   // {12}     isAdd
2775   // {11-0}   imm12/Rm
2776   bits<14> offset;
2777   bits<4> addr;
2778   let Inst{25} = 0;
2779   let Inst{23} = offset{12};
2780   let Inst{21} = 1; // overwrite
2781   let Inst{19-16} = addr;
2782   let Inst{11-0} = offset{11-0};
2783   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2784 }
2785 }
2786
2787
2788 multiclass AI3strT<bits<4> op, string opc> {
2789   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2790                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2791                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2792                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2793     bits<9> offset;
2794     let Inst{23} = offset{8};
2795     let Inst{22} = 1;
2796     let Inst{11-8} = offset{7-4};
2797     let Inst{3-0} = offset{3-0};
2798   }
2799   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2800                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2801                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2802                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2803     bits<5> Rm;
2804     let Inst{23} = Rm{4};
2805     let Inst{22} = 0;
2806     let Inst{11-8} = 0;
2807     let Inst{3-0} = Rm{3-0};
2808   }
2809 }
2810
2811
2812 defm STRHT : AI3strT<0b1011, "strht">;
2813
2814 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2815                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2816 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2817                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2818 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2819                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2820
2821 //===----------------------------------------------------------------------===//
2822 //  Load / store multiple Instructions.
2823 //
2824
2825 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2826                          InstrItinClass itin, InstrItinClass itin_upd> {
2827   // IA is the default, so no need for an explicit suffix on the
2828   // mnemonic here. Without it is the canonical spelling.
2829   def IA :
2830     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2831          IndexModeNone, f, itin,
2832          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2833     let Inst{24-23} = 0b01;       // Increment After
2834     let Inst{22}    = P_bit;
2835     let Inst{21}    = 0;          // No writeback
2836     let Inst{20}    = L_bit;
2837   }
2838   def IA_UPD :
2839     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2840          IndexModeUpd, f, itin_upd,
2841          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2842     let Inst{24-23} = 0b01;       // Increment After
2843     let Inst{22}    = P_bit;
2844     let Inst{21}    = 1;          // Writeback
2845     let Inst{20}    = L_bit;
2846
2847     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2848   }
2849   def DA :
2850     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2851          IndexModeNone, f, itin,
2852          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2853     let Inst{24-23} = 0b00;       // Decrement After
2854     let Inst{22}    = P_bit;
2855     let Inst{21}    = 0;          // No writeback
2856     let Inst{20}    = L_bit;
2857   }
2858   def DA_UPD :
2859     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2860          IndexModeUpd, f, itin_upd,
2861          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2862     let Inst{24-23} = 0b00;       // Decrement After
2863     let Inst{22}    = P_bit;
2864     let Inst{21}    = 1;          // Writeback
2865     let Inst{20}    = L_bit;
2866
2867     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2868   }
2869   def DB :
2870     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2871          IndexModeNone, f, itin,
2872          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2873     let Inst{24-23} = 0b10;       // Decrement Before
2874     let Inst{22}    = P_bit;
2875     let Inst{21}    = 0;          // No writeback
2876     let Inst{20}    = L_bit;
2877   }
2878   def DB_UPD :
2879     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2880          IndexModeUpd, f, itin_upd,
2881          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2882     let Inst{24-23} = 0b10;       // Decrement Before
2883     let Inst{22}    = P_bit;
2884     let Inst{21}    = 1;          // Writeback
2885     let Inst{20}    = L_bit;
2886
2887     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2888   }
2889   def IB :
2890     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2891          IndexModeNone, f, itin,
2892          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2893     let Inst{24-23} = 0b11;       // Increment Before
2894     let Inst{22}    = P_bit;
2895     let Inst{21}    = 0;          // No writeback
2896     let Inst{20}    = L_bit;
2897   }
2898   def IB_UPD :
2899     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2900          IndexModeUpd, f, itin_upd,
2901          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2902     let Inst{24-23} = 0b11;       // Increment Before
2903     let Inst{22}    = P_bit;
2904     let Inst{21}    = 1;          // Writeback
2905     let Inst{20}    = L_bit;
2906
2907     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2908   }
2909 }
2910
2911 let neverHasSideEffects = 1 in {
2912
2913 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2914 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2915                          IIC_iLoad_mu>;
2916
2917 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2918 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2919                          IIC_iStore_mu>;
2920
2921 } // neverHasSideEffects
2922
2923 // FIXME: remove when we have a way to marking a MI with these properties.
2924 // FIXME: Should pc be an implicit operand like PICADD, etc?
2925 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2926     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2927 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2928                                                  reglist:$regs, variable_ops),
2929                      4, IIC_iLoad_mBr, [],
2930                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2931       RegConstraint<"$Rn = $wb">;
2932
2933 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2934 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2935                                IIC_iLoad_mu>;
2936
2937 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2938 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2939                                IIC_iStore_mu>;
2940
2941
2942
2943 //===----------------------------------------------------------------------===//
2944 //  Move Instructions.
2945 //
2946
2947 let neverHasSideEffects = 1 in
2948 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2949                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2950   bits<4> Rd;
2951   bits<4> Rm;
2952
2953   let Inst{19-16} = 0b0000;
2954   let Inst{11-4} = 0b00000000;
2955   let Inst{25} = 0;
2956   let Inst{3-0} = Rm;
2957   let Inst{15-12} = Rd;
2958 }
2959
2960 // A version for the smaller set of tail call registers.
2961 let neverHasSideEffects = 1 in
2962 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2963                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2964   bits<4> Rd;
2965   bits<4> Rm;
2966
2967   let Inst{11-4} = 0b00000000;
2968   let Inst{25} = 0;
2969   let Inst{3-0} = Rm;
2970   let Inst{15-12} = Rd;
2971 }
2972
2973 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2974                 DPSoRegRegFrm, IIC_iMOVsr,
2975                 "mov", "\t$Rd, $src",
2976                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2977                 Sched<[WriteALU]> {
2978   bits<4> Rd;
2979   bits<12> src;
2980   let Inst{15-12} = Rd;
2981   let Inst{19-16} = 0b0000;
2982   let Inst{11-8} = src{11-8};
2983   let Inst{7} = 0;
2984   let Inst{6-5} = src{6-5};
2985   let Inst{4} = 1;
2986   let Inst{3-0} = src{3-0};
2987   let Inst{25} = 0;
2988 }
2989
2990 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2991                 DPSoRegImmFrm, IIC_iMOVsr,
2992                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2993                 UnaryDP, Sched<[WriteALU]> {
2994   bits<4> Rd;
2995   bits<12> src;
2996   let Inst{15-12} = Rd;
2997   let Inst{19-16} = 0b0000;
2998   let Inst{11-5} = src{11-5};
2999   let Inst{4} = 0;
3000   let Inst{3-0} = src{3-0};
3001   let Inst{25} = 0;
3002 }
3003
3004 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3005 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3006                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3007                 Sched<[WriteALU]> {
3008   bits<4> Rd;
3009   bits<12> imm;
3010   let Inst{25} = 1;
3011   let Inst{15-12} = Rd;
3012   let Inst{19-16} = 0b0000;
3013   let Inst{11-0} = imm;
3014 }
3015
3016 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3017 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3018                  DPFrm, IIC_iMOVi,
3019                  "movw", "\t$Rd, $imm",
3020                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3021                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3022   bits<4> Rd;
3023   bits<16> imm;
3024   let Inst{15-12} = Rd;
3025   let Inst{11-0}  = imm{11-0};
3026   let Inst{19-16} = imm{15-12};
3027   let Inst{20} = 0;
3028   let Inst{25} = 1;
3029   let DecoderMethod = "DecodeArmMOVTWInstruction";
3030 }
3031
3032 def : InstAlias<"mov${p} $Rd, $imm",
3033                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3034         Requires<[IsARM]>;
3035
3036 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3037                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3038                       Sched<[WriteALU]>;
3039
3040 let Constraints = "$src = $Rd" in {
3041 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3042                   (ins GPR:$src, imm0_65535_expr:$imm),
3043                   DPFrm, IIC_iMOVi,
3044                   "movt", "\t$Rd, $imm",
3045                   [(set GPRnopc:$Rd,
3046                         (or (and GPR:$src, 0xffff),
3047                             lo16AllZero:$imm))]>, UnaryDP,
3048                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3049   bits<4> Rd;
3050   bits<16> imm;
3051   let Inst{15-12} = Rd;
3052   let Inst{11-0}  = imm{11-0};
3053   let Inst{19-16} = imm{15-12};
3054   let Inst{20} = 0;
3055   let Inst{25} = 1;
3056   let DecoderMethod = "DecodeArmMOVTWInstruction";
3057 }
3058
3059 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3060                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3061                       Sched<[WriteALU]>;
3062
3063 } // Constraints
3064
3065 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3066       Requires<[IsARM, HasV6T2]>;
3067
3068 let Uses = [CPSR] in
3069 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3070                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3071                     Requires<[IsARM]>, Sched<[WriteALU]>;
3072
3073 // These aren't really mov instructions, but we have to define them this way
3074 // due to flag operands.
3075
3076 let Defs = [CPSR] in {
3077 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3078                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3079                       Sched<[WriteALU]>, Requires<[IsARM]>;
3080 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3081                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3082                       Sched<[WriteALU]>, Requires<[IsARM]>;
3083 }
3084
3085 //===----------------------------------------------------------------------===//
3086 //  Extend Instructions.
3087 //
3088
3089 // Sign extenders
3090
3091 def SXTB  : AI_ext_rrot<0b01101010,
3092                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3093 def SXTH  : AI_ext_rrot<0b01101011,
3094                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3095
3096 def SXTAB : AI_exta_rrot<0b01101010,
3097                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3098 def SXTAH : AI_exta_rrot<0b01101011,
3099                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3100
3101 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3102
3103 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3104
3105 // Zero extenders
3106
3107 let AddedComplexity = 16 in {
3108 def UXTB   : AI_ext_rrot<0b01101110,
3109                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3110 def UXTH   : AI_ext_rrot<0b01101111,
3111                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3112 def UXTB16 : AI_ext_rrot<0b01101100,
3113                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3114
3115 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3116 //        The transformation should probably be done as a combiner action
3117 //        instead so we can include a check for masking back in the upper
3118 //        eight bits of the source into the lower eight bits of the result.
3119 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3120 //               (UXTB16r_rot GPR:$Src, 3)>;
3121 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3122                (UXTB16 GPR:$Src, 1)>;
3123
3124 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3125                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3126 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3127                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3128 }
3129
3130 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3131 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3132
3133
3134 def SBFX  : I<(outs GPRnopc:$Rd),
3135               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3136                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3137                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3138                Requires<[IsARM, HasV6T2]> {
3139   bits<4> Rd;
3140   bits<4> Rn;
3141   bits<5> lsb;
3142   bits<5> width;
3143   let Inst{27-21} = 0b0111101;
3144   let Inst{6-4}   = 0b101;
3145   let Inst{20-16} = width;
3146   let Inst{15-12} = Rd;
3147   let Inst{11-7}  = lsb;
3148   let Inst{3-0}   = Rn;
3149 }
3150
3151 def UBFX  : I<(outs GPR:$Rd),
3152               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3153                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3154                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3155                Requires<[IsARM, HasV6T2]> {
3156   bits<4> Rd;
3157   bits<4> Rn;
3158   bits<5> lsb;
3159   bits<5> width;
3160   let Inst{27-21} = 0b0111111;
3161   let Inst{6-4}   = 0b101;
3162   let Inst{20-16} = width;
3163   let Inst{15-12} = Rd;
3164   let Inst{11-7}  = lsb;
3165   let Inst{3-0}   = Rn;
3166 }
3167
3168 //===----------------------------------------------------------------------===//
3169 //  Arithmetic Instructions.
3170 //
3171
3172 defm ADD  : AsI1_bin_irs<0b0100, "add",
3173                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3174                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3175 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3176                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3177                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3178
3179 // ADD and SUB with 's' bit set.
3180 //
3181 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3182 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3183 // AdjustInstrPostInstrSelection where we determine whether or not to
3184 // set the "s" bit based on CPSR liveness.
3185 //
3186 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3187 // support for an optional CPSR definition that corresponds to the DAG
3188 // node's second value. We can then eliminate the implicit def of CPSR.
3189 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3190                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3191 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3192                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3193
3194 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3195               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3196 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3197               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3198
3199 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3200                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3201                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3202
3203 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3204 // CPSR and the implicit def of CPSR is not needed.
3205 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3206                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3207
3208 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3209                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3210
3211 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3212 // The assume-no-carry-in form uses the negation of the input since add/sub
3213 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3214 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3215 // details.
3216 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3217              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3218 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3219              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3220
3221 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3222              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3223              Requires<[IsARM, HasV6T2]>;
3224 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3225              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3226              Requires<[IsARM, HasV6T2]>;
3227
3228 // The with-carry-in form matches bitwise not instead of the negation.
3229 // Effectively, the inverse interpretation of the carry flag already accounts
3230 // for part of the negation.
3231 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3232              (SBCri   GPR:$src, so_imm_not:$imm)>;
3233 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3234              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3235
3236 // Note: These are implemented in C++ code, because they have to generate
3237 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3238 // cannot produce.
3239 // (mul X, 2^n+1) -> (add (X << n), X)
3240 // (mul X, 2^n-1) -> (rsb X, (X << n))
3241
3242 // ARM Arithmetic Instruction
3243 // GPR:$dst = GPR:$a op GPR:$b
3244 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3245           list<dag> pattern = [],
3246           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3247           string asm = "\t$Rd, $Rn, $Rm">
3248   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3249     Sched<[WriteALU, ReadALU, ReadALU]> {
3250   bits<4> Rn;
3251   bits<4> Rd;
3252   bits<4> Rm;
3253   let Inst{27-20} = op27_20;
3254   let Inst{11-4} = op11_4;
3255   let Inst{19-16} = Rn;
3256   let Inst{15-12} = Rd;
3257   let Inst{3-0}   = Rm;
3258
3259   let Unpredictable{11-8} = 0b1111;
3260 }
3261
3262 // Saturating add/subtract
3263
3264 let DecoderMethod = "DecodeQADDInstruction" in
3265 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3266                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3267                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3268
3269 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3270                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3271                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3272 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3273                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3274                   "\t$Rd, $Rm, $Rn">;
3275 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3276                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3277                   "\t$Rd, $Rm, $Rn">;
3278
3279 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3280 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3281 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3282 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3283 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3284 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3285 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3286 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3287 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3288 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3289 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3290 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3291
3292 // Signed/Unsigned add/subtract
3293
3294 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3295 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3296 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3297 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3298 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3299 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3300 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3301 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3302 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3303 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3304 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3305 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3306
3307 // Signed/Unsigned halving add/subtract
3308
3309 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3310 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3311 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3312 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3313 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3314 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3315 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3316 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3317 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3318 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3319 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3320 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3321
3322 // Unsigned Sum of Absolute Differences [and Accumulate].
3323
3324 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3325                 MulFrm /* for convenience */, NoItinerary, "usad8",
3326                 "\t$Rd, $Rn, $Rm", []>,
3327              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3328   bits<4> Rd;
3329   bits<4> Rn;
3330   bits<4> Rm;
3331   let Inst{27-20} = 0b01111000;
3332   let Inst{15-12} = 0b1111;
3333   let Inst{7-4} = 0b0001;
3334   let Inst{19-16} = Rd;
3335   let Inst{11-8} = Rm;
3336   let Inst{3-0} = Rn;
3337 }
3338 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3339                 MulFrm /* for convenience */, NoItinerary, "usada8",
3340                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3341              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3342   bits<4> Rd;
3343   bits<4> Rn;
3344   bits<4> Rm;
3345   bits<4> Ra;
3346   let Inst{27-20} = 0b01111000;
3347   let Inst{7-4} = 0b0001;
3348   let Inst{19-16} = Rd;
3349   let Inst{15-12} = Ra;
3350   let Inst{11-8} = Rm;
3351   let Inst{3-0} = Rn;
3352 }
3353
3354 // Signed/Unsigned saturate
3355
3356 def SSAT : AI<(outs GPRnopc:$Rd),
3357               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3358               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3359   bits<4> Rd;
3360   bits<5> sat_imm;
3361   bits<4> Rn;
3362   bits<8> sh;
3363   let Inst{27-21} = 0b0110101;
3364   let Inst{5-4} = 0b01;
3365   let Inst{20-16} = sat_imm;
3366   let Inst{15-12} = Rd;
3367   let Inst{11-7} = sh{4-0};
3368   let Inst{6} = sh{5};
3369   let Inst{3-0} = Rn;
3370 }
3371
3372 def SSAT16 : AI<(outs GPRnopc:$Rd),
3373                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3374                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3375   bits<4> Rd;
3376   bits<4> sat_imm;
3377   bits<4> Rn;
3378   let Inst{27-20} = 0b01101010;
3379   let Inst{11-4} = 0b11110011;
3380   let Inst{15-12} = Rd;
3381   let Inst{19-16} = sat_imm;
3382   let Inst{3-0} = Rn;
3383 }
3384
3385 def USAT : AI<(outs GPRnopc:$Rd),
3386               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3387               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3388   bits<4> Rd;
3389   bits<5> sat_imm;
3390   bits<4> Rn;
3391   bits<8> sh;
3392   let Inst{27-21} = 0b0110111;
3393   let Inst{5-4} = 0b01;
3394   let Inst{15-12} = Rd;
3395   let Inst{11-7} = sh{4-0};
3396   let Inst{6} = sh{5};
3397   let Inst{20-16} = sat_imm;
3398   let Inst{3-0} = Rn;
3399 }
3400
3401 def USAT16 : AI<(outs GPRnopc:$Rd),
3402                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3403                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3404   bits<4> Rd;
3405   bits<4> sat_imm;
3406   bits<4> Rn;
3407   let Inst{27-20} = 0b01101110;
3408   let Inst{11-4} = 0b11110011;
3409   let Inst{15-12} = Rd;
3410   let Inst{19-16} = sat_imm;
3411   let Inst{3-0} = Rn;
3412 }
3413
3414 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3415                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3416 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3417                (USAT imm:$pos, GPRnopc:$a, 0)>;
3418
3419 //===----------------------------------------------------------------------===//
3420 //  Bitwise Instructions.
3421 //
3422
3423 defm AND   : AsI1_bin_irs<0b0000, "and",
3424                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3425                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3426 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3427                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3428                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3429 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3430                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3431                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3432 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3433                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3434                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3435
3436 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3437 // like in the actual instruction encoding. The complexity of mapping the mask
3438 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3439 // instruction description.
3440 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3441                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3442                "bfc", "\t$Rd, $imm", "$src = $Rd",
3443                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3444                Requires<[IsARM, HasV6T2]> {
3445   bits<4> Rd;
3446   bits<10> imm;
3447   let Inst{27-21} = 0b0111110;
3448   let Inst{6-0}   = 0b0011111;
3449   let Inst{15-12} = Rd;
3450   let Inst{11-7}  = imm{4-0}; // lsb
3451   let Inst{20-16} = imm{9-5}; // msb
3452 }
3453
3454 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3455 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3456           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3457           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3458           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3459                            bf_inv_mask_imm:$imm))]>,
3460           Requires<[IsARM, HasV6T2]> {
3461   bits<4> Rd;
3462   bits<4> Rn;
3463   bits<10> imm;
3464   let Inst{27-21} = 0b0111110;
3465   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3466   let Inst{15-12} = Rd;
3467   let Inst{11-7}  = imm{4-0}; // lsb
3468   let Inst{20-16} = imm{9-5}; // width
3469   let Inst{3-0}   = Rn;
3470 }
3471
3472 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3473                   "mvn", "\t$Rd, $Rm",
3474                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3475   bits<4> Rd;
3476   bits<4> Rm;
3477   let Inst{25} = 0;
3478   let Inst{19-16} = 0b0000;
3479   let Inst{11-4} = 0b00000000;
3480   let Inst{15-12} = Rd;
3481   let Inst{3-0} = Rm;
3482 }
3483 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3484                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3485                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3486                   Sched<[WriteALU]> {
3487   bits<4> Rd;
3488   bits<12> shift;
3489   let Inst{25} = 0;
3490   let Inst{19-16} = 0b0000;
3491   let Inst{15-12} = Rd;
3492   let Inst{11-5} = shift{11-5};
3493   let Inst{4} = 0;
3494   let Inst{3-0} = shift{3-0};
3495 }
3496 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3497                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3498                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3499                   Sched<[WriteALU]> {
3500   bits<4> Rd;
3501   bits<12> shift;
3502   let Inst{25} = 0;
3503   let Inst{19-16} = 0b0000;
3504   let Inst{15-12} = Rd;
3505   let Inst{11-8} = shift{11-8};
3506   let Inst{7} = 0;
3507   let Inst{6-5} = shift{6-5};
3508   let Inst{4} = 1;
3509   let Inst{3-0} = shift{3-0};
3510 }
3511 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3512 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3513                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3514                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3515   bits<4> Rd;
3516   bits<12> imm;
3517   let Inst{25} = 1;
3518   let Inst{19-16} = 0b0000;
3519   let Inst{15-12} = Rd;
3520   let Inst{11-0} = imm;
3521 }
3522
3523 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3524              (BICri GPR:$src, so_imm_not:$imm)>;
3525
3526 //===----------------------------------------------------------------------===//
3527 //  Multiply Instructions.
3528 //
3529 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3530              string opc, string asm, list<dag> pattern>
3531   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3532   bits<4> Rd;
3533   bits<4> Rm;
3534   bits<4> Rn;
3535   let Inst{19-16} = Rd;
3536   let Inst{11-8}  = Rm;
3537   let Inst{3-0}   = Rn;
3538 }
3539 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3540              string opc, string asm, list<dag> pattern>
3541   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3542   bits<4> RdLo;
3543   bits<4> RdHi;
3544   bits<4> Rm;
3545   bits<4> Rn;
3546   let Inst{19-16} = RdHi;
3547   let Inst{15-12} = RdLo;
3548   let Inst{11-8}  = Rm;
3549   let Inst{3-0}   = Rn;
3550 }
3551 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3552              string opc, string asm, list<dag> pattern>
3553   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3554   bits<4> RdLo;
3555   bits<4> RdHi;
3556   bits<4> Rm;
3557   bits<4> Rn;
3558   let Inst{19-16} = RdHi;
3559   let Inst{15-12} = RdLo;
3560   let Inst{11-8}  = Rm;
3561   let Inst{3-0}   = Rn;
3562 }
3563
3564 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3565 //        property. Remove them when it's possible to add those properties
3566 //        on an individual MachineInstr, not just an instruction description.
3567 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3568 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3569                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3570                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3571                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3572                   Requires<[IsARM, HasV6]> {
3573   let Inst{15-12} = 0b0000;
3574   let Unpredictable{15-12} = 0b1111;
3575 }
3576
3577 let Constraints = "@earlyclobber $Rd" in
3578 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3579                                                     pred:$p, cc_out:$s),
3580                            4, IIC_iMUL32,
3581                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3582                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3583                Requires<[IsARM, NoV6, UseMulOps]>;
3584 }
3585
3586 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3587                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3588                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3589                    Requires<[IsARM, HasV6, UseMulOps]> {
3590   bits<4> Ra;
3591   let Inst{15-12} = Ra;
3592 }
3593
3594 let Constraints = "@earlyclobber $Rd" in
3595 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3596                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3597                            4, IIC_iMAC32,
3598                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3599                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3600                         Requires<[IsARM, NoV6]>;
3601
3602 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3603                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3604                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3605                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3606   bits<4> Rd;
3607   bits<4> Rm;
3608   bits<4> Rn;
3609   bits<4> Ra;
3610   let Inst{19-16} = Rd;
3611   let Inst{15-12} = Ra;
3612   let Inst{11-8}  = Rm;
3613   let Inst{3-0}   = Rn;
3614 }
3615
3616 // Extra precision multiplies with low / high results
3617 let neverHasSideEffects = 1 in {
3618 let isCommutable = 1 in {
3619 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3620                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3621                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3622                     Requires<[IsARM, HasV6]>;
3623
3624 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3625                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3626                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3627                     Requires<[IsARM, HasV6]>;
3628
3629 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3630 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3631                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3632                             4, IIC_iMUL64, [],
3633           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3634                            Requires<[IsARM, NoV6]>;
3635
3636 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3637                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3638                             4, IIC_iMUL64, [],
3639           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3640                            Requires<[IsARM, NoV6]>;
3641 }
3642 }
3643
3644 // Multiply + accumulate
3645 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3646                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3647                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3648          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3649 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3650                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3651                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3652          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3653
3654 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3655                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3656                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3657                     Requires<[IsARM, HasV6]> {
3658   bits<4> RdLo;
3659   bits<4> RdHi;
3660   bits<4> Rm;
3661   bits<4> Rn;
3662   let Inst{19-16} = RdHi;
3663   let Inst{15-12} = RdLo;
3664   let Inst{11-8}  = Rm;
3665   let Inst{3-0}   = Rn;
3666 }
3667
3668 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3669 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3670                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3671                               4, IIC_iMAC64, [],
3672              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3673                            pred:$p, cc_out:$s)>,
3674                            Requires<[IsARM, NoV6]>;
3675 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3676                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3677                               4, IIC_iMAC64, [],
3678              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3679                            pred:$p, cc_out:$s)>,
3680                            Requires<[IsARM, NoV6]>;
3681 }
3682
3683 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3684 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3685                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3686                               4, IIC_iMAC64, [],
3687           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3688                            Requires<[IsARM, NoV6]>;
3689 }
3690
3691 } // neverHasSideEffects
3692
3693 // Most significant word multiply
3694 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3695                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3696                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3697             Requires<[IsARM, HasV6]> {
3698   let Inst{15-12} = 0b1111;
3699 }
3700
3701 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3702                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3703             Requires<[IsARM, HasV6]> {
3704   let Inst{15-12} = 0b1111;
3705 }
3706
3707 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3708                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3709                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3710                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3711             Requires<[IsARM, HasV6, UseMulOps]>;
3712
3713 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3714                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3715                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3716             Requires<[IsARM, HasV6]>;
3717
3718 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3719                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3720                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3721             Requires<[IsARM, HasV6, UseMulOps]>;
3722
3723 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3724                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3725                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3726             Requires<[IsARM, HasV6]>;
3727
3728 multiclass AI_smul<string opc, PatFrag opnode> {
3729   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3730               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3731               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3732                                       (sext_inreg GPR:$Rm, i16)))]>,
3733            Requires<[IsARM, HasV5TE]>;
3734
3735   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3736               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3737               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3738                                       (sra GPR:$Rm, (i32 16))))]>,
3739            Requires<[IsARM, HasV5TE]>;
3740
3741   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3742               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3743               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3744                                       (sext_inreg GPR:$Rm, i16)))]>,
3745            Requires<[IsARM, HasV5TE]>;
3746
3747   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3748               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3749               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3750                                       (sra GPR:$Rm, (i32 16))))]>,
3751             Requires<[IsARM, HasV5TE]>;
3752
3753   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3754               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3755               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3756                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3757            Requires<[IsARM, HasV5TE]>;
3758
3759   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3760               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3761               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3762                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3763             Requires<[IsARM, HasV5TE]>;
3764 }
3765
3766
3767 multiclass AI_smla<string opc, PatFrag opnode> {
3768   let DecoderMethod = "DecodeSMLAInstruction" in {
3769   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3770               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3771               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3772               [(set GPRnopc:$Rd, (add GPR:$Ra,
3773                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3774                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3775            Requires<[IsARM, HasV5TE, UseMulOps]>;
3776
3777   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3778               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3779               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3780               [(set GPRnopc:$Rd,
3781                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3782                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3783            Requires<[IsARM, HasV5TE, UseMulOps]>;
3784
3785   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3786               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3787               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3788               [(set GPRnopc:$Rd,
3789                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3790                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3791            Requires<[IsARM, HasV5TE, UseMulOps]>;
3792
3793   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3794               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3795               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3796              [(set GPRnopc:$Rd,
3797                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3798                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3799             Requires<[IsARM, HasV5TE, UseMulOps]>;
3800
3801   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3802               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3803               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3804               [(set GPRnopc:$Rd,
3805                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3806                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3807            Requires<[IsARM, HasV5TE, UseMulOps]>;
3808
3809   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3810               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3811               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3812               [(set GPRnopc:$Rd,
3813                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3814                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3815             Requires<[IsARM, HasV5TE, UseMulOps]>;
3816   }
3817 }
3818
3819 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3820 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3821
3822 // Halfword multiply accumulate long: SMLAL<x><y>.
3823 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3824                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3825                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3826               Requires<[IsARM, HasV5TE]>;
3827
3828 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3829                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3830                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3831               Requires<[IsARM, HasV5TE]>;
3832
3833 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3834                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3835                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3836               Requires<[IsARM, HasV5TE]>;
3837
3838 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3839                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3840                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3841               Requires<[IsARM, HasV5TE]>;
3842
3843 // Helper class for AI_smld.
3844 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3845                     InstrItinClass itin, string opc, string asm>
3846   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3847   bits<4> Rn;
3848   bits<4> Rm;
3849   let Inst{27-23} = 0b01110;
3850   let Inst{22}    = long;
3851   let Inst{21-20} = 0b00;
3852   let Inst{11-8}  = Rm;
3853   let Inst{7}     = 0;
3854   let Inst{6}     = sub;
3855   let Inst{5}     = swap;
3856   let Inst{4}     = 1;
3857   let Inst{3-0}   = Rn;
3858 }
3859 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3860                 InstrItinClass itin, string opc, string asm>
3861   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3862   bits<4> Rd;
3863   let Inst{15-12} = 0b1111;
3864   let Inst{19-16} = Rd;
3865 }
3866 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3867                 InstrItinClass itin, string opc, string asm>
3868   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3869   bits<4> Ra;
3870   bits<4> Rd;
3871   let Inst{19-16} = Rd;
3872   let Inst{15-12} = Ra;
3873 }
3874 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3875                   InstrItinClass itin, string opc, string asm>
3876   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3877   bits<4> RdLo;
3878   bits<4> RdHi;
3879   let Inst{19-16} = RdHi;
3880   let Inst{15-12} = RdLo;
3881 }
3882
3883 multiclass AI_smld<bit sub, string opc> {
3884
3885   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3886                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3887                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3888
3889   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3890                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3891                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3892
3893   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3894                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3895                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3896
3897   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3898                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3899                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3900
3901 }
3902
3903 defm SMLA : AI_smld<0, "smla">;
3904 defm SMLS : AI_smld<1, "smls">;
3905
3906 multiclass AI_sdml<bit sub, string opc> {
3907
3908   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3909                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3910   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3911                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3912 }
3913
3914 defm SMUA : AI_sdml<0, "smua">;
3915 defm SMUS : AI_sdml<1, "smus">;
3916
3917 //===----------------------------------------------------------------------===//
3918 //  Division Instructions (ARMv7-A with virtualization extension)
3919 //
3920 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3921                    "sdiv", "\t$Rd, $Rn, $Rm",
3922                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3923            Requires<[IsARM, HasDivideInARM]>;
3924
3925 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3926                    "udiv", "\t$Rd, $Rn, $Rm",
3927                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3928            Requires<[IsARM, HasDivideInARM]>;
3929
3930 //===----------------------------------------------------------------------===//
3931 //  Misc. Arithmetic Instructions.
3932 //
3933
3934 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3935               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3936               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3937            Sched<[WriteALU]>;
3938
3939 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3940               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3941               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3942            Requires<[IsARM, HasV6T2]>,
3943            Sched<[WriteALU]>;
3944
3945 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3946               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3947               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3948            Sched<[WriteALU]>;
3949
3950 let AddedComplexity = 5 in
3951 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3952                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3953                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3954                Requires<[IsARM, HasV6]>,
3955            Sched<[WriteALU]>;
3956
3957 let AddedComplexity = 5 in
3958 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3959                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3960                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3961                Requires<[IsARM, HasV6]>,
3962            Sched<[WriteALU]>;
3963
3964 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3965                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3966                (REVSH GPR:$Rm)>;
3967
3968 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3969                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3970                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3971                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3972                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3973                                            0xFFFF0000)))]>,
3974                Requires<[IsARM, HasV6]>,
3975            Sched<[WriteALUsi, ReadALU]>;
3976
3977 // Alternate cases for PKHBT where identities eliminate some nodes.
3978 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3979                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3980 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3981                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3982
3983 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3984 // will match the pattern below.
3985 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3986                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3987                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3988                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3989                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3990                                            0xFFFF)))]>,
3991                Requires<[IsARM, HasV6]>,
3992            Sched<[WriteALUsi, ReadALU]>;
3993
3994 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3995 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3996 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
3997 // pkhtb src1, src2, asr (17..31).
3998 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
3999                    (srl GPRnopc:$src2, imm16:$sh)),
4000                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4001 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4002                    (sra GPRnopc:$src2, imm16_31:$sh)),
4003                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4004 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4005                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4006                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4007
4008 //===----------------------------------------------------------------------===//
4009 // CRC Instructions
4010 //
4011 // Polynomials:
4012 // + CRC32{B,H,W}       0x04C11DB7
4013 // + CRC32C{B,H,W}      0x1EDC6F41
4014 //
4015
4016 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4017   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4018                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4019                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4020                Requires<[IsARM, HasV8]> {
4021   bits<4> Rd;
4022   bits<4> Rn;
4023   bits<4> Rm;
4024
4025   let Inst{31-28} = 0b1110;
4026   let Inst{27-23} = 0b00010;
4027   let Inst{22-21} = sz;
4028   let Inst{20}    = 0;
4029   let Inst{19-16} = Rn;
4030   let Inst{15-12} = Rd;
4031   let Inst{11-10} = 0b00;
4032   let Inst{9}     = C;
4033   let Inst{8}     = 0;
4034   let Inst{7-4}   = 0b0100;
4035   let Inst{3-0}   = Rm;
4036
4037   let Unpredictable{11-8} = 0b1101;
4038 }
4039
4040 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4041 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4042 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4043 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4044 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4045 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4046
4047 //===----------------------------------------------------------------------===//
4048 //  Comparison Instructions...
4049 //
4050
4051 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4052                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4053                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4054
4055 // ARMcmpZ can re-use the above instruction definitions.
4056 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4057              (CMPri   GPR:$src, so_imm:$imm)>;
4058 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4059              (CMPrr   GPR:$src, GPR:$rhs)>;
4060 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4061              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4062 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4063              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4064
4065 // CMN register-integer
4066 let isCompare = 1, Defs = [CPSR] in {
4067 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4068                 "cmn", "\t$Rn, $imm",
4069                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4070                 Sched<[WriteCMP, ReadALU]> {
4071   bits<4> Rn;
4072   bits<12> imm;
4073   let Inst{25} = 1;
4074   let Inst{20} = 1;
4075   let Inst{19-16} = Rn;
4076   let Inst{15-12} = 0b0000;
4077   let Inst{11-0} = imm;
4078
4079   let Unpredictable{15-12} = 0b1111;
4080 }
4081
4082 // CMN register-register/shift
4083 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4084                  "cmn", "\t$Rn, $Rm",
4085                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4086                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4087   bits<4> Rn;
4088   bits<4> Rm;
4089   let isCommutable = 1;
4090   let Inst{25} = 0;
4091   let Inst{20} = 1;
4092   let Inst{19-16} = Rn;
4093   let Inst{15-12} = 0b0000;
4094   let Inst{11-4} = 0b00000000;
4095   let Inst{3-0} = Rm;
4096
4097   let Unpredictable{15-12} = 0b1111;
4098 }
4099
4100 def CMNzrsi : AI1<0b1011, (outs),
4101                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4102                   "cmn", "\t$Rn, $shift",
4103                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4104                     GPR:$Rn, so_reg_imm:$shift)]>,
4105                     Sched<[WriteCMPsi, ReadALU]> {
4106   bits<4> Rn;
4107   bits<12> shift;
4108   let Inst{25} = 0;
4109   let Inst{20} = 1;
4110   let Inst{19-16} = Rn;
4111   let Inst{15-12} = 0b0000;
4112   let Inst{11-5} = shift{11-5};
4113   let Inst{4} = 0;
4114   let Inst{3-0} = shift{3-0};
4115
4116   let Unpredictable{15-12} = 0b1111;
4117 }
4118
4119 def CMNzrsr : AI1<0b1011, (outs),
4120                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4121                   "cmn", "\t$Rn, $shift",
4122                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4123                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4124                     Sched<[WriteCMPsr, ReadALU]> {
4125   bits<4> Rn;
4126   bits<12> shift;
4127   let Inst{25} = 0;
4128   let Inst{20} = 1;
4129   let Inst{19-16} = Rn;
4130   let Inst{15-12} = 0b0000;
4131   let Inst{11-8} = shift{11-8};
4132   let Inst{7} = 0;
4133   let Inst{6-5} = shift{6-5};
4134   let Inst{4} = 1;
4135   let Inst{3-0} = shift{3-0};
4136
4137   let Unpredictable{15-12} = 0b1111;
4138 }
4139
4140 }
4141
4142 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4143              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4144
4145 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4146              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4147
4148 // Note that TST/TEQ don't set all the same flags that CMP does!
4149 defm TST  : AI1_cmp_irs<0b1000, "tst",
4150                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4151                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4152 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4153                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4154                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4155
4156 // Pseudo i64 compares for some floating point compares.
4157 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4158     Defs = [CPSR] in {
4159 def BCCi64 : PseudoInst<(outs),
4160     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4161      IIC_Br,
4162     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4163     Sched<[WriteBr]>;
4164
4165 def BCCZi64 : PseudoInst<(outs),
4166      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4167     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4168     Sched<[WriteBr]>;
4169 } // usesCustomInserter
4170
4171
4172 // Conditional moves
4173 let neverHasSideEffects = 1 in {
4174
4175 let isCommutable = 1, isSelect = 1 in
4176 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4177                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4178                            4, IIC_iCMOVr,
4179                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4180                                                    cmovpred:$p))]>,
4181              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4182
4183 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4184                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4185                             4, IIC_iCMOVsr,
4186                             [(set GPR:$Rd,
4187                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4188                                            cmovpred:$p))]>,
4189       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4190 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4191                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4192                            4, IIC_iCMOVsr,
4193   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4194                             cmovpred:$p))]>,
4195       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4196
4197
4198 let isMoveImm = 1 in
4199 def MOVCCi16
4200     : ARMPseudoInst<(outs GPR:$Rd),
4201                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4202                     4, IIC_iMOVi,
4203                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4204                                             cmovpred:$p))]>,
4205       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4206       Sched<[WriteALU]>;
4207
4208 let isMoveImm = 1 in
4209 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4210                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4211                            4, IIC_iCMOVi,
4212                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4213                                                    cmovpred:$p))]>,
4214       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4215
4216 // Two instruction predicate mov immediate.
4217 let isMoveImm = 1 in
4218 def MOVCCi32imm
4219     : ARMPseudoInst<(outs GPR:$Rd),
4220                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4221                     8, IIC_iCMOVix2,
4222                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4223                                             cmovpred:$p))]>,
4224       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4225
4226 let isMoveImm = 1 in
4227 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4228                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4229                            4, IIC_iCMOVi,
4230                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4231                                                    cmovpred:$p))]>,
4232                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4233
4234 } // neverHasSideEffects
4235
4236
4237 //===----------------------------------------------------------------------===//
4238 // Atomic operations intrinsics
4239 //
4240
4241 def MemBarrierOptOperand : AsmOperandClass {
4242   let Name = "MemBarrierOpt";
4243   let ParserMethod = "parseMemBarrierOptOperand";
4244 }
4245 def memb_opt : Operand<i32> {
4246   let PrintMethod = "printMemBOption";
4247   let ParserMatchClass = MemBarrierOptOperand;
4248   let DecoderMethod = "DecodeMemBarrierOption";
4249 }
4250
4251 def InstSyncBarrierOptOperand : AsmOperandClass {
4252   let Name = "InstSyncBarrierOpt";
4253   let ParserMethod = "parseInstSyncBarrierOptOperand";
4254 }
4255 def instsyncb_opt : Operand<i32> {
4256   let PrintMethod = "printInstSyncBOption";
4257   let ParserMatchClass = InstSyncBarrierOptOperand;
4258   let DecoderMethod = "DecodeInstSyncBarrierOption";
4259 }
4260
4261 // memory barriers protect the atomic sequences
4262 let hasSideEffects = 1 in {
4263 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4264                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4265                 Requires<[IsARM, HasDB]> {
4266   bits<4> opt;
4267   let Inst{31-4} = 0xf57ff05;
4268   let Inst{3-0} = opt;
4269 }
4270 }
4271
4272 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4273                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4274                 Requires<[IsARM, HasDB]> {
4275   bits<4> opt;
4276   let Inst{31-4} = 0xf57ff04;
4277   let Inst{3-0} = opt;
4278 }
4279
4280 // ISB has only full system option
4281 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4282                 "isb", "\t$opt", []>,
4283                 Requires<[IsARM, HasDB]> {
4284   bits<4> opt;
4285   let Inst{31-4} = 0xf57ff06;
4286   let Inst{3-0} = opt;
4287 }
4288
4289 let usesCustomInserter = 1, Defs = [CPSR] in {
4290
4291 // Pseudo instruction that combines movs + predicated rsbmi
4292 // to implement integer ABS
4293   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4294
4295 // Atomic pseudo-insts which will be lowered to ldrex/strex loops.
4296 // (64-bit pseudos use a hand-written selection code).
4297   let mayLoad = 1, mayStore = 1 in {
4298     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4299       (outs GPR:$dst),
4300       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4301       NoItinerary, []>;
4302     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4303       (outs GPR:$dst),
4304       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4305       NoItinerary, []>;
4306     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4307       (outs GPR:$dst),
4308       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4309       NoItinerary, []>;
4310     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4311       (outs GPR:$dst),
4312       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4313       NoItinerary, []>;
4314     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4315       (outs GPR:$dst),
4316       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4317       NoItinerary, []>;
4318     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4319       (outs GPR:$dst),
4320       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4321       NoItinerary, []>;
4322     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4323       (outs GPR:$dst),
4324       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4325       NoItinerary, []>;
4326     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4327       (outs GPR:$dst),
4328       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4329       NoItinerary, []>;
4330     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4331       (outs GPR:$dst),
4332       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4333       NoItinerary, []>;
4334     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4335       (outs GPR:$dst),
4336       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4337       NoItinerary, []>;
4338     def ATOMIC_SWAP_I8 : PseudoInst<
4339       (outs GPR:$dst),
4340       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4341       NoItinerary, []>;
4342     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4343       (outs GPR:$dst),
4344       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4345       NoItinerary, []>;
4346     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4347       (outs GPR:$dst),
4348       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4349       NoItinerary, []>;
4350     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4351       (outs GPR:$dst),
4352       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4353       NoItinerary, []>;
4354     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4355       (outs GPR:$dst),
4356       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4357       NoItinerary, []>;
4358     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4359       (outs GPR:$dst),
4360       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4361       NoItinerary, []>;
4362     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4363       (outs GPR:$dst),
4364       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4365       NoItinerary, []>;
4366     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4367       (outs GPR:$dst),
4368       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4369       NoItinerary, []>;
4370     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4371       (outs GPR:$dst),
4372       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4373       NoItinerary, []>;
4374     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4375       (outs GPR:$dst),
4376       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4377       NoItinerary, []>;
4378     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4379       (outs GPR:$dst),
4380       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4381       NoItinerary, []>;
4382     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4383       (outs GPR:$dst),
4384       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4385       NoItinerary, []>;
4386     def ATOMIC_SWAP_I16 : PseudoInst<
4387       (outs GPR:$dst),
4388       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4389       NoItinerary, []>;
4390     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4391       (outs GPR:$dst),
4392       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4393       NoItinerary, []>;
4394     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4395       (outs GPR:$dst),
4396       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4397       NoItinerary, []>;
4398     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4399       (outs GPR:$dst),
4400       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4401       NoItinerary, []>;
4402     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4403       (outs GPR:$dst),
4404       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4405       NoItinerary, []>;
4406     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4407       (outs GPR:$dst),
4408       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4409       NoItinerary, []>;
4410     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4411       (outs GPR:$dst),
4412       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4413       NoItinerary, []>;
4414     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4415       (outs GPR:$dst),
4416       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4417       NoItinerary, []>;
4418     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4419       (outs GPR:$dst),
4420       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4421       NoItinerary, []>;
4422     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4423       (outs GPR:$dst),
4424       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4425       NoItinerary, []>;
4426     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4427       (outs GPR:$dst),
4428       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4429       NoItinerary, []>;
4430     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4431       (outs GPR:$dst),
4432       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4433       NoItinerary, []>;
4434     def ATOMIC_SWAP_I32 : PseudoInst<
4435       (outs GPR:$dst),
4436       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4437       NoItinerary, []>;
4438     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4439       (outs GPR:$dst),
4440       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4441       NoItinerary, []>;
4442     def ATOMIC_LOAD_ADD_I64 : PseudoInst<
4443       (outs GPR:$dst1, GPR:$dst2),
4444       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4445       NoItinerary, []>;
4446     def ATOMIC_LOAD_SUB_I64 : PseudoInst<
4447       (outs GPR:$dst1, GPR:$dst2),
4448       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4449       NoItinerary, []>;
4450     def ATOMIC_LOAD_AND_I64 : PseudoInst<
4451       (outs GPR:$dst1, GPR:$dst2),
4452       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4453       NoItinerary, []>;
4454     def ATOMIC_LOAD_OR_I64 :  PseudoInst<
4455       (outs GPR:$dst1, GPR:$dst2),
4456       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4457       NoItinerary, []>;
4458     def ATOMIC_LOAD_XOR_I64 : PseudoInst<
4459       (outs GPR:$dst1, GPR:$dst2),
4460       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4461       NoItinerary, []>;
4462     def ATOMIC_LOAD_NAND_I64 : PseudoInst<
4463       (outs GPR:$dst1, GPR:$dst2),
4464       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4465       NoItinerary, []>;
4466     def ATOMIC_LOAD_MIN_I64 : PseudoInst<
4467       (outs GPR:$dst1, GPR:$dst2),
4468       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4469       NoItinerary, []>;
4470     def ATOMIC_LOAD_MAX_I64 : PseudoInst<
4471       (outs GPR:$dst1, GPR:$dst2),
4472       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4473       NoItinerary, []>;
4474     def ATOMIC_LOAD_UMIN_I64 : PseudoInst<
4475       (outs GPR:$dst1, GPR:$dst2),
4476       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4477       NoItinerary, []>;
4478     def ATOMIC_LOAD_UMAX_I64 : PseudoInst<
4479       (outs GPR:$dst1, GPR:$dst2),
4480       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4481       NoItinerary, []>;
4482     def ATOMIC_SWAP_I64 : PseudoInst<
4483       (outs GPR:$dst1, GPR:$dst2),
4484       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4485       NoItinerary, []>;
4486     def ATOMIC_CMP_SWAP_I64 : PseudoInst<
4487       (outs GPR:$dst1, GPR:$dst2),
4488       (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
4489            GPR:$set1, GPR:$set2, i32imm:$ordering),
4490       NoItinerary, []>;
4491   }
4492   let mayLoad = 1 in
4493     def ATOMIC_LOAD_I64 : PseudoInst<
4494       (outs GPR:$dst1, GPR:$dst2),
4495       (ins GPR:$addr, i32imm:$ordering),
4496       NoItinerary, []>;
4497   let mayStore = 1 in
4498     def ATOMIC_STORE_I64 : PseudoInst<
4499       (outs GPR:$dst1, GPR:$dst2),
4500       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4501       NoItinerary, []>;
4502 }
4503
4504 let usesCustomInserter = 1 in {
4505     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4506       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4507       NoItinerary,
4508       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4509 }
4510
4511 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4512   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4513 }]>;
4514
4515 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4516   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4517 }]>;
4518
4519 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4520   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4521 }]>;
4522
4523 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4524                       (int_arm_strex node:$val, node:$ptr), [{
4525   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4526 }]>;
4527
4528 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4529                       (int_arm_strex node:$val, node:$ptr), [{
4530   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4531 }]>;
4532
4533 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4534                       (int_arm_strex node:$val, node:$ptr), [{
4535   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4536 }]>;
4537
4538 let mayLoad = 1 in {
4539 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4540                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4541                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4542 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4543                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4544                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4545 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4546                      NoItinerary, "ldrex", "\t$Rt, $addr",
4547                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4548 let hasExtraDefRegAllocReq = 1 in
4549 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4550                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4551   let DecoderMethod = "DecodeDoubleRegLoad";
4552 }
4553
4554 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4555                      NoItinerary, "ldaexb", "\t$Rt, $addr", []>;
4556 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4557                      NoItinerary, "ldaexh", "\t$Rt, $addr", []>;
4558 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4559                      NoItinerary, "ldaex", "\t$Rt, $addr", []>;
4560 let hasExtraDefRegAllocReq = 1 in
4561 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4562                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4563   let DecoderMethod = "DecodeDoubleRegLoad";
4564 }
4565 }
4566
4567 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4568 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4569                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4570                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4571 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4572                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4573                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4574 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4575                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4576                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4577 let hasExtraSrcRegAllocReq = 1 in
4578 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4579                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4580                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4581   let DecoderMethod = "DecodeDoubleRegStore";
4582 }
4583 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4584                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4585                     []>;
4586 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4587                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4588                     []>;
4589 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4590                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4591                     []>;
4592 let hasExtraSrcRegAllocReq = 1 in
4593 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4594                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4595                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4596   let DecoderMethod = "DecodeDoubleRegStore";
4597 }
4598 }
4599
4600 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4601                 [(int_arm_clrex)]>,
4602             Requires<[IsARM, HasV7]>  {
4603   let Inst{31-0} = 0b11110101011111111111000000011111;
4604 }
4605
4606 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4607              (LDREXB addr_offset_none:$addr)>;
4608 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4609              (LDREXH addr_offset_none:$addr)>;
4610 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4611              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4612 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4613              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4614
4615 class acquiring_load<PatFrag base>
4616   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4617   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4618   return Ordering == Acquire || Ordering == SequentiallyConsistent;
4619 }]>;
4620
4621 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4622 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4623 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4624
4625 class releasing_store<PatFrag base>
4626   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4627   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4628   return Ordering == Release || Ordering == SequentiallyConsistent;
4629 }]>;
4630
4631 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4632 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4633 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4634
4635 let AddedComplexity = 8 in {
4636   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4637   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4638   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4639   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4640   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4641   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4642 }
4643
4644 // SWP/SWPB are deprecated in V6/V7.
4645 let mayLoad = 1, mayStore = 1 in {
4646 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4647                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4648                 Requires<[PreV8]>;
4649 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4650                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4651                 Requires<[PreV8]>;
4652 }
4653
4654 //===----------------------------------------------------------------------===//
4655 // Coprocessor Instructions.
4656 //
4657
4658 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4659             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4660             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4661             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4662                           imm:$CRm, imm:$opc2)]> {
4663   bits<4> opc1;
4664   bits<4> CRn;
4665   bits<4> CRd;
4666   bits<4> cop;
4667   bits<3> opc2;
4668   bits<4> CRm;
4669
4670   let Inst{3-0}   = CRm;
4671   let Inst{4}     = 0;
4672   let Inst{7-5}   = opc2;
4673   let Inst{11-8}  = cop;
4674   let Inst{15-12} = CRd;
4675   let Inst{19-16} = CRn;
4676   let Inst{23-20} = opc1;
4677 }
4678
4679 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4680                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4681                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4682                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4683                               imm:$CRm, imm:$opc2)]> {
4684   let Inst{31-28} = 0b1111;
4685   bits<4> opc1;
4686   bits<4> CRn;
4687   bits<4> CRd;
4688   bits<4> cop;
4689   bits<3> opc2;
4690   bits<4> CRm;
4691
4692   let Inst{3-0}   = CRm;
4693   let Inst{4}     = 0;
4694   let Inst{7-5}   = opc2;
4695   let Inst{11-8}  = cop;
4696   let Inst{15-12} = CRd;
4697   let Inst{19-16} = CRn;
4698   let Inst{23-20} = opc1;
4699 }
4700
4701 class ACI<dag oops, dag iops, string opc, string asm,
4702           IndexMode im = IndexModeNone>
4703   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4704       opc, asm, "", []> {
4705   let Inst{27-25} = 0b110;
4706 }
4707 class ACInoP<dag oops, dag iops, string opc, string asm,
4708           IndexMode im = IndexModeNone>
4709   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4710          opc, asm, "", []> {
4711   let Inst{31-28} = 0b1111;
4712   let Inst{27-25} = 0b110;
4713 }
4714 multiclass LdStCop<bit load, bit Dbit, string asm> {
4715   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4716                     asm, "\t$cop, $CRd, $addr"> {
4717     bits<13> addr;
4718     bits<4> cop;
4719     bits<4> CRd;
4720     let Inst{24} = 1; // P = 1
4721     let Inst{23} = addr{8};
4722     let Inst{22} = Dbit;
4723     let Inst{21} = 0; // W = 0
4724     let Inst{20} = load;
4725     let Inst{19-16} = addr{12-9};
4726     let Inst{15-12} = CRd;
4727     let Inst{11-8} = cop;
4728     let Inst{7-0} = addr{7-0};
4729     let DecoderMethod = "DecodeCopMemInstruction";
4730   }
4731   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4732                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4733     bits<13> addr;
4734     bits<4> cop;
4735     bits<4> CRd;
4736     let Inst{24} = 1; // P = 1
4737     let Inst{23} = addr{8};
4738     let Inst{22} = Dbit;
4739     let Inst{21} = 1; // W = 1
4740     let Inst{20} = load;
4741     let Inst{19-16} = addr{12-9};
4742     let Inst{15-12} = CRd;
4743     let Inst{11-8} = cop;
4744     let Inst{7-0} = addr{7-0};
4745     let DecoderMethod = "DecodeCopMemInstruction";
4746   }
4747   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4748                               postidx_imm8s4:$offset),
4749                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4750     bits<9> offset;
4751     bits<4> addr;
4752     bits<4> cop;
4753     bits<4> CRd;
4754     let Inst{24} = 0; // P = 0
4755     let Inst{23} = offset{8};
4756     let Inst{22} = Dbit;
4757     let Inst{21} = 1; // W = 1
4758     let Inst{20} = load;
4759     let Inst{19-16} = addr;
4760     let Inst{15-12} = CRd;
4761     let Inst{11-8} = cop;
4762     let Inst{7-0} = offset{7-0};
4763     let DecoderMethod = "DecodeCopMemInstruction";
4764   }
4765   def _OPTION : ACI<(outs),
4766                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4767                          coproc_option_imm:$option),
4768       asm, "\t$cop, $CRd, $addr, $option"> {
4769     bits<8> option;
4770     bits<4> addr;
4771     bits<4> cop;
4772     bits<4> CRd;
4773     let Inst{24} = 0; // P = 0
4774     let Inst{23} = 1; // U = 1
4775     let Inst{22} = Dbit;
4776     let Inst{21} = 0; // W = 0
4777     let Inst{20} = load;
4778     let Inst{19-16} = addr;
4779     let Inst{15-12} = CRd;
4780     let Inst{11-8} = cop;
4781     let Inst{7-0} = option;
4782     let DecoderMethod = "DecodeCopMemInstruction";
4783   }
4784 }
4785 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4786   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4787                        asm, "\t$cop, $CRd, $addr"> {
4788     bits<13> addr;
4789     bits<4> cop;
4790     bits<4> CRd;
4791     let Inst{24} = 1; // P = 1
4792     let Inst{23} = addr{8};
4793     let Inst{22} = Dbit;
4794     let Inst{21} = 0; // W = 0
4795     let Inst{20} = load;
4796     let Inst{19-16} = addr{12-9};
4797     let Inst{15-12} = CRd;
4798     let Inst{11-8} = cop;
4799     let Inst{7-0} = addr{7-0};
4800     let DecoderMethod = "DecodeCopMemInstruction";
4801   }
4802   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4803                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4804     bits<13> addr;
4805     bits<4> cop;
4806     bits<4> CRd;
4807     let Inst{24} = 1; // P = 1
4808     let Inst{23} = addr{8};
4809     let Inst{22} = Dbit;
4810     let Inst{21} = 1; // W = 1
4811     let Inst{20} = load;
4812     let Inst{19-16} = addr{12-9};
4813     let Inst{15-12} = CRd;
4814     let Inst{11-8} = cop;
4815     let Inst{7-0} = addr{7-0};
4816     let DecoderMethod = "DecodeCopMemInstruction";
4817   }
4818   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4819                                  postidx_imm8s4:$offset),
4820                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4821     bits<9> offset;
4822     bits<4> addr;
4823     bits<4> cop;
4824     bits<4> CRd;
4825     let Inst{24} = 0; // P = 0
4826     let Inst{23} = offset{8};
4827     let Inst{22} = Dbit;
4828     let Inst{21} = 1; // W = 1
4829     let Inst{20} = load;
4830     let Inst{19-16} = addr;
4831     let Inst{15-12} = CRd;
4832     let Inst{11-8} = cop;
4833     let Inst{7-0} = offset{7-0};
4834     let DecoderMethod = "DecodeCopMemInstruction";
4835   }
4836   def _OPTION : ACInoP<(outs),
4837                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4838                             coproc_option_imm:$option),
4839       asm, "\t$cop, $CRd, $addr, $option"> {
4840     bits<8> option;
4841     bits<4> addr;
4842     bits<4> cop;
4843     bits<4> CRd;
4844     let Inst{24} = 0; // P = 0
4845     let Inst{23} = 1; // U = 1
4846     let Inst{22} = Dbit;
4847     let Inst{21} = 0; // W = 0
4848     let Inst{20} = load;
4849     let Inst{19-16} = addr;
4850     let Inst{15-12} = CRd;
4851     let Inst{11-8} = cop;
4852     let Inst{7-0} = option;
4853     let DecoderMethod = "DecodeCopMemInstruction";
4854   }
4855 }
4856
4857 defm LDC   : LdStCop <1, 0, "ldc">;
4858 defm LDCL  : LdStCop <1, 1, "ldcl">;
4859 defm STC   : LdStCop <0, 0, "stc">;
4860 defm STCL  : LdStCop <0, 1, "stcl">;
4861 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4862 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4863 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4864 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4865
4866 //===----------------------------------------------------------------------===//
4867 // Move between coprocessor and ARM core register.
4868 //
4869
4870 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4871                 list<dag> pattern>
4872   : ABI<0b1110, oops, iops, NoItinerary, opc,
4873         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4874   let Inst{20} = direction;
4875   let Inst{4} = 1;
4876
4877   bits<4> Rt;
4878   bits<4> cop;
4879   bits<3> opc1;
4880   bits<3> opc2;
4881   bits<4> CRm;
4882   bits<4> CRn;
4883
4884   let Inst{15-12} = Rt;
4885   let Inst{11-8}  = cop;
4886   let Inst{23-21} = opc1;
4887   let Inst{7-5}   = opc2;
4888   let Inst{3-0}   = CRm;
4889   let Inst{19-16} = CRn;
4890 }
4891
4892 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4893                     (outs),
4894                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4895                          c_imm:$CRm, imm0_7:$opc2),
4896                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4897                                   imm:$CRm, imm:$opc2)]>,
4898                     ComplexDeprecationPredicate<"MCR">;
4899 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4900                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4901                         c_imm:$CRm, 0, pred:$p)>;
4902 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4903                     (outs GPRwithAPSR:$Rt),
4904                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4905                          imm0_7:$opc2), []>;
4906 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4907                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4908                         c_imm:$CRm, 0, pred:$p)>;
4909
4910 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4911              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4912
4913 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4914                  list<dag> pattern>
4915   : ABXI<0b1110, oops, iops, NoItinerary,
4916          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4917   let Inst{31-24} = 0b11111110;
4918   let Inst{20} = direction;
4919   let Inst{4} = 1;
4920
4921   bits<4> Rt;
4922   bits<4> cop;
4923   bits<3> opc1;
4924   bits<3> opc2;
4925   bits<4> CRm;
4926   bits<4> CRn;
4927
4928   let Inst{15-12} = Rt;
4929   let Inst{11-8}  = cop;
4930   let Inst{23-21} = opc1;
4931   let Inst{7-5}   = opc2;
4932   let Inst{3-0}   = CRm;
4933   let Inst{19-16} = CRn;
4934 }
4935
4936 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4937                       (outs),
4938                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4939                            c_imm:$CRm, imm0_7:$opc2),
4940                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4941                                      imm:$CRm, imm:$opc2)]>;
4942 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4943                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4944                          c_imm:$CRm, 0)>;
4945 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4946                       (outs GPRwithAPSR:$Rt),
4947                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4948                            imm0_7:$opc2), []>;
4949 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4950                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4951                          c_imm:$CRm, 0)>;
4952
4953 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4954                               imm:$CRm, imm:$opc2),
4955                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4956
4957 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4958   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4959         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4960         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4961   let Inst{23-21} = 0b010;
4962   let Inst{20} = direction;
4963
4964   bits<4> Rt;
4965   bits<4> Rt2;
4966   bits<4> cop;
4967   bits<4> opc1;
4968   bits<4> CRm;
4969
4970   let Inst{15-12} = Rt;
4971   let Inst{19-16} = Rt2;
4972   let Inst{11-8}  = cop;
4973   let Inst{7-4}   = opc1;
4974   let Inst{3-0}   = CRm;
4975 }
4976
4977 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4978                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4979                                      GPRnopc:$Rt2, imm:$CRm)]>;
4980 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4981
4982 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4983   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4984          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4985          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4986   let Inst{31-28} = 0b1111;
4987   let Inst{23-21} = 0b010;
4988   let Inst{20} = direction;
4989
4990   bits<4> Rt;
4991   bits<4> Rt2;
4992   bits<4> cop;
4993   bits<4> opc1;
4994   bits<4> CRm;
4995
4996   let Inst{15-12} = Rt;
4997   let Inst{19-16} = Rt2;
4998   let Inst{11-8}  = cop;
4999   let Inst{7-4}   = opc1;
5000   let Inst{3-0}   = CRm;
5001
5002   let DecoderMethod = "DecodeMRRC2";
5003 }
5004
5005 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5006                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5007                                         GPRnopc:$Rt2, imm:$CRm)]>;
5008 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5009
5010 //===----------------------------------------------------------------------===//
5011 // Move between special register and ARM core register
5012 //
5013
5014 // Move to ARM core register from Special Register
5015 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5016               "mrs", "\t$Rd, apsr", []> {
5017   bits<4> Rd;
5018   let Inst{23-16} = 0b00001111;
5019   let Unpredictable{19-17} = 0b111;
5020
5021   let Inst{15-12} = Rd;
5022
5023   let Inst{11-0} = 0b000000000000;
5024   let Unpredictable{11-0} = 0b110100001111;
5025 }
5026
5027 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5028          Requires<[IsARM]>;
5029
5030 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5031 // section B9.3.9, with the R bit set to 1.
5032 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5033                  "mrs", "\t$Rd, spsr", []> {
5034   bits<4> Rd;
5035   let Inst{23-16} = 0b01001111;
5036   let Unpredictable{19-16} = 0b1111;
5037
5038   let Inst{15-12} = Rd;
5039
5040   let Inst{11-0} = 0b000000000000;
5041   let Unpredictable{11-0} = 0b110100001111;
5042 }
5043
5044 // Move from ARM core register to Special Register
5045 //
5046 // No need to have both system and application versions, the encodings are the
5047 // same and the assembly parser has no way to distinguish between them. The mask
5048 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
5049 // the mask with the fields to be accessed in the special register.
5050 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5051               "msr", "\t$mask, $Rn", []> {
5052   bits<5> mask;
5053   bits<4> Rn;
5054
5055   let Inst{23} = 0;
5056   let Inst{22} = mask{4}; // R bit
5057   let Inst{21-20} = 0b10;
5058   let Inst{19-16} = mask{3-0};
5059   let Inst{15-12} = 0b1111;
5060   let Inst{11-4} = 0b00000000;
5061   let Inst{3-0} = Rn;
5062 }
5063
5064 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5065                "msr", "\t$mask, $a", []> {
5066   bits<5> mask;
5067   bits<12> a;
5068
5069   let Inst{23} = 0;
5070   let Inst{22} = mask{4}; // R bit
5071   let Inst{21-20} = 0b10;
5072   let Inst{19-16} = mask{3-0};
5073   let Inst{15-12} = 0b1111;
5074   let Inst{11-0} = a;
5075 }
5076
5077 //===----------------------------------------------------------------------===//
5078 // TLS Instructions
5079 //
5080
5081 // __aeabi_read_tp preserves the registers r1-r3.
5082 // This is a pseudo inst so that we can get the encoding right,
5083 // complete with fixup for the aeabi_read_tp function.
5084 let isCall = 1,
5085   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5086   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
5087                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5088 }
5089
5090 //===----------------------------------------------------------------------===//
5091 // SJLJ Exception handling intrinsics
5092 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5093 //   address and save #0 in R0 for the non-longjmp case.
5094 //   Since by its nature we may be coming from some other function to get
5095 //   here, and we're using the stack frame for the containing function to
5096 //   save/restore registers, we can't keep anything live in regs across
5097 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5098 //   when we get here from a longjmp(). We force everything out of registers
5099 //   except for our own input by listing the relevant registers in Defs. By
5100 //   doing so, we also cause the prologue/epilogue code to actively preserve
5101 //   all of the callee-saved resgisters, which is exactly what we want.
5102 //   A constant value is passed in $val, and we use the location as a scratch.
5103 //
5104 // These are pseudo-instructions and are lowered to individual MC-insts, so
5105 // no encoding information is necessary.
5106 let Defs =
5107   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5108     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5109   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5110   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5111                                NoItinerary,
5112                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5113                            Requires<[IsARM, HasVFP2]>;
5114 }
5115
5116 let Defs =
5117   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5118   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5119   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5120                                    NoItinerary,
5121                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5122                                 Requires<[IsARM, NoVFP]>;
5123 }
5124
5125 // FIXME: Non-IOS version(s)
5126 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5127     Defs = [ R7, LR, SP ] in {
5128 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5129                              NoItinerary,
5130                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5131                                 Requires<[IsARM, IsIOS]>;
5132 }
5133
5134 // eh.sjlj.dispatchsetup pseudo-instruction.
5135 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5136 // the pseudo is expanded (which happens before any passes that need the
5137 // instruction size).
5138 let isBarrier = 1 in
5139 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5140
5141
5142 //===----------------------------------------------------------------------===//
5143 // Non-Instruction Patterns
5144 //
5145
5146 // ARMv4 indirect branch using (MOVr PC, dst)
5147 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5148   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5149                     4, IIC_Br, [(brind GPR:$dst)],
5150                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5151                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5152
5153 // Large immediate handling.
5154
5155 // 32-bit immediate using two piece so_imms or movw + movt.
5156 // This is a single pseudo instruction, the benefit is that it can be remat'd
5157 // as a single unit instead of having to handle reg inputs.
5158 // FIXME: Remove this when we can do generalized remat.
5159 let isReMaterializable = 1, isMoveImm = 1 in
5160 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5161                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5162                            Requires<[IsARM]>;
5163
5164 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5165 // It also makes it possible to rematerialize the instructions.
5166 // FIXME: Remove this when we can do generalized remat and when machine licm
5167 // can properly the instructions.
5168 let isReMaterializable = 1 in {
5169 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5170                               IIC_iMOVix2addpc,
5171                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5172                         Requires<[IsARM, UseMovt]>;
5173
5174 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5175                              IIC_iMOVix2,
5176                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
5177                         Requires<[IsARM, UseMovt]>;
5178
5179 let AddedComplexity = 10 in
5180 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5181                                 IIC_iMOVix2ld,
5182                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5183                     Requires<[IsARM, UseMovt]>;
5184 } // isReMaterializable
5185
5186 // ConstantPool, GlobalAddress, and JumpTable
5187 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
5188             Requires<[IsARM, DontUseMovt]>;
5189 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5190 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5191             Requires<[IsARM, UseMovt]>;
5192 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5193              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5194
5195 // TODO: add,sub,and, 3-instr forms?
5196
5197 // Tail calls. These patterns also apply to Thumb mode.
5198 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5199 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5200 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5201
5202 // Direct calls
5203 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5204 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5205              (BMOVPCB_CALL texternalsym:$func)>;
5206
5207 // zextload i1 -> zextload i8
5208 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5209 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5210
5211 // extload -> zextload
5212 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5213 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5214 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5215 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5216
5217 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5218
5219 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5220 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5221
5222 // smul* and smla*
5223 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5224                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5225                  (SMULBB GPR:$a, GPR:$b)>;
5226 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5227                  (SMULBB GPR:$a, GPR:$b)>;
5228 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5229                       (sra GPR:$b, (i32 16))),
5230                  (SMULBT GPR:$a, GPR:$b)>;
5231 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5232                  (SMULBT GPR:$a, GPR:$b)>;
5233 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5234                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5235                  (SMULTB GPR:$a, GPR:$b)>;
5236 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5237                 (SMULTB GPR:$a, GPR:$b)>;
5238 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5239                       (i32 16)),
5240                  (SMULWB GPR:$a, GPR:$b)>;
5241 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5242                  (SMULWB GPR:$a, GPR:$b)>;
5243
5244 def : ARMV5MOPat<(add GPR:$acc,
5245                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5246                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5247                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5248 def : ARMV5MOPat<(add GPR:$acc,
5249                       (mul sext_16_node:$a, sext_16_node:$b)),
5250                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5251 def : ARMV5MOPat<(add GPR:$acc,
5252                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5253                            (sra GPR:$b, (i32 16)))),
5254                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5255 def : ARMV5MOPat<(add GPR:$acc,
5256                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5257                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5258 def : ARMV5MOPat<(add GPR:$acc,
5259                       (mul (sra GPR:$a, (i32 16)),
5260                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5261                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5262 def : ARMV5MOPat<(add GPR:$acc,
5263                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5264                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5265 def : ARMV5MOPat<(add GPR:$acc,
5266                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5267                            (i32 16))),
5268                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5269 def : ARMV5MOPat<(add GPR:$acc,
5270                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5271                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5272
5273
5274 // Pre-v7 uses MCR for synchronization barriers.
5275 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5276          Requires<[IsARM, HasV6]>;
5277
5278 // SXT/UXT with no rotate
5279 let AddedComplexity = 16 in {
5280 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5281 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5282 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5283 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5284                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5285 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5286                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5287 }
5288
5289 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5290 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5291
5292 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5293                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5294 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5295                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5296
5297 // Atomic load/store patterns
5298 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5299              (LDRBrs ldst_so_reg:$src)>;
5300 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5301              (LDRBi12 addrmode_imm12:$src)>;
5302 def : ARMPat<(atomic_load_16 addrmode3:$src),
5303              (LDRH addrmode3:$src)>;
5304 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5305              (LDRrs ldst_so_reg:$src)>;
5306 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5307              (LDRi12 addrmode_imm12:$src)>;
5308 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5309              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5310 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5311              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5312 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5313              (STRH GPR:$val, addrmode3:$ptr)>;
5314 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5315              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5316 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5317              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5318
5319
5320 //===----------------------------------------------------------------------===//
5321 // Thumb Support
5322 //
5323
5324 include "ARMInstrThumb.td"
5325
5326 //===----------------------------------------------------------------------===//
5327 // Thumb2 Support
5328 //
5329
5330 include "ARMInstrThumb2.td"
5331
5332 //===----------------------------------------------------------------------===//
5333 // Floating Point Support
5334 //
5335
5336 include "ARMInstrVFP.td"
5337
5338 //===----------------------------------------------------------------------===//
5339 // Advanced SIMD (NEON) Support
5340 //
5341
5342 include "ARMInstrNEON.td"
5343
5344 //===----------------------------------------------------------------------===//
5345 // Assembler aliases
5346 //
5347
5348 // Memory barriers
5349 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5350 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5351 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5352
5353 // System instructions
5354 def : MnemonicAlias<"swi", "svc">;
5355
5356 // Load / Store Multiple
5357 def : MnemonicAlias<"ldmfd", "ldm">;
5358 def : MnemonicAlias<"ldmia", "ldm">;
5359 def : MnemonicAlias<"ldmea", "ldmdb">;
5360 def : MnemonicAlias<"stmfd", "stmdb">;
5361 def : MnemonicAlias<"stmia", "stm">;
5362 def : MnemonicAlias<"stmea", "stm">;
5363
5364 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5365 // shift amount is zero (i.e., unspecified).
5366 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5367                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5368         Requires<[IsARM, HasV6]>;
5369 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5370                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5371         Requires<[IsARM, HasV6]>;
5372
5373 // PUSH/POP aliases for STM/LDM
5374 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5375 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5376
5377 // SSAT/USAT optional shift operand.
5378 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5379                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5380 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5381                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5382
5383
5384 // Extend instruction optional rotate operand.
5385 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5386                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5387 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5388                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5389 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5390                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5391 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5392                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5393 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5394                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5395 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5396                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5397
5398 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5399                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5400 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5401                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5402 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5403                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5404 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5405                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5406 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5407                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5408 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5409                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5410
5411
5412 // RFE aliases
5413 def : MnemonicAlias<"rfefa", "rfeda">;
5414 def : MnemonicAlias<"rfeea", "rfedb">;
5415 def : MnemonicAlias<"rfefd", "rfeia">;
5416 def : MnemonicAlias<"rfeed", "rfeib">;
5417 def : MnemonicAlias<"rfe", "rfeia">;
5418
5419 // SRS aliases
5420 def : MnemonicAlias<"srsfa", "srsib">;
5421 def : MnemonicAlias<"srsea", "srsia">;
5422 def : MnemonicAlias<"srsfd", "srsdb">;
5423 def : MnemonicAlias<"srsed", "srsda">;
5424 def : MnemonicAlias<"srs", "srsia">;
5425
5426 // QSAX == QSUBADDX
5427 def : MnemonicAlias<"qsubaddx", "qsax">;
5428 // SASX == SADDSUBX
5429 def : MnemonicAlias<"saddsubx", "sasx">;
5430 // SHASX == SHADDSUBX
5431 def : MnemonicAlias<"shaddsubx", "shasx">;
5432 // SHSAX == SHSUBADDX
5433 def : MnemonicAlias<"shsubaddx", "shsax">;
5434 // SSAX == SSUBADDX
5435 def : MnemonicAlias<"ssubaddx", "ssax">;
5436 // UASX == UADDSUBX
5437 def : MnemonicAlias<"uaddsubx", "uasx">;
5438 // UHASX == UHADDSUBX
5439 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5440 // UHSAX == UHSUBADDX
5441 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5442 // UQASX == UQADDSUBX
5443 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5444 // UQSAX == UQSUBADDX
5445 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5446 // USAX == USUBADDX
5447 def : MnemonicAlias<"usubaddx", "usax">;
5448
5449 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5450 // for isel.
5451 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5452                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5453 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5454                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5455 // Same for AND <--> BIC
5456 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5457                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5458                           pred:$p, cc_out:$s)>;
5459 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5460                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5461                           pred:$p, cc_out:$s)>;
5462 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5463                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5464                           pred:$p, cc_out:$s)>;
5465 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5466                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5467                           pred:$p, cc_out:$s)>;
5468
5469 // Likewise, "add Rd, so_imm_neg" -> sub
5470 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5471                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5472 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5473                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5474 // Same for CMP <--> CMN via so_imm_neg
5475 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5476                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5477 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5478                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5479
5480 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5481 // LSR, ROR, and RRX instructions.
5482 // FIXME: We need C++ parser hooks to map the alias to the MOV
5483 //        encoding. It seems we should be able to do that sort of thing
5484 //        in tblgen, but it could get ugly.
5485 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5486 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5487                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5488                              cc_out:$s)>;
5489 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5490                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5491                              cc_out:$s)>;
5492 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5493                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5494                              cc_out:$s)>;
5495 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5496                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5497                              cc_out:$s)>;
5498 }
5499 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5500                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5501 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5502 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5503                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5504                              cc_out:$s)>;
5505 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5506                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5507                              cc_out:$s)>;
5508 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5509                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5510                              cc_out:$s)>;
5511 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5512                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5513                              cc_out:$s)>;
5514 }
5515
5516 // "neg" is and alias for "rsb rd, rn, #0"
5517 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5518                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5519
5520 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5521 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5522          Requires<[IsARM, NoV6]>;
5523
5524 // UMULL/SMULL are available on all arches, but the instruction definitions
5525 // need difference constraints pre-v6. Use these aliases for the assembly
5526 // parsing on pre-v6.
5527 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5528             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5529          Requires<[IsARM, NoV6]>;
5530 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5531             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5532          Requires<[IsARM, NoV6]>;
5533
5534 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5535 // is discarded.
5536 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5537          ComplexDeprecationPredicate<"IT">;