lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21
  22 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  23
  24 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  25
  26 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  27                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  28                                     SDTCisVT<3, i32>]>;
  29
  30 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  31                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  32
  33 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  34                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  35                                    SDTCisVT<2, i32>]>;
  36
  37 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  38                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  39                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  40
  41 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  42                                   [SDTCisVT<0, i32>,
  43                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  44                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  45                                    SDTCisVT<5, OtherVT>]>;
  46
  47 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  48                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  49                                     SDTCisVT<2, i32>]>;
  50
  51 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  52
  53 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  54                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  55
  56 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  57 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  58                                                  SDTCisInt<2>]>;
  59 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  60
  61 def SDT_ARMEH_SJLJ_DispatchSetup: SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  62
  63 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 0, []>;
  64 def SDT_ARMSYNCBARRIER    : SDTypeProfile<0, 0, []>;
  65 def SDT_ARMMEMBARRIERMCR  : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  66 def SDT_ARMSYNCBARRIERMCR : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  67
  68 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  69
  70 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  71                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  72
  73 // Node definitions.
  74 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  75 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  76
  77 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
  78                               [SDNPHasChain, SDNPOutFlag]>;
  79 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
  80                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag]>;
  81
  82 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
  83                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  84                                SDNPVariadic]>;
  85 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
  86                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  87                                SDNPVariadic]>;
  88 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
  89                               [SDNPHasChain, SDNPOptInFlag, SDNPOutFlag,
  90                                SDNPVariadic]>;
  91
  92 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
  93                               [SDNPHasChain, SDNPOptInFlag]>;
  94
  95 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
  96                               [SDNPInFlag]>;
  97 def ARMcneg          : SDNode<"ARMISD::CNEG", SDT_ARMCMov,
  98                               [SDNPInFlag]>;
  99
 100 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 101                               [SDNPHasChain, SDNPInFlag, SDNPOutFlag]>;
 102
 103 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 104                               [SDNPHasChain]>;
 105 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 106                               [SDNPHasChain]>;
 107
 108 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 109                               [SDNPHasChain]>;
 110
 111 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 112                               [SDNPOutFlag]>;
 113
 114 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 115                               [SDNPOutFlag, SDNPCommutative]>;
 116
 117 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 118
 119 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 120 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutFlag]>;
 121 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInFlag ]>;
 122
 123 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 124 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 125                                SDT_ARMEH_SJLJ_Setjmp, [SDNPHasChain]>;
 126 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 127                                SDT_ARMEH_SJLJ_Longjmp, [SDNPHasChain]>;
 128 def ARMeh_sjlj_dispatchsetup: SDNode<"ARMISD::EH_SJLJ_DISPATCHSETUP",
 129                                SDT_ARMEH_SJLJ_DispatchSetup, [SDNPHasChain]>;
 130
 131
 132 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 133                                [SDNPHasChain]>;
 134 def ARMSyncBarrier    : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIER,
 135                                [SDNPHasChain]>;
 136 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIERMCR,
 137                                [SDNPHasChain]>;
 138 def ARMSyncBarrierMCR : SDNode<"ARMISD::SYNCBARRIER", SDT_ARMMEMBARRIERMCR,
 139                                [SDNPHasChain]>;
 140
 141 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 142
 143 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 144                         [SDNPHasChain,  SDNPOptInFlag, SDNPVariadic]>;
 145
 146
 147 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 148
 149 //===----------------------------------------------------------------------===//
 150 // ARM Instruction Predicate Definitions.
 151 //
 152 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">;
 153 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 154 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 155 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">;
 156 def HasV6            : Predicate<"Subtarget->hasV6Ops()">;
 157 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">;
 158 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 159 def HasV7            : Predicate<"Subtarget->hasV7Ops()">;
 160 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 161 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">;
 162 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">;
 163 def HasNEON          : Predicate<"Subtarget->hasNEON()">;
 164 def HasDivide        : Predicate<"Subtarget->hasDivide()">;
 165 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">;
 166 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">;
 167 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 168 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 169 def IsThumb          : Predicate<"Subtarget->isThumb()">;
 170 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 171 def IsThumb2         : Predicate<"Subtarget->isThumb2()">;
 172 def IsARM            : Predicate<"!Subtarget->isThumb()">;
 173 def IsDarwin         : Predicate<"Subtarget->isTargetDarwin()">;
 174 def IsNotDarwin      : Predicate<"!Subtarget->isTargetDarwin()">;
 175
 176 // FIXME: Eventually this will be just "hasV6T2Ops".
 177 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 178 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 179 def UseVMLx          : Predicate<"Subtarget->useVMLx()">;
 180
 181 //===----------------------------------------------------------------------===//
 182 // ARM Flag Definitions.
 183
 184 class RegConstraint<string C> {
 185   string Constraints = C;
 186 }
 187
 188 //===----------------------------------------------------------------------===//
 189 //  ARM specific transformation functions and pattern fragments.
 190 //
 191
 192 // so_imm_neg_XFORM - Return a so_imm value packed into the format described for
 193 // so_imm_neg def below.
 194 def so_imm_neg_XFORM : SDNodeXForm<imm, [{
 195   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 196 }]>;
 197
 198 // so_imm_not_XFORM - Return a so_imm value packed into the format described for
 199 // so_imm_not def below.
 200 def so_imm_not_XFORM : SDNodeXForm<imm, [{
 201   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 202 }]>;
 203
 204 /// imm1_15 predicate - True if the 32-bit immediate is in the range [1,15].
 205 def imm1_15 : PatLeaf<(i32 imm), [{
 206   return (int32_t)N->getZExtValue() >= 1 && (int32_t)N->getZExtValue() < 16;
 207 }]>;
 208
 209 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 210 def imm16_31 : PatLeaf<(i32 imm), [{
 211   return (int32_t)N->getZExtValue() >= 16 && (int32_t)N->getZExtValue() < 32;
 212 }]>;
 213
 214 def so_imm_neg :
 215   PatLeaf<(imm), [{
 216     return ARM_AM::getSOImmVal(-(int)N->getZExtValue()) != -1;
 217   }], so_imm_neg_XFORM>;
 218
 219 def so_imm_not :
 220   PatLeaf<(imm), [{
 221     return ARM_AM::getSOImmVal(~(int)N->getZExtValue()) != -1;
 222   }], so_imm_not_XFORM>;
 223
 224 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 225 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 226   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 227 }]>;
 228
 229 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 230 /// e.g., 0xf000ffff
 231 def bf_inv_mask_imm : Operand<i32>,
 232                       PatLeaf<(imm), [{
 233   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 234 }] > {
 235   string EncoderMethod = "getBitfieldInvertedMaskOpValue";
 236   let PrintMethod = "printBitfieldInvMaskImmOperand";
 237 }
 238
 239 /// Split a 32-bit immediate into two 16 bit parts.
 240 def hi16 : SDNodeXForm<imm, [{
 241   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 242 }]>;
 243
 244 def lo16AllZero : PatLeaf<(i32 imm), [{
 245   // Returns true if all low 16-bits are 0.
 246   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 247 }], hi16>;
 248
 249 /// imm0_65535 predicate - True if the 32-bit immediate is in the range
 250 /// [0.65535].
 251 def imm0_65535 : PatLeaf<(i32 imm), [{
 252   return (uint32_t)N->getZExtValue() < 65536;
 253 }]>;
 254
 255 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 256 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 257
 258 /// adde and sube predicates - True based on whether the carry flag output
 259 /// will be needed or not.
 260 def adde_dead_carry :
 261   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 262   [{return !N->hasAnyUseOfValue(1);}]>;
 263 def sube_dead_carry :
 264   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 265   [{return !N->hasAnyUseOfValue(1);}]>;
 266 def adde_live_carry :
 267   PatFrag<(ops node:$LHS, node:$RHS), (adde node:$LHS, node:$RHS),
 268   [{return N->hasAnyUseOfValue(1);}]>;
 269 def sube_live_carry :
 270   PatFrag<(ops node:$LHS, node:$RHS), (sube node:$LHS, node:$RHS),
 271   [{return N->hasAnyUseOfValue(1);}]>;
 272
 273 //===----------------------------------------------------------------------===//
 274 // Operand Definitions.
 275 //
 276
 277 // Branch target.
 278 def brtarget : Operand<OtherVT>;
 279
 280 // A list of registers separated by comma. Used by load/store multiple.
 281 def reglist : Operand<i32> {
 282   string EncoderMethod = "getRegisterListOpValue";
 283   let PrintMethod = "printRegisterList";
 284 }
 285
 286 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 287 def cpinst_operand : Operand<i32> {
 288   let PrintMethod = "printCPInstOperand";
 289 }
 290
 291 def jtblock_operand : Operand<i32> {
 292   let PrintMethod = "printJTBlockOperand";
 293 }
 294 def jt2block_operand : Operand<i32> {
 295   let PrintMethod = "printJT2BlockOperand";
 296 }
 297
 298 // Local PC labels.
 299 def pclabel : Operand<i32> {
 300   let PrintMethod = "printPCLabel";
 301 }
 302
 303 def neon_vcvt_imm32 : Operand<i32> {
 304   string EncoderMethod = "getNEONVcvtImm32OpValue";
 305 }
 306
 307 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 308 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 309   int32_t v = (int32_t)N->getZExtValue();
 310   return v == 8 || v == 16 || v == 24; }]> {
 311   string EncoderMethod = "getRotImmOpValue";
 312 }
 313
 314 // shift_imm: An integer that encodes a shift amount and the type of shift
 315 // (currently either asr or lsl) using the same encoding used for the
 316 // immediates in so_reg operands.
 317 def shift_imm : Operand<i32> {
 318   let PrintMethod = "printShiftImmOperand";
 319 }
 320
 321 // shifter_operand operands: so_reg and so_imm.
 322 def so_reg : Operand<i32>,    // reg reg imm
 323              ComplexPattern<i32, 3, "SelectShifterOperandReg",
 324                             [shl,srl,sra,rotr]> {
 325   string EncoderMethod = "getSORegOpValue";
 326   let PrintMethod = "printSORegOperand";
 327   let MIOperandInfo = (ops GPR, GPR, i32imm);
 328 }
 329 def shift_so_reg : Operand<i32>,    // reg reg imm
 330                    ComplexPattern<i32, 3, "SelectShiftShifterOperandReg",
 331                                   [shl,srl,sra,rotr]> {
 332   string EncoderMethod = "getSORegOpValue";
 333   let PrintMethod = "printSORegOperand";
 334   let MIOperandInfo = (ops GPR, GPR, i32imm);
 335 }
 336
 337 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 338 // 8-bit immediate rotated by an arbitrary number of bits.  so_imm values are
 339 // represented in the imm field in the same 12-bit form that they are encoded
 340 // into so_imm instructions: the 8-bit immediate is the least significant bits
 341 // [bits 0-7], the 4-bit shift amount is the next 4 bits [bits 8-11].
 342 def so_imm : Operand<i32>, PatLeaf<(imm), [{ return Pred_so_imm(N); }]> {
 343   string EncoderMethod = "getSOImmOpValue";
 344   let PrintMethod = "printSOImmOperand";
 345 }
 346
 347 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 348 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 349 // get the first/second pieces.
 350 def so_imm2part : Operand<i32>,
 351                   PatLeaf<(imm), [{
 352       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 353     }]> {
 354   let PrintMethod = "printSOImm2PartOperand";
 355 }
 356
 357 def so_imm2part_1 : SDNodeXForm<imm, [{
 358   unsigned V = ARM_AM::getSOImmTwoPartFirst((unsigned)N->getZExtValue());
 359   return CurDAG->getTargetConstant(V, MVT::i32);
 360 }]>;
 361
 362 def so_imm2part_2 : SDNodeXForm<imm, [{
 363   unsigned V = ARM_AM::getSOImmTwoPartSecond((unsigned)N->getZExtValue());
 364   return CurDAG->getTargetConstant(V, MVT::i32);
 365 }]>;
 366
 367 def so_neg_imm2part : Operand<i32>, PatLeaf<(imm), [{
 368       return ARM_AM::isSOImmTwoPartVal(-(int)N->getZExtValue());
 369     }]> {
 370   let PrintMethod = "printSOImm2PartOperand";
 371 }
 372
 373 def so_neg_imm2part_1 : SDNodeXForm<imm, [{
 374   unsigned V = ARM_AM::getSOImmTwoPartFirst(-(int)N->getZExtValue());
 375   return CurDAG->getTargetConstant(V, MVT::i32);
 376 }]>;
 377
 378 def so_neg_imm2part_2 : SDNodeXForm<imm, [{
 379   unsigned V = ARM_AM::getSOImmTwoPartSecond(-(int)N->getZExtValue());
 380   return CurDAG->getTargetConstant(V, MVT::i32);
 381 }]>;
 382
 383 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 384 def imm0_31 : Operand<i32>, PatLeaf<(imm), [{
 385   return (int32_t)N->getZExtValue() < 32;
 386 }]>;
 387
 388 /// imm0_31_m1 - Matches and prints like imm0_31, but encodes as 'value - 1'.
 389 def imm0_31_m1 : Operand<i32>, PatLeaf<(imm), [{
 390   return (int32_t)N->getZExtValue() < 32;
 391 }]> {
 392   string EncoderMethod = "getImmMinusOneOpValue";
 393 }
 394
 395 // Define ARM specific addressing modes.
 396
 397
 398 // addrmode_imm12 := reg +/- imm12
 399 //
 400 def addrmode_imm12 : Operand<i32>,
 401                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 402   // 12-bit immediate operand. Note that instructions using this encode
 403   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 404   // immediate values are as normal.
 405
 406   string EncoderMethod = "getAddrModeImm12OpValue";
 407   let PrintMethod = "printAddrModeImm12Operand";
 408   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 409 }
 410 // ldst_so_reg := reg +/- reg shop imm
 411 //
 412 def ldst_so_reg : Operand<i32>,
 413                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 414   // FIXME: Simplify the printer
 415   // FIXME: Add EncoderMethod for this addressing mode
 416   let PrintMethod = "printAddrMode2Operand";
 417   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 418 }
 419
 420 // addrmode2 := reg +/- imm12
 421 //           := reg +/- reg shop imm
 422 //
 423 def addrmode2 : Operand<i32>,
 424                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 425   let PrintMethod = "printAddrMode2Operand";
 426   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 427 }
 428
 429 def am2offset : Operand<i32>,
 430                 ComplexPattern<i32, 2, "SelectAddrMode2Offset",
 431                 [], [SDNPWantRoot]> {
 432   let PrintMethod = "printAddrMode2OffsetOperand";
 433   let MIOperandInfo = (ops GPR, i32imm);
 434 }
 435
 436 // addrmode3 := reg +/- reg
 437 // addrmode3 := reg +/- imm8
 438 //
 439 def addrmode3 : Operand<i32>,
 440                 ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 441   let PrintMethod = "printAddrMode3Operand";
 442   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 443 }
 444
 445 def am3offset : Operand<i32>,
 446                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 447                                [], [SDNPWantRoot]> {
 448   let PrintMethod = "printAddrMode3OffsetOperand";
 449   let MIOperandInfo = (ops GPR, i32imm);
 450 }
 451
 452 // addrmode4 := reg, <mode|W>
 453 //
 454 def addrmode4 : Operand<i32>,
 455                 ComplexPattern<i32, 2, "SelectAddrMode4", []> {
 456   let PrintMethod = "printAddrMode4Operand";
 457   let MIOperandInfo = (ops GPR:$addr, i32imm);
 458 }
 459
 460 def ARMMemMode5AsmOperand : AsmOperandClass {
 461   let Name = "MemMode5";
 462   let SuperClasses = [];
 463 }
 464
 465 // addrmode5 := reg +/- imm8*4
 466 //
 467 def addrmode5 : Operand<i32>,
 468                 ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 469   let PrintMethod = "printAddrMode5Operand";
 470   let MIOperandInfo = (ops GPR:$base, i32imm);
 471   let ParserMatchClass = ARMMemMode5AsmOperand;
 472 }
 473
 474 // addrmode6 := reg with optional writeback
 475 //
 476 def addrmode6 : Operand<i32>,
 477                 ComplexPattern<i32, 2, "SelectAddrMode6", []> {
 478   let PrintMethod = "printAddrMode6Operand";
 479   let MIOperandInfo = (ops GPR:$addr, i32imm);
 480 }
 481
 482 def am6offset : Operand<i32> {
 483   let PrintMethod = "printAddrMode6OffsetOperand";
 484   let MIOperandInfo = (ops GPR);
 485 }
 486
 487 // addrmodepc := pc + reg
 488 //
 489 def addrmodepc : Operand<i32>,
 490                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 491   let PrintMethod = "printAddrModePCOperand";
 492   let MIOperandInfo = (ops GPR, i32imm);
 493 }
 494
 495 def nohash_imm : Operand<i32> {
 496   let PrintMethod = "printNoHashImmediate";
 497 }
 498
 499 //===----------------------------------------------------------------------===//
 500
 501 include "ARMInstrFormats.td"
 502
 503 //===----------------------------------------------------------------------===//
 504 // Multiclass helpers...
 505 //
 506
 507 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
 508 /// binop that produces a value.
 509 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
 510                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 511                         PatFrag opnode, bit Commutable = 0> {
 512   // The register-immediate version is re-materializable. This is useful
 513   // in particular for taking the address of a local.
 514   let isReMaterializable = 1 in {
 515   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 516                iii, opc, "\t$Rd, $Rn, $imm",
 517                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 518     bits<4> Rd;
 519     bits<4> Rn;
 520     bits<12> imm;
 521     let Inst{25} = 1;
 522     let Inst{15-12} = Rd;
 523     let Inst{19-16} = Rn;
 524     let Inst{11-0} = imm;
 525   }
 526   }
 527   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 528                iir, opc, "\t$Rd, $Rn, $Rm",
 529                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 530     bits<4> Rd;
 531     bits<4> Rn;
 532     bits<4> Rm;
 533     let Inst{11-4} = 0b00000000;
 534     let Inst{25} = 0;
 535     let isCommutable = Commutable;
 536     let Inst{3-0} = Rm;
 537     let Inst{15-12} = Rd;
 538     let Inst{19-16} = Rn;
 539   }
 540   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 541                iis, opc, "\t$Rd, $Rn, $shift",
 542                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 543     bits<4> Rd;
 544     bits<4> Rn;
 545     bits<12> shift;
 546     let Inst{25} = 0;
 547     let Inst{11-0} = shift;
 548     let Inst{15-12} = Rd;
 549     let Inst{19-16} = Rn;
 550   }
 551 }
 552
 553 /// AI1_bin_s_irs - Similar to AsI1_bin_irs except it sets the 's' bit so the
 554 /// instruction modifies the CPSR register.
 555 let Defs = [CPSR] in {
 556 multiclass AI1_bin_s_irs<bits<4> opcod, string opc,
 557                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 558                          PatFrag opnode, bit Commutable = 0> {
 559   def ri : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
 560                iii, opc, "\t$Rd, $Rn, $imm",
 561                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]> {
 562     bits<4> Rd;
 563     bits<4> Rn;
 564     bits<12> imm;
 565     let Inst{25} = 1;
 566     let Inst{15-12} = Rd;
 567     let Inst{19-16} = Rn;
 568     let Inst{11-0} = imm;
 569     let Inst{20} = 1;
 570   }
 571   def rr : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
 572                iir, opc, "\t$Rd, $Rn, $Rm",
 573                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]> {
 574     bits<4> Rd;
 575     bits<4> Rn;
 576     bits<4> Rm;
 577     let Inst{11-4} = 0b00000000;
 578     let Inst{25} = 0;
 579     let isCommutable = Commutable;
 580     let Inst{3-0} = Rm;
 581     let Inst{15-12} = Rd;
 582     let Inst{19-16} = Rn;
 583     let Inst{20} = 1;
 584   }
 585   def rs : AI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm,
 586                iis, opc, "\t$Rd, $Rn, $shift",
 587                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]> {
 588     bits<4> Rd;
 589     bits<4> Rn;
 590     bits<12> shift;
 591     let Inst{25} = 0;
 592     let Inst{11-0} = shift;
 593     let Inst{15-12} = Rd;
 594     let Inst{19-16} = Rn;
 595     let Inst{20} = 1;
 596   }
 597 }
 598 }
 599
 600 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
 601 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
 602 /// a explicit result, only implicitly set CPSR.
 603 let isCompare = 1, Defs = [CPSR] in {
 604 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
 605                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
 606                        PatFrag opnode, bit Commutable = 0> {
 607   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
 608                opc, "\t$Rn, $imm",
 609                [(opnode GPR:$Rn, so_imm:$imm)]> {
 610     bits<4> Rn;
 611     bits<12> imm;
 612     let Inst{25} = 1;
 613     let Inst{15-12} = 0b0000;
 614     let Inst{19-16} = Rn;
 615     let Inst{11-0} = imm;
 616     let Inst{20} = 1;
 617     let Inst{20} = 1;
 618   }
 619   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
 620                opc, "\t$Rn, $Rm",
 621                [(opnode GPR:$Rn, GPR:$Rm)]> {
 622     bits<4> Rn;
 623     bits<4> Rm;
 624     let Inst{11-4} = 0b00000000;
 625     let Inst{25} = 0;
 626     let isCommutable = Commutable;
 627     let Inst{3-0} = Rm;
 628     let Inst{15-12} = 0b0000;
 629     let Inst{19-16} = Rn;
 630     let Inst{20} = 1;
 631   }
 632   def rs : AI1<opcod, (outs), (ins GPR:$Rn, so_reg:$shift), DPSoRegFrm, iis,
 633                opc, "\t$Rn, $shift",
 634                [(opnode GPR:$Rn, so_reg:$shift)]> {
 635     bits<4> Rn;
 636     bits<12> shift;
 637     let Inst{25} = 0;
 638     let Inst{11-0} = shift;
 639     let Inst{15-12} = 0b0000;
 640     let Inst{19-16} = Rn;
 641     let Inst{20} = 1;
 642   }
 643 }
 644 }
 645
 646 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
 647 /// register and one whose operand is a register rotated by 8/16/24.
 648 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
 649 multiclass AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 650   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 651                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 652                  [(set GPR:$Rd, (opnode GPR:$Rm))]>,
 653               Requires<[IsARM, HasV6]> {
 654     bits<4> Rd;
 655     bits<4> Rm;
 656     let Inst{15-12} = Rd;
 657     let Inst{3-0}   = Rm;
 658     let Inst{11-10} = 0b00;
 659     let Inst{19-16} = 0b1111;
 660   }
 661   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 662                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 663                  [(set GPR:$Rd, (opnode (rotr GPR:$Rm, rot_imm:$rot)))]>,
 664               Requires<[IsARM, HasV6]> {
 665     bits<4> Rd;
 666     bits<4> Rm;
 667     bits<2> rot;
 668     let Inst{15-12} = Rd;
 669     let Inst{11-10} = rot;
 670     let Inst{3-0}   = Rm;
 671     let Inst{19-16} = 0b1111;
 672   }
 673 }
 674
 675 multiclass AI_ext_rrot_np<bits<8> opcod, string opc> {
 676   def r     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm),
 677                  IIC_iEXTr, opc, "\t$Rd, $Rm",
 678                  [/* For disassembly only; pattern left blank */]>,
 679               Requires<[IsARM, HasV6]> {
 680     let Inst{11-10} = 0b00;
 681     let Inst{19-16} = 0b1111;
 682   }
 683   def r_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rm, rot_imm:$rot),
 684                  IIC_iEXTr, opc, "\t$Rd, $Rm, ror $rot",
 685                  [/* For disassembly only; pattern left blank */]>,
 686               Requires<[IsARM, HasV6]> {
 687     bits<2> rot;
 688     let Inst{11-10} = rot;
 689     let Inst{19-16} = 0b1111;
 690   }
 691 }
 692
 693 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
 694 /// register and one whose operand is a register rotated by 8/16/24.
 695 multiclass AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode> {
 696   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 697                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 698                   [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 699                Requires<[IsARM, HasV6]> {
 700     let Inst{11-10} = 0b00;
 701   }
 702   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 703                                              rot_imm:$rot),
 704                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 705                   [(set GPR:$Rd, (opnode GPR:$Rn,
 706                                           (rotr GPR:$Rm, rot_imm:$rot)))]>,
 707                   Requires<[IsARM, HasV6]> {
 708     bits<4> Rn;
 709     bits<2> rot;
 710     let Inst{19-16} = Rn;
 711     let Inst{11-10} = rot;
 712   }
 713 }
 714
 715 // For disassembly only.
 716 multiclass AI_exta_rrot_np<bits<8> opcod, string opc> {
 717   def rr     : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 718                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm",
 719                   [/* For disassembly only; pattern left blank */]>,
 720                Requires<[IsARM, HasV6]> {
 721     let Inst{11-10} = 0b00;
 722   }
 723   def rr_rot : AExtI<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm,
 724                                              rot_imm:$rot),
 725                   IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm, ror $rot",
 726                   [/* For disassembly only; pattern left blank */]>,
 727                   Requires<[IsARM, HasV6]> {
 728     bits<4> Rn;
 729     bits<2> rot;
 730     let Inst{19-16} = Rn;
 731     let Inst{11-10} = rot;
 732   }
 733 }
 734
 735 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
 736 let Uses = [CPSR] in {
 737 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
 738                              bit Commutable = 0> {
 739   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 740                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
 741                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 742                Requires<[IsARM]> {
 743     bits<4> Rd;
 744     bits<4> Rn;
 745     bits<12> imm;
 746     let Inst{25} = 1;
 747     let Inst{15-12} = Rd;
 748     let Inst{19-16} = Rn;
 749     let Inst{11-0} = imm;
 750   }
 751   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 752                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
 753                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 754                Requires<[IsARM]> {
 755     bits<4> Rd;
 756     bits<4> Rn;
 757     bits<4> Rm;
 758     let Inst{11-4} = 0b00000000;
 759     let Inst{25} = 0;
 760     let isCommutable = Commutable;
 761     let Inst{3-0} = Rm;
 762     let Inst{15-12} = Rd;
 763     let Inst{19-16} = Rn;
 764   }
 765   def rs : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 766                 DPSoRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
 767                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 768                Requires<[IsARM]> {
 769     bits<4> Rd;
 770     bits<4> Rn;
 771     bits<12> shift;
 772     let Inst{25} = 0;
 773     let Inst{11-0} = shift;
 774     let Inst{15-12} = Rd;
 775     let Inst{19-16} = Rn;
 776   }
 777 }
 778 // Carry setting variants
 779 let Defs = [CPSR] in {
 780 multiclass AI1_adde_sube_s_irs<bits<4> opcod, string opc, PatFrag opnode,
 781                              bit Commutable = 0> {
 782   def Sri : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
 783                 DPFrm, IIC_iALUi, !strconcat(opc, "\t$Rd, $Rn, $imm"),
 784                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
 785                Requires<[IsARM]> {
 786     bits<4> Rd;
 787     bits<4> Rn;
 788     bits<12> imm;
 789     let Inst{15-12} = Rd;
 790     let Inst{19-16} = Rn;
 791     let Inst{11-0} = imm;
 792     let Inst{20} = 1;
 793     let Inst{25} = 1;
 794   }
 795   def Srr : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
 796                 DPFrm, IIC_iALUr, !strconcat(opc, "\t$Rd, $Rn, $Rm"),
 797                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
 798                Requires<[IsARM]> {
 799     bits<4> Rd;
 800     bits<4> Rn;
 801     bits<4> Rm;
 802     let Inst{11-4} = 0b00000000;
 803     let isCommutable = Commutable;
 804     let Inst{3-0} = Rm;
 805     let Inst{15-12} = Rd;
 806     let Inst{19-16} = Rn;
 807     let Inst{20} = 1;
 808     let Inst{25} = 0;
 809   }
 810   def Srs : AXI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
 811                 DPSoRegFrm, IIC_iALUsr, !strconcat(opc, "\t$Rd, $Rn, $shift"),
 812                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg:$shift))]>,
 813                Requires<[IsARM]> {
 814     bits<4> Rd;
 815     bits<4> Rn;
 816     bits<12> shift;
 817     let Inst{11-0} = shift;
 818     let Inst{15-12} = Rd;
 819     let Inst{19-16} = Rn;
 820     let Inst{20} = 1;
 821     let Inst{25} = 0;
 822   }
 823 }
 824 }
 825 }
 826
 827 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 828 multiclass AI_ldr1<bit opc22, string opc, InstrItinClass iii,
 829            InstrItinClass iir, PatFrag opnode> {
 830   // Note: We use the complex addrmode_imm12 rather than just an input
 831   // GPR and a constrained immediate so that we can use this to match
 832   // frame index references and avoid matching constant pool references.
 833   def i12 : AIldst1<0b010, opc22, 1, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
 834                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
 835                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
 836     bits<4> Rt;
 837     bits<17> addr;
 838     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 839     let Inst{19-16} = addr{16-13};  // Rn
 840     let Inst{15-12} = Rt;
 841     let Inst{11-0}  = addr{11-0};   // imm12
 842   }
 843   def rs : AIldst1<0b011, opc22, 1, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
 844                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
 845                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
 846     bits<4> Rt;
 847     bits<17> shift;
 848     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 849     let Inst{19-16} = shift{16-13}; // Rn
 850     let Inst{11-0}  = shift{11-0};
 851   }
 852 }
 853 }
 854
 855 multiclass AI_str1<bit opc22, string opc, InstrItinClass iii,
 856            InstrItinClass iir, PatFrag opnode> {
 857   // Note: We use the complex addrmode_imm12 rather than just an input
 858   // GPR and a constrained immediate so that we can use this to match
 859   // frame index references and avoid matching constant pool references.
 860   def i12 : AIldst1<0b010, opc22, 0, (outs),
 861                    (ins GPR:$Rt, addrmode_imm12:$addr),
 862                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
 863                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
 864     bits<4> Rt;
 865     bits<17> addr;
 866     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
 867     let Inst{19-16} = addr{16-13};  // Rn
 868     let Inst{15-12} = Rt;
 869     let Inst{11-0}  = addr{11-0};   // imm12
 870   }
 871   def rs : AIldst1<0b011, opc22, 0, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
 872                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
 873                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
 874     bits<4> Rt;
 875     bits<17> shift;
 876     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
 877     let Inst{19-16} = shift{16-13}; // Rn
 878     let Inst{11-0}  = shift{11-0};
 879   }
 880 }
 881 //===----------------------------------------------------------------------===//
 882 // Instructions
 883 //===----------------------------------------------------------------------===//
 884
 885 //===----------------------------------------------------------------------===//
 886 //  Miscellaneous Instructions.
 887 //
 888
 889 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
 890 /// the function.  The first operand is the ID# for this instruction, the second
 891 /// is the index into the MachineConstantPool that this is, the third is the
 892 /// size in bytes of this constant pool entry.
 893 let neverHasSideEffects = 1, isNotDuplicable = 1 in
 894 def CONSTPOOL_ENTRY :
 895 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
 896                     i32imm:$size), NoItinerary, "", []>;
 897
 898 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
 899 // from removing one half of the matched pairs. That breaks PEI, which assumes
 900 // these will always be in pairs, and asserts if it finds otherwise. Better way?
 901 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
 902 def ADJCALLSTACKUP :
 903 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary, "",
 904            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
 905
 906 def ADJCALLSTACKDOWN :
 907 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary, "",
 908            [(ARMcallseq_start timm:$amt)]>;
 909 }
 910
 911 def NOP : AI<(outs), (ins), MiscFrm, NoItinerary, "nop", "",
 912              [/* For disassembly only; pattern left blank */]>,
 913           Requires<[IsARM, HasV6T2]> {
 914   let Inst{27-16} = 0b001100100000;
 915   let Inst{15-8} = 0b11110000;
 916   let Inst{7-0} = 0b00000000;
 917 }
 918
 919 def YIELD : AI<(outs), (ins), MiscFrm, NoItinerary, "yield", "",
 920              [/* For disassembly only; pattern left blank */]>,
 921           Requires<[IsARM, HasV6T2]> {
 922   let Inst{27-16} = 0b001100100000;
 923   let Inst{15-8} = 0b11110000;
 924   let Inst{7-0} = 0b00000001;
 925 }
 926
 927 def WFE : AI<(outs), (ins), MiscFrm, NoItinerary, "wfe", "",
 928              [/* For disassembly only; pattern left blank */]>,
 929           Requires<[IsARM, HasV6T2]> {
 930   let Inst{27-16} = 0b001100100000;
 931   let Inst{15-8} = 0b11110000;
 932   let Inst{7-0} = 0b00000010;
 933 }
 934
 935 def WFI : AI<(outs), (ins), MiscFrm, NoItinerary, "wfi", "",
 936              [/* For disassembly only; pattern left blank */]>,
 937           Requires<[IsARM, HasV6T2]> {
 938   let Inst{27-16} = 0b001100100000;
 939   let Inst{15-8} = 0b11110000;
 940   let Inst{7-0} = 0b00000011;
 941 }
 942
 943 def SEL : AI<(outs GPR:$dst), (ins GPR:$a, GPR:$b), DPFrm, NoItinerary, "sel",
 944              "\t$dst, $a, $b",
 945              [/* For disassembly only; pattern left blank */]>,
 946           Requires<[IsARM, HasV6]> {
 947   bits<4> Rd;
 948   bits<4> Rn;
 949   bits<4> Rm;
 950   let Inst{3-0} = Rm;
 951   let Inst{15-12} = Rd;
 952   let Inst{19-16} = Rn;
 953   let Inst{27-20} = 0b01101000;
 954   let Inst{7-4} = 0b1011;
 955   let Inst{11-8} = 0b1111;
 956 }
 957
 958 def SEV : AI<(outs), (ins), MiscFrm, NoItinerary, "sev", "",
 959              [/* For disassembly only; pattern left blank */]>,
 960           Requires<[IsARM, HasV6T2]> {
 961   let Inst{27-16} = 0b001100100000;
 962   let Inst{15-8} = 0b11110000;
 963   let Inst{7-0} = 0b00000100;
 964 }
 965
 966 // The i32imm operand $val can be used by a debugger to store more information
 967 // about the breakpoint.
 968 def BKPT : AI<(outs), (ins i32imm:$val), MiscFrm, NoItinerary, "bkpt", "\t$val",
 969               [/* For disassembly only; pattern left blank */]>,
 970            Requires<[IsARM]> {
 971   bits<16> val;
 972   let Inst{3-0} = val{3-0};
 973   let Inst{19-8} = val{15-4};
 974   let Inst{27-20} = 0b00010010;
 975   let Inst{7-4} = 0b0111;
 976 }
 977
 978 // Change Processor State is a system instruction -- for disassembly only.
 979 // The singleton $opt operand contains the following information:
 980 // opt{4-0} = mode from Inst{4-0}
 981 // opt{5} = changemode from Inst{17}
 982 // opt{8-6} = AIF from Inst{8-6}
 983 // opt{10-9} = imod from Inst{19-18} with 0b10 as enable and 0b11 as disable
 984 // FIXME: Integrated assembler will need these split out.
 985 def CPS : AXI<(outs), (ins cps_opt:$opt), MiscFrm, NoItinerary, "cps$opt",
 986               [/* For disassembly only; pattern left blank */]>,
 987           Requires<[IsARM]> {
 988   let Inst{31-28} = 0b1111;
 989   let Inst{27-20} = 0b00010000;
 990   let Inst{16} = 0;
 991   let Inst{5} = 0;
 992 }
 993
 994 // Preload signals the memory system of possible future data/instruction access.
 995 // These are for disassembly only.
 996 //
 997 // A8.6.117, A8.6.118.  Different instructions are generated for #0 and #-0.
 998 // The neg_zero operand translates -0 to -1, -1 to -2, ..., etc.
 999 multiclass APreLoad<bit data, bit read, string opc> {
1000
1001   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, NoItinerary,
1002                 !strconcat(opc, "\t$addr"), []> {
1003     bits<4> Rt;
1004     bits<17> addr;
1005     let Inst{31-26} = 0b111101;
1006     let Inst{25} = 0; // 0 for immediate form
1007     let Inst{24} = data;
1008     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1009     let Inst{22} = read;
1010     let Inst{21-20} = 0b01;
1011     let Inst{19-16} = addr{16-13};  // Rn
1012     let Inst{15-12} = Rt;
1013     let Inst{11-0}  = addr{11-0};   // imm12
1014   }
1015
1016   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, NoItinerary,
1017                !strconcat(opc, "\t$shift"), []> {
1018     bits<4> Rt;
1019     bits<17> shift;
1020     let Inst{31-26} = 0b111101;
1021     let Inst{25} = 1; // 1 for register form
1022     let Inst{24} = data;
1023     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1024     let Inst{22} = read;
1025     let Inst{21-20} = 0b01;
1026     let Inst{19-16} = shift{16-13}; // Rn
1027     let Inst{11-0}  = shift{11-0};
1028   }
1029 }
1030
1031 defm PLD  : APreLoad<1, 1, "pld">;
1032 defm PLDW : APreLoad<1, 0, "pldw">;
1033 defm PLI  : APreLoad<0, 1, "pli">;
1034
1035 def SETEND : AXI<(outs),(ins setend_op:$end), MiscFrm, NoItinerary,
1036                  "setend\t$end",
1037                  [/* For disassembly only; pattern left blank */]>,
1038                Requires<[IsARM]> {
1039   bits<1> end;
1040   let Inst{31-10} = 0b1111000100000001000000;
1041   let Inst{9} = end;
1042   let Inst{8-0} = 0;
1043 }
1044
1045 def DBG : AI<(outs), (ins i32imm:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1046              [/* For disassembly only; pattern left blank */]>,
1047           Requires<[IsARM, HasV7]> {
1048   bits<4> opt;
1049   let Inst{27-4} = 0b001100100000111100001111;
1050   let Inst{3-0} = opt;
1051 }
1052
1053 // A5.4 Permanently UNDEFINED instructions.
1054 let isBarrier = 1, isTerminator = 1 in
1055 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1056                "trap", [(trap)]>,
1057            Requires<[IsARM]> {
1058   let Inst{27-25} = 0b011;
1059   let Inst{24-20} = 0b11111;
1060   let Inst{7-5} = 0b111;
1061   let Inst{4} = 0b1;
1062 }
1063
1064 // Address computation and loads and stores in PIC mode.
1065 // FIXME: These PIC insn patterns are pseudos, but derive from the normal insn
1066 //        classes (AXI1, et.al.) and so have encoding information and such,
1067 //        which is suboptimal. Once the rest of the code emitter (including
1068 //        JIT) is MC-ized we should look at refactoring these into true
1069 //        pseudos. As is, the encoding information ends up being ignored,
1070 //        as these instructions are lowered to individual MC-insts.
1071 let isNotDuplicable = 1 in {
1072 def PICADD : AXI1<0b0100, (outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1073                   Pseudo, IIC_iALUr, "",
1074                    [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>;
1075
1076 let AddedComplexity = 10 in {
1077 def PICLDR  : AXI2ldw<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1078                   Pseudo, IIC_iLoad_r, "",
1079                   [(set GPR:$dst, (load addrmodepc:$addr))]>;
1080
1081 def PICLDRH : AXI3ldh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1082             Pseudo, IIC_iLoad_bh_r, "",
1083                   [(set GPR:$dst, (zextloadi16 addrmodepc:$addr))]>;
1084
1085 def PICLDRB : AXI2ldb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1086             Pseudo, IIC_iLoad_bh_r, "",
1087                   [(set GPR:$dst, (zextloadi8 addrmodepc:$addr))]>;
1088
1089 def PICLDRSH : AXI3ldsh<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1090            Pseudo, IIC_iLoad_bh_r, "",
1091                   [(set GPR:$dst, (sextloadi16 addrmodepc:$addr))]>;
1092
1093 def PICLDRSB : AXI3ldsb<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1094            Pseudo, IIC_iLoad_bh_r, "",
1095                   [(set GPR:$dst, (sextloadi8 addrmodepc:$addr))]>;
1096 }
1097 let AddedComplexity = 10 in {
1098 def PICSTR  : AXI2stw<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1099                Pseudo, IIC_iStore_r, "",
1100                [(store GPR:$src, addrmodepc:$addr)]>;
1101
1102 def PICSTRH : AXI3sth<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1103            Pseudo, IIC_iStore_bh_r, "",
1104                [(truncstorei16 GPR:$src, addrmodepc:$addr)]>;
1105
1106 def PICSTRB : AXI2stb<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1107            Pseudo, IIC_iStore_bh_r, "",
1108                [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1109 }
1110 } // isNotDuplicable = 1
1111
1112
1113 // LEApcrel - Load a pc-relative address into a register without offending the
1114 // assembler.
1115 // FIXME: These are marked as pseudos, but they're really not(?). They're just
1116 // the ADR instruction. Is this the right way to handle that? They need
1117 // encoding information regardless.
1118 let neverHasSideEffects = 1 in {
1119 let isReMaterializable = 1 in
1120 def LEApcrel : AXI1<0x0, (outs GPR:$dst), (ins i32imm:$label, pred:$p),
1121                     Pseudo, IIC_iALUi,
1122                     "adr$p\t$dst, #$label", []>;
1123
1124 } // neverHasSideEffects
1125 def LEApcrelJT : AXI1<0x0, (outs GPR:$dst),
1126                            (ins i32imm:$label, nohash_imm:$id, pred:$p),
1127                       Pseudo, IIC_iALUi,
1128                       "adr$p\t$dst, #${label}_${id}", []> {
1129     let Inst{25} = 1;
1130 }
1131
1132 //===----------------------------------------------------------------------===//
1133 //  Control Flow Instructions.
1134 //
1135
1136 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1137   // ARMV4T and above
1138   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1139                   "bx", "\tlr", [(ARMretflag)]>,
1140                Requires<[IsARM, HasV4T]> {
1141     let Inst{27-0}  = 0b0001001011111111111100011110;
1142   }
1143
1144   // ARMV4 only
1145   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1146                   "mov", "\tpc, lr", [(ARMretflag)]>,
1147                Requires<[IsARM, NoV4T]> {
1148     let Inst{27-0} = 0b0001101000001111000000001110;
1149   }
1150 }
1151
1152 // Indirect branches
1153 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1154   // ARMV4T and above
1155   def BRIND : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1156                   [(brind GPR:$dst)]>,
1157               Requires<[IsARM, HasV4T]> {
1158     bits<4> dst;
1159     let Inst{31-4} = 0b1110000100101111111111110001;
1160     let Inst{3-0}  = dst;
1161   }
1162
1163   // ARMV4 only
1164   def MOVPCRX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "mov\tpc, $dst",
1165                   [(brind GPR:$dst)]>,
1166               Requires<[IsARM, NoV4T]> {
1167     bits<4> dst;
1168     let Inst{31-4} = 0b1110000110100000111100000000;
1169     let Inst{3-0}   = dst;
1170   }
1171 }
1172
1173 // FIXME: remove when we have a way to marking a MI with these properties.
1174 // FIXME: Should pc be an implicit operand like PICADD, etc?
1175 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
1176     hasExtraDefRegAllocReq = 1 in
1177   def LDM_RET : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1178                                         reglist:$dsts, variable_ops),
1179                        IndexModeUpd, LdStMulFrm, IIC_iLoad_mBr,
1180                        "ldm${addr:submode}${p}\t$addr!, $dsts",
1181                        "$addr.addr = $wb", []>;
1182
1183 // On non-Darwin platforms R9 is callee-saved.
1184 let isCall = 1,
1185   Defs = [R0,  R1,  R2,  R3,  R12, LR,
1186           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1187           D16, D17, D18, D19, D20, D21, D22, D23,
1188           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1189   def BL  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1190                 IIC_Br, "bl\t$func",
1191                 [(ARMcall tglobaladdr:$func)]>,
1192             Requires<[IsARM, IsNotDarwin]> {
1193     let Inst{31-28} = 0b1110;
1194     // FIXME: Encoding info for $func. Needs fixups bits.
1195   }
1196
1197   def BL_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1198                    IIC_Br, "bl", "\t$func",
1199                    [(ARMcall_pred tglobaladdr:$func)]>,
1200                 Requires<[IsARM, IsNotDarwin]>;
1201
1202   // ARMv5T and above
1203   def BLX : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1204                 IIC_Br, "blx\t$func",
1205                 [(ARMcall GPR:$func)]>,
1206             Requires<[IsARM, HasV5T, IsNotDarwin]> {
1207     bits<4> func;
1208     let Inst{27-4} = 0b000100101111111111110011;
1209     let Inst{3-0}   = func;
1210   }
1211
1212   // ARMv4T
1213   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1214   def BX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1215                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1216                   [(ARMcall_nolink tGPR:$func)]>,
1217            Requires<[IsARM, HasV4T, IsNotDarwin]> {
1218     bits<4> func;
1219     let Inst{27-4} = 0b000100101111111111110001;
1220     let Inst{3-0}   = func;
1221   }
1222
1223   // ARMv4
1224   def BMOVPCRX : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1225                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1226                  [(ARMcall_nolink tGPR:$func)]>,
1227            Requires<[IsARM, NoV4T, IsNotDarwin]> {
1228     bits<4> func;
1229     let Inst{27-4} = 0b000110100000111100000000;
1230     let Inst{3-0}   = func;
1231   }
1232 }
1233
1234 // On Darwin R9 is call-clobbered.
1235 let isCall = 1,
1236   Defs = [R0,  R1,  R2,  R3,  R9,  R12, LR,
1237           D0,  D1,  D2,  D3,  D4,  D5,  D6,  D7,
1238           D16, D17, D18, D19, D20, D21, D22, D23,
1239           D24, D25, D26, D27, D28, D29, D30, D31, CPSR, FPSCR] in {
1240   def BLr9  : ABXI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1241                 IIC_Br, "bl\t$func",
1242                 [(ARMcall tglobaladdr:$func)]>, Requires<[IsARM, IsDarwin]> {
1243     let Inst{31-28} = 0b1110;
1244     // FIXME: Encoding info for $func. Needs fixups bits.
1245   }
1246
1247   def BLr9_pred : ABI<0b1011, (outs), (ins i32imm:$func, variable_ops),
1248                    IIC_Br, "bl", "\t$func",
1249                    [(ARMcall_pred tglobaladdr:$func)]>,
1250                   Requires<[IsARM, IsDarwin]>;
1251
1252   // ARMv5T and above
1253   def BLXr9 : AXI<(outs), (ins GPR:$func, variable_ops), BrMiscFrm,
1254                 IIC_Br, "blx\t$func",
1255                 [(ARMcall GPR:$func)]>, Requires<[IsARM, HasV5T, IsDarwin]> {
1256     bits<4> func;
1257     let Inst{27-4} = 0b000100101111111111110011;
1258     let Inst{3-0}   = func;
1259   }
1260
1261   // ARMv4T
1262   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
1263   def BXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1264                   IIC_Br, "mov\tlr, pc\n\tbx\t$func",
1265                   [(ARMcall_nolink tGPR:$func)]>,
1266              Requires<[IsARM, HasV4T, IsDarwin]> {
1267     bits<4> func;
1268     let Inst{27-4} = 0b000100101111111111110001;
1269     let Inst{3-0}   = func;
1270   }
1271
1272   // ARMv4
1273   def BMOVPCRXr9 : ABXIx2<(outs), (ins tGPR:$func, variable_ops),
1274                  IIC_Br, "mov\tlr, pc\n\tmov\tpc, $func",
1275                  [(ARMcall_nolink tGPR:$func)]>,
1276            Requires<[IsARM, NoV4T, IsDarwin]> {
1277     bits<4> func;
1278     let Inst{27-4} = 0b000110100000111100000000;
1279     let Inst{3-0}   = func;
1280   }
1281 }
1282
1283 // Tail calls.
1284
1285 // FIXME: These should probably be xformed into the non-TC versions of the
1286 // instructions as part of MC lowering.
1287 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in {
1288   // Darwin versions.
1289   let Defs = [R0, R1, R2, R3, R9, R12,
1290               D0, D1, D2, D3, D4, D5, D6, D7,
1291               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1292               D27, D28, D29, D30, D31, PC],
1293       Uses = [SP] in {
1294     def TCRETURNdi : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1295                        Pseudo, IIC_Br,
1296                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1297
1298     def TCRETURNri : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1299                        Pseudo, IIC_Br,
1300                        "@TC_RETURN","\t$dst", []>, Requires<[IsDarwin]>;
1301
1302     def TAILJMPd : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1303                    IIC_Br, "b\t$dst  @ TAILCALL",
1304                    []>, Requires<[IsDarwin]>;
1305
1306     def TAILJMPdt: ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1307                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1308                    []>, Requires<[IsDarwin]>;
1309
1310     def TAILJMPr : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1311                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1312                    []>, Requires<[IsDarwin]> {
1313       bits<4> dst;
1314       let Inst{31-4} = 0b1110000100101111111111110001;
1315       let Inst{3-0}  = dst;
1316     }
1317   }
1318
1319   // Non-Darwin versions (the difference is R9).
1320   let Defs = [R0, R1, R2, R3, R12,
1321               D0, D1, D2, D3, D4, D5, D6, D7,
1322               D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26,
1323               D27, D28, D29, D30, D31, PC],
1324       Uses = [SP] in {
1325     def TCRETURNdiND : AInoP<(outs), (ins i32imm:$dst, variable_ops),
1326                        Pseudo, IIC_Br,
1327                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1328
1329     def TCRETURNriND : AInoP<(outs), (ins tcGPR:$dst, variable_ops),
1330                        Pseudo, IIC_Br,
1331                        "@TC_RETURN","\t$dst", []>, Requires<[IsNotDarwin]>;
1332
1333     def TAILJMPdND : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1334                    IIC_Br, "b\t$dst  @ TAILCALL",
1335                    []>, Requires<[IsARM, IsNotDarwin]>;
1336
1337     def TAILJMPdNDt : ABXI<0b1010, (outs), (ins brtarget:$dst, variable_ops),
1338                    IIC_Br, "b.w\t$dst  @ TAILCALL",
1339                    []>, Requires<[IsThumb, IsNotDarwin]>;
1340
1341     def TAILJMPrND : AXI<(outs), (ins tcGPR:$dst, variable_ops),
1342                      BrMiscFrm, IIC_Br, "bx\t$dst  @ TAILCALL",
1343                    []>, Requires<[IsNotDarwin]> {
1344       bits<4> dst;
1345       let Inst{31-4} = 0b1110000100101111111111110001;
1346       let Inst{3-0}  = dst;
1347     }
1348   }
1349 }
1350
1351 let isBranch = 1, isTerminator = 1 in {
1352   // B is "predicable" since it can be xformed into a Bcc.
1353   let isBarrier = 1 in {
1354     let isPredicable = 1 in
1355     def B : ABXI<0b1010, (outs), (ins brtarget:$target), IIC_Br,
1356                 "b\t$target", [(br bb:$target)]>;
1357
1358   let isNotDuplicable = 1, isIndirectBranch = 1 in {
1359   def BR_JTr : JTI<(outs), (ins GPR:$target, jtblock_operand:$jt, i32imm:$id),
1360                     IIC_Br, "mov\tpc, $target$jt",
1361                     [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]> {
1362     let Inst{11-4}  = 0b00000000;
1363     let Inst{15-12} = 0b1111;
1364     let Inst{20}    = 0; // S Bit
1365     let Inst{24-21} = 0b1101;
1366     let Inst{27-25} = 0b000;
1367   }
1368   def BR_JTm : JTI<(outs),
1369                    (ins addrmode2:$target, jtblock_operand:$jt, i32imm:$id),
1370                    IIC_Br, "ldr\tpc, $target$jt",
1371                    [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
1372                      imm:$id)]> {
1373     let Inst{15-12} = 0b1111;
1374     let Inst{20}    = 1; // L bit
1375     let Inst{21}    = 0; // W bit
1376     let Inst{22}    = 0; // B bit
1377     let Inst{24}    = 1; // P bit
1378     let Inst{27-25} = 0b011;
1379   }
1380   def BR_JTadd : JTI<(outs),
1381                    (ins GPR:$target, GPR:$idx, jtblock_operand:$jt, i32imm:$id),
1382                     IIC_Br, "add\tpc, $target, $idx$jt",
1383                     [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
1384                       imm:$id)]> {
1385     let Inst{15-12} = 0b1111;
1386     let Inst{20}    = 0; // S bit
1387     let Inst{24-21} = 0b0100;
1388     let Inst{27-25} = 0b000;
1389   }
1390   } // isNotDuplicable = 1, isIndirectBranch = 1
1391   } // isBarrier = 1
1392
1393   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
1394   // a two-value operand where a dag node expects two operands. :(
1395   def Bcc : ABI<0b1010, (outs), (ins brtarget:$target),
1396                IIC_Br, "b", "\t$target",
1397                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>;
1398 }
1399
1400 // Branch and Exchange Jazelle -- for disassembly only
1401 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
1402               [/* For disassembly only; pattern left blank */]> {
1403   let Inst{23-20} = 0b0010;
1404   //let Inst{19-8} = 0xfff;
1405   let Inst{7-4} = 0b0010;
1406 }
1407
1408 // Secure Monitor Call is a system instruction -- for disassembly only
1409 def SMC : ABI<0b0001, (outs), (ins i32imm:$opt), NoItinerary, "smc", "\t$opt",
1410               [/* For disassembly only; pattern left blank */]> {
1411   bits<4> opt;
1412   let Inst{23-4} = 0b01100000000000000111;
1413   let Inst{3-0} = opt;
1414 }
1415
1416 // Supervisor Call (Software Interrupt) -- for disassembly only
1417 let isCall = 1 in {
1418 def SVC : ABI<0b1111, (outs), (ins i32imm:$svc), IIC_Br, "svc", "\t$svc",
1419               [/* For disassembly only; pattern left blank */]> {
1420   bits<24> svc;
1421   let Inst{23-0} = svc;
1422 }
1423 }
1424
1425 // Store Return State is a system instruction -- for disassembly only
1426 def SRSW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1427                 NoItinerary, "srs${addr:submode}\tsp!, $mode",
1428                 [/* For disassembly only; pattern left blank */]> {
1429   let Inst{31-28} = 0b1111;
1430   let Inst{22-20} = 0b110; // W = 1
1431 }
1432
1433 def SRS  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, i32imm:$mode),
1434                 NoItinerary, "srs${addr:submode}\tsp, $mode",
1435                 [/* For disassembly only; pattern left blank */]> {
1436   let Inst{31-28} = 0b1111;
1437   let Inst{22-20} = 0b100; // W = 0
1438 }
1439
1440 // Return From Exception is a system instruction -- for disassembly only
1441 def RFEW : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1442                 NoItinerary, "rfe${addr:submode}\t$base!",
1443                 [/* For disassembly only; pattern left blank */]> {
1444   let Inst{31-28} = 0b1111;
1445   let Inst{22-20} = 0b011; // W = 1
1446 }
1447
1448 def RFE  : ABXI<{1,0,0,?}, (outs), (ins addrmode4:$addr, GPR:$base),
1449                 NoItinerary, "rfe${addr:submode}\t$base",
1450                 [/* For disassembly only; pattern left blank */]> {
1451   let Inst{31-28} = 0b1111;
1452   let Inst{22-20} = 0b001; // W = 0
1453 }
1454
1455 //===----------------------------------------------------------------------===//
1456 //  Load / store Instructions.
1457 //
1458
1459 // Load
1460
1461
1462 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
1463                     UnOpFrag<(load node:$Src)>>;
1464 defm LDRB : AI_ldr1<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
1465                     UnOpFrag<(zextloadi8 node:$Src)>>;
1466 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
1467                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
1468 defm STRB : AI_str1<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
1469                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
1470
1471 // Special LDR for loads from non-pc-relative constpools.
1472 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
1473     isReMaterializable = 1 in
1474 def LDRcp : AIldst1<0b010, 0, 1, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1475                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr", []> {
1476   bits<4> Rt;
1477   bits<17> addr;
1478   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1479   let Inst{19-16} = 0b1111;
1480   let Inst{15-12} = Rt;
1481   let Inst{11-0}  = addr{11-0};   // imm12
1482 }
1483
1484 // Loads with zero extension
1485 def LDRH  : AI3ldh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1486                   IIC_iLoad_bh_r, "ldrh", "\t$dst, $addr",
1487                   [(set GPR:$dst, (zextloadi16 addrmode3:$addr))]>;
1488
1489 // Loads with sign extension
1490 def LDRSH : AI3ldsh<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1491                    IIC_iLoad_bh_r, "ldrsh", "\t$dst, $addr",
1492                    [(set GPR:$dst, (sextloadi16 addrmode3:$addr))]>;
1493
1494 def LDRSB : AI3ldsb<(outs GPR:$dst), (ins addrmode3:$addr), LdMiscFrm,
1495                    IIC_iLoad_bh_r, "ldrsb", "\t$dst, $addr",
1496                    [(set GPR:$dst, (sextloadi8 addrmode3:$addr))]>;
1497
1498 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1499 // Load doubleword
1500 def LDRD : AI3ldd<(outs GPR:$dst1, GPR:$dst2), (ins addrmode3:$addr), LdMiscFrm,
1501                  IIC_iLoad_d_r, "ldrd", "\t$dst1, $addr",
1502                  []>, Requires<[IsARM, HasV5TE]>;
1503
1504 // Indexed loads
1505 def LDR_PRE  : AI2ldwpr<(outs GPR:$dst, GPR:$base_wb),
1506                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_ru,
1507                      "ldr", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1508
1509 def LDR_POST : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1510                      (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1511                      "ldr", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1512
1513 def LDRH_PRE  : AI3ldhpr<(outs GPR:$dst, GPR:$base_wb),
1514                      (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1515                      "ldrh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1516
1517 def LDRH_POST : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1518                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1519                     "ldrh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1520
1521 def LDRB_PRE  : AI2ldbpr<(outs GPR:$dst, GPR:$base_wb),
1522                      (ins addrmode2:$addr), LdFrm, IIC_iLoad_bh_ru,
1523                      "ldrb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1524
1525 def LDRB_POST : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1526                      (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1527                     "ldrb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1528
1529 def LDRSH_PRE : AI3ldshpr<(outs GPR:$dst, GPR:$base_wb),
1530                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1531                       "ldrsh", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1532
1533 def LDRSH_POST: AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1534                   (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1535                    "ldrsh", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1536
1537 def LDRSB_PRE : AI3ldsbpr<(outs GPR:$dst, GPR:$base_wb),
1538                       (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_bh_ru,
1539                       "ldrsb", "\t$dst, $addr!", "$addr.base = $base_wb", []>;
1540
1541 def LDRSB_POST: AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1542                     (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_ru,
1543                    "ldrsb", "\t$dst, [$base], $offset", "$base = $base_wb", []>;
1544
1545 // For disassembly only
1546 def LDRD_PRE : AI3lddpr<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1547                         (ins addrmode3:$addr), LdMiscFrm, IIC_iLoad_d_ru,
1548                  "ldrd", "\t$dst1, $dst2, $addr!", "$addr.base = $base_wb", []>,
1549                 Requires<[IsARM, HasV5TE]>;
1550
1551 // For disassembly only
1552 def LDRD_POST : AI3lddpo<(outs GPR:$dst1, GPR:$dst2, GPR:$base_wb),
1553                    (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_d_ru,
1554             "ldrd", "\t$dst1, $dst2, [$base], $offset", "$base = $base_wb", []>,
1555                 Requires<[IsARM, HasV5TE]>;
1556
1557 } // mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1
1558
1559 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT are for disassembly only.
1560
1561 def LDRT : AI2ldwpo<(outs GPR:$dst, GPR:$base_wb),
1562                    (ins GPR:$base, am2offset:$offset), LdFrm, IIC_iLoad_ru,
1563                    "ldrt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1564   let Inst{21} = 1; // overwrite
1565 }
1566
1567 def LDRBT : AI2ldbpo<(outs GPR:$dst, GPR:$base_wb),
1568                   (ins GPR:$base,am2offset:$offset), LdFrm, IIC_iLoad_bh_ru,
1569                   "ldrbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1570   let Inst{21} = 1; // overwrite
1571 }
1572
1573 def LDRSBT : AI3ldsbpo<(outs GPR:$dst, GPR:$base_wb),
1574                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1575                  "ldrsbt", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1576   let Inst{21} = 1; // overwrite
1577 }
1578
1579 def LDRHT : AI3ldhpo<(outs GPR:$dst, GPR:$base_wb),
1580                  (ins GPR:$base, am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1581                   "ldrht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1582   let Inst{21} = 1; // overwrite
1583 }
1584
1585 def LDRSHT : AI3ldshpo<(outs GPR:$dst, GPR:$base_wb),
1586                  (ins GPR:$base,am3offset:$offset), LdMiscFrm, IIC_iLoad_bh_ru,
1587                  "ldrsht", "\t$dst, [$base], $offset", "$base = $base_wb", []> {
1588   let Inst{21} = 1; // overwrite
1589 }
1590
1591 // Store
1592
1593 // Stores with truncate
1594 def STRH : AI3sth<(outs), (ins GPR:$src, addrmode3:$addr), StMiscFrm,
1595                IIC_iStore_bh_r, "strh", "\t$src, $addr",
1596                [(truncstorei16 GPR:$src, addrmode3:$addr)]>;
1597
1598 // Store doubleword
1599 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
1600 def STRD : AI3std<(outs), (ins GPR:$src1, GPR:$src2, addrmode3:$addr),
1601                StMiscFrm, IIC_iStore_d_r,
1602                "strd", "\t$src1, $addr", []>, Requires<[IsARM, HasV5TE]>;
1603
1604 // Indexed stores
1605 def STR_PRE  : AI2stwpr<(outs GPR:$base_wb),
1606                      (ins GPR:$src, GPR:$base, am2offset:$offset),
1607                      StFrm, IIC_iStore_ru,
1608                     "str", "\t$src, [$base, $offset]!", "$base = $base_wb",
1609                     [(set GPR:$base_wb,
1610                       (pre_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1611
1612 def STR_POST : AI2stwpo<(outs GPR:$base_wb),
1613                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1614                      StFrm, IIC_iStore_ru,
1615                     "str", "\t$src, [$base], $offset", "$base = $base_wb",
1616                     [(set GPR:$base_wb,
1617                       (post_store GPR:$src, GPR:$base, am2offset:$offset))]>;
1618
1619 def STRH_PRE : AI3sthpr<(outs GPR:$base_wb),
1620                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1621                      StMiscFrm, IIC_iStore_ru,
1622                      "strh", "\t$src, [$base, $offset]!", "$base = $base_wb",
1623                     [(set GPR:$base_wb,
1624                       (pre_truncsti16 GPR:$src, GPR:$base,am3offset:$offset))]>;
1625
1626 def STRH_POST: AI3sthpo<(outs GPR:$base_wb),
1627                      (ins GPR:$src, GPR:$base,am3offset:$offset),
1628                      StMiscFrm, IIC_iStore_bh_ru,
1629                      "strh", "\t$src, [$base], $offset", "$base = $base_wb",
1630                     [(set GPR:$base_wb, (post_truncsti16 GPR:$src,
1631                                          GPR:$base, am3offset:$offset))]>;
1632
1633 def STRB_PRE : AI2stbpr<(outs GPR:$base_wb),
1634                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1635                      StFrm, IIC_iStore_bh_ru,
1636                      "strb", "\t$src, [$base, $offset]!", "$base = $base_wb",
1637                     [(set GPR:$base_wb, (pre_truncsti8 GPR:$src,
1638                                          GPR:$base, am2offset:$offset))]>;
1639
1640 def STRB_POST: AI2stbpo<(outs GPR:$base_wb),
1641                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1642                      StFrm, IIC_iStore_bh_ru,
1643                      "strb", "\t$src, [$base], $offset", "$base = $base_wb",
1644                     [(set GPR:$base_wb, (post_truncsti8 GPR:$src,
1645                                          GPR:$base, am2offset:$offset))]>;
1646
1647 // For disassembly only
1648 def STRD_PRE : AI3stdpr<(outs GPR:$base_wb),
1649                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1650                      StMiscFrm, IIC_iStore_d_ru,
1651                      "strd", "\t$src1, $src2, [$base, $offset]!",
1652                      "$base = $base_wb", []>;
1653
1654 // For disassembly only
1655 def STRD_POST: AI3stdpo<(outs GPR:$base_wb),
1656                      (ins GPR:$src1, GPR:$src2, GPR:$base, am3offset:$offset),
1657                      StMiscFrm, IIC_iStore_d_ru,
1658                      "strd", "\t$src1, $src2, [$base], $offset",
1659                      "$base = $base_wb", []>;
1660
1661 // STRT, STRBT, and STRHT are for disassembly only.
1662
1663 def STRT : AI2stwpo<(outs GPR:$base_wb),
1664                     (ins GPR:$src, GPR:$base,am2offset:$offset),
1665                     StFrm, IIC_iStore_ru,
1666                     "strt", "\t$src, [$base], $offset", "$base = $base_wb",
1667                     [/* For disassembly only; pattern left blank */]> {
1668   let Inst{21} = 1; // overwrite
1669 }
1670
1671 def STRBT : AI2stbpo<(outs GPR:$base_wb),
1672                      (ins GPR:$src, GPR:$base,am2offset:$offset),
1673                      StFrm, IIC_iStore_bh_ru,
1674                      "strbt", "\t$src, [$base], $offset", "$base = $base_wb",
1675                      [/* For disassembly only; pattern left blank */]> {
1676   let Inst{21} = 1; // overwrite
1677 }
1678
1679 def STRHT: AI3sthpo<(outs GPR:$base_wb),
1680                     (ins GPR:$src, GPR:$base,am3offset:$offset),
1681                     StMiscFrm, IIC_iStore_bh_ru,
1682                     "strht", "\t$src, [$base], $offset", "$base = $base_wb",
1683                     [/* For disassembly only; pattern left blank */]> {
1684   let Inst{21} = 1; // overwrite
1685 }
1686
1687 //===----------------------------------------------------------------------===//
1688 //  Load / store multiple Instructions.
1689 //
1690
1691 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
1692 def LDM : AXI4ld<(outs), (ins addrmode4:$addr, pred:$p,
1693                           reglist:$dsts, variable_ops),
1694                  IndexModeNone, LdStMulFrm, IIC_iLoad_m,
1695                  "ldm${addr:submode}${p}\t$addr, $dsts", "", []>;
1696
1697 def LDM_UPD : AXI4ld<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1698                                       reglist:$dsts, variable_ops),
1699                      IndexModeUpd, LdStMulFrm, IIC_iLoad_mu,
1700                      "ldm${addr:submode}${p}\t$addr!, $dsts",
1701                      "$addr.addr = $wb", []>;
1702 } // mayLoad, neverHasSideEffects, hasExtraDefRegAllocReq
1703
1704 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
1705 def STM : AXI4st<(outs), (ins addrmode4:$addr, pred:$p,
1706                           reglist:$srcs, variable_ops),
1707                  IndexModeNone, LdStMulFrm, IIC_iStore_m,
1708                  "stm${addr:submode}${p}\t$addr, $srcs", "", []>;
1709
1710 def STM_UPD : AXI4st<(outs GPR:$wb), (ins addrmode4:$addr, pred:$p,
1711                                       reglist:$srcs, variable_ops),
1712                      IndexModeUpd, LdStMulFrm, IIC_iStore_mu,
1713                      "stm${addr:submode}${p}\t$addr!, $srcs",
1714                      "$addr.addr = $wb", []>;
1715 } // mayStore, neverHasSideEffects, hasExtraSrcRegAllocReq
1716
1717 //===----------------------------------------------------------------------===//
1718 //  Move Instructions.
1719 //
1720
1721 let neverHasSideEffects = 1 in
1722 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
1723                 "mov", "\t$Rd, $Rm", []>, UnaryDP {
1724   bits<4> Rd;
1725   bits<4> Rm;
1726
1727   let Inst{11-4} = 0b00000000;
1728   let Inst{25} = 0;
1729   let Inst{3-0} = Rm;
1730   let Inst{15-12} = Rd;
1731 }
1732
1733 // A version for the smaller set of tail call registers.
1734 let neverHasSideEffects = 1 in
1735 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
1736                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP {
1737   bits<4> Rd;
1738   bits<4> Rm;
1739
1740   let Inst{11-4} = 0b00000000;
1741   let Inst{25} = 0;
1742   let Inst{3-0} = Rm;
1743   let Inst{15-12} = Rd;
1744 }
1745
1746 def MOVs : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg:$src),
1747                 DPSoRegFrm, IIC_iMOVsr,
1748                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg:$src)]>,
1749                 UnaryDP {
1750   bits<4> Rd;
1751   bits<12> src;
1752   let Inst{15-12} = Rd;
1753   let Inst{11-0} = src;
1754   let Inst{25} = 0;
1755 }
1756
1757 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1758 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
1759                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP {
1760   bits<4> Rd;
1761   bits<12> imm;
1762   let Inst{25} = 1;
1763   let Inst{15-12} = Rd;
1764   let Inst{19-16} = 0b0000;
1765   let Inst{11-0} = imm;
1766 }
1767
1768 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
1769 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins i32imm:$imm),
1770                  DPFrm, IIC_iMOVi,
1771                  "movw", "\t$Rd, $imm",
1772                  [(set GPR:$Rd, imm0_65535:$imm)]>,
1773                  Requires<[IsARM, HasV6T2]>, UnaryDP {
1774   bits<4> Rd;
1775   bits<16> imm;
1776   let Inst{15-12} = Rd;
1777   let Inst{11-0}  = imm{11-0};
1778   let Inst{19-16} = imm{15-12};
1779   let Inst{20} = 0;
1780   let Inst{25} = 1;
1781 }
1782
1783 let Constraints = "$src = $Rd" in
1784 def MOVTi16 : AI1<0b1010, (outs GPR:$Rd), (ins GPR:$src, i32imm:$imm),
1785                   DPFrm, IIC_iMOVi,
1786                   "movt", "\t$Rd, $imm",
1787                   [(set GPR:$Rd,
1788                         (or (and GPR:$src, 0xffff),
1789                             lo16AllZero:$imm))]>, UnaryDP,
1790                   Requires<[IsARM, HasV6T2]> {
1791   bits<4> Rd;
1792   bits<16> imm;
1793   let Inst{15-12} = Rd;
1794   let Inst{11-0}  = imm{11-0};
1795   let Inst{19-16} = imm{15-12};
1796   let Inst{20} = 0;
1797   let Inst{25} = 1;
1798 }
1799
1800 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
1801       Requires<[IsARM, HasV6T2]>;
1802
1803 let Uses = [CPSR] in
1804 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi, "",
1805                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
1806                     Requires<[IsARM]>;
1807
1808 // These aren't really mov instructions, but we have to define them this way
1809 // due to flag operands.
1810
1811 let Defs = [CPSR] in {
1812 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1813                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
1814                       Requires<[IsARM]>;
1815 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi, "",
1816                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
1817                       Requires<[IsARM]>;
1818 }
1819
1820 //===----------------------------------------------------------------------===//
1821 //  Extend Instructions.
1822 //
1823
1824 // Sign extenders
1825
1826 defm SXTB  : AI_ext_rrot<0b01101010,
1827                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
1828 defm SXTH  : AI_ext_rrot<0b01101011,
1829                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
1830
1831 defm SXTAB : AI_exta_rrot<0b01101010,
1832                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
1833 defm SXTAH : AI_exta_rrot<0b01101011,
1834                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
1835
1836 // For disassembly only
1837 defm SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
1838
1839 // For disassembly only
1840 defm SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
1841
1842 // Zero extenders
1843
1844 let AddedComplexity = 16 in {
1845 defm UXTB   : AI_ext_rrot<0b01101110,
1846                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
1847 defm UXTH   : AI_ext_rrot<0b01101111,
1848                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
1849 defm UXTB16 : AI_ext_rrot<0b01101100,
1850                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
1851
1852 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
1853 //        The transformation should probably be done as a combiner action
1854 //        instead so we can include a check for masking back in the upper
1855 //        eight bits of the source into the lower eight bits of the result.
1856 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
1857 //               (UXTB16r_rot GPR:$Src, 24)>;
1858 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
1859                (UXTB16r_rot GPR:$Src, 8)>;
1860
1861 defm UXTAB : AI_exta_rrot<0b01101110, "uxtab",
1862                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
1863 defm UXTAH : AI_exta_rrot<0b01101111, "uxtah",
1864                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
1865 }
1866
1867 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
1868 // For disassembly only
1869 defm UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
1870
1871
1872 def SBFX  : I<(outs GPR:$Rd),
1873               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1874                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1875                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1876                Requires<[IsARM, HasV6T2]> {
1877   bits<4> Rd;
1878   bits<4> Rn;
1879   bits<5> lsb;
1880   bits<5> width;
1881   let Inst{27-21} = 0b0111101;
1882   let Inst{6-4}   = 0b101;
1883   let Inst{20-16} = width;
1884   let Inst{15-12} = Rd;
1885   let Inst{11-7}  = lsb;
1886   let Inst{3-0}   = Rn;
1887 }
1888
1889 def UBFX  : I<(outs GPR:$Rd),
1890               (ins GPR:$Rn, imm0_31:$lsb, imm0_31_m1:$width),
1891                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
1892                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
1893                Requires<[IsARM, HasV6T2]> {
1894   bits<4> Rd;
1895   bits<4> Rn;
1896   bits<5> lsb;
1897   bits<5> width;
1898   let Inst{27-21} = 0b0111111;
1899   let Inst{6-4}   = 0b101;
1900   let Inst{20-16} = width;
1901   let Inst{15-12} = Rd;
1902   let Inst{11-7}  = lsb;
1903   let Inst{3-0}   = Rn;
1904 }
1905
1906 //===----------------------------------------------------------------------===//
1907 //  Arithmetic Instructions.
1908 //
1909
1910 defm ADD  : AsI1_bin_irs<0b0100, "add",
1911                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1912                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
1913 defm SUB  : AsI1_bin_irs<0b0010, "sub",
1914                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1915                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
1916
1917 // ADD and SUB with 's' bit set.
1918 defm ADDS : AI1_bin_s_irs<0b0100, "adds",
1919                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1920                           BinOpFrag<(addc node:$LHS, node:$RHS)>, 1>;
1921 defm SUBS : AI1_bin_s_irs<0b0010, "subs",
1922                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
1923                           BinOpFrag<(subc node:$LHS, node:$RHS)>>;
1924
1925 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
1926                           BinOpFrag<(adde_dead_carry node:$LHS, node:$RHS)>, 1>;
1927 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
1928                           BinOpFrag<(sube_dead_carry node:$LHS, node:$RHS)>>;
1929 defm ADCS : AI1_adde_sube_s_irs<0b0101, "adcs",
1930                           BinOpFrag<(adde_live_carry node:$LHS, node:$RHS)>, 1>;
1931 defm SBCS : AI1_adde_sube_s_irs<0b0110, "sbcs",
1932                           BinOpFrag<(sube_live_carry node:$LHS, node:$RHS) >>;
1933
1934 def RSBri : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1935                  IIC_iALUi, "rsb", "\t$Rd, $Rn, $imm",
1936                  [(set GPR:$Rd, (sub so_imm:$imm, GPR:$Rn))]> {
1937   bits<4> Rd;
1938   bits<4> Rn;
1939   bits<12> imm;
1940   let Inst{25} = 1;
1941   let Inst{15-12} = Rd;
1942   let Inst{19-16} = Rn;
1943   let Inst{11-0} = imm;
1944 }
1945
1946 // The reg/reg form is only defined for the disassembler; for codegen it is
1947 // equivalent to SUBrr.
1948 def RSBrr : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1949                  IIC_iALUr, "rsb", "\t$Rd, $Rn, $Rm",
1950                  [/* For disassembly only; pattern left blank */]> {
1951   bits<4> Rd;
1952   bits<4> Rn;
1953   bits<4> Rm;
1954   let Inst{11-4} = 0b00000000;
1955   let Inst{25} = 0;
1956   let Inst{3-0} = Rm;
1957   let Inst{15-12} = Rd;
1958   let Inst{19-16} = Rn;
1959 }
1960
1961 def RSBrs : AsI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1962                  DPSoRegFrm, IIC_iALUsr, "rsb", "\t$Rd, $Rn, $shift",
1963                  [(set GPR:$Rd, (sub so_reg:$shift, GPR:$Rn))]> {
1964   bits<4> Rd;
1965   bits<4> Rn;
1966   bits<12> shift;
1967   let Inst{25} = 0;
1968   let Inst{11-0} = shift;
1969   let Inst{15-12} = Rd;
1970   let Inst{19-16} = Rn;
1971 }
1972
1973 // RSB with 's' bit set.
1974 let Defs = [CPSR] in {
1975 def RSBSri : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1976                  IIC_iALUi, "rsbs", "\t$Rd, $Rn, $imm",
1977                  [(set GPR:$Rd, (subc so_imm:$imm, GPR:$Rn))]> {
1978   bits<4> Rd;
1979   bits<4> Rn;
1980   bits<12> imm;
1981   let Inst{25} = 1;
1982   let Inst{20} = 1;
1983   let Inst{15-12} = Rd;
1984   let Inst{19-16} = Rn;
1985   let Inst{11-0} = imm;
1986 }
1987 def RSBSrs : AI1<0b0011, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
1988                  DPSoRegFrm, IIC_iALUsr, "rsbs", "\t$Rd, $Rn, $shift",
1989                  [(set GPR:$Rd, (subc so_reg:$shift, GPR:$Rn))]> {
1990   bits<4> Rd;
1991   bits<4> Rn;
1992   bits<12> shift;
1993   let Inst{25} = 0;
1994   let Inst{20} = 1;
1995   let Inst{11-0} = shift;
1996   let Inst{15-12} = Rd;
1997   let Inst{19-16} = Rn;
1998 }
1999 }
2000
2001 let Uses = [CPSR] in {
2002 def RSCri : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2003                  DPFrm, IIC_iALUi, "rsc", "\t$Rd, $Rn, $imm",
2004                  [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2005                  Requires<[IsARM]> {
2006   bits<4> Rd;
2007   bits<4> Rn;
2008   bits<12> imm;
2009   let Inst{25} = 1;
2010   let Inst{15-12} = Rd;
2011   let Inst{19-16} = Rn;
2012   let Inst{11-0} = imm;
2013 }
2014 // The reg/reg form is only defined for the disassembler; for codegen it is
2015 // equivalent to SUBrr.
2016 def RSCrr : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2017                  DPFrm, IIC_iALUr, "rsc", "\t$Rd, $Rn, $Rm",
2018                  [/* For disassembly only; pattern left blank */]> {
2019   bits<4> Rd;
2020   bits<4> Rn;
2021   bits<4> Rm;
2022   let Inst{11-4} = 0b00000000;
2023   let Inst{25} = 0;
2024   let Inst{3-0} = Rm;
2025   let Inst{15-12} = Rd;
2026   let Inst{19-16} = Rn;
2027 }
2028 def RSCrs : AsI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2029                  DPSoRegFrm, IIC_iALUsr, "rsc", "\t$Rd, $Rn, $shift",
2030                  [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2031                  Requires<[IsARM]> {
2032   bits<4> Rd;
2033   bits<4> Rn;
2034   bits<12> shift;
2035   let Inst{25} = 0;
2036   let Inst{11-0} = shift;
2037   let Inst{15-12} = Rd;
2038   let Inst{19-16} = Rn;
2039 }
2040 }
2041
2042 // FIXME: Allow these to be predicated.
2043 let Defs = [CPSR], Uses = [CPSR] in {
2044 def RSCSri : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
2045                   DPFrm, IIC_iALUi, "rscs\t$Rd, $Rn, $imm",
2046                   [(set GPR:$Rd, (sube_dead_carry so_imm:$imm, GPR:$Rn))]>,
2047                   Requires<[IsARM]> {
2048   bits<4> Rd;
2049   bits<4> Rn;
2050   bits<12> imm;
2051   let Inst{25} = 1;
2052   let Inst{20} = 1;
2053   let Inst{15-12} = Rd;
2054   let Inst{19-16} = Rn;
2055   let Inst{11-0} = imm;
2056 }
2057 def RSCSrs : AXI1<0b0111, (outs GPR:$Rd), (ins GPR:$Rn, so_reg:$shift),
2058                   DPSoRegFrm, IIC_iALUsr, "rscs\t$Rd, $Rn, $shift",
2059                   [(set GPR:$Rd, (sube_dead_carry so_reg:$shift, GPR:$Rn))]>,
2060                   Requires<[IsARM]> {
2061   bits<4> Rd;
2062   bits<4> Rn;
2063   bits<12> shift;
2064   let Inst{25} = 0;
2065   let Inst{20} = 1;
2066   let Inst{11-0} = shift;
2067   let Inst{15-12} = Rd;
2068   let Inst{19-16} = Rn;
2069 }
2070 }
2071
2072 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
2073 // The assume-no-carry-in form uses the negation of the input since add/sub
2074 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
2075 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
2076 // details.
2077 def : ARMPat<(add    GPR:$src, so_imm_neg:$imm),
2078              (SUBri  GPR:$src, so_imm_neg:$imm)>;
2079 def : ARMPat<(addc   GPR:$src, so_imm_neg:$imm),
2080              (SUBSri GPR:$src, so_imm_neg:$imm)>;
2081 // The with-carry-in form matches bitwise not instead of the negation.
2082 // Effectively, the inverse interpretation of the carry flag already accounts
2083 // for part of the negation.
2084 def : ARMPat<(adde   GPR:$src, so_imm_not:$imm),
2085              (SBCri  GPR:$src, so_imm_not:$imm)>;
2086
2087 // Note: These are implemented in C++ code, because they have to generate
2088 // ADD/SUBrs instructions, which use a complex pattern that a xform function
2089 // cannot produce.
2090 // (mul X, 2^n+1) -> (add (X << n), X)
2091 // (mul X, 2^n-1) -> (rsb X, (X << n))
2092
2093 // ARM Arithmetic Instruction -- for disassembly only
2094 // GPR:$dst = GPR:$a op GPR:$b
2095 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
2096           list<dag> pattern = [/* For disassembly only; pattern left blank */]>
2097   : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iALUr,
2098        opc, "\t$Rd, $Rn, $Rm", pattern> {
2099   bits<4> Rd;
2100   bits<4> Rn;
2101   bits<4> Rm;
2102   let Inst{27-20} = op27_20;
2103   let Inst{11-4} = op11_4;
2104   let Inst{19-16} = Rn;
2105   let Inst{15-12} = Rd;
2106   let Inst{3-0}   = Rm;
2107 }
2108
2109 // Saturating add/subtract -- for disassembly only
2110
2111 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
2112                   [(set GPR:$Rd, (int_arm_qadd GPR:$Rn, GPR:$Rm))]>;
2113 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
2114                   [(set GPR:$Rd, (int_arm_qsub GPR:$Rn, GPR:$Rm))]>;
2115 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd">;
2116 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub">;
2117
2118 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
2119 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
2120 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
2121 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
2122 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
2123 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
2124 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
2125 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
2126 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
2127 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
2128 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
2129 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
2130
2131 // Signed/Unsigned add/subtract -- for disassembly only
2132
2133 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
2134 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
2135 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
2136 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
2137 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
2138 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
2139 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
2140 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
2141 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
2142 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
2143 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
2144 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
2145
2146 // Signed/Unsigned halving add/subtract -- for disassembly only
2147
2148 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
2149 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
2150 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
2151 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
2152 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
2153 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
2154 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
2155 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
2156 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
2157 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
2158 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
2159 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
2160
2161 // Unsigned Sum of Absolute Differences [and Accumulate] -- for disassembly only
2162
2163 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2164                 MulFrm /* for convenience */, NoItinerary, "usad8",
2165                 "\t$Rd, $Rn, $Rm", []>,
2166              Requires<[IsARM, HasV6]> {
2167   bits<4> Rd;
2168   bits<4> Rn;
2169   bits<4> Rm;
2170   let Inst{27-20} = 0b01111000;
2171   let Inst{15-12} = 0b1111;
2172   let Inst{7-4} = 0b0001;
2173   let Inst{19-16} = Rd;
2174   let Inst{11-8} = Rm;
2175   let Inst{3-0} = Rn;
2176 }
2177 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2178                 MulFrm /* for convenience */, NoItinerary, "usada8",
2179                 "\t$Rd, $Rn, $Rm, $Ra", []>,
2180              Requires<[IsARM, HasV6]> {
2181   bits<4> Rd;
2182   bits<4> Rn;
2183   bits<4> Rm;
2184   bits<4> Ra;
2185   let Inst{27-20} = 0b01111000;
2186   let Inst{7-4} = 0b0001;
2187   let Inst{19-16} = Rd;
2188   let Inst{15-12} = Ra;
2189   let Inst{11-8} = Rm;
2190   let Inst{3-0} = Rn;
2191 }
2192
2193 // Signed/Unsigned saturate -- for disassembly only
2194
2195 def SSAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2196               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $a$sh",
2197               [/* For disassembly only; pattern left blank */]> {
2198   bits<4> Rd;
2199   bits<5> sat_imm;
2200   bits<4> Rn;
2201   bits<8> sh;
2202   let Inst{27-21} = 0b0110101;
2203   let Inst{5-4} = 0b01;
2204   let Inst{20-16} = sat_imm;
2205   let Inst{15-12} = Rd;
2206   let Inst{11-7} = sh{7-3};
2207   let Inst{6} = sh{0};
2208   let Inst{3-0} = Rn;
2209 }
2210
2211 def SSAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$Rn), SatFrm,
2212                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn",
2213                 [/* For disassembly only; pattern left blank */]> {
2214   bits<4> Rd;
2215   bits<4> sat_imm;
2216   bits<4> Rn;
2217   let Inst{27-20} = 0b01101010;
2218   let Inst{11-4} = 0b11110011;
2219   let Inst{15-12} = Rd;
2220   let Inst{19-16} = sat_imm;
2221   let Inst{3-0} = Rn;
2222 }
2223
2224 def USAT : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a, shift_imm:$sh),
2225               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $a$sh",
2226               [/* For disassembly only; pattern left blank */]> {
2227   bits<4> Rd;
2228   bits<5> sat_imm;
2229   bits<4> Rn;
2230   bits<8> sh;
2231   let Inst{27-21} = 0b0110111;
2232   let Inst{5-4} = 0b01;
2233   let Inst{15-12} = Rd;
2234   let Inst{11-7} = sh{7-3};
2235   let Inst{6} = sh{0};
2236   let Inst{20-16} = sat_imm;
2237   let Inst{3-0} = Rn;
2238 }
2239
2240 def USAT16 : AI<(outs GPR:$Rd), (ins i32imm:$sat_imm, GPR:$a), SatFrm,
2241                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $a",
2242                 [/* For disassembly only; pattern left blank */]> {
2243   bits<4> Rd;
2244   bits<4> sat_imm;
2245   bits<4> Rn;
2246   let Inst{27-20} = 0b01101110;
2247   let Inst{11-4} = 0b11110011;
2248   let Inst{15-12} = Rd;
2249   let Inst{19-16} = sat_imm;
2250   let Inst{3-0} = Rn;
2251 }
2252
2253 def : ARMV6Pat<(int_arm_ssat GPR:$a, imm:$pos), (SSAT imm:$pos, GPR:$a, 0)>;
2254 def : ARMV6Pat<(int_arm_usat GPR:$a, imm:$pos), (USAT imm:$pos, GPR:$a, 0)>;
2255
2256 //===----------------------------------------------------------------------===//
2257 //  Bitwise Instructions.
2258 //
2259
2260 defm AND   : AsI1_bin_irs<0b0000, "and",
2261                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2262                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
2263 defm ORR   : AsI1_bin_irs<0b1100, "orr",
2264                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2265                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
2266 defm EOR   : AsI1_bin_irs<0b0001, "eor",
2267                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2268                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
2269 defm BIC   : AsI1_bin_irs<0b1110, "bic",
2270                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
2271                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
2272
2273 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
2274                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2275                "bfc", "\t$Rd, $imm", "$src = $Rd",
2276                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
2277                Requires<[IsARM, HasV6T2]> {
2278   bits<4> Rd;
2279   bits<10> imm;
2280   let Inst{27-21} = 0b0111110;
2281   let Inst{6-0}   = 0b0011111;
2282   let Inst{15-12} = Rd;
2283   let Inst{11-7}  = imm{4-0}; // lsb
2284   let Inst{20-16} = imm{9-5}; // width
2285 }
2286
2287 // A8.6.18  BFI - Bitfield insert (Encoding A1)
2288 def BFI    : I<(outs GPR:$Rd), (ins GPR:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
2289                AddrMode1, Size4Bytes, IndexModeNone, DPFrm, IIC_iUNAsi,
2290                "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
2291                [(set GPR:$Rd, (ARMbfi GPR:$src, GPR:$Rn,
2292                                 bf_inv_mask_imm:$imm))]>,
2293                Requires<[IsARM, HasV6T2]> {
2294   bits<4> Rd;
2295   bits<4> Rn;
2296   bits<10> imm;
2297   let Inst{27-21} = 0b0111110;
2298   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
2299   let Inst{15-12} = Rd;
2300   let Inst{11-7}  = imm{4-0}; // lsb
2301   let Inst{20-16} = imm{9-5}; // width
2302   let Inst{3-0}   = Rn;
2303 }
2304
2305 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
2306                   "mvn", "\t$Rd, $Rm",
2307                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP {
2308   bits<4> Rd;
2309   bits<4> Rm;
2310   let Inst{25} = 0;
2311   let Inst{19-16} = 0b0000;
2312   let Inst{11-4} = 0b00000000;
2313   let Inst{15-12} = Rd;
2314   let Inst{3-0} = Rm;
2315 }
2316 def  MVNs  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg:$shift), DPSoRegFrm,
2317                   IIC_iMVNsr, "mvn", "\t$Rd, $shift",
2318                   [(set GPR:$Rd, (not so_reg:$shift))]>, UnaryDP {
2319   bits<4> Rd;
2320   bits<4> Rm;
2321   bits<12> shift;
2322   let Inst{25} = 0;
2323   let Inst{19-16} = 0b0000;
2324   let Inst{15-12} = Rd;
2325   let Inst{11-0} = shift;
2326 }
2327 let isReMaterializable = 1, isAsCheapAsAMove = 1 in
2328 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
2329                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
2330                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP {
2331   bits<4> Rd;
2332   bits<4> Rm;
2333   bits<12> imm;
2334   let Inst{25} = 1;
2335   let Inst{19-16} = 0b0000;
2336   let Inst{15-12} = Rd;
2337   let Inst{11-0} = imm;
2338 }
2339
2340 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
2341              (BICri GPR:$src, so_imm_not:$imm)>;
2342
2343 //===----------------------------------------------------------------------===//
2344 //  Multiply Instructions.
2345 //
2346 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2347              string opc, string asm, list<dag> pattern>
2348   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2349   bits<4> Rd;
2350   bits<4> Rm;
2351   bits<4> Rn;
2352   let Inst{19-16} = Rd;
2353   let Inst{11-8}  = Rm;
2354   let Inst{3-0}   = Rn;
2355 }
2356 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
2357              string opc, string asm, list<dag> pattern>
2358   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
2359   bits<4> RdLo;
2360   bits<4> RdHi;
2361   bits<4> Rm;
2362   bits<4> Rn;
2363   let Inst{19-16} = RdHi;
2364   let Inst{15-12} = RdLo;
2365   let Inst{11-8}  = Rm;
2366   let Inst{3-0}   = Rn;
2367 }
2368
2369 let isCommutable = 1 in
2370 def MUL  : AsMul1I32<0b0000000, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2371                    IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
2372                    [(set GPR:$Rd, (mul GPR:$Rn, GPR:$Rm))]>;
2373
2374 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2375                     IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
2376                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]> {
2377   bits<4> Ra;
2378   let Inst{15-12} = Ra;
2379 }
2380
2381 def MLS  : AMul1I<0b0000011, (outs GPR:$dst), (ins GPR:$a, GPR:$b, GPR:$c),
2382                    IIC_iMAC32, "mls", "\t$dst, $a, $b, $c",
2383                    [(set GPR:$dst, (sub GPR:$c, (mul GPR:$a, GPR:$b)))]>,
2384                    Requires<[IsARM, HasV6T2]> {
2385   bits<4> Rd;
2386   bits<4> Rm;
2387   bits<4> Rn;
2388   let Inst{19-16} = Rd;
2389   let Inst{11-8}  = Rm;
2390   let Inst{3-0}   = Rn;
2391 }
2392
2393 // Extra precision multiplies with low / high results
2394
2395 let neverHasSideEffects = 1 in {
2396 let isCommutable = 1 in {
2397 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
2398                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2399                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2400
2401 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
2402                                (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
2403                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2404 }
2405
2406 // Multiply + accumulate
2407 def SMLAL : AsMul1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
2408                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2409                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2410
2411 def UMLAL : AsMul1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
2412                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2413                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>;
2414
2415 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
2416                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
2417                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
2418                     Requires<[IsARM, HasV6]> {
2419   bits<4> RdLo;
2420   bits<4> RdHi;
2421   bits<4> Rm;
2422   bits<4> Rn;
2423   let Inst{19-16} = RdLo;
2424   let Inst{15-12} = RdHi;
2425   let Inst{11-8}  = Rm;
2426   let Inst{3-0}   = Rn;
2427 }
2428 } // neverHasSideEffects
2429
2430 // Most significant word multiply
2431 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2432                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
2433                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
2434             Requires<[IsARM, HasV6]> {
2435   let Inst{15-12} = 0b1111;
2436 }
2437
2438 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2439                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm",
2440                [/* For disassembly only; pattern left blank */]>,
2441             Requires<[IsARM, HasV6]> {
2442   let Inst{15-12} = 0b1111;
2443 }
2444
2445 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
2446                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2447                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
2448                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
2449             Requires<[IsARM, HasV6]>;
2450
2451 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
2452                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2453                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra",
2454                [/* For disassembly only; pattern left blank */]>,
2455             Requires<[IsARM, HasV6]>;
2456
2457 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
2458                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2459                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra",
2460                [(set GPR:$Rd, (sub GPR:$Ra, (mulhs GPR:$Rn, GPR:$Rm)))]>,
2461             Requires<[IsARM, HasV6]>;
2462
2463 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
2464                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2465                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra",
2466                [/* For disassembly only; pattern left blank */]>,
2467             Requires<[IsARM, HasV6]>;
2468
2469 multiclass AI_smul<string opc, PatFrag opnode> {
2470   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2471               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
2472               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2473                                       (sext_inreg GPR:$Rm, i16)))]>,
2474            Requires<[IsARM, HasV5TE]>;
2475
2476   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2477               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
2478               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
2479                                       (sra GPR:$Rm, (i32 16))))]>,
2480            Requires<[IsARM, HasV5TE]>;
2481
2482   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2483               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
2484               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2485                                       (sext_inreg GPR:$Rm, i16)))]>,
2486            Requires<[IsARM, HasV5TE]>;
2487
2488   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2489               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
2490               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
2491                                       (sra GPR:$Rm, (i32 16))))]>,
2492             Requires<[IsARM, HasV5TE]>;
2493
2494   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2495               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
2496               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2497                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
2498            Requires<[IsARM, HasV5TE]>;
2499
2500   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2501               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
2502               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
2503                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
2504             Requires<[IsARM, HasV5TE]>;
2505 }
2506
2507
2508 multiclass AI_smla<string opc, PatFrag opnode> {
2509   def BB : AMulxyI<0b0001000, 0b00, (outs GPR:$Rd),
2510               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2511               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
2512               [(set GPR:$Rd, (add GPR:$Ra,
2513                                (opnode (sext_inreg GPR:$Rn, i16),
2514                                        (sext_inreg GPR:$Rm, i16))))]>,
2515            Requires<[IsARM, HasV5TE]>;
2516
2517   def BT : AMulxyI<0b0001000, 0b10, (outs GPR:$Rd),
2518               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2519               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
2520               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sext_inreg GPR:$Rn, i16),
2521                                                    (sra GPR:$Rm, (i32 16)))))]>,
2522            Requires<[IsARM, HasV5TE]>;
2523
2524   def TB : AMulxyI<0b0001000, 0b01, (outs GPR:$Rd),
2525               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2526               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
2527               [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2528                                                 (sext_inreg GPR:$Rm, i16))))]>,
2529            Requires<[IsARM, HasV5TE]>;
2530
2531   def TT : AMulxyI<0b0001000, 0b11, (outs GPR:$Rd),
2532               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2533               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
2534              [(set GPR:$Rd, (add GPR:$Ra, (opnode (sra GPR:$Rn, (i32 16)),
2535                                                    (sra GPR:$Rm, (i32 16)))))]>,
2536             Requires<[IsARM, HasV5TE]>;
2537
2538   def WB : AMulxyI<0b0001001, 0b00, (outs GPR:$Rd),
2539               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2540               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
2541               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2542                                       (sext_inreg GPR:$Rm, i16)), (i32 16))))]>,
2543            Requires<[IsARM, HasV5TE]>;
2544
2545   def WT : AMulxyI<0b0001001, 0b10, (outs GPR:$Rd),
2546               (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2547               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
2548               [(set GPR:$Rd, (add GPR:$Ra, (sra (opnode GPR:$Rn,
2549                                         (sra GPR:$Rm, (i32 16))), (i32 16))))]>,
2550             Requires<[IsARM, HasV5TE]>;
2551 }
2552
2553 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2554 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
2555
2556 // Halfword multiply accumulate long: SMLAL<x><y> -- for disassembly only
2557 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPR:$RdLo, GPR:$RdHi),
2558                       (ins GPR:$Rn, GPR:$Rm),
2559                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm",
2560                       [/* For disassembly only; pattern left blank */]>,
2561               Requires<[IsARM, HasV5TE]>;
2562
2563 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPR:$RdLo, GPR:$RdHi),
2564                       (ins GPR:$Rn, GPR:$Rm),
2565                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm",
2566                       [/* For disassembly only; pattern left blank */]>,
2567               Requires<[IsARM, HasV5TE]>;
2568
2569 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPR:$RdLo, GPR:$RdHi),
2570                       (ins GPR:$Rn, GPR:$Rm),
2571                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm",
2572                       [/* For disassembly only; pattern left blank */]>,
2573               Requires<[IsARM, HasV5TE]>;
2574
2575 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPR:$RdLo, GPR:$RdHi),
2576                       (ins GPR:$Rn, GPR:$Rm),
2577                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm",
2578                       [/* For disassembly only; pattern left blank */]>,
2579               Requires<[IsARM, HasV5TE]>;
2580
2581 // Helper class for AI_smld -- for disassembly only
2582 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
2583                     InstrItinClass itin, string opc, string asm>
2584   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
2585   bits<4> Rn;
2586   bits<4> Rm;
2587   let Inst{4}     = 1;
2588   let Inst{5}     = swap;
2589   let Inst{6}     = sub;
2590   let Inst{7}     = 0;
2591   let Inst{21-20} = 0b00;
2592   let Inst{22}    = long;
2593   let Inst{27-23} = 0b01110;
2594   let Inst{11-8}  = Rm;
2595   let Inst{3-0}   = Rn;
2596 }
2597 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
2598                 InstrItinClass itin, string opc, string asm>
2599   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2600   bits<4> Rd;
2601   let Inst{15-12} = 0b1111;
2602   let Inst{19-16} = Rd;
2603 }
2604 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
2605                 InstrItinClass itin, string opc, string asm>
2606   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2607   bits<4> Ra;
2608   let Inst{15-12} = Ra;
2609 }
2610 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
2611                   InstrItinClass itin, string opc, string asm>
2612   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
2613   bits<4> RdLo;
2614   bits<4> RdHi;
2615   let Inst{19-16} = RdHi;
2616   let Inst{15-12} = RdLo;
2617 }
2618
2619 multiclass AI_smld<bit sub, string opc> {
2620
2621   def D : AMulDualIa<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2622                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
2623
2624   def DX: AMulDualIa<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
2625                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
2626
2627   def LD: AMulDualI64<1, sub, 0, (outs GPR:$RdLo,GPR:$RdHi),
2628                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2629                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
2630
2631   def LDX : AMulDualI64<1, sub, 1, (outs GPR:$RdLo,GPR:$RdHi),
2632                   (ins GPR:$Rn, GPR:$Rm), NoItinerary,
2633                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
2634
2635 }
2636
2637 defm SMLA : AI_smld<0, "smla">;
2638 defm SMLS : AI_smld<1, "smls">;
2639
2640 multiclass AI_sdml<bit sub, string opc> {
2641
2642   def D : AMulDualI<0, sub, 0, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2643                     NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
2644   def DX : AMulDualI<0, sub, 1, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
2645                     NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
2646 }
2647
2648 defm SMUA : AI_sdml<0, "smua">;
2649 defm SMUS : AI_sdml<1, "smus">;
2650
2651 //===----------------------------------------------------------------------===//
2652 //  Misc. Arithmetic Instructions.
2653 //
2654
2655 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
2656               IIC_iUNAr, "clz", "\t$Rd, $Rm",
2657               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>;
2658
2659 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2660               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
2661               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
2662            Requires<[IsARM, HasV6T2]>;
2663
2664 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
2665               IIC_iUNAr, "rev", "\t$Rd, $Rm",
2666               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>;
2667
2668 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2669                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
2670                [(set GPR:$Rd,
2671                    (or (and (srl GPR:$Rm, (i32 8)), 0xFF),
2672                        (or (and (shl GPR:$Rm, (i32 8)), 0xFF00),
2673                            (or (and (srl GPR:$Rm, (i32 8)), 0xFF0000),
2674                                (and (shl GPR:$Rm, (i32 8)), 0xFF000000)))))]>,
2675                Requires<[IsARM, HasV6]>;
2676
2677 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
2678                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
2679                [(set GPR:$Rd,
2680                   (sext_inreg
2681                     (or (srl (and GPR:$Rm, 0xFF00), (i32 8)),
2682                         (shl GPR:$Rm, (i32 8))), i16))]>,
2683                Requires<[IsARM, HasV6]>;
2684
2685 def lsl_shift_imm : SDNodeXForm<imm, [{
2686   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::lsl, N->getZExtValue());
2687   return CurDAG->getTargetConstant(Sh, MVT::i32);
2688 }]>;
2689
2690 def lsl_amt : PatLeaf<(i32 imm), [{
2691   return (N->getZExtValue() < 32);
2692 }], lsl_shift_imm>;
2693
2694 def PKHBT : APKHI<0b01101000, 0, (outs GPR:$Rd),
2695                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2696                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
2697                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF),
2698                                   (and (shl GPR:$Rm, lsl_amt:$sh),
2699                                        0xFFFF0000)))]>,
2700                Requires<[IsARM, HasV6]>;
2701
2702 // Alternate cases for PKHBT where identities eliminate some nodes.
2703 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (and GPR:$Rm, 0xFFFF0000)),
2704                (PKHBT GPR:$Rn, GPR:$Rm, 0)>;
2705 def : ARMV6Pat<(or (and GPR:$Rn, 0xFFFF), (shl GPR:$Rm, imm16_31:$sh)),
2706                (PKHBT GPR:$Rn, GPR:$Rm, (lsl_shift_imm imm16_31:$sh))>;
2707
2708 def asr_shift_imm : SDNodeXForm<imm, [{
2709   unsigned Sh = ARM_AM::getSORegOpc(ARM_AM::asr, N->getZExtValue());
2710   return CurDAG->getTargetConstant(Sh, MVT::i32);
2711 }]>;
2712
2713 def asr_amt : PatLeaf<(i32 imm), [{
2714   return (N->getZExtValue() <= 32);
2715 }], asr_shift_imm>;
2716
2717 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
2718 // will match the pattern below.
2719 def PKHTB : APKHI<0b01101000, 1, (outs GPR:$Rd),
2720                               (ins GPR:$Rn, GPR:$Rm, shift_imm:$sh),
2721                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
2722                [(set GPR:$Rd, (or (and GPR:$Rn, 0xFFFF0000),
2723                                   (and (sra GPR:$Rm, asr_amt:$sh),
2724                                        0xFFFF)))]>,
2725                Requires<[IsARM, HasV6]>;
2726
2727 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
2728 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
2729 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000), (srl GPR:$src2, imm16_31:$sh)),
2730                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm16_31:$sh))>;
2731 def : ARMV6Pat<(or (and GPR:$src1, 0xFFFF0000),
2732                    (and (srl GPR:$src2, imm1_15:$sh), 0xFFFF)),
2733                (PKHTB GPR:$src1, GPR:$src2, (asr_shift_imm imm1_15:$sh))>;
2734
2735 //===----------------------------------------------------------------------===//
2736 //  Comparison Instructions...
2737 //
2738
2739 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
2740                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2741                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
2742
2743 // FIXME: We have to be careful when using the CMN instruction and comparison
2744 // with 0. One would expect these two pieces of code should give identical
2745 // results:
2746 //
2747 //   rsbs r1, r1, 0
2748 //   cmp  r0, r1
2749 //   mov  r0, #0
2750 //   it   ls
2751 //   mov  r0, #1
2752 //
2753 // and:
2754 //
2755 //   cmn  r0, r1
2756 //   mov  r0, #0
2757 //   it   ls
2758 //   mov  r0, #1
2759 //
2760 // However, the CMN gives the *opposite* result when r1 is 0. This is because
2761 // the carry flag is set in the CMP case but not in the CMN case. In short, the
2762 // CMP instruction doesn't perform a truncate of the (logical) NOT of 0 plus the
2763 // value of r0 and the carry bit (because the "carry bit" parameter to
2764 // AddWithCarry is defined as 1 in this case, the carry flag will always be set
2765 // when r0 >= 0). The CMN instruction doesn't perform a NOT of 0 so there is
2766 // never a "carry" when this AddWithCarry is performed (because the "carry bit"
2767 // parameter to AddWithCarry is defined as 0).
2768 //
2769 // When x is 0 and unsigned:
2770 //
2771 //    x = 0
2772 //   ~x = 0xFFFF FFFF
2773 //   ~x + 1 = 0x1 0000 0000
2774 //   (-x = 0) != (0x1 0000 0000 = ~x + 1)
2775 //
2776 // Therefore, we should disable CMN when comparing against zero, until we can
2777 // limit when the CMN instruction is used (when we know that the RHS is not 0 or
2778 // when it's a comparison which doesn't look at the 'carry' flag).
2779 //
2780 // (See the ARM docs for the "AddWithCarry" pseudo-code.)
2781 //
2782 // This is related to <rdar://problem/7569620>.
2783 //
2784 //defm CMN  : AI1_cmp_irs<0b1011, "cmn",
2785 //                        BinOpFrag<(ARMcmp node:$LHS,(ineg node:$RHS))>>;
2786
2787 // Note that TST/TEQ don't set all the same flags that CMP does!
2788 defm TST  : AI1_cmp_irs<0b1000, "tst",
2789                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2790                         BinOpFrag<(ARMcmpZ (and node:$LHS, node:$RHS), 0)>, 1>;
2791 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
2792                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
2793                         BinOpFrag<(ARMcmpZ (xor node:$LHS, node:$RHS), 0)>, 1>;
2794
2795 defm CMPz  : AI1_cmp_irs<0b1010, "cmp",
2796                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2797                          BinOpFrag<(ARMcmpZ node:$LHS, node:$RHS)>>;
2798 defm CMNz  : AI1_cmp_irs<0b1011, "cmn",
2799                          IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
2800                          BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>>;
2801
2802 //def : ARMPat<(ARMcmp GPR:$src, so_imm_neg:$imm),
2803 //             (CMNri  GPR:$src, so_imm_neg:$imm)>;
2804
2805 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
2806              (CMNzri  GPR:$src, so_imm_neg:$imm)>;
2807
2808 // Pseudo i64 compares for some floating point compares.
2809 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
2810     Defs = [CPSR] in {
2811 def BCCi64 : PseudoInst<(outs),
2812     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
2813      IIC_Br, "",
2814     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
2815
2816 def BCCZi64 : PseudoInst<(outs),
2817      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br, "",
2818     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
2819 } // usesCustomInserter
2820
2821
2822 // Conditional moves
2823 // FIXME: should be able to write a pattern for ARMcmov, but can't use
2824 // a two-value operand where a dag node expects two operands. :(
2825 // FIXME: These should all be pseudo-instructions that get expanded to
2826 //        the normal MOV instructions. That would fix the dependency on
2827 //        special casing them in tblgen.
2828 let neverHasSideEffects = 1 in {
2829 def MOVCCr : AI1<0b1101, (outs GPR:$Rd), (ins GPR:$false, GPR:$Rm), DPFrm,
2830                 IIC_iCMOVr, "mov", "\t$Rd, $Rm",
2831       [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
2832                 RegConstraint<"$false = $Rd">, UnaryDP {
2833   bits<4> Rd;
2834   bits<4> Rm;
2835   let Inst{25} = 0;
2836   let Inst{20} = 0;
2837   let Inst{15-12} = Rd;
2838   let Inst{11-4} = 0b00000000;
2839   let Inst{3-0} = Rm;
2840 }
2841
2842 def MOVCCs : AI1<0b1101, (outs GPR:$Rd),
2843                  (ins GPR:$false, so_reg:$shift), DPSoRegFrm, IIC_iCMOVsr,
2844                 "mov", "\t$Rd, $shift",
2845    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg:$shift, imm:$cc, CCR:$ccr))*/]>,
2846                 RegConstraint<"$false = $Rd">, UnaryDP {
2847   bits<4> Rd;
2848   bits<4> Rn;
2849   bits<12> shift;
2850   let Inst{25} = 0;
2851   let Inst{20} = 0;
2852   let Inst{19-16} = Rn;
2853   let Inst{15-12} = Rd;
2854   let Inst{11-0} = shift;
2855 }
2856
2857 def MOVCCi16 : AI1<0b1000, (outs GPR:$Rd), (ins GPR:$false, i32imm:$imm),
2858                  DPFrm, IIC_iMOVi,
2859                  "movw", "\t$Rd, $imm",
2860                  []>,
2861                  RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
2862                  UnaryDP {
2863   bits<4> Rd;
2864   bits<16> imm;
2865   let Inst{25} = 1;
2866   let Inst{20} = 0;
2867   let Inst{19-16} = imm{15-12};
2868   let Inst{15-12} = Rd;
2869   let Inst{11-0}  = imm{11-0};
2870 }
2871
2872 def MOVCCi : AI1<0b1101, (outs GPR:$Rd),
2873                          (ins GPR:$false, so_imm:$imm), DPFrm, IIC_iCMOVi,
2874                 "mov", "\t$Rd, $imm",
2875    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
2876                 RegConstraint<"$false = $Rd">, UnaryDP {
2877   bits<4> Rd;
2878   bits<12> imm;
2879   let Inst{25} = 1;
2880   let Inst{20} = 0;
2881   let Inst{19-16} = 0b0000;
2882   let Inst{15-12} = Rd;
2883   let Inst{11-0} = imm;
2884 }
2885 } // neverHasSideEffects
2886
2887 //===----------------------------------------------------------------------===//
2888 // Atomic operations intrinsics
2889 //
2890
2891 // memory barriers protect the atomic sequences
2892 let hasSideEffects = 1 in {
2893 def DMBsy : AInoP<(outs), (ins), MiscFrm, NoItinerary, "dmb", "",
2894                   [(ARMMemBarrier)]>, Requires<[IsARM, HasDB]> {
2895   let Inst{31-4} = 0xf57ff05;
2896   // FIXME: add support for options other than a full system DMB
2897   // See DMB disassembly-only variants below.
2898   let Inst{3-0} = 0b1111;
2899 }
2900
2901 def DSBsy : AInoP<(outs), (ins), MiscFrm, NoItinerary, "dsb", "",
2902                   [(ARMSyncBarrier)]>, Requires<[IsARM, HasDB]> {
2903   let Inst{31-4} = 0xf57ff04;
2904   // FIXME: add support for options other than a full system DSB
2905   // See DSB disassembly-only variants below.
2906   let Inst{3-0} = 0b1111;
2907 }
2908
2909 def DMB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
2910                        "mcr", "\tp15, 0, $zero, c7, c10, 5",
2911                        [(ARMMemBarrierMCR GPR:$zero)]>,
2912                        Requires<[IsARM, HasV6]> {
2913   // FIXME: add support for options other than a full system DMB
2914   // FIXME: add encoding
2915 }
2916
2917 def DSB_MCR : AInoP<(outs), (ins GPR:$zero), MiscFrm, NoItinerary,
2918                         "mcr", "\tp15, 0, $zero, c7, c10, 4",
2919                         [(ARMSyncBarrierMCR GPR:$zero)]>,
2920                         Requires<[IsARM, HasV6]> {
2921   // FIXME: add support for options other than a full system DSB
2922   // FIXME: add encoding
2923 }
2924 }
2925
2926 // Memory Barrier Operations Variants -- for disassembly only
2927
2928 def memb_opt : Operand<i32> {
2929   let PrintMethod = "printMemBOption";
2930 }
2931
2932 class AMBI<bits<4> op7_4, string opc>
2933   : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary, opc, "\t$opt",
2934           [/* For disassembly only; pattern left blank */]>,
2935     Requires<[IsARM, HasDB]> {
2936   let Inst{31-8} = 0xf57ff0;
2937   let Inst{7-4} = op7_4;
2938 }
2939
2940 // These DMB variants are for disassembly only.
2941 def DMBvar : AMBI<0b0101, "dmb">;
2942
2943 // These DSB variants are for disassembly only.
2944 def DSBvar : AMBI<0b0100, "dsb">;
2945
2946 // ISB has only full system option -- for disassembly only
2947 def ISBsy : AInoP<(outs), (ins), MiscFrm, NoItinerary, "isb", "", []>,
2948             Requires<[IsARM, HasDB]> {
2949   let Inst{31-4} = 0xf57ff06;
2950   let Inst{3-0} = 0b1111;
2951 }
2952
2953 let usesCustomInserter = 1 in {
2954   let Uses = [CPSR] in {
2955     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
2956       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2957       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
2958     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
2959       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2960       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
2961     def ATOMIC_LOAD_AND_I8 : PseudoInst<
2962       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2963       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
2964     def ATOMIC_LOAD_OR_I8 : PseudoInst<
2965       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2966       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
2967     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
2968       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2969       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
2970     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
2971       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2972       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
2973     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
2974       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2975       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
2976     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
2977       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2978       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
2979     def ATOMIC_LOAD_AND_I16 : PseudoInst<
2980       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2981       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
2982     def ATOMIC_LOAD_OR_I16 : PseudoInst<
2983       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2984       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
2985     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
2986       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2987       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
2988     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
2989       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2990       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
2991     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
2992       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2993       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
2994     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
2995       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2996       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
2997     def ATOMIC_LOAD_AND_I32 : PseudoInst<
2998       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
2999       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
3000     def ATOMIC_LOAD_OR_I32 : PseudoInst<
3001       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3002       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
3003     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
3004       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3005       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
3006     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
3007       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary, "",
3008       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
3009
3010     def ATOMIC_SWAP_I8 : PseudoInst<
3011       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3012       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
3013     def ATOMIC_SWAP_I16 : PseudoInst<
3014       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3015       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
3016     def ATOMIC_SWAP_I32 : PseudoInst<
3017       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary, "",
3018       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
3019
3020     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
3021       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3022       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
3023     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
3024       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3025       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
3026     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
3027       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary, "",
3028       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
3029 }
3030 }
3031
3032 let mayLoad = 1 in {
3033 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3034                     "ldrexb", "\t$Rt, [$Rn]",
3035                     []>;
3036 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3037                     "ldrexh", "\t$Rt, [$Rn]",
3038                     []>;
3039 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins GPR:$Rn), NoItinerary,
3040                     "ldrex", "\t$Rt, [$Rn]",
3041                     []>;
3042 def LDREXD : AIldrex<0b01, (outs GPR:$Rt, GPR:$Rt2), (ins GPR:$Rn),
3043                     NoItinerary,
3044                     "ldrexd", "\t$Rt, $Rt2, [$Rn]",
3045                     []>;
3046 }
3047
3048 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
3049 def STREXB : AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$src, GPR:$Rn),
3050                     NoItinerary,
3051                     "strexb", "\t$Rd, $src, [$Rn]",
3052                     []>;
3053 def STREXH : AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3054                     NoItinerary,
3055                     "strexh", "\t$Rd, $Rt, [$Rn]",
3056                     []>;
3057 def STREX  : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, GPR:$Rn),
3058                     NoItinerary,
3059                     "strex", "\t$Rd, $Rt, [$Rn]",
3060                     []>;
3061 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
3062                     (ins GPR:$Rt, GPR:$Rt2, GPR:$Rn),
3063                     NoItinerary,
3064                     "strexd", "\t$Rd, $Rt, $Rt2, [$Rn]",
3065                     []>;
3066 }
3067
3068 // Clear-Exclusive is for disassembly only.
3069 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
3070                 [/* For disassembly only; pattern left blank */]>,
3071             Requires<[IsARM, HasV7]>  {
3072   let Inst{31-0} = 0b11110101011111111111000000011111;
3073 }
3074
3075 // SWP/SWPB are deprecated in V6/V7 and for disassembly only.
3076 let mayLoad = 1 in {
3077 def SWP  : AIswp<0, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swp",
3078              [/* For disassembly only; pattern left blank */]>;
3079 def SWPB : AIswp<1, (outs GPR:$Rt), (ins GPR:$Rt2, GPR:$Rn), "swpb",
3080              [/* For disassembly only; pattern left blank */]>;
3081 }
3082
3083 //===----------------------------------------------------------------------===//
3084 // TLS Instructions
3085 //
3086
3087 // __aeabi_read_tp preserves the registers r1-r3.
3088 // FIXME: This needs to be a pseudo of some sort so that we can get the
3089 // encoding right, complete with fixup for the aeabi_read_tp function.
3090 let isCall = 1,
3091   Defs = [R0, R12, LR, CPSR] in {
3092   def TPsoft : ABXI<0b1011, (outs), (ins), IIC_Br,
3093                "bl\t__aeabi_read_tp",
3094                [(set R0, ARMthread_pointer)]>;
3095 }
3096
3097 //===----------------------------------------------------------------------===//
3098 // SJLJ Exception handling intrinsics
3099 //   eh_sjlj_setjmp() is an instruction sequence to store the return
3100 //   address and save #0 in R0 for the non-longjmp case.
3101 //   Since by its nature we may be coming from some other function to get
3102 //   here, and we're using the stack frame for the containing function to
3103 //   save/restore registers, we can't keep anything live in regs across
3104 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
3105 //   when we get here from a longjmp(). We force everthing out of registers
3106 //   except for our own input by listing the relevant registers in Defs. By
3107 //   doing so, we also cause the prologue/epilogue code to actively preserve
3108 //   all of the callee-saved resgisters, which is exactly what we want.
3109 //   A constant value is passed in $val, and we use the location as a scratch.
3110 //
3111 // These are pseudo-instructions and are lowered to individual MC-insts, so
3112 // no encoding information is necessary.
3113 let Defs =
3114   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR,  D0,
3115     D1,  D2,  D3,  D4,  D5,  D6,  D7,  D8,  D9,  D10, D11, D12, D13, D14, D15,
3116     D16, D17, D18, D19, D20, D21, D22, D23, D24, D25, D26, D27, D28, D29, D30,
3117     D31 ], hasSideEffects = 1, isBarrier = 1 in {
3118   def Int_eh_sjlj_setjmp : XI<(outs), (ins GPR:$src, GPR:$val),
3119                                AddrModeNone, SizeSpecial, IndexModeNone,
3120                                Pseudo, NoItinerary, "", "",
3121                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3122                            Requires<[IsARM, HasVFP2]>;
3123 }
3124
3125 let Defs =
3126   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR ],
3127   hasSideEffects = 1, isBarrier = 1 in {
3128   def Int_eh_sjlj_setjmp_nofp : XI<(outs), (ins GPR:$src, GPR:$val),
3129                                    AddrModeNone, SizeSpecial, IndexModeNone,
3130                                    Pseudo, NoItinerary, "", "",
3131                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
3132                                 Requires<[IsARM, NoVFP]>;
3133 }
3134
3135 // FIXME: Non-Darwin version(s)
3136 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
3137     Defs = [ R7, LR, SP ] in {
3138 def Int_eh_sjlj_longjmp : XI<(outs), (ins GPR:$src, GPR:$scratch),
3139                              AddrModeNone, SizeSpecial, IndexModeNone,
3140                              Pseudo, NoItinerary, "", "",
3141                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
3142                                 Requires<[IsARM, IsDarwin]>;
3143 }
3144
3145 // eh.sjlj.dispatchsetup pseudo-instruction.
3146 // This pseudo is used for ARM, Thumb1 and Thumb2. Any differences are
3147 // handled when the pseudo is expanded (which happens before any passes
3148 // that need the instruction size).
3149 let isBarrier = 1, hasSideEffects = 1 in
3150 def Int_eh_sjlj_dispatchsetup :
3151  PseudoInst<(outs), (ins GPR:$src), NoItinerary, "",
3152             [(ARMeh_sjlj_dispatchsetup GPR:$src)]>,
3153               Requires<[IsDarwin]>;
3154
3155 //===----------------------------------------------------------------------===//
3156 // Non-Instruction Patterns
3157 //
3158
3159 // Large immediate handling.
3160
3161 // Two piece so_imms.
3162 // FIXME: Remove this when we can do generalized remat.
3163 let isReMaterializable = 1 in
3164 def MOVi2pieces : PseudoInst<(outs GPR:$dst), (ins so_imm2part:$src),
3165                              IIC_iMOVix2, "",
3166                              [(set GPR:$dst, (so_imm2part:$src))]>,
3167                   Requires<[IsARM, NoV6T2]>;
3168
3169 def : ARMPat<(or GPR:$LHS, so_imm2part:$RHS),
3170              (ORRri (ORRri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3171                     (so_imm2part_2 imm:$RHS))>;
3172 def : ARMPat<(xor GPR:$LHS, so_imm2part:$RHS),
3173              (EORri (EORri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3174                     (so_imm2part_2 imm:$RHS))>;
3175 def : ARMPat<(add GPR:$LHS, so_imm2part:$RHS),
3176              (ADDri (ADDri GPR:$LHS, (so_imm2part_1 imm:$RHS)),
3177                     (so_imm2part_2 imm:$RHS))>;
3178 def : ARMPat<(add GPR:$LHS, so_neg_imm2part:$RHS),
3179              (SUBri (SUBri GPR:$LHS, (so_neg_imm2part_1 imm:$RHS)),
3180                     (so_neg_imm2part_2 imm:$RHS))>;
3181
3182 // 32-bit immediate using movw + movt.
3183 // This is a single pseudo instruction, the benefit is that it can be remat'd
3184 // as a single unit instead of having to handle reg inputs.
3185 // FIXME: Remove this when we can do generalized remat.
3186 let isReMaterializable = 1 in
3187 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2, "",
3188                            [(set GPR:$dst, (i32 imm:$src))]>,
3189                            Requires<[IsARM, HasV6T2]>;
3190
3191 // ConstantPool, GlobalAddress, and JumpTable
3192 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
3193             Requires<[IsARM, DontUseMovt]>;
3194 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
3195 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
3196             Requires<[IsARM, UseMovt]>;
3197 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
3198              (LEApcrelJT tjumptable:$dst, imm:$id)>;
3199
3200 // TODO: add,sub,and, 3-instr forms?
3201
3202 // Tail calls
3203 def : ARMPat<(ARMtcret tcGPR:$dst),
3204           (TCRETURNri tcGPR:$dst)>, Requires<[IsDarwin]>;
3205
3206 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3207           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3208
3209 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3210           (TCRETURNdi texternalsym:$dst)>, Requires<[IsDarwin]>;
3211
3212 def : ARMPat<(ARMtcret tcGPR:$dst),
3213           (TCRETURNriND tcGPR:$dst)>, Requires<[IsNotDarwin]>;
3214
3215 def : ARMPat<(ARMtcret (i32 tglobaladdr:$dst)),
3216           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3217
3218 def : ARMPat<(ARMtcret (i32 texternalsym:$dst)),
3219           (TCRETURNdiND texternalsym:$dst)>, Requires<[IsNotDarwin]>;
3220
3221 // Direct calls
3222 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>,
3223       Requires<[IsARM, IsNotDarwin]>;
3224 def : ARMPat<(ARMcall texternalsym:$func), (BLr9 texternalsym:$func)>,
3225       Requires<[IsARM, IsDarwin]>;
3226
3227 // zextload i1 -> zextload i8
3228 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
3229 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
3230
3231 // extload -> zextload
3232 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3233 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3234 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
3235 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
3236
3237 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
3238
3239 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
3240 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
3241
3242 // smul* and smla*
3243 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3244                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3245                  (SMULBB GPR:$a, GPR:$b)>;
3246 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
3247                  (SMULBB GPR:$a, GPR:$b)>;
3248 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3249                       (sra GPR:$b, (i32 16))),
3250                  (SMULBT GPR:$a, GPR:$b)>;
3251 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
3252                  (SMULBT GPR:$a, GPR:$b)>;
3253 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
3254                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
3255                  (SMULTB GPR:$a, GPR:$b)>;
3256 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
3257                 (SMULTB GPR:$a, GPR:$b)>;
3258 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3259                       (i32 16)),
3260                  (SMULWB GPR:$a, GPR:$b)>;
3261 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
3262                  (SMULWB GPR:$a, GPR:$b)>;
3263
3264 def : ARMV5TEPat<(add GPR:$acc,
3265                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3266                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3267                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3268 def : ARMV5TEPat<(add GPR:$acc,
3269                       (mul sext_16_node:$a, sext_16_node:$b)),
3270                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
3271 def : ARMV5TEPat<(add GPR:$acc,
3272                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
3273                            (sra GPR:$b, (i32 16)))),
3274                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3275 def : ARMV5TEPat<(add GPR:$acc,
3276                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
3277                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
3278 def : ARMV5TEPat<(add GPR:$acc,
3279                       (mul (sra GPR:$a, (i32 16)),
3280                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
3281                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3282 def : ARMV5TEPat<(add GPR:$acc,
3283                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
3284                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
3285 def : ARMV5TEPat<(add GPR:$acc,
3286                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
3287                            (i32 16))),
3288                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3289 def : ARMV5TEPat<(add GPR:$acc,
3290                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
3291                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
3292
3293 //===----------------------------------------------------------------------===//
3294 // Thumb Support
3295 //
3296
3297 include "ARMInstrThumb.td"
3298
3299 //===----------------------------------------------------------------------===//
3300 // Thumb2 Support
3301 //
3302
3303 include "ARMInstrThumb2.td"
3304
3305 //===----------------------------------------------------------------------===//
3306 // Floating Point Support
3307 //
3308
3309 include "ARMInstrVFP.td"
3310
3311 //===----------------------------------------------------------------------===//
3312 // Advanced SIMD (NEON) Support
3313 //
3314
3315 include "ARMInstrNEON.td"
3316
3317 //===----------------------------------------------------------------------===//
3318 // Coprocessor Instructions.  For disassembly only.
3319 //
3320
3321 def CDP : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3322             nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3323             NoItinerary, "cdp", "\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3324               [/* For disassembly only; pattern left blank */]> {
3325   let Inst{4} = 0;
3326 }
3327
3328 def CDP2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3329                nohash_imm:$CRd, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3330                NoItinerary, "cdp2\tp$cop, $opc1, cr$CRd, cr$CRn, cr$CRm, $opc2",
3331                [/* For disassembly only; pattern left blank */]> {
3332   let Inst{31-28} = 0b1111;
3333   let Inst{4} = 0;
3334 }
3335
3336 class ACI<dag oops, dag iops, string opc, string asm>
3337   : I<oops, iops, AddrModeNone, Size4Bytes, IndexModeNone, BrFrm, NoItinerary,
3338       opc, asm, "", [/* For disassembly only; pattern left blank */]> {
3339   let Inst{27-25} = 0b110;
3340 }
3341
3342 multiclass LdStCop<bits<4> op31_28, bit load, string opc> {
3343
3344   def _OFFSET : ACI<(outs),
3345       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3346       opc, "\tp$cop, cr$CRd, $addr"> {
3347     let Inst{31-28} = op31_28;
3348     let Inst{24} = 1; // P = 1
3349     let Inst{21} = 0; // W = 0
3350     let Inst{22} = 0; // D = 0
3351     let Inst{20} = load;
3352   }
3353
3354   def _PRE : ACI<(outs),
3355       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3356       opc, "\tp$cop, cr$CRd, $addr!"> {
3357     let Inst{31-28} = op31_28;
3358     let Inst{24} = 1; // P = 1
3359     let Inst{21} = 1; // W = 1
3360     let Inst{22} = 0; // D = 0
3361     let Inst{20} = load;
3362   }
3363
3364   def _POST : ACI<(outs),
3365       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3366       opc, "\tp$cop, cr$CRd, [$base], $offset"> {
3367     let Inst{31-28} = op31_28;
3368     let Inst{24} = 0; // P = 0
3369     let Inst{21} = 1; // W = 1
3370     let Inst{22} = 0; // D = 0
3371     let Inst{20} = load;
3372   }
3373
3374   def _OPTION : ACI<(outs),
3375       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, i32imm:$option),
3376       opc, "\tp$cop, cr$CRd, [$base], $option"> {
3377     let Inst{31-28} = op31_28;
3378     let Inst{24} = 0; // P = 0
3379     let Inst{23} = 1; // U = 1
3380     let Inst{21} = 0; // W = 0
3381     let Inst{22} = 0; // D = 0
3382     let Inst{20} = load;
3383   }
3384
3385   def L_OFFSET : ACI<(outs),
3386       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3387       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr"> {
3388     let Inst{31-28} = op31_28;
3389     let Inst{24} = 1; // P = 1
3390     let Inst{21} = 0; // W = 0
3391     let Inst{22} = 1; // D = 1
3392     let Inst{20} = load;
3393   }
3394
3395   def L_PRE : ACI<(outs),
3396       (ins nohash_imm:$cop, nohash_imm:$CRd, addrmode2:$addr),
3397       !strconcat(opc, "l"), "\tp$cop, cr$CRd, $addr!"> {
3398     let Inst{31-28} = op31_28;
3399     let Inst{24} = 1; // P = 1
3400     let Inst{21} = 1; // W = 1
3401     let Inst{22} = 1; // D = 1
3402     let Inst{20} = load;
3403   }
3404
3405   def L_POST : ACI<(outs),
3406       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, am2offset:$offset),
3407       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $offset"> {
3408     let Inst{31-28} = op31_28;
3409     let Inst{24} = 0; // P = 0
3410     let Inst{21} = 1; // W = 1
3411     let Inst{22} = 1; // D = 1
3412     let Inst{20} = load;
3413   }
3414
3415   def L_OPTION : ACI<(outs),
3416       (ins nohash_imm:$cop, nohash_imm:$CRd, GPR:$base, nohash_imm:$option),
3417       !strconcat(opc, "l"), "\tp$cop, cr$CRd, [$base], $option"> {
3418     let Inst{31-28} = op31_28;
3419     let Inst{24} = 0; // P = 0
3420     let Inst{23} = 1; // U = 1
3421     let Inst{21} = 0; // W = 0
3422     let Inst{22} = 1; // D = 1
3423     let Inst{20} = load;
3424   }
3425 }
3426
3427 defm LDC  : LdStCop<{?,?,?,?}, 1, "ldc">;
3428 defm LDC2 : LdStCop<0b1111,    1, "ldc2">;
3429 defm STC  : LdStCop<{?,?,?,?}, 0, "stc">;
3430 defm STC2 : LdStCop<0b1111,    0, "stc2">;
3431
3432 def MCR : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3433               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3434               NoItinerary, "mcr", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3435               [/* For disassembly only; pattern left blank */]> {
3436   let Inst{20} = 0;
3437   let Inst{4} = 1;
3438 }
3439
3440 def MCR2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3441                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3442                 NoItinerary, "mcr2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3443                 [/* For disassembly only; pattern left blank */]> {
3444   let Inst{31-28} = 0b1111;
3445   let Inst{20} = 0;
3446   let Inst{4} = 1;
3447 }
3448
3449 def MRC : ABI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3450               GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3451               NoItinerary, "mrc", "\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3452               [/* For disassembly only; pattern left blank */]> {
3453   let Inst{20} = 1;
3454   let Inst{4} = 1;
3455 }
3456
3457 def MRC2 : ABXI<0b1110, (outs), (ins nohash_imm:$cop, i32imm:$opc1,
3458                 GPR:$Rt, nohash_imm:$CRn, nohash_imm:$CRm, i32imm:$opc2),
3459                 NoItinerary, "mrc2\tp$cop, $opc1, $Rt, cr$CRn, cr$CRm, $opc2",
3460                 [/* For disassembly only; pattern left blank */]> {
3461   let Inst{31-28} = 0b1111;
3462   let Inst{20} = 1;
3463   let Inst{4} = 1;
3464 }
3465
3466 def MCRR : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3467                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3468                NoItinerary, "mcrr", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3469                [/* For disassembly only; pattern left blank */]> {
3470   let Inst{23-20} = 0b0100;
3471 }
3472
3473 def MCRR2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3474                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3475                  NoItinerary, "mcrr2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3476                  [/* For disassembly only; pattern left blank */]> {
3477   let Inst{31-28} = 0b1111;
3478   let Inst{23-20} = 0b0100;
3479 }
3480
3481 def MRRC : ABI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3482                GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3483                NoItinerary, "mrrc", "\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3484                [/* For disassembly only; pattern left blank */]> {
3485   let Inst{23-20} = 0b0101;
3486 }
3487
3488 def MRRC2 : ABXI<0b1100, (outs), (ins nohash_imm:$cop, i32imm:$opc,
3489                  GPR:$Rt, GPR:$Rt2, nohash_imm:$CRm),
3490                  NoItinerary, "mrrc2\tp$cop, $opc, $Rt, $Rt2, cr$CRm",
3491                  [/* For disassembly only; pattern left blank */]> {
3492   let Inst{31-28} = 0b1111;
3493   let Inst{23-20} = 0b0101;
3494 }
3495
3496 //===----------------------------------------------------------------------===//
3497 // Move between special register and ARM core register -- for disassembly only
3498 //
3499
3500 def MRS : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary, "mrs", "\t$dst, cpsr",
3501               [/* For disassembly only; pattern left blank */]> {
3502   let Inst{23-20} = 0b0000;
3503   let Inst{7-4} = 0b0000;
3504 }
3505
3506 def MRSsys : ABI<0b0001,(outs GPR:$dst),(ins), NoItinerary,"mrs","\t$dst, spsr",
3507               [/* For disassembly only; pattern left blank */]> {
3508   let Inst{23-20} = 0b0100;
3509   let Inst{7-4} = 0b0000;
3510 }
3511
3512 def MSR : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3513               "msr", "\tcpsr$mask, $src",
3514               [/* For disassembly only; pattern left blank */]> {
3515   let Inst{23-20} = 0b0010;
3516   let Inst{7-4} = 0b0000;
3517 }
3518
3519 def MSRi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3520               "msr", "\tcpsr$mask, $a",
3521               [/* For disassembly only; pattern left blank */]> {
3522   let Inst{23-20} = 0b0010;
3523   let Inst{7-4} = 0b0000;
3524 }
3525
3526 def MSRsys : ABI<0b0001, (outs), (ins GPR:$src, msr_mask:$mask), NoItinerary,
3527               "msr", "\tspsr$mask, $src",
3528               [/* For disassembly only; pattern left blank */]> {
3529   let Inst{23-20} = 0b0110;
3530   let Inst{7-4} = 0b0000;
3531 }
3532
3533 def MSRsysi : ABI<0b0011, (outs), (ins so_imm:$a, msr_mask:$mask), NoItinerary,
3534               "msr", "\tspsr$mask, $a",
3535               [/* For disassembly only; pattern left blank */]> {
3536   let Inst{23-20} = 0b0110;
3537   let Inst{7-4} = 0b0000;
3538 }