lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 198 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 199                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 200 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 201                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 202 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 203                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 204 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 205                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 206 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 207                                  AssemblerPredicate<"FeatureFP16","half-float">;
 208 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 209                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 210 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 211                                  AssemblerPredicate<"FeatureHWDivARM">;
 212 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 213                                  AssemblerPredicate<"FeatureT2XtPk",
 214                                                      "pack/extract">;
 215 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 216                                  AssemblerPredicate<"FeatureDSPThumb2",
 217                                                     "thumb2-dsp">;
 218 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 219                                  AssemblerPredicate<"FeatureDB",
 220                                                     "data-barriers">;
 221 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 222                                  AssemblerPredicate<"FeatureMP",
 223                                                     "mp-extensions">;
 224 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 225                                  AssemblerPredicate<"FeatureTrustZone",
 226                                                     "TrustZone">;
 227 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 228 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 229 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 230                                  AssemblerPredicate<"ModeThumb", "thumb">;
 231 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 232 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 233                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 234                                                     "thumb2">;
 235 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 236                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 237 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 238                                  AssemblerPredicate<"!FeatureMClass",
 239                                                     "armv7a/r">;
 240 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 241                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 242 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 243 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 244 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 245 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 246                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 247 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 248
 249 // FIXME: Eventually this will be just "hasV6T2Ops".
 250 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 251 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 252 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 253 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 254
 255 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 256 // But only select them if more precision in FP computation is allowed.
 257 // Do not use them for Darwin platforms.
 258 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 259                                  " FPOpFusion::Fast) && "
 260                                  "!Subtarget->isTargetDarwin()">;
 261 def DontUseFusedMAC  : Predicate<"!Subtarget->hasVFP4() || "
 262                                  "Subtarget->isTargetDarwin()">;
 263
 264 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 265 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 266 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 267
 268 // VDUP.32 is microcoded on Swift - prefer VMOV.
 269 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 270 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 271
 272 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 273 // this allows more effective execution domain optimization. See
 274 // setExecutionDomain().
 275 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 276 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 277
 278 def IsLE             : Predicate<"TLI->isLittleEndian()">;
 279 def IsBE             : Predicate<"TLI->isBigEndian()">;
 280
 281 //===----------------------------------------------------------------------===//
 282 // ARM Flag Definitions.
 283
 284 class RegConstraint<string C> {
 285   string Constraints = C;
 286 }
 287
 288 //===----------------------------------------------------------------------===//
 289 //  ARM specific transformation functions and pattern fragments.
 290 //
 291
 292 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 293 def imm_neg_XFORM : SDNodeXForm<imm, [{
 294   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 295 }]>;
 296
 297 // imm_not_XFORM - Return the complement of a i32 immediate value.
 298 def imm_not_XFORM : SDNodeXForm<imm, [{
 299   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 300 }]>;
 301
 302 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 303 def imm16_31 : ImmLeaf<i32, [{
 304   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 305 }]>;
 306
 307 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 308 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 309     unsigned Value = -(unsigned)N->getZExtValue();
 310     return Value && ARM_AM::getSOImmVal(Value) != -1;
 311   }], imm_neg_XFORM> {
 312   let ParserMatchClass = so_imm_neg_asmoperand;
 313 }
 314
 315 // Note: this pattern doesn't require an encoder method and such, as it's
 316 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 317 // is handled by the destination instructions, which use so_imm.
 318 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 319 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 320     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 321   }], imm_not_XFORM> {
 322   let ParserMatchClass = so_imm_not_asmoperand;
 323 }
 324
 325 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 326 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 327   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 328 }]>;
 329
 330 /// Split a 32-bit immediate into two 16 bit parts.
 331 def hi16 : SDNodeXForm<imm, [{
 332   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 333 }]>;
 334
 335 def lo16AllZero : PatLeaf<(i32 imm), [{
 336   // Returns true if all low 16-bits are 0.
 337   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 338 }], hi16>;
 339
 340 class BinOpWithFlagFrag<dag res> :
 341       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 342 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 343 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 344
 345 // An 'and' node with a single use.
 346 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 347   return N->hasOneUse();
 348 }]>;
 349
 350 // An 'xor' node with a single use.
 351 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 352   return N->hasOneUse();
 353 }]>;
 354
 355 // An 'fmul' node with a single use.
 356 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 357   return N->hasOneUse();
 358 }]>;
 359
 360 // An 'fadd' node which checks for single non-hazardous use.
 361 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 362   return hasNoVMLxHazardUse(N);
 363 }]>;
 364
 365 // An 'fsub' node which checks for single non-hazardous use.
 366 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 367   return hasNoVMLxHazardUse(N);
 368 }]>;
 369
 370 //===----------------------------------------------------------------------===//
 371 // Operand Definitions.
 372 //
 373
 374 // Immediate operands with a shared generic asm render method.
 375 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 376
 377 // Branch target.
 378 // FIXME: rename brtarget to t2_brtarget
 379 def brtarget : Operand<OtherVT> {
 380   let EncoderMethod = "getBranchTargetOpValue";
 381   let OperandType = "OPERAND_PCREL";
 382   let DecoderMethod = "DecodeT2BROperand";
 383 }
 384
 385 // FIXME: get rid of this one?
 386 def uncondbrtarget : Operand<OtherVT> {
 387   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 388   let OperandType = "OPERAND_PCREL";
 389 }
 390
 391 // Branch target for ARM. Handles conditional/unconditional
 392 def br_target : Operand<OtherVT> {
 393   let EncoderMethod = "getARMBranchTargetOpValue";
 394   let OperandType = "OPERAND_PCREL";
 395 }
 396
 397 // Call target.
 398 // FIXME: rename bltarget to t2_bl_target?
 399 def bltarget : Operand<i32> {
 400   // Encoded the same as branch targets.
 401   let EncoderMethod = "getBranchTargetOpValue";
 402   let OperandType = "OPERAND_PCREL";
 403 }
 404
 405 // Call target for ARM. Handles conditional/unconditional
 406 // FIXME: rename bl_target to t2_bltarget?
 407 def bl_target : Operand<i32> {
 408   let EncoderMethod = "getARMBLTargetOpValue";
 409   let OperandType = "OPERAND_PCREL";
 410 }
 411
 412 def blx_target : Operand<i32> {
 413   let EncoderMethod = "getARMBLXTargetOpValue";
 414   let OperandType = "OPERAND_PCREL";
 415 }
 416
 417 // A list of registers separated by comma. Used by load/store multiple.
 418 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 419 def reglist : Operand<i32> {
 420   let EncoderMethod = "getRegisterListOpValue";
 421   let ParserMatchClass = RegListAsmOperand;
 422   let PrintMethod = "printRegisterList";
 423   let DecoderMethod = "DecodeRegListOperand";
 424 }
 425
 426 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 427
 428 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 429 def dpr_reglist : Operand<i32> {
 430   let EncoderMethod = "getRegisterListOpValue";
 431   let ParserMatchClass = DPRRegListAsmOperand;
 432   let PrintMethod = "printRegisterList";
 433   let DecoderMethod = "DecodeDPRRegListOperand";
 434 }
 435
 436 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 437 def spr_reglist : Operand<i32> {
 438   let EncoderMethod = "getRegisterListOpValue";
 439   let ParserMatchClass = SPRRegListAsmOperand;
 440   let PrintMethod = "printRegisterList";
 441   let DecoderMethod = "DecodeSPRRegListOperand";
 442 }
 443
 444 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 445 def cpinst_operand : Operand<i32> {
 446   let PrintMethod = "printCPInstOperand";
 447 }
 448
 449 // Local PC labels.
 450 def pclabel : Operand<i32> {
 451   let PrintMethod = "printPCLabel";
 452 }
 453
 454 // ADR instruction labels.
 455 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 456 def adrlabel : Operand<i32> {
 457   let EncoderMethod = "getAdrLabelOpValue";
 458   let ParserMatchClass = AdrLabelAsmOperand;
 459   let PrintMethod = "printAdrLabelOperand";
 460 }
 461
 462 def neon_vcvt_imm32 : Operand<i32> {
 463   let EncoderMethod = "getNEONVcvtImm32OpValue";
 464   let DecoderMethod = "DecodeVCVTImmOperand";
 465 }
 466
 467 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 468 def rot_imm_XFORM: SDNodeXForm<imm, [{
 469   switch (N->getZExtValue()){
 470   default: assert(0);
 471   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 472   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 473   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 474   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 475   }
 476 }]>;
 477 def RotImmAsmOperand : AsmOperandClass {
 478   let Name = "RotImm";
 479   let ParserMethod = "parseRotImm";
 480 }
 481 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 482     int32_t v = N->getZExtValue();
 483     return v == 8 || v == 16 || v == 24; }],
 484     rot_imm_XFORM> {
 485   let PrintMethod = "printRotImmOperand";
 486   let ParserMatchClass = RotImmAsmOperand;
 487 }
 488
 489 // shift_imm: An integer that encodes a shift amount and the type of shift
 490 // (asr or lsl). The 6-bit immediate encodes as:
 491 //    {5}     0 ==> lsl
 492 //            1     asr
 493 //    {4-0}   imm5 shift amount.
 494 //            asr #32 encoded as imm5 == 0.
 495 def ShifterImmAsmOperand : AsmOperandClass {
 496   let Name = "ShifterImm";
 497   let ParserMethod = "parseShifterImm";
 498 }
 499 def shift_imm : Operand<i32> {
 500   let PrintMethod = "printShiftImmOperand";
 501   let ParserMatchClass = ShifterImmAsmOperand;
 502 }
 503
 504 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 505 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 506 def so_reg_reg : Operand<i32>,  // reg reg imm
 507                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 508                                 [shl, srl, sra, rotr]> {
 509   let EncoderMethod = "getSORegRegOpValue";
 510   let PrintMethod = "printSORegRegOperand";
 511   let DecoderMethod = "DecodeSORegRegOperand";
 512   let ParserMatchClass = ShiftedRegAsmOperand;
 513   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 514 }
 515
 516 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 517 def so_reg_imm : Operand<i32>, // reg imm
 518                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 519                                 [shl, srl, sra, rotr]> {
 520   let EncoderMethod = "getSORegImmOpValue";
 521   let PrintMethod = "printSORegImmOperand";
 522   let DecoderMethod = "DecodeSORegImmOperand";
 523   let ParserMatchClass = ShiftedImmAsmOperand;
 524   let MIOperandInfo = (ops GPR, i32imm);
 525 }
 526
 527 // FIXME: Does this need to be distinct from so_reg?
 528 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 529                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 530                                   [shl,srl,sra,rotr]> {
 531   let EncoderMethod = "getSORegRegOpValue";
 532   let PrintMethod = "printSORegRegOperand";
 533   let DecoderMethod = "DecodeSORegRegOperand";
 534   let ParserMatchClass = ShiftedRegAsmOperand;
 535   let MIOperandInfo = (ops GPR, GPR, i32imm);
 536 }
 537
 538 // FIXME: Does this need to be distinct from so_reg?
 539 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 540                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 541                                   [shl,srl,sra,rotr]> {
 542   let EncoderMethod = "getSORegImmOpValue";
 543   let PrintMethod = "printSORegImmOperand";
 544   let DecoderMethod = "DecodeSORegImmOperand";
 545   let ParserMatchClass = ShiftedImmAsmOperand;
 546   let MIOperandInfo = (ops GPR, i32imm);
 547 }
 548
 549
 550 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 551 // 8-bit immediate rotated by an arbitrary number of bits.
 552 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 553 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 554     return ARM_AM::getSOImmVal(Imm) != -1;
 555   }]> {
 556   let EncoderMethod = "getSOImmOpValue";
 557   let ParserMatchClass = SOImmAsmOperand;
 558   let DecoderMethod = "DecodeSOImmOperand";
 559 }
 560
 561 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 562 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 563 // get the first/second pieces.
 564 def so_imm2part : PatLeaf<(imm), [{
 565       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 566 }]>;
 567
 568 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 569 ///
 570 def arm_i32imm : PatLeaf<(imm), [{
 571   if (Subtarget->hasV6T2Ops())
 572     return true;
 573   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 574 }]>;
 575
 576 /// imm0_1 predicate - Immediate in the range [0,1].
 577 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 578 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 579
 580 /// imm0_3 predicate - Immediate in the range [0,3].
 581 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 582 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 583
 584 /// imm0_4 predicate - Immediate in the range [0,4].
 585 def Imm0_4AsmOperand : ImmAsmOperand
 586 {
 587   let Name = "Imm0_4";
 588   let DiagnosticType = "ImmRange0_4";
 589 }
 590 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 591   let ParserMatchClass = Imm0_4AsmOperand;
 592   let DecoderMethod = "DecodeImm0_4";
 593 }
 594
 595 /// imm0_7 predicate - Immediate in the range [0,7].
 596 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 597 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 598   return Imm >= 0 && Imm < 8;
 599 }]> {
 600   let ParserMatchClass = Imm0_7AsmOperand;
 601 }
 602
 603 /// imm8 predicate - Immediate is exactly 8.
 604 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 605 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 606   let ParserMatchClass = Imm8AsmOperand;
 607 }
 608
 609 /// imm16 predicate - Immediate is exactly 16.
 610 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 611 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 612   let ParserMatchClass = Imm16AsmOperand;
 613 }
 614
 615 /// imm32 predicate - Immediate is exactly 32.
 616 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 617 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 618   let ParserMatchClass = Imm32AsmOperand;
 619 }
 620
 621 /// imm1_7 predicate - Immediate in the range [1,7].
 622 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 623 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 624   let ParserMatchClass = Imm1_7AsmOperand;
 625 }
 626
 627 /// imm1_15 predicate - Immediate in the range [1,15].
 628 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 629 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 630   let ParserMatchClass = Imm1_15AsmOperand;
 631 }
 632
 633 /// imm1_31 predicate - Immediate in the range [1,31].
 634 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 635 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 636   let ParserMatchClass = Imm1_31AsmOperand;
 637 }
 638
 639 /// imm0_15 predicate - Immediate in the range [0,15].
 640 def Imm0_15AsmOperand: ImmAsmOperand {
 641   let Name = "Imm0_15";
 642   let DiagnosticType = "ImmRange0_15";
 643 }
 644 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 645   return Imm >= 0 && Imm < 16;
 646 }]> {
 647   let ParserMatchClass = Imm0_15AsmOperand;
 648 }
 649
 650 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 651 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 652 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 653   return Imm >= 0 && Imm < 32;
 654 }]> {
 655   let ParserMatchClass = Imm0_31AsmOperand;
 656 }
 657
 658 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 659 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 660 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 661   return Imm >= 0 && Imm < 32;
 662 }]> {
 663   let ParserMatchClass = Imm0_32AsmOperand;
 664 }
 665
 666 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 667 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 668 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 669   return Imm >= 0 && Imm < 64;
 670 }]> {
 671   let ParserMatchClass = Imm0_63AsmOperand;
 672 }
 673
 674 /// imm0_255 predicate - Immediate in the range [0,255].
 675 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 676 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 677   let ParserMatchClass = Imm0_255AsmOperand;
 678 }
 679
 680 /// imm0_65535 - An immediate is in the range [0.65535].
 681 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 682 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 683   return Imm >= 0 && Imm < 65536;
 684 }]> {
 685   let ParserMatchClass = Imm0_65535AsmOperand;
 686 }
 687
 688 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 689 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 690   return -Imm >= 0 && -Imm < 65536;
 691 }]>;
 692
 693 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 694 // a relocatable expression.
 695 //
 696 // FIXME: This really needs a Thumb version separate from the ARM version.
 697 // While the range is the same, and can thus use the same match class,
 698 // the encoding is different so it should have a different encoder method.
 699 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 700 def imm0_65535_expr : Operand<i32> {
 701   let EncoderMethod = "getHiLo16ImmOpValue";
 702   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 703 }
 704
 705 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 706 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 707 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 708   return Imm >= 0 && Imm <= 0xffffff;
 709 }]> {
 710   let ParserMatchClass = Imm24bitAsmOperand;
 711 }
 712
 713
 714 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 715 /// e.g., 0xf000ffff
 716 def BitfieldAsmOperand : AsmOperandClass {
 717   let Name = "Bitfield";
 718   let ParserMethod = "parseBitfield";
 719 }
 720
 721 def bf_inv_mask_imm : Operand<i32>,
 722                       PatLeaf<(imm), [{
 723   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 724 }] > {
 725   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 726   let PrintMethod = "printBitfieldInvMaskImmOperand";
 727   let DecoderMethod = "DecodeBitfieldMaskOperand";
 728   let ParserMatchClass = BitfieldAsmOperand;
 729 }
 730
 731 def imm1_32_XFORM: SDNodeXForm<imm, [{
 732   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 733 }]>;
 734 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 735 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 736    uint64_t Imm = N->getZExtValue();
 737    return Imm > 0 && Imm <= 32;
 738  }],
 739     imm1_32_XFORM> {
 740   let PrintMethod = "printImmPlusOneOperand";
 741   let ParserMatchClass = Imm1_32AsmOperand;
 742 }
 743
 744 def imm1_16_XFORM: SDNodeXForm<imm, [{
 745   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 746 }]>;
 747 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 748 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 749     imm1_16_XFORM> {
 750   let PrintMethod = "printImmPlusOneOperand";
 751   let ParserMatchClass = Imm1_16AsmOperand;
 752 }
 753
 754 // Define ARM specific addressing modes.
 755 // addrmode_imm12 := reg +/- imm12
 756 //
 757 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 758 class AddrMode_Imm12 : Operand<i32>,
 759                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 760   // 12-bit immediate operand. Note that instructions using this encode
 761   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 762   // immediate values are as normal.
 763
 764   let EncoderMethod = "getAddrModeImm12OpValue";
 765   let DecoderMethod = "DecodeAddrModeImm12Operand";
 766   let ParserMatchClass = MemImm12OffsetAsmOperand;
 767   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 768 }
 769
 770 def addrmode_imm12 : AddrMode_Imm12 {
 771   let PrintMethod = "printAddrModeImm12Operand<false>";
 772 }
 773
 774 def addrmode_imm12_pre : AddrMode_Imm12 {
 775   let PrintMethod = "printAddrModeImm12Operand<true>";
 776 }
 777
 778 // ldst_so_reg := reg +/- reg shop imm
 779 //
 780 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 781 def ldst_so_reg : Operand<i32>,
 782                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 783   let EncoderMethod = "getLdStSORegOpValue";
 784   // FIXME: Simplify the printer
 785   let PrintMethod = "printAddrMode2Operand";
 786   let DecoderMethod = "DecodeSORegMemOperand";
 787   let ParserMatchClass = MemRegOffsetAsmOperand;
 788   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 789 }
 790
 791 // postidx_imm8 := +/- [0,255]
 792 //
 793 // 9 bit value:
 794 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 795 //  {7-0}     [0,255] imm8 value.
 796 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 797 def postidx_imm8 : Operand<i32> {
 798   let PrintMethod = "printPostIdxImm8Operand";
 799   let ParserMatchClass = PostIdxImm8AsmOperand;
 800   let MIOperandInfo = (ops i32imm);
 801 }
 802
 803 // postidx_imm8s4 := +/- [0,1020]
 804 //
 805 // 9 bit value:
 806 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 807 //  {7-0}     [0,255] imm8 value, scaled by 4.
 808 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 809 def postidx_imm8s4 : Operand<i32> {
 810   let PrintMethod = "printPostIdxImm8s4Operand";
 811   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 812   let MIOperandInfo = (ops i32imm);
 813 }
 814
 815
 816 // postidx_reg := +/- reg
 817 //
 818 def PostIdxRegAsmOperand : AsmOperandClass {
 819   let Name = "PostIdxReg";
 820   let ParserMethod = "parsePostIdxReg";
 821 }
 822 def postidx_reg : Operand<i32> {
 823   let EncoderMethod = "getPostIdxRegOpValue";
 824   let DecoderMethod = "DecodePostIdxReg";
 825   let PrintMethod = "printPostIdxRegOperand";
 826   let ParserMatchClass = PostIdxRegAsmOperand;
 827   let MIOperandInfo = (ops GPRnopc, i32imm);
 828 }
 829
 830
 831 // addrmode2 := reg +/- imm12
 832 //           := reg +/- reg shop imm
 833 //
 834 // FIXME: addrmode2 should be refactored the rest of the way to always
 835 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 836 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 837 def addrmode2 : Operand<i32>,
 838                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 839   let EncoderMethod = "getAddrMode2OpValue";
 840   let PrintMethod = "printAddrMode2Operand";
 841   let ParserMatchClass = AddrMode2AsmOperand;
 842   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 843 }
 844
 845 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 846   let Name = "PostIdxRegShifted";
 847   let ParserMethod = "parsePostIdxReg";
 848 }
 849 def am2offset_reg : Operand<i32>,
 850                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 851                 [], [SDNPWantRoot]> {
 852   let EncoderMethod = "getAddrMode2OffsetOpValue";
 853   let PrintMethod = "printAddrMode2OffsetOperand";
 854   // When using this for assembly, it's always as a post-index offset.
 855   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 856   let MIOperandInfo = (ops GPRnopc, i32imm);
 857 }
 858
 859 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 860 // the GPR is purely vestigal at this point.
 861 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 862 def am2offset_imm : Operand<i32>,
 863                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 864                 [], [SDNPWantRoot]> {
 865   let EncoderMethod = "getAddrMode2OffsetOpValue";
 866   let PrintMethod = "printAddrMode2OffsetOperand";
 867   let ParserMatchClass = AM2OffsetImmAsmOperand;
 868   let MIOperandInfo = (ops GPRnopc, i32imm);
 869 }
 870
 871
 872 // addrmode3 := reg +/- reg
 873 // addrmode3 := reg +/- imm8
 874 //
 875 // FIXME: split into imm vs. reg versions.
 876 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 877 class AddrMode3 : Operand<i32>,
 878                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 879   let EncoderMethod = "getAddrMode3OpValue";
 880   let ParserMatchClass = AddrMode3AsmOperand;
 881   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 882 }
 883
 884 def addrmode3 : AddrMode3
 885 {
 886   let PrintMethod = "printAddrMode3Operand<false>";
 887 }
 888
 889 def addrmode3_pre : AddrMode3
 890 {
 891   let PrintMethod = "printAddrMode3Operand<true>";
 892 }
 893
 894 // FIXME: split into imm vs. reg versions.
 895 // FIXME: parser method to handle +/- register.
 896 def AM3OffsetAsmOperand : AsmOperandClass {
 897   let Name = "AM3Offset";
 898   let ParserMethod = "parseAM3Offset";
 899 }
 900 def am3offset : Operand<i32>,
 901                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 902                                [], [SDNPWantRoot]> {
 903   let EncoderMethod = "getAddrMode3OffsetOpValue";
 904   let PrintMethod = "printAddrMode3OffsetOperand";
 905   let ParserMatchClass = AM3OffsetAsmOperand;
 906   let MIOperandInfo = (ops GPR, i32imm);
 907 }
 908
 909 // ldstm_mode := {ia, ib, da, db}
 910 //
 911 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 912   let EncoderMethod = "getLdStmModeOpValue";
 913   let PrintMethod = "printLdStmModeOperand";
 914 }
 915
 916 // addrmode5 := reg +/- imm8*4
 917 //
 918 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 919 class AddrMode5 : Operand<i32>,
 920                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 921   let EncoderMethod = "getAddrMode5OpValue";
 922   let DecoderMethod = "DecodeAddrMode5Operand";
 923   let ParserMatchClass = AddrMode5AsmOperand;
 924   let MIOperandInfo = (ops GPR:$base, i32imm);
 925 }
 926
 927 def addrmode5 : AddrMode5 {
 928    let PrintMethod = "printAddrMode5Operand<false>";
 929 }
 930
 931 def addrmode5_pre : AddrMode5 {
 932    let PrintMethod = "printAddrMode5Operand<true>";
 933 }
 934
 935 // addrmode6 := reg with optional alignment
 936 //
 937 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 938 def addrmode6 : Operand<i32>,
 939                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 940   let PrintMethod = "printAddrMode6Operand";
 941   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 942   let EncoderMethod = "getAddrMode6AddressOpValue";
 943   let DecoderMethod = "DecodeAddrMode6Operand";
 944   let ParserMatchClass = AddrMode6AsmOperand;
 945 }
 946
 947 def am6offset : Operand<i32>,
 948                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 949                                [], [SDNPWantRoot]> {
 950   let PrintMethod = "printAddrMode6OffsetOperand";
 951   let MIOperandInfo = (ops GPR);
 952   let EncoderMethod = "getAddrMode6OffsetOpValue";
 953   let DecoderMethod = "DecodeGPRRegisterClass";
 954 }
 955
 956 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 957 // (single element from one lane) for size 32.
 958 def addrmode6oneL32 : Operand<i32>,
 959                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 960   let PrintMethod = "printAddrMode6Operand";
 961   let MIOperandInfo = (ops GPR:$addr, i32imm);
 962   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 963 }
 964
 965 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 966 // instructions, specifically VLD4-dup.
 967 def addrmode6dup : Operand<i32>,
 968                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 969   let PrintMethod = "printAddrMode6Operand";
 970   let MIOperandInfo = (ops GPR:$addr, i32imm);
 971   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 972   // FIXME: This is close, but not quite right. The alignment specifier is
 973   // different.
 974   let ParserMatchClass = AddrMode6AsmOperand;
 975 }
 976
 977 // addrmodepc := pc + reg
 978 //
 979 def addrmodepc : Operand<i32>,
 980                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 981   let PrintMethod = "printAddrModePCOperand";
 982   let MIOperandInfo = (ops GPR, i32imm);
 983 }
 984
 985 // addr_offset_none := reg
 986 //
 987 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 988 def addr_offset_none : Operand<i32>,
 989                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 990   let PrintMethod = "printAddrMode7Operand";
 991   let DecoderMethod = "DecodeAddrMode7Operand";
 992   let ParserMatchClass = MemNoOffsetAsmOperand;
 993   let MIOperandInfo = (ops GPR:$base);
 994 }
 995
 996 def nohash_imm : Operand<i32> {
 997   let PrintMethod = "printNoHashImmediate";
 998 }
 999
1000 def CoprocNumAsmOperand : AsmOperandClass {
1001   let Name = "CoprocNum";
1002   let ParserMethod = "parseCoprocNumOperand";
1003 }
1004 def p_imm : Operand<i32> {
1005   let PrintMethod = "printPImmediate";
1006   let ParserMatchClass = CoprocNumAsmOperand;
1007   let DecoderMethod = "DecodeCoprocessor";
1008 }
1009
1010 def pf_imm : Operand<i32> {
1011   let PrintMethod = "printPImmediate";
1012   let ParserMatchClass = CoprocNumAsmOperand;
1013 }
1014
1015 def CoprocRegAsmOperand : AsmOperandClass {
1016   let Name = "CoprocReg";
1017   let ParserMethod = "parseCoprocRegOperand";
1018 }
1019 def c_imm : Operand<i32> {
1020   let PrintMethod = "printCImmediate";
1021   let ParserMatchClass = CoprocRegAsmOperand;
1022 }
1023 def CoprocOptionAsmOperand : AsmOperandClass {
1024   let Name = "CoprocOption";
1025   let ParserMethod = "parseCoprocOptionOperand";
1026 }
1027 def coproc_option_imm : Operand<i32> {
1028   let PrintMethod = "printCoprocOptionImm";
1029   let ParserMatchClass = CoprocOptionAsmOperand;
1030 }
1031
1032 //===----------------------------------------------------------------------===//
1033
1034 include "ARMInstrFormats.td"
1035
1036 //===----------------------------------------------------------------------===//
1037 // Multiclass helpers...
1038 //
1039
1040 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1041 /// binop that produces a value.
1042 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1043 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1044                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1045                         PatFrag opnode, bit Commutable = 0> {
1046   // The register-immediate version is re-materializable. This is useful
1047   // in particular for taking the address of a local.
1048   let isReMaterializable = 1 in {
1049   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1050                iii, opc, "\t$Rd, $Rn, $imm",
1051                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1052            Sched<[WriteALU, ReadALU]> {
1053     bits<4> Rd;
1054     bits<4> Rn;
1055     bits<12> imm;
1056     let Inst{25} = 1;
1057     let Inst{19-16} = Rn;
1058     let Inst{15-12} = Rd;
1059     let Inst{11-0} = imm;
1060   }
1061   }
1062   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1063                iir, opc, "\t$Rd, $Rn, $Rm",
1064                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1065            Sched<[WriteALU, ReadALU, ReadALU]> {
1066     bits<4> Rd;
1067     bits<4> Rn;
1068     bits<4> Rm;
1069     let Inst{25} = 0;
1070     let isCommutable = Commutable;
1071     let Inst{19-16} = Rn;
1072     let Inst{15-12} = Rd;
1073     let Inst{11-4} = 0b00000000;
1074     let Inst{3-0} = Rm;
1075   }
1076
1077   def rsi : AsI1<opcod, (outs GPR:$Rd),
1078                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1079                iis, opc, "\t$Rd, $Rn, $shift",
1080                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1081             Sched<[WriteALUsi, ReadALU]> {
1082     bits<4> Rd;
1083     bits<4> Rn;
1084     bits<12> shift;
1085     let Inst{25} = 0;
1086     let Inst{19-16} = Rn;
1087     let Inst{15-12} = Rd;
1088     let Inst{11-5} = shift{11-5};
1089     let Inst{4} = 0;
1090     let Inst{3-0} = shift{3-0};
1091   }
1092
1093   def rsr : AsI1<opcod, (outs GPR:$Rd),
1094                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1095                iis, opc, "\t$Rd, $Rn, $shift",
1096                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1097             Sched<[WriteALUsr, ReadALUsr]> {
1098     bits<4> Rd;
1099     bits<4> Rn;
1100     bits<12> shift;
1101     let Inst{25} = 0;
1102     let Inst{19-16} = Rn;
1103     let Inst{15-12} = Rd;
1104     let Inst{11-8} = shift{11-8};
1105     let Inst{7} = 0;
1106     let Inst{6-5} = shift{6-5};
1107     let Inst{4} = 1;
1108     let Inst{3-0} = shift{3-0};
1109   }
1110 }
1111
1112 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1113 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1114 /// it is equivalent to the AsI1_bin_irs counterpart.
1115 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1116 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1117                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1118                         PatFrag opnode, bit Commutable = 0> {
1119   // The register-immediate version is re-materializable. This is useful
1120   // in particular for taking the address of a local.
1121   let isReMaterializable = 1 in {
1122   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1123                iii, opc, "\t$Rd, $Rn, $imm",
1124                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1125            Sched<[WriteALU, ReadALU]> {
1126     bits<4> Rd;
1127     bits<4> Rn;
1128     bits<12> imm;
1129     let Inst{25} = 1;
1130     let Inst{19-16} = Rn;
1131     let Inst{15-12} = Rd;
1132     let Inst{11-0} = imm;
1133   }
1134   }
1135   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1136                iir, opc, "\t$Rd, $Rn, $Rm",
1137                [/* pattern left blank */]>,
1138            Sched<[WriteALU, ReadALU, ReadALU]> {
1139     bits<4> Rd;
1140     bits<4> Rn;
1141     bits<4> Rm;
1142     let Inst{11-4} = 0b00000000;
1143     let Inst{25} = 0;
1144     let Inst{3-0} = Rm;
1145     let Inst{15-12} = Rd;
1146     let Inst{19-16} = Rn;
1147   }
1148
1149   def rsi : AsI1<opcod, (outs GPR:$Rd),
1150                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1151                iis, opc, "\t$Rd, $Rn, $shift",
1152                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1153             Sched<[WriteALUsi, ReadALU]> {
1154     bits<4> Rd;
1155     bits<4> Rn;
1156     bits<12> shift;
1157     let Inst{25} = 0;
1158     let Inst{19-16} = Rn;
1159     let Inst{15-12} = Rd;
1160     let Inst{11-5} = shift{11-5};
1161     let Inst{4} = 0;
1162     let Inst{3-0} = shift{3-0};
1163   }
1164
1165   def rsr : AsI1<opcod, (outs GPR:$Rd),
1166                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1167                iis, opc, "\t$Rd, $Rn, $shift",
1168                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1169             Sched<[WriteALUsr, ReadALUsr]> {
1170     bits<4> Rd;
1171     bits<4> Rn;
1172     bits<12> shift;
1173     let Inst{25} = 0;
1174     let Inst{19-16} = Rn;
1175     let Inst{15-12} = Rd;
1176     let Inst{11-8} = shift{11-8};
1177     let Inst{7} = 0;
1178     let Inst{6-5} = shift{6-5};
1179     let Inst{4} = 1;
1180     let Inst{3-0} = shift{3-0};
1181   }
1182 }
1183
1184 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1185 ///
1186 /// These opcodes will be converted to the real non-S opcodes by
1187 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1188 let hasPostISelHook = 1, Defs = [CPSR] in {
1189 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1190                           InstrItinClass iis, PatFrag opnode,
1191                           bit Commutable = 0> {
1192   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1193                          4, iii,
1194                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1195                          Sched<[WriteALU, ReadALU]>;
1196
1197   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1198                          4, iir,
1199                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1200                          Sched<[WriteALU, ReadALU, ReadALU]> {
1201     let isCommutable = Commutable;
1202   }
1203   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1204                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1205                           4, iis,
1206                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1207                                                 so_reg_imm:$shift))]>,
1208                           Sched<[WriteALUsi, ReadALU]>;
1209
1210   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1211                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1212                           4, iis,
1213                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1214                                                 so_reg_reg:$shift))]>,
1215                           Sched<[WriteALUSsr, ReadALUsr]>;
1216 }
1217 }
1218
1219 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1220 /// operands are reversed.
1221 let hasPostISelHook = 1, Defs = [CPSR] in {
1222 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1223                           InstrItinClass iis, PatFrag opnode,
1224                           bit Commutable = 0> {
1225   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1226                          4, iii,
1227                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1228            Sched<[WriteALU, ReadALU]>;
1229
1230   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1231                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1232                           4, iis,
1233                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1234                                              GPR:$Rn))]>,
1235             Sched<[WriteALUsi, ReadALU]>;
1236
1237   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1238                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1239                           4, iis,
1240                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1241                                              GPR:$Rn))]>,
1242             Sched<[WriteALUSsr, ReadALUsr]>;
1243 }
1244 }
1245
1246 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1247 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1248 /// a explicit result, only implicitly set CPSR.
1249 let isCompare = 1, Defs = [CPSR] in {
1250 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1251                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1252                        PatFrag opnode, bit Commutable = 0> {
1253   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1254                opc, "\t$Rn, $imm",
1255                [(opnode GPR:$Rn, so_imm:$imm)]>,
1256            Sched<[WriteCMP, ReadALU]> {
1257     bits<4> Rn;
1258     bits<12> imm;
1259     let Inst{25} = 1;
1260     let Inst{20} = 1;
1261     let Inst{19-16} = Rn;
1262     let Inst{15-12} = 0b0000;
1263     let Inst{11-0} = imm;
1264
1265     let Unpredictable{15-12} = 0b1111;
1266   }
1267   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1268                opc, "\t$Rn, $Rm",
1269                [(opnode GPR:$Rn, GPR:$Rm)]>,
1270            Sched<[WriteCMP, ReadALU, ReadALU]> {
1271     bits<4> Rn;
1272     bits<4> Rm;
1273     let isCommutable = Commutable;
1274     let Inst{25} = 0;
1275     let Inst{20} = 1;
1276     let Inst{19-16} = Rn;
1277     let Inst{15-12} = 0b0000;
1278     let Inst{11-4} = 0b00000000;
1279     let Inst{3-0} = Rm;
1280
1281     let Unpredictable{15-12} = 0b1111;
1282   }
1283   def rsi : AI1<opcod, (outs),
1284                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1285                opc, "\t$Rn, $shift",
1286                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1287             Sched<[WriteCMPsi, ReadALU]> {
1288     bits<4> Rn;
1289     bits<12> shift;
1290     let Inst{25} = 0;
1291     let Inst{20} = 1;
1292     let Inst{19-16} = Rn;
1293     let Inst{15-12} = 0b0000;
1294     let Inst{11-5} = shift{11-5};
1295     let Inst{4} = 0;
1296     let Inst{3-0} = shift{3-0};
1297
1298     let Unpredictable{15-12} = 0b1111;
1299   }
1300   def rsr : AI1<opcod, (outs),
1301                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1302                opc, "\t$Rn, $shift",
1303                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1304             Sched<[WriteCMPsr, ReadALU]> {
1305     bits<4> Rn;
1306     bits<12> shift;
1307     let Inst{25} = 0;
1308     let Inst{20} = 1;
1309     let Inst{19-16} = Rn;
1310     let Inst{15-12} = 0b0000;
1311     let Inst{11-8} = shift{11-8};
1312     let Inst{7} = 0;
1313     let Inst{6-5} = shift{6-5};
1314     let Inst{4} = 1;
1315     let Inst{3-0} = shift{3-0};
1316
1317     let Unpredictable{15-12} = 0b1111;
1318   }
1319
1320 }
1321 }
1322
1323 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1324 /// register and one whose operand is a register rotated by 8/16/24.
1325 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1326 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1327   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1328           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1329           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1330        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1331   bits<4> Rd;
1332   bits<4> Rm;
1333   bits<2> rot;
1334   let Inst{19-16} = 0b1111;
1335   let Inst{15-12} = Rd;
1336   let Inst{11-10} = rot;
1337   let Inst{3-0}   = Rm;
1338 }
1339
1340 class AI_ext_rrot_np<bits<8> opcod, string opc>
1341   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1342           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1343        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1344   bits<2> rot;
1345   let Inst{19-16} = 0b1111;
1346   let Inst{11-10} = rot;
1347  }
1348
1349 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1350 /// register and one whose operand is a register rotated by 8/16/24.
1351 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1352   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1353           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1354           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1355                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1356         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1357   bits<4> Rd;
1358   bits<4> Rm;
1359   bits<4> Rn;
1360   bits<2> rot;
1361   let Inst{19-16} = Rn;
1362   let Inst{15-12} = Rd;
1363   let Inst{11-10} = rot;
1364   let Inst{9-4}   = 0b000111;
1365   let Inst{3-0}   = Rm;
1366 }
1367
1368 class AI_exta_rrot_np<bits<8> opcod, string opc>
1369   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1370           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1371        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1372   bits<4> Rn;
1373   bits<2> rot;
1374   let Inst{19-16} = Rn;
1375   let Inst{11-10} = rot;
1376 }
1377
1378 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1379 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1380 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1381                              bit Commutable = 0> {
1382   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1383   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1384                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1385                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1386                Requires<[IsARM]>,
1387            Sched<[WriteALU, ReadALU]> {
1388     bits<4> Rd;
1389     bits<4> Rn;
1390     bits<12> imm;
1391     let Inst{25} = 1;
1392     let Inst{15-12} = Rd;
1393     let Inst{19-16} = Rn;
1394     let Inst{11-0} = imm;
1395   }
1396   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1397                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1398                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1399                Requires<[IsARM]>,
1400            Sched<[WriteALU, ReadALU, ReadALU]> {
1401     bits<4> Rd;
1402     bits<4> Rn;
1403     bits<4> Rm;
1404     let Inst{11-4} = 0b00000000;
1405     let Inst{25} = 0;
1406     let isCommutable = Commutable;
1407     let Inst{3-0} = Rm;
1408     let Inst{15-12} = Rd;
1409     let Inst{19-16} = Rn;
1410   }
1411   def rsi : AsI1<opcod, (outs GPR:$Rd),
1412                 (ins GPR:$Rn, so_reg_imm:$shift),
1413                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1414               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1415                Requires<[IsARM]>,
1416             Sched<[WriteALUsi, ReadALU]> {
1417     bits<4> Rd;
1418     bits<4> Rn;
1419     bits<12> shift;
1420     let Inst{25} = 0;
1421     let Inst{19-16} = Rn;
1422     let Inst{15-12} = Rd;
1423     let Inst{11-5} = shift{11-5};
1424     let Inst{4} = 0;
1425     let Inst{3-0} = shift{3-0};
1426   }
1427   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1428                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1429                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1430               [(set GPRnopc:$Rd, CPSR,
1431                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1432                Requires<[IsARM]>,
1433             Sched<[WriteALUsr, ReadALUsr]> {
1434     bits<4> Rd;
1435     bits<4> Rn;
1436     bits<12> shift;
1437     let Inst{25} = 0;
1438     let Inst{19-16} = Rn;
1439     let Inst{15-12} = Rd;
1440     let Inst{11-8} = shift{11-8};
1441     let Inst{7} = 0;
1442     let Inst{6-5} = shift{6-5};
1443     let Inst{4} = 1;
1444     let Inst{3-0} = shift{3-0};
1445   }
1446   }
1447 }
1448
1449 /// AI1_rsc_irs - Define instructions and patterns for rsc
1450 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1451 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1452   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1453   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1454                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1455                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1456                Requires<[IsARM]>,
1457            Sched<[WriteALU, ReadALU]> {
1458     bits<4> Rd;
1459     bits<4> Rn;
1460     bits<12> imm;
1461     let Inst{25} = 1;
1462     let Inst{15-12} = Rd;
1463     let Inst{19-16} = Rn;
1464     let Inst{11-0} = imm;
1465   }
1466   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1467                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1468                [/* pattern left blank */]>,
1469            Sched<[WriteALU, ReadALU, ReadALU]> {
1470     bits<4> Rd;
1471     bits<4> Rn;
1472     bits<4> Rm;
1473     let Inst{11-4} = 0b00000000;
1474     let Inst{25} = 0;
1475     let Inst{3-0} = Rm;
1476     let Inst{15-12} = Rd;
1477     let Inst{19-16} = Rn;
1478   }
1479   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1480                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1481               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1482                Requires<[IsARM]>,
1483             Sched<[WriteALUsi, ReadALU]> {
1484     bits<4> Rd;
1485     bits<4> Rn;
1486     bits<12> shift;
1487     let Inst{25} = 0;
1488     let Inst{19-16} = Rn;
1489     let Inst{15-12} = Rd;
1490     let Inst{11-5} = shift{11-5};
1491     let Inst{4} = 0;
1492     let Inst{3-0} = shift{3-0};
1493   }
1494   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1495                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1496               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1497                Requires<[IsARM]>,
1498             Sched<[WriteALUsr, ReadALUsr]> {
1499     bits<4> Rd;
1500     bits<4> Rn;
1501     bits<12> shift;
1502     let Inst{25} = 0;
1503     let Inst{19-16} = Rn;
1504     let Inst{15-12} = Rd;
1505     let Inst{11-8} = shift{11-8};
1506     let Inst{7} = 0;
1507     let Inst{6-5} = shift{6-5};
1508     let Inst{4} = 1;
1509     let Inst{3-0} = shift{3-0};
1510   }
1511   }
1512 }
1513
1514 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1515 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1516            InstrItinClass iir, PatFrag opnode> {
1517   // Note: We use the complex addrmode_imm12 rather than just an input
1518   // GPR and a constrained immediate so that we can use this to match
1519   // frame index references and avoid matching constant pool references.
1520   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1521                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1522                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1523     bits<4>  Rt;
1524     bits<17> addr;
1525     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1526     let Inst{19-16} = addr{16-13};  // Rn
1527     let Inst{15-12} = Rt;
1528     let Inst{11-0}  = addr{11-0};   // imm12
1529   }
1530   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1531                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1532                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1533     bits<4>  Rt;
1534     bits<17> shift;
1535     let shift{4}    = 0;            // Inst{4} = 0
1536     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1537     let Inst{19-16} = shift{16-13}; // Rn
1538     let Inst{15-12} = Rt;
1539     let Inst{11-0}  = shift{11-0};
1540   }
1541 }
1542 }
1543
1544 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1545 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1546            InstrItinClass iir, PatFrag opnode> {
1547   // Note: We use the complex addrmode_imm12 rather than just an input
1548   // GPR and a constrained immediate so that we can use this to match
1549   // frame index references and avoid matching constant pool references.
1550   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1551                    (ins addrmode_imm12:$addr),
1552                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1553                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1554     bits<4>  Rt;
1555     bits<17> addr;
1556     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1557     let Inst{19-16} = addr{16-13};  // Rn
1558     let Inst{15-12} = Rt;
1559     let Inst{11-0}  = addr{11-0};   // imm12
1560   }
1561   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1562                    (ins ldst_so_reg:$shift),
1563                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1564                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1565     bits<4>  Rt;
1566     bits<17> shift;
1567     let shift{4}    = 0;            // Inst{4} = 0
1568     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1569     let Inst{19-16} = shift{16-13}; // Rn
1570     let Inst{15-12} = Rt;
1571     let Inst{11-0}  = shift{11-0};
1572   }
1573 }
1574 }
1575
1576
1577 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1578            InstrItinClass iir, PatFrag opnode> {
1579   // Note: We use the complex addrmode_imm12 rather than just an input
1580   // GPR and a constrained immediate so that we can use this to match
1581   // frame index references and avoid matching constant pool references.
1582   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1583                    (ins GPR:$Rt, addrmode_imm12:$addr),
1584                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1585                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1586     bits<4> Rt;
1587     bits<17> addr;
1588     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1589     let Inst{19-16} = addr{16-13};  // Rn
1590     let Inst{15-12} = Rt;
1591     let Inst{11-0}  = addr{11-0};   // imm12
1592   }
1593   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1594                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1595                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1596     bits<4> Rt;
1597     bits<17> shift;
1598     let shift{4}    = 0;            // Inst{4} = 0
1599     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1600     let Inst{19-16} = shift{16-13}; // Rn
1601     let Inst{15-12} = Rt;
1602     let Inst{11-0}  = shift{11-0};
1603   }
1604 }
1605
1606 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1607            InstrItinClass iir, PatFrag opnode> {
1608   // Note: We use the complex addrmode_imm12 rather than just an input
1609   // GPR and a constrained immediate so that we can use this to match
1610   // frame index references and avoid matching constant pool references.
1611   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1612                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1613                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1614                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1615     bits<4> Rt;
1616     bits<17> addr;
1617     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1618     let Inst{19-16} = addr{16-13};  // Rn
1619     let Inst{15-12} = Rt;
1620     let Inst{11-0}  = addr{11-0};   // imm12
1621   }
1622   def rs : AI2ldst<0b011, 0, isByte, (outs),
1623                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1624                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1625                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1626     bits<4> Rt;
1627     bits<17> shift;
1628     let shift{4}    = 0;            // Inst{4} = 0
1629     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1630     let Inst{19-16} = shift{16-13}; // Rn
1631     let Inst{15-12} = Rt;
1632     let Inst{11-0}  = shift{11-0};
1633   }
1634 }
1635
1636
1637 //===----------------------------------------------------------------------===//
1638 // Instructions
1639 //===----------------------------------------------------------------------===//
1640
1641 //===----------------------------------------------------------------------===//
1642 //  Miscellaneous Instructions.
1643 //
1644
1645 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1646 /// the function.  The first operand is the ID# for this instruction, the second
1647 /// is the index into the MachineConstantPool that this is, the third is the
1648 /// size in bytes of this constant pool entry.
1649 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1650 def CONSTPOOL_ENTRY :
1651 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1652                     i32imm:$size), NoItinerary, []>;
1653
1654 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1655 // from removing one half of the matched pairs. That breaks PEI, which assumes
1656 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1657 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1658 def ADJCALLSTACKUP :
1659 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1660            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1661
1662 def ADJCALLSTACKDOWN :
1663 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1664            [(ARMcallseq_start timm:$amt)]>;
1665 }
1666
1667 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1668 // (These pseudos use a hand-written selection code).
1669 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1670 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1671                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1672                               NoItinerary, []>;
1673 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1674                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1675                               NoItinerary, []>;
1676 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1677                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1678                               NoItinerary, []>;
1679 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1680                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1681                               NoItinerary, []>;
1682 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1683                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1684                               NoItinerary, []>;
1685 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1686                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1687                               NoItinerary, []>;
1688 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1689                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1690                               NoItinerary, []>;
1691 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1692                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1693                                       GPR:$set1, GPR:$set2),
1694                                  NoItinerary, []>;
1695 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1696                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1697                               NoItinerary, []>;
1698 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1699                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1700                               NoItinerary, []>;
1701 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1702                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1703                               NoItinerary, []>;
1704 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1705                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1706                               NoItinerary, []>;
1707 }
1708
1709 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1710               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1711   bits<3> imm;
1712   let Inst{27-3} = 0b0011001000001111000000000;
1713   let Inst{2-0} = imm;
1714 }
1715
1716 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1717 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1718 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1719 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1720 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1721
1722 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1723              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1724   bits<4> Rd;
1725   bits<4> Rn;
1726   bits<4> Rm;
1727   let Inst{3-0} = Rm;
1728   let Inst{15-12} = Rd;
1729   let Inst{19-16} = Rn;
1730   let Inst{27-20} = 0b01101000;
1731   let Inst{7-4} = 0b1011;
1732   let Inst{11-8} = 0b1111;
1733   let Unpredictable{11-8} = 0b1111;
1734 }
1735
1736 // The 16-bit operand $val can be used by a debugger to store more information
1737 // about the breakpoint.
1738 def BKPT : AI<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1739               "bkpt", "\t$val", []>, Requires<[IsARM]> {
1740   bits<16> val;
1741   let Inst{3-0} = val{3-0};
1742   let Inst{19-8} = val{15-4};
1743   let Inst{27-20} = 0b00010010;
1744   let Inst{7-4} = 0b0111;
1745 }
1746
1747 // Change Processor State
1748 // FIXME: We should use InstAlias to handle the optional operands.
1749 class CPS<dag iops, string asm_ops>
1750   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1751         []>, Requires<[IsARM]> {
1752   bits<2> imod;
1753   bits<3> iflags;
1754   bits<5> mode;
1755   bit M;
1756
1757   let Inst{31-28} = 0b1111;
1758   let Inst{27-20} = 0b00010000;
1759   let Inst{19-18} = imod;
1760   let Inst{17}    = M; // Enabled if mode is set;
1761   let Inst{16-9}  = 0b00000000;
1762   let Inst{8-6}   = iflags;
1763   let Inst{5}     = 0;
1764   let Inst{4-0}   = mode;
1765 }
1766
1767 let DecoderMethod = "DecodeCPSInstruction" in {
1768 let M = 1 in
1769   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1770                   "$imod\t$iflags, $mode">;
1771 let mode = 0, M = 0 in
1772   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1773
1774 let imod = 0, iflags = 0, M = 1 in
1775   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1776 }
1777
1778 // Preload signals the memory system of possible future data/instruction access.
1779 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1780
1781   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1782                 !strconcat(opc, "\t$addr"),
1783                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]> {
1784     bits<4> Rt;
1785     bits<17> addr;
1786     let Inst{31-26} = 0b111101;
1787     let Inst{25} = 0; // 0 for immediate form
1788     let Inst{24} = data;
1789     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1790     let Inst{22} = read;
1791     let Inst{21-20} = 0b01;
1792     let Inst{19-16} = addr{16-13};  // Rn
1793     let Inst{15-12} = 0b1111;
1794     let Inst{11-0}  = addr{11-0};   // imm12
1795   }
1796
1797   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1798                !strconcat(opc, "\t$shift"),
1799                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]> {
1800     bits<17> shift;
1801     let Inst{31-26} = 0b111101;
1802     let Inst{25} = 1; // 1 for register form
1803     let Inst{24} = data;
1804     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1805     let Inst{22} = read;
1806     let Inst{21-20} = 0b01;
1807     let Inst{19-16} = shift{16-13}; // Rn
1808     let Inst{15-12} = 0b1111;
1809     let Inst{11-0}  = shift{11-0};
1810     let Inst{4} = 0;
1811   }
1812 }
1813
1814 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1815 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1816 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1817
1818 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1819                  "setend\t$end", []>, Requires<[IsARM]> {
1820   bits<1> end;
1821   let Inst{31-10} = 0b1111000100000001000000;
1822   let Inst{9} = end;
1823   let Inst{8-0} = 0;
1824 }
1825
1826 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1827              []>, Requires<[IsARM, HasV7]> {
1828   bits<4> opt;
1829   let Inst{27-4} = 0b001100100000111100001111;
1830   let Inst{3-0} = opt;
1831 }
1832
1833 /*
1834  * A5.4 Permanently UNDEFINED instructions.
1835  *
1836  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1837  * Other UDF encodings generate SIGILL.
1838  *
1839  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1840  * Encoding A1:
1841  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1842  * Encoding T1:
1843  *  1101 1110 iiii iiii
1844  * It uses the following encoding:
1845  *  1110 0111 1111 1110 1101 1110 1111 0000
1846  *  - In ARM: UDF #60896;
1847  *  - In Thumb: UDF #254 followed by a branch-to-self.
1848  */
1849 let isBarrier = 1, isTerminator = 1 in
1850 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1851                "trap", [(trap)]>,
1852            Requires<[IsARM,UseNaClTrap]> {
1853   let Inst = 0xe7fedef0;
1854 }
1855 let isBarrier = 1, isTerminator = 1 in
1856 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1857                "trap", [(trap)]>,
1858            Requires<[IsARM,DontUseNaClTrap]> {
1859   let Inst = 0xe7ffdefe;
1860 }
1861
1862 // Address computation and loads and stores in PIC mode.
1863 let isNotDuplicable = 1 in {
1864 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1865                             4, IIC_iALUr,
1866                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1867                             Sched<[WriteALU, ReadALU]>;
1868
1869 let AddedComplexity = 10 in {
1870 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1871                             4, IIC_iLoad_r,
1872                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1873
1874 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1875                             4, IIC_iLoad_bh_r,
1876                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1877
1878 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1879                             4, IIC_iLoad_bh_r,
1880                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1881
1882 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1883                             4, IIC_iLoad_bh_r,
1884                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1885
1886 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1887                             4, IIC_iLoad_bh_r,
1888                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1889 }
1890 let AddedComplexity = 10 in {
1891 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1892       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1893
1894 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1895       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1896                                                    addrmodepc:$addr)]>;
1897
1898 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1899       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1900 }
1901 } // isNotDuplicable = 1
1902
1903
1904 // LEApcrel - Load a pc-relative address into a register without offending the
1905 // assembler.
1906 let neverHasSideEffects = 1, isReMaterializable = 1 in
1907 // The 'adr' mnemonic encodes differently if the label is before or after
1908 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1909 // know until then which form of the instruction will be used.
1910 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1911                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1912                  Sched<[WriteALU, ReadALU]> {
1913   bits<4> Rd;
1914   bits<14> label;
1915   let Inst{27-25} = 0b001;
1916   let Inst{24} = 0;
1917   let Inst{23-22} = label{13-12};
1918   let Inst{21} = 0;
1919   let Inst{20} = 0;
1920   let Inst{19-16} = 0b1111;
1921   let Inst{15-12} = Rd;
1922   let Inst{11-0} = label{11-0};
1923 }
1924
1925 let hasSideEffects = 1 in {
1926 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1927                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1928
1929 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1930                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1931                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1932 }
1933
1934 //===----------------------------------------------------------------------===//
1935 //  Control Flow Instructions.
1936 //
1937
1938 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1939   // ARMV4T and above
1940   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1941                   "bx", "\tlr", [(ARMretflag)]>,
1942                Requires<[IsARM, HasV4T]> {
1943     let Inst{27-0}  = 0b0001001011111111111100011110;
1944   }
1945
1946   // ARMV4 only
1947   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1948                   "mov", "\tpc, lr", [(ARMretflag)]>,
1949                Requires<[IsARM, NoV4T]> {
1950     let Inst{27-0} = 0b0001101000001111000000001110;
1951   }
1952 }
1953
1954 // Indirect branches
1955 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1956   // ARMV4T and above
1957   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1958                   [(brind GPR:$dst)]>,
1959               Requires<[IsARM, HasV4T]> {
1960     bits<4> dst;
1961     let Inst{31-4} = 0b1110000100101111111111110001;
1962     let Inst{3-0}  = dst;
1963   }
1964
1965   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1966                   "bx", "\t$dst", [/* pattern left blank */]>,
1967               Requires<[IsARM, HasV4T]> {
1968     bits<4> dst;
1969     let Inst{27-4} = 0b000100101111111111110001;
1970     let Inst{3-0}  = dst;
1971   }
1972 }
1973
1974 // SP is marked as a use to prevent stack-pointer assignments that appear
1975 // immediately before calls from potentially appearing dead.
1976 let isCall = 1,
1977   // FIXME:  Do we really need a non-predicated version? If so, it should
1978   // at least be a pseudo instruction expanding to the predicated version
1979   // at MC lowering time.
1980   Defs = [LR], Uses = [SP] in {
1981   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1982                 IIC_Br, "bl\t$func",
1983                 [(ARMcall tglobaladdr:$func)]>,
1984             Requires<[IsARM]> {
1985     let Inst{31-28} = 0b1110;
1986     bits<24> func;
1987     let Inst{23-0} = func;
1988     let DecoderMethod = "DecodeBranchImmInstruction";
1989   }
1990
1991   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1992                    IIC_Br, "bl", "\t$func",
1993                    [(ARMcall_pred tglobaladdr:$func)]>,
1994                 Requires<[IsARM]> {
1995     bits<24> func;
1996     let Inst{23-0} = func;
1997     let DecoderMethod = "DecodeBranchImmInstruction";
1998   }
1999
2000   // ARMv5T and above
2001   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2002                 IIC_Br, "blx\t$func",
2003                 [(ARMcall GPR:$func)]>,
2004             Requires<[IsARM, HasV5T]> {
2005     bits<4> func;
2006     let Inst{31-4} = 0b1110000100101111111111110011;
2007     let Inst{3-0}  = func;
2008   }
2009
2010   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2011                     IIC_Br, "blx", "\t$func",
2012                     [(ARMcall_pred GPR:$func)]>,
2013                  Requires<[IsARM, HasV5T]> {
2014     bits<4> func;
2015     let Inst{27-4} = 0b000100101111111111110011;
2016     let Inst{3-0}  = func;
2017   }
2018
2019   // ARMv4T
2020   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2021   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2022                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2023                    Requires<[IsARM, HasV4T]>;
2024
2025   // ARMv4
2026   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2027                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2028                    Requires<[IsARM, NoV4T]>;
2029
2030   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2031   // return stack predictor.
2032   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2033                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2034                       Requires<[IsARM]>;
2035 }
2036
2037 let isBranch = 1, isTerminator = 1 in {
2038   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2039   // a two-value operand where a dag node expects two operands. :(
2040   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2041                IIC_Br, "b", "\t$target",
2042                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]> {
2043     bits<24> target;
2044     let Inst{23-0} = target;
2045     let DecoderMethod = "DecodeBranchImmInstruction";
2046   }
2047
2048   let isBarrier = 1 in {
2049     // B is "predicable" since it's just a Bcc with an 'always' condition.
2050     let isPredicable = 1 in
2051     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2052     // should be sufficient.
2053     // FIXME: Is B really a Barrier? That doesn't seem right.
2054     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2055                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>;
2056
2057     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2058     def BR_JTr : ARMPseudoInst<(outs),
2059                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2060                       0, IIC_Br,
2061                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>;
2062     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2063     // into i12 and rs suffixed versions.
2064     def BR_JTm : ARMPseudoInst<(outs),
2065                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2066                      0, IIC_Br,
2067                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2068                        imm:$id)]>;
2069     def BR_JTadd : ARMPseudoInst<(outs),
2070                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2071                    0, IIC_Br,
2072                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2073                      imm:$id)]>;
2074     } // isNotDuplicable = 1, isIndirectBranch = 1
2075   } // isBarrier = 1
2076
2077 }
2078
2079 // BLX (immediate)
2080 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2081                "blx\t$target", []>,
2082            Requires<[IsARM, HasV5T]> {
2083   let Inst{31-25} = 0b1111101;
2084   bits<25> target;
2085   let Inst{23-0} = target{24-1};
2086   let Inst{24} = target{0};
2087 }
2088
2089 // Branch and Exchange Jazelle
2090 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2091               [/* pattern left blank */]> {
2092   bits<4> func;
2093   let Inst{23-20} = 0b0010;
2094   let Inst{19-8} = 0xfff;
2095   let Inst{7-4} = 0b0010;
2096   let Inst{3-0} = func;
2097 }
2098
2099 // Tail calls.
2100
2101 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2102   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>;
2103
2104   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>;
2105
2106   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2107                                  4, IIC_Br, [],
2108                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2109                                  Requires<[IsARM]>;
2110
2111   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2112                                  4, IIC_Br, [],
2113                                  (BX GPR:$dst)>,
2114                                  Requires<[IsARM]>;
2115 }
2116
2117 // Secure Monitor Call is a system instruction.
2118 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2119               []>, Requires<[IsARM, HasTrustZone]> {
2120   bits<4> opt;
2121   let Inst{23-4} = 0b01100000000000000111;
2122   let Inst{3-0} = opt;
2123 }
2124
2125 // Supervisor Call (Software Interrupt)
2126 let isCall = 1, Uses = [SP] in {
2127 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []> {
2128   bits<24> svc;
2129   let Inst{23-0} = svc;
2130 }
2131 }
2132
2133 // Store Return State
2134 class SRSI<bit wb, string asm>
2135   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2136        NoItinerary, asm, "", []> {
2137   bits<5> mode;
2138   let Inst{31-28} = 0b1111;
2139   let Inst{27-25} = 0b100;
2140   let Inst{22} = 1;
2141   let Inst{21} = wb;
2142   let Inst{20} = 0;
2143   let Inst{19-16} = 0b1101;  // SP
2144   let Inst{15-5} = 0b00000101000;
2145   let Inst{4-0} = mode;
2146 }
2147
2148 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2149   let Inst{24-23} = 0;
2150 }
2151 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2152   let Inst{24-23} = 0;
2153 }
2154 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2155   let Inst{24-23} = 0b10;
2156 }
2157 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2158   let Inst{24-23} = 0b10;
2159 }
2160 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2161   let Inst{24-23} = 0b01;
2162 }
2163 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2164   let Inst{24-23} = 0b01;
2165 }
2166 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2167   let Inst{24-23} = 0b11;
2168 }
2169 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2170   let Inst{24-23} = 0b11;
2171 }
2172
2173 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2174 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2175
2176 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2177 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2178
2179 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2180 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2181
2182 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2183 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2184
2185 // Return From Exception
2186 class RFEI<bit wb, string asm>
2187   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2188        NoItinerary, asm, "", []> {
2189   bits<4> Rn;
2190   let Inst{31-28} = 0b1111;
2191   let Inst{27-25} = 0b100;
2192   let Inst{22} = 0;
2193   let Inst{21} = wb;
2194   let Inst{20} = 1;
2195   let Inst{19-16} = Rn;
2196   let Inst{15-0} = 0xa00;
2197 }
2198
2199 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2200   let Inst{24-23} = 0;
2201 }
2202 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2203   let Inst{24-23} = 0;
2204 }
2205 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2206   let Inst{24-23} = 0b10;
2207 }
2208 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2209   let Inst{24-23} = 0b10;
2210 }
2211 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2212   let Inst{24-23} = 0b01;
2213 }
2214 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2215   let Inst{24-23} = 0b01;
2216 }
2217 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2218   let Inst{24-23} = 0b11;
2219 }
2220 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2221   let Inst{24-23} = 0b11;
2222 }
2223
2224 //===----------------------------------------------------------------------===//
2225 //  Load / Store Instructions.
2226 //
2227
2228 // Load
2229
2230
2231 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2232                     UnOpFrag<(load node:$Src)>>;
2233 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2234                     UnOpFrag<(zextloadi8 node:$Src)>>;
2235 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2236                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2237 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2238                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2239
2240 // Special LDR for loads from non-pc-relative constpools.
2241 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2242     isReMaterializable = 1, isCodeGenOnly = 1 in
2243 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2244                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2245                  []> {
2246   bits<4> Rt;
2247   bits<17> addr;
2248   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2249   let Inst{19-16} = 0b1111;
2250   let Inst{15-12} = Rt;
2251   let Inst{11-0}  = addr{11-0};   // imm12
2252 }
2253
2254 // Loads with zero extension
2255 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2256                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2257                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2258
2259 // Loads with sign extension
2260 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2261                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2262                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2263
2264 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2265                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2266                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2267
2268 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2269 // Load doubleword
2270 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2271                  (ins addrmode3:$addr), LdMiscFrm,
2272                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2273                  []>, Requires<[IsARM, HasV5TE]>;
2274 }
2275
2276 // Indexed loads
2277 multiclass AI2_ldridx<bit isByte, string opc,
2278                       InstrItinClass iii, InstrItinClass iir> {
2279   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2280                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2281                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2282     bits<17> addr;
2283     let Inst{25} = 0;
2284     let Inst{23} = addr{12};
2285     let Inst{19-16} = addr{16-13};
2286     let Inst{11-0} = addr{11-0};
2287     let DecoderMethod = "DecodeLDRPreImm";
2288     let AsmMatchConverter = "cvtLdWriteBackRegAddrModeImm12";
2289   }
2290
2291   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2292                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2293                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2294     bits<17> addr;
2295     let Inst{25} = 1;
2296     let Inst{23} = addr{12};
2297     let Inst{19-16} = addr{16-13};
2298     let Inst{11-0} = addr{11-0};
2299     let Inst{4} = 0;
2300     let DecoderMethod = "DecodeLDRPreReg";
2301     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode2";
2302   }
2303
2304   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2305                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2306                        IndexModePost, LdFrm, iir,
2307                        opc, "\t$Rt, $addr, $offset",
2308                        "$addr.base = $Rn_wb", []> {
2309      // {12}     isAdd
2310      // {11-0}   imm12/Rm
2311      bits<14> offset;
2312      bits<4> addr;
2313      let Inst{25} = 1;
2314      let Inst{23} = offset{12};
2315      let Inst{19-16} = addr;
2316      let Inst{11-0} = offset{11-0};
2317      let Inst{4} = 0;
2318
2319     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2320    }
2321
2322    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2323                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2324                       IndexModePost, LdFrm, iii,
2325                       opc, "\t$Rt, $addr, $offset",
2326                       "$addr.base = $Rn_wb", []> {
2327     // {12}     isAdd
2328     // {11-0}   imm12/Rm
2329     bits<14> offset;
2330     bits<4> addr;
2331     let Inst{25} = 0;
2332     let Inst{23} = offset{12};
2333     let Inst{19-16} = addr;
2334     let Inst{11-0} = offset{11-0};
2335
2336     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2337   }
2338
2339 }
2340
2341 let mayLoad = 1, neverHasSideEffects = 1 in {
2342 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2343 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2344 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2345 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2346 }
2347
2348 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2349   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2350                         (ins addrmode3_pre:$addr), IndexModePre,
2351                         LdMiscFrm, itin,
2352                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2353     bits<14> addr;
2354     let Inst{23}    = addr{8};      // U bit
2355     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2356     let Inst{19-16} = addr{12-9};   // Rn
2357     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2358     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2359     let AsmMatchConverter = "cvtLdWriteBackRegAddrMode3";
2360     let DecoderMethod = "DecodeAddrMode3Instruction";
2361   }
2362   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2363                         (ins addr_offset_none:$addr, am3offset:$offset),
2364                         IndexModePost, LdMiscFrm, itin,
2365                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2366                         []> {
2367     bits<10> offset;
2368     bits<4> addr;
2369     let Inst{23}    = offset{8};      // U bit
2370     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2371     let Inst{19-16} = addr;
2372     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2373     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2374     let DecoderMethod = "DecodeAddrMode3Instruction";
2375   }
2376 }
2377
2378 let mayLoad = 1, neverHasSideEffects = 1 in {
2379 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2380 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2381 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2382 let hasExtraDefRegAllocReq = 1 in {
2383 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2384                           (ins addrmode3_pre:$addr), IndexModePre,
2385                           LdMiscFrm, IIC_iLoad_d_ru,
2386                           "ldrd", "\t$Rt, $Rt2, $addr!",
2387                           "$addr.base = $Rn_wb", []> {
2388   bits<14> addr;
2389   let Inst{23}    = addr{8};      // U bit
2390   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2391   let Inst{19-16} = addr{12-9};   // Rn
2392   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2393   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2394   let DecoderMethod = "DecodeAddrMode3Instruction";
2395   let AsmMatchConverter = "cvtLdrdPre";
2396 }
2397 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2398                           (ins addr_offset_none:$addr, am3offset:$offset),
2399                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2400                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2401                           "$addr.base = $Rn_wb", []> {
2402   bits<10> offset;
2403   bits<4> addr;
2404   let Inst{23}    = offset{8};      // U bit
2405   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2406   let Inst{19-16} = addr;
2407   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2408   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2409   let DecoderMethod = "DecodeAddrMode3Instruction";
2410 }
2411 } // hasExtraDefRegAllocReq = 1
2412 } // mayLoad = 1, neverHasSideEffects = 1
2413
2414 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2415 let mayLoad = 1, neverHasSideEffects = 1 in {
2416 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2417                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2418                     IndexModePost, LdFrm, IIC_iLoad_ru,
2419                     "ldrt", "\t$Rt, $addr, $offset",
2420                     "$addr.base = $Rn_wb", []> {
2421   // {12}     isAdd
2422   // {11-0}   imm12/Rm
2423   bits<14> offset;
2424   bits<4> addr;
2425   let Inst{25} = 1;
2426   let Inst{23} = offset{12};
2427   let Inst{21} = 1; // overwrite
2428   let Inst{19-16} = addr;
2429   let Inst{11-5} = offset{11-5};
2430   let Inst{4} = 0;
2431   let Inst{3-0} = offset{3-0};
2432   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2433 }
2434
2435 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2436                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2437                    IndexModePost, LdFrm, IIC_iLoad_ru,
2438                    "ldrt", "\t$Rt, $addr, $offset",
2439                    "$addr.base = $Rn_wb", []> {
2440   // {12}     isAdd
2441   // {11-0}   imm12/Rm
2442   bits<14> offset;
2443   bits<4> addr;
2444   let Inst{25} = 0;
2445   let Inst{23} = offset{12};
2446   let Inst{21} = 1; // overwrite
2447   let Inst{19-16} = addr;
2448   let Inst{11-0} = offset{11-0};
2449   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2450 }
2451
2452 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2453                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2454                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2455                      "ldrbt", "\t$Rt, $addr, $offset",
2456                      "$addr.base = $Rn_wb", []> {
2457   // {12}     isAdd
2458   // {11-0}   imm12/Rm
2459   bits<14> offset;
2460   bits<4> addr;
2461   let Inst{25} = 1;
2462   let Inst{23} = offset{12};
2463   let Inst{21} = 1; // overwrite
2464   let Inst{19-16} = addr;
2465   let Inst{11-5} = offset{11-5};
2466   let Inst{4} = 0;
2467   let Inst{3-0} = offset{3-0};
2468   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2469 }
2470
2471 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2472                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2473                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2474                     "ldrbt", "\t$Rt, $addr, $offset",
2475                     "$addr.base = $Rn_wb", []> {
2476   // {12}     isAdd
2477   // {11-0}   imm12/Rm
2478   bits<14> offset;
2479   bits<4> addr;
2480   let Inst{25} = 0;
2481   let Inst{23} = offset{12};
2482   let Inst{21} = 1; // overwrite
2483   let Inst{19-16} = addr;
2484   let Inst{11-0} = offset{11-0};
2485   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2486 }
2487
2488 multiclass AI3ldrT<bits<4> op, string opc> {
2489   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2490                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2491                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2492                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2493     bits<9> offset;
2494     let Inst{23} = offset{8};
2495     let Inst{22} = 1;
2496     let Inst{11-8} = offset{7-4};
2497     let Inst{3-0} = offset{3-0};
2498     let AsmMatchConverter = "cvtLdExtTWriteBackImm";
2499   }
2500   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2501                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2502                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2503                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2504     bits<5> Rm;
2505     let Inst{23} = Rm{4};
2506     let Inst{22} = 0;
2507     let Inst{11-8} = 0;
2508     let Unpredictable{11-8} = 0b1111;
2509     let Inst{3-0} = Rm{3-0};
2510     let AsmMatchConverter = "cvtLdExtTWriteBackReg";
2511     let DecoderMethod = "DecodeLDR";
2512   }
2513 }
2514
2515 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2516 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2517 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2518 }
2519
2520 // Store
2521
2522 // Stores with truncate
2523 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2524                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2525                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2526
2527 // Store doubleword
2528 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2529 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2530                StMiscFrm, IIC_iStore_d_r,
2531                "strd", "\t$Rt, $src2, $addr", []>,
2532            Requires<[IsARM, HasV5TE]> {
2533   let Inst{21} = 0;
2534 }
2535
2536 // Indexed stores
2537 multiclass AI2_stridx<bit isByte, string opc,
2538                       InstrItinClass iii, InstrItinClass iir> {
2539   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2540                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2541                             StFrm, iii,
2542                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2543     bits<17> addr;
2544     let Inst{25} = 0;
2545     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2546     let Inst{19-16} = addr{16-13};  // Rn
2547     let Inst{11-0}  = addr{11-0};   // imm12
2548     let AsmMatchConverter = "cvtStWriteBackRegAddrModeImm12";
2549     let DecoderMethod = "DecodeSTRPreImm";
2550   }
2551
2552   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2553                       (ins GPR:$Rt, ldst_so_reg:$addr),
2554                       IndexModePre, StFrm, iir,
2555                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2556     bits<17> addr;
2557     let Inst{25} = 1;
2558     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2559     let Inst{19-16} = addr{16-13}; // Rn
2560     let Inst{11-0}  = addr{11-0};
2561     let Inst{4}     = 0;           // Inst{4} = 0
2562     let AsmMatchConverter = "cvtStWriteBackRegAddrMode2";
2563     let DecoderMethod = "DecodeSTRPreReg";
2564   }
2565   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2566                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2567                 IndexModePost, StFrm, iir,
2568                 opc, "\t$Rt, $addr, $offset",
2569                 "$addr.base = $Rn_wb", []> {
2570      // {12}     isAdd
2571      // {11-0}   imm12/Rm
2572      bits<14> offset;
2573      bits<4> addr;
2574      let Inst{25} = 1;
2575      let Inst{23} = offset{12};
2576      let Inst{19-16} = addr;
2577      let Inst{11-0} = offset{11-0};
2578      let Inst{4} = 0;
2579
2580     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2581    }
2582
2583    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2584                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2585                 IndexModePost, StFrm, iii,
2586                 opc, "\t$Rt, $addr, $offset",
2587                 "$addr.base = $Rn_wb", []> {
2588     // {12}     isAdd
2589     // {11-0}   imm12/Rm
2590     bits<14> offset;
2591     bits<4> addr;
2592     let Inst{25} = 0;
2593     let Inst{23} = offset{12};
2594     let Inst{19-16} = addr;
2595     let Inst{11-0} = offset{11-0};
2596
2597     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2598   }
2599 }
2600
2601 let mayStore = 1, neverHasSideEffects = 1 in {
2602 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2603 // IIC_iStore_siu depending on whether it the offset register is shifted.
2604 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2605 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2606 }
2607
2608 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2609                          am2offset_reg:$offset),
2610              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2611                            am2offset_reg:$offset)>;
2612 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2613                          am2offset_imm:$offset),
2614              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2615                            am2offset_imm:$offset)>;
2616 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2617                              am2offset_reg:$offset),
2618              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2619                             am2offset_reg:$offset)>;
2620 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2621                              am2offset_imm:$offset),
2622              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2623                             am2offset_imm:$offset)>;
2624
2625 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2626 // put the patterns on the instruction definitions directly as ISel wants
2627 // the address base and offset to be separate operands, not a single
2628 // complex operand like we represent the instructions themselves. The
2629 // pseudos map between the two.
2630 let usesCustomInserter = 1,
2631     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2632 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2633                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2634                4, IIC_iStore_ru,
2635             [(set GPR:$Rn_wb,
2636                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2637 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2638                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2639                4, IIC_iStore_ru,
2640             [(set GPR:$Rn_wb,
2641                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2642 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2643                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2644                4, IIC_iStore_ru,
2645             [(set GPR:$Rn_wb,
2646                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2647 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2648                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2649                4, IIC_iStore_ru,
2650             [(set GPR:$Rn_wb,
2651                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2652 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2653                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2654                4, IIC_iStore_ru,
2655             [(set GPR:$Rn_wb,
2656                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2657 }
2658
2659
2660
2661 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2662                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2663                            StMiscFrm, IIC_iStore_bh_ru,
2664                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2665   bits<14> addr;
2666   let Inst{23}    = addr{8};      // U bit
2667   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2668   let Inst{19-16} = addr{12-9};   // Rn
2669   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2670   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2671   let AsmMatchConverter = "cvtStWriteBackRegAddrMode3";
2672   let DecoderMethod = "DecodeAddrMode3Instruction";
2673 }
2674
2675 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2676                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2677                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2678                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2679                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2680                                                       addr_offset_none:$addr,
2681                                                       am3offset:$offset))]> {
2682   bits<10> offset;
2683   bits<4> addr;
2684   let Inst{23}    = offset{8};      // U bit
2685   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2686   let Inst{19-16} = addr;
2687   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2688   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2689   let DecoderMethod = "DecodeAddrMode3Instruction";
2690 }
2691
2692 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2693 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2694                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2695                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2696                           "strd", "\t$Rt, $Rt2, $addr!",
2697                           "$addr.base = $Rn_wb", []> {
2698   bits<14> addr;
2699   let Inst{23}    = addr{8};      // U bit
2700   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2701   let Inst{19-16} = addr{12-9};   // Rn
2702   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2703   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2704   let DecoderMethod = "DecodeAddrMode3Instruction";
2705   let AsmMatchConverter = "cvtStrdPre";
2706 }
2707
2708 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2709                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2710                                am3offset:$offset),
2711                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2712                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2713                           "$addr.base = $Rn_wb", []> {
2714   bits<10> offset;
2715   bits<4> addr;
2716   let Inst{23}    = offset{8};      // U bit
2717   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2718   let Inst{19-16} = addr;
2719   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2720   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2721   let DecoderMethod = "DecodeAddrMode3Instruction";
2722 }
2723 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2724
2725 // STRT, STRBT, and STRHT
2726
2727 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2728                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2729                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2730                    "strbt", "\t$Rt, $addr, $offset",
2731                    "$addr.base = $Rn_wb", []> {
2732   // {12}     isAdd
2733   // {11-0}   imm12/Rm
2734   bits<14> offset;
2735   bits<4> addr;
2736   let Inst{25} = 1;
2737   let Inst{23} = offset{12};
2738   let Inst{21} = 1; // overwrite
2739   let Inst{19-16} = addr;
2740   let Inst{11-5} = offset{11-5};
2741   let Inst{4} = 0;
2742   let Inst{3-0} = offset{3-0};
2743   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2744 }
2745
2746 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2747                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2748                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2749                    "strbt", "\t$Rt, $addr, $offset",
2750                    "$addr.base = $Rn_wb", []> {
2751   // {12}     isAdd
2752   // {11-0}   imm12/Rm
2753   bits<14> offset;
2754   bits<4> addr;
2755   let Inst{25} = 0;
2756   let Inst{23} = offset{12};
2757   let Inst{21} = 1; // overwrite
2758   let Inst{19-16} = addr;
2759   let Inst{11-0} = offset{11-0};
2760   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2761 }
2762
2763 let mayStore = 1, neverHasSideEffects = 1 in {
2764 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2765                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2766                    IndexModePost, StFrm, IIC_iStore_ru,
2767                    "strt", "\t$Rt, $addr, $offset",
2768                    "$addr.base = $Rn_wb", []> {
2769   // {12}     isAdd
2770   // {11-0}   imm12/Rm
2771   bits<14> offset;
2772   bits<4> addr;
2773   let Inst{25} = 1;
2774   let Inst{23} = offset{12};
2775   let Inst{21} = 1; // overwrite
2776   let Inst{19-16} = addr;
2777   let Inst{11-5} = offset{11-5};
2778   let Inst{4} = 0;
2779   let Inst{3-0} = offset{3-0};
2780   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2781 }
2782
2783 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2784                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2785                    IndexModePost, StFrm, IIC_iStore_ru,
2786                    "strt", "\t$Rt, $addr, $offset",
2787                    "$addr.base = $Rn_wb", []> {
2788   // {12}     isAdd
2789   // {11-0}   imm12/Rm
2790   bits<14> offset;
2791   bits<4> addr;
2792   let Inst{25} = 0;
2793   let Inst{23} = offset{12};
2794   let Inst{21} = 1; // overwrite
2795   let Inst{19-16} = addr;
2796   let Inst{11-0} = offset{11-0};
2797   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2798 }
2799 }
2800
2801
2802 multiclass AI3strT<bits<4> op, string opc> {
2803   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2804                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2805                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2806                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2807     bits<9> offset;
2808     let Inst{23} = offset{8};
2809     let Inst{22} = 1;
2810     let Inst{11-8} = offset{7-4};
2811     let Inst{3-0} = offset{3-0};
2812     let AsmMatchConverter = "cvtStExtTWriteBackImm";
2813   }
2814   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2815                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2816                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2817                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2818     bits<5> Rm;
2819     let Inst{23} = Rm{4};
2820     let Inst{22} = 0;
2821     let Inst{11-8} = 0;
2822     let Inst{3-0} = Rm{3-0};
2823     let AsmMatchConverter = "cvtStExtTWriteBackReg";
2824   }
2825 }
2826
2827
2828 defm STRHT : AI3strT<0b1011, "strht">;
2829
2830
2831 //===----------------------------------------------------------------------===//
2832 //  Load / store multiple Instructions.
2833 //
2834
2835 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2836                          InstrItinClass itin, InstrItinClass itin_upd> {
2837   // IA is the default, so no need for an explicit suffix on the
2838   // mnemonic here. Without it is the canonical spelling.
2839   def IA :
2840     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2841          IndexModeNone, f, itin,
2842          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2843     let Inst{24-23} = 0b01;       // Increment After
2844     let Inst{22}    = P_bit;
2845     let Inst{21}    = 0;          // No writeback
2846     let Inst{20}    = L_bit;
2847   }
2848   def IA_UPD :
2849     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2850          IndexModeUpd, f, itin_upd,
2851          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2852     let Inst{24-23} = 0b01;       // Increment After
2853     let Inst{22}    = P_bit;
2854     let Inst{21}    = 1;          // Writeback
2855     let Inst{20}    = L_bit;
2856
2857     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2858   }
2859   def DA :
2860     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2861          IndexModeNone, f, itin,
2862          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2863     let Inst{24-23} = 0b00;       // Decrement After
2864     let Inst{22}    = P_bit;
2865     let Inst{21}    = 0;          // No writeback
2866     let Inst{20}    = L_bit;
2867   }
2868   def DA_UPD :
2869     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2870          IndexModeUpd, f, itin_upd,
2871          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2872     let Inst{24-23} = 0b00;       // Decrement After
2873     let Inst{22}    = P_bit;
2874     let Inst{21}    = 1;          // Writeback
2875     let Inst{20}    = L_bit;
2876
2877     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2878   }
2879   def DB :
2880     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2881          IndexModeNone, f, itin,
2882          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2883     let Inst{24-23} = 0b10;       // Decrement Before
2884     let Inst{22}    = P_bit;
2885     let Inst{21}    = 0;          // No writeback
2886     let Inst{20}    = L_bit;
2887   }
2888   def DB_UPD :
2889     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2890          IndexModeUpd, f, itin_upd,
2891          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2892     let Inst{24-23} = 0b10;       // Decrement Before
2893     let Inst{22}    = P_bit;
2894     let Inst{21}    = 1;          // Writeback
2895     let Inst{20}    = L_bit;
2896
2897     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2898   }
2899   def IB :
2900     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2901          IndexModeNone, f, itin,
2902          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2903     let Inst{24-23} = 0b11;       // Increment Before
2904     let Inst{22}    = P_bit;
2905     let Inst{21}    = 0;          // No writeback
2906     let Inst{20}    = L_bit;
2907   }
2908   def IB_UPD :
2909     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2910          IndexModeUpd, f, itin_upd,
2911          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2912     let Inst{24-23} = 0b11;       // Increment Before
2913     let Inst{22}    = P_bit;
2914     let Inst{21}    = 1;          // Writeback
2915     let Inst{20}    = L_bit;
2916
2917     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2918   }
2919 }
2920
2921 let neverHasSideEffects = 1 in {
2922
2923 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2924 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2925                          IIC_iLoad_mu>;
2926
2927 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2928 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2929                          IIC_iStore_mu>;
2930
2931 } // neverHasSideEffects
2932
2933 // FIXME: remove when we have a way to marking a MI with these properties.
2934 // FIXME: Should pc be an implicit operand like PICADD, etc?
2935 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2936     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2937 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2938                                                  reglist:$regs, variable_ops),
2939                      4, IIC_iLoad_mBr, [],
2940                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2941       RegConstraint<"$Rn = $wb">;
2942
2943 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2944 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2945                                IIC_iLoad_mu>;
2946
2947 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2948 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2949                                IIC_iStore_mu>;
2950
2951
2952
2953 //===----------------------------------------------------------------------===//
2954 //  Move Instructions.
2955 //
2956
2957 let neverHasSideEffects = 1 in
2958 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2959                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2960   bits<4> Rd;
2961   bits<4> Rm;
2962
2963   let Inst{19-16} = 0b0000;
2964   let Inst{11-4} = 0b00000000;
2965   let Inst{25} = 0;
2966   let Inst{3-0} = Rm;
2967   let Inst{15-12} = Rd;
2968 }
2969
2970 // A version for the smaller set of tail call registers.
2971 let neverHasSideEffects = 1 in
2972 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2973                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2974   bits<4> Rd;
2975   bits<4> Rm;
2976
2977   let Inst{11-4} = 0b00000000;
2978   let Inst{25} = 0;
2979   let Inst{3-0} = Rm;
2980   let Inst{15-12} = Rd;
2981 }
2982
2983 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2984                 DPSoRegRegFrm, IIC_iMOVsr,
2985                 "mov", "\t$Rd, $src",
2986                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2987                 Sched<[WriteALU]> {
2988   bits<4> Rd;
2989   bits<12> src;
2990   let Inst{15-12} = Rd;
2991   let Inst{19-16} = 0b0000;
2992   let Inst{11-8} = src{11-8};
2993   let Inst{7} = 0;
2994   let Inst{6-5} = src{6-5};
2995   let Inst{4} = 1;
2996   let Inst{3-0} = src{3-0};
2997   let Inst{25} = 0;
2998 }
2999
3000 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3001                 DPSoRegImmFrm, IIC_iMOVsr,
3002                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3003                 UnaryDP, Sched<[WriteALU]> {
3004   bits<4> Rd;
3005   bits<12> src;
3006   let Inst{15-12} = Rd;
3007   let Inst{19-16} = 0b0000;
3008   let Inst{11-5} = src{11-5};
3009   let Inst{4} = 0;
3010   let Inst{3-0} = src{3-0};
3011   let Inst{25} = 0;
3012 }
3013
3014 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3015 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3016                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3017                 Sched<[WriteALU]> {
3018   bits<4> Rd;
3019   bits<12> imm;
3020   let Inst{25} = 1;
3021   let Inst{15-12} = Rd;
3022   let Inst{19-16} = 0b0000;
3023   let Inst{11-0} = imm;
3024 }
3025
3026 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3027 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3028                  DPFrm, IIC_iMOVi,
3029                  "movw", "\t$Rd, $imm",
3030                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3031                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3032   bits<4> Rd;
3033   bits<16> imm;
3034   let Inst{15-12} = Rd;
3035   let Inst{11-0}  = imm{11-0};
3036   let Inst{19-16} = imm{15-12};
3037   let Inst{20} = 0;
3038   let Inst{25} = 1;
3039   let DecoderMethod = "DecodeArmMOVTWInstruction";
3040 }
3041
3042 def : InstAlias<"mov${p} $Rd, $imm",
3043                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3044         Requires<[IsARM]>;
3045
3046 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3047                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3048                       Sched<[WriteALU]>;
3049
3050 let Constraints = "$src = $Rd" in {
3051 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3052                   (ins GPR:$src, imm0_65535_expr:$imm),
3053                   DPFrm, IIC_iMOVi,
3054                   "movt", "\t$Rd, $imm",
3055                   [(set GPRnopc:$Rd,
3056                         (or (and GPR:$src, 0xffff),
3057                             lo16AllZero:$imm))]>, UnaryDP,
3058                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3059   bits<4> Rd;
3060   bits<16> imm;
3061   let Inst{15-12} = Rd;
3062   let Inst{11-0}  = imm{11-0};
3063   let Inst{19-16} = imm{15-12};
3064   let Inst{20} = 0;
3065   let Inst{25} = 1;
3066   let DecoderMethod = "DecodeArmMOVTWInstruction";
3067 }
3068
3069 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3070                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3071                       Sched<[WriteALU]>;
3072
3073 } // Constraints
3074
3075 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3076       Requires<[IsARM, HasV6T2]>;
3077
3078 let Uses = [CPSR] in
3079 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3080                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3081                     Requires<[IsARM]>, Sched<[WriteALU]>;
3082
3083 // These aren't really mov instructions, but we have to define them this way
3084 // due to flag operands.
3085
3086 let Defs = [CPSR] in {
3087 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3088                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3089                       Sched<[WriteALU]>, Requires<[IsARM]>;
3090 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3091                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3092                       Sched<[WriteALU]>, Requires<[IsARM]>;
3093 }
3094
3095 //===----------------------------------------------------------------------===//
3096 //  Extend Instructions.
3097 //
3098
3099 // Sign extenders
3100
3101 def SXTB  : AI_ext_rrot<0b01101010,
3102                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3103 def SXTH  : AI_ext_rrot<0b01101011,
3104                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3105
3106 def SXTAB : AI_exta_rrot<0b01101010,
3107                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3108 def SXTAH : AI_exta_rrot<0b01101011,
3109                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3110
3111 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3112
3113 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3114
3115 // Zero extenders
3116
3117 let AddedComplexity = 16 in {
3118 def UXTB   : AI_ext_rrot<0b01101110,
3119                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3120 def UXTH   : AI_ext_rrot<0b01101111,
3121                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3122 def UXTB16 : AI_ext_rrot<0b01101100,
3123                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3124
3125 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3126 //        The transformation should probably be done as a combiner action
3127 //        instead so we can include a check for masking back in the upper
3128 //        eight bits of the source into the lower eight bits of the result.
3129 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3130 //               (UXTB16r_rot GPR:$Src, 3)>;
3131 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3132                (UXTB16 GPR:$Src, 1)>;
3133
3134 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3135                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3136 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3137                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3138 }
3139
3140 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3141 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3142
3143
3144 def SBFX  : I<(outs GPRnopc:$Rd),
3145               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3146                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3147                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3148                Requires<[IsARM, HasV6T2]> {
3149   bits<4> Rd;
3150   bits<4> Rn;
3151   bits<5> lsb;
3152   bits<5> width;
3153   let Inst{27-21} = 0b0111101;
3154   let Inst{6-4}   = 0b101;
3155   let Inst{20-16} = width;
3156   let Inst{15-12} = Rd;
3157   let Inst{11-7}  = lsb;
3158   let Inst{3-0}   = Rn;
3159 }
3160
3161 def UBFX  : I<(outs GPR:$Rd),
3162               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3163                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3164                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3165                Requires<[IsARM, HasV6T2]> {
3166   bits<4> Rd;
3167   bits<4> Rn;
3168   bits<5> lsb;
3169   bits<5> width;
3170   let Inst{27-21} = 0b0111111;
3171   let Inst{6-4}   = 0b101;
3172   let Inst{20-16} = width;
3173   let Inst{15-12} = Rd;
3174   let Inst{11-7}  = lsb;
3175   let Inst{3-0}   = Rn;
3176 }
3177
3178 //===----------------------------------------------------------------------===//
3179 //  Arithmetic Instructions.
3180 //
3181
3182 defm ADD  : AsI1_bin_irs<0b0100, "add",
3183                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3184                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3185 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3186                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3187                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3188
3189 // ADD and SUB with 's' bit set.
3190 //
3191 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3192 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3193 // AdjustInstrPostInstrSelection where we determine whether or not to
3194 // set the "s" bit based on CPSR liveness.
3195 //
3196 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3197 // support for an optional CPSR definition that corresponds to the DAG
3198 // node's second value. We can then eliminate the implicit def of CPSR.
3199 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3200                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3201 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3202                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3203
3204 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3205               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3206 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3207               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3208
3209 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3210                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3211                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3212
3213 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3214 // CPSR and the implicit def of CPSR is not needed.
3215 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3216                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3217
3218 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3219                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3220
3221 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3222 // The assume-no-carry-in form uses the negation of the input since add/sub
3223 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3224 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3225 // details.
3226 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3227              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3228 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3229              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3230
3231 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3232              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3233              Requires<[IsARM, HasV6T2]>;
3234 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3235              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3236              Requires<[IsARM, HasV6T2]>;
3237
3238 // The with-carry-in form matches bitwise not instead of the negation.
3239 // Effectively, the inverse interpretation of the carry flag already accounts
3240 // for part of the negation.
3241 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3242              (SBCri   GPR:$src, so_imm_not:$imm)>;
3243 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3244              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3245
3246 // Note: These are implemented in C++ code, because they have to generate
3247 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3248 // cannot produce.
3249 // (mul X, 2^n+1) -> (add (X << n), X)
3250 // (mul X, 2^n-1) -> (rsb X, (X << n))
3251
3252 // ARM Arithmetic Instruction
3253 // GPR:$dst = GPR:$a op GPR:$b
3254 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3255           list<dag> pattern = [],
3256           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3257           string asm = "\t$Rd, $Rn, $Rm">
3258   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3259     Sched<[WriteALU, ReadALU, ReadALU]> {
3260   bits<4> Rn;
3261   bits<4> Rd;
3262   bits<4> Rm;
3263   let Inst{27-20} = op27_20;
3264   let Inst{11-4} = op11_4;
3265   let Inst{19-16} = Rn;
3266   let Inst{15-12} = Rd;
3267   let Inst{3-0}   = Rm;
3268
3269   let Unpredictable{11-8} = 0b1111;
3270 }
3271
3272 // Saturating add/subtract
3273
3274 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3275                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3276                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3277 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3278                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3279                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3280 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3281                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3282                   "\t$Rd, $Rm, $Rn">;
3283 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3284                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3285                   "\t$Rd, $Rm, $Rn">;
3286
3287 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3288 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3289 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3290 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3291 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3292 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3293 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3294 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3295 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3296 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3297 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3298 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3299
3300 // Signed/Unsigned add/subtract
3301
3302 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3303 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3304 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3305 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3306 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3307 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3308 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3309 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3310 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3311 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3312 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3313 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3314
3315 // Signed/Unsigned halving add/subtract
3316
3317 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3318 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3319 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3320 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3321 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3322 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3323 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3324 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3325 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3326 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3327 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3328 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3329
3330 // Unsigned Sum of Absolute Differences [and Accumulate].
3331
3332 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3333                 MulFrm /* for convenience */, NoItinerary, "usad8",
3334                 "\t$Rd, $Rn, $Rm", []>,
3335              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3336   bits<4> Rd;
3337   bits<4> Rn;
3338   bits<4> Rm;
3339   let Inst{27-20} = 0b01111000;
3340   let Inst{15-12} = 0b1111;
3341   let Inst{7-4} = 0b0001;
3342   let Inst{19-16} = Rd;
3343   let Inst{11-8} = Rm;
3344   let Inst{3-0} = Rn;
3345 }
3346 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3347                 MulFrm /* for convenience */, NoItinerary, "usada8",
3348                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3349              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3350   bits<4> Rd;
3351   bits<4> Rn;
3352   bits<4> Rm;
3353   bits<4> Ra;
3354   let Inst{27-20} = 0b01111000;
3355   let Inst{7-4} = 0b0001;
3356   let Inst{19-16} = Rd;
3357   let Inst{15-12} = Ra;
3358   let Inst{11-8} = Rm;
3359   let Inst{3-0} = Rn;
3360 }
3361
3362 // Signed/Unsigned saturate
3363
3364 def SSAT : AI<(outs GPRnopc:$Rd),
3365               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3366               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3367   bits<4> Rd;
3368   bits<5> sat_imm;
3369   bits<4> Rn;
3370   bits<8> sh;
3371   let Inst{27-21} = 0b0110101;
3372   let Inst{5-4} = 0b01;
3373   let Inst{20-16} = sat_imm;
3374   let Inst{15-12} = Rd;
3375   let Inst{11-7} = sh{4-0};
3376   let Inst{6} = sh{5};
3377   let Inst{3-0} = Rn;
3378 }
3379
3380 def SSAT16 : AI<(outs GPRnopc:$Rd),
3381                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3382                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3383   bits<4> Rd;
3384   bits<4> sat_imm;
3385   bits<4> Rn;
3386   let Inst{27-20} = 0b01101010;
3387   let Inst{11-4} = 0b11110011;
3388   let Inst{15-12} = Rd;
3389   let Inst{19-16} = sat_imm;
3390   let Inst{3-0} = Rn;
3391 }
3392
3393 def USAT : AI<(outs GPRnopc:$Rd),
3394               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3395               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3396   bits<4> Rd;
3397   bits<5> sat_imm;
3398   bits<4> Rn;
3399   bits<8> sh;
3400   let Inst{27-21} = 0b0110111;
3401   let Inst{5-4} = 0b01;
3402   let Inst{15-12} = Rd;
3403   let Inst{11-7} = sh{4-0};
3404   let Inst{6} = sh{5};
3405   let Inst{20-16} = sat_imm;
3406   let Inst{3-0} = Rn;
3407 }
3408
3409 def USAT16 : AI<(outs GPRnopc:$Rd),
3410                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3411                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3412   bits<4> Rd;
3413   bits<4> sat_imm;
3414   bits<4> Rn;
3415   let Inst{27-20} = 0b01101110;
3416   let Inst{11-4} = 0b11110011;
3417   let Inst{15-12} = Rd;
3418   let Inst{19-16} = sat_imm;
3419   let Inst{3-0} = Rn;
3420 }
3421
3422 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3423                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3424 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3425                (USAT imm:$pos, GPRnopc:$a, 0)>;
3426
3427 //===----------------------------------------------------------------------===//
3428 //  Bitwise Instructions.
3429 //
3430
3431 defm AND   : AsI1_bin_irs<0b0000, "and",
3432                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3433                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3434 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3435                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3436                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3437 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3438                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3439                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3440 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3441                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3442                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3443
3444 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3445 // like in the actual instruction encoding. The complexity of mapping the mask
3446 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3447 // instruction description.
3448 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3449                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3450                "bfc", "\t$Rd, $imm", "$src = $Rd",
3451                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3452                Requires<[IsARM, HasV6T2]> {
3453   bits<4> Rd;
3454   bits<10> imm;
3455   let Inst{27-21} = 0b0111110;
3456   let Inst{6-0}   = 0b0011111;
3457   let Inst{15-12} = Rd;
3458   let Inst{11-7}  = imm{4-0}; // lsb
3459   let Inst{20-16} = imm{9-5}; // msb
3460 }
3461
3462 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3463 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3464           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3465           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3466           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3467                            bf_inv_mask_imm:$imm))]>,
3468           Requires<[IsARM, HasV6T2]> {
3469   bits<4> Rd;
3470   bits<4> Rn;
3471   bits<10> imm;
3472   let Inst{27-21} = 0b0111110;
3473   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3474   let Inst{15-12} = Rd;
3475   let Inst{11-7}  = imm{4-0}; // lsb
3476   let Inst{20-16} = imm{9-5}; // width
3477   let Inst{3-0}   = Rn;
3478 }
3479
3480 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3481                   "mvn", "\t$Rd, $Rm",
3482                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3483   bits<4> Rd;
3484   bits<4> Rm;
3485   let Inst{25} = 0;
3486   let Inst{19-16} = 0b0000;
3487   let Inst{11-4} = 0b00000000;
3488   let Inst{15-12} = Rd;
3489   let Inst{3-0} = Rm;
3490 }
3491 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3492                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3493                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3494                   Sched<[WriteALU]> {
3495   bits<4> Rd;
3496   bits<12> shift;
3497   let Inst{25} = 0;
3498   let Inst{19-16} = 0b0000;
3499   let Inst{15-12} = Rd;
3500   let Inst{11-5} = shift{11-5};
3501   let Inst{4} = 0;
3502   let Inst{3-0} = shift{3-0};
3503 }
3504 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3505                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3506                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3507                   Sched<[WriteALU]> {
3508   bits<4> Rd;
3509   bits<12> shift;
3510   let Inst{25} = 0;
3511   let Inst{19-16} = 0b0000;
3512   let Inst{15-12} = Rd;
3513   let Inst{11-8} = shift{11-8};
3514   let Inst{7} = 0;
3515   let Inst{6-5} = shift{6-5};
3516   let Inst{4} = 1;
3517   let Inst{3-0} = shift{3-0};
3518 }
3519 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3520 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3521                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3522                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3523   bits<4> Rd;
3524   bits<12> imm;
3525   let Inst{25} = 1;
3526   let Inst{19-16} = 0b0000;
3527   let Inst{15-12} = Rd;
3528   let Inst{11-0} = imm;
3529 }
3530
3531 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3532              (BICri GPR:$src, so_imm_not:$imm)>;
3533
3534 //===----------------------------------------------------------------------===//
3535 //  Multiply Instructions.
3536 //
3537 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3538              string opc, string asm, list<dag> pattern>
3539   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3540   bits<4> Rd;
3541   bits<4> Rm;
3542   bits<4> Rn;
3543   let Inst{19-16} = Rd;
3544   let Inst{11-8}  = Rm;
3545   let Inst{3-0}   = Rn;
3546 }
3547 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3548              string opc, string asm, list<dag> pattern>
3549   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3550   bits<4> RdLo;
3551   bits<4> RdHi;
3552   bits<4> Rm;
3553   bits<4> Rn;
3554   let Inst{19-16} = RdHi;
3555   let Inst{15-12} = RdLo;
3556   let Inst{11-8}  = Rm;
3557   let Inst{3-0}   = Rn;
3558 }
3559 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3560              string opc, string asm, list<dag> pattern>
3561   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3562   bits<4> RdLo;
3563   bits<4> RdHi;
3564   bits<4> Rm;
3565   bits<4> Rn;
3566   let Inst{19-16} = RdHi;
3567   let Inst{15-12} = RdLo;
3568   let Inst{11-8}  = Rm;
3569   let Inst{3-0}   = Rn;
3570 }
3571
3572 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3573 //        property. Remove them when it's possible to add those properties
3574 //        on an individual MachineInstr, not just an instruction description.
3575 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3576 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3577                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3578                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3579                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3580                   Requires<[IsARM, HasV6]> {
3581   let Inst{15-12} = 0b0000;
3582   let Unpredictable{15-12} = 0b1111;
3583 }
3584
3585 let Constraints = "@earlyclobber $Rd" in
3586 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3587                                                     pred:$p, cc_out:$s),
3588                            4, IIC_iMUL32,
3589                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3590                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3591                Requires<[IsARM, NoV6, UseMulOps]>;
3592 }
3593
3594 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3595                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3596                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3597                    Requires<[IsARM, HasV6, UseMulOps]> {
3598   bits<4> Ra;
3599   let Inst{15-12} = Ra;
3600 }
3601
3602 let Constraints = "@earlyclobber $Rd" in
3603 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3604                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3605                            4, IIC_iMAC32,
3606                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3607                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3608                         Requires<[IsARM, NoV6]>;
3609
3610 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3611                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3612                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3613                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3614   bits<4> Rd;
3615   bits<4> Rm;
3616   bits<4> Rn;
3617   bits<4> Ra;
3618   let Inst{19-16} = Rd;
3619   let Inst{15-12} = Ra;
3620   let Inst{11-8}  = Rm;
3621   let Inst{3-0}   = Rn;
3622 }
3623
3624 // Extra precision multiplies with low / high results
3625 let neverHasSideEffects = 1 in {
3626 let isCommutable = 1 in {
3627 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3628                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3629                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3630                     Requires<[IsARM, HasV6]>;
3631
3632 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3633                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3634                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3635                     Requires<[IsARM, HasV6]>;
3636
3637 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3638 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3639                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3640                             4, IIC_iMUL64, [],
3641           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3642                            Requires<[IsARM, NoV6]>;
3643
3644 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3645                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3646                             4, IIC_iMUL64, [],
3647           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3648                            Requires<[IsARM, NoV6]>;
3649 }
3650 }
3651
3652 // Multiply + accumulate
3653 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3654                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3655                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3656          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3657 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3658                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3659                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3660          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3661
3662 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3663                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3664                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3665                     Requires<[IsARM, HasV6]> {
3666   bits<4> RdLo;
3667   bits<4> RdHi;
3668   bits<4> Rm;
3669   bits<4> Rn;
3670   let Inst{19-16} = RdHi;
3671   let Inst{15-12} = RdLo;
3672   let Inst{11-8}  = Rm;
3673   let Inst{3-0}   = Rn;
3674 }
3675
3676 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3677 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3678                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3679                               4, IIC_iMAC64, [],
3680              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3681                            pred:$p, cc_out:$s)>,
3682                            Requires<[IsARM, NoV6]>;
3683 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3684                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3685                               4, IIC_iMAC64, [],
3686              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3687                            pred:$p, cc_out:$s)>,
3688                            Requires<[IsARM, NoV6]>;
3689 }
3690
3691 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3692 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3693                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3694                               4, IIC_iMAC64, [],
3695           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3696                            Requires<[IsARM, NoV6]>;
3697 }
3698
3699 } // neverHasSideEffects
3700
3701 // Most significant word multiply
3702 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3703                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3704                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3705             Requires<[IsARM, HasV6]> {
3706   let Inst{15-12} = 0b1111;
3707 }
3708
3709 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3710                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3711             Requires<[IsARM, HasV6]> {
3712   let Inst{15-12} = 0b1111;
3713 }
3714
3715 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3716                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3717                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3718                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3719             Requires<[IsARM, HasV6, UseMulOps]>;
3720
3721 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3722                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3723                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3724             Requires<[IsARM, HasV6]>;
3725
3726 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3727                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3728                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3729             Requires<[IsARM, HasV6, UseMulOps]>;
3730
3731 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3732                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3733                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3734             Requires<[IsARM, HasV6]>;
3735
3736 multiclass AI_smul<string opc, PatFrag opnode> {
3737   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3738               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3739               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3740                                       (sext_inreg GPR:$Rm, i16)))]>,
3741            Requires<[IsARM, HasV5TE]>;
3742
3743   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3744               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3745               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3746                                       (sra GPR:$Rm, (i32 16))))]>,
3747            Requires<[IsARM, HasV5TE]>;
3748
3749   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3750               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3751               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3752                                       (sext_inreg GPR:$Rm, i16)))]>,
3753            Requires<[IsARM, HasV5TE]>;
3754
3755   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3756               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3757               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3758                                       (sra GPR:$Rm, (i32 16))))]>,
3759             Requires<[IsARM, HasV5TE]>;
3760
3761   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3762               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3763               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3764                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3765            Requires<[IsARM, HasV5TE]>;
3766
3767   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3768               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3769               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3770                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3771             Requires<[IsARM, HasV5TE]>;
3772 }
3773
3774
3775 multiclass AI_smla<string opc, PatFrag opnode> {
3776   let DecoderMethod = "DecodeSMLAInstruction" in {
3777   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3778               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3779               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3780               [(set GPRnopc:$Rd, (add GPR:$Ra,
3781                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3782                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3783            Requires<[IsARM, HasV5TE, UseMulOps]>;
3784
3785   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3786               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3787               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3788               [(set GPRnopc:$Rd,
3789                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3790                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3791            Requires<[IsARM, HasV5TE, UseMulOps]>;
3792
3793   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3794               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3795               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3796               [(set GPRnopc:$Rd,
3797                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3798                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3799            Requires<[IsARM, HasV5TE, UseMulOps]>;
3800
3801   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3802               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3803               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3804              [(set GPRnopc:$Rd,
3805                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3806                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3807             Requires<[IsARM, HasV5TE, UseMulOps]>;
3808
3809   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3810               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3811               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3812               [(set GPRnopc:$Rd,
3813                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3814                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3815            Requires<[IsARM, HasV5TE, UseMulOps]>;
3816
3817   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3818               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3819               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3820               [(set GPRnopc:$Rd,
3821                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3822                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3823             Requires<[IsARM, HasV5TE, UseMulOps]>;
3824   }
3825 }
3826
3827 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3828 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3829
3830 // Halfword multiply accumulate long: SMLAL<x><y>.
3831 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3832                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3833                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3834               Requires<[IsARM, HasV5TE]>;
3835
3836 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3837                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3838                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3839               Requires<[IsARM, HasV5TE]>;
3840
3841 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3842                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3843                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3844               Requires<[IsARM, HasV5TE]>;
3845
3846 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3847                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3848                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3849               Requires<[IsARM, HasV5TE]>;
3850
3851 // Helper class for AI_smld.
3852 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3853                     InstrItinClass itin, string opc, string asm>
3854   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3855   bits<4> Rn;
3856   bits<4> Rm;
3857   let Inst{27-23} = 0b01110;
3858   let Inst{22}    = long;
3859   let Inst{21-20} = 0b00;
3860   let Inst{11-8}  = Rm;
3861   let Inst{7}     = 0;
3862   let Inst{6}     = sub;
3863   let Inst{5}     = swap;
3864   let Inst{4}     = 1;
3865   let Inst{3-0}   = Rn;
3866 }
3867 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3868                 InstrItinClass itin, string opc, string asm>
3869   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3870   bits<4> Rd;
3871   let Inst{15-12} = 0b1111;
3872   let Inst{19-16} = Rd;
3873 }
3874 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3875                 InstrItinClass itin, string opc, string asm>
3876   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3877   bits<4> Ra;
3878   bits<4> Rd;
3879   let Inst{19-16} = Rd;
3880   let Inst{15-12} = Ra;
3881 }
3882 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3883                   InstrItinClass itin, string opc, string asm>
3884   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3885   bits<4> RdLo;
3886   bits<4> RdHi;
3887   let Inst{19-16} = RdHi;
3888   let Inst{15-12} = RdLo;
3889 }
3890
3891 multiclass AI_smld<bit sub, string opc> {
3892
3893   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3894                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3895                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3896
3897   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3898                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3899                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3900
3901   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3902                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3903                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3904
3905   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3906                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3907                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3908
3909 }
3910
3911 defm SMLA : AI_smld<0, "smla">;
3912 defm SMLS : AI_smld<1, "smls">;
3913
3914 multiclass AI_sdml<bit sub, string opc> {
3915
3916   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3917                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3918   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3919                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3920 }
3921
3922 defm SMUA : AI_sdml<0, "smua">;
3923 defm SMUS : AI_sdml<1, "smus">;
3924
3925 //===----------------------------------------------------------------------===//
3926 //  Division Instructions (ARMv7-A with virtualization extension)
3927 //
3928 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3929                    "sdiv", "\t$Rd, $Rn, $Rm",
3930                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3931            Requires<[IsARM, HasDivideInARM]>;
3932
3933 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3934                    "udiv", "\t$Rd, $Rn, $Rm",
3935                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3936            Requires<[IsARM, HasDivideInARM]>;
3937
3938 //===----------------------------------------------------------------------===//
3939 //  Misc. Arithmetic Instructions.
3940 //
3941
3942 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3943               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3944               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3945            Sched<[WriteALU]>;
3946
3947 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3948               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3949               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3950            Requires<[IsARM, HasV6T2]>,
3951            Sched<[WriteALU]>;
3952
3953 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3954               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3955               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3956            Sched<[WriteALU]>;
3957
3958 let AddedComplexity = 5 in
3959 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3960                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3961                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3962                Requires<[IsARM, HasV6]>,
3963            Sched<[WriteALU]>;
3964
3965 let AddedComplexity = 5 in
3966 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3967                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3968                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3969                Requires<[IsARM, HasV6]>,
3970            Sched<[WriteALU]>;
3971
3972 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3973                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3974                (REVSH GPR:$Rm)>;
3975
3976 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3977                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3978                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3979                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3980                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3981                                            0xFFFF0000)))]>,
3982                Requires<[IsARM, HasV6]>,
3983            Sched<[WriteALUsi, ReadALU]>;
3984
3985 // Alternate cases for PKHBT where identities eliminate some nodes.
3986 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3987                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3988 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3989                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3990
3991 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3992 // will match the pattern below.
3993 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3994                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3995                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3996                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3997                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3998                                            0xFFFF)))]>,
3999                Requires<[IsARM, HasV6]>,
4000            Sched<[WriteALUsi, ReadALU]>;
4001
4002 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4003 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4004 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4005                    (srl GPRnopc:$src2, imm16_31:$sh)),
4006                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4007 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4008                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4009                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4010
4011 //===----------------------------------------------------------------------===//
4012 //  Comparison Instructions...
4013 //
4014
4015 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4016                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4017                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4018
4019 // ARMcmpZ can re-use the above instruction definitions.
4020 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4021              (CMPri   GPR:$src, so_imm:$imm)>;
4022 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4023              (CMPrr   GPR:$src, GPR:$rhs)>;
4024 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4025              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4026 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4027              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4028
4029 // CMN register-integer
4030 let isCompare = 1, Defs = [CPSR] in {
4031 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4032                 "cmn", "\t$Rn, $imm",
4033                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4034                 Sched<[WriteCMP, ReadALU]> {
4035   bits<4> Rn;
4036   bits<12> imm;
4037   let Inst{25} = 1;
4038   let Inst{20} = 1;
4039   let Inst{19-16} = Rn;
4040   let Inst{15-12} = 0b0000;
4041   let Inst{11-0} = imm;
4042
4043   let Unpredictable{15-12} = 0b1111;
4044 }
4045
4046 // CMN register-register/shift
4047 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4048                  "cmn", "\t$Rn, $Rm",
4049                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4050                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4051   bits<4> Rn;
4052   bits<4> Rm;
4053   let isCommutable = 1;
4054   let Inst{25} = 0;
4055   let Inst{20} = 1;
4056   let Inst{19-16} = Rn;
4057   let Inst{15-12} = 0b0000;
4058   let Inst{11-4} = 0b00000000;
4059   let Inst{3-0} = Rm;
4060
4061   let Unpredictable{15-12} = 0b1111;
4062 }
4063
4064 def CMNzrsi : AI1<0b1011, (outs),
4065                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4066                   "cmn", "\t$Rn, $shift",
4067                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4068                     GPR:$Rn, so_reg_imm:$shift)]>,
4069                     Sched<[WriteCMPsi, ReadALU]> {
4070   bits<4> Rn;
4071   bits<12> shift;
4072   let Inst{25} = 0;
4073   let Inst{20} = 1;
4074   let Inst{19-16} = Rn;
4075   let Inst{15-12} = 0b0000;
4076   let Inst{11-5} = shift{11-5};
4077   let Inst{4} = 0;
4078   let Inst{3-0} = shift{3-0};
4079
4080   let Unpredictable{15-12} = 0b1111;
4081 }
4082
4083 def CMNzrsr : AI1<0b1011, (outs),
4084                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4085                   "cmn", "\t$Rn, $shift",
4086                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4087                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4088                     Sched<[WriteCMPsr, ReadALU]> {
4089   bits<4> Rn;
4090   bits<12> shift;
4091   let Inst{25} = 0;
4092   let Inst{20} = 1;
4093   let Inst{19-16} = Rn;
4094   let Inst{15-12} = 0b0000;
4095   let Inst{11-8} = shift{11-8};
4096   let Inst{7} = 0;
4097   let Inst{6-5} = shift{6-5};
4098   let Inst{4} = 1;
4099   let Inst{3-0} = shift{3-0};
4100
4101   let Unpredictable{15-12} = 0b1111;
4102 }
4103
4104 }
4105
4106 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4107              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4108
4109 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4110              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4111
4112 // Note that TST/TEQ don't set all the same flags that CMP does!
4113 defm TST  : AI1_cmp_irs<0b1000, "tst",
4114                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4115                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4116 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4117                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4118                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4119
4120 // Pseudo i64 compares for some floating point compares.
4121 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4122     Defs = [CPSR] in {
4123 def BCCi64 : PseudoInst<(outs),
4124     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4125      IIC_Br,
4126     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>;
4127
4128 def BCCZi64 : PseudoInst<(outs),
4129      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4130     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>;
4131 } // usesCustomInserter
4132
4133
4134 // Conditional moves
4135 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4136 // a two-value operand where a dag node expects two operands. :(
4137 let neverHasSideEffects = 1 in {
4138
4139 let isCommutable = 1, isSelect = 1 in
4140 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4141                            4, IIC_iCMOVr,
4142   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4143       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4144
4145 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4146                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4147                            4, IIC_iCMOVsr,
4148   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4149                             imm:$cc, CCR:$ccr))*/]>,
4150       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4151 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4152                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4153                            4, IIC_iCMOVsr,
4154   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4155                             imm:$cc, CCR:$ccr))*/]>,
4156       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4157
4158
4159 let isMoveImm = 1 in
4160 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4161                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4162                              4, IIC_iMOVi,
4163                              []>,
4164       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4165       Sched<[WriteALU]>;
4166
4167 let isMoveImm = 1 in
4168 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4169                            (ins GPR:$false, so_imm:$imm, pred:$p),
4170                            4, IIC_iCMOVi,
4171    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4172       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4173
4174 // Two instruction predicate mov immediate.
4175 let isMoveImm = 1 in
4176 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4177                                 (ins GPR:$false, i32imm:$src, pred:$p),
4178                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4179
4180 let isMoveImm = 1 in
4181 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4182                            (ins GPR:$false, so_imm:$imm, pred:$p),
4183                            4, IIC_iCMOVi,
4184  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4185                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4186
4187 } // neverHasSideEffects
4188
4189
4190 //===----------------------------------------------------------------------===//
4191 // Atomic operations intrinsics
4192 //
4193
4194 def MemBarrierOptOperand : AsmOperandClass {
4195   let Name = "MemBarrierOpt";
4196   let ParserMethod = "parseMemBarrierOptOperand";
4197 }
4198 def memb_opt : Operand<i32> {
4199   let PrintMethod = "printMemBOption";
4200   let ParserMatchClass = MemBarrierOptOperand;
4201   let DecoderMethod = "DecodeMemBarrierOption";
4202 }
4203
4204 // memory barriers protect the atomic sequences
4205 let hasSideEffects = 1 in {
4206 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4207                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4208                 Requires<[IsARM, HasDB]> {
4209   bits<4> opt;
4210   let Inst{31-4} = 0xf57ff05;
4211   let Inst{3-0} = opt;
4212 }
4213 }
4214
4215 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4216                 "dsb", "\t$opt", []>,
4217                 Requires<[IsARM, HasDB]> {
4218   bits<4> opt;
4219   let Inst{31-4} = 0xf57ff04;
4220   let Inst{3-0} = opt;
4221 }
4222
4223 // ISB has only full system option
4224 def ISB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4225                 "isb", "\t$opt", []>,
4226                 Requires<[IsARM, HasDB]> {
4227   bits<4> opt;
4228   let Inst{31-4} = 0xf57ff06;
4229   let Inst{3-0} = opt;
4230 }
4231
4232 // Pseudo instruction that combines movs + predicated rsbmi
4233 // to implement integer ABS
4234 let usesCustomInserter = 1, Defs = [CPSR] in
4235 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4236
4237 let usesCustomInserter = 1 in {
4238   let Defs = [CPSR] in {
4239     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4240       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4241       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4242     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4243       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4244       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4245     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4246       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4247       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4248     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4249       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4250       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4251     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4252       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4253       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4254     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4255       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4256       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4257     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4258       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4259       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4260     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4261       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4262       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4263     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4264       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4265       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4266     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4267       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4268       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4269     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4270       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4271       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4272     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4273       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4274       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4275     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4276       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4277       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4278     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4279       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4280       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4281     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4282       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4283       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4284     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4285       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4286       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4287     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4288       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4289       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4290     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4291       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4292       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4293     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4294       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4295       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4296     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4297       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4298       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4299     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4300       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4301       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4302     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4303       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4304       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4305     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4306       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4307       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4308     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4309       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4310       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4311     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4312       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4313       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4314     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4315       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4316       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4317     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4318       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4319       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4320     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4321       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4322       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4323     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4324       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4325       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4326     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4327       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4328       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4329
4330     def ATOMIC_SWAP_I8 : PseudoInst<
4331       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4332       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4333     def ATOMIC_SWAP_I16 : PseudoInst<
4334       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4335       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4336     def ATOMIC_SWAP_I32 : PseudoInst<
4337       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4338       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4339
4340     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4341       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4342       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4343     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4344       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4345       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4346     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4347       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4348       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4349 }
4350 }
4351
4352 let usesCustomInserter = 1 in {
4353     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4354       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4355       NoItinerary,
4356       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4357 }
4358
4359 let mayLoad = 1 in {
4360 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4361                      NoItinerary,
4362                     "ldrexb", "\t$Rt, $addr", []>;
4363 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4364                      NoItinerary, "ldrexh", "\t$Rt, $addr", []>;
4365 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4366                      NoItinerary, "ldrex", "\t$Rt, $addr", []>;
4367 let hasExtraDefRegAllocReq = 1 in
4368 def LDREXD: AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4369                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4370   let DecoderMethod = "DecodeDoubleRegLoad";
4371 }
4372 }
4373
4374 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4375 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4376                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr", []>;
4377 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4378                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr", []>;
4379 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4380                     NoItinerary, "strex", "\t$Rd, $Rt, $addr", []>;
4381 let hasExtraSrcRegAllocReq = 1 in
4382 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4383                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4384                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4385   let DecoderMethod = "DecodeDoubleRegStore";
4386 }
4387 }
4388
4389
4390 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex", []>,
4391             Requires<[IsARM, HasV7]>  {
4392   let Inst{31-0} = 0b11110101011111111111000000011111;
4393 }
4394
4395 // SWP/SWPB are deprecated in V6/V7.
4396 let mayLoad = 1, mayStore = 1 in {
4397 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4398                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>;
4399 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4400                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>;
4401 }
4402
4403 //===----------------------------------------------------------------------===//
4404 // Coprocessor Instructions.
4405 //
4406
4407 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4408             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4409             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4410             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4411                           imm:$CRm, imm:$opc2)]> {
4412   bits<4> opc1;
4413   bits<4> CRn;
4414   bits<4> CRd;
4415   bits<4> cop;
4416   bits<3> opc2;
4417   bits<4> CRm;
4418
4419   let Inst{3-0}   = CRm;
4420   let Inst{4}     = 0;
4421   let Inst{7-5}   = opc2;
4422   let Inst{11-8}  = cop;
4423   let Inst{15-12} = CRd;
4424   let Inst{19-16} = CRn;
4425   let Inst{23-20} = opc1;
4426 }
4427
4428 def CDP2 : ABXI<0b1110, (outs), (ins pf_imm:$cop, imm0_15:$opc1,
4429                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4430                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4431                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4432                               imm:$CRm, imm:$opc2)]> {
4433   let Inst{31-28} = 0b1111;
4434   bits<4> opc1;
4435   bits<4> CRn;
4436   bits<4> CRd;
4437   bits<4> cop;
4438   bits<3> opc2;
4439   bits<4> CRm;
4440
4441   let Inst{3-0}   = CRm;
4442   let Inst{4}     = 0;
4443   let Inst{7-5}   = opc2;
4444   let Inst{11-8}  = cop;
4445   let Inst{15-12} = CRd;
4446   let Inst{19-16} = CRn;
4447   let Inst{23-20} = opc1;
4448 }
4449
4450 class ACI<dag oops, dag iops, string opc, string asm,
4451           IndexMode im = IndexModeNone>
4452   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4453       opc, asm, "", []> {
4454   let Inst{27-25} = 0b110;
4455 }
4456 class ACInoP<dag oops, dag iops, string opc, string asm,
4457           IndexMode im = IndexModeNone>
4458   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4459          opc, asm, "", []> {
4460   let Inst{31-28} = 0b1111;
4461   let Inst{27-25} = 0b110;
4462 }
4463 multiclass LdStCop<bit load, bit Dbit, string asm> {
4464   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4465                     asm, "\t$cop, $CRd, $addr"> {
4466     bits<13> addr;
4467     bits<4> cop;
4468     bits<4> CRd;
4469     let Inst{24} = 1; // P = 1
4470     let Inst{23} = addr{8};
4471     let Inst{22} = Dbit;
4472     let Inst{21} = 0; // W = 0
4473     let Inst{20} = load;
4474     let Inst{19-16} = addr{12-9};
4475     let Inst{15-12} = CRd;
4476     let Inst{11-8} = cop;
4477     let Inst{7-0} = addr{7-0};
4478     let DecoderMethod = "DecodeCopMemInstruction";
4479   }
4480   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4481                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4482     bits<13> addr;
4483     bits<4> cop;
4484     bits<4> CRd;
4485     let Inst{24} = 1; // P = 1
4486     let Inst{23} = addr{8};
4487     let Inst{22} = Dbit;
4488     let Inst{21} = 1; // W = 1
4489     let Inst{20} = load;
4490     let Inst{19-16} = addr{12-9};
4491     let Inst{15-12} = CRd;
4492     let Inst{11-8} = cop;
4493     let Inst{7-0} = addr{7-0};
4494     let DecoderMethod = "DecodeCopMemInstruction";
4495   }
4496   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4497                               postidx_imm8s4:$offset),
4498                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4499     bits<9> offset;
4500     bits<4> addr;
4501     bits<4> cop;
4502     bits<4> CRd;
4503     let Inst{24} = 0; // P = 0
4504     let Inst{23} = offset{8};
4505     let Inst{22} = Dbit;
4506     let Inst{21} = 1; // W = 1
4507     let Inst{20} = load;
4508     let Inst{19-16} = addr;
4509     let Inst{15-12} = CRd;
4510     let Inst{11-8} = cop;
4511     let Inst{7-0} = offset{7-0};
4512     let DecoderMethod = "DecodeCopMemInstruction";
4513   }
4514   def _OPTION : ACI<(outs),
4515                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4516                          coproc_option_imm:$option),
4517       asm, "\t$cop, $CRd, $addr, $option"> {
4518     bits<8> option;
4519     bits<4> addr;
4520     bits<4> cop;
4521     bits<4> CRd;
4522     let Inst{24} = 0; // P = 0
4523     let Inst{23} = 1; // U = 1
4524     let Inst{22} = Dbit;
4525     let Inst{21} = 0; // W = 0
4526     let Inst{20} = load;
4527     let Inst{19-16} = addr;
4528     let Inst{15-12} = CRd;
4529     let Inst{11-8} = cop;
4530     let Inst{7-0} = option;
4531     let DecoderMethod = "DecodeCopMemInstruction";
4532   }
4533 }
4534 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4535   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4536                        asm, "\t$cop, $CRd, $addr"> {
4537     bits<13> addr;
4538     bits<4> cop;
4539     bits<4> CRd;
4540     let Inst{24} = 1; // P = 1
4541     let Inst{23} = addr{8};
4542     let Inst{22} = Dbit;
4543     let Inst{21} = 0; // W = 0
4544     let Inst{20} = load;
4545     let Inst{19-16} = addr{12-9};
4546     let Inst{15-12} = CRd;
4547     let Inst{11-8} = cop;
4548     let Inst{7-0} = addr{7-0};
4549     let DecoderMethod = "DecodeCopMemInstruction";
4550   }
4551   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4552                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4553     bits<13> addr;
4554     bits<4> cop;
4555     bits<4> CRd;
4556     let Inst{24} = 1; // P = 1
4557     let Inst{23} = addr{8};
4558     let Inst{22} = Dbit;
4559     let Inst{21} = 1; // W = 1
4560     let Inst{20} = load;
4561     let Inst{19-16} = addr{12-9};
4562     let Inst{15-12} = CRd;
4563     let Inst{11-8} = cop;
4564     let Inst{7-0} = addr{7-0};
4565     let DecoderMethod = "DecodeCopMemInstruction";
4566   }
4567   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4568                                  postidx_imm8s4:$offset),
4569                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4570     bits<9> offset;
4571     bits<4> addr;
4572     bits<4> cop;
4573     bits<4> CRd;
4574     let Inst{24} = 0; // P = 0
4575     let Inst{23} = offset{8};
4576     let Inst{22} = Dbit;
4577     let Inst{21} = 1; // W = 1
4578     let Inst{20} = load;
4579     let Inst{19-16} = addr;
4580     let Inst{15-12} = CRd;
4581     let Inst{11-8} = cop;
4582     let Inst{7-0} = offset{7-0};
4583     let DecoderMethod = "DecodeCopMemInstruction";
4584   }
4585   def _OPTION : ACInoP<(outs),
4586                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4587                             coproc_option_imm:$option),
4588       asm, "\t$cop, $CRd, $addr, $option"> {
4589     bits<8> option;
4590     bits<4> addr;
4591     bits<4> cop;
4592     bits<4> CRd;
4593     let Inst{24} = 0; // P = 0
4594     let Inst{23} = 1; // U = 1
4595     let Inst{22} = Dbit;
4596     let Inst{21} = 0; // W = 0
4597     let Inst{20} = load;
4598     let Inst{19-16} = addr;
4599     let Inst{15-12} = CRd;
4600     let Inst{11-8} = cop;
4601     let Inst{7-0} = option;
4602     let DecoderMethod = "DecodeCopMemInstruction";
4603   }
4604 }
4605
4606 defm LDC   : LdStCop <1, 0, "ldc">;
4607 defm LDCL  : LdStCop <1, 1, "ldcl">;
4608 defm STC   : LdStCop <0, 0, "stc">;
4609 defm STCL  : LdStCop <0, 1, "stcl">;
4610 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4611 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4612 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4613 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4614
4615 //===----------------------------------------------------------------------===//
4616 // Move between coprocessor and ARM core register.
4617 //
4618
4619 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4620                 list<dag> pattern>
4621   : ABI<0b1110, oops, iops, NoItinerary, opc,
4622         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4623   let Inst{20} = direction;
4624   let Inst{4} = 1;
4625
4626   bits<4> Rt;
4627   bits<4> cop;
4628   bits<3> opc1;
4629   bits<3> opc2;
4630   bits<4> CRm;
4631   bits<4> CRn;
4632
4633   let Inst{15-12} = Rt;
4634   let Inst{11-8}  = cop;
4635   let Inst{23-21} = opc1;
4636   let Inst{7-5}   = opc2;
4637   let Inst{3-0}   = CRm;
4638   let Inst{19-16} = CRn;
4639 }
4640
4641 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4642                     (outs),
4643                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4644                          c_imm:$CRm, imm0_7:$opc2),
4645                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4646                                   imm:$CRm, imm:$opc2)]>;
4647 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4648                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4649                         c_imm:$CRm, 0, pred:$p)>;
4650 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4651                     (outs GPRwithAPSR:$Rt),
4652                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4653                          imm0_7:$opc2), []>;
4654 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4655                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4656                         c_imm:$CRm, 0, pred:$p)>;
4657
4658 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4659              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4660
4661 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4662                  list<dag> pattern>
4663   : ABXI<0b1110, oops, iops, NoItinerary,
4664          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4665   let Inst{31-24} = 0b11111110;
4666   let Inst{20} = direction;
4667   let Inst{4} = 1;
4668
4669   bits<4> Rt;
4670   bits<4> cop;
4671   bits<3> opc1;
4672   bits<3> opc2;
4673   bits<4> CRm;
4674   bits<4> CRn;
4675
4676   let Inst{15-12} = Rt;
4677   let Inst{11-8}  = cop;
4678   let Inst{23-21} = opc1;
4679   let Inst{7-5}   = opc2;
4680   let Inst{3-0}   = CRm;
4681   let Inst{19-16} = CRn;
4682 }
4683
4684 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4685                       (outs),
4686                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4687                            c_imm:$CRm, imm0_7:$opc2),
4688                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4689                                      imm:$CRm, imm:$opc2)]>;
4690 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4691                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4692                          c_imm:$CRm, 0)>;
4693 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4694                       (outs GPRwithAPSR:$Rt),
4695                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4696                            imm0_7:$opc2), []>;
4697 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4698                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4699                          c_imm:$CRm, 0)>;
4700
4701 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4702                               imm:$CRm, imm:$opc2),
4703                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4704
4705 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4706   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4707         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4708         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4709   let Inst{23-21} = 0b010;
4710   let Inst{20} = direction;
4711
4712   bits<4> Rt;
4713   bits<4> Rt2;
4714   bits<4> cop;
4715   bits<4> opc1;
4716   bits<4> CRm;
4717
4718   let Inst{15-12} = Rt;
4719   let Inst{19-16} = Rt2;
4720   let Inst{11-8}  = cop;
4721   let Inst{7-4}   = opc1;
4722   let Inst{3-0}   = CRm;
4723 }
4724
4725 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4726                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4727                                      GPRnopc:$Rt2, imm:$CRm)]>;
4728 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4729
4730 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4731   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4732          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4733          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4734   let Inst{31-28} = 0b1111;
4735   let Inst{23-21} = 0b010;
4736   let Inst{20} = direction;
4737
4738   bits<4> Rt;
4739   bits<4> Rt2;
4740   bits<4> cop;
4741   bits<4> opc1;
4742   bits<4> CRm;
4743
4744   let Inst{15-12} = Rt;
4745   let Inst{19-16} = Rt2;
4746   let Inst{11-8}  = cop;
4747   let Inst{7-4}   = opc1;
4748   let Inst{3-0}   = CRm;
4749
4750   let DecoderMethod = "DecodeMRRC2";
4751 }
4752
4753 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4754                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4755                                         GPRnopc:$Rt2, imm:$CRm)]>;
4756 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4757
4758 //===----------------------------------------------------------------------===//
4759 // Move between special register and ARM core register
4760 //
4761
4762 // Move to ARM core register from Special Register
4763 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4764               "mrs", "\t$Rd, apsr", []> {
4765   bits<4> Rd;
4766   let Inst{23-16} = 0b00001111;
4767   let Unpredictable{19-17} = 0b111;
4768
4769   let Inst{15-12} = Rd;
4770
4771   let Inst{11-0} = 0b000000000000;
4772   let Unpredictable{11-0} = 0b110100001111;
4773 }
4774
4775 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4776          Requires<[IsARM]>;
4777
4778 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4779 // section B9.3.9, with the R bit set to 1.
4780 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4781                  "mrs", "\t$Rd, spsr", []> {
4782   bits<4> Rd;
4783   let Inst{23-16} = 0b01001111;
4784   let Unpredictable{19-16} = 0b1111;
4785
4786   let Inst{15-12} = Rd;
4787
4788   let Inst{11-0} = 0b000000000000;
4789   let Unpredictable{11-0} = 0b110100001111;
4790 }
4791
4792 // Move from ARM core register to Special Register
4793 //
4794 // No need to have both system and application versions, the encodings are the
4795 // same and the assembly parser has no way to distinguish between them. The mask
4796 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4797 // the mask with the fields to be accessed in the special register.
4798 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4799               "msr", "\t$mask, $Rn", []> {
4800   bits<5> mask;
4801   bits<4> Rn;
4802
4803   let Inst{23} = 0;
4804   let Inst{22} = mask{4}; // R bit
4805   let Inst{21-20} = 0b10;
4806   let Inst{19-16} = mask{3-0};
4807   let Inst{15-12} = 0b1111;
4808   let Inst{11-4} = 0b00000000;
4809   let Inst{3-0} = Rn;
4810 }
4811
4812 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4813                "msr", "\t$mask, $a", []> {
4814   bits<5> mask;
4815   bits<12> a;
4816
4817   let Inst{23} = 0;
4818   let Inst{22} = mask{4}; // R bit
4819   let Inst{21-20} = 0b10;
4820   let Inst{19-16} = mask{3-0};
4821   let Inst{15-12} = 0b1111;
4822   let Inst{11-0} = a;
4823 }
4824
4825 //===----------------------------------------------------------------------===//
4826 // TLS Instructions
4827 //
4828
4829 // __aeabi_read_tp preserves the registers r1-r3.
4830 // This is a pseudo inst so that we can get the encoding right,
4831 // complete with fixup for the aeabi_read_tp function.
4832 let isCall = 1,
4833   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4834   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4835                [(set R0, ARMthread_pointer)]>;
4836 }
4837
4838 //===----------------------------------------------------------------------===//
4839 // SJLJ Exception handling intrinsics
4840 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4841 //   address and save #0 in R0 for the non-longjmp case.
4842 //   Since by its nature we may be coming from some other function to get
4843 //   here, and we're using the stack frame for the containing function to
4844 //   save/restore registers, we can't keep anything live in regs across
4845 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4846 //   when we get here from a longjmp(). We force everything out of registers
4847 //   except for our own input by listing the relevant registers in Defs. By
4848 //   doing so, we also cause the prologue/epilogue code to actively preserve
4849 //   all of the callee-saved resgisters, which is exactly what we want.
4850 //   A constant value is passed in $val, and we use the location as a scratch.
4851 //
4852 // These are pseudo-instructions and are lowered to individual MC-insts, so
4853 // no encoding information is necessary.
4854 let Defs =
4855   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4856     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4857   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4858   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4859                                NoItinerary,
4860                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4861                            Requires<[IsARM, HasVFP2]>;
4862 }
4863
4864 let Defs =
4865   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4866   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4867   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4868                                    NoItinerary,
4869                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4870                                 Requires<[IsARM, NoVFP]>;
4871 }
4872
4873 // FIXME: Non-IOS version(s)
4874 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4875     Defs = [ R7, LR, SP ] in {
4876 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4877                              NoItinerary,
4878                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4879                                 Requires<[IsARM, IsIOS]>;
4880 }
4881
4882 // eh.sjlj.dispatchsetup pseudo-instruction.
4883 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4884 // the pseudo is expanded (which happens before any passes that need the
4885 // instruction size).
4886 let isBarrier = 1 in
4887 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4888
4889
4890 //===----------------------------------------------------------------------===//
4891 // Non-Instruction Patterns
4892 //
4893
4894 // ARMv4 indirect branch using (MOVr PC, dst)
4895 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4896   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4897                     4, IIC_Br, [(brind GPR:$dst)],
4898                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4899                   Requires<[IsARM, NoV4T]>;
4900
4901 // Large immediate handling.
4902
4903 // 32-bit immediate using two piece so_imms or movw + movt.
4904 // This is a single pseudo instruction, the benefit is that it can be remat'd
4905 // as a single unit instead of having to handle reg inputs.
4906 // FIXME: Remove this when we can do generalized remat.
4907 let isReMaterializable = 1, isMoveImm = 1 in
4908 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4909                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4910                            Requires<[IsARM]>;
4911
4912 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4913 // It also makes it possible to rematerialize the instructions.
4914 // FIXME: Remove this when we can do generalized remat and when machine licm
4915 // can properly the instructions.
4916 let isReMaterializable = 1 in {
4917 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4918                               IIC_iMOVix2addpc,
4919                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4920                         Requires<[IsARM, UseMovt]>;
4921
4922 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4923                              IIC_iMOVix2,
4924                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4925                         Requires<[IsARM, UseMovt]>;
4926
4927 let AddedComplexity = 10 in
4928 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4929                                 IIC_iMOVix2ld,
4930                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4931                     Requires<[IsARM, UseMovt]>;
4932 } // isReMaterializable
4933
4934 // ConstantPool, GlobalAddress, and JumpTable
4935 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
4936             Requires<[IsARM, DontUseMovt]>;
4937 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
4938 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
4939             Requires<[IsARM, UseMovt]>;
4940 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
4941              (LEApcrelJT tjumptable:$dst, imm:$id)>;
4942
4943 // TODO: add,sub,and, 3-instr forms?
4944
4945 // Tail calls. These patterns also apply to Thumb mode.
4946 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
4947 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
4948 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
4949
4950 // Direct calls
4951 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
4952 def : ARMPat<(ARMcall_nolink texternalsym:$func),
4953              (BMOVPCB_CALL texternalsym:$func)>;
4954
4955 // zextload i1 -> zextload i8
4956 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
4957 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
4958
4959 // extload -> zextload
4960 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4961 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4962 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
4963 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
4964
4965 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
4966
4967 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
4968 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
4969
4970 // smul* and smla*
4971 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4972                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4973                  (SMULBB GPR:$a, GPR:$b)>;
4974 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
4975                  (SMULBB GPR:$a, GPR:$b)>;
4976 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4977                       (sra GPR:$b, (i32 16))),
4978                  (SMULBT GPR:$a, GPR:$b)>;
4979 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
4980                  (SMULBT GPR:$a, GPR:$b)>;
4981 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
4982                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
4983                  (SMULTB GPR:$a, GPR:$b)>;
4984 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
4985                 (SMULTB GPR:$a, GPR:$b)>;
4986 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
4987                       (i32 16)),
4988                  (SMULWB GPR:$a, GPR:$b)>;
4989 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
4990                  (SMULWB GPR:$a, GPR:$b)>;
4991
4992 def : ARMV5MOPat<(add GPR:$acc,
4993                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
4994                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
4995                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4996 def : ARMV5MOPat<(add GPR:$acc,
4997                       (mul sext_16_node:$a, sext_16_node:$b)),
4998                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
4999 def : ARMV5MOPat<(add GPR:$acc,
5000                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5001                            (sra GPR:$b, (i32 16)))),
5002                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5003 def : ARMV5MOPat<(add GPR:$acc,
5004                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5005                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5006 def : ARMV5MOPat<(add GPR:$acc,
5007                       (mul (sra GPR:$a, (i32 16)),
5008                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5009                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5010 def : ARMV5MOPat<(add GPR:$acc,
5011                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5012                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5013 def : ARMV5MOPat<(add GPR:$acc,
5014                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5015                            (i32 16))),
5016                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5017 def : ARMV5MOPat<(add GPR:$acc,
5018                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5019                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5020
5021
5022 // Pre-v7 uses MCR for synchronization barriers.
5023 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5024          Requires<[IsARM, HasV6]>;
5025
5026 // SXT/UXT with no rotate
5027 let AddedComplexity = 16 in {
5028 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5029 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5030 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5031 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5032                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5033 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5034                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5035 }
5036
5037 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5038 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5039
5040 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5041                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5042 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5043                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5044
5045 // Atomic load/store patterns
5046 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5047              (LDRBrs ldst_so_reg:$src)>;
5048 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5049              (LDRBi12 addrmode_imm12:$src)>;
5050 def : ARMPat<(atomic_load_16 addrmode3:$src),
5051              (LDRH addrmode3:$src)>;
5052 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5053              (LDRrs ldst_so_reg:$src)>;
5054 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5055              (LDRi12 addrmode_imm12:$src)>;
5056 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5057              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5058 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5059              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5060 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5061              (STRH GPR:$val, addrmode3:$ptr)>;
5062 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5063              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5064 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5065              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5066
5067
5068 //===----------------------------------------------------------------------===//
5069 // Thumb Support
5070 //
5071
5072 include "ARMInstrThumb.td"
5073
5074 //===----------------------------------------------------------------------===//
5075 // Thumb2 Support
5076 //
5077
5078 include "ARMInstrThumb2.td"
5079
5080 //===----------------------------------------------------------------------===//
5081 // Floating Point Support
5082 //
5083
5084 include "ARMInstrVFP.td"
5085
5086 //===----------------------------------------------------------------------===//
5087 // Advanced SIMD (NEON) Support
5088 //
5089
5090 include "ARMInstrNEON.td"
5091
5092 //===----------------------------------------------------------------------===//
5093 // Assembler aliases
5094 //
5095
5096 // Memory barriers
5097 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5098 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5099 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5100
5101 // System instructions
5102 def : MnemonicAlias<"swi", "svc">;
5103
5104 // Load / Store Multiple
5105 def : MnemonicAlias<"ldmfd", "ldm">;
5106 def : MnemonicAlias<"ldmia", "ldm">;
5107 def : MnemonicAlias<"ldmea", "ldmdb">;
5108 def : MnemonicAlias<"stmfd", "stmdb">;
5109 def : MnemonicAlias<"stmia", "stm">;
5110 def : MnemonicAlias<"stmea", "stm">;
5111
5112 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5113 // shift amount is zero (i.e., unspecified).
5114 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5115                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5116         Requires<[IsARM, HasV6]>;
5117 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5118                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5119         Requires<[IsARM, HasV6]>;
5120
5121 // PUSH/POP aliases for STM/LDM
5122 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5123 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5124
5125 // SSAT/USAT optional shift operand.
5126 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5127                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5128 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5129                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5130
5131
5132 // Extend instruction optional rotate operand.
5133 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5134                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5135 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5136                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5137 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5138                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5139 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5140                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5141 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5142                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5143 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5144                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5145
5146 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5147                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5148 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5149                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5150 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5151                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5152 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5153                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5154 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5155                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5156 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5157                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5158
5159
5160 // RFE aliases
5161 def : MnemonicAlias<"rfefa", "rfeda">;
5162 def : MnemonicAlias<"rfeea", "rfedb">;
5163 def : MnemonicAlias<"rfefd", "rfeia">;
5164 def : MnemonicAlias<"rfeed", "rfeib">;
5165 def : MnemonicAlias<"rfe", "rfeia">;
5166
5167 // SRS aliases
5168 def : MnemonicAlias<"srsfa", "srsda">;
5169 def : MnemonicAlias<"srsea", "srsdb">;
5170 def : MnemonicAlias<"srsfd", "srsia">;
5171 def : MnemonicAlias<"srsed", "srsib">;
5172 def : MnemonicAlias<"srs", "srsia">;
5173
5174 // QSAX == QSUBADDX
5175 def : MnemonicAlias<"qsubaddx", "qsax">;
5176 // SASX == SADDSUBX
5177 def : MnemonicAlias<"saddsubx", "sasx">;
5178 // SHASX == SHADDSUBX
5179 def : MnemonicAlias<"shaddsubx", "shasx">;
5180 // SHSAX == SHSUBADDX
5181 def : MnemonicAlias<"shsubaddx", "shsax">;
5182 // SSAX == SSUBADDX
5183 def : MnemonicAlias<"ssubaddx", "ssax">;
5184 // UASX == UADDSUBX
5185 def : MnemonicAlias<"uaddsubx", "uasx">;
5186 // UHASX == UHADDSUBX
5187 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5188 // UHSAX == UHSUBADDX
5189 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5190 // UQASX == UQADDSUBX
5191 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5192 // UQSAX == UQSUBADDX
5193 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5194 // USAX == USUBADDX
5195 def : MnemonicAlias<"usubaddx", "usax">;
5196
5197 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5198 // for isel.
5199 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5200                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5201 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5202                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5203 // Same for AND <--> BIC
5204 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5205                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5206                           pred:$p, cc_out:$s)>;
5207 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5208                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5209                           pred:$p, cc_out:$s)>;
5210 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5211                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5212                           pred:$p, cc_out:$s)>;
5213 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5214                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5215                           pred:$p, cc_out:$s)>;
5216
5217 // Likewise, "add Rd, so_imm_neg" -> sub
5218 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5219                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5220 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5221                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5222 // Same for CMP <--> CMN via so_imm_neg
5223 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5224                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5225 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5226                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5227
5228 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5229 // LSR, ROR, and RRX instructions.
5230 // FIXME: We need C++ parser hooks to map the alias to the MOV
5231 //        encoding. It seems we should be able to do that sort of thing
5232 //        in tblgen, but it could get ugly.
5233 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5234 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5235                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5236                              cc_out:$s)>;
5237 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5238                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5239                              cc_out:$s)>;
5240 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5241                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5242                              cc_out:$s)>;
5243 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5244                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5245                              cc_out:$s)>;
5246 }
5247 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5248                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5249 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5250 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5251                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5252                              cc_out:$s)>;
5253 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5254                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5255                              cc_out:$s)>;
5256 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5257                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5258                              cc_out:$s)>;
5259 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5260                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5261                              cc_out:$s)>;
5262 }
5263
5264 // "neg" is and alias for "rsb rd, rn, #0"
5265 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5266                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5267
5268 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5269 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5270          Requires<[IsARM, NoV6]>;
5271
5272 // UMULL/SMULL are available on all arches, but the instruction definitions
5273 // need difference constraints pre-v6. Use these aliases for the assembly
5274 // parsing on pre-v6.
5275 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5276             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5277          Requires<[IsARM, NoV6]>;
5278 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5279             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5280          Requires<[IsARM, NoV6]>;
5281
5282 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5283 // is discarded.
5284 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;