lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  99 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 100 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 101
 102 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 103                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 104 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 105                               [SDNPHasChain, SDNPSideEffect,
 106                                SDNPOptInGlue, SDNPOutGlue]>;
 107 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 108                                 SDT_ARMStructByVal,
 109                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 110                                  SDNPMayStore, SDNPMayLoad]>;
 111
 112 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 119                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 120                                SDNPVariadic]>;
 121
 122 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 123                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 124
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 190 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 191                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 192 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 193                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 194 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 195 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 196                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 197 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 198 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 199                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 200 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 201                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 202 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 203                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 204 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 205 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 206                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 207 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 208                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 209 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 210                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 211 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 212                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 213 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 214                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 215 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 216                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 217 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 218                                  AssemblerPredicate<"FeatureFP16","half-float">;
 219 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 220                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 221 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 222                                  AssemblerPredicate<"FeatureHWDivARM">;
 223 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 224                                  AssemblerPredicate<"FeatureT2XtPk",
 225                                                      "pack/extract">;
 226 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 227                                  AssemblerPredicate<"FeatureDSPThumb2",
 228                                                     "thumb2-dsp">;
 229 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 230                                  AssemblerPredicate<"FeatureDB",
 231                                                     "data-barriers">;
 232 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 233                                  AssemblerPredicate<"FeatureMP",
 234                                                     "mp-extensions">;
 235 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 236                                  AssemblerPredicate<"FeatureTrustZone",
 237                                                     "TrustZone">;
 238 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 239 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 240 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 241                                  AssemblerPredicate<"ModeThumb", "thumb">;
 242 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 243 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 244                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 245                                                     "thumb2">;
 246 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 247                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 248 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 249                                  AssemblerPredicate<"!FeatureMClass",
 250                                                     "armv7a/r">;
 251 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 252                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 253 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 254 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 255 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 256 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 257                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 258 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 259
 260 // FIXME: Eventually this will be just "hasV6T2Ops".
 261 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 262 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 263 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 264 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 265
 266 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 267 // But only select them if more precision in FP computation is allowed.
 268 // Do not use them for Darwin platforms.
 269 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 270                                  " FPOpFusion::Fast) && "
 271                                  "!Subtarget->isTargetDarwin()">;
 272 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 273                                  " FPOpFusion::Fast &&"
 274                                  " Subtarget->hasVFP4()) || "
 275                                  "Subtarget->isTargetDarwin()">;
 276
 277 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 278 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 279 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 280
 281 // VDUP.32 is microcoded on Swift - prefer VMOV.
 282 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 283 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 284
 285 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 286 // this allows more effective execution domain optimization. See
 287 // setExecutionDomain().
 288 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 289 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 290
 291 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 292 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 293
 294 //===----------------------------------------------------------------------===//
 295 // ARM Flag Definitions.
 296
 297 class RegConstraint<string C> {
 298   string Constraints = C;
 299 }
 300
 301 //===----------------------------------------------------------------------===//
 302 //  ARM specific transformation functions and pattern fragments.
 303 //
 304
 305 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 306 def imm_neg_XFORM : SDNodeXForm<imm, [{
 307   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 308 }]>;
 309
 310 // imm_not_XFORM - Return the complement of a i32 immediate value.
 311 def imm_not_XFORM : SDNodeXForm<imm, [{
 312   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 313 }]>;
 314
 315 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 316 def imm16_31 : ImmLeaf<i32, [{
 317   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 318 }]>;
 319
 320 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 321 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 322     unsigned Value = -(unsigned)N->getZExtValue();
 323     return Value && ARM_AM::getSOImmVal(Value) != -1;
 324   }], imm_neg_XFORM> {
 325   let ParserMatchClass = so_imm_neg_asmoperand;
 326 }
 327
 328 // Note: this pattern doesn't require an encoder method and such, as it's
 329 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 330 // is handled by the destination instructions, which use so_imm.
 331 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 332 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 333     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 334   }], imm_not_XFORM> {
 335   let ParserMatchClass = so_imm_not_asmoperand;
 336 }
 337
 338 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 339 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 340   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 341 }]>;
 342
 343 /// Split a 32-bit immediate into two 16 bit parts.
 344 def hi16 : SDNodeXForm<imm, [{
 345   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 346 }]>;
 347
 348 def lo16AllZero : PatLeaf<(i32 imm), [{
 349   // Returns true if all low 16-bits are 0.
 350   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 351 }], hi16>;
 352
 353 class BinOpWithFlagFrag<dag res> :
 354       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 355 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 356 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 357
 358 // An 'and' node with a single use.
 359 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 360   return N->hasOneUse();
 361 }]>;
 362
 363 // An 'xor' node with a single use.
 364 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 365   return N->hasOneUse();
 366 }]>;
 367
 368 // An 'fmul' node with a single use.
 369 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 370   return N->hasOneUse();
 371 }]>;
 372
 373 // An 'fadd' node which checks for single non-hazardous use.
 374 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 375   return hasNoVMLxHazardUse(N);
 376 }]>;
 377
 378 // An 'fsub' node which checks for single non-hazardous use.
 379 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 380   return hasNoVMLxHazardUse(N);
 381 }]>;
 382
 383 //===----------------------------------------------------------------------===//
 384 // Operand Definitions.
 385 //
 386
 387 // Immediate operands with a shared generic asm render method.
 388 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 389
 390 // Branch target.
 391 // FIXME: rename brtarget to t2_brtarget
 392 def brtarget : Operand<OtherVT> {
 393   let EncoderMethod = "getBranchTargetOpValue";
 394   let OperandType = "OPERAND_PCREL";
 395   let DecoderMethod = "DecodeT2BROperand";
 396 }
 397
 398 // FIXME: get rid of this one?
 399 def uncondbrtarget : Operand<OtherVT> {
 400   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 401   let OperandType = "OPERAND_PCREL";
 402 }
 403
 404 // Branch target for ARM. Handles conditional/unconditional
 405 def br_target : Operand<OtherVT> {
 406   let EncoderMethod = "getARMBranchTargetOpValue";
 407   let OperandType = "OPERAND_PCREL";
 408 }
 409
 410 // Call target.
 411 // FIXME: rename bltarget to t2_bl_target?
 412 def bltarget : Operand<i32> {
 413   // Encoded the same as branch targets.
 414   let EncoderMethod = "getBranchTargetOpValue";
 415   let OperandType = "OPERAND_PCREL";
 416 }
 417
 418 // Call target for ARM. Handles conditional/unconditional
 419 // FIXME: rename bl_target to t2_bltarget?
 420 def bl_target : Operand<i32> {
 421   let EncoderMethod = "getARMBLTargetOpValue";
 422   let OperandType = "OPERAND_PCREL";
 423 }
 424
 425 def blx_target : Operand<i32> {
 426   let EncoderMethod = "getARMBLXTargetOpValue";
 427   let OperandType = "OPERAND_PCREL";
 428 }
 429
 430 // A list of registers separated by comma. Used by load/store multiple.
 431 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 432 def reglist : Operand<i32> {
 433   let EncoderMethod = "getRegisterListOpValue";
 434   let ParserMatchClass = RegListAsmOperand;
 435   let PrintMethod = "printRegisterList";
 436   let DecoderMethod = "DecodeRegListOperand";
 437 }
 438
 439 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 440
 441 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 442 def dpr_reglist : Operand<i32> {
 443   let EncoderMethod = "getRegisterListOpValue";
 444   let ParserMatchClass = DPRRegListAsmOperand;
 445   let PrintMethod = "printRegisterList";
 446   let DecoderMethod = "DecodeDPRRegListOperand";
 447 }
 448
 449 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 450 def spr_reglist : Operand<i32> {
 451   let EncoderMethod = "getRegisterListOpValue";
 452   let ParserMatchClass = SPRRegListAsmOperand;
 453   let PrintMethod = "printRegisterList";
 454   let DecoderMethod = "DecodeSPRRegListOperand";
 455 }
 456
 457 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 458 def cpinst_operand : Operand<i32> {
 459   let PrintMethod = "printCPInstOperand";
 460 }
 461
 462 // Local PC labels.
 463 def pclabel : Operand<i32> {
 464   let PrintMethod = "printPCLabel";
 465 }
 466
 467 // ADR instruction labels.
 468 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 469 def adrlabel : Operand<i32> {
 470   let EncoderMethod = "getAdrLabelOpValue";
 471   let ParserMatchClass = AdrLabelAsmOperand;
 472   let PrintMethod = "printAdrLabelOperand<0>";
 473 }
 474
 475 def neon_vcvt_imm32 : Operand<i32> {
 476   let EncoderMethod = "getNEONVcvtImm32OpValue";
 477   let DecoderMethod = "DecodeVCVTImmOperand";
 478 }
 479
 480 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 481 def rot_imm_XFORM: SDNodeXForm<imm, [{
 482   switch (N->getZExtValue()){
 483   default: assert(0);
 484   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 485   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 486   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 487   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 488   }
 489 }]>;
 490 def RotImmAsmOperand : AsmOperandClass {
 491   let Name = "RotImm";
 492   let ParserMethod = "parseRotImm";
 493 }
 494 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 495     int32_t v = N->getZExtValue();
 496     return v == 8 || v == 16 || v == 24; }],
 497     rot_imm_XFORM> {
 498   let PrintMethod = "printRotImmOperand";
 499   let ParserMatchClass = RotImmAsmOperand;
 500 }
 501
 502 // shift_imm: An integer that encodes a shift amount and the type of shift
 503 // (asr or lsl). The 6-bit immediate encodes as:
 504 //    {5}     0 ==> lsl
 505 //            1     asr
 506 //    {4-0}   imm5 shift amount.
 507 //            asr #32 encoded as imm5 == 0.
 508 def ShifterImmAsmOperand : AsmOperandClass {
 509   let Name = "ShifterImm";
 510   let ParserMethod = "parseShifterImm";
 511 }
 512 def shift_imm : Operand<i32> {
 513   let PrintMethod = "printShiftImmOperand";
 514   let ParserMatchClass = ShifterImmAsmOperand;
 515 }
 516
 517 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 518 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 519 def so_reg_reg : Operand<i32>,  // reg reg imm
 520                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 521                                 [shl, srl, sra, rotr]> {
 522   let EncoderMethod = "getSORegRegOpValue";
 523   let PrintMethod = "printSORegRegOperand";
 524   let DecoderMethod = "DecodeSORegRegOperand";
 525   let ParserMatchClass = ShiftedRegAsmOperand;
 526   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 527 }
 528
 529 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 530 def so_reg_imm : Operand<i32>, // reg imm
 531                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 532                                 [shl, srl, sra, rotr]> {
 533   let EncoderMethod = "getSORegImmOpValue";
 534   let PrintMethod = "printSORegImmOperand";
 535   let DecoderMethod = "DecodeSORegImmOperand";
 536   let ParserMatchClass = ShiftedImmAsmOperand;
 537   let MIOperandInfo = (ops GPR, i32imm);
 538 }
 539
 540 // FIXME: Does this need to be distinct from so_reg?
 541 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 542                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 543                                   [shl,srl,sra,rotr]> {
 544   let EncoderMethod = "getSORegRegOpValue";
 545   let PrintMethod = "printSORegRegOperand";
 546   let DecoderMethod = "DecodeSORegRegOperand";
 547   let ParserMatchClass = ShiftedRegAsmOperand;
 548   let MIOperandInfo = (ops GPR, GPR, i32imm);
 549 }
 550
 551 // FIXME: Does this need to be distinct from so_reg?
 552 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 553                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 554                                   [shl,srl,sra,rotr]> {
 555   let EncoderMethod = "getSORegImmOpValue";
 556   let PrintMethod = "printSORegImmOperand";
 557   let DecoderMethod = "DecodeSORegImmOperand";
 558   let ParserMatchClass = ShiftedImmAsmOperand;
 559   let MIOperandInfo = (ops GPR, i32imm);
 560 }
 561
 562
 563 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 564 // 8-bit immediate rotated by an arbitrary number of bits.
 565 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 566 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 567     return ARM_AM::getSOImmVal(Imm) != -1;
 568   }]> {
 569   let EncoderMethod = "getSOImmOpValue";
 570   let ParserMatchClass = SOImmAsmOperand;
 571   let DecoderMethod = "DecodeSOImmOperand";
 572 }
 573
 574 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 575 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 576 // get the first/second pieces.
 577 def so_imm2part : PatLeaf<(imm), [{
 578       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 579 }]>;
 580
 581 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 582 ///
 583 def arm_i32imm : PatLeaf<(imm), [{
 584   if (Subtarget->hasV6T2Ops())
 585     return true;
 586   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 587 }]>;
 588
 589 /// imm0_1 predicate - Immediate in the range [0,1].
 590 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 591 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 592
 593 /// imm0_3 predicate - Immediate in the range [0,3].
 594 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 595 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 596
 597 /// imm0_4 predicate - Immediate in the range [0,4].
 598 def Imm0_4AsmOperand : ImmAsmOperand
 599 {
 600   let Name = "Imm0_4";
 601   let DiagnosticType = "ImmRange0_4";
 602 }
 603 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 604   let ParserMatchClass = Imm0_4AsmOperand;
 605   let DecoderMethod = "DecodeImm0_4";
 606 }
 607
 608 /// imm0_7 predicate - Immediate in the range [0,7].
 609 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 610 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 611   return Imm >= 0 && Imm < 8;
 612 }]> {
 613   let ParserMatchClass = Imm0_7AsmOperand;
 614 }
 615
 616 /// imm8 predicate - Immediate is exactly 8.
 617 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 618 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 619   let ParserMatchClass = Imm8AsmOperand;
 620 }
 621
 622 /// imm16 predicate - Immediate is exactly 16.
 623 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 624 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 625   let ParserMatchClass = Imm16AsmOperand;
 626 }
 627
 628 /// imm32 predicate - Immediate is exactly 32.
 629 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 630 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 631   let ParserMatchClass = Imm32AsmOperand;
 632 }
 633
 634 /// imm1_7 predicate - Immediate in the range [1,7].
 635 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 636 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 637   let ParserMatchClass = Imm1_7AsmOperand;
 638 }
 639
 640 /// imm1_15 predicate - Immediate in the range [1,15].
 641 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 642 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 643   let ParserMatchClass = Imm1_15AsmOperand;
 644 }
 645
 646 /// imm1_31 predicate - Immediate in the range [1,31].
 647 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 648 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 649   let ParserMatchClass = Imm1_31AsmOperand;
 650 }
 651
 652 /// imm0_15 predicate - Immediate in the range [0,15].
 653 def Imm0_15AsmOperand: ImmAsmOperand {
 654   let Name = "Imm0_15";
 655   let DiagnosticType = "ImmRange0_15";
 656 }
 657 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 658   return Imm >= 0 && Imm < 16;
 659 }]> {
 660   let ParserMatchClass = Imm0_15AsmOperand;
 661 }
 662
 663 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 664 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 665 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 666   return Imm >= 0 && Imm < 32;
 667 }]> {
 668   let ParserMatchClass = Imm0_31AsmOperand;
 669 }
 670
 671 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 672 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 673 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 674   return Imm >= 0 && Imm < 32;
 675 }]> {
 676   let ParserMatchClass = Imm0_32AsmOperand;
 677 }
 678
 679 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 680 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 681 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 682   return Imm >= 0 && Imm < 64;
 683 }]> {
 684   let ParserMatchClass = Imm0_63AsmOperand;
 685 }
 686
 687 /// imm0_255 predicate - Immediate in the range [0,255].
 688 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 689 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 690   let ParserMatchClass = Imm0_255AsmOperand;
 691 }
 692
 693 /// imm0_65535 - An immediate is in the range [0.65535].
 694 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 695 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 696   return Imm >= 0 && Imm < 65536;
 697 }]> {
 698   let ParserMatchClass = Imm0_65535AsmOperand;
 699 }
 700
 701 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 702 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 703   return -Imm >= 0 && -Imm < 65536;
 704 }]>;
 705
 706 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 707 // a relocatable expression.
 708 //
 709 // FIXME: This really needs a Thumb version separate from the ARM version.
 710 // While the range is the same, and can thus use the same match class,
 711 // the encoding is different so it should have a different encoder method.
 712 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 713 def imm0_65535_expr : Operand<i32> {
 714   let EncoderMethod = "getHiLo16ImmOpValue";
 715   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 716 }
 717
 718 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 719 def imm256_65535_expr : Operand<i32> {
 720   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 721 }
 722
 723 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 724 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 725 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 726   return Imm >= 0 && Imm <= 0xffffff;
 727 }]> {
 728   let ParserMatchClass = Imm24bitAsmOperand;
 729 }
 730
 731
 732 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 733 /// e.g., 0xf000ffff
 734 def BitfieldAsmOperand : AsmOperandClass {
 735   let Name = "Bitfield";
 736   let ParserMethod = "parseBitfield";
 737 }
 738
 739 def bf_inv_mask_imm : Operand<i32>,
 740                       PatLeaf<(imm), [{
 741   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 742 }] > {
 743   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 744   let PrintMethod = "printBitfieldInvMaskImmOperand";
 745   let DecoderMethod = "DecodeBitfieldMaskOperand";
 746   let ParserMatchClass = BitfieldAsmOperand;
 747 }
 748
 749 def imm1_32_XFORM: SDNodeXForm<imm, [{
 750   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 751 }]>;
 752 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 753 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 754    uint64_t Imm = N->getZExtValue();
 755    return Imm > 0 && Imm <= 32;
 756  }],
 757     imm1_32_XFORM> {
 758   let PrintMethod = "printImmPlusOneOperand";
 759   let ParserMatchClass = Imm1_32AsmOperand;
 760 }
 761
 762 def imm1_16_XFORM: SDNodeXForm<imm, [{
 763   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 764 }]>;
 765 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 766 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 767     imm1_16_XFORM> {
 768   let PrintMethod = "printImmPlusOneOperand";
 769   let ParserMatchClass = Imm1_16AsmOperand;
 770 }
 771
 772 // Define ARM specific addressing modes.
 773 // addrmode_imm12 := reg +/- imm12
 774 //
 775 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 776 class AddrMode_Imm12 : Operand<i32>,
 777                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 778   // 12-bit immediate operand. Note that instructions using this encode
 779   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 780   // immediate values are as normal.
 781
 782   let EncoderMethod = "getAddrModeImm12OpValue";
 783   let DecoderMethod = "DecodeAddrModeImm12Operand";
 784   let ParserMatchClass = MemImm12OffsetAsmOperand;
 785   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 786 }
 787
 788 def addrmode_imm12 : AddrMode_Imm12 {
 789   let PrintMethod = "printAddrModeImm12Operand<false>";
 790 }
 791
 792 def addrmode_imm12_pre : AddrMode_Imm12 {
 793   let PrintMethod = "printAddrModeImm12Operand<true>";
 794 }
 795
 796 // ldst_so_reg := reg +/- reg shop imm
 797 //
 798 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 799 def ldst_so_reg : Operand<i32>,
 800                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 801   let EncoderMethod = "getLdStSORegOpValue";
 802   // FIXME: Simplify the printer
 803   let PrintMethod = "printAddrMode2Operand";
 804   let DecoderMethod = "DecodeSORegMemOperand";
 805   let ParserMatchClass = MemRegOffsetAsmOperand;
 806   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 807 }
 808
 809 // postidx_imm8 := +/- [0,255]
 810 //
 811 // 9 bit value:
 812 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 813 //  {7-0}     [0,255] imm8 value.
 814 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 815 def postidx_imm8 : Operand<i32> {
 816   let PrintMethod = "printPostIdxImm8Operand";
 817   let ParserMatchClass = PostIdxImm8AsmOperand;
 818   let MIOperandInfo = (ops i32imm);
 819 }
 820
 821 // postidx_imm8s4 := +/- [0,1020]
 822 //
 823 // 9 bit value:
 824 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 825 //  {7-0}     [0,255] imm8 value, scaled by 4.
 826 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 827 def postidx_imm8s4 : Operand<i32> {
 828   let PrintMethod = "printPostIdxImm8s4Operand";
 829   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 830   let MIOperandInfo = (ops i32imm);
 831 }
 832
 833
 834 // postidx_reg := +/- reg
 835 //
 836 def PostIdxRegAsmOperand : AsmOperandClass {
 837   let Name = "PostIdxReg";
 838   let ParserMethod = "parsePostIdxReg";
 839 }
 840 def postidx_reg : Operand<i32> {
 841   let EncoderMethod = "getPostIdxRegOpValue";
 842   let DecoderMethod = "DecodePostIdxReg";
 843   let PrintMethod = "printPostIdxRegOperand";
 844   let ParserMatchClass = PostIdxRegAsmOperand;
 845   let MIOperandInfo = (ops GPRnopc, i32imm);
 846 }
 847
 848
 849 // addrmode2 := reg +/- imm12
 850 //           := reg +/- reg shop imm
 851 //
 852 // FIXME: addrmode2 should be refactored the rest of the way to always
 853 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 854 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 855 def addrmode2 : Operand<i32>,
 856                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 857   let EncoderMethod = "getAddrMode2OpValue";
 858   let PrintMethod = "printAddrMode2Operand";
 859   let ParserMatchClass = AddrMode2AsmOperand;
 860   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 861 }
 862
 863 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 864   let Name = "PostIdxRegShifted";
 865   let ParserMethod = "parsePostIdxReg";
 866 }
 867 def am2offset_reg : Operand<i32>,
 868                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 869                 [], [SDNPWantRoot]> {
 870   let EncoderMethod = "getAddrMode2OffsetOpValue";
 871   let PrintMethod = "printAddrMode2OffsetOperand";
 872   // When using this for assembly, it's always as a post-index offset.
 873   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 874   let MIOperandInfo = (ops GPRnopc, i32imm);
 875 }
 876
 877 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 878 // the GPR is purely vestigal at this point.
 879 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 880 def am2offset_imm : Operand<i32>,
 881                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 882                 [], [SDNPWantRoot]> {
 883   let EncoderMethod = "getAddrMode2OffsetOpValue";
 884   let PrintMethod = "printAddrMode2OffsetOperand";
 885   let ParserMatchClass = AM2OffsetImmAsmOperand;
 886   let MIOperandInfo = (ops GPRnopc, i32imm);
 887 }
 888
 889
 890 // addrmode3 := reg +/- reg
 891 // addrmode3 := reg +/- imm8
 892 //
 893 // FIXME: split into imm vs. reg versions.
 894 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 895 class AddrMode3 : Operand<i32>,
 896                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 897   let EncoderMethod = "getAddrMode3OpValue";
 898   let ParserMatchClass = AddrMode3AsmOperand;
 899   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 900 }
 901
 902 def addrmode3 : AddrMode3
 903 {
 904   let PrintMethod = "printAddrMode3Operand<false>";
 905 }
 906
 907 def addrmode3_pre : AddrMode3
 908 {
 909   let PrintMethod = "printAddrMode3Operand<true>";
 910 }
 911
 912 // FIXME: split into imm vs. reg versions.
 913 // FIXME: parser method to handle +/- register.
 914 def AM3OffsetAsmOperand : AsmOperandClass {
 915   let Name = "AM3Offset";
 916   let ParserMethod = "parseAM3Offset";
 917 }
 918 def am3offset : Operand<i32>,
 919                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 920                                [], [SDNPWantRoot]> {
 921   let EncoderMethod = "getAddrMode3OffsetOpValue";
 922   let PrintMethod = "printAddrMode3OffsetOperand";
 923   let ParserMatchClass = AM3OffsetAsmOperand;
 924   let MIOperandInfo = (ops GPR, i32imm);
 925 }
 926
 927 // ldstm_mode := {ia, ib, da, db}
 928 //
 929 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 930   let EncoderMethod = "getLdStmModeOpValue";
 931   let PrintMethod = "printLdStmModeOperand";
 932 }
 933
 934 // addrmode5 := reg +/- imm8*4
 935 //
 936 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 937 class AddrMode5 : Operand<i32>,
 938                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 939   let EncoderMethod = "getAddrMode5OpValue";
 940   let DecoderMethod = "DecodeAddrMode5Operand";
 941   let ParserMatchClass = AddrMode5AsmOperand;
 942   let MIOperandInfo = (ops GPR:$base, i32imm);
 943 }
 944
 945 def addrmode5 : AddrMode5 {
 946    let PrintMethod = "printAddrMode5Operand<false>";
 947 }
 948
 949 def addrmode5_pre : AddrMode5 {
 950    let PrintMethod = "printAddrMode5Operand<true>";
 951 }
 952
 953 // addrmode6 := reg with optional alignment
 954 //
 955 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 956 def addrmode6 : Operand<i32>,
 957                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 958   let PrintMethod = "printAddrMode6Operand";
 959   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 960   let EncoderMethod = "getAddrMode6AddressOpValue";
 961   let DecoderMethod = "DecodeAddrMode6Operand";
 962   let ParserMatchClass = AddrMode6AsmOperand;
 963 }
 964
 965 def am6offset : Operand<i32>,
 966                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 967                                [], [SDNPWantRoot]> {
 968   let PrintMethod = "printAddrMode6OffsetOperand";
 969   let MIOperandInfo = (ops GPR);
 970   let EncoderMethod = "getAddrMode6OffsetOpValue";
 971   let DecoderMethod = "DecodeGPRRegisterClass";
 972 }
 973
 974 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 975 // (single element from one lane) for size 32.
 976 def addrmode6oneL32 : Operand<i32>,
 977                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 978   let PrintMethod = "printAddrMode6Operand";
 979   let MIOperandInfo = (ops GPR:$addr, i32imm);
 980   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 981 }
 982
 983 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 984 // instructions, specifically VLD4-dup.
 985 def addrmode6dup : Operand<i32>,
 986                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 987   let PrintMethod = "printAddrMode6Operand";
 988   let MIOperandInfo = (ops GPR:$addr, i32imm);
 989   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 990   // FIXME: This is close, but not quite right. The alignment specifier is
 991   // different.
 992   let ParserMatchClass = AddrMode6AsmOperand;
 993 }
 994
 995 // addrmodepc := pc + reg
 996 //
 997 def addrmodepc : Operand<i32>,
 998                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 999   let PrintMethod = "printAddrModePCOperand";
1000   let MIOperandInfo = (ops GPR, i32imm);
1001 }
1002
1003 // addr_offset_none := reg
1004 //
1005 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1006 def addr_offset_none : Operand<i32>,
1007                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1008   let PrintMethod = "printAddrMode7Operand";
1009   let DecoderMethod = "DecodeAddrMode7Operand";
1010   let ParserMatchClass = MemNoOffsetAsmOperand;
1011   let MIOperandInfo = (ops GPR:$base);
1012 }
1013
1014 def nohash_imm : Operand<i32> {
1015   let PrintMethod = "printNoHashImmediate";
1016 }
1017
1018 def CoprocNumAsmOperand : AsmOperandClass {
1019   let Name = "CoprocNum";
1020   let ParserMethod = "parseCoprocNumOperand";
1021 }
1022 def p_imm : Operand<i32> {
1023   let PrintMethod = "printPImmediate";
1024   let ParserMatchClass = CoprocNumAsmOperand;
1025   let DecoderMethod = "DecodeCoprocessor";
1026 }
1027
1028 def CoprocRegAsmOperand : AsmOperandClass {
1029   let Name = "CoprocReg";
1030   let ParserMethod = "parseCoprocRegOperand";
1031 }
1032 def c_imm : Operand<i32> {
1033   let PrintMethod = "printCImmediate";
1034   let ParserMatchClass = CoprocRegAsmOperand;
1035 }
1036 def CoprocOptionAsmOperand : AsmOperandClass {
1037   let Name = "CoprocOption";
1038   let ParserMethod = "parseCoprocOptionOperand";
1039 }
1040 def coproc_option_imm : Operand<i32> {
1041   let PrintMethod = "printCoprocOptionImm";
1042   let ParserMatchClass = CoprocOptionAsmOperand;
1043 }
1044
1045 //===----------------------------------------------------------------------===//
1046
1047 include "ARMInstrFormats.td"
1048
1049 //===----------------------------------------------------------------------===//
1050 // Multiclass helpers...
1051 //
1052
1053 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1054 /// binop that produces a value.
1055 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1056 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1057                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1058                         PatFrag opnode, bit Commutable = 0> {
1059   // The register-immediate version is re-materializable. This is useful
1060   // in particular for taking the address of a local.
1061   let isReMaterializable = 1 in {
1062   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1063                iii, opc, "\t$Rd, $Rn, $imm",
1064                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1065            Sched<[WriteALU, ReadALU]> {
1066     bits<4> Rd;
1067     bits<4> Rn;
1068     bits<12> imm;
1069     let Inst{25} = 1;
1070     let Inst{19-16} = Rn;
1071     let Inst{15-12} = Rd;
1072     let Inst{11-0} = imm;
1073   }
1074   }
1075   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1076                iir, opc, "\t$Rd, $Rn, $Rm",
1077                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1078            Sched<[WriteALU, ReadALU, ReadALU]> {
1079     bits<4> Rd;
1080     bits<4> Rn;
1081     bits<4> Rm;
1082     let Inst{25} = 0;
1083     let isCommutable = Commutable;
1084     let Inst{19-16} = Rn;
1085     let Inst{15-12} = Rd;
1086     let Inst{11-4} = 0b00000000;
1087     let Inst{3-0} = Rm;
1088   }
1089
1090   def rsi : AsI1<opcod, (outs GPR:$Rd),
1091                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1092                iis, opc, "\t$Rd, $Rn, $shift",
1093                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1094             Sched<[WriteALUsi, ReadALU]> {
1095     bits<4> Rd;
1096     bits<4> Rn;
1097     bits<12> shift;
1098     let Inst{25} = 0;
1099     let Inst{19-16} = Rn;
1100     let Inst{15-12} = Rd;
1101     let Inst{11-5} = shift{11-5};
1102     let Inst{4} = 0;
1103     let Inst{3-0} = shift{3-0};
1104   }
1105
1106   def rsr : AsI1<opcod, (outs GPR:$Rd),
1107                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1108                iis, opc, "\t$Rd, $Rn, $shift",
1109                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1110             Sched<[WriteALUsr, ReadALUsr]> {
1111     bits<4> Rd;
1112     bits<4> Rn;
1113     bits<12> shift;
1114     let Inst{25} = 0;
1115     let Inst{19-16} = Rn;
1116     let Inst{15-12} = Rd;
1117     let Inst{11-8} = shift{11-8};
1118     let Inst{7} = 0;
1119     let Inst{6-5} = shift{6-5};
1120     let Inst{4} = 1;
1121     let Inst{3-0} = shift{3-0};
1122   }
1123 }
1124
1125 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1126 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1127 /// it is equivalent to the AsI1_bin_irs counterpart.
1128 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1129 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1130                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1131                         PatFrag opnode, bit Commutable = 0> {
1132   // The register-immediate version is re-materializable. This is useful
1133   // in particular for taking the address of a local.
1134   let isReMaterializable = 1 in {
1135   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1136                iii, opc, "\t$Rd, $Rn, $imm",
1137                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1138            Sched<[WriteALU, ReadALU]> {
1139     bits<4> Rd;
1140     bits<4> Rn;
1141     bits<12> imm;
1142     let Inst{25} = 1;
1143     let Inst{19-16} = Rn;
1144     let Inst{15-12} = Rd;
1145     let Inst{11-0} = imm;
1146   }
1147   }
1148   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1149                iir, opc, "\t$Rd, $Rn, $Rm",
1150                [/* pattern left blank */]>,
1151            Sched<[WriteALU, ReadALU, ReadALU]> {
1152     bits<4> Rd;
1153     bits<4> Rn;
1154     bits<4> Rm;
1155     let Inst{11-4} = 0b00000000;
1156     let Inst{25} = 0;
1157     let Inst{3-0} = Rm;
1158     let Inst{15-12} = Rd;
1159     let Inst{19-16} = Rn;
1160   }
1161
1162   def rsi : AsI1<opcod, (outs GPR:$Rd),
1163                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1164                iis, opc, "\t$Rd, $Rn, $shift",
1165                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1166             Sched<[WriteALUsi, ReadALU]> {
1167     bits<4> Rd;
1168     bits<4> Rn;
1169     bits<12> shift;
1170     let Inst{25} = 0;
1171     let Inst{19-16} = Rn;
1172     let Inst{15-12} = Rd;
1173     let Inst{11-5} = shift{11-5};
1174     let Inst{4} = 0;
1175     let Inst{3-0} = shift{3-0};
1176   }
1177
1178   def rsr : AsI1<opcod, (outs GPR:$Rd),
1179                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1180                iis, opc, "\t$Rd, $Rn, $shift",
1181                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1182             Sched<[WriteALUsr, ReadALUsr]> {
1183     bits<4> Rd;
1184     bits<4> Rn;
1185     bits<12> shift;
1186     let Inst{25} = 0;
1187     let Inst{19-16} = Rn;
1188     let Inst{15-12} = Rd;
1189     let Inst{11-8} = shift{11-8};
1190     let Inst{7} = 0;
1191     let Inst{6-5} = shift{6-5};
1192     let Inst{4} = 1;
1193     let Inst{3-0} = shift{3-0};
1194   }
1195 }
1196
1197 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1198 ///
1199 /// These opcodes will be converted to the real non-S opcodes by
1200 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1201 let hasPostISelHook = 1, Defs = [CPSR] in {
1202 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1203                           InstrItinClass iis, PatFrag opnode,
1204                           bit Commutable = 0> {
1205   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1206                          4, iii,
1207                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1208                          Sched<[WriteALU, ReadALU]>;
1209
1210   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1211                          4, iir,
1212                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1213                          Sched<[WriteALU, ReadALU, ReadALU]> {
1214     let isCommutable = Commutable;
1215   }
1216   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1217                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1218                           4, iis,
1219                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1220                                                 so_reg_imm:$shift))]>,
1221                           Sched<[WriteALUsi, ReadALU]>;
1222
1223   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1224                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1225                           4, iis,
1226                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1227                                                 so_reg_reg:$shift))]>,
1228                           Sched<[WriteALUSsr, ReadALUsr]>;
1229 }
1230 }
1231
1232 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1233 /// operands are reversed.
1234 let hasPostISelHook = 1, Defs = [CPSR] in {
1235 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1236                           InstrItinClass iis, PatFrag opnode,
1237                           bit Commutable = 0> {
1238   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1239                          4, iii,
1240                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1241            Sched<[WriteALU, ReadALU]>;
1242
1243   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1244                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1245                           4, iis,
1246                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1247                                              GPR:$Rn))]>,
1248             Sched<[WriteALUsi, ReadALU]>;
1249
1250   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1251                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1252                           4, iis,
1253                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1254                                              GPR:$Rn))]>,
1255             Sched<[WriteALUSsr, ReadALUsr]>;
1256 }
1257 }
1258
1259 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1260 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1261 /// a explicit result, only implicitly set CPSR.
1262 let isCompare = 1, Defs = [CPSR] in {
1263 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1264                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1265                        PatFrag opnode, bit Commutable = 0> {
1266   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1267                opc, "\t$Rn, $imm",
1268                [(opnode GPR:$Rn, so_imm:$imm)]>,
1269            Sched<[WriteCMP, ReadALU]> {
1270     bits<4> Rn;
1271     bits<12> imm;
1272     let Inst{25} = 1;
1273     let Inst{20} = 1;
1274     let Inst{19-16} = Rn;
1275     let Inst{15-12} = 0b0000;
1276     let Inst{11-0} = imm;
1277
1278     let Unpredictable{15-12} = 0b1111;
1279   }
1280   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1281                opc, "\t$Rn, $Rm",
1282                [(opnode GPR:$Rn, GPR:$Rm)]>,
1283            Sched<[WriteCMP, ReadALU, ReadALU]> {
1284     bits<4> Rn;
1285     bits<4> Rm;
1286     let isCommutable = Commutable;
1287     let Inst{25} = 0;
1288     let Inst{20} = 1;
1289     let Inst{19-16} = Rn;
1290     let Inst{15-12} = 0b0000;
1291     let Inst{11-4} = 0b00000000;
1292     let Inst{3-0} = Rm;
1293
1294     let Unpredictable{15-12} = 0b1111;
1295   }
1296   def rsi : AI1<opcod, (outs),
1297                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1298                opc, "\t$Rn, $shift",
1299                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1300             Sched<[WriteCMPsi, ReadALU]> {
1301     bits<4> Rn;
1302     bits<12> shift;
1303     let Inst{25} = 0;
1304     let Inst{20} = 1;
1305     let Inst{19-16} = Rn;
1306     let Inst{15-12} = 0b0000;
1307     let Inst{11-5} = shift{11-5};
1308     let Inst{4} = 0;
1309     let Inst{3-0} = shift{3-0};
1310
1311     let Unpredictable{15-12} = 0b1111;
1312   }
1313   def rsr : AI1<opcod, (outs),
1314                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1315                opc, "\t$Rn, $shift",
1316                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1317             Sched<[WriteCMPsr, ReadALU]> {
1318     bits<4> Rn;
1319     bits<12> shift;
1320     let Inst{25} = 0;
1321     let Inst{20} = 1;
1322     let Inst{19-16} = Rn;
1323     let Inst{15-12} = 0b0000;
1324     let Inst{11-8} = shift{11-8};
1325     let Inst{7} = 0;
1326     let Inst{6-5} = shift{6-5};
1327     let Inst{4} = 1;
1328     let Inst{3-0} = shift{3-0};
1329
1330     let Unpredictable{15-12} = 0b1111;
1331   }
1332
1333 }
1334 }
1335
1336 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1337 /// register and one whose operand is a register rotated by 8/16/24.
1338 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1339 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1340   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1341           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1342           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1343        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1344   bits<4> Rd;
1345   bits<4> Rm;
1346   bits<2> rot;
1347   let Inst{19-16} = 0b1111;
1348   let Inst{15-12} = Rd;
1349   let Inst{11-10} = rot;
1350   let Inst{3-0}   = Rm;
1351 }
1352
1353 class AI_ext_rrot_np<bits<8> opcod, string opc>
1354   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1355           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1356        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1357   bits<2> rot;
1358   let Inst{19-16} = 0b1111;
1359   let Inst{11-10} = rot;
1360  }
1361
1362 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1363 /// register and one whose operand is a register rotated by 8/16/24.
1364 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1365   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1366           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1367           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1368                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1369         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1370   bits<4> Rd;
1371   bits<4> Rm;
1372   bits<4> Rn;
1373   bits<2> rot;
1374   let Inst{19-16} = Rn;
1375   let Inst{15-12} = Rd;
1376   let Inst{11-10} = rot;
1377   let Inst{9-4}   = 0b000111;
1378   let Inst{3-0}   = Rm;
1379 }
1380
1381 class AI_exta_rrot_np<bits<8> opcod, string opc>
1382   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1383           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1384        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1385   bits<4> Rn;
1386   bits<2> rot;
1387   let Inst{19-16} = Rn;
1388   let Inst{11-10} = rot;
1389 }
1390
1391 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1392 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1393 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1394                              bit Commutable = 0> {
1395   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1396   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1397                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1398                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1399                Requires<[IsARM]>,
1400            Sched<[WriteALU, ReadALU]> {
1401     bits<4> Rd;
1402     bits<4> Rn;
1403     bits<12> imm;
1404     let Inst{25} = 1;
1405     let Inst{15-12} = Rd;
1406     let Inst{19-16} = Rn;
1407     let Inst{11-0} = imm;
1408   }
1409   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1410                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1411                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1412                Requires<[IsARM]>,
1413            Sched<[WriteALU, ReadALU, ReadALU]> {
1414     bits<4> Rd;
1415     bits<4> Rn;
1416     bits<4> Rm;
1417     let Inst{11-4} = 0b00000000;
1418     let Inst{25} = 0;
1419     let isCommutable = Commutable;
1420     let Inst{3-0} = Rm;
1421     let Inst{15-12} = Rd;
1422     let Inst{19-16} = Rn;
1423   }
1424   def rsi : AsI1<opcod, (outs GPR:$Rd),
1425                 (ins GPR:$Rn, so_reg_imm:$shift),
1426                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1427               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1428                Requires<[IsARM]>,
1429             Sched<[WriteALUsi, ReadALU]> {
1430     bits<4> Rd;
1431     bits<4> Rn;
1432     bits<12> shift;
1433     let Inst{25} = 0;
1434     let Inst{19-16} = Rn;
1435     let Inst{15-12} = Rd;
1436     let Inst{11-5} = shift{11-5};
1437     let Inst{4} = 0;
1438     let Inst{3-0} = shift{3-0};
1439   }
1440   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1441                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1442                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1443               [(set GPRnopc:$Rd, CPSR,
1444                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1445                Requires<[IsARM]>,
1446             Sched<[WriteALUsr, ReadALUsr]> {
1447     bits<4> Rd;
1448     bits<4> Rn;
1449     bits<12> shift;
1450     let Inst{25} = 0;
1451     let Inst{19-16} = Rn;
1452     let Inst{15-12} = Rd;
1453     let Inst{11-8} = shift{11-8};
1454     let Inst{7} = 0;
1455     let Inst{6-5} = shift{6-5};
1456     let Inst{4} = 1;
1457     let Inst{3-0} = shift{3-0};
1458   }
1459   }
1460 }
1461
1462 /// AI1_rsc_irs - Define instructions and patterns for rsc
1463 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1464 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1465   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1466   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1467                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1468                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1469                Requires<[IsARM]>,
1470            Sched<[WriteALU, ReadALU]> {
1471     bits<4> Rd;
1472     bits<4> Rn;
1473     bits<12> imm;
1474     let Inst{25} = 1;
1475     let Inst{15-12} = Rd;
1476     let Inst{19-16} = Rn;
1477     let Inst{11-0} = imm;
1478   }
1479   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1480                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1481                [/* pattern left blank */]>,
1482            Sched<[WriteALU, ReadALU, ReadALU]> {
1483     bits<4> Rd;
1484     bits<4> Rn;
1485     bits<4> Rm;
1486     let Inst{11-4} = 0b00000000;
1487     let Inst{25} = 0;
1488     let Inst{3-0} = Rm;
1489     let Inst{15-12} = Rd;
1490     let Inst{19-16} = Rn;
1491   }
1492   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1493                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1494               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1495                Requires<[IsARM]>,
1496             Sched<[WriteALUsi, ReadALU]> {
1497     bits<4> Rd;
1498     bits<4> Rn;
1499     bits<12> shift;
1500     let Inst{25} = 0;
1501     let Inst{19-16} = Rn;
1502     let Inst{15-12} = Rd;
1503     let Inst{11-5} = shift{11-5};
1504     let Inst{4} = 0;
1505     let Inst{3-0} = shift{3-0};
1506   }
1507   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1508                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1509               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1510                Requires<[IsARM]>,
1511             Sched<[WriteALUsr, ReadALUsr]> {
1512     bits<4> Rd;
1513     bits<4> Rn;
1514     bits<12> shift;
1515     let Inst{25} = 0;
1516     let Inst{19-16} = Rn;
1517     let Inst{15-12} = Rd;
1518     let Inst{11-8} = shift{11-8};
1519     let Inst{7} = 0;
1520     let Inst{6-5} = shift{6-5};
1521     let Inst{4} = 1;
1522     let Inst{3-0} = shift{3-0};
1523   }
1524   }
1525 }
1526
1527 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1528 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1529            InstrItinClass iir, PatFrag opnode> {
1530   // Note: We use the complex addrmode_imm12 rather than just an input
1531   // GPR and a constrained immediate so that we can use this to match
1532   // frame index references and avoid matching constant pool references.
1533   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1534                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1535                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1536     bits<4>  Rt;
1537     bits<17> addr;
1538     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1539     let Inst{19-16} = addr{16-13};  // Rn
1540     let Inst{15-12} = Rt;
1541     let Inst{11-0}  = addr{11-0};   // imm12
1542   }
1543   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1544                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1545                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1546     bits<4>  Rt;
1547     bits<17> shift;
1548     let shift{4}    = 0;            // Inst{4} = 0
1549     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1550     let Inst{19-16} = shift{16-13}; // Rn
1551     let Inst{15-12} = Rt;
1552     let Inst{11-0}  = shift{11-0};
1553   }
1554 }
1555 }
1556
1557 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1558 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1559            InstrItinClass iir, PatFrag opnode> {
1560   // Note: We use the complex addrmode_imm12 rather than just an input
1561   // GPR and a constrained immediate so that we can use this to match
1562   // frame index references and avoid matching constant pool references.
1563   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1564                    (ins addrmode_imm12:$addr),
1565                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1566                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1567     bits<4>  Rt;
1568     bits<17> addr;
1569     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1570     let Inst{19-16} = addr{16-13};  // Rn
1571     let Inst{15-12} = Rt;
1572     let Inst{11-0}  = addr{11-0};   // imm12
1573   }
1574   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1575                    (ins ldst_so_reg:$shift),
1576                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1577                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1578     bits<4>  Rt;
1579     bits<17> shift;
1580     let shift{4}    = 0;            // Inst{4} = 0
1581     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1582     let Inst{19-16} = shift{16-13}; // Rn
1583     let Inst{15-12} = Rt;
1584     let Inst{11-0}  = shift{11-0};
1585   }
1586 }
1587 }
1588
1589
1590 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1591            InstrItinClass iir, PatFrag opnode> {
1592   // Note: We use the complex addrmode_imm12 rather than just an input
1593   // GPR and a constrained immediate so that we can use this to match
1594   // frame index references and avoid matching constant pool references.
1595   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1596                    (ins GPR:$Rt, addrmode_imm12:$addr),
1597                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1598                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1599     bits<4> Rt;
1600     bits<17> addr;
1601     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1602     let Inst{19-16} = addr{16-13};  // Rn
1603     let Inst{15-12} = Rt;
1604     let Inst{11-0}  = addr{11-0};   // imm12
1605   }
1606   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1607                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1608                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1609     bits<4> Rt;
1610     bits<17> shift;
1611     let shift{4}    = 0;            // Inst{4} = 0
1612     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1613     let Inst{19-16} = shift{16-13}; // Rn
1614     let Inst{15-12} = Rt;
1615     let Inst{11-0}  = shift{11-0};
1616   }
1617 }
1618
1619 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1620            InstrItinClass iir, PatFrag opnode> {
1621   // Note: We use the complex addrmode_imm12 rather than just an input
1622   // GPR and a constrained immediate so that we can use this to match
1623   // frame index references and avoid matching constant pool references.
1624   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1625                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1626                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1627                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1628     bits<4> Rt;
1629     bits<17> addr;
1630     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1631     let Inst{19-16} = addr{16-13};  // Rn
1632     let Inst{15-12} = Rt;
1633     let Inst{11-0}  = addr{11-0};   // imm12
1634   }
1635   def rs : AI2ldst<0b011, 0, isByte, (outs),
1636                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1637                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1638                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1639     bits<4> Rt;
1640     bits<17> shift;
1641     let shift{4}    = 0;            // Inst{4} = 0
1642     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1643     let Inst{19-16} = shift{16-13}; // Rn
1644     let Inst{15-12} = Rt;
1645     let Inst{11-0}  = shift{11-0};
1646   }
1647 }
1648
1649
1650 //===----------------------------------------------------------------------===//
1651 // Instructions
1652 //===----------------------------------------------------------------------===//
1653
1654 //===----------------------------------------------------------------------===//
1655 //  Miscellaneous Instructions.
1656 //
1657
1658 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1659 /// the function.  The first operand is the ID# for this instruction, the second
1660 /// is the index into the MachineConstantPool that this is, the third is the
1661 /// size in bytes of this constant pool entry.
1662 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1663 def CONSTPOOL_ENTRY :
1664 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1665                     i32imm:$size), NoItinerary, []>;
1666
1667 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1668 // from removing one half of the matched pairs. That breaks PEI, which assumes
1669 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1670 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1671 def ADJCALLSTACKUP :
1672 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1673            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1674
1675 def ADJCALLSTACKDOWN :
1676 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1677            [(ARMcallseq_start timm:$amt)]>;
1678 }
1679
1680 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1681 // (These pseudos use a hand-written selection code).
1682 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1683 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1684                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1685                               NoItinerary, []>;
1686 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1687                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1688                               NoItinerary, []>;
1689 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1690                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1691                               NoItinerary, []>;
1692 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1693                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1694                               NoItinerary, []>;
1695 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1696                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1697                               NoItinerary, []>;
1698 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1699                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1700                               NoItinerary, []>;
1701 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1702                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1703                               NoItinerary, []>;
1704 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1705                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1706                                       GPR:$set1, GPR:$set2),
1707                                  NoItinerary, []>;
1708 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1709                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1710                               NoItinerary, []>;
1711 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1712                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1713                               NoItinerary, []>;
1714 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1715                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1716                               NoItinerary, []>;
1717 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1718                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1719                               NoItinerary, []>;
1720 }
1721
1722 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1723               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1724   bits<3> imm;
1725   let Inst{27-3} = 0b0011001000001111000000000;
1726   let Inst{2-0} = imm;
1727 }
1728
1729 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1730 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1731 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1732 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1733 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1734
1735 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1736              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1737   bits<4> Rd;
1738   bits<4> Rn;
1739   bits<4> Rm;
1740   let Inst{3-0} = Rm;
1741   let Inst{15-12} = Rd;
1742   let Inst{19-16} = Rn;
1743   let Inst{27-20} = 0b01101000;
1744   let Inst{7-4} = 0b1011;
1745   let Inst{11-8} = 0b1111;
1746   let Unpredictable{11-8} = 0b1111;
1747 }
1748
1749 // The 16-bit operand $val can be used by a debugger to store more information
1750 // about the breakpoint.
1751 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1752                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1753   bits<16> val;
1754   let Inst{3-0} = val{3-0};
1755   let Inst{19-8} = val{15-4};
1756   let Inst{27-20} = 0b00010010;
1757   let Inst{31-28} = 0xe; // AL
1758   let Inst{7-4} = 0b0111;
1759 }
1760
1761 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1762                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1763   bits<16> val;
1764   let Inst{3-0} = val{3-0};
1765   let Inst{19-8} = val{15-4};
1766   let Inst{27-20} = 0b00010000;
1767   let Inst{31-28} = 0xe; // AL
1768   let Inst{7-4} = 0b0111;
1769 }
1770
1771 // Change Processor State
1772 // FIXME: We should use InstAlias to handle the optional operands.
1773 class CPS<dag iops, string asm_ops>
1774   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1775         []>, Requires<[IsARM]> {
1776   bits<2> imod;
1777   bits<3> iflags;
1778   bits<5> mode;
1779   bit M;
1780
1781   let Inst{31-28} = 0b1111;
1782   let Inst{27-20} = 0b00010000;
1783   let Inst{19-18} = imod;
1784   let Inst{17}    = M; // Enabled if mode is set;
1785   let Inst{16-9}  = 0b00000000;
1786   let Inst{8-6}   = iflags;
1787   let Inst{5}     = 0;
1788   let Inst{4-0}   = mode;
1789 }
1790
1791 let DecoderMethod = "DecodeCPSInstruction" in {
1792 let M = 1 in
1793   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1794                   "$imod\t$iflags, $mode">;
1795 let mode = 0, M = 0 in
1796   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1797
1798 let imod = 0, iflags = 0, M = 1 in
1799   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1800 }
1801
1802 // Preload signals the memory system of possible future data/instruction access.
1803 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1804
1805   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1806                 !strconcat(opc, "\t$addr"),
1807                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1808                 Sched<[WritePreLd]> {
1809     bits<4> Rt;
1810     bits<17> addr;
1811     let Inst{31-26} = 0b111101;
1812     let Inst{25} = 0; // 0 for immediate form
1813     let Inst{24} = data;
1814     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1815     let Inst{22} = read;
1816     let Inst{21-20} = 0b01;
1817     let Inst{19-16} = addr{16-13};  // Rn
1818     let Inst{15-12} = 0b1111;
1819     let Inst{11-0}  = addr{11-0};   // imm12
1820   }
1821
1822   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1823                !strconcat(opc, "\t$shift"),
1824                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1825                Sched<[WritePreLd]> {
1826     bits<17> shift;
1827     let Inst{31-26} = 0b111101;
1828     let Inst{25} = 1; // 1 for register form
1829     let Inst{24} = data;
1830     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1831     let Inst{22} = read;
1832     let Inst{21-20} = 0b01;
1833     let Inst{19-16} = shift{16-13}; // Rn
1834     let Inst{15-12} = 0b1111;
1835     let Inst{11-0}  = shift{11-0};
1836     let Inst{4} = 0;
1837   }
1838 }
1839
1840 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1841 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1842 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1843
1844 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1845                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1846   bits<1> end;
1847   let Inst{31-10} = 0b1111000100000001000000;
1848   let Inst{9} = end;
1849   let Inst{8-0} = 0;
1850 }
1851
1852 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1853              []>, Requires<[IsARM, HasV7]> {
1854   bits<4> opt;
1855   let Inst{27-4} = 0b001100100000111100001111;
1856   let Inst{3-0} = opt;
1857 }
1858
1859 /*
1860  * A5.4 Permanently UNDEFINED instructions.
1861  *
1862  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1863  * Other UDF encodings generate SIGILL.
1864  *
1865  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1866  * Encoding A1:
1867  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1868  * Encoding T1:
1869  *  1101 1110 iiii iiii
1870  * It uses the following encoding:
1871  *  1110 0111 1111 1110 1101 1110 1111 0000
1872  *  - In ARM: UDF #60896;
1873  *  - In Thumb: UDF #254 followed by a branch-to-self.
1874  */
1875 let isBarrier = 1, isTerminator = 1 in
1876 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1877                "trap", [(trap)]>,
1878            Requires<[IsARM,UseNaClTrap]> {
1879   let Inst = 0xe7fedef0;
1880 }
1881 let isBarrier = 1, isTerminator = 1 in
1882 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1883                "trap", [(trap)]>,
1884            Requires<[IsARM,DontUseNaClTrap]> {
1885   let Inst = 0xe7ffdefe;
1886 }
1887
1888 // Address computation and loads and stores in PIC mode.
1889 let isNotDuplicable = 1 in {
1890 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1891                             4, IIC_iALUr,
1892                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1893                             Sched<[WriteALU, ReadALU]>;
1894
1895 let AddedComplexity = 10 in {
1896 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1897                             4, IIC_iLoad_r,
1898                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1899
1900 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1901                             4, IIC_iLoad_bh_r,
1902                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1903
1904 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1905                             4, IIC_iLoad_bh_r,
1906                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1907
1908 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1909                             4, IIC_iLoad_bh_r,
1910                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1911
1912 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1913                             4, IIC_iLoad_bh_r,
1914                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1915 }
1916 let AddedComplexity = 10 in {
1917 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1918       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1919
1920 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1921       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1922                                                    addrmodepc:$addr)]>;
1923
1924 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1925       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1926 }
1927 } // isNotDuplicable = 1
1928
1929
1930 // LEApcrel - Load a pc-relative address into a register without offending the
1931 // assembler.
1932 let neverHasSideEffects = 1, isReMaterializable = 1 in
1933 // The 'adr' mnemonic encodes differently if the label is before or after
1934 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1935 // know until then which form of the instruction will be used.
1936 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1937                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1938                  Sched<[WriteALU, ReadALU]> {
1939   bits<4> Rd;
1940   bits<14> label;
1941   let Inst{27-25} = 0b001;
1942   let Inst{24} = 0;
1943   let Inst{23-22} = label{13-12};
1944   let Inst{21} = 0;
1945   let Inst{20} = 0;
1946   let Inst{19-16} = 0b1111;
1947   let Inst{15-12} = Rd;
1948   let Inst{11-0} = label{11-0};
1949 }
1950
1951 let hasSideEffects = 1 in {
1952 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1953                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1954
1955 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1956                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1957                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1958 }
1959
1960 //===----------------------------------------------------------------------===//
1961 //  Control Flow Instructions.
1962 //
1963
1964 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1965   // ARMV4T and above
1966   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1967                   "bx", "\tlr", [(ARMretflag)]>,
1968                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1969     let Inst{27-0}  = 0b0001001011111111111100011110;
1970   }
1971
1972   // ARMV4 only
1973   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1974                   "mov", "\tpc, lr", [(ARMretflag)]>,
1975                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1976     let Inst{27-0} = 0b0001101000001111000000001110;
1977   }
1978 }
1979
1980 // Indirect branches
1981 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1982   // ARMV4T and above
1983   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1984                   [(brind GPR:$dst)]>,
1985               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1986     bits<4> dst;
1987     let Inst{31-4} = 0b1110000100101111111111110001;
1988     let Inst{3-0}  = dst;
1989   }
1990
1991   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1992                   "bx", "\t$dst", [/* pattern left blank */]>,
1993               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1994     bits<4> dst;
1995     let Inst{27-4} = 0b000100101111111111110001;
1996     let Inst{3-0}  = dst;
1997   }
1998 }
1999
2000 // SP is marked as a use to prevent stack-pointer assignments that appear
2001 // immediately before calls from potentially appearing dead.
2002 let isCall = 1,
2003   // FIXME:  Do we really need a non-predicated version? If so, it should
2004   // at least be a pseudo instruction expanding to the predicated version
2005   // at MC lowering time.
2006   Defs = [LR], Uses = [SP] in {
2007   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
2008                 IIC_Br, "bl\t$func",
2009                 [(ARMcall tglobaladdr:$func)]>,
2010             Requires<[IsARM]>, Sched<[WriteBrL]> {
2011     let Inst{31-28} = 0b1110;
2012     bits<24> func;
2013     let Inst{23-0} = func;
2014     let DecoderMethod = "DecodeBranchImmInstruction";
2015   }
2016
2017   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
2018                    IIC_Br, "bl", "\t$func",
2019                    [(ARMcall_pred tglobaladdr:$func)]>,
2020                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2021     bits<24> func;
2022     let Inst{23-0} = func;
2023     let DecoderMethod = "DecodeBranchImmInstruction";
2024   }
2025
2026   // ARMv5T and above
2027   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2028                 IIC_Br, "blx\t$func",
2029                 [(ARMcall GPR:$func)]>,
2030             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2031     bits<4> func;
2032     let Inst{31-4} = 0b1110000100101111111111110011;
2033     let Inst{3-0}  = func;
2034   }
2035
2036   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2037                     IIC_Br, "blx", "\t$func",
2038                     [(ARMcall_pred GPR:$func)]>,
2039                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2040     bits<4> func;
2041     let Inst{27-4} = 0b000100101111111111110011;
2042     let Inst{3-0}  = func;
2043   }
2044
2045   // ARMv4T
2046   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2047   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2048                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2049                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2050
2051   // ARMv4
2052   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2053                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2054                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2055
2056   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2057   // return stack predictor.
2058   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2059                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2060                       Requires<[IsARM]>, Sched<[WriteBr]>;
2061 }
2062
2063 let isBranch = 1, isTerminator = 1 in {
2064   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2065   // a two-value operand where a dag node expects two operands. :(
2066   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2067                IIC_Br, "b", "\t$target",
2068                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2069                Sched<[WriteBr]>  {
2070     bits<24> target;
2071     let Inst{23-0} = target;
2072     let DecoderMethod = "DecodeBranchImmInstruction";
2073   }
2074
2075   let isBarrier = 1 in {
2076     // B is "predicable" since it's just a Bcc with an 'always' condition.
2077     let isPredicable = 1 in
2078     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2079     // should be sufficient.
2080     // FIXME: Is B really a Barrier? That doesn't seem right.
2081     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2082                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2083                 Sched<[WriteBr]>;
2084
2085     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2086     def BR_JTr : ARMPseudoInst<(outs),
2087                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2088                       0, IIC_Br,
2089                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2090                       Sched<[WriteBr]>;
2091     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2092     // into i12 and rs suffixed versions.
2093     def BR_JTm : ARMPseudoInst<(outs),
2094                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2095                      0, IIC_Br,
2096                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2097                        imm:$id)]>, Sched<[WriteBrTbl]>;
2098     def BR_JTadd : ARMPseudoInst<(outs),
2099                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2100                    0, IIC_Br,
2101                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2102                      imm:$id)]>, Sched<[WriteBrTbl]>;
2103     } // isNotDuplicable = 1, isIndirectBranch = 1
2104   } // isBarrier = 1
2105
2106 }
2107
2108 // BLX (immediate)
2109 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2110                "blx\t$target", []>,
2111            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2112   let Inst{31-25} = 0b1111101;
2113   bits<25> target;
2114   let Inst{23-0} = target{24-1};
2115   let Inst{24} = target{0};
2116 }
2117
2118 // Branch and Exchange Jazelle
2119 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2120               [/* pattern left blank */]>, Sched<[WriteBr]> {
2121   bits<4> func;
2122   let Inst{23-20} = 0b0010;
2123   let Inst{19-8} = 0xfff;
2124   let Inst{7-4} = 0b0010;
2125   let Inst{3-0} = func;
2126 }
2127
2128 // Tail calls.
2129
2130 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2131   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2132                    Sched<[WriteBr]>;
2133
2134   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2135                    Sched<[WriteBr]>;
2136
2137   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2138                                  4, IIC_Br, [],
2139                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2140                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2141
2142   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2143                                  4, IIC_Br, [],
2144                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2145                                  Requires<[IsARM]>;
2146 }
2147
2148 // Secure Monitor Call is a system instruction.
2149 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2150               []>, Requires<[IsARM, HasTrustZone]> {
2151   bits<4> opt;
2152   let Inst{23-4} = 0b01100000000000000111;
2153   let Inst{3-0} = opt;
2154 }
2155
2156 // Supervisor Call (Software Interrupt)
2157 let isCall = 1, Uses = [SP] in {
2158 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2159           Sched<[WriteBr]> {
2160   bits<24> svc;
2161   let Inst{23-0} = svc;
2162 }
2163 }
2164
2165 // Store Return State
2166 class SRSI<bit wb, string asm>
2167   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2168        NoItinerary, asm, "", []> {
2169   bits<5> mode;
2170   let Inst{31-28} = 0b1111;
2171   let Inst{27-25} = 0b100;
2172   let Inst{22} = 1;
2173   let Inst{21} = wb;
2174   let Inst{20} = 0;
2175   let Inst{19-16} = 0b1101;  // SP
2176   let Inst{15-5} = 0b00000101000;
2177   let Inst{4-0} = mode;
2178 }
2179
2180 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2181   let Inst{24-23} = 0;
2182 }
2183 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2184   let Inst{24-23} = 0;
2185 }
2186 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2187   let Inst{24-23} = 0b10;
2188 }
2189 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2190   let Inst{24-23} = 0b10;
2191 }
2192 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2193   let Inst{24-23} = 0b01;
2194 }
2195 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2196   let Inst{24-23} = 0b01;
2197 }
2198 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2199   let Inst{24-23} = 0b11;
2200 }
2201 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2202   let Inst{24-23} = 0b11;
2203 }
2204
2205 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2206 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2207
2208 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2209 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2210
2211 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2212 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2213
2214 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2215 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2216
2217 // Return From Exception
2218 class RFEI<bit wb, string asm>
2219   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2220        NoItinerary, asm, "", []> {
2221   bits<4> Rn;
2222   let Inst{31-28} = 0b1111;
2223   let Inst{27-25} = 0b100;
2224   let Inst{22} = 0;
2225   let Inst{21} = wb;
2226   let Inst{20} = 1;
2227   let Inst{19-16} = Rn;
2228   let Inst{15-0} = 0xa00;
2229 }
2230
2231 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2232   let Inst{24-23} = 0;
2233 }
2234 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2235   let Inst{24-23} = 0;
2236 }
2237 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2238   let Inst{24-23} = 0b10;
2239 }
2240 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2241   let Inst{24-23} = 0b10;
2242 }
2243 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2244   let Inst{24-23} = 0b01;
2245 }
2246 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2247   let Inst{24-23} = 0b01;
2248 }
2249 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2250   let Inst{24-23} = 0b11;
2251 }
2252 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2253   let Inst{24-23} = 0b11;
2254 }
2255
2256 //===----------------------------------------------------------------------===//
2257 //  Load / Store Instructions.
2258 //
2259
2260 // Load
2261
2262
2263 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2264                     UnOpFrag<(load node:$Src)>>;
2265 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2266                     UnOpFrag<(zextloadi8 node:$Src)>>;
2267 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2268                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2269 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2270                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2271
2272 // Special LDR for loads from non-pc-relative constpools.
2273 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2274     isReMaterializable = 1, isCodeGenOnly = 1 in
2275 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2276                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2277                  []> {
2278   bits<4> Rt;
2279   bits<17> addr;
2280   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2281   let Inst{19-16} = 0b1111;
2282   let Inst{15-12} = Rt;
2283   let Inst{11-0}  = addr{11-0};   // imm12
2284 }
2285
2286 // Loads with zero extension
2287 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2288                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2289                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2290
2291 // Loads with sign extension
2292 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2293                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2294                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2295
2296 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2297                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2298                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2299
2300 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2301 // Load doubleword
2302 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2303                  (ins addrmode3:$addr), LdMiscFrm,
2304                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2305                  []>, Requires<[IsARM, HasV5TE]>;
2306 }
2307
2308 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2309                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2310 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2311                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2312 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2313                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2314
2315 // Indexed loads
2316 multiclass AI2_ldridx<bit isByte, string opc,
2317                       InstrItinClass iii, InstrItinClass iir> {
2318   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2319                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2320                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2321     bits<17> addr;
2322     let Inst{25} = 0;
2323     let Inst{23} = addr{12};
2324     let Inst{19-16} = addr{16-13};
2325     let Inst{11-0} = addr{11-0};
2326     let DecoderMethod = "DecodeLDRPreImm";
2327   }
2328
2329   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2330                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2331                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2332     bits<17> addr;
2333     let Inst{25} = 1;
2334     let Inst{23} = addr{12};
2335     let Inst{19-16} = addr{16-13};
2336     let Inst{11-0} = addr{11-0};
2337     let Inst{4} = 0;
2338     let DecoderMethod = "DecodeLDRPreReg";
2339   }
2340
2341   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2342                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2343                        IndexModePost, LdFrm, iir,
2344                        opc, "\t$Rt, $addr, $offset",
2345                        "$addr.base = $Rn_wb", []> {
2346      // {12}     isAdd
2347      // {11-0}   imm12/Rm
2348      bits<14> offset;
2349      bits<4> addr;
2350      let Inst{25} = 1;
2351      let Inst{23} = offset{12};
2352      let Inst{19-16} = addr;
2353      let Inst{11-0} = offset{11-0};
2354      let Inst{4} = 0;
2355
2356     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2357    }
2358
2359    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2360                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2361                       IndexModePost, LdFrm, iii,
2362                       opc, "\t$Rt, $addr, $offset",
2363                       "$addr.base = $Rn_wb", []> {
2364     // {12}     isAdd
2365     // {11-0}   imm12/Rm
2366     bits<14> offset;
2367     bits<4> addr;
2368     let Inst{25} = 0;
2369     let Inst{23} = offset{12};
2370     let Inst{19-16} = addr;
2371     let Inst{11-0} = offset{11-0};
2372
2373     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2374   }
2375
2376 }
2377
2378 let mayLoad = 1, neverHasSideEffects = 1 in {
2379 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2380 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2381 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2382 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2383 }
2384
2385 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2386   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2387                         (ins addrmode3_pre:$addr), IndexModePre,
2388                         LdMiscFrm, itin,
2389                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2390     bits<14> addr;
2391     let Inst{23}    = addr{8};      // U bit
2392     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2393     let Inst{19-16} = addr{12-9};   // Rn
2394     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2395     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2396     let DecoderMethod = "DecodeAddrMode3Instruction";
2397   }
2398   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2399                         (ins addr_offset_none:$addr, am3offset:$offset),
2400                         IndexModePost, LdMiscFrm, itin,
2401                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2402                         []> {
2403     bits<10> offset;
2404     bits<4> addr;
2405     let Inst{23}    = offset{8};      // U bit
2406     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2407     let Inst{19-16} = addr;
2408     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2409     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2410     let DecoderMethod = "DecodeAddrMode3Instruction";
2411   }
2412 }
2413
2414 let mayLoad = 1, neverHasSideEffects = 1 in {
2415 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2416 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2417 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2418 let hasExtraDefRegAllocReq = 1 in {
2419 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2420                           (ins addrmode3_pre:$addr), IndexModePre,
2421                           LdMiscFrm, IIC_iLoad_d_ru,
2422                           "ldrd", "\t$Rt, $Rt2, $addr!",
2423                           "$addr.base = $Rn_wb", []> {
2424   bits<14> addr;
2425   let Inst{23}    = addr{8};      // U bit
2426   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2427   let Inst{19-16} = addr{12-9};   // Rn
2428   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2429   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2430   let DecoderMethod = "DecodeAddrMode3Instruction";
2431 }
2432 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2433                           (ins addr_offset_none:$addr, am3offset:$offset),
2434                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2435                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2436                           "$addr.base = $Rn_wb", []> {
2437   bits<10> offset;
2438   bits<4> addr;
2439   let Inst{23}    = offset{8};      // U bit
2440   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2441   let Inst{19-16} = addr;
2442   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2443   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2444   let DecoderMethod = "DecodeAddrMode3Instruction";
2445 }
2446 } // hasExtraDefRegAllocReq = 1
2447 } // mayLoad = 1, neverHasSideEffects = 1
2448
2449 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2450 let mayLoad = 1, neverHasSideEffects = 1 in {
2451 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2452                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2453                     IndexModePost, LdFrm, IIC_iLoad_ru,
2454                     "ldrt", "\t$Rt, $addr, $offset",
2455                     "$addr.base = $Rn_wb", []> {
2456   // {12}     isAdd
2457   // {11-0}   imm12/Rm
2458   bits<14> offset;
2459   bits<4> addr;
2460   let Inst{25} = 1;
2461   let Inst{23} = offset{12};
2462   let Inst{21} = 1; // overwrite
2463   let Inst{19-16} = addr;
2464   let Inst{11-5} = offset{11-5};
2465   let Inst{4} = 0;
2466   let Inst{3-0} = offset{3-0};
2467   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2468 }
2469
2470 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2471                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2472                    IndexModePost, LdFrm, IIC_iLoad_ru,
2473                    "ldrt", "\t$Rt, $addr, $offset",
2474                    "$addr.base = $Rn_wb", []> {
2475   // {12}     isAdd
2476   // {11-0}   imm12/Rm
2477   bits<14> offset;
2478   bits<4> addr;
2479   let Inst{25} = 0;
2480   let Inst{23} = offset{12};
2481   let Inst{21} = 1; // overwrite
2482   let Inst{19-16} = addr;
2483   let Inst{11-0} = offset{11-0};
2484   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2485 }
2486
2487 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2488                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2489                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2490                      "ldrbt", "\t$Rt, $addr, $offset",
2491                      "$addr.base = $Rn_wb", []> {
2492   // {12}     isAdd
2493   // {11-0}   imm12/Rm
2494   bits<14> offset;
2495   bits<4> addr;
2496   let Inst{25} = 1;
2497   let Inst{23} = offset{12};
2498   let Inst{21} = 1; // overwrite
2499   let Inst{19-16} = addr;
2500   let Inst{11-5} = offset{11-5};
2501   let Inst{4} = 0;
2502   let Inst{3-0} = offset{3-0};
2503   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2504 }
2505
2506 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2507                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2508                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2509                     "ldrbt", "\t$Rt, $addr, $offset",
2510                     "$addr.base = $Rn_wb", []> {
2511   // {12}     isAdd
2512   // {11-0}   imm12/Rm
2513   bits<14> offset;
2514   bits<4> addr;
2515   let Inst{25} = 0;
2516   let Inst{23} = offset{12};
2517   let Inst{21} = 1; // overwrite
2518   let Inst{19-16} = addr;
2519   let Inst{11-0} = offset{11-0};
2520   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2521 }
2522
2523 multiclass AI3ldrT<bits<4> op, string opc> {
2524   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2525                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2526                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2527                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2528     bits<9> offset;
2529     let Inst{23} = offset{8};
2530     let Inst{22} = 1;
2531     let Inst{11-8} = offset{7-4};
2532     let Inst{3-0} = offset{3-0};
2533   }
2534   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2535                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2536                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2537                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2538     bits<5> Rm;
2539     let Inst{23} = Rm{4};
2540     let Inst{22} = 0;
2541     let Inst{11-8} = 0;
2542     let Unpredictable{11-8} = 0b1111;
2543     let Inst{3-0} = Rm{3-0};
2544     let DecoderMethod = "DecodeLDR";
2545   }
2546 }
2547
2548 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2549 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2550 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2551 }
2552
2553 // Store
2554
2555 // Stores with truncate
2556 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2557                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2558                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2559
2560 // Store doubleword
2561 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2562 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2563                StMiscFrm, IIC_iStore_d_r,
2564                "strd", "\t$Rt, $src2, $addr", []>,
2565            Requires<[IsARM, HasV5TE]> {
2566   let Inst{21} = 0;
2567 }
2568
2569 // Indexed stores
2570 multiclass AI2_stridx<bit isByte, string opc,
2571                       InstrItinClass iii, InstrItinClass iir> {
2572   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2573                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2574                             StFrm, iii,
2575                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2576     bits<17> addr;
2577     let Inst{25} = 0;
2578     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2579     let Inst{19-16} = addr{16-13};  // Rn
2580     let Inst{11-0}  = addr{11-0};   // imm12
2581     let DecoderMethod = "DecodeSTRPreImm";
2582   }
2583
2584   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2585                       (ins GPR:$Rt, ldst_so_reg:$addr),
2586                       IndexModePre, StFrm, iir,
2587                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2588     bits<17> addr;
2589     let Inst{25} = 1;
2590     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2591     let Inst{19-16} = addr{16-13}; // Rn
2592     let Inst{11-0}  = addr{11-0};
2593     let Inst{4}     = 0;           // Inst{4} = 0
2594     let DecoderMethod = "DecodeSTRPreReg";
2595   }
2596   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2597                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2598                 IndexModePost, StFrm, iir,
2599                 opc, "\t$Rt, $addr, $offset",
2600                 "$addr.base = $Rn_wb", []> {
2601      // {12}     isAdd
2602      // {11-0}   imm12/Rm
2603      bits<14> offset;
2604      bits<4> addr;
2605      let Inst{25} = 1;
2606      let Inst{23} = offset{12};
2607      let Inst{19-16} = addr;
2608      let Inst{11-0} = offset{11-0};
2609      let Inst{4} = 0;
2610
2611     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2612    }
2613
2614    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2615                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2616                 IndexModePost, StFrm, iii,
2617                 opc, "\t$Rt, $addr, $offset",
2618                 "$addr.base = $Rn_wb", []> {
2619     // {12}     isAdd
2620     // {11-0}   imm12/Rm
2621     bits<14> offset;
2622     bits<4> addr;
2623     let Inst{25} = 0;
2624     let Inst{23} = offset{12};
2625     let Inst{19-16} = addr;
2626     let Inst{11-0} = offset{11-0};
2627
2628     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2629   }
2630 }
2631
2632 let mayStore = 1, neverHasSideEffects = 1 in {
2633 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2634 // IIC_iStore_siu depending on whether it the offset register is shifted.
2635 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2636 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2637 }
2638
2639 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2640                          am2offset_reg:$offset),
2641              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2642                            am2offset_reg:$offset)>;
2643 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2644                          am2offset_imm:$offset),
2645              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2646                            am2offset_imm:$offset)>;
2647 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2648                              am2offset_reg:$offset),
2649              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2650                             am2offset_reg:$offset)>;
2651 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2652                              am2offset_imm:$offset),
2653              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2654                             am2offset_imm:$offset)>;
2655
2656 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2657 // put the patterns on the instruction definitions directly as ISel wants
2658 // the address base and offset to be separate operands, not a single
2659 // complex operand like we represent the instructions themselves. The
2660 // pseudos map between the two.
2661 let usesCustomInserter = 1,
2662     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2663 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2664                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2665                4, IIC_iStore_ru,
2666             [(set GPR:$Rn_wb,
2667                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2668 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2669                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2670                4, IIC_iStore_ru,
2671             [(set GPR:$Rn_wb,
2672                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2673 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2674                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2675                4, IIC_iStore_ru,
2676             [(set GPR:$Rn_wb,
2677                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2678 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2679                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2680                4, IIC_iStore_ru,
2681             [(set GPR:$Rn_wb,
2682                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2683 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2684                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2685                4, IIC_iStore_ru,
2686             [(set GPR:$Rn_wb,
2687                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2688 }
2689
2690
2691
2692 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2693                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2694                            StMiscFrm, IIC_iStore_bh_ru,
2695                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2696   bits<14> addr;
2697   let Inst{23}    = addr{8};      // U bit
2698   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2699   let Inst{19-16} = addr{12-9};   // Rn
2700   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2701   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2702   let DecoderMethod = "DecodeAddrMode3Instruction";
2703 }
2704
2705 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2706                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2707                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2708                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2709                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2710                                                       addr_offset_none:$addr,
2711                                                       am3offset:$offset))]> {
2712   bits<10> offset;
2713   bits<4> addr;
2714   let Inst{23}    = offset{8};      // U bit
2715   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2716   let Inst{19-16} = addr;
2717   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2718   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2719   let DecoderMethod = "DecodeAddrMode3Instruction";
2720 }
2721
2722 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2723 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2724                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2725                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2726                           "strd", "\t$Rt, $Rt2, $addr!",
2727                           "$addr.base = $Rn_wb", []> {
2728   bits<14> addr;
2729   let Inst{23}    = addr{8};      // U bit
2730   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2731   let Inst{19-16} = addr{12-9};   // Rn
2732   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2733   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2734   let DecoderMethod = "DecodeAddrMode3Instruction";
2735 }
2736
2737 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2738                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2739                                am3offset:$offset),
2740                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2741                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2742                           "$addr.base = $Rn_wb", []> {
2743   bits<10> offset;
2744   bits<4> addr;
2745   let Inst{23}    = offset{8};      // U bit
2746   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2747   let Inst{19-16} = addr;
2748   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2749   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2750   let DecoderMethod = "DecodeAddrMode3Instruction";
2751 }
2752 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2753
2754 // STRT, STRBT, and STRHT
2755
2756 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2757                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2758                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2759                    "strbt", "\t$Rt, $addr, $offset",
2760                    "$addr.base = $Rn_wb", []> {
2761   // {12}     isAdd
2762   // {11-0}   imm12/Rm
2763   bits<14> offset;
2764   bits<4> addr;
2765   let Inst{25} = 1;
2766   let Inst{23} = offset{12};
2767   let Inst{21} = 1; // overwrite
2768   let Inst{19-16} = addr;
2769   let Inst{11-5} = offset{11-5};
2770   let Inst{4} = 0;
2771   let Inst{3-0} = offset{3-0};
2772   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2773 }
2774
2775 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2776                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2777                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2778                    "strbt", "\t$Rt, $addr, $offset",
2779                    "$addr.base = $Rn_wb", []> {
2780   // {12}     isAdd
2781   // {11-0}   imm12/Rm
2782   bits<14> offset;
2783   bits<4> addr;
2784   let Inst{25} = 0;
2785   let Inst{23} = offset{12};
2786   let Inst{21} = 1; // overwrite
2787   let Inst{19-16} = addr;
2788   let Inst{11-0} = offset{11-0};
2789   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2790 }
2791
2792 let mayStore = 1, neverHasSideEffects = 1 in {
2793 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2794                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2795                    IndexModePost, StFrm, IIC_iStore_ru,
2796                    "strt", "\t$Rt, $addr, $offset",
2797                    "$addr.base = $Rn_wb", []> {
2798   // {12}     isAdd
2799   // {11-0}   imm12/Rm
2800   bits<14> offset;
2801   bits<4> addr;
2802   let Inst{25} = 1;
2803   let Inst{23} = offset{12};
2804   let Inst{21} = 1; // overwrite
2805   let Inst{19-16} = addr;
2806   let Inst{11-5} = offset{11-5};
2807   let Inst{4} = 0;
2808   let Inst{3-0} = offset{3-0};
2809   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2810 }
2811
2812 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2813                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2814                    IndexModePost, StFrm, IIC_iStore_ru,
2815                    "strt", "\t$Rt, $addr, $offset",
2816                    "$addr.base = $Rn_wb", []> {
2817   // {12}     isAdd
2818   // {11-0}   imm12/Rm
2819   bits<14> offset;
2820   bits<4> addr;
2821   let Inst{25} = 0;
2822   let Inst{23} = offset{12};
2823   let Inst{21} = 1; // overwrite
2824   let Inst{19-16} = addr;
2825   let Inst{11-0} = offset{11-0};
2826   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2827 }
2828 }
2829
2830
2831 multiclass AI3strT<bits<4> op, string opc> {
2832   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2833                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2834                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2835                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2836     bits<9> offset;
2837     let Inst{23} = offset{8};
2838     let Inst{22} = 1;
2839     let Inst{11-8} = offset{7-4};
2840     let Inst{3-0} = offset{3-0};
2841   }
2842   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2843                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2844                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2845                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2846     bits<5> Rm;
2847     let Inst{23} = Rm{4};
2848     let Inst{22} = 0;
2849     let Inst{11-8} = 0;
2850     let Inst{3-0} = Rm{3-0};
2851   }
2852 }
2853
2854
2855 defm STRHT : AI3strT<0b1011, "strht">;
2856
2857 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2858                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2859 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2860                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2861 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2862                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2863
2864 //===----------------------------------------------------------------------===//
2865 //  Load / store multiple Instructions.
2866 //
2867
2868 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2869                          InstrItinClass itin, InstrItinClass itin_upd> {
2870   // IA is the default, so no need for an explicit suffix on the
2871   // mnemonic here. Without it is the canonical spelling.
2872   def IA :
2873     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2874          IndexModeNone, f, itin,
2875          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2876     let Inst{24-23} = 0b01;       // Increment After
2877     let Inst{22}    = P_bit;
2878     let Inst{21}    = 0;          // No writeback
2879     let Inst{20}    = L_bit;
2880   }
2881   def IA_UPD :
2882     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2883          IndexModeUpd, f, itin_upd,
2884          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2885     let Inst{24-23} = 0b01;       // Increment After
2886     let Inst{22}    = P_bit;
2887     let Inst{21}    = 1;          // Writeback
2888     let Inst{20}    = L_bit;
2889
2890     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2891   }
2892   def DA :
2893     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2894          IndexModeNone, f, itin,
2895          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2896     let Inst{24-23} = 0b00;       // Decrement After
2897     let Inst{22}    = P_bit;
2898     let Inst{21}    = 0;          // No writeback
2899     let Inst{20}    = L_bit;
2900   }
2901   def DA_UPD :
2902     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2903          IndexModeUpd, f, itin_upd,
2904          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2905     let Inst{24-23} = 0b00;       // Decrement After
2906     let Inst{22}    = P_bit;
2907     let Inst{21}    = 1;          // Writeback
2908     let Inst{20}    = L_bit;
2909
2910     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2911   }
2912   def DB :
2913     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2914          IndexModeNone, f, itin,
2915          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2916     let Inst{24-23} = 0b10;       // Decrement Before
2917     let Inst{22}    = P_bit;
2918     let Inst{21}    = 0;          // No writeback
2919     let Inst{20}    = L_bit;
2920   }
2921   def DB_UPD :
2922     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2923          IndexModeUpd, f, itin_upd,
2924          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2925     let Inst{24-23} = 0b10;       // Decrement Before
2926     let Inst{22}    = P_bit;
2927     let Inst{21}    = 1;          // Writeback
2928     let Inst{20}    = L_bit;
2929
2930     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2931   }
2932   def IB :
2933     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2934          IndexModeNone, f, itin,
2935          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2936     let Inst{24-23} = 0b11;       // Increment Before
2937     let Inst{22}    = P_bit;
2938     let Inst{21}    = 0;          // No writeback
2939     let Inst{20}    = L_bit;
2940   }
2941   def IB_UPD :
2942     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2943          IndexModeUpd, f, itin_upd,
2944          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2945     let Inst{24-23} = 0b11;       // Increment Before
2946     let Inst{22}    = P_bit;
2947     let Inst{21}    = 1;          // Writeback
2948     let Inst{20}    = L_bit;
2949
2950     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2951   }
2952 }
2953
2954 let neverHasSideEffects = 1 in {
2955
2956 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2957 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2958                          IIC_iLoad_mu>;
2959
2960 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2961 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2962                          IIC_iStore_mu>;
2963
2964 } // neverHasSideEffects
2965
2966 // FIXME: remove when we have a way to marking a MI with these properties.
2967 // FIXME: Should pc be an implicit operand like PICADD, etc?
2968 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2969     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2970 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2971                                                  reglist:$regs, variable_ops),
2972                      4, IIC_iLoad_mBr, [],
2973                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2974       RegConstraint<"$Rn = $wb">;
2975
2976 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2977 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2978                                IIC_iLoad_mu>;
2979
2980 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2981 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2982                                IIC_iStore_mu>;
2983
2984
2985
2986 //===----------------------------------------------------------------------===//
2987 //  Move Instructions.
2988 //
2989
2990 let neverHasSideEffects = 1 in
2991 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2992                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2993   bits<4> Rd;
2994   bits<4> Rm;
2995
2996   let Inst{19-16} = 0b0000;
2997   let Inst{11-4} = 0b00000000;
2998   let Inst{25} = 0;
2999   let Inst{3-0} = Rm;
3000   let Inst{15-12} = Rd;
3001 }
3002
3003 // A version for the smaller set of tail call registers.
3004 let neverHasSideEffects = 1 in
3005 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3006                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3007   bits<4> Rd;
3008   bits<4> Rm;
3009
3010   let Inst{11-4} = 0b00000000;
3011   let Inst{25} = 0;
3012   let Inst{3-0} = Rm;
3013   let Inst{15-12} = Rd;
3014 }
3015
3016 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3017                 DPSoRegRegFrm, IIC_iMOVsr,
3018                 "mov", "\t$Rd, $src",
3019                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3020                 Sched<[WriteALU]> {
3021   bits<4> Rd;
3022   bits<12> src;
3023   let Inst{15-12} = Rd;
3024   let Inst{19-16} = 0b0000;
3025   let Inst{11-8} = src{11-8};
3026   let Inst{7} = 0;
3027   let Inst{6-5} = src{6-5};
3028   let Inst{4} = 1;
3029   let Inst{3-0} = src{3-0};
3030   let Inst{25} = 0;
3031 }
3032
3033 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3034                 DPSoRegImmFrm, IIC_iMOVsr,
3035                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3036                 UnaryDP, Sched<[WriteALU]> {
3037   bits<4> Rd;
3038   bits<12> src;
3039   let Inst{15-12} = Rd;
3040   let Inst{19-16} = 0b0000;
3041   let Inst{11-5} = src{11-5};
3042   let Inst{4} = 0;
3043   let Inst{3-0} = src{3-0};
3044   let Inst{25} = 0;
3045 }
3046
3047 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3048 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3049                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3050                 Sched<[WriteALU]> {
3051   bits<4> Rd;
3052   bits<12> imm;
3053   let Inst{25} = 1;
3054   let Inst{15-12} = Rd;
3055   let Inst{19-16} = 0b0000;
3056   let Inst{11-0} = imm;
3057 }
3058
3059 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3060 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3061                  DPFrm, IIC_iMOVi,
3062                  "movw", "\t$Rd, $imm",
3063                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3064                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3065   bits<4> Rd;
3066   bits<16> imm;
3067   let Inst{15-12} = Rd;
3068   let Inst{11-0}  = imm{11-0};
3069   let Inst{19-16} = imm{15-12};
3070   let Inst{20} = 0;
3071   let Inst{25} = 1;
3072   let DecoderMethod = "DecodeArmMOVTWInstruction";
3073 }
3074
3075 def : InstAlias<"mov${p} $Rd, $imm",
3076                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3077         Requires<[IsARM]>;
3078
3079 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3080                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3081                       Sched<[WriteALU]>;
3082
3083 let Constraints = "$src = $Rd" in {
3084 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3085                   (ins GPR:$src, imm0_65535_expr:$imm),
3086                   DPFrm, IIC_iMOVi,
3087                   "movt", "\t$Rd, $imm",
3088                   [(set GPRnopc:$Rd,
3089                         (or (and GPR:$src, 0xffff),
3090                             lo16AllZero:$imm))]>, UnaryDP,
3091                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3092   bits<4> Rd;
3093   bits<16> imm;
3094   let Inst{15-12} = Rd;
3095   let Inst{11-0}  = imm{11-0};
3096   let Inst{19-16} = imm{15-12};
3097   let Inst{20} = 0;
3098   let Inst{25} = 1;
3099   let DecoderMethod = "DecodeArmMOVTWInstruction";
3100 }
3101
3102 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3103                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3104                       Sched<[WriteALU]>;
3105
3106 } // Constraints
3107
3108 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3109       Requires<[IsARM, HasV6T2]>;
3110
3111 let Uses = [CPSR] in
3112 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3113                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3114                     Requires<[IsARM]>, Sched<[WriteALU]>;
3115
3116 // These aren't really mov instructions, but we have to define them this way
3117 // due to flag operands.
3118
3119 let Defs = [CPSR] in {
3120 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3121                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3122                       Sched<[WriteALU]>, Requires<[IsARM]>;
3123 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3124                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3125                       Sched<[WriteALU]>, Requires<[IsARM]>;
3126 }
3127
3128 //===----------------------------------------------------------------------===//
3129 //  Extend Instructions.
3130 //
3131
3132 // Sign extenders
3133
3134 def SXTB  : AI_ext_rrot<0b01101010,
3135                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3136 def SXTH  : AI_ext_rrot<0b01101011,
3137                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3138
3139 def SXTAB : AI_exta_rrot<0b01101010,
3140                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3141 def SXTAH : AI_exta_rrot<0b01101011,
3142                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3143
3144 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3145
3146 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3147
3148 // Zero extenders
3149
3150 let AddedComplexity = 16 in {
3151 def UXTB   : AI_ext_rrot<0b01101110,
3152                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3153 def UXTH   : AI_ext_rrot<0b01101111,
3154                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3155 def UXTB16 : AI_ext_rrot<0b01101100,
3156                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3157
3158 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3159 //        The transformation should probably be done as a combiner action
3160 //        instead so we can include a check for masking back in the upper
3161 //        eight bits of the source into the lower eight bits of the result.
3162 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3163 //               (UXTB16r_rot GPR:$Src, 3)>;
3164 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3165                (UXTB16 GPR:$Src, 1)>;
3166
3167 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3168                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3169 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3170                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3171 }
3172
3173 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3174 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3175
3176
3177 def SBFX  : I<(outs GPRnopc:$Rd),
3178               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3179                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3180                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3181                Requires<[IsARM, HasV6T2]> {
3182   bits<4> Rd;
3183   bits<4> Rn;
3184   bits<5> lsb;
3185   bits<5> width;
3186   let Inst{27-21} = 0b0111101;
3187   let Inst{6-4}   = 0b101;
3188   let Inst{20-16} = width;
3189   let Inst{15-12} = Rd;
3190   let Inst{11-7}  = lsb;
3191   let Inst{3-0}   = Rn;
3192 }
3193
3194 def UBFX  : I<(outs GPR:$Rd),
3195               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3196                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3197                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3198                Requires<[IsARM, HasV6T2]> {
3199   bits<4> Rd;
3200   bits<4> Rn;
3201   bits<5> lsb;
3202   bits<5> width;
3203   let Inst{27-21} = 0b0111111;
3204   let Inst{6-4}   = 0b101;
3205   let Inst{20-16} = width;
3206   let Inst{15-12} = Rd;
3207   let Inst{11-7}  = lsb;
3208   let Inst{3-0}   = Rn;
3209 }
3210
3211 //===----------------------------------------------------------------------===//
3212 //  Arithmetic Instructions.
3213 //
3214
3215 defm ADD  : AsI1_bin_irs<0b0100, "add",
3216                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3217                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3218 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3219                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3220                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3221
3222 // ADD and SUB with 's' bit set.
3223 //
3224 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3225 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3226 // AdjustInstrPostInstrSelection where we determine whether or not to
3227 // set the "s" bit based on CPSR liveness.
3228 //
3229 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3230 // support for an optional CPSR definition that corresponds to the DAG
3231 // node's second value. We can then eliminate the implicit def of CPSR.
3232 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3233                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3234 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3235                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3236
3237 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3238               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3239 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3240               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3241
3242 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3243                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3244                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3245
3246 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3247 // CPSR and the implicit def of CPSR is not needed.
3248 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3249                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3250
3251 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3252                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3253
3254 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3255 // The assume-no-carry-in form uses the negation of the input since add/sub
3256 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3257 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3258 // details.
3259 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3260              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3261 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3262              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3263
3264 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3265              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3266              Requires<[IsARM, HasV6T2]>;
3267 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3268              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3269              Requires<[IsARM, HasV6T2]>;
3270
3271 // The with-carry-in form matches bitwise not instead of the negation.
3272 // Effectively, the inverse interpretation of the carry flag already accounts
3273 // for part of the negation.
3274 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3275              (SBCri   GPR:$src, so_imm_not:$imm)>;
3276 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3277              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3278
3279 // Note: These are implemented in C++ code, because they have to generate
3280 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3281 // cannot produce.
3282 // (mul X, 2^n+1) -> (add (X << n), X)
3283 // (mul X, 2^n-1) -> (rsb X, (X << n))
3284
3285 // ARM Arithmetic Instruction
3286 // GPR:$dst = GPR:$a op GPR:$b
3287 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3288           list<dag> pattern = [],
3289           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3290           string asm = "\t$Rd, $Rn, $Rm">
3291   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3292     Sched<[WriteALU, ReadALU, ReadALU]> {
3293   bits<4> Rn;
3294   bits<4> Rd;
3295   bits<4> Rm;
3296   let Inst{27-20} = op27_20;
3297   let Inst{11-4} = op11_4;
3298   let Inst{19-16} = Rn;
3299   let Inst{15-12} = Rd;
3300   let Inst{3-0}   = Rm;
3301
3302   let Unpredictable{11-8} = 0b1111;
3303 }
3304
3305 // Saturating add/subtract
3306
3307 let DecoderMethod = "DecodeQADDInstruction" in
3308 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3309                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3310                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3311
3312 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3313                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3314                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3315 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3316                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3317                   "\t$Rd, $Rm, $Rn">;
3318 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3319                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3320                   "\t$Rd, $Rm, $Rn">;
3321
3322 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3323 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3324 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3325 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3326 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3327 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3328 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3329 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3330 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3331 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3332 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3333 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3334
3335 // Signed/Unsigned add/subtract
3336
3337 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3338 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3339 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3340 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3341 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3342 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3343 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3344 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3345 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3346 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3347 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3348 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3349
3350 // Signed/Unsigned halving add/subtract
3351
3352 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3353 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3354 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3355 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3356 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3357 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3358 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3359 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3360 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3361 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3362 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3363 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3364
3365 // Unsigned Sum of Absolute Differences [and Accumulate].
3366
3367 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3368                 MulFrm /* for convenience */, NoItinerary, "usad8",
3369                 "\t$Rd, $Rn, $Rm", []>,
3370              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3371   bits<4> Rd;
3372   bits<4> Rn;
3373   bits<4> Rm;
3374   let Inst{27-20} = 0b01111000;
3375   let Inst{15-12} = 0b1111;
3376   let Inst{7-4} = 0b0001;
3377   let Inst{19-16} = Rd;
3378   let Inst{11-8} = Rm;
3379   let Inst{3-0} = Rn;
3380 }
3381 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3382                 MulFrm /* for convenience */, NoItinerary, "usada8",
3383                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3384              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3385   bits<4> Rd;
3386   bits<4> Rn;
3387   bits<4> Rm;
3388   bits<4> Ra;
3389   let Inst{27-20} = 0b01111000;
3390   let Inst{7-4} = 0b0001;
3391   let Inst{19-16} = Rd;
3392   let Inst{15-12} = Ra;
3393   let Inst{11-8} = Rm;
3394   let Inst{3-0} = Rn;
3395 }
3396
3397 // Signed/Unsigned saturate
3398
3399 def SSAT : AI<(outs GPRnopc:$Rd),
3400               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3401               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3402   bits<4> Rd;
3403   bits<5> sat_imm;
3404   bits<4> Rn;
3405   bits<8> sh;
3406   let Inst{27-21} = 0b0110101;
3407   let Inst{5-4} = 0b01;
3408   let Inst{20-16} = sat_imm;
3409   let Inst{15-12} = Rd;
3410   let Inst{11-7} = sh{4-0};
3411   let Inst{6} = sh{5};
3412   let Inst{3-0} = Rn;
3413 }
3414
3415 def SSAT16 : AI<(outs GPRnopc:$Rd),
3416                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3417                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3418   bits<4> Rd;
3419   bits<4> sat_imm;
3420   bits<4> Rn;
3421   let Inst{27-20} = 0b01101010;
3422   let Inst{11-4} = 0b11110011;
3423   let Inst{15-12} = Rd;
3424   let Inst{19-16} = sat_imm;
3425   let Inst{3-0} = Rn;
3426 }
3427
3428 def USAT : AI<(outs GPRnopc:$Rd),
3429               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3430               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3431   bits<4> Rd;
3432   bits<5> sat_imm;
3433   bits<4> Rn;
3434   bits<8> sh;
3435   let Inst{27-21} = 0b0110111;
3436   let Inst{5-4} = 0b01;
3437   let Inst{15-12} = Rd;
3438   let Inst{11-7} = sh{4-0};
3439   let Inst{6} = sh{5};
3440   let Inst{20-16} = sat_imm;
3441   let Inst{3-0} = Rn;
3442 }
3443
3444 def USAT16 : AI<(outs GPRnopc:$Rd),
3445                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3446                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3447   bits<4> Rd;
3448   bits<4> sat_imm;
3449   bits<4> Rn;
3450   let Inst{27-20} = 0b01101110;
3451   let Inst{11-4} = 0b11110011;
3452   let Inst{15-12} = Rd;
3453   let Inst{19-16} = sat_imm;
3454   let Inst{3-0} = Rn;
3455 }
3456
3457 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3458                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3459 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3460                (USAT imm:$pos, GPRnopc:$a, 0)>;
3461
3462 //===----------------------------------------------------------------------===//
3463 //  Bitwise Instructions.
3464 //
3465
3466 defm AND   : AsI1_bin_irs<0b0000, "and",
3467                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3468                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3469 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3470                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3471                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3472 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3473                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3474                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3475 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3476                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3477                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3478
3479 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3480 // like in the actual instruction encoding. The complexity of mapping the mask
3481 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3482 // instruction description.
3483 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3484                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3485                "bfc", "\t$Rd, $imm", "$src = $Rd",
3486                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3487                Requires<[IsARM, HasV6T2]> {
3488   bits<4> Rd;
3489   bits<10> imm;
3490   let Inst{27-21} = 0b0111110;
3491   let Inst{6-0}   = 0b0011111;
3492   let Inst{15-12} = Rd;
3493   let Inst{11-7}  = imm{4-0}; // lsb
3494   let Inst{20-16} = imm{9-5}; // msb
3495 }
3496
3497 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3498 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3499           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3500           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3501           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3502                            bf_inv_mask_imm:$imm))]>,
3503           Requires<[IsARM, HasV6T2]> {
3504   bits<4> Rd;
3505   bits<4> Rn;
3506   bits<10> imm;
3507   let Inst{27-21} = 0b0111110;
3508   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3509   let Inst{15-12} = Rd;
3510   let Inst{11-7}  = imm{4-0}; // lsb
3511   let Inst{20-16} = imm{9-5}; // width
3512   let Inst{3-0}   = Rn;
3513 }
3514
3515 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3516                   "mvn", "\t$Rd, $Rm",
3517                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3518   bits<4> Rd;
3519   bits<4> Rm;
3520   let Inst{25} = 0;
3521   let Inst{19-16} = 0b0000;
3522   let Inst{11-4} = 0b00000000;
3523   let Inst{15-12} = Rd;
3524   let Inst{3-0} = Rm;
3525 }
3526 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3527                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3528                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3529                   Sched<[WriteALU]> {
3530   bits<4> Rd;
3531   bits<12> shift;
3532   let Inst{25} = 0;
3533   let Inst{19-16} = 0b0000;
3534   let Inst{15-12} = Rd;
3535   let Inst{11-5} = shift{11-5};
3536   let Inst{4} = 0;
3537   let Inst{3-0} = shift{3-0};
3538 }
3539 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3540                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3541                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3542                   Sched<[WriteALU]> {
3543   bits<4> Rd;
3544   bits<12> shift;
3545   let Inst{25} = 0;
3546   let Inst{19-16} = 0b0000;
3547   let Inst{15-12} = Rd;
3548   let Inst{11-8} = shift{11-8};
3549   let Inst{7} = 0;
3550   let Inst{6-5} = shift{6-5};
3551   let Inst{4} = 1;
3552   let Inst{3-0} = shift{3-0};
3553 }
3554 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3555 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3556                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3557                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3558   bits<4> Rd;
3559   bits<12> imm;
3560   let Inst{25} = 1;
3561   let Inst{19-16} = 0b0000;
3562   let Inst{15-12} = Rd;
3563   let Inst{11-0} = imm;
3564 }
3565
3566 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3567              (BICri GPR:$src, so_imm_not:$imm)>;
3568
3569 //===----------------------------------------------------------------------===//
3570 //  Multiply Instructions.
3571 //
3572 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3573              string opc, string asm, list<dag> pattern>
3574   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3575   bits<4> Rd;
3576   bits<4> Rm;
3577   bits<4> Rn;
3578   let Inst{19-16} = Rd;
3579   let Inst{11-8}  = Rm;
3580   let Inst{3-0}   = Rn;
3581 }
3582 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3583              string opc, string asm, list<dag> pattern>
3584   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3585   bits<4> RdLo;
3586   bits<4> RdHi;
3587   bits<4> Rm;
3588   bits<4> Rn;
3589   let Inst{19-16} = RdHi;
3590   let Inst{15-12} = RdLo;
3591   let Inst{11-8}  = Rm;
3592   let Inst{3-0}   = Rn;
3593 }
3594 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3595              string opc, string asm, list<dag> pattern>
3596   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3597   bits<4> RdLo;
3598   bits<4> RdHi;
3599   bits<4> Rm;
3600   bits<4> Rn;
3601   let Inst{19-16} = RdHi;
3602   let Inst{15-12} = RdLo;
3603   let Inst{11-8}  = Rm;
3604   let Inst{3-0}   = Rn;
3605 }
3606
3607 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3608 //        property. Remove them when it's possible to add those properties
3609 //        on an individual MachineInstr, not just an instruction description.
3610 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3611 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3612                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3613                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3614                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3615                   Requires<[IsARM, HasV6]> {
3616   let Inst{15-12} = 0b0000;
3617   let Unpredictable{15-12} = 0b1111;
3618 }
3619
3620 let Constraints = "@earlyclobber $Rd" in
3621 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3622                                                     pred:$p, cc_out:$s),
3623                            4, IIC_iMUL32,
3624                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3625                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3626                Requires<[IsARM, NoV6, UseMulOps]>;
3627 }
3628
3629 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3630                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3631                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3632                    Requires<[IsARM, HasV6, UseMulOps]> {
3633   bits<4> Ra;
3634   let Inst{15-12} = Ra;
3635 }
3636
3637 let Constraints = "@earlyclobber $Rd" in
3638 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3639                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3640                            4, IIC_iMAC32,
3641                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3642                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3643                         Requires<[IsARM, NoV6]>;
3644
3645 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3646                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3647                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3648                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3649   bits<4> Rd;
3650   bits<4> Rm;
3651   bits<4> Rn;
3652   bits<4> Ra;
3653   let Inst{19-16} = Rd;
3654   let Inst{15-12} = Ra;
3655   let Inst{11-8}  = Rm;
3656   let Inst{3-0}   = Rn;
3657 }
3658
3659 // Extra precision multiplies with low / high results
3660 let neverHasSideEffects = 1 in {
3661 let isCommutable = 1 in {
3662 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3663                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3664                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3665                     Requires<[IsARM, HasV6]>;
3666
3667 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3668                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3669                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3670                     Requires<[IsARM, HasV6]>;
3671
3672 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3673 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3674                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3675                             4, IIC_iMUL64, [],
3676           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3677                            Requires<[IsARM, NoV6]>;
3678
3679 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3680                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3681                             4, IIC_iMUL64, [],
3682           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3683                            Requires<[IsARM, NoV6]>;
3684 }
3685 }
3686
3687 // Multiply + accumulate
3688 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3689                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3690                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3691          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3692 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3693                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3694                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3695          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3696
3697 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3698                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3699                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3700                     Requires<[IsARM, HasV6]> {
3701   bits<4> RdLo;
3702   bits<4> RdHi;
3703   bits<4> Rm;
3704   bits<4> Rn;
3705   let Inst{19-16} = RdHi;
3706   let Inst{15-12} = RdLo;
3707   let Inst{11-8}  = Rm;
3708   let Inst{3-0}   = Rn;
3709 }
3710
3711 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3712 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3713                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3714                               4, IIC_iMAC64, [],
3715              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3716                            pred:$p, cc_out:$s)>,
3717                            Requires<[IsARM, NoV6]>;
3718 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3719                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3720                               4, IIC_iMAC64, [],
3721              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3722                            pred:$p, cc_out:$s)>,
3723                            Requires<[IsARM, NoV6]>;
3724 }
3725
3726 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3727 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3728                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3729                               4, IIC_iMAC64, [],
3730           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3731                            Requires<[IsARM, NoV6]>;
3732 }
3733
3734 } // neverHasSideEffects
3735
3736 // Most significant word multiply
3737 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3738                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3739                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3740             Requires<[IsARM, HasV6]> {
3741   let Inst{15-12} = 0b1111;
3742 }
3743
3744 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3745                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3746             Requires<[IsARM, HasV6]> {
3747   let Inst{15-12} = 0b1111;
3748 }
3749
3750 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3751                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3752                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3753                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3754             Requires<[IsARM, HasV6, UseMulOps]>;
3755
3756 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3757                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3758                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3759             Requires<[IsARM, HasV6]>;
3760
3761 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3762                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3763                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3764             Requires<[IsARM, HasV6, UseMulOps]>;
3765
3766 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3767                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3768                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3769             Requires<[IsARM, HasV6]>;
3770
3771 multiclass AI_smul<string opc, PatFrag opnode> {
3772   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3773               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3774               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3775                                       (sext_inreg GPR:$Rm, i16)))]>,
3776            Requires<[IsARM, HasV5TE]>;
3777
3778   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3779               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3780               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3781                                       (sra GPR:$Rm, (i32 16))))]>,
3782            Requires<[IsARM, HasV5TE]>;
3783
3784   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3785               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3786               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3787                                       (sext_inreg GPR:$Rm, i16)))]>,
3788            Requires<[IsARM, HasV5TE]>;
3789
3790   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3791               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3792               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3793                                       (sra GPR:$Rm, (i32 16))))]>,
3794             Requires<[IsARM, HasV5TE]>;
3795
3796   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3797               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3798               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3799                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3800            Requires<[IsARM, HasV5TE]>;
3801
3802   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3803               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3804               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3805                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3806             Requires<[IsARM, HasV5TE]>;
3807 }
3808
3809
3810 multiclass AI_smla<string opc, PatFrag opnode> {
3811   let DecoderMethod = "DecodeSMLAInstruction" in {
3812   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3813               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3814               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3815               [(set GPRnopc:$Rd, (add GPR:$Ra,
3816                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3817                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3818            Requires<[IsARM, HasV5TE, UseMulOps]>;
3819
3820   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3821               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3822               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3823               [(set GPRnopc:$Rd,
3824                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3825                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3826            Requires<[IsARM, HasV5TE, UseMulOps]>;
3827
3828   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3829               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3830               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3831               [(set GPRnopc:$Rd,
3832                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3833                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3834            Requires<[IsARM, HasV5TE, UseMulOps]>;
3835
3836   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3837               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3838               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3839              [(set GPRnopc:$Rd,
3840                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3841                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3842             Requires<[IsARM, HasV5TE, UseMulOps]>;
3843
3844   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3845               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3846               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3847               [(set GPRnopc:$Rd,
3848                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3849                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3850            Requires<[IsARM, HasV5TE, UseMulOps]>;
3851
3852   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3853               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3854               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3855               [(set GPRnopc:$Rd,
3856                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3857                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3858             Requires<[IsARM, HasV5TE, UseMulOps]>;
3859   }
3860 }
3861
3862 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3863 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3864
3865 // Halfword multiply accumulate long: SMLAL<x><y>.
3866 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3867                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3868                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3869               Requires<[IsARM, HasV5TE]>;
3870
3871 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3872                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3873                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3874               Requires<[IsARM, HasV5TE]>;
3875
3876 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3877                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3878                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3879               Requires<[IsARM, HasV5TE]>;
3880
3881 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3882                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3883                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3884               Requires<[IsARM, HasV5TE]>;
3885
3886 // Helper class for AI_smld.
3887 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3888                     InstrItinClass itin, string opc, string asm>
3889   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3890   bits<4> Rn;
3891   bits<4> Rm;
3892   let Inst{27-23} = 0b01110;
3893   let Inst{22}    = long;
3894   let Inst{21-20} = 0b00;
3895   let Inst{11-8}  = Rm;
3896   let Inst{7}     = 0;
3897   let Inst{6}     = sub;
3898   let Inst{5}     = swap;
3899   let Inst{4}     = 1;
3900   let Inst{3-0}   = Rn;
3901 }
3902 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3903                 InstrItinClass itin, string opc, string asm>
3904   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3905   bits<4> Rd;
3906   let Inst{15-12} = 0b1111;
3907   let Inst{19-16} = Rd;
3908 }
3909 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3910                 InstrItinClass itin, string opc, string asm>
3911   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3912   bits<4> Ra;
3913   bits<4> Rd;
3914   let Inst{19-16} = Rd;
3915   let Inst{15-12} = Ra;
3916 }
3917 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3918                   InstrItinClass itin, string opc, string asm>
3919   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3920   bits<4> RdLo;
3921   bits<4> RdHi;
3922   let Inst{19-16} = RdHi;
3923   let Inst{15-12} = RdLo;
3924 }
3925
3926 multiclass AI_smld<bit sub, string opc> {
3927
3928   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3929                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3930                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3931
3932   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3933                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3934                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3935
3936   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3937                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3938                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3939
3940   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3941                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3942                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3943
3944 }
3945
3946 defm SMLA : AI_smld<0, "smla">;
3947 defm SMLS : AI_smld<1, "smls">;
3948
3949 multiclass AI_sdml<bit sub, string opc> {
3950
3951   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3952                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3953   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3954                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3955 }
3956
3957 defm SMUA : AI_sdml<0, "smua">;
3958 defm SMUS : AI_sdml<1, "smus">;
3959
3960 //===----------------------------------------------------------------------===//
3961 //  Division Instructions (ARMv7-A with virtualization extension)
3962 //
3963 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3964                    "sdiv", "\t$Rd, $Rn, $Rm",
3965                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3966            Requires<[IsARM, HasDivideInARM]>;
3967
3968 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3969                    "udiv", "\t$Rd, $Rn, $Rm",
3970                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3971            Requires<[IsARM, HasDivideInARM]>;
3972
3973 //===----------------------------------------------------------------------===//
3974 //  Misc. Arithmetic Instructions.
3975 //
3976
3977 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3978               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3979               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3980            Sched<[WriteALU]>;
3981
3982 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3983               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3984               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3985            Requires<[IsARM, HasV6T2]>,
3986            Sched<[WriteALU]>;
3987
3988 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3989               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3990               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3991            Sched<[WriteALU]>;
3992
3993 let AddedComplexity = 5 in
3994 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3995                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3996                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3997                Requires<[IsARM, HasV6]>,
3998            Sched<[WriteALU]>;
3999
4000 let AddedComplexity = 5 in
4001 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4002                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4003                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4004                Requires<[IsARM, HasV6]>,
4005            Sched<[WriteALU]>;
4006
4007 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4008                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4009                (REVSH GPR:$Rm)>;
4010
4011 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4012                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4013                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4014                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4015                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4016                                            0xFFFF0000)))]>,
4017                Requires<[IsARM, HasV6]>,
4018            Sched<[WriteALUsi, ReadALU]>;
4019
4020 // Alternate cases for PKHBT where identities eliminate some nodes.
4021 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4022                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4023 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4024                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4025
4026 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4027 // will match the pattern below.
4028 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4029                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4030                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4031                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4032                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4033                                            0xFFFF)))]>,
4034                Requires<[IsARM, HasV6]>,
4035            Sched<[WriteALUsi, ReadALU]>;
4036
4037 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4038 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4039 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4040 // pkhtb src1, src2, asr (17..31).
4041 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4042                    (srl GPRnopc:$src2, imm16:$sh)),
4043                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4044 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4045                    (sra GPRnopc:$src2, imm16_31:$sh)),
4046                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4047 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4048                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4049                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4050
4051 //===----------------------------------------------------------------------===//
4052 // CRC Instructions
4053 //
4054 // Polynomials:
4055 // + CRC32{B,H,W}       0x04C11DB7
4056 // + CRC32C{B,H,W}      0x1EDC6F41
4057 //
4058
4059 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4060   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4061                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4062                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4063                Requires<[IsARM, HasV8]> {
4064   bits<4> Rd;
4065   bits<4> Rn;
4066   bits<4> Rm;
4067
4068   let Inst{31-28} = 0b1110;
4069   let Inst{27-23} = 0b00010;
4070   let Inst{22-21} = sz;
4071   let Inst{20}    = 0;
4072   let Inst{19-16} = Rn;
4073   let Inst{15-12} = Rd;
4074   let Inst{11-10} = 0b00;
4075   let Inst{9}     = C;
4076   let Inst{8}     = 0;
4077   let Inst{7-4}   = 0b0100;
4078   let Inst{3-0}   = Rm;
4079
4080   let Unpredictable{11-8} = 0b1101;
4081 }
4082
4083 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4084 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4085 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4086 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4087 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4088 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4089
4090 //===----------------------------------------------------------------------===//
4091 //  Comparison Instructions...
4092 //
4093
4094 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4095                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4096                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4097
4098 // ARMcmpZ can re-use the above instruction definitions.
4099 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4100              (CMPri   GPR:$src, so_imm:$imm)>;
4101 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4102              (CMPrr   GPR:$src, GPR:$rhs)>;
4103 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4104              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4105 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4106              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4107
4108 // CMN register-integer
4109 let isCompare = 1, Defs = [CPSR] in {
4110 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4111                 "cmn", "\t$Rn, $imm",
4112                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4113                 Sched<[WriteCMP, ReadALU]> {
4114   bits<4> Rn;
4115   bits<12> imm;
4116   let Inst{25} = 1;
4117   let Inst{20} = 1;
4118   let Inst{19-16} = Rn;
4119   let Inst{15-12} = 0b0000;
4120   let Inst{11-0} = imm;
4121
4122   let Unpredictable{15-12} = 0b1111;
4123 }
4124
4125 // CMN register-register/shift
4126 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4127                  "cmn", "\t$Rn, $Rm",
4128                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4129                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4130   bits<4> Rn;
4131   bits<4> Rm;
4132   let isCommutable = 1;
4133   let Inst{25} = 0;
4134   let Inst{20} = 1;
4135   let Inst{19-16} = Rn;
4136   let Inst{15-12} = 0b0000;
4137   let Inst{11-4} = 0b00000000;
4138   let Inst{3-0} = Rm;
4139
4140   let Unpredictable{15-12} = 0b1111;
4141 }
4142
4143 def CMNzrsi : AI1<0b1011, (outs),
4144                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4145                   "cmn", "\t$Rn, $shift",
4146                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4147                     GPR:$Rn, so_reg_imm:$shift)]>,
4148                     Sched<[WriteCMPsi, ReadALU]> {
4149   bits<4> Rn;
4150   bits<12> shift;
4151   let Inst{25} = 0;
4152   let Inst{20} = 1;
4153   let Inst{19-16} = Rn;
4154   let Inst{15-12} = 0b0000;
4155   let Inst{11-5} = shift{11-5};
4156   let Inst{4} = 0;
4157   let Inst{3-0} = shift{3-0};
4158
4159   let Unpredictable{15-12} = 0b1111;
4160 }
4161
4162 def CMNzrsr : AI1<0b1011, (outs),
4163                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4164                   "cmn", "\t$Rn, $shift",
4165                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4166                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4167                     Sched<[WriteCMPsr, ReadALU]> {
4168   bits<4> Rn;
4169   bits<12> shift;
4170   let Inst{25} = 0;
4171   let Inst{20} = 1;
4172   let Inst{19-16} = Rn;
4173   let Inst{15-12} = 0b0000;
4174   let Inst{11-8} = shift{11-8};
4175   let Inst{7} = 0;
4176   let Inst{6-5} = shift{6-5};
4177   let Inst{4} = 1;
4178   let Inst{3-0} = shift{3-0};
4179
4180   let Unpredictable{15-12} = 0b1111;
4181 }
4182
4183 }
4184
4185 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4186              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4187
4188 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4189              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4190
4191 // Note that TST/TEQ don't set all the same flags that CMP does!
4192 defm TST  : AI1_cmp_irs<0b1000, "tst",
4193                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4194                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4195 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4196                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4197                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4198
4199 // Pseudo i64 compares for some floating point compares.
4200 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4201     Defs = [CPSR] in {
4202 def BCCi64 : PseudoInst<(outs),
4203     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4204      IIC_Br,
4205     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4206     Sched<[WriteBr]>;
4207
4208 def BCCZi64 : PseudoInst<(outs),
4209      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4210     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4211     Sched<[WriteBr]>;
4212 } // usesCustomInserter
4213
4214
4215 // Conditional moves
4216 let neverHasSideEffects = 1 in {
4217
4218 let isCommutable = 1, isSelect = 1 in
4219 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4220                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4221                            4, IIC_iCMOVr,
4222                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4223                                                    cmovpred:$p))]>,
4224              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4225
4226 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4227                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4228                             4, IIC_iCMOVsr,
4229                             [(set GPR:$Rd,
4230                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4231                                            cmovpred:$p))]>,
4232       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4233 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4234                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4235                            4, IIC_iCMOVsr,
4236   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4237                             cmovpred:$p))]>,
4238       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4239
4240
4241 let isMoveImm = 1 in
4242 def MOVCCi16
4243     : ARMPseudoInst<(outs GPR:$Rd),
4244                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4245                     4, IIC_iMOVi,
4246                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4247                                             cmovpred:$p))]>,
4248       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4249       Sched<[WriteALU]>;
4250
4251 let isMoveImm = 1 in
4252 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4253                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4254                            4, IIC_iCMOVi,
4255                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4256                                                    cmovpred:$p))]>,
4257       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4258
4259 // Two instruction predicate mov immediate.
4260 let isMoveImm = 1 in
4261 def MOVCCi32imm
4262     : ARMPseudoInst<(outs GPR:$Rd),
4263                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4264                     8, IIC_iCMOVix2,
4265                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4266                                             cmovpred:$p))]>,
4267       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4268
4269 let isMoveImm = 1 in
4270 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4271                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4272                            4, IIC_iCMOVi,
4273                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4274                                                    cmovpred:$p))]>,
4275                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4276
4277 } // neverHasSideEffects
4278
4279
4280 //===----------------------------------------------------------------------===//
4281 // Atomic operations intrinsics
4282 //
4283
4284 def MemBarrierOptOperand : AsmOperandClass {
4285   let Name = "MemBarrierOpt";
4286   let ParserMethod = "parseMemBarrierOptOperand";
4287 }
4288 def memb_opt : Operand<i32> {
4289   let PrintMethod = "printMemBOption";
4290   let ParserMatchClass = MemBarrierOptOperand;
4291   let DecoderMethod = "DecodeMemBarrierOption";
4292 }
4293
4294 def InstSyncBarrierOptOperand : AsmOperandClass {
4295   let Name = "InstSyncBarrierOpt";
4296   let ParserMethod = "parseInstSyncBarrierOptOperand";
4297 }
4298 def instsyncb_opt : Operand<i32> {
4299   let PrintMethod = "printInstSyncBOption";
4300   let ParserMatchClass = InstSyncBarrierOptOperand;
4301   let DecoderMethod = "DecodeInstSyncBarrierOption";
4302 }
4303
4304 // memory barriers protect the atomic sequences
4305 let hasSideEffects = 1 in {
4306 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4307                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4308                 Requires<[IsARM, HasDB]> {
4309   bits<4> opt;
4310   let Inst{31-4} = 0xf57ff05;
4311   let Inst{3-0} = opt;
4312 }
4313 }
4314
4315 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4316                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4317                 Requires<[IsARM, HasDB]> {
4318   bits<4> opt;
4319   let Inst{31-4} = 0xf57ff04;
4320   let Inst{3-0} = opt;
4321 }
4322
4323 // ISB has only full system option
4324 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4325                 "isb", "\t$opt", []>,
4326                 Requires<[IsARM, HasDB]> {
4327   bits<4> opt;
4328   let Inst{31-4} = 0xf57ff06;
4329   let Inst{3-0} = opt;
4330 }
4331
4332 // Pseudo instruction that combines movs + predicated rsbmi
4333 // to implement integer ABS
4334 let usesCustomInserter = 1, Defs = [CPSR] in
4335 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4336
4337 let usesCustomInserter = 1 in {
4338   let Defs = [CPSR] in {
4339     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4340       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4341       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4342     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4343       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4344       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4345     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4346       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4347       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4348     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4349       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4350       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4351     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4352       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4353       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4354     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4355       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4356       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4357     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4358       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4359       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4360     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4361       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4362       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4363     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4364       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4365       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4366     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4367       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4368       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4369     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4370       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4371       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4372     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4373       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4374       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4375     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4376       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4377       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4378     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4379       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4380       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4381     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4382       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4383       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4384     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4385       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4386       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4387     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4388       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4389       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4390     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4391       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4392       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4393     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4394       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4395       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4396     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4397       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4398       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4399     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4400       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4401       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4402     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4403       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4404       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4405     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4406       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4407       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4408     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4409       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4410       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4411     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4412       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4413       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4414     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4415       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4416       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4417     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4418       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4419       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4420     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4421       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4422       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4423     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4424       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4425       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4426     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4427       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4428       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4429
4430     def ATOMIC_SWAP_I8 : PseudoInst<
4431       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4432       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4433     def ATOMIC_SWAP_I16 : PseudoInst<
4434       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4435       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4436     def ATOMIC_SWAP_I32 : PseudoInst<
4437       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4438       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4439
4440     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4441       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4442       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4443     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4444       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4445       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4446     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4447       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4448       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4449 }
4450 }
4451
4452 let usesCustomInserter = 1 in {
4453     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4454       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4455       NoItinerary,
4456       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4457 }
4458
4459 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4460   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4461 }]>;
4462
4463 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4464   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4465 }]>;
4466
4467 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4468   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4469 }]>;
4470
4471 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4472                       (int_arm_strex node:$val, node:$ptr), [{
4473   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4474 }]>;
4475
4476 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4477                       (int_arm_strex node:$val, node:$ptr), [{
4478   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4479 }]>;
4480
4481 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4482                       (int_arm_strex node:$val, node:$ptr), [{
4483   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4484 }]>;
4485
4486 let mayLoad = 1 in {
4487 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4488                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4489                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4490 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4491                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4492                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4493 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4494                      NoItinerary, "ldrex", "\t$Rt, $addr",
4495                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4496 let hasExtraDefRegAllocReq = 1 in
4497 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4498                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4499   let DecoderMethod = "DecodeDoubleRegLoad";
4500 }
4501
4502 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4503                      NoItinerary, "ldaexb", "\t$Rt, $addr", []>;
4504 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4505                      NoItinerary, "ldaexh", "\t$Rt, $addr", []>;
4506 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4507                      NoItinerary, "ldaex", "\t$Rt, $addr", []>;
4508 let hasExtraDefRegAllocReq = 1 in
4509 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4510                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4511   let DecoderMethod = "DecodeDoubleRegLoad";
4512 }
4513 }
4514
4515 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4516 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4517                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4518                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4519 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4520                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4521                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4522 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4523                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4524                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4525 let hasExtraSrcRegAllocReq = 1 in
4526 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4527                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4528                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4529   let DecoderMethod = "DecodeDoubleRegStore";
4530 }
4531 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4532                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4533                     []>;
4534 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4535                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4536                     []>;
4537 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4538                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4539                     []>;
4540 let hasExtraSrcRegAllocReq = 1 in
4541 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4542                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4543                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4544   let DecoderMethod = "DecodeDoubleRegStore";
4545 }
4546 }
4547
4548 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4549                 [(int_arm_clrex)]>,
4550             Requires<[IsARM, HasV7]>  {
4551   let Inst{31-0} = 0b11110101011111111111000000011111;
4552 }
4553
4554 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4555              (LDREXB addr_offset_none:$addr)>;
4556 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4557              (LDREXH addr_offset_none:$addr)>;
4558 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4559              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4560 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4561              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4562
4563 // SWP/SWPB are deprecated in V6/V7.
4564 let mayLoad = 1, mayStore = 1 in {
4565 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4566                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4567                 Requires<[PreV8]>;
4568 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4569                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4570                 Requires<[PreV8]>;
4571 }
4572
4573 //===----------------------------------------------------------------------===//
4574 // Coprocessor Instructions.
4575 //
4576
4577 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4578             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4579             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4580             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4581                           imm:$CRm, imm:$opc2)]> {
4582   bits<4> opc1;
4583   bits<4> CRn;
4584   bits<4> CRd;
4585   bits<4> cop;
4586   bits<3> opc2;
4587   bits<4> CRm;
4588
4589   let Inst{3-0}   = CRm;
4590   let Inst{4}     = 0;
4591   let Inst{7-5}   = opc2;
4592   let Inst{11-8}  = cop;
4593   let Inst{15-12} = CRd;
4594   let Inst{19-16} = CRn;
4595   let Inst{23-20} = opc1;
4596 }
4597
4598 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4599                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4600                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4601                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4602                               imm:$CRm, imm:$opc2)]> {
4603   let Inst{31-28} = 0b1111;
4604   bits<4> opc1;
4605   bits<4> CRn;
4606   bits<4> CRd;
4607   bits<4> cop;
4608   bits<3> opc2;
4609   bits<4> CRm;
4610
4611   let Inst{3-0}   = CRm;
4612   let Inst{4}     = 0;
4613   let Inst{7-5}   = opc2;
4614   let Inst{11-8}  = cop;
4615   let Inst{15-12} = CRd;
4616   let Inst{19-16} = CRn;
4617   let Inst{23-20} = opc1;
4618 }
4619
4620 class ACI<dag oops, dag iops, string opc, string asm,
4621           IndexMode im = IndexModeNone>
4622   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4623       opc, asm, "", []> {
4624   let Inst{27-25} = 0b110;
4625 }
4626 class ACInoP<dag oops, dag iops, string opc, string asm,
4627           IndexMode im = IndexModeNone>
4628   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4629          opc, asm, "", []> {
4630   let Inst{31-28} = 0b1111;
4631   let Inst{27-25} = 0b110;
4632 }
4633 multiclass LdStCop<bit load, bit Dbit, string asm> {
4634   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4635                     asm, "\t$cop, $CRd, $addr"> {
4636     bits<13> addr;
4637     bits<4> cop;
4638     bits<4> CRd;
4639     let Inst{24} = 1; // P = 1
4640     let Inst{23} = addr{8};
4641     let Inst{22} = Dbit;
4642     let Inst{21} = 0; // W = 0
4643     let Inst{20} = load;
4644     let Inst{19-16} = addr{12-9};
4645     let Inst{15-12} = CRd;
4646     let Inst{11-8} = cop;
4647     let Inst{7-0} = addr{7-0};
4648     let DecoderMethod = "DecodeCopMemInstruction";
4649   }
4650   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4651                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4652     bits<13> addr;
4653     bits<4> cop;
4654     bits<4> CRd;
4655     let Inst{24} = 1; // P = 1
4656     let Inst{23} = addr{8};
4657     let Inst{22} = Dbit;
4658     let Inst{21} = 1; // W = 1
4659     let Inst{20} = load;
4660     let Inst{19-16} = addr{12-9};
4661     let Inst{15-12} = CRd;
4662     let Inst{11-8} = cop;
4663     let Inst{7-0} = addr{7-0};
4664     let DecoderMethod = "DecodeCopMemInstruction";
4665   }
4666   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4667                               postidx_imm8s4:$offset),
4668                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4669     bits<9> offset;
4670     bits<4> addr;
4671     bits<4> cop;
4672     bits<4> CRd;
4673     let Inst{24} = 0; // P = 0
4674     let Inst{23} = offset{8};
4675     let Inst{22} = Dbit;
4676     let Inst{21} = 1; // W = 1
4677     let Inst{20} = load;
4678     let Inst{19-16} = addr;
4679     let Inst{15-12} = CRd;
4680     let Inst{11-8} = cop;
4681     let Inst{7-0} = offset{7-0};
4682     let DecoderMethod = "DecodeCopMemInstruction";
4683   }
4684   def _OPTION : ACI<(outs),
4685                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4686                          coproc_option_imm:$option),
4687       asm, "\t$cop, $CRd, $addr, $option"> {
4688     bits<8> option;
4689     bits<4> addr;
4690     bits<4> cop;
4691     bits<4> CRd;
4692     let Inst{24} = 0; // P = 0
4693     let Inst{23} = 1; // U = 1
4694     let Inst{22} = Dbit;
4695     let Inst{21} = 0; // W = 0
4696     let Inst{20} = load;
4697     let Inst{19-16} = addr;
4698     let Inst{15-12} = CRd;
4699     let Inst{11-8} = cop;
4700     let Inst{7-0} = option;
4701     let DecoderMethod = "DecodeCopMemInstruction";
4702   }
4703 }
4704 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4705   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4706                        asm, "\t$cop, $CRd, $addr"> {
4707     bits<13> addr;
4708     bits<4> cop;
4709     bits<4> CRd;
4710     let Inst{24} = 1; // P = 1
4711     let Inst{23} = addr{8};
4712     let Inst{22} = Dbit;
4713     let Inst{21} = 0; // W = 0
4714     let Inst{20} = load;
4715     let Inst{19-16} = addr{12-9};
4716     let Inst{15-12} = CRd;
4717     let Inst{11-8} = cop;
4718     let Inst{7-0} = addr{7-0};
4719     let DecoderMethod = "DecodeCopMemInstruction";
4720   }
4721   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4722                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4723     bits<13> addr;
4724     bits<4> cop;
4725     bits<4> CRd;
4726     let Inst{24} = 1; // P = 1
4727     let Inst{23} = addr{8};
4728     let Inst{22} = Dbit;
4729     let Inst{21} = 1; // W = 1
4730     let Inst{20} = load;
4731     let Inst{19-16} = addr{12-9};
4732     let Inst{15-12} = CRd;
4733     let Inst{11-8} = cop;
4734     let Inst{7-0} = addr{7-0};
4735     let DecoderMethod = "DecodeCopMemInstruction";
4736   }
4737   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4738                                  postidx_imm8s4:$offset),
4739                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4740     bits<9> offset;
4741     bits<4> addr;
4742     bits<4> cop;
4743     bits<4> CRd;
4744     let Inst{24} = 0; // P = 0
4745     let Inst{23} = offset{8};
4746     let Inst{22} = Dbit;
4747     let Inst{21} = 1; // W = 1
4748     let Inst{20} = load;
4749     let Inst{19-16} = addr;
4750     let Inst{15-12} = CRd;
4751     let Inst{11-8} = cop;
4752     let Inst{7-0} = offset{7-0};
4753     let DecoderMethod = "DecodeCopMemInstruction";
4754   }
4755   def _OPTION : ACInoP<(outs),
4756                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4757                             coproc_option_imm:$option),
4758       asm, "\t$cop, $CRd, $addr, $option"> {
4759     bits<8> option;
4760     bits<4> addr;
4761     bits<4> cop;
4762     bits<4> CRd;
4763     let Inst{24} = 0; // P = 0
4764     let Inst{23} = 1; // U = 1
4765     let Inst{22} = Dbit;
4766     let Inst{21} = 0; // W = 0
4767     let Inst{20} = load;
4768     let Inst{19-16} = addr;
4769     let Inst{15-12} = CRd;
4770     let Inst{11-8} = cop;
4771     let Inst{7-0} = option;
4772     let DecoderMethod = "DecodeCopMemInstruction";
4773   }
4774 }
4775
4776 defm LDC   : LdStCop <1, 0, "ldc">;
4777 defm LDCL  : LdStCop <1, 1, "ldcl">;
4778 defm STC   : LdStCop <0, 0, "stc">;
4779 defm STCL  : LdStCop <0, 1, "stcl">;
4780 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4781 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4782 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4783 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4784
4785 //===----------------------------------------------------------------------===//
4786 // Move between coprocessor and ARM core register.
4787 //
4788
4789 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4790                 list<dag> pattern>
4791   : ABI<0b1110, oops, iops, NoItinerary, opc,
4792         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4793   let Inst{20} = direction;
4794   let Inst{4} = 1;
4795
4796   bits<4> Rt;
4797   bits<4> cop;
4798   bits<3> opc1;
4799   bits<3> opc2;
4800   bits<4> CRm;
4801   bits<4> CRn;
4802
4803   let Inst{15-12} = Rt;
4804   let Inst{11-8}  = cop;
4805   let Inst{23-21} = opc1;
4806   let Inst{7-5}   = opc2;
4807   let Inst{3-0}   = CRm;
4808   let Inst{19-16} = CRn;
4809 }
4810
4811 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4812                     (outs),
4813                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4814                          c_imm:$CRm, imm0_7:$opc2),
4815                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4816                                   imm:$CRm, imm:$opc2)]>,
4817                     ComplexDeprecationPredicate<"MCR">;
4818 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4819                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4820                         c_imm:$CRm, 0, pred:$p)>;
4821 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4822                     (outs GPRwithAPSR:$Rt),
4823                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4824                          imm0_7:$opc2), []>;
4825 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4826                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4827                         c_imm:$CRm, 0, pred:$p)>;
4828
4829 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4830              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4831
4832 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4833                  list<dag> pattern>
4834   : ABXI<0b1110, oops, iops, NoItinerary,
4835          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4836   let Inst{31-24} = 0b11111110;
4837   let Inst{20} = direction;
4838   let Inst{4} = 1;
4839
4840   bits<4> Rt;
4841   bits<4> cop;
4842   bits<3> opc1;
4843   bits<3> opc2;
4844   bits<4> CRm;
4845   bits<4> CRn;
4846
4847   let Inst{15-12} = Rt;
4848   let Inst{11-8}  = cop;
4849   let Inst{23-21} = opc1;
4850   let Inst{7-5}   = opc2;
4851   let Inst{3-0}   = CRm;
4852   let Inst{19-16} = CRn;
4853 }
4854
4855 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4856                       (outs),
4857                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4858                            c_imm:$CRm, imm0_7:$opc2),
4859                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4860                                      imm:$CRm, imm:$opc2)]>;
4861 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4862                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4863                          c_imm:$CRm, 0)>;
4864 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4865                       (outs GPRwithAPSR:$Rt),
4866                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4867                            imm0_7:$opc2), []>;
4868 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4869                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4870                          c_imm:$CRm, 0)>;
4871
4872 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4873                               imm:$CRm, imm:$opc2),
4874                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4875
4876 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4877   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4878         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4879         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4880   let Inst{23-21} = 0b010;
4881   let Inst{20} = direction;
4882
4883   bits<4> Rt;
4884   bits<4> Rt2;
4885   bits<4> cop;
4886   bits<4> opc1;
4887   bits<4> CRm;
4888
4889   let Inst{15-12} = Rt;
4890   let Inst{19-16} = Rt2;
4891   let Inst{11-8}  = cop;
4892   let Inst{7-4}   = opc1;
4893   let Inst{3-0}   = CRm;
4894 }
4895
4896 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4897                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4898                                      GPRnopc:$Rt2, imm:$CRm)]>;
4899 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4900
4901 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4902   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4903          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4904          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4905   let Inst{31-28} = 0b1111;
4906   let Inst{23-21} = 0b010;
4907   let Inst{20} = direction;
4908
4909   bits<4> Rt;
4910   bits<4> Rt2;
4911   bits<4> cop;
4912   bits<4> opc1;
4913   bits<4> CRm;
4914
4915   let Inst{15-12} = Rt;
4916   let Inst{19-16} = Rt2;
4917   let Inst{11-8}  = cop;
4918   let Inst{7-4}   = opc1;
4919   let Inst{3-0}   = CRm;
4920
4921   let DecoderMethod = "DecodeMRRC2";
4922 }
4923
4924 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4925                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4926                                         GPRnopc:$Rt2, imm:$CRm)]>;
4927 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4928
4929 //===----------------------------------------------------------------------===//
4930 // Move between special register and ARM core register
4931 //
4932
4933 // Move to ARM core register from Special Register
4934 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4935               "mrs", "\t$Rd, apsr", []> {
4936   bits<4> Rd;
4937   let Inst{23-16} = 0b00001111;
4938   let Unpredictable{19-17} = 0b111;
4939
4940   let Inst{15-12} = Rd;
4941
4942   let Inst{11-0} = 0b000000000000;
4943   let Unpredictable{11-0} = 0b110100001111;
4944 }
4945
4946 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4947          Requires<[IsARM]>;
4948
4949 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4950 // section B9.3.9, with the R bit set to 1.
4951 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4952                  "mrs", "\t$Rd, spsr", []> {
4953   bits<4> Rd;
4954   let Inst{23-16} = 0b01001111;
4955   let Unpredictable{19-16} = 0b1111;
4956
4957   let Inst{15-12} = Rd;
4958
4959   let Inst{11-0} = 0b000000000000;
4960   let Unpredictable{11-0} = 0b110100001111;
4961 }
4962
4963 // Move from ARM core register to Special Register
4964 //
4965 // No need to have both system and application versions, the encodings are the
4966 // same and the assembly parser has no way to distinguish between them. The mask
4967 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4968 // the mask with the fields to be accessed in the special register.
4969 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4970               "msr", "\t$mask, $Rn", []> {
4971   bits<5> mask;
4972   bits<4> Rn;
4973
4974   let Inst{23} = 0;
4975   let Inst{22} = mask{4}; // R bit
4976   let Inst{21-20} = 0b10;
4977   let Inst{19-16} = mask{3-0};
4978   let Inst{15-12} = 0b1111;
4979   let Inst{11-4} = 0b00000000;
4980   let Inst{3-0} = Rn;
4981 }
4982
4983 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4984                "msr", "\t$mask, $a", []> {
4985   bits<5> mask;
4986   bits<12> a;
4987
4988   let Inst{23} = 0;
4989   let Inst{22} = mask{4}; // R bit
4990   let Inst{21-20} = 0b10;
4991   let Inst{19-16} = mask{3-0};
4992   let Inst{15-12} = 0b1111;
4993   let Inst{11-0} = a;
4994 }
4995
4996 //===----------------------------------------------------------------------===//
4997 // TLS Instructions
4998 //
4999
5000 // __aeabi_read_tp preserves the registers r1-r3.
5001 // This is a pseudo inst so that we can get the encoding right,
5002 // complete with fixup for the aeabi_read_tp function.
5003 let isCall = 1,
5004   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5005   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
5006                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5007 }
5008
5009 //===----------------------------------------------------------------------===//
5010 // SJLJ Exception handling intrinsics
5011 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5012 //   address and save #0 in R0 for the non-longjmp case.
5013 //   Since by its nature we may be coming from some other function to get
5014 //   here, and we're using the stack frame for the containing function to
5015 //   save/restore registers, we can't keep anything live in regs across
5016 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5017 //   when we get here from a longjmp(). We force everything out of registers
5018 //   except for our own input by listing the relevant registers in Defs. By
5019 //   doing so, we also cause the prologue/epilogue code to actively preserve
5020 //   all of the callee-saved resgisters, which is exactly what we want.
5021 //   A constant value is passed in $val, and we use the location as a scratch.
5022 //
5023 // These are pseudo-instructions and are lowered to individual MC-insts, so
5024 // no encoding information is necessary.
5025 let Defs =
5026   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5027     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5028   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5029   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5030                                NoItinerary,
5031                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5032                            Requires<[IsARM, HasVFP2]>;
5033 }
5034
5035 let Defs =
5036   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5037   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5038   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5039                                    NoItinerary,
5040                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5041                                 Requires<[IsARM, NoVFP]>;
5042 }
5043
5044 // FIXME: Non-IOS version(s)
5045 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5046     Defs = [ R7, LR, SP ] in {
5047 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5048                              NoItinerary,
5049                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5050                                 Requires<[IsARM, IsIOS]>;
5051 }
5052
5053 // eh.sjlj.dispatchsetup pseudo-instruction.
5054 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5055 // the pseudo is expanded (which happens before any passes that need the
5056 // instruction size).
5057 let isBarrier = 1 in
5058 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5059
5060
5061 //===----------------------------------------------------------------------===//
5062 // Non-Instruction Patterns
5063 //
5064
5065 // ARMv4 indirect branch using (MOVr PC, dst)
5066 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5067   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5068                     4, IIC_Br, [(brind GPR:$dst)],
5069                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5070                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5071
5072 // Large immediate handling.
5073
5074 // 32-bit immediate using two piece so_imms or movw + movt.
5075 // This is a single pseudo instruction, the benefit is that it can be remat'd
5076 // as a single unit instead of having to handle reg inputs.
5077 // FIXME: Remove this when we can do generalized remat.
5078 let isReMaterializable = 1, isMoveImm = 1 in
5079 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5080                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5081                            Requires<[IsARM]>;
5082
5083 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5084 // It also makes it possible to rematerialize the instructions.
5085 // FIXME: Remove this when we can do generalized remat and when machine licm
5086 // can properly the instructions.
5087 let isReMaterializable = 1 in {
5088 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5089                               IIC_iMOVix2addpc,
5090                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5091                         Requires<[IsARM, UseMovt]>;
5092
5093 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5094                              IIC_iMOVix2,
5095                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
5096                         Requires<[IsARM, UseMovt]>;
5097
5098 let AddedComplexity = 10 in
5099 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5100                                 IIC_iMOVix2ld,
5101                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5102                     Requires<[IsARM, UseMovt]>;
5103 } // isReMaterializable
5104
5105 // ConstantPool, GlobalAddress, and JumpTable
5106 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
5107             Requires<[IsARM, DontUseMovt]>;
5108 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5109 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5110             Requires<[IsARM, UseMovt]>;
5111 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5112              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5113
5114 // TODO: add,sub,and, 3-instr forms?
5115
5116 // Tail calls. These patterns also apply to Thumb mode.
5117 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5118 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5119 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5120
5121 // Direct calls
5122 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5123 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5124              (BMOVPCB_CALL texternalsym:$func)>;
5125
5126 // zextload i1 -> zextload i8
5127 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5128 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5129
5130 // extload -> zextload
5131 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5132 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5133 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5134 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5135
5136 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5137
5138 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5139 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5140
5141 // smul* and smla*
5142 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5143                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5144                  (SMULBB GPR:$a, GPR:$b)>;
5145 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5146                  (SMULBB GPR:$a, GPR:$b)>;
5147 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5148                       (sra GPR:$b, (i32 16))),
5149                  (SMULBT GPR:$a, GPR:$b)>;
5150 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5151                  (SMULBT GPR:$a, GPR:$b)>;
5152 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5153                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5154                  (SMULTB GPR:$a, GPR:$b)>;
5155 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5156                 (SMULTB GPR:$a, GPR:$b)>;
5157 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5158                       (i32 16)),
5159                  (SMULWB GPR:$a, GPR:$b)>;
5160 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5161                  (SMULWB GPR:$a, GPR:$b)>;
5162
5163 def : ARMV5MOPat<(add GPR:$acc,
5164                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5165                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5166                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5167 def : ARMV5MOPat<(add GPR:$acc,
5168                       (mul sext_16_node:$a, sext_16_node:$b)),
5169                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5170 def : ARMV5MOPat<(add GPR:$acc,
5171                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5172                            (sra GPR:$b, (i32 16)))),
5173                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5174 def : ARMV5MOPat<(add GPR:$acc,
5175                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5176                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5177 def : ARMV5MOPat<(add GPR:$acc,
5178                       (mul (sra GPR:$a, (i32 16)),
5179                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5180                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5181 def : ARMV5MOPat<(add GPR:$acc,
5182                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5183                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5184 def : ARMV5MOPat<(add GPR:$acc,
5185                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5186                            (i32 16))),
5187                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5188 def : ARMV5MOPat<(add GPR:$acc,
5189                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5190                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5191
5192
5193 // Pre-v7 uses MCR for synchronization barriers.
5194 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5195          Requires<[IsARM, HasV6]>;
5196
5197 // SXT/UXT with no rotate
5198 let AddedComplexity = 16 in {
5199 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5200 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5201 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5202 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5203                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5204 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5205                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5206 }
5207
5208 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5209 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5210
5211 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5212                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5213 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5214                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5215
5216 // Atomic load/store patterns
5217 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5218              (LDRBrs ldst_so_reg:$src)>;
5219 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5220              (LDRBi12 addrmode_imm12:$src)>;
5221 def : ARMPat<(atomic_load_16 addrmode3:$src),
5222              (LDRH addrmode3:$src)>;
5223 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5224              (LDRrs ldst_so_reg:$src)>;
5225 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5226              (LDRi12 addrmode_imm12:$src)>;
5227 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5228              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5229 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5230              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5231 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5232              (STRH GPR:$val, addrmode3:$ptr)>;
5233 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5234              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5235 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5236              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5237
5238
5239 //===----------------------------------------------------------------------===//
5240 // Thumb Support
5241 //
5242
5243 include "ARMInstrThumb.td"
5244
5245 //===----------------------------------------------------------------------===//
5246 // Thumb2 Support
5247 //
5248
5249 include "ARMInstrThumb2.td"
5250
5251 //===----------------------------------------------------------------------===//
5252 // Floating Point Support
5253 //
5254
5255 include "ARMInstrVFP.td"
5256
5257 //===----------------------------------------------------------------------===//
5258 // Advanced SIMD (NEON) Support
5259 //
5260
5261 include "ARMInstrNEON.td"
5262
5263 //===----------------------------------------------------------------------===//
5264 // Assembler aliases
5265 //
5266
5267 // Memory barriers
5268 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5269 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5270 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5271
5272 // System instructions
5273 def : MnemonicAlias<"swi", "svc">;
5274
5275 // Load / Store Multiple
5276 def : MnemonicAlias<"ldmfd", "ldm">;
5277 def : MnemonicAlias<"ldmia", "ldm">;
5278 def : MnemonicAlias<"ldmea", "ldmdb">;
5279 def : MnemonicAlias<"stmfd", "stmdb">;
5280 def : MnemonicAlias<"stmia", "stm">;
5281 def : MnemonicAlias<"stmea", "stm">;
5282
5283 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5284 // shift amount is zero (i.e., unspecified).
5285 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5286                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5287         Requires<[IsARM, HasV6]>;
5288 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5289                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5290         Requires<[IsARM, HasV6]>;
5291
5292 // PUSH/POP aliases for STM/LDM
5293 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5294 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5295
5296 // SSAT/USAT optional shift operand.
5297 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5298                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5299 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5300                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5301
5302
5303 // Extend instruction optional rotate operand.
5304 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5305                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5306 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5307                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5308 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5309                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5310 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5311                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5312 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5313                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5314 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5315                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5316
5317 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5318                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5319 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5320                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5321 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5322                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5323 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5324                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5325 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5326                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5327 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5328                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5329
5330
5331 // RFE aliases
5332 def : MnemonicAlias<"rfefa", "rfeda">;
5333 def : MnemonicAlias<"rfeea", "rfedb">;
5334 def : MnemonicAlias<"rfefd", "rfeia">;
5335 def : MnemonicAlias<"rfeed", "rfeib">;
5336 def : MnemonicAlias<"rfe", "rfeia">;
5337
5338 // SRS aliases
5339 def : MnemonicAlias<"srsfa", "srsib">;
5340 def : MnemonicAlias<"srsea", "srsia">;
5341 def : MnemonicAlias<"srsfd", "srsdb">;
5342 def : MnemonicAlias<"srsed", "srsda">;
5343 def : MnemonicAlias<"srs", "srsia">;
5344
5345 // QSAX == QSUBADDX
5346 def : MnemonicAlias<"qsubaddx", "qsax">;
5347 // SASX == SADDSUBX
5348 def : MnemonicAlias<"saddsubx", "sasx">;
5349 // SHASX == SHADDSUBX
5350 def : MnemonicAlias<"shaddsubx", "shasx">;
5351 // SHSAX == SHSUBADDX
5352 def : MnemonicAlias<"shsubaddx", "shsax">;
5353 // SSAX == SSUBADDX
5354 def : MnemonicAlias<"ssubaddx", "ssax">;
5355 // UASX == UADDSUBX
5356 def : MnemonicAlias<"uaddsubx", "uasx">;
5357 // UHASX == UHADDSUBX
5358 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5359 // UHSAX == UHSUBADDX
5360 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5361 // UQASX == UQADDSUBX
5362 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5363 // UQSAX == UQSUBADDX
5364 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5365 // USAX == USUBADDX
5366 def : MnemonicAlias<"usubaddx", "usax">;
5367
5368 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5369 // for isel.
5370 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5371                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5372 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5373                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5374 // Same for AND <--> BIC
5375 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5376                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5377                           pred:$p, cc_out:$s)>;
5378 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5379                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5380                           pred:$p, cc_out:$s)>;
5381 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5382                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5383                           pred:$p, cc_out:$s)>;
5384 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5385                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5386                           pred:$p, cc_out:$s)>;
5387
5388 // Likewise, "add Rd, so_imm_neg" -> sub
5389 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5390                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5391 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5392                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5393 // Same for CMP <--> CMN via so_imm_neg
5394 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5395                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5396 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5397                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5398
5399 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5400 // LSR, ROR, and RRX instructions.
5401 // FIXME: We need C++ parser hooks to map the alias to the MOV
5402 //        encoding. It seems we should be able to do that sort of thing
5403 //        in tblgen, but it could get ugly.
5404 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5405 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5406                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5407                              cc_out:$s)>;
5408 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5409                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5410                              cc_out:$s)>;
5411 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5412                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5413                              cc_out:$s)>;
5414 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5415                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5416                              cc_out:$s)>;
5417 }
5418 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5419                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5420 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5421 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5422                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5423                              cc_out:$s)>;
5424 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5425                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5426                              cc_out:$s)>;
5427 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5428                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5429                              cc_out:$s)>;
5430 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5431                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5432                              cc_out:$s)>;
5433 }
5434
5435 // "neg" is and alias for "rsb rd, rn, #0"
5436 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5437                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5438
5439 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5440 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5441          Requires<[IsARM, NoV6]>;
5442
5443 // UMULL/SMULL are available on all arches, but the instruction definitions
5444 // need difference constraints pre-v6. Use these aliases for the assembly
5445 // parsing on pre-v6.
5446 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5447             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5448          Requires<[IsARM, NoV6]>;
5449 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5450             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5451          Requires<[IsARM, NoV6]>;
5452
5453 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5454 // is discarded.
5455 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;