lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  99 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 100 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 101
 102 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 103                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 104 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 105                               [SDNPHasChain, SDNPSideEffect,
 106                                SDNPOptInGlue, SDNPOutGlue]>;
 107 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 108                                 SDT_ARMStructByVal,
 109                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 110                                  SDNPMayStore, SDNPMayLoad]>;
 111
 112 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 119                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 120                                SDNPVariadic]>;
 121
 122 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 123                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 124
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 190 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 191                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 192 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 193                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 194 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 195 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 196                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 197 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 198 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 199                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 200 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 201                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 202 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 203                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 204 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 205 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 206                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 207 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 208                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 209 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 210                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 211 def HasV8FP          : Predicate<"Subtarget->hasV8FP()">,
 212                                  AssemblerPredicate<"FeatureV8FP", "V8FP">;
 213 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 214                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 215 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 216                                  AssemblerPredicate<"FeatureFP16","half-float">;
 217 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 218                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 219 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 220                                  AssemblerPredicate<"FeatureHWDivARM">;
 221 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 222                                  AssemblerPredicate<"FeatureT2XtPk",
 223                                                      "pack/extract">;
 224 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 225                                  AssemblerPredicate<"FeatureDSPThumb2",
 226                                                     "thumb2-dsp">;
 227 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 228                                  AssemblerPredicate<"FeatureDB",
 229                                                     "data-barriers">;
 230 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 231                                  AssemblerPredicate<"FeatureMP",
 232                                                     "mp-extensions">;
 233 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 234                                  AssemblerPredicate<"FeatureTrustZone",
 235                                                     "TrustZone">;
 236 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 237 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 238 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 239                                  AssemblerPredicate<"ModeThumb", "thumb">;
 240 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 241 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 242                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 243                                                     "thumb2">;
 244 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 245                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 246 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 247                                  AssemblerPredicate<"!FeatureMClass",
 248                                                     "armv7a/r">;
 249 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 250                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 251 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 252 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 253 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 254 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 255                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 256 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 257
 258 // FIXME: Eventually this will be just "hasV6T2Ops".
 259 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 260 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 261 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 262 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 263
 264 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 265 // But only select them if more precision in FP computation is allowed.
 266 // Do not use them for Darwin platforms.
 267 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 268                                  " FPOpFusion::Fast) && "
 269                                  "!Subtarget->isTargetDarwin()">;
 270 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 271                                  " FPOpFusion::Fast &&"
 272                                  " Subtarget->hasVFP4()) || "
 273                                  "Subtarget->isTargetDarwin()">;
 274
 275 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 276 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 277 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 278
 279 // VDUP.32 is microcoded on Swift - prefer VMOV.
 280 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 281 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 282
 283 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 284 // this allows more effective execution domain optimization. See
 285 // setExecutionDomain().
 286 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 287 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 288
 289 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 290 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 291
 292 //===----------------------------------------------------------------------===//
 293 // ARM Flag Definitions.
 294
 295 class RegConstraint<string C> {
 296   string Constraints = C;
 297 }
 298
 299 //===----------------------------------------------------------------------===//
 300 //  ARM specific transformation functions and pattern fragments.
 301 //
 302
 303 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 304 def imm_neg_XFORM : SDNodeXForm<imm, [{
 305   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 306 }]>;
 307
 308 // imm_not_XFORM - Return the complement of a i32 immediate value.
 309 def imm_not_XFORM : SDNodeXForm<imm, [{
 310   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 311 }]>;
 312
 313 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 314 def imm16_31 : ImmLeaf<i32, [{
 315   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 316 }]>;
 317
 318 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 319 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 320     unsigned Value = -(unsigned)N->getZExtValue();
 321     return Value && ARM_AM::getSOImmVal(Value) != -1;
 322   }], imm_neg_XFORM> {
 323   let ParserMatchClass = so_imm_neg_asmoperand;
 324 }
 325
 326 // Note: this pattern doesn't require an encoder method and such, as it's
 327 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 328 // is handled by the destination instructions, which use so_imm.
 329 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 330 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 331     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 332   }], imm_not_XFORM> {
 333   let ParserMatchClass = so_imm_not_asmoperand;
 334 }
 335
 336 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 337 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 338   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 339 }]>;
 340
 341 /// Split a 32-bit immediate into two 16 bit parts.
 342 def hi16 : SDNodeXForm<imm, [{
 343   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 344 }]>;
 345
 346 def lo16AllZero : PatLeaf<(i32 imm), [{
 347   // Returns true if all low 16-bits are 0.
 348   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 349 }], hi16>;
 350
 351 class BinOpWithFlagFrag<dag res> :
 352       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 353 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 354 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 355
 356 // An 'and' node with a single use.
 357 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 358   return N->hasOneUse();
 359 }]>;
 360
 361 // An 'xor' node with a single use.
 362 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 363   return N->hasOneUse();
 364 }]>;
 365
 366 // An 'fmul' node with a single use.
 367 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 368   return N->hasOneUse();
 369 }]>;
 370
 371 // An 'fadd' node which checks for single non-hazardous use.
 372 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 373   return hasNoVMLxHazardUse(N);
 374 }]>;
 375
 376 // An 'fsub' node which checks for single non-hazardous use.
 377 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 378   return hasNoVMLxHazardUse(N);
 379 }]>;
 380
 381 //===----------------------------------------------------------------------===//
 382 // Operand Definitions.
 383 //
 384
 385 // Immediate operands with a shared generic asm render method.
 386 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 387
 388 // Branch target.
 389 // FIXME: rename brtarget to t2_brtarget
 390 def brtarget : Operand<OtherVT> {
 391   let EncoderMethod = "getBranchTargetOpValue";
 392   let OperandType = "OPERAND_PCREL";
 393   let DecoderMethod = "DecodeT2BROperand";
 394 }
 395
 396 // FIXME: get rid of this one?
 397 def uncondbrtarget : Operand<OtherVT> {
 398   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 399   let OperandType = "OPERAND_PCREL";
 400 }
 401
 402 // Branch target for ARM. Handles conditional/unconditional
 403 def br_target : Operand<OtherVT> {
 404   let EncoderMethod = "getARMBranchTargetOpValue";
 405   let OperandType = "OPERAND_PCREL";
 406 }
 407
 408 // Call target.
 409 // FIXME: rename bltarget to t2_bl_target?
 410 def bltarget : Operand<i32> {
 411   // Encoded the same as branch targets.
 412   let EncoderMethod = "getBranchTargetOpValue";
 413   let OperandType = "OPERAND_PCREL";
 414 }
 415
 416 // Call target for ARM. Handles conditional/unconditional
 417 // FIXME: rename bl_target to t2_bltarget?
 418 def bl_target : Operand<i32> {
 419   let EncoderMethod = "getARMBLTargetOpValue";
 420   let OperandType = "OPERAND_PCREL";
 421 }
 422
 423 def blx_target : Operand<i32> {
 424   let EncoderMethod = "getARMBLXTargetOpValue";
 425   let OperandType = "OPERAND_PCREL";
 426 }
 427
 428 // A list of registers separated by comma. Used by load/store multiple.
 429 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 430 def reglist : Operand<i32> {
 431   let EncoderMethod = "getRegisterListOpValue";
 432   let ParserMatchClass = RegListAsmOperand;
 433   let PrintMethod = "printRegisterList";
 434   let DecoderMethod = "DecodeRegListOperand";
 435 }
 436
 437 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 438
 439 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 440 def dpr_reglist : Operand<i32> {
 441   let EncoderMethod = "getRegisterListOpValue";
 442   let ParserMatchClass = DPRRegListAsmOperand;
 443   let PrintMethod = "printRegisterList";
 444   let DecoderMethod = "DecodeDPRRegListOperand";
 445 }
 446
 447 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 448 def spr_reglist : Operand<i32> {
 449   let EncoderMethod = "getRegisterListOpValue";
 450   let ParserMatchClass = SPRRegListAsmOperand;
 451   let PrintMethod = "printRegisterList";
 452   let DecoderMethod = "DecodeSPRRegListOperand";
 453 }
 454
 455 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 456 def cpinst_operand : Operand<i32> {
 457   let PrintMethod = "printCPInstOperand";
 458 }
 459
 460 // Local PC labels.
 461 def pclabel : Operand<i32> {
 462   let PrintMethod = "printPCLabel";
 463 }
 464
 465 // ADR instruction labels.
 466 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 467 def adrlabel : Operand<i32> {
 468   let EncoderMethod = "getAdrLabelOpValue";
 469   let ParserMatchClass = AdrLabelAsmOperand;
 470   let PrintMethod = "printAdrLabelOperand<0>";
 471 }
 472
 473 def neon_vcvt_imm32 : Operand<i32> {
 474   let EncoderMethod = "getNEONVcvtImm32OpValue";
 475   let DecoderMethod = "DecodeVCVTImmOperand";
 476 }
 477
 478 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 479 def rot_imm_XFORM: SDNodeXForm<imm, [{
 480   switch (N->getZExtValue()){
 481   default: assert(0);
 482   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 483   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 484   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 485   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 486   }
 487 }]>;
 488 def RotImmAsmOperand : AsmOperandClass {
 489   let Name = "RotImm";
 490   let ParserMethod = "parseRotImm";
 491 }
 492 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 493     int32_t v = N->getZExtValue();
 494     return v == 8 || v == 16 || v == 24; }],
 495     rot_imm_XFORM> {
 496   let PrintMethod = "printRotImmOperand";
 497   let ParserMatchClass = RotImmAsmOperand;
 498 }
 499
 500 // shift_imm: An integer that encodes a shift amount and the type of shift
 501 // (asr or lsl). The 6-bit immediate encodes as:
 502 //    {5}     0 ==> lsl
 503 //            1     asr
 504 //    {4-0}   imm5 shift amount.
 505 //            asr #32 encoded as imm5 == 0.
 506 def ShifterImmAsmOperand : AsmOperandClass {
 507   let Name = "ShifterImm";
 508   let ParserMethod = "parseShifterImm";
 509 }
 510 def shift_imm : Operand<i32> {
 511   let PrintMethod = "printShiftImmOperand";
 512   let ParserMatchClass = ShifterImmAsmOperand;
 513 }
 514
 515 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 516 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 517 def so_reg_reg : Operand<i32>,  // reg reg imm
 518                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 519                                 [shl, srl, sra, rotr]> {
 520   let EncoderMethod = "getSORegRegOpValue";
 521   let PrintMethod = "printSORegRegOperand";
 522   let DecoderMethod = "DecodeSORegRegOperand";
 523   let ParserMatchClass = ShiftedRegAsmOperand;
 524   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 525 }
 526
 527 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 528 def so_reg_imm : Operand<i32>, // reg imm
 529                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 530                                 [shl, srl, sra, rotr]> {
 531   let EncoderMethod = "getSORegImmOpValue";
 532   let PrintMethod = "printSORegImmOperand";
 533   let DecoderMethod = "DecodeSORegImmOperand";
 534   let ParserMatchClass = ShiftedImmAsmOperand;
 535   let MIOperandInfo = (ops GPR, i32imm);
 536 }
 537
 538 // FIXME: Does this need to be distinct from so_reg?
 539 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 540                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 541                                   [shl,srl,sra,rotr]> {
 542   let EncoderMethod = "getSORegRegOpValue";
 543   let PrintMethod = "printSORegRegOperand";
 544   let DecoderMethod = "DecodeSORegRegOperand";
 545   let ParserMatchClass = ShiftedRegAsmOperand;
 546   let MIOperandInfo = (ops GPR, GPR, i32imm);
 547 }
 548
 549 // FIXME: Does this need to be distinct from so_reg?
 550 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 551                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 552                                   [shl,srl,sra,rotr]> {
 553   let EncoderMethod = "getSORegImmOpValue";
 554   let PrintMethod = "printSORegImmOperand";
 555   let DecoderMethod = "DecodeSORegImmOperand";
 556   let ParserMatchClass = ShiftedImmAsmOperand;
 557   let MIOperandInfo = (ops GPR, i32imm);
 558 }
 559
 560
 561 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 562 // 8-bit immediate rotated by an arbitrary number of bits.
 563 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 564 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 565     return ARM_AM::getSOImmVal(Imm) != -1;
 566   }]> {
 567   let EncoderMethod = "getSOImmOpValue";
 568   let ParserMatchClass = SOImmAsmOperand;
 569   let DecoderMethod = "DecodeSOImmOperand";
 570 }
 571
 572 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 573 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 574 // get the first/second pieces.
 575 def so_imm2part : PatLeaf<(imm), [{
 576       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 577 }]>;
 578
 579 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 580 ///
 581 def arm_i32imm : PatLeaf<(imm), [{
 582   if (Subtarget->hasV6T2Ops())
 583     return true;
 584   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 585 }]>;
 586
 587 /// imm0_1 predicate - Immediate in the range [0,1].
 588 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 589 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 590
 591 /// imm0_3 predicate - Immediate in the range [0,3].
 592 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 593 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 594
 595 /// imm0_4 predicate - Immediate in the range [0,4].
 596 def Imm0_4AsmOperand : ImmAsmOperand
 597 {
 598   let Name = "Imm0_4";
 599   let DiagnosticType = "ImmRange0_4";
 600 }
 601 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 602   let ParserMatchClass = Imm0_4AsmOperand;
 603   let DecoderMethod = "DecodeImm0_4";
 604 }
 605
 606 /// imm0_7 predicate - Immediate in the range [0,7].
 607 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 608 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 609   return Imm >= 0 && Imm < 8;
 610 }]> {
 611   let ParserMatchClass = Imm0_7AsmOperand;
 612 }
 613
 614 /// imm8 predicate - Immediate is exactly 8.
 615 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 616 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 617   let ParserMatchClass = Imm8AsmOperand;
 618 }
 619
 620 /// imm16 predicate - Immediate is exactly 16.
 621 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 622 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 623   let ParserMatchClass = Imm16AsmOperand;
 624 }
 625
 626 /// imm32 predicate - Immediate is exactly 32.
 627 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 628 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 629   let ParserMatchClass = Imm32AsmOperand;
 630 }
 631
 632 /// imm1_7 predicate - Immediate in the range [1,7].
 633 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 634 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 635   let ParserMatchClass = Imm1_7AsmOperand;
 636 }
 637
 638 /// imm1_15 predicate - Immediate in the range [1,15].
 639 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 640 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 641   let ParserMatchClass = Imm1_15AsmOperand;
 642 }
 643
 644 /// imm1_31 predicate - Immediate in the range [1,31].
 645 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 646 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 647   let ParserMatchClass = Imm1_31AsmOperand;
 648 }
 649
 650 /// imm0_15 predicate - Immediate in the range [0,15].
 651 def Imm0_15AsmOperand: ImmAsmOperand {
 652   let Name = "Imm0_15";
 653   let DiagnosticType = "ImmRange0_15";
 654 }
 655 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 656   return Imm >= 0 && Imm < 16;
 657 }]> {
 658   let ParserMatchClass = Imm0_15AsmOperand;
 659 }
 660
 661 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 662 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 663 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 664   return Imm >= 0 && Imm < 32;
 665 }]> {
 666   let ParserMatchClass = Imm0_31AsmOperand;
 667 }
 668
 669 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 670 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 671 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 672   return Imm >= 0 && Imm < 32;
 673 }]> {
 674   let ParserMatchClass = Imm0_32AsmOperand;
 675 }
 676
 677 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 678 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 679 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 680   return Imm >= 0 && Imm < 64;
 681 }]> {
 682   let ParserMatchClass = Imm0_63AsmOperand;
 683 }
 684
 685 /// imm0_255 predicate - Immediate in the range [0,255].
 686 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 687 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 688   let ParserMatchClass = Imm0_255AsmOperand;
 689 }
 690
 691 /// imm0_65535 - An immediate is in the range [0.65535].
 692 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 693 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 694   return Imm >= 0 && Imm < 65536;
 695 }]> {
 696   let ParserMatchClass = Imm0_65535AsmOperand;
 697 }
 698
 699 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 700 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 701   return -Imm >= 0 && -Imm < 65536;
 702 }]>;
 703
 704 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 705 // a relocatable expression.
 706 //
 707 // FIXME: This really needs a Thumb version separate from the ARM version.
 708 // While the range is the same, and can thus use the same match class,
 709 // the encoding is different so it should have a different encoder method.
 710 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 711 def imm0_65535_expr : Operand<i32> {
 712   let EncoderMethod = "getHiLo16ImmOpValue";
 713   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 714 }
 715
 716 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 717 def imm256_65535_expr : Operand<i32> {
 718   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 719 }
 720
 721 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 722 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 723 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 724   return Imm >= 0 && Imm <= 0xffffff;
 725 }]> {
 726   let ParserMatchClass = Imm24bitAsmOperand;
 727 }
 728
 729
 730 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 731 /// e.g., 0xf000ffff
 732 def BitfieldAsmOperand : AsmOperandClass {
 733   let Name = "Bitfield";
 734   let ParserMethod = "parseBitfield";
 735 }
 736
 737 def bf_inv_mask_imm : Operand<i32>,
 738                       PatLeaf<(imm), [{
 739   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 740 }] > {
 741   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 742   let PrintMethod = "printBitfieldInvMaskImmOperand";
 743   let DecoderMethod = "DecodeBitfieldMaskOperand";
 744   let ParserMatchClass = BitfieldAsmOperand;
 745 }
 746
 747 def imm1_32_XFORM: SDNodeXForm<imm, [{
 748   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 749 }]>;
 750 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 751 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 752    uint64_t Imm = N->getZExtValue();
 753    return Imm > 0 && Imm <= 32;
 754  }],
 755     imm1_32_XFORM> {
 756   let PrintMethod = "printImmPlusOneOperand";
 757   let ParserMatchClass = Imm1_32AsmOperand;
 758 }
 759
 760 def imm1_16_XFORM: SDNodeXForm<imm, [{
 761   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 762 }]>;
 763 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 764 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 765     imm1_16_XFORM> {
 766   let PrintMethod = "printImmPlusOneOperand";
 767   let ParserMatchClass = Imm1_16AsmOperand;
 768 }
 769
 770 // Define ARM specific addressing modes.
 771 // addrmode_imm12 := reg +/- imm12
 772 //
 773 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 774 class AddrMode_Imm12 : Operand<i32>,
 775                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 776   // 12-bit immediate operand. Note that instructions using this encode
 777   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 778   // immediate values are as normal.
 779
 780   let EncoderMethod = "getAddrModeImm12OpValue";
 781   let DecoderMethod = "DecodeAddrModeImm12Operand";
 782   let ParserMatchClass = MemImm12OffsetAsmOperand;
 783   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 784 }
 785
 786 def addrmode_imm12 : AddrMode_Imm12 {
 787   let PrintMethod = "printAddrModeImm12Operand<false>";
 788 }
 789
 790 def addrmode_imm12_pre : AddrMode_Imm12 {
 791   let PrintMethod = "printAddrModeImm12Operand<true>";
 792 }
 793
 794 // ldst_so_reg := reg +/- reg shop imm
 795 //
 796 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 797 def ldst_so_reg : Operand<i32>,
 798                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 799   let EncoderMethod = "getLdStSORegOpValue";
 800   // FIXME: Simplify the printer
 801   let PrintMethod = "printAddrMode2Operand";
 802   let DecoderMethod = "DecodeSORegMemOperand";
 803   let ParserMatchClass = MemRegOffsetAsmOperand;
 804   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 805 }
 806
 807 // postidx_imm8 := +/- [0,255]
 808 //
 809 // 9 bit value:
 810 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 811 //  {7-0}     [0,255] imm8 value.
 812 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 813 def postidx_imm8 : Operand<i32> {
 814   let PrintMethod = "printPostIdxImm8Operand";
 815   let ParserMatchClass = PostIdxImm8AsmOperand;
 816   let MIOperandInfo = (ops i32imm);
 817 }
 818
 819 // postidx_imm8s4 := +/- [0,1020]
 820 //
 821 // 9 bit value:
 822 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 823 //  {7-0}     [0,255] imm8 value, scaled by 4.
 824 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 825 def postidx_imm8s4 : Operand<i32> {
 826   let PrintMethod = "printPostIdxImm8s4Operand";
 827   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 828   let MIOperandInfo = (ops i32imm);
 829 }
 830
 831
 832 // postidx_reg := +/- reg
 833 //
 834 def PostIdxRegAsmOperand : AsmOperandClass {
 835   let Name = "PostIdxReg";
 836   let ParserMethod = "parsePostIdxReg";
 837 }
 838 def postidx_reg : Operand<i32> {
 839   let EncoderMethod = "getPostIdxRegOpValue";
 840   let DecoderMethod = "DecodePostIdxReg";
 841   let PrintMethod = "printPostIdxRegOperand";
 842   let ParserMatchClass = PostIdxRegAsmOperand;
 843   let MIOperandInfo = (ops GPRnopc, i32imm);
 844 }
 845
 846
 847 // addrmode2 := reg +/- imm12
 848 //           := reg +/- reg shop imm
 849 //
 850 // FIXME: addrmode2 should be refactored the rest of the way to always
 851 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 852 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 853 def addrmode2 : Operand<i32>,
 854                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 855   let EncoderMethod = "getAddrMode2OpValue";
 856   let PrintMethod = "printAddrMode2Operand";
 857   let ParserMatchClass = AddrMode2AsmOperand;
 858   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 859 }
 860
 861 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 862   let Name = "PostIdxRegShifted";
 863   let ParserMethod = "parsePostIdxReg";
 864 }
 865 def am2offset_reg : Operand<i32>,
 866                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 867                 [], [SDNPWantRoot]> {
 868   let EncoderMethod = "getAddrMode2OffsetOpValue";
 869   let PrintMethod = "printAddrMode2OffsetOperand";
 870   // When using this for assembly, it's always as a post-index offset.
 871   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 872   let MIOperandInfo = (ops GPRnopc, i32imm);
 873 }
 874
 875 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 876 // the GPR is purely vestigal at this point.
 877 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 878 def am2offset_imm : Operand<i32>,
 879                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 880                 [], [SDNPWantRoot]> {
 881   let EncoderMethod = "getAddrMode2OffsetOpValue";
 882   let PrintMethod = "printAddrMode2OffsetOperand";
 883   let ParserMatchClass = AM2OffsetImmAsmOperand;
 884   let MIOperandInfo = (ops GPRnopc, i32imm);
 885 }
 886
 887
 888 // addrmode3 := reg +/- reg
 889 // addrmode3 := reg +/- imm8
 890 //
 891 // FIXME: split into imm vs. reg versions.
 892 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 893 class AddrMode3 : Operand<i32>,
 894                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 895   let EncoderMethod = "getAddrMode3OpValue";
 896   let ParserMatchClass = AddrMode3AsmOperand;
 897   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 898 }
 899
 900 def addrmode3 : AddrMode3
 901 {
 902   let PrintMethod = "printAddrMode3Operand<false>";
 903 }
 904
 905 def addrmode3_pre : AddrMode3
 906 {
 907   let PrintMethod = "printAddrMode3Operand<true>";
 908 }
 909
 910 // FIXME: split into imm vs. reg versions.
 911 // FIXME: parser method to handle +/- register.
 912 def AM3OffsetAsmOperand : AsmOperandClass {
 913   let Name = "AM3Offset";
 914   let ParserMethod = "parseAM3Offset";
 915 }
 916 def am3offset : Operand<i32>,
 917                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 918                                [], [SDNPWantRoot]> {
 919   let EncoderMethod = "getAddrMode3OffsetOpValue";
 920   let PrintMethod = "printAddrMode3OffsetOperand";
 921   let ParserMatchClass = AM3OffsetAsmOperand;
 922   let MIOperandInfo = (ops GPR, i32imm);
 923 }
 924
 925 // ldstm_mode := {ia, ib, da, db}
 926 //
 927 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 928   let EncoderMethod = "getLdStmModeOpValue";
 929   let PrintMethod = "printLdStmModeOperand";
 930 }
 931
 932 // addrmode5 := reg +/- imm8*4
 933 //
 934 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 935 class AddrMode5 : Operand<i32>,
 936                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 937   let EncoderMethod = "getAddrMode5OpValue";
 938   let DecoderMethod = "DecodeAddrMode5Operand";
 939   let ParserMatchClass = AddrMode5AsmOperand;
 940   let MIOperandInfo = (ops GPR:$base, i32imm);
 941 }
 942
 943 def addrmode5 : AddrMode5 {
 944    let PrintMethod = "printAddrMode5Operand<false>";
 945 }
 946
 947 def addrmode5_pre : AddrMode5 {
 948    let PrintMethod = "printAddrMode5Operand<true>";
 949 }
 950
 951 // addrmode6 := reg with optional alignment
 952 //
 953 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 954 def addrmode6 : Operand<i32>,
 955                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 956   let PrintMethod = "printAddrMode6Operand";
 957   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 958   let EncoderMethod = "getAddrMode6AddressOpValue";
 959   let DecoderMethod = "DecodeAddrMode6Operand";
 960   let ParserMatchClass = AddrMode6AsmOperand;
 961 }
 962
 963 def am6offset : Operand<i32>,
 964                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 965                                [], [SDNPWantRoot]> {
 966   let PrintMethod = "printAddrMode6OffsetOperand";
 967   let MIOperandInfo = (ops GPR);
 968   let EncoderMethod = "getAddrMode6OffsetOpValue";
 969   let DecoderMethod = "DecodeGPRRegisterClass";
 970 }
 971
 972 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 973 // (single element from one lane) for size 32.
 974 def addrmode6oneL32 : Operand<i32>,
 975                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 976   let PrintMethod = "printAddrMode6Operand";
 977   let MIOperandInfo = (ops GPR:$addr, i32imm);
 978   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 979 }
 980
 981 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 982 // instructions, specifically VLD4-dup.
 983 def addrmode6dup : Operand<i32>,
 984                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 985   let PrintMethod = "printAddrMode6Operand";
 986   let MIOperandInfo = (ops GPR:$addr, i32imm);
 987   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 988   // FIXME: This is close, but not quite right. The alignment specifier is
 989   // different.
 990   let ParserMatchClass = AddrMode6AsmOperand;
 991 }
 992
 993 // addrmodepc := pc + reg
 994 //
 995 def addrmodepc : Operand<i32>,
 996                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 997   let PrintMethod = "printAddrModePCOperand";
 998   let MIOperandInfo = (ops GPR, i32imm);
 999 }
1000
1001 // addr_offset_none := reg
1002 //
1003 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1004 def addr_offset_none : Operand<i32>,
1005                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1006   let PrintMethod = "printAddrMode7Operand";
1007   let DecoderMethod = "DecodeAddrMode7Operand";
1008   let ParserMatchClass = MemNoOffsetAsmOperand;
1009   let MIOperandInfo = (ops GPR:$base);
1010 }
1011
1012 def nohash_imm : Operand<i32> {
1013   let PrintMethod = "printNoHashImmediate";
1014 }
1015
1016 def CoprocNumAsmOperand : AsmOperandClass {
1017   let Name = "CoprocNum";
1018   let ParserMethod = "parseCoprocNumOperand";
1019 }
1020 def p_imm : Operand<i32> {
1021   let PrintMethod = "printPImmediate";
1022   let ParserMatchClass = CoprocNumAsmOperand;
1023   let DecoderMethod = "DecodeCoprocessor";
1024 }
1025
1026 def CoprocRegAsmOperand : AsmOperandClass {
1027   let Name = "CoprocReg";
1028   let ParserMethod = "parseCoprocRegOperand";
1029 }
1030 def c_imm : Operand<i32> {
1031   let PrintMethod = "printCImmediate";
1032   let ParserMatchClass = CoprocRegAsmOperand;
1033 }
1034 def CoprocOptionAsmOperand : AsmOperandClass {
1035   let Name = "CoprocOption";
1036   let ParserMethod = "parseCoprocOptionOperand";
1037 }
1038 def coproc_option_imm : Operand<i32> {
1039   let PrintMethod = "printCoprocOptionImm";
1040   let ParserMatchClass = CoprocOptionAsmOperand;
1041 }
1042
1043 //===----------------------------------------------------------------------===//
1044
1045 include "ARMInstrFormats.td"
1046
1047 //===----------------------------------------------------------------------===//
1048 // Multiclass helpers...
1049 //
1050
1051 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1052 /// binop that produces a value.
1053 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1054 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1055                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1056                         PatFrag opnode, bit Commutable = 0> {
1057   // The register-immediate version is re-materializable. This is useful
1058   // in particular for taking the address of a local.
1059   let isReMaterializable = 1 in {
1060   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1061                iii, opc, "\t$Rd, $Rn, $imm",
1062                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1063            Sched<[WriteALU, ReadALU]> {
1064     bits<4> Rd;
1065     bits<4> Rn;
1066     bits<12> imm;
1067     let Inst{25} = 1;
1068     let Inst{19-16} = Rn;
1069     let Inst{15-12} = Rd;
1070     let Inst{11-0} = imm;
1071   }
1072   }
1073   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1074                iir, opc, "\t$Rd, $Rn, $Rm",
1075                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1076            Sched<[WriteALU, ReadALU, ReadALU]> {
1077     bits<4> Rd;
1078     bits<4> Rn;
1079     bits<4> Rm;
1080     let Inst{25} = 0;
1081     let isCommutable = Commutable;
1082     let Inst{19-16} = Rn;
1083     let Inst{15-12} = Rd;
1084     let Inst{11-4} = 0b00000000;
1085     let Inst{3-0} = Rm;
1086   }
1087
1088   def rsi : AsI1<opcod, (outs GPR:$Rd),
1089                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1090                iis, opc, "\t$Rd, $Rn, $shift",
1091                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1092             Sched<[WriteALUsi, ReadALU]> {
1093     bits<4> Rd;
1094     bits<4> Rn;
1095     bits<12> shift;
1096     let Inst{25} = 0;
1097     let Inst{19-16} = Rn;
1098     let Inst{15-12} = Rd;
1099     let Inst{11-5} = shift{11-5};
1100     let Inst{4} = 0;
1101     let Inst{3-0} = shift{3-0};
1102   }
1103
1104   def rsr : AsI1<opcod, (outs GPR:$Rd),
1105                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1106                iis, opc, "\t$Rd, $Rn, $shift",
1107                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1108             Sched<[WriteALUsr, ReadALUsr]> {
1109     bits<4> Rd;
1110     bits<4> Rn;
1111     bits<12> shift;
1112     let Inst{25} = 0;
1113     let Inst{19-16} = Rn;
1114     let Inst{15-12} = Rd;
1115     let Inst{11-8} = shift{11-8};
1116     let Inst{7} = 0;
1117     let Inst{6-5} = shift{6-5};
1118     let Inst{4} = 1;
1119     let Inst{3-0} = shift{3-0};
1120   }
1121 }
1122
1123 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1124 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1125 /// it is equivalent to the AsI1_bin_irs counterpart.
1126 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1127 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1128                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1129                         PatFrag opnode, bit Commutable = 0> {
1130   // The register-immediate version is re-materializable. This is useful
1131   // in particular for taking the address of a local.
1132   let isReMaterializable = 1 in {
1133   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1134                iii, opc, "\t$Rd, $Rn, $imm",
1135                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1136            Sched<[WriteALU, ReadALU]> {
1137     bits<4> Rd;
1138     bits<4> Rn;
1139     bits<12> imm;
1140     let Inst{25} = 1;
1141     let Inst{19-16} = Rn;
1142     let Inst{15-12} = Rd;
1143     let Inst{11-0} = imm;
1144   }
1145   }
1146   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1147                iir, opc, "\t$Rd, $Rn, $Rm",
1148                [/* pattern left blank */]>,
1149            Sched<[WriteALU, ReadALU, ReadALU]> {
1150     bits<4> Rd;
1151     bits<4> Rn;
1152     bits<4> Rm;
1153     let Inst{11-4} = 0b00000000;
1154     let Inst{25} = 0;
1155     let Inst{3-0} = Rm;
1156     let Inst{15-12} = Rd;
1157     let Inst{19-16} = Rn;
1158   }
1159
1160   def rsi : AsI1<opcod, (outs GPR:$Rd),
1161                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1162                iis, opc, "\t$Rd, $Rn, $shift",
1163                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1164             Sched<[WriteALUsi, ReadALU]> {
1165     bits<4> Rd;
1166     bits<4> Rn;
1167     bits<12> shift;
1168     let Inst{25} = 0;
1169     let Inst{19-16} = Rn;
1170     let Inst{15-12} = Rd;
1171     let Inst{11-5} = shift{11-5};
1172     let Inst{4} = 0;
1173     let Inst{3-0} = shift{3-0};
1174   }
1175
1176   def rsr : AsI1<opcod, (outs GPR:$Rd),
1177                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1178                iis, opc, "\t$Rd, $Rn, $shift",
1179                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1180             Sched<[WriteALUsr, ReadALUsr]> {
1181     bits<4> Rd;
1182     bits<4> Rn;
1183     bits<12> shift;
1184     let Inst{25} = 0;
1185     let Inst{19-16} = Rn;
1186     let Inst{15-12} = Rd;
1187     let Inst{11-8} = shift{11-8};
1188     let Inst{7} = 0;
1189     let Inst{6-5} = shift{6-5};
1190     let Inst{4} = 1;
1191     let Inst{3-0} = shift{3-0};
1192   }
1193 }
1194
1195 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1196 ///
1197 /// These opcodes will be converted to the real non-S opcodes by
1198 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1199 let hasPostISelHook = 1, Defs = [CPSR] in {
1200 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1201                           InstrItinClass iis, PatFrag opnode,
1202                           bit Commutable = 0> {
1203   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1204                          4, iii,
1205                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1206                          Sched<[WriteALU, ReadALU]>;
1207
1208   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1209                          4, iir,
1210                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1211                          Sched<[WriteALU, ReadALU, ReadALU]> {
1212     let isCommutable = Commutable;
1213   }
1214   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1215                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1216                           4, iis,
1217                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1218                                                 so_reg_imm:$shift))]>,
1219                           Sched<[WriteALUsi, ReadALU]>;
1220
1221   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1222                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1223                           4, iis,
1224                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1225                                                 so_reg_reg:$shift))]>,
1226                           Sched<[WriteALUSsr, ReadALUsr]>;
1227 }
1228 }
1229
1230 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1231 /// operands are reversed.
1232 let hasPostISelHook = 1, Defs = [CPSR] in {
1233 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1234                           InstrItinClass iis, PatFrag opnode,
1235                           bit Commutable = 0> {
1236   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1237                          4, iii,
1238                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1239            Sched<[WriteALU, ReadALU]>;
1240
1241   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1242                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1243                           4, iis,
1244                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1245                                              GPR:$Rn))]>,
1246             Sched<[WriteALUsi, ReadALU]>;
1247
1248   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1249                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1250                           4, iis,
1251                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1252                                              GPR:$Rn))]>,
1253             Sched<[WriteALUSsr, ReadALUsr]>;
1254 }
1255 }
1256
1257 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1258 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1259 /// a explicit result, only implicitly set CPSR.
1260 let isCompare = 1, Defs = [CPSR] in {
1261 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1262                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1263                        PatFrag opnode, bit Commutable = 0> {
1264   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1265                opc, "\t$Rn, $imm",
1266                [(opnode GPR:$Rn, so_imm:$imm)]>,
1267            Sched<[WriteCMP, ReadALU]> {
1268     bits<4> Rn;
1269     bits<12> imm;
1270     let Inst{25} = 1;
1271     let Inst{20} = 1;
1272     let Inst{19-16} = Rn;
1273     let Inst{15-12} = 0b0000;
1274     let Inst{11-0} = imm;
1275
1276     let Unpredictable{15-12} = 0b1111;
1277   }
1278   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1279                opc, "\t$Rn, $Rm",
1280                [(opnode GPR:$Rn, GPR:$Rm)]>,
1281            Sched<[WriteCMP, ReadALU, ReadALU]> {
1282     bits<4> Rn;
1283     bits<4> Rm;
1284     let isCommutable = Commutable;
1285     let Inst{25} = 0;
1286     let Inst{20} = 1;
1287     let Inst{19-16} = Rn;
1288     let Inst{15-12} = 0b0000;
1289     let Inst{11-4} = 0b00000000;
1290     let Inst{3-0} = Rm;
1291
1292     let Unpredictable{15-12} = 0b1111;
1293   }
1294   def rsi : AI1<opcod, (outs),
1295                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1296                opc, "\t$Rn, $shift",
1297                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1298             Sched<[WriteCMPsi, ReadALU]> {
1299     bits<4> Rn;
1300     bits<12> shift;
1301     let Inst{25} = 0;
1302     let Inst{20} = 1;
1303     let Inst{19-16} = Rn;
1304     let Inst{15-12} = 0b0000;
1305     let Inst{11-5} = shift{11-5};
1306     let Inst{4} = 0;
1307     let Inst{3-0} = shift{3-0};
1308
1309     let Unpredictable{15-12} = 0b1111;
1310   }
1311   def rsr : AI1<opcod, (outs),
1312                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1313                opc, "\t$Rn, $shift",
1314                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1315             Sched<[WriteCMPsr, ReadALU]> {
1316     bits<4> Rn;
1317     bits<12> shift;
1318     let Inst{25} = 0;
1319     let Inst{20} = 1;
1320     let Inst{19-16} = Rn;
1321     let Inst{15-12} = 0b0000;
1322     let Inst{11-8} = shift{11-8};
1323     let Inst{7} = 0;
1324     let Inst{6-5} = shift{6-5};
1325     let Inst{4} = 1;
1326     let Inst{3-0} = shift{3-0};
1327
1328     let Unpredictable{15-12} = 0b1111;
1329   }
1330
1331 }
1332 }
1333
1334 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1335 /// register and one whose operand is a register rotated by 8/16/24.
1336 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1337 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1338   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1339           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1340           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1341        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1342   bits<4> Rd;
1343   bits<4> Rm;
1344   bits<2> rot;
1345   let Inst{19-16} = 0b1111;
1346   let Inst{15-12} = Rd;
1347   let Inst{11-10} = rot;
1348   let Inst{3-0}   = Rm;
1349 }
1350
1351 class AI_ext_rrot_np<bits<8> opcod, string opc>
1352   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1353           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1354        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1355   bits<2> rot;
1356   let Inst{19-16} = 0b1111;
1357   let Inst{11-10} = rot;
1358  }
1359
1360 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1361 /// register and one whose operand is a register rotated by 8/16/24.
1362 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1363   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1364           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1365           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1366                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1367         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1368   bits<4> Rd;
1369   bits<4> Rm;
1370   bits<4> Rn;
1371   bits<2> rot;
1372   let Inst{19-16} = Rn;
1373   let Inst{15-12} = Rd;
1374   let Inst{11-10} = rot;
1375   let Inst{9-4}   = 0b000111;
1376   let Inst{3-0}   = Rm;
1377 }
1378
1379 class AI_exta_rrot_np<bits<8> opcod, string opc>
1380   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1381           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1382        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1383   bits<4> Rn;
1384   bits<2> rot;
1385   let Inst{19-16} = Rn;
1386   let Inst{11-10} = rot;
1387 }
1388
1389 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1390 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1391 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1392                              bit Commutable = 0> {
1393   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1394   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1395                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1396                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1397                Requires<[IsARM]>,
1398            Sched<[WriteALU, ReadALU]> {
1399     bits<4> Rd;
1400     bits<4> Rn;
1401     bits<12> imm;
1402     let Inst{25} = 1;
1403     let Inst{15-12} = Rd;
1404     let Inst{19-16} = Rn;
1405     let Inst{11-0} = imm;
1406   }
1407   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1408                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1409                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1410                Requires<[IsARM]>,
1411            Sched<[WriteALU, ReadALU, ReadALU]> {
1412     bits<4> Rd;
1413     bits<4> Rn;
1414     bits<4> Rm;
1415     let Inst{11-4} = 0b00000000;
1416     let Inst{25} = 0;
1417     let isCommutable = Commutable;
1418     let Inst{3-0} = Rm;
1419     let Inst{15-12} = Rd;
1420     let Inst{19-16} = Rn;
1421   }
1422   def rsi : AsI1<opcod, (outs GPR:$Rd),
1423                 (ins GPR:$Rn, so_reg_imm:$shift),
1424                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1425               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1426                Requires<[IsARM]>,
1427             Sched<[WriteALUsi, ReadALU]> {
1428     bits<4> Rd;
1429     bits<4> Rn;
1430     bits<12> shift;
1431     let Inst{25} = 0;
1432     let Inst{19-16} = Rn;
1433     let Inst{15-12} = Rd;
1434     let Inst{11-5} = shift{11-5};
1435     let Inst{4} = 0;
1436     let Inst{3-0} = shift{3-0};
1437   }
1438   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1439                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1440                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1441               [(set GPRnopc:$Rd, CPSR,
1442                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1443                Requires<[IsARM]>,
1444             Sched<[WriteALUsr, ReadALUsr]> {
1445     bits<4> Rd;
1446     bits<4> Rn;
1447     bits<12> shift;
1448     let Inst{25} = 0;
1449     let Inst{19-16} = Rn;
1450     let Inst{15-12} = Rd;
1451     let Inst{11-8} = shift{11-8};
1452     let Inst{7} = 0;
1453     let Inst{6-5} = shift{6-5};
1454     let Inst{4} = 1;
1455     let Inst{3-0} = shift{3-0};
1456   }
1457   }
1458 }
1459
1460 /// AI1_rsc_irs - Define instructions and patterns for rsc
1461 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1462 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1463   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1464   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1465                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1466                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1467                Requires<[IsARM]>,
1468            Sched<[WriteALU, ReadALU]> {
1469     bits<4> Rd;
1470     bits<4> Rn;
1471     bits<12> imm;
1472     let Inst{25} = 1;
1473     let Inst{15-12} = Rd;
1474     let Inst{19-16} = Rn;
1475     let Inst{11-0} = imm;
1476   }
1477   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1478                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1479                [/* pattern left blank */]>,
1480            Sched<[WriteALU, ReadALU, ReadALU]> {
1481     bits<4> Rd;
1482     bits<4> Rn;
1483     bits<4> Rm;
1484     let Inst{11-4} = 0b00000000;
1485     let Inst{25} = 0;
1486     let Inst{3-0} = Rm;
1487     let Inst{15-12} = Rd;
1488     let Inst{19-16} = Rn;
1489   }
1490   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1491                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1492               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1493                Requires<[IsARM]>,
1494             Sched<[WriteALUsi, ReadALU]> {
1495     bits<4> Rd;
1496     bits<4> Rn;
1497     bits<12> shift;
1498     let Inst{25} = 0;
1499     let Inst{19-16} = Rn;
1500     let Inst{15-12} = Rd;
1501     let Inst{11-5} = shift{11-5};
1502     let Inst{4} = 0;
1503     let Inst{3-0} = shift{3-0};
1504   }
1505   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1506                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1507               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1508                Requires<[IsARM]>,
1509             Sched<[WriteALUsr, ReadALUsr]> {
1510     bits<4> Rd;
1511     bits<4> Rn;
1512     bits<12> shift;
1513     let Inst{25} = 0;
1514     let Inst{19-16} = Rn;
1515     let Inst{15-12} = Rd;
1516     let Inst{11-8} = shift{11-8};
1517     let Inst{7} = 0;
1518     let Inst{6-5} = shift{6-5};
1519     let Inst{4} = 1;
1520     let Inst{3-0} = shift{3-0};
1521   }
1522   }
1523 }
1524
1525 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1526 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1527            InstrItinClass iir, PatFrag opnode> {
1528   // Note: We use the complex addrmode_imm12 rather than just an input
1529   // GPR and a constrained immediate so that we can use this to match
1530   // frame index references and avoid matching constant pool references.
1531   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1532                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1533                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1534     bits<4>  Rt;
1535     bits<17> addr;
1536     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1537     let Inst{19-16} = addr{16-13};  // Rn
1538     let Inst{15-12} = Rt;
1539     let Inst{11-0}  = addr{11-0};   // imm12
1540   }
1541   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1542                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1543                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1544     bits<4>  Rt;
1545     bits<17> shift;
1546     let shift{4}    = 0;            // Inst{4} = 0
1547     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1548     let Inst{19-16} = shift{16-13}; // Rn
1549     let Inst{15-12} = Rt;
1550     let Inst{11-0}  = shift{11-0};
1551   }
1552 }
1553 }
1554
1555 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1556 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1557            InstrItinClass iir, PatFrag opnode> {
1558   // Note: We use the complex addrmode_imm12 rather than just an input
1559   // GPR and a constrained immediate so that we can use this to match
1560   // frame index references and avoid matching constant pool references.
1561   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1562                    (ins addrmode_imm12:$addr),
1563                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1564                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1565     bits<4>  Rt;
1566     bits<17> addr;
1567     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1568     let Inst{19-16} = addr{16-13};  // Rn
1569     let Inst{15-12} = Rt;
1570     let Inst{11-0}  = addr{11-0};   // imm12
1571   }
1572   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1573                    (ins ldst_so_reg:$shift),
1574                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1575                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1576     bits<4>  Rt;
1577     bits<17> shift;
1578     let shift{4}    = 0;            // Inst{4} = 0
1579     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1580     let Inst{19-16} = shift{16-13}; // Rn
1581     let Inst{15-12} = Rt;
1582     let Inst{11-0}  = shift{11-0};
1583   }
1584 }
1585 }
1586
1587
1588 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1589            InstrItinClass iir, PatFrag opnode> {
1590   // Note: We use the complex addrmode_imm12 rather than just an input
1591   // GPR and a constrained immediate so that we can use this to match
1592   // frame index references and avoid matching constant pool references.
1593   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1594                    (ins GPR:$Rt, addrmode_imm12:$addr),
1595                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1596                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1597     bits<4> Rt;
1598     bits<17> addr;
1599     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1600     let Inst{19-16} = addr{16-13};  // Rn
1601     let Inst{15-12} = Rt;
1602     let Inst{11-0}  = addr{11-0};   // imm12
1603   }
1604   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1605                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1606                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1607     bits<4> Rt;
1608     bits<17> shift;
1609     let shift{4}    = 0;            // Inst{4} = 0
1610     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1611     let Inst{19-16} = shift{16-13}; // Rn
1612     let Inst{15-12} = Rt;
1613     let Inst{11-0}  = shift{11-0};
1614   }
1615 }
1616
1617 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1618            InstrItinClass iir, PatFrag opnode> {
1619   // Note: We use the complex addrmode_imm12 rather than just an input
1620   // GPR and a constrained immediate so that we can use this to match
1621   // frame index references and avoid matching constant pool references.
1622   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1623                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1624                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1625                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1626     bits<4> Rt;
1627     bits<17> addr;
1628     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1629     let Inst{19-16} = addr{16-13};  // Rn
1630     let Inst{15-12} = Rt;
1631     let Inst{11-0}  = addr{11-0};   // imm12
1632   }
1633   def rs : AI2ldst<0b011, 0, isByte, (outs),
1634                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1635                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1636                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1637     bits<4> Rt;
1638     bits<17> shift;
1639     let shift{4}    = 0;            // Inst{4} = 0
1640     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1641     let Inst{19-16} = shift{16-13}; // Rn
1642     let Inst{15-12} = Rt;
1643     let Inst{11-0}  = shift{11-0};
1644   }
1645 }
1646
1647
1648 //===----------------------------------------------------------------------===//
1649 // Instructions
1650 //===----------------------------------------------------------------------===//
1651
1652 //===----------------------------------------------------------------------===//
1653 //  Miscellaneous Instructions.
1654 //
1655
1656 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1657 /// the function.  The first operand is the ID# for this instruction, the second
1658 /// is the index into the MachineConstantPool that this is, the third is the
1659 /// size in bytes of this constant pool entry.
1660 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1661 def CONSTPOOL_ENTRY :
1662 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1663                     i32imm:$size), NoItinerary, []>;
1664
1665 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1666 // from removing one half of the matched pairs. That breaks PEI, which assumes
1667 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1668 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1669 def ADJCALLSTACKUP :
1670 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1671            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1672
1673 def ADJCALLSTACKDOWN :
1674 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1675            [(ARMcallseq_start timm:$amt)]>;
1676 }
1677
1678 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1679 // (These pseudos use a hand-written selection code).
1680 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1681 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1682                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1683                               NoItinerary, []>;
1684 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1685                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1686                               NoItinerary, []>;
1687 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1688                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1689                               NoItinerary, []>;
1690 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1691                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1692                               NoItinerary, []>;
1693 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1694                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1695                               NoItinerary, []>;
1696 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1697                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1698                               NoItinerary, []>;
1699 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1700                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1701                               NoItinerary, []>;
1702 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1703                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1704                                       GPR:$set1, GPR:$set2),
1705                                  NoItinerary, []>;
1706 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1707                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1708                               NoItinerary, []>;
1709 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1710                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1711                               NoItinerary, []>;
1712 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1713                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1714                               NoItinerary, []>;
1715 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1716                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1717                               NoItinerary, []>;
1718 }
1719
1720 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1721               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1722   bits<3> imm;
1723   let Inst{27-3} = 0b0011001000001111000000000;
1724   let Inst{2-0} = imm;
1725 }
1726
1727 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1728 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1729 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1730 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1731 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1732
1733 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1734              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1735   bits<4> Rd;
1736   bits<4> Rn;
1737   bits<4> Rm;
1738   let Inst{3-0} = Rm;
1739   let Inst{15-12} = Rd;
1740   let Inst{19-16} = Rn;
1741   let Inst{27-20} = 0b01101000;
1742   let Inst{7-4} = 0b1011;
1743   let Inst{11-8} = 0b1111;
1744   let Unpredictable{11-8} = 0b1111;
1745 }
1746
1747 // The 16-bit operand $val can be used by a debugger to store more information
1748 // about the breakpoint.
1749 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1750                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1751   bits<16> val;
1752   let Inst{3-0} = val{3-0};
1753   let Inst{19-8} = val{15-4};
1754   let Inst{27-20} = 0b00010010;
1755   let Inst{31-28} = 0xe; // AL
1756   let Inst{7-4} = 0b0111;
1757 }
1758
1759 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1760                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1761   bits<16> val;
1762   let Inst{3-0} = val{3-0};
1763   let Inst{19-8} = val{15-4};
1764   let Inst{27-20} = 0b00010000;
1765   let Inst{31-28} = 0xe; // AL
1766   let Inst{7-4} = 0b0111;
1767 }
1768
1769 // Change Processor State
1770 // FIXME: We should use InstAlias to handle the optional operands.
1771 class CPS<dag iops, string asm_ops>
1772   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1773         []>, Requires<[IsARM]> {
1774   bits<2> imod;
1775   bits<3> iflags;
1776   bits<5> mode;
1777   bit M;
1778
1779   let Inst{31-28} = 0b1111;
1780   let Inst{27-20} = 0b00010000;
1781   let Inst{19-18} = imod;
1782   let Inst{17}    = M; // Enabled if mode is set;
1783   let Inst{16-9}  = 0b00000000;
1784   let Inst{8-6}   = iflags;
1785   let Inst{5}     = 0;
1786   let Inst{4-0}   = mode;
1787 }
1788
1789 let DecoderMethod = "DecodeCPSInstruction" in {
1790 let M = 1 in
1791   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1792                   "$imod\t$iflags, $mode">;
1793 let mode = 0, M = 0 in
1794   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1795
1796 let imod = 0, iflags = 0, M = 1 in
1797   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1798 }
1799
1800 // Preload signals the memory system of possible future data/instruction access.
1801 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1802
1803   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1804                 !strconcat(opc, "\t$addr"),
1805                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1806                 Sched<[WritePreLd]> {
1807     bits<4> Rt;
1808     bits<17> addr;
1809     let Inst{31-26} = 0b111101;
1810     let Inst{25} = 0; // 0 for immediate form
1811     let Inst{24} = data;
1812     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1813     let Inst{22} = read;
1814     let Inst{21-20} = 0b01;
1815     let Inst{19-16} = addr{16-13};  // Rn
1816     let Inst{15-12} = 0b1111;
1817     let Inst{11-0}  = addr{11-0};   // imm12
1818   }
1819
1820   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1821                !strconcat(opc, "\t$shift"),
1822                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1823                Sched<[WritePreLd]> {
1824     bits<17> shift;
1825     let Inst{31-26} = 0b111101;
1826     let Inst{25} = 1; // 1 for register form
1827     let Inst{24} = data;
1828     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1829     let Inst{22} = read;
1830     let Inst{21-20} = 0b01;
1831     let Inst{19-16} = shift{16-13}; // Rn
1832     let Inst{15-12} = 0b1111;
1833     let Inst{11-0}  = shift{11-0};
1834     let Inst{4} = 0;
1835   }
1836 }
1837
1838 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1839 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1840 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1841
1842 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1843                  "setend\t$end", []>, Requires<[IsARM]> {
1844   bits<1> end;
1845   let Inst{31-10} = 0b1111000100000001000000;
1846   let Inst{9} = end;
1847   let Inst{8-0} = 0;
1848 }
1849
1850 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1851              []>, Requires<[IsARM, HasV7]> {
1852   bits<4> opt;
1853   let Inst{27-4} = 0b001100100000111100001111;
1854   let Inst{3-0} = opt;
1855 }
1856
1857 /*
1858  * A5.4 Permanently UNDEFINED instructions.
1859  *
1860  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1861  * Other UDF encodings generate SIGILL.
1862  *
1863  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1864  * Encoding A1:
1865  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1866  * Encoding T1:
1867  *  1101 1110 iiii iiii
1868  * It uses the following encoding:
1869  *  1110 0111 1111 1110 1101 1110 1111 0000
1870  *  - In ARM: UDF #60896;
1871  *  - In Thumb: UDF #254 followed by a branch-to-self.
1872  */
1873 let isBarrier = 1, isTerminator = 1 in
1874 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1875                "trap", [(trap)]>,
1876            Requires<[IsARM,UseNaClTrap]> {
1877   let Inst = 0xe7fedef0;
1878 }
1879 let isBarrier = 1, isTerminator = 1 in
1880 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1881                "trap", [(trap)]>,
1882            Requires<[IsARM,DontUseNaClTrap]> {
1883   let Inst = 0xe7ffdefe;
1884 }
1885
1886 // Address computation and loads and stores in PIC mode.
1887 let isNotDuplicable = 1 in {
1888 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1889                             4, IIC_iALUr,
1890                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1891                             Sched<[WriteALU, ReadALU]>;
1892
1893 let AddedComplexity = 10 in {
1894 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1895                             4, IIC_iLoad_r,
1896                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1897
1898 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1899                             4, IIC_iLoad_bh_r,
1900                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1901
1902 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1903                             4, IIC_iLoad_bh_r,
1904                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1905
1906 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1907                             4, IIC_iLoad_bh_r,
1908                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1909
1910 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1911                             4, IIC_iLoad_bh_r,
1912                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1913 }
1914 let AddedComplexity = 10 in {
1915 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1916       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1917
1918 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1919       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1920                                                    addrmodepc:$addr)]>;
1921
1922 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1923       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1924 }
1925 } // isNotDuplicable = 1
1926
1927
1928 // LEApcrel - Load a pc-relative address into a register without offending the
1929 // assembler.
1930 let neverHasSideEffects = 1, isReMaterializable = 1 in
1931 // The 'adr' mnemonic encodes differently if the label is before or after
1932 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1933 // know until then which form of the instruction will be used.
1934 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1935                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1936                  Sched<[WriteALU, ReadALU]> {
1937   bits<4> Rd;
1938   bits<14> label;
1939   let Inst{27-25} = 0b001;
1940   let Inst{24} = 0;
1941   let Inst{23-22} = label{13-12};
1942   let Inst{21} = 0;
1943   let Inst{20} = 0;
1944   let Inst{19-16} = 0b1111;
1945   let Inst{15-12} = Rd;
1946   let Inst{11-0} = label{11-0};
1947 }
1948
1949 let hasSideEffects = 1 in {
1950 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1951                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1952
1953 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1954                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1955                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1956 }
1957
1958 //===----------------------------------------------------------------------===//
1959 //  Control Flow Instructions.
1960 //
1961
1962 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1963   // ARMV4T and above
1964   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1965                   "bx", "\tlr", [(ARMretflag)]>,
1966                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1967     let Inst{27-0}  = 0b0001001011111111111100011110;
1968   }
1969
1970   // ARMV4 only
1971   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1972                   "mov", "\tpc, lr", [(ARMretflag)]>,
1973                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1974     let Inst{27-0} = 0b0001101000001111000000001110;
1975   }
1976 }
1977
1978 // Indirect branches
1979 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1980   // ARMV4T and above
1981   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1982                   [(brind GPR:$dst)]>,
1983               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1984     bits<4> dst;
1985     let Inst{31-4} = 0b1110000100101111111111110001;
1986     let Inst{3-0}  = dst;
1987   }
1988
1989   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1990                   "bx", "\t$dst", [/* pattern left blank */]>,
1991               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1992     bits<4> dst;
1993     let Inst{27-4} = 0b000100101111111111110001;
1994     let Inst{3-0}  = dst;
1995   }
1996 }
1997
1998 // SP is marked as a use to prevent stack-pointer assignments that appear
1999 // immediately before calls from potentially appearing dead.
2000 let isCall = 1,
2001   // FIXME:  Do we really need a non-predicated version? If so, it should
2002   // at least be a pseudo instruction expanding to the predicated version
2003   // at MC lowering time.
2004   Defs = [LR], Uses = [SP] in {
2005   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
2006                 IIC_Br, "bl\t$func",
2007                 [(ARMcall tglobaladdr:$func)]>,
2008             Requires<[IsARM]>, Sched<[WriteBrL]> {
2009     let Inst{31-28} = 0b1110;
2010     bits<24> func;
2011     let Inst{23-0} = func;
2012     let DecoderMethod = "DecodeBranchImmInstruction";
2013   }
2014
2015   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
2016                    IIC_Br, "bl", "\t$func",
2017                    [(ARMcall_pred tglobaladdr:$func)]>,
2018                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2019     bits<24> func;
2020     let Inst{23-0} = func;
2021     let DecoderMethod = "DecodeBranchImmInstruction";
2022   }
2023
2024   // ARMv5T and above
2025   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2026                 IIC_Br, "blx\t$func",
2027                 [(ARMcall GPR:$func)]>,
2028             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2029     bits<4> func;
2030     let Inst{31-4} = 0b1110000100101111111111110011;
2031     let Inst{3-0}  = func;
2032   }
2033
2034   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2035                     IIC_Br, "blx", "\t$func",
2036                     [(ARMcall_pred GPR:$func)]>,
2037                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2038     bits<4> func;
2039     let Inst{27-4} = 0b000100101111111111110011;
2040     let Inst{3-0}  = func;
2041   }
2042
2043   // ARMv4T
2044   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2045   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2046                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2047                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2048
2049   // ARMv4
2050   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2051                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2052                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2053
2054   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2055   // return stack predictor.
2056   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2057                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2058                       Requires<[IsARM]>, Sched<[WriteBr]>;
2059 }
2060
2061 let isBranch = 1, isTerminator = 1 in {
2062   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2063   // a two-value operand where a dag node expects two operands. :(
2064   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2065                IIC_Br, "b", "\t$target",
2066                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2067                Sched<[WriteBr]>  {
2068     bits<24> target;
2069     let Inst{23-0} = target;
2070     let DecoderMethod = "DecodeBranchImmInstruction";
2071   }
2072
2073   let isBarrier = 1 in {
2074     // B is "predicable" since it's just a Bcc with an 'always' condition.
2075     let isPredicable = 1 in
2076     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2077     // should be sufficient.
2078     // FIXME: Is B really a Barrier? That doesn't seem right.
2079     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2080                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2081                 Sched<[WriteBr]>;
2082
2083     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2084     def BR_JTr : ARMPseudoInst<(outs),
2085                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2086                       0, IIC_Br,
2087                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2088                       Sched<[WriteBr]>;
2089     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2090     // into i12 and rs suffixed versions.
2091     def BR_JTm : ARMPseudoInst<(outs),
2092                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2093                      0, IIC_Br,
2094                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2095                        imm:$id)]>, Sched<[WriteBrTbl]>;
2096     def BR_JTadd : ARMPseudoInst<(outs),
2097                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2098                    0, IIC_Br,
2099                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2100                      imm:$id)]>, Sched<[WriteBrTbl]>;
2101     } // isNotDuplicable = 1, isIndirectBranch = 1
2102   } // isBarrier = 1
2103
2104 }
2105
2106 // BLX (immediate)
2107 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2108                "blx\t$target", []>,
2109            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2110   let Inst{31-25} = 0b1111101;
2111   bits<25> target;
2112   let Inst{23-0} = target{24-1};
2113   let Inst{24} = target{0};
2114 }
2115
2116 // Branch and Exchange Jazelle
2117 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2118               [/* pattern left blank */]>, Sched<[WriteBr]> {
2119   bits<4> func;
2120   let Inst{23-20} = 0b0010;
2121   let Inst{19-8} = 0xfff;
2122   let Inst{7-4} = 0b0010;
2123   let Inst{3-0} = func;
2124 }
2125
2126 // Tail calls.
2127
2128 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2129   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2130                    Sched<[WriteBr]>;
2131
2132   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2133                    Sched<[WriteBr]>;
2134
2135   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2136                                  4, IIC_Br, [],
2137                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2138                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2139
2140   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2141                                  4, IIC_Br, [],
2142                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2143                                  Requires<[IsARM]>;
2144 }
2145
2146 // Secure Monitor Call is a system instruction.
2147 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2148               []>, Requires<[IsARM, HasTrustZone]> {
2149   bits<4> opt;
2150   let Inst{23-4} = 0b01100000000000000111;
2151   let Inst{3-0} = opt;
2152 }
2153
2154 // Supervisor Call (Software Interrupt)
2155 let isCall = 1, Uses = [SP] in {
2156 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2157           Sched<[WriteBr]> {
2158   bits<24> svc;
2159   let Inst{23-0} = svc;
2160 }
2161 }
2162
2163 // Store Return State
2164 class SRSI<bit wb, string asm>
2165   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2166        NoItinerary, asm, "", []> {
2167   bits<5> mode;
2168   let Inst{31-28} = 0b1111;
2169   let Inst{27-25} = 0b100;
2170   let Inst{22} = 1;
2171   let Inst{21} = wb;
2172   let Inst{20} = 0;
2173   let Inst{19-16} = 0b1101;  // SP
2174   let Inst{15-5} = 0b00000101000;
2175   let Inst{4-0} = mode;
2176 }
2177
2178 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2179   let Inst{24-23} = 0;
2180 }
2181 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2182   let Inst{24-23} = 0;
2183 }
2184 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2185   let Inst{24-23} = 0b10;
2186 }
2187 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2188   let Inst{24-23} = 0b10;
2189 }
2190 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2191   let Inst{24-23} = 0b01;
2192 }
2193 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2194   let Inst{24-23} = 0b01;
2195 }
2196 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2197   let Inst{24-23} = 0b11;
2198 }
2199 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2200   let Inst{24-23} = 0b11;
2201 }
2202
2203 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2204 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2205
2206 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2207 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2208
2209 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2210 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2211
2212 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2213 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2214
2215 // Return From Exception
2216 class RFEI<bit wb, string asm>
2217   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2218        NoItinerary, asm, "", []> {
2219   bits<4> Rn;
2220   let Inst{31-28} = 0b1111;
2221   let Inst{27-25} = 0b100;
2222   let Inst{22} = 0;
2223   let Inst{21} = wb;
2224   let Inst{20} = 1;
2225   let Inst{19-16} = Rn;
2226   let Inst{15-0} = 0xa00;
2227 }
2228
2229 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2230   let Inst{24-23} = 0;
2231 }
2232 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2233   let Inst{24-23} = 0;
2234 }
2235 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2236   let Inst{24-23} = 0b10;
2237 }
2238 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2239   let Inst{24-23} = 0b10;
2240 }
2241 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2242   let Inst{24-23} = 0b01;
2243 }
2244 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2245   let Inst{24-23} = 0b01;
2246 }
2247 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2248   let Inst{24-23} = 0b11;
2249 }
2250 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2251   let Inst{24-23} = 0b11;
2252 }
2253
2254 //===----------------------------------------------------------------------===//
2255 //  Load / Store Instructions.
2256 //
2257
2258 // Load
2259
2260
2261 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2262                     UnOpFrag<(load node:$Src)>>;
2263 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2264                     UnOpFrag<(zextloadi8 node:$Src)>>;
2265 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2266                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2267 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2268                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2269
2270 // Special LDR for loads from non-pc-relative constpools.
2271 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2272     isReMaterializable = 1, isCodeGenOnly = 1 in
2273 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2274                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2275                  []> {
2276   bits<4> Rt;
2277   bits<17> addr;
2278   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2279   let Inst{19-16} = 0b1111;
2280   let Inst{15-12} = Rt;
2281   let Inst{11-0}  = addr{11-0};   // imm12
2282 }
2283
2284 // Loads with zero extension
2285 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2286                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2287                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2288
2289 // Loads with sign extension
2290 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2291                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2292                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2293
2294 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2295                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2296                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2297
2298 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2299 // Load doubleword
2300 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2301                  (ins addrmode3:$addr), LdMiscFrm,
2302                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2303                  []>, Requires<[IsARM, HasV5TE]>;
2304 }
2305
2306 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2307                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2308 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2309                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2310 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2311                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2312
2313 // Indexed loads
2314 multiclass AI2_ldridx<bit isByte, string opc,
2315                       InstrItinClass iii, InstrItinClass iir> {
2316   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2317                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2318                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2319     bits<17> addr;
2320     let Inst{25} = 0;
2321     let Inst{23} = addr{12};
2322     let Inst{19-16} = addr{16-13};
2323     let Inst{11-0} = addr{11-0};
2324     let DecoderMethod = "DecodeLDRPreImm";
2325   }
2326
2327   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2328                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2329                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2330     bits<17> addr;
2331     let Inst{25} = 1;
2332     let Inst{23} = addr{12};
2333     let Inst{19-16} = addr{16-13};
2334     let Inst{11-0} = addr{11-0};
2335     let Inst{4} = 0;
2336     let DecoderMethod = "DecodeLDRPreReg";
2337   }
2338
2339   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2340                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2341                        IndexModePost, LdFrm, iir,
2342                        opc, "\t$Rt, $addr, $offset",
2343                        "$addr.base = $Rn_wb", []> {
2344      // {12}     isAdd
2345      // {11-0}   imm12/Rm
2346      bits<14> offset;
2347      bits<4> addr;
2348      let Inst{25} = 1;
2349      let Inst{23} = offset{12};
2350      let Inst{19-16} = addr;
2351      let Inst{11-0} = offset{11-0};
2352      let Inst{4} = 0;
2353
2354     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2355    }
2356
2357    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2358                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2359                       IndexModePost, LdFrm, iii,
2360                       opc, "\t$Rt, $addr, $offset",
2361                       "$addr.base = $Rn_wb", []> {
2362     // {12}     isAdd
2363     // {11-0}   imm12/Rm
2364     bits<14> offset;
2365     bits<4> addr;
2366     let Inst{25} = 0;
2367     let Inst{23} = offset{12};
2368     let Inst{19-16} = addr;
2369     let Inst{11-0} = offset{11-0};
2370
2371     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2372   }
2373
2374 }
2375
2376 let mayLoad = 1, neverHasSideEffects = 1 in {
2377 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2378 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2379 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2380 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2381 }
2382
2383 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2384   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2385                         (ins addrmode3_pre:$addr), IndexModePre,
2386                         LdMiscFrm, itin,
2387                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2388     bits<14> addr;
2389     let Inst{23}    = addr{8};      // U bit
2390     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2391     let Inst{19-16} = addr{12-9};   // Rn
2392     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2393     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2394     let DecoderMethod = "DecodeAddrMode3Instruction";
2395   }
2396   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2397                         (ins addr_offset_none:$addr, am3offset:$offset),
2398                         IndexModePost, LdMiscFrm, itin,
2399                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2400                         []> {
2401     bits<10> offset;
2402     bits<4> addr;
2403     let Inst{23}    = offset{8};      // U bit
2404     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2405     let Inst{19-16} = addr;
2406     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2407     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2408     let DecoderMethod = "DecodeAddrMode3Instruction";
2409   }
2410 }
2411
2412 let mayLoad = 1, neverHasSideEffects = 1 in {
2413 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2414 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2415 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2416 let hasExtraDefRegAllocReq = 1 in {
2417 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2418                           (ins addrmode3_pre:$addr), IndexModePre,
2419                           LdMiscFrm, IIC_iLoad_d_ru,
2420                           "ldrd", "\t$Rt, $Rt2, $addr!",
2421                           "$addr.base = $Rn_wb", []> {
2422   bits<14> addr;
2423   let Inst{23}    = addr{8};      // U bit
2424   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2425   let Inst{19-16} = addr{12-9};   // Rn
2426   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2427   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2428   let DecoderMethod = "DecodeAddrMode3Instruction";
2429 }
2430 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2431                           (ins addr_offset_none:$addr, am3offset:$offset),
2432                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2433                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2434                           "$addr.base = $Rn_wb", []> {
2435   bits<10> offset;
2436   bits<4> addr;
2437   let Inst{23}    = offset{8};      // U bit
2438   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2439   let Inst{19-16} = addr;
2440   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2441   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2442   let DecoderMethod = "DecodeAddrMode3Instruction";
2443 }
2444 } // hasExtraDefRegAllocReq = 1
2445 } // mayLoad = 1, neverHasSideEffects = 1
2446
2447 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2448 let mayLoad = 1, neverHasSideEffects = 1 in {
2449 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2450                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2451                     IndexModePost, LdFrm, IIC_iLoad_ru,
2452                     "ldrt", "\t$Rt, $addr, $offset",
2453                     "$addr.base = $Rn_wb", []> {
2454   // {12}     isAdd
2455   // {11-0}   imm12/Rm
2456   bits<14> offset;
2457   bits<4> addr;
2458   let Inst{25} = 1;
2459   let Inst{23} = offset{12};
2460   let Inst{21} = 1; // overwrite
2461   let Inst{19-16} = addr;
2462   let Inst{11-5} = offset{11-5};
2463   let Inst{4} = 0;
2464   let Inst{3-0} = offset{3-0};
2465   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2466 }
2467
2468 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2469                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2470                    IndexModePost, LdFrm, IIC_iLoad_ru,
2471                    "ldrt", "\t$Rt, $addr, $offset",
2472                    "$addr.base = $Rn_wb", []> {
2473   // {12}     isAdd
2474   // {11-0}   imm12/Rm
2475   bits<14> offset;
2476   bits<4> addr;
2477   let Inst{25} = 0;
2478   let Inst{23} = offset{12};
2479   let Inst{21} = 1; // overwrite
2480   let Inst{19-16} = addr;
2481   let Inst{11-0} = offset{11-0};
2482   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2483 }
2484
2485 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2486                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2487                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2488                      "ldrbt", "\t$Rt, $addr, $offset",
2489                      "$addr.base = $Rn_wb", []> {
2490   // {12}     isAdd
2491   // {11-0}   imm12/Rm
2492   bits<14> offset;
2493   bits<4> addr;
2494   let Inst{25} = 1;
2495   let Inst{23} = offset{12};
2496   let Inst{21} = 1; // overwrite
2497   let Inst{19-16} = addr;
2498   let Inst{11-5} = offset{11-5};
2499   let Inst{4} = 0;
2500   let Inst{3-0} = offset{3-0};
2501   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2502 }
2503
2504 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2505                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2506                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2507                     "ldrbt", "\t$Rt, $addr, $offset",
2508                     "$addr.base = $Rn_wb", []> {
2509   // {12}     isAdd
2510   // {11-0}   imm12/Rm
2511   bits<14> offset;
2512   bits<4> addr;
2513   let Inst{25} = 0;
2514   let Inst{23} = offset{12};
2515   let Inst{21} = 1; // overwrite
2516   let Inst{19-16} = addr;
2517   let Inst{11-0} = offset{11-0};
2518   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2519 }
2520
2521 multiclass AI3ldrT<bits<4> op, string opc> {
2522   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2523                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2524                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2525                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2526     bits<9> offset;
2527     let Inst{23} = offset{8};
2528     let Inst{22} = 1;
2529     let Inst{11-8} = offset{7-4};
2530     let Inst{3-0} = offset{3-0};
2531   }
2532   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2533                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2534                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2535                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2536     bits<5> Rm;
2537     let Inst{23} = Rm{4};
2538     let Inst{22} = 0;
2539     let Inst{11-8} = 0;
2540     let Unpredictable{11-8} = 0b1111;
2541     let Inst{3-0} = Rm{3-0};
2542     let DecoderMethod = "DecodeLDR";
2543   }
2544 }
2545
2546 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2547 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2548 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2549 }
2550
2551 // Store
2552
2553 // Stores with truncate
2554 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2555                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2556                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2557
2558 // Store doubleword
2559 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2560 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2561                StMiscFrm, IIC_iStore_d_r,
2562                "strd", "\t$Rt, $src2, $addr", []>,
2563            Requires<[IsARM, HasV5TE]> {
2564   let Inst{21} = 0;
2565 }
2566
2567 // Indexed stores
2568 multiclass AI2_stridx<bit isByte, string opc,
2569                       InstrItinClass iii, InstrItinClass iir> {
2570   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2571                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2572                             StFrm, iii,
2573                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2574     bits<17> addr;
2575     let Inst{25} = 0;
2576     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2577     let Inst{19-16} = addr{16-13};  // Rn
2578     let Inst{11-0}  = addr{11-0};   // imm12
2579     let DecoderMethod = "DecodeSTRPreImm";
2580   }
2581
2582   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2583                       (ins GPR:$Rt, ldst_so_reg:$addr),
2584                       IndexModePre, StFrm, iir,
2585                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2586     bits<17> addr;
2587     let Inst{25} = 1;
2588     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2589     let Inst{19-16} = addr{16-13}; // Rn
2590     let Inst{11-0}  = addr{11-0};
2591     let Inst{4}     = 0;           // Inst{4} = 0
2592     let DecoderMethod = "DecodeSTRPreReg";
2593   }
2594   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2595                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2596                 IndexModePost, StFrm, iir,
2597                 opc, "\t$Rt, $addr, $offset",
2598                 "$addr.base = $Rn_wb", []> {
2599      // {12}     isAdd
2600      // {11-0}   imm12/Rm
2601      bits<14> offset;
2602      bits<4> addr;
2603      let Inst{25} = 1;
2604      let Inst{23} = offset{12};
2605      let Inst{19-16} = addr;
2606      let Inst{11-0} = offset{11-0};
2607      let Inst{4} = 0;
2608
2609     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2610    }
2611
2612    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2613                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2614                 IndexModePost, StFrm, iii,
2615                 opc, "\t$Rt, $addr, $offset",
2616                 "$addr.base = $Rn_wb", []> {
2617     // {12}     isAdd
2618     // {11-0}   imm12/Rm
2619     bits<14> offset;
2620     bits<4> addr;
2621     let Inst{25} = 0;
2622     let Inst{23} = offset{12};
2623     let Inst{19-16} = addr;
2624     let Inst{11-0} = offset{11-0};
2625
2626     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2627   }
2628 }
2629
2630 let mayStore = 1, neverHasSideEffects = 1 in {
2631 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2632 // IIC_iStore_siu depending on whether it the offset register is shifted.
2633 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2634 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2635 }
2636
2637 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2638                          am2offset_reg:$offset),
2639              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2640                            am2offset_reg:$offset)>;
2641 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2642                          am2offset_imm:$offset),
2643              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2644                            am2offset_imm:$offset)>;
2645 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2646                              am2offset_reg:$offset),
2647              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2648                             am2offset_reg:$offset)>;
2649 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2650                              am2offset_imm:$offset),
2651              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2652                             am2offset_imm:$offset)>;
2653
2654 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2655 // put the patterns on the instruction definitions directly as ISel wants
2656 // the address base and offset to be separate operands, not a single
2657 // complex operand like we represent the instructions themselves. The
2658 // pseudos map between the two.
2659 let usesCustomInserter = 1,
2660     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2661 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2662                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2663                4, IIC_iStore_ru,
2664             [(set GPR:$Rn_wb,
2665                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2666 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2667                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2668                4, IIC_iStore_ru,
2669             [(set GPR:$Rn_wb,
2670                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2671 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2672                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2673                4, IIC_iStore_ru,
2674             [(set GPR:$Rn_wb,
2675                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2676 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2677                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2678                4, IIC_iStore_ru,
2679             [(set GPR:$Rn_wb,
2680                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2681 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2682                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2683                4, IIC_iStore_ru,
2684             [(set GPR:$Rn_wb,
2685                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2686 }
2687
2688
2689
2690 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2691                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2692                            StMiscFrm, IIC_iStore_bh_ru,
2693                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2694   bits<14> addr;
2695   let Inst{23}    = addr{8};      // U bit
2696   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2697   let Inst{19-16} = addr{12-9};   // Rn
2698   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2699   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2700   let DecoderMethod = "DecodeAddrMode3Instruction";
2701 }
2702
2703 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2704                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2705                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2706                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2707                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2708                                                       addr_offset_none:$addr,
2709                                                       am3offset:$offset))]> {
2710   bits<10> offset;
2711   bits<4> addr;
2712   let Inst{23}    = offset{8};      // U bit
2713   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2714   let Inst{19-16} = addr;
2715   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2716   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2717   let DecoderMethod = "DecodeAddrMode3Instruction";
2718 }
2719
2720 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2721 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2722                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2723                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2724                           "strd", "\t$Rt, $Rt2, $addr!",
2725                           "$addr.base = $Rn_wb", []> {
2726   bits<14> addr;
2727   let Inst{23}    = addr{8};      // U bit
2728   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2729   let Inst{19-16} = addr{12-9};   // Rn
2730   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2731   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2732   let DecoderMethod = "DecodeAddrMode3Instruction";
2733 }
2734
2735 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2736                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2737                                am3offset:$offset),
2738                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2739                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2740                           "$addr.base = $Rn_wb", []> {
2741   bits<10> offset;
2742   bits<4> addr;
2743   let Inst{23}    = offset{8};      // U bit
2744   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2745   let Inst{19-16} = addr;
2746   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2747   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2748   let DecoderMethod = "DecodeAddrMode3Instruction";
2749 }
2750 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2751
2752 // STRT, STRBT, and STRHT
2753
2754 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2755                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2756                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2757                    "strbt", "\t$Rt, $addr, $offset",
2758                    "$addr.base = $Rn_wb", []> {
2759   // {12}     isAdd
2760   // {11-0}   imm12/Rm
2761   bits<14> offset;
2762   bits<4> addr;
2763   let Inst{25} = 1;
2764   let Inst{23} = offset{12};
2765   let Inst{21} = 1; // overwrite
2766   let Inst{19-16} = addr;
2767   let Inst{11-5} = offset{11-5};
2768   let Inst{4} = 0;
2769   let Inst{3-0} = offset{3-0};
2770   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2771 }
2772
2773 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2774                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2775                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2776                    "strbt", "\t$Rt, $addr, $offset",
2777                    "$addr.base = $Rn_wb", []> {
2778   // {12}     isAdd
2779   // {11-0}   imm12/Rm
2780   bits<14> offset;
2781   bits<4> addr;
2782   let Inst{25} = 0;
2783   let Inst{23} = offset{12};
2784   let Inst{21} = 1; // overwrite
2785   let Inst{19-16} = addr;
2786   let Inst{11-0} = offset{11-0};
2787   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2788 }
2789
2790 let mayStore = 1, neverHasSideEffects = 1 in {
2791 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2792                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2793                    IndexModePost, StFrm, IIC_iStore_ru,
2794                    "strt", "\t$Rt, $addr, $offset",
2795                    "$addr.base = $Rn_wb", []> {
2796   // {12}     isAdd
2797   // {11-0}   imm12/Rm
2798   bits<14> offset;
2799   bits<4> addr;
2800   let Inst{25} = 1;
2801   let Inst{23} = offset{12};
2802   let Inst{21} = 1; // overwrite
2803   let Inst{19-16} = addr;
2804   let Inst{11-5} = offset{11-5};
2805   let Inst{4} = 0;
2806   let Inst{3-0} = offset{3-0};
2807   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2808 }
2809
2810 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2811                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2812                    IndexModePost, StFrm, IIC_iStore_ru,
2813                    "strt", "\t$Rt, $addr, $offset",
2814                    "$addr.base = $Rn_wb", []> {
2815   // {12}     isAdd
2816   // {11-0}   imm12/Rm
2817   bits<14> offset;
2818   bits<4> addr;
2819   let Inst{25} = 0;
2820   let Inst{23} = offset{12};
2821   let Inst{21} = 1; // overwrite
2822   let Inst{19-16} = addr;
2823   let Inst{11-0} = offset{11-0};
2824   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2825 }
2826 }
2827
2828
2829 multiclass AI3strT<bits<4> op, string opc> {
2830   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2831                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2832                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2833                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2834     bits<9> offset;
2835     let Inst{23} = offset{8};
2836     let Inst{22} = 1;
2837     let Inst{11-8} = offset{7-4};
2838     let Inst{3-0} = offset{3-0};
2839   }
2840   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2841                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2842                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2843                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2844     bits<5> Rm;
2845     let Inst{23} = Rm{4};
2846     let Inst{22} = 0;
2847     let Inst{11-8} = 0;
2848     let Inst{3-0} = Rm{3-0};
2849   }
2850 }
2851
2852
2853 defm STRHT : AI3strT<0b1011, "strht">;
2854
2855 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2856                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2857 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2858                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2859 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2860                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2861
2862 //===----------------------------------------------------------------------===//
2863 //  Load / store multiple Instructions.
2864 //
2865
2866 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2867                          InstrItinClass itin, InstrItinClass itin_upd> {
2868   // IA is the default, so no need for an explicit suffix on the
2869   // mnemonic here. Without it is the canonical spelling.
2870   def IA :
2871     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2872          IndexModeNone, f, itin,
2873          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2874     let Inst{24-23} = 0b01;       // Increment After
2875     let Inst{22}    = P_bit;
2876     let Inst{21}    = 0;          // No writeback
2877     let Inst{20}    = L_bit;
2878   }
2879   def IA_UPD :
2880     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2881          IndexModeUpd, f, itin_upd,
2882          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2883     let Inst{24-23} = 0b01;       // Increment After
2884     let Inst{22}    = P_bit;
2885     let Inst{21}    = 1;          // Writeback
2886     let Inst{20}    = L_bit;
2887
2888     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2889   }
2890   def DA :
2891     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2892          IndexModeNone, f, itin,
2893          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2894     let Inst{24-23} = 0b00;       // Decrement After
2895     let Inst{22}    = P_bit;
2896     let Inst{21}    = 0;          // No writeback
2897     let Inst{20}    = L_bit;
2898   }
2899   def DA_UPD :
2900     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2901          IndexModeUpd, f, itin_upd,
2902          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2903     let Inst{24-23} = 0b00;       // Decrement After
2904     let Inst{22}    = P_bit;
2905     let Inst{21}    = 1;          // Writeback
2906     let Inst{20}    = L_bit;
2907
2908     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2909   }
2910   def DB :
2911     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2912          IndexModeNone, f, itin,
2913          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2914     let Inst{24-23} = 0b10;       // Decrement Before
2915     let Inst{22}    = P_bit;
2916     let Inst{21}    = 0;          // No writeback
2917     let Inst{20}    = L_bit;
2918   }
2919   def DB_UPD :
2920     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2921          IndexModeUpd, f, itin_upd,
2922          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2923     let Inst{24-23} = 0b10;       // Decrement Before
2924     let Inst{22}    = P_bit;
2925     let Inst{21}    = 1;          // Writeback
2926     let Inst{20}    = L_bit;
2927
2928     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2929   }
2930   def IB :
2931     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2932          IndexModeNone, f, itin,
2933          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2934     let Inst{24-23} = 0b11;       // Increment Before
2935     let Inst{22}    = P_bit;
2936     let Inst{21}    = 0;          // No writeback
2937     let Inst{20}    = L_bit;
2938   }
2939   def IB_UPD :
2940     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2941          IndexModeUpd, f, itin_upd,
2942          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2943     let Inst{24-23} = 0b11;       // Increment Before
2944     let Inst{22}    = P_bit;
2945     let Inst{21}    = 1;          // Writeback
2946     let Inst{20}    = L_bit;
2947
2948     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2949   }
2950 }
2951
2952 let neverHasSideEffects = 1 in {
2953
2954 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2955 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2956                          IIC_iLoad_mu>;
2957
2958 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2959 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2960                          IIC_iStore_mu>;
2961
2962 } // neverHasSideEffects
2963
2964 // FIXME: remove when we have a way to marking a MI with these properties.
2965 // FIXME: Should pc be an implicit operand like PICADD, etc?
2966 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2967     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2968 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2969                                                  reglist:$regs, variable_ops),
2970                      4, IIC_iLoad_mBr, [],
2971                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2972       RegConstraint<"$Rn = $wb">;
2973
2974 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2975 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2976                                IIC_iLoad_mu>;
2977
2978 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2979 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2980                                IIC_iStore_mu>;
2981
2982
2983
2984 //===----------------------------------------------------------------------===//
2985 //  Move Instructions.
2986 //
2987
2988 let neverHasSideEffects = 1 in
2989 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2990                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2991   bits<4> Rd;
2992   bits<4> Rm;
2993
2994   let Inst{19-16} = 0b0000;
2995   let Inst{11-4} = 0b00000000;
2996   let Inst{25} = 0;
2997   let Inst{3-0} = Rm;
2998   let Inst{15-12} = Rd;
2999 }
3000
3001 // A version for the smaller set of tail call registers.
3002 let neverHasSideEffects = 1 in
3003 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3004                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3005   bits<4> Rd;
3006   bits<4> Rm;
3007
3008   let Inst{11-4} = 0b00000000;
3009   let Inst{25} = 0;
3010   let Inst{3-0} = Rm;
3011   let Inst{15-12} = Rd;
3012 }
3013
3014 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3015                 DPSoRegRegFrm, IIC_iMOVsr,
3016                 "mov", "\t$Rd, $src",
3017                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3018                 Sched<[WriteALU]> {
3019   bits<4> Rd;
3020   bits<12> src;
3021   let Inst{15-12} = Rd;
3022   let Inst{19-16} = 0b0000;
3023   let Inst{11-8} = src{11-8};
3024   let Inst{7} = 0;
3025   let Inst{6-5} = src{6-5};
3026   let Inst{4} = 1;
3027   let Inst{3-0} = src{3-0};
3028   let Inst{25} = 0;
3029 }
3030
3031 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3032                 DPSoRegImmFrm, IIC_iMOVsr,
3033                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3034                 UnaryDP, Sched<[WriteALU]> {
3035   bits<4> Rd;
3036   bits<12> src;
3037   let Inst{15-12} = Rd;
3038   let Inst{19-16} = 0b0000;
3039   let Inst{11-5} = src{11-5};
3040   let Inst{4} = 0;
3041   let Inst{3-0} = src{3-0};
3042   let Inst{25} = 0;
3043 }
3044
3045 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3046 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3047                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3048                 Sched<[WriteALU]> {
3049   bits<4> Rd;
3050   bits<12> imm;
3051   let Inst{25} = 1;
3052   let Inst{15-12} = Rd;
3053   let Inst{19-16} = 0b0000;
3054   let Inst{11-0} = imm;
3055 }
3056
3057 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3058 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3059                  DPFrm, IIC_iMOVi,
3060                  "movw", "\t$Rd, $imm",
3061                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3062                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3063   bits<4> Rd;
3064   bits<16> imm;
3065   let Inst{15-12} = Rd;
3066   let Inst{11-0}  = imm{11-0};
3067   let Inst{19-16} = imm{15-12};
3068   let Inst{20} = 0;
3069   let Inst{25} = 1;
3070   let DecoderMethod = "DecodeArmMOVTWInstruction";
3071 }
3072
3073 def : InstAlias<"mov${p} $Rd, $imm",
3074                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3075         Requires<[IsARM]>;
3076
3077 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3078                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3079                       Sched<[WriteALU]>;
3080
3081 let Constraints = "$src = $Rd" in {
3082 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3083                   (ins GPR:$src, imm0_65535_expr:$imm),
3084                   DPFrm, IIC_iMOVi,
3085                   "movt", "\t$Rd, $imm",
3086                   [(set GPRnopc:$Rd,
3087                         (or (and GPR:$src, 0xffff),
3088                             lo16AllZero:$imm))]>, UnaryDP,
3089                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3090   bits<4> Rd;
3091   bits<16> imm;
3092   let Inst{15-12} = Rd;
3093   let Inst{11-0}  = imm{11-0};
3094   let Inst{19-16} = imm{15-12};
3095   let Inst{20} = 0;
3096   let Inst{25} = 1;
3097   let DecoderMethod = "DecodeArmMOVTWInstruction";
3098 }
3099
3100 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3101                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3102                       Sched<[WriteALU]>;
3103
3104 } // Constraints
3105
3106 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3107       Requires<[IsARM, HasV6T2]>;
3108
3109 let Uses = [CPSR] in
3110 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3111                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3112                     Requires<[IsARM]>, Sched<[WriteALU]>;
3113
3114 // These aren't really mov instructions, but we have to define them this way
3115 // due to flag operands.
3116
3117 let Defs = [CPSR] in {
3118 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3119                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3120                       Sched<[WriteALU]>, Requires<[IsARM]>;
3121 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3122                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3123                       Sched<[WriteALU]>, Requires<[IsARM]>;
3124 }
3125
3126 //===----------------------------------------------------------------------===//
3127 //  Extend Instructions.
3128 //
3129
3130 // Sign extenders
3131
3132 def SXTB  : AI_ext_rrot<0b01101010,
3133                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3134 def SXTH  : AI_ext_rrot<0b01101011,
3135                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3136
3137 def SXTAB : AI_exta_rrot<0b01101010,
3138                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3139 def SXTAH : AI_exta_rrot<0b01101011,
3140                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3141
3142 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3143
3144 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3145
3146 // Zero extenders
3147
3148 let AddedComplexity = 16 in {
3149 def UXTB   : AI_ext_rrot<0b01101110,
3150                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3151 def UXTH   : AI_ext_rrot<0b01101111,
3152                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3153 def UXTB16 : AI_ext_rrot<0b01101100,
3154                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3155
3156 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3157 //        The transformation should probably be done as a combiner action
3158 //        instead so we can include a check for masking back in the upper
3159 //        eight bits of the source into the lower eight bits of the result.
3160 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3161 //               (UXTB16r_rot GPR:$Src, 3)>;
3162 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3163                (UXTB16 GPR:$Src, 1)>;
3164
3165 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3166                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3167 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3168                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3169 }
3170
3171 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3172 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3173
3174
3175 def SBFX  : I<(outs GPRnopc:$Rd),
3176               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3177                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3178                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3179                Requires<[IsARM, HasV6T2]> {
3180   bits<4> Rd;
3181   bits<4> Rn;
3182   bits<5> lsb;
3183   bits<5> width;
3184   let Inst{27-21} = 0b0111101;
3185   let Inst{6-4}   = 0b101;
3186   let Inst{20-16} = width;
3187   let Inst{15-12} = Rd;
3188   let Inst{11-7}  = lsb;
3189   let Inst{3-0}   = Rn;
3190 }
3191
3192 def UBFX  : I<(outs GPR:$Rd),
3193               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3194                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3195                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3196                Requires<[IsARM, HasV6T2]> {
3197   bits<4> Rd;
3198   bits<4> Rn;
3199   bits<5> lsb;
3200   bits<5> width;
3201   let Inst{27-21} = 0b0111111;
3202   let Inst{6-4}   = 0b101;
3203   let Inst{20-16} = width;
3204   let Inst{15-12} = Rd;
3205   let Inst{11-7}  = lsb;
3206   let Inst{3-0}   = Rn;
3207 }
3208
3209 //===----------------------------------------------------------------------===//
3210 //  Arithmetic Instructions.
3211 //
3212
3213 defm ADD  : AsI1_bin_irs<0b0100, "add",
3214                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3215                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3216 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3217                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3218                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3219
3220 // ADD and SUB with 's' bit set.
3221 //
3222 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3223 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3224 // AdjustInstrPostInstrSelection where we determine whether or not to
3225 // set the "s" bit based on CPSR liveness.
3226 //
3227 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3228 // support for an optional CPSR definition that corresponds to the DAG
3229 // node's second value. We can then eliminate the implicit def of CPSR.
3230 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3231                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3232 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3233                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3234
3235 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3236               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3237 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3238               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3239
3240 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3241                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3242                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3243
3244 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3245 // CPSR and the implicit def of CPSR is not needed.
3246 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3247                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3248
3249 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3250                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3251
3252 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3253 // The assume-no-carry-in form uses the negation of the input since add/sub
3254 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3255 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3256 // details.
3257 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3258              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3259 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3260              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3261
3262 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3263              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3264              Requires<[IsARM, HasV6T2]>;
3265 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3266              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3267              Requires<[IsARM, HasV6T2]>;
3268
3269 // The with-carry-in form matches bitwise not instead of the negation.
3270 // Effectively, the inverse interpretation of the carry flag already accounts
3271 // for part of the negation.
3272 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3273              (SBCri   GPR:$src, so_imm_not:$imm)>;
3274 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3275              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3276
3277 // Note: These are implemented in C++ code, because they have to generate
3278 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3279 // cannot produce.
3280 // (mul X, 2^n+1) -> (add (X << n), X)
3281 // (mul X, 2^n-1) -> (rsb X, (X << n))
3282
3283 // ARM Arithmetic Instruction
3284 // GPR:$dst = GPR:$a op GPR:$b
3285 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3286           list<dag> pattern = [],
3287           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3288           string asm = "\t$Rd, $Rn, $Rm">
3289   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3290     Sched<[WriteALU, ReadALU, ReadALU]> {
3291   bits<4> Rn;
3292   bits<4> Rd;
3293   bits<4> Rm;
3294   let Inst{27-20} = op27_20;
3295   let Inst{11-4} = op11_4;
3296   let Inst{19-16} = Rn;
3297   let Inst{15-12} = Rd;
3298   let Inst{3-0}   = Rm;
3299
3300   let Unpredictable{11-8} = 0b1111;
3301 }
3302
3303 // Saturating add/subtract
3304
3305 let DecoderMethod = "DecodeQADDInstruction" in
3306 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3307                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3308                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3309
3310 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3311                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3312                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3313 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3314                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3315                   "\t$Rd, $Rm, $Rn">;
3316 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3317                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3318                   "\t$Rd, $Rm, $Rn">;
3319
3320 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3321 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3322 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3323 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3324 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3325 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3326 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3327 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3328 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3329 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3330 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3331 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3332
3333 // Signed/Unsigned add/subtract
3334
3335 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3336 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3337 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3338 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3339 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3340 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3341 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3342 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3343 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3344 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3345 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3346 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3347
3348 // Signed/Unsigned halving add/subtract
3349
3350 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3351 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3352 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3353 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3354 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3355 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3356 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3357 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3358 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3359 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3360 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3361 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3362
3363 // Unsigned Sum of Absolute Differences [and Accumulate].
3364
3365 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3366                 MulFrm /* for convenience */, NoItinerary, "usad8",
3367                 "\t$Rd, $Rn, $Rm", []>,
3368              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3369   bits<4> Rd;
3370   bits<4> Rn;
3371   bits<4> Rm;
3372   let Inst{27-20} = 0b01111000;
3373   let Inst{15-12} = 0b1111;
3374   let Inst{7-4} = 0b0001;
3375   let Inst{19-16} = Rd;
3376   let Inst{11-8} = Rm;
3377   let Inst{3-0} = Rn;
3378 }
3379 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3380                 MulFrm /* for convenience */, NoItinerary, "usada8",
3381                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3382              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3383   bits<4> Rd;
3384   bits<4> Rn;
3385   bits<4> Rm;
3386   bits<4> Ra;
3387   let Inst{27-20} = 0b01111000;
3388   let Inst{7-4} = 0b0001;
3389   let Inst{19-16} = Rd;
3390   let Inst{15-12} = Ra;
3391   let Inst{11-8} = Rm;
3392   let Inst{3-0} = Rn;
3393 }
3394
3395 // Signed/Unsigned saturate
3396
3397 def SSAT : AI<(outs GPRnopc:$Rd),
3398               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3399               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3400   bits<4> Rd;
3401   bits<5> sat_imm;
3402   bits<4> Rn;
3403   bits<8> sh;
3404   let Inst{27-21} = 0b0110101;
3405   let Inst{5-4} = 0b01;
3406   let Inst{20-16} = sat_imm;
3407   let Inst{15-12} = Rd;
3408   let Inst{11-7} = sh{4-0};
3409   let Inst{6} = sh{5};
3410   let Inst{3-0} = Rn;
3411 }
3412
3413 def SSAT16 : AI<(outs GPRnopc:$Rd),
3414                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3415                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3416   bits<4> Rd;
3417   bits<4> sat_imm;
3418   bits<4> Rn;
3419   let Inst{27-20} = 0b01101010;
3420   let Inst{11-4} = 0b11110011;
3421   let Inst{15-12} = Rd;
3422   let Inst{19-16} = sat_imm;
3423   let Inst{3-0} = Rn;
3424 }
3425
3426 def USAT : AI<(outs GPRnopc:$Rd),
3427               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3428               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3429   bits<4> Rd;
3430   bits<5> sat_imm;
3431   bits<4> Rn;
3432   bits<8> sh;
3433   let Inst{27-21} = 0b0110111;
3434   let Inst{5-4} = 0b01;
3435   let Inst{15-12} = Rd;
3436   let Inst{11-7} = sh{4-0};
3437   let Inst{6} = sh{5};
3438   let Inst{20-16} = sat_imm;
3439   let Inst{3-0} = Rn;
3440 }
3441
3442 def USAT16 : AI<(outs GPRnopc:$Rd),
3443                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3444                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3445   bits<4> Rd;
3446   bits<4> sat_imm;
3447   bits<4> Rn;
3448   let Inst{27-20} = 0b01101110;
3449   let Inst{11-4} = 0b11110011;
3450   let Inst{15-12} = Rd;
3451   let Inst{19-16} = sat_imm;
3452   let Inst{3-0} = Rn;
3453 }
3454
3455 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3456                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3457 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3458                (USAT imm:$pos, GPRnopc:$a, 0)>;
3459
3460 //===----------------------------------------------------------------------===//
3461 //  Bitwise Instructions.
3462 //
3463
3464 defm AND   : AsI1_bin_irs<0b0000, "and",
3465                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3466                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3467 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3468                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3469                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3470 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3471                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3472                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3473 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3474                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3475                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3476
3477 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3478 // like in the actual instruction encoding. The complexity of mapping the mask
3479 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3480 // instruction description.
3481 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3482                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3483                "bfc", "\t$Rd, $imm", "$src = $Rd",
3484                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3485                Requires<[IsARM, HasV6T2]> {
3486   bits<4> Rd;
3487   bits<10> imm;
3488   let Inst{27-21} = 0b0111110;
3489   let Inst{6-0}   = 0b0011111;
3490   let Inst{15-12} = Rd;
3491   let Inst{11-7}  = imm{4-0}; // lsb
3492   let Inst{20-16} = imm{9-5}; // msb
3493 }
3494
3495 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3496 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3497           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3498           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3499           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3500                            bf_inv_mask_imm:$imm))]>,
3501           Requires<[IsARM, HasV6T2]> {
3502   bits<4> Rd;
3503   bits<4> Rn;
3504   bits<10> imm;
3505   let Inst{27-21} = 0b0111110;
3506   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3507   let Inst{15-12} = Rd;
3508   let Inst{11-7}  = imm{4-0}; // lsb
3509   let Inst{20-16} = imm{9-5}; // width
3510   let Inst{3-0}   = Rn;
3511 }
3512
3513 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3514                   "mvn", "\t$Rd, $Rm",
3515                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3516   bits<4> Rd;
3517   bits<4> Rm;
3518   let Inst{25} = 0;
3519   let Inst{19-16} = 0b0000;
3520   let Inst{11-4} = 0b00000000;
3521   let Inst{15-12} = Rd;
3522   let Inst{3-0} = Rm;
3523 }
3524 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3525                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3526                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3527                   Sched<[WriteALU]> {
3528   bits<4> Rd;
3529   bits<12> shift;
3530   let Inst{25} = 0;
3531   let Inst{19-16} = 0b0000;
3532   let Inst{15-12} = Rd;
3533   let Inst{11-5} = shift{11-5};
3534   let Inst{4} = 0;
3535   let Inst{3-0} = shift{3-0};
3536 }
3537 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3538                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3539                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3540                   Sched<[WriteALU]> {
3541   bits<4> Rd;
3542   bits<12> shift;
3543   let Inst{25} = 0;
3544   let Inst{19-16} = 0b0000;
3545   let Inst{15-12} = Rd;
3546   let Inst{11-8} = shift{11-8};
3547   let Inst{7} = 0;
3548   let Inst{6-5} = shift{6-5};
3549   let Inst{4} = 1;
3550   let Inst{3-0} = shift{3-0};
3551 }
3552 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3553 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3554                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3555                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3556   bits<4> Rd;
3557   bits<12> imm;
3558   let Inst{25} = 1;
3559   let Inst{19-16} = 0b0000;
3560   let Inst{15-12} = Rd;
3561   let Inst{11-0} = imm;
3562 }
3563
3564 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3565              (BICri GPR:$src, so_imm_not:$imm)>;
3566
3567 //===----------------------------------------------------------------------===//
3568 //  Multiply Instructions.
3569 //
3570 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3571              string opc, string asm, list<dag> pattern>
3572   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3573   bits<4> Rd;
3574   bits<4> Rm;
3575   bits<4> Rn;
3576   let Inst{19-16} = Rd;
3577   let Inst{11-8}  = Rm;
3578   let Inst{3-0}   = Rn;
3579 }
3580 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3581              string opc, string asm, list<dag> pattern>
3582   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3583   bits<4> RdLo;
3584   bits<4> RdHi;
3585   bits<4> Rm;
3586   bits<4> Rn;
3587   let Inst{19-16} = RdHi;
3588   let Inst{15-12} = RdLo;
3589   let Inst{11-8}  = Rm;
3590   let Inst{3-0}   = Rn;
3591 }
3592 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3593              string opc, string asm, list<dag> pattern>
3594   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3595   bits<4> RdLo;
3596   bits<4> RdHi;
3597   bits<4> Rm;
3598   bits<4> Rn;
3599   let Inst{19-16} = RdHi;
3600   let Inst{15-12} = RdLo;
3601   let Inst{11-8}  = Rm;
3602   let Inst{3-0}   = Rn;
3603 }
3604
3605 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3606 //        property. Remove them when it's possible to add those properties
3607 //        on an individual MachineInstr, not just an instruction description.
3608 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3609 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3610                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3611                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3612                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3613                   Requires<[IsARM, HasV6]> {
3614   let Inst{15-12} = 0b0000;
3615   let Unpredictable{15-12} = 0b1111;
3616 }
3617
3618 let Constraints = "@earlyclobber $Rd" in
3619 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3620                                                     pred:$p, cc_out:$s),
3621                            4, IIC_iMUL32,
3622                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3623                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3624                Requires<[IsARM, NoV6, UseMulOps]>;
3625 }
3626
3627 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3628                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3629                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3630                    Requires<[IsARM, HasV6, UseMulOps]> {
3631   bits<4> Ra;
3632   let Inst{15-12} = Ra;
3633 }
3634
3635 let Constraints = "@earlyclobber $Rd" in
3636 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3637                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3638                            4, IIC_iMAC32,
3639                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3640                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3641                         Requires<[IsARM, NoV6]>;
3642
3643 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3644                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3645                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3646                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3647   bits<4> Rd;
3648   bits<4> Rm;
3649   bits<4> Rn;
3650   bits<4> Ra;
3651   let Inst{19-16} = Rd;
3652   let Inst{15-12} = Ra;
3653   let Inst{11-8}  = Rm;
3654   let Inst{3-0}   = Rn;
3655 }
3656
3657 // Extra precision multiplies with low / high results
3658 let neverHasSideEffects = 1 in {
3659 let isCommutable = 1 in {
3660 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3661                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3662                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3663                     Requires<[IsARM, HasV6]>;
3664
3665 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3666                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3667                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3668                     Requires<[IsARM, HasV6]>;
3669
3670 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3671 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3672                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3673                             4, IIC_iMUL64, [],
3674           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3675                            Requires<[IsARM, NoV6]>;
3676
3677 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3678                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3679                             4, IIC_iMUL64, [],
3680           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3681                            Requires<[IsARM, NoV6]>;
3682 }
3683 }
3684
3685 // Multiply + accumulate
3686 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3687                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3688                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3689          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3690 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3691                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3692                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3693          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3694
3695 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3696                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3697                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3698                     Requires<[IsARM, HasV6]> {
3699   bits<4> RdLo;
3700   bits<4> RdHi;
3701   bits<4> Rm;
3702   bits<4> Rn;
3703   let Inst{19-16} = RdHi;
3704   let Inst{15-12} = RdLo;
3705   let Inst{11-8}  = Rm;
3706   let Inst{3-0}   = Rn;
3707 }
3708
3709 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3710 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3711                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3712                               4, IIC_iMAC64, [],
3713              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3714                            pred:$p, cc_out:$s)>,
3715                            Requires<[IsARM, NoV6]>;
3716 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3717                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3718                               4, IIC_iMAC64, [],
3719              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3720                            pred:$p, cc_out:$s)>,
3721                            Requires<[IsARM, NoV6]>;
3722 }
3723
3724 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3725 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3726                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3727                               4, IIC_iMAC64, [],
3728           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3729                            Requires<[IsARM, NoV6]>;
3730 }
3731
3732 } // neverHasSideEffects
3733
3734 // Most significant word multiply
3735 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3736                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3737                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3738             Requires<[IsARM, HasV6]> {
3739   let Inst{15-12} = 0b1111;
3740 }
3741
3742 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3743                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3744             Requires<[IsARM, HasV6]> {
3745   let Inst{15-12} = 0b1111;
3746 }
3747
3748 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3749                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3750                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3751                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3752             Requires<[IsARM, HasV6, UseMulOps]>;
3753
3754 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3755                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3756                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3757             Requires<[IsARM, HasV6]>;
3758
3759 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3760                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3761                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3762             Requires<[IsARM, HasV6, UseMulOps]>;
3763
3764 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3765                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3766                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3767             Requires<[IsARM, HasV6]>;
3768
3769 multiclass AI_smul<string opc, PatFrag opnode> {
3770   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3771               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3772               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3773                                       (sext_inreg GPR:$Rm, i16)))]>,
3774            Requires<[IsARM, HasV5TE]>;
3775
3776   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3777               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3778               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3779                                       (sra GPR:$Rm, (i32 16))))]>,
3780            Requires<[IsARM, HasV5TE]>;
3781
3782   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3783               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3784               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3785                                       (sext_inreg GPR:$Rm, i16)))]>,
3786            Requires<[IsARM, HasV5TE]>;
3787
3788   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3789               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3790               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3791                                       (sra GPR:$Rm, (i32 16))))]>,
3792             Requires<[IsARM, HasV5TE]>;
3793
3794   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3795               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3796               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3797                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3798            Requires<[IsARM, HasV5TE]>;
3799
3800   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3801               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3802               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3803                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3804             Requires<[IsARM, HasV5TE]>;
3805 }
3806
3807
3808 multiclass AI_smla<string opc, PatFrag opnode> {
3809   let DecoderMethod = "DecodeSMLAInstruction" in {
3810   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3811               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3812               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3813               [(set GPRnopc:$Rd, (add GPR:$Ra,
3814                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3815                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3816            Requires<[IsARM, HasV5TE, UseMulOps]>;
3817
3818   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3819               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3820               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3821               [(set GPRnopc:$Rd,
3822                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3823                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3824            Requires<[IsARM, HasV5TE, UseMulOps]>;
3825
3826   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3827               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3828               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3829               [(set GPRnopc:$Rd,
3830                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3831                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3832            Requires<[IsARM, HasV5TE, UseMulOps]>;
3833
3834   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3835               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3836               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3837              [(set GPRnopc:$Rd,
3838                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3839                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3840             Requires<[IsARM, HasV5TE, UseMulOps]>;
3841
3842   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3843               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3844               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3845               [(set GPRnopc:$Rd,
3846                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3847                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3848            Requires<[IsARM, HasV5TE, UseMulOps]>;
3849
3850   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3851               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3852               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3853               [(set GPRnopc:$Rd,
3854                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3855                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3856             Requires<[IsARM, HasV5TE, UseMulOps]>;
3857   }
3858 }
3859
3860 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3861 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3862
3863 // Halfword multiply accumulate long: SMLAL<x><y>.
3864 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3865                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3866                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3867               Requires<[IsARM, HasV5TE]>;
3868
3869 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3870                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3871                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3872               Requires<[IsARM, HasV5TE]>;
3873
3874 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3875                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3876                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3877               Requires<[IsARM, HasV5TE]>;
3878
3879 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3880                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3881                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3882               Requires<[IsARM, HasV5TE]>;
3883
3884 // Helper class for AI_smld.
3885 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3886                     InstrItinClass itin, string opc, string asm>
3887   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3888   bits<4> Rn;
3889   bits<4> Rm;
3890   let Inst{27-23} = 0b01110;
3891   let Inst{22}    = long;
3892   let Inst{21-20} = 0b00;
3893   let Inst{11-8}  = Rm;
3894   let Inst{7}     = 0;
3895   let Inst{6}     = sub;
3896   let Inst{5}     = swap;
3897   let Inst{4}     = 1;
3898   let Inst{3-0}   = Rn;
3899 }
3900 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3901                 InstrItinClass itin, string opc, string asm>
3902   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3903   bits<4> Rd;
3904   let Inst{15-12} = 0b1111;
3905   let Inst{19-16} = Rd;
3906 }
3907 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3908                 InstrItinClass itin, string opc, string asm>
3909   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3910   bits<4> Ra;
3911   bits<4> Rd;
3912   let Inst{19-16} = Rd;
3913   let Inst{15-12} = Ra;
3914 }
3915 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3916                   InstrItinClass itin, string opc, string asm>
3917   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3918   bits<4> RdLo;
3919   bits<4> RdHi;
3920   let Inst{19-16} = RdHi;
3921   let Inst{15-12} = RdLo;
3922 }
3923
3924 multiclass AI_smld<bit sub, string opc> {
3925
3926   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3927                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3928                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3929
3930   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3931                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3932                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3933
3934   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3935                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3936                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3937
3938   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3939                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3940                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3941
3942 }
3943
3944 defm SMLA : AI_smld<0, "smla">;
3945 defm SMLS : AI_smld<1, "smls">;
3946
3947 multiclass AI_sdml<bit sub, string opc> {
3948
3949   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3950                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3951   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3952                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3953 }
3954
3955 defm SMUA : AI_sdml<0, "smua">;
3956 defm SMUS : AI_sdml<1, "smus">;
3957
3958 //===----------------------------------------------------------------------===//
3959 //  Division Instructions (ARMv7-A with virtualization extension)
3960 //
3961 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3962                    "sdiv", "\t$Rd, $Rn, $Rm",
3963                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3964            Requires<[IsARM, HasDivideInARM]>;
3965
3966 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3967                    "udiv", "\t$Rd, $Rn, $Rm",
3968                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3969            Requires<[IsARM, HasDivideInARM]>;
3970
3971 //===----------------------------------------------------------------------===//
3972 //  Misc. Arithmetic Instructions.
3973 //
3974
3975 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3976               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3977               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3978            Sched<[WriteALU]>;
3979
3980 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3981               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3982               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3983            Requires<[IsARM, HasV6T2]>,
3984            Sched<[WriteALU]>;
3985
3986 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3987               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3988               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3989            Sched<[WriteALU]>;
3990
3991 let AddedComplexity = 5 in
3992 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3993                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3994                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3995                Requires<[IsARM, HasV6]>,
3996            Sched<[WriteALU]>;
3997
3998 let AddedComplexity = 5 in
3999 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4000                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4001                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4002                Requires<[IsARM, HasV6]>,
4003            Sched<[WriteALU]>;
4004
4005 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4006                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4007                (REVSH GPR:$Rm)>;
4008
4009 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4010                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4011                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4012                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4013                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4014                                            0xFFFF0000)))]>,
4015                Requires<[IsARM, HasV6]>,
4016            Sched<[WriteALUsi, ReadALU]>;
4017
4018 // Alternate cases for PKHBT where identities eliminate some nodes.
4019 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4020                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4021 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4022                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4023
4024 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4025 // will match the pattern below.
4026 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4027                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4028                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4029                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4030                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4031                                            0xFFFF)))]>,
4032                Requires<[IsARM, HasV6]>,
4033            Sched<[WriteALUsi, ReadALU]>;
4034
4035 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4036 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4037 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4038 // pkhtb src1, src2, asr (17..31).
4039 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4040                    (srl GPRnopc:$src2, imm16:$sh)),
4041                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4042 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4043                    (sra GPRnopc:$src2, imm16_31:$sh)),
4044                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4045 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4046                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4047                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4048
4049 //===----------------------------------------------------------------------===//
4050 //  Comparison Instructions...
4051 //
4052
4053 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4054                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4055                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4056
4057 // ARMcmpZ can re-use the above instruction definitions.
4058 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4059              (CMPri   GPR:$src, so_imm:$imm)>;
4060 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4061              (CMPrr   GPR:$src, GPR:$rhs)>;
4062 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4063              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4064 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4065              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4066
4067 // CMN register-integer
4068 let isCompare = 1, Defs = [CPSR] in {
4069 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4070                 "cmn", "\t$Rn, $imm",
4071                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4072                 Sched<[WriteCMP, ReadALU]> {
4073   bits<4> Rn;
4074   bits<12> imm;
4075   let Inst{25} = 1;
4076   let Inst{20} = 1;
4077   let Inst{19-16} = Rn;
4078   let Inst{15-12} = 0b0000;
4079   let Inst{11-0} = imm;
4080
4081   let Unpredictable{15-12} = 0b1111;
4082 }
4083
4084 // CMN register-register/shift
4085 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4086                  "cmn", "\t$Rn, $Rm",
4087                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4088                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4089   bits<4> Rn;
4090   bits<4> Rm;
4091   let isCommutable = 1;
4092   let Inst{25} = 0;
4093   let Inst{20} = 1;
4094   let Inst{19-16} = Rn;
4095   let Inst{15-12} = 0b0000;
4096   let Inst{11-4} = 0b00000000;
4097   let Inst{3-0} = Rm;
4098
4099   let Unpredictable{15-12} = 0b1111;
4100 }
4101
4102 def CMNzrsi : AI1<0b1011, (outs),
4103                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4104                   "cmn", "\t$Rn, $shift",
4105                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4106                     GPR:$Rn, so_reg_imm:$shift)]>,
4107                     Sched<[WriteCMPsi, ReadALU]> {
4108   bits<4> Rn;
4109   bits<12> shift;
4110   let Inst{25} = 0;
4111   let Inst{20} = 1;
4112   let Inst{19-16} = Rn;
4113   let Inst{15-12} = 0b0000;
4114   let Inst{11-5} = shift{11-5};
4115   let Inst{4} = 0;
4116   let Inst{3-0} = shift{3-0};
4117
4118   let Unpredictable{15-12} = 0b1111;
4119 }
4120
4121 def CMNzrsr : AI1<0b1011, (outs),
4122                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4123                   "cmn", "\t$Rn, $shift",
4124                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4125                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4126                     Sched<[WriteCMPsr, ReadALU]> {
4127   bits<4> Rn;
4128   bits<12> shift;
4129   let Inst{25} = 0;
4130   let Inst{20} = 1;
4131   let Inst{19-16} = Rn;
4132   let Inst{15-12} = 0b0000;
4133   let Inst{11-8} = shift{11-8};
4134   let Inst{7} = 0;
4135   let Inst{6-5} = shift{6-5};
4136   let Inst{4} = 1;
4137   let Inst{3-0} = shift{3-0};
4138
4139   let Unpredictable{15-12} = 0b1111;
4140 }
4141
4142 }
4143
4144 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4145              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4146
4147 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4148              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4149
4150 // Note that TST/TEQ don't set all the same flags that CMP does!
4151 defm TST  : AI1_cmp_irs<0b1000, "tst",
4152                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4153                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4154 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4155                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4156                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4157
4158 // Pseudo i64 compares for some floating point compares.
4159 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4160     Defs = [CPSR] in {
4161 def BCCi64 : PseudoInst<(outs),
4162     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4163      IIC_Br,
4164     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4165     Sched<[WriteBr]>;
4166
4167 def BCCZi64 : PseudoInst<(outs),
4168      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4169     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4170     Sched<[WriteBr]>;
4171 } // usesCustomInserter
4172
4173
4174 // Conditional moves
4175 let neverHasSideEffects = 1 in {
4176
4177 let isCommutable = 1, isSelect = 1 in
4178 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4179                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4180                            4, IIC_iCMOVr,
4181                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4182                                                    cmovpred:$p))]>,
4183              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4184
4185 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4186                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4187                             4, IIC_iCMOVsr,
4188                             [(set GPR:$Rd,
4189                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4190                                            cmovpred:$p))]>,
4191       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4192 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4193                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4194                            4, IIC_iCMOVsr,
4195   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4196                             cmovpred:$p))]>,
4197       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4198
4199
4200 let isMoveImm = 1 in
4201 def MOVCCi16
4202     : ARMPseudoInst<(outs GPR:$Rd),
4203                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4204                     4, IIC_iMOVi,
4205                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4206                                             cmovpred:$p))]>,
4207       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4208       Sched<[WriteALU]>;
4209
4210 let isMoveImm = 1 in
4211 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4212                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4213                            4, IIC_iCMOVi,
4214                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4215                                                    cmovpred:$p))]>,
4216       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4217
4218 // Two instruction predicate mov immediate.
4219 let isMoveImm = 1 in
4220 def MOVCCi32imm
4221     : ARMPseudoInst<(outs GPR:$Rd),
4222                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4223                     8, IIC_iCMOVix2,
4224                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4225                                             cmovpred:$p))]>,
4226       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4227
4228 let isMoveImm = 1 in
4229 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4230                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4231                            4, IIC_iCMOVi,
4232                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4233                                                    cmovpred:$p))]>,
4234                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4235
4236 } // neverHasSideEffects
4237
4238
4239 //===----------------------------------------------------------------------===//
4240 // Atomic operations intrinsics
4241 //
4242
4243 def MemBarrierOptOperand : AsmOperandClass {
4244   let Name = "MemBarrierOpt";
4245   let ParserMethod = "parseMemBarrierOptOperand";
4246 }
4247 def memb_opt : Operand<i32> {
4248   let PrintMethod = "printMemBOption";
4249   let ParserMatchClass = MemBarrierOptOperand;
4250   let DecoderMethod = "DecodeMemBarrierOption";
4251 }
4252
4253 def InstSyncBarrierOptOperand : AsmOperandClass {
4254   let Name = "InstSyncBarrierOpt";
4255   let ParserMethod = "parseInstSyncBarrierOptOperand";
4256 }
4257 def instsyncb_opt : Operand<i32> {
4258   let PrintMethod = "printInstSyncBOption";
4259   let ParserMatchClass = InstSyncBarrierOptOperand;
4260   let DecoderMethod = "DecodeInstSyncBarrierOption";
4261 }
4262
4263 // memory barriers protect the atomic sequences
4264 let hasSideEffects = 1 in {
4265 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4266                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4267                 Requires<[IsARM, HasDB]> {
4268   bits<4> opt;
4269   let Inst{31-4} = 0xf57ff05;
4270   let Inst{3-0} = opt;
4271 }
4272 }
4273
4274 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4275                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4276                 Requires<[IsARM, HasDB]> {
4277   bits<4> opt;
4278   let Inst{31-4} = 0xf57ff04;
4279   let Inst{3-0} = opt;
4280 }
4281
4282 // ISB has only full system option
4283 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4284                 "isb", "\t$opt", []>,
4285                 Requires<[IsARM, HasDB]> {
4286   bits<4> opt;
4287   let Inst{31-4} = 0xf57ff06;
4288   let Inst{3-0} = opt;
4289 }
4290
4291 // Pseudo instruction that combines movs + predicated rsbmi
4292 // to implement integer ABS
4293 let usesCustomInserter = 1, Defs = [CPSR] in
4294 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4295
4296 let usesCustomInserter = 1 in {
4297   let Defs = [CPSR] in {
4298     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4299       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4300       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4301     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4302       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4303       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4304     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4305       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4306       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4307     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4308       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4309       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4310     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4311       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4312       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4313     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4314       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4315       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4316     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4317       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4318       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4319     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4320       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4321       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4322     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4323       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4324       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4325     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4326       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4327       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4328     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4329       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4330       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4331     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4332       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4333       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4334     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4335       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4336       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4337     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4338       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4339       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4340     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4341       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4342       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4343     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4344       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4345       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4346     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4347       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4348       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4349     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4350       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4351       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4352     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4353       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4354       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4355     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4356       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4357       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4358     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4359       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4360       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4361     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4362       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4363       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4364     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4365       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4366       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4367     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4368       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4369       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4370     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4371       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4372       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4373     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4374       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4375       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4376     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4377       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4378       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4379     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4380       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4381       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4382     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4383       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4384       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4385     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4386       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4387       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4388
4389     def ATOMIC_SWAP_I8 : PseudoInst<
4390       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4391       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4392     def ATOMIC_SWAP_I16 : PseudoInst<
4393       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4394       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4395     def ATOMIC_SWAP_I32 : PseudoInst<
4396       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4397       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4398
4399     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4400       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4401       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4402     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4403       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4404       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4405     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4406       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4407       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4408 }
4409 }
4410
4411 let usesCustomInserter = 1 in {
4412     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4413       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4414       NoItinerary,
4415       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4416 }
4417
4418 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4419   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4420 }]>;
4421
4422 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4423   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4424 }]>;
4425
4426 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4427   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4428 }]>;
4429
4430 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4431                       (int_arm_strex node:$val, node:$ptr), [{
4432   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4433 }]>;
4434
4435 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4436                       (int_arm_strex node:$val, node:$ptr), [{
4437   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4438 }]>;
4439
4440 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4441                       (int_arm_strex node:$val, node:$ptr), [{
4442   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4443 }]>;
4444
4445 let mayLoad = 1 in {
4446 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4447                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4448                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4449 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4450                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4451                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4452 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4453                      NoItinerary, "ldrex", "\t$Rt, $addr",
4454                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4455 let hasExtraDefRegAllocReq = 1 in
4456 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4457                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4458   let DecoderMethod = "DecodeDoubleRegLoad";
4459 }
4460
4461 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4462                      NoItinerary, "ldaexb", "\t$Rt, $addr", []>;
4463 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4464                      NoItinerary, "ldaexh", "\t$Rt, $addr", []>;
4465 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4466                      NoItinerary, "ldaex", "\t$Rt, $addr", []>;
4467 let hasExtraDefRegAllocReq = 1 in
4468 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4469                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4470   let DecoderMethod = "DecodeDoubleRegLoad";
4471 }
4472 }
4473
4474 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4475 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4476                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4477                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4478 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4479                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4480                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4481 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4482                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4483                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4484 let hasExtraSrcRegAllocReq = 1 in
4485 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4486                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4487                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4488   let DecoderMethod = "DecodeDoubleRegStore";
4489 }
4490 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4491                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4492                     []>;
4493 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4494                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4495                     []>;
4496 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4497                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4498                     []>;
4499 let hasExtraSrcRegAllocReq = 1 in
4500 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4501                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4502                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4503   let DecoderMethod = "DecodeDoubleRegStore";
4504 }
4505 }
4506
4507 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4508                 [(int_arm_clrex)]>,
4509             Requires<[IsARM, HasV7]>  {
4510   let Inst{31-0} = 0b11110101011111111111000000011111;
4511 }
4512
4513 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4514              (LDREXB addr_offset_none:$addr)>;
4515 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4516              (LDREXH addr_offset_none:$addr)>;
4517 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4518              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4519 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4520              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4521
4522 // SWP/SWPB are deprecated in V6/V7.
4523 let mayLoad = 1, mayStore = 1 in {
4524 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4525                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4526                 Requires<[PreV8]>;
4527 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4528                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4529                 Requires<[PreV8]>;
4530 }
4531
4532 //===----------------------------------------------------------------------===//
4533 // Coprocessor Instructions.
4534 //
4535
4536 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4537             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4538             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4539             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4540                           imm:$CRm, imm:$opc2)]> {
4541   bits<4> opc1;
4542   bits<4> CRn;
4543   bits<4> CRd;
4544   bits<4> cop;
4545   bits<3> opc2;
4546   bits<4> CRm;
4547
4548   let Inst{3-0}   = CRm;
4549   let Inst{4}     = 0;
4550   let Inst{7-5}   = opc2;
4551   let Inst{11-8}  = cop;
4552   let Inst{15-12} = CRd;
4553   let Inst{19-16} = CRn;
4554   let Inst{23-20} = opc1;
4555 }
4556
4557 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4558                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4559                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4560                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4561                               imm:$CRm, imm:$opc2)]> {
4562   let Inst{31-28} = 0b1111;
4563   bits<4> opc1;
4564   bits<4> CRn;
4565   bits<4> CRd;
4566   bits<4> cop;
4567   bits<3> opc2;
4568   bits<4> CRm;
4569
4570   let Inst{3-0}   = CRm;
4571   let Inst{4}     = 0;
4572   let Inst{7-5}   = opc2;
4573   let Inst{11-8}  = cop;
4574   let Inst{15-12} = CRd;
4575   let Inst{19-16} = CRn;
4576   let Inst{23-20} = opc1;
4577 }
4578
4579 class ACI<dag oops, dag iops, string opc, string asm,
4580           IndexMode im = IndexModeNone>
4581   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4582       opc, asm, "", []> {
4583   let Inst{27-25} = 0b110;
4584 }
4585 class ACInoP<dag oops, dag iops, string opc, string asm,
4586           IndexMode im = IndexModeNone>
4587   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4588          opc, asm, "", []> {
4589   let Inst{31-28} = 0b1111;
4590   let Inst{27-25} = 0b110;
4591 }
4592 multiclass LdStCop<bit load, bit Dbit, string asm> {
4593   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4594                     asm, "\t$cop, $CRd, $addr"> {
4595     bits<13> addr;
4596     bits<4> cop;
4597     bits<4> CRd;
4598     let Inst{24} = 1; // P = 1
4599     let Inst{23} = addr{8};
4600     let Inst{22} = Dbit;
4601     let Inst{21} = 0; // W = 0
4602     let Inst{20} = load;
4603     let Inst{19-16} = addr{12-9};
4604     let Inst{15-12} = CRd;
4605     let Inst{11-8} = cop;
4606     let Inst{7-0} = addr{7-0};
4607     let DecoderMethod = "DecodeCopMemInstruction";
4608   }
4609   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4610                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4611     bits<13> addr;
4612     bits<4> cop;
4613     bits<4> CRd;
4614     let Inst{24} = 1; // P = 1
4615     let Inst{23} = addr{8};
4616     let Inst{22} = Dbit;
4617     let Inst{21} = 1; // W = 1
4618     let Inst{20} = load;
4619     let Inst{19-16} = addr{12-9};
4620     let Inst{15-12} = CRd;
4621     let Inst{11-8} = cop;
4622     let Inst{7-0} = addr{7-0};
4623     let DecoderMethod = "DecodeCopMemInstruction";
4624   }
4625   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4626                               postidx_imm8s4:$offset),
4627                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4628     bits<9> offset;
4629     bits<4> addr;
4630     bits<4> cop;
4631     bits<4> CRd;
4632     let Inst{24} = 0; // P = 0
4633     let Inst{23} = offset{8};
4634     let Inst{22} = Dbit;
4635     let Inst{21} = 1; // W = 1
4636     let Inst{20} = load;
4637     let Inst{19-16} = addr;
4638     let Inst{15-12} = CRd;
4639     let Inst{11-8} = cop;
4640     let Inst{7-0} = offset{7-0};
4641     let DecoderMethod = "DecodeCopMemInstruction";
4642   }
4643   def _OPTION : ACI<(outs),
4644                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4645                          coproc_option_imm:$option),
4646       asm, "\t$cop, $CRd, $addr, $option"> {
4647     bits<8> option;
4648     bits<4> addr;
4649     bits<4> cop;
4650     bits<4> CRd;
4651     let Inst{24} = 0; // P = 0
4652     let Inst{23} = 1; // U = 1
4653     let Inst{22} = Dbit;
4654     let Inst{21} = 0; // W = 0
4655     let Inst{20} = load;
4656     let Inst{19-16} = addr;
4657     let Inst{15-12} = CRd;
4658     let Inst{11-8} = cop;
4659     let Inst{7-0} = option;
4660     let DecoderMethod = "DecodeCopMemInstruction";
4661   }
4662 }
4663 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4664   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4665                        asm, "\t$cop, $CRd, $addr"> {
4666     bits<13> addr;
4667     bits<4> cop;
4668     bits<4> CRd;
4669     let Inst{24} = 1; // P = 1
4670     let Inst{23} = addr{8};
4671     let Inst{22} = Dbit;
4672     let Inst{21} = 0; // W = 0
4673     let Inst{20} = load;
4674     let Inst{19-16} = addr{12-9};
4675     let Inst{15-12} = CRd;
4676     let Inst{11-8} = cop;
4677     let Inst{7-0} = addr{7-0};
4678     let DecoderMethod = "DecodeCopMemInstruction";
4679   }
4680   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4681                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4682     bits<13> addr;
4683     bits<4> cop;
4684     bits<4> CRd;
4685     let Inst{24} = 1; // P = 1
4686     let Inst{23} = addr{8};
4687     let Inst{22} = Dbit;
4688     let Inst{21} = 1; // W = 1
4689     let Inst{20} = load;
4690     let Inst{19-16} = addr{12-9};
4691     let Inst{15-12} = CRd;
4692     let Inst{11-8} = cop;
4693     let Inst{7-0} = addr{7-0};
4694     let DecoderMethod = "DecodeCopMemInstruction";
4695   }
4696   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4697                                  postidx_imm8s4:$offset),
4698                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4699     bits<9> offset;
4700     bits<4> addr;
4701     bits<4> cop;
4702     bits<4> CRd;
4703     let Inst{24} = 0; // P = 0
4704     let Inst{23} = offset{8};
4705     let Inst{22} = Dbit;
4706     let Inst{21} = 1; // W = 1
4707     let Inst{20} = load;
4708     let Inst{19-16} = addr;
4709     let Inst{15-12} = CRd;
4710     let Inst{11-8} = cop;
4711     let Inst{7-0} = offset{7-0};
4712     let DecoderMethod = "DecodeCopMemInstruction";
4713   }
4714   def _OPTION : ACInoP<(outs),
4715                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4716                             coproc_option_imm:$option),
4717       asm, "\t$cop, $CRd, $addr, $option"> {
4718     bits<8> option;
4719     bits<4> addr;
4720     bits<4> cop;
4721     bits<4> CRd;
4722     let Inst{24} = 0; // P = 0
4723     let Inst{23} = 1; // U = 1
4724     let Inst{22} = Dbit;
4725     let Inst{21} = 0; // W = 0
4726     let Inst{20} = load;
4727     let Inst{19-16} = addr;
4728     let Inst{15-12} = CRd;
4729     let Inst{11-8} = cop;
4730     let Inst{7-0} = option;
4731     let DecoderMethod = "DecodeCopMemInstruction";
4732   }
4733 }
4734
4735 defm LDC   : LdStCop <1, 0, "ldc">;
4736 defm LDCL  : LdStCop <1, 1, "ldcl">;
4737 defm STC   : LdStCop <0, 0, "stc">;
4738 defm STCL  : LdStCop <0, 1, "stcl">;
4739 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4740 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4741 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4742 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4743
4744 //===----------------------------------------------------------------------===//
4745 // Move between coprocessor and ARM core register.
4746 //
4747
4748 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4749                 list<dag> pattern>
4750   : ABI<0b1110, oops, iops, NoItinerary, opc,
4751         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4752   let Inst{20} = direction;
4753   let Inst{4} = 1;
4754
4755   bits<4> Rt;
4756   bits<4> cop;
4757   bits<3> opc1;
4758   bits<3> opc2;
4759   bits<4> CRm;
4760   bits<4> CRn;
4761
4762   let Inst{15-12} = Rt;
4763   let Inst{11-8}  = cop;
4764   let Inst{23-21} = opc1;
4765   let Inst{7-5}   = opc2;
4766   let Inst{3-0}   = CRm;
4767   let Inst{19-16} = CRn;
4768 }
4769
4770 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4771                     (outs),
4772                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4773                          c_imm:$CRm, imm0_7:$opc2),
4774                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4775                                   imm:$CRm, imm:$opc2)]>;
4776 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4777                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4778                         c_imm:$CRm, 0, pred:$p)>;
4779 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4780                     (outs GPRwithAPSR:$Rt),
4781                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4782                          imm0_7:$opc2), []>;
4783 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4784                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4785                         c_imm:$CRm, 0, pred:$p)>;
4786
4787 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4788              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4789
4790 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4791                  list<dag> pattern>
4792   : ABXI<0b1110, oops, iops, NoItinerary,
4793          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4794   let Inst{31-24} = 0b11111110;
4795   let Inst{20} = direction;
4796   let Inst{4} = 1;
4797
4798   bits<4> Rt;
4799   bits<4> cop;
4800   bits<3> opc1;
4801   bits<3> opc2;
4802   bits<4> CRm;
4803   bits<4> CRn;
4804
4805   let Inst{15-12} = Rt;
4806   let Inst{11-8}  = cop;
4807   let Inst{23-21} = opc1;
4808   let Inst{7-5}   = opc2;
4809   let Inst{3-0}   = CRm;
4810   let Inst{19-16} = CRn;
4811 }
4812
4813 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4814                       (outs),
4815                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4816                            c_imm:$CRm, imm0_7:$opc2),
4817                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4818                                      imm:$CRm, imm:$opc2)]>;
4819 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4820                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4821                          c_imm:$CRm, 0)>;
4822 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4823                       (outs GPRwithAPSR:$Rt),
4824                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4825                            imm0_7:$opc2), []>;
4826 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4827                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4828                          c_imm:$CRm, 0)>;
4829
4830 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4831                               imm:$CRm, imm:$opc2),
4832                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4833
4834 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4835   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4836         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4837         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4838   let Inst{23-21} = 0b010;
4839   let Inst{20} = direction;
4840
4841   bits<4> Rt;
4842   bits<4> Rt2;
4843   bits<4> cop;
4844   bits<4> opc1;
4845   bits<4> CRm;
4846
4847   let Inst{15-12} = Rt;
4848   let Inst{19-16} = Rt2;
4849   let Inst{11-8}  = cop;
4850   let Inst{7-4}   = opc1;
4851   let Inst{3-0}   = CRm;
4852 }
4853
4854 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4855                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4856                                      GPRnopc:$Rt2, imm:$CRm)]>;
4857 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4858
4859 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4860   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4861          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4862          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4863   let Inst{31-28} = 0b1111;
4864   let Inst{23-21} = 0b010;
4865   let Inst{20} = direction;
4866
4867   bits<4> Rt;
4868   bits<4> Rt2;
4869   bits<4> cop;
4870   bits<4> opc1;
4871   bits<4> CRm;
4872
4873   let Inst{15-12} = Rt;
4874   let Inst{19-16} = Rt2;
4875   let Inst{11-8}  = cop;
4876   let Inst{7-4}   = opc1;
4877   let Inst{3-0}   = CRm;
4878
4879   let DecoderMethod = "DecodeMRRC2";
4880 }
4881
4882 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4883                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4884                                         GPRnopc:$Rt2, imm:$CRm)]>;
4885 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4886
4887 //===----------------------------------------------------------------------===//
4888 // Move between special register and ARM core register
4889 //
4890
4891 // Move to ARM core register from Special Register
4892 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4893               "mrs", "\t$Rd, apsr", []> {
4894   bits<4> Rd;
4895   let Inst{23-16} = 0b00001111;
4896   let Unpredictable{19-17} = 0b111;
4897
4898   let Inst{15-12} = Rd;
4899
4900   let Inst{11-0} = 0b000000000000;
4901   let Unpredictable{11-0} = 0b110100001111;
4902 }
4903
4904 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4905          Requires<[IsARM]>;
4906
4907 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4908 // section B9.3.9, with the R bit set to 1.
4909 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4910                  "mrs", "\t$Rd, spsr", []> {
4911   bits<4> Rd;
4912   let Inst{23-16} = 0b01001111;
4913   let Unpredictable{19-16} = 0b1111;
4914
4915   let Inst{15-12} = Rd;
4916
4917   let Inst{11-0} = 0b000000000000;
4918   let Unpredictable{11-0} = 0b110100001111;
4919 }
4920
4921 // Move from ARM core register to Special Register
4922 //
4923 // No need to have both system and application versions, the encodings are the
4924 // same and the assembly parser has no way to distinguish between them. The mask
4925 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4926 // the mask with the fields to be accessed in the special register.
4927 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4928               "msr", "\t$mask, $Rn", []> {
4929   bits<5> mask;
4930   bits<4> Rn;
4931
4932   let Inst{23} = 0;
4933   let Inst{22} = mask{4}; // R bit
4934   let Inst{21-20} = 0b10;
4935   let Inst{19-16} = mask{3-0};
4936   let Inst{15-12} = 0b1111;
4937   let Inst{11-4} = 0b00000000;
4938   let Inst{3-0} = Rn;
4939 }
4940
4941 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4942                "msr", "\t$mask, $a", []> {
4943   bits<5> mask;
4944   bits<12> a;
4945
4946   let Inst{23} = 0;
4947   let Inst{22} = mask{4}; // R bit
4948   let Inst{21-20} = 0b10;
4949   let Inst{19-16} = mask{3-0};
4950   let Inst{15-12} = 0b1111;
4951   let Inst{11-0} = a;
4952 }
4953
4954 //===----------------------------------------------------------------------===//
4955 // TLS Instructions
4956 //
4957
4958 // __aeabi_read_tp preserves the registers r1-r3.
4959 // This is a pseudo inst so that we can get the encoding right,
4960 // complete with fixup for the aeabi_read_tp function.
4961 let isCall = 1,
4962   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4963   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4964                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
4965 }
4966
4967 //===----------------------------------------------------------------------===//
4968 // SJLJ Exception handling intrinsics
4969 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4970 //   address and save #0 in R0 for the non-longjmp case.
4971 //   Since by its nature we may be coming from some other function to get
4972 //   here, and we're using the stack frame for the containing function to
4973 //   save/restore registers, we can't keep anything live in regs across
4974 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4975 //   when we get here from a longjmp(). We force everything out of registers
4976 //   except for our own input by listing the relevant registers in Defs. By
4977 //   doing so, we also cause the prologue/epilogue code to actively preserve
4978 //   all of the callee-saved resgisters, which is exactly what we want.
4979 //   A constant value is passed in $val, and we use the location as a scratch.
4980 //
4981 // These are pseudo-instructions and are lowered to individual MC-insts, so
4982 // no encoding information is necessary.
4983 let Defs =
4984   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4985     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4986   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4987   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4988                                NoItinerary,
4989                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4990                            Requires<[IsARM, HasVFP2]>;
4991 }
4992
4993 let Defs =
4994   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4995   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4996   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4997                                    NoItinerary,
4998                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4999                                 Requires<[IsARM, NoVFP]>;
5000 }
5001
5002 // FIXME: Non-IOS version(s)
5003 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5004     Defs = [ R7, LR, SP ] in {
5005 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5006                              NoItinerary,
5007                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5008                                 Requires<[IsARM, IsIOS]>;
5009 }
5010
5011 // eh.sjlj.dispatchsetup pseudo-instruction.
5012 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5013 // the pseudo is expanded (which happens before any passes that need the
5014 // instruction size).
5015 let isBarrier = 1 in
5016 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5017
5018
5019 //===----------------------------------------------------------------------===//
5020 // Non-Instruction Patterns
5021 //
5022
5023 // ARMv4 indirect branch using (MOVr PC, dst)
5024 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5025   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5026                     4, IIC_Br, [(brind GPR:$dst)],
5027                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5028                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5029
5030 // Large immediate handling.
5031
5032 // 32-bit immediate using two piece so_imms or movw + movt.
5033 // This is a single pseudo instruction, the benefit is that it can be remat'd
5034 // as a single unit instead of having to handle reg inputs.
5035 // FIXME: Remove this when we can do generalized remat.
5036 let isReMaterializable = 1, isMoveImm = 1 in
5037 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5038                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5039                            Requires<[IsARM]>;
5040
5041 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5042 // It also makes it possible to rematerialize the instructions.
5043 // FIXME: Remove this when we can do generalized remat and when machine licm
5044 // can properly the instructions.
5045 let isReMaterializable = 1 in {
5046 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5047                               IIC_iMOVix2addpc,
5048                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5049                         Requires<[IsARM, UseMovt]>;
5050
5051 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5052                              IIC_iMOVix2,
5053                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
5054                         Requires<[IsARM, UseMovt]>;
5055
5056 let AddedComplexity = 10 in
5057 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5058                                 IIC_iMOVix2ld,
5059                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5060                     Requires<[IsARM, UseMovt]>;
5061 } // isReMaterializable
5062
5063 // ConstantPool, GlobalAddress, and JumpTable
5064 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
5065             Requires<[IsARM, DontUseMovt]>;
5066 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5067 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5068             Requires<[IsARM, UseMovt]>;
5069 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5070              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5071
5072 // TODO: add,sub,and, 3-instr forms?
5073
5074 // Tail calls. These patterns also apply to Thumb mode.
5075 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5076 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5077 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5078
5079 // Direct calls
5080 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5081 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5082              (BMOVPCB_CALL texternalsym:$func)>;
5083
5084 // zextload i1 -> zextload i8
5085 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5086 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5087
5088 // extload -> zextload
5089 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5090 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5091 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5092 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5093
5094 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5095
5096 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5097 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5098
5099 // smul* and smla*
5100 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5101                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5102                  (SMULBB GPR:$a, GPR:$b)>;
5103 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5104                  (SMULBB GPR:$a, GPR:$b)>;
5105 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5106                       (sra GPR:$b, (i32 16))),
5107                  (SMULBT GPR:$a, GPR:$b)>;
5108 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5109                  (SMULBT GPR:$a, GPR:$b)>;
5110 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5111                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5112                  (SMULTB GPR:$a, GPR:$b)>;
5113 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5114                 (SMULTB GPR:$a, GPR:$b)>;
5115 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5116                       (i32 16)),
5117                  (SMULWB GPR:$a, GPR:$b)>;
5118 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5119                  (SMULWB GPR:$a, GPR:$b)>;
5120
5121 def : ARMV5MOPat<(add GPR:$acc,
5122                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5123                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5124                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5125 def : ARMV5MOPat<(add GPR:$acc,
5126                       (mul sext_16_node:$a, sext_16_node:$b)),
5127                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5128 def : ARMV5MOPat<(add GPR:$acc,
5129                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5130                            (sra GPR:$b, (i32 16)))),
5131                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5132 def : ARMV5MOPat<(add GPR:$acc,
5133                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5134                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5135 def : ARMV5MOPat<(add GPR:$acc,
5136                       (mul (sra GPR:$a, (i32 16)),
5137                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5138                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5139 def : ARMV5MOPat<(add GPR:$acc,
5140                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5141                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5142 def : ARMV5MOPat<(add GPR:$acc,
5143                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5144                            (i32 16))),
5145                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5146 def : ARMV5MOPat<(add GPR:$acc,
5147                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5148                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5149
5150
5151 // Pre-v7 uses MCR for synchronization barriers.
5152 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5153          Requires<[IsARM, HasV6]>;
5154
5155 // SXT/UXT with no rotate
5156 let AddedComplexity = 16 in {
5157 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5158 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5159 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5160 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5161                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5162 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5163                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5164 }
5165
5166 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5167 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5168
5169 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5170                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5171 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5172                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5173
5174 // Atomic load/store patterns
5175 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5176              (LDRBrs ldst_so_reg:$src)>;
5177 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5178              (LDRBi12 addrmode_imm12:$src)>;
5179 def : ARMPat<(atomic_load_16 addrmode3:$src),
5180              (LDRH addrmode3:$src)>;
5181 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5182              (LDRrs ldst_so_reg:$src)>;
5183 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5184              (LDRi12 addrmode_imm12:$src)>;
5185 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5186              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5187 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5188              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5189 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5190              (STRH GPR:$val, addrmode3:$ptr)>;
5191 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5192              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5193 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5194              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5195
5196
5197 //===----------------------------------------------------------------------===//
5198 // Thumb Support
5199 //
5200
5201 include "ARMInstrThumb.td"
5202
5203 //===----------------------------------------------------------------------===//
5204 // Thumb2 Support
5205 //
5206
5207 include "ARMInstrThumb2.td"
5208
5209 //===----------------------------------------------------------------------===//
5210 // Floating Point Support
5211 //
5212
5213 include "ARMInstrVFP.td"
5214
5215 //===----------------------------------------------------------------------===//
5216 // Advanced SIMD (NEON) Support
5217 //
5218
5219 include "ARMInstrNEON.td"
5220
5221 //===----------------------------------------------------------------------===//
5222 // Assembler aliases
5223 //
5224
5225 // Memory barriers
5226 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5227 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5228 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5229
5230 // System instructions
5231 def : MnemonicAlias<"swi", "svc">;
5232
5233 // Load / Store Multiple
5234 def : MnemonicAlias<"ldmfd", "ldm">;
5235 def : MnemonicAlias<"ldmia", "ldm">;
5236 def : MnemonicAlias<"ldmea", "ldmdb">;
5237 def : MnemonicAlias<"stmfd", "stmdb">;
5238 def : MnemonicAlias<"stmia", "stm">;
5239 def : MnemonicAlias<"stmea", "stm">;
5240
5241 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5242 // shift amount is zero (i.e., unspecified).
5243 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5244                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5245         Requires<[IsARM, HasV6]>;
5246 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5247                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5248         Requires<[IsARM, HasV6]>;
5249
5250 // PUSH/POP aliases for STM/LDM
5251 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5252 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5253
5254 // SSAT/USAT optional shift operand.
5255 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5256                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5257 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5258                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5259
5260
5261 // Extend instruction optional rotate operand.
5262 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5263                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5264 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5265                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5266 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5267                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5268 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5269                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5270 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5271                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5272 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5273                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5274
5275 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5276                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5277 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5278                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5279 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5280                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5281 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5282                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5283 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5284                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5285 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5286                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5287
5288
5289 // RFE aliases
5290 def : MnemonicAlias<"rfefa", "rfeda">;
5291 def : MnemonicAlias<"rfeea", "rfedb">;
5292 def : MnemonicAlias<"rfefd", "rfeia">;
5293 def : MnemonicAlias<"rfeed", "rfeib">;
5294 def : MnemonicAlias<"rfe", "rfeia">;
5295
5296 // SRS aliases
5297 def : MnemonicAlias<"srsfa", "srsib">;
5298 def : MnemonicAlias<"srsea", "srsia">;
5299 def : MnemonicAlias<"srsfd", "srsdb">;
5300 def : MnemonicAlias<"srsed", "srsda">;
5301 def : MnemonicAlias<"srs", "srsia">;
5302
5303 // QSAX == QSUBADDX
5304 def : MnemonicAlias<"qsubaddx", "qsax">;
5305 // SASX == SADDSUBX
5306 def : MnemonicAlias<"saddsubx", "sasx">;
5307 // SHASX == SHADDSUBX
5308 def : MnemonicAlias<"shaddsubx", "shasx">;
5309 // SHSAX == SHSUBADDX
5310 def : MnemonicAlias<"shsubaddx", "shsax">;
5311 // SSAX == SSUBADDX
5312 def : MnemonicAlias<"ssubaddx", "ssax">;
5313 // UASX == UADDSUBX
5314 def : MnemonicAlias<"uaddsubx", "uasx">;
5315 // UHASX == UHADDSUBX
5316 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5317 // UHSAX == UHSUBADDX
5318 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5319 // UQASX == UQADDSUBX
5320 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5321 // UQSAX == UQSUBADDX
5322 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5323 // USAX == USUBADDX
5324 def : MnemonicAlias<"usubaddx", "usax">;
5325
5326 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5327 // for isel.
5328 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5329                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5330 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5331                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5332 // Same for AND <--> BIC
5333 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5334                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5335                           pred:$p, cc_out:$s)>;
5336 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5337                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5338                           pred:$p, cc_out:$s)>;
5339 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5340                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5341                           pred:$p, cc_out:$s)>;
5342 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5343                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5344                           pred:$p, cc_out:$s)>;
5345
5346 // Likewise, "add Rd, so_imm_neg" -> sub
5347 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5348                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5349 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5350                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5351 // Same for CMP <--> CMN via so_imm_neg
5352 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5353                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5354 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5355                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5356
5357 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5358 // LSR, ROR, and RRX instructions.
5359 // FIXME: We need C++ parser hooks to map the alias to the MOV
5360 //        encoding. It seems we should be able to do that sort of thing
5361 //        in tblgen, but it could get ugly.
5362 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5363 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5364                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5365                              cc_out:$s)>;
5366 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5367                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5368                              cc_out:$s)>;
5369 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5370                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5371                              cc_out:$s)>;
5372 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5373                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5374                              cc_out:$s)>;
5375 }
5376 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5377                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5378 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5379 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5380                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5381                              cc_out:$s)>;
5382 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5383                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5384                              cc_out:$s)>;
5385 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5386                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5387                              cc_out:$s)>;
5388 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5389                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5390                              cc_out:$s)>;
5391 }
5392
5393 // "neg" is and alias for "rsb rd, rn, #0"
5394 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5395                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5396
5397 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5398 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5399          Requires<[IsARM, NoV6]>;
5400
5401 // UMULL/SMULL are available on all arches, but the instruction definitions
5402 // need difference constraints pre-v6. Use these aliases for the assembly
5403 // parsing on pre-v6.
5404 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5405             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5406          Requires<[IsARM, NoV6]>;
5407 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5408             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5409          Requires<[IsARM, NoV6]>;
5410
5411 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5412 // is discarded.
5413 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;