lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  99 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 100 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 101
 102 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 103                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 104 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 105                               [SDNPHasChain, SDNPSideEffect,
 106                                SDNPOptInGlue, SDNPOutGlue]>;
 107 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 108                                 SDT_ARMStructByVal,
 109                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 110                                  SDNPMayStore, SDNPMayLoad]>;
 111
 112 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 119                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 120                                SDNPVariadic]>;
 121
 122 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 123                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 124 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 125                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 126 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 127                               [SDNPInGlue]>;
 128
 129 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 130                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 131
 132 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 133                               [SDNPHasChain]>;
 134 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 135                               [SDNPHasChain]>;
 136
 137 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 138                               [SDNPHasChain]>;
 139
 140 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 141                               [SDNPOutGlue]>;
 142
 143 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 144                               [SDNPOutGlue]>;
 145
 146 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 147                               [SDNPOutGlue, SDNPCommutative]>;
 148
 149 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 150
 151 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 153 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 154
 155 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 156                               [SDNPCommutative]>;
 157 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 158 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 159 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 160
 161 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 162 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 163                                SDT_ARMEH_SJLJ_Setjmp,
 164                                [SDNPHasChain, SDNPSideEffect]>;
 165 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 166                                SDT_ARMEH_SJLJ_Longjmp,
 167                                [SDNPHasChain, SDNPSideEffect]>;
 168
 169 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 170                                [SDNPHasChain, SDNPSideEffect]>;
 171 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 172                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 173
 174 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 175
 176 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 177                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 178
 179 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 180
 181 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 182 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 183
 184 //===----------------------------------------------------------------------===//
 185 // ARM Instruction Predicate Definitions.
 186 //
 187 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 188                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 189 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 190 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 191 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 192                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 193 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 194                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 195 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 196 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 197                                  AssemblerPredicate<"HasV6MOps",
 198                                                     "armv6m or armv6t2">;
 199 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 200                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 201 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 202 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 203                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 204 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 205                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 206 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 207                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 208 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 209 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 210                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 211 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 212                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 213 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 214                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 215 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 216                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 217                                                     "double precision VFP">;
 218 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 219                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 220 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 221                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 222 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 223                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 224 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 225                                  AssemblerPredicate<"FeatureFP16","half-float">;
 226 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 227                                  AssemblerPredicate<"FeatureHWDiv", "divide in THUMB">;
 228 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 229                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 230 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 231                                  AssemblerPredicate<"FeatureT2XtPk",
 232                                                      "pack/extract">;
 233 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 234                                  AssemblerPredicate<"FeatureDSPThumb2",
 235                                                     "thumb2-dsp">;
 236 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 237                                  AssemblerPredicate<"FeatureDB",
 238                                                     "data-barriers">;
 239 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 240                                  AssemblerPredicate<"FeatureMP",
 241                                                     "mp-extensions">;
 242 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 243                                  AssemblerPredicate<"FeatureTrustZone",
 244                                                     "TrustZone">;
 245 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 246 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 247 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 248                                  AssemblerPredicate<"ModeThumb", "thumb">;
 249 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 250 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 251                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 252                                                     "thumb2">;
 253 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 254                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 255 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 256                                  AssemblerPredicate<"!FeatureMClass",
 257                                                     "!armv*m">;
 258 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 259                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 260 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 261 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 262 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 263 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 264                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 265 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 266
 267 // FIXME: Eventually this will be just "hasV6T2Ops".
 268 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 269 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 270 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 271 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 272
 273 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 274 // But only select them if more precision in FP computation is allowed.
 275 // Do not use them for Darwin platforms.
 276 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 277                                  " FPOpFusion::Fast) && "
 278                                  "!Subtarget->isTargetDarwin()">;
 279 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 280                                  " FPOpFusion::Fast &&"
 281                                  " Subtarget->hasVFP4()) || "
 282                                  "Subtarget->isTargetDarwin()">;
 283
 284 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 285 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 286 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 287
 288 // VDUP.32 is microcoded on Swift - prefer VMOV.
 289 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 290 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 291
 292 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 293 // this allows more effective execution domain optimization. See
 294 // setExecutionDomain().
 295 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 296 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 297
 298 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 299 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 300
 301 //===----------------------------------------------------------------------===//
 302 // ARM Flag Definitions.
 303
 304 class RegConstraint<string C> {
 305   string Constraints = C;
 306 }
 307
 308 //===----------------------------------------------------------------------===//
 309 //  ARM specific transformation functions and pattern fragments.
 310 //
 311
 312 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 313 def imm_neg_XFORM : SDNodeXForm<imm, [{
 314   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 315 }]>;
 316
 317 // imm_not_XFORM - Return the complement of a i32 immediate value.
 318 def imm_not_XFORM : SDNodeXForm<imm, [{
 319   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 320 }]>;
 321
 322 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 323 def imm16_31 : ImmLeaf<i32, [{
 324   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 325 }]>;
 326
 327 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 328 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 329     unsigned Value = -(unsigned)N->getZExtValue();
 330     return Value && ARM_AM::getSOImmVal(Value) != -1;
 331   }], imm_neg_XFORM> {
 332   let ParserMatchClass = so_imm_neg_asmoperand;
 333 }
 334
 335 // Note: this pattern doesn't require an encoder method and such, as it's
 336 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 337 // is handled by the destination instructions, which use so_imm.
 338 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 339 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 340     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 341   }], imm_not_XFORM> {
 342   let ParserMatchClass = so_imm_not_asmoperand;
 343 }
 344
 345 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 346 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 347   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 348 }]>;
 349
 350 /// Split a 32-bit immediate into two 16 bit parts.
 351 def hi16 : SDNodeXForm<imm, [{
 352   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 353 }]>;
 354
 355 def lo16AllZero : PatLeaf<(i32 imm), [{
 356   // Returns true if all low 16-bits are 0.
 357   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 358 }], hi16>;
 359
 360 class BinOpWithFlagFrag<dag res> :
 361       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 362 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 363 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 364
 365 // An 'and' node with a single use.
 366 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 367   return N->hasOneUse();
 368 }]>;
 369
 370 // An 'xor' node with a single use.
 371 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 372   return N->hasOneUse();
 373 }]>;
 374
 375 // An 'fmul' node with a single use.
 376 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 377   return N->hasOneUse();
 378 }]>;
 379
 380 // An 'fadd' node which checks for single non-hazardous use.
 381 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 382   return hasNoVMLxHazardUse(N);
 383 }]>;
 384
 385 // An 'fsub' node which checks for single non-hazardous use.
 386 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 387   return hasNoVMLxHazardUse(N);
 388 }]>;
 389
 390 //===----------------------------------------------------------------------===//
 391 // Operand Definitions.
 392 //
 393
 394 // Immediate operands with a shared generic asm render method.
 395 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 396
 397 // Branch target.
 398 // FIXME: rename brtarget to t2_brtarget
 399 def brtarget : Operand<OtherVT> {
 400   let EncoderMethod = "getBranchTargetOpValue";
 401   let OperandType = "OPERAND_PCREL";
 402   let DecoderMethod = "DecodeT2BROperand";
 403 }
 404
 405 // FIXME: get rid of this one?
 406 def uncondbrtarget : Operand<OtherVT> {
 407   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 408   let OperandType = "OPERAND_PCREL";
 409 }
 410
 411 // Branch target for ARM. Handles conditional/unconditional
 412 def br_target : Operand<OtherVT> {
 413   let EncoderMethod = "getARMBranchTargetOpValue";
 414   let OperandType = "OPERAND_PCREL";
 415 }
 416
 417 // Call target.
 418 // FIXME: rename bltarget to t2_bl_target?
 419 def bltarget : Operand<i32> {
 420   // Encoded the same as branch targets.
 421   let EncoderMethod = "getBranchTargetOpValue";
 422   let OperandType = "OPERAND_PCREL";
 423 }
 424
 425 // Call target for ARM. Handles conditional/unconditional
 426 // FIXME: rename bl_target to t2_bltarget?
 427 def bl_target : Operand<i32> {
 428   let EncoderMethod = "getARMBLTargetOpValue";
 429   let OperandType = "OPERAND_PCREL";
 430 }
 431
 432 def blx_target : Operand<i32> {
 433   let EncoderMethod = "getARMBLXTargetOpValue";
 434   let OperandType = "OPERAND_PCREL";
 435 }
 436
 437 // A list of registers separated by comma. Used by load/store multiple.
 438 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 439 def reglist : Operand<i32> {
 440   let EncoderMethod = "getRegisterListOpValue";
 441   let ParserMatchClass = RegListAsmOperand;
 442   let PrintMethod = "printRegisterList";
 443   let DecoderMethod = "DecodeRegListOperand";
 444 }
 445
 446 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 447
 448 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 449 def dpr_reglist : Operand<i32> {
 450   let EncoderMethod = "getRegisterListOpValue";
 451   let ParserMatchClass = DPRRegListAsmOperand;
 452   let PrintMethod = "printRegisterList";
 453   let DecoderMethod = "DecodeDPRRegListOperand";
 454 }
 455
 456 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 457 def spr_reglist : Operand<i32> {
 458   let EncoderMethod = "getRegisterListOpValue";
 459   let ParserMatchClass = SPRRegListAsmOperand;
 460   let PrintMethod = "printRegisterList";
 461   let DecoderMethod = "DecodeSPRRegListOperand";
 462 }
 463
 464 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 465 def cpinst_operand : Operand<i32> {
 466   let PrintMethod = "printCPInstOperand";
 467 }
 468
 469 // Local PC labels.
 470 def pclabel : Operand<i32> {
 471   let PrintMethod = "printPCLabel";
 472 }
 473
 474 // ADR instruction labels.
 475 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 476 def adrlabel : Operand<i32> {
 477   let EncoderMethod = "getAdrLabelOpValue";
 478   let ParserMatchClass = AdrLabelAsmOperand;
 479   let PrintMethod = "printAdrLabelOperand<0>";
 480 }
 481
 482 def neon_vcvt_imm32 : Operand<i32> {
 483   let EncoderMethod = "getNEONVcvtImm32OpValue";
 484   let DecoderMethod = "DecodeVCVTImmOperand";
 485 }
 486
 487 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 488 def rot_imm_XFORM: SDNodeXForm<imm, [{
 489   switch (N->getZExtValue()){
 490   default: assert(0);
 491   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 492   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 493   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 494   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 495   }
 496 }]>;
 497 def RotImmAsmOperand : AsmOperandClass {
 498   let Name = "RotImm";
 499   let ParserMethod = "parseRotImm";
 500 }
 501 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 502     int32_t v = N->getZExtValue();
 503     return v == 8 || v == 16 || v == 24; }],
 504     rot_imm_XFORM> {
 505   let PrintMethod = "printRotImmOperand";
 506   let ParserMatchClass = RotImmAsmOperand;
 507 }
 508
 509 // shift_imm: An integer that encodes a shift amount and the type of shift
 510 // (asr or lsl). The 6-bit immediate encodes as:
 511 //    {5}     0 ==> lsl
 512 //            1     asr
 513 //    {4-0}   imm5 shift amount.
 514 //            asr #32 encoded as imm5 == 0.
 515 def ShifterImmAsmOperand : AsmOperandClass {
 516   let Name = "ShifterImm";
 517   let ParserMethod = "parseShifterImm";
 518 }
 519 def shift_imm : Operand<i32> {
 520   let PrintMethod = "printShiftImmOperand";
 521   let ParserMatchClass = ShifterImmAsmOperand;
 522 }
 523
 524 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 525 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 526 def so_reg_reg : Operand<i32>,  // reg reg imm
 527                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 528                                 [shl, srl, sra, rotr]> {
 529   let EncoderMethod = "getSORegRegOpValue";
 530   let PrintMethod = "printSORegRegOperand";
 531   let DecoderMethod = "DecodeSORegRegOperand";
 532   let ParserMatchClass = ShiftedRegAsmOperand;
 533   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 534 }
 535
 536 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 537 def so_reg_imm : Operand<i32>, // reg imm
 538                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 539                                 [shl, srl, sra, rotr]> {
 540   let EncoderMethod = "getSORegImmOpValue";
 541   let PrintMethod = "printSORegImmOperand";
 542   let DecoderMethod = "DecodeSORegImmOperand";
 543   let ParserMatchClass = ShiftedImmAsmOperand;
 544   let MIOperandInfo = (ops GPR, i32imm);
 545 }
 546
 547 // FIXME: Does this need to be distinct from so_reg?
 548 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 549                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 550                                   [shl,srl,sra,rotr]> {
 551   let EncoderMethod = "getSORegRegOpValue";
 552   let PrintMethod = "printSORegRegOperand";
 553   let DecoderMethod = "DecodeSORegRegOperand";
 554   let ParserMatchClass = ShiftedRegAsmOperand;
 555   let MIOperandInfo = (ops GPR, GPR, i32imm);
 556 }
 557
 558 // FIXME: Does this need to be distinct from so_reg?
 559 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 560                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 561                                   [shl,srl,sra,rotr]> {
 562   let EncoderMethod = "getSORegImmOpValue";
 563   let PrintMethod = "printSORegImmOperand";
 564   let DecoderMethod = "DecodeSORegImmOperand";
 565   let ParserMatchClass = ShiftedImmAsmOperand;
 566   let MIOperandInfo = (ops GPR, i32imm);
 567 }
 568
 569
 570 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 571 // 8-bit immediate rotated by an arbitrary number of bits.
 572 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 573 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 574     return ARM_AM::getSOImmVal(Imm) != -1;
 575   }]> {
 576   let EncoderMethod = "getSOImmOpValue";
 577   let ParserMatchClass = SOImmAsmOperand;
 578   let DecoderMethod = "DecodeSOImmOperand";
 579 }
 580
 581 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 582 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 583 // get the first/second pieces.
 584 def so_imm2part : PatLeaf<(imm), [{
 585       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 586 }]>;
 587
 588 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 589 ///
 590 def arm_i32imm : PatLeaf<(imm), [{
 591   if (Subtarget->hasV6T2Ops())
 592     return true;
 593   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 594 }]>;
 595
 596 /// imm0_1 predicate - Immediate in the range [0,1].
 597 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 598 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 599
 600 /// imm0_3 predicate - Immediate in the range [0,3].
 601 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 602 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 603
 604 /// imm0_7 predicate - Immediate in the range [0,7].
 605 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 606 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 607   return Imm >= 0 && Imm < 8;
 608 }]> {
 609   let ParserMatchClass = Imm0_7AsmOperand;
 610 }
 611
 612 /// imm8 predicate - Immediate is exactly 8.
 613 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 614 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 615   let ParserMatchClass = Imm8AsmOperand;
 616 }
 617
 618 /// imm16 predicate - Immediate is exactly 16.
 619 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 620 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 621   let ParserMatchClass = Imm16AsmOperand;
 622 }
 623
 624 /// imm32 predicate - Immediate is exactly 32.
 625 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 626 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 627   let ParserMatchClass = Imm32AsmOperand;
 628 }
 629
 630 /// imm1_7 predicate - Immediate in the range [1,7].
 631 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 632 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 633   let ParserMatchClass = Imm1_7AsmOperand;
 634 }
 635
 636 /// imm1_15 predicate - Immediate in the range [1,15].
 637 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 638 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 639   let ParserMatchClass = Imm1_15AsmOperand;
 640 }
 641
 642 /// imm1_31 predicate - Immediate in the range [1,31].
 643 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 644 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 645   let ParserMatchClass = Imm1_31AsmOperand;
 646 }
 647
 648 /// imm0_15 predicate - Immediate in the range [0,15].
 649 def Imm0_15AsmOperand: ImmAsmOperand {
 650   let Name = "Imm0_15";
 651   let DiagnosticType = "ImmRange0_15";
 652 }
 653 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 654   return Imm >= 0 && Imm < 16;
 655 }]> {
 656   let ParserMatchClass = Imm0_15AsmOperand;
 657 }
 658
 659 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 660 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 661 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 662   return Imm >= 0 && Imm < 32;
 663 }]> {
 664   let ParserMatchClass = Imm0_31AsmOperand;
 665 }
 666
 667 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 668 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 669 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 670   return Imm >= 0 && Imm < 32;
 671 }]> {
 672   let ParserMatchClass = Imm0_32AsmOperand;
 673 }
 674
 675 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 676 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 677 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 678   return Imm >= 0 && Imm < 64;
 679 }]> {
 680   let ParserMatchClass = Imm0_63AsmOperand;
 681 }
 682
 683 /// imm0_239 predicate - Immediate in the range [0,239].
 684 def Imm0_239AsmOperand : ImmAsmOperand {
 685   let Name = "Imm0_239";
 686   let DiagnosticType = "ImmRange0_239";
 687 }
 688 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 689   let ParserMatchClass = Imm0_239AsmOperand;
 690 }
 691
 692 /// imm0_255 predicate - Immediate in the range [0,255].
 693 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 694 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 695   let ParserMatchClass = Imm0_255AsmOperand;
 696 }
 697
 698 /// imm0_65535 - An immediate is in the range [0.65535].
 699 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 700 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 701   return Imm >= 0 && Imm < 65536;
 702 }]> {
 703   let ParserMatchClass = Imm0_65535AsmOperand;
 704 }
 705
 706 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 707 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 708   return -Imm >= 0 && -Imm < 65536;
 709 }]>;
 710
 711 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 712 // a relocatable expression.
 713 //
 714 // FIXME: This really needs a Thumb version separate from the ARM version.
 715 // While the range is the same, and can thus use the same match class,
 716 // the encoding is different so it should have a different encoder method.
 717 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 718 def imm0_65535_expr : Operand<i32> {
 719   let EncoderMethod = "getHiLo16ImmOpValue";
 720   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 721 }
 722
 723 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 724 def imm256_65535_expr : Operand<i32> {
 725   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 726 }
 727
 728 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 729 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 730 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 731   return Imm >= 0 && Imm <= 0xffffff;
 732 }]> {
 733   let ParserMatchClass = Imm24bitAsmOperand;
 734 }
 735
 736
 737 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 738 /// e.g., 0xf000ffff
 739 def BitfieldAsmOperand : AsmOperandClass {
 740   let Name = "Bitfield";
 741   let ParserMethod = "parseBitfield";
 742 }
 743
 744 def bf_inv_mask_imm : Operand<i32>,
 745                       PatLeaf<(imm), [{
 746   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 747 }] > {
 748   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 749   let PrintMethod = "printBitfieldInvMaskImmOperand";
 750   let DecoderMethod = "DecodeBitfieldMaskOperand";
 751   let ParserMatchClass = BitfieldAsmOperand;
 752 }
 753
 754 def imm1_32_XFORM: SDNodeXForm<imm, [{
 755   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 756 }]>;
 757 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 758 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 759    uint64_t Imm = N->getZExtValue();
 760    return Imm > 0 && Imm <= 32;
 761  }],
 762     imm1_32_XFORM> {
 763   let PrintMethod = "printImmPlusOneOperand";
 764   let ParserMatchClass = Imm1_32AsmOperand;
 765 }
 766
 767 def imm1_16_XFORM: SDNodeXForm<imm, [{
 768   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 769 }]>;
 770 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 771 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 772     imm1_16_XFORM> {
 773   let PrintMethod = "printImmPlusOneOperand";
 774   let ParserMatchClass = Imm1_16AsmOperand;
 775 }
 776
 777 // Define ARM specific addressing modes.
 778 // addrmode_imm12 := reg +/- imm12
 779 //
 780 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 781 class AddrMode_Imm12 : Operand<i32>,
 782                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 783   // 12-bit immediate operand. Note that instructions using this encode
 784   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 785   // immediate values are as normal.
 786
 787   let EncoderMethod = "getAddrModeImm12OpValue";
 788   let DecoderMethod = "DecodeAddrModeImm12Operand";
 789   let ParserMatchClass = MemImm12OffsetAsmOperand;
 790   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 791 }
 792
 793 def addrmode_imm12 : AddrMode_Imm12 {
 794   let PrintMethod = "printAddrModeImm12Operand<false>";
 795 }
 796
 797 def addrmode_imm12_pre : AddrMode_Imm12 {
 798   let PrintMethod = "printAddrModeImm12Operand<true>";
 799 }
 800
 801 // ldst_so_reg := reg +/- reg shop imm
 802 //
 803 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 804 def ldst_so_reg : Operand<i32>,
 805                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 806   let EncoderMethod = "getLdStSORegOpValue";
 807   // FIXME: Simplify the printer
 808   let PrintMethod = "printAddrMode2Operand";
 809   let DecoderMethod = "DecodeSORegMemOperand";
 810   let ParserMatchClass = MemRegOffsetAsmOperand;
 811   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 812 }
 813
 814 // postidx_imm8 := +/- [0,255]
 815 //
 816 // 9 bit value:
 817 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 818 //  {7-0}     [0,255] imm8 value.
 819 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 820 def postidx_imm8 : Operand<i32> {
 821   let PrintMethod = "printPostIdxImm8Operand";
 822   let ParserMatchClass = PostIdxImm8AsmOperand;
 823   let MIOperandInfo = (ops i32imm);
 824 }
 825
 826 // postidx_imm8s4 := +/- [0,1020]
 827 //
 828 // 9 bit value:
 829 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 830 //  {7-0}     [0,255] imm8 value, scaled by 4.
 831 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 832 def postidx_imm8s4 : Operand<i32> {
 833   let PrintMethod = "printPostIdxImm8s4Operand";
 834   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 835   let MIOperandInfo = (ops i32imm);
 836 }
 837
 838
 839 // postidx_reg := +/- reg
 840 //
 841 def PostIdxRegAsmOperand : AsmOperandClass {
 842   let Name = "PostIdxReg";
 843   let ParserMethod = "parsePostIdxReg";
 844 }
 845 def postidx_reg : Operand<i32> {
 846   let EncoderMethod = "getPostIdxRegOpValue";
 847   let DecoderMethod = "DecodePostIdxReg";
 848   let PrintMethod = "printPostIdxRegOperand";
 849   let ParserMatchClass = PostIdxRegAsmOperand;
 850   let MIOperandInfo = (ops GPRnopc, i32imm);
 851 }
 852
 853
 854 // addrmode2 := reg +/- imm12
 855 //           := reg +/- reg shop imm
 856 //
 857 // FIXME: addrmode2 should be refactored the rest of the way to always
 858 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 859 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 860 def addrmode2 : Operand<i32>,
 861                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 862   let EncoderMethod = "getAddrMode2OpValue";
 863   let PrintMethod = "printAddrMode2Operand";
 864   let ParserMatchClass = AddrMode2AsmOperand;
 865   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 866 }
 867
 868 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 869   let Name = "PostIdxRegShifted";
 870   let ParserMethod = "parsePostIdxReg";
 871 }
 872 def am2offset_reg : Operand<i32>,
 873                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 874                 [], [SDNPWantRoot]> {
 875   let EncoderMethod = "getAddrMode2OffsetOpValue";
 876   let PrintMethod = "printAddrMode2OffsetOperand";
 877   // When using this for assembly, it's always as a post-index offset.
 878   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 879   let MIOperandInfo = (ops GPRnopc, i32imm);
 880 }
 881
 882 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 883 // the GPR is purely vestigal at this point.
 884 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 885 def am2offset_imm : Operand<i32>,
 886                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 887                 [], [SDNPWantRoot]> {
 888   let EncoderMethod = "getAddrMode2OffsetOpValue";
 889   let PrintMethod = "printAddrMode2OffsetOperand";
 890   let ParserMatchClass = AM2OffsetImmAsmOperand;
 891   let MIOperandInfo = (ops GPRnopc, i32imm);
 892 }
 893
 894
 895 // addrmode3 := reg +/- reg
 896 // addrmode3 := reg +/- imm8
 897 //
 898 // FIXME: split into imm vs. reg versions.
 899 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 900 class AddrMode3 : Operand<i32>,
 901                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 902   let EncoderMethod = "getAddrMode3OpValue";
 903   let ParserMatchClass = AddrMode3AsmOperand;
 904   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 905 }
 906
 907 def addrmode3 : AddrMode3
 908 {
 909   let PrintMethod = "printAddrMode3Operand<false>";
 910 }
 911
 912 def addrmode3_pre : AddrMode3
 913 {
 914   let PrintMethod = "printAddrMode3Operand<true>";
 915 }
 916
 917 // FIXME: split into imm vs. reg versions.
 918 // FIXME: parser method to handle +/- register.
 919 def AM3OffsetAsmOperand : AsmOperandClass {
 920   let Name = "AM3Offset";
 921   let ParserMethod = "parseAM3Offset";
 922 }
 923 def am3offset : Operand<i32>,
 924                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 925                                [], [SDNPWantRoot]> {
 926   let EncoderMethod = "getAddrMode3OffsetOpValue";
 927   let PrintMethod = "printAddrMode3OffsetOperand";
 928   let ParserMatchClass = AM3OffsetAsmOperand;
 929   let MIOperandInfo = (ops GPR, i32imm);
 930 }
 931
 932 // ldstm_mode := {ia, ib, da, db}
 933 //
 934 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 935   let EncoderMethod = "getLdStmModeOpValue";
 936   let PrintMethod = "printLdStmModeOperand";
 937 }
 938
 939 // addrmode5 := reg +/- imm8*4
 940 //
 941 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 942 class AddrMode5 : Operand<i32>,
 943                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 944   let EncoderMethod = "getAddrMode5OpValue";
 945   let DecoderMethod = "DecodeAddrMode5Operand";
 946   let ParserMatchClass = AddrMode5AsmOperand;
 947   let MIOperandInfo = (ops GPR:$base, i32imm);
 948 }
 949
 950 def addrmode5 : AddrMode5 {
 951    let PrintMethod = "printAddrMode5Operand<false>";
 952 }
 953
 954 def addrmode5_pre : AddrMode5 {
 955    let PrintMethod = "printAddrMode5Operand<true>";
 956 }
 957
 958 // addrmode6 := reg with optional alignment
 959 //
 960 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 961 def addrmode6 : Operand<i32>,
 962                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 963   let PrintMethod = "printAddrMode6Operand";
 964   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 965   let EncoderMethod = "getAddrMode6AddressOpValue";
 966   let DecoderMethod = "DecodeAddrMode6Operand";
 967   let ParserMatchClass = AddrMode6AsmOperand;
 968 }
 969
 970 def am6offset : Operand<i32>,
 971                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 972                                [], [SDNPWantRoot]> {
 973   let PrintMethod = "printAddrMode6OffsetOperand";
 974   let MIOperandInfo = (ops GPR);
 975   let EncoderMethod = "getAddrMode6OffsetOpValue";
 976   let DecoderMethod = "DecodeGPRRegisterClass";
 977 }
 978
 979 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 980 // (single element from one lane) for size 32.
 981 def addrmode6oneL32 : Operand<i32>,
 982                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 983   let PrintMethod = "printAddrMode6Operand";
 984   let MIOperandInfo = (ops GPR:$addr, i32imm);
 985   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 986 }
 987
 988 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 989 // instructions, specifically VLD4-dup.
 990 def addrmode6dup : Operand<i32>,
 991                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 992   let PrintMethod = "printAddrMode6Operand";
 993   let MIOperandInfo = (ops GPR:$addr, i32imm);
 994   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 995   // FIXME: This is close, but not quite right. The alignment specifier is
 996   // different.
 997   let ParserMatchClass = AddrMode6AsmOperand;
 998 }
 999
1000 // addrmodepc := pc + reg
1001 //
1002 def addrmodepc : Operand<i32>,
1003                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1004   let PrintMethod = "printAddrModePCOperand";
1005   let MIOperandInfo = (ops GPR, i32imm);
1006 }
1007
1008 // addr_offset_none := reg
1009 //
1010 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1011 def addr_offset_none : Operand<i32>,
1012                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1013   let PrintMethod = "printAddrMode7Operand";
1014   let DecoderMethod = "DecodeAddrMode7Operand";
1015   let ParserMatchClass = MemNoOffsetAsmOperand;
1016   let MIOperandInfo = (ops GPR:$base);
1017 }
1018
1019 def nohash_imm : Operand<i32> {
1020   let PrintMethod = "printNoHashImmediate";
1021 }
1022
1023 def CoprocNumAsmOperand : AsmOperandClass {
1024   let Name = "CoprocNum";
1025   let ParserMethod = "parseCoprocNumOperand";
1026 }
1027 def p_imm : Operand<i32> {
1028   let PrintMethod = "printPImmediate";
1029   let ParserMatchClass = CoprocNumAsmOperand;
1030   let DecoderMethod = "DecodeCoprocessor";
1031 }
1032
1033 def CoprocRegAsmOperand : AsmOperandClass {
1034   let Name = "CoprocReg";
1035   let ParserMethod = "parseCoprocRegOperand";
1036 }
1037 def c_imm : Operand<i32> {
1038   let PrintMethod = "printCImmediate";
1039   let ParserMatchClass = CoprocRegAsmOperand;
1040 }
1041 def CoprocOptionAsmOperand : AsmOperandClass {
1042   let Name = "CoprocOption";
1043   let ParserMethod = "parseCoprocOptionOperand";
1044 }
1045 def coproc_option_imm : Operand<i32> {
1046   let PrintMethod = "printCoprocOptionImm";
1047   let ParserMatchClass = CoprocOptionAsmOperand;
1048 }
1049
1050 //===----------------------------------------------------------------------===//
1051
1052 include "ARMInstrFormats.td"
1053
1054 //===----------------------------------------------------------------------===//
1055 // Multiclass helpers...
1056 //
1057
1058 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1059 /// binop that produces a value.
1060 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1061 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1062                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1063                         PatFrag opnode, bit Commutable = 0> {
1064   // The register-immediate version is re-materializable. This is useful
1065   // in particular for taking the address of a local.
1066   let isReMaterializable = 1 in {
1067   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1068                iii, opc, "\t$Rd, $Rn, $imm",
1069                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1070            Sched<[WriteALU, ReadALU]> {
1071     bits<4> Rd;
1072     bits<4> Rn;
1073     bits<12> imm;
1074     let Inst{25} = 1;
1075     let Inst{19-16} = Rn;
1076     let Inst{15-12} = Rd;
1077     let Inst{11-0} = imm;
1078   }
1079   }
1080   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1081                iir, opc, "\t$Rd, $Rn, $Rm",
1082                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1083            Sched<[WriteALU, ReadALU, ReadALU]> {
1084     bits<4> Rd;
1085     bits<4> Rn;
1086     bits<4> Rm;
1087     let Inst{25} = 0;
1088     let isCommutable = Commutable;
1089     let Inst{19-16} = Rn;
1090     let Inst{15-12} = Rd;
1091     let Inst{11-4} = 0b00000000;
1092     let Inst{3-0} = Rm;
1093   }
1094
1095   def rsi : AsI1<opcod, (outs GPR:$Rd),
1096                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1097                iis, opc, "\t$Rd, $Rn, $shift",
1098                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1099             Sched<[WriteALUsi, ReadALU]> {
1100     bits<4> Rd;
1101     bits<4> Rn;
1102     bits<12> shift;
1103     let Inst{25} = 0;
1104     let Inst{19-16} = Rn;
1105     let Inst{15-12} = Rd;
1106     let Inst{11-5} = shift{11-5};
1107     let Inst{4} = 0;
1108     let Inst{3-0} = shift{3-0};
1109   }
1110
1111   def rsr : AsI1<opcod, (outs GPR:$Rd),
1112                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1113                iis, opc, "\t$Rd, $Rn, $shift",
1114                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1115             Sched<[WriteALUsr, ReadALUsr]> {
1116     bits<4> Rd;
1117     bits<4> Rn;
1118     bits<12> shift;
1119     let Inst{25} = 0;
1120     let Inst{19-16} = Rn;
1121     let Inst{15-12} = Rd;
1122     let Inst{11-8} = shift{11-8};
1123     let Inst{7} = 0;
1124     let Inst{6-5} = shift{6-5};
1125     let Inst{4} = 1;
1126     let Inst{3-0} = shift{3-0};
1127   }
1128 }
1129
1130 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1131 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1132 /// it is equivalent to the AsI1_bin_irs counterpart.
1133 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1134 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1135                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1136                         PatFrag opnode, bit Commutable = 0> {
1137   // The register-immediate version is re-materializable. This is useful
1138   // in particular for taking the address of a local.
1139   let isReMaterializable = 1 in {
1140   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1141                iii, opc, "\t$Rd, $Rn, $imm",
1142                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1143            Sched<[WriteALU, ReadALU]> {
1144     bits<4> Rd;
1145     bits<4> Rn;
1146     bits<12> imm;
1147     let Inst{25} = 1;
1148     let Inst{19-16} = Rn;
1149     let Inst{15-12} = Rd;
1150     let Inst{11-0} = imm;
1151   }
1152   }
1153   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1154                iir, opc, "\t$Rd, $Rn, $Rm",
1155                [/* pattern left blank */]>,
1156            Sched<[WriteALU, ReadALU, ReadALU]> {
1157     bits<4> Rd;
1158     bits<4> Rn;
1159     bits<4> Rm;
1160     let Inst{11-4} = 0b00000000;
1161     let Inst{25} = 0;
1162     let Inst{3-0} = Rm;
1163     let Inst{15-12} = Rd;
1164     let Inst{19-16} = Rn;
1165   }
1166
1167   def rsi : AsI1<opcod, (outs GPR:$Rd),
1168                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1169                iis, opc, "\t$Rd, $Rn, $shift",
1170                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1171             Sched<[WriteALUsi, ReadALU]> {
1172     bits<4> Rd;
1173     bits<4> Rn;
1174     bits<12> shift;
1175     let Inst{25} = 0;
1176     let Inst{19-16} = Rn;
1177     let Inst{15-12} = Rd;
1178     let Inst{11-5} = shift{11-5};
1179     let Inst{4} = 0;
1180     let Inst{3-0} = shift{3-0};
1181   }
1182
1183   def rsr : AsI1<opcod, (outs GPR:$Rd),
1184                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1185                iis, opc, "\t$Rd, $Rn, $shift",
1186                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1187             Sched<[WriteALUsr, ReadALUsr]> {
1188     bits<4> Rd;
1189     bits<4> Rn;
1190     bits<12> shift;
1191     let Inst{25} = 0;
1192     let Inst{19-16} = Rn;
1193     let Inst{15-12} = Rd;
1194     let Inst{11-8} = shift{11-8};
1195     let Inst{7} = 0;
1196     let Inst{6-5} = shift{6-5};
1197     let Inst{4} = 1;
1198     let Inst{3-0} = shift{3-0};
1199   }
1200 }
1201
1202 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1203 ///
1204 /// These opcodes will be converted to the real non-S opcodes by
1205 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1206 let hasPostISelHook = 1, Defs = [CPSR] in {
1207 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1208                           InstrItinClass iis, PatFrag opnode,
1209                           bit Commutable = 0> {
1210   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1211                          4, iii,
1212                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1213                          Sched<[WriteALU, ReadALU]>;
1214
1215   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1216                          4, iir,
1217                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1218                          Sched<[WriteALU, ReadALU, ReadALU]> {
1219     let isCommutable = Commutable;
1220   }
1221   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1222                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1223                           4, iis,
1224                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1225                                                 so_reg_imm:$shift))]>,
1226                           Sched<[WriteALUsi, ReadALU]>;
1227
1228   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1229                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1230                           4, iis,
1231                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1232                                                 so_reg_reg:$shift))]>,
1233                           Sched<[WriteALUSsr, ReadALUsr]>;
1234 }
1235 }
1236
1237 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1238 /// operands are reversed.
1239 let hasPostISelHook = 1, Defs = [CPSR] in {
1240 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1241                           InstrItinClass iis, PatFrag opnode,
1242                           bit Commutable = 0> {
1243   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1244                          4, iii,
1245                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1246            Sched<[WriteALU, ReadALU]>;
1247
1248   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1249                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1250                           4, iis,
1251                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1252                                              GPR:$Rn))]>,
1253             Sched<[WriteALUsi, ReadALU]>;
1254
1255   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1256                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1257                           4, iis,
1258                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1259                                              GPR:$Rn))]>,
1260             Sched<[WriteALUSsr, ReadALUsr]>;
1261 }
1262 }
1263
1264 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1265 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1266 /// a explicit result, only implicitly set CPSR.
1267 let isCompare = 1, Defs = [CPSR] in {
1268 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1269                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1270                        PatFrag opnode, bit Commutable = 0> {
1271   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1272                opc, "\t$Rn, $imm",
1273                [(opnode GPR:$Rn, so_imm:$imm)]>,
1274            Sched<[WriteCMP, ReadALU]> {
1275     bits<4> Rn;
1276     bits<12> imm;
1277     let Inst{25} = 1;
1278     let Inst{20} = 1;
1279     let Inst{19-16} = Rn;
1280     let Inst{15-12} = 0b0000;
1281     let Inst{11-0} = imm;
1282
1283     let Unpredictable{15-12} = 0b1111;
1284   }
1285   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1286                opc, "\t$Rn, $Rm",
1287                [(opnode GPR:$Rn, GPR:$Rm)]>,
1288            Sched<[WriteCMP, ReadALU, ReadALU]> {
1289     bits<4> Rn;
1290     bits<4> Rm;
1291     let isCommutable = Commutable;
1292     let Inst{25} = 0;
1293     let Inst{20} = 1;
1294     let Inst{19-16} = Rn;
1295     let Inst{15-12} = 0b0000;
1296     let Inst{11-4} = 0b00000000;
1297     let Inst{3-0} = Rm;
1298
1299     let Unpredictable{15-12} = 0b1111;
1300   }
1301   def rsi : AI1<opcod, (outs),
1302                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1303                opc, "\t$Rn, $shift",
1304                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1305             Sched<[WriteCMPsi, ReadALU]> {
1306     bits<4> Rn;
1307     bits<12> shift;
1308     let Inst{25} = 0;
1309     let Inst{20} = 1;
1310     let Inst{19-16} = Rn;
1311     let Inst{15-12} = 0b0000;
1312     let Inst{11-5} = shift{11-5};
1313     let Inst{4} = 0;
1314     let Inst{3-0} = shift{3-0};
1315
1316     let Unpredictable{15-12} = 0b1111;
1317   }
1318   def rsr : AI1<opcod, (outs),
1319                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1320                opc, "\t$Rn, $shift",
1321                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1322             Sched<[WriteCMPsr, ReadALU]> {
1323     bits<4> Rn;
1324     bits<12> shift;
1325     let Inst{25} = 0;
1326     let Inst{20} = 1;
1327     let Inst{19-16} = Rn;
1328     let Inst{15-12} = 0b0000;
1329     let Inst{11-8} = shift{11-8};
1330     let Inst{7} = 0;
1331     let Inst{6-5} = shift{6-5};
1332     let Inst{4} = 1;
1333     let Inst{3-0} = shift{3-0};
1334
1335     let Unpredictable{15-12} = 0b1111;
1336   }
1337
1338 }
1339 }
1340
1341 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1342 /// register and one whose operand is a register rotated by 8/16/24.
1343 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1344 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1345   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1346           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1347           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1348        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1349   bits<4> Rd;
1350   bits<4> Rm;
1351   bits<2> rot;
1352   let Inst{19-16} = 0b1111;
1353   let Inst{15-12} = Rd;
1354   let Inst{11-10} = rot;
1355   let Inst{3-0}   = Rm;
1356 }
1357
1358 class AI_ext_rrot_np<bits<8> opcod, string opc>
1359   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1360           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1361        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1362   bits<2> rot;
1363   let Inst{19-16} = 0b1111;
1364   let Inst{11-10} = rot;
1365  }
1366
1367 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1368 /// register and one whose operand is a register rotated by 8/16/24.
1369 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1370   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1371           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1372           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1373                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1374         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1375   bits<4> Rd;
1376   bits<4> Rm;
1377   bits<4> Rn;
1378   bits<2> rot;
1379   let Inst{19-16} = Rn;
1380   let Inst{15-12} = Rd;
1381   let Inst{11-10} = rot;
1382   let Inst{9-4}   = 0b000111;
1383   let Inst{3-0}   = Rm;
1384 }
1385
1386 class AI_exta_rrot_np<bits<8> opcod, string opc>
1387   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1388           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1389        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1390   bits<4> Rn;
1391   bits<2> rot;
1392   let Inst{19-16} = Rn;
1393   let Inst{11-10} = rot;
1394 }
1395
1396 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1397 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1398 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1399                              bit Commutable = 0> {
1400   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1401   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1402                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1403                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1404                Requires<[IsARM]>,
1405            Sched<[WriteALU, ReadALU]> {
1406     bits<4> Rd;
1407     bits<4> Rn;
1408     bits<12> imm;
1409     let Inst{25} = 1;
1410     let Inst{15-12} = Rd;
1411     let Inst{19-16} = Rn;
1412     let Inst{11-0} = imm;
1413   }
1414   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1415                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1416                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1417                Requires<[IsARM]>,
1418            Sched<[WriteALU, ReadALU, ReadALU]> {
1419     bits<4> Rd;
1420     bits<4> Rn;
1421     bits<4> Rm;
1422     let Inst{11-4} = 0b00000000;
1423     let Inst{25} = 0;
1424     let isCommutable = Commutable;
1425     let Inst{3-0} = Rm;
1426     let Inst{15-12} = Rd;
1427     let Inst{19-16} = Rn;
1428   }
1429   def rsi : AsI1<opcod, (outs GPR:$Rd),
1430                 (ins GPR:$Rn, so_reg_imm:$shift),
1431                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1432               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1433                Requires<[IsARM]>,
1434             Sched<[WriteALUsi, ReadALU]> {
1435     bits<4> Rd;
1436     bits<4> Rn;
1437     bits<12> shift;
1438     let Inst{25} = 0;
1439     let Inst{19-16} = Rn;
1440     let Inst{15-12} = Rd;
1441     let Inst{11-5} = shift{11-5};
1442     let Inst{4} = 0;
1443     let Inst{3-0} = shift{3-0};
1444   }
1445   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1446                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1447                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1448               [(set GPRnopc:$Rd, CPSR,
1449                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1450                Requires<[IsARM]>,
1451             Sched<[WriteALUsr, ReadALUsr]> {
1452     bits<4> Rd;
1453     bits<4> Rn;
1454     bits<12> shift;
1455     let Inst{25} = 0;
1456     let Inst{19-16} = Rn;
1457     let Inst{15-12} = Rd;
1458     let Inst{11-8} = shift{11-8};
1459     let Inst{7} = 0;
1460     let Inst{6-5} = shift{6-5};
1461     let Inst{4} = 1;
1462     let Inst{3-0} = shift{3-0};
1463   }
1464   }
1465 }
1466
1467 /// AI1_rsc_irs - Define instructions and patterns for rsc
1468 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1469 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1470   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1471   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1472                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1473                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1474                Requires<[IsARM]>,
1475            Sched<[WriteALU, ReadALU]> {
1476     bits<4> Rd;
1477     bits<4> Rn;
1478     bits<12> imm;
1479     let Inst{25} = 1;
1480     let Inst{15-12} = Rd;
1481     let Inst{19-16} = Rn;
1482     let Inst{11-0} = imm;
1483   }
1484   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1485                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1486                [/* pattern left blank */]>,
1487            Sched<[WriteALU, ReadALU, ReadALU]> {
1488     bits<4> Rd;
1489     bits<4> Rn;
1490     bits<4> Rm;
1491     let Inst{11-4} = 0b00000000;
1492     let Inst{25} = 0;
1493     let Inst{3-0} = Rm;
1494     let Inst{15-12} = Rd;
1495     let Inst{19-16} = Rn;
1496   }
1497   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1498                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1499               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1500                Requires<[IsARM]>,
1501             Sched<[WriteALUsi, ReadALU]> {
1502     bits<4> Rd;
1503     bits<4> Rn;
1504     bits<12> shift;
1505     let Inst{25} = 0;
1506     let Inst{19-16} = Rn;
1507     let Inst{15-12} = Rd;
1508     let Inst{11-5} = shift{11-5};
1509     let Inst{4} = 0;
1510     let Inst{3-0} = shift{3-0};
1511   }
1512   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1513                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1514               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1515                Requires<[IsARM]>,
1516             Sched<[WriteALUsr, ReadALUsr]> {
1517     bits<4> Rd;
1518     bits<4> Rn;
1519     bits<12> shift;
1520     let Inst{25} = 0;
1521     let Inst{19-16} = Rn;
1522     let Inst{15-12} = Rd;
1523     let Inst{11-8} = shift{11-8};
1524     let Inst{7} = 0;
1525     let Inst{6-5} = shift{6-5};
1526     let Inst{4} = 1;
1527     let Inst{3-0} = shift{3-0};
1528   }
1529   }
1530 }
1531
1532 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1533 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1534            InstrItinClass iir, PatFrag opnode> {
1535   // Note: We use the complex addrmode_imm12 rather than just an input
1536   // GPR and a constrained immediate so that we can use this to match
1537   // frame index references and avoid matching constant pool references.
1538   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1539                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1540                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1541     bits<4>  Rt;
1542     bits<17> addr;
1543     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1544     let Inst{19-16} = addr{16-13};  // Rn
1545     let Inst{15-12} = Rt;
1546     let Inst{11-0}  = addr{11-0};   // imm12
1547   }
1548   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1549                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1550                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1551     bits<4>  Rt;
1552     bits<17> shift;
1553     let shift{4}    = 0;            // Inst{4} = 0
1554     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1555     let Inst{19-16} = shift{16-13}; // Rn
1556     let Inst{15-12} = Rt;
1557     let Inst{11-0}  = shift{11-0};
1558   }
1559 }
1560 }
1561
1562 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1563 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1564            InstrItinClass iir, PatFrag opnode> {
1565   // Note: We use the complex addrmode_imm12 rather than just an input
1566   // GPR and a constrained immediate so that we can use this to match
1567   // frame index references and avoid matching constant pool references.
1568   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1569                    (ins addrmode_imm12:$addr),
1570                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1571                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1572     bits<4>  Rt;
1573     bits<17> addr;
1574     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1575     let Inst{19-16} = addr{16-13};  // Rn
1576     let Inst{15-12} = Rt;
1577     let Inst{11-0}  = addr{11-0};   // imm12
1578   }
1579   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1580                    (ins ldst_so_reg:$shift),
1581                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1582                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1583     bits<4>  Rt;
1584     bits<17> shift;
1585     let shift{4}    = 0;            // Inst{4} = 0
1586     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1587     let Inst{19-16} = shift{16-13}; // Rn
1588     let Inst{15-12} = Rt;
1589     let Inst{11-0}  = shift{11-0};
1590   }
1591 }
1592 }
1593
1594
1595 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1596            InstrItinClass iir, PatFrag opnode> {
1597   // Note: We use the complex addrmode_imm12 rather than just an input
1598   // GPR and a constrained immediate so that we can use this to match
1599   // frame index references and avoid matching constant pool references.
1600   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1601                    (ins GPR:$Rt, addrmode_imm12:$addr),
1602                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1603                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1604     bits<4> Rt;
1605     bits<17> addr;
1606     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1607     let Inst{19-16} = addr{16-13};  // Rn
1608     let Inst{15-12} = Rt;
1609     let Inst{11-0}  = addr{11-0};   // imm12
1610   }
1611   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1612                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1613                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1614     bits<4> Rt;
1615     bits<17> shift;
1616     let shift{4}    = 0;            // Inst{4} = 0
1617     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1618     let Inst{19-16} = shift{16-13}; // Rn
1619     let Inst{15-12} = Rt;
1620     let Inst{11-0}  = shift{11-0};
1621   }
1622 }
1623
1624 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1625            InstrItinClass iir, PatFrag opnode> {
1626   // Note: We use the complex addrmode_imm12 rather than just an input
1627   // GPR and a constrained immediate so that we can use this to match
1628   // frame index references and avoid matching constant pool references.
1629   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1630                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1631                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1632                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1633     bits<4> Rt;
1634     bits<17> addr;
1635     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1636     let Inst{19-16} = addr{16-13};  // Rn
1637     let Inst{15-12} = Rt;
1638     let Inst{11-0}  = addr{11-0};   // imm12
1639   }
1640   def rs : AI2ldst<0b011, 0, isByte, (outs),
1641                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1642                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1643                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1644     bits<4> Rt;
1645     bits<17> shift;
1646     let shift{4}    = 0;            // Inst{4} = 0
1647     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1648     let Inst{19-16} = shift{16-13}; // Rn
1649     let Inst{15-12} = Rt;
1650     let Inst{11-0}  = shift{11-0};
1651   }
1652 }
1653
1654
1655 //===----------------------------------------------------------------------===//
1656 // Instructions
1657 //===----------------------------------------------------------------------===//
1658
1659 //===----------------------------------------------------------------------===//
1660 //  Miscellaneous Instructions.
1661 //
1662
1663 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1664 /// the function.  The first operand is the ID# for this instruction, the second
1665 /// is the index into the MachineConstantPool that this is, the third is the
1666 /// size in bytes of this constant pool entry.
1667 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1668 def CONSTPOOL_ENTRY :
1669 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1670                     i32imm:$size), NoItinerary, []>;
1671
1672 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1673 // from removing one half of the matched pairs. That breaks PEI, which assumes
1674 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1675 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1676 def ADJCALLSTACKUP :
1677 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1678            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1679
1680 def ADJCALLSTACKDOWN :
1681 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1682            [(ARMcallseq_start timm:$amt)]>;
1683 }
1684
1685 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1686               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1687   bits<8> imm;
1688   let Inst{27-8} = 0b00110010000011110000;
1689   let Inst{7-0} = imm;
1690 }
1691
1692 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1693 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1694 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1695 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1696 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1697 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1698
1699 def : Pat<(int_arm_sevl), (HINT 5)>;
1700
1701 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1702              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1703   bits<4> Rd;
1704   bits<4> Rn;
1705   bits<4> Rm;
1706   let Inst{3-0} = Rm;
1707   let Inst{15-12} = Rd;
1708   let Inst{19-16} = Rn;
1709   let Inst{27-20} = 0b01101000;
1710   let Inst{7-4} = 0b1011;
1711   let Inst{11-8} = 0b1111;
1712   let Unpredictable{11-8} = 0b1111;
1713 }
1714
1715 // The 16-bit operand $val can be used by a debugger to store more information
1716 // about the breakpoint.
1717 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1718                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1719   bits<16> val;
1720   let Inst{3-0} = val{3-0};
1721   let Inst{19-8} = val{15-4};
1722   let Inst{27-20} = 0b00010010;
1723   let Inst{31-28} = 0xe; // AL
1724   let Inst{7-4} = 0b0111;
1725 }
1726
1727 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1728                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1729   bits<16> val;
1730   let Inst{3-0} = val{3-0};
1731   let Inst{19-8} = val{15-4};
1732   let Inst{27-20} = 0b00010000;
1733   let Inst{31-28} = 0xe; // AL
1734   let Inst{7-4} = 0b0111;
1735 }
1736
1737 // Change Processor State
1738 // FIXME: We should use InstAlias to handle the optional operands.
1739 class CPS<dag iops, string asm_ops>
1740   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1741         []>, Requires<[IsARM]> {
1742   bits<2> imod;
1743   bits<3> iflags;
1744   bits<5> mode;
1745   bit M;
1746
1747   let Inst{31-28} = 0b1111;
1748   let Inst{27-20} = 0b00010000;
1749   let Inst{19-18} = imod;
1750   let Inst{17}    = M; // Enabled if mode is set;
1751   let Inst{16-9}  = 0b00000000;
1752   let Inst{8-6}   = iflags;
1753   let Inst{5}     = 0;
1754   let Inst{4-0}   = mode;
1755 }
1756
1757 let DecoderMethod = "DecodeCPSInstruction" in {
1758 let M = 1 in
1759   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1760                   "$imod\t$iflags, $mode">;
1761 let mode = 0, M = 0 in
1762   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1763
1764 let imod = 0, iflags = 0, M = 1 in
1765   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1766 }
1767
1768 // Preload signals the memory system of possible future data/instruction access.
1769 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1770
1771   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1772                 !strconcat(opc, "\t$addr"),
1773                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1774                 Sched<[WritePreLd]> {
1775     bits<4> Rt;
1776     bits<17> addr;
1777     let Inst{31-26} = 0b111101;
1778     let Inst{25} = 0; // 0 for immediate form
1779     let Inst{24} = data;
1780     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1781     let Inst{22} = read;
1782     let Inst{21-20} = 0b01;
1783     let Inst{19-16} = addr{16-13};  // Rn
1784     let Inst{15-12} = 0b1111;
1785     let Inst{11-0}  = addr{11-0};   // imm12
1786   }
1787
1788   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1789                !strconcat(opc, "\t$shift"),
1790                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1791                Sched<[WritePreLd]> {
1792     bits<17> shift;
1793     let Inst{31-26} = 0b111101;
1794     let Inst{25} = 1; // 1 for register form
1795     let Inst{24} = data;
1796     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1797     let Inst{22} = read;
1798     let Inst{21-20} = 0b01;
1799     let Inst{19-16} = shift{16-13}; // Rn
1800     let Inst{15-12} = 0b1111;
1801     let Inst{11-0}  = shift{11-0};
1802     let Inst{4} = 0;
1803   }
1804 }
1805
1806 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1807 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1808 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1809
1810 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1811                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1812   bits<1> end;
1813   let Inst{31-10} = 0b1111000100000001000000;
1814   let Inst{9} = end;
1815   let Inst{8-0} = 0;
1816 }
1817
1818 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1819              []>, Requires<[IsARM, HasV7]> {
1820   bits<4> opt;
1821   let Inst{27-4} = 0b001100100000111100001111;
1822   let Inst{3-0} = opt;
1823 }
1824
1825 /*
1826  * A5.4 Permanently UNDEFINED instructions.
1827  *
1828  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1829  * Other UDF encodings generate SIGILL.
1830  *
1831  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1832  * Encoding A1:
1833  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1834  * Encoding T1:
1835  *  1101 1110 iiii iiii
1836  * It uses the following encoding:
1837  *  1110 0111 1111 1110 1101 1110 1111 0000
1838  *  - In ARM: UDF #60896;
1839  *  - In Thumb: UDF #254 followed by a branch-to-self.
1840  */
1841 let isBarrier = 1, isTerminator = 1 in
1842 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1843                "trap", [(trap)]>,
1844            Requires<[IsARM,UseNaClTrap]> {
1845   let Inst = 0xe7fedef0;
1846 }
1847 let isBarrier = 1, isTerminator = 1 in
1848 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1849                "trap", [(trap)]>,
1850            Requires<[IsARM,DontUseNaClTrap]> {
1851   let Inst = 0xe7ffdefe;
1852 }
1853
1854 // Address computation and loads and stores in PIC mode.
1855 let isNotDuplicable = 1 in {
1856 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1857                             4, IIC_iALUr,
1858                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1859                             Sched<[WriteALU, ReadALU]>;
1860
1861 let AddedComplexity = 10 in {
1862 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1863                             4, IIC_iLoad_r,
1864                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1865
1866 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1867                             4, IIC_iLoad_bh_r,
1868                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1869
1870 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1871                             4, IIC_iLoad_bh_r,
1872                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1873
1874 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1875                             4, IIC_iLoad_bh_r,
1876                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1877
1878 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1879                             4, IIC_iLoad_bh_r,
1880                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1881 }
1882 let AddedComplexity = 10 in {
1883 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1884       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1885
1886 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1887       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1888                                                    addrmodepc:$addr)]>;
1889
1890 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1891       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1892 }
1893 } // isNotDuplicable = 1
1894
1895
1896 // LEApcrel - Load a pc-relative address into a register without offending the
1897 // assembler.
1898 let neverHasSideEffects = 1, isReMaterializable = 1 in
1899 // The 'adr' mnemonic encodes differently if the label is before or after
1900 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1901 // know until then which form of the instruction will be used.
1902 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1903                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1904                  Sched<[WriteALU, ReadALU]> {
1905   bits<4> Rd;
1906   bits<14> label;
1907   let Inst{27-25} = 0b001;
1908   let Inst{24} = 0;
1909   let Inst{23-22} = label{13-12};
1910   let Inst{21} = 0;
1911   let Inst{20} = 0;
1912   let Inst{19-16} = 0b1111;
1913   let Inst{15-12} = Rd;
1914   let Inst{11-0} = label{11-0};
1915 }
1916
1917 let hasSideEffects = 1 in {
1918 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1919                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1920
1921 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1922                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1923                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1924 }
1925
1926 //===----------------------------------------------------------------------===//
1927 //  Control Flow Instructions.
1928 //
1929
1930 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1931   // ARMV4T and above
1932   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1933                   "bx", "\tlr", [(ARMretflag)]>,
1934                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1935     let Inst{27-0}  = 0b0001001011111111111100011110;
1936   }
1937
1938   // ARMV4 only
1939   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1940                   "mov", "\tpc, lr", [(ARMretflag)]>,
1941                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1942     let Inst{27-0} = 0b0001101000001111000000001110;
1943   }
1944
1945   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
1946   // the user-space one).
1947   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
1948                                  4, IIC_Br,
1949                                  [(ARMintretflag imm:$offset)]>;
1950 }
1951
1952 // Indirect branches
1953 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1954   // ARMV4T and above
1955   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1956                   [(brind GPR:$dst)]>,
1957               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1958     bits<4> dst;
1959     let Inst{31-4} = 0b1110000100101111111111110001;
1960     let Inst{3-0}  = dst;
1961   }
1962
1963   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1964                   "bx", "\t$dst", [/* pattern left blank */]>,
1965               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1966     bits<4> dst;
1967     let Inst{27-4} = 0b000100101111111111110001;
1968     let Inst{3-0}  = dst;
1969   }
1970 }
1971
1972 // SP is marked as a use to prevent stack-pointer assignments that appear
1973 // immediately before calls from potentially appearing dead.
1974 let isCall = 1,
1975   // FIXME:  Do we really need a non-predicated version? If so, it should
1976   // at least be a pseudo instruction expanding to the predicated version
1977   // at MC lowering time.
1978   Defs = [LR], Uses = [SP] in {
1979   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1980                 IIC_Br, "bl\t$func",
1981                 [(ARMcall tglobaladdr:$func)]>,
1982             Requires<[IsARM]>, Sched<[WriteBrL]> {
1983     let Inst{31-28} = 0b1110;
1984     bits<24> func;
1985     let Inst{23-0} = func;
1986     let DecoderMethod = "DecodeBranchImmInstruction";
1987   }
1988
1989   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1990                    IIC_Br, "bl", "\t$func",
1991                    [(ARMcall_pred tglobaladdr:$func)]>,
1992                 Requires<[IsARM]>, Sched<[WriteBrL]> {
1993     bits<24> func;
1994     let Inst{23-0} = func;
1995     let DecoderMethod = "DecodeBranchImmInstruction";
1996   }
1997
1998   // ARMv5T and above
1999   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2000                 IIC_Br, "blx\t$func",
2001                 [(ARMcall GPR:$func)]>,
2002             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2003     bits<4> func;
2004     let Inst{31-4} = 0b1110000100101111111111110011;
2005     let Inst{3-0}  = func;
2006   }
2007
2008   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2009                     IIC_Br, "blx", "\t$func",
2010                     [(ARMcall_pred GPR:$func)]>,
2011                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2012     bits<4> func;
2013     let Inst{27-4} = 0b000100101111111111110011;
2014     let Inst{3-0}  = func;
2015   }
2016
2017   // ARMv4T
2018   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2019   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2020                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2021                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2022
2023   // ARMv4
2024   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2025                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2026                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2027
2028   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2029   // return stack predictor.
2030   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2031                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2032                       Requires<[IsARM]>, Sched<[WriteBr]>;
2033 }
2034
2035 let isBranch = 1, isTerminator = 1 in {
2036   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2037   // a two-value operand where a dag node expects two operands. :(
2038   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2039                IIC_Br, "b", "\t$target",
2040                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2041                Sched<[WriteBr]>  {
2042     bits<24> target;
2043     let Inst{23-0} = target;
2044     let DecoderMethod = "DecodeBranchImmInstruction";
2045   }
2046
2047   let isBarrier = 1 in {
2048     // B is "predicable" since it's just a Bcc with an 'always' condition.
2049     let isPredicable = 1 in
2050     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2051     // should be sufficient.
2052     // FIXME: Is B really a Barrier? That doesn't seem right.
2053     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2054                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2055                 Sched<[WriteBr]>;
2056
2057     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2058     def BR_JTr : ARMPseudoInst<(outs),
2059                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2060                       0, IIC_Br,
2061                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2062                       Sched<[WriteBr]>;
2063     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2064     // into i12 and rs suffixed versions.
2065     def BR_JTm : ARMPseudoInst<(outs),
2066                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2067                      0, IIC_Br,
2068                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2069                        imm:$id)]>, Sched<[WriteBrTbl]>;
2070     def BR_JTadd : ARMPseudoInst<(outs),
2071                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2072                    0, IIC_Br,
2073                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2074                      imm:$id)]>, Sched<[WriteBrTbl]>;
2075     } // isNotDuplicable = 1, isIndirectBranch = 1
2076   } // isBarrier = 1
2077
2078 }
2079
2080 // BLX (immediate)
2081 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2082                "blx\t$target", []>,
2083            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2084   let Inst{31-25} = 0b1111101;
2085   bits<25> target;
2086   let Inst{23-0} = target{24-1};
2087   let Inst{24} = target{0};
2088 }
2089
2090 // Branch and Exchange Jazelle
2091 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2092               [/* pattern left blank */]>, Sched<[WriteBr]> {
2093   bits<4> func;
2094   let Inst{23-20} = 0b0010;
2095   let Inst{19-8} = 0xfff;
2096   let Inst{7-4} = 0b0010;
2097   let Inst{3-0} = func;
2098 }
2099
2100 // Tail calls.
2101
2102 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2103   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2104                    Sched<[WriteBr]>;
2105
2106   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2107                    Sched<[WriteBr]>;
2108
2109   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2110                                  4, IIC_Br, [],
2111                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2112                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2113
2114   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2115                                  4, IIC_Br, [],
2116                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2117                                  Requires<[IsARM]>;
2118 }
2119
2120 // Secure Monitor Call is a system instruction.
2121 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2122               []>, Requires<[IsARM, HasTrustZone]> {
2123   bits<4> opt;
2124   let Inst{23-4} = 0b01100000000000000111;
2125   let Inst{3-0} = opt;
2126 }
2127
2128 // Supervisor Call (Software Interrupt)
2129 let isCall = 1, Uses = [SP] in {
2130 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2131           Sched<[WriteBr]> {
2132   bits<24> svc;
2133   let Inst{23-0} = svc;
2134 }
2135 }
2136
2137 // Store Return State
2138 class SRSI<bit wb, string asm>
2139   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2140        NoItinerary, asm, "", []> {
2141   bits<5> mode;
2142   let Inst{31-28} = 0b1111;
2143   let Inst{27-25} = 0b100;
2144   let Inst{22} = 1;
2145   let Inst{21} = wb;
2146   let Inst{20} = 0;
2147   let Inst{19-16} = 0b1101;  // SP
2148   let Inst{15-5} = 0b00000101000;
2149   let Inst{4-0} = mode;
2150 }
2151
2152 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2153   let Inst{24-23} = 0;
2154 }
2155 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2156   let Inst{24-23} = 0;
2157 }
2158 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2159   let Inst{24-23} = 0b10;
2160 }
2161 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2162   let Inst{24-23} = 0b10;
2163 }
2164 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2165   let Inst{24-23} = 0b01;
2166 }
2167 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2168   let Inst{24-23} = 0b01;
2169 }
2170 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2171   let Inst{24-23} = 0b11;
2172 }
2173 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2174   let Inst{24-23} = 0b11;
2175 }
2176
2177 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2178 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2179
2180 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2181 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2182
2183 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2184 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2185
2186 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2187 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2188
2189 // Return From Exception
2190 class RFEI<bit wb, string asm>
2191   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2192        NoItinerary, asm, "", []> {
2193   bits<4> Rn;
2194   let Inst{31-28} = 0b1111;
2195   let Inst{27-25} = 0b100;
2196   let Inst{22} = 0;
2197   let Inst{21} = wb;
2198   let Inst{20} = 1;
2199   let Inst{19-16} = Rn;
2200   let Inst{15-0} = 0xa00;
2201 }
2202
2203 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2204   let Inst{24-23} = 0;
2205 }
2206 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2207   let Inst{24-23} = 0;
2208 }
2209 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2210   let Inst{24-23} = 0b10;
2211 }
2212 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2213   let Inst{24-23} = 0b10;
2214 }
2215 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2216   let Inst{24-23} = 0b01;
2217 }
2218 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2219   let Inst{24-23} = 0b01;
2220 }
2221 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2222   let Inst{24-23} = 0b11;
2223 }
2224 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2225   let Inst{24-23} = 0b11;
2226 }
2227
2228 //===----------------------------------------------------------------------===//
2229 //  Load / Store Instructions.
2230 //
2231
2232 // Load
2233
2234
2235 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2236                     UnOpFrag<(load node:$Src)>>;
2237 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2238                     UnOpFrag<(zextloadi8 node:$Src)>>;
2239 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2240                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2241 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2242                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2243
2244 // Special LDR for loads from non-pc-relative constpools.
2245 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2246     isReMaterializable = 1, isCodeGenOnly = 1 in
2247 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2248                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2249                  []> {
2250   bits<4> Rt;
2251   bits<17> addr;
2252   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2253   let Inst{19-16} = 0b1111;
2254   let Inst{15-12} = Rt;
2255   let Inst{11-0}  = addr{11-0};   // imm12
2256 }
2257
2258 // Loads with zero extension
2259 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2260                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2261                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2262
2263 // Loads with sign extension
2264 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2265                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2266                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2267
2268 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2269                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2270                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2271
2272 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2273 // Load doubleword
2274 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2275                  (ins addrmode3:$addr), LdMiscFrm,
2276                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2277                  []>, Requires<[IsARM, HasV5TE]>;
2278 }
2279
2280 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2281                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2282 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2283                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2284 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2285                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2286
2287 // Indexed loads
2288 multiclass AI2_ldridx<bit isByte, string opc,
2289                       InstrItinClass iii, InstrItinClass iir> {
2290   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2291                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2292                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2293     bits<17> addr;
2294     let Inst{25} = 0;
2295     let Inst{23} = addr{12};
2296     let Inst{19-16} = addr{16-13};
2297     let Inst{11-0} = addr{11-0};
2298     let DecoderMethod = "DecodeLDRPreImm";
2299   }
2300
2301   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2302                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2303                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2304     bits<17> addr;
2305     let Inst{25} = 1;
2306     let Inst{23} = addr{12};
2307     let Inst{19-16} = addr{16-13};
2308     let Inst{11-0} = addr{11-0};
2309     let Inst{4} = 0;
2310     let DecoderMethod = "DecodeLDRPreReg";
2311   }
2312
2313   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2314                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2315                        IndexModePost, LdFrm, iir,
2316                        opc, "\t$Rt, $addr, $offset",
2317                        "$addr.base = $Rn_wb", []> {
2318      // {12}     isAdd
2319      // {11-0}   imm12/Rm
2320      bits<14> offset;
2321      bits<4> addr;
2322      let Inst{25} = 1;
2323      let Inst{23} = offset{12};
2324      let Inst{19-16} = addr;
2325      let Inst{11-0} = offset{11-0};
2326      let Inst{4} = 0;
2327
2328     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2329    }
2330
2331    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2332                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2333                       IndexModePost, LdFrm, iii,
2334                       opc, "\t$Rt, $addr, $offset",
2335                       "$addr.base = $Rn_wb", []> {
2336     // {12}     isAdd
2337     // {11-0}   imm12/Rm
2338     bits<14> offset;
2339     bits<4> addr;
2340     let Inst{25} = 0;
2341     let Inst{23} = offset{12};
2342     let Inst{19-16} = addr;
2343     let Inst{11-0} = offset{11-0};
2344
2345     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2346   }
2347
2348 }
2349
2350 let mayLoad = 1, neverHasSideEffects = 1 in {
2351 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2352 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2353 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2354 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2355 }
2356
2357 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2358   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2359                         (ins addrmode3_pre:$addr), IndexModePre,
2360                         LdMiscFrm, itin,
2361                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2362     bits<14> addr;
2363     let Inst{23}    = addr{8};      // U bit
2364     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2365     let Inst{19-16} = addr{12-9};   // Rn
2366     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2367     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2368     let DecoderMethod = "DecodeAddrMode3Instruction";
2369   }
2370   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2371                         (ins addr_offset_none:$addr, am3offset:$offset),
2372                         IndexModePost, LdMiscFrm, itin,
2373                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2374                         []> {
2375     bits<10> offset;
2376     bits<4> addr;
2377     let Inst{23}    = offset{8};      // U bit
2378     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2379     let Inst{19-16} = addr;
2380     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2381     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2382     let DecoderMethod = "DecodeAddrMode3Instruction";
2383   }
2384 }
2385
2386 let mayLoad = 1, neverHasSideEffects = 1 in {
2387 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2388 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2389 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2390 let hasExtraDefRegAllocReq = 1 in {
2391 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2392                           (ins addrmode3_pre:$addr), IndexModePre,
2393                           LdMiscFrm, IIC_iLoad_d_ru,
2394                           "ldrd", "\t$Rt, $Rt2, $addr!",
2395                           "$addr.base = $Rn_wb", []> {
2396   bits<14> addr;
2397   let Inst{23}    = addr{8};      // U bit
2398   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2399   let Inst{19-16} = addr{12-9};   // Rn
2400   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2401   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2402   let DecoderMethod = "DecodeAddrMode3Instruction";
2403 }
2404 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2405                           (ins addr_offset_none:$addr, am3offset:$offset),
2406                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2407                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2408                           "$addr.base = $Rn_wb", []> {
2409   bits<10> offset;
2410   bits<4> addr;
2411   let Inst{23}    = offset{8};      // U bit
2412   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2413   let Inst{19-16} = addr;
2414   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2415   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2416   let DecoderMethod = "DecodeAddrMode3Instruction";
2417 }
2418 } // hasExtraDefRegAllocReq = 1
2419 } // mayLoad = 1, neverHasSideEffects = 1
2420
2421 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2422 let mayLoad = 1, neverHasSideEffects = 1 in {
2423 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2424                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2425                     IndexModePost, LdFrm, IIC_iLoad_ru,
2426                     "ldrt", "\t$Rt, $addr, $offset",
2427                     "$addr.base = $Rn_wb", []> {
2428   // {12}     isAdd
2429   // {11-0}   imm12/Rm
2430   bits<14> offset;
2431   bits<4> addr;
2432   let Inst{25} = 1;
2433   let Inst{23} = offset{12};
2434   let Inst{21} = 1; // overwrite
2435   let Inst{19-16} = addr;
2436   let Inst{11-5} = offset{11-5};
2437   let Inst{4} = 0;
2438   let Inst{3-0} = offset{3-0};
2439   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2440 }
2441
2442 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2443                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2444                    IndexModePost, LdFrm, IIC_iLoad_ru,
2445                    "ldrt", "\t$Rt, $addr, $offset",
2446                    "$addr.base = $Rn_wb", []> {
2447   // {12}     isAdd
2448   // {11-0}   imm12/Rm
2449   bits<14> offset;
2450   bits<4> addr;
2451   let Inst{25} = 0;
2452   let Inst{23} = offset{12};
2453   let Inst{21} = 1; // overwrite
2454   let Inst{19-16} = addr;
2455   let Inst{11-0} = offset{11-0};
2456   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2457 }
2458
2459 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2460                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2461                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2462                      "ldrbt", "\t$Rt, $addr, $offset",
2463                      "$addr.base = $Rn_wb", []> {
2464   // {12}     isAdd
2465   // {11-0}   imm12/Rm
2466   bits<14> offset;
2467   bits<4> addr;
2468   let Inst{25} = 1;
2469   let Inst{23} = offset{12};
2470   let Inst{21} = 1; // overwrite
2471   let Inst{19-16} = addr;
2472   let Inst{11-5} = offset{11-5};
2473   let Inst{4} = 0;
2474   let Inst{3-0} = offset{3-0};
2475   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2476 }
2477
2478 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2479                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2480                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2481                     "ldrbt", "\t$Rt, $addr, $offset",
2482                     "$addr.base = $Rn_wb", []> {
2483   // {12}     isAdd
2484   // {11-0}   imm12/Rm
2485   bits<14> offset;
2486   bits<4> addr;
2487   let Inst{25} = 0;
2488   let Inst{23} = offset{12};
2489   let Inst{21} = 1; // overwrite
2490   let Inst{19-16} = addr;
2491   let Inst{11-0} = offset{11-0};
2492   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2493 }
2494
2495 multiclass AI3ldrT<bits<4> op, string opc> {
2496   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2497                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2498                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2499                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2500     bits<9> offset;
2501     let Inst{23} = offset{8};
2502     let Inst{22} = 1;
2503     let Inst{11-8} = offset{7-4};
2504     let Inst{3-0} = offset{3-0};
2505   }
2506   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2507                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2508                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2509                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2510     bits<5> Rm;
2511     let Inst{23} = Rm{4};
2512     let Inst{22} = 0;
2513     let Inst{11-8} = 0;
2514     let Unpredictable{11-8} = 0b1111;
2515     let Inst{3-0} = Rm{3-0};
2516     let DecoderMethod = "DecodeLDR";
2517   }
2518 }
2519
2520 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2521 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2522 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2523 }
2524
2525 // Store
2526
2527 // Stores with truncate
2528 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2529                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2530                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2531
2532 // Store doubleword
2533 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2534 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2535                StMiscFrm, IIC_iStore_d_r,
2536                "strd", "\t$Rt, $src2, $addr", []>,
2537            Requires<[IsARM, HasV5TE]> {
2538   let Inst{21} = 0;
2539 }
2540
2541 // Indexed stores
2542 multiclass AI2_stridx<bit isByte, string opc,
2543                       InstrItinClass iii, InstrItinClass iir> {
2544   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2545                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2546                             StFrm, iii,
2547                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2548     bits<17> addr;
2549     let Inst{25} = 0;
2550     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2551     let Inst{19-16} = addr{16-13};  // Rn
2552     let Inst{11-0}  = addr{11-0};   // imm12
2553     let DecoderMethod = "DecodeSTRPreImm";
2554   }
2555
2556   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2557                       (ins GPR:$Rt, ldst_so_reg:$addr),
2558                       IndexModePre, StFrm, iir,
2559                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2560     bits<17> addr;
2561     let Inst{25} = 1;
2562     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2563     let Inst{19-16} = addr{16-13}; // Rn
2564     let Inst{11-0}  = addr{11-0};
2565     let Inst{4}     = 0;           // Inst{4} = 0
2566     let DecoderMethod = "DecodeSTRPreReg";
2567   }
2568   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2569                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2570                 IndexModePost, StFrm, iir,
2571                 opc, "\t$Rt, $addr, $offset",
2572                 "$addr.base = $Rn_wb", []> {
2573      // {12}     isAdd
2574      // {11-0}   imm12/Rm
2575      bits<14> offset;
2576      bits<4> addr;
2577      let Inst{25} = 1;
2578      let Inst{23} = offset{12};
2579      let Inst{19-16} = addr;
2580      let Inst{11-0} = offset{11-0};
2581      let Inst{4} = 0;
2582
2583     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2584    }
2585
2586    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2587                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2588                 IndexModePost, StFrm, iii,
2589                 opc, "\t$Rt, $addr, $offset",
2590                 "$addr.base = $Rn_wb", []> {
2591     // {12}     isAdd
2592     // {11-0}   imm12/Rm
2593     bits<14> offset;
2594     bits<4> addr;
2595     let Inst{25} = 0;
2596     let Inst{23} = offset{12};
2597     let Inst{19-16} = addr;
2598     let Inst{11-0} = offset{11-0};
2599
2600     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2601   }
2602 }
2603
2604 let mayStore = 1, neverHasSideEffects = 1 in {
2605 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2606 // IIC_iStore_siu depending on whether it the offset register is shifted.
2607 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2608 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2609 }
2610
2611 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2612                          am2offset_reg:$offset),
2613              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2614                            am2offset_reg:$offset)>;
2615 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2616                          am2offset_imm:$offset),
2617              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2618                            am2offset_imm:$offset)>;
2619 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2620                              am2offset_reg:$offset),
2621              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2622                             am2offset_reg:$offset)>;
2623 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2624                              am2offset_imm:$offset),
2625              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2626                             am2offset_imm:$offset)>;
2627
2628 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2629 // put the patterns on the instruction definitions directly as ISel wants
2630 // the address base and offset to be separate operands, not a single
2631 // complex operand like we represent the instructions themselves. The
2632 // pseudos map between the two.
2633 let usesCustomInserter = 1,
2634     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2635 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2636                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2637                4, IIC_iStore_ru,
2638             [(set GPR:$Rn_wb,
2639                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2640 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2641                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2642                4, IIC_iStore_ru,
2643             [(set GPR:$Rn_wb,
2644                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2645 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2646                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2647                4, IIC_iStore_ru,
2648             [(set GPR:$Rn_wb,
2649                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2650 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2651                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2652                4, IIC_iStore_ru,
2653             [(set GPR:$Rn_wb,
2654                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2655 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2656                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2657                4, IIC_iStore_ru,
2658             [(set GPR:$Rn_wb,
2659                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2660 }
2661
2662
2663
2664 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2665                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2666                            StMiscFrm, IIC_iStore_bh_ru,
2667                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2668   bits<14> addr;
2669   let Inst{23}    = addr{8};      // U bit
2670   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2671   let Inst{19-16} = addr{12-9};   // Rn
2672   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2673   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2674   let DecoderMethod = "DecodeAddrMode3Instruction";
2675 }
2676
2677 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2678                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2679                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2680                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2681                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2682                                                       addr_offset_none:$addr,
2683                                                       am3offset:$offset))]> {
2684   bits<10> offset;
2685   bits<4> addr;
2686   let Inst{23}    = offset{8};      // U bit
2687   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2688   let Inst{19-16} = addr;
2689   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2690   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2691   let DecoderMethod = "DecodeAddrMode3Instruction";
2692 }
2693
2694 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2695 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2696                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2697                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2698                           "strd", "\t$Rt, $Rt2, $addr!",
2699                           "$addr.base = $Rn_wb", []> {
2700   bits<14> addr;
2701   let Inst{23}    = addr{8};      // U bit
2702   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2703   let Inst{19-16} = addr{12-9};   // Rn
2704   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2705   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2706   let DecoderMethod = "DecodeAddrMode3Instruction";
2707 }
2708
2709 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2710                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2711                                am3offset:$offset),
2712                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2713                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2714                           "$addr.base = $Rn_wb", []> {
2715   bits<10> offset;
2716   bits<4> addr;
2717   let Inst{23}    = offset{8};      // U bit
2718   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2719   let Inst{19-16} = addr;
2720   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2721   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2722   let DecoderMethod = "DecodeAddrMode3Instruction";
2723 }
2724 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2725
2726 // STRT, STRBT, and STRHT
2727
2728 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2729                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2730                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2731                    "strbt", "\t$Rt, $addr, $offset",
2732                    "$addr.base = $Rn_wb", []> {
2733   // {12}     isAdd
2734   // {11-0}   imm12/Rm
2735   bits<14> offset;
2736   bits<4> addr;
2737   let Inst{25} = 1;
2738   let Inst{23} = offset{12};
2739   let Inst{21} = 1; // overwrite
2740   let Inst{19-16} = addr;
2741   let Inst{11-5} = offset{11-5};
2742   let Inst{4} = 0;
2743   let Inst{3-0} = offset{3-0};
2744   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2745 }
2746
2747 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2748                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2749                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2750                    "strbt", "\t$Rt, $addr, $offset",
2751                    "$addr.base = $Rn_wb", []> {
2752   // {12}     isAdd
2753   // {11-0}   imm12/Rm
2754   bits<14> offset;
2755   bits<4> addr;
2756   let Inst{25} = 0;
2757   let Inst{23} = offset{12};
2758   let Inst{21} = 1; // overwrite
2759   let Inst{19-16} = addr;
2760   let Inst{11-0} = offset{11-0};
2761   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2762 }
2763
2764 let mayStore = 1, neverHasSideEffects = 1 in {
2765 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2766                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2767                    IndexModePost, StFrm, IIC_iStore_ru,
2768                    "strt", "\t$Rt, $addr, $offset",
2769                    "$addr.base = $Rn_wb", []> {
2770   // {12}     isAdd
2771   // {11-0}   imm12/Rm
2772   bits<14> offset;
2773   bits<4> addr;
2774   let Inst{25} = 1;
2775   let Inst{23} = offset{12};
2776   let Inst{21} = 1; // overwrite
2777   let Inst{19-16} = addr;
2778   let Inst{11-5} = offset{11-5};
2779   let Inst{4} = 0;
2780   let Inst{3-0} = offset{3-0};
2781   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2782 }
2783
2784 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2785                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2786                    IndexModePost, StFrm, IIC_iStore_ru,
2787                    "strt", "\t$Rt, $addr, $offset",
2788                    "$addr.base = $Rn_wb", []> {
2789   // {12}     isAdd
2790   // {11-0}   imm12/Rm
2791   bits<14> offset;
2792   bits<4> addr;
2793   let Inst{25} = 0;
2794   let Inst{23} = offset{12};
2795   let Inst{21} = 1; // overwrite
2796   let Inst{19-16} = addr;
2797   let Inst{11-0} = offset{11-0};
2798   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2799 }
2800 }
2801
2802
2803 multiclass AI3strT<bits<4> op, string opc> {
2804   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2805                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2806                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2807                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2808     bits<9> offset;
2809     let Inst{23} = offset{8};
2810     let Inst{22} = 1;
2811     let Inst{11-8} = offset{7-4};
2812     let Inst{3-0} = offset{3-0};
2813   }
2814   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2815                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2816                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2817                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2818     bits<5> Rm;
2819     let Inst{23} = Rm{4};
2820     let Inst{22} = 0;
2821     let Inst{11-8} = 0;
2822     let Inst{3-0} = Rm{3-0};
2823   }
2824 }
2825
2826
2827 defm STRHT : AI3strT<0b1011, "strht">;
2828
2829 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2830                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2831 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2832                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2833 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2834                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2835
2836 //===----------------------------------------------------------------------===//
2837 //  Load / store multiple Instructions.
2838 //
2839
2840 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2841                          InstrItinClass itin, InstrItinClass itin_upd> {
2842   // IA is the default, so no need for an explicit suffix on the
2843   // mnemonic here. Without it is the canonical spelling.
2844   def IA :
2845     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2846          IndexModeNone, f, itin,
2847          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2848     let Inst{24-23} = 0b01;       // Increment After
2849     let Inst{22}    = P_bit;
2850     let Inst{21}    = 0;          // No writeback
2851     let Inst{20}    = L_bit;
2852   }
2853   def IA_UPD :
2854     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2855          IndexModeUpd, f, itin_upd,
2856          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2857     let Inst{24-23} = 0b01;       // Increment After
2858     let Inst{22}    = P_bit;
2859     let Inst{21}    = 1;          // Writeback
2860     let Inst{20}    = L_bit;
2861
2862     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2863   }
2864   def DA :
2865     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2866          IndexModeNone, f, itin,
2867          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2868     let Inst{24-23} = 0b00;       // Decrement After
2869     let Inst{22}    = P_bit;
2870     let Inst{21}    = 0;          // No writeback
2871     let Inst{20}    = L_bit;
2872   }
2873   def DA_UPD :
2874     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2875          IndexModeUpd, f, itin_upd,
2876          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2877     let Inst{24-23} = 0b00;       // Decrement After
2878     let Inst{22}    = P_bit;
2879     let Inst{21}    = 1;          // Writeback
2880     let Inst{20}    = L_bit;
2881
2882     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2883   }
2884   def DB :
2885     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2886          IndexModeNone, f, itin,
2887          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2888     let Inst{24-23} = 0b10;       // Decrement Before
2889     let Inst{22}    = P_bit;
2890     let Inst{21}    = 0;          // No writeback
2891     let Inst{20}    = L_bit;
2892   }
2893   def DB_UPD :
2894     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2895          IndexModeUpd, f, itin_upd,
2896          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2897     let Inst{24-23} = 0b10;       // Decrement Before
2898     let Inst{22}    = P_bit;
2899     let Inst{21}    = 1;          // Writeback
2900     let Inst{20}    = L_bit;
2901
2902     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2903   }
2904   def IB :
2905     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2906          IndexModeNone, f, itin,
2907          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2908     let Inst{24-23} = 0b11;       // Increment Before
2909     let Inst{22}    = P_bit;
2910     let Inst{21}    = 0;          // No writeback
2911     let Inst{20}    = L_bit;
2912   }
2913   def IB_UPD :
2914     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2915          IndexModeUpd, f, itin_upd,
2916          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2917     let Inst{24-23} = 0b11;       // Increment Before
2918     let Inst{22}    = P_bit;
2919     let Inst{21}    = 1;          // Writeback
2920     let Inst{20}    = L_bit;
2921
2922     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2923   }
2924 }
2925
2926 let neverHasSideEffects = 1 in {
2927
2928 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2929 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2930                          IIC_iLoad_mu>;
2931
2932 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2933 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2934                          IIC_iStore_mu>;
2935
2936 } // neverHasSideEffects
2937
2938 // FIXME: remove when we have a way to marking a MI with these properties.
2939 // FIXME: Should pc be an implicit operand like PICADD, etc?
2940 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2941     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2942 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2943                                                  reglist:$regs, variable_ops),
2944                      4, IIC_iLoad_mBr, [],
2945                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2946       RegConstraint<"$Rn = $wb">;
2947
2948 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2949 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2950                                IIC_iLoad_mu>;
2951
2952 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2953 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2954                                IIC_iStore_mu>;
2955
2956
2957
2958 //===----------------------------------------------------------------------===//
2959 //  Move Instructions.
2960 //
2961
2962 let neverHasSideEffects = 1 in
2963 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2964                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2965   bits<4> Rd;
2966   bits<4> Rm;
2967
2968   let Inst{19-16} = 0b0000;
2969   let Inst{11-4} = 0b00000000;
2970   let Inst{25} = 0;
2971   let Inst{3-0} = Rm;
2972   let Inst{15-12} = Rd;
2973 }
2974
2975 // A version for the smaller set of tail call registers.
2976 let neverHasSideEffects = 1 in
2977 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2978                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2979   bits<4> Rd;
2980   bits<4> Rm;
2981
2982   let Inst{11-4} = 0b00000000;
2983   let Inst{25} = 0;
2984   let Inst{3-0} = Rm;
2985   let Inst{15-12} = Rd;
2986 }
2987
2988 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2989                 DPSoRegRegFrm, IIC_iMOVsr,
2990                 "mov", "\t$Rd, $src",
2991                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2992                 Sched<[WriteALU]> {
2993   bits<4> Rd;
2994   bits<12> src;
2995   let Inst{15-12} = Rd;
2996   let Inst{19-16} = 0b0000;
2997   let Inst{11-8} = src{11-8};
2998   let Inst{7} = 0;
2999   let Inst{6-5} = src{6-5};
3000   let Inst{4} = 1;
3001   let Inst{3-0} = src{3-0};
3002   let Inst{25} = 0;
3003 }
3004
3005 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3006                 DPSoRegImmFrm, IIC_iMOVsr,
3007                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3008                 UnaryDP, Sched<[WriteALU]> {
3009   bits<4> Rd;
3010   bits<12> src;
3011   let Inst{15-12} = Rd;
3012   let Inst{19-16} = 0b0000;
3013   let Inst{11-5} = src{11-5};
3014   let Inst{4} = 0;
3015   let Inst{3-0} = src{3-0};
3016   let Inst{25} = 0;
3017 }
3018
3019 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3020 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3021                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3022                 Sched<[WriteALU]> {
3023   bits<4> Rd;
3024   bits<12> imm;
3025   let Inst{25} = 1;
3026   let Inst{15-12} = Rd;
3027   let Inst{19-16} = 0b0000;
3028   let Inst{11-0} = imm;
3029 }
3030
3031 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3032 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3033                  DPFrm, IIC_iMOVi,
3034                  "movw", "\t$Rd, $imm",
3035                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3036                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3037   bits<4> Rd;
3038   bits<16> imm;
3039   let Inst{15-12} = Rd;
3040   let Inst{11-0}  = imm{11-0};
3041   let Inst{19-16} = imm{15-12};
3042   let Inst{20} = 0;
3043   let Inst{25} = 1;
3044   let DecoderMethod = "DecodeArmMOVTWInstruction";
3045 }
3046
3047 def : InstAlias<"mov${p} $Rd, $imm",
3048                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3049         Requires<[IsARM]>;
3050
3051 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3052                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3053                       Sched<[WriteALU]>;
3054
3055 let Constraints = "$src = $Rd" in {
3056 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3057                   (ins GPR:$src, imm0_65535_expr:$imm),
3058                   DPFrm, IIC_iMOVi,
3059                   "movt", "\t$Rd, $imm",
3060                   [(set GPRnopc:$Rd,
3061                         (or (and GPR:$src, 0xffff),
3062                             lo16AllZero:$imm))]>, UnaryDP,
3063                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3064   bits<4> Rd;
3065   bits<16> imm;
3066   let Inst{15-12} = Rd;
3067   let Inst{11-0}  = imm{11-0};
3068   let Inst{19-16} = imm{15-12};
3069   let Inst{20} = 0;
3070   let Inst{25} = 1;
3071   let DecoderMethod = "DecodeArmMOVTWInstruction";
3072 }
3073
3074 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3075                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3076                       Sched<[WriteALU]>;
3077
3078 } // Constraints
3079
3080 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3081       Requires<[IsARM, HasV6T2]>;
3082
3083 let Uses = [CPSR] in
3084 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3085                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3086                     Requires<[IsARM]>, Sched<[WriteALU]>;
3087
3088 // These aren't really mov instructions, but we have to define them this way
3089 // due to flag operands.
3090
3091 let Defs = [CPSR] in {
3092 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3093                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3094                       Sched<[WriteALU]>, Requires<[IsARM]>;
3095 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3096                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3097                       Sched<[WriteALU]>, Requires<[IsARM]>;
3098 }
3099
3100 //===----------------------------------------------------------------------===//
3101 //  Extend Instructions.
3102 //
3103
3104 // Sign extenders
3105
3106 def SXTB  : AI_ext_rrot<0b01101010,
3107                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3108 def SXTH  : AI_ext_rrot<0b01101011,
3109                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3110
3111 def SXTAB : AI_exta_rrot<0b01101010,
3112                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3113 def SXTAH : AI_exta_rrot<0b01101011,
3114                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3115
3116 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3117
3118 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3119
3120 // Zero extenders
3121
3122 let AddedComplexity = 16 in {
3123 def UXTB   : AI_ext_rrot<0b01101110,
3124                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3125 def UXTH   : AI_ext_rrot<0b01101111,
3126                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3127 def UXTB16 : AI_ext_rrot<0b01101100,
3128                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3129
3130 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3131 //        The transformation should probably be done as a combiner action
3132 //        instead so we can include a check for masking back in the upper
3133 //        eight bits of the source into the lower eight bits of the result.
3134 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3135 //               (UXTB16r_rot GPR:$Src, 3)>;
3136 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3137                (UXTB16 GPR:$Src, 1)>;
3138
3139 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3140                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3141 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3142                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3143 }
3144
3145 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3146 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3147
3148
3149 def SBFX  : I<(outs GPRnopc:$Rd),
3150               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3151                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3152                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3153                Requires<[IsARM, HasV6T2]> {
3154   bits<4> Rd;
3155   bits<4> Rn;
3156   bits<5> lsb;
3157   bits<5> width;
3158   let Inst{27-21} = 0b0111101;
3159   let Inst{6-4}   = 0b101;
3160   let Inst{20-16} = width;
3161   let Inst{15-12} = Rd;
3162   let Inst{11-7}  = lsb;
3163   let Inst{3-0}   = Rn;
3164 }
3165
3166 def UBFX  : I<(outs GPR:$Rd),
3167               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3168                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3169                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3170                Requires<[IsARM, HasV6T2]> {
3171   bits<4> Rd;
3172   bits<4> Rn;
3173   bits<5> lsb;
3174   bits<5> width;
3175   let Inst{27-21} = 0b0111111;
3176   let Inst{6-4}   = 0b101;
3177   let Inst{20-16} = width;
3178   let Inst{15-12} = Rd;
3179   let Inst{11-7}  = lsb;
3180   let Inst{3-0}   = Rn;
3181 }
3182
3183 //===----------------------------------------------------------------------===//
3184 //  Arithmetic Instructions.
3185 //
3186
3187 defm ADD  : AsI1_bin_irs<0b0100, "add",
3188                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3189                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3190 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3191                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3192                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3193
3194 // ADD and SUB with 's' bit set.
3195 //
3196 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3197 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3198 // AdjustInstrPostInstrSelection where we determine whether or not to
3199 // set the "s" bit based on CPSR liveness.
3200 //
3201 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3202 // support for an optional CPSR definition that corresponds to the DAG
3203 // node's second value. We can then eliminate the implicit def of CPSR.
3204 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3205                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3206 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3207                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3208
3209 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3210               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3211 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3212               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3213
3214 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3215                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3216                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3217
3218 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3219 // CPSR and the implicit def of CPSR is not needed.
3220 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3221                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3222
3223 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3224                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3225
3226 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3227 // The assume-no-carry-in form uses the negation of the input since add/sub
3228 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3229 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3230 // details.
3231 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3232              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3233 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3234              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3235
3236 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3237              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3238              Requires<[IsARM, HasV6T2]>;
3239 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3240              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3241              Requires<[IsARM, HasV6T2]>;
3242
3243 // The with-carry-in form matches bitwise not instead of the negation.
3244 // Effectively, the inverse interpretation of the carry flag already accounts
3245 // for part of the negation.
3246 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3247              (SBCri   GPR:$src, so_imm_not:$imm)>;
3248 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3249              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3250
3251 // Note: These are implemented in C++ code, because they have to generate
3252 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3253 // cannot produce.
3254 // (mul X, 2^n+1) -> (add (X << n), X)
3255 // (mul X, 2^n-1) -> (rsb X, (X << n))
3256
3257 // ARM Arithmetic Instruction
3258 // GPR:$dst = GPR:$a op GPR:$b
3259 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3260           list<dag> pattern = [],
3261           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3262           string asm = "\t$Rd, $Rn, $Rm">
3263   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3264     Sched<[WriteALU, ReadALU, ReadALU]> {
3265   bits<4> Rn;
3266   bits<4> Rd;
3267   bits<4> Rm;
3268   let Inst{27-20} = op27_20;
3269   let Inst{11-4} = op11_4;
3270   let Inst{19-16} = Rn;
3271   let Inst{15-12} = Rd;
3272   let Inst{3-0}   = Rm;
3273
3274   let Unpredictable{11-8} = 0b1111;
3275 }
3276
3277 // Saturating add/subtract
3278
3279 let DecoderMethod = "DecodeQADDInstruction" in
3280 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3281                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3282                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3283
3284 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3285                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3286                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3287 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3288                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3289                   "\t$Rd, $Rm, $Rn">;
3290 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3291                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3292                   "\t$Rd, $Rm, $Rn">;
3293
3294 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3295 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3296 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3297 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3298 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3299 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3300 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3301 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3302 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3303 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3304 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3305 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3306
3307 // Signed/Unsigned add/subtract
3308
3309 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3310 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3311 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3312 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3313 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3314 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3315 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3316 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3317 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3318 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3319 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3320 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3321
3322 // Signed/Unsigned halving add/subtract
3323
3324 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3325 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3326 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3327 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3328 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3329 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3330 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3331 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3332 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3333 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3334 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3335 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3336
3337 // Unsigned Sum of Absolute Differences [and Accumulate].
3338
3339 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3340                 MulFrm /* for convenience */, NoItinerary, "usad8",
3341                 "\t$Rd, $Rn, $Rm", []>,
3342              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3343   bits<4> Rd;
3344   bits<4> Rn;
3345   bits<4> Rm;
3346   let Inst{27-20} = 0b01111000;
3347   let Inst{15-12} = 0b1111;
3348   let Inst{7-4} = 0b0001;
3349   let Inst{19-16} = Rd;
3350   let Inst{11-8} = Rm;
3351   let Inst{3-0} = Rn;
3352 }
3353 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3354                 MulFrm /* for convenience */, NoItinerary, "usada8",
3355                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3356              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3357   bits<4> Rd;
3358   bits<4> Rn;
3359   bits<4> Rm;
3360   bits<4> Ra;
3361   let Inst{27-20} = 0b01111000;
3362   let Inst{7-4} = 0b0001;
3363   let Inst{19-16} = Rd;
3364   let Inst{15-12} = Ra;
3365   let Inst{11-8} = Rm;
3366   let Inst{3-0} = Rn;
3367 }
3368
3369 // Signed/Unsigned saturate
3370
3371 def SSAT : AI<(outs GPRnopc:$Rd),
3372               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3373               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3374   bits<4> Rd;
3375   bits<5> sat_imm;
3376   bits<4> Rn;
3377   bits<8> sh;
3378   let Inst{27-21} = 0b0110101;
3379   let Inst{5-4} = 0b01;
3380   let Inst{20-16} = sat_imm;
3381   let Inst{15-12} = Rd;
3382   let Inst{11-7} = sh{4-0};
3383   let Inst{6} = sh{5};
3384   let Inst{3-0} = Rn;
3385 }
3386
3387 def SSAT16 : AI<(outs GPRnopc:$Rd),
3388                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3389                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3390   bits<4> Rd;
3391   bits<4> sat_imm;
3392   bits<4> Rn;
3393   let Inst{27-20} = 0b01101010;
3394   let Inst{11-4} = 0b11110011;
3395   let Inst{15-12} = Rd;
3396   let Inst{19-16} = sat_imm;
3397   let Inst{3-0} = Rn;
3398 }
3399
3400 def USAT : AI<(outs GPRnopc:$Rd),
3401               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3402               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3403   bits<4> Rd;
3404   bits<5> sat_imm;
3405   bits<4> Rn;
3406   bits<8> sh;
3407   let Inst{27-21} = 0b0110111;
3408   let Inst{5-4} = 0b01;
3409   let Inst{15-12} = Rd;
3410   let Inst{11-7} = sh{4-0};
3411   let Inst{6} = sh{5};
3412   let Inst{20-16} = sat_imm;
3413   let Inst{3-0} = Rn;
3414 }
3415
3416 def USAT16 : AI<(outs GPRnopc:$Rd),
3417                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3418                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3419   bits<4> Rd;
3420   bits<4> sat_imm;
3421   bits<4> Rn;
3422   let Inst{27-20} = 0b01101110;
3423   let Inst{11-4} = 0b11110011;
3424   let Inst{15-12} = Rd;
3425   let Inst{19-16} = sat_imm;
3426   let Inst{3-0} = Rn;
3427 }
3428
3429 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3430                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3431 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3432                (USAT imm:$pos, GPRnopc:$a, 0)>;
3433
3434 //===----------------------------------------------------------------------===//
3435 //  Bitwise Instructions.
3436 //
3437
3438 defm AND   : AsI1_bin_irs<0b0000, "and",
3439                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3440                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3441 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3442                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3443                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3444 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3445                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3446                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3447 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3448                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3449                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3450
3451 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3452 // like in the actual instruction encoding. The complexity of mapping the mask
3453 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3454 // instruction description.
3455 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3456                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3457                "bfc", "\t$Rd, $imm", "$src = $Rd",
3458                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3459                Requires<[IsARM, HasV6T2]> {
3460   bits<4> Rd;
3461   bits<10> imm;
3462   let Inst{27-21} = 0b0111110;
3463   let Inst{6-0}   = 0b0011111;
3464   let Inst{15-12} = Rd;
3465   let Inst{11-7}  = imm{4-0}; // lsb
3466   let Inst{20-16} = imm{9-5}; // msb
3467 }
3468
3469 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3470 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3471           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3472           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3473           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3474                            bf_inv_mask_imm:$imm))]>,
3475           Requires<[IsARM, HasV6T2]> {
3476   bits<4> Rd;
3477   bits<4> Rn;
3478   bits<10> imm;
3479   let Inst{27-21} = 0b0111110;
3480   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3481   let Inst{15-12} = Rd;
3482   let Inst{11-7}  = imm{4-0}; // lsb
3483   let Inst{20-16} = imm{9-5}; // width
3484   let Inst{3-0}   = Rn;
3485 }
3486
3487 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3488                   "mvn", "\t$Rd, $Rm",
3489                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3490   bits<4> Rd;
3491   bits<4> Rm;
3492   let Inst{25} = 0;
3493   let Inst{19-16} = 0b0000;
3494   let Inst{11-4} = 0b00000000;
3495   let Inst{15-12} = Rd;
3496   let Inst{3-0} = Rm;
3497 }
3498 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3499                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3500                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3501                   Sched<[WriteALU]> {
3502   bits<4> Rd;
3503   bits<12> shift;
3504   let Inst{25} = 0;
3505   let Inst{19-16} = 0b0000;
3506   let Inst{15-12} = Rd;
3507   let Inst{11-5} = shift{11-5};
3508   let Inst{4} = 0;
3509   let Inst{3-0} = shift{3-0};
3510 }
3511 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3512                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3513                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3514                   Sched<[WriteALU]> {
3515   bits<4> Rd;
3516   bits<12> shift;
3517   let Inst{25} = 0;
3518   let Inst{19-16} = 0b0000;
3519   let Inst{15-12} = Rd;
3520   let Inst{11-8} = shift{11-8};
3521   let Inst{7} = 0;
3522   let Inst{6-5} = shift{6-5};
3523   let Inst{4} = 1;
3524   let Inst{3-0} = shift{3-0};
3525 }
3526 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3527 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3528                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3529                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3530   bits<4> Rd;
3531   bits<12> imm;
3532   let Inst{25} = 1;
3533   let Inst{19-16} = 0b0000;
3534   let Inst{15-12} = Rd;
3535   let Inst{11-0} = imm;
3536 }
3537
3538 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3539              (BICri GPR:$src, so_imm_not:$imm)>;
3540
3541 //===----------------------------------------------------------------------===//
3542 //  Multiply Instructions.
3543 //
3544 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3545              string opc, string asm, list<dag> pattern>
3546   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3547   bits<4> Rd;
3548   bits<4> Rm;
3549   bits<4> Rn;
3550   let Inst{19-16} = Rd;
3551   let Inst{11-8}  = Rm;
3552   let Inst{3-0}   = Rn;
3553 }
3554 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3555              string opc, string asm, list<dag> pattern>
3556   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3557   bits<4> RdLo;
3558   bits<4> RdHi;
3559   bits<4> Rm;
3560   bits<4> Rn;
3561   let Inst{19-16} = RdHi;
3562   let Inst{15-12} = RdLo;
3563   let Inst{11-8}  = Rm;
3564   let Inst{3-0}   = Rn;
3565 }
3566 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3567              string opc, string asm, list<dag> pattern>
3568   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3569   bits<4> RdLo;
3570   bits<4> RdHi;
3571   bits<4> Rm;
3572   bits<4> Rn;
3573   let Inst{19-16} = RdHi;
3574   let Inst{15-12} = RdLo;
3575   let Inst{11-8}  = Rm;
3576   let Inst{3-0}   = Rn;
3577 }
3578
3579 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3580 //        property. Remove them when it's possible to add those properties
3581 //        on an individual MachineInstr, not just an instruction description.
3582 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3583 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3584                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3585                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3586                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3587                   Requires<[IsARM, HasV6]> {
3588   let Inst{15-12} = 0b0000;
3589   let Unpredictable{15-12} = 0b1111;
3590 }
3591
3592 let Constraints = "@earlyclobber $Rd" in
3593 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3594                                                     pred:$p, cc_out:$s),
3595                            4, IIC_iMUL32,
3596                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3597                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3598                Requires<[IsARM, NoV6, UseMulOps]>;
3599 }
3600
3601 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3602                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3603                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3604                    Requires<[IsARM, HasV6, UseMulOps]> {
3605   bits<4> Ra;
3606   let Inst{15-12} = Ra;
3607 }
3608
3609 let Constraints = "@earlyclobber $Rd" in
3610 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3611                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3612                            4, IIC_iMAC32,
3613                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3614                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3615                         Requires<[IsARM, NoV6]>;
3616
3617 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3618                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3619                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3620                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3621   bits<4> Rd;
3622   bits<4> Rm;
3623   bits<4> Rn;
3624   bits<4> Ra;
3625   let Inst{19-16} = Rd;
3626   let Inst{15-12} = Ra;
3627   let Inst{11-8}  = Rm;
3628   let Inst{3-0}   = Rn;
3629 }
3630
3631 // Extra precision multiplies with low / high results
3632 let neverHasSideEffects = 1 in {
3633 let isCommutable = 1 in {
3634 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3635                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3636                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3637                     Requires<[IsARM, HasV6]>;
3638
3639 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3640                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3641                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3642                     Requires<[IsARM, HasV6]>;
3643
3644 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3645 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3646                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3647                             4, IIC_iMUL64, [],
3648           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3649                            Requires<[IsARM, NoV6]>;
3650
3651 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3652                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3653                             4, IIC_iMUL64, [],
3654           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3655                            Requires<[IsARM, NoV6]>;
3656 }
3657 }
3658
3659 // Multiply + accumulate
3660 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3661                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3662                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3663          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3664 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3665                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3666                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3667          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3668
3669 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3670                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3671                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3672                     Requires<[IsARM, HasV6]> {
3673   bits<4> RdLo;
3674   bits<4> RdHi;
3675   bits<4> Rm;
3676   bits<4> Rn;
3677   let Inst{19-16} = RdHi;
3678   let Inst{15-12} = RdLo;
3679   let Inst{11-8}  = Rm;
3680   let Inst{3-0}   = Rn;
3681 }
3682
3683 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3684 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3685                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3686                               4, IIC_iMAC64, [],
3687              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3688                            pred:$p, cc_out:$s)>,
3689                            Requires<[IsARM, NoV6]>;
3690 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3691                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3692                               4, IIC_iMAC64, [],
3693              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3694                            pred:$p, cc_out:$s)>,
3695                            Requires<[IsARM, NoV6]>;
3696 }
3697
3698 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3699 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3700                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3701                               4, IIC_iMAC64, [],
3702           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3703                            Requires<[IsARM, NoV6]>;
3704 }
3705
3706 } // neverHasSideEffects
3707
3708 // Most significant word multiply
3709 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3710                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3711                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3712             Requires<[IsARM, HasV6]> {
3713   let Inst{15-12} = 0b1111;
3714 }
3715
3716 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3717                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3718             Requires<[IsARM, HasV6]> {
3719   let Inst{15-12} = 0b1111;
3720 }
3721
3722 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3723                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3724                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3725                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3726             Requires<[IsARM, HasV6, UseMulOps]>;
3727
3728 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3729                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3730                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3731             Requires<[IsARM, HasV6]>;
3732
3733 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3734                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3735                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3736             Requires<[IsARM, HasV6, UseMulOps]>;
3737
3738 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3739                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3740                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3741             Requires<[IsARM, HasV6]>;
3742
3743 multiclass AI_smul<string opc, PatFrag opnode> {
3744   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3745               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3746               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3747                                       (sext_inreg GPR:$Rm, i16)))]>,
3748            Requires<[IsARM, HasV5TE]>;
3749
3750   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3751               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3752               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3753                                       (sra GPR:$Rm, (i32 16))))]>,
3754            Requires<[IsARM, HasV5TE]>;
3755
3756   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3757               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3758               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3759                                       (sext_inreg GPR:$Rm, i16)))]>,
3760            Requires<[IsARM, HasV5TE]>;
3761
3762   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3763               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3764               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3765                                       (sra GPR:$Rm, (i32 16))))]>,
3766             Requires<[IsARM, HasV5TE]>;
3767
3768   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3769               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3770               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3771                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3772            Requires<[IsARM, HasV5TE]>;
3773
3774   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3775               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3776               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3777                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3778             Requires<[IsARM, HasV5TE]>;
3779 }
3780
3781
3782 multiclass AI_smla<string opc, PatFrag opnode> {
3783   let DecoderMethod = "DecodeSMLAInstruction" in {
3784   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3785               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3786               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3787               [(set GPRnopc:$Rd, (add GPR:$Ra,
3788                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3789                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3790            Requires<[IsARM, HasV5TE, UseMulOps]>;
3791
3792   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3793               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3794               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3795               [(set GPRnopc:$Rd,
3796                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3797                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3798            Requires<[IsARM, HasV5TE, UseMulOps]>;
3799
3800   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3801               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3802               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3803               [(set GPRnopc:$Rd,
3804                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3805                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3806            Requires<[IsARM, HasV5TE, UseMulOps]>;
3807
3808   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3809               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3810               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3811              [(set GPRnopc:$Rd,
3812                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3813                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3814             Requires<[IsARM, HasV5TE, UseMulOps]>;
3815
3816   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3817               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3818               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3819               [(set GPRnopc:$Rd,
3820                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3821                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3822            Requires<[IsARM, HasV5TE, UseMulOps]>;
3823
3824   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3825               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3826               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3827               [(set GPRnopc:$Rd,
3828                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3829                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3830             Requires<[IsARM, HasV5TE, UseMulOps]>;
3831   }
3832 }
3833
3834 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3835 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3836
3837 // Halfword multiply accumulate long: SMLAL<x><y>.
3838 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3839                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3840                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3841               Requires<[IsARM, HasV5TE]>;
3842
3843 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3844                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3845                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3846               Requires<[IsARM, HasV5TE]>;
3847
3848 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3849                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3850                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3851               Requires<[IsARM, HasV5TE]>;
3852
3853 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3854                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3855                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3856               Requires<[IsARM, HasV5TE]>;
3857
3858 // Helper class for AI_smld.
3859 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3860                     InstrItinClass itin, string opc, string asm>
3861   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3862   bits<4> Rn;
3863   bits<4> Rm;
3864   let Inst{27-23} = 0b01110;
3865   let Inst{22}    = long;
3866   let Inst{21-20} = 0b00;
3867   let Inst{11-8}  = Rm;
3868   let Inst{7}     = 0;
3869   let Inst{6}     = sub;
3870   let Inst{5}     = swap;
3871   let Inst{4}     = 1;
3872   let Inst{3-0}   = Rn;
3873 }
3874 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3875                 InstrItinClass itin, string opc, string asm>
3876   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3877   bits<4> Rd;
3878   let Inst{15-12} = 0b1111;
3879   let Inst{19-16} = Rd;
3880 }
3881 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3882                 InstrItinClass itin, string opc, string asm>
3883   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3884   bits<4> Ra;
3885   bits<4> Rd;
3886   let Inst{19-16} = Rd;
3887   let Inst{15-12} = Ra;
3888 }
3889 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3890                   InstrItinClass itin, string opc, string asm>
3891   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3892   bits<4> RdLo;
3893   bits<4> RdHi;
3894   let Inst{19-16} = RdHi;
3895   let Inst{15-12} = RdLo;
3896 }
3897
3898 multiclass AI_smld<bit sub, string opc> {
3899
3900   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3901                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3902                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3903
3904   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3905                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3906                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3907
3908   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3909                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3910                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3911
3912   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3913                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3914                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3915
3916 }
3917
3918 defm SMLA : AI_smld<0, "smla">;
3919 defm SMLS : AI_smld<1, "smls">;
3920
3921 multiclass AI_sdml<bit sub, string opc> {
3922
3923   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3924                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3925   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3926                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3927 }
3928
3929 defm SMUA : AI_sdml<0, "smua">;
3930 defm SMUS : AI_sdml<1, "smus">;
3931
3932 //===----------------------------------------------------------------------===//
3933 //  Division Instructions (ARMv7-A with virtualization extension)
3934 //
3935 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3936                    "sdiv", "\t$Rd, $Rn, $Rm",
3937                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3938            Requires<[IsARM, HasDivideInARM]>;
3939
3940 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3941                    "udiv", "\t$Rd, $Rn, $Rm",
3942                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3943            Requires<[IsARM, HasDivideInARM]>;
3944
3945 //===----------------------------------------------------------------------===//
3946 //  Misc. Arithmetic Instructions.
3947 //
3948
3949 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3950               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3951               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3952            Sched<[WriteALU]>;
3953
3954 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3955               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3956               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3957            Requires<[IsARM, HasV6T2]>,
3958            Sched<[WriteALU]>;
3959
3960 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3961               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3962               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3963            Sched<[WriteALU]>;
3964
3965 let AddedComplexity = 5 in
3966 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3967                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3968                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3969                Requires<[IsARM, HasV6]>,
3970            Sched<[WriteALU]>;
3971
3972 let AddedComplexity = 5 in
3973 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3974                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3975                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3976                Requires<[IsARM, HasV6]>,
3977            Sched<[WriteALU]>;
3978
3979 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3980                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3981                (REVSH GPR:$Rm)>;
3982
3983 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3984                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3985                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3986                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3987                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3988                                            0xFFFF0000)))]>,
3989                Requires<[IsARM, HasV6]>,
3990            Sched<[WriteALUsi, ReadALU]>;
3991
3992 // Alternate cases for PKHBT where identities eliminate some nodes.
3993 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3994                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3995 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3996                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3997
3998 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3999 // will match the pattern below.
4000 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4001                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4002                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4003                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4004                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4005                                            0xFFFF)))]>,
4006                Requires<[IsARM, HasV6]>,
4007            Sched<[WriteALUsi, ReadALU]>;
4008
4009 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4010 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4011 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4012 // pkhtb src1, src2, asr (17..31).
4013 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4014                    (srl GPRnopc:$src2, imm16:$sh)),
4015                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4016 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4017                    (sra GPRnopc:$src2, imm16_31:$sh)),
4018                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4019 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4020                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4021                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4022
4023 //===----------------------------------------------------------------------===//
4024 // CRC Instructions
4025 //
4026 // Polynomials:
4027 // + CRC32{B,H,W}       0x04C11DB7
4028 // + CRC32C{B,H,W}      0x1EDC6F41
4029 //
4030
4031 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4032   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4033                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4034                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4035                Requires<[IsARM, HasV8]> {
4036   bits<4> Rd;
4037   bits<4> Rn;
4038   bits<4> Rm;
4039
4040   let Inst{31-28} = 0b1110;
4041   let Inst{27-23} = 0b00010;
4042   let Inst{22-21} = sz;
4043   let Inst{20}    = 0;
4044   let Inst{19-16} = Rn;
4045   let Inst{15-12} = Rd;
4046   let Inst{11-10} = 0b00;
4047   let Inst{9}     = C;
4048   let Inst{8}     = 0;
4049   let Inst{7-4}   = 0b0100;
4050   let Inst{3-0}   = Rm;
4051
4052   let Unpredictable{11-8} = 0b1101;
4053 }
4054
4055 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4056 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4057 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4058 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4059 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4060 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4061
4062 //===----------------------------------------------------------------------===//
4063 //  Comparison Instructions...
4064 //
4065
4066 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4067                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4068                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4069
4070 // ARMcmpZ can re-use the above instruction definitions.
4071 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4072              (CMPri   GPR:$src, so_imm:$imm)>;
4073 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4074              (CMPrr   GPR:$src, GPR:$rhs)>;
4075 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4076              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4077 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4078              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4079
4080 // CMN register-integer
4081 let isCompare = 1, Defs = [CPSR] in {
4082 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4083                 "cmn", "\t$Rn, $imm",
4084                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4085                 Sched<[WriteCMP, ReadALU]> {
4086   bits<4> Rn;
4087   bits<12> imm;
4088   let Inst{25} = 1;
4089   let Inst{20} = 1;
4090   let Inst{19-16} = Rn;
4091   let Inst{15-12} = 0b0000;
4092   let Inst{11-0} = imm;
4093
4094   let Unpredictable{15-12} = 0b1111;
4095 }
4096
4097 // CMN register-register/shift
4098 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4099                  "cmn", "\t$Rn, $Rm",
4100                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4101                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4102   bits<4> Rn;
4103   bits<4> Rm;
4104   let isCommutable = 1;
4105   let Inst{25} = 0;
4106   let Inst{20} = 1;
4107   let Inst{19-16} = Rn;
4108   let Inst{15-12} = 0b0000;
4109   let Inst{11-4} = 0b00000000;
4110   let Inst{3-0} = Rm;
4111
4112   let Unpredictable{15-12} = 0b1111;
4113 }
4114
4115 def CMNzrsi : AI1<0b1011, (outs),
4116                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4117                   "cmn", "\t$Rn, $shift",
4118                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4119                     GPR:$Rn, so_reg_imm:$shift)]>,
4120                     Sched<[WriteCMPsi, ReadALU]> {
4121   bits<4> Rn;
4122   bits<12> shift;
4123   let Inst{25} = 0;
4124   let Inst{20} = 1;
4125   let Inst{19-16} = Rn;
4126   let Inst{15-12} = 0b0000;
4127   let Inst{11-5} = shift{11-5};
4128   let Inst{4} = 0;
4129   let Inst{3-0} = shift{3-0};
4130
4131   let Unpredictable{15-12} = 0b1111;
4132 }
4133
4134 def CMNzrsr : AI1<0b1011, (outs),
4135                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4136                   "cmn", "\t$Rn, $shift",
4137                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4138                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4139                     Sched<[WriteCMPsr, ReadALU]> {
4140   bits<4> Rn;
4141   bits<12> shift;
4142   let Inst{25} = 0;
4143   let Inst{20} = 1;
4144   let Inst{19-16} = Rn;
4145   let Inst{15-12} = 0b0000;
4146   let Inst{11-8} = shift{11-8};
4147   let Inst{7} = 0;
4148   let Inst{6-5} = shift{6-5};
4149   let Inst{4} = 1;
4150   let Inst{3-0} = shift{3-0};
4151
4152   let Unpredictable{15-12} = 0b1111;
4153 }
4154
4155 }
4156
4157 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4158              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4159
4160 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4161              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4162
4163 // Note that TST/TEQ don't set all the same flags that CMP does!
4164 defm TST  : AI1_cmp_irs<0b1000, "tst",
4165                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4166                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4167 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4168                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4169                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4170
4171 // Pseudo i64 compares for some floating point compares.
4172 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4173     Defs = [CPSR] in {
4174 def BCCi64 : PseudoInst<(outs),
4175     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4176      IIC_Br,
4177     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4178     Sched<[WriteBr]>;
4179
4180 def BCCZi64 : PseudoInst<(outs),
4181      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4182     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4183     Sched<[WriteBr]>;
4184 } // usesCustomInserter
4185
4186
4187 // Conditional moves
4188 let neverHasSideEffects = 1 in {
4189
4190 let isCommutable = 1, isSelect = 1 in
4191 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4192                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4193                            4, IIC_iCMOVr,
4194                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4195                                                    cmovpred:$p))]>,
4196              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4197
4198 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4199                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4200                             4, IIC_iCMOVsr,
4201                             [(set GPR:$Rd,
4202                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4203                                            cmovpred:$p))]>,
4204       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4205 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4206                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4207                            4, IIC_iCMOVsr,
4208   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4209                             cmovpred:$p))]>,
4210       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4211
4212
4213 let isMoveImm = 1 in
4214 def MOVCCi16
4215     : ARMPseudoInst<(outs GPR:$Rd),
4216                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4217                     4, IIC_iMOVi,
4218                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4219                                             cmovpred:$p))]>,
4220       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4221       Sched<[WriteALU]>;
4222
4223 let isMoveImm = 1 in
4224 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4225                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4226                            4, IIC_iCMOVi,
4227                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4228                                                    cmovpred:$p))]>,
4229       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4230
4231 // Two instruction predicate mov immediate.
4232 let isMoveImm = 1 in
4233 def MOVCCi32imm
4234     : ARMPseudoInst<(outs GPR:$Rd),
4235                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4236                     8, IIC_iCMOVix2,
4237                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4238                                             cmovpred:$p))]>,
4239       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4240
4241 let isMoveImm = 1 in
4242 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4243                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4244                            4, IIC_iCMOVi,
4245                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4246                                                    cmovpred:$p))]>,
4247                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4248
4249 } // neverHasSideEffects
4250
4251
4252 //===----------------------------------------------------------------------===//
4253 // Atomic operations intrinsics
4254 //
4255
4256 def MemBarrierOptOperand : AsmOperandClass {
4257   let Name = "MemBarrierOpt";
4258   let ParserMethod = "parseMemBarrierOptOperand";
4259 }
4260 def memb_opt : Operand<i32> {
4261   let PrintMethod = "printMemBOption";
4262   let ParserMatchClass = MemBarrierOptOperand;
4263   let DecoderMethod = "DecodeMemBarrierOption";
4264 }
4265
4266 def InstSyncBarrierOptOperand : AsmOperandClass {
4267   let Name = "InstSyncBarrierOpt";
4268   let ParserMethod = "parseInstSyncBarrierOptOperand";
4269 }
4270 def instsyncb_opt : Operand<i32> {
4271   let PrintMethod = "printInstSyncBOption";
4272   let ParserMatchClass = InstSyncBarrierOptOperand;
4273   let DecoderMethod = "DecodeInstSyncBarrierOption";
4274 }
4275
4276 // memory barriers protect the atomic sequences
4277 let hasSideEffects = 1 in {
4278 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4279                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4280                 Requires<[IsARM, HasDB]> {
4281   bits<4> opt;
4282   let Inst{31-4} = 0xf57ff05;
4283   let Inst{3-0} = opt;
4284 }
4285 }
4286
4287 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4288                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4289                 Requires<[IsARM, HasDB]> {
4290   bits<4> opt;
4291   let Inst{31-4} = 0xf57ff04;
4292   let Inst{3-0} = opt;
4293 }
4294
4295 // ISB has only full system option
4296 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4297                 "isb", "\t$opt", []>,
4298                 Requires<[IsARM, HasDB]> {
4299   bits<4> opt;
4300   let Inst{31-4} = 0xf57ff06;
4301   let Inst{3-0} = opt;
4302 }
4303
4304 let usesCustomInserter = 1, Defs = [CPSR] in {
4305
4306 // Pseudo instruction that combines movs + predicated rsbmi
4307 // to implement integer ABS
4308   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4309
4310 // Atomic pseudo-insts which will be lowered to ldrex/strex loops.
4311 // (64-bit pseudos use a hand-written selection code).
4312   let mayLoad = 1, mayStore = 1 in {
4313     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4314       (outs GPR:$dst),
4315       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4316       NoItinerary, []>;
4317     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4318       (outs GPR:$dst),
4319       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4320       NoItinerary, []>;
4321     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4322       (outs GPR:$dst),
4323       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4324       NoItinerary, []>;
4325     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4326       (outs GPR:$dst),
4327       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4328       NoItinerary, []>;
4329     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4330       (outs GPR:$dst),
4331       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4332       NoItinerary, []>;
4333     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4334       (outs GPR:$dst),
4335       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4336       NoItinerary, []>;
4337     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4338       (outs GPR:$dst),
4339       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4340       NoItinerary, []>;
4341     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4342       (outs GPR:$dst),
4343       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4344       NoItinerary, []>;
4345     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4346       (outs GPR:$dst),
4347       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4348       NoItinerary, []>;
4349     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4350       (outs GPR:$dst),
4351       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4352       NoItinerary, []>;
4353     def ATOMIC_SWAP_I8 : PseudoInst<
4354       (outs GPR:$dst),
4355       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4356       NoItinerary, []>;
4357     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4358       (outs GPR:$dst),
4359       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4360       NoItinerary, []>;
4361     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4362       (outs GPR:$dst),
4363       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4364       NoItinerary, []>;
4365     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4366       (outs GPR:$dst),
4367       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4368       NoItinerary, []>;
4369     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4370       (outs GPR:$dst),
4371       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4372       NoItinerary, []>;
4373     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4374       (outs GPR:$dst),
4375       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4376       NoItinerary, []>;
4377     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4378       (outs GPR:$dst),
4379       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4380       NoItinerary, []>;
4381     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4382       (outs GPR:$dst),
4383       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4384       NoItinerary, []>;
4385     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4386       (outs GPR:$dst),
4387       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4388       NoItinerary, []>;
4389     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4390       (outs GPR:$dst),
4391       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4392       NoItinerary, []>;
4393     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4394       (outs GPR:$dst),
4395       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4396       NoItinerary, []>;
4397     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4398       (outs GPR:$dst),
4399       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4400       NoItinerary, []>;
4401     def ATOMIC_SWAP_I16 : PseudoInst<
4402       (outs GPR:$dst),
4403       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4404       NoItinerary, []>;
4405     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4406       (outs GPR:$dst),
4407       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4408       NoItinerary, []>;
4409     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4410       (outs GPR:$dst),
4411       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4412       NoItinerary, []>;
4413     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4414       (outs GPR:$dst),
4415       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4416       NoItinerary, []>;
4417     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4418       (outs GPR:$dst),
4419       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4420       NoItinerary, []>;
4421     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4422       (outs GPR:$dst),
4423       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4424       NoItinerary, []>;
4425     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4426       (outs GPR:$dst),
4427       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4428       NoItinerary, []>;
4429     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4430       (outs GPR:$dst),
4431       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4432       NoItinerary, []>;
4433     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4434       (outs GPR:$dst),
4435       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4436       NoItinerary, []>;
4437     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4438       (outs GPR:$dst),
4439       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4440       NoItinerary, []>;
4441     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4442       (outs GPR:$dst),
4443       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4444       NoItinerary, []>;
4445     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4446       (outs GPR:$dst),
4447       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4448       NoItinerary, []>;
4449     def ATOMIC_SWAP_I32 : PseudoInst<
4450       (outs GPR:$dst),
4451       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4452       NoItinerary, []>;
4453     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4454       (outs GPR:$dst),
4455       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4456       NoItinerary, []>;
4457     def ATOMIC_LOAD_ADD_I64 : PseudoInst<
4458       (outs GPR:$dst1, GPR:$dst2),
4459       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4460       NoItinerary, []>;
4461     def ATOMIC_LOAD_SUB_I64 : PseudoInst<
4462       (outs GPR:$dst1, GPR:$dst2),
4463       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4464       NoItinerary, []>;
4465     def ATOMIC_LOAD_AND_I64 : PseudoInst<
4466       (outs GPR:$dst1, GPR:$dst2),
4467       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4468       NoItinerary, []>;
4469     def ATOMIC_LOAD_OR_I64 :  PseudoInst<
4470       (outs GPR:$dst1, GPR:$dst2),
4471       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4472       NoItinerary, []>;
4473     def ATOMIC_LOAD_XOR_I64 : PseudoInst<
4474       (outs GPR:$dst1, GPR:$dst2),
4475       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4476       NoItinerary, []>;
4477     def ATOMIC_LOAD_NAND_I64 : PseudoInst<
4478       (outs GPR:$dst1, GPR:$dst2),
4479       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4480       NoItinerary, []>;
4481     def ATOMIC_LOAD_MIN_I64 : PseudoInst<
4482       (outs GPR:$dst1, GPR:$dst2),
4483       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4484       NoItinerary, []>;
4485     def ATOMIC_LOAD_MAX_I64 : PseudoInst<
4486       (outs GPR:$dst1, GPR:$dst2),
4487       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4488       NoItinerary, []>;
4489     def ATOMIC_LOAD_UMIN_I64 : PseudoInst<
4490       (outs GPR:$dst1, GPR:$dst2),
4491       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4492       NoItinerary, []>;
4493     def ATOMIC_LOAD_UMAX_I64 : PseudoInst<
4494       (outs GPR:$dst1, GPR:$dst2),
4495       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4496       NoItinerary, []>;
4497     def ATOMIC_SWAP_I64 : PseudoInst<
4498       (outs GPR:$dst1, GPR:$dst2),
4499       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4500       NoItinerary, []>;
4501     def ATOMIC_CMP_SWAP_I64 : PseudoInst<
4502       (outs GPR:$dst1, GPR:$dst2),
4503       (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
4504            GPR:$set1, GPR:$set2, i32imm:$ordering),
4505       NoItinerary, []>;
4506   }
4507   let mayLoad = 1 in
4508     def ATOMIC_LOAD_I64 : PseudoInst<
4509       (outs GPR:$dst1, GPR:$dst2),
4510       (ins GPR:$addr, i32imm:$ordering),
4511       NoItinerary, []>;
4512   let mayStore = 1 in
4513     def ATOMIC_STORE_I64 : PseudoInst<
4514       (outs GPR:$dst1, GPR:$dst2),
4515       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4516       NoItinerary, []>;
4517 }
4518
4519 let usesCustomInserter = 1 in {
4520     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4521       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4522       NoItinerary,
4523       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4524 }
4525
4526 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4527   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4528 }]>;
4529
4530 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4531   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4532 }]>;
4533
4534 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4535   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4536 }]>;
4537
4538 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4539                       (int_arm_strex node:$val, node:$ptr), [{
4540   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4541 }]>;
4542
4543 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4544                       (int_arm_strex node:$val, node:$ptr), [{
4545   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4546 }]>;
4547
4548 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4549                       (int_arm_strex node:$val, node:$ptr), [{
4550   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4551 }]>;
4552
4553 let mayLoad = 1 in {
4554 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4555                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4556                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4557 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4558                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4559                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4560 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4561                      NoItinerary, "ldrex", "\t$Rt, $addr",
4562                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4563 let hasExtraDefRegAllocReq = 1 in
4564 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4565                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4566   let DecoderMethod = "DecodeDoubleRegLoad";
4567 }
4568
4569 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4570                      NoItinerary, "ldaexb", "\t$Rt, $addr", []>;
4571 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4572                      NoItinerary, "ldaexh", "\t$Rt, $addr", []>;
4573 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4574                      NoItinerary, "ldaex", "\t$Rt, $addr", []>;
4575 let hasExtraDefRegAllocReq = 1 in
4576 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4577                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4578   let DecoderMethod = "DecodeDoubleRegLoad";
4579 }
4580 }
4581
4582 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4583 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4584                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4585                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4586 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4587                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4588                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4589 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4590                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4591                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4592 let hasExtraSrcRegAllocReq = 1 in
4593 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4594                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4595                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4596   let DecoderMethod = "DecodeDoubleRegStore";
4597 }
4598 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4599                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4600                     []>;
4601 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4602                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4603                     []>;
4604 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4605                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4606                     []>;
4607 let hasExtraSrcRegAllocReq = 1 in
4608 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4609                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4610                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4611   let DecoderMethod = "DecodeDoubleRegStore";
4612 }
4613 }
4614
4615 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4616                 [(int_arm_clrex)]>,
4617             Requires<[IsARM, HasV7]>  {
4618   let Inst{31-0} = 0b11110101011111111111000000011111;
4619 }
4620
4621 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4622              (LDREXB addr_offset_none:$addr)>;
4623 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4624              (LDREXH addr_offset_none:$addr)>;
4625 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4626              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4627 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4628              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4629
4630 class acquiring_load<PatFrag base>
4631   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4632   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4633   return Ordering == Acquire || Ordering == SequentiallyConsistent;
4634 }]>;
4635
4636 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4637 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4638 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4639
4640 class releasing_store<PatFrag base>
4641   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4642   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4643   return Ordering == Release || Ordering == SequentiallyConsistent;
4644 }]>;
4645
4646 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4647 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4648 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4649
4650 let AddedComplexity = 8 in {
4651   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4652   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4653   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4654   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4655   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4656   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4657 }
4658
4659 // SWP/SWPB are deprecated in V6/V7.
4660 let mayLoad = 1, mayStore = 1 in {
4661 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4662                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4663                 Requires<[PreV8]>;
4664 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4665                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4666                 Requires<[PreV8]>;
4667 }
4668
4669 //===----------------------------------------------------------------------===//
4670 // Coprocessor Instructions.
4671 //
4672
4673 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4674             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4675             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4676             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4677                           imm:$CRm, imm:$opc2)]> {
4678   bits<4> opc1;
4679   bits<4> CRn;
4680   bits<4> CRd;
4681   bits<4> cop;
4682   bits<3> opc2;
4683   bits<4> CRm;
4684
4685   let Inst{3-0}   = CRm;
4686   let Inst{4}     = 0;
4687   let Inst{7-5}   = opc2;
4688   let Inst{11-8}  = cop;
4689   let Inst{15-12} = CRd;
4690   let Inst{19-16} = CRn;
4691   let Inst{23-20} = opc1;
4692 }
4693
4694 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4695                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4696                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4697                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4698                               imm:$CRm, imm:$opc2)]> {
4699   let Inst{31-28} = 0b1111;
4700   bits<4> opc1;
4701   bits<4> CRn;
4702   bits<4> CRd;
4703   bits<4> cop;
4704   bits<3> opc2;
4705   bits<4> CRm;
4706
4707   let Inst{3-0}   = CRm;
4708   let Inst{4}     = 0;
4709   let Inst{7-5}   = opc2;
4710   let Inst{11-8}  = cop;
4711   let Inst{15-12} = CRd;
4712   let Inst{19-16} = CRn;
4713   let Inst{23-20} = opc1;
4714 }
4715
4716 class ACI<dag oops, dag iops, string opc, string asm,
4717           IndexMode im = IndexModeNone>
4718   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4719       opc, asm, "", []> {
4720   let Inst{27-25} = 0b110;
4721 }
4722 class ACInoP<dag oops, dag iops, string opc, string asm,
4723           IndexMode im = IndexModeNone>
4724   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4725          opc, asm, "", []> {
4726   let Inst{31-28} = 0b1111;
4727   let Inst{27-25} = 0b110;
4728 }
4729 multiclass LdStCop<bit load, bit Dbit, string asm> {
4730   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4731                     asm, "\t$cop, $CRd, $addr"> {
4732     bits<13> addr;
4733     bits<4> cop;
4734     bits<4> CRd;
4735     let Inst{24} = 1; // P = 1
4736     let Inst{23} = addr{8};
4737     let Inst{22} = Dbit;
4738     let Inst{21} = 0; // W = 0
4739     let Inst{20} = load;
4740     let Inst{19-16} = addr{12-9};
4741     let Inst{15-12} = CRd;
4742     let Inst{11-8} = cop;
4743     let Inst{7-0} = addr{7-0};
4744     let DecoderMethod = "DecodeCopMemInstruction";
4745   }
4746   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4747                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4748     bits<13> addr;
4749     bits<4> cop;
4750     bits<4> CRd;
4751     let Inst{24} = 1; // P = 1
4752     let Inst{23} = addr{8};
4753     let Inst{22} = Dbit;
4754     let Inst{21} = 1; // W = 1
4755     let Inst{20} = load;
4756     let Inst{19-16} = addr{12-9};
4757     let Inst{15-12} = CRd;
4758     let Inst{11-8} = cop;
4759     let Inst{7-0} = addr{7-0};
4760     let DecoderMethod = "DecodeCopMemInstruction";
4761   }
4762   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4763                               postidx_imm8s4:$offset),
4764                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4765     bits<9> offset;
4766     bits<4> addr;
4767     bits<4> cop;
4768     bits<4> CRd;
4769     let Inst{24} = 0; // P = 0
4770     let Inst{23} = offset{8};
4771     let Inst{22} = Dbit;
4772     let Inst{21} = 1; // W = 1
4773     let Inst{20} = load;
4774     let Inst{19-16} = addr;
4775     let Inst{15-12} = CRd;
4776     let Inst{11-8} = cop;
4777     let Inst{7-0} = offset{7-0};
4778     let DecoderMethod = "DecodeCopMemInstruction";
4779   }
4780   def _OPTION : ACI<(outs),
4781                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4782                          coproc_option_imm:$option),
4783       asm, "\t$cop, $CRd, $addr, $option"> {
4784     bits<8> option;
4785     bits<4> addr;
4786     bits<4> cop;
4787     bits<4> CRd;
4788     let Inst{24} = 0; // P = 0
4789     let Inst{23} = 1; // U = 1
4790     let Inst{22} = Dbit;
4791     let Inst{21} = 0; // W = 0
4792     let Inst{20} = load;
4793     let Inst{19-16} = addr;
4794     let Inst{15-12} = CRd;
4795     let Inst{11-8} = cop;
4796     let Inst{7-0} = option;
4797     let DecoderMethod = "DecodeCopMemInstruction";
4798   }
4799 }
4800 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4801   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4802                        asm, "\t$cop, $CRd, $addr"> {
4803     bits<13> addr;
4804     bits<4> cop;
4805     bits<4> CRd;
4806     let Inst{24} = 1; // P = 1
4807     let Inst{23} = addr{8};
4808     let Inst{22} = Dbit;
4809     let Inst{21} = 0; // W = 0
4810     let Inst{20} = load;
4811     let Inst{19-16} = addr{12-9};
4812     let Inst{15-12} = CRd;
4813     let Inst{11-8} = cop;
4814     let Inst{7-0} = addr{7-0};
4815     let DecoderMethod = "DecodeCopMemInstruction";
4816   }
4817   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4818                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4819     bits<13> addr;
4820     bits<4> cop;
4821     bits<4> CRd;
4822     let Inst{24} = 1; // P = 1
4823     let Inst{23} = addr{8};
4824     let Inst{22} = Dbit;
4825     let Inst{21} = 1; // W = 1
4826     let Inst{20} = load;
4827     let Inst{19-16} = addr{12-9};
4828     let Inst{15-12} = CRd;
4829     let Inst{11-8} = cop;
4830     let Inst{7-0} = addr{7-0};
4831     let DecoderMethod = "DecodeCopMemInstruction";
4832   }
4833   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4834                                  postidx_imm8s4:$offset),
4835                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4836     bits<9> offset;
4837     bits<4> addr;
4838     bits<4> cop;
4839     bits<4> CRd;
4840     let Inst{24} = 0; // P = 0
4841     let Inst{23} = offset{8};
4842     let Inst{22} = Dbit;
4843     let Inst{21} = 1; // W = 1
4844     let Inst{20} = load;
4845     let Inst{19-16} = addr;
4846     let Inst{15-12} = CRd;
4847     let Inst{11-8} = cop;
4848     let Inst{7-0} = offset{7-0};
4849     let DecoderMethod = "DecodeCopMemInstruction";
4850   }
4851   def _OPTION : ACInoP<(outs),
4852                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4853                             coproc_option_imm:$option),
4854       asm, "\t$cop, $CRd, $addr, $option"> {
4855     bits<8> option;
4856     bits<4> addr;
4857     bits<4> cop;
4858     bits<4> CRd;
4859     let Inst{24} = 0; // P = 0
4860     let Inst{23} = 1; // U = 1
4861     let Inst{22} = Dbit;
4862     let Inst{21} = 0; // W = 0
4863     let Inst{20} = load;
4864     let Inst{19-16} = addr;
4865     let Inst{15-12} = CRd;
4866     let Inst{11-8} = cop;
4867     let Inst{7-0} = option;
4868     let DecoderMethod = "DecodeCopMemInstruction";
4869   }
4870 }
4871
4872 defm LDC   : LdStCop <1, 0, "ldc">;
4873 defm LDCL  : LdStCop <1, 1, "ldcl">;
4874 defm STC   : LdStCop <0, 0, "stc">;
4875 defm STCL  : LdStCop <0, 1, "stcl">;
4876 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4877 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4878 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4879 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4880
4881 //===----------------------------------------------------------------------===//
4882 // Move between coprocessor and ARM core register.
4883 //
4884
4885 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4886                 list<dag> pattern>
4887   : ABI<0b1110, oops, iops, NoItinerary, opc,
4888         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4889   let Inst{20} = direction;
4890   let Inst{4} = 1;
4891
4892   bits<4> Rt;
4893   bits<4> cop;
4894   bits<3> opc1;
4895   bits<3> opc2;
4896   bits<4> CRm;
4897   bits<4> CRn;
4898
4899   let Inst{15-12} = Rt;
4900   let Inst{11-8}  = cop;
4901   let Inst{23-21} = opc1;
4902   let Inst{7-5}   = opc2;
4903   let Inst{3-0}   = CRm;
4904   let Inst{19-16} = CRn;
4905 }
4906
4907 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4908                     (outs),
4909                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4910                          c_imm:$CRm, imm0_7:$opc2),
4911                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4912                                   imm:$CRm, imm:$opc2)]>,
4913                     ComplexDeprecationPredicate<"MCR">;
4914 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4915                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4916                         c_imm:$CRm, 0, pred:$p)>;
4917 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4918                     (outs GPRwithAPSR:$Rt),
4919                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4920                          imm0_7:$opc2), []>;
4921 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4922                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4923                         c_imm:$CRm, 0, pred:$p)>;
4924
4925 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4926              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4927
4928 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4929                  list<dag> pattern>
4930   : ABXI<0b1110, oops, iops, NoItinerary,
4931          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4932   let Inst{31-24} = 0b11111110;
4933   let Inst{20} = direction;
4934   let Inst{4} = 1;
4935
4936   bits<4> Rt;
4937   bits<4> cop;
4938   bits<3> opc1;
4939   bits<3> opc2;
4940   bits<4> CRm;
4941   bits<4> CRn;
4942
4943   let Inst{15-12} = Rt;
4944   let Inst{11-8}  = cop;
4945   let Inst{23-21} = opc1;
4946   let Inst{7-5}   = opc2;
4947   let Inst{3-0}   = CRm;
4948   let Inst{19-16} = CRn;
4949 }
4950
4951 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4952                       (outs),
4953                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4954                            c_imm:$CRm, imm0_7:$opc2),
4955                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4956                                      imm:$CRm, imm:$opc2)]>;
4957 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4958                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4959                          c_imm:$CRm, 0)>;
4960 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4961                       (outs GPRwithAPSR:$Rt),
4962                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4963                            imm0_7:$opc2), []>;
4964 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4965                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4966                          c_imm:$CRm, 0)>;
4967
4968 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4969                               imm:$CRm, imm:$opc2),
4970                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4971
4972 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4973   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4974         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4975         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4976   let Inst{23-21} = 0b010;
4977   let Inst{20} = direction;
4978
4979   bits<4> Rt;
4980   bits<4> Rt2;
4981   bits<4> cop;
4982   bits<4> opc1;
4983   bits<4> CRm;
4984
4985   let Inst{15-12} = Rt;
4986   let Inst{19-16} = Rt2;
4987   let Inst{11-8}  = cop;
4988   let Inst{7-4}   = opc1;
4989   let Inst{3-0}   = CRm;
4990 }
4991
4992 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4993                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4994                                      GPRnopc:$Rt2, imm:$CRm)]>;
4995 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4996
4997 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4998   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4999          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
5000          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
5001   let Inst{31-28} = 0b1111;
5002   let Inst{23-21} = 0b010;
5003   let Inst{20} = direction;
5004
5005   bits<4> Rt;
5006   bits<4> Rt2;
5007   bits<4> cop;
5008   bits<4> opc1;
5009   bits<4> CRm;
5010
5011   let Inst{15-12} = Rt;
5012   let Inst{19-16} = Rt2;
5013   let Inst{11-8}  = cop;
5014   let Inst{7-4}   = opc1;
5015   let Inst{3-0}   = CRm;
5016
5017   let DecoderMethod = "DecodeMRRC2";
5018 }
5019
5020 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5021                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5022                                         GPRnopc:$Rt2, imm:$CRm)]>;
5023 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5024
5025 //===----------------------------------------------------------------------===//
5026 // Move between special register and ARM core register
5027 //
5028
5029 // Move to ARM core register from Special Register
5030 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5031               "mrs", "\t$Rd, apsr", []> {
5032   bits<4> Rd;
5033   let Inst{23-16} = 0b00001111;
5034   let Unpredictable{19-17} = 0b111;
5035
5036   let Inst{15-12} = Rd;
5037
5038   let Inst{11-0} = 0b000000000000;
5039   let Unpredictable{11-0} = 0b110100001111;
5040 }
5041
5042 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5043          Requires<[IsARM]>;
5044
5045 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5046 // section B9.3.9, with the R bit set to 1.
5047 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5048                  "mrs", "\t$Rd, spsr", []> {
5049   bits<4> Rd;
5050   let Inst{23-16} = 0b01001111;
5051   let Unpredictable{19-16} = 0b1111;
5052
5053   let Inst{15-12} = Rd;
5054
5055   let Inst{11-0} = 0b000000000000;
5056   let Unpredictable{11-0} = 0b110100001111;
5057 }
5058
5059 // Move from ARM core register to Special Register
5060 //
5061 // No need to have both system and application versions, the encodings are the
5062 // same and the assembly parser has no way to distinguish between them. The mask
5063 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
5064 // the mask with the fields to be accessed in the special register.
5065 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5066               "msr", "\t$mask, $Rn", []> {
5067   bits<5> mask;
5068   bits<4> Rn;
5069
5070   let Inst{23} = 0;
5071   let Inst{22} = mask{4}; // R bit
5072   let Inst{21-20} = 0b10;
5073   let Inst{19-16} = mask{3-0};
5074   let Inst{15-12} = 0b1111;
5075   let Inst{11-4} = 0b00000000;
5076   let Inst{3-0} = Rn;
5077 }
5078
5079 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5080                "msr", "\t$mask, $a", []> {
5081   bits<5> mask;
5082   bits<12> a;
5083
5084   let Inst{23} = 0;
5085   let Inst{22} = mask{4}; // R bit
5086   let Inst{21-20} = 0b10;
5087   let Inst{19-16} = mask{3-0};
5088   let Inst{15-12} = 0b1111;
5089   let Inst{11-0} = a;
5090 }
5091
5092 //===----------------------------------------------------------------------===//
5093 // TLS Instructions
5094 //
5095
5096 // __aeabi_read_tp preserves the registers r1-r3.
5097 // This is a pseudo inst so that we can get the encoding right,
5098 // complete with fixup for the aeabi_read_tp function.
5099 let isCall = 1,
5100   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5101   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
5102                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5103 }
5104
5105 //===----------------------------------------------------------------------===//
5106 // SJLJ Exception handling intrinsics
5107 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5108 //   address and save #0 in R0 for the non-longjmp case.
5109 //   Since by its nature we may be coming from some other function to get
5110 //   here, and we're using the stack frame for the containing function to
5111 //   save/restore registers, we can't keep anything live in regs across
5112 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5113 //   when we get here from a longjmp(). We force everything out of registers
5114 //   except for our own input by listing the relevant registers in Defs. By
5115 //   doing so, we also cause the prologue/epilogue code to actively preserve
5116 //   all of the callee-saved resgisters, which is exactly what we want.
5117 //   A constant value is passed in $val, and we use the location as a scratch.
5118 //
5119 // These are pseudo-instructions and are lowered to individual MC-insts, so
5120 // no encoding information is necessary.
5121 let Defs =
5122   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5123     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5124   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5125   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5126                                NoItinerary,
5127                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5128                            Requires<[IsARM, HasVFP2]>;
5129 }
5130
5131 let Defs =
5132   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5133   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5134   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5135                                    NoItinerary,
5136                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5137                                 Requires<[IsARM, NoVFP]>;
5138 }
5139
5140 // FIXME: Non-IOS version(s)
5141 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5142     Defs = [ R7, LR, SP ] in {
5143 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5144                              NoItinerary,
5145                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5146                                 Requires<[IsARM, IsIOS]>;
5147 }
5148
5149 // eh.sjlj.dispatchsetup pseudo-instruction.
5150 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5151 // the pseudo is expanded (which happens before any passes that need the
5152 // instruction size).
5153 let isBarrier = 1 in
5154 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5155
5156
5157 //===----------------------------------------------------------------------===//
5158 // Non-Instruction Patterns
5159 //
5160
5161 // ARMv4 indirect branch using (MOVr PC, dst)
5162 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5163   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5164                     4, IIC_Br, [(brind GPR:$dst)],
5165                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5166                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5167
5168 // Large immediate handling.
5169
5170 // 32-bit immediate using two piece so_imms or movw + movt.
5171 // This is a single pseudo instruction, the benefit is that it can be remat'd
5172 // as a single unit instead of having to handle reg inputs.
5173 // FIXME: Remove this when we can do generalized remat.
5174 let isReMaterializable = 1, isMoveImm = 1 in
5175 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5176                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5177                            Requires<[IsARM]>;
5178
5179 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5180 // It also makes it possible to rematerialize the instructions.
5181 // FIXME: Remove this when we can do generalized remat and when machine licm
5182 // can properly the instructions.
5183 let isReMaterializable = 1 in {
5184 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5185                               IIC_iMOVix2addpc,
5186                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5187                         Requires<[IsARM, UseMovt]>;
5188
5189 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5190                              IIC_iMOVix2,
5191                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
5192                         Requires<[IsARM, UseMovt]>;
5193
5194 let AddedComplexity = 10 in
5195 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5196                                 IIC_iMOVix2ld,
5197                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5198                     Requires<[IsARM, UseMovt]>;
5199 } // isReMaterializable
5200
5201 // ConstantPool, GlobalAddress, and JumpTable
5202 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
5203             Requires<[IsARM, DontUseMovt]>;
5204 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5205 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5206             Requires<[IsARM, UseMovt]>;
5207 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5208              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5209
5210 // TODO: add,sub,and, 3-instr forms?
5211
5212 // Tail calls. These patterns also apply to Thumb mode.
5213 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5214 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5215 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5216
5217 // Direct calls
5218 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5219 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5220              (BMOVPCB_CALL texternalsym:$func)>;
5221
5222 // zextload i1 -> zextload i8
5223 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5224 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5225
5226 // extload -> zextload
5227 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5228 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5229 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5230 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5231
5232 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5233
5234 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5235 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5236
5237 // smul* and smla*
5238 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5239                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5240                  (SMULBB GPR:$a, GPR:$b)>;
5241 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5242                  (SMULBB GPR:$a, GPR:$b)>;
5243 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5244                       (sra GPR:$b, (i32 16))),
5245                  (SMULBT GPR:$a, GPR:$b)>;
5246 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5247                  (SMULBT GPR:$a, GPR:$b)>;
5248 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5249                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5250                  (SMULTB GPR:$a, GPR:$b)>;
5251 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5252                 (SMULTB GPR:$a, GPR:$b)>;
5253 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5254                       (i32 16)),
5255                  (SMULWB GPR:$a, GPR:$b)>;
5256 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5257                  (SMULWB GPR:$a, GPR:$b)>;
5258
5259 def : ARMV5MOPat<(add GPR:$acc,
5260                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5261                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5262                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5263 def : ARMV5MOPat<(add GPR:$acc,
5264                       (mul sext_16_node:$a, sext_16_node:$b)),
5265                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5266 def : ARMV5MOPat<(add GPR:$acc,
5267                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5268                            (sra GPR:$b, (i32 16)))),
5269                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5270 def : ARMV5MOPat<(add GPR:$acc,
5271                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5272                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5273 def : ARMV5MOPat<(add GPR:$acc,
5274                       (mul (sra GPR:$a, (i32 16)),
5275                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5276                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5277 def : ARMV5MOPat<(add GPR:$acc,
5278                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5279                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5280 def : ARMV5MOPat<(add GPR:$acc,
5281                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5282                            (i32 16))),
5283                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5284 def : ARMV5MOPat<(add GPR:$acc,
5285                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5286                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5287
5288
5289 // Pre-v7 uses MCR for synchronization barriers.
5290 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5291          Requires<[IsARM, HasV6]>;
5292
5293 // SXT/UXT with no rotate
5294 let AddedComplexity = 16 in {
5295 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5296 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5297 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5298 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5299                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5300 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5301                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5302 }
5303
5304 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5305 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5306
5307 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5308                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5309 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5310                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5311
5312 // Atomic load/store patterns
5313 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5314              (LDRBrs ldst_so_reg:$src)>;
5315 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5316              (LDRBi12 addrmode_imm12:$src)>;
5317 def : ARMPat<(atomic_load_16 addrmode3:$src),
5318              (LDRH addrmode3:$src)>;
5319 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5320              (LDRrs ldst_so_reg:$src)>;
5321 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5322              (LDRi12 addrmode_imm12:$src)>;
5323 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5324              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5325 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5326              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5327 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5328              (STRH GPR:$val, addrmode3:$ptr)>;
5329 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5330              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5331 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5332              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5333
5334
5335 //===----------------------------------------------------------------------===//
5336 // Thumb Support
5337 //
5338
5339 include "ARMInstrThumb.td"
5340
5341 //===----------------------------------------------------------------------===//
5342 // Thumb2 Support
5343 //
5344
5345 include "ARMInstrThumb2.td"
5346
5347 //===----------------------------------------------------------------------===//
5348 // Floating Point Support
5349 //
5350
5351 include "ARMInstrVFP.td"
5352
5353 //===----------------------------------------------------------------------===//
5354 // Advanced SIMD (NEON) Support
5355 //
5356
5357 include "ARMInstrNEON.td"
5358
5359 //===----------------------------------------------------------------------===//
5360 // Assembler aliases
5361 //
5362
5363 // Memory barriers
5364 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5365 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5366 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5367
5368 // System instructions
5369 def : MnemonicAlias<"swi", "svc">;
5370
5371 // Load / Store Multiple
5372 def : MnemonicAlias<"ldmfd", "ldm">;
5373 def : MnemonicAlias<"ldmia", "ldm">;
5374 def : MnemonicAlias<"ldmea", "ldmdb">;
5375 def : MnemonicAlias<"stmfd", "stmdb">;
5376 def : MnemonicAlias<"stmia", "stm">;
5377 def : MnemonicAlias<"stmea", "stm">;
5378
5379 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5380 // shift amount is zero (i.e., unspecified).
5381 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5382                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5383         Requires<[IsARM, HasV6]>;
5384 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5385                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5386         Requires<[IsARM, HasV6]>;
5387
5388 // PUSH/POP aliases for STM/LDM
5389 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5390 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5391
5392 // SSAT/USAT optional shift operand.
5393 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5394                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5395 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5396                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5397
5398
5399 // Extend instruction optional rotate operand.
5400 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5401                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5402 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5403                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5404 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5405                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5406 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5407                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5408 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5409                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5410 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5411                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5412
5413 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5414                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5415 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5416                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5417 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5418                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5419 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5420                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5421 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5422                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5423 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5424                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5425
5426
5427 // RFE aliases
5428 def : MnemonicAlias<"rfefa", "rfeda">;
5429 def : MnemonicAlias<"rfeea", "rfedb">;
5430 def : MnemonicAlias<"rfefd", "rfeia">;
5431 def : MnemonicAlias<"rfeed", "rfeib">;
5432 def : MnemonicAlias<"rfe", "rfeia">;
5433
5434 // SRS aliases
5435 def : MnemonicAlias<"srsfa", "srsib">;
5436 def : MnemonicAlias<"srsea", "srsia">;
5437 def : MnemonicAlias<"srsfd", "srsdb">;
5438 def : MnemonicAlias<"srsed", "srsda">;
5439 def : MnemonicAlias<"srs", "srsia">;
5440
5441 // QSAX == QSUBADDX
5442 def : MnemonicAlias<"qsubaddx", "qsax">;
5443 // SASX == SADDSUBX
5444 def : MnemonicAlias<"saddsubx", "sasx">;
5445 // SHASX == SHADDSUBX
5446 def : MnemonicAlias<"shaddsubx", "shasx">;
5447 // SHSAX == SHSUBADDX
5448 def : MnemonicAlias<"shsubaddx", "shsax">;
5449 // SSAX == SSUBADDX
5450 def : MnemonicAlias<"ssubaddx", "ssax">;
5451 // UASX == UADDSUBX
5452 def : MnemonicAlias<"uaddsubx", "uasx">;
5453 // UHASX == UHADDSUBX
5454 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5455 // UHSAX == UHSUBADDX
5456 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5457 // UQASX == UQADDSUBX
5458 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5459 // UQSAX == UQSUBADDX
5460 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5461 // USAX == USUBADDX
5462 def : MnemonicAlias<"usubaddx", "usax">;
5463
5464 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5465 // for isel.
5466 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5467                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5468 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5469                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5470 // Same for AND <--> BIC
5471 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5472                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5473                           pred:$p, cc_out:$s)>;
5474 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5475                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5476                           pred:$p, cc_out:$s)>;
5477 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5478                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5479                           pred:$p, cc_out:$s)>;
5480 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5481                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5482                           pred:$p, cc_out:$s)>;
5483
5484 // Likewise, "add Rd, so_imm_neg" -> sub
5485 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5486                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5487 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5488                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5489 // Same for CMP <--> CMN via so_imm_neg
5490 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5491                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5492 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5493                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5494
5495 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5496 // LSR, ROR, and RRX instructions.
5497 // FIXME: We need C++ parser hooks to map the alias to the MOV
5498 //        encoding. It seems we should be able to do that sort of thing
5499 //        in tblgen, but it could get ugly.
5500 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5501 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5502                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5503                              cc_out:$s)>;
5504 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5505                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5506                              cc_out:$s)>;
5507 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5508                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5509                              cc_out:$s)>;
5510 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5511                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5512                              cc_out:$s)>;
5513 }
5514 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5515                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5516 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5517 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5518                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5519                              cc_out:$s)>;
5520 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5521                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5522                              cc_out:$s)>;
5523 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5524                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5525                              cc_out:$s)>;
5526 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5527                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5528                              cc_out:$s)>;
5529 }
5530
5531 // "neg" is and alias for "rsb rd, rn, #0"
5532 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5533                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5534
5535 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5536 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5537          Requires<[IsARM, NoV6]>;
5538
5539 // UMULL/SMULL are available on all arches, but the instruction definitions
5540 // need difference constraints pre-v6. Use these aliases for the assembly
5541 // parsing on pre-v6.
5542 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5543             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5544          Requires<[IsARM, NoV6]>;
5545 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5546             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5547          Requires<[IsARM, NoV6]>;
5548
5549 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5550 // is discarded.
5551 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5552          ComplexDeprecationPredicate<"IT">;