lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  99 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 100
 101 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 102                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 103 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 104                               [SDNPHasChain, SDNPSideEffect,
 105                                SDNPOptInGlue, SDNPOutGlue]>;
 106 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 107                                 SDT_ARMStructByVal,
 108                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 109                                  SDNPMayStore, SDNPMayLoad]>;
 110
 111 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 112                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 113                                SDNPVariadic]>;
 114 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 115                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 116                                SDNPVariadic]>;
 117 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 118                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 119                                SDNPVariadic]>;
 120
 121 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 122                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 123 def ARMintretflag    : SDNode<"ARMISD::INTRET_FLAG", SDT_ARMcall,
 124                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">,
 190                                  AssemblerPredicate<"HasV5TOps", "armv5t">;
 191 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 192                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 193 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 194                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 195 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 196 def HasV6M           : Predicate<"Subtarget->hasV6MOps()">,
 197                                  AssemblerPredicate<"HasV6MOps",
 198                                                     "armv6m or armv6t2">;
 199 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 200                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 201 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 202 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 203                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 204 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 205                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 206 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 207                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 208 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 209 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 210                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 211 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 212                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 213 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 214                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 215 def HasDPVFP         : Predicate<"!Subtarget->isFPOnlySP()">,
 216                                  AssemblerPredicate<"!FeatureVFPOnlySP",
 217                                                     "double precision VFP">;
 218 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 219                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 220 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 221                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 222 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 223                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 224 def HasCRC           : Predicate<"Subtarget->hasCRC()">,
 225                                  AssemblerPredicate<"FeatureCRC", "crc">;
 226 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 227                                  AssemblerPredicate<"FeatureFP16","half-float">;
 228 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 229                                  AssemblerPredicate<"FeatureHWDiv", "divide in THUMB">;
 230 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 231                                  AssemblerPredicate<"FeatureHWDivARM", "divide in ARM">;
 232 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 233                                  AssemblerPredicate<"FeatureT2XtPk",
 234                                                      "pack/extract">;
 235 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 236                                  AssemblerPredicate<"FeatureDSPThumb2",
 237                                                     "thumb2-dsp">;
 238 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 239                                  AssemblerPredicate<"FeatureDB",
 240                                                     "data-barriers">;
 241 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 242                                  AssemblerPredicate<"FeatureMP",
 243                                                     "mp-extensions">;
 244 def HasVirtualization: Predicate<"false">,
 245                                  AssemblerPredicate<"FeatureVirtualization",
 246                                                    "virtualization-extensions">;
 247 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 248                                  AssemblerPredicate<"FeatureTrustZone",
 249                                                     "TrustZone">;
 250 def HasZCZ           : Predicate<"Subtarget->hasZeroCycleZeroing()">;
 251 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 252 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 253 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 254                                  AssemblerPredicate<"ModeThumb", "thumb">;
 255 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 256 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 257                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 258                                                     "thumb2">;
 259 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 260                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 261 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 262                                  AssemblerPredicate<"!FeatureMClass",
 263                                                     "!armv*m">;
 264 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 265                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 266 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 267 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 268 def IsMachO          : Predicate<"Subtarget->isTargetMachO()">;
 269 def IsNotMachO       : Predicate<"!Subtarget->isTargetMachO()">;
 270 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 271 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 272                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 273 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 274
 275 // FIXME: Eventually this will be just "hasV6T2Ops".
 276 def UseMovt          : Predicate<"Subtarget->useMovt(*MF)">;
 277 def DontUseMovt      : Predicate<"!Subtarget->useMovt(*MF)">;
 278 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 279 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 280
 281 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 282 // But only select them if more precision in FP computation is allowed.
 283 // Do not use them for Darwin platforms.
 284 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 285                                  " FPOpFusion::Fast && "
 286                                  " Subtarget->hasVFP4()) && "
 287                                  "!Subtarget->isTargetDarwin()">;
 288 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 289                                  " FPOpFusion::Fast &&"
 290                                  " Subtarget->hasVFP4()) || "
 291                                  "Subtarget->isTargetDarwin()">;
 292
 293 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 294 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 295 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 296
 297 // VDUP.32 is microcoded on Swift - prefer VMOV.
 298 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 299 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 300
 301 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 302 // this allows more effective execution domain optimization. See
 303 // setExecutionDomain().
 304 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 305 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 306
 307 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 308 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 309
 310 //===----------------------------------------------------------------------===//
 311 // ARM Flag Definitions.
 312
 313 class RegConstraint<string C> {
 314   string Constraints = C;
 315 }
 316
 317 //===----------------------------------------------------------------------===//
 318 //  ARM specific transformation functions and pattern fragments.
 319 //
 320
 321 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 322 def imm_neg_XFORM : SDNodeXForm<imm, [{
 323   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 324 }]>;
 325
 326 // imm_not_XFORM - Return the complement of a i32 immediate value.
 327 def imm_not_XFORM : SDNodeXForm<imm, [{
 328   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 329 }]>;
 330
 331 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 332 def imm16_31 : ImmLeaf<i32, [{
 333   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 334 }]>;
 335
 336 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 337 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 338     unsigned Value = -(unsigned)N->getZExtValue();
 339     return Value && ARM_AM::getSOImmVal(Value) != -1;
 340   }], imm_neg_XFORM> {
 341   let ParserMatchClass = so_imm_neg_asmoperand;
 342 }
 343
 344 // Note: this pattern doesn't require an encoder method and such, as it's
 345 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 346 // is handled by the destination instructions, which use so_imm.
 347 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 348 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 349     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 350   }], imm_not_XFORM> {
 351   let ParserMatchClass = so_imm_not_asmoperand;
 352 }
 353
 354 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 355 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 356   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 357 }]>;
 358
 359 /// Split a 32-bit immediate into two 16 bit parts.
 360 def hi16 : SDNodeXForm<imm, [{
 361   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 362 }]>;
 363
 364 def lo16AllZero : PatLeaf<(i32 imm), [{
 365   // Returns true if all low 16-bits are 0.
 366   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 367 }], hi16>;
 368
 369 class BinOpWithFlagFrag<dag res> :
 370       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 371 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 372 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 373
 374 // An 'and' node with a single use.
 375 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 376   return N->hasOneUse();
 377 }]>;
 378
 379 // An 'xor' node with a single use.
 380 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 381   return N->hasOneUse();
 382 }]>;
 383
 384 // An 'fmul' node with a single use.
 385 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 386   return N->hasOneUse();
 387 }]>;
 388
 389 // An 'fadd' node which checks for single non-hazardous use.
 390 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 391   return hasNoVMLxHazardUse(N);
 392 }]>;
 393
 394 // An 'fsub' node which checks for single non-hazardous use.
 395 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 396   return hasNoVMLxHazardUse(N);
 397 }]>;
 398
 399 //===----------------------------------------------------------------------===//
 400 // Operand Definitions.
 401 //
 402
 403 // Immediate operands with a shared generic asm render method.
 404 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 405
 406 // Branch target.
 407 // FIXME: rename brtarget to t2_brtarget
 408 def brtarget : Operand<OtherVT> {
 409   let EncoderMethod = "getBranchTargetOpValue";
 410   let OperandType = "OPERAND_PCREL";
 411   let DecoderMethod = "DecodeT2BROperand";
 412 }
 413
 414 // FIXME: get rid of this one?
 415 def uncondbrtarget : Operand<OtherVT> {
 416   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 417   let OperandType = "OPERAND_PCREL";
 418 }
 419
 420 // Branch target for ARM. Handles conditional/unconditional
 421 def br_target : Operand<OtherVT> {
 422   let EncoderMethod = "getARMBranchTargetOpValue";
 423   let OperandType = "OPERAND_PCREL";
 424 }
 425
 426 // Call target.
 427 // FIXME: rename bltarget to t2_bl_target?
 428 def bltarget : Operand<i32> {
 429   // Encoded the same as branch targets.
 430   let EncoderMethod = "getBranchTargetOpValue";
 431   let OperandType = "OPERAND_PCREL";
 432 }
 433
 434 // Call target for ARM. Handles conditional/unconditional
 435 // FIXME: rename bl_target to t2_bltarget?
 436 def bl_target : Operand<i32> {
 437   let EncoderMethod = "getARMBLTargetOpValue";
 438   let OperandType = "OPERAND_PCREL";
 439 }
 440
 441 def blx_target : Operand<i32> {
 442   let EncoderMethod = "getARMBLXTargetOpValue";
 443   let OperandType = "OPERAND_PCREL";
 444 }
 445
 446 // A list of registers separated by comma. Used by load/store multiple.
 447 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 448 def reglist : Operand<i32> {
 449   let EncoderMethod = "getRegisterListOpValue";
 450   let ParserMatchClass = RegListAsmOperand;
 451   let PrintMethod = "printRegisterList";
 452   let DecoderMethod = "DecodeRegListOperand";
 453 }
 454
 455 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 456
 457 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 458 def dpr_reglist : Operand<i32> {
 459   let EncoderMethod = "getRegisterListOpValue";
 460   let ParserMatchClass = DPRRegListAsmOperand;
 461   let PrintMethod = "printRegisterList";
 462   let DecoderMethod = "DecodeDPRRegListOperand";
 463 }
 464
 465 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 466 def spr_reglist : Operand<i32> {
 467   let EncoderMethod = "getRegisterListOpValue";
 468   let ParserMatchClass = SPRRegListAsmOperand;
 469   let PrintMethod = "printRegisterList";
 470   let DecoderMethod = "DecodeSPRRegListOperand";
 471 }
 472
 473 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 474 def cpinst_operand : Operand<i32> {
 475   let PrintMethod = "printCPInstOperand";
 476 }
 477
 478 // Local PC labels.
 479 def pclabel : Operand<i32> {
 480   let PrintMethod = "printPCLabel";
 481 }
 482
 483 // ADR instruction labels.
 484 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 485 def adrlabel : Operand<i32> {
 486   let EncoderMethod = "getAdrLabelOpValue";
 487   let ParserMatchClass = AdrLabelAsmOperand;
 488   let PrintMethod = "printAdrLabelOperand<0>";
 489 }
 490
 491 def neon_vcvt_imm32 : Operand<i32> {
 492   let EncoderMethod = "getNEONVcvtImm32OpValue";
 493   let DecoderMethod = "DecodeVCVTImmOperand";
 494 }
 495
 496 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 497 def rot_imm_XFORM: SDNodeXForm<imm, [{
 498   switch (N->getZExtValue()){
 499   default: llvm_unreachable(nullptr);
 500   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 501   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 502   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 503   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 504   }
 505 }]>;
 506 def RotImmAsmOperand : AsmOperandClass {
 507   let Name = "RotImm";
 508   let ParserMethod = "parseRotImm";
 509 }
 510 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 511     int32_t v = N->getZExtValue();
 512     return v == 8 || v == 16 || v == 24; }],
 513     rot_imm_XFORM> {
 514   let PrintMethod = "printRotImmOperand";
 515   let ParserMatchClass = RotImmAsmOperand;
 516 }
 517
 518 // shift_imm: An integer that encodes a shift amount and the type of shift
 519 // (asr or lsl). The 6-bit immediate encodes as:
 520 //    {5}     0 ==> lsl
 521 //            1     asr
 522 //    {4-0}   imm5 shift amount.
 523 //            asr #32 encoded as imm5 == 0.
 524 def ShifterImmAsmOperand : AsmOperandClass {
 525   let Name = "ShifterImm";
 526   let ParserMethod = "parseShifterImm";
 527 }
 528 def shift_imm : Operand<i32> {
 529   let PrintMethod = "printShiftImmOperand";
 530   let ParserMatchClass = ShifterImmAsmOperand;
 531 }
 532
 533 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 534 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 535 def so_reg_reg : Operand<i32>,  // reg reg imm
 536                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 537                                 [shl, srl, sra, rotr]> {
 538   let EncoderMethod = "getSORegRegOpValue";
 539   let PrintMethod = "printSORegRegOperand";
 540   let DecoderMethod = "DecodeSORegRegOperand";
 541   let ParserMatchClass = ShiftedRegAsmOperand;
 542   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 543 }
 544
 545 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 546 def so_reg_imm : Operand<i32>, // reg imm
 547                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 548                                 [shl, srl, sra, rotr]> {
 549   let EncoderMethod = "getSORegImmOpValue";
 550   let PrintMethod = "printSORegImmOperand";
 551   let DecoderMethod = "DecodeSORegImmOperand";
 552   let ParserMatchClass = ShiftedImmAsmOperand;
 553   let MIOperandInfo = (ops GPR, i32imm);
 554 }
 555
 556 // FIXME: Does this need to be distinct from so_reg?
 557 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 558                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 559                                   [shl,srl,sra,rotr]> {
 560   let EncoderMethod = "getSORegRegOpValue";
 561   let PrintMethod = "printSORegRegOperand";
 562   let DecoderMethod = "DecodeSORegRegOperand";
 563   let ParserMatchClass = ShiftedRegAsmOperand;
 564   let MIOperandInfo = (ops GPR, GPR, i32imm);
 565 }
 566
 567 // FIXME: Does this need to be distinct from so_reg?
 568 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 569                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 570                                   [shl,srl,sra,rotr]> {
 571   let EncoderMethod = "getSORegImmOpValue";
 572   let PrintMethod = "printSORegImmOperand";
 573   let DecoderMethod = "DecodeSORegImmOperand";
 574   let ParserMatchClass = ShiftedImmAsmOperand;
 575   let MIOperandInfo = (ops GPR, i32imm);
 576 }
 577
 578
 579 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 580 // 8-bit immediate rotated by an arbitrary number of bits.
 581 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 582 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 583     return ARM_AM::getSOImmVal(Imm) != -1;
 584   }]> {
 585   let EncoderMethod = "getSOImmOpValue";
 586   let ParserMatchClass = SOImmAsmOperand;
 587   let DecoderMethod = "DecodeSOImmOperand";
 588 }
 589
 590 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 591 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 592 // get the first/second pieces.
 593 def so_imm2part : PatLeaf<(imm), [{
 594       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 595 }]>;
 596
 597 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 598 ///
 599 def arm_i32imm : PatLeaf<(imm), [{
 600   if (Subtarget->useMovt(*MF))
 601     return true;
 602   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 603 }]>;
 604
 605 /// imm0_1 predicate - Immediate in the range [0,1].
 606 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 607 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 608
 609 /// imm0_3 predicate - Immediate in the range [0,3].
 610 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 611 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 612
 613 /// imm0_7 predicate - Immediate in the range [0,7].
 614 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 615 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 616   return Imm >= 0 && Imm < 8;
 617 }]> {
 618   let ParserMatchClass = Imm0_7AsmOperand;
 619 }
 620
 621 /// imm8 predicate - Immediate is exactly 8.
 622 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 623 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 624   let ParserMatchClass = Imm8AsmOperand;
 625 }
 626
 627 /// imm16 predicate - Immediate is exactly 16.
 628 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 629 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 630   let ParserMatchClass = Imm16AsmOperand;
 631 }
 632
 633 /// imm32 predicate - Immediate is exactly 32.
 634 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 635 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 636   let ParserMatchClass = Imm32AsmOperand;
 637 }
 638
 639 def imm8_or_16 : ImmLeaf<i32, [{ return Imm == 8 || Imm == 16;}]>;
 640
 641 /// imm1_7 predicate - Immediate in the range [1,7].
 642 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 643 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 644   let ParserMatchClass = Imm1_7AsmOperand;
 645 }
 646
 647 /// imm1_15 predicate - Immediate in the range [1,15].
 648 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 649 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 650   let ParserMatchClass = Imm1_15AsmOperand;
 651 }
 652
 653 /// imm1_31 predicate - Immediate in the range [1,31].
 654 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 655 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 656   let ParserMatchClass = Imm1_31AsmOperand;
 657 }
 658
 659 /// imm0_15 predicate - Immediate in the range [0,15].
 660 def Imm0_15AsmOperand: ImmAsmOperand {
 661   let Name = "Imm0_15";
 662   let DiagnosticType = "ImmRange0_15";
 663 }
 664 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 665   return Imm >= 0 && Imm < 16;
 666 }]> {
 667   let ParserMatchClass = Imm0_15AsmOperand;
 668 }
 669
 670 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 671 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 672 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 673   return Imm >= 0 && Imm < 32;
 674 }]> {
 675   let ParserMatchClass = Imm0_31AsmOperand;
 676 }
 677
 678 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 679 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 680 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 681   return Imm >= 0 && Imm < 32;
 682 }]> {
 683   let ParserMatchClass = Imm0_32AsmOperand;
 684 }
 685
 686 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 687 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 688 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 689   return Imm >= 0 && Imm < 64;
 690 }]> {
 691   let ParserMatchClass = Imm0_63AsmOperand;
 692 }
 693
 694 /// imm0_239 predicate - Immediate in the range [0,239].
 695 def Imm0_239AsmOperand : ImmAsmOperand {
 696   let Name = "Imm0_239";
 697   let DiagnosticType = "ImmRange0_239";
 698 }
 699 def imm0_239 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 240; }]> {
 700   let ParserMatchClass = Imm0_239AsmOperand;
 701 }
 702
 703 /// imm0_255 predicate - Immediate in the range [0,255].
 704 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 705 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 706   let ParserMatchClass = Imm0_255AsmOperand;
 707 }
 708
 709 /// imm0_65535 - An immediate is in the range [0.65535].
 710 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 711 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 712   return Imm >= 0 && Imm < 65536;
 713 }]> {
 714   let ParserMatchClass = Imm0_65535AsmOperand;
 715 }
 716
 717 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 718 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 719   return -Imm >= 0 && -Imm < 65536;
 720 }]>;
 721
 722 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 723 // a relocatable expression.
 724 //
 725 // FIXME: This really needs a Thumb version separate from the ARM version.
 726 // While the range is the same, and can thus use the same match class,
 727 // the encoding is different so it should have a different encoder method.
 728 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 729 def imm0_65535_expr : Operand<i32> {
 730   let EncoderMethod = "getHiLo16ImmOpValue";
 731   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 732 }
 733
 734 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 735 def imm256_65535_expr : Operand<i32> {
 736   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 737 }
 738
 739 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 740 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 741 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 742   return Imm >= 0 && Imm <= 0xffffff;
 743 }]> {
 744   let ParserMatchClass = Imm24bitAsmOperand;
 745 }
 746
 747
 748 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 749 /// e.g., 0xf000ffff
 750 def BitfieldAsmOperand : AsmOperandClass {
 751   let Name = "Bitfield";
 752   let ParserMethod = "parseBitfield";
 753 }
 754
 755 def bf_inv_mask_imm : Operand<i32>,
 756                       PatLeaf<(imm), [{
 757   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 758 }] > {
 759   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 760   let PrintMethod = "printBitfieldInvMaskImmOperand";
 761   let DecoderMethod = "DecodeBitfieldMaskOperand";
 762   let ParserMatchClass = BitfieldAsmOperand;
 763 }
 764
 765 def imm1_32_XFORM: SDNodeXForm<imm, [{
 766   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 767 }]>;
 768 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 769 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 770    uint64_t Imm = N->getZExtValue();
 771    return Imm > 0 && Imm <= 32;
 772  }],
 773     imm1_32_XFORM> {
 774   let PrintMethod = "printImmPlusOneOperand";
 775   let ParserMatchClass = Imm1_32AsmOperand;
 776 }
 777
 778 def imm1_16_XFORM: SDNodeXForm<imm, [{
 779   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 780 }]>;
 781 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 782 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 783     imm1_16_XFORM> {
 784   let PrintMethod = "printImmPlusOneOperand";
 785   let ParserMatchClass = Imm1_16AsmOperand;
 786 }
 787
 788 // Define ARM specific addressing modes.
 789 // addrmode_imm12 := reg +/- imm12
 790 //
 791 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 792 class AddrMode_Imm12 : Operand<i32>,
 793                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 794   // 12-bit immediate operand. Note that instructions using this encode
 795   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 796   // immediate values are as normal.
 797
 798   let EncoderMethod = "getAddrModeImm12OpValue";
 799   let DecoderMethod = "DecodeAddrModeImm12Operand";
 800   let ParserMatchClass = MemImm12OffsetAsmOperand;
 801   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 802 }
 803
 804 def addrmode_imm12 : AddrMode_Imm12 {
 805   let PrintMethod = "printAddrModeImm12Operand<false>";
 806 }
 807
 808 def addrmode_imm12_pre : AddrMode_Imm12 {
 809   let PrintMethod = "printAddrModeImm12Operand<true>";
 810 }
 811
 812 // ldst_so_reg := reg +/- reg shop imm
 813 //
 814 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 815 def ldst_so_reg : Operand<i32>,
 816                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 817   let EncoderMethod = "getLdStSORegOpValue";
 818   // FIXME: Simplify the printer
 819   let PrintMethod = "printAddrMode2Operand";
 820   let DecoderMethod = "DecodeSORegMemOperand";
 821   let ParserMatchClass = MemRegOffsetAsmOperand;
 822   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 823 }
 824
 825 // postidx_imm8 := +/- [0,255]
 826 //
 827 // 9 bit value:
 828 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 829 //  {7-0}     [0,255] imm8 value.
 830 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 831 def postidx_imm8 : Operand<i32> {
 832   let PrintMethod = "printPostIdxImm8Operand";
 833   let ParserMatchClass = PostIdxImm8AsmOperand;
 834   let MIOperandInfo = (ops i32imm);
 835 }
 836
 837 // postidx_imm8s4 := +/- [0,1020]
 838 //
 839 // 9 bit value:
 840 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 841 //  {7-0}     [0,255] imm8 value, scaled by 4.
 842 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 843 def postidx_imm8s4 : Operand<i32> {
 844   let PrintMethod = "printPostIdxImm8s4Operand";
 845   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 846   let MIOperandInfo = (ops i32imm);
 847 }
 848
 849
 850 // postidx_reg := +/- reg
 851 //
 852 def PostIdxRegAsmOperand : AsmOperandClass {
 853   let Name = "PostIdxReg";
 854   let ParserMethod = "parsePostIdxReg";
 855 }
 856 def postidx_reg : Operand<i32> {
 857   let EncoderMethod = "getPostIdxRegOpValue";
 858   let DecoderMethod = "DecodePostIdxReg";
 859   let PrintMethod = "printPostIdxRegOperand";
 860   let ParserMatchClass = PostIdxRegAsmOperand;
 861   let MIOperandInfo = (ops GPRnopc, i32imm);
 862 }
 863
 864
 865 // addrmode2 := reg +/- imm12
 866 //           := reg +/- reg shop imm
 867 //
 868 // FIXME: addrmode2 should be refactored the rest of the way to always
 869 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 870 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 871 def addrmode2 : Operand<i32>,
 872                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 873   let EncoderMethod = "getAddrMode2OpValue";
 874   let PrintMethod = "printAddrMode2Operand";
 875   let ParserMatchClass = AddrMode2AsmOperand;
 876   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 877 }
 878
 879 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 880   let Name = "PostIdxRegShifted";
 881   let ParserMethod = "parsePostIdxReg";
 882 }
 883 def am2offset_reg : Operand<i32>,
 884                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 885                 [], [SDNPWantRoot]> {
 886   let EncoderMethod = "getAddrMode2OffsetOpValue";
 887   let PrintMethod = "printAddrMode2OffsetOperand";
 888   // When using this for assembly, it's always as a post-index offset.
 889   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 890   let MIOperandInfo = (ops GPRnopc, i32imm);
 891 }
 892
 893 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 894 // the GPR is purely vestigal at this point.
 895 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 896 def am2offset_imm : Operand<i32>,
 897                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 898                 [], [SDNPWantRoot]> {
 899   let EncoderMethod = "getAddrMode2OffsetOpValue";
 900   let PrintMethod = "printAddrMode2OffsetOperand";
 901   let ParserMatchClass = AM2OffsetImmAsmOperand;
 902   let MIOperandInfo = (ops GPRnopc, i32imm);
 903 }
 904
 905
 906 // addrmode3 := reg +/- reg
 907 // addrmode3 := reg +/- imm8
 908 //
 909 // FIXME: split into imm vs. reg versions.
 910 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 911 class AddrMode3 : Operand<i32>,
 912                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 913   let EncoderMethod = "getAddrMode3OpValue";
 914   let ParserMatchClass = AddrMode3AsmOperand;
 915   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 916 }
 917
 918 def addrmode3 : AddrMode3
 919 {
 920   let PrintMethod = "printAddrMode3Operand<false>";
 921 }
 922
 923 def addrmode3_pre : AddrMode3
 924 {
 925   let PrintMethod = "printAddrMode3Operand<true>";
 926 }
 927
 928 // FIXME: split into imm vs. reg versions.
 929 // FIXME: parser method to handle +/- register.
 930 def AM3OffsetAsmOperand : AsmOperandClass {
 931   let Name = "AM3Offset";
 932   let ParserMethod = "parseAM3Offset";
 933 }
 934 def am3offset : Operand<i32>,
 935                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 936                                [], [SDNPWantRoot]> {
 937   let EncoderMethod = "getAddrMode3OffsetOpValue";
 938   let PrintMethod = "printAddrMode3OffsetOperand";
 939   let ParserMatchClass = AM3OffsetAsmOperand;
 940   let MIOperandInfo = (ops GPR, i32imm);
 941 }
 942
 943 // ldstm_mode := {ia, ib, da, db}
 944 //
 945 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 946   let EncoderMethod = "getLdStmModeOpValue";
 947   let PrintMethod = "printLdStmModeOperand";
 948 }
 949
 950 // addrmode5 := reg +/- imm8*4
 951 //
 952 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 953 class AddrMode5 : Operand<i32>,
 954                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 955   let EncoderMethod = "getAddrMode5OpValue";
 956   let DecoderMethod = "DecodeAddrMode5Operand";
 957   let ParserMatchClass = AddrMode5AsmOperand;
 958   let MIOperandInfo = (ops GPR:$base, i32imm);
 959 }
 960
 961 def addrmode5 : AddrMode5 {
 962    let PrintMethod = "printAddrMode5Operand<false>";
 963 }
 964
 965 def addrmode5_pre : AddrMode5 {
 966    let PrintMethod = "printAddrMode5Operand<true>";
 967 }
 968
 969 // addrmode6 := reg with optional alignment
 970 //
 971 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 972 def addrmode6 : Operand<i32>,
 973                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 974   let PrintMethod = "printAddrMode6Operand";
 975   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 976   let EncoderMethod = "getAddrMode6AddressOpValue";
 977   let DecoderMethod = "DecodeAddrMode6Operand";
 978   let ParserMatchClass = AddrMode6AsmOperand;
 979 }
 980
 981 def am6offset : Operand<i32>,
 982                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 983                                [], [SDNPWantRoot]> {
 984   let PrintMethod = "printAddrMode6OffsetOperand";
 985   let MIOperandInfo = (ops GPR);
 986   let EncoderMethod = "getAddrMode6OffsetOpValue";
 987   let DecoderMethod = "DecodeGPRRegisterClass";
 988 }
 989
 990 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 991 // (single element from one lane) for size 32.
 992 def addrmode6oneL32 : Operand<i32>,
 993                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 994   let PrintMethod = "printAddrMode6Operand";
 995   let MIOperandInfo = (ops GPR:$addr, i32imm);
 996   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 997 }
 998
 999 // Base class for addrmode6 with specific alignment restrictions.
1000 class AddrMode6Align : Operand<i32>,
1001                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1002   let PrintMethod = "printAddrMode6Operand";
1003   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
1004   let EncoderMethod = "getAddrMode6AddressOpValue";
1005   let DecoderMethod = "DecodeAddrMode6Operand";
1006 }
1007
1008 // Special version of addrmode6 to handle no allowed alignment encoding for
1009 // VLD/VST instructions and checking the alignment is not specified.
1010 def AddrMode6AlignNoneAsmOperand : AsmOperandClass {
1011   let Name = "AlignedMemoryNone";
1012   let DiagnosticType = "AlignedMemoryRequiresNone";
1013 }
1014 def addrmode6alignNone : AddrMode6Align {
1015   // The alignment specifier can only be omitted.
1016   let ParserMatchClass = AddrMode6AlignNoneAsmOperand;
1017 }
1018
1019 // Special version of addrmode6 to handle 16-bit alignment encoding for
1020 // VLD/VST instructions and checking the alignment value.
1021 def AddrMode6Align16AsmOperand : AsmOperandClass {
1022   let Name = "AlignedMemory16";
1023   let DiagnosticType = "AlignedMemoryRequires16";
1024 }
1025 def addrmode6align16 : AddrMode6Align {
1026   // The alignment specifier can only be 16 or omitted.
1027   let ParserMatchClass = AddrMode6Align16AsmOperand;
1028 }
1029
1030 // Special version of addrmode6 to handle 32-bit alignment encoding for
1031 // VLD/VST instructions and checking the alignment value.
1032 def AddrMode6Align32AsmOperand : AsmOperandClass {
1033   let Name = "AlignedMemory32";
1034   let DiagnosticType = "AlignedMemoryRequires32";
1035 }
1036 def addrmode6align32 : AddrMode6Align {
1037   // The alignment specifier can only be 32 or omitted.
1038   let ParserMatchClass = AddrMode6Align32AsmOperand;
1039 }
1040
1041 // Special version of addrmode6 to handle 64-bit alignment encoding for
1042 // VLD/VST instructions and checking the alignment value.
1043 def AddrMode6Align64AsmOperand : AsmOperandClass {
1044   let Name = "AlignedMemory64";
1045   let DiagnosticType = "AlignedMemoryRequires64";
1046 }
1047 def addrmode6align64 : AddrMode6Align {
1048   // The alignment specifier can only be 64 or omitted.
1049   let ParserMatchClass = AddrMode6Align64AsmOperand;
1050 }
1051
1052 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1053 // for VLD/VST instructions and checking the alignment value.
1054 def AddrMode6Align64or128AsmOperand : AsmOperandClass {
1055   let Name = "AlignedMemory64or128";
1056   let DiagnosticType = "AlignedMemoryRequires64or128";
1057 }
1058 def addrmode6align64or128 : AddrMode6Align {
1059   // The alignment specifier can only be 64, 128 or omitted.
1060   let ParserMatchClass = AddrMode6Align64or128AsmOperand;
1061 }
1062
1063 // Special version of addrmode6 to handle 64-bit, 128-bit or 256-bit alignment
1064 // encoding for VLD/VST instructions and checking the alignment value.
1065 def AddrMode6Align64or128or256AsmOperand : AsmOperandClass {
1066   let Name = "AlignedMemory64or128or256";
1067   let DiagnosticType = "AlignedMemoryRequires64or128or256";
1068 }
1069 def addrmode6align64or128or256 : AddrMode6Align {
1070   // The alignment specifier can only be 64, 128, 256 or omitted.
1071   let ParserMatchClass = AddrMode6Align64or128or256AsmOperand;
1072 }
1073
1074 // Special version of addrmode6 to handle alignment encoding for VLD-dup
1075 // instructions, specifically VLD4-dup.
1076 def addrmode6dup : Operand<i32>,
1077                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1078   let PrintMethod = "printAddrMode6Operand";
1079   let MIOperandInfo = (ops GPR:$addr, i32imm);
1080   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1081   // FIXME: This is close, but not quite right. The alignment specifier is
1082   // different.
1083   let ParserMatchClass = AddrMode6AsmOperand;
1084 }
1085
1086 // Base class for addrmode6dup with specific alignment restrictions.
1087 class AddrMode6DupAlign : Operand<i32>,
1088                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
1089   let PrintMethod = "printAddrMode6Operand";
1090   let MIOperandInfo = (ops GPR:$addr, i32imm);
1091   let EncoderMethod = "getAddrMode6DupAddressOpValue";
1092 }
1093
1094 // Special version of addrmode6 to handle no allowed alignment encoding for
1095 // VLD-dup instruction and checking the alignment is not specified.
1096 def AddrMode6dupAlignNoneAsmOperand : AsmOperandClass {
1097   let Name = "DupAlignedMemoryNone";
1098   let DiagnosticType = "DupAlignedMemoryRequiresNone";
1099 }
1100 def addrmode6dupalignNone : AddrMode6DupAlign {
1101   // The alignment specifier can only be omitted.
1102   let ParserMatchClass = AddrMode6dupAlignNoneAsmOperand;
1103 }
1104
1105 // Special version of addrmode6 to handle 16-bit alignment encoding for VLD-dup
1106 // instruction and checking the alignment value.
1107 def AddrMode6dupAlign16AsmOperand : AsmOperandClass {
1108   let Name = "DupAlignedMemory16";
1109   let DiagnosticType = "DupAlignedMemoryRequires16";
1110 }
1111 def addrmode6dupalign16 : AddrMode6DupAlign {
1112   // The alignment specifier can only be 16 or omitted.
1113   let ParserMatchClass = AddrMode6dupAlign16AsmOperand;
1114 }
1115
1116 // Special version of addrmode6 to handle 32-bit alignment encoding for VLD-dup
1117 // instruction and checking the alignment value.
1118 def AddrMode6dupAlign32AsmOperand : AsmOperandClass {
1119   let Name = "DupAlignedMemory32";
1120   let DiagnosticType = "DupAlignedMemoryRequires32";
1121 }
1122 def addrmode6dupalign32 : AddrMode6DupAlign {
1123   // The alignment specifier can only be 32 or omitted.
1124   let ParserMatchClass = AddrMode6dupAlign32AsmOperand;
1125 }
1126
1127 // Special version of addrmode6 to handle 64-bit alignment encoding for VLD
1128 // instructions and checking the alignment value.
1129 def AddrMode6dupAlign64AsmOperand : AsmOperandClass {
1130   let Name = "DupAlignedMemory64";
1131   let DiagnosticType = "DupAlignedMemoryRequires64";
1132 }
1133 def addrmode6dupalign64 : AddrMode6DupAlign {
1134   // The alignment specifier can only be 64 or omitted.
1135   let ParserMatchClass = AddrMode6dupAlign64AsmOperand;
1136 }
1137
1138 // Special version of addrmode6 to handle 64-bit or 128-bit alignment encoding
1139 // for VLD instructions and checking the alignment value.
1140 def AddrMode6dupAlign64or128AsmOperand : AsmOperandClass {
1141   let Name = "DupAlignedMemory64or128";
1142   let DiagnosticType = "DupAlignedMemoryRequires64or128";
1143 }
1144 def addrmode6dupalign64or128 : AddrMode6DupAlign {
1145   // The alignment specifier can only be 64, 128 or omitted.
1146   let ParserMatchClass = AddrMode6dupAlign64or128AsmOperand;
1147 }
1148
1149 // addrmodepc := pc + reg
1150 //
1151 def addrmodepc : Operand<i32>,
1152                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
1153   let PrintMethod = "printAddrModePCOperand";
1154   let MIOperandInfo = (ops GPR, i32imm);
1155 }
1156
1157 // addr_offset_none := reg
1158 //
1159 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1160 def addr_offset_none : Operand<i32>,
1161                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1162   let PrintMethod = "printAddrMode7Operand";
1163   let DecoderMethod = "DecodeAddrMode7Operand";
1164   let ParserMatchClass = MemNoOffsetAsmOperand;
1165   let MIOperandInfo = (ops GPR:$base);
1166 }
1167
1168 def nohash_imm : Operand<i32> {
1169   let PrintMethod = "printNoHashImmediate";
1170 }
1171
1172 def CoprocNumAsmOperand : AsmOperandClass {
1173   let Name = "CoprocNum";
1174   let ParserMethod = "parseCoprocNumOperand";
1175 }
1176 def p_imm : Operand<i32> {
1177   let PrintMethod = "printPImmediate";
1178   let ParserMatchClass = CoprocNumAsmOperand;
1179   let DecoderMethod = "DecodeCoprocessor";
1180 }
1181
1182 def CoprocRegAsmOperand : AsmOperandClass {
1183   let Name = "CoprocReg";
1184   let ParserMethod = "parseCoprocRegOperand";
1185 }
1186 def c_imm : Operand<i32> {
1187   let PrintMethod = "printCImmediate";
1188   let ParserMatchClass = CoprocRegAsmOperand;
1189 }
1190 def CoprocOptionAsmOperand : AsmOperandClass {
1191   let Name = "CoprocOption";
1192   let ParserMethod = "parseCoprocOptionOperand";
1193 }
1194 def coproc_option_imm : Operand<i32> {
1195   let PrintMethod = "printCoprocOptionImm";
1196   let ParserMatchClass = CoprocOptionAsmOperand;
1197 }
1198
1199 //===----------------------------------------------------------------------===//
1200
1201 include "ARMInstrFormats.td"
1202
1203 //===----------------------------------------------------------------------===//
1204 // Multiclass helpers...
1205 //
1206
1207 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1208 /// binop that produces a value.
1209 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1210 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1211                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1212                         PatFrag opnode, bit Commutable = 0> {
1213   // The register-immediate version is re-materializable. This is useful
1214   // in particular for taking the address of a local.
1215   let isReMaterializable = 1 in {
1216   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1217                iii, opc, "\t$Rd, $Rn, $imm",
1218                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1219            Sched<[WriteALU, ReadALU]> {
1220     bits<4> Rd;
1221     bits<4> Rn;
1222     bits<12> imm;
1223     let Inst{25} = 1;
1224     let Inst{19-16} = Rn;
1225     let Inst{15-12} = Rd;
1226     let Inst{11-0} = imm;
1227   }
1228   }
1229   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1230                iir, opc, "\t$Rd, $Rn, $Rm",
1231                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1232            Sched<[WriteALU, ReadALU, ReadALU]> {
1233     bits<4> Rd;
1234     bits<4> Rn;
1235     bits<4> Rm;
1236     let Inst{25} = 0;
1237     let isCommutable = Commutable;
1238     let Inst{19-16} = Rn;
1239     let Inst{15-12} = Rd;
1240     let Inst{11-4} = 0b00000000;
1241     let Inst{3-0} = Rm;
1242   }
1243
1244   def rsi : AsI1<opcod, (outs GPR:$Rd),
1245                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1246                iis, opc, "\t$Rd, $Rn, $shift",
1247                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1248             Sched<[WriteALUsi, ReadALU]> {
1249     bits<4> Rd;
1250     bits<4> Rn;
1251     bits<12> shift;
1252     let Inst{25} = 0;
1253     let Inst{19-16} = Rn;
1254     let Inst{15-12} = Rd;
1255     let Inst{11-5} = shift{11-5};
1256     let Inst{4} = 0;
1257     let Inst{3-0} = shift{3-0};
1258   }
1259
1260   def rsr : AsI1<opcod, (outs GPR:$Rd),
1261                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1262                iis, opc, "\t$Rd, $Rn, $shift",
1263                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1264             Sched<[WriteALUsr, ReadALUsr]> {
1265     bits<4> Rd;
1266     bits<4> Rn;
1267     bits<12> shift;
1268     let Inst{25} = 0;
1269     let Inst{19-16} = Rn;
1270     let Inst{15-12} = Rd;
1271     let Inst{11-8} = shift{11-8};
1272     let Inst{7} = 0;
1273     let Inst{6-5} = shift{6-5};
1274     let Inst{4} = 1;
1275     let Inst{3-0} = shift{3-0};
1276   }
1277 }
1278
1279 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1280 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1281 /// it is equivalent to the AsI1_bin_irs counterpart.
1282 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1283 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1284                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1285                         PatFrag opnode, bit Commutable = 0> {
1286   // The register-immediate version is re-materializable. This is useful
1287   // in particular for taking the address of a local.
1288   let isReMaterializable = 1 in {
1289   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1290                iii, opc, "\t$Rd, $Rn, $imm",
1291                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1292            Sched<[WriteALU, ReadALU]> {
1293     bits<4> Rd;
1294     bits<4> Rn;
1295     bits<12> imm;
1296     let Inst{25} = 1;
1297     let Inst{19-16} = Rn;
1298     let Inst{15-12} = Rd;
1299     let Inst{11-0} = imm;
1300   }
1301   }
1302   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1303                iir, opc, "\t$Rd, $Rn, $Rm",
1304                [/* pattern left blank */]>,
1305            Sched<[WriteALU, ReadALU, ReadALU]> {
1306     bits<4> Rd;
1307     bits<4> Rn;
1308     bits<4> Rm;
1309     let Inst{11-4} = 0b00000000;
1310     let Inst{25} = 0;
1311     let Inst{3-0} = Rm;
1312     let Inst{15-12} = Rd;
1313     let Inst{19-16} = Rn;
1314   }
1315
1316   def rsi : AsI1<opcod, (outs GPR:$Rd),
1317                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1318                iis, opc, "\t$Rd, $Rn, $shift",
1319                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1320             Sched<[WriteALUsi, ReadALU]> {
1321     bits<4> Rd;
1322     bits<4> Rn;
1323     bits<12> shift;
1324     let Inst{25} = 0;
1325     let Inst{19-16} = Rn;
1326     let Inst{15-12} = Rd;
1327     let Inst{11-5} = shift{11-5};
1328     let Inst{4} = 0;
1329     let Inst{3-0} = shift{3-0};
1330   }
1331
1332   def rsr : AsI1<opcod, (outs GPR:$Rd),
1333                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1334                iis, opc, "\t$Rd, $Rn, $shift",
1335                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1336             Sched<[WriteALUsr, ReadALUsr]> {
1337     bits<4> Rd;
1338     bits<4> Rn;
1339     bits<12> shift;
1340     let Inst{25} = 0;
1341     let Inst{19-16} = Rn;
1342     let Inst{15-12} = Rd;
1343     let Inst{11-8} = shift{11-8};
1344     let Inst{7} = 0;
1345     let Inst{6-5} = shift{6-5};
1346     let Inst{4} = 1;
1347     let Inst{3-0} = shift{3-0};
1348   }
1349 }
1350
1351 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1352 ///
1353 /// These opcodes will be converted to the real non-S opcodes by
1354 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1355 let hasPostISelHook = 1, Defs = [CPSR] in {
1356 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1357                           InstrItinClass iis, PatFrag opnode,
1358                           bit Commutable = 0> {
1359   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1360                          4, iii,
1361                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1362                          Sched<[WriteALU, ReadALU]>;
1363
1364   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1365                          4, iir,
1366                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1367                          Sched<[WriteALU, ReadALU, ReadALU]> {
1368     let isCommutable = Commutable;
1369   }
1370   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1371                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1372                           4, iis,
1373                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1374                                                 so_reg_imm:$shift))]>,
1375                           Sched<[WriteALUsi, ReadALU]>;
1376
1377   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1378                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1379                           4, iis,
1380                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1381                                                 so_reg_reg:$shift))]>,
1382                           Sched<[WriteALUSsr, ReadALUsr]>;
1383 }
1384 }
1385
1386 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1387 /// operands are reversed.
1388 let hasPostISelHook = 1, Defs = [CPSR] in {
1389 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1390                           InstrItinClass iis, PatFrag opnode,
1391                           bit Commutable = 0> {
1392   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1393                          4, iii,
1394                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1395            Sched<[WriteALU, ReadALU]>;
1396
1397   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1398                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1399                           4, iis,
1400                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1401                                              GPR:$Rn))]>,
1402             Sched<[WriteALUsi, ReadALU]>;
1403
1404   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1405                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1406                           4, iis,
1407                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1408                                              GPR:$Rn))]>,
1409             Sched<[WriteALUSsr, ReadALUsr]>;
1410 }
1411 }
1412
1413 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1414 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1415 /// a explicit result, only implicitly set CPSR.
1416 let isCompare = 1, Defs = [CPSR] in {
1417 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1418                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1419                        PatFrag opnode, bit Commutable = 0> {
1420   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1421                opc, "\t$Rn, $imm",
1422                [(opnode GPR:$Rn, so_imm:$imm)]>,
1423            Sched<[WriteCMP, ReadALU]> {
1424     bits<4> Rn;
1425     bits<12> imm;
1426     let Inst{25} = 1;
1427     let Inst{20} = 1;
1428     let Inst{19-16} = Rn;
1429     let Inst{15-12} = 0b0000;
1430     let Inst{11-0} = imm;
1431
1432     let Unpredictable{15-12} = 0b1111;
1433   }
1434   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1435                opc, "\t$Rn, $Rm",
1436                [(opnode GPR:$Rn, GPR:$Rm)]>,
1437            Sched<[WriteCMP, ReadALU, ReadALU]> {
1438     bits<4> Rn;
1439     bits<4> Rm;
1440     let isCommutable = Commutable;
1441     let Inst{25} = 0;
1442     let Inst{20} = 1;
1443     let Inst{19-16} = Rn;
1444     let Inst{15-12} = 0b0000;
1445     let Inst{11-4} = 0b00000000;
1446     let Inst{3-0} = Rm;
1447
1448     let Unpredictable{15-12} = 0b1111;
1449   }
1450   def rsi : AI1<opcod, (outs),
1451                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1452                opc, "\t$Rn, $shift",
1453                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1454             Sched<[WriteCMPsi, ReadALU]> {
1455     bits<4> Rn;
1456     bits<12> shift;
1457     let Inst{25} = 0;
1458     let Inst{20} = 1;
1459     let Inst{19-16} = Rn;
1460     let Inst{15-12} = 0b0000;
1461     let Inst{11-5} = shift{11-5};
1462     let Inst{4} = 0;
1463     let Inst{3-0} = shift{3-0};
1464
1465     let Unpredictable{15-12} = 0b1111;
1466   }
1467   def rsr : AI1<opcod, (outs),
1468                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1469                opc, "\t$Rn, $shift",
1470                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1471             Sched<[WriteCMPsr, ReadALU]> {
1472     bits<4> Rn;
1473     bits<12> shift;
1474     let Inst{25} = 0;
1475     let Inst{20} = 1;
1476     let Inst{19-16} = Rn;
1477     let Inst{15-12} = 0b0000;
1478     let Inst{11-8} = shift{11-8};
1479     let Inst{7} = 0;
1480     let Inst{6-5} = shift{6-5};
1481     let Inst{4} = 1;
1482     let Inst{3-0} = shift{3-0};
1483
1484     let Unpredictable{15-12} = 0b1111;
1485   }
1486
1487 }
1488 }
1489
1490 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1491 /// register and one whose operand is a register rotated by 8/16/24.
1492 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1493 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1494   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1495           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1496           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1497        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1498   bits<4> Rd;
1499   bits<4> Rm;
1500   bits<2> rot;
1501   let Inst{19-16} = 0b1111;
1502   let Inst{15-12} = Rd;
1503   let Inst{11-10} = rot;
1504   let Inst{3-0}   = Rm;
1505 }
1506
1507 class AI_ext_rrot_np<bits<8> opcod, string opc>
1508   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1509           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1510        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1511   bits<2> rot;
1512   let Inst{19-16} = 0b1111;
1513   let Inst{11-10} = rot;
1514  }
1515
1516 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1517 /// register and one whose operand is a register rotated by 8/16/24.
1518 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1519   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1520           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1521           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1522                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1523         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1524   bits<4> Rd;
1525   bits<4> Rm;
1526   bits<4> Rn;
1527   bits<2> rot;
1528   let Inst{19-16} = Rn;
1529   let Inst{15-12} = Rd;
1530   let Inst{11-10} = rot;
1531   let Inst{9-4}   = 0b000111;
1532   let Inst{3-0}   = Rm;
1533 }
1534
1535 class AI_exta_rrot_np<bits<8> opcod, string opc>
1536   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1537           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1538        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1539   bits<4> Rn;
1540   bits<2> rot;
1541   let Inst{19-16} = Rn;
1542   let Inst{11-10} = rot;
1543 }
1544
1545 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1546 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1547 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1548                              bit Commutable = 0> {
1549   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1550   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1551                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1552                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1553                Requires<[IsARM]>,
1554            Sched<[WriteALU, ReadALU]> {
1555     bits<4> Rd;
1556     bits<4> Rn;
1557     bits<12> imm;
1558     let Inst{25} = 1;
1559     let Inst{15-12} = Rd;
1560     let Inst{19-16} = Rn;
1561     let Inst{11-0} = imm;
1562   }
1563   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1564                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1565                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1566                Requires<[IsARM]>,
1567            Sched<[WriteALU, ReadALU, ReadALU]> {
1568     bits<4> Rd;
1569     bits<4> Rn;
1570     bits<4> Rm;
1571     let Inst{11-4} = 0b00000000;
1572     let Inst{25} = 0;
1573     let isCommutable = Commutable;
1574     let Inst{3-0} = Rm;
1575     let Inst{15-12} = Rd;
1576     let Inst{19-16} = Rn;
1577   }
1578   def rsi : AsI1<opcod, (outs GPR:$Rd),
1579                 (ins GPR:$Rn, so_reg_imm:$shift),
1580                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1581               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1582                Requires<[IsARM]>,
1583             Sched<[WriteALUsi, ReadALU]> {
1584     bits<4> Rd;
1585     bits<4> Rn;
1586     bits<12> shift;
1587     let Inst{25} = 0;
1588     let Inst{19-16} = Rn;
1589     let Inst{15-12} = Rd;
1590     let Inst{11-5} = shift{11-5};
1591     let Inst{4} = 0;
1592     let Inst{3-0} = shift{3-0};
1593   }
1594   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1595                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1596                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1597               [(set GPRnopc:$Rd, CPSR,
1598                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1599                Requires<[IsARM]>,
1600             Sched<[WriteALUsr, ReadALUsr]> {
1601     bits<4> Rd;
1602     bits<4> Rn;
1603     bits<12> shift;
1604     let Inst{25} = 0;
1605     let Inst{19-16} = Rn;
1606     let Inst{15-12} = Rd;
1607     let Inst{11-8} = shift{11-8};
1608     let Inst{7} = 0;
1609     let Inst{6-5} = shift{6-5};
1610     let Inst{4} = 1;
1611     let Inst{3-0} = shift{3-0};
1612   }
1613   }
1614 }
1615
1616 /// AI1_rsc_irs - Define instructions and patterns for rsc
1617 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1618 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1619   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1620   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1621                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1622                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1623                Requires<[IsARM]>,
1624            Sched<[WriteALU, ReadALU]> {
1625     bits<4> Rd;
1626     bits<4> Rn;
1627     bits<12> imm;
1628     let Inst{25} = 1;
1629     let Inst{15-12} = Rd;
1630     let Inst{19-16} = Rn;
1631     let Inst{11-0} = imm;
1632   }
1633   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1634                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1635                [/* pattern left blank */]>,
1636            Sched<[WriteALU, ReadALU, ReadALU]> {
1637     bits<4> Rd;
1638     bits<4> Rn;
1639     bits<4> Rm;
1640     let Inst{11-4} = 0b00000000;
1641     let Inst{25} = 0;
1642     let Inst{3-0} = Rm;
1643     let Inst{15-12} = Rd;
1644     let Inst{19-16} = Rn;
1645   }
1646   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1647                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1648               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1649                Requires<[IsARM]>,
1650             Sched<[WriteALUsi, ReadALU]> {
1651     bits<4> Rd;
1652     bits<4> Rn;
1653     bits<12> shift;
1654     let Inst{25} = 0;
1655     let Inst{19-16} = Rn;
1656     let Inst{15-12} = Rd;
1657     let Inst{11-5} = shift{11-5};
1658     let Inst{4} = 0;
1659     let Inst{3-0} = shift{3-0};
1660   }
1661   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1662                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1663               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1664                Requires<[IsARM]>,
1665             Sched<[WriteALUsr, ReadALUsr]> {
1666     bits<4> Rd;
1667     bits<4> Rn;
1668     bits<12> shift;
1669     let Inst{25} = 0;
1670     let Inst{19-16} = Rn;
1671     let Inst{15-12} = Rd;
1672     let Inst{11-8} = shift{11-8};
1673     let Inst{7} = 0;
1674     let Inst{6-5} = shift{6-5};
1675     let Inst{4} = 1;
1676     let Inst{3-0} = shift{3-0};
1677   }
1678   }
1679 }
1680
1681 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1682 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1683            InstrItinClass iir, PatFrag opnode> {
1684   // Note: We use the complex addrmode_imm12 rather than just an input
1685   // GPR and a constrained immediate so that we can use this to match
1686   // frame index references and avoid matching constant pool references.
1687   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1688                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1689                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1690     bits<4>  Rt;
1691     bits<17> addr;
1692     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1693     let Inst{19-16} = addr{16-13};  // Rn
1694     let Inst{15-12} = Rt;
1695     let Inst{11-0}  = addr{11-0};   // imm12
1696   }
1697   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1698                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1699                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1700     bits<4>  Rt;
1701     bits<17> shift;
1702     let shift{4}    = 0;            // Inst{4} = 0
1703     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1704     let Inst{19-16} = shift{16-13}; // Rn
1705     let Inst{15-12} = Rt;
1706     let Inst{11-0}  = shift{11-0};
1707   }
1708 }
1709 }
1710
1711 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1712 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1713            InstrItinClass iir, PatFrag opnode> {
1714   // Note: We use the complex addrmode_imm12 rather than just an input
1715   // GPR and a constrained immediate so that we can use this to match
1716   // frame index references and avoid matching constant pool references.
1717   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1718                    (ins addrmode_imm12:$addr),
1719                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1720                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1721     bits<4>  Rt;
1722     bits<17> addr;
1723     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1724     let Inst{19-16} = addr{16-13};  // Rn
1725     let Inst{15-12} = Rt;
1726     let Inst{11-0}  = addr{11-0};   // imm12
1727   }
1728   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1729                    (ins ldst_so_reg:$shift),
1730                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1731                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1732     bits<4>  Rt;
1733     bits<17> shift;
1734     let shift{4}    = 0;            // Inst{4} = 0
1735     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1736     let Inst{19-16} = shift{16-13}; // Rn
1737     let Inst{15-12} = Rt;
1738     let Inst{11-0}  = shift{11-0};
1739   }
1740 }
1741 }
1742
1743
1744 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1745            InstrItinClass iir, PatFrag opnode> {
1746   // Note: We use the complex addrmode_imm12 rather than just an input
1747   // GPR and a constrained immediate so that we can use this to match
1748   // frame index references and avoid matching constant pool references.
1749   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1750                    (ins GPR:$Rt, addrmode_imm12:$addr),
1751                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1752                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1753     bits<4> Rt;
1754     bits<17> addr;
1755     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1756     let Inst{19-16} = addr{16-13};  // Rn
1757     let Inst{15-12} = Rt;
1758     let Inst{11-0}  = addr{11-0};   // imm12
1759   }
1760   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1761                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1762                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1763     bits<4> Rt;
1764     bits<17> shift;
1765     let shift{4}    = 0;            // Inst{4} = 0
1766     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1767     let Inst{19-16} = shift{16-13}; // Rn
1768     let Inst{15-12} = Rt;
1769     let Inst{11-0}  = shift{11-0};
1770   }
1771 }
1772
1773 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1774            InstrItinClass iir, PatFrag opnode> {
1775   // Note: We use the complex addrmode_imm12 rather than just an input
1776   // GPR and a constrained immediate so that we can use this to match
1777   // frame index references and avoid matching constant pool references.
1778   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1779                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1780                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1781                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1782     bits<4> Rt;
1783     bits<17> addr;
1784     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1785     let Inst{19-16} = addr{16-13};  // Rn
1786     let Inst{15-12} = Rt;
1787     let Inst{11-0}  = addr{11-0};   // imm12
1788   }
1789   def rs : AI2ldst<0b011, 0, isByte, (outs),
1790                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1791                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1792                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1793     bits<4> Rt;
1794     bits<17> shift;
1795     let shift{4}    = 0;            // Inst{4} = 0
1796     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1797     let Inst{19-16} = shift{16-13}; // Rn
1798     let Inst{15-12} = Rt;
1799     let Inst{11-0}  = shift{11-0};
1800   }
1801 }
1802
1803
1804 //===----------------------------------------------------------------------===//
1805 // Instructions
1806 //===----------------------------------------------------------------------===//
1807
1808 //===----------------------------------------------------------------------===//
1809 //  Miscellaneous Instructions.
1810 //
1811
1812 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1813 /// the function.  The first operand is the ID# for this instruction, the second
1814 /// is the index into the MachineConstantPool that this is, the third is the
1815 /// size in bytes of this constant pool entry.
1816 let hasSideEffects = 0, isNotDuplicable = 1 in
1817 def CONSTPOOL_ENTRY :
1818 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1819                     i32imm:$size), NoItinerary, []>;
1820
1821 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1822 // from removing one half of the matched pairs. That breaks PEI, which assumes
1823 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1824 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1825 def ADJCALLSTACKUP :
1826 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1827            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1828
1829 def ADJCALLSTACKDOWN :
1830 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1831            [(ARMcallseq_start timm:$amt)]>;
1832 }
1833
1834 def HINT : AI<(outs), (ins imm0_239:$imm), MiscFrm, NoItinerary,
1835               "hint", "\t$imm", [(int_arm_hint imm0_239:$imm)]>,
1836            Requires<[IsARM, HasV6]> {
1837   bits<8> imm;
1838   let Inst{27-8} = 0b00110010000011110000;
1839   let Inst{7-0} = imm;
1840 }
1841
1842 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1843 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1844 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1845 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1846 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1847 def : InstAlias<"sevl$p", (HINT 5, pred:$p)>, Requires<[IsARM, HasV8]>;
1848
1849 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1850              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1851   bits<4> Rd;
1852   bits<4> Rn;
1853   bits<4> Rm;
1854   let Inst{3-0} = Rm;
1855   let Inst{15-12} = Rd;
1856   let Inst{19-16} = Rn;
1857   let Inst{27-20} = 0b01101000;
1858   let Inst{7-4} = 0b1011;
1859   let Inst{11-8} = 0b1111;
1860   let Unpredictable{11-8} = 0b1111;
1861 }
1862
1863 // The 16-bit operand $val can be used by a debugger to store more information
1864 // about the breakpoint.
1865 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1866                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1867   bits<16> val;
1868   let Inst{3-0} = val{3-0};
1869   let Inst{19-8} = val{15-4};
1870   let Inst{27-20} = 0b00010010;
1871   let Inst{31-28} = 0xe; // AL
1872   let Inst{7-4} = 0b0111;
1873 }
1874 // default immediate for breakpoint mnemonic
1875 def : InstAlias<"bkpt", (BKPT 0)>, Requires<[IsARM]>;
1876
1877 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1878                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1879   bits<16> val;
1880   let Inst{3-0} = val{3-0};
1881   let Inst{19-8} = val{15-4};
1882   let Inst{27-20} = 0b00010000;
1883   let Inst{31-28} = 0xe; // AL
1884   let Inst{7-4} = 0b0111;
1885 }
1886
1887 // Change Processor State
1888 // FIXME: We should use InstAlias to handle the optional operands.
1889 class CPS<dag iops, string asm_ops>
1890   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1891         []>, Requires<[IsARM]> {
1892   bits<2> imod;
1893   bits<3> iflags;
1894   bits<5> mode;
1895   bit M;
1896
1897   let Inst{31-28} = 0b1111;
1898   let Inst{27-20} = 0b00010000;
1899   let Inst{19-18} = imod;
1900   let Inst{17}    = M; // Enabled if mode is set;
1901   let Inst{16-9}  = 0b00000000;
1902   let Inst{8-6}   = iflags;
1903   let Inst{5}     = 0;
1904   let Inst{4-0}   = mode;
1905 }
1906
1907 let DecoderMethod = "DecodeCPSInstruction" in {
1908 let M = 1 in
1909   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1910                   "$imod\t$iflags, $mode">;
1911 let mode = 0, M = 0 in
1912   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1913
1914 let imod = 0, iflags = 0, M = 1 in
1915   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1916 }
1917
1918 // Preload signals the memory system of possible future data/instruction access.
1919 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1920
1921   def i12 : AXIM<(outs), (ins addrmode_imm12:$addr), AddrMode_i12, MiscFrm,
1922                 IIC_Preload, !strconcat(opc, "\t$addr"),
1923                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1924                 Sched<[WritePreLd]> {
1925     bits<4> Rt;
1926     bits<17> addr;
1927     let Inst{31-26} = 0b111101;
1928     let Inst{25} = 0; // 0 for immediate form
1929     let Inst{24} = data;
1930     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1931     let Inst{22} = read;
1932     let Inst{21-20} = 0b01;
1933     let Inst{19-16} = addr{16-13};  // Rn
1934     let Inst{15-12} = 0b1111;
1935     let Inst{11-0}  = addr{11-0};   // imm12
1936   }
1937
1938   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1939                !strconcat(opc, "\t$shift"),
1940                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1941                Sched<[WritePreLd]> {
1942     bits<17> shift;
1943     let Inst{31-26} = 0b111101;
1944     let Inst{25} = 1; // 1 for register form
1945     let Inst{24} = data;
1946     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1947     let Inst{22} = read;
1948     let Inst{21-20} = 0b01;
1949     let Inst{19-16} = shift{16-13}; // Rn
1950     let Inst{15-12} = 0b1111;
1951     let Inst{11-0}  = shift{11-0};
1952     let Inst{4} = 0;
1953   }
1954 }
1955
1956 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1957 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1958 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1959
1960 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1961                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1962   bits<1> end;
1963   let Inst{31-10} = 0b1111000100000001000000;
1964   let Inst{9} = end;
1965   let Inst{8-0} = 0;
1966 }
1967
1968 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1969              [(int_arm_dbg imm0_15:$opt)]>, Requires<[IsARM, HasV7]> {
1970   bits<4> opt;
1971   let Inst{27-4} = 0b001100100000111100001111;
1972   let Inst{3-0} = opt;
1973 }
1974
1975 // A8.8.247  UDF - Undefined (Encoding A1)
1976 def UDF : AInoP<(outs), (ins imm0_65535:$imm16), MiscFrm, NoItinerary,
1977                 "udf", "\t$imm16", [(int_arm_undefined imm0_65535:$imm16)]> {
1978   bits<16> imm16;
1979   let Inst{31-28} = 0b1110; // AL
1980   let Inst{27-25} = 0b011;
1981   let Inst{24-20} = 0b11111;
1982   let Inst{19-8} = imm16{15-4};
1983   let Inst{7-4} = 0b1111;
1984   let Inst{3-0} = imm16{3-0};
1985 }
1986
1987 /*
1988  * A5.4 Permanently UNDEFINED instructions.
1989  *
1990  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1991  * Other UDF encodings generate SIGILL.
1992  *
1993  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1994  * Encoding A1:
1995  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1996  * Encoding T1:
1997  *  1101 1110 iiii iiii
1998  * It uses the following encoding:
1999  *  1110 0111 1111 1110 1101 1110 1111 0000
2000  *  - In ARM: UDF #60896;
2001  *  - In Thumb: UDF #254 followed by a branch-to-self.
2002  */
2003 let isBarrier = 1, isTerminator = 1 in
2004 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
2005                "trap", [(trap)]>,
2006            Requires<[IsARM,UseNaClTrap]> {
2007   let Inst = 0xe7fedef0;
2008 }
2009 let isBarrier = 1, isTerminator = 1 in
2010 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
2011                "trap", [(trap)]>,
2012            Requires<[IsARM,DontUseNaClTrap]> {
2013   let Inst = 0xe7ffdefe;
2014 }
2015
2016 // Address computation and loads and stores in PIC mode.
2017 let isNotDuplicable = 1 in {
2018 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
2019                             4, IIC_iALUr,
2020                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
2021                             Sched<[WriteALU, ReadALU]>;
2022
2023 let AddedComplexity = 10 in {
2024 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
2025                             4, IIC_iLoad_r,
2026                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
2027
2028 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2029                             4, IIC_iLoad_bh_r,
2030                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
2031
2032 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2033                             4, IIC_iLoad_bh_r,
2034                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
2035
2036 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2037                             4, IIC_iLoad_bh_r,
2038                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
2039
2040 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
2041                             4, IIC_iLoad_bh_r,
2042                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
2043 }
2044 let AddedComplexity = 10 in {
2045 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2046       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
2047
2048 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2049       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
2050                                                    addrmodepc:$addr)]>;
2051
2052 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
2053       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
2054 }
2055 } // isNotDuplicable = 1
2056
2057
2058 // LEApcrel - Load a pc-relative address into a register without offending the
2059 // assembler.
2060 let hasSideEffects = 0, isReMaterializable = 1 in
2061 // The 'adr' mnemonic encodes differently if the label is before or after
2062 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
2063 // know until then which form of the instruction will be used.
2064 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
2065                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
2066                  Sched<[WriteALU, ReadALU]> {
2067   bits<4> Rd;
2068   bits<14> label;
2069   let Inst{27-25} = 0b001;
2070   let Inst{24} = 0;
2071   let Inst{23-22} = label{13-12};
2072   let Inst{21} = 0;
2073   let Inst{20} = 0;
2074   let Inst{19-16} = 0b1111;
2075   let Inst{15-12} = Rd;
2076   let Inst{11-0} = label{11-0};
2077 }
2078
2079 let hasSideEffects = 1 in {
2080 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
2081                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2082
2083 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
2084                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
2085                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
2086 }
2087
2088 //===----------------------------------------------------------------------===//
2089 //  Control Flow Instructions.
2090 //
2091
2092 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
2093   // ARMV4T and above
2094   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2095                   "bx", "\tlr", [(ARMretflag)]>,
2096                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2097     let Inst{27-0}  = 0b0001001011111111111100011110;
2098   }
2099
2100   // ARMV4 only
2101   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
2102                   "mov", "\tpc, lr", [(ARMretflag)]>,
2103                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
2104     let Inst{27-0} = 0b0001101000001111000000001110;
2105   }
2106
2107   // Exception return: N.b. doesn't set CPSR as far as we're concerned (it sets
2108   // the user-space one).
2109   def SUBS_PC_LR : ARMPseudoInst<(outs), (ins i32imm:$offset, pred:$p),
2110                                  4, IIC_Br,
2111                                  [(ARMintretflag imm:$offset)]>;
2112 }
2113
2114 // Indirect branches
2115 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
2116   // ARMV4T and above
2117   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
2118                   [(brind GPR:$dst)]>,
2119               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2120     bits<4> dst;
2121     let Inst{31-4} = 0b1110000100101111111111110001;
2122     let Inst{3-0}  = dst;
2123   }
2124
2125   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
2126                   "bx", "\t$dst", [/* pattern left blank */]>,
2127               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
2128     bits<4> dst;
2129     let Inst{27-4} = 0b000100101111111111110001;
2130     let Inst{3-0}  = dst;
2131   }
2132 }
2133
2134 // SP is marked as a use to prevent stack-pointer assignments that appear
2135 // immediately before calls from potentially appearing dead.
2136 let isCall = 1,
2137   // FIXME:  Do we really need a non-predicated version? If so, it should
2138   // at least be a pseudo instruction expanding to the predicated version
2139   // at MC lowering time.
2140   Defs = [LR], Uses = [SP] in {
2141   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
2142                 IIC_Br, "bl\t$func",
2143                 [(ARMcall tglobaladdr:$func)]>,
2144             Requires<[IsARM]>, Sched<[WriteBrL]> {
2145     let Inst{31-28} = 0b1110;
2146     bits<24> func;
2147     let Inst{23-0} = func;
2148     let DecoderMethod = "DecodeBranchImmInstruction";
2149   }
2150
2151   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
2152                    IIC_Br, "bl", "\t$func",
2153                    [(ARMcall_pred tglobaladdr:$func)]>,
2154                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2155     bits<24> func;
2156     let Inst{23-0} = func;
2157     let DecoderMethod = "DecodeBranchImmInstruction";
2158   }
2159
2160   // ARMv5T and above
2161   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2162                 IIC_Br, "blx\t$func",
2163                 [(ARMcall GPR:$func)]>,
2164             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2165     bits<4> func;
2166     let Inst{31-4} = 0b1110000100101111111111110011;
2167     let Inst{3-0}  = func;
2168   }
2169
2170   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2171                     IIC_Br, "blx", "\t$func",
2172                     [(ARMcall_pred GPR:$func)]>,
2173                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2174     bits<4> func;
2175     let Inst{27-4} = 0b000100101111111111110011;
2176     let Inst{3-0}  = func;
2177   }
2178
2179   // ARMv4T
2180   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2181   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2182                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2183                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2184
2185   // ARMv4
2186   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2187                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2188                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2189
2190   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2191   // return stack predictor.
2192   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2193                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2194                       Requires<[IsARM]>, Sched<[WriteBr]>;
2195 }
2196
2197 let isBranch = 1, isTerminator = 1 in {
2198   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2199   // a two-value operand where a dag node expects two operands. :(
2200   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2201                IIC_Br, "b", "\t$target",
2202                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2203                Sched<[WriteBr]>  {
2204     bits<24> target;
2205     let Inst{23-0} = target;
2206     let DecoderMethod = "DecodeBranchImmInstruction";
2207   }
2208
2209   let isBarrier = 1 in {
2210     // B is "predicable" since it's just a Bcc with an 'always' condition.
2211     let isPredicable = 1 in
2212     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2213     // should be sufficient.
2214     // FIXME: Is B really a Barrier? That doesn't seem right.
2215     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2216                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2217                 Sched<[WriteBr]>;
2218
2219     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2220     def BR_JTr : ARMPseudoInst<(outs),
2221                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2222                       0, IIC_Br,
2223                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2224                       Sched<[WriteBr]>;
2225     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2226     // into i12 and rs suffixed versions.
2227     def BR_JTm : ARMPseudoInst<(outs),
2228                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2229                      0, IIC_Br,
2230                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2231                        imm:$id)]>, Sched<[WriteBrTbl]>;
2232     def BR_JTadd : ARMPseudoInst<(outs),
2233                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2234                    0, IIC_Br,
2235                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2236                      imm:$id)]>, Sched<[WriteBrTbl]>;
2237     } // isNotDuplicable = 1, isIndirectBranch = 1
2238   } // isBarrier = 1
2239
2240 }
2241
2242 // BLX (immediate)
2243 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2244                "blx\t$target", []>,
2245            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2246   let Inst{31-25} = 0b1111101;
2247   bits<25> target;
2248   let Inst{23-0} = target{24-1};
2249   let Inst{24} = target{0};
2250 }
2251
2252 // Branch and Exchange Jazelle
2253 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2254               [/* pattern left blank */]>, Sched<[WriteBr]> {
2255   bits<4> func;
2256   let Inst{23-20} = 0b0010;
2257   let Inst{19-8} = 0xfff;
2258   let Inst{7-4} = 0b0010;
2259   let Inst{3-0} = func;
2260 }
2261
2262 // Tail calls.
2263
2264 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2265   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2266                    Sched<[WriteBr]>;
2267
2268   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2269                    Sched<[WriteBr]>;
2270
2271   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2272                                  4, IIC_Br, [],
2273                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2274                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2275
2276   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2277                                  4, IIC_Br, [],
2278                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2279                                  Requires<[IsARM]>;
2280 }
2281
2282 // Secure Monitor Call is a system instruction.
2283 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2284               []>, Requires<[IsARM, HasTrustZone]> {
2285   bits<4> opt;
2286   let Inst{23-4} = 0b01100000000000000111;
2287   let Inst{3-0} = opt;
2288 }
2289
2290 // Supervisor Call (Software Interrupt)
2291 let isCall = 1, Uses = [SP] in {
2292 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2293           Sched<[WriteBr]> {
2294   bits<24> svc;
2295   let Inst{23-0} = svc;
2296 }
2297 }
2298
2299 // Store Return State
2300 class SRSI<bit wb, string asm>
2301   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2302        NoItinerary, asm, "", []> {
2303   bits<5> mode;
2304   let Inst{31-28} = 0b1111;
2305   let Inst{27-25} = 0b100;
2306   let Inst{22} = 1;
2307   let Inst{21} = wb;
2308   let Inst{20} = 0;
2309   let Inst{19-16} = 0b1101;  // SP
2310   let Inst{15-5} = 0b00000101000;
2311   let Inst{4-0} = mode;
2312 }
2313
2314 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2315   let Inst{24-23} = 0;
2316 }
2317 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2318   let Inst{24-23} = 0;
2319 }
2320 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2321   let Inst{24-23} = 0b10;
2322 }
2323 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2324   let Inst{24-23} = 0b10;
2325 }
2326 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2327   let Inst{24-23} = 0b01;
2328 }
2329 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2330   let Inst{24-23} = 0b01;
2331 }
2332 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2333   let Inst{24-23} = 0b11;
2334 }
2335 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2336   let Inst{24-23} = 0b11;
2337 }
2338
2339 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2340 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2341
2342 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2343 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2344
2345 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2346 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2347
2348 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2349 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2350
2351 // Return From Exception
2352 class RFEI<bit wb, string asm>
2353   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2354        NoItinerary, asm, "", []> {
2355   bits<4> Rn;
2356   let Inst{31-28} = 0b1111;
2357   let Inst{27-25} = 0b100;
2358   let Inst{22} = 0;
2359   let Inst{21} = wb;
2360   let Inst{20} = 1;
2361   let Inst{19-16} = Rn;
2362   let Inst{15-0} = 0xa00;
2363 }
2364
2365 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2366   let Inst{24-23} = 0;
2367 }
2368 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2369   let Inst{24-23} = 0;
2370 }
2371 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2372   let Inst{24-23} = 0b10;
2373 }
2374 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2375   let Inst{24-23} = 0b10;
2376 }
2377 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2378   let Inst{24-23} = 0b01;
2379 }
2380 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2381   let Inst{24-23} = 0b01;
2382 }
2383 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2384   let Inst{24-23} = 0b11;
2385 }
2386 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2387   let Inst{24-23} = 0b11;
2388 }
2389
2390 // Hypervisor Call is a system instruction
2391 let isCall = 1 in {
2392 def HVC : AInoP< (outs), (ins imm0_65535:$imm), BrFrm, NoItinerary,
2393                 "hvc", "\t$imm", []>,
2394           Requires<[IsARM, HasVirtualization]> {
2395   bits<16> imm;
2396
2397   // Even though HVC isn't predicable, it's encoding includes a condition field.
2398   // The instruction is undefined if the condition field is 0xf otherwise it is
2399   // unpredictable if it isn't condition AL (0xe).
2400   let Inst{31-28} = 0b1110;
2401   let Unpredictable{31-28} = 0b1111;
2402   let Inst{27-24} = 0b0001;
2403   let Inst{23-20} = 0b0100;
2404   let Inst{19-8} = imm{15-4};
2405   let Inst{7-4} = 0b0111;
2406   let Inst{3-0} = imm{3-0};
2407 }
2408 }
2409
2410 // Return from exception in Hypervisor mode.
2411 let isReturn = 1, isBarrier = 1, isTerminator = 1, Defs = [PC] in
2412 def ERET : ABI<0b0001, (outs), (ins), NoItinerary, "eret", "", []>,
2413     Requires<[IsARM, HasVirtualization]> {
2414     let Inst{23-0} = 0b011000000000000001101110;
2415 }
2416
2417 //===----------------------------------------------------------------------===//
2418 //  Load / Store Instructions.
2419 //
2420
2421 // Load
2422
2423
2424 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2425                     UnOpFrag<(load node:$Src)>>;
2426 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2427                     UnOpFrag<(zextloadi8 node:$Src)>>;
2428 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2429                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2430 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2431                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2432
2433 // Special LDR for loads from non-pc-relative constpools.
2434 let canFoldAsLoad = 1, mayLoad = 1, hasSideEffects = 0,
2435     isReMaterializable = 1, isCodeGenOnly = 1 in
2436 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2437                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2438                  []> {
2439   bits<4> Rt;
2440   bits<17> addr;
2441   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2442   let Inst{19-16} = 0b1111;
2443   let Inst{15-12} = Rt;
2444   let Inst{11-0}  = addr{11-0};   // imm12
2445 }
2446
2447 // Loads with zero extension
2448 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2449                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2450                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2451
2452 // Loads with sign extension
2453 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2454                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2455                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2456
2457 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2458                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2459                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2460
2461 let mayLoad = 1, hasSideEffects = 0, hasExtraDefRegAllocReq = 1 in {
2462   // Load doubleword
2463   def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rt, GPR:$Rt2), (ins addrmode3:$addr),
2464                    LdMiscFrm, IIC_iLoad_d_r, "ldrd", "\t$Rt, $Rt2, $addr", []>,
2465              Requires<[IsARM, HasV5TE]>;
2466 }
2467
2468 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2469                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2470 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2471                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2472 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2473                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2474
2475 // Indexed loads
2476 multiclass AI2_ldridx<bit isByte, string opc,
2477                       InstrItinClass iii, InstrItinClass iir> {
2478   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2479                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2480                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2481     bits<17> addr;
2482     let Inst{25} = 0;
2483     let Inst{23} = addr{12};
2484     let Inst{19-16} = addr{16-13};
2485     let Inst{11-0} = addr{11-0};
2486     let DecoderMethod = "DecodeLDRPreImm";
2487   }
2488
2489   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2490                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2491                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2492     bits<17> addr;
2493     let Inst{25} = 1;
2494     let Inst{23} = addr{12};
2495     let Inst{19-16} = addr{16-13};
2496     let Inst{11-0} = addr{11-0};
2497     let Inst{4} = 0;
2498     let DecoderMethod = "DecodeLDRPreReg";
2499   }
2500
2501   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2502                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2503                        IndexModePost, LdFrm, iir,
2504                        opc, "\t$Rt, $addr, $offset",
2505                        "$addr.base = $Rn_wb", []> {
2506      // {12}     isAdd
2507      // {11-0}   imm12/Rm
2508      bits<14> offset;
2509      bits<4> addr;
2510      let Inst{25} = 1;
2511      let Inst{23} = offset{12};
2512      let Inst{19-16} = addr;
2513      let Inst{11-0} = offset{11-0};
2514      let Inst{4} = 0;
2515
2516     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2517    }
2518
2519    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2520                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2521                       IndexModePost, LdFrm, iii,
2522                       opc, "\t$Rt, $addr, $offset",
2523                       "$addr.base = $Rn_wb", []> {
2524     // {12}     isAdd
2525     // {11-0}   imm12/Rm
2526     bits<14> offset;
2527     bits<4> addr;
2528     let Inst{25} = 0;
2529     let Inst{23} = offset{12};
2530     let Inst{19-16} = addr;
2531     let Inst{11-0} = offset{11-0};
2532
2533     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2534   }
2535
2536 }
2537
2538 let mayLoad = 1, hasSideEffects = 0 in {
2539 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2540 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2541 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2542 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2543 }
2544
2545 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2546   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2547                         (ins addrmode3_pre:$addr), IndexModePre,
2548                         LdMiscFrm, itin,
2549                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2550     bits<14> addr;
2551     let Inst{23}    = addr{8};      // U bit
2552     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2553     let Inst{19-16} = addr{12-9};   // Rn
2554     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2555     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2556     let DecoderMethod = "DecodeAddrMode3Instruction";
2557   }
2558   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2559                         (ins addr_offset_none:$addr, am3offset:$offset),
2560                         IndexModePost, LdMiscFrm, itin,
2561                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2562                         []> {
2563     bits<10> offset;
2564     bits<4> addr;
2565     let Inst{23}    = offset{8};      // U bit
2566     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2567     let Inst{19-16} = addr;
2568     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2569     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2570     let DecoderMethod = "DecodeAddrMode3Instruction";
2571   }
2572 }
2573
2574 let mayLoad = 1, hasSideEffects = 0 in {
2575 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2576 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2577 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2578 let hasExtraDefRegAllocReq = 1 in {
2579 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2580                           (ins addrmode3_pre:$addr), IndexModePre,
2581                           LdMiscFrm, IIC_iLoad_d_ru,
2582                           "ldrd", "\t$Rt, $Rt2, $addr!",
2583                           "$addr.base = $Rn_wb", []> {
2584   bits<14> addr;
2585   let Inst{23}    = addr{8};      // U bit
2586   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2587   let Inst{19-16} = addr{12-9};   // Rn
2588   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2589   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2590   let DecoderMethod = "DecodeAddrMode3Instruction";
2591 }
2592 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2593                           (ins addr_offset_none:$addr, am3offset:$offset),
2594                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2595                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2596                           "$addr.base = $Rn_wb", []> {
2597   bits<10> offset;
2598   bits<4> addr;
2599   let Inst{23}    = offset{8};      // U bit
2600   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2601   let Inst{19-16} = addr;
2602   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2603   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2604   let DecoderMethod = "DecodeAddrMode3Instruction";
2605 }
2606 } // hasExtraDefRegAllocReq = 1
2607 } // mayLoad = 1, hasSideEffects = 0
2608
2609 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2610 let mayLoad = 1, hasSideEffects = 0 in {
2611 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2612                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2613                     IndexModePost, LdFrm, IIC_iLoad_ru,
2614                     "ldrt", "\t$Rt, $addr, $offset",
2615                     "$addr.base = $Rn_wb", []> {
2616   // {12}     isAdd
2617   // {11-0}   imm12/Rm
2618   bits<14> offset;
2619   bits<4> addr;
2620   let Inst{25} = 1;
2621   let Inst{23} = offset{12};
2622   let Inst{21} = 1; // overwrite
2623   let Inst{19-16} = addr;
2624   let Inst{11-5} = offset{11-5};
2625   let Inst{4} = 0;
2626   let Inst{3-0} = offset{3-0};
2627   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2628 }
2629
2630 def LDRT_POST_IMM
2631   : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2632                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2633                IndexModePost, LdFrm, IIC_iLoad_ru,
2634                "ldrt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2635   // {12}     isAdd
2636   // {11-0}   imm12/Rm
2637   bits<14> offset;
2638   bits<4> addr;
2639   let Inst{25} = 0;
2640   let Inst{23} = offset{12};
2641   let Inst{21} = 1; // overwrite
2642   let Inst{19-16} = addr;
2643   let Inst{11-0} = offset{11-0};
2644   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2645 }
2646
2647 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2648                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2649                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2650                      "ldrbt", "\t$Rt, $addr, $offset",
2651                      "$addr.base = $Rn_wb", []> {
2652   // {12}     isAdd
2653   // {11-0}   imm12/Rm
2654   bits<14> offset;
2655   bits<4> addr;
2656   let Inst{25} = 1;
2657   let Inst{23} = offset{12};
2658   let Inst{21} = 1; // overwrite
2659   let Inst{19-16} = addr;
2660   let Inst{11-5} = offset{11-5};
2661   let Inst{4} = 0;
2662   let Inst{3-0} = offset{3-0};
2663   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2664 }
2665
2666 def LDRBT_POST_IMM
2667   : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2668                (ins addr_offset_none:$addr, am2offset_imm:$offset),
2669                IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2670                "ldrbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2671   // {12}     isAdd
2672   // {11-0}   imm12/Rm
2673   bits<14> offset;
2674   bits<4> addr;
2675   let Inst{25} = 0;
2676   let Inst{23} = offset{12};
2677   let Inst{21} = 1; // overwrite
2678   let Inst{19-16} = addr;
2679   let Inst{11-0} = offset{11-0};
2680   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2681 }
2682
2683 multiclass AI3ldrT<bits<4> op, string opc> {
2684   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2685                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2686                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2687                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2688     bits<9> offset;
2689     let Inst{23} = offset{8};
2690     let Inst{22} = 1;
2691     let Inst{11-8} = offset{7-4};
2692     let Inst{3-0} = offset{3-0};
2693   }
2694   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2695                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2696                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2697                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2698     bits<5> Rm;
2699     let Inst{23} = Rm{4};
2700     let Inst{22} = 0;
2701     let Inst{11-8} = 0;
2702     let Unpredictable{11-8} = 0b1111;
2703     let Inst{3-0} = Rm{3-0};
2704     let DecoderMethod = "DecodeLDR";
2705   }
2706 }
2707
2708 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2709 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2710 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2711 }
2712
2713 def LDRT_POST
2714   : ARMAsmPseudo<"ldrt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2715                  (outs GPR:$Rt)>;
2716
2717 def LDRBT_POST
2718   : ARMAsmPseudo<"ldrbt${q} $Rt, $addr", (ins addr_offset_none:$addr, pred:$q),
2719                  (outs GPR:$Rt)>;
2720
2721 // Store
2722
2723 // Stores with truncate
2724 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2725                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2726                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2727
2728 // Store doubleword
2729 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2730   def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$Rt2, addrmode3:$addr),
2731                     StMiscFrm, IIC_iStore_d_r, "strd", "\t$Rt, $Rt2, $addr", []>,
2732              Requires<[IsARM, HasV5TE]> {
2733     let Inst{21} = 0;
2734   }
2735 }
2736
2737 // Indexed stores
2738 multiclass AI2_stridx<bit isByte, string opc,
2739                       InstrItinClass iii, InstrItinClass iir> {
2740   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2741                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2742                             StFrm, iii,
2743                             opc, "\t$Rt, $addr!",
2744                             "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2745     bits<17> addr;
2746     let Inst{25} = 0;
2747     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2748     let Inst{19-16} = addr{16-13};  // Rn
2749     let Inst{11-0}  = addr{11-0};   // imm12
2750     let DecoderMethod = "DecodeSTRPreImm";
2751   }
2752
2753   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2754                       (ins GPR:$Rt, ldst_so_reg:$addr),
2755                       IndexModePre, StFrm, iir,
2756                       opc, "\t$Rt, $addr!",
2757                       "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2758     bits<17> addr;
2759     let Inst{25} = 1;
2760     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2761     let Inst{19-16} = addr{16-13}; // Rn
2762     let Inst{11-0}  = addr{11-0};
2763     let Inst{4}     = 0;           // Inst{4} = 0
2764     let DecoderMethod = "DecodeSTRPreReg";
2765   }
2766   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2767                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2768                 IndexModePost, StFrm, iir,
2769                 opc, "\t$Rt, $addr, $offset",
2770                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2771      // {12}     isAdd
2772      // {11-0}   imm12/Rm
2773      bits<14> offset;
2774      bits<4> addr;
2775      let Inst{25} = 1;
2776      let Inst{23} = offset{12};
2777      let Inst{19-16} = addr;
2778      let Inst{11-0} = offset{11-0};
2779      let Inst{4} = 0;
2780
2781     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2782    }
2783
2784    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2785                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2786                 IndexModePost, StFrm, iii,
2787                 opc, "\t$Rt, $addr, $offset",
2788                 "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2789     // {12}     isAdd
2790     // {11-0}   imm12/Rm
2791     bits<14> offset;
2792     bits<4> addr;
2793     let Inst{25} = 0;
2794     let Inst{23} = offset{12};
2795     let Inst{19-16} = addr;
2796     let Inst{11-0} = offset{11-0};
2797
2798     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2799   }
2800 }
2801
2802 let mayStore = 1, hasSideEffects = 0 in {
2803 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2804 // IIC_iStore_siu depending on whether it the offset register is shifted.
2805 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2806 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2807 }
2808
2809 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2810                          am2offset_reg:$offset),
2811              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2812                            am2offset_reg:$offset)>;
2813 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2814                          am2offset_imm:$offset),
2815              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2816                            am2offset_imm:$offset)>;
2817 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2818                              am2offset_reg:$offset),
2819              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2820                             am2offset_reg:$offset)>;
2821 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2822                              am2offset_imm:$offset),
2823              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2824                             am2offset_imm:$offset)>;
2825
2826 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2827 // put the patterns on the instruction definitions directly as ISel wants
2828 // the address base and offset to be separate operands, not a single
2829 // complex operand like we represent the instructions themselves. The
2830 // pseudos map between the two.
2831 let usesCustomInserter = 1,
2832     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2833 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2834                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2835                4, IIC_iStore_ru,
2836             [(set GPR:$Rn_wb,
2837                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2838 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2839                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2840                4, IIC_iStore_ru,
2841             [(set GPR:$Rn_wb,
2842                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2843 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2844                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2845                4, IIC_iStore_ru,
2846             [(set GPR:$Rn_wb,
2847                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2848 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2849                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2850                4, IIC_iStore_ru,
2851             [(set GPR:$Rn_wb,
2852                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2853 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2854                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2855                4, IIC_iStore_ru,
2856             [(set GPR:$Rn_wb,
2857                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2858 }
2859
2860
2861
2862 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2863                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2864                            StMiscFrm, IIC_iStore_bh_ru,
2865                            "strh", "\t$Rt, $addr!",
2866                            "$addr.base = $Rn_wb,@earlyclobber $Rn_wb", []> {
2867   bits<14> addr;
2868   let Inst{23}    = addr{8};      // U bit
2869   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2870   let Inst{19-16} = addr{12-9};   // Rn
2871   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2872   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2873   let DecoderMethod = "DecodeAddrMode3Instruction";
2874 }
2875
2876 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2877                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2878                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2879                        "strh", "\t$Rt, $addr, $offset",
2880                        "$addr.base = $Rn_wb,@earlyclobber $Rn_wb",
2881                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2882                                                       addr_offset_none:$addr,
2883                                                       am3offset:$offset))]> {
2884   bits<10> offset;
2885   bits<4> addr;
2886   let Inst{23}    = offset{8};      // U bit
2887   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2888   let Inst{19-16} = addr;
2889   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2890   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2891   let DecoderMethod = "DecodeAddrMode3Instruction";
2892 }
2893
2894 let mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1 in {
2895 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2896                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2897                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2898                           "strd", "\t$Rt, $Rt2, $addr!",
2899                           "$addr.base = $Rn_wb", []> {
2900   bits<14> addr;
2901   let Inst{23}    = addr{8};      // U bit
2902   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2903   let Inst{19-16} = addr{12-9};   // Rn
2904   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2905   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2906   let DecoderMethod = "DecodeAddrMode3Instruction";
2907 }
2908
2909 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2910                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2911                                am3offset:$offset),
2912                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2913                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2914                           "$addr.base = $Rn_wb", []> {
2915   bits<10> offset;
2916   bits<4> addr;
2917   let Inst{23}    = offset{8};      // U bit
2918   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2919   let Inst{19-16} = addr;
2920   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2921   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2922   let DecoderMethod = "DecodeAddrMode3Instruction";
2923 }
2924 } // mayStore = 1, hasSideEffects = 0, hasExtraSrcRegAllocReq = 1
2925
2926 // STRT, STRBT, and STRHT
2927
2928 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2929                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2930                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2931                    "strbt", "\t$Rt, $addr, $offset",
2932                    "$addr.base = $Rn_wb", []> {
2933   // {12}     isAdd
2934   // {11-0}   imm12/Rm
2935   bits<14> offset;
2936   bits<4> addr;
2937   let Inst{25} = 1;
2938   let Inst{23} = offset{12};
2939   let Inst{21} = 1; // overwrite
2940   let Inst{19-16} = addr;
2941   let Inst{11-5} = offset{11-5};
2942   let Inst{4} = 0;
2943   let Inst{3-0} = offset{3-0};
2944   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2945 }
2946
2947 def STRBT_POST_IMM
2948   : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2949                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2950                IndexModePost, StFrm, IIC_iStore_bh_ru,
2951                "strbt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2952   // {12}     isAdd
2953   // {11-0}   imm12/Rm
2954   bits<14> offset;
2955   bits<4> addr;
2956   let Inst{25} = 0;
2957   let Inst{23} = offset{12};
2958   let Inst{21} = 1; // overwrite
2959   let Inst{19-16} = addr;
2960   let Inst{11-0} = offset{11-0};
2961   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2962 }
2963
2964 def STRBT_POST
2965   : ARMAsmPseudo<"strbt${q} $Rt, $addr",
2966                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
2967
2968 let mayStore = 1, hasSideEffects = 0 in {
2969 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2970                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2971                    IndexModePost, StFrm, IIC_iStore_ru,
2972                    "strt", "\t$Rt, $addr, $offset",
2973                    "$addr.base = $Rn_wb", []> {
2974   // {12}     isAdd
2975   // {11-0}   imm12/Rm
2976   bits<14> offset;
2977   bits<4> addr;
2978   let Inst{25} = 1;
2979   let Inst{23} = offset{12};
2980   let Inst{21} = 1; // overwrite
2981   let Inst{19-16} = addr;
2982   let Inst{11-5} = offset{11-5};
2983   let Inst{4} = 0;
2984   let Inst{3-0} = offset{3-0};
2985   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2986 }
2987
2988 def STRT_POST_IMM
2989   : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2990                (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2991                IndexModePost, StFrm, IIC_iStore_ru,
2992                "strt", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb", []> {
2993   // {12}     isAdd
2994   // {11-0}   imm12/Rm
2995   bits<14> offset;
2996   bits<4> addr;
2997   let Inst{25} = 0;
2998   let Inst{23} = offset{12};
2999   let Inst{21} = 1; // overwrite
3000   let Inst{19-16} = addr;
3001   let Inst{11-0} = offset{11-0};
3002   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
3003 }
3004 }
3005
3006 def STRT_POST
3007   : ARMAsmPseudo<"strt${q} $Rt, $addr",
3008                  (ins GPR:$Rt, addr_offset_none:$addr, pred:$q)>;
3009
3010 multiclass AI3strT<bits<4> op, string opc> {
3011   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3012                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
3013                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3014                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
3015     bits<9> offset;
3016     let Inst{23} = offset{8};
3017     let Inst{22} = 1;
3018     let Inst{11-8} = offset{7-4};
3019     let Inst{3-0} = offset{3-0};
3020   }
3021   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
3022                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
3023                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
3024                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
3025     bits<5> Rm;
3026     let Inst{23} = Rm{4};
3027     let Inst{22} = 0;
3028     let Inst{11-8} = 0;
3029     let Inst{3-0} = Rm{3-0};
3030   }
3031 }
3032
3033
3034 defm STRHT : AI3strT<0b1011, "strht">;
3035
3036 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3037                    NoItinerary, "stl", "\t$Rt, $addr", []>;
3038 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3039                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
3040 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
3041                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
3042
3043 //===----------------------------------------------------------------------===//
3044 //  Load / store multiple Instructions.
3045 //
3046
3047 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
3048                          InstrItinClass itin, InstrItinClass itin_upd> {
3049   // IA is the default, so no need for an explicit suffix on the
3050   // mnemonic here. Without it is the canonical spelling.
3051   def IA :
3052     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3053          IndexModeNone, f, itin,
3054          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
3055     let Inst{24-23} = 0b01;       // Increment After
3056     let Inst{22}    = P_bit;
3057     let Inst{21}    = 0;          // No writeback
3058     let Inst{20}    = L_bit;
3059   }
3060   def IA_UPD :
3061     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3062          IndexModeUpd, f, itin_upd,
3063          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3064     let Inst{24-23} = 0b01;       // Increment After
3065     let Inst{22}    = P_bit;
3066     let Inst{21}    = 1;          // Writeback
3067     let Inst{20}    = L_bit;
3068
3069     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3070   }
3071   def DA :
3072     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3073          IndexModeNone, f, itin,
3074          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
3075     let Inst{24-23} = 0b00;       // Decrement After
3076     let Inst{22}    = P_bit;
3077     let Inst{21}    = 0;          // No writeback
3078     let Inst{20}    = L_bit;
3079   }
3080   def DA_UPD :
3081     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3082          IndexModeUpd, f, itin_upd,
3083          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3084     let Inst{24-23} = 0b00;       // Decrement After
3085     let Inst{22}    = P_bit;
3086     let Inst{21}    = 1;          // Writeback
3087     let Inst{20}    = L_bit;
3088
3089     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3090   }
3091   def DB :
3092     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3093          IndexModeNone, f, itin,
3094          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
3095     let Inst{24-23} = 0b10;       // Decrement Before
3096     let Inst{22}    = P_bit;
3097     let Inst{21}    = 0;          // No writeback
3098     let Inst{20}    = L_bit;
3099   }
3100   def DB_UPD :
3101     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3102          IndexModeUpd, f, itin_upd,
3103          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3104     let Inst{24-23} = 0b10;       // Decrement Before
3105     let Inst{22}    = P_bit;
3106     let Inst{21}    = 1;          // Writeback
3107     let Inst{20}    = L_bit;
3108
3109     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3110   }
3111   def IB :
3112     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3113          IndexModeNone, f, itin,
3114          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
3115     let Inst{24-23} = 0b11;       // Increment Before
3116     let Inst{22}    = P_bit;
3117     let Inst{21}    = 0;          // No writeback
3118     let Inst{20}    = L_bit;
3119   }
3120   def IB_UPD :
3121     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
3122          IndexModeUpd, f, itin_upd,
3123          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
3124     let Inst{24-23} = 0b11;       // Increment Before
3125     let Inst{22}    = P_bit;
3126     let Inst{21}    = 1;          // Writeback
3127     let Inst{20}    = L_bit;
3128
3129     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
3130   }
3131 }
3132
3133 let hasSideEffects = 0 in {
3134
3135 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3136 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
3137                          IIC_iLoad_mu>;
3138
3139 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3140 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
3141                          IIC_iStore_mu>;
3142
3143 } // hasSideEffects
3144
3145 // FIXME: remove when we have a way to marking a MI with these properties.
3146 // FIXME: Should pc be an implicit operand like PICADD, etc?
3147 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
3148     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
3149 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
3150                                                  reglist:$regs, variable_ops),
3151                      4, IIC_iLoad_mBr, [],
3152                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
3153       RegConstraint<"$Rn = $wb">;
3154
3155 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
3156 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
3157                                IIC_iLoad_mu>;
3158
3159 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
3160 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
3161                                IIC_iStore_mu>;
3162
3163
3164
3165 //===----------------------------------------------------------------------===//
3166 //  Move Instructions.
3167 //
3168
3169 let hasSideEffects = 0 in
3170 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
3171                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3172   bits<4> Rd;
3173   bits<4> Rm;
3174
3175   let Inst{19-16} = 0b0000;
3176   let Inst{11-4} = 0b00000000;
3177   let Inst{25} = 0;
3178   let Inst{3-0} = Rm;
3179   let Inst{15-12} = Rd;
3180 }
3181
3182 // A version for the smaller set of tail call registers.
3183 let hasSideEffects = 0 in
3184 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
3185                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
3186   bits<4> Rd;
3187   bits<4> Rm;
3188
3189   let Inst{11-4} = 0b00000000;
3190   let Inst{25} = 0;
3191   let Inst{3-0} = Rm;
3192   let Inst{15-12} = Rd;
3193 }
3194
3195 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3196                 DPSoRegRegFrm, IIC_iMOVsr,
3197                 "mov", "\t$Rd, $src",
3198                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3199                 Sched<[WriteALU]> {
3200   bits<4> Rd;
3201   bits<12> src;
3202   let Inst{15-12} = Rd;
3203   let Inst{19-16} = 0b0000;
3204   let Inst{11-8} = src{11-8};
3205   let Inst{7} = 0;
3206   let Inst{6-5} = src{6-5};
3207   let Inst{4} = 1;
3208   let Inst{3-0} = src{3-0};
3209   let Inst{25} = 0;
3210 }
3211
3212 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3213                 DPSoRegImmFrm, IIC_iMOVsr,
3214                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3215                 UnaryDP, Sched<[WriteALU]> {
3216   bits<4> Rd;
3217   bits<12> src;
3218   let Inst{15-12} = Rd;
3219   let Inst{19-16} = 0b0000;
3220   let Inst{11-5} = src{11-5};
3221   let Inst{4} = 0;
3222   let Inst{3-0} = src{3-0};
3223   let Inst{25} = 0;
3224 }
3225
3226 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3227 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3228                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3229                 Sched<[WriteALU]> {
3230   bits<4> Rd;
3231   bits<12> imm;
3232   let Inst{25} = 1;
3233   let Inst{15-12} = Rd;
3234   let Inst{19-16} = 0b0000;
3235   let Inst{11-0} = imm;
3236 }
3237
3238 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3239 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3240                  DPFrm, IIC_iMOVi,
3241                  "movw", "\t$Rd, $imm",
3242                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3243                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3244   bits<4> Rd;
3245   bits<16> imm;
3246   let Inst{15-12} = Rd;
3247   let Inst{11-0}  = imm{11-0};
3248   let Inst{19-16} = imm{15-12};
3249   let Inst{20} = 0;
3250   let Inst{25} = 1;
3251   let DecoderMethod = "DecodeArmMOVTWInstruction";
3252 }
3253
3254 def : InstAlias<"mov${p} $Rd, $imm",
3255                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3256         Requires<[IsARM]>;
3257
3258 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3259                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3260                       Sched<[WriteALU]>;
3261
3262 let Constraints = "$src = $Rd" in {
3263 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3264                   (ins GPR:$src, imm0_65535_expr:$imm),
3265                   DPFrm, IIC_iMOVi,
3266                   "movt", "\t$Rd, $imm",
3267                   [(set GPRnopc:$Rd,
3268                         (or (and GPR:$src, 0xffff),
3269                             lo16AllZero:$imm))]>, UnaryDP,
3270                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3271   bits<4> Rd;
3272   bits<16> imm;
3273   let Inst{15-12} = Rd;
3274   let Inst{11-0}  = imm{11-0};
3275   let Inst{19-16} = imm{15-12};
3276   let Inst{20} = 0;
3277   let Inst{25} = 1;
3278   let DecoderMethod = "DecodeArmMOVTWInstruction";
3279 }
3280
3281 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3282                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3283                       Sched<[WriteALU]>;
3284
3285 } // Constraints
3286
3287 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3288       Requires<[IsARM, HasV6T2]>;
3289
3290 let Uses = [CPSR] in
3291 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3292                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3293                     Requires<[IsARM]>, Sched<[WriteALU]>;
3294
3295 // These aren't really mov instructions, but we have to define them this way
3296 // due to flag operands.
3297
3298 let Defs = [CPSR] in {
3299 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3300                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3301                       Sched<[WriteALU]>, Requires<[IsARM]>;
3302 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3303                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3304                       Sched<[WriteALU]>, Requires<[IsARM]>;
3305 }
3306
3307 //===----------------------------------------------------------------------===//
3308 //  Extend Instructions.
3309 //
3310
3311 // Sign extenders
3312
3313 def SXTB  : AI_ext_rrot<0b01101010,
3314                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3315 def SXTH  : AI_ext_rrot<0b01101011,
3316                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3317
3318 def SXTAB : AI_exta_rrot<0b01101010,
3319                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3320 def SXTAH : AI_exta_rrot<0b01101011,
3321                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3322
3323 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3324
3325 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3326
3327 // Zero extenders
3328
3329 let AddedComplexity = 16 in {
3330 def UXTB   : AI_ext_rrot<0b01101110,
3331                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3332 def UXTH   : AI_ext_rrot<0b01101111,
3333                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3334 def UXTB16 : AI_ext_rrot<0b01101100,
3335                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3336
3337 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3338 //        The transformation should probably be done as a combiner action
3339 //        instead so we can include a check for masking back in the upper
3340 //        eight bits of the source into the lower eight bits of the result.
3341 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3342 //               (UXTB16r_rot GPR:$Src, 3)>;
3343 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3344                (UXTB16 GPR:$Src, 1)>;
3345
3346 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3347                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3348 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3349                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3350 }
3351
3352 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3353 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3354
3355
3356 def SBFX  : I<(outs GPRnopc:$Rd),
3357               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3358                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3359                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3360                Requires<[IsARM, HasV6T2]> {
3361   bits<4> Rd;
3362   bits<4> Rn;
3363   bits<5> lsb;
3364   bits<5> width;
3365   let Inst{27-21} = 0b0111101;
3366   let Inst{6-4}   = 0b101;
3367   let Inst{20-16} = width;
3368   let Inst{15-12} = Rd;
3369   let Inst{11-7}  = lsb;
3370   let Inst{3-0}   = Rn;
3371 }
3372
3373 def UBFX  : I<(outs GPRnopc:$Rd),
3374               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3375                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3376                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3377                Requires<[IsARM, HasV6T2]> {
3378   bits<4> Rd;
3379   bits<4> Rn;
3380   bits<5> lsb;
3381   bits<5> width;
3382   let Inst{27-21} = 0b0111111;
3383   let Inst{6-4}   = 0b101;
3384   let Inst{20-16} = width;
3385   let Inst{15-12} = Rd;
3386   let Inst{11-7}  = lsb;
3387   let Inst{3-0}   = Rn;
3388 }
3389
3390 //===----------------------------------------------------------------------===//
3391 //  Arithmetic Instructions.
3392 //
3393
3394 defm ADD  : AsI1_bin_irs<0b0100, "add",
3395                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3396                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3397 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3398                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3399                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3400
3401 // ADD and SUB with 's' bit set.
3402 //
3403 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3404 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3405 // AdjustInstrPostInstrSelection where we determine whether or not to
3406 // set the "s" bit based on CPSR liveness.
3407 //
3408 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3409 // support for an optional CPSR definition that corresponds to the DAG
3410 // node's second value. We can then eliminate the implicit def of CPSR.
3411 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3412                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3413 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3414                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3415
3416 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3417               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3418 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3419               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3420
3421 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3422                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3423                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3424
3425 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3426 // CPSR and the implicit def of CPSR is not needed.
3427 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3428                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3429
3430 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3431                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3432
3433 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3434 // The assume-no-carry-in form uses the negation of the input since add/sub
3435 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3436 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3437 // details.
3438 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3439              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3440 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3441              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3442
3443 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3444              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3445              Requires<[IsARM, HasV6T2]>;
3446 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3447              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3448              Requires<[IsARM, HasV6T2]>;
3449
3450 // The with-carry-in form matches bitwise not instead of the negation.
3451 // Effectively, the inverse interpretation of the carry flag already accounts
3452 // for part of the negation.
3453 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3454              (SBCri   GPR:$src, so_imm_not:$imm)>;
3455 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3456              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>,
3457              Requires<[IsARM, HasV6T2]>;
3458
3459 // Note: These are implemented in C++ code, because they have to generate
3460 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3461 // cannot produce.
3462 // (mul X, 2^n+1) -> (add (X << n), X)
3463 // (mul X, 2^n-1) -> (rsb X, (X << n))
3464
3465 // ARM Arithmetic Instruction
3466 // GPR:$dst = GPR:$a op GPR:$b
3467 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3468           list<dag> pattern = [],
3469           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3470           string asm = "\t$Rd, $Rn, $Rm">
3471   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3472     Sched<[WriteALU, ReadALU, ReadALU]> {
3473   bits<4> Rn;
3474   bits<4> Rd;
3475   bits<4> Rm;
3476   let Inst{27-20} = op27_20;
3477   let Inst{11-4} = op11_4;
3478   let Inst{19-16} = Rn;
3479   let Inst{15-12} = Rd;
3480   let Inst{3-0}   = Rm;
3481
3482   let Unpredictable{11-8} = 0b1111;
3483 }
3484
3485 // Saturating add/subtract
3486
3487 let DecoderMethod = "DecodeQADDInstruction" in
3488 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3489                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3490                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3491
3492 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3493                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3494                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3495 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3496                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3497                   "\t$Rd, $Rm, $Rn">;
3498 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3499                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3500                   "\t$Rd, $Rm, $Rn">;
3501
3502 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3503 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3504 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3505 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3506 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3507 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3508 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3509 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3510 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3511 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3512 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3513 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3514
3515 // Signed/Unsigned add/subtract
3516
3517 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3518 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3519 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3520 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3521 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3522 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3523 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3524 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3525 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3526 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3527 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3528 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3529
3530 // Signed/Unsigned halving add/subtract
3531
3532 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3533 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3534 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3535 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3536 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3537 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3538 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3539 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3540 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3541 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3542 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3543 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3544
3545 // Unsigned Sum of Absolute Differences [and Accumulate].
3546
3547 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3548                 MulFrm /* for convenience */, NoItinerary, "usad8",
3549                 "\t$Rd, $Rn, $Rm", []>,
3550              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3551   bits<4> Rd;
3552   bits<4> Rn;
3553   bits<4> Rm;
3554   let Inst{27-20} = 0b01111000;
3555   let Inst{15-12} = 0b1111;
3556   let Inst{7-4} = 0b0001;
3557   let Inst{19-16} = Rd;
3558   let Inst{11-8} = Rm;
3559   let Inst{3-0} = Rn;
3560 }
3561 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3562                 MulFrm /* for convenience */, NoItinerary, "usada8",
3563                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3564              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3565   bits<4> Rd;
3566   bits<4> Rn;
3567   bits<4> Rm;
3568   bits<4> Ra;
3569   let Inst{27-20} = 0b01111000;
3570   let Inst{7-4} = 0b0001;
3571   let Inst{19-16} = Rd;
3572   let Inst{15-12} = Ra;
3573   let Inst{11-8} = Rm;
3574   let Inst{3-0} = Rn;
3575 }
3576
3577 // Signed/Unsigned saturate
3578
3579 def SSAT : AI<(outs GPRnopc:$Rd),
3580               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3581               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3582   bits<4> Rd;
3583   bits<5> sat_imm;
3584   bits<4> Rn;
3585   bits<8> sh;
3586   let Inst{27-21} = 0b0110101;
3587   let Inst{5-4} = 0b01;
3588   let Inst{20-16} = sat_imm;
3589   let Inst{15-12} = Rd;
3590   let Inst{11-7} = sh{4-0};
3591   let Inst{6} = sh{5};
3592   let Inst{3-0} = Rn;
3593 }
3594
3595 def SSAT16 : AI<(outs GPRnopc:$Rd),
3596                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3597                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3598   bits<4> Rd;
3599   bits<4> sat_imm;
3600   bits<4> Rn;
3601   let Inst{27-20} = 0b01101010;
3602   let Inst{11-4} = 0b11110011;
3603   let Inst{15-12} = Rd;
3604   let Inst{19-16} = sat_imm;
3605   let Inst{3-0} = Rn;
3606 }
3607
3608 def USAT : AI<(outs GPRnopc:$Rd),
3609               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3610               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3611   bits<4> Rd;
3612   bits<5> sat_imm;
3613   bits<4> Rn;
3614   bits<8> sh;
3615   let Inst{27-21} = 0b0110111;
3616   let Inst{5-4} = 0b01;
3617   let Inst{15-12} = Rd;
3618   let Inst{11-7} = sh{4-0};
3619   let Inst{6} = sh{5};
3620   let Inst{20-16} = sat_imm;
3621   let Inst{3-0} = Rn;
3622 }
3623
3624 def USAT16 : AI<(outs GPRnopc:$Rd),
3625                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3626                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3627   bits<4> Rd;
3628   bits<4> sat_imm;
3629   bits<4> Rn;
3630   let Inst{27-20} = 0b01101110;
3631   let Inst{11-4} = 0b11110011;
3632   let Inst{15-12} = Rd;
3633   let Inst{19-16} = sat_imm;
3634   let Inst{3-0} = Rn;
3635 }
3636
3637 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3638                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3639 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3640                (USAT imm:$pos, GPRnopc:$a, 0)>;
3641
3642 //===----------------------------------------------------------------------===//
3643 //  Bitwise Instructions.
3644 //
3645
3646 defm AND   : AsI1_bin_irs<0b0000, "and",
3647                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3648                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3649 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3650                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3651                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3652 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3653                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3654                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3655 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3656                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3657                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3658
3659 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3660 // like in the actual instruction encoding. The complexity of mapping the mask
3661 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3662 // instruction description.
3663 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3664                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3665                "bfc", "\t$Rd, $imm", "$src = $Rd",
3666                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3667                Requires<[IsARM, HasV6T2]> {
3668   bits<4> Rd;
3669   bits<10> imm;
3670   let Inst{27-21} = 0b0111110;
3671   let Inst{6-0}   = 0b0011111;
3672   let Inst{15-12} = Rd;
3673   let Inst{11-7}  = imm{4-0}; // lsb
3674   let Inst{20-16} = imm{9-5}; // msb
3675 }
3676
3677 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3678 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3679           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3680           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3681           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3682                            bf_inv_mask_imm:$imm))]>,
3683           Requires<[IsARM, HasV6T2]> {
3684   bits<4> Rd;
3685   bits<4> Rn;
3686   bits<10> imm;
3687   let Inst{27-21} = 0b0111110;
3688   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3689   let Inst{15-12} = Rd;
3690   let Inst{11-7}  = imm{4-0}; // lsb
3691   let Inst{20-16} = imm{9-5}; // width
3692   let Inst{3-0}   = Rn;
3693 }
3694
3695 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3696                   "mvn", "\t$Rd, $Rm",
3697                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3698   bits<4> Rd;
3699   bits<4> Rm;
3700   let Inst{25} = 0;
3701   let Inst{19-16} = 0b0000;
3702   let Inst{11-4} = 0b00000000;
3703   let Inst{15-12} = Rd;
3704   let Inst{3-0} = Rm;
3705 }
3706 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3707                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3708                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3709                   Sched<[WriteALU]> {
3710   bits<4> Rd;
3711   bits<12> shift;
3712   let Inst{25} = 0;
3713   let Inst{19-16} = 0b0000;
3714   let Inst{15-12} = Rd;
3715   let Inst{11-5} = shift{11-5};
3716   let Inst{4} = 0;
3717   let Inst{3-0} = shift{3-0};
3718 }
3719 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3720                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3721                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3722                   Sched<[WriteALU]> {
3723   bits<4> Rd;
3724   bits<12> shift;
3725   let Inst{25} = 0;
3726   let Inst{19-16} = 0b0000;
3727   let Inst{15-12} = Rd;
3728   let Inst{11-8} = shift{11-8};
3729   let Inst{7} = 0;
3730   let Inst{6-5} = shift{6-5};
3731   let Inst{4} = 1;
3732   let Inst{3-0} = shift{3-0};
3733 }
3734 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3735 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3736                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3737                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3738   bits<4> Rd;
3739   bits<12> imm;
3740   let Inst{25} = 1;
3741   let Inst{19-16} = 0b0000;
3742   let Inst{15-12} = Rd;
3743   let Inst{11-0} = imm;
3744 }
3745
3746 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3747              (BICri GPR:$src, so_imm_not:$imm)>;
3748
3749 //===----------------------------------------------------------------------===//
3750 //  Multiply Instructions.
3751 //
3752 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3753              string opc, string asm, list<dag> pattern>
3754   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3755   bits<4> Rd;
3756   bits<4> Rm;
3757   bits<4> Rn;
3758   let Inst{19-16} = Rd;
3759   let Inst{11-8}  = Rm;
3760   let Inst{3-0}   = Rn;
3761 }
3762 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3763              string opc, string asm, list<dag> pattern>
3764   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3765   bits<4> RdLo;
3766   bits<4> RdHi;
3767   bits<4> Rm;
3768   bits<4> Rn;
3769   let Inst{19-16} = RdHi;
3770   let Inst{15-12} = RdLo;
3771   let Inst{11-8}  = Rm;
3772   let Inst{3-0}   = Rn;
3773 }
3774 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3775              string opc, string asm, list<dag> pattern>
3776   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3777   bits<4> RdLo;
3778   bits<4> RdHi;
3779   bits<4> Rm;
3780   bits<4> Rn;
3781   let Inst{19-16} = RdHi;
3782   let Inst{15-12} = RdLo;
3783   let Inst{11-8}  = Rm;
3784   let Inst{3-0}   = Rn;
3785 }
3786
3787 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3788 //        property. Remove them when it's possible to add those properties
3789 //        on an individual MachineInstr, not just an instruction description.
3790 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3791 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3792                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3793                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3794                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3795                   Requires<[IsARM, HasV6]> {
3796   let Inst{15-12} = 0b0000;
3797   let Unpredictable{15-12} = 0b1111;
3798 }
3799
3800 let Constraints = "@earlyclobber $Rd" in
3801 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3802                                                     pred:$p, cc_out:$s),
3803                            4, IIC_iMUL32,
3804                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3805                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3806                Requires<[IsARM, NoV6, UseMulOps]>;
3807 }
3808
3809 def MLA  : AsMul1I32<0b0000001, (outs GPRnopc:$Rd),
3810                      (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra),
3811                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3812         [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))]>,
3813                      Requires<[IsARM, HasV6, UseMulOps]> {
3814   bits<4> Ra;
3815   let Inst{15-12} = Ra;
3816 }
3817
3818 let Constraints = "@earlyclobber $Rd" in
3819 def MLAv5: ARMPseudoExpand<(outs GPRnopc:$Rd),
3820                            (ins GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
3821                             pred:$p, cc_out:$s), 4, IIC_iMAC32,
3822          [(set GPRnopc:$Rd, (add (mul GPRnopc:$Rn, GPRnopc:$Rm), GPRnopc:$Ra))],
3823   (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s)>,
3824                            Requires<[IsARM, NoV6]>;
3825
3826 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3827                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3828                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3829                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3830   bits<4> Rd;
3831   bits<4> Rm;
3832   bits<4> Rn;
3833   bits<4> Ra;
3834   let Inst{19-16} = Rd;
3835   let Inst{15-12} = Ra;
3836   let Inst{11-8}  = Rm;
3837   let Inst{3-0}   = Rn;
3838 }
3839
3840 // Extra precision multiplies with low / high results
3841 let hasSideEffects = 0 in {
3842 let isCommutable = 1 in {
3843 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3844                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3845                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3846                     Requires<[IsARM, HasV6]>;
3847
3848 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3849                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3850                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3851                     Requires<[IsARM, HasV6]>;
3852
3853 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3854 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3855                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3856                             4, IIC_iMUL64, [],
3857           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3858                            Requires<[IsARM, NoV6]>;
3859
3860 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3861                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3862                             4, IIC_iMUL64, [],
3863           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3864                            Requires<[IsARM, NoV6]>;
3865 }
3866 }
3867
3868 // Multiply + accumulate
3869 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3870                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3871                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3872          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3873 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3874                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3875                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3876          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3877
3878 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3879                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3880                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3881                     Requires<[IsARM, HasV6]> {
3882   bits<4> RdLo;
3883   bits<4> RdHi;
3884   bits<4> Rm;
3885   bits<4> Rn;
3886   let Inst{19-16} = RdHi;
3887   let Inst{15-12} = RdLo;
3888   let Inst{11-8}  = Rm;
3889   let Inst{3-0}   = Rn;
3890 }
3891
3892 let Constraints =
3893     "@earlyclobber $RdLo,@earlyclobber $RdHi,$RLo = $RdLo,$RHi = $RdHi" in {
3894 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3895                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3896                               4, IIC_iMAC64, [],
3897              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3898                            pred:$p, cc_out:$s)>,
3899                            Requires<[IsARM, NoV6]>;
3900 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3901                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3902                               4, IIC_iMAC64, [],
3903              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3904                            pred:$p, cc_out:$s)>,
3905                            Requires<[IsARM, NoV6]>;
3906 }
3907
3908 } // hasSideEffects
3909
3910 // Most significant word multiply
3911 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3912                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3913                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3914             Requires<[IsARM, HasV6]> {
3915   let Inst{15-12} = 0b1111;
3916 }
3917
3918 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3919                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3920             Requires<[IsARM, HasV6]> {
3921   let Inst{15-12} = 0b1111;
3922 }
3923
3924 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3925                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3926                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3927                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3928             Requires<[IsARM, HasV6, UseMulOps]>;
3929
3930 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3931                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3932                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3933             Requires<[IsARM, HasV6]>;
3934
3935 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3936                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3937                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3938             Requires<[IsARM, HasV6, UseMulOps]>;
3939
3940 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3941                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3942                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3943             Requires<[IsARM, HasV6]>;
3944
3945 multiclass AI_smul<string opc, PatFrag opnode> {
3946   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3947               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3948               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3949                                       (sext_inreg GPR:$Rm, i16)))]>,
3950            Requires<[IsARM, HasV5TE]>;
3951
3952   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3953               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3954               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3955                                       (sra GPR:$Rm, (i32 16))))]>,
3956            Requires<[IsARM, HasV5TE]>;
3957
3958   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3959               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3960               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3961                                       (sext_inreg GPR:$Rm, i16)))]>,
3962            Requires<[IsARM, HasV5TE]>;
3963
3964   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3965               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3966               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3967                                       (sra GPR:$Rm, (i32 16))))]>,
3968             Requires<[IsARM, HasV5TE]>;
3969
3970   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3971               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3972               []>,
3973            Requires<[IsARM, HasV5TE]>;
3974
3975   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3976               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3977               []>,
3978             Requires<[IsARM, HasV5TE]>;
3979 }
3980
3981
3982 multiclass AI_smla<string opc, PatFrag opnode> {
3983   let DecoderMethod = "DecodeSMLAInstruction" in {
3984   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3985               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3986               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3987               [(set GPRnopc:$Rd, (add GPR:$Ra,
3988                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3989                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3990            Requires<[IsARM, HasV5TE, UseMulOps]>;
3991
3992   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3993               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3994               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3995               [(set GPRnopc:$Rd,
3996                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3997                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3998            Requires<[IsARM, HasV5TE, UseMulOps]>;
3999
4000   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
4001               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4002               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
4003               [(set GPRnopc:$Rd,
4004                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
4005                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
4006            Requires<[IsARM, HasV5TE, UseMulOps]>;
4007
4008   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
4009               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4010               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
4011              [(set GPRnopc:$Rd,
4012                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
4013                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
4014             Requires<[IsARM, HasV5TE, UseMulOps]>;
4015
4016   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
4017               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4018               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
4019               []>,
4020            Requires<[IsARM, HasV5TE, UseMulOps]>;
4021
4022   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
4023               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4024               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
4025               []>,
4026             Requires<[IsARM, HasV5TE, UseMulOps]>;
4027   }
4028 }
4029
4030 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
4031 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
4032
4033 // Halfword multiply accumulate long: SMLAL<x><y>.
4034 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4035                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4036                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4037               Requires<[IsARM, HasV5TE]>;
4038
4039 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4040                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4041                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4042               Requires<[IsARM, HasV5TE]>;
4043
4044 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4045                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4046                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4047               Requires<[IsARM, HasV5TE]>;
4048
4049 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4050                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
4051                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
4052               Requires<[IsARM, HasV5TE]>;
4053
4054 // Helper class for AI_smld.
4055 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
4056                     InstrItinClass itin, string opc, string asm>
4057   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
4058   bits<4> Rn;
4059   bits<4> Rm;
4060   let Inst{27-23} = 0b01110;
4061   let Inst{22}    = long;
4062   let Inst{21-20} = 0b00;
4063   let Inst{11-8}  = Rm;
4064   let Inst{7}     = 0;
4065   let Inst{6}     = sub;
4066   let Inst{5}     = swap;
4067   let Inst{4}     = 1;
4068   let Inst{3-0}   = Rn;
4069 }
4070 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
4071                 InstrItinClass itin, string opc, string asm>
4072   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4073   bits<4> Rd;
4074   let Inst{15-12} = 0b1111;
4075   let Inst{19-16} = Rd;
4076 }
4077 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
4078                 InstrItinClass itin, string opc, string asm>
4079   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4080   bits<4> Ra;
4081   bits<4> Rd;
4082   let Inst{19-16} = Rd;
4083   let Inst{15-12} = Ra;
4084 }
4085 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
4086                   InstrItinClass itin, string opc, string asm>
4087   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
4088   bits<4> RdLo;
4089   bits<4> RdHi;
4090   let Inst{19-16} = RdHi;
4091   let Inst{15-12} = RdLo;
4092 }
4093
4094 multiclass AI_smld<bit sub, string opc> {
4095
4096   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
4097                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4098                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
4099
4100   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
4101                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
4102                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
4103
4104   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4105                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4106                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
4107
4108   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
4109                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
4110                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
4111
4112 }
4113
4114 defm SMLA : AI_smld<0, "smla">;
4115 defm SMLS : AI_smld<1, "smls">;
4116
4117 multiclass AI_sdml<bit sub, string opc> {
4118
4119   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
4120                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
4121   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
4122                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
4123 }
4124
4125 defm SMUA : AI_sdml<0, "smua">;
4126 defm SMUS : AI_sdml<1, "smus">;
4127
4128 //===----------------------------------------------------------------------===//
4129 //  Division Instructions (ARMv7-A with virtualization extension)
4130 //
4131 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4132                    "sdiv", "\t$Rd, $Rn, $Rm",
4133                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
4134            Requires<[IsARM, HasDivideInARM]>;
4135
4136 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
4137                    "udiv", "\t$Rd, $Rn, $Rm",
4138                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
4139            Requires<[IsARM, HasDivideInARM]>;
4140
4141 //===----------------------------------------------------------------------===//
4142 //  Misc. Arithmetic Instructions.
4143 //
4144
4145 def CLZ  : AMiscA1I<0b00010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
4146               IIC_iUNAr, "clz", "\t$Rd, $Rm",
4147               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
4148            Sched<[WriteALU]>;
4149
4150 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4151               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
4152               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
4153            Requires<[IsARM, HasV6T2]>,
4154            Sched<[WriteALU]>;
4155
4156 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
4157               IIC_iUNAr, "rev", "\t$Rd, $Rm",
4158               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
4159            Sched<[WriteALU]>;
4160
4161 let AddedComplexity = 5 in
4162 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4163                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
4164                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
4165                Requires<[IsARM, HasV6]>,
4166            Sched<[WriteALU]>;
4167
4168 def : ARMV6Pat<(srl (bswap (extloadi16 addrmode3:$addr)), (i32 16)),
4169               (REV16 (LDRH addrmode3:$addr))>;
4170 def : ARMV6Pat<(truncstorei16 (srl (bswap GPR:$Rn), (i32 16)), addrmode3:$addr),
4171                (STRH (REV16 GPR:$Rn), addrmode3:$addr)>;
4172
4173 let AddedComplexity = 5 in
4174 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
4175                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
4176                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
4177                Requires<[IsARM, HasV6]>,
4178            Sched<[WriteALU]>;
4179
4180 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
4181                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
4182                (REVSH GPR:$Rm)>;
4183
4184 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4185                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4186                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4187                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4188                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4189                                            0xFFFF0000)))]>,
4190                Requires<[IsARM, HasV6]>,
4191            Sched<[WriteALUsi, ReadALU]>;
4192
4193 // Alternate cases for PKHBT where identities eliminate some nodes.
4194 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4195                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4196 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4197                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4198
4199 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4200 // will match the pattern below.
4201 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4202                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4203                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4204                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4205                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4206                                            0xFFFF)))]>,
4207                Requires<[IsARM, HasV6]>,
4208            Sched<[WriteALUsi, ReadALU]>;
4209
4210 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4211 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4212 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4213 // pkhtb src1, src2, asr (17..31).
4214 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4215                    (srl GPRnopc:$src2, imm16:$sh)),
4216                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4217 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4218                    (sra GPRnopc:$src2, imm16_31:$sh)),
4219                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4220 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4221                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4222                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4223
4224 //===----------------------------------------------------------------------===//
4225 // CRC Instructions
4226 //
4227 // Polynomials:
4228 // + CRC32{B,H,W}       0x04C11DB7
4229 // + CRC32C{B,H,W}      0x1EDC6F41
4230 //
4231
4232 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4233   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4234                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4235                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4236                Requires<[IsARM, HasV8, HasCRC]> {
4237   bits<4> Rd;
4238   bits<4> Rn;
4239   bits<4> Rm;
4240
4241   let Inst{31-28} = 0b1110;
4242   let Inst{27-23} = 0b00010;
4243   let Inst{22-21} = sz;
4244   let Inst{20}    = 0;
4245   let Inst{19-16} = Rn;
4246   let Inst{15-12} = Rd;
4247   let Inst{11-10} = 0b00;
4248   let Inst{9}     = C;
4249   let Inst{8}     = 0;
4250   let Inst{7-4}   = 0b0100;
4251   let Inst{3-0}   = Rm;
4252
4253   let Unpredictable{11-8} = 0b1101;
4254 }
4255
4256 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4257 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4258 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4259 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4260 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4261 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4262
4263 //===----------------------------------------------------------------------===//
4264 //  Comparison Instructions...
4265 //
4266
4267 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4268                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4269                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4270
4271 // ARMcmpZ can re-use the above instruction definitions.
4272 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4273              (CMPri   GPR:$src, so_imm:$imm)>;
4274 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4275              (CMPrr   GPR:$src, GPR:$rhs)>;
4276 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4277              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4278 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4279              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4280
4281 // CMN register-integer
4282 let isCompare = 1, Defs = [CPSR] in {
4283 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4284                 "cmn", "\t$Rn, $imm",
4285                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4286                 Sched<[WriteCMP, ReadALU]> {
4287   bits<4> Rn;
4288   bits<12> imm;
4289   let Inst{25} = 1;
4290   let Inst{20} = 1;
4291   let Inst{19-16} = Rn;
4292   let Inst{15-12} = 0b0000;
4293   let Inst{11-0} = imm;
4294
4295   let Unpredictable{15-12} = 0b1111;
4296 }
4297
4298 // CMN register-register/shift
4299 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4300                  "cmn", "\t$Rn, $Rm",
4301                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4302                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4303   bits<4> Rn;
4304   bits<4> Rm;
4305   let isCommutable = 1;
4306   let Inst{25} = 0;
4307   let Inst{20} = 1;
4308   let Inst{19-16} = Rn;
4309   let Inst{15-12} = 0b0000;
4310   let Inst{11-4} = 0b00000000;
4311   let Inst{3-0} = Rm;
4312
4313   let Unpredictable{15-12} = 0b1111;
4314 }
4315
4316 def CMNzrsi : AI1<0b1011, (outs),
4317                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4318                   "cmn", "\t$Rn, $shift",
4319                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4320                     GPR:$Rn, so_reg_imm:$shift)]>,
4321                     Sched<[WriteCMPsi, ReadALU]> {
4322   bits<4> Rn;
4323   bits<12> shift;
4324   let Inst{25} = 0;
4325   let Inst{20} = 1;
4326   let Inst{19-16} = Rn;
4327   let Inst{15-12} = 0b0000;
4328   let Inst{11-5} = shift{11-5};
4329   let Inst{4} = 0;
4330   let Inst{3-0} = shift{3-0};
4331
4332   let Unpredictable{15-12} = 0b1111;
4333 }
4334
4335 def CMNzrsr : AI1<0b1011, (outs),
4336                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4337                   "cmn", "\t$Rn, $shift",
4338                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4339                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4340                     Sched<[WriteCMPsr, ReadALU]> {
4341   bits<4> Rn;
4342   bits<12> shift;
4343   let Inst{25} = 0;
4344   let Inst{20} = 1;
4345   let Inst{19-16} = Rn;
4346   let Inst{15-12} = 0b0000;
4347   let Inst{11-8} = shift{11-8};
4348   let Inst{7} = 0;
4349   let Inst{6-5} = shift{6-5};
4350   let Inst{4} = 1;
4351   let Inst{3-0} = shift{3-0};
4352
4353   let Unpredictable{15-12} = 0b1111;
4354 }
4355
4356 }
4357
4358 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4359              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4360
4361 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4362              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4363
4364 // Note that TST/TEQ don't set all the same flags that CMP does!
4365 defm TST  : AI1_cmp_irs<0b1000, "tst",
4366                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4367                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4368 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4369                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4370                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4371
4372 // Pseudo i64 compares for some floating point compares.
4373 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4374     Defs = [CPSR] in {
4375 def BCCi64 : PseudoInst<(outs),
4376     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4377      IIC_Br,
4378     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4379     Sched<[WriteBr]>;
4380
4381 def BCCZi64 : PseudoInst<(outs),
4382      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4383     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4384     Sched<[WriteBr]>;
4385 } // usesCustomInserter
4386
4387
4388 // Conditional moves
4389 let hasSideEffects = 0 in {
4390
4391 let isCommutable = 1, isSelect = 1 in
4392 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4393                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4394                            4, IIC_iCMOVr,
4395                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4396                                                    cmovpred:$p))]>,
4397              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4398
4399 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4400                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4401                             4, IIC_iCMOVsr,
4402                             [(set GPR:$Rd,
4403                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4404                                            cmovpred:$p))]>,
4405       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4406 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4407                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4408                            4, IIC_iCMOVsr,
4409   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4410                             cmovpred:$p))]>,
4411       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4412
4413
4414 let isMoveImm = 1 in
4415 def MOVCCi16
4416     : ARMPseudoInst<(outs GPR:$Rd),
4417                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4418                     4, IIC_iMOVi,
4419                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4420                                             cmovpred:$p))]>,
4421       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4422       Sched<[WriteALU]>;
4423
4424 let isMoveImm = 1 in
4425 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4426                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4427                            4, IIC_iCMOVi,
4428                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4429                                                    cmovpred:$p))]>,
4430       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4431
4432 // Two instruction predicate mov immediate.
4433 let isMoveImm = 1 in
4434 def MOVCCi32imm
4435     : ARMPseudoInst<(outs GPR:$Rd),
4436                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4437                     8, IIC_iCMOVix2,
4438                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4439                                             cmovpred:$p))]>,
4440       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4441
4442 let isMoveImm = 1 in
4443 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4444                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4445                            4, IIC_iCMOVi,
4446                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4447                                                    cmovpred:$p))]>,
4448                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4449
4450 } // hasSideEffects
4451
4452
4453 //===----------------------------------------------------------------------===//
4454 // Atomic operations intrinsics
4455 //
4456
4457 def MemBarrierOptOperand : AsmOperandClass {
4458   let Name = "MemBarrierOpt";
4459   let ParserMethod = "parseMemBarrierOptOperand";
4460 }
4461 def memb_opt : Operand<i32> {
4462   let PrintMethod = "printMemBOption";
4463   let ParserMatchClass = MemBarrierOptOperand;
4464   let DecoderMethod = "DecodeMemBarrierOption";
4465 }
4466
4467 def InstSyncBarrierOptOperand : AsmOperandClass {
4468   let Name = "InstSyncBarrierOpt";
4469   let ParserMethod = "parseInstSyncBarrierOptOperand";
4470 }
4471 def instsyncb_opt : Operand<i32> {
4472   let PrintMethod = "printInstSyncBOption";
4473   let ParserMatchClass = InstSyncBarrierOptOperand;
4474   let DecoderMethod = "DecodeInstSyncBarrierOption";
4475 }
4476
4477 // Memory barriers protect the atomic sequences
4478 let hasSideEffects = 1 in {
4479 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4480                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4481                 Requires<[IsARM, HasDB]> {
4482   bits<4> opt;
4483   let Inst{31-4} = 0xf57ff05;
4484   let Inst{3-0} = opt;
4485 }
4486
4487 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4488                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4489                 Requires<[IsARM, HasDB]> {
4490   bits<4> opt;
4491   let Inst{31-4} = 0xf57ff04;
4492   let Inst{3-0} = opt;
4493 }
4494
4495 // ISB has only full system option
4496 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4497                 "isb", "\t$opt", [(int_arm_isb (i32 imm0_15:$opt))]>,
4498                 Requires<[IsARM, HasDB]> {
4499   bits<4> opt;
4500   let Inst{31-4} = 0xf57ff06;
4501   let Inst{3-0} = opt;
4502 }
4503 }
4504
4505 let usesCustomInserter = 1, Defs = [CPSR] in {
4506
4507 // Pseudo instruction that combines movs + predicated rsbmi
4508 // to implement integer ABS
4509   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4510 }
4511
4512 let usesCustomInserter = 1 in {
4513     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4514       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4515       NoItinerary,
4516       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4517 }
4518
4519 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4520   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4521 }]>;
4522
4523 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4524   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4525 }]>;
4526
4527 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4528   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4529 }]>;
4530
4531 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4532                       (int_arm_strex node:$val, node:$ptr), [{
4533   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4534 }]>;
4535
4536 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4537                       (int_arm_strex node:$val, node:$ptr), [{
4538   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4539 }]>;
4540
4541 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4542                       (int_arm_strex node:$val, node:$ptr), [{
4543   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4544 }]>;
4545
4546 def ldaex_1 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4547   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4548 }]>;
4549
4550 def ldaex_2 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4551   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4552 }]>;
4553
4554 def ldaex_4 : PatFrag<(ops node:$ptr), (int_arm_ldaex node:$ptr), [{
4555   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4556 }]>;
4557
4558 def stlex_1 : PatFrag<(ops node:$val, node:$ptr),
4559                       (int_arm_stlex node:$val, node:$ptr), [{
4560   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4561 }]>;
4562
4563 def stlex_2 : PatFrag<(ops node:$val, node:$ptr),
4564                       (int_arm_stlex node:$val, node:$ptr), [{
4565   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4566 }]>;
4567
4568 def stlex_4 : PatFrag<(ops node:$val, node:$ptr),
4569                       (int_arm_stlex node:$val, node:$ptr), [{
4570   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4571 }]>;
4572
4573 let mayLoad = 1 in {
4574 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4575                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4576                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4577 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4578                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4579                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4580 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4581                      NoItinerary, "ldrex", "\t$Rt, $addr",
4582                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4583 let hasExtraDefRegAllocReq = 1 in
4584 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4585                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4586   let DecoderMethod = "DecodeDoubleRegLoad";
4587 }
4588
4589 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4590                      NoItinerary, "ldaexb", "\t$Rt, $addr",
4591                      [(set GPR:$Rt, (ldaex_1 addr_offset_none:$addr))]>;
4592 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4593                      NoItinerary, "ldaexh", "\t$Rt, $addr",
4594                     [(set GPR:$Rt, (ldaex_2 addr_offset_none:$addr))]>;
4595 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4596                      NoItinerary, "ldaex", "\t$Rt, $addr",
4597                     [(set GPR:$Rt, (ldaex_4 addr_offset_none:$addr))]>;
4598 let hasExtraDefRegAllocReq = 1 in
4599 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4600                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4601   let DecoderMethod = "DecodeDoubleRegLoad";
4602 }
4603 }
4604
4605 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4606 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4607                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4608                     [(set GPR:$Rd, (strex_1 GPR:$Rt,
4609                                             addr_offset_none:$addr))]>;
4610 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4611                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4612                     [(set GPR:$Rd, (strex_2 GPR:$Rt,
4613                                             addr_offset_none:$addr))]>;
4614 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4615                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4616                     [(set GPR:$Rd, (strex_4 GPR:$Rt,
4617                                             addr_offset_none:$addr))]>;
4618 let hasExtraSrcRegAllocReq = 1 in
4619 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4620                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4621                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4622   let DecoderMethod = "DecodeDoubleRegStore";
4623 }
4624 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4625                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4626                     [(set GPR:$Rd,
4627                           (stlex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4628 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4629                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4630                     [(set GPR:$Rd,
4631                           (stlex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4632 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4633                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4634                     [(set GPR:$Rd,
4635                           (stlex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4636 let hasExtraSrcRegAllocReq = 1 in
4637 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4638                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4639                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4640   let DecoderMethod = "DecodeDoubleRegStore";
4641 }
4642 }
4643
4644 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4645                 [(int_arm_clrex)]>,
4646             Requires<[IsARM, HasV7]>  {
4647   let Inst{31-0} = 0b11110101011111111111000000011111;
4648 }
4649
4650 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4651              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4652 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4653              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4654
4655 def : ARMPat<(stlex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4656              (STLEXB GPR:$Rt, addr_offset_none:$addr)>;
4657 def : ARMPat<(stlex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4658              (STLEXH GPR:$Rt, addr_offset_none:$addr)>;
4659
4660 class acquiring_load<PatFrag base>
4661   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4662   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4663   return isAtLeastAcquire(Ordering);
4664 }]>;
4665
4666 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4667 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4668 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4669
4670 class releasing_store<PatFrag base>
4671   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4672   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4673   return isAtLeastRelease(Ordering);
4674 }]>;
4675
4676 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4677 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4678 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4679
4680 let AddedComplexity = 8 in {
4681   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4682   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4683   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4684   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4685   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4686   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4687 }
4688
4689 // SWP/SWPB are deprecated in V6/V7.
4690 let mayLoad = 1, mayStore = 1 in {
4691 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4692                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4693                 Requires<[PreV8]>;
4694 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4695                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4696                 Requires<[PreV8]>;
4697 }
4698
4699 //===----------------------------------------------------------------------===//
4700 // Coprocessor Instructions.
4701 //
4702
4703 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4704             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4705             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4706             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4707                           imm:$CRm, imm:$opc2)]>,
4708             Requires<[PreV8]> {
4709   bits<4> opc1;
4710   bits<4> CRn;
4711   bits<4> CRd;
4712   bits<4> cop;
4713   bits<3> opc2;
4714   bits<4> CRm;
4715
4716   let Inst{3-0}   = CRm;
4717   let Inst{4}     = 0;
4718   let Inst{7-5}   = opc2;
4719   let Inst{11-8}  = cop;
4720   let Inst{15-12} = CRd;
4721   let Inst{19-16} = CRn;
4722   let Inst{23-20} = opc1;
4723 }
4724
4725 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4726                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4727                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4728                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4729                               imm:$CRm, imm:$opc2)]>,
4730                Requires<[PreV8]> {
4731   let Inst{31-28} = 0b1111;
4732   bits<4> opc1;
4733   bits<4> CRn;
4734   bits<4> CRd;
4735   bits<4> cop;
4736   bits<3> opc2;
4737   bits<4> CRm;
4738
4739   let Inst{3-0}   = CRm;
4740   let Inst{4}     = 0;
4741   let Inst{7-5}   = opc2;
4742   let Inst{11-8}  = cop;
4743   let Inst{15-12} = CRd;
4744   let Inst{19-16} = CRn;
4745   let Inst{23-20} = opc1;
4746 }
4747
4748 class ACI<dag oops, dag iops, string opc, string asm,
4749           IndexMode im = IndexModeNone>
4750   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4751       opc, asm, "", []> {
4752   let Inst{27-25} = 0b110;
4753 }
4754 class ACInoP<dag oops, dag iops, string opc, string asm,
4755           IndexMode im = IndexModeNone>
4756   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4757          opc, asm, "", []> {
4758   let Inst{31-28} = 0b1111;
4759   let Inst{27-25} = 0b110;
4760 }
4761 multiclass LdStCop<bit load, bit Dbit, string asm> {
4762   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4763                     asm, "\t$cop, $CRd, $addr"> {
4764     bits<13> addr;
4765     bits<4> cop;
4766     bits<4> CRd;
4767     let Inst{24} = 1; // P = 1
4768     let Inst{23} = addr{8};
4769     let Inst{22} = Dbit;
4770     let Inst{21} = 0; // W = 0
4771     let Inst{20} = load;
4772     let Inst{19-16} = addr{12-9};
4773     let Inst{15-12} = CRd;
4774     let Inst{11-8} = cop;
4775     let Inst{7-0} = addr{7-0};
4776     let DecoderMethod = "DecodeCopMemInstruction";
4777   }
4778   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4779                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4780     bits<13> addr;
4781     bits<4> cop;
4782     bits<4> CRd;
4783     let Inst{24} = 1; // P = 1
4784     let Inst{23} = addr{8};
4785     let Inst{22} = Dbit;
4786     let Inst{21} = 1; // W = 1
4787     let Inst{20} = load;
4788     let Inst{19-16} = addr{12-9};
4789     let Inst{15-12} = CRd;
4790     let Inst{11-8} = cop;
4791     let Inst{7-0} = addr{7-0};
4792     let DecoderMethod = "DecodeCopMemInstruction";
4793   }
4794   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4795                               postidx_imm8s4:$offset),
4796                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4797     bits<9> offset;
4798     bits<4> addr;
4799     bits<4> cop;
4800     bits<4> CRd;
4801     let Inst{24} = 0; // P = 0
4802     let Inst{23} = offset{8};
4803     let Inst{22} = Dbit;
4804     let Inst{21} = 1; // W = 1
4805     let Inst{20} = load;
4806     let Inst{19-16} = addr;
4807     let Inst{15-12} = CRd;
4808     let Inst{11-8} = cop;
4809     let Inst{7-0} = offset{7-0};
4810     let DecoderMethod = "DecodeCopMemInstruction";
4811   }
4812   def _OPTION : ACI<(outs),
4813                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4814                          coproc_option_imm:$option),
4815       asm, "\t$cop, $CRd, $addr, $option"> {
4816     bits<8> option;
4817     bits<4> addr;
4818     bits<4> cop;
4819     bits<4> CRd;
4820     let Inst{24} = 0; // P = 0
4821     let Inst{23} = 1; // U = 1
4822     let Inst{22} = Dbit;
4823     let Inst{21} = 0; // W = 0
4824     let Inst{20} = load;
4825     let Inst{19-16} = addr;
4826     let Inst{15-12} = CRd;
4827     let Inst{11-8} = cop;
4828     let Inst{7-0} = option;
4829     let DecoderMethod = "DecodeCopMemInstruction";
4830   }
4831 }
4832 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4833   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4834                        asm, "\t$cop, $CRd, $addr"> {
4835     bits<13> addr;
4836     bits<4> cop;
4837     bits<4> CRd;
4838     let Inst{24} = 1; // P = 1
4839     let Inst{23} = addr{8};
4840     let Inst{22} = Dbit;
4841     let Inst{21} = 0; // W = 0
4842     let Inst{20} = load;
4843     let Inst{19-16} = addr{12-9};
4844     let Inst{15-12} = CRd;
4845     let Inst{11-8} = cop;
4846     let Inst{7-0} = addr{7-0};
4847     let DecoderMethod = "DecodeCopMemInstruction";
4848   }
4849   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4850                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4851     bits<13> addr;
4852     bits<4> cop;
4853     bits<4> CRd;
4854     let Inst{24} = 1; // P = 1
4855     let Inst{23} = addr{8};
4856     let Inst{22} = Dbit;
4857     let Inst{21} = 1; // W = 1
4858     let Inst{20} = load;
4859     let Inst{19-16} = addr{12-9};
4860     let Inst{15-12} = CRd;
4861     let Inst{11-8} = cop;
4862     let Inst{7-0} = addr{7-0};
4863     let DecoderMethod = "DecodeCopMemInstruction";
4864   }
4865   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4866                                  postidx_imm8s4:$offset),
4867                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4868     bits<9> offset;
4869     bits<4> addr;
4870     bits<4> cop;
4871     bits<4> CRd;
4872     let Inst{24} = 0; // P = 0
4873     let Inst{23} = offset{8};
4874     let Inst{22} = Dbit;
4875     let Inst{21} = 1; // W = 1
4876     let Inst{20} = load;
4877     let Inst{19-16} = addr;
4878     let Inst{15-12} = CRd;
4879     let Inst{11-8} = cop;
4880     let Inst{7-0} = offset{7-0};
4881     let DecoderMethod = "DecodeCopMemInstruction";
4882   }
4883   def _OPTION : ACInoP<(outs),
4884                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4885                             coproc_option_imm:$option),
4886       asm, "\t$cop, $CRd, $addr, $option"> {
4887     bits<8> option;
4888     bits<4> addr;
4889     bits<4> cop;
4890     bits<4> CRd;
4891     let Inst{24} = 0; // P = 0
4892     let Inst{23} = 1; // U = 1
4893     let Inst{22} = Dbit;
4894     let Inst{21} = 0; // W = 0
4895     let Inst{20} = load;
4896     let Inst{19-16} = addr;
4897     let Inst{15-12} = CRd;
4898     let Inst{11-8} = cop;
4899     let Inst{7-0} = option;
4900     let DecoderMethod = "DecodeCopMemInstruction";
4901   }
4902 }
4903
4904 defm LDC   : LdStCop <1, 0, "ldc">;
4905 defm LDCL  : LdStCop <1, 1, "ldcl">;
4906 defm STC   : LdStCop <0, 0, "stc">;
4907 defm STCL  : LdStCop <0, 1, "stcl">;
4908 defm LDC2  : LdSt2Cop<1, 0, "ldc2">, Requires<[PreV8]>;
4909 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">, Requires<[PreV8]>;
4910 defm STC2  : LdSt2Cop<0, 0, "stc2">, Requires<[PreV8]>;
4911 defm STC2L : LdSt2Cop<0, 1, "stc2l">, Requires<[PreV8]>;
4912
4913 //===----------------------------------------------------------------------===//
4914 // Move between coprocessor and ARM core register.
4915 //
4916
4917 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4918                 list<dag> pattern>
4919   : ABI<0b1110, oops, iops, NoItinerary, opc,
4920         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4921   let Inst{20} = direction;
4922   let Inst{4} = 1;
4923
4924   bits<4> Rt;
4925   bits<4> cop;
4926   bits<3> opc1;
4927   bits<3> opc2;
4928   bits<4> CRm;
4929   bits<4> CRn;
4930
4931   let Inst{15-12} = Rt;
4932   let Inst{11-8}  = cop;
4933   let Inst{23-21} = opc1;
4934   let Inst{7-5}   = opc2;
4935   let Inst{3-0}   = CRm;
4936   let Inst{19-16} = CRn;
4937 }
4938
4939 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4940                     (outs),
4941                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4942                          c_imm:$CRm, imm0_7:$opc2),
4943                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4944                                   imm:$CRm, imm:$opc2)]>,
4945                     ComplexDeprecationPredicate<"MCR">;
4946 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4947                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4948                         c_imm:$CRm, 0, pred:$p)>;
4949 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4950                     (outs GPRwithAPSR:$Rt),
4951                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4952                          imm0_7:$opc2), []>;
4953 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4954                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4955                         c_imm:$CRm, 0, pred:$p)>;
4956
4957 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4958              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4959
4960 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4961                  list<dag> pattern>
4962   : ABXI<0b1110, oops, iops, NoItinerary,
4963          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4964   let Inst{31-24} = 0b11111110;
4965   let Inst{20} = direction;
4966   let Inst{4} = 1;
4967
4968   bits<4> Rt;
4969   bits<4> cop;
4970   bits<3> opc1;
4971   bits<3> opc2;
4972   bits<4> CRm;
4973   bits<4> CRn;
4974
4975   let Inst{15-12} = Rt;
4976   let Inst{11-8}  = cop;
4977   let Inst{23-21} = opc1;
4978   let Inst{7-5}   = opc2;
4979   let Inst{3-0}   = CRm;
4980   let Inst{19-16} = CRn;
4981 }
4982
4983 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4984                       (outs),
4985                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4986                            c_imm:$CRm, imm0_7:$opc2),
4987                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4988                                      imm:$CRm, imm:$opc2)]>,
4989                       Requires<[PreV8]>;
4990 def : ARMInstAlias<"mcr2 $cop, $opc1, $Rt, $CRn, $CRm",
4991                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4992                          c_imm:$CRm, 0)>;
4993 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4994                       (outs GPRwithAPSR:$Rt),
4995                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4996                            imm0_7:$opc2), []>,
4997                       Requires<[PreV8]>;
4998 def : ARMInstAlias<"mrc2 $cop, $opc1, $Rt, $CRn, $CRm",
4999                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
5000                          c_imm:$CRm, 0)>;
5001
5002 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
5003                               imm:$CRm, imm:$opc2),
5004                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
5005
5006 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
5007   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5008         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
5009         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
5010   let Inst{23-21} = 0b010;
5011   let Inst{20} = direction;
5012
5013   bits<4> Rt;
5014   bits<4> Rt2;
5015   bits<4> cop;
5016   bits<4> opc1;
5017   bits<4> CRm;
5018
5019   let Inst{15-12} = Rt;
5020   let Inst{19-16} = Rt2;
5021   let Inst{11-8}  = cop;
5022   let Inst{7-4}   = opc1;
5023   let Inst{3-0}   = CRm;
5024 }
5025
5026 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
5027                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
5028                                      GPRnopc:$Rt2, imm:$CRm)]>;
5029 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
5030
5031 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
5032   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
5033          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
5034          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern>,
5035     Requires<[PreV8]> {
5036   let Inst{31-28} = 0b1111;
5037   let Inst{23-21} = 0b010;
5038   let Inst{20} = direction;
5039
5040   bits<4> Rt;
5041   bits<4> Rt2;
5042   bits<4> cop;
5043   bits<4> opc1;
5044   bits<4> CRm;
5045
5046   let Inst{15-12} = Rt;
5047   let Inst{19-16} = Rt2;
5048   let Inst{11-8}  = cop;
5049   let Inst{7-4}   = opc1;
5050   let Inst{3-0}   = CRm;
5051
5052   let DecoderMethod = "DecodeMRRC2";
5053 }
5054
5055 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5056                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5057                                         GPRnopc:$Rt2, imm:$CRm)]>;
5058 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5059
5060 //===----------------------------------------------------------------------===//
5061 // Move between special register and ARM core register
5062 //
5063
5064 // Move to ARM core register from Special Register
5065 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5066               "mrs", "\t$Rd, apsr", []> {
5067   bits<4> Rd;
5068   let Inst{23-16} = 0b00001111;
5069   let Unpredictable{19-17} = 0b111;
5070
5071   let Inst{15-12} = Rd;
5072
5073   let Inst{11-0} = 0b000000000000;
5074   let Unpredictable{11-0} = 0b110100001111;
5075 }
5076
5077 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5078          Requires<[IsARM]>;
5079
5080 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5081 // section B9.3.9, with the R bit set to 1.
5082 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5083                  "mrs", "\t$Rd, spsr", []> {
5084   bits<4> Rd;
5085   let Inst{23-16} = 0b01001111;
5086   let Unpredictable{19-16} = 0b1111;
5087
5088   let Inst{15-12} = Rd;
5089
5090   let Inst{11-0} = 0b000000000000;
5091   let Unpredictable{11-0} = 0b110100001111;
5092 }
5093
5094 // However, the MRS (banked register) system instruction (ARMv7VE) *does* have a
5095 // separate encoding (distinguished by bit 5.
5096 def MRSbanked : ABI<0b0001, (outs GPRnopc:$Rd), (ins banked_reg:$banked),
5097                     NoItinerary, "mrs", "\t$Rd, $banked", []>,
5098                 Requires<[IsARM, HasVirtualization]> {
5099   bits<6> banked;
5100   bits<4> Rd;
5101
5102   let Inst{23} = 0;
5103   let Inst{22} = banked{5}; // R bit
5104   let Inst{21-20} = 0b00;
5105   let Inst{19-16} = banked{3-0};
5106   let Inst{15-12} = Rd;
5107   let Inst{11-9} = 0b001;
5108   let Inst{8} = banked{4};
5109   let Inst{7-0} = 0b00000000;
5110 }
5111
5112 // Move from ARM core register to Special Register
5113 //
5114 // No need to have both system and application versions of MSR (immediate) or
5115 // MSR (register), the encodings are the same and the assembly parser has no way
5116 // to distinguish between them. The mask operand contains the special register
5117 // (R Bit) in bit 4 and bits 3-0 contains the mask with the fields to be
5118 // accessed in the special register.
5119 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5120               "msr", "\t$mask, $Rn", []> {
5121   bits<5> mask;
5122   bits<4> Rn;
5123
5124   let Inst{23} = 0;
5125   let Inst{22} = mask{4}; // R bit
5126   let Inst{21-20} = 0b10;
5127   let Inst{19-16} = mask{3-0};
5128   let Inst{15-12} = 0b1111;
5129   let Inst{11-4} = 0b00000000;
5130   let Inst{3-0} = Rn;
5131 }
5132
5133 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5134                "msr", "\t$mask, $a", []> {
5135   bits<5> mask;
5136   bits<12> a;
5137
5138   let Inst{23} = 0;
5139   let Inst{22} = mask{4}; // R bit
5140   let Inst{21-20} = 0b10;
5141   let Inst{19-16} = mask{3-0};
5142   let Inst{15-12} = 0b1111;
5143   let Inst{11-0} = a;
5144 }
5145
5146 // However, the MSR (banked register) system instruction (ARMv7VE) *does* have a
5147 // separate encoding (distinguished by bit 5.
5148 def MSRbanked : ABI<0b0001, (outs), (ins banked_reg:$banked, GPRnopc:$Rn),
5149                     NoItinerary, "msr", "\t$banked, $Rn", []>,
5150                 Requires<[IsARM, HasVirtualization]> {
5151   bits<6> banked;
5152   bits<4> Rn;
5153
5154   let Inst{23} = 0;
5155   let Inst{22} = banked{5}; // R bit
5156   let Inst{21-20} = 0b10;
5157   let Inst{19-16} = banked{3-0};
5158   let Inst{15-12} = 0b1111;
5159   let Inst{11-9} = 0b001;
5160   let Inst{8} = banked{4};
5161   let Inst{7-4} = 0b0000;
5162   let Inst{3-0} = Rn;
5163 }
5164
5165 // Dynamic stack allocation yields a _chkstk for Windows targets.  These calls
5166 // are needed to probe the stack when allocating more than
5167 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
5168 // ensure that the guard pages used by the OS virtual memory manager are
5169 // allocated in correct sequence.
5170 // The main point of having separate instruction are extra unmodelled effects
5171 // (compared to ordinary calls) like stack pointer change.
5172
5173 def win__chkstk : SDNode<"ARMISD::WIN__CHKSTK", SDTNone,
5174                       [SDNPHasChain, SDNPSideEffect]>;
5175 let usesCustomInserter = 1, Uses = [R4], Defs = [R4, SP] in
5176   def WIN__CHKSTK : PseudoInst<(outs), (ins), NoItinerary, [(win__chkstk)]>;
5177
5178 //===----------------------------------------------------------------------===//
5179 // TLS Instructions
5180 //
5181
5182 // __aeabi_read_tp preserves the registers r1-r3.
5183 // This is a pseudo inst so that we can get the encoding right,
5184 // complete with fixup for the aeabi_read_tp function.
5185 // TPsoft is valid for ARM mode only, in case of Thumb mode a tTPsoft pattern
5186 // is defined in "ARMInstrThumb.td".
5187 let isCall = 1,
5188   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5189   def TPsoft : ARMPseudoInst<(outs), (ins), 4, IIC_Br,
5190                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5191 }
5192
5193 //===----------------------------------------------------------------------===//
5194 // SJLJ Exception handling intrinsics
5195 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5196 //   address and save #0 in R0 for the non-longjmp case.
5197 //   Since by its nature we may be coming from some other function to get
5198 //   here, and we're using the stack frame for the containing function to
5199 //   save/restore registers, we can't keep anything live in regs across
5200 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5201 //   when we get here from a longjmp(). We force everything out of registers
5202 //   except for our own input by listing the relevant registers in Defs. By
5203 //   doing so, we also cause the prologue/epilogue code to actively preserve
5204 //   all of the callee-saved resgisters, which is exactly what we want.
5205 //   A constant value is passed in $val, and we use the location as a scratch.
5206 //
5207 // These are pseudo-instructions and are lowered to individual MC-insts, so
5208 // no encoding information is necessary.
5209 let Defs =
5210   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5211     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5212   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5213   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5214                                NoItinerary,
5215                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5216                            Requires<[IsARM, HasVFP2]>;
5217 }
5218
5219 let Defs =
5220   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5221   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5222   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5223                                    NoItinerary,
5224                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5225                                 Requires<[IsARM, NoVFP]>;
5226 }
5227
5228 // FIXME: Non-IOS version(s)
5229 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5230     Defs = [ R7, LR, SP ] in {
5231 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5232                              NoItinerary,
5233                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5234                                 Requires<[IsARM, IsIOS]>;
5235 }
5236
5237 // eh.sjlj.dispatchsetup pseudo-instruction.
5238 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5239 // the pseudo is expanded (which happens before any passes that need the
5240 // instruction size).
5241 let isBarrier = 1 in
5242 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5243
5244
5245 //===----------------------------------------------------------------------===//
5246 // Non-Instruction Patterns
5247 //
5248
5249 // ARMv4 indirect branch using (MOVr PC, dst)
5250 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5251   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5252                     4, IIC_Br, [(brind GPR:$dst)],
5253                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5254                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5255
5256 // Large immediate handling.
5257
5258 // 32-bit immediate using two piece so_imms or movw + movt.
5259 // This is a single pseudo instruction, the benefit is that it can be remat'd
5260 // as a single unit instead of having to handle reg inputs.
5261 // FIXME: Remove this when we can do generalized remat.
5262 let isReMaterializable = 1, isMoveImm = 1 in
5263 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5264                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5265                            Requires<[IsARM]>;
5266
5267 def LDRLIT_ga_abs : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iLoad_i,
5268                                [(set GPR:$dst, (ARMWrapper tglobaladdr:$src))]>,
5269                     Requires<[IsARM, DontUseMovt]>;
5270
5271 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5272 // It also makes it possible to rematerialize the instructions.
5273 // FIXME: Remove this when we can do generalized remat and when machine licm
5274 // can properly the instructions.
5275 let isReMaterializable = 1 in {
5276 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5277                               IIC_iMOVix2addpc,
5278                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5279                         Requires<[IsARM, UseMovt]>;
5280
5281 def LDRLIT_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5282                                  IIC_iLoadiALU,
5283                                  [(set GPR:$dst,
5284                                        (ARMWrapperPIC tglobaladdr:$addr))]>,
5285                       Requires<[IsARM, DontUseMovt]>;
5286
5287 def LDRLIT_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5288                               NoItinerary,
5289                               [(set GPR:$dst,
5290                                     (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5291                           Requires<[IsARM, DontUseMovt]>;
5292
5293 let AddedComplexity = 10 in
5294 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5295                                 IIC_iMOVix2ld,
5296                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5297                     Requires<[IsARM, UseMovt]>;
5298 } // isReMaterializable
5299
5300 // ConstantPool, GlobalAddress, and JumpTable
5301 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5302 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5303             Requires<[IsARM, UseMovt]>;
5304 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5305              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5306
5307 // TODO: add,sub,and, 3-instr forms?
5308
5309 // Tail calls. These patterns also apply to Thumb mode.
5310 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5311 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5312 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5313
5314 // Direct calls
5315 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5316 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5317              (BMOVPCB_CALL texternalsym:$func)>;
5318
5319 // zextload i1 -> zextload i8
5320 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5321 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5322
5323 // extload -> zextload
5324 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5325 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5326 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5327 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5328
5329 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5330
5331 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5332 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5333
5334 // smul* and smla*
5335 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5336                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5337                  (SMULBB GPR:$a, GPR:$b)>;
5338 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5339                  (SMULBB GPR:$a, GPR:$b)>;
5340 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5341                       (sra GPR:$b, (i32 16))),
5342                  (SMULBT GPR:$a, GPR:$b)>;
5343 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5344                  (SMULBT GPR:$a, GPR:$b)>;
5345 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5346                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5347                  (SMULTB GPR:$a, GPR:$b)>;
5348 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5349                 (SMULTB GPR:$a, GPR:$b)>;
5350
5351 def : ARMV5MOPat<(add GPR:$acc,
5352                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5353                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5354                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5355 def : ARMV5MOPat<(add GPR:$acc,
5356                       (mul sext_16_node:$a, sext_16_node:$b)),
5357                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5358 def : ARMV5MOPat<(add GPR:$acc,
5359                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5360                            (sra GPR:$b, (i32 16)))),
5361                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5362 def : ARMV5MOPat<(add GPR:$acc,
5363                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5364                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5365 def : ARMV5MOPat<(add GPR:$acc,
5366                       (mul (sra GPR:$a, (i32 16)),
5367                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5368                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5369 def : ARMV5MOPat<(add GPR:$acc,
5370                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5371                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5372
5373
5374 // Pre-v7 uses MCR for synchronization barriers.
5375 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5376          Requires<[IsARM, HasV6]>;
5377
5378 // SXT/UXT with no rotate
5379 let AddedComplexity = 16 in {
5380 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5381 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5382 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5383 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5384                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5385 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5386                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5387 }
5388
5389 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5390 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5391
5392 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5393                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5394 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5395                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5396
5397 // Atomic load/store patterns
5398 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5399              (LDRBrs ldst_so_reg:$src)>;
5400 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5401              (LDRBi12 addrmode_imm12:$src)>;
5402 def : ARMPat<(atomic_load_16 addrmode3:$src),
5403              (LDRH addrmode3:$src)>;
5404 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5405              (LDRrs ldst_so_reg:$src)>;
5406 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5407              (LDRi12 addrmode_imm12:$src)>;
5408 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5409              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5410 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5411              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5412 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5413              (STRH GPR:$val, addrmode3:$ptr)>;
5414 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5415              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5416 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5417              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5418
5419
5420 //===----------------------------------------------------------------------===//
5421 // Thumb Support
5422 //
5423
5424 include "ARMInstrThumb.td"
5425
5426 //===----------------------------------------------------------------------===//
5427 // Thumb2 Support
5428 //
5429
5430 include "ARMInstrThumb2.td"
5431
5432 //===----------------------------------------------------------------------===//
5433 // Floating Point Support
5434 //
5435
5436 include "ARMInstrVFP.td"
5437
5438 //===----------------------------------------------------------------------===//
5439 // Advanced SIMD (NEON) Support
5440 //
5441
5442 include "ARMInstrNEON.td"
5443
5444 //===----------------------------------------------------------------------===//
5445 // Assembler aliases
5446 //
5447
5448 // Memory barriers
5449 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5450 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5451 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5452
5453 // System instructions
5454 def : MnemonicAlias<"swi", "svc">;
5455
5456 // Load / Store Multiple
5457 def : MnemonicAlias<"ldmfd", "ldm">;
5458 def : MnemonicAlias<"ldmia", "ldm">;
5459 def : MnemonicAlias<"ldmea", "ldmdb">;
5460 def : MnemonicAlias<"stmfd", "stmdb">;
5461 def : MnemonicAlias<"stmia", "stm">;
5462 def : MnemonicAlias<"stmea", "stm">;
5463
5464 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5465 // shift amount is zero (i.e., unspecified).
5466 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5467                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5468         Requires<[IsARM, HasV6]>;
5469 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5470                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5471         Requires<[IsARM, HasV6]>;
5472
5473 // PUSH/POP aliases for STM/LDM
5474 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5475 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5476
5477 // SSAT/USAT optional shift operand.
5478 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5479                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5480 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5481                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5482
5483
5484 // Extend instruction optional rotate operand.
5485 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5486                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5487 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5488                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5489 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5490                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5491 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5492                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5493 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5494                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5495 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5496                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5497
5498 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5499                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5500 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5501                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5502 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5503                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5504 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5505                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5506 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5507                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5508 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5509                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5510
5511
5512 // RFE aliases
5513 def : MnemonicAlias<"rfefa", "rfeda">;
5514 def : MnemonicAlias<"rfeea", "rfedb">;
5515 def : MnemonicAlias<"rfefd", "rfeia">;
5516 def : MnemonicAlias<"rfeed", "rfeib">;
5517 def : MnemonicAlias<"rfe", "rfeia">;
5518
5519 // SRS aliases
5520 def : MnemonicAlias<"srsfa", "srsib">;
5521 def : MnemonicAlias<"srsea", "srsia">;
5522 def : MnemonicAlias<"srsfd", "srsdb">;
5523 def : MnemonicAlias<"srsed", "srsda">;
5524 def : MnemonicAlias<"srs", "srsia">;
5525
5526 // QSAX == QSUBADDX
5527 def : MnemonicAlias<"qsubaddx", "qsax">;
5528 // SASX == SADDSUBX
5529 def : MnemonicAlias<"saddsubx", "sasx">;
5530 // SHASX == SHADDSUBX
5531 def : MnemonicAlias<"shaddsubx", "shasx">;
5532 // SHSAX == SHSUBADDX
5533 def : MnemonicAlias<"shsubaddx", "shsax">;
5534 // SSAX == SSUBADDX
5535 def : MnemonicAlias<"ssubaddx", "ssax">;
5536 // UASX == UADDSUBX
5537 def : MnemonicAlias<"uaddsubx", "uasx">;
5538 // UHASX == UHADDSUBX
5539 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5540 // UHSAX == UHSUBADDX
5541 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5542 // UQASX == UQADDSUBX
5543 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5544 // UQSAX == UQSUBADDX
5545 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5546 // USAX == USUBADDX
5547 def : MnemonicAlias<"usubaddx", "usax">;
5548
5549 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5550 // for isel.
5551 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5552                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5553 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5554                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5555 // Same for AND <--> BIC
5556 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5557                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5558                           pred:$p, cc_out:$s)>;
5559 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5560                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5561                           pred:$p, cc_out:$s)>;
5562 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5563                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5564                           pred:$p, cc_out:$s)>;
5565 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5566                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5567                           pred:$p, cc_out:$s)>;
5568
5569 // Likewise, "add Rd, so_imm_neg" -> sub
5570 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5571                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5572 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5573                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5574 // Same for CMP <--> CMN via so_imm_neg
5575 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5576                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5577 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5578                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5579
5580 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5581 // LSR, ROR, and RRX instructions.
5582 // FIXME: We need C++ parser hooks to map the alias to the MOV
5583 //        encoding. It seems we should be able to do that sort of thing
5584 //        in tblgen, but it could get ugly.
5585 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5586 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5587                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5588                              cc_out:$s)>;
5589 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5590                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5591                              cc_out:$s)>;
5592 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5593                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5594                              cc_out:$s)>;
5595 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5596                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5597                              cc_out:$s)>;
5598 }
5599 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5600                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5601 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5602 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5603                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5604                              cc_out:$s)>;
5605 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5606                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5607                              cc_out:$s)>;
5608 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5609                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5610                              cc_out:$s)>;
5611 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5612                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5613                              cc_out:$s)>;
5614 }
5615
5616 // "neg" is and alias for "rsb rd, rn, #0"
5617 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5618                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5619
5620 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5621 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5622          Requires<[IsARM, NoV6]>;
5623
5624 // MUL/UMLAL/SMLAL/UMULL/SMULL are available on all arches, but
5625 // the instruction definitions need difference constraints pre-v6.
5626 // Use these aliases for the assembly parsing on pre-v6.
5627 def : InstAlias<"mul${s}${p} $Rd, $Rn, $Rm",
5628             (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
5629          Requires<[IsARM, NoV6]>;
5630 def : InstAlias<"mla${s}${p} $Rd, $Rn, $Rm, $Ra",
5631             (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra,
5632              pred:$p, cc_out:$s)>,
5633          Requires<[IsARM, NoV6]>;
5634 def : InstAlias<"smlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5635             (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5636          Requires<[IsARM, NoV6]>;
5637 def : InstAlias<"umlal${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5638             (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5639          Requires<[IsARM, NoV6]>;
5640 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5641             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5642          Requires<[IsARM, NoV6]>;
5643 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5644             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5645          Requires<[IsARM, NoV6]>;
5646
5647 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5648 // is discarded.
5649 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>,
5650          ComplexDeprecationPredicate<"IT">;
5651
5652 let mayLoad = 1, mayStore =1, hasSideEffects = 1 in
5653 def SPACE : PseudoInst<(outs GPR:$Rd), (ins i32imm:$size, GPR:$Rn),
5654                        NoItinerary,
5655                        [(set GPR:$Rd, (int_arm_space imm:$size, GPR:$Rn))]>;