lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 198                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 199 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 200                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 201 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 202 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 203                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 204 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 205                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 206 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 207                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 208 def HasV8FP          : Predicate<"Subtarget->hasV8FP()">,
 209                                  AssemblerPredicate<"FeatureV8FP", "V8FP">;
 210 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 211                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 212 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 213                                  AssemblerPredicate<"FeatureFP16","half-float">;
 214 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 215                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 216 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 217                                  AssemblerPredicate<"FeatureHWDivARM">;
 218 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 219                                  AssemblerPredicate<"FeatureT2XtPk",
 220                                                      "pack/extract">;
 221 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 222                                  AssemblerPredicate<"FeatureDSPThumb2",
 223                                                     "thumb2-dsp">;
 224 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 225                                  AssemblerPredicate<"FeatureDB",
 226                                                     "data-barriers">;
 227 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 228                                  AssemblerPredicate<"FeatureMP",
 229                                                     "mp-extensions">;
 230 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 231                                  AssemblerPredicate<"FeatureTrustZone",
 232                                                     "TrustZone">;
 233 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 234 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 235 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 236                                  AssemblerPredicate<"ModeThumb", "thumb">;
 237 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 238 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 239                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 240                                                     "thumb2">;
 241 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 242                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 243 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 244                                  AssemblerPredicate<"!FeatureMClass",
 245                                                     "armv7a/r">;
 246 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 247                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 248 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 249 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 250 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 251 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 252                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 253 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 254
 255 // FIXME: Eventually this will be just "hasV6T2Ops".
 256 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 257 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 258 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 259 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 260
 261 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 262 // But only select them if more precision in FP computation is allowed.
 263 // Do not use them for Darwin platforms.
 264 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 265                                  " FPOpFusion::Fast) && "
 266                                  "!Subtarget->isTargetDarwin()">;
 267 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 268                                  " FPOpFusion::Fast &&"
 269                                  " Subtarget->hasVFP4()) || "
 270                                  "Subtarget->isTargetDarwin()">;
 271
 272 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 273 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 274 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 275
 276 // VDUP.32 is microcoded on Swift - prefer VMOV.
 277 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 278 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 279
 280 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 281 // this allows more effective execution domain optimization. See
 282 // setExecutionDomain().
 283 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 284 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 285
 286 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 287 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 288
 289 //===----------------------------------------------------------------------===//
 290 // ARM Flag Definitions.
 291
 292 class RegConstraint<string C> {
 293   string Constraints = C;
 294 }
 295
 296 //===----------------------------------------------------------------------===//
 297 //  ARM specific transformation functions and pattern fragments.
 298 //
 299
 300 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 301 def imm_neg_XFORM : SDNodeXForm<imm, [{
 302   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 303 }]>;
 304
 305 // imm_not_XFORM - Return the complement of a i32 immediate value.
 306 def imm_not_XFORM : SDNodeXForm<imm, [{
 307   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 308 }]>;
 309
 310 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 311 def imm16_31 : ImmLeaf<i32, [{
 312   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 313 }]>;
 314
 315 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 316 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 317     unsigned Value = -(unsigned)N->getZExtValue();
 318     return Value && ARM_AM::getSOImmVal(Value) != -1;
 319   }], imm_neg_XFORM> {
 320   let ParserMatchClass = so_imm_neg_asmoperand;
 321 }
 322
 323 // Note: this pattern doesn't require an encoder method and such, as it's
 324 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 325 // is handled by the destination instructions, which use so_imm.
 326 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 327 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 328     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 329   }], imm_not_XFORM> {
 330   let ParserMatchClass = so_imm_not_asmoperand;
 331 }
 332
 333 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 334 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 335   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 336 }]>;
 337
 338 /// Split a 32-bit immediate into two 16 bit parts.
 339 def hi16 : SDNodeXForm<imm, [{
 340   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 341 }]>;
 342
 343 def lo16AllZero : PatLeaf<(i32 imm), [{
 344   // Returns true if all low 16-bits are 0.
 345   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 346 }], hi16>;
 347
 348 class BinOpWithFlagFrag<dag res> :
 349       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 350 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 351 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 352
 353 // An 'and' node with a single use.
 354 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 355   return N->hasOneUse();
 356 }]>;
 357
 358 // An 'xor' node with a single use.
 359 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 360   return N->hasOneUse();
 361 }]>;
 362
 363 // An 'fmul' node with a single use.
 364 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 365   return N->hasOneUse();
 366 }]>;
 367
 368 // An 'fadd' node which checks for single non-hazardous use.
 369 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 370   return hasNoVMLxHazardUse(N);
 371 }]>;
 372
 373 // An 'fsub' node which checks for single non-hazardous use.
 374 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 375   return hasNoVMLxHazardUse(N);
 376 }]>;
 377
 378 //===----------------------------------------------------------------------===//
 379 // Operand Definitions.
 380 //
 381
 382 // Immediate operands with a shared generic asm render method.
 383 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 384
 385 // Branch target.
 386 // FIXME: rename brtarget to t2_brtarget
 387 def brtarget : Operand<OtherVT> {
 388   let EncoderMethod = "getBranchTargetOpValue";
 389   let OperandType = "OPERAND_PCREL";
 390   let DecoderMethod = "DecodeT2BROperand";
 391 }
 392
 393 // FIXME: get rid of this one?
 394 def uncondbrtarget : Operand<OtherVT> {
 395   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 396   let OperandType = "OPERAND_PCREL";
 397 }
 398
 399 // Branch target for ARM. Handles conditional/unconditional
 400 def br_target : Operand<OtherVT> {
 401   let EncoderMethod = "getARMBranchTargetOpValue";
 402   let OperandType = "OPERAND_PCREL";
 403 }
 404
 405 // Call target.
 406 // FIXME: rename bltarget to t2_bl_target?
 407 def bltarget : Operand<i32> {
 408   // Encoded the same as branch targets.
 409   let EncoderMethod = "getBranchTargetOpValue";
 410   let OperandType = "OPERAND_PCREL";
 411 }
 412
 413 // Call target for ARM. Handles conditional/unconditional
 414 // FIXME: rename bl_target to t2_bltarget?
 415 def bl_target : Operand<i32> {
 416   let EncoderMethod = "getARMBLTargetOpValue";
 417   let OperandType = "OPERAND_PCREL";
 418 }
 419
 420 def blx_target : Operand<i32> {
 421   let EncoderMethod = "getARMBLXTargetOpValue";
 422   let OperandType = "OPERAND_PCREL";
 423 }
 424
 425 // A list of registers separated by comma. Used by load/store multiple.
 426 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 427 def reglist : Operand<i32> {
 428   let EncoderMethod = "getRegisterListOpValue";
 429   let ParserMatchClass = RegListAsmOperand;
 430   let PrintMethod = "printRegisterList";
 431   let DecoderMethod = "DecodeRegListOperand";
 432 }
 433
 434 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 435
 436 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 437 def dpr_reglist : Operand<i32> {
 438   let EncoderMethod = "getRegisterListOpValue";
 439   let ParserMatchClass = DPRRegListAsmOperand;
 440   let PrintMethod = "printRegisterList";
 441   let DecoderMethod = "DecodeDPRRegListOperand";
 442 }
 443
 444 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 445 def spr_reglist : Operand<i32> {
 446   let EncoderMethod = "getRegisterListOpValue";
 447   let ParserMatchClass = SPRRegListAsmOperand;
 448   let PrintMethod = "printRegisterList";
 449   let DecoderMethod = "DecodeSPRRegListOperand";
 450 }
 451
 452 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 453 def cpinst_operand : Operand<i32> {
 454   let PrintMethod = "printCPInstOperand";
 455 }
 456
 457 // Local PC labels.
 458 def pclabel : Operand<i32> {
 459   let PrintMethod = "printPCLabel";
 460 }
 461
 462 // ADR instruction labels.
 463 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 464 def adrlabel : Operand<i32> {
 465   let EncoderMethod = "getAdrLabelOpValue";
 466   let ParserMatchClass = AdrLabelAsmOperand;
 467   let PrintMethod = "printAdrLabelOperand<0>";
 468 }
 469
 470 def neon_vcvt_imm32 : Operand<i32> {
 471   let EncoderMethod = "getNEONVcvtImm32OpValue";
 472   let DecoderMethod = "DecodeVCVTImmOperand";
 473 }
 474
 475 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 476 def rot_imm_XFORM: SDNodeXForm<imm, [{
 477   switch (N->getZExtValue()){
 478   default: assert(0);
 479   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 480   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 481   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 482   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 483   }
 484 }]>;
 485 def RotImmAsmOperand : AsmOperandClass {
 486   let Name = "RotImm";
 487   let ParserMethod = "parseRotImm";
 488 }
 489 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 490     int32_t v = N->getZExtValue();
 491     return v == 8 || v == 16 || v == 24; }],
 492     rot_imm_XFORM> {
 493   let PrintMethod = "printRotImmOperand";
 494   let ParserMatchClass = RotImmAsmOperand;
 495 }
 496
 497 // shift_imm: An integer that encodes a shift amount and the type of shift
 498 // (asr or lsl). The 6-bit immediate encodes as:
 499 //    {5}     0 ==> lsl
 500 //            1     asr
 501 //    {4-0}   imm5 shift amount.
 502 //            asr #32 encoded as imm5 == 0.
 503 def ShifterImmAsmOperand : AsmOperandClass {
 504   let Name = "ShifterImm";
 505   let ParserMethod = "parseShifterImm";
 506 }
 507 def shift_imm : Operand<i32> {
 508   let PrintMethod = "printShiftImmOperand";
 509   let ParserMatchClass = ShifterImmAsmOperand;
 510 }
 511
 512 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 513 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 514 def so_reg_reg : Operand<i32>,  // reg reg imm
 515                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 516                                 [shl, srl, sra, rotr]> {
 517   let EncoderMethod = "getSORegRegOpValue";
 518   let PrintMethod = "printSORegRegOperand";
 519   let DecoderMethod = "DecodeSORegRegOperand";
 520   let ParserMatchClass = ShiftedRegAsmOperand;
 521   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 522 }
 523
 524 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 525 def so_reg_imm : Operand<i32>, // reg imm
 526                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 527                                 [shl, srl, sra, rotr]> {
 528   let EncoderMethod = "getSORegImmOpValue";
 529   let PrintMethod = "printSORegImmOperand";
 530   let DecoderMethod = "DecodeSORegImmOperand";
 531   let ParserMatchClass = ShiftedImmAsmOperand;
 532   let MIOperandInfo = (ops GPR, i32imm);
 533 }
 534
 535 // FIXME: Does this need to be distinct from so_reg?
 536 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 537                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 538                                   [shl,srl,sra,rotr]> {
 539   let EncoderMethod = "getSORegRegOpValue";
 540   let PrintMethod = "printSORegRegOperand";
 541   let DecoderMethod = "DecodeSORegRegOperand";
 542   let ParserMatchClass = ShiftedRegAsmOperand;
 543   let MIOperandInfo = (ops GPR, GPR, i32imm);
 544 }
 545
 546 // FIXME: Does this need to be distinct from so_reg?
 547 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 548                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 549                                   [shl,srl,sra,rotr]> {
 550   let EncoderMethod = "getSORegImmOpValue";
 551   let PrintMethod = "printSORegImmOperand";
 552   let DecoderMethod = "DecodeSORegImmOperand";
 553   let ParserMatchClass = ShiftedImmAsmOperand;
 554   let MIOperandInfo = (ops GPR, i32imm);
 555 }
 556
 557
 558 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 559 // 8-bit immediate rotated by an arbitrary number of bits.
 560 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 561 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 562     return ARM_AM::getSOImmVal(Imm) != -1;
 563   }]> {
 564   let EncoderMethod = "getSOImmOpValue";
 565   let ParserMatchClass = SOImmAsmOperand;
 566   let DecoderMethod = "DecodeSOImmOperand";
 567 }
 568
 569 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 570 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 571 // get the first/second pieces.
 572 def so_imm2part : PatLeaf<(imm), [{
 573       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 574 }]>;
 575
 576 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 577 ///
 578 def arm_i32imm : PatLeaf<(imm), [{
 579   if (Subtarget->hasV6T2Ops())
 580     return true;
 581   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 582 }]>;
 583
 584 /// imm0_1 predicate - Immediate in the range [0,1].
 585 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 586 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 587
 588 /// imm0_3 predicate - Immediate in the range [0,3].
 589 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 590 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 591
 592 /// imm0_4 predicate - Immediate in the range [0,4].
 593 def Imm0_4AsmOperand : ImmAsmOperand
 594 {
 595   let Name = "Imm0_4";
 596   let DiagnosticType = "ImmRange0_4";
 597 }
 598 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 599   let ParserMatchClass = Imm0_4AsmOperand;
 600   let DecoderMethod = "DecodeImm0_4";
 601 }
 602
 603 /// imm0_7 predicate - Immediate in the range [0,7].
 604 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 605 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 606   return Imm >= 0 && Imm < 8;
 607 }]> {
 608   let ParserMatchClass = Imm0_7AsmOperand;
 609 }
 610
 611 /// imm8 predicate - Immediate is exactly 8.
 612 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 613 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 614   let ParserMatchClass = Imm8AsmOperand;
 615 }
 616
 617 /// imm16 predicate - Immediate is exactly 16.
 618 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 619 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 620   let ParserMatchClass = Imm16AsmOperand;
 621 }
 622
 623 /// imm32 predicate - Immediate is exactly 32.
 624 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 625 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 626   let ParserMatchClass = Imm32AsmOperand;
 627 }
 628
 629 /// imm1_7 predicate - Immediate in the range [1,7].
 630 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 631 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 632   let ParserMatchClass = Imm1_7AsmOperand;
 633 }
 634
 635 /// imm1_15 predicate - Immediate in the range [1,15].
 636 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 637 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 638   let ParserMatchClass = Imm1_15AsmOperand;
 639 }
 640
 641 /// imm1_31 predicate - Immediate in the range [1,31].
 642 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 643 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 644   let ParserMatchClass = Imm1_31AsmOperand;
 645 }
 646
 647 /// imm0_15 predicate - Immediate in the range [0,15].
 648 def Imm0_15AsmOperand: ImmAsmOperand {
 649   let Name = "Imm0_15";
 650   let DiagnosticType = "ImmRange0_15";
 651 }
 652 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 653   return Imm >= 0 && Imm < 16;
 654 }]> {
 655   let ParserMatchClass = Imm0_15AsmOperand;
 656 }
 657
 658 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 659 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 660 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 661   return Imm >= 0 && Imm < 32;
 662 }]> {
 663   let ParserMatchClass = Imm0_31AsmOperand;
 664 }
 665
 666 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 667 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 668 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 669   return Imm >= 0 && Imm < 32;
 670 }]> {
 671   let ParserMatchClass = Imm0_32AsmOperand;
 672 }
 673
 674 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 675 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 676 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 677   return Imm >= 0 && Imm < 64;
 678 }]> {
 679   let ParserMatchClass = Imm0_63AsmOperand;
 680 }
 681
 682 /// imm0_255 predicate - Immediate in the range [0,255].
 683 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 684 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 685   let ParserMatchClass = Imm0_255AsmOperand;
 686 }
 687
 688 /// imm0_65535 - An immediate is in the range [0.65535].
 689 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 690 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 691   return Imm >= 0 && Imm < 65536;
 692 }]> {
 693   let ParserMatchClass = Imm0_65535AsmOperand;
 694 }
 695
 696 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 697 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 698   return -Imm >= 0 && -Imm < 65536;
 699 }]>;
 700
 701 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 702 // a relocatable expression.
 703 //
 704 // FIXME: This really needs a Thumb version separate from the ARM version.
 705 // While the range is the same, and can thus use the same match class,
 706 // the encoding is different so it should have a different encoder method.
 707 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 708 def imm0_65535_expr : Operand<i32> {
 709   let EncoderMethod = "getHiLo16ImmOpValue";
 710   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 711 }
 712
 713 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 714 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 715 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 716   return Imm >= 0 && Imm <= 0xffffff;
 717 }]> {
 718   let ParserMatchClass = Imm24bitAsmOperand;
 719 }
 720
 721
 722 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 723 /// e.g., 0xf000ffff
 724 def BitfieldAsmOperand : AsmOperandClass {
 725   let Name = "Bitfield";
 726   let ParserMethod = "parseBitfield";
 727 }
 728
 729 def bf_inv_mask_imm : Operand<i32>,
 730                       PatLeaf<(imm), [{
 731   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 732 }] > {
 733   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 734   let PrintMethod = "printBitfieldInvMaskImmOperand";
 735   let DecoderMethod = "DecodeBitfieldMaskOperand";
 736   let ParserMatchClass = BitfieldAsmOperand;
 737 }
 738
 739 def imm1_32_XFORM: SDNodeXForm<imm, [{
 740   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 741 }]>;
 742 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 743 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 744    uint64_t Imm = N->getZExtValue();
 745    return Imm > 0 && Imm <= 32;
 746  }],
 747     imm1_32_XFORM> {
 748   let PrintMethod = "printImmPlusOneOperand";
 749   let ParserMatchClass = Imm1_32AsmOperand;
 750 }
 751
 752 def imm1_16_XFORM: SDNodeXForm<imm, [{
 753   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 754 }]>;
 755 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 756 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 757     imm1_16_XFORM> {
 758   let PrintMethod = "printImmPlusOneOperand";
 759   let ParserMatchClass = Imm1_16AsmOperand;
 760 }
 761
 762 // Define ARM specific addressing modes.
 763 // addrmode_imm12 := reg +/- imm12
 764 //
 765 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 766 class AddrMode_Imm12 : Operand<i32>,
 767                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 768   // 12-bit immediate operand. Note that instructions using this encode
 769   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 770   // immediate values are as normal.
 771
 772   let EncoderMethod = "getAddrModeImm12OpValue";
 773   let DecoderMethod = "DecodeAddrModeImm12Operand";
 774   let ParserMatchClass = MemImm12OffsetAsmOperand;
 775   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 776 }
 777
 778 def addrmode_imm12 : AddrMode_Imm12 {
 779   let PrintMethod = "printAddrModeImm12Operand<false>";
 780 }
 781
 782 def addrmode_imm12_pre : AddrMode_Imm12 {
 783   let PrintMethod = "printAddrModeImm12Operand<true>";
 784 }
 785
 786 // ldst_so_reg := reg +/- reg shop imm
 787 //
 788 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 789 def ldst_so_reg : Operand<i32>,
 790                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 791   let EncoderMethod = "getLdStSORegOpValue";
 792   // FIXME: Simplify the printer
 793   let PrintMethod = "printAddrMode2Operand";
 794   let DecoderMethod = "DecodeSORegMemOperand";
 795   let ParserMatchClass = MemRegOffsetAsmOperand;
 796   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 797 }
 798
 799 // postidx_imm8 := +/- [0,255]
 800 //
 801 // 9 bit value:
 802 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 803 //  {7-0}     [0,255] imm8 value.
 804 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 805 def postidx_imm8 : Operand<i32> {
 806   let PrintMethod = "printPostIdxImm8Operand";
 807   let ParserMatchClass = PostIdxImm8AsmOperand;
 808   let MIOperandInfo = (ops i32imm);
 809 }
 810
 811 // postidx_imm8s4 := +/- [0,1020]
 812 //
 813 // 9 bit value:
 814 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 815 //  {7-0}     [0,255] imm8 value, scaled by 4.
 816 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 817 def postidx_imm8s4 : Operand<i32> {
 818   let PrintMethod = "printPostIdxImm8s4Operand";
 819   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 820   let MIOperandInfo = (ops i32imm);
 821 }
 822
 823
 824 // postidx_reg := +/- reg
 825 //
 826 def PostIdxRegAsmOperand : AsmOperandClass {
 827   let Name = "PostIdxReg";
 828   let ParserMethod = "parsePostIdxReg";
 829 }
 830 def postidx_reg : Operand<i32> {
 831   let EncoderMethod = "getPostIdxRegOpValue";
 832   let DecoderMethod = "DecodePostIdxReg";
 833   let PrintMethod = "printPostIdxRegOperand";
 834   let ParserMatchClass = PostIdxRegAsmOperand;
 835   let MIOperandInfo = (ops GPRnopc, i32imm);
 836 }
 837
 838
 839 // addrmode2 := reg +/- imm12
 840 //           := reg +/- reg shop imm
 841 //
 842 // FIXME: addrmode2 should be refactored the rest of the way to always
 843 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 844 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 845 def addrmode2 : Operand<i32>,
 846                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 847   let EncoderMethod = "getAddrMode2OpValue";
 848   let PrintMethod = "printAddrMode2Operand";
 849   let ParserMatchClass = AddrMode2AsmOperand;
 850   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 851 }
 852
 853 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 854   let Name = "PostIdxRegShifted";
 855   let ParserMethod = "parsePostIdxReg";
 856 }
 857 def am2offset_reg : Operand<i32>,
 858                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 859                 [], [SDNPWantRoot]> {
 860   let EncoderMethod = "getAddrMode2OffsetOpValue";
 861   let PrintMethod = "printAddrMode2OffsetOperand";
 862   // When using this for assembly, it's always as a post-index offset.
 863   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 864   let MIOperandInfo = (ops GPRnopc, i32imm);
 865 }
 866
 867 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 868 // the GPR is purely vestigal at this point.
 869 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 870 def am2offset_imm : Operand<i32>,
 871                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 872                 [], [SDNPWantRoot]> {
 873   let EncoderMethod = "getAddrMode2OffsetOpValue";
 874   let PrintMethod = "printAddrMode2OffsetOperand";
 875   let ParserMatchClass = AM2OffsetImmAsmOperand;
 876   let MIOperandInfo = (ops GPRnopc, i32imm);
 877 }
 878
 879
 880 // addrmode3 := reg +/- reg
 881 // addrmode3 := reg +/- imm8
 882 //
 883 // FIXME: split into imm vs. reg versions.
 884 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 885 class AddrMode3 : Operand<i32>,
 886                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 887   let EncoderMethod = "getAddrMode3OpValue";
 888   let ParserMatchClass = AddrMode3AsmOperand;
 889   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 890 }
 891
 892 def addrmode3 : AddrMode3
 893 {
 894   let PrintMethod = "printAddrMode3Operand<false>";
 895 }
 896
 897 def addrmode3_pre : AddrMode3
 898 {
 899   let PrintMethod = "printAddrMode3Operand<true>";
 900 }
 901
 902 // FIXME: split into imm vs. reg versions.
 903 // FIXME: parser method to handle +/- register.
 904 def AM3OffsetAsmOperand : AsmOperandClass {
 905   let Name = "AM3Offset";
 906   let ParserMethod = "parseAM3Offset";
 907 }
 908 def am3offset : Operand<i32>,
 909                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 910                                [], [SDNPWantRoot]> {
 911   let EncoderMethod = "getAddrMode3OffsetOpValue";
 912   let PrintMethod = "printAddrMode3OffsetOperand";
 913   let ParserMatchClass = AM3OffsetAsmOperand;
 914   let MIOperandInfo = (ops GPR, i32imm);
 915 }
 916
 917 // ldstm_mode := {ia, ib, da, db}
 918 //
 919 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 920   let EncoderMethod = "getLdStmModeOpValue";
 921   let PrintMethod = "printLdStmModeOperand";
 922 }
 923
 924 // addrmode5 := reg +/- imm8*4
 925 //
 926 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 927 class AddrMode5 : Operand<i32>,
 928                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 929   let EncoderMethod = "getAddrMode5OpValue";
 930   let DecoderMethod = "DecodeAddrMode5Operand";
 931   let ParserMatchClass = AddrMode5AsmOperand;
 932   let MIOperandInfo = (ops GPR:$base, i32imm);
 933 }
 934
 935 def addrmode5 : AddrMode5 {
 936    let PrintMethod = "printAddrMode5Operand<false>";
 937 }
 938
 939 def addrmode5_pre : AddrMode5 {
 940    let PrintMethod = "printAddrMode5Operand<true>";
 941 }
 942
 943 // addrmode6 := reg with optional alignment
 944 //
 945 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 946 def addrmode6 : Operand<i32>,
 947                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 948   let PrintMethod = "printAddrMode6Operand";
 949   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 950   let EncoderMethod = "getAddrMode6AddressOpValue";
 951   let DecoderMethod = "DecodeAddrMode6Operand";
 952   let ParserMatchClass = AddrMode6AsmOperand;
 953 }
 954
 955 def am6offset : Operand<i32>,
 956                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 957                                [], [SDNPWantRoot]> {
 958   let PrintMethod = "printAddrMode6OffsetOperand";
 959   let MIOperandInfo = (ops GPR);
 960   let EncoderMethod = "getAddrMode6OffsetOpValue";
 961   let DecoderMethod = "DecodeGPRRegisterClass";
 962 }
 963
 964 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 965 // (single element from one lane) for size 32.
 966 def addrmode6oneL32 : Operand<i32>,
 967                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 968   let PrintMethod = "printAddrMode6Operand";
 969   let MIOperandInfo = (ops GPR:$addr, i32imm);
 970   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 971 }
 972
 973 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 974 // instructions, specifically VLD4-dup.
 975 def addrmode6dup : Operand<i32>,
 976                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 977   let PrintMethod = "printAddrMode6Operand";
 978   let MIOperandInfo = (ops GPR:$addr, i32imm);
 979   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 980   // FIXME: This is close, but not quite right. The alignment specifier is
 981   // different.
 982   let ParserMatchClass = AddrMode6AsmOperand;
 983 }
 984
 985 // addrmodepc := pc + reg
 986 //
 987 def addrmodepc : Operand<i32>,
 988                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 989   let PrintMethod = "printAddrModePCOperand";
 990   let MIOperandInfo = (ops GPR, i32imm);
 991 }
 992
 993 // addr_offset_none := reg
 994 //
 995 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
 996 def addr_offset_none : Operand<i32>,
 997                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
 998   let PrintMethod = "printAddrMode7Operand";
 999   let DecoderMethod = "DecodeAddrMode7Operand";
1000   let ParserMatchClass = MemNoOffsetAsmOperand;
1001   let MIOperandInfo = (ops GPR:$base);
1002 }
1003
1004 def nohash_imm : Operand<i32> {
1005   let PrintMethod = "printNoHashImmediate";
1006 }
1007
1008 def CoprocNumAsmOperand : AsmOperandClass {
1009   let Name = "CoprocNum";
1010   let ParserMethod = "parseCoprocNumOperand";
1011 }
1012 def p_imm : Operand<i32> {
1013   let PrintMethod = "printPImmediate";
1014   let ParserMatchClass = CoprocNumAsmOperand;
1015   let DecoderMethod = "DecodeCoprocessor";
1016 }
1017
1018 def CoprocRegAsmOperand : AsmOperandClass {
1019   let Name = "CoprocReg";
1020   let ParserMethod = "parseCoprocRegOperand";
1021 }
1022 def c_imm : Operand<i32> {
1023   let PrintMethod = "printCImmediate";
1024   let ParserMatchClass = CoprocRegAsmOperand;
1025 }
1026 def CoprocOptionAsmOperand : AsmOperandClass {
1027   let Name = "CoprocOption";
1028   let ParserMethod = "parseCoprocOptionOperand";
1029 }
1030 def coproc_option_imm : Operand<i32> {
1031   let PrintMethod = "printCoprocOptionImm";
1032   let ParserMatchClass = CoprocOptionAsmOperand;
1033 }
1034
1035 //===----------------------------------------------------------------------===//
1036
1037 include "ARMInstrFormats.td"
1038
1039 //===----------------------------------------------------------------------===//
1040 // Multiclass helpers...
1041 //
1042
1043 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1044 /// binop that produces a value.
1045 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1046 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1047                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1048                         PatFrag opnode, bit Commutable = 0> {
1049   // The register-immediate version is re-materializable. This is useful
1050   // in particular for taking the address of a local.
1051   let isReMaterializable = 1 in {
1052   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1053                iii, opc, "\t$Rd, $Rn, $imm",
1054                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1055            Sched<[WriteALU, ReadALU]> {
1056     bits<4> Rd;
1057     bits<4> Rn;
1058     bits<12> imm;
1059     let Inst{25} = 1;
1060     let Inst{19-16} = Rn;
1061     let Inst{15-12} = Rd;
1062     let Inst{11-0} = imm;
1063   }
1064   }
1065   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1066                iir, opc, "\t$Rd, $Rn, $Rm",
1067                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1068            Sched<[WriteALU, ReadALU, ReadALU]> {
1069     bits<4> Rd;
1070     bits<4> Rn;
1071     bits<4> Rm;
1072     let Inst{25} = 0;
1073     let isCommutable = Commutable;
1074     let Inst{19-16} = Rn;
1075     let Inst{15-12} = Rd;
1076     let Inst{11-4} = 0b00000000;
1077     let Inst{3-0} = Rm;
1078   }
1079
1080   def rsi : AsI1<opcod, (outs GPR:$Rd),
1081                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1082                iis, opc, "\t$Rd, $Rn, $shift",
1083                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1084             Sched<[WriteALUsi, ReadALU]> {
1085     bits<4> Rd;
1086     bits<4> Rn;
1087     bits<12> shift;
1088     let Inst{25} = 0;
1089     let Inst{19-16} = Rn;
1090     let Inst{15-12} = Rd;
1091     let Inst{11-5} = shift{11-5};
1092     let Inst{4} = 0;
1093     let Inst{3-0} = shift{3-0};
1094   }
1095
1096   def rsr : AsI1<opcod, (outs GPR:$Rd),
1097                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1098                iis, opc, "\t$Rd, $Rn, $shift",
1099                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1100             Sched<[WriteALUsr, ReadALUsr]> {
1101     bits<4> Rd;
1102     bits<4> Rn;
1103     bits<12> shift;
1104     let Inst{25} = 0;
1105     let Inst{19-16} = Rn;
1106     let Inst{15-12} = Rd;
1107     let Inst{11-8} = shift{11-8};
1108     let Inst{7} = 0;
1109     let Inst{6-5} = shift{6-5};
1110     let Inst{4} = 1;
1111     let Inst{3-0} = shift{3-0};
1112   }
1113 }
1114
1115 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1116 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1117 /// it is equivalent to the AsI1_bin_irs counterpart.
1118 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1119 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1120                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1121                         PatFrag opnode, bit Commutable = 0> {
1122   // The register-immediate version is re-materializable. This is useful
1123   // in particular for taking the address of a local.
1124   let isReMaterializable = 1 in {
1125   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1126                iii, opc, "\t$Rd, $Rn, $imm",
1127                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1128            Sched<[WriteALU, ReadALU]> {
1129     bits<4> Rd;
1130     bits<4> Rn;
1131     bits<12> imm;
1132     let Inst{25} = 1;
1133     let Inst{19-16} = Rn;
1134     let Inst{15-12} = Rd;
1135     let Inst{11-0} = imm;
1136   }
1137   }
1138   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1139                iir, opc, "\t$Rd, $Rn, $Rm",
1140                [/* pattern left blank */]>,
1141            Sched<[WriteALU, ReadALU, ReadALU]> {
1142     bits<4> Rd;
1143     bits<4> Rn;
1144     bits<4> Rm;
1145     let Inst{11-4} = 0b00000000;
1146     let Inst{25} = 0;
1147     let Inst{3-0} = Rm;
1148     let Inst{15-12} = Rd;
1149     let Inst{19-16} = Rn;
1150   }
1151
1152   def rsi : AsI1<opcod, (outs GPR:$Rd),
1153                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1154                iis, opc, "\t$Rd, $Rn, $shift",
1155                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1156             Sched<[WriteALUsi, ReadALU]> {
1157     bits<4> Rd;
1158     bits<4> Rn;
1159     bits<12> shift;
1160     let Inst{25} = 0;
1161     let Inst{19-16} = Rn;
1162     let Inst{15-12} = Rd;
1163     let Inst{11-5} = shift{11-5};
1164     let Inst{4} = 0;
1165     let Inst{3-0} = shift{3-0};
1166   }
1167
1168   def rsr : AsI1<opcod, (outs GPR:$Rd),
1169                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1170                iis, opc, "\t$Rd, $Rn, $shift",
1171                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1172             Sched<[WriteALUsr, ReadALUsr]> {
1173     bits<4> Rd;
1174     bits<4> Rn;
1175     bits<12> shift;
1176     let Inst{25} = 0;
1177     let Inst{19-16} = Rn;
1178     let Inst{15-12} = Rd;
1179     let Inst{11-8} = shift{11-8};
1180     let Inst{7} = 0;
1181     let Inst{6-5} = shift{6-5};
1182     let Inst{4} = 1;
1183     let Inst{3-0} = shift{3-0};
1184   }
1185 }
1186
1187 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1188 ///
1189 /// These opcodes will be converted to the real non-S opcodes by
1190 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1191 let hasPostISelHook = 1, Defs = [CPSR] in {
1192 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1193                           InstrItinClass iis, PatFrag opnode,
1194                           bit Commutable = 0> {
1195   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1196                          4, iii,
1197                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1198                          Sched<[WriteALU, ReadALU]>;
1199
1200   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1201                          4, iir,
1202                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1203                          Sched<[WriteALU, ReadALU, ReadALU]> {
1204     let isCommutable = Commutable;
1205   }
1206   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1207                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1208                           4, iis,
1209                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1210                                                 so_reg_imm:$shift))]>,
1211                           Sched<[WriteALUsi, ReadALU]>;
1212
1213   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1214                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1215                           4, iis,
1216                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1217                                                 so_reg_reg:$shift))]>,
1218                           Sched<[WriteALUSsr, ReadALUsr]>;
1219 }
1220 }
1221
1222 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1223 /// operands are reversed.
1224 let hasPostISelHook = 1, Defs = [CPSR] in {
1225 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1226                           InstrItinClass iis, PatFrag opnode,
1227                           bit Commutable = 0> {
1228   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1229                          4, iii,
1230                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1231            Sched<[WriteALU, ReadALU]>;
1232
1233   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1234                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1235                           4, iis,
1236                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1237                                              GPR:$Rn))]>,
1238             Sched<[WriteALUsi, ReadALU]>;
1239
1240   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1241                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1242                           4, iis,
1243                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1244                                              GPR:$Rn))]>,
1245             Sched<[WriteALUSsr, ReadALUsr]>;
1246 }
1247 }
1248
1249 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1250 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1251 /// a explicit result, only implicitly set CPSR.
1252 let isCompare = 1, Defs = [CPSR] in {
1253 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1254                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1255                        PatFrag opnode, bit Commutable = 0> {
1256   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1257                opc, "\t$Rn, $imm",
1258                [(opnode GPR:$Rn, so_imm:$imm)]>,
1259            Sched<[WriteCMP, ReadALU]> {
1260     bits<4> Rn;
1261     bits<12> imm;
1262     let Inst{25} = 1;
1263     let Inst{20} = 1;
1264     let Inst{19-16} = Rn;
1265     let Inst{15-12} = 0b0000;
1266     let Inst{11-0} = imm;
1267
1268     let Unpredictable{15-12} = 0b1111;
1269   }
1270   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1271                opc, "\t$Rn, $Rm",
1272                [(opnode GPR:$Rn, GPR:$Rm)]>,
1273            Sched<[WriteCMP, ReadALU, ReadALU]> {
1274     bits<4> Rn;
1275     bits<4> Rm;
1276     let isCommutable = Commutable;
1277     let Inst{25} = 0;
1278     let Inst{20} = 1;
1279     let Inst{19-16} = Rn;
1280     let Inst{15-12} = 0b0000;
1281     let Inst{11-4} = 0b00000000;
1282     let Inst{3-0} = Rm;
1283
1284     let Unpredictable{15-12} = 0b1111;
1285   }
1286   def rsi : AI1<opcod, (outs),
1287                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1288                opc, "\t$Rn, $shift",
1289                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1290             Sched<[WriteCMPsi, ReadALU]> {
1291     bits<4> Rn;
1292     bits<12> shift;
1293     let Inst{25} = 0;
1294     let Inst{20} = 1;
1295     let Inst{19-16} = Rn;
1296     let Inst{15-12} = 0b0000;
1297     let Inst{11-5} = shift{11-5};
1298     let Inst{4} = 0;
1299     let Inst{3-0} = shift{3-0};
1300
1301     let Unpredictable{15-12} = 0b1111;
1302   }
1303   def rsr : AI1<opcod, (outs),
1304                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1305                opc, "\t$Rn, $shift",
1306                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1307             Sched<[WriteCMPsr, ReadALU]> {
1308     bits<4> Rn;
1309     bits<12> shift;
1310     let Inst{25} = 0;
1311     let Inst{20} = 1;
1312     let Inst{19-16} = Rn;
1313     let Inst{15-12} = 0b0000;
1314     let Inst{11-8} = shift{11-8};
1315     let Inst{7} = 0;
1316     let Inst{6-5} = shift{6-5};
1317     let Inst{4} = 1;
1318     let Inst{3-0} = shift{3-0};
1319
1320     let Unpredictable{15-12} = 0b1111;
1321   }
1322
1323 }
1324 }
1325
1326 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1327 /// register and one whose operand is a register rotated by 8/16/24.
1328 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1329 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1330   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1331           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1332           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1333        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1334   bits<4> Rd;
1335   bits<4> Rm;
1336   bits<2> rot;
1337   let Inst{19-16} = 0b1111;
1338   let Inst{15-12} = Rd;
1339   let Inst{11-10} = rot;
1340   let Inst{3-0}   = Rm;
1341 }
1342
1343 class AI_ext_rrot_np<bits<8> opcod, string opc>
1344   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1345           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1346        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1347   bits<2> rot;
1348   let Inst{19-16} = 0b1111;
1349   let Inst{11-10} = rot;
1350  }
1351
1352 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1353 /// register and one whose operand is a register rotated by 8/16/24.
1354 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1355   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1356           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1357           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1358                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1359         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1360   bits<4> Rd;
1361   bits<4> Rm;
1362   bits<4> Rn;
1363   bits<2> rot;
1364   let Inst{19-16} = Rn;
1365   let Inst{15-12} = Rd;
1366   let Inst{11-10} = rot;
1367   let Inst{9-4}   = 0b000111;
1368   let Inst{3-0}   = Rm;
1369 }
1370
1371 class AI_exta_rrot_np<bits<8> opcod, string opc>
1372   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1373           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1374        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1375   bits<4> Rn;
1376   bits<2> rot;
1377   let Inst{19-16} = Rn;
1378   let Inst{11-10} = rot;
1379 }
1380
1381 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1382 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1383 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1384                              bit Commutable = 0> {
1385   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1386   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1387                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1388                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1389                Requires<[IsARM]>,
1390            Sched<[WriteALU, ReadALU]> {
1391     bits<4> Rd;
1392     bits<4> Rn;
1393     bits<12> imm;
1394     let Inst{25} = 1;
1395     let Inst{15-12} = Rd;
1396     let Inst{19-16} = Rn;
1397     let Inst{11-0} = imm;
1398   }
1399   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1400                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1401                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1402                Requires<[IsARM]>,
1403            Sched<[WriteALU, ReadALU, ReadALU]> {
1404     bits<4> Rd;
1405     bits<4> Rn;
1406     bits<4> Rm;
1407     let Inst{11-4} = 0b00000000;
1408     let Inst{25} = 0;
1409     let isCommutable = Commutable;
1410     let Inst{3-0} = Rm;
1411     let Inst{15-12} = Rd;
1412     let Inst{19-16} = Rn;
1413   }
1414   def rsi : AsI1<opcod, (outs GPR:$Rd),
1415                 (ins GPR:$Rn, so_reg_imm:$shift),
1416                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1417               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1418                Requires<[IsARM]>,
1419             Sched<[WriteALUsi, ReadALU]> {
1420     bits<4> Rd;
1421     bits<4> Rn;
1422     bits<12> shift;
1423     let Inst{25} = 0;
1424     let Inst{19-16} = Rn;
1425     let Inst{15-12} = Rd;
1426     let Inst{11-5} = shift{11-5};
1427     let Inst{4} = 0;
1428     let Inst{3-0} = shift{3-0};
1429   }
1430   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1431                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1432                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1433               [(set GPRnopc:$Rd, CPSR,
1434                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1435                Requires<[IsARM]>,
1436             Sched<[WriteALUsr, ReadALUsr]> {
1437     bits<4> Rd;
1438     bits<4> Rn;
1439     bits<12> shift;
1440     let Inst{25} = 0;
1441     let Inst{19-16} = Rn;
1442     let Inst{15-12} = Rd;
1443     let Inst{11-8} = shift{11-8};
1444     let Inst{7} = 0;
1445     let Inst{6-5} = shift{6-5};
1446     let Inst{4} = 1;
1447     let Inst{3-0} = shift{3-0};
1448   }
1449   }
1450 }
1451
1452 /// AI1_rsc_irs - Define instructions and patterns for rsc
1453 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1454 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1455   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1456   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1457                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1458                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1459                Requires<[IsARM]>,
1460            Sched<[WriteALU, ReadALU]> {
1461     bits<4> Rd;
1462     bits<4> Rn;
1463     bits<12> imm;
1464     let Inst{25} = 1;
1465     let Inst{15-12} = Rd;
1466     let Inst{19-16} = Rn;
1467     let Inst{11-0} = imm;
1468   }
1469   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1470                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1471                [/* pattern left blank */]>,
1472            Sched<[WriteALU, ReadALU, ReadALU]> {
1473     bits<4> Rd;
1474     bits<4> Rn;
1475     bits<4> Rm;
1476     let Inst{11-4} = 0b00000000;
1477     let Inst{25} = 0;
1478     let Inst{3-0} = Rm;
1479     let Inst{15-12} = Rd;
1480     let Inst{19-16} = Rn;
1481   }
1482   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1483                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1484               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1485                Requires<[IsARM]>,
1486             Sched<[WriteALUsi, ReadALU]> {
1487     bits<4> Rd;
1488     bits<4> Rn;
1489     bits<12> shift;
1490     let Inst{25} = 0;
1491     let Inst{19-16} = Rn;
1492     let Inst{15-12} = Rd;
1493     let Inst{11-5} = shift{11-5};
1494     let Inst{4} = 0;
1495     let Inst{3-0} = shift{3-0};
1496   }
1497   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1498                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1499               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1500                Requires<[IsARM]>,
1501             Sched<[WriteALUsr, ReadALUsr]> {
1502     bits<4> Rd;
1503     bits<4> Rn;
1504     bits<12> shift;
1505     let Inst{25} = 0;
1506     let Inst{19-16} = Rn;
1507     let Inst{15-12} = Rd;
1508     let Inst{11-8} = shift{11-8};
1509     let Inst{7} = 0;
1510     let Inst{6-5} = shift{6-5};
1511     let Inst{4} = 1;
1512     let Inst{3-0} = shift{3-0};
1513   }
1514   }
1515 }
1516
1517 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1518 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1519            InstrItinClass iir, PatFrag opnode> {
1520   // Note: We use the complex addrmode_imm12 rather than just an input
1521   // GPR and a constrained immediate so that we can use this to match
1522   // frame index references and avoid matching constant pool references.
1523   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1524                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1525                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1526     bits<4>  Rt;
1527     bits<17> addr;
1528     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1529     let Inst{19-16} = addr{16-13};  // Rn
1530     let Inst{15-12} = Rt;
1531     let Inst{11-0}  = addr{11-0};   // imm12
1532   }
1533   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1534                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1535                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1536     bits<4>  Rt;
1537     bits<17> shift;
1538     let shift{4}    = 0;            // Inst{4} = 0
1539     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1540     let Inst{19-16} = shift{16-13}; // Rn
1541     let Inst{15-12} = Rt;
1542     let Inst{11-0}  = shift{11-0};
1543   }
1544 }
1545 }
1546
1547 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1548 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1549            InstrItinClass iir, PatFrag opnode> {
1550   // Note: We use the complex addrmode_imm12 rather than just an input
1551   // GPR and a constrained immediate so that we can use this to match
1552   // frame index references and avoid matching constant pool references.
1553   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1554                    (ins addrmode_imm12:$addr),
1555                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1556                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1557     bits<4>  Rt;
1558     bits<17> addr;
1559     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1560     let Inst{19-16} = addr{16-13};  // Rn
1561     let Inst{15-12} = Rt;
1562     let Inst{11-0}  = addr{11-0};   // imm12
1563   }
1564   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1565                    (ins ldst_so_reg:$shift),
1566                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1567                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1568     bits<4>  Rt;
1569     bits<17> shift;
1570     let shift{4}    = 0;            // Inst{4} = 0
1571     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1572     let Inst{19-16} = shift{16-13}; // Rn
1573     let Inst{15-12} = Rt;
1574     let Inst{11-0}  = shift{11-0};
1575   }
1576 }
1577 }
1578
1579
1580 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1581            InstrItinClass iir, PatFrag opnode> {
1582   // Note: We use the complex addrmode_imm12 rather than just an input
1583   // GPR and a constrained immediate so that we can use this to match
1584   // frame index references and avoid matching constant pool references.
1585   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1586                    (ins GPR:$Rt, addrmode_imm12:$addr),
1587                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1588                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1589     bits<4> Rt;
1590     bits<17> addr;
1591     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1592     let Inst{19-16} = addr{16-13};  // Rn
1593     let Inst{15-12} = Rt;
1594     let Inst{11-0}  = addr{11-0};   // imm12
1595   }
1596   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1597                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1598                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1599     bits<4> Rt;
1600     bits<17> shift;
1601     let shift{4}    = 0;            // Inst{4} = 0
1602     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1603     let Inst{19-16} = shift{16-13}; // Rn
1604     let Inst{15-12} = Rt;
1605     let Inst{11-0}  = shift{11-0};
1606   }
1607 }
1608
1609 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1610            InstrItinClass iir, PatFrag opnode> {
1611   // Note: We use the complex addrmode_imm12 rather than just an input
1612   // GPR and a constrained immediate so that we can use this to match
1613   // frame index references and avoid matching constant pool references.
1614   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1615                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1616                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1617                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1618     bits<4> Rt;
1619     bits<17> addr;
1620     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1621     let Inst{19-16} = addr{16-13};  // Rn
1622     let Inst{15-12} = Rt;
1623     let Inst{11-0}  = addr{11-0};   // imm12
1624   }
1625   def rs : AI2ldst<0b011, 0, isByte, (outs),
1626                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1627                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1628                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1629     bits<4> Rt;
1630     bits<17> shift;
1631     let shift{4}    = 0;            // Inst{4} = 0
1632     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1633     let Inst{19-16} = shift{16-13}; // Rn
1634     let Inst{15-12} = Rt;
1635     let Inst{11-0}  = shift{11-0};
1636   }
1637 }
1638
1639
1640 //===----------------------------------------------------------------------===//
1641 // Instructions
1642 //===----------------------------------------------------------------------===//
1643
1644 //===----------------------------------------------------------------------===//
1645 //  Miscellaneous Instructions.
1646 //
1647
1648 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1649 /// the function.  The first operand is the ID# for this instruction, the second
1650 /// is the index into the MachineConstantPool that this is, the third is the
1651 /// size in bytes of this constant pool entry.
1652 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1653 def CONSTPOOL_ENTRY :
1654 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1655                     i32imm:$size), NoItinerary, []>;
1656
1657 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1658 // from removing one half of the matched pairs. That breaks PEI, which assumes
1659 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1660 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1661 def ADJCALLSTACKUP :
1662 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1663            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1664
1665 def ADJCALLSTACKDOWN :
1666 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1667            [(ARMcallseq_start timm:$amt)]>;
1668 }
1669
1670 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1671 // (These pseudos use a hand-written selection code).
1672 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1673 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1674                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1675                               NoItinerary, []>;
1676 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1677                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1678                               NoItinerary, []>;
1679 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1680                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1681                               NoItinerary, []>;
1682 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1683                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1684                               NoItinerary, []>;
1685 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1686                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1687                               NoItinerary, []>;
1688 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1689                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1690                               NoItinerary, []>;
1691 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1692                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1693                               NoItinerary, []>;
1694 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1695                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1696                                       GPR:$set1, GPR:$set2),
1697                                  NoItinerary, []>;
1698 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1699                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1700                               NoItinerary, []>;
1701 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1702                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1703                               NoItinerary, []>;
1704 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1705                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1706                               NoItinerary, []>;
1707 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1708                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1709                               NoItinerary, []>;
1710 }
1711
1712 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1713               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1714   bits<3> imm;
1715   let Inst{27-3} = 0b0011001000001111000000000;
1716   let Inst{2-0} = imm;
1717 }
1718
1719 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1720 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1721 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1722 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1723 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1724
1725 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1726              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1727   bits<4> Rd;
1728   bits<4> Rn;
1729   bits<4> Rm;
1730   let Inst{3-0} = Rm;
1731   let Inst{15-12} = Rd;
1732   let Inst{19-16} = Rn;
1733   let Inst{27-20} = 0b01101000;
1734   let Inst{7-4} = 0b1011;
1735   let Inst{11-8} = 0b1111;
1736   let Unpredictable{11-8} = 0b1111;
1737 }
1738
1739 // The 16-bit operand $val can be used by a debugger to store more information
1740 // about the breakpoint.
1741 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1742                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1743   bits<16> val;
1744   let Inst{3-0} = val{3-0};
1745   let Inst{19-8} = val{15-4};
1746   let Inst{27-20} = 0b00010010;
1747   let Inst{31-28} = 0xe; // AL
1748   let Inst{7-4} = 0b0111;
1749 }
1750
1751 // Change Processor State
1752 // FIXME: We should use InstAlias to handle the optional operands.
1753 class CPS<dag iops, string asm_ops>
1754   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1755         []>, Requires<[IsARM]> {
1756   bits<2> imod;
1757   bits<3> iflags;
1758   bits<5> mode;
1759   bit M;
1760
1761   let Inst{31-28} = 0b1111;
1762   let Inst{27-20} = 0b00010000;
1763   let Inst{19-18} = imod;
1764   let Inst{17}    = M; // Enabled if mode is set;
1765   let Inst{16-9}  = 0b00000000;
1766   let Inst{8-6}   = iflags;
1767   let Inst{5}     = 0;
1768   let Inst{4-0}   = mode;
1769 }
1770
1771 let DecoderMethod = "DecodeCPSInstruction" in {
1772 let M = 1 in
1773   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1774                   "$imod\t$iflags, $mode">;
1775 let mode = 0, M = 0 in
1776   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1777
1778 let imod = 0, iflags = 0, M = 1 in
1779   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1780 }
1781
1782 // Preload signals the memory system of possible future data/instruction access.
1783 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1784
1785   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1786                 !strconcat(opc, "\t$addr"),
1787                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1788                 Sched<[WritePreLd]> {
1789     bits<4> Rt;
1790     bits<17> addr;
1791     let Inst{31-26} = 0b111101;
1792     let Inst{25} = 0; // 0 for immediate form
1793     let Inst{24} = data;
1794     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1795     let Inst{22} = read;
1796     let Inst{21-20} = 0b01;
1797     let Inst{19-16} = addr{16-13};  // Rn
1798     let Inst{15-12} = 0b1111;
1799     let Inst{11-0}  = addr{11-0};   // imm12
1800   }
1801
1802   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1803                !strconcat(opc, "\t$shift"),
1804                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1805                Sched<[WritePreLd]> {
1806     bits<17> shift;
1807     let Inst{31-26} = 0b111101;
1808     let Inst{25} = 1; // 1 for register form
1809     let Inst{24} = data;
1810     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1811     let Inst{22} = read;
1812     let Inst{21-20} = 0b01;
1813     let Inst{19-16} = shift{16-13}; // Rn
1814     let Inst{15-12} = 0b1111;
1815     let Inst{11-0}  = shift{11-0};
1816     let Inst{4} = 0;
1817   }
1818 }
1819
1820 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1821 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1822 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1823
1824 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1825                  "setend\t$end", []>, Requires<[IsARM]> {
1826   bits<1> end;
1827   let Inst{31-10} = 0b1111000100000001000000;
1828   let Inst{9} = end;
1829   let Inst{8-0} = 0;
1830 }
1831
1832 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1833              []>, Requires<[IsARM, HasV7]> {
1834   bits<4> opt;
1835   let Inst{27-4} = 0b001100100000111100001111;
1836   let Inst{3-0} = opt;
1837 }
1838
1839 /*
1840  * A5.4 Permanently UNDEFINED instructions.
1841  *
1842  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1843  * Other UDF encodings generate SIGILL.
1844  *
1845  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1846  * Encoding A1:
1847  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1848  * Encoding T1:
1849  *  1101 1110 iiii iiii
1850  * It uses the following encoding:
1851  *  1110 0111 1111 1110 1101 1110 1111 0000
1852  *  - In ARM: UDF #60896;
1853  *  - In Thumb: UDF #254 followed by a branch-to-self.
1854  */
1855 let isBarrier = 1, isTerminator = 1 in
1856 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1857                "trap", [(trap)]>,
1858            Requires<[IsARM,UseNaClTrap]> {
1859   let Inst = 0xe7fedef0;
1860 }
1861 let isBarrier = 1, isTerminator = 1 in
1862 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1863                "trap", [(trap)]>,
1864            Requires<[IsARM,DontUseNaClTrap]> {
1865   let Inst = 0xe7ffdefe;
1866 }
1867
1868 // Address computation and loads and stores in PIC mode.
1869 let isNotDuplicable = 1 in {
1870 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1871                             4, IIC_iALUr,
1872                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1873                             Sched<[WriteALU, ReadALU]>;
1874
1875 let AddedComplexity = 10 in {
1876 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1877                             4, IIC_iLoad_r,
1878                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1879
1880 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1881                             4, IIC_iLoad_bh_r,
1882                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1883
1884 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1885                             4, IIC_iLoad_bh_r,
1886                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1887
1888 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1889                             4, IIC_iLoad_bh_r,
1890                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1891
1892 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1893                             4, IIC_iLoad_bh_r,
1894                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1895 }
1896 let AddedComplexity = 10 in {
1897 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1898       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1899
1900 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1901       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1902                                                    addrmodepc:$addr)]>;
1903
1904 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1905       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1906 }
1907 } // isNotDuplicable = 1
1908
1909
1910 // LEApcrel - Load a pc-relative address into a register without offending the
1911 // assembler.
1912 let neverHasSideEffects = 1, isReMaterializable = 1 in
1913 // The 'adr' mnemonic encodes differently if the label is before or after
1914 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1915 // know until then which form of the instruction will be used.
1916 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1917                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1918                  Sched<[WriteALU, ReadALU]> {
1919   bits<4> Rd;
1920   bits<14> label;
1921   let Inst{27-25} = 0b001;
1922   let Inst{24} = 0;
1923   let Inst{23-22} = label{13-12};
1924   let Inst{21} = 0;
1925   let Inst{20} = 0;
1926   let Inst{19-16} = 0b1111;
1927   let Inst{15-12} = Rd;
1928   let Inst{11-0} = label{11-0};
1929 }
1930
1931 let hasSideEffects = 1 in {
1932 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1933                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1934
1935 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1936                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1937                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1938 }
1939
1940 //===----------------------------------------------------------------------===//
1941 //  Control Flow Instructions.
1942 //
1943
1944 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1945   // ARMV4T and above
1946   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1947                   "bx", "\tlr", [(ARMretflag)]>,
1948                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1949     let Inst{27-0}  = 0b0001001011111111111100011110;
1950   }
1951
1952   // ARMV4 only
1953   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1954                   "mov", "\tpc, lr", [(ARMretflag)]>,
1955                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1956     let Inst{27-0} = 0b0001101000001111000000001110;
1957   }
1958 }
1959
1960 // Indirect branches
1961 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1962   // ARMV4T and above
1963   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1964                   [(brind GPR:$dst)]>,
1965               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1966     bits<4> dst;
1967     let Inst{31-4} = 0b1110000100101111111111110001;
1968     let Inst{3-0}  = dst;
1969   }
1970
1971   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1972                   "bx", "\t$dst", [/* pattern left blank */]>,
1973               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1974     bits<4> dst;
1975     let Inst{27-4} = 0b000100101111111111110001;
1976     let Inst{3-0}  = dst;
1977   }
1978 }
1979
1980 // SP is marked as a use to prevent stack-pointer assignments that appear
1981 // immediately before calls from potentially appearing dead.
1982 let isCall = 1,
1983   // FIXME:  Do we really need a non-predicated version? If so, it should
1984   // at least be a pseudo instruction expanding to the predicated version
1985   // at MC lowering time.
1986   Defs = [LR], Uses = [SP] in {
1987   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1988                 IIC_Br, "bl\t$func",
1989                 [(ARMcall tglobaladdr:$func)]>,
1990             Requires<[IsARM]>, Sched<[WriteBrL]> {
1991     let Inst{31-28} = 0b1110;
1992     bits<24> func;
1993     let Inst{23-0} = func;
1994     let DecoderMethod = "DecodeBranchImmInstruction";
1995   }
1996
1997   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1998                    IIC_Br, "bl", "\t$func",
1999                    [(ARMcall_pred tglobaladdr:$func)]>,
2000                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2001     bits<24> func;
2002     let Inst{23-0} = func;
2003     let DecoderMethod = "DecodeBranchImmInstruction";
2004   }
2005
2006   // ARMv5T and above
2007   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2008                 IIC_Br, "blx\t$func",
2009                 [(ARMcall GPR:$func)]>,
2010             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2011     bits<4> func;
2012     let Inst{31-4} = 0b1110000100101111111111110011;
2013     let Inst{3-0}  = func;
2014   }
2015
2016   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2017                     IIC_Br, "blx", "\t$func",
2018                     [(ARMcall_pred GPR:$func)]>,
2019                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2020     bits<4> func;
2021     let Inst{27-4} = 0b000100101111111111110011;
2022     let Inst{3-0}  = func;
2023   }
2024
2025   // ARMv4T
2026   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2027   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2028                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2029                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2030
2031   // ARMv4
2032   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2033                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2034                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2035
2036   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2037   // return stack predictor.
2038   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2039                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2040                       Requires<[IsARM]>, Sched<[WriteBr]>;
2041 }
2042
2043 let isBranch = 1, isTerminator = 1 in {
2044   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2045   // a two-value operand where a dag node expects two operands. :(
2046   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2047                IIC_Br, "b", "\t$target",
2048                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2049                Sched<[WriteBr]>  {
2050     bits<24> target;
2051     let Inst{23-0} = target;
2052     let DecoderMethod = "DecodeBranchImmInstruction";
2053   }
2054
2055   let isBarrier = 1 in {
2056     // B is "predicable" since it's just a Bcc with an 'always' condition.
2057     let isPredicable = 1 in
2058     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2059     // should be sufficient.
2060     // FIXME: Is B really a Barrier? That doesn't seem right.
2061     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2062                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2063                 Sched<[WriteBr]>;
2064
2065     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2066     def BR_JTr : ARMPseudoInst<(outs),
2067                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2068                       0, IIC_Br,
2069                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2070                       Sched<[WriteBr]>;
2071     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2072     // into i12 and rs suffixed versions.
2073     def BR_JTm : ARMPseudoInst<(outs),
2074                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2075                      0, IIC_Br,
2076                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2077                        imm:$id)]>, Sched<[WriteBrTbl]>;
2078     def BR_JTadd : ARMPseudoInst<(outs),
2079                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2080                    0, IIC_Br,
2081                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2082                      imm:$id)]>, Sched<[WriteBrTbl]>;
2083     } // isNotDuplicable = 1, isIndirectBranch = 1
2084   } // isBarrier = 1
2085
2086 }
2087
2088 // BLX (immediate)
2089 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2090                "blx\t$target", []>,
2091            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2092   let Inst{31-25} = 0b1111101;
2093   bits<25> target;
2094   let Inst{23-0} = target{24-1};
2095   let Inst{24} = target{0};
2096 }
2097
2098 // Branch and Exchange Jazelle
2099 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2100               [/* pattern left blank */]>, Sched<[WriteBr]> {
2101   bits<4> func;
2102   let Inst{23-20} = 0b0010;
2103   let Inst{19-8} = 0xfff;
2104   let Inst{7-4} = 0b0010;
2105   let Inst{3-0} = func;
2106 }
2107
2108 // Tail calls.
2109
2110 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2111   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2112                    Sched<[WriteBr]>;
2113
2114   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2115                    Sched<[WriteBr]>;
2116
2117   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2118                                  4, IIC_Br, [],
2119                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2120                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2121
2122   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2123                                  4, IIC_Br, [],
2124                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2125                                  Requires<[IsARM]>;
2126 }
2127
2128 // Secure Monitor Call is a system instruction.
2129 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2130               []>, Requires<[IsARM, HasTrustZone]> {
2131   bits<4> opt;
2132   let Inst{23-4} = 0b01100000000000000111;
2133   let Inst{3-0} = opt;
2134 }
2135
2136 // Supervisor Call (Software Interrupt)
2137 let isCall = 1, Uses = [SP] in {
2138 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2139           Sched<[WriteBr]> {
2140   bits<24> svc;
2141   let Inst{23-0} = svc;
2142 }
2143 }
2144
2145 // Store Return State
2146 class SRSI<bit wb, string asm>
2147   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2148        NoItinerary, asm, "", []> {
2149   bits<5> mode;
2150   let Inst{31-28} = 0b1111;
2151   let Inst{27-25} = 0b100;
2152   let Inst{22} = 1;
2153   let Inst{21} = wb;
2154   let Inst{20} = 0;
2155   let Inst{19-16} = 0b1101;  // SP
2156   let Inst{15-5} = 0b00000101000;
2157   let Inst{4-0} = mode;
2158 }
2159
2160 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2161   let Inst{24-23} = 0;
2162 }
2163 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2164   let Inst{24-23} = 0;
2165 }
2166 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2167   let Inst{24-23} = 0b10;
2168 }
2169 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2170   let Inst{24-23} = 0b10;
2171 }
2172 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2173   let Inst{24-23} = 0b01;
2174 }
2175 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2176   let Inst{24-23} = 0b01;
2177 }
2178 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2179   let Inst{24-23} = 0b11;
2180 }
2181 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2182   let Inst{24-23} = 0b11;
2183 }
2184
2185 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2186 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2187
2188 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2189 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2190
2191 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2192 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2193
2194 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2195 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2196
2197 // Return From Exception
2198 class RFEI<bit wb, string asm>
2199   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2200        NoItinerary, asm, "", []> {
2201   bits<4> Rn;
2202   let Inst{31-28} = 0b1111;
2203   let Inst{27-25} = 0b100;
2204   let Inst{22} = 0;
2205   let Inst{21} = wb;
2206   let Inst{20} = 1;
2207   let Inst{19-16} = Rn;
2208   let Inst{15-0} = 0xa00;
2209 }
2210
2211 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2212   let Inst{24-23} = 0;
2213 }
2214 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2215   let Inst{24-23} = 0;
2216 }
2217 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2218   let Inst{24-23} = 0b10;
2219 }
2220 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2221   let Inst{24-23} = 0b10;
2222 }
2223 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2224   let Inst{24-23} = 0b01;
2225 }
2226 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2227   let Inst{24-23} = 0b01;
2228 }
2229 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2230   let Inst{24-23} = 0b11;
2231 }
2232 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2233   let Inst{24-23} = 0b11;
2234 }
2235
2236 //===----------------------------------------------------------------------===//
2237 //  Load / Store Instructions.
2238 //
2239
2240 // Load
2241
2242
2243 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2244                     UnOpFrag<(load node:$Src)>>;
2245 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2246                     UnOpFrag<(zextloadi8 node:$Src)>>;
2247 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2248                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2249 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2250                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2251
2252 // Special LDR for loads from non-pc-relative constpools.
2253 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2254     isReMaterializable = 1, isCodeGenOnly = 1 in
2255 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2256                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2257                  []> {
2258   bits<4> Rt;
2259   bits<17> addr;
2260   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2261   let Inst{19-16} = 0b1111;
2262   let Inst{15-12} = Rt;
2263   let Inst{11-0}  = addr{11-0};   // imm12
2264 }
2265
2266 // Loads with zero extension
2267 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2268                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2269                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2270
2271 // Loads with sign extension
2272 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2273                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2274                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2275
2276 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2277                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2278                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2279
2280 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2281 // Load doubleword
2282 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2283                  (ins addrmode3:$addr), LdMiscFrm,
2284                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2285                  []>, Requires<[IsARM, HasV5TE]>;
2286 }
2287
2288 // Indexed loads
2289 multiclass AI2_ldridx<bit isByte, string opc,
2290                       InstrItinClass iii, InstrItinClass iir> {
2291   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2292                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2293                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2294     bits<17> addr;
2295     let Inst{25} = 0;
2296     let Inst{23} = addr{12};
2297     let Inst{19-16} = addr{16-13};
2298     let Inst{11-0} = addr{11-0};
2299     let DecoderMethod = "DecodeLDRPreImm";
2300   }
2301
2302   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2303                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2304                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2305     bits<17> addr;
2306     let Inst{25} = 1;
2307     let Inst{23} = addr{12};
2308     let Inst{19-16} = addr{16-13};
2309     let Inst{11-0} = addr{11-0};
2310     let Inst{4} = 0;
2311     let DecoderMethod = "DecodeLDRPreReg";
2312   }
2313
2314   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2315                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2316                        IndexModePost, LdFrm, iir,
2317                        opc, "\t$Rt, $addr, $offset",
2318                        "$addr.base = $Rn_wb", []> {
2319      // {12}     isAdd
2320      // {11-0}   imm12/Rm
2321      bits<14> offset;
2322      bits<4> addr;
2323      let Inst{25} = 1;
2324      let Inst{23} = offset{12};
2325      let Inst{19-16} = addr;
2326      let Inst{11-0} = offset{11-0};
2327      let Inst{4} = 0;
2328
2329     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2330    }
2331
2332    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2333                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2334                       IndexModePost, LdFrm, iii,
2335                       opc, "\t$Rt, $addr, $offset",
2336                       "$addr.base = $Rn_wb", []> {
2337     // {12}     isAdd
2338     // {11-0}   imm12/Rm
2339     bits<14> offset;
2340     bits<4> addr;
2341     let Inst{25} = 0;
2342     let Inst{23} = offset{12};
2343     let Inst{19-16} = addr;
2344     let Inst{11-0} = offset{11-0};
2345
2346     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2347   }
2348
2349 }
2350
2351 let mayLoad = 1, neverHasSideEffects = 1 in {
2352 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2353 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2354 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2355 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2356 }
2357
2358 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2359   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2360                         (ins addrmode3_pre:$addr), IndexModePre,
2361                         LdMiscFrm, itin,
2362                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2363     bits<14> addr;
2364     let Inst{23}    = addr{8};      // U bit
2365     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2366     let Inst{19-16} = addr{12-9};   // Rn
2367     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2368     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2369     let DecoderMethod = "DecodeAddrMode3Instruction";
2370   }
2371   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2372                         (ins addr_offset_none:$addr, am3offset:$offset),
2373                         IndexModePost, LdMiscFrm, itin,
2374                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2375                         []> {
2376     bits<10> offset;
2377     bits<4> addr;
2378     let Inst{23}    = offset{8};      // U bit
2379     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2380     let Inst{19-16} = addr;
2381     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2382     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2383     let DecoderMethod = "DecodeAddrMode3Instruction";
2384   }
2385 }
2386
2387 let mayLoad = 1, neverHasSideEffects = 1 in {
2388 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2389 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2390 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2391 let hasExtraDefRegAllocReq = 1 in {
2392 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2393                           (ins addrmode3_pre:$addr), IndexModePre,
2394                           LdMiscFrm, IIC_iLoad_d_ru,
2395                           "ldrd", "\t$Rt, $Rt2, $addr!",
2396                           "$addr.base = $Rn_wb", []> {
2397   bits<14> addr;
2398   let Inst{23}    = addr{8};      // U bit
2399   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2400   let Inst{19-16} = addr{12-9};   // Rn
2401   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2402   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2403   let DecoderMethod = "DecodeAddrMode3Instruction";
2404 }
2405 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2406                           (ins addr_offset_none:$addr, am3offset:$offset),
2407                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2408                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2409                           "$addr.base = $Rn_wb", []> {
2410   bits<10> offset;
2411   bits<4> addr;
2412   let Inst{23}    = offset{8};      // U bit
2413   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2414   let Inst{19-16} = addr;
2415   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2416   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2417   let DecoderMethod = "DecodeAddrMode3Instruction";
2418 }
2419 } // hasExtraDefRegAllocReq = 1
2420 } // mayLoad = 1, neverHasSideEffects = 1
2421
2422 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2423 let mayLoad = 1, neverHasSideEffects = 1 in {
2424 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2425                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2426                     IndexModePost, LdFrm, IIC_iLoad_ru,
2427                     "ldrt", "\t$Rt, $addr, $offset",
2428                     "$addr.base = $Rn_wb", []> {
2429   // {12}     isAdd
2430   // {11-0}   imm12/Rm
2431   bits<14> offset;
2432   bits<4> addr;
2433   let Inst{25} = 1;
2434   let Inst{23} = offset{12};
2435   let Inst{21} = 1; // overwrite
2436   let Inst{19-16} = addr;
2437   let Inst{11-5} = offset{11-5};
2438   let Inst{4} = 0;
2439   let Inst{3-0} = offset{3-0};
2440   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2441 }
2442
2443 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2444                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2445                    IndexModePost, LdFrm, IIC_iLoad_ru,
2446                    "ldrt", "\t$Rt, $addr, $offset",
2447                    "$addr.base = $Rn_wb", []> {
2448   // {12}     isAdd
2449   // {11-0}   imm12/Rm
2450   bits<14> offset;
2451   bits<4> addr;
2452   let Inst{25} = 0;
2453   let Inst{23} = offset{12};
2454   let Inst{21} = 1; // overwrite
2455   let Inst{19-16} = addr;
2456   let Inst{11-0} = offset{11-0};
2457   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2458 }
2459
2460 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2461                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2462                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2463                      "ldrbt", "\t$Rt, $addr, $offset",
2464                      "$addr.base = $Rn_wb", []> {
2465   // {12}     isAdd
2466   // {11-0}   imm12/Rm
2467   bits<14> offset;
2468   bits<4> addr;
2469   let Inst{25} = 1;
2470   let Inst{23} = offset{12};
2471   let Inst{21} = 1; // overwrite
2472   let Inst{19-16} = addr;
2473   let Inst{11-5} = offset{11-5};
2474   let Inst{4} = 0;
2475   let Inst{3-0} = offset{3-0};
2476   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2477 }
2478
2479 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2480                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2481                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2482                     "ldrbt", "\t$Rt, $addr, $offset",
2483                     "$addr.base = $Rn_wb", []> {
2484   // {12}     isAdd
2485   // {11-0}   imm12/Rm
2486   bits<14> offset;
2487   bits<4> addr;
2488   let Inst{25} = 0;
2489   let Inst{23} = offset{12};
2490   let Inst{21} = 1; // overwrite
2491   let Inst{19-16} = addr;
2492   let Inst{11-0} = offset{11-0};
2493   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2494 }
2495
2496 multiclass AI3ldrT<bits<4> op, string opc> {
2497   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2498                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2499                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2500                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2501     bits<9> offset;
2502     let Inst{23} = offset{8};
2503     let Inst{22} = 1;
2504     let Inst{11-8} = offset{7-4};
2505     let Inst{3-0} = offset{3-0};
2506   }
2507   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2508                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2509                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2510                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2511     bits<5> Rm;
2512     let Inst{23} = Rm{4};
2513     let Inst{22} = 0;
2514     let Inst{11-8} = 0;
2515     let Unpredictable{11-8} = 0b1111;
2516     let Inst{3-0} = Rm{3-0};
2517     let DecoderMethod = "DecodeLDR";
2518   }
2519 }
2520
2521 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2522 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2523 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2524 }
2525
2526 // Store
2527
2528 // Stores with truncate
2529 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2530                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2531                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2532
2533 // Store doubleword
2534 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2535 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2536                StMiscFrm, IIC_iStore_d_r,
2537                "strd", "\t$Rt, $src2, $addr", []>,
2538            Requires<[IsARM, HasV5TE]> {
2539   let Inst{21} = 0;
2540 }
2541
2542 // Indexed stores
2543 multiclass AI2_stridx<bit isByte, string opc,
2544                       InstrItinClass iii, InstrItinClass iir> {
2545   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2546                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2547                             StFrm, iii,
2548                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2549     bits<17> addr;
2550     let Inst{25} = 0;
2551     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2552     let Inst{19-16} = addr{16-13};  // Rn
2553     let Inst{11-0}  = addr{11-0};   // imm12
2554     let DecoderMethod = "DecodeSTRPreImm";
2555   }
2556
2557   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2558                       (ins GPR:$Rt, ldst_so_reg:$addr),
2559                       IndexModePre, StFrm, iir,
2560                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2561     bits<17> addr;
2562     let Inst{25} = 1;
2563     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2564     let Inst{19-16} = addr{16-13}; // Rn
2565     let Inst{11-0}  = addr{11-0};
2566     let Inst{4}     = 0;           // Inst{4} = 0
2567     let DecoderMethod = "DecodeSTRPreReg";
2568   }
2569   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2570                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2571                 IndexModePost, StFrm, iir,
2572                 opc, "\t$Rt, $addr, $offset",
2573                 "$addr.base = $Rn_wb", []> {
2574      // {12}     isAdd
2575      // {11-0}   imm12/Rm
2576      bits<14> offset;
2577      bits<4> addr;
2578      let Inst{25} = 1;
2579      let Inst{23} = offset{12};
2580      let Inst{19-16} = addr;
2581      let Inst{11-0} = offset{11-0};
2582      let Inst{4} = 0;
2583
2584     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2585    }
2586
2587    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2588                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2589                 IndexModePost, StFrm, iii,
2590                 opc, "\t$Rt, $addr, $offset",
2591                 "$addr.base = $Rn_wb", []> {
2592     // {12}     isAdd
2593     // {11-0}   imm12/Rm
2594     bits<14> offset;
2595     bits<4> addr;
2596     let Inst{25} = 0;
2597     let Inst{23} = offset{12};
2598     let Inst{19-16} = addr;
2599     let Inst{11-0} = offset{11-0};
2600
2601     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2602   }
2603 }
2604
2605 let mayStore = 1, neverHasSideEffects = 1 in {
2606 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2607 // IIC_iStore_siu depending on whether it the offset register is shifted.
2608 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2609 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2610 }
2611
2612 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2613                          am2offset_reg:$offset),
2614              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2615                            am2offset_reg:$offset)>;
2616 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2617                          am2offset_imm:$offset),
2618              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2619                            am2offset_imm:$offset)>;
2620 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2621                              am2offset_reg:$offset),
2622              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2623                             am2offset_reg:$offset)>;
2624 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2625                              am2offset_imm:$offset),
2626              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2627                             am2offset_imm:$offset)>;
2628
2629 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2630 // put the patterns on the instruction definitions directly as ISel wants
2631 // the address base and offset to be separate operands, not a single
2632 // complex operand like we represent the instructions themselves. The
2633 // pseudos map between the two.
2634 let usesCustomInserter = 1,
2635     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2636 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2637                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2638                4, IIC_iStore_ru,
2639             [(set GPR:$Rn_wb,
2640                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2641 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2642                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2643                4, IIC_iStore_ru,
2644             [(set GPR:$Rn_wb,
2645                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2646 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2647                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2648                4, IIC_iStore_ru,
2649             [(set GPR:$Rn_wb,
2650                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2651 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2652                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2653                4, IIC_iStore_ru,
2654             [(set GPR:$Rn_wb,
2655                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2656 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2657                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2658                4, IIC_iStore_ru,
2659             [(set GPR:$Rn_wb,
2660                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2661 }
2662
2663
2664
2665 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2666                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2667                            StMiscFrm, IIC_iStore_bh_ru,
2668                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2669   bits<14> addr;
2670   let Inst{23}    = addr{8};      // U bit
2671   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2672   let Inst{19-16} = addr{12-9};   // Rn
2673   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2674   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2675   let DecoderMethod = "DecodeAddrMode3Instruction";
2676 }
2677
2678 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2679                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2680                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2681                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2682                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2683                                                       addr_offset_none:$addr,
2684                                                       am3offset:$offset))]> {
2685   bits<10> offset;
2686   bits<4> addr;
2687   let Inst{23}    = offset{8};      // U bit
2688   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2689   let Inst{19-16} = addr;
2690   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2691   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2692   let DecoderMethod = "DecodeAddrMode3Instruction";
2693 }
2694
2695 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2696 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2697                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2698                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2699                           "strd", "\t$Rt, $Rt2, $addr!",
2700                           "$addr.base = $Rn_wb", []> {
2701   bits<14> addr;
2702   let Inst{23}    = addr{8};      // U bit
2703   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2704   let Inst{19-16} = addr{12-9};   // Rn
2705   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2706   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2707   let DecoderMethod = "DecodeAddrMode3Instruction";
2708 }
2709
2710 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2711                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2712                                am3offset:$offset),
2713                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2714                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2715                           "$addr.base = $Rn_wb", []> {
2716   bits<10> offset;
2717   bits<4> addr;
2718   let Inst{23}    = offset{8};      // U bit
2719   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2720   let Inst{19-16} = addr;
2721   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2722   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2723   let DecoderMethod = "DecodeAddrMode3Instruction";
2724 }
2725 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2726
2727 // STRT, STRBT, and STRHT
2728
2729 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2730                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2731                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2732                    "strbt", "\t$Rt, $addr, $offset",
2733                    "$addr.base = $Rn_wb", []> {
2734   // {12}     isAdd
2735   // {11-0}   imm12/Rm
2736   bits<14> offset;
2737   bits<4> addr;
2738   let Inst{25} = 1;
2739   let Inst{23} = offset{12};
2740   let Inst{21} = 1; // overwrite
2741   let Inst{19-16} = addr;
2742   let Inst{11-5} = offset{11-5};
2743   let Inst{4} = 0;
2744   let Inst{3-0} = offset{3-0};
2745   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2746 }
2747
2748 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2749                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2750                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2751                    "strbt", "\t$Rt, $addr, $offset",
2752                    "$addr.base = $Rn_wb", []> {
2753   // {12}     isAdd
2754   // {11-0}   imm12/Rm
2755   bits<14> offset;
2756   bits<4> addr;
2757   let Inst{25} = 0;
2758   let Inst{23} = offset{12};
2759   let Inst{21} = 1; // overwrite
2760   let Inst{19-16} = addr;
2761   let Inst{11-0} = offset{11-0};
2762   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2763 }
2764
2765 let mayStore = 1, neverHasSideEffects = 1 in {
2766 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2767                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2768                    IndexModePost, StFrm, IIC_iStore_ru,
2769                    "strt", "\t$Rt, $addr, $offset",
2770                    "$addr.base = $Rn_wb", []> {
2771   // {12}     isAdd
2772   // {11-0}   imm12/Rm
2773   bits<14> offset;
2774   bits<4> addr;
2775   let Inst{25} = 1;
2776   let Inst{23} = offset{12};
2777   let Inst{21} = 1; // overwrite
2778   let Inst{19-16} = addr;
2779   let Inst{11-5} = offset{11-5};
2780   let Inst{4} = 0;
2781   let Inst{3-0} = offset{3-0};
2782   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2783 }
2784
2785 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2786                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2787                    IndexModePost, StFrm, IIC_iStore_ru,
2788                    "strt", "\t$Rt, $addr, $offset",
2789                    "$addr.base = $Rn_wb", []> {
2790   // {12}     isAdd
2791   // {11-0}   imm12/Rm
2792   bits<14> offset;
2793   bits<4> addr;
2794   let Inst{25} = 0;
2795   let Inst{23} = offset{12};
2796   let Inst{21} = 1; // overwrite
2797   let Inst{19-16} = addr;
2798   let Inst{11-0} = offset{11-0};
2799   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2800 }
2801 }
2802
2803
2804 multiclass AI3strT<bits<4> op, string opc> {
2805   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2806                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2807                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2808                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2809     bits<9> offset;
2810     let Inst{23} = offset{8};
2811     let Inst{22} = 1;
2812     let Inst{11-8} = offset{7-4};
2813     let Inst{3-0} = offset{3-0};
2814   }
2815   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2816                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2817                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2818                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2819     bits<5> Rm;
2820     let Inst{23} = Rm{4};
2821     let Inst{22} = 0;
2822     let Inst{11-8} = 0;
2823     let Inst{3-0} = Rm{3-0};
2824   }
2825 }
2826
2827
2828 defm STRHT : AI3strT<0b1011, "strht">;
2829
2830
2831 //===----------------------------------------------------------------------===//
2832 //  Load / store multiple Instructions.
2833 //
2834
2835 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2836                          InstrItinClass itin, InstrItinClass itin_upd> {
2837   // IA is the default, so no need for an explicit suffix on the
2838   // mnemonic here. Without it is the canonical spelling.
2839   def IA :
2840     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2841          IndexModeNone, f, itin,
2842          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2843     let Inst{24-23} = 0b01;       // Increment After
2844     let Inst{22}    = P_bit;
2845     let Inst{21}    = 0;          // No writeback
2846     let Inst{20}    = L_bit;
2847   }
2848   def IA_UPD :
2849     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2850          IndexModeUpd, f, itin_upd,
2851          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2852     let Inst{24-23} = 0b01;       // Increment After
2853     let Inst{22}    = P_bit;
2854     let Inst{21}    = 1;          // Writeback
2855     let Inst{20}    = L_bit;
2856
2857     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2858   }
2859   def DA :
2860     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2861          IndexModeNone, f, itin,
2862          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2863     let Inst{24-23} = 0b00;       // Decrement After
2864     let Inst{22}    = P_bit;
2865     let Inst{21}    = 0;          // No writeback
2866     let Inst{20}    = L_bit;
2867   }
2868   def DA_UPD :
2869     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2870          IndexModeUpd, f, itin_upd,
2871          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2872     let Inst{24-23} = 0b00;       // Decrement After
2873     let Inst{22}    = P_bit;
2874     let Inst{21}    = 1;          // Writeback
2875     let Inst{20}    = L_bit;
2876
2877     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2878   }
2879   def DB :
2880     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2881          IndexModeNone, f, itin,
2882          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2883     let Inst{24-23} = 0b10;       // Decrement Before
2884     let Inst{22}    = P_bit;
2885     let Inst{21}    = 0;          // No writeback
2886     let Inst{20}    = L_bit;
2887   }
2888   def DB_UPD :
2889     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2890          IndexModeUpd, f, itin_upd,
2891          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2892     let Inst{24-23} = 0b10;       // Decrement Before
2893     let Inst{22}    = P_bit;
2894     let Inst{21}    = 1;          // Writeback
2895     let Inst{20}    = L_bit;
2896
2897     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2898   }
2899   def IB :
2900     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2901          IndexModeNone, f, itin,
2902          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2903     let Inst{24-23} = 0b11;       // Increment Before
2904     let Inst{22}    = P_bit;
2905     let Inst{21}    = 0;          // No writeback
2906     let Inst{20}    = L_bit;
2907   }
2908   def IB_UPD :
2909     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2910          IndexModeUpd, f, itin_upd,
2911          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2912     let Inst{24-23} = 0b11;       // Increment Before
2913     let Inst{22}    = P_bit;
2914     let Inst{21}    = 1;          // Writeback
2915     let Inst{20}    = L_bit;
2916
2917     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2918   }
2919 }
2920
2921 let neverHasSideEffects = 1 in {
2922
2923 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2924 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2925                          IIC_iLoad_mu>;
2926
2927 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2928 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2929                          IIC_iStore_mu>;
2930
2931 } // neverHasSideEffects
2932
2933 // FIXME: remove when we have a way to marking a MI with these properties.
2934 // FIXME: Should pc be an implicit operand like PICADD, etc?
2935 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2936     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2937 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2938                                                  reglist:$regs, variable_ops),
2939                      4, IIC_iLoad_mBr, [],
2940                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2941       RegConstraint<"$Rn = $wb">;
2942
2943 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2944 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2945                                IIC_iLoad_mu>;
2946
2947 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2948 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2949                                IIC_iStore_mu>;
2950
2951
2952
2953 //===----------------------------------------------------------------------===//
2954 //  Move Instructions.
2955 //
2956
2957 let neverHasSideEffects = 1 in
2958 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2959                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2960   bits<4> Rd;
2961   bits<4> Rm;
2962
2963   let Inst{19-16} = 0b0000;
2964   let Inst{11-4} = 0b00000000;
2965   let Inst{25} = 0;
2966   let Inst{3-0} = Rm;
2967   let Inst{15-12} = Rd;
2968 }
2969
2970 // A version for the smaller set of tail call registers.
2971 let neverHasSideEffects = 1 in
2972 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2973                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2974   bits<4> Rd;
2975   bits<4> Rm;
2976
2977   let Inst{11-4} = 0b00000000;
2978   let Inst{25} = 0;
2979   let Inst{3-0} = Rm;
2980   let Inst{15-12} = Rd;
2981 }
2982
2983 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2984                 DPSoRegRegFrm, IIC_iMOVsr,
2985                 "mov", "\t$Rd, $src",
2986                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2987                 Sched<[WriteALU]> {
2988   bits<4> Rd;
2989   bits<12> src;
2990   let Inst{15-12} = Rd;
2991   let Inst{19-16} = 0b0000;
2992   let Inst{11-8} = src{11-8};
2993   let Inst{7} = 0;
2994   let Inst{6-5} = src{6-5};
2995   let Inst{4} = 1;
2996   let Inst{3-0} = src{3-0};
2997   let Inst{25} = 0;
2998 }
2999
3000 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3001                 DPSoRegImmFrm, IIC_iMOVsr,
3002                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3003                 UnaryDP, Sched<[WriteALU]> {
3004   bits<4> Rd;
3005   bits<12> src;
3006   let Inst{15-12} = Rd;
3007   let Inst{19-16} = 0b0000;
3008   let Inst{11-5} = src{11-5};
3009   let Inst{4} = 0;
3010   let Inst{3-0} = src{3-0};
3011   let Inst{25} = 0;
3012 }
3013
3014 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3015 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3016                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3017                 Sched<[WriteALU]> {
3018   bits<4> Rd;
3019   bits<12> imm;
3020   let Inst{25} = 1;
3021   let Inst{15-12} = Rd;
3022   let Inst{19-16} = 0b0000;
3023   let Inst{11-0} = imm;
3024 }
3025
3026 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3027 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3028                  DPFrm, IIC_iMOVi,
3029                  "movw", "\t$Rd, $imm",
3030                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3031                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3032   bits<4> Rd;
3033   bits<16> imm;
3034   let Inst{15-12} = Rd;
3035   let Inst{11-0}  = imm{11-0};
3036   let Inst{19-16} = imm{15-12};
3037   let Inst{20} = 0;
3038   let Inst{25} = 1;
3039   let DecoderMethod = "DecodeArmMOVTWInstruction";
3040 }
3041
3042 def : InstAlias<"mov${p} $Rd, $imm",
3043                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3044         Requires<[IsARM]>;
3045
3046 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3047                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3048                       Sched<[WriteALU]>;
3049
3050 let Constraints = "$src = $Rd" in {
3051 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3052                   (ins GPR:$src, imm0_65535_expr:$imm),
3053                   DPFrm, IIC_iMOVi,
3054                   "movt", "\t$Rd, $imm",
3055                   [(set GPRnopc:$Rd,
3056                         (or (and GPR:$src, 0xffff),
3057                             lo16AllZero:$imm))]>, UnaryDP,
3058                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3059   bits<4> Rd;
3060   bits<16> imm;
3061   let Inst{15-12} = Rd;
3062   let Inst{11-0}  = imm{11-0};
3063   let Inst{19-16} = imm{15-12};
3064   let Inst{20} = 0;
3065   let Inst{25} = 1;
3066   let DecoderMethod = "DecodeArmMOVTWInstruction";
3067 }
3068
3069 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3070                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3071                       Sched<[WriteALU]>;
3072
3073 } // Constraints
3074
3075 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3076       Requires<[IsARM, HasV6T2]>;
3077
3078 let Uses = [CPSR] in
3079 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3080                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3081                     Requires<[IsARM]>, Sched<[WriteALU]>;
3082
3083 // These aren't really mov instructions, but we have to define them this way
3084 // due to flag operands.
3085
3086 let Defs = [CPSR] in {
3087 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3088                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3089                       Sched<[WriteALU]>, Requires<[IsARM]>;
3090 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3091                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3092                       Sched<[WriteALU]>, Requires<[IsARM]>;
3093 }
3094
3095 //===----------------------------------------------------------------------===//
3096 //  Extend Instructions.
3097 //
3098
3099 // Sign extenders
3100
3101 def SXTB  : AI_ext_rrot<0b01101010,
3102                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3103 def SXTH  : AI_ext_rrot<0b01101011,
3104                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3105
3106 def SXTAB : AI_exta_rrot<0b01101010,
3107                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3108 def SXTAH : AI_exta_rrot<0b01101011,
3109                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3110
3111 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3112
3113 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3114
3115 // Zero extenders
3116
3117 let AddedComplexity = 16 in {
3118 def UXTB   : AI_ext_rrot<0b01101110,
3119                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3120 def UXTH   : AI_ext_rrot<0b01101111,
3121                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3122 def UXTB16 : AI_ext_rrot<0b01101100,
3123                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3124
3125 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3126 //        The transformation should probably be done as a combiner action
3127 //        instead so we can include a check for masking back in the upper
3128 //        eight bits of the source into the lower eight bits of the result.
3129 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3130 //               (UXTB16r_rot GPR:$Src, 3)>;
3131 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3132                (UXTB16 GPR:$Src, 1)>;
3133
3134 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3135                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3136 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3137                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3138 }
3139
3140 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3141 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3142
3143
3144 def SBFX  : I<(outs GPRnopc:$Rd),
3145               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3146                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3147                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3148                Requires<[IsARM, HasV6T2]> {
3149   bits<4> Rd;
3150   bits<4> Rn;
3151   bits<5> lsb;
3152   bits<5> width;
3153   let Inst{27-21} = 0b0111101;
3154   let Inst{6-4}   = 0b101;
3155   let Inst{20-16} = width;
3156   let Inst{15-12} = Rd;
3157   let Inst{11-7}  = lsb;
3158   let Inst{3-0}   = Rn;
3159 }
3160
3161 def UBFX  : I<(outs GPR:$Rd),
3162               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3163                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3164                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3165                Requires<[IsARM, HasV6T2]> {
3166   bits<4> Rd;
3167   bits<4> Rn;
3168   bits<5> lsb;
3169   bits<5> width;
3170   let Inst{27-21} = 0b0111111;
3171   let Inst{6-4}   = 0b101;
3172   let Inst{20-16} = width;
3173   let Inst{15-12} = Rd;
3174   let Inst{11-7}  = lsb;
3175   let Inst{3-0}   = Rn;
3176 }
3177
3178 //===----------------------------------------------------------------------===//
3179 //  Arithmetic Instructions.
3180 //
3181
3182 defm ADD  : AsI1_bin_irs<0b0100, "add",
3183                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3184                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3185 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3186                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3187                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3188
3189 // ADD and SUB with 's' bit set.
3190 //
3191 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3192 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3193 // AdjustInstrPostInstrSelection where we determine whether or not to
3194 // set the "s" bit based on CPSR liveness.
3195 //
3196 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3197 // support for an optional CPSR definition that corresponds to the DAG
3198 // node's second value. We can then eliminate the implicit def of CPSR.
3199 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3200                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3201 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3202                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3203
3204 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3205               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3206 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3207               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3208
3209 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3210                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3211                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3212
3213 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3214 // CPSR and the implicit def of CPSR is not needed.
3215 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3216                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3217
3218 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3219                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3220
3221 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3222 // The assume-no-carry-in form uses the negation of the input since add/sub
3223 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3224 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3225 // details.
3226 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3227              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3228 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3229              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3230
3231 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3232              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3233              Requires<[IsARM, HasV6T2]>;
3234 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3235              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3236              Requires<[IsARM, HasV6T2]>;
3237
3238 // The with-carry-in form matches bitwise not instead of the negation.
3239 // Effectively, the inverse interpretation of the carry flag already accounts
3240 // for part of the negation.
3241 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3242              (SBCri   GPR:$src, so_imm_not:$imm)>;
3243 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3244              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3245
3246 // Note: These are implemented in C++ code, because they have to generate
3247 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3248 // cannot produce.
3249 // (mul X, 2^n+1) -> (add (X << n), X)
3250 // (mul X, 2^n-1) -> (rsb X, (X << n))
3251
3252 // ARM Arithmetic Instruction
3253 // GPR:$dst = GPR:$a op GPR:$b
3254 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3255           list<dag> pattern = [],
3256           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3257           string asm = "\t$Rd, $Rn, $Rm">
3258   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3259     Sched<[WriteALU, ReadALU, ReadALU]> {
3260   bits<4> Rn;
3261   bits<4> Rd;
3262   bits<4> Rm;
3263   let Inst{27-20} = op27_20;
3264   let Inst{11-4} = op11_4;
3265   let Inst{19-16} = Rn;
3266   let Inst{15-12} = Rd;
3267   let Inst{3-0}   = Rm;
3268
3269   let Unpredictable{11-8} = 0b1111;
3270 }
3271
3272 // Saturating add/subtract
3273
3274 let DecoderMethod = "DecodeQADDInstruction" in
3275 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3276                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3277                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3278
3279 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3280                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3281                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3282 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3283                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3284                   "\t$Rd, $Rm, $Rn">;
3285 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3286                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3287                   "\t$Rd, $Rm, $Rn">;
3288
3289 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3290 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3291 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3292 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3293 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3294 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3295 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3296 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3297 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3298 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3299 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3300 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3301
3302 // Signed/Unsigned add/subtract
3303
3304 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3305 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3306 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3307 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3308 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3309 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3310 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3311 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3312 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3313 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3314 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3315 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3316
3317 // Signed/Unsigned halving add/subtract
3318
3319 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3320 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3321 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3322 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3323 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3324 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3325 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3326 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3327 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3328 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3329 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3330 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3331
3332 // Unsigned Sum of Absolute Differences [and Accumulate].
3333
3334 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3335                 MulFrm /* for convenience */, NoItinerary, "usad8",
3336                 "\t$Rd, $Rn, $Rm", []>,
3337              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3338   bits<4> Rd;
3339   bits<4> Rn;
3340   bits<4> Rm;
3341   let Inst{27-20} = 0b01111000;
3342   let Inst{15-12} = 0b1111;
3343   let Inst{7-4} = 0b0001;
3344   let Inst{19-16} = Rd;
3345   let Inst{11-8} = Rm;
3346   let Inst{3-0} = Rn;
3347 }
3348 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3349                 MulFrm /* for convenience */, NoItinerary, "usada8",
3350                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3351              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3352   bits<4> Rd;
3353   bits<4> Rn;
3354   bits<4> Rm;
3355   bits<4> Ra;
3356   let Inst{27-20} = 0b01111000;
3357   let Inst{7-4} = 0b0001;
3358   let Inst{19-16} = Rd;
3359   let Inst{15-12} = Ra;
3360   let Inst{11-8} = Rm;
3361   let Inst{3-0} = Rn;
3362 }
3363
3364 // Signed/Unsigned saturate
3365
3366 def SSAT : AI<(outs GPRnopc:$Rd),
3367               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3368               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3369   bits<4> Rd;
3370   bits<5> sat_imm;
3371   bits<4> Rn;
3372   bits<8> sh;
3373   let Inst{27-21} = 0b0110101;
3374   let Inst{5-4} = 0b01;
3375   let Inst{20-16} = sat_imm;
3376   let Inst{15-12} = Rd;
3377   let Inst{11-7} = sh{4-0};
3378   let Inst{6} = sh{5};
3379   let Inst{3-0} = Rn;
3380 }
3381
3382 def SSAT16 : AI<(outs GPRnopc:$Rd),
3383                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3384                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3385   bits<4> Rd;
3386   bits<4> sat_imm;
3387   bits<4> Rn;
3388   let Inst{27-20} = 0b01101010;
3389   let Inst{11-4} = 0b11110011;
3390   let Inst{15-12} = Rd;
3391   let Inst{19-16} = sat_imm;
3392   let Inst{3-0} = Rn;
3393 }
3394
3395 def USAT : AI<(outs GPRnopc:$Rd),
3396               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3397               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3398   bits<4> Rd;
3399   bits<5> sat_imm;
3400   bits<4> Rn;
3401   bits<8> sh;
3402   let Inst{27-21} = 0b0110111;
3403   let Inst{5-4} = 0b01;
3404   let Inst{15-12} = Rd;
3405   let Inst{11-7} = sh{4-0};
3406   let Inst{6} = sh{5};
3407   let Inst{20-16} = sat_imm;
3408   let Inst{3-0} = Rn;
3409 }
3410
3411 def USAT16 : AI<(outs GPRnopc:$Rd),
3412                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3413                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3414   bits<4> Rd;
3415   bits<4> sat_imm;
3416   bits<4> Rn;
3417   let Inst{27-20} = 0b01101110;
3418   let Inst{11-4} = 0b11110011;
3419   let Inst{15-12} = Rd;
3420   let Inst{19-16} = sat_imm;
3421   let Inst{3-0} = Rn;
3422 }
3423
3424 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3425                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3426 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3427                (USAT imm:$pos, GPRnopc:$a, 0)>;
3428
3429 //===----------------------------------------------------------------------===//
3430 //  Bitwise Instructions.
3431 //
3432
3433 defm AND   : AsI1_bin_irs<0b0000, "and",
3434                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3435                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3436 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3437                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3438                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3439 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3440                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3441                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3442 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3443                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3444                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3445
3446 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3447 // like in the actual instruction encoding. The complexity of mapping the mask
3448 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3449 // instruction description.
3450 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3451                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3452                "bfc", "\t$Rd, $imm", "$src = $Rd",
3453                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3454                Requires<[IsARM, HasV6T2]> {
3455   bits<4> Rd;
3456   bits<10> imm;
3457   let Inst{27-21} = 0b0111110;
3458   let Inst{6-0}   = 0b0011111;
3459   let Inst{15-12} = Rd;
3460   let Inst{11-7}  = imm{4-0}; // lsb
3461   let Inst{20-16} = imm{9-5}; // msb
3462 }
3463
3464 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3465 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3466           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3467           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3468           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3469                            bf_inv_mask_imm:$imm))]>,
3470           Requires<[IsARM, HasV6T2]> {
3471   bits<4> Rd;
3472   bits<4> Rn;
3473   bits<10> imm;
3474   let Inst{27-21} = 0b0111110;
3475   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3476   let Inst{15-12} = Rd;
3477   let Inst{11-7}  = imm{4-0}; // lsb
3478   let Inst{20-16} = imm{9-5}; // width
3479   let Inst{3-0}   = Rn;
3480 }
3481
3482 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3483                   "mvn", "\t$Rd, $Rm",
3484                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3485   bits<4> Rd;
3486   bits<4> Rm;
3487   let Inst{25} = 0;
3488   let Inst{19-16} = 0b0000;
3489   let Inst{11-4} = 0b00000000;
3490   let Inst{15-12} = Rd;
3491   let Inst{3-0} = Rm;
3492 }
3493 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3494                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3495                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3496                   Sched<[WriteALU]> {
3497   bits<4> Rd;
3498   bits<12> shift;
3499   let Inst{25} = 0;
3500   let Inst{19-16} = 0b0000;
3501   let Inst{15-12} = Rd;
3502   let Inst{11-5} = shift{11-5};
3503   let Inst{4} = 0;
3504   let Inst{3-0} = shift{3-0};
3505 }
3506 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3507                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3508                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3509                   Sched<[WriteALU]> {
3510   bits<4> Rd;
3511   bits<12> shift;
3512   let Inst{25} = 0;
3513   let Inst{19-16} = 0b0000;
3514   let Inst{15-12} = Rd;
3515   let Inst{11-8} = shift{11-8};
3516   let Inst{7} = 0;
3517   let Inst{6-5} = shift{6-5};
3518   let Inst{4} = 1;
3519   let Inst{3-0} = shift{3-0};
3520 }
3521 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3522 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3523                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3524                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3525   bits<4> Rd;
3526   bits<12> imm;
3527   let Inst{25} = 1;
3528   let Inst{19-16} = 0b0000;
3529   let Inst{15-12} = Rd;
3530   let Inst{11-0} = imm;
3531 }
3532
3533 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3534              (BICri GPR:$src, so_imm_not:$imm)>;
3535
3536 //===----------------------------------------------------------------------===//
3537 //  Multiply Instructions.
3538 //
3539 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3540              string opc, string asm, list<dag> pattern>
3541   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3542   bits<4> Rd;
3543   bits<4> Rm;
3544   bits<4> Rn;
3545   let Inst{19-16} = Rd;
3546   let Inst{11-8}  = Rm;
3547   let Inst{3-0}   = Rn;
3548 }
3549 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3550              string opc, string asm, list<dag> pattern>
3551   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3552   bits<4> RdLo;
3553   bits<4> RdHi;
3554   bits<4> Rm;
3555   bits<4> Rn;
3556   let Inst{19-16} = RdHi;
3557   let Inst{15-12} = RdLo;
3558   let Inst{11-8}  = Rm;
3559   let Inst{3-0}   = Rn;
3560 }
3561 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3562              string opc, string asm, list<dag> pattern>
3563   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3564   bits<4> RdLo;
3565   bits<4> RdHi;
3566   bits<4> Rm;
3567   bits<4> Rn;
3568   let Inst{19-16} = RdHi;
3569   let Inst{15-12} = RdLo;
3570   let Inst{11-8}  = Rm;
3571   let Inst{3-0}   = Rn;
3572 }
3573
3574 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3575 //        property. Remove them when it's possible to add those properties
3576 //        on an individual MachineInstr, not just an instruction description.
3577 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3578 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3579                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3580                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3581                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3582                   Requires<[IsARM, HasV6]> {
3583   let Inst{15-12} = 0b0000;
3584   let Unpredictable{15-12} = 0b1111;
3585 }
3586
3587 let Constraints = "@earlyclobber $Rd" in
3588 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3589                                                     pred:$p, cc_out:$s),
3590                            4, IIC_iMUL32,
3591                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3592                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3593                Requires<[IsARM, NoV6, UseMulOps]>;
3594 }
3595
3596 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3597                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3598                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3599                    Requires<[IsARM, HasV6, UseMulOps]> {
3600   bits<4> Ra;
3601   let Inst{15-12} = Ra;
3602 }
3603
3604 let Constraints = "@earlyclobber $Rd" in
3605 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3606                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3607                            4, IIC_iMAC32,
3608                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3609                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3610                         Requires<[IsARM, NoV6]>;
3611
3612 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3613                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3614                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3615                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3616   bits<4> Rd;
3617   bits<4> Rm;
3618   bits<4> Rn;
3619   bits<4> Ra;
3620   let Inst{19-16} = Rd;
3621   let Inst{15-12} = Ra;
3622   let Inst{11-8}  = Rm;
3623   let Inst{3-0}   = Rn;
3624 }
3625
3626 // Extra precision multiplies with low / high results
3627 let neverHasSideEffects = 1 in {
3628 let isCommutable = 1 in {
3629 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3630                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3631                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3632                     Requires<[IsARM, HasV6]>;
3633
3634 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3635                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3636                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3637                     Requires<[IsARM, HasV6]>;
3638
3639 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3640 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3641                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3642                             4, IIC_iMUL64, [],
3643           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3644                            Requires<[IsARM, NoV6]>;
3645
3646 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3647                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3648                             4, IIC_iMUL64, [],
3649           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3650                            Requires<[IsARM, NoV6]>;
3651 }
3652 }
3653
3654 // Multiply + accumulate
3655 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3656                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3657                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3658          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3659 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3660                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3661                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3662          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3663
3664 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3665                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3666                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3667                     Requires<[IsARM, HasV6]> {
3668   bits<4> RdLo;
3669   bits<4> RdHi;
3670   bits<4> Rm;
3671   bits<4> Rn;
3672   let Inst{19-16} = RdHi;
3673   let Inst{15-12} = RdLo;
3674   let Inst{11-8}  = Rm;
3675   let Inst{3-0}   = Rn;
3676 }
3677
3678 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3679 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3680                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3681                               4, IIC_iMAC64, [],
3682              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3683                            pred:$p, cc_out:$s)>,
3684                            Requires<[IsARM, NoV6]>;
3685 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3686                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3687                               4, IIC_iMAC64, [],
3688              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3689                            pred:$p, cc_out:$s)>,
3690                            Requires<[IsARM, NoV6]>;
3691 }
3692
3693 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3694 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3695                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3696                               4, IIC_iMAC64, [],
3697           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3698                            Requires<[IsARM, NoV6]>;
3699 }
3700
3701 } // neverHasSideEffects
3702
3703 // Most significant word multiply
3704 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3705                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3706                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3707             Requires<[IsARM, HasV6]> {
3708   let Inst{15-12} = 0b1111;
3709 }
3710
3711 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3712                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3713             Requires<[IsARM, HasV6]> {
3714   let Inst{15-12} = 0b1111;
3715 }
3716
3717 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3718                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3719                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3720                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3721             Requires<[IsARM, HasV6, UseMulOps]>;
3722
3723 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3724                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3725                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3726             Requires<[IsARM, HasV6]>;
3727
3728 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3729                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3730                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3731             Requires<[IsARM, HasV6, UseMulOps]>;
3732
3733 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3734                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3735                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3736             Requires<[IsARM, HasV6]>;
3737
3738 multiclass AI_smul<string opc, PatFrag opnode> {
3739   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3740               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3741               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3742                                       (sext_inreg GPR:$Rm, i16)))]>,
3743            Requires<[IsARM, HasV5TE]>;
3744
3745   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3746               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3747               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3748                                       (sra GPR:$Rm, (i32 16))))]>,
3749            Requires<[IsARM, HasV5TE]>;
3750
3751   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3752               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3753               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3754                                       (sext_inreg GPR:$Rm, i16)))]>,
3755            Requires<[IsARM, HasV5TE]>;
3756
3757   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3758               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3759               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3760                                       (sra GPR:$Rm, (i32 16))))]>,
3761             Requires<[IsARM, HasV5TE]>;
3762
3763   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3764               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3765               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3766                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3767            Requires<[IsARM, HasV5TE]>;
3768
3769   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3770               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3771               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3772                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3773             Requires<[IsARM, HasV5TE]>;
3774 }
3775
3776
3777 multiclass AI_smla<string opc, PatFrag opnode> {
3778   let DecoderMethod = "DecodeSMLAInstruction" in {
3779   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3780               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3781               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3782               [(set GPRnopc:$Rd, (add GPR:$Ra,
3783                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3784                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3785            Requires<[IsARM, HasV5TE, UseMulOps]>;
3786
3787   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3788               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3789               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3790               [(set GPRnopc:$Rd,
3791                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3792                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3793            Requires<[IsARM, HasV5TE, UseMulOps]>;
3794
3795   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3796               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3797               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3798               [(set GPRnopc:$Rd,
3799                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3800                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3801            Requires<[IsARM, HasV5TE, UseMulOps]>;
3802
3803   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3804               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3805               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3806              [(set GPRnopc:$Rd,
3807                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3808                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3809             Requires<[IsARM, HasV5TE, UseMulOps]>;
3810
3811   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3812               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3813               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3814               [(set GPRnopc:$Rd,
3815                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3816                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3817            Requires<[IsARM, HasV5TE, UseMulOps]>;
3818
3819   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3820               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3821               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3822               [(set GPRnopc:$Rd,
3823                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3824                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3825             Requires<[IsARM, HasV5TE, UseMulOps]>;
3826   }
3827 }
3828
3829 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3830 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3831
3832 // Halfword multiply accumulate long: SMLAL<x><y>.
3833 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3834                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3835                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3836               Requires<[IsARM, HasV5TE]>;
3837
3838 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3839                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3840                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3841               Requires<[IsARM, HasV5TE]>;
3842
3843 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3844                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3845                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3846               Requires<[IsARM, HasV5TE]>;
3847
3848 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3849                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3850                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3851               Requires<[IsARM, HasV5TE]>;
3852
3853 // Helper class for AI_smld.
3854 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3855                     InstrItinClass itin, string opc, string asm>
3856   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3857   bits<4> Rn;
3858   bits<4> Rm;
3859   let Inst{27-23} = 0b01110;
3860   let Inst{22}    = long;
3861   let Inst{21-20} = 0b00;
3862   let Inst{11-8}  = Rm;
3863   let Inst{7}     = 0;
3864   let Inst{6}     = sub;
3865   let Inst{5}     = swap;
3866   let Inst{4}     = 1;
3867   let Inst{3-0}   = Rn;
3868 }
3869 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3870                 InstrItinClass itin, string opc, string asm>
3871   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3872   bits<4> Rd;
3873   let Inst{15-12} = 0b1111;
3874   let Inst{19-16} = Rd;
3875 }
3876 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3877                 InstrItinClass itin, string opc, string asm>
3878   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3879   bits<4> Ra;
3880   bits<4> Rd;
3881   let Inst{19-16} = Rd;
3882   let Inst{15-12} = Ra;
3883 }
3884 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3885                   InstrItinClass itin, string opc, string asm>
3886   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3887   bits<4> RdLo;
3888   bits<4> RdHi;
3889   let Inst{19-16} = RdHi;
3890   let Inst{15-12} = RdLo;
3891 }
3892
3893 multiclass AI_smld<bit sub, string opc> {
3894
3895   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3896                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3897                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3898
3899   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3900                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3901                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3902
3903   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3904                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3905                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3906
3907   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3908                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3909                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3910
3911 }
3912
3913 defm SMLA : AI_smld<0, "smla">;
3914 defm SMLS : AI_smld<1, "smls">;
3915
3916 multiclass AI_sdml<bit sub, string opc> {
3917
3918   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3919                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3920   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3921                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3922 }
3923
3924 defm SMUA : AI_sdml<0, "smua">;
3925 defm SMUS : AI_sdml<1, "smus">;
3926
3927 //===----------------------------------------------------------------------===//
3928 //  Division Instructions (ARMv7-A with virtualization extension)
3929 //
3930 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3931                    "sdiv", "\t$Rd, $Rn, $Rm",
3932                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3933            Requires<[IsARM, HasDivideInARM]>;
3934
3935 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3936                    "udiv", "\t$Rd, $Rn, $Rm",
3937                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3938            Requires<[IsARM, HasDivideInARM]>;
3939
3940 //===----------------------------------------------------------------------===//
3941 //  Misc. Arithmetic Instructions.
3942 //
3943
3944 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3945               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3946               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3947            Sched<[WriteALU]>;
3948
3949 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3950               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3951               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3952            Requires<[IsARM, HasV6T2]>,
3953            Sched<[WriteALU]>;
3954
3955 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3956               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3957               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3958            Sched<[WriteALU]>;
3959
3960 let AddedComplexity = 5 in
3961 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3962                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3963                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3964                Requires<[IsARM, HasV6]>,
3965            Sched<[WriteALU]>;
3966
3967 let AddedComplexity = 5 in
3968 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3969                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3970                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3971                Requires<[IsARM, HasV6]>,
3972            Sched<[WriteALU]>;
3973
3974 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3975                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3976                (REVSH GPR:$Rm)>;
3977
3978 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3979                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3980                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3981                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3982                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3983                                            0xFFFF0000)))]>,
3984                Requires<[IsARM, HasV6]>,
3985            Sched<[WriteALUsi, ReadALU]>;
3986
3987 // Alternate cases for PKHBT where identities eliminate some nodes.
3988 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3989                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3990 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3991                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3992
3993 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3994 // will match the pattern below.
3995 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3996                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3997                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3998                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3999                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4000                                            0xFFFF)))]>,
4001                Requires<[IsARM, HasV6]>,
4002            Sched<[WriteALUsi, ReadALU]>;
4003
4004 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4005 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4006 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4007 // pkhtb src1, src2, asr (17..31).
4008 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4009                    (srl GPRnopc:$src2, imm16:$sh)),
4010                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4011 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4012                    (sra GPRnopc:$src2, imm16_31:$sh)),
4013                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4014 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4015                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4016                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4017
4018 //===----------------------------------------------------------------------===//
4019 //  Comparison Instructions...
4020 //
4021
4022 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4023                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4024                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4025
4026 // ARMcmpZ can re-use the above instruction definitions.
4027 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4028              (CMPri   GPR:$src, so_imm:$imm)>;
4029 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4030              (CMPrr   GPR:$src, GPR:$rhs)>;
4031 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4032              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4033 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4034              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4035
4036 // CMN register-integer
4037 let isCompare = 1, Defs = [CPSR] in {
4038 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4039                 "cmn", "\t$Rn, $imm",
4040                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4041                 Sched<[WriteCMP, ReadALU]> {
4042   bits<4> Rn;
4043   bits<12> imm;
4044   let Inst{25} = 1;
4045   let Inst{20} = 1;
4046   let Inst{19-16} = Rn;
4047   let Inst{15-12} = 0b0000;
4048   let Inst{11-0} = imm;
4049
4050   let Unpredictable{15-12} = 0b1111;
4051 }
4052
4053 // CMN register-register/shift
4054 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4055                  "cmn", "\t$Rn, $Rm",
4056                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4057                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4058   bits<4> Rn;
4059   bits<4> Rm;
4060   let isCommutable = 1;
4061   let Inst{25} = 0;
4062   let Inst{20} = 1;
4063   let Inst{19-16} = Rn;
4064   let Inst{15-12} = 0b0000;
4065   let Inst{11-4} = 0b00000000;
4066   let Inst{3-0} = Rm;
4067
4068   let Unpredictable{15-12} = 0b1111;
4069 }
4070
4071 def CMNzrsi : AI1<0b1011, (outs),
4072                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4073                   "cmn", "\t$Rn, $shift",
4074                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4075                     GPR:$Rn, so_reg_imm:$shift)]>,
4076                     Sched<[WriteCMPsi, ReadALU]> {
4077   bits<4> Rn;
4078   bits<12> shift;
4079   let Inst{25} = 0;
4080   let Inst{20} = 1;
4081   let Inst{19-16} = Rn;
4082   let Inst{15-12} = 0b0000;
4083   let Inst{11-5} = shift{11-5};
4084   let Inst{4} = 0;
4085   let Inst{3-0} = shift{3-0};
4086
4087   let Unpredictable{15-12} = 0b1111;
4088 }
4089
4090 def CMNzrsr : AI1<0b1011, (outs),
4091                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4092                   "cmn", "\t$Rn, $shift",
4093                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4094                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4095                     Sched<[WriteCMPsr, ReadALU]> {
4096   bits<4> Rn;
4097   bits<12> shift;
4098   let Inst{25} = 0;
4099   let Inst{20} = 1;
4100   let Inst{19-16} = Rn;
4101   let Inst{15-12} = 0b0000;
4102   let Inst{11-8} = shift{11-8};
4103   let Inst{7} = 0;
4104   let Inst{6-5} = shift{6-5};
4105   let Inst{4} = 1;
4106   let Inst{3-0} = shift{3-0};
4107
4108   let Unpredictable{15-12} = 0b1111;
4109 }
4110
4111 }
4112
4113 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4114              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4115
4116 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4117              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4118
4119 // Note that TST/TEQ don't set all the same flags that CMP does!
4120 defm TST  : AI1_cmp_irs<0b1000, "tst",
4121                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4122                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4123 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4124                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4125                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4126
4127 // Pseudo i64 compares for some floating point compares.
4128 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4129     Defs = [CPSR] in {
4130 def BCCi64 : PseudoInst<(outs),
4131     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4132      IIC_Br,
4133     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4134     Sched<[WriteBr]>;
4135
4136 def BCCZi64 : PseudoInst<(outs),
4137      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4138     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4139     Sched<[WriteBr]>;
4140 } // usesCustomInserter
4141
4142
4143 // Conditional moves
4144 // FIXME: should be able to write a pattern for ARMcmov, but can't use
4145 // a two-value operand where a dag node expects two operands. :(
4146 let neverHasSideEffects = 1 in {
4147
4148 let isCommutable = 1, isSelect = 1 in
4149 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$false, GPR:$Rm, pred:$p),
4150                            4, IIC_iCMOVr,
4151   [/*(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm, imm:$cc, CCR:$ccr))*/]>,
4152       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4153
4154 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4155                            (ins GPR:$false, so_reg_imm:$shift, pred:$p),
4156                            4, IIC_iCMOVsr,
4157   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_imm:$shift,
4158                             imm:$cc, CCR:$ccr))*/]>,
4159       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4160 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4161                            (ins GPR:$false, so_reg_reg:$shift, pred:$p),
4162                            4, IIC_iCMOVsr,
4163   [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4164                             imm:$cc, CCR:$ccr))*/]>,
4165       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4166
4167
4168 let isMoveImm = 1 in
4169 def MOVCCi16 : ARMPseudoInst<(outs GPR:$Rd),
4170                              (ins GPR:$false, imm0_65535_expr:$imm, pred:$p),
4171                              4, IIC_iMOVi,
4172                              []>,
4173       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4174       Sched<[WriteALU]>;
4175
4176 let isMoveImm = 1 in
4177 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4178                            (ins GPR:$false, so_imm:$imm, pred:$p),
4179                            4, IIC_iCMOVi,
4180    [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm, imm:$cc, CCR:$ccr))*/]>,
4181       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4182
4183 // Two instruction predicate mov immediate.
4184 let isMoveImm = 1 in
4185 def MOVCCi32imm : ARMPseudoInst<(outs GPR:$Rd),
4186                                 (ins GPR:$false, i32imm:$src, pred:$p),
4187                   8, IIC_iCMOVix2, []>, RegConstraint<"$false = $Rd">;
4188
4189 let isMoveImm = 1 in
4190 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4191                            (ins GPR:$false, so_imm:$imm, pred:$p),
4192                            4, IIC_iCMOVi,
4193  [/*(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm, imm:$cc, CCR:$ccr))*/]>,
4194                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4195
4196 } // neverHasSideEffects
4197
4198
4199 //===----------------------------------------------------------------------===//
4200 // Atomic operations intrinsics
4201 //
4202
4203 def MemBarrierOptOperand : AsmOperandClass {
4204   let Name = "MemBarrierOpt";
4205   let ParserMethod = "parseMemBarrierOptOperand";
4206 }
4207 def memb_opt : Operand<i32> {
4208   let PrintMethod = "printMemBOption";
4209   let ParserMatchClass = MemBarrierOptOperand;
4210   let DecoderMethod = "DecodeMemBarrierOption";
4211 }
4212
4213 def InstSyncBarrierOptOperand : AsmOperandClass {
4214   let Name = "InstSyncBarrierOpt";
4215   let ParserMethod = "parseInstSyncBarrierOptOperand";
4216 }
4217 def instsyncb_opt : Operand<i32> {
4218   let PrintMethod = "printInstSyncBOption";
4219   let ParserMatchClass = InstSyncBarrierOptOperand;
4220   let DecoderMethod = "DecodeInstSyncBarrierOption";
4221 }
4222
4223 // memory barriers protect the atomic sequences
4224 let hasSideEffects = 1 in {
4225 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4226                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4227                 Requires<[IsARM, HasDB]> {
4228   bits<4> opt;
4229   let Inst{31-4} = 0xf57ff05;
4230   let Inst{3-0} = opt;
4231 }
4232 }
4233
4234 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4235                 "dsb", "\t$opt", []>,
4236                 Requires<[IsARM, HasDB]> {
4237   bits<4> opt;
4238   let Inst{31-4} = 0xf57ff04;
4239   let Inst{3-0} = opt;
4240 }
4241
4242 // ISB has only full system option
4243 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4244                 "isb", "\t$opt", []>,
4245                 Requires<[IsARM, HasDB]> {
4246   bits<4> opt;
4247   let Inst{31-4} = 0xf57ff06;
4248   let Inst{3-0} = opt;
4249 }
4250
4251 // Pseudo instruction that combines movs + predicated rsbmi
4252 // to implement integer ABS
4253 let usesCustomInserter = 1, Defs = [CPSR] in
4254 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4255
4256 let usesCustomInserter = 1 in {
4257   let Defs = [CPSR] in {
4258     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4259       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4260       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4261     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4262       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4263       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4264     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4265       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4266       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4267     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4268       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4269       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4270     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4271       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4272       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4273     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4274       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4275       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4276     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4277       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4278       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4279     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4280       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4281       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4282     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4283       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4284       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4285     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4286       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4287       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4288     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4289       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4290       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4291     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4292       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4293       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4294     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4295       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4296       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4297     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4298       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4299       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4300     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4301       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4302       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4303     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4304       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4305       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4306     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4307       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4308       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4309     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4310       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4311       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4312     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4313       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4314       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4315     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4316       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4317       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4318     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4319       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4320       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4321     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4322       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4323       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4324     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4325       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4326       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4327     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4328       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4329       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4330     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4331       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4332       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4333     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4334       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4335       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4336     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4337       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4338       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4339     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4340       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4341       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4342     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4343       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4344       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4345     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4346       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4347       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4348
4349     def ATOMIC_SWAP_I8 : PseudoInst<
4350       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4351       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4352     def ATOMIC_SWAP_I16 : PseudoInst<
4353       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4354       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4355     def ATOMIC_SWAP_I32 : PseudoInst<
4356       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4357       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4358
4359     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4360       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4361       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4362     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4363       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4364       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4365     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4366       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4367       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4368 }
4369 }
4370
4371 let usesCustomInserter = 1 in {
4372     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4373       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4374       NoItinerary,
4375       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4376 }
4377
4378 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4379   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4380 }]>;
4381
4382 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4383   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4384 }]>;
4385
4386 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4387   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4388 }]>;
4389
4390 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4391                       (int_arm_strex node:$val, node:$ptr), [{
4392   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4393 }]>;
4394
4395 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4396                       (int_arm_strex node:$val, node:$ptr), [{
4397   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4398 }]>;
4399
4400 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4401                       (int_arm_strex node:$val, node:$ptr), [{
4402   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4403 }]>;
4404
4405 let mayLoad = 1 in {
4406 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4407                      NoItinerary,
4408                      "ldrexb", "\t$Rt, $addr",
4409                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4410 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4411                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4412                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4413 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4414                      NoItinerary, "ldrex", "\t$Rt, $addr",
4415                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4416 let hasExtraDefRegAllocReq = 1 in
4417 def LDREXD: AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4418                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4419   let DecoderMethod = "DecodeDoubleRegLoad";
4420 }
4421 }
4422
4423 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4424 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4425                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4426                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4427 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4428                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4429                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4430 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4431                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4432                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4433 let hasExtraSrcRegAllocReq = 1 in
4434 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4435                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4436                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4437   let DecoderMethod = "DecodeDoubleRegStore";
4438 }
4439 }
4440
4441
4442 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4443                 [(int_arm_clrex)]>,
4444             Requires<[IsARM, HasV7]>  {
4445   let Inst{31-0} = 0b11110101011111111111000000011111;
4446 }
4447
4448 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4449              (LDREXB addr_offset_none:$addr)>;
4450 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4451              (LDREXH addr_offset_none:$addr)>;
4452 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4453              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4454 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4455              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4456
4457 // SWP/SWPB are deprecated in V6/V7.
4458 let mayLoad = 1, mayStore = 1 in {
4459 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4460                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4461                 Requires<[PreV8]>;
4462 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4463                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4464                 Requires<[PreV8]>;
4465 }
4466
4467 //===----------------------------------------------------------------------===//
4468 // Coprocessor Instructions.
4469 //
4470
4471 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4472             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4473             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4474             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4475                           imm:$CRm, imm:$opc2)]> {
4476   bits<4> opc1;
4477   bits<4> CRn;
4478   bits<4> CRd;
4479   bits<4> cop;
4480   bits<3> opc2;
4481   bits<4> CRm;
4482
4483   let Inst{3-0}   = CRm;
4484   let Inst{4}     = 0;
4485   let Inst{7-5}   = opc2;
4486   let Inst{11-8}  = cop;
4487   let Inst{15-12} = CRd;
4488   let Inst{19-16} = CRn;
4489   let Inst{23-20} = opc1;
4490 }
4491
4492 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4493                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4494                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4495                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4496                               imm:$CRm, imm:$opc2)]> {
4497   let Inst{31-28} = 0b1111;
4498   bits<4> opc1;
4499   bits<4> CRn;
4500   bits<4> CRd;
4501   bits<4> cop;
4502   bits<3> opc2;
4503   bits<4> CRm;
4504
4505   let Inst{3-0}   = CRm;
4506   let Inst{4}     = 0;
4507   let Inst{7-5}   = opc2;
4508   let Inst{11-8}  = cop;
4509   let Inst{15-12} = CRd;
4510   let Inst{19-16} = CRn;
4511   let Inst{23-20} = opc1;
4512 }
4513
4514 class ACI<dag oops, dag iops, string opc, string asm,
4515           IndexMode im = IndexModeNone>
4516   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4517       opc, asm, "", []> {
4518   let Inst{27-25} = 0b110;
4519 }
4520 class ACInoP<dag oops, dag iops, string opc, string asm,
4521           IndexMode im = IndexModeNone>
4522   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4523          opc, asm, "", []> {
4524   let Inst{31-28} = 0b1111;
4525   let Inst{27-25} = 0b110;
4526 }
4527 multiclass LdStCop<bit load, bit Dbit, string asm> {
4528   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4529                     asm, "\t$cop, $CRd, $addr"> {
4530     bits<13> addr;
4531     bits<4> cop;
4532     bits<4> CRd;
4533     let Inst{24} = 1; // P = 1
4534     let Inst{23} = addr{8};
4535     let Inst{22} = Dbit;
4536     let Inst{21} = 0; // W = 0
4537     let Inst{20} = load;
4538     let Inst{19-16} = addr{12-9};
4539     let Inst{15-12} = CRd;
4540     let Inst{11-8} = cop;
4541     let Inst{7-0} = addr{7-0};
4542     let DecoderMethod = "DecodeCopMemInstruction";
4543   }
4544   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4545                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4546     bits<13> addr;
4547     bits<4> cop;
4548     bits<4> CRd;
4549     let Inst{24} = 1; // P = 1
4550     let Inst{23} = addr{8};
4551     let Inst{22} = Dbit;
4552     let Inst{21} = 1; // W = 1
4553     let Inst{20} = load;
4554     let Inst{19-16} = addr{12-9};
4555     let Inst{15-12} = CRd;
4556     let Inst{11-8} = cop;
4557     let Inst{7-0} = addr{7-0};
4558     let DecoderMethod = "DecodeCopMemInstruction";
4559   }
4560   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4561                               postidx_imm8s4:$offset),
4562                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4563     bits<9> offset;
4564     bits<4> addr;
4565     bits<4> cop;
4566     bits<4> CRd;
4567     let Inst{24} = 0; // P = 0
4568     let Inst{23} = offset{8};
4569     let Inst{22} = Dbit;
4570     let Inst{21} = 1; // W = 1
4571     let Inst{20} = load;
4572     let Inst{19-16} = addr;
4573     let Inst{15-12} = CRd;
4574     let Inst{11-8} = cop;
4575     let Inst{7-0} = offset{7-0};
4576     let DecoderMethod = "DecodeCopMemInstruction";
4577   }
4578   def _OPTION : ACI<(outs),
4579                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4580                          coproc_option_imm:$option),
4581       asm, "\t$cop, $CRd, $addr, $option"> {
4582     bits<8> option;
4583     bits<4> addr;
4584     bits<4> cop;
4585     bits<4> CRd;
4586     let Inst{24} = 0; // P = 0
4587     let Inst{23} = 1; // U = 1
4588     let Inst{22} = Dbit;
4589     let Inst{21} = 0; // W = 0
4590     let Inst{20} = load;
4591     let Inst{19-16} = addr;
4592     let Inst{15-12} = CRd;
4593     let Inst{11-8} = cop;
4594     let Inst{7-0} = option;
4595     let DecoderMethod = "DecodeCopMemInstruction";
4596   }
4597 }
4598 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4599   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4600                        asm, "\t$cop, $CRd, $addr"> {
4601     bits<13> addr;
4602     bits<4> cop;
4603     bits<4> CRd;
4604     let Inst{24} = 1; // P = 1
4605     let Inst{23} = addr{8};
4606     let Inst{22} = Dbit;
4607     let Inst{21} = 0; // W = 0
4608     let Inst{20} = load;
4609     let Inst{19-16} = addr{12-9};
4610     let Inst{15-12} = CRd;
4611     let Inst{11-8} = cop;
4612     let Inst{7-0} = addr{7-0};
4613     let DecoderMethod = "DecodeCopMemInstruction";
4614   }
4615   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4616                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4617     bits<13> addr;
4618     bits<4> cop;
4619     bits<4> CRd;
4620     let Inst{24} = 1; // P = 1
4621     let Inst{23} = addr{8};
4622     let Inst{22} = Dbit;
4623     let Inst{21} = 1; // W = 1
4624     let Inst{20} = load;
4625     let Inst{19-16} = addr{12-9};
4626     let Inst{15-12} = CRd;
4627     let Inst{11-8} = cop;
4628     let Inst{7-0} = addr{7-0};
4629     let DecoderMethod = "DecodeCopMemInstruction";
4630   }
4631   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4632                                  postidx_imm8s4:$offset),
4633                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4634     bits<9> offset;
4635     bits<4> addr;
4636     bits<4> cop;
4637     bits<4> CRd;
4638     let Inst{24} = 0; // P = 0
4639     let Inst{23} = offset{8};
4640     let Inst{22} = Dbit;
4641     let Inst{21} = 1; // W = 1
4642     let Inst{20} = load;
4643     let Inst{19-16} = addr;
4644     let Inst{15-12} = CRd;
4645     let Inst{11-8} = cop;
4646     let Inst{7-0} = offset{7-0};
4647     let DecoderMethod = "DecodeCopMemInstruction";
4648   }
4649   def _OPTION : ACInoP<(outs),
4650                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4651                             coproc_option_imm:$option),
4652       asm, "\t$cop, $CRd, $addr, $option"> {
4653     bits<8> option;
4654     bits<4> addr;
4655     bits<4> cop;
4656     bits<4> CRd;
4657     let Inst{24} = 0; // P = 0
4658     let Inst{23} = 1; // U = 1
4659     let Inst{22} = Dbit;
4660     let Inst{21} = 0; // W = 0
4661     let Inst{20} = load;
4662     let Inst{19-16} = addr;
4663     let Inst{15-12} = CRd;
4664     let Inst{11-8} = cop;
4665     let Inst{7-0} = option;
4666     let DecoderMethod = "DecodeCopMemInstruction";
4667   }
4668 }
4669
4670 defm LDC   : LdStCop <1, 0, "ldc">;
4671 defm LDCL  : LdStCop <1, 1, "ldcl">;
4672 defm STC   : LdStCop <0, 0, "stc">;
4673 defm STCL  : LdStCop <0, 1, "stcl">;
4674 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4675 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4676 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4677 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4678
4679 //===----------------------------------------------------------------------===//
4680 // Move between coprocessor and ARM core register.
4681 //
4682
4683 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4684                 list<dag> pattern>
4685   : ABI<0b1110, oops, iops, NoItinerary, opc,
4686         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4687   let Inst{20} = direction;
4688   let Inst{4} = 1;
4689
4690   bits<4> Rt;
4691   bits<4> cop;
4692   bits<3> opc1;
4693   bits<3> opc2;
4694   bits<4> CRm;
4695   bits<4> CRn;
4696
4697   let Inst{15-12} = Rt;
4698   let Inst{11-8}  = cop;
4699   let Inst{23-21} = opc1;
4700   let Inst{7-5}   = opc2;
4701   let Inst{3-0}   = CRm;
4702   let Inst{19-16} = CRn;
4703 }
4704
4705 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4706                     (outs),
4707                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4708                          c_imm:$CRm, imm0_7:$opc2),
4709                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4710                                   imm:$CRm, imm:$opc2)]>;
4711 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4712                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4713                         c_imm:$CRm, 0, pred:$p)>;
4714 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4715                     (outs GPRwithAPSR:$Rt),
4716                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4717                          imm0_7:$opc2), []>;
4718 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4719                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4720                         c_imm:$CRm, 0, pred:$p)>;
4721
4722 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4723              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4724
4725 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4726                  list<dag> pattern>
4727   : ABXI<0b1110, oops, iops, NoItinerary,
4728          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4729   let Inst{31-24} = 0b11111110;
4730   let Inst{20} = direction;
4731   let Inst{4} = 1;
4732
4733   bits<4> Rt;
4734   bits<4> cop;
4735   bits<3> opc1;
4736   bits<3> opc2;
4737   bits<4> CRm;
4738   bits<4> CRn;
4739
4740   let Inst{15-12} = Rt;
4741   let Inst{11-8}  = cop;
4742   let Inst{23-21} = opc1;
4743   let Inst{7-5}   = opc2;
4744   let Inst{3-0}   = CRm;
4745   let Inst{19-16} = CRn;
4746 }
4747
4748 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4749                       (outs),
4750                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4751                            c_imm:$CRm, imm0_7:$opc2),
4752                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4753                                      imm:$CRm, imm:$opc2)]>;
4754 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4755                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4756                          c_imm:$CRm, 0)>;
4757 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4758                       (outs GPRwithAPSR:$Rt),
4759                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4760                            imm0_7:$opc2), []>;
4761 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4762                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4763                          c_imm:$CRm, 0)>;
4764
4765 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4766                               imm:$CRm, imm:$opc2),
4767                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4768
4769 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4770   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4771         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4772         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4773   let Inst{23-21} = 0b010;
4774   let Inst{20} = direction;
4775
4776   bits<4> Rt;
4777   bits<4> Rt2;
4778   bits<4> cop;
4779   bits<4> opc1;
4780   bits<4> CRm;
4781
4782   let Inst{15-12} = Rt;
4783   let Inst{19-16} = Rt2;
4784   let Inst{11-8}  = cop;
4785   let Inst{7-4}   = opc1;
4786   let Inst{3-0}   = CRm;
4787 }
4788
4789 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4790                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4791                                      GPRnopc:$Rt2, imm:$CRm)]>;
4792 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4793
4794 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4795   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4796          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4797          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4798   let Inst{31-28} = 0b1111;
4799   let Inst{23-21} = 0b010;
4800   let Inst{20} = direction;
4801
4802   bits<4> Rt;
4803   bits<4> Rt2;
4804   bits<4> cop;
4805   bits<4> opc1;
4806   bits<4> CRm;
4807
4808   let Inst{15-12} = Rt;
4809   let Inst{19-16} = Rt2;
4810   let Inst{11-8}  = cop;
4811   let Inst{7-4}   = opc1;
4812   let Inst{3-0}   = CRm;
4813
4814   let DecoderMethod = "DecodeMRRC2";
4815 }
4816
4817 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4818                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4819                                         GPRnopc:$Rt2, imm:$CRm)]>;
4820 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4821
4822 //===----------------------------------------------------------------------===//
4823 // Move between special register and ARM core register
4824 //
4825
4826 // Move to ARM core register from Special Register
4827 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4828               "mrs", "\t$Rd, apsr", []> {
4829   bits<4> Rd;
4830   let Inst{23-16} = 0b00001111;
4831   let Unpredictable{19-17} = 0b111;
4832
4833   let Inst{15-12} = Rd;
4834
4835   let Inst{11-0} = 0b000000000000;
4836   let Unpredictable{11-0} = 0b110100001111;
4837 }
4838
4839 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4840          Requires<[IsARM]>;
4841
4842 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4843 // section B9.3.9, with the R bit set to 1.
4844 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4845                  "mrs", "\t$Rd, spsr", []> {
4846   bits<4> Rd;
4847   let Inst{23-16} = 0b01001111;
4848   let Unpredictable{19-16} = 0b1111;
4849
4850   let Inst{15-12} = Rd;
4851
4852   let Inst{11-0} = 0b000000000000;
4853   let Unpredictable{11-0} = 0b110100001111;
4854 }
4855
4856 // Move from ARM core register to Special Register
4857 //
4858 // No need to have both system and application versions, the encodings are the
4859 // same and the assembly parser has no way to distinguish between them. The mask
4860 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4861 // the mask with the fields to be accessed in the special register.
4862 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4863               "msr", "\t$mask, $Rn", []> {
4864   bits<5> mask;
4865   bits<4> Rn;
4866
4867   let Inst{23} = 0;
4868   let Inst{22} = mask{4}; // R bit
4869   let Inst{21-20} = 0b10;
4870   let Inst{19-16} = mask{3-0};
4871   let Inst{15-12} = 0b1111;
4872   let Inst{11-4} = 0b00000000;
4873   let Inst{3-0} = Rn;
4874 }
4875
4876 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4877                "msr", "\t$mask, $a", []> {
4878   bits<5> mask;
4879   bits<12> a;
4880
4881   let Inst{23} = 0;
4882   let Inst{22} = mask{4}; // R bit
4883   let Inst{21-20} = 0b10;
4884   let Inst{19-16} = mask{3-0};
4885   let Inst{15-12} = 0b1111;
4886   let Inst{11-0} = a;
4887 }
4888
4889 //===----------------------------------------------------------------------===//
4890 // TLS Instructions
4891 //
4892
4893 // __aeabi_read_tp preserves the registers r1-r3.
4894 // This is a pseudo inst so that we can get the encoding right,
4895 // complete with fixup for the aeabi_read_tp function.
4896 let isCall = 1,
4897   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4898   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4899                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
4900 }
4901
4902 //===----------------------------------------------------------------------===//
4903 // SJLJ Exception handling intrinsics
4904 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4905 //   address and save #0 in R0 for the non-longjmp case.
4906 //   Since by its nature we may be coming from some other function to get
4907 //   here, and we're using the stack frame for the containing function to
4908 //   save/restore registers, we can't keep anything live in regs across
4909 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4910 //   when we get here from a longjmp(). We force everything out of registers
4911 //   except for our own input by listing the relevant registers in Defs. By
4912 //   doing so, we also cause the prologue/epilogue code to actively preserve
4913 //   all of the callee-saved resgisters, which is exactly what we want.
4914 //   A constant value is passed in $val, and we use the location as a scratch.
4915 //
4916 // These are pseudo-instructions and are lowered to individual MC-insts, so
4917 // no encoding information is necessary.
4918 let Defs =
4919   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4920     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4921   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4922   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4923                                NoItinerary,
4924                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4925                            Requires<[IsARM, HasVFP2]>;
4926 }
4927
4928 let Defs =
4929   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4930   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4931   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4932                                    NoItinerary,
4933                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4934                                 Requires<[IsARM, NoVFP]>;
4935 }
4936
4937 // FIXME: Non-IOS version(s)
4938 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4939     Defs = [ R7, LR, SP ] in {
4940 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4941                              NoItinerary,
4942                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4943                                 Requires<[IsARM, IsIOS]>;
4944 }
4945
4946 // eh.sjlj.dispatchsetup pseudo-instruction.
4947 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4948 // the pseudo is expanded (which happens before any passes that need the
4949 // instruction size).
4950 let isBarrier = 1 in
4951 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4952
4953
4954 //===----------------------------------------------------------------------===//
4955 // Non-Instruction Patterns
4956 //
4957
4958 // ARMv4 indirect branch using (MOVr PC, dst)
4959 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4960   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4961                     4, IIC_Br, [(brind GPR:$dst)],
4962                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4963                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
4964
4965 // Large immediate handling.
4966
4967 // 32-bit immediate using two piece so_imms or movw + movt.
4968 // This is a single pseudo instruction, the benefit is that it can be remat'd
4969 // as a single unit instead of having to handle reg inputs.
4970 // FIXME: Remove this when we can do generalized remat.
4971 let isReMaterializable = 1, isMoveImm = 1 in
4972 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4973                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4974                            Requires<[IsARM]>;
4975
4976 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4977 // It also makes it possible to rematerialize the instructions.
4978 // FIXME: Remove this when we can do generalized remat and when machine licm
4979 // can properly the instructions.
4980 let isReMaterializable = 1 in {
4981 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4982                               IIC_iMOVix2addpc,
4983                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4984                         Requires<[IsARM, UseMovt]>;
4985
4986 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4987                              IIC_iMOVix2,
4988                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
4989                         Requires<[IsARM, UseMovt]>;
4990
4991 let AddedComplexity = 10 in
4992 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4993                                 IIC_iMOVix2ld,
4994                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
4995                     Requires<[IsARM, UseMovt]>;
4996 } // isReMaterializable
4997
4998 // ConstantPool, GlobalAddress, and JumpTable
4999 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
5000             Requires<[IsARM, DontUseMovt]>;
5001 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5002 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5003             Requires<[IsARM, UseMovt]>;
5004 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5005              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5006
5007 // TODO: add,sub,and, 3-instr forms?
5008
5009 // Tail calls. These patterns also apply to Thumb mode.
5010 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5011 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5012 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5013
5014 // Direct calls
5015 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5016 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5017              (BMOVPCB_CALL texternalsym:$func)>;
5018
5019 // zextload i1 -> zextload i8
5020 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5021 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5022
5023 // extload -> zextload
5024 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5025 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5026 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5027 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5028
5029 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5030
5031 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5032 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5033
5034 // smul* and smla*
5035 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5036                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5037                  (SMULBB GPR:$a, GPR:$b)>;
5038 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5039                  (SMULBB GPR:$a, GPR:$b)>;
5040 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5041                       (sra GPR:$b, (i32 16))),
5042                  (SMULBT GPR:$a, GPR:$b)>;
5043 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5044                  (SMULBT GPR:$a, GPR:$b)>;
5045 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5046                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5047                  (SMULTB GPR:$a, GPR:$b)>;
5048 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5049                 (SMULTB GPR:$a, GPR:$b)>;
5050 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5051                       (i32 16)),
5052                  (SMULWB GPR:$a, GPR:$b)>;
5053 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5054                  (SMULWB GPR:$a, GPR:$b)>;
5055
5056 def : ARMV5MOPat<(add GPR:$acc,
5057                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5058                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5059                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5060 def : ARMV5MOPat<(add GPR:$acc,
5061                       (mul sext_16_node:$a, sext_16_node:$b)),
5062                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5063 def : ARMV5MOPat<(add GPR:$acc,
5064                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5065                            (sra GPR:$b, (i32 16)))),
5066                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5067 def : ARMV5MOPat<(add GPR:$acc,
5068                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5069                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5070 def : ARMV5MOPat<(add GPR:$acc,
5071                       (mul (sra GPR:$a, (i32 16)),
5072                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5073                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5074 def : ARMV5MOPat<(add GPR:$acc,
5075                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5076                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5077 def : ARMV5MOPat<(add GPR:$acc,
5078                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5079                            (i32 16))),
5080                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5081 def : ARMV5MOPat<(add GPR:$acc,
5082                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5083                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5084
5085
5086 // Pre-v7 uses MCR for synchronization barriers.
5087 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5088          Requires<[IsARM, HasV6]>;
5089
5090 // SXT/UXT with no rotate
5091 let AddedComplexity = 16 in {
5092 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5093 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5094 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5095 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5096                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5097 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5098                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5099 }
5100
5101 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5102 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5103
5104 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5105                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5106 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5107                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5108
5109 // Atomic load/store patterns
5110 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5111              (LDRBrs ldst_so_reg:$src)>;
5112 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5113              (LDRBi12 addrmode_imm12:$src)>;
5114 def : ARMPat<(atomic_load_16 addrmode3:$src),
5115              (LDRH addrmode3:$src)>;
5116 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5117              (LDRrs ldst_so_reg:$src)>;
5118 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5119              (LDRi12 addrmode_imm12:$src)>;
5120 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5121              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5122 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5123              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5124 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5125              (STRH GPR:$val, addrmode3:$ptr)>;
5126 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5127              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5128 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5129              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5130
5131
5132 //===----------------------------------------------------------------------===//
5133 // Thumb Support
5134 //
5135
5136 include "ARMInstrThumb.td"
5137
5138 //===----------------------------------------------------------------------===//
5139 // Thumb2 Support
5140 //
5141
5142 include "ARMInstrThumb2.td"
5143
5144 //===----------------------------------------------------------------------===//
5145 // Floating Point Support
5146 //
5147
5148 include "ARMInstrVFP.td"
5149
5150 //===----------------------------------------------------------------------===//
5151 // Advanced SIMD (NEON) Support
5152 //
5153
5154 include "ARMInstrNEON.td"
5155
5156 //===----------------------------------------------------------------------===//
5157 // Assembler aliases
5158 //
5159
5160 // Memory barriers
5161 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5162 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5163 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5164
5165 // System instructions
5166 def : MnemonicAlias<"swi", "svc">;
5167
5168 // Load / Store Multiple
5169 def : MnemonicAlias<"ldmfd", "ldm">;
5170 def : MnemonicAlias<"ldmia", "ldm">;
5171 def : MnemonicAlias<"ldmea", "ldmdb">;
5172 def : MnemonicAlias<"stmfd", "stmdb">;
5173 def : MnemonicAlias<"stmia", "stm">;
5174 def : MnemonicAlias<"stmea", "stm">;
5175
5176 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5177 // shift amount is zero (i.e., unspecified).
5178 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5179                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5180         Requires<[IsARM, HasV6]>;
5181 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5182                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5183         Requires<[IsARM, HasV6]>;
5184
5185 // PUSH/POP aliases for STM/LDM
5186 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5187 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5188
5189 // SSAT/USAT optional shift operand.
5190 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5191                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5192 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5193                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5194
5195
5196 // Extend instruction optional rotate operand.
5197 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5198                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5199 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5200                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5201 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5202                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5203 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5204                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5205 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5206                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5207 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5208                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5209
5210 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5211                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5212 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5213                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5214 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5215                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5216 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5217                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5218 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5219                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5220 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5221                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5222
5223
5224 // RFE aliases
5225 def : MnemonicAlias<"rfefa", "rfeda">;
5226 def : MnemonicAlias<"rfeea", "rfedb">;
5227 def : MnemonicAlias<"rfefd", "rfeia">;
5228 def : MnemonicAlias<"rfeed", "rfeib">;
5229 def : MnemonicAlias<"rfe", "rfeia">;
5230
5231 // SRS aliases
5232 def : MnemonicAlias<"srsfa", "srsib">;
5233 def : MnemonicAlias<"srsea", "srsia">;
5234 def : MnemonicAlias<"srsfd", "srsdb">;
5235 def : MnemonicAlias<"srsed", "srsda">;
5236 def : MnemonicAlias<"srs", "srsia">;
5237
5238 // QSAX == QSUBADDX
5239 def : MnemonicAlias<"qsubaddx", "qsax">;
5240 // SASX == SADDSUBX
5241 def : MnemonicAlias<"saddsubx", "sasx">;
5242 // SHASX == SHADDSUBX
5243 def : MnemonicAlias<"shaddsubx", "shasx">;
5244 // SHSAX == SHSUBADDX
5245 def : MnemonicAlias<"shsubaddx", "shsax">;
5246 // SSAX == SSUBADDX
5247 def : MnemonicAlias<"ssubaddx", "ssax">;
5248 // UASX == UADDSUBX
5249 def : MnemonicAlias<"uaddsubx", "uasx">;
5250 // UHASX == UHADDSUBX
5251 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5252 // UHSAX == UHSUBADDX
5253 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5254 // UQASX == UQADDSUBX
5255 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5256 // UQSAX == UQSUBADDX
5257 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5258 // USAX == USUBADDX
5259 def : MnemonicAlias<"usubaddx", "usax">;
5260
5261 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5262 // for isel.
5263 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5264                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5265 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5266                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5267 // Same for AND <--> BIC
5268 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5269                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5270                           pred:$p, cc_out:$s)>;
5271 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5272                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5273                           pred:$p, cc_out:$s)>;
5274 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5275                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5276                           pred:$p, cc_out:$s)>;
5277 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5278                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5279                           pred:$p, cc_out:$s)>;
5280
5281 // Likewise, "add Rd, so_imm_neg" -> sub
5282 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5283                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5284 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5285                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5286 // Same for CMP <--> CMN via so_imm_neg
5287 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5288                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5289 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5290                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5291
5292 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5293 // LSR, ROR, and RRX instructions.
5294 // FIXME: We need C++ parser hooks to map the alias to the MOV
5295 //        encoding. It seems we should be able to do that sort of thing
5296 //        in tblgen, but it could get ugly.
5297 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5298 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5299                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5300                              cc_out:$s)>;
5301 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5302                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5303                              cc_out:$s)>;
5304 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5305                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5306                              cc_out:$s)>;
5307 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5308                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5309                              cc_out:$s)>;
5310 }
5311 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5312                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5313 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5314 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5315                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5316                              cc_out:$s)>;
5317 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5318                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5319                              cc_out:$s)>;
5320 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5321                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5322                              cc_out:$s)>;
5323 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5324                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5325                              cc_out:$s)>;
5326 }
5327
5328 // "neg" is and alias for "rsb rd, rn, #0"
5329 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5330                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5331
5332 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5333 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5334          Requires<[IsARM, NoV6]>;
5335
5336 // UMULL/SMULL are available on all arches, but the instruction definitions
5337 // need difference constraints pre-v6. Use these aliases for the assembly
5338 // parsing on pre-v6.
5339 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5340             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5341          Requires<[IsARM, NoV6]>;
5342 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5343             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5344          Requires<[IsARM, NoV6]>;
5345
5346 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5347 // is discarded.
5348 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;