lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  75                                             [SDTCisSameAs<0, 2>,
  76                                              SDTCisSameAs<0, 3>,
  77                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  78
  79 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  80 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  81                                             [SDTCisSameAs<0, 2>,
  82                                              SDTCisSameAs<0, 3>,
  83                                              SDTCisInt<0>,
  84                                              SDTCisVT<1, i32>,
  85                                              SDTCisVT<4, i32>]>;
  86
  87 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  88                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  89                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  90 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  91 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  92
  93 // Node definitions.
  94 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  95 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  96 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
  97 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
  98
  99 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 100                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 101 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 102                               [SDNPHasChain, SDNPSideEffect,
 103                                SDNPOptInGlue, SDNPOutGlue]>;
 104 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 105                                 SDT_ARMStructByVal,
 106                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 107                                  SDNPMayStore, SDNPMayLoad]>;
 108
 109 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 110                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 111                                SDNPVariadic]>;
 112 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118
 119 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 120                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 121
 122 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 123                               [SDNPInGlue]>;
 124
 125 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 126                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 127
 128 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 129                               [SDNPHasChain]>;
 130 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 131                               [SDNPHasChain]>;
 132
 133 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 134                               [SDNPHasChain]>;
 135
 136 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 137                               [SDNPOutGlue]>;
 138
 139 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 143                               [SDNPOutGlue, SDNPCommutative]>;
 144
 145 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 146
 147 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 148 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 149 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 150
 151 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 152                               [SDNPCommutative]>;
 153 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 154 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 155 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 156
 157 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 158 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 159                                SDT_ARMEH_SJLJ_Setjmp,
 160                                [SDNPHasChain, SDNPSideEffect]>;
 161 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 162                                SDT_ARMEH_SJLJ_Longjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164
 165 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 168                                [SDNPHasChain, SDNPSideEffect]>;
 169 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 170                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 171
 172 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 173
 174 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 175                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 176
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 //===----------------------------------------------------------------------===//
 181 // ARM Instruction Predicate Definitions.
 182 //
 183 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 184                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 185 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 186 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 187 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 188                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 189 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 190                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 191 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 192 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 193                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 194 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 195 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 196                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 197 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 198                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 199 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 200                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 201 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 202 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 203                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 204 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 205                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 206 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 207                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 208 def HasV8FP          : Predicate<"Subtarget->hasV8FP()">,
 209                                  AssemblerPredicate<"FeatureV8FP", "V8FP">;
 210 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 211                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 212 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 213                                  AssemblerPredicate<"FeatureFP16","half-float">;
 214 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 215                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 216 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 217                                  AssemblerPredicate<"FeatureHWDivARM">;
 218 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 219                                  AssemblerPredicate<"FeatureT2XtPk",
 220                                                      "pack/extract">;
 221 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 222                                  AssemblerPredicate<"FeatureDSPThumb2",
 223                                                     "thumb2-dsp">;
 224 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 225                                  AssemblerPredicate<"FeatureDB",
 226                                                     "data-barriers">;
 227 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 228                                  AssemblerPredicate<"FeatureMP",
 229                                                     "mp-extensions">;
 230 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 231                                  AssemblerPredicate<"FeatureTrustZone",
 232                                                     "TrustZone">;
 233 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 234 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 235 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 236                                  AssemblerPredicate<"ModeThumb", "thumb">;
 237 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 238 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 239                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 240                                                     "thumb2">;
 241 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 242                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 243 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 244                                  AssemblerPredicate<"!FeatureMClass",
 245                                                     "armv7a/r">;
 246 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 247                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 248 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 249 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 250 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 251 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 252                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 253 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 254
 255 // FIXME: Eventually this will be just "hasV6T2Ops".
 256 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 257 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 258 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 259 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 260
 261 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 262 // But only select them if more precision in FP computation is allowed.
 263 // Do not use them for Darwin platforms.
 264 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 265                                  " FPOpFusion::Fast) && "
 266                                  "!Subtarget->isTargetDarwin()">;
 267 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 268                                  " FPOpFusion::Fast &&"
 269                                  " Subtarget->hasVFP4()) || "
 270                                  "Subtarget->isTargetDarwin()">;
 271
 272 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 273 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 274 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 275
 276 // VDUP.32 is microcoded on Swift - prefer VMOV.
 277 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 278 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 279
 280 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 281 // this allows more effective execution domain optimization. See
 282 // setExecutionDomain().
 283 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 284 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 285
 286 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 287 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 288
 289 //===----------------------------------------------------------------------===//
 290 // ARM Flag Definitions.
 291
 292 class RegConstraint<string C> {
 293   string Constraints = C;
 294 }
 295
 296 //===----------------------------------------------------------------------===//
 297 //  ARM specific transformation functions and pattern fragments.
 298 //
 299
 300 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 301 def imm_neg_XFORM : SDNodeXForm<imm, [{
 302   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 303 }]>;
 304
 305 // imm_not_XFORM - Return the complement of a i32 immediate value.
 306 def imm_not_XFORM : SDNodeXForm<imm, [{
 307   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 308 }]>;
 309
 310 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 311 def imm16_31 : ImmLeaf<i32, [{
 312   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 313 }]>;
 314
 315 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 316 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 317     unsigned Value = -(unsigned)N->getZExtValue();
 318     return Value && ARM_AM::getSOImmVal(Value) != -1;
 319   }], imm_neg_XFORM> {
 320   let ParserMatchClass = so_imm_neg_asmoperand;
 321 }
 322
 323 // Note: this pattern doesn't require an encoder method and such, as it's
 324 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 325 // is handled by the destination instructions, which use so_imm.
 326 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 327 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 328     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 329   }], imm_not_XFORM> {
 330   let ParserMatchClass = so_imm_not_asmoperand;
 331 }
 332
 333 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 334 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 335   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 336 }]>;
 337
 338 /// Split a 32-bit immediate into two 16 bit parts.
 339 def hi16 : SDNodeXForm<imm, [{
 340   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 341 }]>;
 342
 343 def lo16AllZero : PatLeaf<(i32 imm), [{
 344   // Returns true if all low 16-bits are 0.
 345   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 346 }], hi16>;
 347
 348 class BinOpWithFlagFrag<dag res> :
 349       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 350 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 351 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 352
 353 // An 'and' node with a single use.
 354 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 355   return N->hasOneUse();
 356 }]>;
 357
 358 // An 'xor' node with a single use.
 359 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 360   return N->hasOneUse();
 361 }]>;
 362
 363 // An 'fmul' node with a single use.
 364 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 365   return N->hasOneUse();
 366 }]>;
 367
 368 // An 'fadd' node which checks for single non-hazardous use.
 369 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 370   return hasNoVMLxHazardUse(N);
 371 }]>;
 372
 373 // An 'fsub' node which checks for single non-hazardous use.
 374 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 375   return hasNoVMLxHazardUse(N);
 376 }]>;
 377
 378 //===----------------------------------------------------------------------===//
 379 // Operand Definitions.
 380 //
 381
 382 // Immediate operands with a shared generic asm render method.
 383 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 384
 385 // Branch target.
 386 // FIXME: rename brtarget to t2_brtarget
 387 def brtarget : Operand<OtherVT> {
 388   let EncoderMethod = "getBranchTargetOpValue";
 389   let OperandType = "OPERAND_PCREL";
 390   let DecoderMethod = "DecodeT2BROperand";
 391 }
 392
 393 // FIXME: get rid of this one?
 394 def uncondbrtarget : Operand<OtherVT> {
 395   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 396   let OperandType = "OPERAND_PCREL";
 397 }
 398
 399 // Branch target for ARM. Handles conditional/unconditional
 400 def br_target : Operand<OtherVT> {
 401   let EncoderMethod = "getARMBranchTargetOpValue";
 402   let OperandType = "OPERAND_PCREL";
 403 }
 404
 405 // Call target.
 406 // FIXME: rename bltarget to t2_bl_target?
 407 def bltarget : Operand<i32> {
 408   // Encoded the same as branch targets.
 409   let EncoderMethod = "getBranchTargetOpValue";
 410   let OperandType = "OPERAND_PCREL";
 411 }
 412
 413 // Call target for ARM. Handles conditional/unconditional
 414 // FIXME: rename bl_target to t2_bltarget?
 415 def bl_target : Operand<i32> {
 416   let EncoderMethod = "getARMBLTargetOpValue";
 417   let OperandType = "OPERAND_PCREL";
 418 }
 419
 420 def blx_target : Operand<i32> {
 421   let EncoderMethod = "getARMBLXTargetOpValue";
 422   let OperandType = "OPERAND_PCREL";
 423 }
 424
 425 // A list of registers separated by comma. Used by load/store multiple.
 426 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 427 def reglist : Operand<i32> {
 428   let EncoderMethod = "getRegisterListOpValue";
 429   let ParserMatchClass = RegListAsmOperand;
 430   let PrintMethod = "printRegisterList";
 431   let DecoderMethod = "DecodeRegListOperand";
 432 }
 433
 434 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 435
 436 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 437 def dpr_reglist : Operand<i32> {
 438   let EncoderMethod = "getRegisterListOpValue";
 439   let ParserMatchClass = DPRRegListAsmOperand;
 440   let PrintMethod = "printRegisterList";
 441   let DecoderMethod = "DecodeDPRRegListOperand";
 442 }
 443
 444 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 445 def spr_reglist : Operand<i32> {
 446   let EncoderMethod = "getRegisterListOpValue";
 447   let ParserMatchClass = SPRRegListAsmOperand;
 448   let PrintMethod = "printRegisterList";
 449   let DecoderMethod = "DecodeSPRRegListOperand";
 450 }
 451
 452 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 453 def cpinst_operand : Operand<i32> {
 454   let PrintMethod = "printCPInstOperand";
 455 }
 456
 457 // Local PC labels.
 458 def pclabel : Operand<i32> {
 459   let PrintMethod = "printPCLabel";
 460 }
 461
 462 // ADR instruction labels.
 463 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 464 def adrlabel : Operand<i32> {
 465   let EncoderMethod = "getAdrLabelOpValue";
 466   let ParserMatchClass = AdrLabelAsmOperand;
 467   let PrintMethod = "printAdrLabelOperand<0>";
 468 }
 469
 470 def neon_vcvt_imm32 : Operand<i32> {
 471   let EncoderMethod = "getNEONVcvtImm32OpValue";
 472   let DecoderMethod = "DecodeVCVTImmOperand";
 473 }
 474
 475 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 476 def rot_imm_XFORM: SDNodeXForm<imm, [{
 477   switch (N->getZExtValue()){
 478   default: assert(0);
 479   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 480   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 481   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 482   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 483   }
 484 }]>;
 485 def RotImmAsmOperand : AsmOperandClass {
 486   let Name = "RotImm";
 487   let ParserMethod = "parseRotImm";
 488 }
 489 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 490     int32_t v = N->getZExtValue();
 491     return v == 8 || v == 16 || v == 24; }],
 492     rot_imm_XFORM> {
 493   let PrintMethod = "printRotImmOperand";
 494   let ParserMatchClass = RotImmAsmOperand;
 495 }
 496
 497 // shift_imm: An integer that encodes a shift amount and the type of shift
 498 // (asr or lsl). The 6-bit immediate encodes as:
 499 //    {5}     0 ==> lsl
 500 //            1     asr
 501 //    {4-0}   imm5 shift amount.
 502 //            asr #32 encoded as imm5 == 0.
 503 def ShifterImmAsmOperand : AsmOperandClass {
 504   let Name = "ShifterImm";
 505   let ParserMethod = "parseShifterImm";
 506 }
 507 def shift_imm : Operand<i32> {
 508   let PrintMethod = "printShiftImmOperand";
 509   let ParserMatchClass = ShifterImmAsmOperand;
 510 }
 511
 512 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 513 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 514 def so_reg_reg : Operand<i32>,  // reg reg imm
 515                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 516                                 [shl, srl, sra, rotr]> {
 517   let EncoderMethod = "getSORegRegOpValue";
 518   let PrintMethod = "printSORegRegOperand";
 519   let DecoderMethod = "DecodeSORegRegOperand";
 520   let ParserMatchClass = ShiftedRegAsmOperand;
 521   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 522 }
 523
 524 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 525 def so_reg_imm : Operand<i32>, // reg imm
 526                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 527                                 [shl, srl, sra, rotr]> {
 528   let EncoderMethod = "getSORegImmOpValue";
 529   let PrintMethod = "printSORegImmOperand";
 530   let DecoderMethod = "DecodeSORegImmOperand";
 531   let ParserMatchClass = ShiftedImmAsmOperand;
 532   let MIOperandInfo = (ops GPR, i32imm);
 533 }
 534
 535 // FIXME: Does this need to be distinct from so_reg?
 536 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 537                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 538                                   [shl,srl,sra,rotr]> {
 539   let EncoderMethod = "getSORegRegOpValue";
 540   let PrintMethod = "printSORegRegOperand";
 541   let DecoderMethod = "DecodeSORegRegOperand";
 542   let ParserMatchClass = ShiftedRegAsmOperand;
 543   let MIOperandInfo = (ops GPR, GPR, i32imm);
 544 }
 545
 546 // FIXME: Does this need to be distinct from so_reg?
 547 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 548                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 549                                   [shl,srl,sra,rotr]> {
 550   let EncoderMethod = "getSORegImmOpValue";
 551   let PrintMethod = "printSORegImmOperand";
 552   let DecoderMethod = "DecodeSORegImmOperand";
 553   let ParserMatchClass = ShiftedImmAsmOperand;
 554   let MIOperandInfo = (ops GPR, i32imm);
 555 }
 556
 557
 558 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 559 // 8-bit immediate rotated by an arbitrary number of bits.
 560 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 561 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 562     return ARM_AM::getSOImmVal(Imm) != -1;
 563   }]> {
 564   let EncoderMethod = "getSOImmOpValue";
 565   let ParserMatchClass = SOImmAsmOperand;
 566   let DecoderMethod = "DecodeSOImmOperand";
 567 }
 568
 569 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 570 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 571 // get the first/second pieces.
 572 def so_imm2part : PatLeaf<(imm), [{
 573       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 574 }]>;
 575
 576 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 577 ///
 578 def arm_i32imm : PatLeaf<(imm), [{
 579   if (Subtarget->hasV6T2Ops())
 580     return true;
 581   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 582 }]>;
 583
 584 /// imm0_1 predicate - Immediate in the range [0,1].
 585 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 586 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 587
 588 /// imm0_3 predicate - Immediate in the range [0,3].
 589 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 590 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 591
 592 /// imm0_4 predicate - Immediate in the range [0,4].
 593 def Imm0_4AsmOperand : ImmAsmOperand
 594 {
 595   let Name = "Imm0_4";
 596   let DiagnosticType = "ImmRange0_4";
 597 }
 598 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 599   let ParserMatchClass = Imm0_4AsmOperand;
 600   let DecoderMethod = "DecodeImm0_4";
 601 }
 602
 603 /// imm0_7 predicate - Immediate in the range [0,7].
 604 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 605 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 606   return Imm >= 0 && Imm < 8;
 607 }]> {
 608   let ParserMatchClass = Imm0_7AsmOperand;
 609 }
 610
 611 /// imm8 predicate - Immediate is exactly 8.
 612 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 613 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 614   let ParserMatchClass = Imm8AsmOperand;
 615 }
 616
 617 /// imm16 predicate - Immediate is exactly 16.
 618 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 619 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 620   let ParserMatchClass = Imm16AsmOperand;
 621 }
 622
 623 /// imm32 predicate - Immediate is exactly 32.
 624 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 625 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 626   let ParserMatchClass = Imm32AsmOperand;
 627 }
 628
 629 /// imm1_7 predicate - Immediate in the range [1,7].
 630 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 631 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 632   let ParserMatchClass = Imm1_7AsmOperand;
 633 }
 634
 635 /// imm1_15 predicate - Immediate in the range [1,15].
 636 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 637 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 638   let ParserMatchClass = Imm1_15AsmOperand;
 639 }
 640
 641 /// imm1_31 predicate - Immediate in the range [1,31].
 642 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 643 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 644   let ParserMatchClass = Imm1_31AsmOperand;
 645 }
 646
 647 /// imm0_15 predicate - Immediate in the range [0,15].
 648 def Imm0_15AsmOperand: ImmAsmOperand {
 649   let Name = "Imm0_15";
 650   let DiagnosticType = "ImmRange0_15";
 651 }
 652 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 653   return Imm >= 0 && Imm < 16;
 654 }]> {
 655   let ParserMatchClass = Imm0_15AsmOperand;
 656 }
 657
 658 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 659 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 660 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 661   return Imm >= 0 && Imm < 32;
 662 }]> {
 663   let ParserMatchClass = Imm0_31AsmOperand;
 664 }
 665
 666 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 667 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 668 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 669   return Imm >= 0 && Imm < 32;
 670 }]> {
 671   let ParserMatchClass = Imm0_32AsmOperand;
 672 }
 673
 674 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 675 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 676 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 677   return Imm >= 0 && Imm < 64;
 678 }]> {
 679   let ParserMatchClass = Imm0_63AsmOperand;
 680 }
 681
 682 /// imm0_255 predicate - Immediate in the range [0,255].
 683 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 684 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 685   let ParserMatchClass = Imm0_255AsmOperand;
 686 }
 687
 688 /// imm0_65535 - An immediate is in the range [0.65535].
 689 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 690 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 691   return Imm >= 0 && Imm < 65536;
 692 }]> {
 693   let ParserMatchClass = Imm0_65535AsmOperand;
 694 }
 695
 696 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 697 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 698   return -Imm >= 0 && -Imm < 65536;
 699 }]>;
 700
 701 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 702 // a relocatable expression.
 703 //
 704 // FIXME: This really needs a Thumb version separate from the ARM version.
 705 // While the range is the same, and can thus use the same match class,
 706 // the encoding is different so it should have a different encoder method.
 707 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 708 def imm0_65535_expr : Operand<i32> {
 709   let EncoderMethod = "getHiLo16ImmOpValue";
 710   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 711 }
 712
 713 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 714 def imm256_65535_expr : Operand<i32> {
 715   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 716 }
 717
 718 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 719 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 720 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 721   return Imm >= 0 && Imm <= 0xffffff;
 722 }]> {
 723   let ParserMatchClass = Imm24bitAsmOperand;
 724 }
 725
 726
 727 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 728 /// e.g., 0xf000ffff
 729 def BitfieldAsmOperand : AsmOperandClass {
 730   let Name = "Bitfield";
 731   let ParserMethod = "parseBitfield";
 732 }
 733
 734 def bf_inv_mask_imm : Operand<i32>,
 735                       PatLeaf<(imm), [{
 736   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 737 }] > {
 738   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 739   let PrintMethod = "printBitfieldInvMaskImmOperand";
 740   let DecoderMethod = "DecodeBitfieldMaskOperand";
 741   let ParserMatchClass = BitfieldAsmOperand;
 742 }
 743
 744 def imm1_32_XFORM: SDNodeXForm<imm, [{
 745   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 746 }]>;
 747 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 748 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 749    uint64_t Imm = N->getZExtValue();
 750    return Imm > 0 && Imm <= 32;
 751  }],
 752     imm1_32_XFORM> {
 753   let PrintMethod = "printImmPlusOneOperand";
 754   let ParserMatchClass = Imm1_32AsmOperand;
 755 }
 756
 757 def imm1_16_XFORM: SDNodeXForm<imm, [{
 758   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 759 }]>;
 760 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 761 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 762     imm1_16_XFORM> {
 763   let PrintMethod = "printImmPlusOneOperand";
 764   let ParserMatchClass = Imm1_16AsmOperand;
 765 }
 766
 767 // Define ARM specific addressing modes.
 768 // addrmode_imm12 := reg +/- imm12
 769 //
 770 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 771 class AddrMode_Imm12 : Operand<i32>,
 772                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 773   // 12-bit immediate operand. Note that instructions using this encode
 774   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 775   // immediate values are as normal.
 776
 777   let EncoderMethod = "getAddrModeImm12OpValue";
 778   let DecoderMethod = "DecodeAddrModeImm12Operand";
 779   let ParserMatchClass = MemImm12OffsetAsmOperand;
 780   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 781 }
 782
 783 def addrmode_imm12 : AddrMode_Imm12 {
 784   let PrintMethod = "printAddrModeImm12Operand<false>";
 785 }
 786
 787 def addrmode_imm12_pre : AddrMode_Imm12 {
 788   let PrintMethod = "printAddrModeImm12Operand<true>";
 789 }
 790
 791 // ldst_so_reg := reg +/- reg shop imm
 792 //
 793 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 794 def ldst_so_reg : Operand<i32>,
 795                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 796   let EncoderMethod = "getLdStSORegOpValue";
 797   // FIXME: Simplify the printer
 798   let PrintMethod = "printAddrMode2Operand";
 799   let DecoderMethod = "DecodeSORegMemOperand";
 800   let ParserMatchClass = MemRegOffsetAsmOperand;
 801   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 802 }
 803
 804 // postidx_imm8 := +/- [0,255]
 805 //
 806 // 9 bit value:
 807 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 808 //  {7-0}     [0,255] imm8 value.
 809 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 810 def postidx_imm8 : Operand<i32> {
 811   let PrintMethod = "printPostIdxImm8Operand";
 812   let ParserMatchClass = PostIdxImm8AsmOperand;
 813   let MIOperandInfo = (ops i32imm);
 814 }
 815
 816 // postidx_imm8s4 := +/- [0,1020]
 817 //
 818 // 9 bit value:
 819 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 820 //  {7-0}     [0,255] imm8 value, scaled by 4.
 821 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 822 def postidx_imm8s4 : Operand<i32> {
 823   let PrintMethod = "printPostIdxImm8s4Operand";
 824   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 825   let MIOperandInfo = (ops i32imm);
 826 }
 827
 828
 829 // postidx_reg := +/- reg
 830 //
 831 def PostIdxRegAsmOperand : AsmOperandClass {
 832   let Name = "PostIdxReg";
 833   let ParserMethod = "parsePostIdxReg";
 834 }
 835 def postidx_reg : Operand<i32> {
 836   let EncoderMethod = "getPostIdxRegOpValue";
 837   let DecoderMethod = "DecodePostIdxReg";
 838   let PrintMethod = "printPostIdxRegOperand";
 839   let ParserMatchClass = PostIdxRegAsmOperand;
 840   let MIOperandInfo = (ops GPRnopc, i32imm);
 841 }
 842
 843
 844 // addrmode2 := reg +/- imm12
 845 //           := reg +/- reg shop imm
 846 //
 847 // FIXME: addrmode2 should be refactored the rest of the way to always
 848 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 849 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 850 def addrmode2 : Operand<i32>,
 851                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 852   let EncoderMethod = "getAddrMode2OpValue";
 853   let PrintMethod = "printAddrMode2Operand";
 854   let ParserMatchClass = AddrMode2AsmOperand;
 855   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 856 }
 857
 858 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 859   let Name = "PostIdxRegShifted";
 860   let ParserMethod = "parsePostIdxReg";
 861 }
 862 def am2offset_reg : Operand<i32>,
 863                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 864                 [], [SDNPWantRoot]> {
 865   let EncoderMethod = "getAddrMode2OffsetOpValue";
 866   let PrintMethod = "printAddrMode2OffsetOperand";
 867   // When using this for assembly, it's always as a post-index offset.
 868   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 869   let MIOperandInfo = (ops GPRnopc, i32imm);
 870 }
 871
 872 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 873 // the GPR is purely vestigal at this point.
 874 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 875 def am2offset_imm : Operand<i32>,
 876                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 877                 [], [SDNPWantRoot]> {
 878   let EncoderMethod = "getAddrMode2OffsetOpValue";
 879   let PrintMethod = "printAddrMode2OffsetOperand";
 880   let ParserMatchClass = AM2OffsetImmAsmOperand;
 881   let MIOperandInfo = (ops GPRnopc, i32imm);
 882 }
 883
 884
 885 // addrmode3 := reg +/- reg
 886 // addrmode3 := reg +/- imm8
 887 //
 888 // FIXME: split into imm vs. reg versions.
 889 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 890 class AddrMode3 : Operand<i32>,
 891                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 892   let EncoderMethod = "getAddrMode3OpValue";
 893   let ParserMatchClass = AddrMode3AsmOperand;
 894   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 895 }
 896
 897 def addrmode3 : AddrMode3
 898 {
 899   let PrintMethod = "printAddrMode3Operand<false>";
 900 }
 901
 902 def addrmode3_pre : AddrMode3
 903 {
 904   let PrintMethod = "printAddrMode3Operand<true>";
 905 }
 906
 907 // FIXME: split into imm vs. reg versions.
 908 // FIXME: parser method to handle +/- register.
 909 def AM3OffsetAsmOperand : AsmOperandClass {
 910   let Name = "AM3Offset";
 911   let ParserMethod = "parseAM3Offset";
 912 }
 913 def am3offset : Operand<i32>,
 914                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 915                                [], [SDNPWantRoot]> {
 916   let EncoderMethod = "getAddrMode3OffsetOpValue";
 917   let PrintMethod = "printAddrMode3OffsetOperand";
 918   let ParserMatchClass = AM3OffsetAsmOperand;
 919   let MIOperandInfo = (ops GPR, i32imm);
 920 }
 921
 922 // ldstm_mode := {ia, ib, da, db}
 923 //
 924 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 925   let EncoderMethod = "getLdStmModeOpValue";
 926   let PrintMethod = "printLdStmModeOperand";
 927 }
 928
 929 // addrmode5 := reg +/- imm8*4
 930 //
 931 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 932 class AddrMode5 : Operand<i32>,
 933                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 934   let EncoderMethod = "getAddrMode5OpValue";
 935   let DecoderMethod = "DecodeAddrMode5Operand";
 936   let ParserMatchClass = AddrMode5AsmOperand;
 937   let MIOperandInfo = (ops GPR:$base, i32imm);
 938 }
 939
 940 def addrmode5 : AddrMode5 {
 941    let PrintMethod = "printAddrMode5Operand<false>";
 942 }
 943
 944 def addrmode5_pre : AddrMode5 {
 945    let PrintMethod = "printAddrMode5Operand<true>";
 946 }
 947
 948 // addrmode6 := reg with optional alignment
 949 //
 950 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 951 def addrmode6 : Operand<i32>,
 952                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 953   let PrintMethod = "printAddrMode6Operand";
 954   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 955   let EncoderMethod = "getAddrMode6AddressOpValue";
 956   let DecoderMethod = "DecodeAddrMode6Operand";
 957   let ParserMatchClass = AddrMode6AsmOperand;
 958 }
 959
 960 def am6offset : Operand<i32>,
 961                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 962                                [], [SDNPWantRoot]> {
 963   let PrintMethod = "printAddrMode6OffsetOperand";
 964   let MIOperandInfo = (ops GPR);
 965   let EncoderMethod = "getAddrMode6OffsetOpValue";
 966   let DecoderMethod = "DecodeGPRRegisterClass";
 967 }
 968
 969 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 970 // (single element from one lane) for size 32.
 971 def addrmode6oneL32 : Operand<i32>,
 972                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 973   let PrintMethod = "printAddrMode6Operand";
 974   let MIOperandInfo = (ops GPR:$addr, i32imm);
 975   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 976 }
 977
 978 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 979 // instructions, specifically VLD4-dup.
 980 def addrmode6dup : Operand<i32>,
 981                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 982   let PrintMethod = "printAddrMode6Operand";
 983   let MIOperandInfo = (ops GPR:$addr, i32imm);
 984   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 985   // FIXME: This is close, but not quite right. The alignment specifier is
 986   // different.
 987   let ParserMatchClass = AddrMode6AsmOperand;
 988 }
 989
 990 // addrmodepc := pc + reg
 991 //
 992 def addrmodepc : Operand<i32>,
 993                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 994   let PrintMethod = "printAddrModePCOperand";
 995   let MIOperandInfo = (ops GPR, i32imm);
 996 }
 997
 998 // addr_offset_none := reg
 999 //
1000 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1001 def addr_offset_none : Operand<i32>,
1002                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1003   let PrintMethod = "printAddrMode7Operand";
1004   let DecoderMethod = "DecodeAddrMode7Operand";
1005   let ParserMatchClass = MemNoOffsetAsmOperand;
1006   let MIOperandInfo = (ops GPR:$base);
1007 }
1008
1009 def nohash_imm : Operand<i32> {
1010   let PrintMethod = "printNoHashImmediate";
1011 }
1012
1013 def CoprocNumAsmOperand : AsmOperandClass {
1014   let Name = "CoprocNum";
1015   let ParserMethod = "parseCoprocNumOperand";
1016 }
1017 def p_imm : Operand<i32> {
1018   let PrintMethod = "printPImmediate";
1019   let ParserMatchClass = CoprocNumAsmOperand;
1020   let DecoderMethod = "DecodeCoprocessor";
1021 }
1022
1023 def CoprocRegAsmOperand : AsmOperandClass {
1024   let Name = "CoprocReg";
1025   let ParserMethod = "parseCoprocRegOperand";
1026 }
1027 def c_imm : Operand<i32> {
1028   let PrintMethod = "printCImmediate";
1029   let ParserMatchClass = CoprocRegAsmOperand;
1030 }
1031 def CoprocOptionAsmOperand : AsmOperandClass {
1032   let Name = "CoprocOption";
1033   let ParserMethod = "parseCoprocOptionOperand";
1034 }
1035 def coproc_option_imm : Operand<i32> {
1036   let PrintMethod = "printCoprocOptionImm";
1037   let ParserMatchClass = CoprocOptionAsmOperand;
1038 }
1039
1040 //===----------------------------------------------------------------------===//
1041
1042 include "ARMInstrFormats.td"
1043
1044 //===----------------------------------------------------------------------===//
1045 // Multiclass helpers...
1046 //
1047
1048 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1049 /// binop that produces a value.
1050 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1051 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1052                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1053                         PatFrag opnode, bit Commutable = 0> {
1054   // The register-immediate version is re-materializable. This is useful
1055   // in particular for taking the address of a local.
1056   let isReMaterializable = 1 in {
1057   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1058                iii, opc, "\t$Rd, $Rn, $imm",
1059                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1060            Sched<[WriteALU, ReadALU]> {
1061     bits<4> Rd;
1062     bits<4> Rn;
1063     bits<12> imm;
1064     let Inst{25} = 1;
1065     let Inst{19-16} = Rn;
1066     let Inst{15-12} = Rd;
1067     let Inst{11-0} = imm;
1068   }
1069   }
1070   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1071                iir, opc, "\t$Rd, $Rn, $Rm",
1072                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1073            Sched<[WriteALU, ReadALU, ReadALU]> {
1074     bits<4> Rd;
1075     bits<4> Rn;
1076     bits<4> Rm;
1077     let Inst{25} = 0;
1078     let isCommutable = Commutable;
1079     let Inst{19-16} = Rn;
1080     let Inst{15-12} = Rd;
1081     let Inst{11-4} = 0b00000000;
1082     let Inst{3-0} = Rm;
1083   }
1084
1085   def rsi : AsI1<opcod, (outs GPR:$Rd),
1086                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1087                iis, opc, "\t$Rd, $Rn, $shift",
1088                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1089             Sched<[WriteALUsi, ReadALU]> {
1090     bits<4> Rd;
1091     bits<4> Rn;
1092     bits<12> shift;
1093     let Inst{25} = 0;
1094     let Inst{19-16} = Rn;
1095     let Inst{15-12} = Rd;
1096     let Inst{11-5} = shift{11-5};
1097     let Inst{4} = 0;
1098     let Inst{3-0} = shift{3-0};
1099   }
1100
1101   def rsr : AsI1<opcod, (outs GPR:$Rd),
1102                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1103                iis, opc, "\t$Rd, $Rn, $shift",
1104                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1105             Sched<[WriteALUsr, ReadALUsr]> {
1106     bits<4> Rd;
1107     bits<4> Rn;
1108     bits<12> shift;
1109     let Inst{25} = 0;
1110     let Inst{19-16} = Rn;
1111     let Inst{15-12} = Rd;
1112     let Inst{11-8} = shift{11-8};
1113     let Inst{7} = 0;
1114     let Inst{6-5} = shift{6-5};
1115     let Inst{4} = 1;
1116     let Inst{3-0} = shift{3-0};
1117   }
1118 }
1119
1120 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1121 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1122 /// it is equivalent to the AsI1_bin_irs counterpart.
1123 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1124 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1125                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1126                         PatFrag opnode, bit Commutable = 0> {
1127   // The register-immediate version is re-materializable. This is useful
1128   // in particular for taking the address of a local.
1129   let isReMaterializable = 1 in {
1130   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1131                iii, opc, "\t$Rd, $Rn, $imm",
1132                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1133            Sched<[WriteALU, ReadALU]> {
1134     bits<4> Rd;
1135     bits<4> Rn;
1136     bits<12> imm;
1137     let Inst{25} = 1;
1138     let Inst{19-16} = Rn;
1139     let Inst{15-12} = Rd;
1140     let Inst{11-0} = imm;
1141   }
1142   }
1143   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1144                iir, opc, "\t$Rd, $Rn, $Rm",
1145                [/* pattern left blank */]>,
1146            Sched<[WriteALU, ReadALU, ReadALU]> {
1147     bits<4> Rd;
1148     bits<4> Rn;
1149     bits<4> Rm;
1150     let Inst{11-4} = 0b00000000;
1151     let Inst{25} = 0;
1152     let Inst{3-0} = Rm;
1153     let Inst{15-12} = Rd;
1154     let Inst{19-16} = Rn;
1155   }
1156
1157   def rsi : AsI1<opcod, (outs GPR:$Rd),
1158                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1159                iis, opc, "\t$Rd, $Rn, $shift",
1160                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1161             Sched<[WriteALUsi, ReadALU]> {
1162     bits<4> Rd;
1163     bits<4> Rn;
1164     bits<12> shift;
1165     let Inst{25} = 0;
1166     let Inst{19-16} = Rn;
1167     let Inst{15-12} = Rd;
1168     let Inst{11-5} = shift{11-5};
1169     let Inst{4} = 0;
1170     let Inst{3-0} = shift{3-0};
1171   }
1172
1173   def rsr : AsI1<opcod, (outs GPR:$Rd),
1174                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1175                iis, opc, "\t$Rd, $Rn, $shift",
1176                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1177             Sched<[WriteALUsr, ReadALUsr]> {
1178     bits<4> Rd;
1179     bits<4> Rn;
1180     bits<12> shift;
1181     let Inst{25} = 0;
1182     let Inst{19-16} = Rn;
1183     let Inst{15-12} = Rd;
1184     let Inst{11-8} = shift{11-8};
1185     let Inst{7} = 0;
1186     let Inst{6-5} = shift{6-5};
1187     let Inst{4} = 1;
1188     let Inst{3-0} = shift{3-0};
1189   }
1190 }
1191
1192 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1193 ///
1194 /// These opcodes will be converted to the real non-S opcodes by
1195 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1196 let hasPostISelHook = 1, Defs = [CPSR] in {
1197 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1198                           InstrItinClass iis, PatFrag opnode,
1199                           bit Commutable = 0> {
1200   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1201                          4, iii,
1202                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1203                          Sched<[WriteALU, ReadALU]>;
1204
1205   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1206                          4, iir,
1207                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1208                          Sched<[WriteALU, ReadALU, ReadALU]> {
1209     let isCommutable = Commutable;
1210   }
1211   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1212                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1213                           4, iis,
1214                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1215                                                 so_reg_imm:$shift))]>,
1216                           Sched<[WriteALUsi, ReadALU]>;
1217
1218   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1219                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1220                           4, iis,
1221                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1222                                                 so_reg_reg:$shift))]>,
1223                           Sched<[WriteALUSsr, ReadALUsr]>;
1224 }
1225 }
1226
1227 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1228 /// operands are reversed.
1229 let hasPostISelHook = 1, Defs = [CPSR] in {
1230 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1231                           InstrItinClass iis, PatFrag opnode,
1232                           bit Commutable = 0> {
1233   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1234                          4, iii,
1235                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1236            Sched<[WriteALU, ReadALU]>;
1237
1238   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1239                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1240                           4, iis,
1241                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1242                                              GPR:$Rn))]>,
1243             Sched<[WriteALUsi, ReadALU]>;
1244
1245   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1246                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1247                           4, iis,
1248                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1249                                              GPR:$Rn))]>,
1250             Sched<[WriteALUSsr, ReadALUsr]>;
1251 }
1252 }
1253
1254 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1255 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1256 /// a explicit result, only implicitly set CPSR.
1257 let isCompare = 1, Defs = [CPSR] in {
1258 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1259                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1260                        PatFrag opnode, bit Commutable = 0> {
1261   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1262                opc, "\t$Rn, $imm",
1263                [(opnode GPR:$Rn, so_imm:$imm)]>,
1264            Sched<[WriteCMP, ReadALU]> {
1265     bits<4> Rn;
1266     bits<12> imm;
1267     let Inst{25} = 1;
1268     let Inst{20} = 1;
1269     let Inst{19-16} = Rn;
1270     let Inst{15-12} = 0b0000;
1271     let Inst{11-0} = imm;
1272
1273     let Unpredictable{15-12} = 0b1111;
1274   }
1275   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1276                opc, "\t$Rn, $Rm",
1277                [(opnode GPR:$Rn, GPR:$Rm)]>,
1278            Sched<[WriteCMP, ReadALU, ReadALU]> {
1279     bits<4> Rn;
1280     bits<4> Rm;
1281     let isCommutable = Commutable;
1282     let Inst{25} = 0;
1283     let Inst{20} = 1;
1284     let Inst{19-16} = Rn;
1285     let Inst{15-12} = 0b0000;
1286     let Inst{11-4} = 0b00000000;
1287     let Inst{3-0} = Rm;
1288
1289     let Unpredictable{15-12} = 0b1111;
1290   }
1291   def rsi : AI1<opcod, (outs),
1292                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1293                opc, "\t$Rn, $shift",
1294                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1295             Sched<[WriteCMPsi, ReadALU]> {
1296     bits<4> Rn;
1297     bits<12> shift;
1298     let Inst{25} = 0;
1299     let Inst{20} = 1;
1300     let Inst{19-16} = Rn;
1301     let Inst{15-12} = 0b0000;
1302     let Inst{11-5} = shift{11-5};
1303     let Inst{4} = 0;
1304     let Inst{3-0} = shift{3-0};
1305
1306     let Unpredictable{15-12} = 0b1111;
1307   }
1308   def rsr : AI1<opcod, (outs),
1309                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1310                opc, "\t$Rn, $shift",
1311                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1312             Sched<[WriteCMPsr, ReadALU]> {
1313     bits<4> Rn;
1314     bits<12> shift;
1315     let Inst{25} = 0;
1316     let Inst{20} = 1;
1317     let Inst{19-16} = Rn;
1318     let Inst{15-12} = 0b0000;
1319     let Inst{11-8} = shift{11-8};
1320     let Inst{7} = 0;
1321     let Inst{6-5} = shift{6-5};
1322     let Inst{4} = 1;
1323     let Inst{3-0} = shift{3-0};
1324
1325     let Unpredictable{15-12} = 0b1111;
1326   }
1327
1328 }
1329 }
1330
1331 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1332 /// register and one whose operand is a register rotated by 8/16/24.
1333 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1334 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1335   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1336           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1337           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1338        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1339   bits<4> Rd;
1340   bits<4> Rm;
1341   bits<2> rot;
1342   let Inst{19-16} = 0b1111;
1343   let Inst{15-12} = Rd;
1344   let Inst{11-10} = rot;
1345   let Inst{3-0}   = Rm;
1346 }
1347
1348 class AI_ext_rrot_np<bits<8> opcod, string opc>
1349   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1350           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1351        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1352   bits<2> rot;
1353   let Inst{19-16} = 0b1111;
1354   let Inst{11-10} = rot;
1355  }
1356
1357 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1358 /// register and one whose operand is a register rotated by 8/16/24.
1359 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1360   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1361           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1362           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1363                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1364         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1365   bits<4> Rd;
1366   bits<4> Rm;
1367   bits<4> Rn;
1368   bits<2> rot;
1369   let Inst{19-16} = Rn;
1370   let Inst{15-12} = Rd;
1371   let Inst{11-10} = rot;
1372   let Inst{9-4}   = 0b000111;
1373   let Inst{3-0}   = Rm;
1374 }
1375
1376 class AI_exta_rrot_np<bits<8> opcod, string opc>
1377   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1378           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1379        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1380   bits<4> Rn;
1381   bits<2> rot;
1382   let Inst{19-16} = Rn;
1383   let Inst{11-10} = rot;
1384 }
1385
1386 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1387 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1388 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1389                              bit Commutable = 0> {
1390   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1391   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1392                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1393                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1394                Requires<[IsARM]>,
1395            Sched<[WriteALU, ReadALU]> {
1396     bits<4> Rd;
1397     bits<4> Rn;
1398     bits<12> imm;
1399     let Inst{25} = 1;
1400     let Inst{15-12} = Rd;
1401     let Inst{19-16} = Rn;
1402     let Inst{11-0} = imm;
1403   }
1404   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1405                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1406                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1407                Requires<[IsARM]>,
1408            Sched<[WriteALU, ReadALU, ReadALU]> {
1409     bits<4> Rd;
1410     bits<4> Rn;
1411     bits<4> Rm;
1412     let Inst{11-4} = 0b00000000;
1413     let Inst{25} = 0;
1414     let isCommutable = Commutable;
1415     let Inst{3-0} = Rm;
1416     let Inst{15-12} = Rd;
1417     let Inst{19-16} = Rn;
1418   }
1419   def rsi : AsI1<opcod, (outs GPR:$Rd),
1420                 (ins GPR:$Rn, so_reg_imm:$shift),
1421                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1422               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1423                Requires<[IsARM]>,
1424             Sched<[WriteALUsi, ReadALU]> {
1425     bits<4> Rd;
1426     bits<4> Rn;
1427     bits<12> shift;
1428     let Inst{25} = 0;
1429     let Inst{19-16} = Rn;
1430     let Inst{15-12} = Rd;
1431     let Inst{11-5} = shift{11-5};
1432     let Inst{4} = 0;
1433     let Inst{3-0} = shift{3-0};
1434   }
1435   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1436                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1437                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1438               [(set GPRnopc:$Rd, CPSR,
1439                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1440                Requires<[IsARM]>,
1441             Sched<[WriteALUsr, ReadALUsr]> {
1442     bits<4> Rd;
1443     bits<4> Rn;
1444     bits<12> shift;
1445     let Inst{25} = 0;
1446     let Inst{19-16} = Rn;
1447     let Inst{15-12} = Rd;
1448     let Inst{11-8} = shift{11-8};
1449     let Inst{7} = 0;
1450     let Inst{6-5} = shift{6-5};
1451     let Inst{4} = 1;
1452     let Inst{3-0} = shift{3-0};
1453   }
1454   }
1455 }
1456
1457 /// AI1_rsc_irs - Define instructions and patterns for rsc
1458 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1459 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1460   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1461   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1462                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1463                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1464                Requires<[IsARM]>,
1465            Sched<[WriteALU, ReadALU]> {
1466     bits<4> Rd;
1467     bits<4> Rn;
1468     bits<12> imm;
1469     let Inst{25} = 1;
1470     let Inst{15-12} = Rd;
1471     let Inst{19-16} = Rn;
1472     let Inst{11-0} = imm;
1473   }
1474   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1475                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1476                [/* pattern left blank */]>,
1477            Sched<[WriteALU, ReadALU, ReadALU]> {
1478     bits<4> Rd;
1479     bits<4> Rn;
1480     bits<4> Rm;
1481     let Inst{11-4} = 0b00000000;
1482     let Inst{25} = 0;
1483     let Inst{3-0} = Rm;
1484     let Inst{15-12} = Rd;
1485     let Inst{19-16} = Rn;
1486   }
1487   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1488                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1489               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1490                Requires<[IsARM]>,
1491             Sched<[WriteALUsi, ReadALU]> {
1492     bits<4> Rd;
1493     bits<4> Rn;
1494     bits<12> shift;
1495     let Inst{25} = 0;
1496     let Inst{19-16} = Rn;
1497     let Inst{15-12} = Rd;
1498     let Inst{11-5} = shift{11-5};
1499     let Inst{4} = 0;
1500     let Inst{3-0} = shift{3-0};
1501   }
1502   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1503                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1504               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1505                Requires<[IsARM]>,
1506             Sched<[WriteALUsr, ReadALUsr]> {
1507     bits<4> Rd;
1508     bits<4> Rn;
1509     bits<12> shift;
1510     let Inst{25} = 0;
1511     let Inst{19-16} = Rn;
1512     let Inst{15-12} = Rd;
1513     let Inst{11-8} = shift{11-8};
1514     let Inst{7} = 0;
1515     let Inst{6-5} = shift{6-5};
1516     let Inst{4} = 1;
1517     let Inst{3-0} = shift{3-0};
1518   }
1519   }
1520 }
1521
1522 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1523 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1524            InstrItinClass iir, PatFrag opnode> {
1525   // Note: We use the complex addrmode_imm12 rather than just an input
1526   // GPR and a constrained immediate so that we can use this to match
1527   // frame index references and avoid matching constant pool references.
1528   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1529                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1530                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1531     bits<4>  Rt;
1532     bits<17> addr;
1533     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1534     let Inst{19-16} = addr{16-13};  // Rn
1535     let Inst{15-12} = Rt;
1536     let Inst{11-0}  = addr{11-0};   // imm12
1537   }
1538   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1539                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1540                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1541     bits<4>  Rt;
1542     bits<17> shift;
1543     let shift{4}    = 0;            // Inst{4} = 0
1544     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1545     let Inst{19-16} = shift{16-13}; // Rn
1546     let Inst{15-12} = Rt;
1547     let Inst{11-0}  = shift{11-0};
1548   }
1549 }
1550 }
1551
1552 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1553 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1554            InstrItinClass iir, PatFrag opnode> {
1555   // Note: We use the complex addrmode_imm12 rather than just an input
1556   // GPR and a constrained immediate so that we can use this to match
1557   // frame index references and avoid matching constant pool references.
1558   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1559                    (ins addrmode_imm12:$addr),
1560                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1561                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1562     bits<4>  Rt;
1563     bits<17> addr;
1564     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1565     let Inst{19-16} = addr{16-13};  // Rn
1566     let Inst{15-12} = Rt;
1567     let Inst{11-0}  = addr{11-0};   // imm12
1568   }
1569   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1570                    (ins ldst_so_reg:$shift),
1571                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1572                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1573     bits<4>  Rt;
1574     bits<17> shift;
1575     let shift{4}    = 0;            // Inst{4} = 0
1576     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1577     let Inst{19-16} = shift{16-13}; // Rn
1578     let Inst{15-12} = Rt;
1579     let Inst{11-0}  = shift{11-0};
1580   }
1581 }
1582 }
1583
1584
1585 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1586            InstrItinClass iir, PatFrag opnode> {
1587   // Note: We use the complex addrmode_imm12 rather than just an input
1588   // GPR and a constrained immediate so that we can use this to match
1589   // frame index references and avoid matching constant pool references.
1590   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1591                    (ins GPR:$Rt, addrmode_imm12:$addr),
1592                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1593                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1594     bits<4> Rt;
1595     bits<17> addr;
1596     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1597     let Inst{19-16} = addr{16-13};  // Rn
1598     let Inst{15-12} = Rt;
1599     let Inst{11-0}  = addr{11-0};   // imm12
1600   }
1601   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1602                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1603                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1604     bits<4> Rt;
1605     bits<17> shift;
1606     let shift{4}    = 0;            // Inst{4} = 0
1607     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1608     let Inst{19-16} = shift{16-13}; // Rn
1609     let Inst{15-12} = Rt;
1610     let Inst{11-0}  = shift{11-0};
1611   }
1612 }
1613
1614 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1615            InstrItinClass iir, PatFrag opnode> {
1616   // Note: We use the complex addrmode_imm12 rather than just an input
1617   // GPR and a constrained immediate so that we can use this to match
1618   // frame index references and avoid matching constant pool references.
1619   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1620                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1621                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1622                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1623     bits<4> Rt;
1624     bits<17> addr;
1625     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1626     let Inst{19-16} = addr{16-13};  // Rn
1627     let Inst{15-12} = Rt;
1628     let Inst{11-0}  = addr{11-0};   // imm12
1629   }
1630   def rs : AI2ldst<0b011, 0, isByte, (outs),
1631                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1632                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1633                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1634     bits<4> Rt;
1635     bits<17> shift;
1636     let shift{4}    = 0;            // Inst{4} = 0
1637     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1638     let Inst{19-16} = shift{16-13}; // Rn
1639     let Inst{15-12} = Rt;
1640     let Inst{11-0}  = shift{11-0};
1641   }
1642 }
1643
1644
1645 //===----------------------------------------------------------------------===//
1646 // Instructions
1647 //===----------------------------------------------------------------------===//
1648
1649 //===----------------------------------------------------------------------===//
1650 //  Miscellaneous Instructions.
1651 //
1652
1653 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1654 /// the function.  The first operand is the ID# for this instruction, the second
1655 /// is the index into the MachineConstantPool that this is, the third is the
1656 /// size in bytes of this constant pool entry.
1657 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1658 def CONSTPOOL_ENTRY :
1659 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1660                     i32imm:$size), NoItinerary, []>;
1661
1662 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1663 // from removing one half of the matched pairs. That breaks PEI, which assumes
1664 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1665 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1666 def ADJCALLSTACKUP :
1667 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1668            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1669
1670 def ADJCALLSTACKDOWN :
1671 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1672            [(ARMcallseq_start timm:$amt)]>;
1673 }
1674
1675 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1676 // (These pseudos use a hand-written selection code).
1677 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1678 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1679                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1680                               NoItinerary, []>;
1681 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1682                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1683                               NoItinerary, []>;
1684 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1685                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1686                               NoItinerary, []>;
1687 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1688                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1689                               NoItinerary, []>;
1690 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1691                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1692                               NoItinerary, []>;
1693 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1694                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1695                               NoItinerary, []>;
1696 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1697                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1698                               NoItinerary, []>;
1699 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1700                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1701                                       GPR:$set1, GPR:$set2),
1702                                  NoItinerary, []>;
1703 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1704                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1705                               NoItinerary, []>;
1706 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1707                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1708                               NoItinerary, []>;
1709 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1710                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1711                               NoItinerary, []>;
1712 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1713                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1714                               NoItinerary, []>;
1715 }
1716
1717 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1718               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1719   bits<3> imm;
1720   let Inst{27-3} = 0b0011001000001111000000000;
1721   let Inst{2-0} = imm;
1722 }
1723
1724 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1725 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1726 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1727 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1728 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1729
1730 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1731              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1732   bits<4> Rd;
1733   bits<4> Rn;
1734   bits<4> Rm;
1735   let Inst{3-0} = Rm;
1736   let Inst{15-12} = Rd;
1737   let Inst{19-16} = Rn;
1738   let Inst{27-20} = 0b01101000;
1739   let Inst{7-4} = 0b1011;
1740   let Inst{11-8} = 0b1111;
1741   let Unpredictable{11-8} = 0b1111;
1742 }
1743
1744 // The 16-bit operand $val can be used by a debugger to store more information
1745 // about the breakpoint.
1746 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1747                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1748   bits<16> val;
1749   let Inst{3-0} = val{3-0};
1750   let Inst{19-8} = val{15-4};
1751   let Inst{27-20} = 0b00010010;
1752   let Inst{31-28} = 0xe; // AL
1753   let Inst{7-4} = 0b0111;
1754 }
1755
1756 // Change Processor State
1757 // FIXME: We should use InstAlias to handle the optional operands.
1758 class CPS<dag iops, string asm_ops>
1759   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1760         []>, Requires<[IsARM]> {
1761   bits<2> imod;
1762   bits<3> iflags;
1763   bits<5> mode;
1764   bit M;
1765
1766   let Inst{31-28} = 0b1111;
1767   let Inst{27-20} = 0b00010000;
1768   let Inst{19-18} = imod;
1769   let Inst{17}    = M; // Enabled if mode is set;
1770   let Inst{16-9}  = 0b00000000;
1771   let Inst{8-6}   = iflags;
1772   let Inst{5}     = 0;
1773   let Inst{4-0}   = mode;
1774 }
1775
1776 let DecoderMethod = "DecodeCPSInstruction" in {
1777 let M = 1 in
1778   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1779                   "$imod\t$iflags, $mode">;
1780 let mode = 0, M = 0 in
1781   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1782
1783 let imod = 0, iflags = 0, M = 1 in
1784   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1785 }
1786
1787 // Preload signals the memory system of possible future data/instruction access.
1788 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1789
1790   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1791                 !strconcat(opc, "\t$addr"),
1792                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1793                 Sched<[WritePreLd]> {
1794     bits<4> Rt;
1795     bits<17> addr;
1796     let Inst{31-26} = 0b111101;
1797     let Inst{25} = 0; // 0 for immediate form
1798     let Inst{24} = data;
1799     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1800     let Inst{22} = read;
1801     let Inst{21-20} = 0b01;
1802     let Inst{19-16} = addr{16-13};  // Rn
1803     let Inst{15-12} = 0b1111;
1804     let Inst{11-0}  = addr{11-0};   // imm12
1805   }
1806
1807   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1808                !strconcat(opc, "\t$shift"),
1809                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1810                Sched<[WritePreLd]> {
1811     bits<17> shift;
1812     let Inst{31-26} = 0b111101;
1813     let Inst{25} = 1; // 1 for register form
1814     let Inst{24} = data;
1815     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1816     let Inst{22} = read;
1817     let Inst{21-20} = 0b01;
1818     let Inst{19-16} = shift{16-13}; // Rn
1819     let Inst{15-12} = 0b1111;
1820     let Inst{11-0}  = shift{11-0};
1821     let Inst{4} = 0;
1822   }
1823 }
1824
1825 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1826 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1827 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1828
1829 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1830                  "setend\t$end", []>, Requires<[IsARM]> {
1831   bits<1> end;
1832   let Inst{31-10} = 0b1111000100000001000000;
1833   let Inst{9} = end;
1834   let Inst{8-0} = 0;
1835 }
1836
1837 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1838              []>, Requires<[IsARM, HasV7]> {
1839   bits<4> opt;
1840   let Inst{27-4} = 0b001100100000111100001111;
1841   let Inst{3-0} = opt;
1842 }
1843
1844 /*
1845  * A5.4 Permanently UNDEFINED instructions.
1846  *
1847  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1848  * Other UDF encodings generate SIGILL.
1849  *
1850  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1851  * Encoding A1:
1852  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1853  * Encoding T1:
1854  *  1101 1110 iiii iiii
1855  * It uses the following encoding:
1856  *  1110 0111 1111 1110 1101 1110 1111 0000
1857  *  - In ARM: UDF #60896;
1858  *  - In Thumb: UDF #254 followed by a branch-to-self.
1859  */
1860 let isBarrier = 1, isTerminator = 1 in
1861 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1862                "trap", [(trap)]>,
1863            Requires<[IsARM,UseNaClTrap]> {
1864   let Inst = 0xe7fedef0;
1865 }
1866 let isBarrier = 1, isTerminator = 1 in
1867 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1868                "trap", [(trap)]>,
1869            Requires<[IsARM,DontUseNaClTrap]> {
1870   let Inst = 0xe7ffdefe;
1871 }
1872
1873 // Address computation and loads and stores in PIC mode.
1874 let isNotDuplicable = 1 in {
1875 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1876                             4, IIC_iALUr,
1877                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1878                             Sched<[WriteALU, ReadALU]>;
1879
1880 let AddedComplexity = 10 in {
1881 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1882                             4, IIC_iLoad_r,
1883                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1884
1885 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1886                             4, IIC_iLoad_bh_r,
1887                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1888
1889 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1890                             4, IIC_iLoad_bh_r,
1891                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1892
1893 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1894                             4, IIC_iLoad_bh_r,
1895                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1896
1897 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1898                             4, IIC_iLoad_bh_r,
1899                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1900 }
1901 let AddedComplexity = 10 in {
1902 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1903       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1904
1905 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1906       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1907                                                    addrmodepc:$addr)]>;
1908
1909 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1910       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1911 }
1912 } // isNotDuplicable = 1
1913
1914
1915 // LEApcrel - Load a pc-relative address into a register without offending the
1916 // assembler.
1917 let neverHasSideEffects = 1, isReMaterializable = 1 in
1918 // The 'adr' mnemonic encodes differently if the label is before or after
1919 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1920 // know until then which form of the instruction will be used.
1921 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1922                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1923                  Sched<[WriteALU, ReadALU]> {
1924   bits<4> Rd;
1925   bits<14> label;
1926   let Inst{27-25} = 0b001;
1927   let Inst{24} = 0;
1928   let Inst{23-22} = label{13-12};
1929   let Inst{21} = 0;
1930   let Inst{20} = 0;
1931   let Inst{19-16} = 0b1111;
1932   let Inst{15-12} = Rd;
1933   let Inst{11-0} = label{11-0};
1934 }
1935
1936 let hasSideEffects = 1 in {
1937 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1938                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1939
1940 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1941                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1942                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1943 }
1944
1945 //===----------------------------------------------------------------------===//
1946 //  Control Flow Instructions.
1947 //
1948
1949 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1950   // ARMV4T and above
1951   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1952                   "bx", "\tlr", [(ARMretflag)]>,
1953                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1954     let Inst{27-0}  = 0b0001001011111111111100011110;
1955   }
1956
1957   // ARMV4 only
1958   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1959                   "mov", "\tpc, lr", [(ARMretflag)]>,
1960                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1961     let Inst{27-0} = 0b0001101000001111000000001110;
1962   }
1963 }
1964
1965 // Indirect branches
1966 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1967   // ARMV4T and above
1968   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1969                   [(brind GPR:$dst)]>,
1970               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1971     bits<4> dst;
1972     let Inst{31-4} = 0b1110000100101111111111110001;
1973     let Inst{3-0}  = dst;
1974   }
1975
1976   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1977                   "bx", "\t$dst", [/* pattern left blank */]>,
1978               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1979     bits<4> dst;
1980     let Inst{27-4} = 0b000100101111111111110001;
1981     let Inst{3-0}  = dst;
1982   }
1983 }
1984
1985 // SP is marked as a use to prevent stack-pointer assignments that appear
1986 // immediately before calls from potentially appearing dead.
1987 let isCall = 1,
1988   // FIXME:  Do we really need a non-predicated version? If so, it should
1989   // at least be a pseudo instruction expanding to the predicated version
1990   // at MC lowering time.
1991   Defs = [LR], Uses = [SP] in {
1992   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1993                 IIC_Br, "bl\t$func",
1994                 [(ARMcall tglobaladdr:$func)]>,
1995             Requires<[IsARM]>, Sched<[WriteBrL]> {
1996     let Inst{31-28} = 0b1110;
1997     bits<24> func;
1998     let Inst{23-0} = func;
1999     let DecoderMethod = "DecodeBranchImmInstruction";
2000   }
2001
2002   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
2003                    IIC_Br, "bl", "\t$func",
2004                    [(ARMcall_pred tglobaladdr:$func)]>,
2005                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2006     bits<24> func;
2007     let Inst{23-0} = func;
2008     let DecoderMethod = "DecodeBranchImmInstruction";
2009   }
2010
2011   // ARMv5T and above
2012   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2013                 IIC_Br, "blx\t$func",
2014                 [(ARMcall GPR:$func)]>,
2015             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2016     bits<4> func;
2017     let Inst{31-4} = 0b1110000100101111111111110011;
2018     let Inst{3-0}  = func;
2019   }
2020
2021   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2022                     IIC_Br, "blx", "\t$func",
2023                     [(ARMcall_pred GPR:$func)]>,
2024                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2025     bits<4> func;
2026     let Inst{27-4} = 0b000100101111111111110011;
2027     let Inst{3-0}  = func;
2028   }
2029
2030   // ARMv4T
2031   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2032   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2033                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2034                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2035
2036   // ARMv4
2037   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2038                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2039                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2040
2041   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2042   // return stack predictor.
2043   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2044                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2045                       Requires<[IsARM]>, Sched<[WriteBr]>;
2046 }
2047
2048 let isBranch = 1, isTerminator = 1 in {
2049   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2050   // a two-value operand where a dag node expects two operands. :(
2051   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2052                IIC_Br, "b", "\t$target",
2053                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2054                Sched<[WriteBr]>  {
2055     bits<24> target;
2056     let Inst{23-0} = target;
2057     let DecoderMethod = "DecodeBranchImmInstruction";
2058   }
2059
2060   let isBarrier = 1 in {
2061     // B is "predicable" since it's just a Bcc with an 'always' condition.
2062     let isPredicable = 1 in
2063     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2064     // should be sufficient.
2065     // FIXME: Is B really a Barrier? That doesn't seem right.
2066     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2067                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2068                 Sched<[WriteBr]>;
2069
2070     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2071     def BR_JTr : ARMPseudoInst<(outs),
2072                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2073                       0, IIC_Br,
2074                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2075                       Sched<[WriteBr]>;
2076     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2077     // into i12 and rs suffixed versions.
2078     def BR_JTm : ARMPseudoInst<(outs),
2079                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2080                      0, IIC_Br,
2081                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2082                        imm:$id)]>, Sched<[WriteBrTbl]>;
2083     def BR_JTadd : ARMPseudoInst<(outs),
2084                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2085                    0, IIC_Br,
2086                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2087                      imm:$id)]>, Sched<[WriteBrTbl]>;
2088     } // isNotDuplicable = 1, isIndirectBranch = 1
2089   } // isBarrier = 1
2090
2091 }
2092
2093 // BLX (immediate)
2094 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2095                "blx\t$target", []>,
2096            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2097   let Inst{31-25} = 0b1111101;
2098   bits<25> target;
2099   let Inst{23-0} = target{24-1};
2100   let Inst{24} = target{0};
2101 }
2102
2103 // Branch and Exchange Jazelle
2104 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2105               [/* pattern left blank */]>, Sched<[WriteBr]> {
2106   bits<4> func;
2107   let Inst{23-20} = 0b0010;
2108   let Inst{19-8} = 0xfff;
2109   let Inst{7-4} = 0b0010;
2110   let Inst{3-0} = func;
2111 }
2112
2113 // Tail calls.
2114
2115 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2116   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2117                    Sched<[WriteBr]>;
2118
2119   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2120                    Sched<[WriteBr]>;
2121
2122   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2123                                  4, IIC_Br, [],
2124                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2125                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2126
2127   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2128                                  4, IIC_Br, [],
2129                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2130                                  Requires<[IsARM]>;
2131 }
2132
2133 // Secure Monitor Call is a system instruction.
2134 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2135               []>, Requires<[IsARM, HasTrustZone]> {
2136   bits<4> opt;
2137   let Inst{23-4} = 0b01100000000000000111;
2138   let Inst{3-0} = opt;
2139 }
2140
2141 // Supervisor Call (Software Interrupt)
2142 let isCall = 1, Uses = [SP] in {
2143 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2144           Sched<[WriteBr]> {
2145   bits<24> svc;
2146   let Inst{23-0} = svc;
2147 }
2148 }
2149
2150 // Store Return State
2151 class SRSI<bit wb, string asm>
2152   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2153        NoItinerary, asm, "", []> {
2154   bits<5> mode;
2155   let Inst{31-28} = 0b1111;
2156   let Inst{27-25} = 0b100;
2157   let Inst{22} = 1;
2158   let Inst{21} = wb;
2159   let Inst{20} = 0;
2160   let Inst{19-16} = 0b1101;  // SP
2161   let Inst{15-5} = 0b00000101000;
2162   let Inst{4-0} = mode;
2163 }
2164
2165 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2166   let Inst{24-23} = 0;
2167 }
2168 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2169   let Inst{24-23} = 0;
2170 }
2171 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2172   let Inst{24-23} = 0b10;
2173 }
2174 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2175   let Inst{24-23} = 0b10;
2176 }
2177 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2178   let Inst{24-23} = 0b01;
2179 }
2180 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2181   let Inst{24-23} = 0b01;
2182 }
2183 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2184   let Inst{24-23} = 0b11;
2185 }
2186 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2187   let Inst{24-23} = 0b11;
2188 }
2189
2190 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2191 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2192
2193 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2194 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2195
2196 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2197 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2198
2199 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2200 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2201
2202 // Return From Exception
2203 class RFEI<bit wb, string asm>
2204   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2205        NoItinerary, asm, "", []> {
2206   bits<4> Rn;
2207   let Inst{31-28} = 0b1111;
2208   let Inst{27-25} = 0b100;
2209   let Inst{22} = 0;
2210   let Inst{21} = wb;
2211   let Inst{20} = 1;
2212   let Inst{19-16} = Rn;
2213   let Inst{15-0} = 0xa00;
2214 }
2215
2216 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2217   let Inst{24-23} = 0;
2218 }
2219 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2220   let Inst{24-23} = 0;
2221 }
2222 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2223   let Inst{24-23} = 0b10;
2224 }
2225 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2226   let Inst{24-23} = 0b10;
2227 }
2228 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2229   let Inst{24-23} = 0b01;
2230 }
2231 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2232   let Inst{24-23} = 0b01;
2233 }
2234 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2235   let Inst{24-23} = 0b11;
2236 }
2237 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2238   let Inst{24-23} = 0b11;
2239 }
2240
2241 //===----------------------------------------------------------------------===//
2242 //  Load / Store Instructions.
2243 //
2244
2245 // Load
2246
2247
2248 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2249                     UnOpFrag<(load node:$Src)>>;
2250 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2251                     UnOpFrag<(zextloadi8 node:$Src)>>;
2252 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2253                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2254 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2255                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2256
2257 // Special LDR for loads from non-pc-relative constpools.
2258 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2259     isReMaterializable = 1, isCodeGenOnly = 1 in
2260 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2261                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2262                  []> {
2263   bits<4> Rt;
2264   bits<17> addr;
2265   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2266   let Inst{19-16} = 0b1111;
2267   let Inst{15-12} = Rt;
2268   let Inst{11-0}  = addr{11-0};   // imm12
2269 }
2270
2271 // Loads with zero extension
2272 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2273                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2274                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2275
2276 // Loads with sign extension
2277 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2278                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2279                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2280
2281 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2282                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2283                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2284
2285 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2286 // Load doubleword
2287 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2288                  (ins addrmode3:$addr), LdMiscFrm,
2289                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2290                  []>, Requires<[IsARM, HasV5TE]>;
2291 }
2292
2293 // Indexed loads
2294 multiclass AI2_ldridx<bit isByte, string opc,
2295                       InstrItinClass iii, InstrItinClass iir> {
2296   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2297                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2298                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2299     bits<17> addr;
2300     let Inst{25} = 0;
2301     let Inst{23} = addr{12};
2302     let Inst{19-16} = addr{16-13};
2303     let Inst{11-0} = addr{11-0};
2304     let DecoderMethod = "DecodeLDRPreImm";
2305   }
2306
2307   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2308                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2309                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2310     bits<17> addr;
2311     let Inst{25} = 1;
2312     let Inst{23} = addr{12};
2313     let Inst{19-16} = addr{16-13};
2314     let Inst{11-0} = addr{11-0};
2315     let Inst{4} = 0;
2316     let DecoderMethod = "DecodeLDRPreReg";
2317   }
2318
2319   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2320                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2321                        IndexModePost, LdFrm, iir,
2322                        opc, "\t$Rt, $addr, $offset",
2323                        "$addr.base = $Rn_wb", []> {
2324      // {12}     isAdd
2325      // {11-0}   imm12/Rm
2326      bits<14> offset;
2327      bits<4> addr;
2328      let Inst{25} = 1;
2329      let Inst{23} = offset{12};
2330      let Inst{19-16} = addr;
2331      let Inst{11-0} = offset{11-0};
2332      let Inst{4} = 0;
2333
2334     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2335    }
2336
2337    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2338                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2339                       IndexModePost, LdFrm, iii,
2340                       opc, "\t$Rt, $addr, $offset",
2341                       "$addr.base = $Rn_wb", []> {
2342     // {12}     isAdd
2343     // {11-0}   imm12/Rm
2344     bits<14> offset;
2345     bits<4> addr;
2346     let Inst{25} = 0;
2347     let Inst{23} = offset{12};
2348     let Inst{19-16} = addr;
2349     let Inst{11-0} = offset{11-0};
2350
2351     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2352   }
2353
2354 }
2355
2356 let mayLoad = 1, neverHasSideEffects = 1 in {
2357 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2358 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2359 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2360 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2361 }
2362
2363 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2364   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2365                         (ins addrmode3_pre:$addr), IndexModePre,
2366                         LdMiscFrm, itin,
2367                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2368     bits<14> addr;
2369     let Inst{23}    = addr{8};      // U bit
2370     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2371     let Inst{19-16} = addr{12-9};   // Rn
2372     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2373     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2374     let DecoderMethod = "DecodeAddrMode3Instruction";
2375   }
2376   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2377                         (ins addr_offset_none:$addr, am3offset:$offset),
2378                         IndexModePost, LdMiscFrm, itin,
2379                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2380                         []> {
2381     bits<10> offset;
2382     bits<4> addr;
2383     let Inst{23}    = offset{8};      // U bit
2384     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2385     let Inst{19-16} = addr;
2386     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2387     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2388     let DecoderMethod = "DecodeAddrMode3Instruction";
2389   }
2390 }
2391
2392 let mayLoad = 1, neverHasSideEffects = 1 in {
2393 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2394 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2395 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2396 let hasExtraDefRegAllocReq = 1 in {
2397 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2398                           (ins addrmode3_pre:$addr), IndexModePre,
2399                           LdMiscFrm, IIC_iLoad_d_ru,
2400                           "ldrd", "\t$Rt, $Rt2, $addr!",
2401                           "$addr.base = $Rn_wb", []> {
2402   bits<14> addr;
2403   let Inst{23}    = addr{8};      // U bit
2404   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2405   let Inst{19-16} = addr{12-9};   // Rn
2406   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2407   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2408   let DecoderMethod = "DecodeAddrMode3Instruction";
2409 }
2410 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2411                           (ins addr_offset_none:$addr, am3offset:$offset),
2412                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2413                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2414                           "$addr.base = $Rn_wb", []> {
2415   bits<10> offset;
2416   bits<4> addr;
2417   let Inst{23}    = offset{8};      // U bit
2418   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2419   let Inst{19-16} = addr;
2420   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2421   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2422   let DecoderMethod = "DecodeAddrMode3Instruction";
2423 }
2424 } // hasExtraDefRegAllocReq = 1
2425 } // mayLoad = 1, neverHasSideEffects = 1
2426
2427 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2428 let mayLoad = 1, neverHasSideEffects = 1 in {
2429 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2430                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2431                     IndexModePost, LdFrm, IIC_iLoad_ru,
2432                     "ldrt", "\t$Rt, $addr, $offset",
2433                     "$addr.base = $Rn_wb", []> {
2434   // {12}     isAdd
2435   // {11-0}   imm12/Rm
2436   bits<14> offset;
2437   bits<4> addr;
2438   let Inst{25} = 1;
2439   let Inst{23} = offset{12};
2440   let Inst{21} = 1; // overwrite
2441   let Inst{19-16} = addr;
2442   let Inst{11-5} = offset{11-5};
2443   let Inst{4} = 0;
2444   let Inst{3-0} = offset{3-0};
2445   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2446 }
2447
2448 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2449                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2450                    IndexModePost, LdFrm, IIC_iLoad_ru,
2451                    "ldrt", "\t$Rt, $addr, $offset",
2452                    "$addr.base = $Rn_wb", []> {
2453   // {12}     isAdd
2454   // {11-0}   imm12/Rm
2455   bits<14> offset;
2456   bits<4> addr;
2457   let Inst{25} = 0;
2458   let Inst{23} = offset{12};
2459   let Inst{21} = 1; // overwrite
2460   let Inst{19-16} = addr;
2461   let Inst{11-0} = offset{11-0};
2462   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2463 }
2464
2465 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2466                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2467                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2468                      "ldrbt", "\t$Rt, $addr, $offset",
2469                      "$addr.base = $Rn_wb", []> {
2470   // {12}     isAdd
2471   // {11-0}   imm12/Rm
2472   bits<14> offset;
2473   bits<4> addr;
2474   let Inst{25} = 1;
2475   let Inst{23} = offset{12};
2476   let Inst{21} = 1; // overwrite
2477   let Inst{19-16} = addr;
2478   let Inst{11-5} = offset{11-5};
2479   let Inst{4} = 0;
2480   let Inst{3-0} = offset{3-0};
2481   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2482 }
2483
2484 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2485                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2486                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2487                     "ldrbt", "\t$Rt, $addr, $offset",
2488                     "$addr.base = $Rn_wb", []> {
2489   // {12}     isAdd
2490   // {11-0}   imm12/Rm
2491   bits<14> offset;
2492   bits<4> addr;
2493   let Inst{25} = 0;
2494   let Inst{23} = offset{12};
2495   let Inst{21} = 1; // overwrite
2496   let Inst{19-16} = addr;
2497   let Inst{11-0} = offset{11-0};
2498   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2499 }
2500
2501 multiclass AI3ldrT<bits<4> op, string opc> {
2502   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2503                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2504                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2505                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2506     bits<9> offset;
2507     let Inst{23} = offset{8};
2508     let Inst{22} = 1;
2509     let Inst{11-8} = offset{7-4};
2510     let Inst{3-0} = offset{3-0};
2511   }
2512   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2513                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2514                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2515                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2516     bits<5> Rm;
2517     let Inst{23} = Rm{4};
2518     let Inst{22} = 0;
2519     let Inst{11-8} = 0;
2520     let Unpredictable{11-8} = 0b1111;
2521     let Inst{3-0} = Rm{3-0};
2522     let DecoderMethod = "DecodeLDR";
2523   }
2524 }
2525
2526 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2527 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2528 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2529 }
2530
2531 // Store
2532
2533 // Stores with truncate
2534 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2535                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2536                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2537
2538 // Store doubleword
2539 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2540 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2541                StMiscFrm, IIC_iStore_d_r,
2542                "strd", "\t$Rt, $src2, $addr", []>,
2543            Requires<[IsARM, HasV5TE]> {
2544   let Inst{21} = 0;
2545 }
2546
2547 // Indexed stores
2548 multiclass AI2_stridx<bit isByte, string opc,
2549                       InstrItinClass iii, InstrItinClass iir> {
2550   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2551                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2552                             StFrm, iii,
2553                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2554     bits<17> addr;
2555     let Inst{25} = 0;
2556     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2557     let Inst{19-16} = addr{16-13};  // Rn
2558     let Inst{11-0}  = addr{11-0};   // imm12
2559     let DecoderMethod = "DecodeSTRPreImm";
2560   }
2561
2562   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2563                       (ins GPR:$Rt, ldst_so_reg:$addr),
2564                       IndexModePre, StFrm, iir,
2565                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2566     bits<17> addr;
2567     let Inst{25} = 1;
2568     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2569     let Inst{19-16} = addr{16-13}; // Rn
2570     let Inst{11-0}  = addr{11-0};
2571     let Inst{4}     = 0;           // Inst{4} = 0
2572     let DecoderMethod = "DecodeSTRPreReg";
2573   }
2574   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2575                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2576                 IndexModePost, StFrm, iir,
2577                 opc, "\t$Rt, $addr, $offset",
2578                 "$addr.base = $Rn_wb", []> {
2579      // {12}     isAdd
2580      // {11-0}   imm12/Rm
2581      bits<14> offset;
2582      bits<4> addr;
2583      let Inst{25} = 1;
2584      let Inst{23} = offset{12};
2585      let Inst{19-16} = addr;
2586      let Inst{11-0} = offset{11-0};
2587      let Inst{4} = 0;
2588
2589     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2590    }
2591
2592    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2593                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2594                 IndexModePost, StFrm, iii,
2595                 opc, "\t$Rt, $addr, $offset",
2596                 "$addr.base = $Rn_wb", []> {
2597     // {12}     isAdd
2598     // {11-0}   imm12/Rm
2599     bits<14> offset;
2600     bits<4> addr;
2601     let Inst{25} = 0;
2602     let Inst{23} = offset{12};
2603     let Inst{19-16} = addr;
2604     let Inst{11-0} = offset{11-0};
2605
2606     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2607   }
2608 }
2609
2610 let mayStore = 1, neverHasSideEffects = 1 in {
2611 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2612 // IIC_iStore_siu depending on whether it the offset register is shifted.
2613 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2614 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2615 }
2616
2617 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2618                          am2offset_reg:$offset),
2619              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2620                            am2offset_reg:$offset)>;
2621 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2622                          am2offset_imm:$offset),
2623              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2624                            am2offset_imm:$offset)>;
2625 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2626                              am2offset_reg:$offset),
2627              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2628                             am2offset_reg:$offset)>;
2629 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2630                              am2offset_imm:$offset),
2631              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2632                             am2offset_imm:$offset)>;
2633
2634 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2635 // put the patterns on the instruction definitions directly as ISel wants
2636 // the address base and offset to be separate operands, not a single
2637 // complex operand like we represent the instructions themselves. The
2638 // pseudos map between the two.
2639 let usesCustomInserter = 1,
2640     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2641 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2642                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2643                4, IIC_iStore_ru,
2644             [(set GPR:$Rn_wb,
2645                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2646 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2647                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2648                4, IIC_iStore_ru,
2649             [(set GPR:$Rn_wb,
2650                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2651 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2652                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2653                4, IIC_iStore_ru,
2654             [(set GPR:$Rn_wb,
2655                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2656 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2657                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2658                4, IIC_iStore_ru,
2659             [(set GPR:$Rn_wb,
2660                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2661 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2662                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2663                4, IIC_iStore_ru,
2664             [(set GPR:$Rn_wb,
2665                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2666 }
2667
2668
2669
2670 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2671                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2672                            StMiscFrm, IIC_iStore_bh_ru,
2673                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2674   bits<14> addr;
2675   let Inst{23}    = addr{8};      // U bit
2676   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2677   let Inst{19-16} = addr{12-9};   // Rn
2678   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2679   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2680   let DecoderMethod = "DecodeAddrMode3Instruction";
2681 }
2682
2683 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2684                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2685                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2686                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2687                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2688                                                       addr_offset_none:$addr,
2689                                                       am3offset:$offset))]> {
2690   bits<10> offset;
2691   bits<4> addr;
2692   let Inst{23}    = offset{8};      // U bit
2693   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2694   let Inst{19-16} = addr;
2695   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2696   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2697   let DecoderMethod = "DecodeAddrMode3Instruction";
2698 }
2699
2700 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2701 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2702                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2703                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2704                           "strd", "\t$Rt, $Rt2, $addr!",
2705                           "$addr.base = $Rn_wb", []> {
2706   bits<14> addr;
2707   let Inst{23}    = addr{8};      // U bit
2708   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2709   let Inst{19-16} = addr{12-9};   // Rn
2710   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2711   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2712   let DecoderMethod = "DecodeAddrMode3Instruction";
2713 }
2714
2715 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2716                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2717                                am3offset:$offset),
2718                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2719                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2720                           "$addr.base = $Rn_wb", []> {
2721   bits<10> offset;
2722   bits<4> addr;
2723   let Inst{23}    = offset{8};      // U bit
2724   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2725   let Inst{19-16} = addr;
2726   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2727   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2728   let DecoderMethod = "DecodeAddrMode3Instruction";
2729 }
2730 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2731
2732 // STRT, STRBT, and STRHT
2733
2734 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2735                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2736                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2737                    "strbt", "\t$Rt, $addr, $offset",
2738                    "$addr.base = $Rn_wb", []> {
2739   // {12}     isAdd
2740   // {11-0}   imm12/Rm
2741   bits<14> offset;
2742   bits<4> addr;
2743   let Inst{25} = 1;
2744   let Inst{23} = offset{12};
2745   let Inst{21} = 1; // overwrite
2746   let Inst{19-16} = addr;
2747   let Inst{11-5} = offset{11-5};
2748   let Inst{4} = 0;
2749   let Inst{3-0} = offset{3-0};
2750   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2751 }
2752
2753 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2754                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2755                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2756                    "strbt", "\t$Rt, $addr, $offset",
2757                    "$addr.base = $Rn_wb", []> {
2758   // {12}     isAdd
2759   // {11-0}   imm12/Rm
2760   bits<14> offset;
2761   bits<4> addr;
2762   let Inst{25} = 0;
2763   let Inst{23} = offset{12};
2764   let Inst{21} = 1; // overwrite
2765   let Inst{19-16} = addr;
2766   let Inst{11-0} = offset{11-0};
2767   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2768 }
2769
2770 let mayStore = 1, neverHasSideEffects = 1 in {
2771 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2772                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2773                    IndexModePost, StFrm, IIC_iStore_ru,
2774                    "strt", "\t$Rt, $addr, $offset",
2775                    "$addr.base = $Rn_wb", []> {
2776   // {12}     isAdd
2777   // {11-0}   imm12/Rm
2778   bits<14> offset;
2779   bits<4> addr;
2780   let Inst{25} = 1;
2781   let Inst{23} = offset{12};
2782   let Inst{21} = 1; // overwrite
2783   let Inst{19-16} = addr;
2784   let Inst{11-5} = offset{11-5};
2785   let Inst{4} = 0;
2786   let Inst{3-0} = offset{3-0};
2787   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2788 }
2789
2790 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2791                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2792                    IndexModePost, StFrm, IIC_iStore_ru,
2793                    "strt", "\t$Rt, $addr, $offset",
2794                    "$addr.base = $Rn_wb", []> {
2795   // {12}     isAdd
2796   // {11-0}   imm12/Rm
2797   bits<14> offset;
2798   bits<4> addr;
2799   let Inst{25} = 0;
2800   let Inst{23} = offset{12};
2801   let Inst{21} = 1; // overwrite
2802   let Inst{19-16} = addr;
2803   let Inst{11-0} = offset{11-0};
2804   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2805 }
2806 }
2807
2808
2809 multiclass AI3strT<bits<4> op, string opc> {
2810   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2811                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2812                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2813                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2814     bits<9> offset;
2815     let Inst{23} = offset{8};
2816     let Inst{22} = 1;
2817     let Inst{11-8} = offset{7-4};
2818     let Inst{3-0} = offset{3-0};
2819   }
2820   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2821                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2822                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2823                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2824     bits<5> Rm;
2825     let Inst{23} = Rm{4};
2826     let Inst{22} = 0;
2827     let Inst{11-8} = 0;
2828     let Inst{3-0} = Rm{3-0};
2829   }
2830 }
2831
2832
2833 defm STRHT : AI3strT<0b1011, "strht">;
2834
2835
2836 //===----------------------------------------------------------------------===//
2837 //  Load / store multiple Instructions.
2838 //
2839
2840 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2841                          InstrItinClass itin, InstrItinClass itin_upd> {
2842   // IA is the default, so no need for an explicit suffix on the
2843   // mnemonic here. Without it is the canonical spelling.
2844   def IA :
2845     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2846          IndexModeNone, f, itin,
2847          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2848     let Inst{24-23} = 0b01;       // Increment After
2849     let Inst{22}    = P_bit;
2850     let Inst{21}    = 0;          // No writeback
2851     let Inst{20}    = L_bit;
2852   }
2853   def IA_UPD :
2854     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2855          IndexModeUpd, f, itin_upd,
2856          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2857     let Inst{24-23} = 0b01;       // Increment After
2858     let Inst{22}    = P_bit;
2859     let Inst{21}    = 1;          // Writeback
2860     let Inst{20}    = L_bit;
2861
2862     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2863   }
2864   def DA :
2865     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2866          IndexModeNone, f, itin,
2867          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2868     let Inst{24-23} = 0b00;       // Decrement After
2869     let Inst{22}    = P_bit;
2870     let Inst{21}    = 0;          // No writeback
2871     let Inst{20}    = L_bit;
2872   }
2873   def DA_UPD :
2874     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2875          IndexModeUpd, f, itin_upd,
2876          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2877     let Inst{24-23} = 0b00;       // Decrement After
2878     let Inst{22}    = P_bit;
2879     let Inst{21}    = 1;          // Writeback
2880     let Inst{20}    = L_bit;
2881
2882     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2883   }
2884   def DB :
2885     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2886          IndexModeNone, f, itin,
2887          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2888     let Inst{24-23} = 0b10;       // Decrement Before
2889     let Inst{22}    = P_bit;
2890     let Inst{21}    = 0;          // No writeback
2891     let Inst{20}    = L_bit;
2892   }
2893   def DB_UPD :
2894     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2895          IndexModeUpd, f, itin_upd,
2896          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2897     let Inst{24-23} = 0b10;       // Decrement Before
2898     let Inst{22}    = P_bit;
2899     let Inst{21}    = 1;          // Writeback
2900     let Inst{20}    = L_bit;
2901
2902     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2903   }
2904   def IB :
2905     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2906          IndexModeNone, f, itin,
2907          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2908     let Inst{24-23} = 0b11;       // Increment Before
2909     let Inst{22}    = P_bit;
2910     let Inst{21}    = 0;          // No writeback
2911     let Inst{20}    = L_bit;
2912   }
2913   def IB_UPD :
2914     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2915          IndexModeUpd, f, itin_upd,
2916          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2917     let Inst{24-23} = 0b11;       // Increment Before
2918     let Inst{22}    = P_bit;
2919     let Inst{21}    = 1;          // Writeback
2920     let Inst{20}    = L_bit;
2921
2922     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2923   }
2924 }
2925
2926 let neverHasSideEffects = 1 in {
2927
2928 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2929 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2930                          IIC_iLoad_mu>;
2931
2932 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2933 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2934                          IIC_iStore_mu>;
2935
2936 } // neverHasSideEffects
2937
2938 // FIXME: remove when we have a way to marking a MI with these properties.
2939 // FIXME: Should pc be an implicit operand like PICADD, etc?
2940 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2941     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2942 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2943                                                  reglist:$regs, variable_ops),
2944                      4, IIC_iLoad_mBr, [],
2945                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2946       RegConstraint<"$Rn = $wb">;
2947
2948 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2949 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2950                                IIC_iLoad_mu>;
2951
2952 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2953 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2954                                IIC_iStore_mu>;
2955
2956
2957
2958 //===----------------------------------------------------------------------===//
2959 //  Move Instructions.
2960 //
2961
2962 let neverHasSideEffects = 1 in
2963 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2964                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2965   bits<4> Rd;
2966   bits<4> Rm;
2967
2968   let Inst{19-16} = 0b0000;
2969   let Inst{11-4} = 0b00000000;
2970   let Inst{25} = 0;
2971   let Inst{3-0} = Rm;
2972   let Inst{15-12} = Rd;
2973 }
2974
2975 // A version for the smaller set of tail call registers.
2976 let neverHasSideEffects = 1 in
2977 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2978                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2979   bits<4> Rd;
2980   bits<4> Rm;
2981
2982   let Inst{11-4} = 0b00000000;
2983   let Inst{25} = 0;
2984   let Inst{3-0} = Rm;
2985   let Inst{15-12} = Rd;
2986 }
2987
2988 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2989                 DPSoRegRegFrm, IIC_iMOVsr,
2990                 "mov", "\t$Rd, $src",
2991                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2992                 Sched<[WriteALU]> {
2993   bits<4> Rd;
2994   bits<12> src;
2995   let Inst{15-12} = Rd;
2996   let Inst{19-16} = 0b0000;
2997   let Inst{11-8} = src{11-8};
2998   let Inst{7} = 0;
2999   let Inst{6-5} = src{6-5};
3000   let Inst{4} = 1;
3001   let Inst{3-0} = src{3-0};
3002   let Inst{25} = 0;
3003 }
3004
3005 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3006                 DPSoRegImmFrm, IIC_iMOVsr,
3007                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3008                 UnaryDP, Sched<[WriteALU]> {
3009   bits<4> Rd;
3010   bits<12> src;
3011   let Inst{15-12} = Rd;
3012   let Inst{19-16} = 0b0000;
3013   let Inst{11-5} = src{11-5};
3014   let Inst{4} = 0;
3015   let Inst{3-0} = src{3-0};
3016   let Inst{25} = 0;
3017 }
3018
3019 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3020 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3021                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3022                 Sched<[WriteALU]> {
3023   bits<4> Rd;
3024   bits<12> imm;
3025   let Inst{25} = 1;
3026   let Inst{15-12} = Rd;
3027   let Inst{19-16} = 0b0000;
3028   let Inst{11-0} = imm;
3029 }
3030
3031 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3032 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3033                  DPFrm, IIC_iMOVi,
3034                  "movw", "\t$Rd, $imm",
3035                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3036                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3037   bits<4> Rd;
3038   bits<16> imm;
3039   let Inst{15-12} = Rd;
3040   let Inst{11-0}  = imm{11-0};
3041   let Inst{19-16} = imm{15-12};
3042   let Inst{20} = 0;
3043   let Inst{25} = 1;
3044   let DecoderMethod = "DecodeArmMOVTWInstruction";
3045 }
3046
3047 def : InstAlias<"mov${p} $Rd, $imm",
3048                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3049         Requires<[IsARM]>;
3050
3051 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3052                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3053                       Sched<[WriteALU]>;
3054
3055 let Constraints = "$src = $Rd" in {
3056 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3057                   (ins GPR:$src, imm0_65535_expr:$imm),
3058                   DPFrm, IIC_iMOVi,
3059                   "movt", "\t$Rd, $imm",
3060                   [(set GPRnopc:$Rd,
3061                         (or (and GPR:$src, 0xffff),
3062                             lo16AllZero:$imm))]>, UnaryDP,
3063                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3064   bits<4> Rd;
3065   bits<16> imm;
3066   let Inst{15-12} = Rd;
3067   let Inst{11-0}  = imm{11-0};
3068   let Inst{19-16} = imm{15-12};
3069   let Inst{20} = 0;
3070   let Inst{25} = 1;
3071   let DecoderMethod = "DecodeArmMOVTWInstruction";
3072 }
3073
3074 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3075                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3076                       Sched<[WriteALU]>;
3077
3078 } // Constraints
3079
3080 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3081       Requires<[IsARM, HasV6T2]>;
3082
3083 let Uses = [CPSR] in
3084 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3085                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3086                     Requires<[IsARM]>, Sched<[WriteALU]>;
3087
3088 // These aren't really mov instructions, but we have to define them this way
3089 // due to flag operands.
3090
3091 let Defs = [CPSR] in {
3092 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3093                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3094                       Sched<[WriteALU]>, Requires<[IsARM]>;
3095 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3096                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3097                       Sched<[WriteALU]>, Requires<[IsARM]>;
3098 }
3099
3100 //===----------------------------------------------------------------------===//
3101 //  Extend Instructions.
3102 //
3103
3104 // Sign extenders
3105
3106 def SXTB  : AI_ext_rrot<0b01101010,
3107                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3108 def SXTH  : AI_ext_rrot<0b01101011,
3109                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3110
3111 def SXTAB : AI_exta_rrot<0b01101010,
3112                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3113 def SXTAH : AI_exta_rrot<0b01101011,
3114                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3115
3116 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3117
3118 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3119
3120 // Zero extenders
3121
3122 let AddedComplexity = 16 in {
3123 def UXTB   : AI_ext_rrot<0b01101110,
3124                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3125 def UXTH   : AI_ext_rrot<0b01101111,
3126                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3127 def UXTB16 : AI_ext_rrot<0b01101100,
3128                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3129
3130 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3131 //        The transformation should probably be done as a combiner action
3132 //        instead so we can include a check for masking back in the upper
3133 //        eight bits of the source into the lower eight bits of the result.
3134 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3135 //               (UXTB16r_rot GPR:$Src, 3)>;
3136 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3137                (UXTB16 GPR:$Src, 1)>;
3138
3139 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3140                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3141 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3142                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3143 }
3144
3145 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3146 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3147
3148
3149 def SBFX  : I<(outs GPRnopc:$Rd),
3150               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3151                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3152                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3153                Requires<[IsARM, HasV6T2]> {
3154   bits<4> Rd;
3155   bits<4> Rn;
3156   bits<5> lsb;
3157   bits<5> width;
3158   let Inst{27-21} = 0b0111101;
3159   let Inst{6-4}   = 0b101;
3160   let Inst{20-16} = width;
3161   let Inst{15-12} = Rd;
3162   let Inst{11-7}  = lsb;
3163   let Inst{3-0}   = Rn;
3164 }
3165
3166 def UBFX  : I<(outs GPR:$Rd),
3167               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3168                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3169                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3170                Requires<[IsARM, HasV6T2]> {
3171   bits<4> Rd;
3172   bits<4> Rn;
3173   bits<5> lsb;
3174   bits<5> width;
3175   let Inst{27-21} = 0b0111111;
3176   let Inst{6-4}   = 0b101;
3177   let Inst{20-16} = width;
3178   let Inst{15-12} = Rd;
3179   let Inst{11-7}  = lsb;
3180   let Inst{3-0}   = Rn;
3181 }
3182
3183 //===----------------------------------------------------------------------===//
3184 //  Arithmetic Instructions.
3185 //
3186
3187 defm ADD  : AsI1_bin_irs<0b0100, "add",
3188                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3189                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3190 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3191                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3192                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3193
3194 // ADD and SUB with 's' bit set.
3195 //
3196 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3197 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3198 // AdjustInstrPostInstrSelection where we determine whether or not to
3199 // set the "s" bit based on CPSR liveness.
3200 //
3201 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3202 // support for an optional CPSR definition that corresponds to the DAG
3203 // node's second value. We can then eliminate the implicit def of CPSR.
3204 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3205                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3206 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3207                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3208
3209 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3210               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3211 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3212               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3213
3214 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3215                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3216                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3217
3218 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3219 // CPSR and the implicit def of CPSR is not needed.
3220 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3221                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3222
3223 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3224                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3225
3226 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3227 // The assume-no-carry-in form uses the negation of the input since add/sub
3228 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3229 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3230 // details.
3231 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3232              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3233 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3234              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3235
3236 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3237              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3238              Requires<[IsARM, HasV6T2]>;
3239 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3240              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3241              Requires<[IsARM, HasV6T2]>;
3242
3243 // The with-carry-in form matches bitwise not instead of the negation.
3244 // Effectively, the inverse interpretation of the carry flag already accounts
3245 // for part of the negation.
3246 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3247              (SBCri   GPR:$src, so_imm_not:$imm)>;
3248 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3249              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3250
3251 // Note: These are implemented in C++ code, because they have to generate
3252 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3253 // cannot produce.
3254 // (mul X, 2^n+1) -> (add (X << n), X)
3255 // (mul X, 2^n-1) -> (rsb X, (X << n))
3256
3257 // ARM Arithmetic Instruction
3258 // GPR:$dst = GPR:$a op GPR:$b
3259 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3260           list<dag> pattern = [],
3261           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3262           string asm = "\t$Rd, $Rn, $Rm">
3263   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3264     Sched<[WriteALU, ReadALU, ReadALU]> {
3265   bits<4> Rn;
3266   bits<4> Rd;
3267   bits<4> Rm;
3268   let Inst{27-20} = op27_20;
3269   let Inst{11-4} = op11_4;
3270   let Inst{19-16} = Rn;
3271   let Inst{15-12} = Rd;
3272   let Inst{3-0}   = Rm;
3273
3274   let Unpredictable{11-8} = 0b1111;
3275 }
3276
3277 // Saturating add/subtract
3278
3279 let DecoderMethod = "DecodeQADDInstruction" in
3280 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3281                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3282                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3283
3284 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3285                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3286                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3287 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3288                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3289                   "\t$Rd, $Rm, $Rn">;
3290 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3291                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3292                   "\t$Rd, $Rm, $Rn">;
3293
3294 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3295 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3296 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3297 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3298 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3299 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3300 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3301 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3302 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3303 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3304 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3305 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3306
3307 // Signed/Unsigned add/subtract
3308
3309 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3310 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3311 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3312 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3313 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3314 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3315 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3316 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3317 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3318 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3319 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3320 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3321
3322 // Signed/Unsigned halving add/subtract
3323
3324 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3325 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3326 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3327 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3328 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3329 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3330 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3331 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3332 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3333 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3334 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3335 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3336
3337 // Unsigned Sum of Absolute Differences [and Accumulate].
3338
3339 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3340                 MulFrm /* for convenience */, NoItinerary, "usad8",
3341                 "\t$Rd, $Rn, $Rm", []>,
3342              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3343   bits<4> Rd;
3344   bits<4> Rn;
3345   bits<4> Rm;
3346   let Inst{27-20} = 0b01111000;
3347   let Inst{15-12} = 0b1111;
3348   let Inst{7-4} = 0b0001;
3349   let Inst{19-16} = Rd;
3350   let Inst{11-8} = Rm;
3351   let Inst{3-0} = Rn;
3352 }
3353 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3354                 MulFrm /* for convenience */, NoItinerary, "usada8",
3355                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3356              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3357   bits<4> Rd;
3358   bits<4> Rn;
3359   bits<4> Rm;
3360   bits<4> Ra;
3361   let Inst{27-20} = 0b01111000;
3362   let Inst{7-4} = 0b0001;
3363   let Inst{19-16} = Rd;
3364   let Inst{15-12} = Ra;
3365   let Inst{11-8} = Rm;
3366   let Inst{3-0} = Rn;
3367 }
3368
3369 // Signed/Unsigned saturate
3370
3371 def SSAT : AI<(outs GPRnopc:$Rd),
3372               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3373               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3374   bits<4> Rd;
3375   bits<5> sat_imm;
3376   bits<4> Rn;
3377   bits<8> sh;
3378   let Inst{27-21} = 0b0110101;
3379   let Inst{5-4} = 0b01;
3380   let Inst{20-16} = sat_imm;
3381   let Inst{15-12} = Rd;
3382   let Inst{11-7} = sh{4-0};
3383   let Inst{6} = sh{5};
3384   let Inst{3-0} = Rn;
3385 }
3386
3387 def SSAT16 : AI<(outs GPRnopc:$Rd),
3388                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3389                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3390   bits<4> Rd;
3391   bits<4> sat_imm;
3392   bits<4> Rn;
3393   let Inst{27-20} = 0b01101010;
3394   let Inst{11-4} = 0b11110011;
3395   let Inst{15-12} = Rd;
3396   let Inst{19-16} = sat_imm;
3397   let Inst{3-0} = Rn;
3398 }
3399
3400 def USAT : AI<(outs GPRnopc:$Rd),
3401               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3402               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3403   bits<4> Rd;
3404   bits<5> sat_imm;
3405   bits<4> Rn;
3406   bits<8> sh;
3407   let Inst{27-21} = 0b0110111;
3408   let Inst{5-4} = 0b01;
3409   let Inst{15-12} = Rd;
3410   let Inst{11-7} = sh{4-0};
3411   let Inst{6} = sh{5};
3412   let Inst{20-16} = sat_imm;
3413   let Inst{3-0} = Rn;
3414 }
3415
3416 def USAT16 : AI<(outs GPRnopc:$Rd),
3417                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3418                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3419   bits<4> Rd;
3420   bits<4> sat_imm;
3421   bits<4> Rn;
3422   let Inst{27-20} = 0b01101110;
3423   let Inst{11-4} = 0b11110011;
3424   let Inst{15-12} = Rd;
3425   let Inst{19-16} = sat_imm;
3426   let Inst{3-0} = Rn;
3427 }
3428
3429 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3430                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3431 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3432                (USAT imm:$pos, GPRnopc:$a, 0)>;
3433
3434 //===----------------------------------------------------------------------===//
3435 //  Bitwise Instructions.
3436 //
3437
3438 defm AND   : AsI1_bin_irs<0b0000, "and",
3439                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3440                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3441 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3442                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3443                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3444 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3445                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3446                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3447 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3448                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3449                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3450
3451 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3452 // like in the actual instruction encoding. The complexity of mapping the mask
3453 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3454 // instruction description.
3455 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3456                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3457                "bfc", "\t$Rd, $imm", "$src = $Rd",
3458                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3459                Requires<[IsARM, HasV6T2]> {
3460   bits<4> Rd;
3461   bits<10> imm;
3462   let Inst{27-21} = 0b0111110;
3463   let Inst{6-0}   = 0b0011111;
3464   let Inst{15-12} = Rd;
3465   let Inst{11-7}  = imm{4-0}; // lsb
3466   let Inst{20-16} = imm{9-5}; // msb
3467 }
3468
3469 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3470 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3471           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3472           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3473           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3474                            bf_inv_mask_imm:$imm))]>,
3475           Requires<[IsARM, HasV6T2]> {
3476   bits<4> Rd;
3477   bits<4> Rn;
3478   bits<10> imm;
3479   let Inst{27-21} = 0b0111110;
3480   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3481   let Inst{15-12} = Rd;
3482   let Inst{11-7}  = imm{4-0}; // lsb
3483   let Inst{20-16} = imm{9-5}; // width
3484   let Inst{3-0}   = Rn;
3485 }
3486
3487 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3488                   "mvn", "\t$Rd, $Rm",
3489                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3490   bits<4> Rd;
3491   bits<4> Rm;
3492   let Inst{25} = 0;
3493   let Inst{19-16} = 0b0000;
3494   let Inst{11-4} = 0b00000000;
3495   let Inst{15-12} = Rd;
3496   let Inst{3-0} = Rm;
3497 }
3498 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3499                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3500                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3501                   Sched<[WriteALU]> {
3502   bits<4> Rd;
3503   bits<12> shift;
3504   let Inst{25} = 0;
3505   let Inst{19-16} = 0b0000;
3506   let Inst{15-12} = Rd;
3507   let Inst{11-5} = shift{11-5};
3508   let Inst{4} = 0;
3509   let Inst{3-0} = shift{3-0};
3510 }
3511 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3512                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3513                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3514                   Sched<[WriteALU]> {
3515   bits<4> Rd;
3516   bits<12> shift;
3517   let Inst{25} = 0;
3518   let Inst{19-16} = 0b0000;
3519   let Inst{15-12} = Rd;
3520   let Inst{11-8} = shift{11-8};
3521   let Inst{7} = 0;
3522   let Inst{6-5} = shift{6-5};
3523   let Inst{4} = 1;
3524   let Inst{3-0} = shift{3-0};
3525 }
3526 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3527 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3528                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3529                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3530   bits<4> Rd;
3531   bits<12> imm;
3532   let Inst{25} = 1;
3533   let Inst{19-16} = 0b0000;
3534   let Inst{15-12} = Rd;
3535   let Inst{11-0} = imm;
3536 }
3537
3538 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3539              (BICri GPR:$src, so_imm_not:$imm)>;
3540
3541 //===----------------------------------------------------------------------===//
3542 //  Multiply Instructions.
3543 //
3544 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3545              string opc, string asm, list<dag> pattern>
3546   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3547   bits<4> Rd;
3548   bits<4> Rm;
3549   bits<4> Rn;
3550   let Inst{19-16} = Rd;
3551   let Inst{11-8}  = Rm;
3552   let Inst{3-0}   = Rn;
3553 }
3554 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3555              string opc, string asm, list<dag> pattern>
3556   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3557   bits<4> RdLo;
3558   bits<4> RdHi;
3559   bits<4> Rm;
3560   bits<4> Rn;
3561   let Inst{19-16} = RdHi;
3562   let Inst{15-12} = RdLo;
3563   let Inst{11-8}  = Rm;
3564   let Inst{3-0}   = Rn;
3565 }
3566 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3567              string opc, string asm, list<dag> pattern>
3568   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3569   bits<4> RdLo;
3570   bits<4> RdHi;
3571   bits<4> Rm;
3572   bits<4> Rn;
3573   let Inst{19-16} = RdHi;
3574   let Inst{15-12} = RdLo;
3575   let Inst{11-8}  = Rm;
3576   let Inst{3-0}   = Rn;
3577 }
3578
3579 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3580 //        property. Remove them when it's possible to add those properties
3581 //        on an individual MachineInstr, not just an instruction description.
3582 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3583 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3584                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3585                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3586                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3587                   Requires<[IsARM, HasV6]> {
3588   let Inst{15-12} = 0b0000;
3589   let Unpredictable{15-12} = 0b1111;
3590 }
3591
3592 let Constraints = "@earlyclobber $Rd" in
3593 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3594                                                     pred:$p, cc_out:$s),
3595                            4, IIC_iMUL32,
3596                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3597                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3598                Requires<[IsARM, NoV6, UseMulOps]>;
3599 }
3600
3601 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3602                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3603                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3604                    Requires<[IsARM, HasV6, UseMulOps]> {
3605   bits<4> Ra;
3606   let Inst{15-12} = Ra;
3607 }
3608
3609 let Constraints = "@earlyclobber $Rd" in
3610 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3611                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3612                            4, IIC_iMAC32,
3613                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3614                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3615                         Requires<[IsARM, NoV6]>;
3616
3617 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3618                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3619                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3620                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3621   bits<4> Rd;
3622   bits<4> Rm;
3623   bits<4> Rn;
3624   bits<4> Ra;
3625   let Inst{19-16} = Rd;
3626   let Inst{15-12} = Ra;
3627   let Inst{11-8}  = Rm;
3628   let Inst{3-0}   = Rn;
3629 }
3630
3631 // Extra precision multiplies with low / high results
3632 let neverHasSideEffects = 1 in {
3633 let isCommutable = 1 in {
3634 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3635                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3636                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3637                     Requires<[IsARM, HasV6]>;
3638
3639 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3640                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3641                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3642                     Requires<[IsARM, HasV6]>;
3643
3644 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3645 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3646                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3647                             4, IIC_iMUL64, [],
3648           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3649                            Requires<[IsARM, NoV6]>;
3650
3651 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3652                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3653                             4, IIC_iMUL64, [],
3654           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3655                            Requires<[IsARM, NoV6]>;
3656 }
3657 }
3658
3659 // Multiply + accumulate
3660 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3661                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3662                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3663          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3664 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3665                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3666                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3667          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3668
3669 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3670                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3671                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3672                     Requires<[IsARM, HasV6]> {
3673   bits<4> RdLo;
3674   bits<4> RdHi;
3675   bits<4> Rm;
3676   bits<4> Rn;
3677   let Inst{19-16} = RdHi;
3678   let Inst{15-12} = RdLo;
3679   let Inst{11-8}  = Rm;
3680   let Inst{3-0}   = Rn;
3681 }
3682
3683 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3684 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3685                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3686                               4, IIC_iMAC64, [],
3687              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3688                            pred:$p, cc_out:$s)>,
3689                            Requires<[IsARM, NoV6]>;
3690 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3691                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3692                               4, IIC_iMAC64, [],
3693              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3694                            pred:$p, cc_out:$s)>,
3695                            Requires<[IsARM, NoV6]>;
3696 }
3697
3698 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3699 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3700                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3701                               4, IIC_iMAC64, [],
3702           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3703                            Requires<[IsARM, NoV6]>;
3704 }
3705
3706 } // neverHasSideEffects
3707
3708 // Most significant word multiply
3709 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3710                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3711                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3712             Requires<[IsARM, HasV6]> {
3713   let Inst{15-12} = 0b1111;
3714 }
3715
3716 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3717                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3718             Requires<[IsARM, HasV6]> {
3719   let Inst{15-12} = 0b1111;
3720 }
3721
3722 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3723                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3724                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3725                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3726             Requires<[IsARM, HasV6, UseMulOps]>;
3727
3728 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3729                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3730                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3731             Requires<[IsARM, HasV6]>;
3732
3733 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3734                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3735                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3736             Requires<[IsARM, HasV6, UseMulOps]>;
3737
3738 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3739                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3740                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3741             Requires<[IsARM, HasV6]>;
3742
3743 multiclass AI_smul<string opc, PatFrag opnode> {
3744   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3745               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3746               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3747                                       (sext_inreg GPR:$Rm, i16)))]>,
3748            Requires<[IsARM, HasV5TE]>;
3749
3750   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3751               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3752               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3753                                       (sra GPR:$Rm, (i32 16))))]>,
3754            Requires<[IsARM, HasV5TE]>;
3755
3756   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3757               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3758               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3759                                       (sext_inreg GPR:$Rm, i16)))]>,
3760            Requires<[IsARM, HasV5TE]>;
3761
3762   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3763               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3764               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3765                                       (sra GPR:$Rm, (i32 16))))]>,
3766             Requires<[IsARM, HasV5TE]>;
3767
3768   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3769               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3770               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3771                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3772            Requires<[IsARM, HasV5TE]>;
3773
3774   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3775               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3776               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3777                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3778             Requires<[IsARM, HasV5TE]>;
3779 }
3780
3781
3782 multiclass AI_smla<string opc, PatFrag opnode> {
3783   let DecoderMethod = "DecodeSMLAInstruction" in {
3784   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3785               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3786               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3787               [(set GPRnopc:$Rd, (add GPR:$Ra,
3788                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3789                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3790            Requires<[IsARM, HasV5TE, UseMulOps]>;
3791
3792   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3793               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3794               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3795               [(set GPRnopc:$Rd,
3796                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3797                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3798            Requires<[IsARM, HasV5TE, UseMulOps]>;
3799
3800   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3801               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3802               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3803               [(set GPRnopc:$Rd,
3804                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3805                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3806            Requires<[IsARM, HasV5TE, UseMulOps]>;
3807
3808   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3809               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3810               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3811              [(set GPRnopc:$Rd,
3812                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3813                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3814             Requires<[IsARM, HasV5TE, UseMulOps]>;
3815
3816   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3817               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3818               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3819               [(set GPRnopc:$Rd,
3820                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3821                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3822            Requires<[IsARM, HasV5TE, UseMulOps]>;
3823
3824   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3825               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3826               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3827               [(set GPRnopc:$Rd,
3828                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3829                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3830             Requires<[IsARM, HasV5TE, UseMulOps]>;
3831   }
3832 }
3833
3834 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3835 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3836
3837 // Halfword multiply accumulate long: SMLAL<x><y>.
3838 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3839                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3840                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3841               Requires<[IsARM, HasV5TE]>;
3842
3843 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3844                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3845                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3846               Requires<[IsARM, HasV5TE]>;
3847
3848 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3849                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3850                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3851               Requires<[IsARM, HasV5TE]>;
3852
3853 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3854                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3855                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3856               Requires<[IsARM, HasV5TE]>;
3857
3858 // Helper class for AI_smld.
3859 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3860                     InstrItinClass itin, string opc, string asm>
3861   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3862   bits<4> Rn;
3863   bits<4> Rm;
3864   let Inst{27-23} = 0b01110;
3865   let Inst{22}    = long;
3866   let Inst{21-20} = 0b00;
3867   let Inst{11-8}  = Rm;
3868   let Inst{7}     = 0;
3869   let Inst{6}     = sub;
3870   let Inst{5}     = swap;
3871   let Inst{4}     = 1;
3872   let Inst{3-0}   = Rn;
3873 }
3874 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3875                 InstrItinClass itin, string opc, string asm>
3876   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3877   bits<4> Rd;
3878   let Inst{15-12} = 0b1111;
3879   let Inst{19-16} = Rd;
3880 }
3881 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3882                 InstrItinClass itin, string opc, string asm>
3883   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3884   bits<4> Ra;
3885   bits<4> Rd;
3886   let Inst{19-16} = Rd;
3887   let Inst{15-12} = Ra;
3888 }
3889 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3890                   InstrItinClass itin, string opc, string asm>
3891   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3892   bits<4> RdLo;
3893   bits<4> RdHi;
3894   let Inst{19-16} = RdHi;
3895   let Inst{15-12} = RdLo;
3896 }
3897
3898 multiclass AI_smld<bit sub, string opc> {
3899
3900   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3901                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3902                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3903
3904   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3905                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3906                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3907
3908   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3909                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3910                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3911
3912   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3913                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3914                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3915
3916 }
3917
3918 defm SMLA : AI_smld<0, "smla">;
3919 defm SMLS : AI_smld<1, "smls">;
3920
3921 multiclass AI_sdml<bit sub, string opc> {
3922
3923   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3924                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3925   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3926                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3927 }
3928
3929 defm SMUA : AI_sdml<0, "smua">;
3930 defm SMUS : AI_sdml<1, "smus">;
3931
3932 //===----------------------------------------------------------------------===//
3933 //  Division Instructions (ARMv7-A with virtualization extension)
3934 //
3935 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3936                    "sdiv", "\t$Rd, $Rn, $Rm",
3937                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3938            Requires<[IsARM, HasDivideInARM]>;
3939
3940 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3941                    "udiv", "\t$Rd, $Rn, $Rm",
3942                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3943            Requires<[IsARM, HasDivideInARM]>;
3944
3945 //===----------------------------------------------------------------------===//
3946 //  Misc. Arithmetic Instructions.
3947 //
3948
3949 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3950               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3951               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3952            Sched<[WriteALU]>;
3953
3954 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3955               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3956               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3957            Requires<[IsARM, HasV6T2]>,
3958            Sched<[WriteALU]>;
3959
3960 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3961               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3962               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3963            Sched<[WriteALU]>;
3964
3965 let AddedComplexity = 5 in
3966 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3967                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3968                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3969                Requires<[IsARM, HasV6]>,
3970            Sched<[WriteALU]>;
3971
3972 let AddedComplexity = 5 in
3973 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3974                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3975                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3976                Requires<[IsARM, HasV6]>,
3977            Sched<[WriteALU]>;
3978
3979 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3980                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3981                (REVSH GPR:$Rm)>;
3982
3983 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3984                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3985                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3986                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3987                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3988                                            0xFFFF0000)))]>,
3989                Requires<[IsARM, HasV6]>,
3990            Sched<[WriteALUsi, ReadALU]>;
3991
3992 // Alternate cases for PKHBT where identities eliminate some nodes.
3993 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3994                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3995 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3996                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3997
3998 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3999 // will match the pattern below.
4000 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4001                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4002                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4003                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4004                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4005                                            0xFFFF)))]>,
4006                Requires<[IsARM, HasV6]>,
4007            Sched<[WriteALUsi, ReadALU]>;
4008
4009 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4010 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4011 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4012 // pkhtb src1, src2, asr (17..31).
4013 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4014                    (srl GPRnopc:$src2, imm16:$sh)),
4015                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4016 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4017                    (sra GPRnopc:$src2, imm16_31:$sh)),
4018                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4019 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4020                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4021                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4022
4023 //===----------------------------------------------------------------------===//
4024 //  Comparison Instructions...
4025 //
4026
4027 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4028                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4029                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4030
4031 // ARMcmpZ can re-use the above instruction definitions.
4032 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4033              (CMPri   GPR:$src, so_imm:$imm)>;
4034 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4035              (CMPrr   GPR:$src, GPR:$rhs)>;
4036 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4037              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4038 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4039              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4040
4041 // CMN register-integer
4042 let isCompare = 1, Defs = [CPSR] in {
4043 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4044                 "cmn", "\t$Rn, $imm",
4045                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4046                 Sched<[WriteCMP, ReadALU]> {
4047   bits<4> Rn;
4048   bits<12> imm;
4049   let Inst{25} = 1;
4050   let Inst{20} = 1;
4051   let Inst{19-16} = Rn;
4052   let Inst{15-12} = 0b0000;
4053   let Inst{11-0} = imm;
4054
4055   let Unpredictable{15-12} = 0b1111;
4056 }
4057
4058 // CMN register-register/shift
4059 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4060                  "cmn", "\t$Rn, $Rm",
4061                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4062                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4063   bits<4> Rn;
4064   bits<4> Rm;
4065   let isCommutable = 1;
4066   let Inst{25} = 0;
4067   let Inst{20} = 1;
4068   let Inst{19-16} = Rn;
4069   let Inst{15-12} = 0b0000;
4070   let Inst{11-4} = 0b00000000;
4071   let Inst{3-0} = Rm;
4072
4073   let Unpredictable{15-12} = 0b1111;
4074 }
4075
4076 def CMNzrsi : AI1<0b1011, (outs),
4077                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4078                   "cmn", "\t$Rn, $shift",
4079                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4080                     GPR:$Rn, so_reg_imm:$shift)]>,
4081                     Sched<[WriteCMPsi, ReadALU]> {
4082   bits<4> Rn;
4083   bits<12> shift;
4084   let Inst{25} = 0;
4085   let Inst{20} = 1;
4086   let Inst{19-16} = Rn;
4087   let Inst{15-12} = 0b0000;
4088   let Inst{11-5} = shift{11-5};
4089   let Inst{4} = 0;
4090   let Inst{3-0} = shift{3-0};
4091
4092   let Unpredictable{15-12} = 0b1111;
4093 }
4094
4095 def CMNzrsr : AI1<0b1011, (outs),
4096                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4097                   "cmn", "\t$Rn, $shift",
4098                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4099                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4100                     Sched<[WriteCMPsr, ReadALU]> {
4101   bits<4> Rn;
4102   bits<12> shift;
4103   let Inst{25} = 0;
4104   let Inst{20} = 1;
4105   let Inst{19-16} = Rn;
4106   let Inst{15-12} = 0b0000;
4107   let Inst{11-8} = shift{11-8};
4108   let Inst{7} = 0;
4109   let Inst{6-5} = shift{6-5};
4110   let Inst{4} = 1;
4111   let Inst{3-0} = shift{3-0};
4112
4113   let Unpredictable{15-12} = 0b1111;
4114 }
4115
4116 }
4117
4118 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4119              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4120
4121 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4122              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4123
4124 // Note that TST/TEQ don't set all the same flags that CMP does!
4125 defm TST  : AI1_cmp_irs<0b1000, "tst",
4126                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4127                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4128 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4129                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4130                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4131
4132 // Pseudo i64 compares for some floating point compares.
4133 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4134     Defs = [CPSR] in {
4135 def BCCi64 : PseudoInst<(outs),
4136     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4137      IIC_Br,
4138     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4139     Sched<[WriteBr]>;
4140
4141 def BCCZi64 : PseudoInst<(outs),
4142      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4143     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4144     Sched<[WriteBr]>;
4145 } // usesCustomInserter
4146
4147
4148 // Conditional moves
4149 let neverHasSideEffects = 1 in {
4150
4151 let isCommutable = 1, isSelect = 1 in
4152 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4153                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4154                            4, IIC_iCMOVr,
4155                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4156                                                    cmovpred:$p))]>,
4157              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4158
4159 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4160                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4161                             4, IIC_iCMOVsr,
4162                             [(set GPR:$Rd,
4163                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4164                                            cmovpred:$p))]>,
4165       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4166 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4167                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4168                            4, IIC_iCMOVsr,
4169   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4170                             cmovpred:$p))]>,
4171       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4172
4173
4174 let isMoveImm = 1 in
4175 def MOVCCi16
4176     : ARMPseudoInst<(outs GPR:$Rd),
4177                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4178                     4, IIC_iMOVi,
4179                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4180                                             cmovpred:$p))]>,
4181       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4182       Sched<[WriteALU]>;
4183
4184 let isMoveImm = 1 in
4185 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4186                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4187                            4, IIC_iCMOVi,
4188                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4189                                                    cmovpred:$p))]>,
4190       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4191
4192 // Two instruction predicate mov immediate.
4193 let isMoveImm = 1 in
4194 def MOVCCi32imm
4195     : ARMPseudoInst<(outs GPR:$Rd),
4196                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4197                     8, IIC_iCMOVix2,
4198                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4199                                             cmovpred:$p))]>,
4200       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4201
4202 let isMoveImm = 1 in
4203 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4204                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4205                            4, IIC_iCMOVi,
4206                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4207                                                    cmovpred:$p))]>,
4208                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4209
4210 } // neverHasSideEffects
4211
4212
4213 //===----------------------------------------------------------------------===//
4214 // Atomic operations intrinsics
4215 //
4216
4217 def MemBarrierOptOperand : AsmOperandClass {
4218   let Name = "MemBarrierOpt";
4219   let ParserMethod = "parseMemBarrierOptOperand";
4220 }
4221 def memb_opt : Operand<i32> {
4222   let PrintMethod = "printMemBOption";
4223   let ParserMatchClass = MemBarrierOptOperand;
4224   let DecoderMethod = "DecodeMemBarrierOption";
4225 }
4226
4227 def InstSyncBarrierOptOperand : AsmOperandClass {
4228   let Name = "InstSyncBarrierOpt";
4229   let ParserMethod = "parseInstSyncBarrierOptOperand";
4230 }
4231 def instsyncb_opt : Operand<i32> {
4232   let PrintMethod = "printInstSyncBOption";
4233   let ParserMatchClass = InstSyncBarrierOptOperand;
4234   let DecoderMethod = "DecodeInstSyncBarrierOption";
4235 }
4236
4237 // memory barriers protect the atomic sequences
4238 let hasSideEffects = 1 in {
4239 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4240                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4241                 Requires<[IsARM, HasDB]> {
4242   bits<4> opt;
4243   let Inst{31-4} = 0xf57ff05;
4244   let Inst{3-0} = opt;
4245 }
4246 }
4247
4248 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4249                 "dsb", "\t$opt", []>,
4250                 Requires<[IsARM, HasDB]> {
4251   bits<4> opt;
4252   let Inst{31-4} = 0xf57ff04;
4253   let Inst{3-0} = opt;
4254 }
4255
4256 // ISB has only full system option
4257 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4258                 "isb", "\t$opt", []>,
4259                 Requires<[IsARM, HasDB]> {
4260   bits<4> opt;
4261   let Inst{31-4} = 0xf57ff06;
4262   let Inst{3-0} = opt;
4263 }
4264
4265 // Pseudo instruction that combines movs + predicated rsbmi
4266 // to implement integer ABS
4267 let usesCustomInserter = 1, Defs = [CPSR] in
4268 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4269
4270 let usesCustomInserter = 1 in {
4271   let Defs = [CPSR] in {
4272     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4273       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4274       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4275     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4276       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4277       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4278     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4279       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4280       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4281     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4282       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4283       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4284     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4285       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4286       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4287     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4288       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4289       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4290     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4291       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4292       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4293     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4294       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4295       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4296     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4297       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4298       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4299     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4300       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4301       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4302     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4303       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4304       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4305     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4306       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4307       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4308     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4309       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4310       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4311     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4312       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4313       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4314     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4315       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4316       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4317     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4318       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4319       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4320     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4321       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4322       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4323     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4324       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4325       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4326     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4327       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4328       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4329     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4330       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4331       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4332     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4333       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4334       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4335     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4336       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4337       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4338     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4339       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4340       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4341     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4342       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4343       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4344     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4345       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4346       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4347     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4348       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4349       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4350     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4351       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4352       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4353     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4354       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4355       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4356     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4357       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4358       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4359     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4360       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4361       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4362
4363     def ATOMIC_SWAP_I8 : PseudoInst<
4364       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4365       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4366     def ATOMIC_SWAP_I16 : PseudoInst<
4367       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4368       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4369     def ATOMIC_SWAP_I32 : PseudoInst<
4370       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4371       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4372
4373     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4374       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4375       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4376     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4377       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4378       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4379     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4380       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4381       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4382 }
4383 }
4384
4385 let usesCustomInserter = 1 in {
4386     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4387       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4388       NoItinerary,
4389       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4390 }
4391
4392 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4393   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4394 }]>;
4395
4396 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4397   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4398 }]>;
4399
4400 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4401   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4402 }]>;
4403
4404 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4405                       (int_arm_strex node:$val, node:$ptr), [{
4406   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4407 }]>;
4408
4409 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4410                       (int_arm_strex node:$val, node:$ptr), [{
4411   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4412 }]>;
4413
4414 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4415                       (int_arm_strex node:$val, node:$ptr), [{
4416   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4417 }]>;
4418
4419 let mayLoad = 1 in {
4420 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4421                      NoItinerary,
4422                      "ldrexb", "\t$Rt, $addr",
4423                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4424 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4425                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4426                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4427 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4428                      NoItinerary, "ldrex", "\t$Rt, $addr",
4429                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4430 let hasExtraDefRegAllocReq = 1 in
4431 def LDREXD: AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4432                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4433   let DecoderMethod = "DecodeDoubleRegLoad";
4434 }
4435 }
4436
4437 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4438 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4439                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4440                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4441 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4442                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4443                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4444 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4445                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4446                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4447 let hasExtraSrcRegAllocReq = 1 in
4448 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4449                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4450                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4451   let DecoderMethod = "DecodeDoubleRegStore";
4452 }
4453 }
4454
4455
4456 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4457                 [(int_arm_clrex)]>,
4458             Requires<[IsARM, HasV7]>  {
4459   let Inst{31-0} = 0b11110101011111111111000000011111;
4460 }
4461
4462 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4463              (LDREXB addr_offset_none:$addr)>;
4464 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4465              (LDREXH addr_offset_none:$addr)>;
4466 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4467              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4468 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4469              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4470
4471 // SWP/SWPB are deprecated in V6/V7.
4472 let mayLoad = 1, mayStore = 1 in {
4473 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4474                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4475                 Requires<[PreV8]>;
4476 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4477                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4478                 Requires<[PreV8]>;
4479 }
4480
4481 //===----------------------------------------------------------------------===//
4482 // Coprocessor Instructions.
4483 //
4484
4485 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4486             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4487             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4488             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4489                           imm:$CRm, imm:$opc2)]> {
4490   bits<4> opc1;
4491   bits<4> CRn;
4492   bits<4> CRd;
4493   bits<4> cop;
4494   bits<3> opc2;
4495   bits<4> CRm;
4496
4497   let Inst{3-0}   = CRm;
4498   let Inst{4}     = 0;
4499   let Inst{7-5}   = opc2;
4500   let Inst{11-8}  = cop;
4501   let Inst{15-12} = CRd;
4502   let Inst{19-16} = CRn;
4503   let Inst{23-20} = opc1;
4504 }
4505
4506 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4507                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4508                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4509                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4510                               imm:$CRm, imm:$opc2)]> {
4511   let Inst{31-28} = 0b1111;
4512   bits<4> opc1;
4513   bits<4> CRn;
4514   bits<4> CRd;
4515   bits<4> cop;
4516   bits<3> opc2;
4517   bits<4> CRm;
4518
4519   let Inst{3-0}   = CRm;
4520   let Inst{4}     = 0;
4521   let Inst{7-5}   = opc2;
4522   let Inst{11-8}  = cop;
4523   let Inst{15-12} = CRd;
4524   let Inst{19-16} = CRn;
4525   let Inst{23-20} = opc1;
4526 }
4527
4528 class ACI<dag oops, dag iops, string opc, string asm,
4529           IndexMode im = IndexModeNone>
4530   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4531       opc, asm, "", []> {
4532   let Inst{27-25} = 0b110;
4533 }
4534 class ACInoP<dag oops, dag iops, string opc, string asm,
4535           IndexMode im = IndexModeNone>
4536   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4537          opc, asm, "", []> {
4538   let Inst{31-28} = 0b1111;
4539   let Inst{27-25} = 0b110;
4540 }
4541 multiclass LdStCop<bit load, bit Dbit, string asm> {
4542   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4543                     asm, "\t$cop, $CRd, $addr"> {
4544     bits<13> addr;
4545     bits<4> cop;
4546     bits<4> CRd;
4547     let Inst{24} = 1; // P = 1
4548     let Inst{23} = addr{8};
4549     let Inst{22} = Dbit;
4550     let Inst{21} = 0; // W = 0
4551     let Inst{20} = load;
4552     let Inst{19-16} = addr{12-9};
4553     let Inst{15-12} = CRd;
4554     let Inst{11-8} = cop;
4555     let Inst{7-0} = addr{7-0};
4556     let DecoderMethod = "DecodeCopMemInstruction";
4557   }
4558   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4559                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4560     bits<13> addr;
4561     bits<4> cop;
4562     bits<4> CRd;
4563     let Inst{24} = 1; // P = 1
4564     let Inst{23} = addr{8};
4565     let Inst{22} = Dbit;
4566     let Inst{21} = 1; // W = 1
4567     let Inst{20} = load;
4568     let Inst{19-16} = addr{12-9};
4569     let Inst{15-12} = CRd;
4570     let Inst{11-8} = cop;
4571     let Inst{7-0} = addr{7-0};
4572     let DecoderMethod = "DecodeCopMemInstruction";
4573   }
4574   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4575                               postidx_imm8s4:$offset),
4576                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4577     bits<9> offset;
4578     bits<4> addr;
4579     bits<4> cop;
4580     bits<4> CRd;
4581     let Inst{24} = 0; // P = 0
4582     let Inst{23} = offset{8};
4583     let Inst{22} = Dbit;
4584     let Inst{21} = 1; // W = 1
4585     let Inst{20} = load;
4586     let Inst{19-16} = addr;
4587     let Inst{15-12} = CRd;
4588     let Inst{11-8} = cop;
4589     let Inst{7-0} = offset{7-0};
4590     let DecoderMethod = "DecodeCopMemInstruction";
4591   }
4592   def _OPTION : ACI<(outs),
4593                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4594                          coproc_option_imm:$option),
4595       asm, "\t$cop, $CRd, $addr, $option"> {
4596     bits<8> option;
4597     bits<4> addr;
4598     bits<4> cop;
4599     bits<4> CRd;
4600     let Inst{24} = 0; // P = 0
4601     let Inst{23} = 1; // U = 1
4602     let Inst{22} = Dbit;
4603     let Inst{21} = 0; // W = 0
4604     let Inst{20} = load;
4605     let Inst{19-16} = addr;
4606     let Inst{15-12} = CRd;
4607     let Inst{11-8} = cop;
4608     let Inst{7-0} = option;
4609     let DecoderMethod = "DecodeCopMemInstruction";
4610   }
4611 }
4612 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4613   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4614                        asm, "\t$cop, $CRd, $addr"> {
4615     bits<13> addr;
4616     bits<4> cop;
4617     bits<4> CRd;
4618     let Inst{24} = 1; // P = 1
4619     let Inst{23} = addr{8};
4620     let Inst{22} = Dbit;
4621     let Inst{21} = 0; // W = 0
4622     let Inst{20} = load;
4623     let Inst{19-16} = addr{12-9};
4624     let Inst{15-12} = CRd;
4625     let Inst{11-8} = cop;
4626     let Inst{7-0} = addr{7-0};
4627     let DecoderMethod = "DecodeCopMemInstruction";
4628   }
4629   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4630                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4631     bits<13> addr;
4632     bits<4> cop;
4633     bits<4> CRd;
4634     let Inst{24} = 1; // P = 1
4635     let Inst{23} = addr{8};
4636     let Inst{22} = Dbit;
4637     let Inst{21} = 1; // W = 1
4638     let Inst{20} = load;
4639     let Inst{19-16} = addr{12-9};
4640     let Inst{15-12} = CRd;
4641     let Inst{11-8} = cop;
4642     let Inst{7-0} = addr{7-0};
4643     let DecoderMethod = "DecodeCopMemInstruction";
4644   }
4645   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4646                                  postidx_imm8s4:$offset),
4647                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4648     bits<9> offset;
4649     bits<4> addr;
4650     bits<4> cop;
4651     bits<4> CRd;
4652     let Inst{24} = 0; // P = 0
4653     let Inst{23} = offset{8};
4654     let Inst{22} = Dbit;
4655     let Inst{21} = 1; // W = 1
4656     let Inst{20} = load;
4657     let Inst{19-16} = addr;
4658     let Inst{15-12} = CRd;
4659     let Inst{11-8} = cop;
4660     let Inst{7-0} = offset{7-0};
4661     let DecoderMethod = "DecodeCopMemInstruction";
4662   }
4663   def _OPTION : ACInoP<(outs),
4664                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4665                             coproc_option_imm:$option),
4666       asm, "\t$cop, $CRd, $addr, $option"> {
4667     bits<8> option;
4668     bits<4> addr;
4669     bits<4> cop;
4670     bits<4> CRd;
4671     let Inst{24} = 0; // P = 0
4672     let Inst{23} = 1; // U = 1
4673     let Inst{22} = Dbit;
4674     let Inst{21} = 0; // W = 0
4675     let Inst{20} = load;
4676     let Inst{19-16} = addr;
4677     let Inst{15-12} = CRd;
4678     let Inst{11-8} = cop;
4679     let Inst{7-0} = option;
4680     let DecoderMethod = "DecodeCopMemInstruction";
4681   }
4682 }
4683
4684 defm LDC   : LdStCop <1, 0, "ldc">;
4685 defm LDCL  : LdStCop <1, 1, "ldcl">;
4686 defm STC   : LdStCop <0, 0, "stc">;
4687 defm STCL  : LdStCop <0, 1, "stcl">;
4688 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4689 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4690 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4691 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4692
4693 //===----------------------------------------------------------------------===//
4694 // Move between coprocessor and ARM core register.
4695 //
4696
4697 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4698                 list<dag> pattern>
4699   : ABI<0b1110, oops, iops, NoItinerary, opc,
4700         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4701   let Inst{20} = direction;
4702   let Inst{4} = 1;
4703
4704   bits<4> Rt;
4705   bits<4> cop;
4706   bits<3> opc1;
4707   bits<3> opc2;
4708   bits<4> CRm;
4709   bits<4> CRn;
4710
4711   let Inst{15-12} = Rt;
4712   let Inst{11-8}  = cop;
4713   let Inst{23-21} = opc1;
4714   let Inst{7-5}   = opc2;
4715   let Inst{3-0}   = CRm;
4716   let Inst{19-16} = CRn;
4717 }
4718
4719 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4720                     (outs),
4721                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4722                          c_imm:$CRm, imm0_7:$opc2),
4723                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4724                                   imm:$CRm, imm:$opc2)]>;
4725 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4726                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4727                         c_imm:$CRm, 0, pred:$p)>;
4728 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4729                     (outs GPRwithAPSR:$Rt),
4730                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4731                          imm0_7:$opc2), []>;
4732 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4733                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4734                         c_imm:$CRm, 0, pred:$p)>;
4735
4736 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4737              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4738
4739 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4740                  list<dag> pattern>
4741   : ABXI<0b1110, oops, iops, NoItinerary,
4742          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4743   let Inst{31-24} = 0b11111110;
4744   let Inst{20} = direction;
4745   let Inst{4} = 1;
4746
4747   bits<4> Rt;
4748   bits<4> cop;
4749   bits<3> opc1;
4750   bits<3> opc2;
4751   bits<4> CRm;
4752   bits<4> CRn;
4753
4754   let Inst{15-12} = Rt;
4755   let Inst{11-8}  = cop;
4756   let Inst{23-21} = opc1;
4757   let Inst{7-5}   = opc2;
4758   let Inst{3-0}   = CRm;
4759   let Inst{19-16} = CRn;
4760 }
4761
4762 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4763                       (outs),
4764                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4765                            c_imm:$CRm, imm0_7:$opc2),
4766                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4767                                      imm:$CRm, imm:$opc2)]>;
4768 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4769                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4770                          c_imm:$CRm, 0)>;
4771 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4772                       (outs GPRwithAPSR:$Rt),
4773                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4774                            imm0_7:$opc2), []>;
4775 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4776                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4777                          c_imm:$CRm, 0)>;
4778
4779 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4780                               imm:$CRm, imm:$opc2),
4781                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4782
4783 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4784   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4785         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4786         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4787   let Inst{23-21} = 0b010;
4788   let Inst{20} = direction;
4789
4790   bits<4> Rt;
4791   bits<4> Rt2;
4792   bits<4> cop;
4793   bits<4> opc1;
4794   bits<4> CRm;
4795
4796   let Inst{15-12} = Rt;
4797   let Inst{19-16} = Rt2;
4798   let Inst{11-8}  = cop;
4799   let Inst{7-4}   = opc1;
4800   let Inst{3-0}   = CRm;
4801 }
4802
4803 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4804                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4805                                      GPRnopc:$Rt2, imm:$CRm)]>;
4806 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4807
4808 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4809   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4810          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4811          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4812   let Inst{31-28} = 0b1111;
4813   let Inst{23-21} = 0b010;
4814   let Inst{20} = direction;
4815
4816   bits<4> Rt;
4817   bits<4> Rt2;
4818   bits<4> cop;
4819   bits<4> opc1;
4820   bits<4> CRm;
4821
4822   let Inst{15-12} = Rt;
4823   let Inst{19-16} = Rt2;
4824   let Inst{11-8}  = cop;
4825   let Inst{7-4}   = opc1;
4826   let Inst{3-0}   = CRm;
4827
4828   let DecoderMethod = "DecodeMRRC2";
4829 }
4830
4831 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4832                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4833                                         GPRnopc:$Rt2, imm:$CRm)]>;
4834 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4835
4836 //===----------------------------------------------------------------------===//
4837 // Move between special register and ARM core register
4838 //
4839
4840 // Move to ARM core register from Special Register
4841 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4842               "mrs", "\t$Rd, apsr", []> {
4843   bits<4> Rd;
4844   let Inst{23-16} = 0b00001111;
4845   let Unpredictable{19-17} = 0b111;
4846
4847   let Inst{15-12} = Rd;
4848
4849   let Inst{11-0} = 0b000000000000;
4850   let Unpredictable{11-0} = 0b110100001111;
4851 }
4852
4853 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4854          Requires<[IsARM]>;
4855
4856 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4857 // section B9.3.9, with the R bit set to 1.
4858 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4859                  "mrs", "\t$Rd, spsr", []> {
4860   bits<4> Rd;
4861   let Inst{23-16} = 0b01001111;
4862   let Unpredictable{19-16} = 0b1111;
4863
4864   let Inst{15-12} = Rd;
4865
4866   let Inst{11-0} = 0b000000000000;
4867   let Unpredictable{11-0} = 0b110100001111;
4868 }
4869
4870 // Move from ARM core register to Special Register
4871 //
4872 // No need to have both system and application versions, the encodings are the
4873 // same and the assembly parser has no way to distinguish between them. The mask
4874 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4875 // the mask with the fields to be accessed in the special register.
4876 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4877               "msr", "\t$mask, $Rn", []> {
4878   bits<5> mask;
4879   bits<4> Rn;
4880
4881   let Inst{23} = 0;
4882   let Inst{22} = mask{4}; // R bit
4883   let Inst{21-20} = 0b10;
4884   let Inst{19-16} = mask{3-0};
4885   let Inst{15-12} = 0b1111;
4886   let Inst{11-4} = 0b00000000;
4887   let Inst{3-0} = Rn;
4888 }
4889
4890 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4891                "msr", "\t$mask, $a", []> {
4892   bits<5> mask;
4893   bits<12> a;
4894
4895   let Inst{23} = 0;
4896   let Inst{22} = mask{4}; // R bit
4897   let Inst{21-20} = 0b10;
4898   let Inst{19-16} = mask{3-0};
4899   let Inst{15-12} = 0b1111;
4900   let Inst{11-0} = a;
4901 }
4902
4903 //===----------------------------------------------------------------------===//
4904 // TLS Instructions
4905 //
4906
4907 // __aeabi_read_tp preserves the registers r1-r3.
4908 // This is a pseudo inst so that we can get the encoding right,
4909 // complete with fixup for the aeabi_read_tp function.
4910 let isCall = 1,
4911   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4912   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4913                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
4914 }
4915
4916 //===----------------------------------------------------------------------===//
4917 // SJLJ Exception handling intrinsics
4918 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4919 //   address and save #0 in R0 for the non-longjmp case.
4920 //   Since by its nature we may be coming from some other function to get
4921 //   here, and we're using the stack frame for the containing function to
4922 //   save/restore registers, we can't keep anything live in regs across
4923 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4924 //   when we get here from a longjmp(). We force everything out of registers
4925 //   except for our own input by listing the relevant registers in Defs. By
4926 //   doing so, we also cause the prologue/epilogue code to actively preserve
4927 //   all of the callee-saved resgisters, which is exactly what we want.
4928 //   A constant value is passed in $val, and we use the location as a scratch.
4929 //
4930 // These are pseudo-instructions and are lowered to individual MC-insts, so
4931 // no encoding information is necessary.
4932 let Defs =
4933   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4934     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4935   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4936   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4937                                NoItinerary,
4938                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4939                            Requires<[IsARM, HasVFP2]>;
4940 }
4941
4942 let Defs =
4943   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4944   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4945   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4946                                    NoItinerary,
4947                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4948                                 Requires<[IsARM, NoVFP]>;
4949 }
4950
4951 // FIXME: Non-IOS version(s)
4952 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4953     Defs = [ R7, LR, SP ] in {
4954 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4955                              NoItinerary,
4956                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
4957                                 Requires<[IsARM, IsIOS]>;
4958 }
4959
4960 // eh.sjlj.dispatchsetup pseudo-instruction.
4961 // This pseudo is used for both ARM and Thumb. Any differences are handled when
4962 // the pseudo is expanded (which happens before any passes that need the
4963 // instruction size).
4964 let isBarrier = 1 in
4965 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
4966
4967
4968 //===----------------------------------------------------------------------===//
4969 // Non-Instruction Patterns
4970 //
4971
4972 // ARMv4 indirect branch using (MOVr PC, dst)
4973 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
4974   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
4975                     4, IIC_Br, [(brind GPR:$dst)],
4976                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
4977                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
4978
4979 // Large immediate handling.
4980
4981 // 32-bit immediate using two piece so_imms or movw + movt.
4982 // This is a single pseudo instruction, the benefit is that it can be remat'd
4983 // as a single unit instead of having to handle reg inputs.
4984 // FIXME: Remove this when we can do generalized remat.
4985 let isReMaterializable = 1, isMoveImm = 1 in
4986 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
4987                            [(set GPR:$dst, (arm_i32imm:$src))]>,
4988                            Requires<[IsARM]>;
4989
4990 // Pseudo instruction that combines movw + movt + add pc (if PIC).
4991 // It also makes it possible to rematerialize the instructions.
4992 // FIXME: Remove this when we can do generalized remat and when machine licm
4993 // can properly the instructions.
4994 let isReMaterializable = 1 in {
4995 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
4996                               IIC_iMOVix2addpc,
4997                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
4998                         Requires<[IsARM, UseMovt]>;
4999
5000 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5001                              IIC_iMOVix2,
5002                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
5003                         Requires<[IsARM, UseMovt]>;
5004
5005 let AddedComplexity = 10 in
5006 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5007                                 IIC_iMOVix2ld,
5008                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5009                     Requires<[IsARM, UseMovt]>;
5010 } // isReMaterializable
5011
5012 // ConstantPool, GlobalAddress, and JumpTable
5013 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
5014             Requires<[IsARM, DontUseMovt]>;
5015 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5016 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5017             Requires<[IsARM, UseMovt]>;
5018 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5019              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5020
5021 // TODO: add,sub,and, 3-instr forms?
5022
5023 // Tail calls. These patterns also apply to Thumb mode.
5024 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5025 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5026 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5027
5028 // Direct calls
5029 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5030 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5031              (BMOVPCB_CALL texternalsym:$func)>;
5032
5033 // zextload i1 -> zextload i8
5034 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5035 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5036
5037 // extload -> zextload
5038 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5039 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5040 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5041 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5042
5043 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5044
5045 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5046 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5047
5048 // smul* and smla*
5049 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5050                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5051                  (SMULBB GPR:$a, GPR:$b)>;
5052 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5053                  (SMULBB GPR:$a, GPR:$b)>;
5054 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5055                       (sra GPR:$b, (i32 16))),
5056                  (SMULBT GPR:$a, GPR:$b)>;
5057 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5058                  (SMULBT GPR:$a, GPR:$b)>;
5059 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5060                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5061                  (SMULTB GPR:$a, GPR:$b)>;
5062 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5063                 (SMULTB GPR:$a, GPR:$b)>;
5064 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5065                       (i32 16)),
5066                  (SMULWB GPR:$a, GPR:$b)>;
5067 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5068                  (SMULWB GPR:$a, GPR:$b)>;
5069
5070 def : ARMV5MOPat<(add GPR:$acc,
5071                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5072                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5073                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5074 def : ARMV5MOPat<(add GPR:$acc,
5075                       (mul sext_16_node:$a, sext_16_node:$b)),
5076                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5077 def : ARMV5MOPat<(add GPR:$acc,
5078                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5079                            (sra GPR:$b, (i32 16)))),
5080                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5081 def : ARMV5MOPat<(add GPR:$acc,
5082                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5083                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5084 def : ARMV5MOPat<(add GPR:$acc,
5085                       (mul (sra GPR:$a, (i32 16)),
5086                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5087                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5088 def : ARMV5MOPat<(add GPR:$acc,
5089                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5090                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5091 def : ARMV5MOPat<(add GPR:$acc,
5092                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5093                            (i32 16))),
5094                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5095 def : ARMV5MOPat<(add GPR:$acc,
5096                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5097                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5098
5099
5100 // Pre-v7 uses MCR for synchronization barriers.
5101 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5102          Requires<[IsARM, HasV6]>;
5103
5104 // SXT/UXT with no rotate
5105 let AddedComplexity = 16 in {
5106 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5107 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5108 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5109 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5110                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5111 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5112                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5113 }
5114
5115 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5116 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5117
5118 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5119                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5120 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5121                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5122
5123 // Atomic load/store patterns
5124 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5125              (LDRBrs ldst_so_reg:$src)>;
5126 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5127              (LDRBi12 addrmode_imm12:$src)>;
5128 def : ARMPat<(atomic_load_16 addrmode3:$src),
5129              (LDRH addrmode3:$src)>;
5130 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5131              (LDRrs ldst_so_reg:$src)>;
5132 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5133              (LDRi12 addrmode_imm12:$src)>;
5134 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5135              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5136 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5137              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5138 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5139              (STRH GPR:$val, addrmode3:$ptr)>;
5140 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5141              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5142 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5143              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5144
5145
5146 //===----------------------------------------------------------------------===//
5147 // Thumb Support
5148 //
5149
5150 include "ARMInstrThumb.td"
5151
5152 //===----------------------------------------------------------------------===//
5153 // Thumb2 Support
5154 //
5155
5156 include "ARMInstrThumb2.td"
5157
5158 //===----------------------------------------------------------------------===//
5159 // Floating Point Support
5160 //
5161
5162 include "ARMInstrVFP.td"
5163
5164 //===----------------------------------------------------------------------===//
5165 // Advanced SIMD (NEON) Support
5166 //
5167
5168 include "ARMInstrNEON.td"
5169
5170 //===----------------------------------------------------------------------===//
5171 // Assembler aliases
5172 //
5173
5174 // Memory barriers
5175 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5176 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5177 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5178
5179 // System instructions
5180 def : MnemonicAlias<"swi", "svc">;
5181
5182 // Load / Store Multiple
5183 def : MnemonicAlias<"ldmfd", "ldm">;
5184 def : MnemonicAlias<"ldmia", "ldm">;
5185 def : MnemonicAlias<"ldmea", "ldmdb">;
5186 def : MnemonicAlias<"stmfd", "stmdb">;
5187 def : MnemonicAlias<"stmia", "stm">;
5188 def : MnemonicAlias<"stmea", "stm">;
5189
5190 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5191 // shift amount is zero (i.e., unspecified).
5192 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5193                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5194         Requires<[IsARM, HasV6]>;
5195 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5196                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5197         Requires<[IsARM, HasV6]>;
5198
5199 // PUSH/POP aliases for STM/LDM
5200 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5201 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5202
5203 // SSAT/USAT optional shift operand.
5204 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5205                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5206 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5207                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5208
5209
5210 // Extend instruction optional rotate operand.
5211 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5212                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5213 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5214                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5215 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5216                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5217 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5218                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5219 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5220                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5221 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5222                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5223
5224 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5225                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5226 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5227                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5228 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5229                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5230 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5231                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5232 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5233                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5234 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5235                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5236
5237
5238 // RFE aliases
5239 def : MnemonicAlias<"rfefa", "rfeda">;
5240 def : MnemonicAlias<"rfeea", "rfedb">;
5241 def : MnemonicAlias<"rfefd", "rfeia">;
5242 def : MnemonicAlias<"rfeed", "rfeib">;
5243 def : MnemonicAlias<"rfe", "rfeia">;
5244
5245 // SRS aliases
5246 def : MnemonicAlias<"srsfa", "srsib">;
5247 def : MnemonicAlias<"srsea", "srsia">;
5248 def : MnemonicAlias<"srsfd", "srsdb">;
5249 def : MnemonicAlias<"srsed", "srsda">;
5250 def : MnemonicAlias<"srs", "srsia">;
5251
5252 // QSAX == QSUBADDX
5253 def : MnemonicAlias<"qsubaddx", "qsax">;
5254 // SASX == SADDSUBX
5255 def : MnemonicAlias<"saddsubx", "sasx">;
5256 // SHASX == SHADDSUBX
5257 def : MnemonicAlias<"shaddsubx", "shasx">;
5258 // SHSAX == SHSUBADDX
5259 def : MnemonicAlias<"shsubaddx", "shsax">;
5260 // SSAX == SSUBADDX
5261 def : MnemonicAlias<"ssubaddx", "ssax">;
5262 // UASX == UADDSUBX
5263 def : MnemonicAlias<"uaddsubx", "uasx">;
5264 // UHASX == UHADDSUBX
5265 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5266 // UHSAX == UHSUBADDX
5267 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5268 // UQASX == UQADDSUBX
5269 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5270 // UQSAX == UQSUBADDX
5271 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5272 // USAX == USUBADDX
5273 def : MnemonicAlias<"usubaddx", "usax">;
5274
5275 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5276 // for isel.
5277 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5278                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5279 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5280                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5281 // Same for AND <--> BIC
5282 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5283                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5284                           pred:$p, cc_out:$s)>;
5285 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5286                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5287                           pred:$p, cc_out:$s)>;
5288 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5289                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5290                           pred:$p, cc_out:$s)>;
5291 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5292                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5293                           pred:$p, cc_out:$s)>;
5294
5295 // Likewise, "add Rd, so_imm_neg" -> sub
5296 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5297                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5298 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5299                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5300 // Same for CMP <--> CMN via so_imm_neg
5301 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5302                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5303 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5304                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5305
5306 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5307 // LSR, ROR, and RRX instructions.
5308 // FIXME: We need C++ parser hooks to map the alias to the MOV
5309 //        encoding. It seems we should be able to do that sort of thing
5310 //        in tblgen, but it could get ugly.
5311 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5312 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5313                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5314                              cc_out:$s)>;
5315 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5316                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5317                              cc_out:$s)>;
5318 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5319                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5320                              cc_out:$s)>;
5321 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5322                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5323                              cc_out:$s)>;
5324 }
5325 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5326                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5327 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5328 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5329                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5330                              cc_out:$s)>;
5331 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5332                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5333                              cc_out:$s)>;
5334 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5335                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5336                              cc_out:$s)>;
5337 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5338                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5339                              cc_out:$s)>;
5340 }
5341
5342 // "neg" is and alias for "rsb rd, rn, #0"
5343 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5344                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5345
5346 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5347 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5348          Requires<[IsARM, NoV6]>;
5349
5350 // UMULL/SMULL are available on all arches, but the instruction definitions
5351 // need difference constraints pre-v6. Use these aliases for the assembly
5352 // parsing on pre-v6.
5353 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5354             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5355          Requires<[IsARM, NoV6]>;
5356 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5357             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5358          Requires<[IsARM, NoV6]>;
5359
5360 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5361 // is discarded.
5362 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;