lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  99 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 100 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 101
 102 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 103                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 104 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 105                               [SDNPHasChain, SDNPSideEffect,
 106                                SDNPOptInGlue, SDNPOutGlue]>;
 107 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 108                                 SDT_ARMStructByVal,
 109                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 110                                  SDNPMayStore, SDNPMayLoad]>;
 111
 112 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 119                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 120                                SDNPVariadic]>;
 121
 122 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 123                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 124
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 171                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 172
 173 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 174
 175 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 176                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 177
 178 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 179
 180 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 181 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 182
 183 //===----------------------------------------------------------------------===//
 184 // ARM Instruction Predicate Definitions.
 185 //
 186 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 187                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 188 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 189 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 190 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 191                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 192 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 193                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 194 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 195 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 196                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 197 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 198 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 199                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 200 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 201                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 202 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 203                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 204 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 205 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 206                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 207 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 208                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 209 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 210                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 211 def HasFPARMv8       : Predicate<"Subtarget->hasFPARMv8()">,
 212                                  AssemblerPredicate<"FeatureFPARMv8", "FPARMv8">;
 213 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 214                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 215 def HasCrypto        : Predicate<"Subtarget->hasCrypto()">,
 216                                  AssemblerPredicate<"FeatureCrypto", "crypto">;
 217 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 218                                  AssemblerPredicate<"FeatureFP16","half-float">;
 219 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 220                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 221 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 222                                  AssemblerPredicate<"FeatureHWDivARM">;
 223 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 224                                  AssemblerPredicate<"FeatureT2XtPk",
 225                                                      "pack/extract">;
 226 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 227                                  AssemblerPredicate<"FeatureDSPThumb2",
 228                                                     "thumb2-dsp">;
 229 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 230                                  AssemblerPredicate<"FeatureDB",
 231                                                     "data-barriers">;
 232 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 233                                  AssemblerPredicate<"FeatureMP",
 234                                                     "mp-extensions">;
 235 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 236                                  AssemblerPredicate<"FeatureTrustZone",
 237                                                     "TrustZone">;
 238 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 239 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 240 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 241                                  AssemblerPredicate<"ModeThumb", "thumb">;
 242 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 243 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 244                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 245                                                     "thumb2">;
 246 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 247                                  AssemblerPredicate<"FeatureMClass", "armv*m">;
 248 def IsNotMClass      : Predicate<"!Subtarget->isMClass()">,
 249                                  AssemblerPredicate<"!FeatureMClass",
 250                                                     "!armv*m">;
 251 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 252                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 253 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 254 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 255 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 256 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 257                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 258 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 259
 260 // FIXME: Eventually this will be just "hasV6T2Ops".
 261 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 262 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 263 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 264 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 265
 266 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 267 // But only select them if more precision in FP computation is allowed.
 268 // Do not use them for Darwin platforms.
 269 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 270                                  " FPOpFusion::Fast) && "
 271                                  "!Subtarget->isTargetDarwin()">;
 272 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 273                                  " FPOpFusion::Fast &&"
 274                                  " Subtarget->hasVFP4()) || "
 275                                  "Subtarget->isTargetDarwin()">;
 276
 277 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 278 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 279 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 280
 281 // VDUP.32 is microcoded on Swift - prefer VMOV.
 282 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 283 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 284
 285 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 286 // this allows more effective execution domain optimization. See
 287 // setExecutionDomain().
 288 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 289 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 290
 291 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 292 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 293
 294 //===----------------------------------------------------------------------===//
 295 // ARM Flag Definitions.
 296
 297 class RegConstraint<string C> {
 298   string Constraints = C;
 299 }
 300
 301 //===----------------------------------------------------------------------===//
 302 //  ARM specific transformation functions and pattern fragments.
 303 //
 304
 305 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 306 def imm_neg_XFORM : SDNodeXForm<imm, [{
 307   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 308 }]>;
 309
 310 // imm_not_XFORM - Return the complement of a i32 immediate value.
 311 def imm_not_XFORM : SDNodeXForm<imm, [{
 312   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 313 }]>;
 314
 315 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 316 def imm16_31 : ImmLeaf<i32, [{
 317   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 318 }]>;
 319
 320 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 321 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 322     unsigned Value = -(unsigned)N->getZExtValue();
 323     return Value && ARM_AM::getSOImmVal(Value) != -1;
 324   }], imm_neg_XFORM> {
 325   let ParserMatchClass = so_imm_neg_asmoperand;
 326 }
 327
 328 // Note: this pattern doesn't require an encoder method and such, as it's
 329 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 330 // is handled by the destination instructions, which use so_imm.
 331 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 332 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 333     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 334   }], imm_not_XFORM> {
 335   let ParserMatchClass = so_imm_not_asmoperand;
 336 }
 337
 338 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 339 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 340   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 341 }]>;
 342
 343 /// Split a 32-bit immediate into two 16 bit parts.
 344 def hi16 : SDNodeXForm<imm, [{
 345   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 346 }]>;
 347
 348 def lo16AllZero : PatLeaf<(i32 imm), [{
 349   // Returns true if all low 16-bits are 0.
 350   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 351 }], hi16>;
 352
 353 class BinOpWithFlagFrag<dag res> :
 354       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 355 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 356 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 357
 358 // An 'and' node with a single use.
 359 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 360   return N->hasOneUse();
 361 }]>;
 362
 363 // An 'xor' node with a single use.
 364 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 365   return N->hasOneUse();
 366 }]>;
 367
 368 // An 'fmul' node with a single use.
 369 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 370   return N->hasOneUse();
 371 }]>;
 372
 373 // An 'fadd' node which checks for single non-hazardous use.
 374 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 375   return hasNoVMLxHazardUse(N);
 376 }]>;
 377
 378 // An 'fsub' node which checks for single non-hazardous use.
 379 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 380   return hasNoVMLxHazardUse(N);
 381 }]>;
 382
 383 //===----------------------------------------------------------------------===//
 384 // Operand Definitions.
 385 //
 386
 387 // Immediate operands with a shared generic asm render method.
 388 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 389
 390 // Branch target.
 391 // FIXME: rename brtarget to t2_brtarget
 392 def brtarget : Operand<OtherVT> {
 393   let EncoderMethod = "getBranchTargetOpValue";
 394   let OperandType = "OPERAND_PCREL";
 395   let DecoderMethod = "DecodeT2BROperand";
 396 }
 397
 398 // FIXME: get rid of this one?
 399 def uncondbrtarget : Operand<OtherVT> {
 400   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 401   let OperandType = "OPERAND_PCREL";
 402 }
 403
 404 // Branch target for ARM. Handles conditional/unconditional
 405 def br_target : Operand<OtherVT> {
 406   let EncoderMethod = "getARMBranchTargetOpValue";
 407   let OperandType = "OPERAND_PCREL";
 408 }
 409
 410 // Call target.
 411 // FIXME: rename bltarget to t2_bl_target?
 412 def bltarget : Operand<i32> {
 413   // Encoded the same as branch targets.
 414   let EncoderMethod = "getBranchTargetOpValue";
 415   let OperandType = "OPERAND_PCREL";
 416 }
 417
 418 // Call target for ARM. Handles conditional/unconditional
 419 // FIXME: rename bl_target to t2_bltarget?
 420 def bl_target : Operand<i32> {
 421   let EncoderMethod = "getARMBLTargetOpValue";
 422   let OperandType = "OPERAND_PCREL";
 423 }
 424
 425 def blx_target : Operand<i32> {
 426   let EncoderMethod = "getARMBLXTargetOpValue";
 427   let OperandType = "OPERAND_PCREL";
 428 }
 429
 430 // A list of registers separated by comma. Used by load/store multiple.
 431 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 432 def reglist : Operand<i32> {
 433   let EncoderMethod = "getRegisterListOpValue";
 434   let ParserMatchClass = RegListAsmOperand;
 435   let PrintMethod = "printRegisterList";
 436   let DecoderMethod = "DecodeRegListOperand";
 437 }
 438
 439 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 440
 441 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 442 def dpr_reglist : Operand<i32> {
 443   let EncoderMethod = "getRegisterListOpValue";
 444   let ParserMatchClass = DPRRegListAsmOperand;
 445   let PrintMethod = "printRegisterList";
 446   let DecoderMethod = "DecodeDPRRegListOperand";
 447 }
 448
 449 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 450 def spr_reglist : Operand<i32> {
 451   let EncoderMethod = "getRegisterListOpValue";
 452   let ParserMatchClass = SPRRegListAsmOperand;
 453   let PrintMethod = "printRegisterList";
 454   let DecoderMethod = "DecodeSPRRegListOperand";
 455 }
 456
 457 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 458 def cpinst_operand : Operand<i32> {
 459   let PrintMethod = "printCPInstOperand";
 460 }
 461
 462 // Local PC labels.
 463 def pclabel : Operand<i32> {
 464   let PrintMethod = "printPCLabel";
 465 }
 466
 467 // ADR instruction labels.
 468 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 469 def adrlabel : Operand<i32> {
 470   let EncoderMethod = "getAdrLabelOpValue";
 471   let ParserMatchClass = AdrLabelAsmOperand;
 472   let PrintMethod = "printAdrLabelOperand<0>";
 473 }
 474
 475 def neon_vcvt_imm32 : Operand<i32> {
 476   let EncoderMethod = "getNEONVcvtImm32OpValue";
 477   let DecoderMethod = "DecodeVCVTImmOperand";
 478 }
 479
 480 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 481 def rot_imm_XFORM: SDNodeXForm<imm, [{
 482   switch (N->getZExtValue()){
 483   default: assert(0);
 484   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 485   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 486   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 487   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 488   }
 489 }]>;
 490 def RotImmAsmOperand : AsmOperandClass {
 491   let Name = "RotImm";
 492   let ParserMethod = "parseRotImm";
 493 }
 494 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 495     int32_t v = N->getZExtValue();
 496     return v == 8 || v == 16 || v == 24; }],
 497     rot_imm_XFORM> {
 498   let PrintMethod = "printRotImmOperand";
 499   let ParserMatchClass = RotImmAsmOperand;
 500 }
 501
 502 // shift_imm: An integer that encodes a shift amount and the type of shift
 503 // (asr or lsl). The 6-bit immediate encodes as:
 504 //    {5}     0 ==> lsl
 505 //            1     asr
 506 //    {4-0}   imm5 shift amount.
 507 //            asr #32 encoded as imm5 == 0.
 508 def ShifterImmAsmOperand : AsmOperandClass {
 509   let Name = "ShifterImm";
 510   let ParserMethod = "parseShifterImm";
 511 }
 512 def shift_imm : Operand<i32> {
 513   let PrintMethod = "printShiftImmOperand";
 514   let ParserMatchClass = ShifterImmAsmOperand;
 515 }
 516
 517 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 518 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 519 def so_reg_reg : Operand<i32>,  // reg reg imm
 520                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 521                                 [shl, srl, sra, rotr]> {
 522   let EncoderMethod = "getSORegRegOpValue";
 523   let PrintMethod = "printSORegRegOperand";
 524   let DecoderMethod = "DecodeSORegRegOperand";
 525   let ParserMatchClass = ShiftedRegAsmOperand;
 526   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 527 }
 528
 529 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 530 def so_reg_imm : Operand<i32>, // reg imm
 531                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 532                                 [shl, srl, sra, rotr]> {
 533   let EncoderMethod = "getSORegImmOpValue";
 534   let PrintMethod = "printSORegImmOperand";
 535   let DecoderMethod = "DecodeSORegImmOperand";
 536   let ParserMatchClass = ShiftedImmAsmOperand;
 537   let MIOperandInfo = (ops GPR, i32imm);
 538 }
 539
 540 // FIXME: Does this need to be distinct from so_reg?
 541 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 542                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 543                                   [shl,srl,sra,rotr]> {
 544   let EncoderMethod = "getSORegRegOpValue";
 545   let PrintMethod = "printSORegRegOperand";
 546   let DecoderMethod = "DecodeSORegRegOperand";
 547   let ParserMatchClass = ShiftedRegAsmOperand;
 548   let MIOperandInfo = (ops GPR, GPR, i32imm);
 549 }
 550
 551 // FIXME: Does this need to be distinct from so_reg?
 552 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 553                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 554                                   [shl,srl,sra,rotr]> {
 555   let EncoderMethod = "getSORegImmOpValue";
 556   let PrintMethod = "printSORegImmOperand";
 557   let DecoderMethod = "DecodeSORegImmOperand";
 558   let ParserMatchClass = ShiftedImmAsmOperand;
 559   let MIOperandInfo = (ops GPR, i32imm);
 560 }
 561
 562
 563 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 564 // 8-bit immediate rotated by an arbitrary number of bits.
 565 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 566 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 567     return ARM_AM::getSOImmVal(Imm) != -1;
 568   }]> {
 569   let EncoderMethod = "getSOImmOpValue";
 570   let ParserMatchClass = SOImmAsmOperand;
 571   let DecoderMethod = "DecodeSOImmOperand";
 572 }
 573
 574 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 575 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 576 // get the first/second pieces.
 577 def so_imm2part : PatLeaf<(imm), [{
 578       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 579 }]>;
 580
 581 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 582 ///
 583 def arm_i32imm : PatLeaf<(imm), [{
 584   if (Subtarget->hasV6T2Ops())
 585     return true;
 586   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 587 }]>;
 588
 589 /// imm0_1 predicate - Immediate in the range [0,1].
 590 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 591 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 592
 593 /// imm0_3 predicate - Immediate in the range [0,3].
 594 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 595 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 596
 597 /// imm0_4 predicate - Immediate in the range [0,4].
 598 def Imm0_4AsmOperand : ImmAsmOperand
 599 {
 600   let Name = "Imm0_4";
 601   let DiagnosticType = "ImmRange0_4";
 602 }
 603 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 604   let ParserMatchClass = Imm0_4AsmOperand;
 605   let DecoderMethod = "DecodeImm0_4";
 606 }
 607
 608 /// imm0_7 predicate - Immediate in the range [0,7].
 609 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 610 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 611   return Imm >= 0 && Imm < 8;
 612 }]> {
 613   let ParserMatchClass = Imm0_7AsmOperand;
 614 }
 615
 616 /// imm8 predicate - Immediate is exactly 8.
 617 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 618 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 619   let ParserMatchClass = Imm8AsmOperand;
 620 }
 621
 622 /// imm16 predicate - Immediate is exactly 16.
 623 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 624 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 625   let ParserMatchClass = Imm16AsmOperand;
 626 }
 627
 628 /// imm32 predicate - Immediate is exactly 32.
 629 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 630 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 631   let ParserMatchClass = Imm32AsmOperand;
 632 }
 633
 634 /// imm1_7 predicate - Immediate in the range [1,7].
 635 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 636 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 637   let ParserMatchClass = Imm1_7AsmOperand;
 638 }
 639
 640 /// imm1_15 predicate - Immediate in the range [1,15].
 641 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 642 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 643   let ParserMatchClass = Imm1_15AsmOperand;
 644 }
 645
 646 /// imm1_31 predicate - Immediate in the range [1,31].
 647 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 648 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 649   let ParserMatchClass = Imm1_31AsmOperand;
 650 }
 651
 652 /// imm0_15 predicate - Immediate in the range [0,15].
 653 def Imm0_15AsmOperand: ImmAsmOperand {
 654   let Name = "Imm0_15";
 655   let DiagnosticType = "ImmRange0_15";
 656 }
 657 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 658   return Imm >= 0 && Imm < 16;
 659 }]> {
 660   let ParserMatchClass = Imm0_15AsmOperand;
 661 }
 662
 663 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 664 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 665 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 666   return Imm >= 0 && Imm < 32;
 667 }]> {
 668   let ParserMatchClass = Imm0_31AsmOperand;
 669 }
 670
 671 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 672 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 673 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 674   return Imm >= 0 && Imm < 32;
 675 }]> {
 676   let ParserMatchClass = Imm0_32AsmOperand;
 677 }
 678
 679 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 680 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 681 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 682   return Imm >= 0 && Imm < 64;
 683 }]> {
 684   let ParserMatchClass = Imm0_63AsmOperand;
 685 }
 686
 687 /// imm0_255 predicate - Immediate in the range [0,255].
 688 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 689 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 690   let ParserMatchClass = Imm0_255AsmOperand;
 691 }
 692
 693 /// imm0_65535 - An immediate is in the range [0.65535].
 694 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 695 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 696   return Imm >= 0 && Imm < 65536;
 697 }]> {
 698   let ParserMatchClass = Imm0_65535AsmOperand;
 699 }
 700
 701 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 702 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 703   return -Imm >= 0 && -Imm < 65536;
 704 }]>;
 705
 706 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 707 // a relocatable expression.
 708 //
 709 // FIXME: This really needs a Thumb version separate from the ARM version.
 710 // While the range is the same, and can thus use the same match class,
 711 // the encoding is different so it should have a different encoder method.
 712 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 713 def imm0_65535_expr : Operand<i32> {
 714   let EncoderMethod = "getHiLo16ImmOpValue";
 715   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 716 }
 717
 718 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 719 def imm256_65535_expr : Operand<i32> {
 720   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 721 }
 722
 723 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 724 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 725 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 726   return Imm >= 0 && Imm <= 0xffffff;
 727 }]> {
 728   let ParserMatchClass = Imm24bitAsmOperand;
 729 }
 730
 731
 732 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 733 /// e.g., 0xf000ffff
 734 def BitfieldAsmOperand : AsmOperandClass {
 735   let Name = "Bitfield";
 736   let ParserMethod = "parseBitfield";
 737 }
 738
 739 def bf_inv_mask_imm : Operand<i32>,
 740                       PatLeaf<(imm), [{
 741   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 742 }] > {
 743   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 744   let PrintMethod = "printBitfieldInvMaskImmOperand";
 745   let DecoderMethod = "DecodeBitfieldMaskOperand";
 746   let ParserMatchClass = BitfieldAsmOperand;
 747 }
 748
 749 def imm1_32_XFORM: SDNodeXForm<imm, [{
 750   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 751 }]>;
 752 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 753 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 754    uint64_t Imm = N->getZExtValue();
 755    return Imm > 0 && Imm <= 32;
 756  }],
 757     imm1_32_XFORM> {
 758   let PrintMethod = "printImmPlusOneOperand";
 759   let ParserMatchClass = Imm1_32AsmOperand;
 760 }
 761
 762 def imm1_16_XFORM: SDNodeXForm<imm, [{
 763   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 764 }]>;
 765 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 766 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 767     imm1_16_XFORM> {
 768   let PrintMethod = "printImmPlusOneOperand";
 769   let ParserMatchClass = Imm1_16AsmOperand;
 770 }
 771
 772 // Define ARM specific addressing modes.
 773 // addrmode_imm12 := reg +/- imm12
 774 //
 775 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 776 class AddrMode_Imm12 : Operand<i32>,
 777                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 778   // 12-bit immediate operand. Note that instructions using this encode
 779   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 780   // immediate values are as normal.
 781
 782   let EncoderMethod = "getAddrModeImm12OpValue";
 783   let DecoderMethod = "DecodeAddrModeImm12Operand";
 784   let ParserMatchClass = MemImm12OffsetAsmOperand;
 785   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 786 }
 787
 788 def addrmode_imm12 : AddrMode_Imm12 {
 789   let PrintMethod = "printAddrModeImm12Operand<false>";
 790 }
 791
 792 def addrmode_imm12_pre : AddrMode_Imm12 {
 793   let PrintMethod = "printAddrModeImm12Operand<true>";
 794 }
 795
 796 // ldst_so_reg := reg +/- reg shop imm
 797 //
 798 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 799 def ldst_so_reg : Operand<i32>,
 800                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 801   let EncoderMethod = "getLdStSORegOpValue";
 802   // FIXME: Simplify the printer
 803   let PrintMethod = "printAddrMode2Operand";
 804   let DecoderMethod = "DecodeSORegMemOperand";
 805   let ParserMatchClass = MemRegOffsetAsmOperand;
 806   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 807 }
 808
 809 // postidx_imm8 := +/- [0,255]
 810 //
 811 // 9 bit value:
 812 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 813 //  {7-0}     [0,255] imm8 value.
 814 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 815 def postidx_imm8 : Operand<i32> {
 816   let PrintMethod = "printPostIdxImm8Operand";
 817   let ParserMatchClass = PostIdxImm8AsmOperand;
 818   let MIOperandInfo = (ops i32imm);
 819 }
 820
 821 // postidx_imm8s4 := +/- [0,1020]
 822 //
 823 // 9 bit value:
 824 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 825 //  {7-0}     [0,255] imm8 value, scaled by 4.
 826 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 827 def postidx_imm8s4 : Operand<i32> {
 828   let PrintMethod = "printPostIdxImm8s4Operand";
 829   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 830   let MIOperandInfo = (ops i32imm);
 831 }
 832
 833
 834 // postidx_reg := +/- reg
 835 //
 836 def PostIdxRegAsmOperand : AsmOperandClass {
 837   let Name = "PostIdxReg";
 838   let ParserMethod = "parsePostIdxReg";
 839 }
 840 def postidx_reg : Operand<i32> {
 841   let EncoderMethod = "getPostIdxRegOpValue";
 842   let DecoderMethod = "DecodePostIdxReg";
 843   let PrintMethod = "printPostIdxRegOperand";
 844   let ParserMatchClass = PostIdxRegAsmOperand;
 845   let MIOperandInfo = (ops GPRnopc, i32imm);
 846 }
 847
 848
 849 // addrmode2 := reg +/- imm12
 850 //           := reg +/- reg shop imm
 851 //
 852 // FIXME: addrmode2 should be refactored the rest of the way to always
 853 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 854 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 855 def addrmode2 : Operand<i32>,
 856                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 857   let EncoderMethod = "getAddrMode2OpValue";
 858   let PrintMethod = "printAddrMode2Operand";
 859   let ParserMatchClass = AddrMode2AsmOperand;
 860   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 861 }
 862
 863 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 864   let Name = "PostIdxRegShifted";
 865   let ParserMethod = "parsePostIdxReg";
 866 }
 867 def am2offset_reg : Operand<i32>,
 868                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 869                 [], [SDNPWantRoot]> {
 870   let EncoderMethod = "getAddrMode2OffsetOpValue";
 871   let PrintMethod = "printAddrMode2OffsetOperand";
 872   // When using this for assembly, it's always as a post-index offset.
 873   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 874   let MIOperandInfo = (ops GPRnopc, i32imm);
 875 }
 876
 877 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 878 // the GPR is purely vestigal at this point.
 879 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 880 def am2offset_imm : Operand<i32>,
 881                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 882                 [], [SDNPWantRoot]> {
 883   let EncoderMethod = "getAddrMode2OffsetOpValue";
 884   let PrintMethod = "printAddrMode2OffsetOperand";
 885   let ParserMatchClass = AM2OffsetImmAsmOperand;
 886   let MIOperandInfo = (ops GPRnopc, i32imm);
 887 }
 888
 889
 890 // addrmode3 := reg +/- reg
 891 // addrmode3 := reg +/- imm8
 892 //
 893 // FIXME: split into imm vs. reg versions.
 894 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 895 class AddrMode3 : Operand<i32>,
 896                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 897   let EncoderMethod = "getAddrMode3OpValue";
 898   let ParserMatchClass = AddrMode3AsmOperand;
 899   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 900 }
 901
 902 def addrmode3 : AddrMode3
 903 {
 904   let PrintMethod = "printAddrMode3Operand<false>";
 905 }
 906
 907 def addrmode3_pre : AddrMode3
 908 {
 909   let PrintMethod = "printAddrMode3Operand<true>";
 910 }
 911
 912 // FIXME: split into imm vs. reg versions.
 913 // FIXME: parser method to handle +/- register.
 914 def AM3OffsetAsmOperand : AsmOperandClass {
 915   let Name = "AM3Offset";
 916   let ParserMethod = "parseAM3Offset";
 917 }
 918 def am3offset : Operand<i32>,
 919                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 920                                [], [SDNPWantRoot]> {
 921   let EncoderMethod = "getAddrMode3OffsetOpValue";
 922   let PrintMethod = "printAddrMode3OffsetOperand";
 923   let ParserMatchClass = AM3OffsetAsmOperand;
 924   let MIOperandInfo = (ops GPR, i32imm);
 925 }
 926
 927 // ldstm_mode := {ia, ib, da, db}
 928 //
 929 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 930   let EncoderMethod = "getLdStmModeOpValue";
 931   let PrintMethod = "printLdStmModeOperand";
 932 }
 933
 934 // addrmode5 := reg +/- imm8*4
 935 //
 936 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 937 class AddrMode5 : Operand<i32>,
 938                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 939   let EncoderMethod = "getAddrMode5OpValue";
 940   let DecoderMethod = "DecodeAddrMode5Operand";
 941   let ParserMatchClass = AddrMode5AsmOperand;
 942   let MIOperandInfo = (ops GPR:$base, i32imm);
 943 }
 944
 945 def addrmode5 : AddrMode5 {
 946    let PrintMethod = "printAddrMode5Operand<false>";
 947 }
 948
 949 def addrmode5_pre : AddrMode5 {
 950    let PrintMethod = "printAddrMode5Operand<true>";
 951 }
 952
 953 // addrmode6 := reg with optional alignment
 954 //
 955 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 956 def addrmode6 : Operand<i32>,
 957                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 958   let PrintMethod = "printAddrMode6Operand";
 959   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 960   let EncoderMethod = "getAddrMode6AddressOpValue";
 961   let DecoderMethod = "DecodeAddrMode6Operand";
 962   let ParserMatchClass = AddrMode6AsmOperand;
 963 }
 964
 965 def am6offset : Operand<i32>,
 966                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 967                                [], [SDNPWantRoot]> {
 968   let PrintMethod = "printAddrMode6OffsetOperand";
 969   let MIOperandInfo = (ops GPR);
 970   let EncoderMethod = "getAddrMode6OffsetOpValue";
 971   let DecoderMethod = "DecodeGPRRegisterClass";
 972 }
 973
 974 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 975 // (single element from one lane) for size 32.
 976 def addrmode6oneL32 : Operand<i32>,
 977                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 978   let PrintMethod = "printAddrMode6Operand";
 979   let MIOperandInfo = (ops GPR:$addr, i32imm);
 980   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 981 }
 982
 983 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 984 // instructions, specifically VLD4-dup.
 985 def addrmode6dup : Operand<i32>,
 986                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 987   let PrintMethod = "printAddrMode6Operand";
 988   let MIOperandInfo = (ops GPR:$addr, i32imm);
 989   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 990   // FIXME: This is close, but not quite right. The alignment specifier is
 991   // different.
 992   let ParserMatchClass = AddrMode6AsmOperand;
 993 }
 994
 995 // addrmodepc := pc + reg
 996 //
 997 def addrmodepc : Operand<i32>,
 998                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 999   let PrintMethod = "printAddrModePCOperand";
1000   let MIOperandInfo = (ops GPR, i32imm);
1001 }
1002
1003 // addr_offset_none := reg
1004 //
1005 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1006 def addr_offset_none : Operand<i32>,
1007                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1008   let PrintMethod = "printAddrMode7Operand";
1009   let DecoderMethod = "DecodeAddrMode7Operand";
1010   let ParserMatchClass = MemNoOffsetAsmOperand;
1011   let MIOperandInfo = (ops GPR:$base);
1012 }
1013
1014 def nohash_imm : Operand<i32> {
1015   let PrintMethod = "printNoHashImmediate";
1016 }
1017
1018 def CoprocNumAsmOperand : AsmOperandClass {
1019   let Name = "CoprocNum";
1020   let ParserMethod = "parseCoprocNumOperand";
1021 }
1022 def p_imm : Operand<i32> {
1023   let PrintMethod = "printPImmediate";
1024   let ParserMatchClass = CoprocNumAsmOperand;
1025   let DecoderMethod = "DecodeCoprocessor";
1026 }
1027
1028 def CoprocRegAsmOperand : AsmOperandClass {
1029   let Name = "CoprocReg";
1030   let ParserMethod = "parseCoprocRegOperand";
1031 }
1032 def c_imm : Operand<i32> {
1033   let PrintMethod = "printCImmediate";
1034   let ParserMatchClass = CoprocRegAsmOperand;
1035 }
1036 def CoprocOptionAsmOperand : AsmOperandClass {
1037   let Name = "CoprocOption";
1038   let ParserMethod = "parseCoprocOptionOperand";
1039 }
1040 def coproc_option_imm : Operand<i32> {
1041   let PrintMethod = "printCoprocOptionImm";
1042   let ParserMatchClass = CoprocOptionAsmOperand;
1043 }
1044
1045 //===----------------------------------------------------------------------===//
1046
1047 include "ARMInstrFormats.td"
1048
1049 //===----------------------------------------------------------------------===//
1050 // Multiclass helpers...
1051 //
1052
1053 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1054 /// binop that produces a value.
1055 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1056 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1057                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1058                         PatFrag opnode, bit Commutable = 0> {
1059   // The register-immediate version is re-materializable. This is useful
1060   // in particular for taking the address of a local.
1061   let isReMaterializable = 1 in {
1062   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1063                iii, opc, "\t$Rd, $Rn, $imm",
1064                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1065            Sched<[WriteALU, ReadALU]> {
1066     bits<4> Rd;
1067     bits<4> Rn;
1068     bits<12> imm;
1069     let Inst{25} = 1;
1070     let Inst{19-16} = Rn;
1071     let Inst{15-12} = Rd;
1072     let Inst{11-0} = imm;
1073   }
1074   }
1075   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1076                iir, opc, "\t$Rd, $Rn, $Rm",
1077                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1078            Sched<[WriteALU, ReadALU, ReadALU]> {
1079     bits<4> Rd;
1080     bits<4> Rn;
1081     bits<4> Rm;
1082     let Inst{25} = 0;
1083     let isCommutable = Commutable;
1084     let Inst{19-16} = Rn;
1085     let Inst{15-12} = Rd;
1086     let Inst{11-4} = 0b00000000;
1087     let Inst{3-0} = Rm;
1088   }
1089
1090   def rsi : AsI1<opcod, (outs GPR:$Rd),
1091                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1092                iis, opc, "\t$Rd, $Rn, $shift",
1093                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1094             Sched<[WriteALUsi, ReadALU]> {
1095     bits<4> Rd;
1096     bits<4> Rn;
1097     bits<12> shift;
1098     let Inst{25} = 0;
1099     let Inst{19-16} = Rn;
1100     let Inst{15-12} = Rd;
1101     let Inst{11-5} = shift{11-5};
1102     let Inst{4} = 0;
1103     let Inst{3-0} = shift{3-0};
1104   }
1105
1106   def rsr : AsI1<opcod, (outs GPR:$Rd),
1107                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1108                iis, opc, "\t$Rd, $Rn, $shift",
1109                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1110             Sched<[WriteALUsr, ReadALUsr]> {
1111     bits<4> Rd;
1112     bits<4> Rn;
1113     bits<12> shift;
1114     let Inst{25} = 0;
1115     let Inst{19-16} = Rn;
1116     let Inst{15-12} = Rd;
1117     let Inst{11-8} = shift{11-8};
1118     let Inst{7} = 0;
1119     let Inst{6-5} = shift{6-5};
1120     let Inst{4} = 1;
1121     let Inst{3-0} = shift{3-0};
1122   }
1123 }
1124
1125 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1126 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1127 /// it is equivalent to the AsI1_bin_irs counterpart.
1128 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1129 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1130                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1131                         PatFrag opnode, bit Commutable = 0> {
1132   // The register-immediate version is re-materializable. This is useful
1133   // in particular for taking the address of a local.
1134   let isReMaterializable = 1 in {
1135   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1136                iii, opc, "\t$Rd, $Rn, $imm",
1137                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1138            Sched<[WriteALU, ReadALU]> {
1139     bits<4> Rd;
1140     bits<4> Rn;
1141     bits<12> imm;
1142     let Inst{25} = 1;
1143     let Inst{19-16} = Rn;
1144     let Inst{15-12} = Rd;
1145     let Inst{11-0} = imm;
1146   }
1147   }
1148   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1149                iir, opc, "\t$Rd, $Rn, $Rm",
1150                [/* pattern left blank */]>,
1151            Sched<[WriteALU, ReadALU, ReadALU]> {
1152     bits<4> Rd;
1153     bits<4> Rn;
1154     bits<4> Rm;
1155     let Inst{11-4} = 0b00000000;
1156     let Inst{25} = 0;
1157     let Inst{3-0} = Rm;
1158     let Inst{15-12} = Rd;
1159     let Inst{19-16} = Rn;
1160   }
1161
1162   def rsi : AsI1<opcod, (outs GPR:$Rd),
1163                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1164                iis, opc, "\t$Rd, $Rn, $shift",
1165                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1166             Sched<[WriteALUsi, ReadALU]> {
1167     bits<4> Rd;
1168     bits<4> Rn;
1169     bits<12> shift;
1170     let Inst{25} = 0;
1171     let Inst{19-16} = Rn;
1172     let Inst{15-12} = Rd;
1173     let Inst{11-5} = shift{11-5};
1174     let Inst{4} = 0;
1175     let Inst{3-0} = shift{3-0};
1176   }
1177
1178   def rsr : AsI1<opcod, (outs GPR:$Rd),
1179                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1180                iis, opc, "\t$Rd, $Rn, $shift",
1181                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1182             Sched<[WriteALUsr, ReadALUsr]> {
1183     bits<4> Rd;
1184     bits<4> Rn;
1185     bits<12> shift;
1186     let Inst{25} = 0;
1187     let Inst{19-16} = Rn;
1188     let Inst{15-12} = Rd;
1189     let Inst{11-8} = shift{11-8};
1190     let Inst{7} = 0;
1191     let Inst{6-5} = shift{6-5};
1192     let Inst{4} = 1;
1193     let Inst{3-0} = shift{3-0};
1194   }
1195 }
1196
1197 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1198 ///
1199 /// These opcodes will be converted to the real non-S opcodes by
1200 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1201 let hasPostISelHook = 1, Defs = [CPSR] in {
1202 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1203                           InstrItinClass iis, PatFrag opnode,
1204                           bit Commutable = 0> {
1205   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1206                          4, iii,
1207                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1208                          Sched<[WriteALU, ReadALU]>;
1209
1210   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1211                          4, iir,
1212                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1213                          Sched<[WriteALU, ReadALU, ReadALU]> {
1214     let isCommutable = Commutable;
1215   }
1216   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1217                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1218                           4, iis,
1219                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1220                                                 so_reg_imm:$shift))]>,
1221                           Sched<[WriteALUsi, ReadALU]>;
1222
1223   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1224                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1225                           4, iis,
1226                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1227                                                 so_reg_reg:$shift))]>,
1228                           Sched<[WriteALUSsr, ReadALUsr]>;
1229 }
1230 }
1231
1232 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1233 /// operands are reversed.
1234 let hasPostISelHook = 1, Defs = [CPSR] in {
1235 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1236                           InstrItinClass iis, PatFrag opnode,
1237                           bit Commutable = 0> {
1238   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1239                          4, iii,
1240                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1241            Sched<[WriteALU, ReadALU]>;
1242
1243   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1244                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1245                           4, iis,
1246                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1247                                              GPR:$Rn))]>,
1248             Sched<[WriteALUsi, ReadALU]>;
1249
1250   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1251                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1252                           4, iis,
1253                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1254                                              GPR:$Rn))]>,
1255             Sched<[WriteALUSsr, ReadALUsr]>;
1256 }
1257 }
1258
1259 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1260 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1261 /// a explicit result, only implicitly set CPSR.
1262 let isCompare = 1, Defs = [CPSR] in {
1263 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1264                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1265                        PatFrag opnode, bit Commutable = 0> {
1266   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1267                opc, "\t$Rn, $imm",
1268                [(opnode GPR:$Rn, so_imm:$imm)]>,
1269            Sched<[WriteCMP, ReadALU]> {
1270     bits<4> Rn;
1271     bits<12> imm;
1272     let Inst{25} = 1;
1273     let Inst{20} = 1;
1274     let Inst{19-16} = Rn;
1275     let Inst{15-12} = 0b0000;
1276     let Inst{11-0} = imm;
1277
1278     let Unpredictable{15-12} = 0b1111;
1279   }
1280   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1281                opc, "\t$Rn, $Rm",
1282                [(opnode GPR:$Rn, GPR:$Rm)]>,
1283            Sched<[WriteCMP, ReadALU, ReadALU]> {
1284     bits<4> Rn;
1285     bits<4> Rm;
1286     let isCommutable = Commutable;
1287     let Inst{25} = 0;
1288     let Inst{20} = 1;
1289     let Inst{19-16} = Rn;
1290     let Inst{15-12} = 0b0000;
1291     let Inst{11-4} = 0b00000000;
1292     let Inst{3-0} = Rm;
1293
1294     let Unpredictable{15-12} = 0b1111;
1295   }
1296   def rsi : AI1<opcod, (outs),
1297                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1298                opc, "\t$Rn, $shift",
1299                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1300             Sched<[WriteCMPsi, ReadALU]> {
1301     bits<4> Rn;
1302     bits<12> shift;
1303     let Inst{25} = 0;
1304     let Inst{20} = 1;
1305     let Inst{19-16} = Rn;
1306     let Inst{15-12} = 0b0000;
1307     let Inst{11-5} = shift{11-5};
1308     let Inst{4} = 0;
1309     let Inst{3-0} = shift{3-0};
1310
1311     let Unpredictable{15-12} = 0b1111;
1312   }
1313   def rsr : AI1<opcod, (outs),
1314                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1315                opc, "\t$Rn, $shift",
1316                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1317             Sched<[WriteCMPsr, ReadALU]> {
1318     bits<4> Rn;
1319     bits<12> shift;
1320     let Inst{25} = 0;
1321     let Inst{20} = 1;
1322     let Inst{19-16} = Rn;
1323     let Inst{15-12} = 0b0000;
1324     let Inst{11-8} = shift{11-8};
1325     let Inst{7} = 0;
1326     let Inst{6-5} = shift{6-5};
1327     let Inst{4} = 1;
1328     let Inst{3-0} = shift{3-0};
1329
1330     let Unpredictable{15-12} = 0b1111;
1331   }
1332
1333 }
1334 }
1335
1336 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1337 /// register and one whose operand is a register rotated by 8/16/24.
1338 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1339 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1340   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1341           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1342           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1343        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1344   bits<4> Rd;
1345   bits<4> Rm;
1346   bits<2> rot;
1347   let Inst{19-16} = 0b1111;
1348   let Inst{15-12} = Rd;
1349   let Inst{11-10} = rot;
1350   let Inst{3-0}   = Rm;
1351 }
1352
1353 class AI_ext_rrot_np<bits<8> opcod, string opc>
1354   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1355           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1356        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1357   bits<2> rot;
1358   let Inst{19-16} = 0b1111;
1359   let Inst{11-10} = rot;
1360  }
1361
1362 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1363 /// register and one whose operand is a register rotated by 8/16/24.
1364 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1365   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1366           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1367           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1368                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1369         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1370   bits<4> Rd;
1371   bits<4> Rm;
1372   bits<4> Rn;
1373   bits<2> rot;
1374   let Inst{19-16} = Rn;
1375   let Inst{15-12} = Rd;
1376   let Inst{11-10} = rot;
1377   let Inst{9-4}   = 0b000111;
1378   let Inst{3-0}   = Rm;
1379 }
1380
1381 class AI_exta_rrot_np<bits<8> opcod, string opc>
1382   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1383           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1384        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1385   bits<4> Rn;
1386   bits<2> rot;
1387   let Inst{19-16} = Rn;
1388   let Inst{11-10} = rot;
1389 }
1390
1391 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1392 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1393 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1394                              bit Commutable = 0> {
1395   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1396   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1397                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1398                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1399                Requires<[IsARM]>,
1400            Sched<[WriteALU, ReadALU]> {
1401     bits<4> Rd;
1402     bits<4> Rn;
1403     bits<12> imm;
1404     let Inst{25} = 1;
1405     let Inst{15-12} = Rd;
1406     let Inst{19-16} = Rn;
1407     let Inst{11-0} = imm;
1408   }
1409   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1410                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1411                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1412                Requires<[IsARM]>,
1413            Sched<[WriteALU, ReadALU, ReadALU]> {
1414     bits<4> Rd;
1415     bits<4> Rn;
1416     bits<4> Rm;
1417     let Inst{11-4} = 0b00000000;
1418     let Inst{25} = 0;
1419     let isCommutable = Commutable;
1420     let Inst{3-0} = Rm;
1421     let Inst{15-12} = Rd;
1422     let Inst{19-16} = Rn;
1423   }
1424   def rsi : AsI1<opcod, (outs GPR:$Rd),
1425                 (ins GPR:$Rn, so_reg_imm:$shift),
1426                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1427               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1428                Requires<[IsARM]>,
1429             Sched<[WriteALUsi, ReadALU]> {
1430     bits<4> Rd;
1431     bits<4> Rn;
1432     bits<12> shift;
1433     let Inst{25} = 0;
1434     let Inst{19-16} = Rn;
1435     let Inst{15-12} = Rd;
1436     let Inst{11-5} = shift{11-5};
1437     let Inst{4} = 0;
1438     let Inst{3-0} = shift{3-0};
1439   }
1440   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1441                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1442                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1443               [(set GPRnopc:$Rd, CPSR,
1444                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1445                Requires<[IsARM]>,
1446             Sched<[WriteALUsr, ReadALUsr]> {
1447     bits<4> Rd;
1448     bits<4> Rn;
1449     bits<12> shift;
1450     let Inst{25} = 0;
1451     let Inst{19-16} = Rn;
1452     let Inst{15-12} = Rd;
1453     let Inst{11-8} = shift{11-8};
1454     let Inst{7} = 0;
1455     let Inst{6-5} = shift{6-5};
1456     let Inst{4} = 1;
1457     let Inst{3-0} = shift{3-0};
1458   }
1459   }
1460 }
1461
1462 /// AI1_rsc_irs - Define instructions and patterns for rsc
1463 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1464 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1465   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1466   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1467                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1468                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1469                Requires<[IsARM]>,
1470            Sched<[WriteALU, ReadALU]> {
1471     bits<4> Rd;
1472     bits<4> Rn;
1473     bits<12> imm;
1474     let Inst{25} = 1;
1475     let Inst{15-12} = Rd;
1476     let Inst{19-16} = Rn;
1477     let Inst{11-0} = imm;
1478   }
1479   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1480                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1481                [/* pattern left blank */]>,
1482            Sched<[WriteALU, ReadALU, ReadALU]> {
1483     bits<4> Rd;
1484     bits<4> Rn;
1485     bits<4> Rm;
1486     let Inst{11-4} = 0b00000000;
1487     let Inst{25} = 0;
1488     let Inst{3-0} = Rm;
1489     let Inst{15-12} = Rd;
1490     let Inst{19-16} = Rn;
1491   }
1492   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1493                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1494               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1495                Requires<[IsARM]>,
1496             Sched<[WriteALUsi, ReadALU]> {
1497     bits<4> Rd;
1498     bits<4> Rn;
1499     bits<12> shift;
1500     let Inst{25} = 0;
1501     let Inst{19-16} = Rn;
1502     let Inst{15-12} = Rd;
1503     let Inst{11-5} = shift{11-5};
1504     let Inst{4} = 0;
1505     let Inst{3-0} = shift{3-0};
1506   }
1507   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1508                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1509               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1510                Requires<[IsARM]>,
1511             Sched<[WriteALUsr, ReadALUsr]> {
1512     bits<4> Rd;
1513     bits<4> Rn;
1514     bits<12> shift;
1515     let Inst{25} = 0;
1516     let Inst{19-16} = Rn;
1517     let Inst{15-12} = Rd;
1518     let Inst{11-8} = shift{11-8};
1519     let Inst{7} = 0;
1520     let Inst{6-5} = shift{6-5};
1521     let Inst{4} = 1;
1522     let Inst{3-0} = shift{3-0};
1523   }
1524   }
1525 }
1526
1527 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1528 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1529            InstrItinClass iir, PatFrag opnode> {
1530   // Note: We use the complex addrmode_imm12 rather than just an input
1531   // GPR and a constrained immediate so that we can use this to match
1532   // frame index references and avoid matching constant pool references.
1533   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1534                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1535                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1536     bits<4>  Rt;
1537     bits<17> addr;
1538     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1539     let Inst{19-16} = addr{16-13};  // Rn
1540     let Inst{15-12} = Rt;
1541     let Inst{11-0}  = addr{11-0};   // imm12
1542   }
1543   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1544                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1545                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1546     bits<4>  Rt;
1547     bits<17> shift;
1548     let shift{4}    = 0;            // Inst{4} = 0
1549     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1550     let Inst{19-16} = shift{16-13}; // Rn
1551     let Inst{15-12} = Rt;
1552     let Inst{11-0}  = shift{11-0};
1553   }
1554 }
1555 }
1556
1557 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1558 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1559            InstrItinClass iir, PatFrag opnode> {
1560   // Note: We use the complex addrmode_imm12 rather than just an input
1561   // GPR and a constrained immediate so that we can use this to match
1562   // frame index references and avoid matching constant pool references.
1563   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1564                    (ins addrmode_imm12:$addr),
1565                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1566                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1567     bits<4>  Rt;
1568     bits<17> addr;
1569     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1570     let Inst{19-16} = addr{16-13};  // Rn
1571     let Inst{15-12} = Rt;
1572     let Inst{11-0}  = addr{11-0};   // imm12
1573   }
1574   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1575                    (ins ldst_so_reg:$shift),
1576                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1577                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1578     bits<4>  Rt;
1579     bits<17> shift;
1580     let shift{4}    = 0;            // Inst{4} = 0
1581     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1582     let Inst{19-16} = shift{16-13}; // Rn
1583     let Inst{15-12} = Rt;
1584     let Inst{11-0}  = shift{11-0};
1585   }
1586 }
1587 }
1588
1589
1590 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1591            InstrItinClass iir, PatFrag opnode> {
1592   // Note: We use the complex addrmode_imm12 rather than just an input
1593   // GPR and a constrained immediate so that we can use this to match
1594   // frame index references and avoid matching constant pool references.
1595   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1596                    (ins GPR:$Rt, addrmode_imm12:$addr),
1597                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1598                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1599     bits<4> Rt;
1600     bits<17> addr;
1601     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1602     let Inst{19-16} = addr{16-13};  // Rn
1603     let Inst{15-12} = Rt;
1604     let Inst{11-0}  = addr{11-0};   // imm12
1605   }
1606   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1607                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1608                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1609     bits<4> Rt;
1610     bits<17> shift;
1611     let shift{4}    = 0;            // Inst{4} = 0
1612     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1613     let Inst{19-16} = shift{16-13}; // Rn
1614     let Inst{15-12} = Rt;
1615     let Inst{11-0}  = shift{11-0};
1616   }
1617 }
1618
1619 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1620            InstrItinClass iir, PatFrag opnode> {
1621   // Note: We use the complex addrmode_imm12 rather than just an input
1622   // GPR and a constrained immediate so that we can use this to match
1623   // frame index references and avoid matching constant pool references.
1624   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1625                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1626                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1627                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1628     bits<4> Rt;
1629     bits<17> addr;
1630     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1631     let Inst{19-16} = addr{16-13};  // Rn
1632     let Inst{15-12} = Rt;
1633     let Inst{11-0}  = addr{11-0};   // imm12
1634   }
1635   def rs : AI2ldst<0b011, 0, isByte, (outs),
1636                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1637                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1638                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1639     bits<4> Rt;
1640     bits<17> shift;
1641     let shift{4}    = 0;            // Inst{4} = 0
1642     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1643     let Inst{19-16} = shift{16-13}; // Rn
1644     let Inst{15-12} = Rt;
1645     let Inst{11-0}  = shift{11-0};
1646   }
1647 }
1648
1649
1650 //===----------------------------------------------------------------------===//
1651 // Instructions
1652 //===----------------------------------------------------------------------===//
1653
1654 //===----------------------------------------------------------------------===//
1655 //  Miscellaneous Instructions.
1656 //
1657
1658 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1659 /// the function.  The first operand is the ID# for this instruction, the second
1660 /// is the index into the MachineConstantPool that this is, the third is the
1661 /// size in bytes of this constant pool entry.
1662 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1663 def CONSTPOOL_ENTRY :
1664 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1665                     i32imm:$size), NoItinerary, []>;
1666
1667 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1668 // from removing one half of the matched pairs. That breaks PEI, which assumes
1669 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1670 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1671 def ADJCALLSTACKUP :
1672 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1673            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1674
1675 def ADJCALLSTACKDOWN :
1676 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1677            [(ARMcallseq_start timm:$amt)]>;
1678 }
1679
1680 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1681               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1682   bits<3> imm;
1683   let Inst{27-3} = 0b0011001000001111000000000;
1684   let Inst{2-0} = imm;
1685 }
1686
1687 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1688 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1689 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1690 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1691 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1692
1693 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1694              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1695   bits<4> Rd;
1696   bits<4> Rn;
1697   bits<4> Rm;
1698   let Inst{3-0} = Rm;
1699   let Inst{15-12} = Rd;
1700   let Inst{19-16} = Rn;
1701   let Inst{27-20} = 0b01101000;
1702   let Inst{7-4} = 0b1011;
1703   let Inst{11-8} = 0b1111;
1704   let Unpredictable{11-8} = 0b1111;
1705 }
1706
1707 // The 16-bit operand $val can be used by a debugger to store more information
1708 // about the breakpoint.
1709 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1710                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1711   bits<16> val;
1712   let Inst{3-0} = val{3-0};
1713   let Inst{19-8} = val{15-4};
1714   let Inst{27-20} = 0b00010010;
1715   let Inst{31-28} = 0xe; // AL
1716   let Inst{7-4} = 0b0111;
1717 }
1718
1719 def HLT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1720                  "hlt", "\t$val", []>, Requires<[IsARM, HasV8]> {
1721   bits<16> val;
1722   let Inst{3-0} = val{3-0};
1723   let Inst{19-8} = val{15-4};
1724   let Inst{27-20} = 0b00010000;
1725   let Inst{31-28} = 0xe; // AL
1726   let Inst{7-4} = 0b0111;
1727 }
1728
1729 // Change Processor State
1730 // FIXME: We should use InstAlias to handle the optional operands.
1731 class CPS<dag iops, string asm_ops>
1732   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1733         []>, Requires<[IsARM]> {
1734   bits<2> imod;
1735   bits<3> iflags;
1736   bits<5> mode;
1737   bit M;
1738
1739   let Inst{31-28} = 0b1111;
1740   let Inst{27-20} = 0b00010000;
1741   let Inst{19-18} = imod;
1742   let Inst{17}    = M; // Enabled if mode is set;
1743   let Inst{16-9}  = 0b00000000;
1744   let Inst{8-6}   = iflags;
1745   let Inst{5}     = 0;
1746   let Inst{4-0}   = mode;
1747 }
1748
1749 let DecoderMethod = "DecodeCPSInstruction" in {
1750 let M = 1 in
1751   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1752                   "$imod\t$iflags, $mode">;
1753 let mode = 0, M = 0 in
1754   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1755
1756 let imod = 0, iflags = 0, M = 1 in
1757   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1758 }
1759
1760 // Preload signals the memory system of possible future data/instruction access.
1761 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1762
1763   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1764                 !strconcat(opc, "\t$addr"),
1765                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1766                 Sched<[WritePreLd]> {
1767     bits<4> Rt;
1768     bits<17> addr;
1769     let Inst{31-26} = 0b111101;
1770     let Inst{25} = 0; // 0 for immediate form
1771     let Inst{24} = data;
1772     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1773     let Inst{22} = read;
1774     let Inst{21-20} = 0b01;
1775     let Inst{19-16} = addr{16-13};  // Rn
1776     let Inst{15-12} = 0b1111;
1777     let Inst{11-0}  = addr{11-0};   // imm12
1778   }
1779
1780   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1781                !strconcat(opc, "\t$shift"),
1782                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1783                Sched<[WritePreLd]> {
1784     bits<17> shift;
1785     let Inst{31-26} = 0b111101;
1786     let Inst{25} = 1; // 1 for register form
1787     let Inst{24} = data;
1788     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1789     let Inst{22} = read;
1790     let Inst{21-20} = 0b01;
1791     let Inst{19-16} = shift{16-13}; // Rn
1792     let Inst{15-12} = 0b1111;
1793     let Inst{11-0}  = shift{11-0};
1794     let Inst{4} = 0;
1795   }
1796 }
1797
1798 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1799 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1800 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1801
1802 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1803                  "setend\t$end", []>, Requires<[IsARM]>, Deprecated<HasV8Ops> {
1804   bits<1> end;
1805   let Inst{31-10} = 0b1111000100000001000000;
1806   let Inst{9} = end;
1807   let Inst{8-0} = 0;
1808 }
1809
1810 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1811              []>, Requires<[IsARM, HasV7]> {
1812   bits<4> opt;
1813   let Inst{27-4} = 0b001100100000111100001111;
1814   let Inst{3-0} = opt;
1815 }
1816
1817 /*
1818  * A5.4 Permanently UNDEFINED instructions.
1819  *
1820  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1821  * Other UDF encodings generate SIGILL.
1822  *
1823  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1824  * Encoding A1:
1825  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1826  * Encoding T1:
1827  *  1101 1110 iiii iiii
1828  * It uses the following encoding:
1829  *  1110 0111 1111 1110 1101 1110 1111 0000
1830  *  - In ARM: UDF #60896;
1831  *  - In Thumb: UDF #254 followed by a branch-to-self.
1832  */
1833 let isBarrier = 1, isTerminator = 1 in
1834 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1835                "trap", [(trap)]>,
1836            Requires<[IsARM,UseNaClTrap]> {
1837   let Inst = 0xe7fedef0;
1838 }
1839 let isBarrier = 1, isTerminator = 1 in
1840 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1841                "trap", [(trap)]>,
1842            Requires<[IsARM,DontUseNaClTrap]> {
1843   let Inst = 0xe7ffdefe;
1844 }
1845
1846 // Address computation and loads and stores in PIC mode.
1847 let isNotDuplicable = 1 in {
1848 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1849                             4, IIC_iALUr,
1850                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1851                             Sched<[WriteALU, ReadALU]>;
1852
1853 let AddedComplexity = 10 in {
1854 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1855                             4, IIC_iLoad_r,
1856                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1857
1858 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1859                             4, IIC_iLoad_bh_r,
1860                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1861
1862 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1863                             4, IIC_iLoad_bh_r,
1864                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1865
1866 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1867                             4, IIC_iLoad_bh_r,
1868                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1869
1870 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1871                             4, IIC_iLoad_bh_r,
1872                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1873 }
1874 let AddedComplexity = 10 in {
1875 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1876       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1877
1878 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1879       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1880                                                    addrmodepc:$addr)]>;
1881
1882 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1883       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1884 }
1885 } // isNotDuplicable = 1
1886
1887
1888 // LEApcrel - Load a pc-relative address into a register without offending the
1889 // assembler.
1890 let neverHasSideEffects = 1, isReMaterializable = 1 in
1891 // The 'adr' mnemonic encodes differently if the label is before or after
1892 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1893 // know until then which form of the instruction will be used.
1894 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1895                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1896                  Sched<[WriteALU, ReadALU]> {
1897   bits<4> Rd;
1898   bits<14> label;
1899   let Inst{27-25} = 0b001;
1900   let Inst{24} = 0;
1901   let Inst{23-22} = label{13-12};
1902   let Inst{21} = 0;
1903   let Inst{20} = 0;
1904   let Inst{19-16} = 0b1111;
1905   let Inst{15-12} = Rd;
1906   let Inst{11-0} = label{11-0};
1907 }
1908
1909 let hasSideEffects = 1 in {
1910 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1911                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1912
1913 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1914                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1915                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1916 }
1917
1918 //===----------------------------------------------------------------------===//
1919 //  Control Flow Instructions.
1920 //
1921
1922 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1923   // ARMV4T and above
1924   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1925                   "bx", "\tlr", [(ARMretflag)]>,
1926                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1927     let Inst{27-0}  = 0b0001001011111111111100011110;
1928   }
1929
1930   // ARMV4 only
1931   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1932                   "mov", "\tpc, lr", [(ARMretflag)]>,
1933                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1934     let Inst{27-0} = 0b0001101000001111000000001110;
1935   }
1936 }
1937
1938 // Indirect branches
1939 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1940   // ARMV4T and above
1941   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1942                   [(brind GPR:$dst)]>,
1943               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1944     bits<4> dst;
1945     let Inst{31-4} = 0b1110000100101111111111110001;
1946     let Inst{3-0}  = dst;
1947   }
1948
1949   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1950                   "bx", "\t$dst", [/* pattern left blank */]>,
1951               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1952     bits<4> dst;
1953     let Inst{27-4} = 0b000100101111111111110001;
1954     let Inst{3-0}  = dst;
1955   }
1956 }
1957
1958 // SP is marked as a use to prevent stack-pointer assignments that appear
1959 // immediately before calls from potentially appearing dead.
1960 let isCall = 1,
1961   // FIXME:  Do we really need a non-predicated version? If so, it should
1962   // at least be a pseudo instruction expanding to the predicated version
1963   // at MC lowering time.
1964   Defs = [LR], Uses = [SP] in {
1965   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1966                 IIC_Br, "bl\t$func",
1967                 [(ARMcall tglobaladdr:$func)]>,
1968             Requires<[IsARM]>, Sched<[WriteBrL]> {
1969     let Inst{31-28} = 0b1110;
1970     bits<24> func;
1971     let Inst{23-0} = func;
1972     let DecoderMethod = "DecodeBranchImmInstruction";
1973   }
1974
1975   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
1976                    IIC_Br, "bl", "\t$func",
1977                    [(ARMcall_pred tglobaladdr:$func)]>,
1978                 Requires<[IsARM]>, Sched<[WriteBrL]> {
1979     bits<24> func;
1980     let Inst{23-0} = func;
1981     let DecoderMethod = "DecodeBranchImmInstruction";
1982   }
1983
1984   // ARMv5T and above
1985   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
1986                 IIC_Br, "blx\t$func",
1987                 [(ARMcall GPR:$func)]>,
1988             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
1989     bits<4> func;
1990     let Inst{31-4} = 0b1110000100101111111111110011;
1991     let Inst{3-0}  = func;
1992   }
1993
1994   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
1995                     IIC_Br, "blx", "\t$func",
1996                     [(ARMcall_pred GPR:$func)]>,
1997                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
1998     bits<4> func;
1999     let Inst{27-4} = 0b000100101111111111110011;
2000     let Inst{3-0}  = func;
2001   }
2002
2003   // ARMv4T
2004   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2005   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2006                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2007                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2008
2009   // ARMv4
2010   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2011                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2012                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2013
2014   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2015   // return stack predictor.
2016   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2017                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2018                       Requires<[IsARM]>, Sched<[WriteBr]>;
2019 }
2020
2021 let isBranch = 1, isTerminator = 1 in {
2022   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2023   // a two-value operand where a dag node expects two operands. :(
2024   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2025                IIC_Br, "b", "\t$target",
2026                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2027                Sched<[WriteBr]>  {
2028     bits<24> target;
2029     let Inst{23-0} = target;
2030     let DecoderMethod = "DecodeBranchImmInstruction";
2031   }
2032
2033   let isBarrier = 1 in {
2034     // B is "predicable" since it's just a Bcc with an 'always' condition.
2035     let isPredicable = 1 in
2036     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2037     // should be sufficient.
2038     // FIXME: Is B really a Barrier? That doesn't seem right.
2039     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2040                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2041                 Sched<[WriteBr]>;
2042
2043     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2044     def BR_JTr : ARMPseudoInst<(outs),
2045                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2046                       0, IIC_Br,
2047                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2048                       Sched<[WriteBr]>;
2049     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2050     // into i12 and rs suffixed versions.
2051     def BR_JTm : ARMPseudoInst<(outs),
2052                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2053                      0, IIC_Br,
2054                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2055                        imm:$id)]>, Sched<[WriteBrTbl]>;
2056     def BR_JTadd : ARMPseudoInst<(outs),
2057                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2058                    0, IIC_Br,
2059                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2060                      imm:$id)]>, Sched<[WriteBrTbl]>;
2061     } // isNotDuplicable = 1, isIndirectBranch = 1
2062   } // isBarrier = 1
2063
2064 }
2065
2066 // BLX (immediate)
2067 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2068                "blx\t$target", []>,
2069            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2070   let Inst{31-25} = 0b1111101;
2071   bits<25> target;
2072   let Inst{23-0} = target{24-1};
2073   let Inst{24} = target{0};
2074 }
2075
2076 // Branch and Exchange Jazelle
2077 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2078               [/* pattern left blank */]>, Sched<[WriteBr]> {
2079   bits<4> func;
2080   let Inst{23-20} = 0b0010;
2081   let Inst{19-8} = 0xfff;
2082   let Inst{7-4} = 0b0010;
2083   let Inst{3-0} = func;
2084 }
2085
2086 // Tail calls.
2087
2088 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2089   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2090                    Sched<[WriteBr]>;
2091
2092   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2093                    Sched<[WriteBr]>;
2094
2095   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2096                                  4, IIC_Br, [],
2097                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2098                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2099
2100   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2101                                  4, IIC_Br, [],
2102                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2103                                  Requires<[IsARM]>;
2104 }
2105
2106 // Secure Monitor Call is a system instruction.
2107 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2108               []>, Requires<[IsARM, HasTrustZone]> {
2109   bits<4> opt;
2110   let Inst{23-4} = 0b01100000000000000111;
2111   let Inst{3-0} = opt;
2112 }
2113
2114 // Supervisor Call (Software Interrupt)
2115 let isCall = 1, Uses = [SP] in {
2116 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2117           Sched<[WriteBr]> {
2118   bits<24> svc;
2119   let Inst{23-0} = svc;
2120 }
2121 }
2122
2123 // Store Return State
2124 class SRSI<bit wb, string asm>
2125   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2126        NoItinerary, asm, "", []> {
2127   bits<5> mode;
2128   let Inst{31-28} = 0b1111;
2129   let Inst{27-25} = 0b100;
2130   let Inst{22} = 1;
2131   let Inst{21} = wb;
2132   let Inst{20} = 0;
2133   let Inst{19-16} = 0b1101;  // SP
2134   let Inst{15-5} = 0b00000101000;
2135   let Inst{4-0} = mode;
2136 }
2137
2138 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2139   let Inst{24-23} = 0;
2140 }
2141 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2142   let Inst{24-23} = 0;
2143 }
2144 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2145   let Inst{24-23} = 0b10;
2146 }
2147 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2148   let Inst{24-23} = 0b10;
2149 }
2150 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2151   let Inst{24-23} = 0b01;
2152 }
2153 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2154   let Inst{24-23} = 0b01;
2155 }
2156 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2157   let Inst{24-23} = 0b11;
2158 }
2159 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2160   let Inst{24-23} = 0b11;
2161 }
2162
2163 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2164 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2165
2166 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2167 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2168
2169 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2170 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2171
2172 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2173 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2174
2175 // Return From Exception
2176 class RFEI<bit wb, string asm>
2177   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2178        NoItinerary, asm, "", []> {
2179   bits<4> Rn;
2180   let Inst{31-28} = 0b1111;
2181   let Inst{27-25} = 0b100;
2182   let Inst{22} = 0;
2183   let Inst{21} = wb;
2184   let Inst{20} = 1;
2185   let Inst{19-16} = Rn;
2186   let Inst{15-0} = 0xa00;
2187 }
2188
2189 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2190   let Inst{24-23} = 0;
2191 }
2192 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2193   let Inst{24-23} = 0;
2194 }
2195 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2196   let Inst{24-23} = 0b10;
2197 }
2198 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2199   let Inst{24-23} = 0b10;
2200 }
2201 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2202   let Inst{24-23} = 0b01;
2203 }
2204 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2205   let Inst{24-23} = 0b01;
2206 }
2207 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2208   let Inst{24-23} = 0b11;
2209 }
2210 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2211   let Inst{24-23} = 0b11;
2212 }
2213
2214 //===----------------------------------------------------------------------===//
2215 //  Load / Store Instructions.
2216 //
2217
2218 // Load
2219
2220
2221 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2222                     UnOpFrag<(load node:$Src)>>;
2223 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2224                     UnOpFrag<(zextloadi8 node:$Src)>>;
2225 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2226                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2227 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2228                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2229
2230 // Special LDR for loads from non-pc-relative constpools.
2231 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2232     isReMaterializable = 1, isCodeGenOnly = 1 in
2233 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2234                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2235                  []> {
2236   bits<4> Rt;
2237   bits<17> addr;
2238   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2239   let Inst{19-16} = 0b1111;
2240   let Inst{15-12} = Rt;
2241   let Inst{11-0}  = addr{11-0};   // imm12
2242 }
2243
2244 // Loads with zero extension
2245 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2246                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2247                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2248
2249 // Loads with sign extension
2250 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2251                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2252                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2253
2254 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2255                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2256                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2257
2258 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2259 // Load doubleword
2260 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2261                  (ins addrmode3:$addr), LdMiscFrm,
2262                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2263                  []>, Requires<[IsARM, HasV5TE]>;
2264 }
2265
2266 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2267                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2268 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2269                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2270 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2271                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2272
2273 // Indexed loads
2274 multiclass AI2_ldridx<bit isByte, string opc,
2275                       InstrItinClass iii, InstrItinClass iir> {
2276   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2277                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2278                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2279     bits<17> addr;
2280     let Inst{25} = 0;
2281     let Inst{23} = addr{12};
2282     let Inst{19-16} = addr{16-13};
2283     let Inst{11-0} = addr{11-0};
2284     let DecoderMethod = "DecodeLDRPreImm";
2285   }
2286
2287   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2288                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2289                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2290     bits<17> addr;
2291     let Inst{25} = 1;
2292     let Inst{23} = addr{12};
2293     let Inst{19-16} = addr{16-13};
2294     let Inst{11-0} = addr{11-0};
2295     let Inst{4} = 0;
2296     let DecoderMethod = "DecodeLDRPreReg";
2297   }
2298
2299   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2300                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2301                        IndexModePost, LdFrm, iir,
2302                        opc, "\t$Rt, $addr, $offset",
2303                        "$addr.base = $Rn_wb", []> {
2304      // {12}     isAdd
2305      // {11-0}   imm12/Rm
2306      bits<14> offset;
2307      bits<4> addr;
2308      let Inst{25} = 1;
2309      let Inst{23} = offset{12};
2310      let Inst{19-16} = addr;
2311      let Inst{11-0} = offset{11-0};
2312      let Inst{4} = 0;
2313
2314     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2315    }
2316
2317    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2318                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2319                       IndexModePost, LdFrm, iii,
2320                       opc, "\t$Rt, $addr, $offset",
2321                       "$addr.base = $Rn_wb", []> {
2322     // {12}     isAdd
2323     // {11-0}   imm12/Rm
2324     bits<14> offset;
2325     bits<4> addr;
2326     let Inst{25} = 0;
2327     let Inst{23} = offset{12};
2328     let Inst{19-16} = addr;
2329     let Inst{11-0} = offset{11-0};
2330
2331     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2332   }
2333
2334 }
2335
2336 let mayLoad = 1, neverHasSideEffects = 1 in {
2337 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2338 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2339 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2340 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2341 }
2342
2343 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2344   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2345                         (ins addrmode3_pre:$addr), IndexModePre,
2346                         LdMiscFrm, itin,
2347                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2348     bits<14> addr;
2349     let Inst{23}    = addr{8};      // U bit
2350     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2351     let Inst{19-16} = addr{12-9};   // Rn
2352     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2353     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2354     let DecoderMethod = "DecodeAddrMode3Instruction";
2355   }
2356   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2357                         (ins addr_offset_none:$addr, am3offset:$offset),
2358                         IndexModePost, LdMiscFrm, itin,
2359                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2360                         []> {
2361     bits<10> offset;
2362     bits<4> addr;
2363     let Inst{23}    = offset{8};      // U bit
2364     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2365     let Inst{19-16} = addr;
2366     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2367     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2368     let DecoderMethod = "DecodeAddrMode3Instruction";
2369   }
2370 }
2371
2372 let mayLoad = 1, neverHasSideEffects = 1 in {
2373 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2374 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2375 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2376 let hasExtraDefRegAllocReq = 1 in {
2377 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2378                           (ins addrmode3_pre:$addr), IndexModePre,
2379                           LdMiscFrm, IIC_iLoad_d_ru,
2380                           "ldrd", "\t$Rt, $Rt2, $addr!",
2381                           "$addr.base = $Rn_wb", []> {
2382   bits<14> addr;
2383   let Inst{23}    = addr{8};      // U bit
2384   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2385   let Inst{19-16} = addr{12-9};   // Rn
2386   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2387   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2388   let DecoderMethod = "DecodeAddrMode3Instruction";
2389 }
2390 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2391                           (ins addr_offset_none:$addr, am3offset:$offset),
2392                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2393                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2394                           "$addr.base = $Rn_wb", []> {
2395   bits<10> offset;
2396   bits<4> addr;
2397   let Inst{23}    = offset{8};      // U bit
2398   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2399   let Inst{19-16} = addr;
2400   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2401   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2402   let DecoderMethod = "DecodeAddrMode3Instruction";
2403 }
2404 } // hasExtraDefRegAllocReq = 1
2405 } // mayLoad = 1, neverHasSideEffects = 1
2406
2407 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2408 let mayLoad = 1, neverHasSideEffects = 1 in {
2409 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2410                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2411                     IndexModePost, LdFrm, IIC_iLoad_ru,
2412                     "ldrt", "\t$Rt, $addr, $offset",
2413                     "$addr.base = $Rn_wb", []> {
2414   // {12}     isAdd
2415   // {11-0}   imm12/Rm
2416   bits<14> offset;
2417   bits<4> addr;
2418   let Inst{25} = 1;
2419   let Inst{23} = offset{12};
2420   let Inst{21} = 1; // overwrite
2421   let Inst{19-16} = addr;
2422   let Inst{11-5} = offset{11-5};
2423   let Inst{4} = 0;
2424   let Inst{3-0} = offset{3-0};
2425   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2426 }
2427
2428 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2429                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2430                    IndexModePost, LdFrm, IIC_iLoad_ru,
2431                    "ldrt", "\t$Rt, $addr, $offset",
2432                    "$addr.base = $Rn_wb", []> {
2433   // {12}     isAdd
2434   // {11-0}   imm12/Rm
2435   bits<14> offset;
2436   bits<4> addr;
2437   let Inst{25} = 0;
2438   let Inst{23} = offset{12};
2439   let Inst{21} = 1; // overwrite
2440   let Inst{19-16} = addr;
2441   let Inst{11-0} = offset{11-0};
2442   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2443 }
2444
2445 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2446                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2447                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2448                      "ldrbt", "\t$Rt, $addr, $offset",
2449                      "$addr.base = $Rn_wb", []> {
2450   // {12}     isAdd
2451   // {11-0}   imm12/Rm
2452   bits<14> offset;
2453   bits<4> addr;
2454   let Inst{25} = 1;
2455   let Inst{23} = offset{12};
2456   let Inst{21} = 1; // overwrite
2457   let Inst{19-16} = addr;
2458   let Inst{11-5} = offset{11-5};
2459   let Inst{4} = 0;
2460   let Inst{3-0} = offset{3-0};
2461   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2462 }
2463
2464 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2465                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2466                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2467                     "ldrbt", "\t$Rt, $addr, $offset",
2468                     "$addr.base = $Rn_wb", []> {
2469   // {12}     isAdd
2470   // {11-0}   imm12/Rm
2471   bits<14> offset;
2472   bits<4> addr;
2473   let Inst{25} = 0;
2474   let Inst{23} = offset{12};
2475   let Inst{21} = 1; // overwrite
2476   let Inst{19-16} = addr;
2477   let Inst{11-0} = offset{11-0};
2478   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2479 }
2480
2481 multiclass AI3ldrT<bits<4> op, string opc> {
2482   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2483                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2484                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2485                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2486     bits<9> offset;
2487     let Inst{23} = offset{8};
2488     let Inst{22} = 1;
2489     let Inst{11-8} = offset{7-4};
2490     let Inst{3-0} = offset{3-0};
2491   }
2492   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2493                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2494                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2495                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2496     bits<5> Rm;
2497     let Inst{23} = Rm{4};
2498     let Inst{22} = 0;
2499     let Inst{11-8} = 0;
2500     let Unpredictable{11-8} = 0b1111;
2501     let Inst{3-0} = Rm{3-0};
2502     let DecoderMethod = "DecodeLDR";
2503   }
2504 }
2505
2506 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2507 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2508 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2509 }
2510
2511 // Store
2512
2513 // Stores with truncate
2514 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2515                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2516                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2517
2518 // Store doubleword
2519 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2520 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2521                StMiscFrm, IIC_iStore_d_r,
2522                "strd", "\t$Rt, $src2, $addr", []>,
2523            Requires<[IsARM, HasV5TE]> {
2524   let Inst{21} = 0;
2525 }
2526
2527 // Indexed stores
2528 multiclass AI2_stridx<bit isByte, string opc,
2529                       InstrItinClass iii, InstrItinClass iir> {
2530   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2531                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2532                             StFrm, iii,
2533                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2534     bits<17> addr;
2535     let Inst{25} = 0;
2536     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2537     let Inst{19-16} = addr{16-13};  // Rn
2538     let Inst{11-0}  = addr{11-0};   // imm12
2539     let DecoderMethod = "DecodeSTRPreImm";
2540   }
2541
2542   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2543                       (ins GPR:$Rt, ldst_so_reg:$addr),
2544                       IndexModePre, StFrm, iir,
2545                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2546     bits<17> addr;
2547     let Inst{25} = 1;
2548     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2549     let Inst{19-16} = addr{16-13}; // Rn
2550     let Inst{11-0}  = addr{11-0};
2551     let Inst{4}     = 0;           // Inst{4} = 0
2552     let DecoderMethod = "DecodeSTRPreReg";
2553   }
2554   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2555                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2556                 IndexModePost, StFrm, iir,
2557                 opc, "\t$Rt, $addr, $offset",
2558                 "$addr.base = $Rn_wb", []> {
2559      // {12}     isAdd
2560      // {11-0}   imm12/Rm
2561      bits<14> offset;
2562      bits<4> addr;
2563      let Inst{25} = 1;
2564      let Inst{23} = offset{12};
2565      let Inst{19-16} = addr;
2566      let Inst{11-0} = offset{11-0};
2567      let Inst{4} = 0;
2568
2569     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2570    }
2571
2572    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2573                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2574                 IndexModePost, StFrm, iii,
2575                 opc, "\t$Rt, $addr, $offset",
2576                 "$addr.base = $Rn_wb", []> {
2577     // {12}     isAdd
2578     // {11-0}   imm12/Rm
2579     bits<14> offset;
2580     bits<4> addr;
2581     let Inst{25} = 0;
2582     let Inst{23} = offset{12};
2583     let Inst{19-16} = addr;
2584     let Inst{11-0} = offset{11-0};
2585
2586     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2587   }
2588 }
2589
2590 let mayStore = 1, neverHasSideEffects = 1 in {
2591 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2592 // IIC_iStore_siu depending on whether it the offset register is shifted.
2593 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2594 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2595 }
2596
2597 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2598                          am2offset_reg:$offset),
2599              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2600                            am2offset_reg:$offset)>;
2601 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2602                          am2offset_imm:$offset),
2603              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2604                            am2offset_imm:$offset)>;
2605 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2606                              am2offset_reg:$offset),
2607              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2608                             am2offset_reg:$offset)>;
2609 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2610                              am2offset_imm:$offset),
2611              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2612                             am2offset_imm:$offset)>;
2613
2614 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2615 // put the patterns on the instruction definitions directly as ISel wants
2616 // the address base and offset to be separate operands, not a single
2617 // complex operand like we represent the instructions themselves. The
2618 // pseudos map between the two.
2619 let usesCustomInserter = 1,
2620     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2621 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2622                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2623                4, IIC_iStore_ru,
2624             [(set GPR:$Rn_wb,
2625                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2626 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2627                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2628                4, IIC_iStore_ru,
2629             [(set GPR:$Rn_wb,
2630                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2631 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2632                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2633                4, IIC_iStore_ru,
2634             [(set GPR:$Rn_wb,
2635                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2636 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2637                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2638                4, IIC_iStore_ru,
2639             [(set GPR:$Rn_wb,
2640                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2641 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2642                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2643                4, IIC_iStore_ru,
2644             [(set GPR:$Rn_wb,
2645                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2646 }
2647
2648
2649
2650 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2651                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2652                            StMiscFrm, IIC_iStore_bh_ru,
2653                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2654   bits<14> addr;
2655   let Inst{23}    = addr{8};      // U bit
2656   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2657   let Inst{19-16} = addr{12-9};   // Rn
2658   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2659   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2660   let DecoderMethod = "DecodeAddrMode3Instruction";
2661 }
2662
2663 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2664                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2665                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2666                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2667                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2668                                                       addr_offset_none:$addr,
2669                                                       am3offset:$offset))]> {
2670   bits<10> offset;
2671   bits<4> addr;
2672   let Inst{23}    = offset{8};      // U bit
2673   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2674   let Inst{19-16} = addr;
2675   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2676   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2677   let DecoderMethod = "DecodeAddrMode3Instruction";
2678 }
2679
2680 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2681 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2682                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2683                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2684                           "strd", "\t$Rt, $Rt2, $addr!",
2685                           "$addr.base = $Rn_wb", []> {
2686   bits<14> addr;
2687   let Inst{23}    = addr{8};      // U bit
2688   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2689   let Inst{19-16} = addr{12-9};   // Rn
2690   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2691   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2692   let DecoderMethod = "DecodeAddrMode3Instruction";
2693 }
2694
2695 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2696                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2697                                am3offset:$offset),
2698                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2699                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2700                           "$addr.base = $Rn_wb", []> {
2701   bits<10> offset;
2702   bits<4> addr;
2703   let Inst{23}    = offset{8};      // U bit
2704   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2705   let Inst{19-16} = addr;
2706   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2707   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2708   let DecoderMethod = "DecodeAddrMode3Instruction";
2709 }
2710 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2711
2712 // STRT, STRBT, and STRHT
2713
2714 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2715                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2716                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2717                    "strbt", "\t$Rt, $addr, $offset",
2718                    "$addr.base = $Rn_wb", []> {
2719   // {12}     isAdd
2720   // {11-0}   imm12/Rm
2721   bits<14> offset;
2722   bits<4> addr;
2723   let Inst{25} = 1;
2724   let Inst{23} = offset{12};
2725   let Inst{21} = 1; // overwrite
2726   let Inst{19-16} = addr;
2727   let Inst{11-5} = offset{11-5};
2728   let Inst{4} = 0;
2729   let Inst{3-0} = offset{3-0};
2730   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2731 }
2732
2733 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2734                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2735                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2736                    "strbt", "\t$Rt, $addr, $offset",
2737                    "$addr.base = $Rn_wb", []> {
2738   // {12}     isAdd
2739   // {11-0}   imm12/Rm
2740   bits<14> offset;
2741   bits<4> addr;
2742   let Inst{25} = 0;
2743   let Inst{23} = offset{12};
2744   let Inst{21} = 1; // overwrite
2745   let Inst{19-16} = addr;
2746   let Inst{11-0} = offset{11-0};
2747   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2748 }
2749
2750 let mayStore = 1, neverHasSideEffects = 1 in {
2751 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2752                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2753                    IndexModePost, StFrm, IIC_iStore_ru,
2754                    "strt", "\t$Rt, $addr, $offset",
2755                    "$addr.base = $Rn_wb", []> {
2756   // {12}     isAdd
2757   // {11-0}   imm12/Rm
2758   bits<14> offset;
2759   bits<4> addr;
2760   let Inst{25} = 1;
2761   let Inst{23} = offset{12};
2762   let Inst{21} = 1; // overwrite
2763   let Inst{19-16} = addr;
2764   let Inst{11-5} = offset{11-5};
2765   let Inst{4} = 0;
2766   let Inst{3-0} = offset{3-0};
2767   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2768 }
2769
2770 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2771                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2772                    IndexModePost, StFrm, IIC_iStore_ru,
2773                    "strt", "\t$Rt, $addr, $offset",
2774                    "$addr.base = $Rn_wb", []> {
2775   // {12}     isAdd
2776   // {11-0}   imm12/Rm
2777   bits<14> offset;
2778   bits<4> addr;
2779   let Inst{25} = 0;
2780   let Inst{23} = offset{12};
2781   let Inst{21} = 1; // overwrite
2782   let Inst{19-16} = addr;
2783   let Inst{11-0} = offset{11-0};
2784   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2785 }
2786 }
2787
2788
2789 multiclass AI3strT<bits<4> op, string opc> {
2790   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2791                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2792                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2793                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2794     bits<9> offset;
2795     let Inst{23} = offset{8};
2796     let Inst{22} = 1;
2797     let Inst{11-8} = offset{7-4};
2798     let Inst{3-0} = offset{3-0};
2799   }
2800   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2801                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2802                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2803                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2804     bits<5> Rm;
2805     let Inst{23} = Rm{4};
2806     let Inst{22} = 0;
2807     let Inst{11-8} = 0;
2808     let Inst{3-0} = Rm{3-0};
2809   }
2810 }
2811
2812
2813 defm STRHT : AI3strT<0b1011, "strht">;
2814
2815 def STL : AIstrrel<0b00, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2816                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2817 def STLB : AIstrrel<0b10, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2818                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2819 def STLH : AIstrrel<0b11, (outs), (ins GPR:$Rt, addr_offset_none:$addr),
2820                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2821
2822 //===----------------------------------------------------------------------===//
2823 //  Load / store multiple Instructions.
2824 //
2825
2826 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2827                          InstrItinClass itin, InstrItinClass itin_upd> {
2828   // IA is the default, so no need for an explicit suffix on the
2829   // mnemonic here. Without it is the canonical spelling.
2830   def IA :
2831     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2832          IndexModeNone, f, itin,
2833          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2834     let Inst{24-23} = 0b01;       // Increment After
2835     let Inst{22}    = P_bit;
2836     let Inst{21}    = 0;          // No writeback
2837     let Inst{20}    = L_bit;
2838   }
2839   def IA_UPD :
2840     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2841          IndexModeUpd, f, itin_upd,
2842          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2843     let Inst{24-23} = 0b01;       // Increment After
2844     let Inst{22}    = P_bit;
2845     let Inst{21}    = 1;          // Writeback
2846     let Inst{20}    = L_bit;
2847
2848     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2849   }
2850   def DA :
2851     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2852          IndexModeNone, f, itin,
2853          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2854     let Inst{24-23} = 0b00;       // Decrement After
2855     let Inst{22}    = P_bit;
2856     let Inst{21}    = 0;          // No writeback
2857     let Inst{20}    = L_bit;
2858   }
2859   def DA_UPD :
2860     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2861          IndexModeUpd, f, itin_upd,
2862          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2863     let Inst{24-23} = 0b00;       // Decrement After
2864     let Inst{22}    = P_bit;
2865     let Inst{21}    = 1;          // Writeback
2866     let Inst{20}    = L_bit;
2867
2868     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2869   }
2870   def DB :
2871     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2872          IndexModeNone, f, itin,
2873          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2874     let Inst{24-23} = 0b10;       // Decrement Before
2875     let Inst{22}    = P_bit;
2876     let Inst{21}    = 0;          // No writeback
2877     let Inst{20}    = L_bit;
2878   }
2879   def DB_UPD :
2880     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2881          IndexModeUpd, f, itin_upd,
2882          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2883     let Inst{24-23} = 0b10;       // Decrement Before
2884     let Inst{22}    = P_bit;
2885     let Inst{21}    = 1;          // Writeback
2886     let Inst{20}    = L_bit;
2887
2888     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2889   }
2890   def IB :
2891     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2892          IndexModeNone, f, itin,
2893          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2894     let Inst{24-23} = 0b11;       // Increment Before
2895     let Inst{22}    = P_bit;
2896     let Inst{21}    = 0;          // No writeback
2897     let Inst{20}    = L_bit;
2898   }
2899   def IB_UPD :
2900     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2901          IndexModeUpd, f, itin_upd,
2902          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2903     let Inst{24-23} = 0b11;       // Increment Before
2904     let Inst{22}    = P_bit;
2905     let Inst{21}    = 1;          // Writeback
2906     let Inst{20}    = L_bit;
2907
2908     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2909   }
2910 }
2911
2912 let neverHasSideEffects = 1 in {
2913
2914 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2915 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2916                          IIC_iLoad_mu>;
2917
2918 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2919 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2920                          IIC_iStore_mu>;
2921
2922 } // neverHasSideEffects
2923
2924 // FIXME: remove when we have a way to marking a MI with these properties.
2925 // FIXME: Should pc be an implicit operand like PICADD, etc?
2926 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2927     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2928 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2929                                                  reglist:$regs, variable_ops),
2930                      4, IIC_iLoad_mBr, [],
2931                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2932       RegConstraint<"$Rn = $wb">;
2933
2934 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2935 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2936                                IIC_iLoad_mu>;
2937
2938 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2939 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2940                                IIC_iStore_mu>;
2941
2942
2943
2944 //===----------------------------------------------------------------------===//
2945 //  Move Instructions.
2946 //
2947
2948 let neverHasSideEffects = 1 in
2949 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2950                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2951   bits<4> Rd;
2952   bits<4> Rm;
2953
2954   let Inst{19-16} = 0b0000;
2955   let Inst{11-4} = 0b00000000;
2956   let Inst{25} = 0;
2957   let Inst{3-0} = Rm;
2958   let Inst{15-12} = Rd;
2959 }
2960
2961 // A version for the smaller set of tail call registers.
2962 let neverHasSideEffects = 1 in
2963 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2964                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2965   bits<4> Rd;
2966   bits<4> Rm;
2967
2968   let Inst{11-4} = 0b00000000;
2969   let Inst{25} = 0;
2970   let Inst{3-0} = Rm;
2971   let Inst{15-12} = Rd;
2972 }
2973
2974 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
2975                 DPSoRegRegFrm, IIC_iMOVsr,
2976                 "mov", "\t$Rd, $src",
2977                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
2978                 Sched<[WriteALU]> {
2979   bits<4> Rd;
2980   bits<12> src;
2981   let Inst{15-12} = Rd;
2982   let Inst{19-16} = 0b0000;
2983   let Inst{11-8} = src{11-8};
2984   let Inst{7} = 0;
2985   let Inst{6-5} = src{6-5};
2986   let Inst{4} = 1;
2987   let Inst{3-0} = src{3-0};
2988   let Inst{25} = 0;
2989 }
2990
2991 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
2992                 DPSoRegImmFrm, IIC_iMOVsr,
2993                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
2994                 UnaryDP, Sched<[WriteALU]> {
2995   bits<4> Rd;
2996   bits<12> src;
2997   let Inst{15-12} = Rd;
2998   let Inst{19-16} = 0b0000;
2999   let Inst{11-5} = src{11-5};
3000   let Inst{4} = 0;
3001   let Inst{3-0} = src{3-0};
3002   let Inst{25} = 0;
3003 }
3004
3005 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3006 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3007                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3008                 Sched<[WriteALU]> {
3009   bits<4> Rd;
3010   bits<12> imm;
3011   let Inst{25} = 1;
3012   let Inst{15-12} = Rd;
3013   let Inst{19-16} = 0b0000;
3014   let Inst{11-0} = imm;
3015 }
3016
3017 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3018 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3019                  DPFrm, IIC_iMOVi,
3020                  "movw", "\t$Rd, $imm",
3021                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3022                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3023   bits<4> Rd;
3024   bits<16> imm;
3025   let Inst{15-12} = Rd;
3026   let Inst{11-0}  = imm{11-0};
3027   let Inst{19-16} = imm{15-12};
3028   let Inst{20} = 0;
3029   let Inst{25} = 1;
3030   let DecoderMethod = "DecodeArmMOVTWInstruction";
3031 }
3032
3033 def : InstAlias<"mov${p} $Rd, $imm",
3034                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3035         Requires<[IsARM]>;
3036
3037 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3038                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3039                       Sched<[WriteALU]>;
3040
3041 let Constraints = "$src = $Rd" in {
3042 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3043                   (ins GPR:$src, imm0_65535_expr:$imm),
3044                   DPFrm, IIC_iMOVi,
3045                   "movt", "\t$Rd, $imm",
3046                   [(set GPRnopc:$Rd,
3047                         (or (and GPR:$src, 0xffff),
3048                             lo16AllZero:$imm))]>, UnaryDP,
3049                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3050   bits<4> Rd;
3051   bits<16> imm;
3052   let Inst{15-12} = Rd;
3053   let Inst{11-0}  = imm{11-0};
3054   let Inst{19-16} = imm{15-12};
3055   let Inst{20} = 0;
3056   let Inst{25} = 1;
3057   let DecoderMethod = "DecodeArmMOVTWInstruction";
3058 }
3059
3060 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3061                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3062                       Sched<[WriteALU]>;
3063
3064 } // Constraints
3065
3066 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3067       Requires<[IsARM, HasV6T2]>;
3068
3069 let Uses = [CPSR] in
3070 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3071                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3072                     Requires<[IsARM]>, Sched<[WriteALU]>;
3073
3074 // These aren't really mov instructions, but we have to define them this way
3075 // due to flag operands.
3076
3077 let Defs = [CPSR] in {
3078 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3079                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3080                       Sched<[WriteALU]>, Requires<[IsARM]>;
3081 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3082                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3083                       Sched<[WriteALU]>, Requires<[IsARM]>;
3084 }
3085
3086 //===----------------------------------------------------------------------===//
3087 //  Extend Instructions.
3088 //
3089
3090 // Sign extenders
3091
3092 def SXTB  : AI_ext_rrot<0b01101010,
3093                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3094 def SXTH  : AI_ext_rrot<0b01101011,
3095                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3096
3097 def SXTAB : AI_exta_rrot<0b01101010,
3098                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3099 def SXTAH : AI_exta_rrot<0b01101011,
3100                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3101
3102 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3103
3104 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3105
3106 // Zero extenders
3107
3108 let AddedComplexity = 16 in {
3109 def UXTB   : AI_ext_rrot<0b01101110,
3110                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3111 def UXTH   : AI_ext_rrot<0b01101111,
3112                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3113 def UXTB16 : AI_ext_rrot<0b01101100,
3114                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3115
3116 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3117 //        The transformation should probably be done as a combiner action
3118 //        instead so we can include a check for masking back in the upper
3119 //        eight bits of the source into the lower eight bits of the result.
3120 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3121 //               (UXTB16r_rot GPR:$Src, 3)>;
3122 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3123                (UXTB16 GPR:$Src, 1)>;
3124
3125 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3126                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3127 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3128                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3129 }
3130
3131 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3132 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3133
3134
3135 def SBFX  : I<(outs GPRnopc:$Rd),
3136               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3137                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3138                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3139                Requires<[IsARM, HasV6T2]> {
3140   bits<4> Rd;
3141   bits<4> Rn;
3142   bits<5> lsb;
3143   bits<5> width;
3144   let Inst{27-21} = 0b0111101;
3145   let Inst{6-4}   = 0b101;
3146   let Inst{20-16} = width;
3147   let Inst{15-12} = Rd;
3148   let Inst{11-7}  = lsb;
3149   let Inst{3-0}   = Rn;
3150 }
3151
3152 def UBFX  : I<(outs GPR:$Rd),
3153               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3154                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3155                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3156                Requires<[IsARM, HasV6T2]> {
3157   bits<4> Rd;
3158   bits<4> Rn;
3159   bits<5> lsb;
3160   bits<5> width;
3161   let Inst{27-21} = 0b0111111;
3162   let Inst{6-4}   = 0b101;
3163   let Inst{20-16} = width;
3164   let Inst{15-12} = Rd;
3165   let Inst{11-7}  = lsb;
3166   let Inst{3-0}   = Rn;
3167 }
3168
3169 //===----------------------------------------------------------------------===//
3170 //  Arithmetic Instructions.
3171 //
3172
3173 defm ADD  : AsI1_bin_irs<0b0100, "add",
3174                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3175                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3176 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3177                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3178                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3179
3180 // ADD and SUB with 's' bit set.
3181 //
3182 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3183 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3184 // AdjustInstrPostInstrSelection where we determine whether or not to
3185 // set the "s" bit based on CPSR liveness.
3186 //
3187 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3188 // support for an optional CPSR definition that corresponds to the DAG
3189 // node's second value. We can then eliminate the implicit def of CPSR.
3190 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3191                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3192 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3193                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3194
3195 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3196               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3197 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3198               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3199
3200 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3201                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3202                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3203
3204 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3205 // CPSR and the implicit def of CPSR is not needed.
3206 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3207                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3208
3209 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3210                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3211
3212 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3213 // The assume-no-carry-in form uses the negation of the input since add/sub
3214 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3215 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3216 // details.
3217 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3218              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3219 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3220              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3221
3222 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3223              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3224              Requires<[IsARM, HasV6T2]>;
3225 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3226              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3227              Requires<[IsARM, HasV6T2]>;
3228
3229 // The with-carry-in form matches bitwise not instead of the negation.
3230 // Effectively, the inverse interpretation of the carry flag already accounts
3231 // for part of the negation.
3232 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3233              (SBCri   GPR:$src, so_imm_not:$imm)>;
3234 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3235              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3236
3237 // Note: These are implemented in C++ code, because they have to generate
3238 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3239 // cannot produce.
3240 // (mul X, 2^n+1) -> (add (X << n), X)
3241 // (mul X, 2^n-1) -> (rsb X, (X << n))
3242
3243 // ARM Arithmetic Instruction
3244 // GPR:$dst = GPR:$a op GPR:$b
3245 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3246           list<dag> pattern = [],
3247           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3248           string asm = "\t$Rd, $Rn, $Rm">
3249   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3250     Sched<[WriteALU, ReadALU, ReadALU]> {
3251   bits<4> Rn;
3252   bits<4> Rd;
3253   bits<4> Rm;
3254   let Inst{27-20} = op27_20;
3255   let Inst{11-4} = op11_4;
3256   let Inst{19-16} = Rn;
3257   let Inst{15-12} = Rd;
3258   let Inst{3-0}   = Rm;
3259
3260   let Unpredictable{11-8} = 0b1111;
3261 }
3262
3263 // Saturating add/subtract
3264
3265 let DecoderMethod = "DecodeQADDInstruction" in
3266 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3267                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3268                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3269
3270 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3271                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3272                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3273 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3274                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3275                   "\t$Rd, $Rm, $Rn">;
3276 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3277                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3278                   "\t$Rd, $Rm, $Rn">;
3279
3280 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3281 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3282 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3283 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3284 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3285 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3286 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3287 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3288 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3289 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3290 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3291 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3292
3293 // Signed/Unsigned add/subtract
3294
3295 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3296 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3297 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3298 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3299 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3300 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3301 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3302 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3303 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3304 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3305 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3306 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3307
3308 // Signed/Unsigned halving add/subtract
3309
3310 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3311 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3312 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3313 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3314 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3315 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3316 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3317 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3318 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3319 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3320 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3321 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3322
3323 // Unsigned Sum of Absolute Differences [and Accumulate].
3324
3325 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3326                 MulFrm /* for convenience */, NoItinerary, "usad8",
3327                 "\t$Rd, $Rn, $Rm", []>,
3328              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3329   bits<4> Rd;
3330   bits<4> Rn;
3331   bits<4> Rm;
3332   let Inst{27-20} = 0b01111000;
3333   let Inst{15-12} = 0b1111;
3334   let Inst{7-4} = 0b0001;
3335   let Inst{19-16} = Rd;
3336   let Inst{11-8} = Rm;
3337   let Inst{3-0} = Rn;
3338 }
3339 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3340                 MulFrm /* for convenience */, NoItinerary, "usada8",
3341                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3342              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3343   bits<4> Rd;
3344   bits<4> Rn;
3345   bits<4> Rm;
3346   bits<4> Ra;
3347   let Inst{27-20} = 0b01111000;
3348   let Inst{7-4} = 0b0001;
3349   let Inst{19-16} = Rd;
3350   let Inst{15-12} = Ra;
3351   let Inst{11-8} = Rm;
3352   let Inst{3-0} = Rn;
3353 }
3354
3355 // Signed/Unsigned saturate
3356
3357 def SSAT : AI<(outs GPRnopc:$Rd),
3358               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3359               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3360   bits<4> Rd;
3361   bits<5> sat_imm;
3362   bits<4> Rn;
3363   bits<8> sh;
3364   let Inst{27-21} = 0b0110101;
3365   let Inst{5-4} = 0b01;
3366   let Inst{20-16} = sat_imm;
3367   let Inst{15-12} = Rd;
3368   let Inst{11-7} = sh{4-0};
3369   let Inst{6} = sh{5};
3370   let Inst{3-0} = Rn;
3371 }
3372
3373 def SSAT16 : AI<(outs GPRnopc:$Rd),
3374                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3375                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3376   bits<4> Rd;
3377   bits<4> sat_imm;
3378   bits<4> Rn;
3379   let Inst{27-20} = 0b01101010;
3380   let Inst{11-4} = 0b11110011;
3381   let Inst{15-12} = Rd;
3382   let Inst{19-16} = sat_imm;
3383   let Inst{3-0} = Rn;
3384 }
3385
3386 def USAT : AI<(outs GPRnopc:$Rd),
3387               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3388               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3389   bits<4> Rd;
3390   bits<5> sat_imm;
3391   bits<4> Rn;
3392   bits<8> sh;
3393   let Inst{27-21} = 0b0110111;
3394   let Inst{5-4} = 0b01;
3395   let Inst{15-12} = Rd;
3396   let Inst{11-7} = sh{4-0};
3397   let Inst{6} = sh{5};
3398   let Inst{20-16} = sat_imm;
3399   let Inst{3-0} = Rn;
3400 }
3401
3402 def USAT16 : AI<(outs GPRnopc:$Rd),
3403                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3404                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3405   bits<4> Rd;
3406   bits<4> sat_imm;
3407   bits<4> Rn;
3408   let Inst{27-20} = 0b01101110;
3409   let Inst{11-4} = 0b11110011;
3410   let Inst{15-12} = Rd;
3411   let Inst{19-16} = sat_imm;
3412   let Inst{3-0} = Rn;
3413 }
3414
3415 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3416                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3417 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3418                (USAT imm:$pos, GPRnopc:$a, 0)>;
3419
3420 //===----------------------------------------------------------------------===//
3421 //  Bitwise Instructions.
3422 //
3423
3424 defm AND   : AsI1_bin_irs<0b0000, "and",
3425                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3426                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3427 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3428                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3429                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3430 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3431                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3432                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3433 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3434                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3435                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3436
3437 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3438 // like in the actual instruction encoding. The complexity of mapping the mask
3439 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3440 // instruction description.
3441 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3442                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3443                "bfc", "\t$Rd, $imm", "$src = $Rd",
3444                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3445                Requires<[IsARM, HasV6T2]> {
3446   bits<4> Rd;
3447   bits<10> imm;
3448   let Inst{27-21} = 0b0111110;
3449   let Inst{6-0}   = 0b0011111;
3450   let Inst{15-12} = Rd;
3451   let Inst{11-7}  = imm{4-0}; // lsb
3452   let Inst{20-16} = imm{9-5}; // msb
3453 }
3454
3455 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3456 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3457           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3458           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3459           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3460                            bf_inv_mask_imm:$imm))]>,
3461           Requires<[IsARM, HasV6T2]> {
3462   bits<4> Rd;
3463   bits<4> Rn;
3464   bits<10> imm;
3465   let Inst{27-21} = 0b0111110;
3466   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3467   let Inst{15-12} = Rd;
3468   let Inst{11-7}  = imm{4-0}; // lsb
3469   let Inst{20-16} = imm{9-5}; // width
3470   let Inst{3-0}   = Rn;
3471 }
3472
3473 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3474                   "mvn", "\t$Rd, $Rm",
3475                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3476   bits<4> Rd;
3477   bits<4> Rm;
3478   let Inst{25} = 0;
3479   let Inst{19-16} = 0b0000;
3480   let Inst{11-4} = 0b00000000;
3481   let Inst{15-12} = Rd;
3482   let Inst{3-0} = Rm;
3483 }
3484 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3485                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3486                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3487                   Sched<[WriteALU]> {
3488   bits<4> Rd;
3489   bits<12> shift;
3490   let Inst{25} = 0;
3491   let Inst{19-16} = 0b0000;
3492   let Inst{15-12} = Rd;
3493   let Inst{11-5} = shift{11-5};
3494   let Inst{4} = 0;
3495   let Inst{3-0} = shift{3-0};
3496 }
3497 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3498                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3499                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3500                   Sched<[WriteALU]> {
3501   bits<4> Rd;
3502   bits<12> shift;
3503   let Inst{25} = 0;
3504   let Inst{19-16} = 0b0000;
3505   let Inst{15-12} = Rd;
3506   let Inst{11-8} = shift{11-8};
3507   let Inst{7} = 0;
3508   let Inst{6-5} = shift{6-5};
3509   let Inst{4} = 1;
3510   let Inst{3-0} = shift{3-0};
3511 }
3512 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3513 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3514                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3515                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3516   bits<4> Rd;
3517   bits<12> imm;
3518   let Inst{25} = 1;
3519   let Inst{19-16} = 0b0000;
3520   let Inst{15-12} = Rd;
3521   let Inst{11-0} = imm;
3522 }
3523
3524 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3525              (BICri GPR:$src, so_imm_not:$imm)>;
3526
3527 //===----------------------------------------------------------------------===//
3528 //  Multiply Instructions.
3529 //
3530 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3531              string opc, string asm, list<dag> pattern>
3532   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3533   bits<4> Rd;
3534   bits<4> Rm;
3535   bits<4> Rn;
3536   let Inst{19-16} = Rd;
3537   let Inst{11-8}  = Rm;
3538   let Inst{3-0}   = Rn;
3539 }
3540 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3541              string opc, string asm, list<dag> pattern>
3542   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3543   bits<4> RdLo;
3544   bits<4> RdHi;
3545   bits<4> Rm;
3546   bits<4> Rn;
3547   let Inst{19-16} = RdHi;
3548   let Inst{15-12} = RdLo;
3549   let Inst{11-8}  = Rm;
3550   let Inst{3-0}   = Rn;
3551 }
3552 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3553              string opc, string asm, list<dag> pattern>
3554   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3555   bits<4> RdLo;
3556   bits<4> RdHi;
3557   bits<4> Rm;
3558   bits<4> Rn;
3559   let Inst{19-16} = RdHi;
3560   let Inst{15-12} = RdLo;
3561   let Inst{11-8}  = Rm;
3562   let Inst{3-0}   = Rn;
3563 }
3564
3565 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3566 //        property. Remove them when it's possible to add those properties
3567 //        on an individual MachineInstr, not just an instruction description.
3568 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3569 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3570                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3571                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3572                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3573                   Requires<[IsARM, HasV6]> {
3574   let Inst{15-12} = 0b0000;
3575   let Unpredictable{15-12} = 0b1111;
3576 }
3577
3578 let Constraints = "@earlyclobber $Rd" in
3579 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3580                                                     pred:$p, cc_out:$s),
3581                            4, IIC_iMUL32,
3582                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3583                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3584                Requires<[IsARM, NoV6, UseMulOps]>;
3585 }
3586
3587 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3588                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3589                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3590                    Requires<[IsARM, HasV6, UseMulOps]> {
3591   bits<4> Ra;
3592   let Inst{15-12} = Ra;
3593 }
3594
3595 let Constraints = "@earlyclobber $Rd" in
3596 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3597                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3598                            4, IIC_iMAC32,
3599                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3600                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3601                         Requires<[IsARM, NoV6]>;
3602
3603 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3604                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3605                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3606                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3607   bits<4> Rd;
3608   bits<4> Rm;
3609   bits<4> Rn;
3610   bits<4> Ra;
3611   let Inst{19-16} = Rd;
3612   let Inst{15-12} = Ra;
3613   let Inst{11-8}  = Rm;
3614   let Inst{3-0}   = Rn;
3615 }
3616
3617 // Extra precision multiplies with low / high results
3618 let neverHasSideEffects = 1 in {
3619 let isCommutable = 1 in {
3620 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3621                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3622                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3623                     Requires<[IsARM, HasV6]>;
3624
3625 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3626                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3627                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3628                     Requires<[IsARM, HasV6]>;
3629
3630 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3631 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3632                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3633                             4, IIC_iMUL64, [],
3634           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3635                            Requires<[IsARM, NoV6]>;
3636
3637 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3638                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3639                             4, IIC_iMUL64, [],
3640           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3641                            Requires<[IsARM, NoV6]>;
3642 }
3643 }
3644
3645 // Multiply + accumulate
3646 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3647                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3648                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3649          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3650 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3651                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3652                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3653          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3654
3655 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3656                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3657                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3658                     Requires<[IsARM, HasV6]> {
3659   bits<4> RdLo;
3660   bits<4> RdHi;
3661   bits<4> Rm;
3662   bits<4> Rn;
3663   let Inst{19-16} = RdHi;
3664   let Inst{15-12} = RdLo;
3665   let Inst{11-8}  = Rm;
3666   let Inst{3-0}   = Rn;
3667 }
3668
3669 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3670 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3671                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3672                               4, IIC_iMAC64, [],
3673              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3674                            pred:$p, cc_out:$s)>,
3675                            Requires<[IsARM, NoV6]>;
3676 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3677                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3678                               4, IIC_iMAC64, [],
3679              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3680                            pred:$p, cc_out:$s)>,
3681                            Requires<[IsARM, NoV6]>;
3682 }
3683
3684 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3685 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3686                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3687                               4, IIC_iMAC64, [],
3688           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3689                            Requires<[IsARM, NoV6]>;
3690 }
3691
3692 } // neverHasSideEffects
3693
3694 // Most significant word multiply
3695 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3696                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3697                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3698             Requires<[IsARM, HasV6]> {
3699   let Inst{15-12} = 0b1111;
3700 }
3701
3702 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3703                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3704             Requires<[IsARM, HasV6]> {
3705   let Inst{15-12} = 0b1111;
3706 }
3707
3708 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3709                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3710                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3711                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3712             Requires<[IsARM, HasV6, UseMulOps]>;
3713
3714 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3715                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3716                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3717             Requires<[IsARM, HasV6]>;
3718
3719 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3720                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3721                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3722             Requires<[IsARM, HasV6, UseMulOps]>;
3723
3724 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3725                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3726                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3727             Requires<[IsARM, HasV6]>;
3728
3729 multiclass AI_smul<string opc, PatFrag opnode> {
3730   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3731               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3732               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3733                                       (sext_inreg GPR:$Rm, i16)))]>,
3734            Requires<[IsARM, HasV5TE]>;
3735
3736   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3737               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3738               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3739                                       (sra GPR:$Rm, (i32 16))))]>,
3740            Requires<[IsARM, HasV5TE]>;
3741
3742   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3743               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3744               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3745                                       (sext_inreg GPR:$Rm, i16)))]>,
3746            Requires<[IsARM, HasV5TE]>;
3747
3748   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3749               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3750               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3751                                       (sra GPR:$Rm, (i32 16))))]>,
3752             Requires<[IsARM, HasV5TE]>;
3753
3754   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3755               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3756               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3757                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3758            Requires<[IsARM, HasV5TE]>;
3759
3760   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3761               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3762               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3763                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3764             Requires<[IsARM, HasV5TE]>;
3765 }
3766
3767
3768 multiclass AI_smla<string opc, PatFrag opnode> {
3769   let DecoderMethod = "DecodeSMLAInstruction" in {
3770   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3771               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3772               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3773               [(set GPRnopc:$Rd, (add GPR:$Ra,
3774                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3775                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3776            Requires<[IsARM, HasV5TE, UseMulOps]>;
3777
3778   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3779               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3780               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3781               [(set GPRnopc:$Rd,
3782                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3783                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3784            Requires<[IsARM, HasV5TE, UseMulOps]>;
3785
3786   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3787               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3788               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3789               [(set GPRnopc:$Rd,
3790                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3791                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3792            Requires<[IsARM, HasV5TE, UseMulOps]>;
3793
3794   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3795               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3796               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3797              [(set GPRnopc:$Rd,
3798                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3799                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3800             Requires<[IsARM, HasV5TE, UseMulOps]>;
3801
3802   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3803               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3804               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3805               [(set GPRnopc:$Rd,
3806                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3807                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3808            Requires<[IsARM, HasV5TE, UseMulOps]>;
3809
3810   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3811               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3812               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3813               [(set GPRnopc:$Rd,
3814                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3815                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3816             Requires<[IsARM, HasV5TE, UseMulOps]>;
3817   }
3818 }
3819
3820 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3821 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3822
3823 // Halfword multiply accumulate long: SMLAL<x><y>.
3824 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3825                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3826                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3827               Requires<[IsARM, HasV5TE]>;
3828
3829 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3830                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3831                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3832               Requires<[IsARM, HasV5TE]>;
3833
3834 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3835                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3836                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3837               Requires<[IsARM, HasV5TE]>;
3838
3839 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3840                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3841                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3842               Requires<[IsARM, HasV5TE]>;
3843
3844 // Helper class for AI_smld.
3845 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3846                     InstrItinClass itin, string opc, string asm>
3847   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3848   bits<4> Rn;
3849   bits<4> Rm;
3850   let Inst{27-23} = 0b01110;
3851   let Inst{22}    = long;
3852   let Inst{21-20} = 0b00;
3853   let Inst{11-8}  = Rm;
3854   let Inst{7}     = 0;
3855   let Inst{6}     = sub;
3856   let Inst{5}     = swap;
3857   let Inst{4}     = 1;
3858   let Inst{3-0}   = Rn;
3859 }
3860 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3861                 InstrItinClass itin, string opc, string asm>
3862   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3863   bits<4> Rd;
3864   let Inst{15-12} = 0b1111;
3865   let Inst{19-16} = Rd;
3866 }
3867 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3868                 InstrItinClass itin, string opc, string asm>
3869   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3870   bits<4> Ra;
3871   bits<4> Rd;
3872   let Inst{19-16} = Rd;
3873   let Inst{15-12} = Ra;
3874 }
3875 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3876                   InstrItinClass itin, string opc, string asm>
3877   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3878   bits<4> RdLo;
3879   bits<4> RdHi;
3880   let Inst{19-16} = RdHi;
3881   let Inst{15-12} = RdLo;
3882 }
3883
3884 multiclass AI_smld<bit sub, string opc> {
3885
3886   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3887                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3888                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3889
3890   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3891                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3892                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3893
3894   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3895                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3896                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3897
3898   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3899                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3900                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3901
3902 }
3903
3904 defm SMLA : AI_smld<0, "smla">;
3905 defm SMLS : AI_smld<1, "smls">;
3906
3907 multiclass AI_sdml<bit sub, string opc> {
3908
3909   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3910                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3911   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3912                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3913 }
3914
3915 defm SMUA : AI_sdml<0, "smua">;
3916 defm SMUS : AI_sdml<1, "smus">;
3917
3918 //===----------------------------------------------------------------------===//
3919 //  Division Instructions (ARMv7-A with virtualization extension)
3920 //
3921 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3922                    "sdiv", "\t$Rd, $Rn, $Rm",
3923                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3924            Requires<[IsARM, HasDivideInARM]>;
3925
3926 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3927                    "udiv", "\t$Rd, $Rn, $Rm",
3928                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3929            Requires<[IsARM, HasDivideInARM]>;
3930
3931 //===----------------------------------------------------------------------===//
3932 //  Misc. Arithmetic Instructions.
3933 //
3934
3935 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3936               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3937               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3938            Sched<[WriteALU]>;
3939
3940 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3941               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3942               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3943            Requires<[IsARM, HasV6T2]>,
3944            Sched<[WriteALU]>;
3945
3946 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3947               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3948               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3949            Sched<[WriteALU]>;
3950
3951 let AddedComplexity = 5 in
3952 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3953                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3954                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3955                Requires<[IsARM, HasV6]>,
3956            Sched<[WriteALU]>;
3957
3958 let AddedComplexity = 5 in
3959 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3960                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3961                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3962                Requires<[IsARM, HasV6]>,
3963            Sched<[WriteALU]>;
3964
3965 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3966                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3967                (REVSH GPR:$Rm)>;
3968
3969 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
3970                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
3971                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
3972                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
3973                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
3974                                            0xFFFF0000)))]>,
3975                Requires<[IsARM, HasV6]>,
3976            Sched<[WriteALUsi, ReadALU]>;
3977
3978 // Alternate cases for PKHBT where identities eliminate some nodes.
3979 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
3980                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
3981 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
3982                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
3983
3984 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
3985 // will match the pattern below.
3986 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
3987                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
3988                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
3989                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
3990                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
3991                                            0xFFFF)))]>,
3992                Requires<[IsARM, HasV6]>,
3993            Sched<[WriteALUsi, ReadALU]>;
3994
3995 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
3996 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
3997 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
3998 // pkhtb src1, src2, asr (17..31).
3999 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4000                    (srl GPRnopc:$src2, imm16:$sh)),
4001                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4002 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4003                    (sra GPRnopc:$src2, imm16_31:$sh)),
4004                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4005 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4006                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4007                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4008
4009 //===----------------------------------------------------------------------===//
4010 // CRC Instructions
4011 //
4012 // Polynomials:
4013 // + CRC32{B,H,W}       0x04C11DB7
4014 // + CRC32C{B,H,W}      0x1EDC6F41
4015 //
4016
4017 class AI_crc32<bit C, bits<2> sz, string suffix, SDPatternOperator builtin>
4018   : AInoP<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm), MiscFrm, NoItinerary,
4019                !strconcat("crc32", suffix), "\t$Rd, $Rn, $Rm",
4020                [(set GPRnopc:$Rd, (builtin GPRnopc:$Rn, GPRnopc:$Rm))]>,
4021                Requires<[IsARM, HasV8]> {
4022   bits<4> Rd;
4023   bits<4> Rn;
4024   bits<4> Rm;
4025
4026   let Inst{31-28} = 0b1110;
4027   let Inst{27-23} = 0b00010;
4028   let Inst{22-21} = sz;
4029   let Inst{20}    = 0;
4030   let Inst{19-16} = Rn;
4031   let Inst{15-12} = Rd;
4032   let Inst{11-10} = 0b00;
4033   let Inst{9}     = C;
4034   let Inst{8}     = 0;
4035   let Inst{7-4}   = 0b0100;
4036   let Inst{3-0}   = Rm;
4037
4038   let Unpredictable{11-8} = 0b1101;
4039 }
4040
4041 def CRC32B  : AI_crc32<0, 0b00, "b", int_arm_crc32b>;
4042 def CRC32CB : AI_crc32<1, 0b00, "cb", int_arm_crc32cb>;
4043 def CRC32H  : AI_crc32<0, 0b01, "h", int_arm_crc32h>;
4044 def CRC32CH : AI_crc32<1, 0b01, "ch", int_arm_crc32ch>;
4045 def CRC32W  : AI_crc32<0, 0b10, "w", int_arm_crc32w>;
4046 def CRC32CW : AI_crc32<1, 0b10, "cw", int_arm_crc32cw>;
4047
4048 //===----------------------------------------------------------------------===//
4049 //  Comparison Instructions...
4050 //
4051
4052 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4053                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4054                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4055
4056 // ARMcmpZ can re-use the above instruction definitions.
4057 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4058              (CMPri   GPR:$src, so_imm:$imm)>;
4059 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4060              (CMPrr   GPR:$src, GPR:$rhs)>;
4061 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4062              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4063 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4064              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4065
4066 // CMN register-integer
4067 let isCompare = 1, Defs = [CPSR] in {
4068 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4069                 "cmn", "\t$Rn, $imm",
4070                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4071                 Sched<[WriteCMP, ReadALU]> {
4072   bits<4> Rn;
4073   bits<12> imm;
4074   let Inst{25} = 1;
4075   let Inst{20} = 1;
4076   let Inst{19-16} = Rn;
4077   let Inst{15-12} = 0b0000;
4078   let Inst{11-0} = imm;
4079
4080   let Unpredictable{15-12} = 0b1111;
4081 }
4082
4083 // CMN register-register/shift
4084 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4085                  "cmn", "\t$Rn, $Rm",
4086                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4087                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4088   bits<4> Rn;
4089   bits<4> Rm;
4090   let isCommutable = 1;
4091   let Inst{25} = 0;
4092   let Inst{20} = 1;
4093   let Inst{19-16} = Rn;
4094   let Inst{15-12} = 0b0000;
4095   let Inst{11-4} = 0b00000000;
4096   let Inst{3-0} = Rm;
4097
4098   let Unpredictable{15-12} = 0b1111;
4099 }
4100
4101 def CMNzrsi : AI1<0b1011, (outs),
4102                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4103                   "cmn", "\t$Rn, $shift",
4104                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4105                     GPR:$Rn, so_reg_imm:$shift)]>,
4106                     Sched<[WriteCMPsi, ReadALU]> {
4107   bits<4> Rn;
4108   bits<12> shift;
4109   let Inst{25} = 0;
4110   let Inst{20} = 1;
4111   let Inst{19-16} = Rn;
4112   let Inst{15-12} = 0b0000;
4113   let Inst{11-5} = shift{11-5};
4114   let Inst{4} = 0;
4115   let Inst{3-0} = shift{3-0};
4116
4117   let Unpredictable{15-12} = 0b1111;
4118 }
4119
4120 def CMNzrsr : AI1<0b1011, (outs),
4121                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4122                   "cmn", "\t$Rn, $shift",
4123                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4124                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4125                     Sched<[WriteCMPsr, ReadALU]> {
4126   bits<4> Rn;
4127   bits<12> shift;
4128   let Inst{25} = 0;
4129   let Inst{20} = 1;
4130   let Inst{19-16} = Rn;
4131   let Inst{15-12} = 0b0000;
4132   let Inst{11-8} = shift{11-8};
4133   let Inst{7} = 0;
4134   let Inst{6-5} = shift{6-5};
4135   let Inst{4} = 1;
4136   let Inst{3-0} = shift{3-0};
4137
4138   let Unpredictable{15-12} = 0b1111;
4139 }
4140
4141 }
4142
4143 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4144              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4145
4146 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4147              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4148
4149 // Note that TST/TEQ don't set all the same flags that CMP does!
4150 defm TST  : AI1_cmp_irs<0b1000, "tst",
4151                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4152                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4153 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4154                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4155                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4156
4157 // Pseudo i64 compares for some floating point compares.
4158 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4159     Defs = [CPSR] in {
4160 def BCCi64 : PseudoInst<(outs),
4161     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4162      IIC_Br,
4163     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4164     Sched<[WriteBr]>;
4165
4166 def BCCZi64 : PseudoInst<(outs),
4167      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4168     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4169     Sched<[WriteBr]>;
4170 } // usesCustomInserter
4171
4172
4173 // Conditional moves
4174 let neverHasSideEffects = 1 in {
4175
4176 let isCommutable = 1, isSelect = 1 in
4177 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4178                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4179                            4, IIC_iCMOVr,
4180                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4181                                                    cmovpred:$p))]>,
4182              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4183
4184 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4185                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4186                             4, IIC_iCMOVsr,
4187                             [(set GPR:$Rd,
4188                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4189                                            cmovpred:$p))]>,
4190       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4191 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4192                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4193                            4, IIC_iCMOVsr,
4194   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4195                             cmovpred:$p))]>,
4196       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4197
4198
4199 let isMoveImm = 1 in
4200 def MOVCCi16
4201     : ARMPseudoInst<(outs GPR:$Rd),
4202                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4203                     4, IIC_iMOVi,
4204                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4205                                             cmovpred:$p))]>,
4206       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4207       Sched<[WriteALU]>;
4208
4209 let isMoveImm = 1 in
4210 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4211                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4212                            4, IIC_iCMOVi,
4213                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4214                                                    cmovpred:$p))]>,
4215       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4216
4217 // Two instruction predicate mov immediate.
4218 let isMoveImm = 1 in
4219 def MOVCCi32imm
4220     : ARMPseudoInst<(outs GPR:$Rd),
4221                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4222                     8, IIC_iCMOVix2,
4223                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4224                                             cmovpred:$p))]>,
4225       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4226
4227 let isMoveImm = 1 in
4228 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4229                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4230                            4, IIC_iCMOVi,
4231                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4232                                                    cmovpred:$p))]>,
4233                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4234
4235 } // neverHasSideEffects
4236
4237
4238 //===----------------------------------------------------------------------===//
4239 // Atomic operations intrinsics
4240 //
4241
4242 def MemBarrierOptOperand : AsmOperandClass {
4243   let Name = "MemBarrierOpt";
4244   let ParserMethod = "parseMemBarrierOptOperand";
4245 }
4246 def memb_opt : Operand<i32> {
4247   let PrintMethod = "printMemBOption";
4248   let ParserMatchClass = MemBarrierOptOperand;
4249   let DecoderMethod = "DecodeMemBarrierOption";
4250 }
4251
4252 def InstSyncBarrierOptOperand : AsmOperandClass {
4253   let Name = "InstSyncBarrierOpt";
4254   let ParserMethod = "parseInstSyncBarrierOptOperand";
4255 }
4256 def instsyncb_opt : Operand<i32> {
4257   let PrintMethod = "printInstSyncBOption";
4258   let ParserMatchClass = InstSyncBarrierOptOperand;
4259   let DecoderMethod = "DecodeInstSyncBarrierOption";
4260 }
4261
4262 // memory barriers protect the atomic sequences
4263 let hasSideEffects = 1 in {
4264 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4265                 "dmb", "\t$opt", [(int_arm_dmb (i32 imm0_15:$opt))]>,
4266                 Requires<[IsARM, HasDB]> {
4267   bits<4> opt;
4268   let Inst{31-4} = 0xf57ff05;
4269   let Inst{3-0} = opt;
4270 }
4271 }
4272
4273 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4274                 "dsb", "\t$opt", [(int_arm_dsb (i32 imm0_15:$opt))]>,
4275                 Requires<[IsARM, HasDB]> {
4276   bits<4> opt;
4277   let Inst{31-4} = 0xf57ff04;
4278   let Inst{3-0} = opt;
4279 }
4280
4281 // ISB has only full system option
4282 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4283                 "isb", "\t$opt", []>,
4284                 Requires<[IsARM, HasDB]> {
4285   bits<4> opt;
4286   let Inst{31-4} = 0xf57ff06;
4287   let Inst{3-0} = opt;
4288 }
4289
4290 let usesCustomInserter = 1, Defs = [CPSR] in {
4291
4292 // Pseudo instruction that combines movs + predicated rsbmi
4293 // to implement integer ABS
4294   def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4295
4296 // Atomic pseudo-insts which will be lowered to ldrex/strex loops.
4297 // (64-bit pseudos use a hand-written selection code).
4298   let mayLoad = 1, mayStore = 1 in {
4299     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4300       (outs GPR:$dst),
4301       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4302       NoItinerary, []>;
4303     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4304       (outs GPR:$dst),
4305       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4306       NoItinerary, []>;
4307     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4308       (outs GPR:$dst),
4309       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4310       NoItinerary, []>;
4311     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4312       (outs GPR:$dst),
4313       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4314       NoItinerary, []>;
4315     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4316       (outs GPR:$dst),
4317       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4318       NoItinerary, []>;
4319     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4320       (outs GPR:$dst),
4321       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4322       NoItinerary, []>;
4323     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4324       (outs GPR:$dst),
4325       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4326       NoItinerary, []>;
4327     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4328       (outs GPR:$dst),
4329       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4330       NoItinerary, []>;
4331     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4332       (outs GPR:$dst),
4333       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4334       NoItinerary, []>;
4335     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4336       (outs GPR:$dst),
4337       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4338       NoItinerary, []>;
4339     def ATOMIC_SWAP_I8 : PseudoInst<
4340       (outs GPR:$dst),
4341       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4342       NoItinerary, []>;
4343     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4344       (outs GPR:$dst),
4345       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4346       NoItinerary, []>;
4347     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4348       (outs GPR:$dst),
4349       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4350       NoItinerary, []>;
4351     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4352       (outs GPR:$dst),
4353       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4354       NoItinerary, []>;
4355     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4356       (outs GPR:$dst),
4357       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4358       NoItinerary, []>;
4359     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4360       (outs GPR:$dst),
4361       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4362       NoItinerary, []>;
4363     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4364       (outs GPR:$dst),
4365       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4366       NoItinerary, []>;
4367     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4368       (outs GPR:$dst),
4369       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4370       NoItinerary, []>;
4371     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4372       (outs GPR:$dst),
4373       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4374       NoItinerary, []>;
4375     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4376       (outs GPR:$dst),
4377       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4378       NoItinerary, []>;
4379     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4380       (outs GPR:$dst),
4381       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4382       NoItinerary, []>;
4383     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4384       (outs GPR:$dst),
4385       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4386       NoItinerary, []>;
4387     def ATOMIC_SWAP_I16 : PseudoInst<
4388       (outs GPR:$dst),
4389       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4390       NoItinerary, []>;
4391     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4392       (outs GPR:$dst),
4393       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4394       NoItinerary, []>;
4395     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4396       (outs GPR:$dst),
4397       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4398       NoItinerary, []>;
4399     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4400       (outs GPR:$dst),
4401       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4402       NoItinerary, []>;
4403     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4404       (outs GPR:$dst),
4405       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4406       NoItinerary, []>;
4407     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4408       (outs GPR:$dst),
4409       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4410       NoItinerary, []>;
4411     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4412       (outs GPR:$dst),
4413       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4414       NoItinerary, []>;
4415     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4416       (outs GPR:$dst),
4417       (ins GPR:$ptr, GPR:$incr, i32imm:$ordering),
4418       NoItinerary, []>;
4419     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4420       (outs GPR:$dst),
4421       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4422       NoItinerary, []>;
4423     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4424       (outs GPR:$dst),
4425       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4426       NoItinerary, []>;
4427     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4428       (outs GPR:$dst),
4429       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4430       NoItinerary, []>;
4431     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4432       (outs GPR:$dst),
4433       (ins GPR:$ptr, GPR:$val, i32imm:$ordering),
4434       NoItinerary, []>;
4435     def ATOMIC_SWAP_I32 : PseudoInst<
4436       (outs GPR:$dst),
4437       (ins GPR:$ptr, GPR:$new, i32imm:$ordering),
4438       NoItinerary, []>;
4439     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4440       (outs GPR:$dst),
4441       (ins GPR:$ptr, GPR:$old, GPR:$new, i32imm:$ordering),
4442       NoItinerary, []>;
4443     def ATOMIC_LOAD_ADD_I64 : PseudoInst<
4444       (outs GPR:$dst1, GPR:$dst2),
4445       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4446       NoItinerary, []>;
4447     def ATOMIC_LOAD_SUB_I64 : PseudoInst<
4448       (outs GPR:$dst1, GPR:$dst2),
4449       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4450       NoItinerary, []>;
4451     def ATOMIC_LOAD_AND_I64 : PseudoInst<
4452       (outs GPR:$dst1, GPR:$dst2),
4453       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4454       NoItinerary, []>;
4455     def ATOMIC_LOAD_OR_I64 :  PseudoInst<
4456       (outs GPR:$dst1, GPR:$dst2),
4457       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4458       NoItinerary, []>;
4459     def ATOMIC_LOAD_XOR_I64 : PseudoInst<
4460       (outs GPR:$dst1, GPR:$dst2),
4461       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4462       NoItinerary, []>;
4463     def ATOMIC_LOAD_NAND_I64 : PseudoInst<
4464       (outs GPR:$dst1, GPR:$dst2),
4465       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4466       NoItinerary, []>;
4467     def ATOMIC_LOAD_MIN_I64 : PseudoInst<
4468       (outs GPR:$dst1, GPR:$dst2),
4469       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4470       NoItinerary, []>;
4471     def ATOMIC_LOAD_MAX_I64 : PseudoInst<
4472       (outs GPR:$dst1, GPR:$dst2),
4473       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4474       NoItinerary, []>;
4475     def ATOMIC_LOAD_UMIN_I64 : PseudoInst<
4476       (outs GPR:$dst1, GPR:$dst2),
4477       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4478       NoItinerary, []>;
4479     def ATOMIC_LOAD_UMAX_I64 : PseudoInst<
4480       (outs GPR:$dst1, GPR:$dst2),
4481       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4482       NoItinerary, []>;
4483     def ATOMIC_SWAP_I64 : PseudoInst<
4484       (outs GPR:$dst1, GPR:$dst2),
4485       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4486       NoItinerary, []>;
4487     def ATOMIC_CMP_SWAP_I64 : PseudoInst<
4488       (outs GPR:$dst1, GPR:$dst2),
4489       (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
4490            GPR:$set1, GPR:$set2, i32imm:$ordering),
4491       NoItinerary, []>;
4492   }
4493   let mayLoad = 1 in
4494     def ATOMIC_LOAD_I64 : PseudoInst<
4495       (outs GPR:$dst1, GPR:$dst2),
4496       (ins GPR:$addr, i32imm:$ordering),
4497       NoItinerary, []>;
4498   let mayStore = 1 in
4499     def ATOMIC_STORE_I64 : PseudoInst<
4500       (outs GPR:$dst1, GPR:$dst2),
4501       (ins GPR:$addr, GPR:$src1, GPR:$src2, i32imm:$ordering),
4502       NoItinerary, []>;
4503 }
4504
4505 let usesCustomInserter = 1 in {
4506     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4507       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4508       NoItinerary,
4509       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4510 }
4511
4512 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4513   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4514 }]>;
4515
4516 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4517   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4518 }]>;
4519
4520 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4521   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4522 }]>;
4523
4524 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4525                       (int_arm_strex node:$val, node:$ptr), [{
4526   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4527 }]>;
4528
4529 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4530                       (int_arm_strex node:$val, node:$ptr), [{
4531   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4532 }]>;
4533
4534 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4535                       (int_arm_strex node:$val, node:$ptr), [{
4536   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4537 }]>;
4538
4539 let mayLoad = 1 in {
4540 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4541                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4542                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4543 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4544                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4545                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4546 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4547                      NoItinerary, "ldrex", "\t$Rt, $addr",
4548                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4549 let hasExtraDefRegAllocReq = 1 in
4550 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4551                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4552   let DecoderMethod = "DecodeDoubleRegLoad";
4553 }
4554
4555 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4556                      NoItinerary, "ldaexb", "\t$Rt, $addr", []>;
4557 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4558                      NoItinerary, "ldaexh", "\t$Rt, $addr", []>;
4559 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4560                      NoItinerary, "ldaex", "\t$Rt, $addr", []>;
4561 let hasExtraDefRegAllocReq = 1 in
4562 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4563                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4564   let DecoderMethod = "DecodeDoubleRegLoad";
4565 }
4566 }
4567
4568 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4569 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4570                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4571                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4572 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4573                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4574                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4575 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4576                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4577                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4578 let hasExtraSrcRegAllocReq = 1 in
4579 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4580                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4581                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4582   let DecoderMethod = "DecodeDoubleRegStore";
4583 }
4584 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4585                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4586                     []>;
4587 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4588                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4589                     []>;
4590 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4591                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4592                     []>;
4593 let hasExtraSrcRegAllocReq = 1 in
4594 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4595                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4596                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4597   let DecoderMethod = "DecodeDoubleRegStore";
4598 }
4599 }
4600
4601 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4602                 [(int_arm_clrex)]>,
4603             Requires<[IsARM, HasV7]>  {
4604   let Inst{31-0} = 0b11110101011111111111000000011111;
4605 }
4606
4607 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4608              (LDREXB addr_offset_none:$addr)>;
4609 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4610              (LDREXH addr_offset_none:$addr)>;
4611 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4612              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4613 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4614              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4615
4616 class acquiring_load<PatFrag base>
4617   : PatFrag<(ops node:$ptr), (base node:$ptr), [{
4618   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4619   return Ordering == Acquire || Ordering == SequentiallyConsistent;
4620 }]>;
4621
4622 def atomic_load_acquire_8  : acquiring_load<atomic_load_8>;
4623 def atomic_load_acquire_16 : acquiring_load<atomic_load_16>;
4624 def atomic_load_acquire_32 : acquiring_load<atomic_load_32>;
4625
4626 class releasing_store<PatFrag base>
4627   : PatFrag<(ops node:$ptr, node:$val), (base node:$ptr, node:$val), [{
4628   AtomicOrdering Ordering = cast<AtomicSDNode>(N)->getOrdering();
4629   return Ordering == Release || Ordering == SequentiallyConsistent;
4630 }]>;
4631
4632 def atomic_store_release_8  : releasing_store<atomic_store_8>;
4633 def atomic_store_release_16 : releasing_store<atomic_store_16>;
4634 def atomic_store_release_32 : releasing_store<atomic_store_32>;
4635
4636 let AddedComplexity = 8 in {
4637   def : ARMPat<(atomic_load_acquire_8 addr_offset_none:$addr),  (LDAB addr_offset_none:$addr)>;
4638   def : ARMPat<(atomic_load_acquire_16 addr_offset_none:$addr), (LDAH addr_offset_none:$addr)>;
4639   def : ARMPat<(atomic_load_acquire_32 addr_offset_none:$addr), (LDA  addr_offset_none:$addr)>;
4640   def : ARMPat<(atomic_store_release_8 addr_offset_none:$addr, GPR:$val),  (STLB GPR:$val, addr_offset_none:$addr)>;
4641   def : ARMPat<(atomic_store_release_16 addr_offset_none:$addr, GPR:$val), (STLH GPR:$val, addr_offset_none:$addr)>;
4642   def : ARMPat<(atomic_store_release_32 addr_offset_none:$addr, GPR:$val), (STL  GPR:$val, addr_offset_none:$addr)>;
4643 }
4644
4645 // SWP/SWPB are deprecated in V6/V7.
4646 let mayLoad = 1, mayStore = 1 in {
4647 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4648                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4649                 Requires<[PreV8]>;
4650 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4651                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4652                 Requires<[PreV8]>;
4653 }
4654
4655 //===----------------------------------------------------------------------===//
4656 // Coprocessor Instructions.
4657 //
4658
4659 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4660             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4661             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4662             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4663                           imm:$CRm, imm:$opc2)]> {
4664   bits<4> opc1;
4665   bits<4> CRn;
4666   bits<4> CRd;
4667   bits<4> cop;
4668   bits<3> opc2;
4669   bits<4> CRm;
4670
4671   let Inst{3-0}   = CRm;
4672   let Inst{4}     = 0;
4673   let Inst{7-5}   = opc2;
4674   let Inst{11-8}  = cop;
4675   let Inst{15-12} = CRd;
4676   let Inst{19-16} = CRn;
4677   let Inst{23-20} = opc1;
4678 }
4679
4680 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4681                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4682                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4683                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4684                               imm:$CRm, imm:$opc2)]> {
4685   let Inst{31-28} = 0b1111;
4686   bits<4> opc1;
4687   bits<4> CRn;
4688   bits<4> CRd;
4689   bits<4> cop;
4690   bits<3> opc2;
4691   bits<4> CRm;
4692
4693   let Inst{3-0}   = CRm;
4694   let Inst{4}     = 0;
4695   let Inst{7-5}   = opc2;
4696   let Inst{11-8}  = cop;
4697   let Inst{15-12} = CRd;
4698   let Inst{19-16} = CRn;
4699   let Inst{23-20} = opc1;
4700 }
4701
4702 class ACI<dag oops, dag iops, string opc, string asm,
4703           IndexMode im = IndexModeNone>
4704   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4705       opc, asm, "", []> {
4706   let Inst{27-25} = 0b110;
4707 }
4708 class ACInoP<dag oops, dag iops, string opc, string asm,
4709           IndexMode im = IndexModeNone>
4710   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4711          opc, asm, "", []> {
4712   let Inst{31-28} = 0b1111;
4713   let Inst{27-25} = 0b110;
4714 }
4715 multiclass LdStCop<bit load, bit Dbit, string asm> {
4716   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4717                     asm, "\t$cop, $CRd, $addr"> {
4718     bits<13> addr;
4719     bits<4> cop;
4720     bits<4> CRd;
4721     let Inst{24} = 1; // P = 1
4722     let Inst{23} = addr{8};
4723     let Inst{22} = Dbit;
4724     let Inst{21} = 0; // W = 0
4725     let Inst{20} = load;
4726     let Inst{19-16} = addr{12-9};
4727     let Inst{15-12} = CRd;
4728     let Inst{11-8} = cop;
4729     let Inst{7-0} = addr{7-0};
4730     let DecoderMethod = "DecodeCopMemInstruction";
4731   }
4732   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4733                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4734     bits<13> addr;
4735     bits<4> cop;
4736     bits<4> CRd;
4737     let Inst{24} = 1; // P = 1
4738     let Inst{23} = addr{8};
4739     let Inst{22} = Dbit;
4740     let Inst{21} = 1; // W = 1
4741     let Inst{20} = load;
4742     let Inst{19-16} = addr{12-9};
4743     let Inst{15-12} = CRd;
4744     let Inst{11-8} = cop;
4745     let Inst{7-0} = addr{7-0};
4746     let DecoderMethod = "DecodeCopMemInstruction";
4747   }
4748   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4749                               postidx_imm8s4:$offset),
4750                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4751     bits<9> offset;
4752     bits<4> addr;
4753     bits<4> cop;
4754     bits<4> CRd;
4755     let Inst{24} = 0; // P = 0
4756     let Inst{23} = offset{8};
4757     let Inst{22} = Dbit;
4758     let Inst{21} = 1; // W = 1
4759     let Inst{20} = load;
4760     let Inst{19-16} = addr;
4761     let Inst{15-12} = CRd;
4762     let Inst{11-8} = cop;
4763     let Inst{7-0} = offset{7-0};
4764     let DecoderMethod = "DecodeCopMemInstruction";
4765   }
4766   def _OPTION : ACI<(outs),
4767                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4768                          coproc_option_imm:$option),
4769       asm, "\t$cop, $CRd, $addr, $option"> {
4770     bits<8> option;
4771     bits<4> addr;
4772     bits<4> cop;
4773     bits<4> CRd;
4774     let Inst{24} = 0; // P = 0
4775     let Inst{23} = 1; // U = 1
4776     let Inst{22} = Dbit;
4777     let Inst{21} = 0; // W = 0
4778     let Inst{20} = load;
4779     let Inst{19-16} = addr;
4780     let Inst{15-12} = CRd;
4781     let Inst{11-8} = cop;
4782     let Inst{7-0} = option;
4783     let DecoderMethod = "DecodeCopMemInstruction";
4784   }
4785 }
4786 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4787   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4788                        asm, "\t$cop, $CRd, $addr"> {
4789     bits<13> addr;
4790     bits<4> cop;
4791     bits<4> CRd;
4792     let Inst{24} = 1; // P = 1
4793     let Inst{23} = addr{8};
4794     let Inst{22} = Dbit;
4795     let Inst{21} = 0; // W = 0
4796     let Inst{20} = load;
4797     let Inst{19-16} = addr{12-9};
4798     let Inst{15-12} = CRd;
4799     let Inst{11-8} = cop;
4800     let Inst{7-0} = addr{7-0};
4801     let DecoderMethod = "DecodeCopMemInstruction";
4802   }
4803   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4804                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4805     bits<13> addr;
4806     bits<4> cop;
4807     bits<4> CRd;
4808     let Inst{24} = 1; // P = 1
4809     let Inst{23} = addr{8};
4810     let Inst{22} = Dbit;
4811     let Inst{21} = 1; // W = 1
4812     let Inst{20} = load;
4813     let Inst{19-16} = addr{12-9};
4814     let Inst{15-12} = CRd;
4815     let Inst{11-8} = cop;
4816     let Inst{7-0} = addr{7-0};
4817     let DecoderMethod = "DecodeCopMemInstruction";
4818   }
4819   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4820                                  postidx_imm8s4:$offset),
4821                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4822     bits<9> offset;
4823     bits<4> addr;
4824     bits<4> cop;
4825     bits<4> CRd;
4826     let Inst{24} = 0; // P = 0
4827     let Inst{23} = offset{8};
4828     let Inst{22} = Dbit;
4829     let Inst{21} = 1; // W = 1
4830     let Inst{20} = load;
4831     let Inst{19-16} = addr;
4832     let Inst{15-12} = CRd;
4833     let Inst{11-8} = cop;
4834     let Inst{7-0} = offset{7-0};
4835     let DecoderMethod = "DecodeCopMemInstruction";
4836   }
4837   def _OPTION : ACInoP<(outs),
4838                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4839                             coproc_option_imm:$option),
4840       asm, "\t$cop, $CRd, $addr, $option"> {
4841     bits<8> option;
4842     bits<4> addr;
4843     bits<4> cop;
4844     bits<4> CRd;
4845     let Inst{24} = 0; // P = 0
4846     let Inst{23} = 1; // U = 1
4847     let Inst{22} = Dbit;
4848     let Inst{21} = 0; // W = 0
4849     let Inst{20} = load;
4850     let Inst{19-16} = addr;
4851     let Inst{15-12} = CRd;
4852     let Inst{11-8} = cop;
4853     let Inst{7-0} = option;
4854     let DecoderMethod = "DecodeCopMemInstruction";
4855   }
4856 }
4857
4858 defm LDC   : LdStCop <1, 0, "ldc">;
4859 defm LDCL  : LdStCop <1, 1, "ldcl">;
4860 defm STC   : LdStCop <0, 0, "stc">;
4861 defm STCL  : LdStCop <0, 1, "stcl">;
4862 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4863 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4864 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4865 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4866
4867 //===----------------------------------------------------------------------===//
4868 // Move between coprocessor and ARM core register.
4869 //
4870
4871 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4872                 list<dag> pattern>
4873   : ABI<0b1110, oops, iops, NoItinerary, opc,
4874         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4875   let Inst{20} = direction;
4876   let Inst{4} = 1;
4877
4878   bits<4> Rt;
4879   bits<4> cop;
4880   bits<3> opc1;
4881   bits<3> opc2;
4882   bits<4> CRm;
4883   bits<4> CRn;
4884
4885   let Inst{15-12} = Rt;
4886   let Inst{11-8}  = cop;
4887   let Inst{23-21} = opc1;
4888   let Inst{7-5}   = opc2;
4889   let Inst{3-0}   = CRm;
4890   let Inst{19-16} = CRn;
4891 }
4892
4893 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4894                     (outs),
4895                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4896                          c_imm:$CRm, imm0_7:$opc2),
4897                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4898                                   imm:$CRm, imm:$opc2)]>,
4899                     ComplexDeprecationPredicate<"MCR">;
4900 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4901                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4902                         c_imm:$CRm, 0, pred:$p)>;
4903 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4904                     (outs GPRwithAPSR:$Rt),
4905                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4906                          imm0_7:$opc2), []>;
4907 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4908                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4909                         c_imm:$CRm, 0, pred:$p)>;
4910
4911 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4912              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4913
4914 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4915                  list<dag> pattern>
4916   : ABXI<0b1110, oops, iops, NoItinerary,
4917          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4918   let Inst{31-24} = 0b11111110;
4919   let Inst{20} = direction;
4920   let Inst{4} = 1;
4921
4922   bits<4> Rt;
4923   bits<4> cop;
4924   bits<3> opc1;
4925   bits<3> opc2;
4926   bits<4> CRm;
4927   bits<4> CRn;
4928
4929   let Inst{15-12} = Rt;
4930   let Inst{11-8}  = cop;
4931   let Inst{23-21} = opc1;
4932   let Inst{7-5}   = opc2;
4933   let Inst{3-0}   = CRm;
4934   let Inst{19-16} = CRn;
4935 }
4936
4937 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4938                       (outs),
4939                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4940                            c_imm:$CRm, imm0_7:$opc2),
4941                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4942                                      imm:$CRm, imm:$opc2)]>;
4943 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4944                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4945                          c_imm:$CRm, 0)>;
4946 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4947                       (outs GPRwithAPSR:$Rt),
4948                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4949                            imm0_7:$opc2), []>;
4950 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4951                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4952                          c_imm:$CRm, 0)>;
4953
4954 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4955                               imm:$CRm, imm:$opc2),
4956                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4957
4958 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4959   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4960         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4961         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4962   let Inst{23-21} = 0b010;
4963   let Inst{20} = direction;
4964
4965   bits<4> Rt;
4966   bits<4> Rt2;
4967   bits<4> cop;
4968   bits<4> opc1;
4969   bits<4> CRm;
4970
4971   let Inst{15-12} = Rt;
4972   let Inst{19-16} = Rt2;
4973   let Inst{11-8}  = cop;
4974   let Inst{7-4}   = opc1;
4975   let Inst{3-0}   = CRm;
4976 }
4977
4978 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4979                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4980                                      GPRnopc:$Rt2, imm:$CRm)]>;
4981 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4982
4983 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4984   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4985          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4986          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4987   let Inst{31-28} = 0b1111;
4988   let Inst{23-21} = 0b010;
4989   let Inst{20} = direction;
4990
4991   bits<4> Rt;
4992   bits<4> Rt2;
4993   bits<4> cop;
4994   bits<4> opc1;
4995   bits<4> CRm;
4996
4997   let Inst{15-12} = Rt;
4998   let Inst{19-16} = Rt2;
4999   let Inst{11-8}  = cop;
5000   let Inst{7-4}   = opc1;
5001   let Inst{3-0}   = CRm;
5002
5003   let DecoderMethod = "DecodeMRRC2";
5004 }
5005
5006 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
5007                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
5008                                         GPRnopc:$Rt2, imm:$CRm)]>;
5009 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
5010
5011 //===----------------------------------------------------------------------===//
5012 // Move between special register and ARM core register
5013 //
5014
5015 // Move to ARM core register from Special Register
5016 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5017               "mrs", "\t$Rd, apsr", []> {
5018   bits<4> Rd;
5019   let Inst{23-16} = 0b00001111;
5020   let Unpredictable{19-17} = 0b111;
5021
5022   let Inst{15-12} = Rd;
5023
5024   let Inst{11-0} = 0b000000000000;
5025   let Unpredictable{11-0} = 0b110100001111;
5026 }
5027
5028 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
5029          Requires<[IsARM]>;
5030
5031 // The MRSsys instruction is the MRS instruction from the ARM ARM,
5032 // section B9.3.9, with the R bit set to 1.
5033 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
5034                  "mrs", "\t$Rd, spsr", []> {
5035   bits<4> Rd;
5036   let Inst{23-16} = 0b01001111;
5037   let Unpredictable{19-16} = 0b1111;
5038
5039   let Inst{15-12} = Rd;
5040
5041   let Inst{11-0} = 0b000000000000;
5042   let Unpredictable{11-0} = 0b110100001111;
5043 }
5044
5045 // Move from ARM core register to Special Register
5046 //
5047 // No need to have both system and application versions, the encodings are the
5048 // same and the assembly parser has no way to distinguish between them. The mask
5049 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
5050 // the mask with the fields to be accessed in the special register.
5051 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
5052               "msr", "\t$mask, $Rn", []> {
5053   bits<5> mask;
5054   bits<4> Rn;
5055
5056   let Inst{23} = 0;
5057   let Inst{22} = mask{4}; // R bit
5058   let Inst{21-20} = 0b10;
5059   let Inst{19-16} = mask{3-0};
5060   let Inst{15-12} = 0b1111;
5061   let Inst{11-4} = 0b00000000;
5062   let Inst{3-0} = Rn;
5063 }
5064
5065 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
5066                "msr", "\t$mask, $a", []> {
5067   bits<5> mask;
5068   bits<12> a;
5069
5070   let Inst{23} = 0;
5071   let Inst{22} = mask{4}; // R bit
5072   let Inst{21-20} = 0b10;
5073   let Inst{19-16} = mask{3-0};
5074   let Inst{15-12} = 0b1111;
5075   let Inst{11-0} = a;
5076 }
5077
5078 //===----------------------------------------------------------------------===//
5079 // TLS Instructions
5080 //
5081
5082 // __aeabi_read_tp preserves the registers r1-r3.
5083 // This is a pseudo inst so that we can get the encoding right,
5084 // complete with fixup for the aeabi_read_tp function.
5085 let isCall = 1,
5086   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
5087   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
5088                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
5089 }
5090
5091 //===----------------------------------------------------------------------===//
5092 // SJLJ Exception handling intrinsics
5093 //   eh_sjlj_setjmp() is an instruction sequence to store the return
5094 //   address and save #0 in R0 for the non-longjmp case.
5095 //   Since by its nature we may be coming from some other function to get
5096 //   here, and we're using the stack frame for the containing function to
5097 //   save/restore registers, we can't keep anything live in regs across
5098 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
5099 //   when we get here from a longjmp(). We force everything out of registers
5100 //   except for our own input by listing the relevant registers in Defs. By
5101 //   doing so, we also cause the prologue/epilogue code to actively preserve
5102 //   all of the callee-saved resgisters, which is exactly what we want.
5103 //   A constant value is passed in $val, and we use the location as a scratch.
5104 //
5105 // These are pseudo-instructions and are lowered to individual MC-insts, so
5106 // no encoding information is necessary.
5107 let Defs =
5108   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
5109     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
5110   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5111   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5112                                NoItinerary,
5113                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5114                            Requires<[IsARM, HasVFP2]>;
5115 }
5116
5117 let Defs =
5118   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
5119   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
5120   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
5121                                    NoItinerary,
5122                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
5123                                 Requires<[IsARM, NoVFP]>;
5124 }
5125
5126 // FIXME: Non-IOS version(s)
5127 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
5128     Defs = [ R7, LR, SP ] in {
5129 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
5130                              NoItinerary,
5131                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5132                                 Requires<[IsARM, IsIOS]>;
5133 }
5134
5135 // eh.sjlj.dispatchsetup pseudo-instruction.
5136 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5137 // the pseudo is expanded (which happens before any passes that need the
5138 // instruction size).
5139 let isBarrier = 1 in
5140 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5141
5142
5143 //===----------------------------------------------------------------------===//
5144 // Non-Instruction Patterns
5145 //
5146
5147 // ARMv4 indirect branch using (MOVr PC, dst)
5148 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5149   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5150                     4, IIC_Br, [(brind GPR:$dst)],
5151                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5152                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5153
5154 // Large immediate handling.
5155
5156 // 32-bit immediate using two piece so_imms or movw + movt.
5157 // This is a single pseudo instruction, the benefit is that it can be remat'd
5158 // as a single unit instead of having to handle reg inputs.
5159 // FIXME: Remove this when we can do generalized remat.
5160 let isReMaterializable = 1, isMoveImm = 1 in
5161 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5162                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5163                            Requires<[IsARM]>;
5164
5165 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5166 // It also makes it possible to rematerialize the instructions.
5167 // FIXME: Remove this when we can do generalized remat and when machine licm
5168 // can properly the instructions.
5169 let isReMaterializable = 1 in {
5170 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5171                               IIC_iMOVix2addpc,
5172                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5173                         Requires<[IsARM, UseMovt]>;
5174
5175 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5176                              IIC_iMOVix2,
5177                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
5178                         Requires<[IsARM, UseMovt]>;
5179
5180 let AddedComplexity = 10 in
5181 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5182                                 IIC_iMOVix2ld,
5183                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5184                     Requires<[IsARM, UseMovt]>;
5185 } // isReMaterializable
5186
5187 // ConstantPool, GlobalAddress, and JumpTable
5188 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
5189             Requires<[IsARM, DontUseMovt]>;
5190 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5191 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5192             Requires<[IsARM, UseMovt]>;
5193 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5194              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5195
5196 // TODO: add,sub,and, 3-instr forms?
5197
5198 // Tail calls. These patterns also apply to Thumb mode.
5199 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5200 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5201 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5202
5203 // Direct calls
5204 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5205 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5206              (BMOVPCB_CALL texternalsym:$func)>;
5207
5208 // zextload i1 -> zextload i8
5209 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5210 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5211
5212 // extload -> zextload
5213 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5214 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5215 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5216 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5217
5218 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5219
5220 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5221 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5222
5223 // smul* and smla*
5224 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5225                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5226                  (SMULBB GPR:$a, GPR:$b)>;
5227 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5228                  (SMULBB GPR:$a, GPR:$b)>;
5229 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5230                       (sra GPR:$b, (i32 16))),
5231                  (SMULBT GPR:$a, GPR:$b)>;
5232 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5233                  (SMULBT GPR:$a, GPR:$b)>;
5234 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5235                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5236                  (SMULTB GPR:$a, GPR:$b)>;
5237 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5238                 (SMULTB GPR:$a, GPR:$b)>;
5239 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5240                       (i32 16)),
5241                  (SMULWB GPR:$a, GPR:$b)>;
5242 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5243                  (SMULWB GPR:$a, GPR:$b)>;
5244
5245 def : ARMV5MOPat<(add GPR:$acc,
5246                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5247                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5248                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5249 def : ARMV5MOPat<(add GPR:$acc,
5250                       (mul sext_16_node:$a, sext_16_node:$b)),
5251                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5252 def : ARMV5MOPat<(add GPR:$acc,
5253                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5254                            (sra GPR:$b, (i32 16)))),
5255                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5256 def : ARMV5MOPat<(add GPR:$acc,
5257                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5258                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5259 def : ARMV5MOPat<(add GPR:$acc,
5260                       (mul (sra GPR:$a, (i32 16)),
5261                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5262                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5263 def : ARMV5MOPat<(add GPR:$acc,
5264                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5265                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5266 def : ARMV5MOPat<(add GPR:$acc,
5267                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5268                            (i32 16))),
5269                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5270 def : ARMV5MOPat<(add GPR:$acc,
5271                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5272                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5273
5274
5275 // Pre-v7 uses MCR for synchronization barriers.
5276 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5277          Requires<[IsARM, HasV6]>;
5278
5279 // SXT/UXT with no rotate
5280 let AddedComplexity = 16 in {
5281 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5282 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5283 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5284 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5285                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5286 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5287                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5288 }
5289
5290 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5291 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5292
5293 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5294                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5295 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5296                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5297
5298 // Atomic load/store patterns
5299 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5300              (LDRBrs ldst_so_reg:$src)>;
5301 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5302              (LDRBi12 addrmode_imm12:$src)>;
5303 def : ARMPat<(atomic_load_16 addrmode3:$src),
5304              (LDRH addrmode3:$src)>;
5305 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5306              (LDRrs ldst_so_reg:$src)>;
5307 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5308              (LDRi12 addrmode_imm12:$src)>;
5309 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5310              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5311 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5312              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5313 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5314              (STRH GPR:$val, addrmode3:$ptr)>;
5315 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5316              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5317 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5318              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5319
5320
5321 //===----------------------------------------------------------------------===//
5322 // Thumb Support
5323 //
5324
5325 include "ARMInstrThumb.td"
5326
5327 //===----------------------------------------------------------------------===//
5328 // Thumb2 Support
5329 //
5330
5331 include "ARMInstrThumb2.td"
5332
5333 //===----------------------------------------------------------------------===//
5334 // Floating Point Support
5335 //
5336
5337 include "ARMInstrVFP.td"
5338
5339 //===----------------------------------------------------------------------===//
5340 // Advanced SIMD (NEON) Support
5341 //
5342
5343 include "ARMInstrNEON.td"
5344
5345 //===----------------------------------------------------------------------===//
5346 // Assembler aliases
5347 //
5348
5349 // Memory barriers
5350 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5351 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5352 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5353
5354 // System instructions
5355 def : MnemonicAlias<"swi", "svc">;
5356
5357 // Load / Store Multiple
5358 def : MnemonicAlias<"ldmfd", "ldm">;
5359 def : MnemonicAlias<"ldmia", "ldm">;
5360 def : MnemonicAlias<"ldmea", "ldmdb">;
5361 def : MnemonicAlias<"stmfd", "stmdb">;
5362 def : MnemonicAlias<"stmia", "stm">;
5363 def : MnemonicAlias<"stmea", "stm">;
5364
5365 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5366 // shift amount is zero (i.e., unspecified).
5367 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5368                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5369         Requires<[IsARM, HasV6]>;
5370 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5371                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5372         Requires<[IsARM, HasV6]>;
5373
5374 // PUSH/POP aliases for STM/LDM
5375 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5376 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5377
5378 // SSAT/USAT optional shift operand.
5379 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5380                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5381 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5382                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5383
5384
5385 // Extend instruction optional rotate operand.
5386 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5387                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5388 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5389                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5390 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5391                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5392 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5393                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5394 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5395                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5396 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5397                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5398
5399 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5400                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5401 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5402                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5403 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5404                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5405 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5406                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5407 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5408                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5409 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5410                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5411
5412
5413 // RFE aliases
5414 def : MnemonicAlias<"rfefa", "rfeda">;
5415 def : MnemonicAlias<"rfeea", "rfedb">;
5416 def : MnemonicAlias<"rfefd", "rfeia">;
5417 def : MnemonicAlias<"rfeed", "rfeib">;
5418 def : MnemonicAlias<"rfe", "rfeia">;
5419
5420 // SRS aliases
5421 def : MnemonicAlias<"srsfa", "srsib">;
5422 def : MnemonicAlias<"srsea", "srsia">;
5423 def : MnemonicAlias<"srsfd", "srsdb">;
5424 def : MnemonicAlias<"srsed", "srsda">;
5425 def : MnemonicAlias<"srs", "srsia">;
5426
5427 // QSAX == QSUBADDX
5428 def : MnemonicAlias<"qsubaddx", "qsax">;
5429 // SASX == SADDSUBX
5430 def : MnemonicAlias<"saddsubx", "sasx">;
5431 // SHASX == SHADDSUBX
5432 def : MnemonicAlias<"shaddsubx", "shasx">;
5433 // SHSAX == SHSUBADDX
5434 def : MnemonicAlias<"shsubaddx", "shsax">;
5435 // SSAX == SSUBADDX
5436 def : MnemonicAlias<"ssubaddx", "ssax">;
5437 // UASX == UADDSUBX
5438 def : MnemonicAlias<"uaddsubx", "uasx">;
5439 // UHASX == UHADDSUBX
5440 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5441 // UHSAX == UHSUBADDX
5442 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5443 // UQASX == UQADDSUBX
5444 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5445 // UQSAX == UQSUBADDX
5446 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5447 // USAX == USUBADDX
5448 def : MnemonicAlias<"usubaddx", "usax">;
5449
5450 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5451 // for isel.
5452 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5453                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5454 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5455                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5456 // Same for AND <--> BIC
5457 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5458                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5459                           pred:$p, cc_out:$s)>;
5460 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5461                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5462                           pred:$p, cc_out:$s)>;
5463 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5464                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5465                           pred:$p, cc_out:$s)>;
5466 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5467                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5468                           pred:$p, cc_out:$s)>;
5469
5470 // Likewise, "add Rd, so_imm_neg" -> sub
5471 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5472                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5473 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5474                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5475 // Same for CMP <--> CMN via so_imm_neg
5476 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5477                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5478 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5479                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5480
5481 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5482 // LSR, ROR, and RRX instructions.
5483 // FIXME: We need C++ parser hooks to map the alias to the MOV
5484 //        encoding. It seems we should be able to do that sort of thing
5485 //        in tblgen, but it could get ugly.
5486 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5487 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5488                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5489                              cc_out:$s)>;
5490 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5491                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5492                              cc_out:$s)>;
5493 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5494                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5495                              cc_out:$s)>;
5496 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5497                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5498                              cc_out:$s)>;
5499 }
5500 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5501                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5502 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5503 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5504                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5505                              cc_out:$s)>;
5506 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5507                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5508                              cc_out:$s)>;
5509 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5510                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5511                              cc_out:$s)>;
5512 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5513                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5514                              cc_out:$s)>;
5515 }
5516
5517 // "neg" is and alias for "rsb rd, rn, #0"
5518 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5519                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5520
5521 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5522 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5523          Requires<[IsARM, NoV6]>;
5524
5525 // UMULL/SMULL are available on all arches, but the instruction definitions
5526 // need difference constraints pre-v6. Use these aliases for the assembly
5527 // parsing on pre-v6.
5528 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5529             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5530          Requires<[IsARM, NoV6]>;
5531 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5532             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5533          Requires<[IsARM, NoV6]>;
5534
5535 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5536 // is discarded.
5537 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;