lib/Target/ARM/ARMInstrInfo.td

   1 //===- ARMInstrInfo.td - Target Description for ARM Target -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the ARM instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 //===----------------------------------------------------------------------===//
  15 // ARM specific DAG Nodes.
  16 //
  17
  18 // Type profiles.
  19 def SDT_ARMCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  20 def SDT_ARMCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>, SDTCisVT<1, i32> ]>;
  21 def SDT_ARMStructByVal : SDTypeProfile<0, 4,
  22                                        [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  23                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  24
  25 def SDT_ARMSaveCallPC : SDTypeProfile<0, 1, []>;
  26
  27 def SDT_ARMcall    : SDTypeProfile<0, -1, [SDTCisPtrTy<0>]>;
  28
  29 def SDT_ARMCMov    : SDTypeProfile<1, 3,
  30                                    [SDTCisSameAs<0, 1>, SDTCisSameAs<0, 2>,
  31                                     SDTCisVT<3, i32>]>;
  32
  33 def SDT_ARMBrcond  : SDTypeProfile<0, 2,
  34                                    [SDTCisVT<0, OtherVT>, SDTCisVT<1, i32>]>;
  35
  36 def SDT_ARMBrJT    : SDTypeProfile<0, 3,
  37                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  38                                    SDTCisVT<2, i32>]>;
  39
  40 def SDT_ARMBr2JT   : SDTypeProfile<0, 4,
  41                                   [SDTCisPtrTy<0>, SDTCisVT<1, i32>,
  42                                    SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  43
  44 def SDT_ARMBCC_i64 : SDTypeProfile<0, 6,
  45                                   [SDTCisVT<0, i32>,
  46                                    SDTCisVT<1, i32>, SDTCisVT<2, i32>,
  47                                    SDTCisVT<3, i32>, SDTCisVT<4, i32>,
  48                                    SDTCisVT<5, OtherVT>]>;
  49
  50 def SDT_ARMAnd     : SDTypeProfile<1, 2,
  51                                    [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  52                                     SDTCisVT<2, i32>]>;
  53
  54 def SDT_ARMCmp     : SDTypeProfile<0, 2, [SDTCisSameAs<0, 1>]>;
  55
  56 def SDT_ARMPICAdd  : SDTypeProfile<1, 2, [SDTCisSameAs<0, 1>,
  57                                           SDTCisPtrTy<1>, SDTCisVT<2, i32>]>;
  58
  59 def SDT_ARMThreadPointer : SDTypeProfile<1, 0, [SDTCisPtrTy<0>]>;
  60 def SDT_ARMEH_SJLJ_Setjmp : SDTypeProfile<1, 2, [SDTCisInt<0>, SDTCisPtrTy<1>,
  61                                                  SDTCisInt<2>]>;
  62 def SDT_ARMEH_SJLJ_Longjmp: SDTypeProfile<0, 2, [SDTCisPtrTy<0>, SDTCisInt<1>]>;
  63
  64 def SDT_ARMMEMBARRIER     : SDTypeProfile<0, 1, [SDTCisInt<0>]>;
  65
  66 def SDT_ARMPREFETCH : SDTypeProfile<0, 3, [SDTCisPtrTy<0>, SDTCisSameAs<1, 2>,
  67                                            SDTCisInt<1>]>;
  68
  69 def SDT_ARMTCRET : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  70
  71 def SDT_ARMBFI : SDTypeProfile<1, 3, [SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  72                                       SDTCisVT<2, i32>, SDTCisVT<3, i32>]>;
  73
  74 def SDT_ARMVMAXNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  75 def SDT_ARMVMINNM : SDTypeProfile<1, 2, [SDTCisFP<0>, SDTCisFP<1>, SDTCisFP<2>]>;
  76
  77 def SDTBinaryArithWithFlags : SDTypeProfile<2, 2,
  78                                             [SDTCisSameAs<0, 2>,
  79                                              SDTCisSameAs<0, 3>,
  80                                              SDTCisInt<0>, SDTCisVT<1, i32>]>;
  81
  82 // SDTBinaryArithWithFlagsInOut - RES1, CPSR = op LHS, RHS, CPSR
  83 def SDTBinaryArithWithFlagsInOut : SDTypeProfile<2, 3,
  84                                             [SDTCisSameAs<0, 2>,
  85                                              SDTCisSameAs<0, 3>,
  86                                              SDTCisInt<0>,
  87                                              SDTCisVT<1, i32>,
  88                                              SDTCisVT<4, i32>]>;
  89
  90 def SDT_ARM64bitmlal : SDTypeProfile<2,4, [ SDTCisVT<0, i32>, SDTCisVT<1, i32>,
  91                                         SDTCisVT<2, i32>, SDTCisVT<3, i32>,
  92                                         SDTCisVT<4, i32>, SDTCisVT<5, i32> ] >;
  93 def ARMUmlal         : SDNode<"ARMISD::UMLAL", SDT_ARM64bitmlal>;
  94 def ARMSmlal         : SDNode<"ARMISD::SMLAL", SDT_ARM64bitmlal>;
  95
  96 // Node definitions.
  97 def ARMWrapper       : SDNode<"ARMISD::Wrapper",     SDTIntUnaryOp>;
  98 def ARMWrapperDYN    : SDNode<"ARMISD::WrapperDYN",  SDTIntUnaryOp>;
  99 def ARMWrapperPIC    : SDNode<"ARMISD::WrapperPIC",  SDTIntUnaryOp>;
 100 def ARMWrapperJT     : SDNode<"ARMISD::WrapperJT",   SDTIntBinOp>;
 101
 102 def ARMcallseq_start : SDNode<"ISD::CALLSEQ_START", SDT_ARMCallSeqStart,
 103                               [SDNPHasChain, SDNPSideEffect, SDNPOutGlue]>;
 104 def ARMcallseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_ARMCallSeqEnd,
 105                               [SDNPHasChain, SDNPSideEffect,
 106                                SDNPOptInGlue, SDNPOutGlue]>;
 107 def ARMcopystructbyval : SDNode<"ARMISD::COPY_STRUCT_BYVAL" ,
 108                                 SDT_ARMStructByVal,
 109                                 [SDNPHasChain, SDNPInGlue, SDNPOutGlue,
 110                                  SDNPMayStore, SDNPMayLoad]>;
 111
 112 def ARMcall          : SDNode<"ARMISD::CALL", SDT_ARMcall,
 113                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 114                                SDNPVariadic]>;
 115 def ARMcall_pred    : SDNode<"ARMISD::CALL_PRED", SDT_ARMcall,
 116                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 117                                SDNPVariadic]>;
 118 def ARMcall_nolink   : SDNode<"ARMISD::CALL_NOLINK", SDT_ARMcall,
 119                               [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
 120                                SDNPVariadic]>;
 121
 122 def ARMretflag       : SDNode<"ARMISD::RET_FLAG", SDTNone,
 123                               [SDNPHasChain, SDNPOptInGlue, SDNPVariadic]>;
 124
 125 def ARMcmov          : SDNode<"ARMISD::CMOV", SDT_ARMCMov,
 126                               [SDNPInGlue]>;
 127
 128 def ARMbrcond        : SDNode<"ARMISD::BRCOND", SDT_ARMBrcond,
 129                               [SDNPHasChain, SDNPInGlue, SDNPOutGlue]>;
 130
 131 def ARMbrjt          : SDNode<"ARMISD::BR_JT", SDT_ARMBrJT,
 132                               [SDNPHasChain]>;
 133 def ARMbr2jt         : SDNode<"ARMISD::BR2_JT", SDT_ARMBr2JT,
 134                               [SDNPHasChain]>;
 135
 136 def ARMBcci64        : SDNode<"ARMISD::BCC_i64", SDT_ARMBCC_i64,
 137                               [SDNPHasChain]>;
 138
 139 def ARMcmp           : SDNode<"ARMISD::CMP", SDT_ARMCmp,
 140                               [SDNPOutGlue]>;
 141
 142 def ARMcmn           : SDNode<"ARMISD::CMN", SDT_ARMCmp,
 143                               [SDNPOutGlue]>;
 144
 145 def ARMcmpZ          : SDNode<"ARMISD::CMPZ", SDT_ARMCmp,
 146                               [SDNPOutGlue, SDNPCommutative]>;
 147
 148 def ARMpic_add       : SDNode<"ARMISD::PIC_ADD", SDT_ARMPICAdd>;
 149
 150 def ARMsrl_flag      : SDNode<"ARMISD::SRL_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 151 def ARMsra_flag      : SDNode<"ARMISD::SRA_FLAG", SDTIntUnaryOp, [SDNPOutGlue]>;
 152 def ARMrrx           : SDNode<"ARMISD::RRX"     , SDTIntUnaryOp, [SDNPInGlue ]>;
 153
 154 def ARMaddc          : SDNode<"ARMISD::ADDC",  SDTBinaryArithWithFlags,
 155                               [SDNPCommutative]>;
 156 def ARMsubc          : SDNode<"ARMISD::SUBC",  SDTBinaryArithWithFlags>;
 157 def ARMadde          : SDNode<"ARMISD::ADDE",  SDTBinaryArithWithFlagsInOut>;
 158 def ARMsube          : SDNode<"ARMISD::SUBE",  SDTBinaryArithWithFlagsInOut>;
 159
 160 def ARMthread_pointer: SDNode<"ARMISD::THREAD_POINTER", SDT_ARMThreadPointer>;
 161 def ARMeh_sjlj_setjmp: SDNode<"ARMISD::EH_SJLJ_SETJMP",
 162                                SDT_ARMEH_SJLJ_Setjmp,
 163                                [SDNPHasChain, SDNPSideEffect]>;
 164 def ARMeh_sjlj_longjmp: SDNode<"ARMISD::EH_SJLJ_LONGJMP",
 165                                SDT_ARMEH_SJLJ_Longjmp,
 166                                [SDNPHasChain, SDNPSideEffect]>;
 167
 168 def ARMMemBarrier     : SDNode<"ARMISD::MEMBARRIER", SDT_ARMMEMBARRIER,
 169                                [SDNPHasChain, SDNPSideEffect]>;
 170 def ARMMemBarrierMCR  : SDNode<"ARMISD::MEMBARRIER_MCR", SDT_ARMMEMBARRIER,
 171                                [SDNPHasChain, SDNPSideEffect]>;
 172 def ARMPreload        : SDNode<"ARMISD::PRELOAD", SDT_ARMPREFETCH,
 173                                [SDNPHasChain, SDNPMayLoad, SDNPMayStore]>;
 174
 175 def ARMrbit          : SDNode<"ARMISD::RBIT", SDTIntUnaryOp>;
 176
 177 def ARMtcret         : SDNode<"ARMISD::TC_RETURN", SDT_ARMTCRET,
 178                         [SDNPHasChain,  SDNPOptInGlue, SDNPVariadic]>;
 179
 180 def ARMbfi           : SDNode<"ARMISD::BFI", SDT_ARMBFI>;
 181
 182 def ARMvmaxnm        : SDNode<"ARMISD::VMAXNM", SDT_ARMVMAXNM, []>;
 183 def ARMvminnm        : SDNode<"ARMISD::VMINNM", SDT_ARMVMINNM, []>;
 184
 185 //===----------------------------------------------------------------------===//
 186 // ARM Instruction Predicate Definitions.
 187 //
 188 def HasV4T           : Predicate<"Subtarget->hasV4TOps()">,
 189                                  AssemblerPredicate<"HasV4TOps", "armv4t">;
 190 def NoV4T            : Predicate<"!Subtarget->hasV4TOps()">;
 191 def HasV5T           : Predicate<"Subtarget->hasV5TOps()">;
 192 def HasV5TE          : Predicate<"Subtarget->hasV5TEOps()">,
 193                                  AssemblerPredicate<"HasV5TEOps", "armv5te">;
 194 def HasV6            : Predicate<"Subtarget->hasV6Ops()">,
 195                                  AssemblerPredicate<"HasV6Ops", "armv6">;
 196 def NoV6             : Predicate<"!Subtarget->hasV6Ops()">;
 197 def HasV6T2          : Predicate<"Subtarget->hasV6T2Ops()">,
 198                                  AssemblerPredicate<"HasV6T2Ops", "armv6t2">;
 199 def NoV6T2           : Predicate<"!Subtarget->hasV6T2Ops()">;
 200 def HasV7            : Predicate<"Subtarget->hasV7Ops()">,
 201                                  AssemblerPredicate<"HasV7Ops", "armv7">;
 202 def HasV8            : Predicate<"Subtarget->hasV8Ops()">,
 203                                  AssemblerPredicate<"HasV8Ops", "armv8">;
 204 def PreV8            : Predicate<"!Subtarget->hasV8Ops()">,
 205                                  AssemblerPredicate<"!HasV8Ops", "armv7 or earlier">;
 206 def NoVFP            : Predicate<"!Subtarget->hasVFP2()">;
 207 def HasVFP2          : Predicate<"Subtarget->hasVFP2()">,
 208                                  AssemblerPredicate<"FeatureVFP2", "VFP2">;
 209 def HasVFP3          : Predicate<"Subtarget->hasVFP3()">,
 210                                  AssemblerPredicate<"FeatureVFP3", "VFP3">;
 211 def HasVFP4          : Predicate<"Subtarget->hasVFP4()">,
 212                                  AssemblerPredicate<"FeatureVFP4", "VFP4">;
 213 def HasV8FP          : Predicate<"Subtarget->hasV8FP()">,
 214                                  AssemblerPredicate<"FeatureV8FP", "V8FP">;
 215 def HasNEON          : Predicate<"Subtarget->hasNEON()">,
 216                                  AssemblerPredicate<"FeatureNEON", "NEON">;
 217 def HasFP16          : Predicate<"Subtarget->hasFP16()">,
 218                                  AssemblerPredicate<"FeatureFP16","half-float">;
 219 def HasDivide        : Predicate<"Subtarget->hasDivide()">,
 220                                  AssemblerPredicate<"FeatureHWDiv", "divide">;
 221 def HasDivideInARM   : Predicate<"Subtarget->hasDivideInARMMode()">,
 222                                  AssemblerPredicate<"FeatureHWDivARM">;
 223 def HasT2ExtractPack : Predicate<"Subtarget->hasT2ExtractPack()">,
 224                                  AssemblerPredicate<"FeatureT2XtPk",
 225                                                      "pack/extract">;
 226 def HasThumb2DSP     : Predicate<"Subtarget->hasThumb2DSP()">,
 227                                  AssemblerPredicate<"FeatureDSPThumb2",
 228                                                     "thumb2-dsp">;
 229 def HasDB            : Predicate<"Subtarget->hasDataBarrier()">,
 230                                  AssemblerPredicate<"FeatureDB",
 231                                                     "data-barriers">;
 232 def HasMP            : Predicate<"Subtarget->hasMPExtension()">,
 233                                  AssemblerPredicate<"FeatureMP",
 234                                                     "mp-extensions">;
 235 def HasTrustZone     : Predicate<"Subtarget->hasTrustZone()">,
 236                                  AssemblerPredicate<"FeatureTrustZone",
 237                                                     "TrustZone">;
 238 def UseNEONForFP     : Predicate<"Subtarget->useNEONForSinglePrecisionFP()">;
 239 def DontUseNEONForFP : Predicate<"!Subtarget->useNEONForSinglePrecisionFP()">;
 240 def IsThumb          : Predicate<"Subtarget->isThumb()">,
 241                                  AssemblerPredicate<"ModeThumb", "thumb">;
 242 def IsThumb1Only     : Predicate<"Subtarget->isThumb1Only()">;
 243 def IsThumb2         : Predicate<"Subtarget->isThumb2()">,
 244                                  AssemblerPredicate<"ModeThumb,FeatureThumb2",
 245                                                     "thumb2">;
 246 def IsMClass         : Predicate<"Subtarget->isMClass()">,
 247                                  AssemblerPredicate<"FeatureMClass", "armv7m">;
 248 def IsARClass        : Predicate<"!Subtarget->isMClass()">,
 249                                  AssemblerPredicate<"!FeatureMClass",
 250                                                     "armv7a/r">;
 251 def IsARM            : Predicate<"!Subtarget->isThumb()">,
 252                                  AssemblerPredicate<"!ModeThumb", "arm-mode">;
 253 def IsIOS            : Predicate<"Subtarget->isTargetIOS()">;
 254 def IsNotIOS         : Predicate<"!Subtarget->isTargetIOS()">;
 255 def IsNaCl           : Predicate<"Subtarget->isTargetNaCl()">;
 256 def UseNaClTrap      : Predicate<"Subtarget->useNaClTrap()">,
 257                                  AssemblerPredicate<"FeatureNaClTrap", "NaCl">;
 258 def DontUseNaClTrap  : Predicate<"!Subtarget->useNaClTrap()">;
 259
 260 // FIXME: Eventually this will be just "hasV6T2Ops".
 261 def UseMovt          : Predicate<"Subtarget->useMovt()">;
 262 def DontUseMovt      : Predicate<"!Subtarget->useMovt()">;
 263 def UseFPVMLx        : Predicate<"Subtarget->useFPVMLx()">;
 264 def UseMulOps        : Predicate<"Subtarget->useMulOps()">;
 265
 266 // Prefer fused MAC for fp mul + add over fp VMLA / VMLS if they are available.
 267 // But only select them if more precision in FP computation is allowed.
 268 // Do not use them for Darwin platforms.
 269 def UseFusedMAC      : Predicate<"(TM.Options.AllowFPOpFusion =="
 270                                  " FPOpFusion::Fast) && "
 271                                  "!Subtarget->isTargetDarwin()">;
 272 def DontUseFusedMAC  : Predicate<"!(TM.Options.AllowFPOpFusion =="
 273                                  " FPOpFusion::Fast &&"
 274                                  " Subtarget->hasVFP4()) || "
 275                                  "Subtarget->isTargetDarwin()">;
 276
 277 // VGETLNi32 is microcoded on Swift - prefer VMOV.
 278 def HasFastVGETLNi32 : Predicate<"!Subtarget->isSwift()">;
 279 def HasSlowVGETLNi32 : Predicate<"Subtarget->isSwift()">;
 280
 281 // VDUP.32 is microcoded on Swift - prefer VMOV.
 282 def HasFastVDUP32 : Predicate<"!Subtarget->isSwift()">;
 283 def HasSlowVDUP32 : Predicate<"Subtarget->isSwift()">;
 284
 285 // Cortex-A9 prefers VMOVSR to VMOVDRR even when using NEON for scalar FP, as
 286 // this allows more effective execution domain optimization. See
 287 // setExecutionDomain().
 288 def UseVMOVSR : Predicate<"Subtarget->isCortexA9() || !Subtarget->useNEONForSinglePrecisionFP()">;
 289 def DontUseVMOVSR : Predicate<"!Subtarget->isCortexA9() && Subtarget->useNEONForSinglePrecisionFP()">;
 290
 291 def IsLE             : Predicate<"getTargetLowering()->isLittleEndian()">;
 292 def IsBE             : Predicate<"getTargetLowering()->isBigEndian()">;
 293
 294 //===----------------------------------------------------------------------===//
 295 // ARM Flag Definitions.
 296
 297 class RegConstraint<string C> {
 298   string Constraints = C;
 299 }
 300
 301 //===----------------------------------------------------------------------===//
 302 //  ARM specific transformation functions and pattern fragments.
 303 //
 304
 305 // imm_neg_XFORM - Return the negation of an i32 immediate value.
 306 def imm_neg_XFORM : SDNodeXForm<imm, [{
 307   return CurDAG->getTargetConstant(-(int)N->getZExtValue(), MVT::i32);
 308 }]>;
 309
 310 // imm_not_XFORM - Return the complement of a i32 immediate value.
 311 def imm_not_XFORM : SDNodeXForm<imm, [{
 312   return CurDAG->getTargetConstant(~(int)N->getZExtValue(), MVT::i32);
 313 }]>;
 314
 315 /// imm16_31 predicate - True if the 32-bit immediate is in the range [16,31].
 316 def imm16_31 : ImmLeaf<i32, [{
 317   return (int32_t)Imm >= 16 && (int32_t)Imm < 32;
 318 }]>;
 319
 320 def so_imm_neg_asmoperand : AsmOperandClass { let Name = "ARMSOImmNeg"; }
 321 def so_imm_neg : Operand<i32>, PatLeaf<(imm), [{
 322     unsigned Value = -(unsigned)N->getZExtValue();
 323     return Value && ARM_AM::getSOImmVal(Value) != -1;
 324   }], imm_neg_XFORM> {
 325   let ParserMatchClass = so_imm_neg_asmoperand;
 326 }
 327
 328 // Note: this pattern doesn't require an encoder method and such, as it's
 329 // only used on aliases (Pat<> and InstAlias<>). The actual encoding
 330 // is handled by the destination instructions, which use so_imm.
 331 def so_imm_not_asmoperand : AsmOperandClass { let Name = "ARMSOImmNot"; }
 332 def so_imm_not : Operand<i32>, PatLeaf<(imm), [{
 333     return ARM_AM::getSOImmVal(~(uint32_t)N->getZExtValue()) != -1;
 334   }], imm_not_XFORM> {
 335   let ParserMatchClass = so_imm_not_asmoperand;
 336 }
 337
 338 // sext_16_node predicate - True if the SDNode is sign-extended 16 or more bits.
 339 def sext_16_node : PatLeaf<(i32 GPR:$a), [{
 340   return CurDAG->ComputeNumSignBits(SDValue(N,0)) >= 17;
 341 }]>;
 342
 343 /// Split a 32-bit immediate into two 16 bit parts.
 344 def hi16 : SDNodeXForm<imm, [{
 345   return CurDAG->getTargetConstant((uint32_t)N->getZExtValue() >> 16, MVT::i32);
 346 }]>;
 347
 348 def lo16AllZero : PatLeaf<(i32 imm), [{
 349   // Returns true if all low 16-bits are 0.
 350   return (((uint32_t)N->getZExtValue()) & 0xFFFFUL) == 0;
 351 }], hi16>;
 352
 353 class BinOpWithFlagFrag<dag res> :
 354       PatFrag<(ops node:$LHS, node:$RHS, node:$FLAG), res>;
 355 class BinOpFrag<dag res> : PatFrag<(ops node:$LHS, node:$RHS), res>;
 356 class UnOpFrag <dag res> : PatFrag<(ops node:$Src), res>;
 357
 358 // An 'and' node with a single use.
 359 def and_su : PatFrag<(ops node:$lhs, node:$rhs), (and node:$lhs, node:$rhs), [{
 360   return N->hasOneUse();
 361 }]>;
 362
 363 // An 'xor' node with a single use.
 364 def xor_su : PatFrag<(ops node:$lhs, node:$rhs), (xor node:$lhs, node:$rhs), [{
 365   return N->hasOneUse();
 366 }]>;
 367
 368 // An 'fmul' node with a single use.
 369 def fmul_su : PatFrag<(ops node:$lhs, node:$rhs), (fmul node:$lhs, node:$rhs),[{
 370   return N->hasOneUse();
 371 }]>;
 372
 373 // An 'fadd' node which checks for single non-hazardous use.
 374 def fadd_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fadd node:$lhs, node:$rhs),[{
 375   return hasNoVMLxHazardUse(N);
 376 }]>;
 377
 378 // An 'fsub' node which checks for single non-hazardous use.
 379 def fsub_mlx : PatFrag<(ops node:$lhs, node:$rhs),(fsub node:$lhs, node:$rhs),[{
 380   return hasNoVMLxHazardUse(N);
 381 }]>;
 382
 383 //===----------------------------------------------------------------------===//
 384 // Operand Definitions.
 385 //
 386
 387 // Immediate operands with a shared generic asm render method.
 388 class ImmAsmOperand : AsmOperandClass { let RenderMethod = "addImmOperands"; }
 389
 390 // Branch target.
 391 // FIXME: rename brtarget to t2_brtarget
 392 def brtarget : Operand<OtherVT> {
 393   let EncoderMethod = "getBranchTargetOpValue";
 394   let OperandType = "OPERAND_PCREL";
 395   let DecoderMethod = "DecodeT2BROperand";
 396 }
 397
 398 // FIXME: get rid of this one?
 399 def uncondbrtarget : Operand<OtherVT> {
 400   let EncoderMethod = "getUnconditionalBranchTargetOpValue";
 401   let OperandType = "OPERAND_PCREL";
 402 }
 403
 404 // Branch target for ARM. Handles conditional/unconditional
 405 def br_target : Operand<OtherVT> {
 406   let EncoderMethod = "getARMBranchTargetOpValue";
 407   let OperandType = "OPERAND_PCREL";
 408 }
 409
 410 // Call target.
 411 // FIXME: rename bltarget to t2_bl_target?
 412 def bltarget : Operand<i32> {
 413   // Encoded the same as branch targets.
 414   let EncoderMethod = "getBranchTargetOpValue";
 415   let OperandType = "OPERAND_PCREL";
 416 }
 417
 418 // Call target for ARM. Handles conditional/unconditional
 419 // FIXME: rename bl_target to t2_bltarget?
 420 def bl_target : Operand<i32> {
 421   let EncoderMethod = "getARMBLTargetOpValue";
 422   let OperandType = "OPERAND_PCREL";
 423 }
 424
 425 def blx_target : Operand<i32> {
 426   let EncoderMethod = "getARMBLXTargetOpValue";
 427   let OperandType = "OPERAND_PCREL";
 428 }
 429
 430 // A list of registers separated by comma. Used by load/store multiple.
 431 def RegListAsmOperand : AsmOperandClass { let Name = "RegList"; }
 432 def reglist : Operand<i32> {
 433   let EncoderMethod = "getRegisterListOpValue";
 434   let ParserMatchClass = RegListAsmOperand;
 435   let PrintMethod = "printRegisterList";
 436   let DecoderMethod = "DecodeRegListOperand";
 437 }
 438
 439 def GPRPairOp : RegisterOperand<GPRPair, "printGPRPairOperand">;
 440
 441 def DPRRegListAsmOperand : AsmOperandClass { let Name = "DPRRegList"; }
 442 def dpr_reglist : Operand<i32> {
 443   let EncoderMethod = "getRegisterListOpValue";
 444   let ParserMatchClass = DPRRegListAsmOperand;
 445   let PrintMethod = "printRegisterList";
 446   let DecoderMethod = "DecodeDPRRegListOperand";
 447 }
 448
 449 def SPRRegListAsmOperand : AsmOperandClass { let Name = "SPRRegList"; }
 450 def spr_reglist : Operand<i32> {
 451   let EncoderMethod = "getRegisterListOpValue";
 452   let ParserMatchClass = SPRRegListAsmOperand;
 453   let PrintMethod = "printRegisterList";
 454   let DecoderMethod = "DecodeSPRRegListOperand";
 455 }
 456
 457 // An operand for the CONSTPOOL_ENTRY pseudo-instruction.
 458 def cpinst_operand : Operand<i32> {
 459   let PrintMethod = "printCPInstOperand";
 460 }
 461
 462 // Local PC labels.
 463 def pclabel : Operand<i32> {
 464   let PrintMethod = "printPCLabel";
 465 }
 466
 467 // ADR instruction labels.
 468 def AdrLabelAsmOperand : AsmOperandClass { let Name = "AdrLabel"; }
 469 def adrlabel : Operand<i32> {
 470   let EncoderMethod = "getAdrLabelOpValue";
 471   let ParserMatchClass = AdrLabelAsmOperand;
 472   let PrintMethod = "printAdrLabelOperand<0>";
 473 }
 474
 475 def neon_vcvt_imm32 : Operand<i32> {
 476   let EncoderMethod = "getNEONVcvtImm32OpValue";
 477   let DecoderMethod = "DecodeVCVTImmOperand";
 478 }
 479
 480 // rot_imm: An integer that encodes a rotate amount. Must be 8, 16, or 24.
 481 def rot_imm_XFORM: SDNodeXForm<imm, [{
 482   switch (N->getZExtValue()){
 483   default: assert(0);
 484   case 0:  return CurDAG->getTargetConstant(0, MVT::i32);
 485   case 8:  return CurDAG->getTargetConstant(1, MVT::i32);
 486   case 16: return CurDAG->getTargetConstant(2, MVT::i32);
 487   case 24: return CurDAG->getTargetConstant(3, MVT::i32);
 488   }
 489 }]>;
 490 def RotImmAsmOperand : AsmOperandClass {
 491   let Name = "RotImm";
 492   let ParserMethod = "parseRotImm";
 493 }
 494 def rot_imm : Operand<i32>, PatLeaf<(i32 imm), [{
 495     int32_t v = N->getZExtValue();
 496     return v == 8 || v == 16 || v == 24; }],
 497     rot_imm_XFORM> {
 498   let PrintMethod = "printRotImmOperand";
 499   let ParserMatchClass = RotImmAsmOperand;
 500 }
 501
 502 // shift_imm: An integer that encodes a shift amount and the type of shift
 503 // (asr or lsl). The 6-bit immediate encodes as:
 504 //    {5}     0 ==> lsl
 505 //            1     asr
 506 //    {4-0}   imm5 shift amount.
 507 //            asr #32 encoded as imm5 == 0.
 508 def ShifterImmAsmOperand : AsmOperandClass {
 509   let Name = "ShifterImm";
 510   let ParserMethod = "parseShifterImm";
 511 }
 512 def shift_imm : Operand<i32> {
 513   let PrintMethod = "printShiftImmOperand";
 514   let ParserMatchClass = ShifterImmAsmOperand;
 515 }
 516
 517 // shifter_operand operands: so_reg_reg, so_reg_imm, and so_imm.
 518 def ShiftedRegAsmOperand : AsmOperandClass { let Name = "RegShiftedReg"; }
 519 def so_reg_reg : Operand<i32>,  // reg reg imm
 520                  ComplexPattern<i32, 3, "SelectRegShifterOperand",
 521                                 [shl, srl, sra, rotr]> {
 522   let EncoderMethod = "getSORegRegOpValue";
 523   let PrintMethod = "printSORegRegOperand";
 524   let DecoderMethod = "DecodeSORegRegOperand";
 525   let ParserMatchClass = ShiftedRegAsmOperand;
 526   let MIOperandInfo = (ops GPRnopc, GPRnopc, i32imm);
 527 }
 528
 529 def ShiftedImmAsmOperand : AsmOperandClass { let Name = "RegShiftedImm"; }
 530 def so_reg_imm : Operand<i32>, // reg imm
 531                  ComplexPattern<i32, 2, "SelectImmShifterOperand",
 532                                 [shl, srl, sra, rotr]> {
 533   let EncoderMethod = "getSORegImmOpValue";
 534   let PrintMethod = "printSORegImmOperand";
 535   let DecoderMethod = "DecodeSORegImmOperand";
 536   let ParserMatchClass = ShiftedImmAsmOperand;
 537   let MIOperandInfo = (ops GPR, i32imm);
 538 }
 539
 540 // FIXME: Does this need to be distinct from so_reg?
 541 def shift_so_reg_reg : Operand<i32>,    // reg reg imm
 542                    ComplexPattern<i32, 3, "SelectShiftRegShifterOperand",
 543                                   [shl,srl,sra,rotr]> {
 544   let EncoderMethod = "getSORegRegOpValue";
 545   let PrintMethod = "printSORegRegOperand";
 546   let DecoderMethod = "DecodeSORegRegOperand";
 547   let ParserMatchClass = ShiftedRegAsmOperand;
 548   let MIOperandInfo = (ops GPR, GPR, i32imm);
 549 }
 550
 551 // FIXME: Does this need to be distinct from so_reg?
 552 def shift_so_reg_imm : Operand<i32>,    // reg reg imm
 553                    ComplexPattern<i32, 2, "SelectShiftImmShifterOperand",
 554                                   [shl,srl,sra,rotr]> {
 555   let EncoderMethod = "getSORegImmOpValue";
 556   let PrintMethod = "printSORegImmOperand";
 557   let DecoderMethod = "DecodeSORegImmOperand";
 558   let ParserMatchClass = ShiftedImmAsmOperand;
 559   let MIOperandInfo = (ops GPR, i32imm);
 560 }
 561
 562
 563 // so_imm - Match a 32-bit shifter_operand immediate operand, which is an
 564 // 8-bit immediate rotated by an arbitrary number of bits.
 565 def SOImmAsmOperand: ImmAsmOperand { let Name = "ARMSOImm"; }
 566 def so_imm : Operand<i32>, ImmLeaf<i32, [{
 567     return ARM_AM::getSOImmVal(Imm) != -1;
 568   }]> {
 569   let EncoderMethod = "getSOImmOpValue";
 570   let ParserMatchClass = SOImmAsmOperand;
 571   let DecoderMethod = "DecodeSOImmOperand";
 572 }
 573
 574 // Break so_imm's up into two pieces.  This handles immediates with up to 16
 575 // bits set in them.  This uses so_imm2part to match and so_imm2part_[12] to
 576 // get the first/second pieces.
 577 def so_imm2part : PatLeaf<(imm), [{
 578       return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 579 }]>;
 580
 581 /// arm_i32imm - True for +V6T2, or true only if so_imm2part is true.
 582 ///
 583 def arm_i32imm : PatLeaf<(imm), [{
 584   if (Subtarget->hasV6T2Ops())
 585     return true;
 586   return ARM_AM::isSOImmTwoPartVal((unsigned)N->getZExtValue());
 587 }]>;
 588
 589 /// imm0_1 predicate - Immediate in the range [0,1].
 590 def Imm0_1AsmOperand: ImmAsmOperand { let Name = "Imm0_1"; }
 591 def imm0_1 : Operand<i32> { let ParserMatchClass = Imm0_1AsmOperand; }
 592
 593 /// imm0_3 predicate - Immediate in the range [0,3].
 594 def Imm0_3AsmOperand: ImmAsmOperand { let Name = "Imm0_3"; }
 595 def imm0_3 : Operand<i32> { let ParserMatchClass = Imm0_3AsmOperand; }
 596
 597 /// imm0_4 predicate - Immediate in the range [0,4].
 598 def Imm0_4AsmOperand : ImmAsmOperand
 599 {
 600   let Name = "Imm0_4";
 601   let DiagnosticType = "ImmRange0_4";
 602 }
 603 def imm0_4 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 5; }]> {
 604   let ParserMatchClass = Imm0_4AsmOperand;
 605   let DecoderMethod = "DecodeImm0_4";
 606 }
 607
 608 /// imm0_7 predicate - Immediate in the range [0,7].
 609 def Imm0_7AsmOperand: ImmAsmOperand { let Name = "Imm0_7"; }
 610 def imm0_7 : Operand<i32>, ImmLeaf<i32, [{
 611   return Imm >= 0 && Imm < 8;
 612 }]> {
 613   let ParserMatchClass = Imm0_7AsmOperand;
 614 }
 615
 616 /// imm8 predicate - Immediate is exactly 8.
 617 def Imm8AsmOperand: ImmAsmOperand { let Name = "Imm8"; }
 618 def imm8 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 8; }]> {
 619   let ParserMatchClass = Imm8AsmOperand;
 620 }
 621
 622 /// imm16 predicate - Immediate is exactly 16.
 623 def Imm16AsmOperand: ImmAsmOperand { let Name = "Imm16"; }
 624 def imm16 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 16; }]> {
 625   let ParserMatchClass = Imm16AsmOperand;
 626 }
 627
 628 /// imm32 predicate - Immediate is exactly 32.
 629 def Imm32AsmOperand: ImmAsmOperand { let Name = "Imm32"; }
 630 def imm32 : Operand<i32>, ImmLeaf<i32, [{ return Imm == 32; }]> {
 631   let ParserMatchClass = Imm32AsmOperand;
 632 }
 633
 634 /// imm1_7 predicate - Immediate in the range [1,7].
 635 def Imm1_7AsmOperand: ImmAsmOperand { let Name = "Imm1_7"; }
 636 def imm1_7 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 8; }]> {
 637   let ParserMatchClass = Imm1_7AsmOperand;
 638 }
 639
 640 /// imm1_15 predicate - Immediate in the range [1,15].
 641 def Imm1_15AsmOperand: ImmAsmOperand { let Name = "Imm1_15"; }
 642 def imm1_15 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 16; }]> {
 643   let ParserMatchClass = Imm1_15AsmOperand;
 644 }
 645
 646 /// imm1_31 predicate - Immediate in the range [1,31].
 647 def Imm1_31AsmOperand: ImmAsmOperand { let Name = "Imm1_31"; }
 648 def imm1_31 : Operand<i32>, ImmLeaf<i32, [{ return Imm > 0 && Imm < 32; }]> {
 649   let ParserMatchClass = Imm1_31AsmOperand;
 650 }
 651
 652 /// imm0_15 predicate - Immediate in the range [0,15].
 653 def Imm0_15AsmOperand: ImmAsmOperand {
 654   let Name = "Imm0_15";
 655   let DiagnosticType = "ImmRange0_15";
 656 }
 657 def imm0_15 : Operand<i32>, ImmLeaf<i32, [{
 658   return Imm >= 0 && Imm < 16;
 659 }]> {
 660   let ParserMatchClass = Imm0_15AsmOperand;
 661 }
 662
 663 /// imm0_31 predicate - True if the 32-bit immediate is in the range [0,31].
 664 def Imm0_31AsmOperand: ImmAsmOperand { let Name = "Imm0_31"; }
 665 def imm0_31 : Operand<i32>, ImmLeaf<i32, [{
 666   return Imm >= 0 && Imm < 32;
 667 }]> {
 668   let ParserMatchClass = Imm0_31AsmOperand;
 669 }
 670
 671 /// imm0_32 predicate - True if the 32-bit immediate is in the range [0,32].
 672 def Imm0_32AsmOperand: ImmAsmOperand { let Name = "Imm0_32"; }
 673 def imm0_32 : Operand<i32>, ImmLeaf<i32, [{
 674   return Imm >= 0 && Imm < 32;
 675 }]> {
 676   let ParserMatchClass = Imm0_32AsmOperand;
 677 }
 678
 679 /// imm0_63 predicate - True if the 32-bit immediate is in the range [0,63].
 680 def Imm0_63AsmOperand: ImmAsmOperand { let Name = "Imm0_63"; }
 681 def imm0_63 : Operand<i32>, ImmLeaf<i32, [{
 682   return Imm >= 0 && Imm < 64;
 683 }]> {
 684   let ParserMatchClass = Imm0_63AsmOperand;
 685 }
 686
 687 /// imm0_255 predicate - Immediate in the range [0,255].
 688 def Imm0_255AsmOperand : ImmAsmOperand { let Name = "Imm0_255"; }
 689 def imm0_255 : Operand<i32>, ImmLeaf<i32, [{ return Imm >= 0 && Imm < 256; }]> {
 690   let ParserMatchClass = Imm0_255AsmOperand;
 691 }
 692
 693 /// imm0_65535 - An immediate is in the range [0.65535].
 694 def Imm0_65535AsmOperand: ImmAsmOperand { let Name = "Imm0_65535"; }
 695 def imm0_65535 : Operand<i32>, ImmLeaf<i32, [{
 696   return Imm >= 0 && Imm < 65536;
 697 }]> {
 698   let ParserMatchClass = Imm0_65535AsmOperand;
 699 }
 700
 701 // imm0_65535_neg - An immediate whose negative value is in the range [0.65535].
 702 def imm0_65535_neg : Operand<i32>, ImmLeaf<i32, [{
 703   return -Imm >= 0 && -Imm < 65536;
 704 }]>;
 705
 706 // imm0_65535_expr - For movt/movw - 16-bit immediate that can also reference
 707 // a relocatable expression.
 708 //
 709 // FIXME: This really needs a Thumb version separate from the ARM version.
 710 // While the range is the same, and can thus use the same match class,
 711 // the encoding is different so it should have a different encoder method.
 712 def Imm0_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm0_65535Expr"; }
 713 def imm0_65535_expr : Operand<i32> {
 714   let EncoderMethod = "getHiLo16ImmOpValue";
 715   let ParserMatchClass = Imm0_65535ExprAsmOperand;
 716 }
 717
 718 def Imm256_65535ExprAsmOperand: ImmAsmOperand { let Name = "Imm256_65535Expr"; }
 719 def imm256_65535_expr : Operand<i32> {
 720   let ParserMatchClass = Imm256_65535ExprAsmOperand;
 721 }
 722
 723 /// imm24b - True if the 32-bit immediate is encodable in 24 bits.
 724 def Imm24bitAsmOperand: ImmAsmOperand { let Name = "Imm24bit"; }
 725 def imm24b : Operand<i32>, ImmLeaf<i32, [{
 726   return Imm >= 0 && Imm <= 0xffffff;
 727 }]> {
 728   let ParserMatchClass = Imm24bitAsmOperand;
 729 }
 730
 731
 732 /// bf_inv_mask_imm predicate - An AND mask to clear an arbitrary width bitfield
 733 /// e.g., 0xf000ffff
 734 def BitfieldAsmOperand : AsmOperandClass {
 735   let Name = "Bitfield";
 736   let ParserMethod = "parseBitfield";
 737 }
 738
 739 def bf_inv_mask_imm : Operand<i32>,
 740                       PatLeaf<(imm), [{
 741   return ARM::isBitFieldInvertedMask(N->getZExtValue());
 742 }] > {
 743   let EncoderMethod = "getBitfieldInvertedMaskOpValue";
 744   let PrintMethod = "printBitfieldInvMaskImmOperand";
 745   let DecoderMethod = "DecodeBitfieldMaskOperand";
 746   let ParserMatchClass = BitfieldAsmOperand;
 747 }
 748
 749 def imm1_32_XFORM: SDNodeXForm<imm, [{
 750   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 751 }]>;
 752 def Imm1_32AsmOperand: AsmOperandClass { let Name = "Imm1_32"; }
 753 def imm1_32 : Operand<i32>, PatLeaf<(imm), [{
 754    uint64_t Imm = N->getZExtValue();
 755    return Imm > 0 && Imm <= 32;
 756  }],
 757     imm1_32_XFORM> {
 758   let PrintMethod = "printImmPlusOneOperand";
 759   let ParserMatchClass = Imm1_32AsmOperand;
 760 }
 761
 762 def imm1_16_XFORM: SDNodeXForm<imm, [{
 763   return CurDAG->getTargetConstant((int)N->getZExtValue() - 1, MVT::i32);
 764 }]>;
 765 def Imm1_16AsmOperand: AsmOperandClass { let Name = "Imm1_16"; }
 766 def imm1_16 : Operand<i32>, PatLeaf<(imm), [{ return Imm > 0 && Imm <= 16; }],
 767     imm1_16_XFORM> {
 768   let PrintMethod = "printImmPlusOneOperand";
 769   let ParserMatchClass = Imm1_16AsmOperand;
 770 }
 771
 772 // Define ARM specific addressing modes.
 773 // addrmode_imm12 := reg +/- imm12
 774 //
 775 def MemImm12OffsetAsmOperand : AsmOperandClass { let Name = "MemImm12Offset"; }
 776 class AddrMode_Imm12 : Operand<i32>,
 777                      ComplexPattern<i32, 2, "SelectAddrModeImm12", []> {
 778   // 12-bit immediate operand. Note that instructions using this encode
 779   // #0 and #-0 differently. We flag #-0 as the magic value INT32_MIN. All other
 780   // immediate values are as normal.
 781
 782   let EncoderMethod = "getAddrModeImm12OpValue";
 783   let DecoderMethod = "DecodeAddrModeImm12Operand";
 784   let ParserMatchClass = MemImm12OffsetAsmOperand;
 785   let MIOperandInfo = (ops GPR:$base, i32imm:$offsimm);
 786 }
 787
 788 def addrmode_imm12 : AddrMode_Imm12 {
 789   let PrintMethod = "printAddrModeImm12Operand<false>";
 790 }
 791
 792 def addrmode_imm12_pre : AddrMode_Imm12 {
 793   let PrintMethod = "printAddrModeImm12Operand<true>";
 794 }
 795
 796 // ldst_so_reg := reg +/- reg shop imm
 797 //
 798 def MemRegOffsetAsmOperand : AsmOperandClass { let Name = "MemRegOffset"; }
 799 def ldst_so_reg : Operand<i32>,
 800                   ComplexPattern<i32, 3, "SelectLdStSOReg", []> {
 801   let EncoderMethod = "getLdStSORegOpValue";
 802   // FIXME: Simplify the printer
 803   let PrintMethod = "printAddrMode2Operand";
 804   let DecoderMethod = "DecodeSORegMemOperand";
 805   let ParserMatchClass = MemRegOffsetAsmOperand;
 806   let MIOperandInfo = (ops GPR:$base, GPRnopc:$offsreg, i32imm:$shift);
 807 }
 808
 809 // postidx_imm8 := +/- [0,255]
 810 //
 811 // 9 bit value:
 812 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 813 //  {7-0}     [0,255] imm8 value.
 814 def PostIdxImm8AsmOperand : AsmOperandClass { let Name = "PostIdxImm8"; }
 815 def postidx_imm8 : Operand<i32> {
 816   let PrintMethod = "printPostIdxImm8Operand";
 817   let ParserMatchClass = PostIdxImm8AsmOperand;
 818   let MIOperandInfo = (ops i32imm);
 819 }
 820
 821 // postidx_imm8s4 := +/- [0,1020]
 822 //
 823 // 9 bit value:
 824 //  {8}       1 is imm8 is non-negative. 0 otherwise.
 825 //  {7-0}     [0,255] imm8 value, scaled by 4.
 826 def PostIdxImm8s4AsmOperand : AsmOperandClass { let Name = "PostIdxImm8s4"; }
 827 def postidx_imm8s4 : Operand<i32> {
 828   let PrintMethod = "printPostIdxImm8s4Operand";
 829   let ParserMatchClass = PostIdxImm8s4AsmOperand;
 830   let MIOperandInfo = (ops i32imm);
 831 }
 832
 833
 834 // postidx_reg := +/- reg
 835 //
 836 def PostIdxRegAsmOperand : AsmOperandClass {
 837   let Name = "PostIdxReg";
 838   let ParserMethod = "parsePostIdxReg";
 839 }
 840 def postidx_reg : Operand<i32> {
 841   let EncoderMethod = "getPostIdxRegOpValue";
 842   let DecoderMethod = "DecodePostIdxReg";
 843   let PrintMethod = "printPostIdxRegOperand";
 844   let ParserMatchClass = PostIdxRegAsmOperand;
 845   let MIOperandInfo = (ops GPRnopc, i32imm);
 846 }
 847
 848
 849 // addrmode2 := reg +/- imm12
 850 //           := reg +/- reg shop imm
 851 //
 852 // FIXME: addrmode2 should be refactored the rest of the way to always
 853 // use explicit imm vs. reg versions above (addrmode_imm12 and ldst_so_reg).
 854 def AddrMode2AsmOperand : AsmOperandClass { let Name = "AddrMode2"; }
 855 def addrmode2 : Operand<i32>,
 856                 ComplexPattern<i32, 3, "SelectAddrMode2", []> {
 857   let EncoderMethod = "getAddrMode2OpValue";
 858   let PrintMethod = "printAddrMode2Operand";
 859   let ParserMatchClass = AddrMode2AsmOperand;
 860   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 861 }
 862
 863 def PostIdxRegShiftedAsmOperand : AsmOperandClass {
 864   let Name = "PostIdxRegShifted";
 865   let ParserMethod = "parsePostIdxReg";
 866 }
 867 def am2offset_reg : Operand<i32>,
 868                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetReg",
 869                 [], [SDNPWantRoot]> {
 870   let EncoderMethod = "getAddrMode2OffsetOpValue";
 871   let PrintMethod = "printAddrMode2OffsetOperand";
 872   // When using this for assembly, it's always as a post-index offset.
 873   let ParserMatchClass = PostIdxRegShiftedAsmOperand;
 874   let MIOperandInfo = (ops GPRnopc, i32imm);
 875 }
 876
 877 // FIXME: am2offset_imm should only need the immediate, not the GPR. Having
 878 // the GPR is purely vestigal at this point.
 879 def AM2OffsetImmAsmOperand : AsmOperandClass { let Name = "AM2OffsetImm"; }
 880 def am2offset_imm : Operand<i32>,
 881                 ComplexPattern<i32, 2, "SelectAddrMode2OffsetImm",
 882                 [], [SDNPWantRoot]> {
 883   let EncoderMethod = "getAddrMode2OffsetOpValue";
 884   let PrintMethod = "printAddrMode2OffsetOperand";
 885   let ParserMatchClass = AM2OffsetImmAsmOperand;
 886   let MIOperandInfo = (ops GPRnopc, i32imm);
 887 }
 888
 889
 890 // addrmode3 := reg +/- reg
 891 // addrmode3 := reg +/- imm8
 892 //
 893 // FIXME: split into imm vs. reg versions.
 894 def AddrMode3AsmOperand : AsmOperandClass { let Name = "AddrMode3"; }
 895 class AddrMode3 : Operand<i32>,
 896                   ComplexPattern<i32, 3, "SelectAddrMode3", []> {
 897   let EncoderMethod = "getAddrMode3OpValue";
 898   let ParserMatchClass = AddrMode3AsmOperand;
 899   let MIOperandInfo = (ops GPR:$base, GPR:$offsreg, i32imm:$offsimm);
 900 }
 901
 902 def addrmode3 : AddrMode3
 903 {
 904   let PrintMethod = "printAddrMode3Operand<false>";
 905 }
 906
 907 def addrmode3_pre : AddrMode3
 908 {
 909   let PrintMethod = "printAddrMode3Operand<true>";
 910 }
 911
 912 // FIXME: split into imm vs. reg versions.
 913 // FIXME: parser method to handle +/- register.
 914 def AM3OffsetAsmOperand : AsmOperandClass {
 915   let Name = "AM3Offset";
 916   let ParserMethod = "parseAM3Offset";
 917 }
 918 def am3offset : Operand<i32>,
 919                 ComplexPattern<i32, 2, "SelectAddrMode3Offset",
 920                                [], [SDNPWantRoot]> {
 921   let EncoderMethod = "getAddrMode3OffsetOpValue";
 922   let PrintMethod = "printAddrMode3OffsetOperand";
 923   let ParserMatchClass = AM3OffsetAsmOperand;
 924   let MIOperandInfo = (ops GPR, i32imm);
 925 }
 926
 927 // ldstm_mode := {ia, ib, da, db}
 928 //
 929 def ldstm_mode : OptionalDefOperand<OtherVT, (ops i32), (ops (i32 1))> {
 930   let EncoderMethod = "getLdStmModeOpValue";
 931   let PrintMethod = "printLdStmModeOperand";
 932 }
 933
 934 // addrmode5 := reg +/- imm8*4
 935 //
 936 def AddrMode5AsmOperand : AsmOperandClass { let Name = "AddrMode5"; }
 937 class AddrMode5 : Operand<i32>,
 938                   ComplexPattern<i32, 2, "SelectAddrMode5", []> {
 939   let EncoderMethod = "getAddrMode5OpValue";
 940   let DecoderMethod = "DecodeAddrMode5Operand";
 941   let ParserMatchClass = AddrMode5AsmOperand;
 942   let MIOperandInfo = (ops GPR:$base, i32imm);
 943 }
 944
 945 def addrmode5 : AddrMode5 {
 946    let PrintMethod = "printAddrMode5Operand<false>";
 947 }
 948
 949 def addrmode5_pre : AddrMode5 {
 950    let PrintMethod = "printAddrMode5Operand<true>";
 951 }
 952
 953 // addrmode6 := reg with optional alignment
 954 //
 955 def AddrMode6AsmOperand : AsmOperandClass { let Name = "AlignedMemory"; }
 956 def addrmode6 : Operand<i32>,
 957                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 958   let PrintMethod = "printAddrMode6Operand";
 959   let MIOperandInfo = (ops GPR:$addr, i32imm:$align);
 960   let EncoderMethod = "getAddrMode6AddressOpValue";
 961   let DecoderMethod = "DecodeAddrMode6Operand";
 962   let ParserMatchClass = AddrMode6AsmOperand;
 963 }
 964
 965 def am6offset : Operand<i32>,
 966                 ComplexPattern<i32, 1, "SelectAddrMode6Offset",
 967                                [], [SDNPWantRoot]> {
 968   let PrintMethod = "printAddrMode6OffsetOperand";
 969   let MIOperandInfo = (ops GPR);
 970   let EncoderMethod = "getAddrMode6OffsetOpValue";
 971   let DecoderMethod = "DecodeGPRRegisterClass";
 972 }
 973
 974 // Special version of addrmode6 to handle alignment encoding for VST1/VLD1
 975 // (single element from one lane) for size 32.
 976 def addrmode6oneL32 : Operand<i32>,
 977                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 978   let PrintMethod = "printAddrMode6Operand";
 979   let MIOperandInfo = (ops GPR:$addr, i32imm);
 980   let EncoderMethod = "getAddrMode6OneLane32AddressOpValue";
 981 }
 982
 983 // Special version of addrmode6 to handle alignment encoding for VLD-dup
 984 // instructions, specifically VLD4-dup.
 985 def addrmode6dup : Operand<i32>,
 986                 ComplexPattern<i32, 2, "SelectAddrMode6", [], [SDNPWantParent]>{
 987   let PrintMethod = "printAddrMode6Operand";
 988   let MIOperandInfo = (ops GPR:$addr, i32imm);
 989   let EncoderMethod = "getAddrMode6DupAddressOpValue";
 990   // FIXME: This is close, but not quite right. The alignment specifier is
 991   // different.
 992   let ParserMatchClass = AddrMode6AsmOperand;
 993 }
 994
 995 // addrmodepc := pc + reg
 996 //
 997 def addrmodepc : Operand<i32>,
 998                  ComplexPattern<i32, 2, "SelectAddrModePC", []> {
 999   let PrintMethod = "printAddrModePCOperand";
1000   let MIOperandInfo = (ops GPR, i32imm);
1001 }
1002
1003 // addr_offset_none := reg
1004 //
1005 def MemNoOffsetAsmOperand : AsmOperandClass { let Name = "MemNoOffset"; }
1006 def addr_offset_none : Operand<i32>,
1007                        ComplexPattern<i32, 1, "SelectAddrOffsetNone", []> {
1008   let PrintMethod = "printAddrMode7Operand";
1009   let DecoderMethod = "DecodeAddrMode7Operand";
1010   let ParserMatchClass = MemNoOffsetAsmOperand;
1011   let MIOperandInfo = (ops GPR:$base);
1012 }
1013
1014 def nohash_imm : Operand<i32> {
1015   let PrintMethod = "printNoHashImmediate";
1016 }
1017
1018 def CoprocNumAsmOperand : AsmOperandClass {
1019   let Name = "CoprocNum";
1020   let ParserMethod = "parseCoprocNumOperand";
1021 }
1022 def p_imm : Operand<i32> {
1023   let PrintMethod = "printPImmediate";
1024   let ParserMatchClass = CoprocNumAsmOperand;
1025   let DecoderMethod = "DecodeCoprocessor";
1026 }
1027
1028 def CoprocRegAsmOperand : AsmOperandClass {
1029   let Name = "CoprocReg";
1030   let ParserMethod = "parseCoprocRegOperand";
1031 }
1032 def c_imm : Operand<i32> {
1033   let PrintMethod = "printCImmediate";
1034   let ParserMatchClass = CoprocRegAsmOperand;
1035 }
1036 def CoprocOptionAsmOperand : AsmOperandClass {
1037   let Name = "CoprocOption";
1038   let ParserMethod = "parseCoprocOptionOperand";
1039 }
1040 def coproc_option_imm : Operand<i32> {
1041   let PrintMethod = "printCoprocOptionImm";
1042   let ParserMatchClass = CoprocOptionAsmOperand;
1043 }
1044
1045 //===----------------------------------------------------------------------===//
1046
1047 include "ARMInstrFormats.td"
1048
1049 //===----------------------------------------------------------------------===//
1050 // Multiclass helpers...
1051 //
1052
1053 /// AsI1_bin_irs - Defines a set of (op r, {so_imm|r|so_reg}) patterns for a
1054 /// binop that produces a value.
1055 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1056 multiclass AsI1_bin_irs<bits<4> opcod, string opc,
1057                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1058                         PatFrag opnode, bit Commutable = 0> {
1059   // The register-immediate version is re-materializable. This is useful
1060   // in particular for taking the address of a local.
1061   let isReMaterializable = 1 in {
1062   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1063                iii, opc, "\t$Rd, $Rn, $imm",
1064                [(set GPR:$Rd, (opnode GPR:$Rn, so_imm:$imm))]>,
1065            Sched<[WriteALU, ReadALU]> {
1066     bits<4> Rd;
1067     bits<4> Rn;
1068     bits<12> imm;
1069     let Inst{25} = 1;
1070     let Inst{19-16} = Rn;
1071     let Inst{15-12} = Rd;
1072     let Inst{11-0} = imm;
1073   }
1074   }
1075   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1076                iir, opc, "\t$Rd, $Rn, $Rm",
1077                [(set GPR:$Rd, (opnode GPR:$Rn, GPR:$Rm))]>,
1078            Sched<[WriteALU, ReadALU, ReadALU]> {
1079     bits<4> Rd;
1080     bits<4> Rn;
1081     bits<4> Rm;
1082     let Inst{25} = 0;
1083     let isCommutable = Commutable;
1084     let Inst{19-16} = Rn;
1085     let Inst{15-12} = Rd;
1086     let Inst{11-4} = 0b00000000;
1087     let Inst{3-0} = Rm;
1088   }
1089
1090   def rsi : AsI1<opcod, (outs GPR:$Rd),
1091                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1092                iis, opc, "\t$Rd, $Rn, $shift",
1093                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_imm:$shift))]>,
1094             Sched<[WriteALUsi, ReadALU]> {
1095     bits<4> Rd;
1096     bits<4> Rn;
1097     bits<12> shift;
1098     let Inst{25} = 0;
1099     let Inst{19-16} = Rn;
1100     let Inst{15-12} = Rd;
1101     let Inst{11-5} = shift{11-5};
1102     let Inst{4} = 0;
1103     let Inst{3-0} = shift{3-0};
1104   }
1105
1106   def rsr : AsI1<opcod, (outs GPR:$Rd),
1107                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1108                iis, opc, "\t$Rd, $Rn, $shift",
1109                [(set GPR:$Rd, (opnode GPR:$Rn, so_reg_reg:$shift))]>,
1110             Sched<[WriteALUsr, ReadALUsr]> {
1111     bits<4> Rd;
1112     bits<4> Rn;
1113     bits<12> shift;
1114     let Inst{25} = 0;
1115     let Inst{19-16} = Rn;
1116     let Inst{15-12} = Rd;
1117     let Inst{11-8} = shift{11-8};
1118     let Inst{7} = 0;
1119     let Inst{6-5} = shift{6-5};
1120     let Inst{4} = 1;
1121     let Inst{3-0} = shift{3-0};
1122   }
1123 }
1124
1125 /// AsI1_rbin_irs - Same as AsI1_bin_irs except the order of operands are
1126 /// reversed.  The 'rr' form is only defined for the disassembler; for codegen
1127 /// it is equivalent to the AsI1_bin_irs counterpart.
1128 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1129 multiclass AsI1_rbin_irs<bits<4> opcod, string opc,
1130                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1131                         PatFrag opnode, bit Commutable = 0> {
1132   // The register-immediate version is re-materializable. This is useful
1133   // in particular for taking the address of a local.
1134   let isReMaterializable = 1 in {
1135   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm), DPFrm,
1136                iii, opc, "\t$Rd, $Rn, $imm",
1137                [(set GPR:$Rd, (opnode so_imm:$imm, GPR:$Rn))]>,
1138            Sched<[WriteALU, ReadALU]> {
1139     bits<4> Rd;
1140     bits<4> Rn;
1141     bits<12> imm;
1142     let Inst{25} = 1;
1143     let Inst{19-16} = Rn;
1144     let Inst{15-12} = Rd;
1145     let Inst{11-0} = imm;
1146   }
1147   }
1148   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm,
1149                iir, opc, "\t$Rd, $Rn, $Rm",
1150                [/* pattern left blank */]>,
1151            Sched<[WriteALU, ReadALU, ReadALU]> {
1152     bits<4> Rd;
1153     bits<4> Rn;
1154     bits<4> Rm;
1155     let Inst{11-4} = 0b00000000;
1156     let Inst{25} = 0;
1157     let Inst{3-0} = Rm;
1158     let Inst{15-12} = Rd;
1159     let Inst{19-16} = Rn;
1160   }
1161
1162   def rsi : AsI1<opcod, (outs GPR:$Rd),
1163                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm,
1164                iis, opc, "\t$Rd, $Rn, $shift",
1165                [(set GPR:$Rd, (opnode so_reg_imm:$shift, GPR:$Rn))]>,
1166             Sched<[WriteALUsi, ReadALU]> {
1167     bits<4> Rd;
1168     bits<4> Rn;
1169     bits<12> shift;
1170     let Inst{25} = 0;
1171     let Inst{19-16} = Rn;
1172     let Inst{15-12} = Rd;
1173     let Inst{11-5} = shift{11-5};
1174     let Inst{4} = 0;
1175     let Inst{3-0} = shift{3-0};
1176   }
1177
1178   def rsr : AsI1<opcod, (outs GPR:$Rd),
1179                (ins GPR:$Rn, so_reg_reg:$shift), DPSoRegRegFrm,
1180                iis, opc, "\t$Rd, $Rn, $shift",
1181                [(set GPR:$Rd, (opnode so_reg_reg:$shift, GPR:$Rn))]>,
1182             Sched<[WriteALUsr, ReadALUsr]> {
1183     bits<4> Rd;
1184     bits<4> Rn;
1185     bits<12> shift;
1186     let Inst{25} = 0;
1187     let Inst{19-16} = Rn;
1188     let Inst{15-12} = Rd;
1189     let Inst{11-8} = shift{11-8};
1190     let Inst{7} = 0;
1191     let Inst{6-5} = shift{6-5};
1192     let Inst{4} = 1;
1193     let Inst{3-0} = shift{3-0};
1194   }
1195 }
1196
1197 /// AsI1_bin_s_irs - Same as AsI1_bin_irs except it sets the 's' bit by default.
1198 ///
1199 /// These opcodes will be converted to the real non-S opcodes by
1200 /// AdjustInstrPostInstrSelection after giving them an optional CPSR operand.
1201 let hasPostISelHook = 1, Defs = [CPSR] in {
1202 multiclass AsI1_bin_s_irs<InstrItinClass iii, InstrItinClass iir,
1203                           InstrItinClass iis, PatFrag opnode,
1204                           bit Commutable = 0> {
1205   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1206                          4, iii,
1207                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm))]>,
1208                          Sched<[WriteALU, ReadALU]>;
1209
1210   def rr : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, pred:$p),
1211                          4, iir,
1212                          [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm))]>,
1213                          Sched<[WriteALU, ReadALU, ReadALU]> {
1214     let isCommutable = Commutable;
1215   }
1216   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1217                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1218                           4, iis,
1219                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1220                                                 so_reg_imm:$shift))]>,
1221                           Sched<[WriteALUsi, ReadALU]>;
1222
1223   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1224                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1225                           4, iis,
1226                           [(set GPR:$Rd, CPSR, (opnode GPR:$Rn,
1227                                                 so_reg_reg:$shift))]>,
1228                           Sched<[WriteALUSsr, ReadALUsr]>;
1229 }
1230 }
1231
1232 /// AsI1_rbin_s_is - Same as AsI1_bin_s_irs, except selection DAG
1233 /// operands are reversed.
1234 let hasPostISelHook = 1, Defs = [CPSR] in {
1235 multiclass AsI1_rbin_s_is<InstrItinClass iii, InstrItinClass iir,
1236                           InstrItinClass iis, PatFrag opnode,
1237                           bit Commutable = 0> {
1238   def ri : ARMPseudoInst<(outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm, pred:$p),
1239                          4, iii,
1240                          [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn))]>,
1241            Sched<[WriteALU, ReadALU]>;
1242
1243   def rsi : ARMPseudoInst<(outs GPR:$Rd),
1244                           (ins GPR:$Rn, so_reg_imm:$shift, pred:$p),
1245                           4, iis,
1246                           [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift,
1247                                              GPR:$Rn))]>,
1248             Sched<[WriteALUsi, ReadALU]>;
1249
1250   def rsr : ARMPseudoInst<(outs GPR:$Rd),
1251                           (ins GPR:$Rn, so_reg_reg:$shift, pred:$p),
1252                           4, iis,
1253                           [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift,
1254                                              GPR:$Rn))]>,
1255             Sched<[WriteALUSsr, ReadALUsr]>;
1256 }
1257 }
1258
1259 /// AI1_cmp_irs - Defines a set of (op r, {so_imm|r|so_reg}) cmp / test
1260 /// patterns. Similar to AsI1_bin_irs except the instruction does not produce
1261 /// a explicit result, only implicitly set CPSR.
1262 let isCompare = 1, Defs = [CPSR] in {
1263 multiclass AI1_cmp_irs<bits<4> opcod, string opc,
1264                      InstrItinClass iii, InstrItinClass iir, InstrItinClass iis,
1265                        PatFrag opnode, bit Commutable = 0> {
1266   def ri : AI1<opcod, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, iii,
1267                opc, "\t$Rn, $imm",
1268                [(opnode GPR:$Rn, so_imm:$imm)]>,
1269            Sched<[WriteCMP, ReadALU]> {
1270     bits<4> Rn;
1271     bits<12> imm;
1272     let Inst{25} = 1;
1273     let Inst{20} = 1;
1274     let Inst{19-16} = Rn;
1275     let Inst{15-12} = 0b0000;
1276     let Inst{11-0} = imm;
1277
1278     let Unpredictable{15-12} = 0b1111;
1279   }
1280   def rr : AI1<opcod, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, iir,
1281                opc, "\t$Rn, $Rm",
1282                [(opnode GPR:$Rn, GPR:$Rm)]>,
1283            Sched<[WriteCMP, ReadALU, ReadALU]> {
1284     bits<4> Rn;
1285     bits<4> Rm;
1286     let isCommutable = Commutable;
1287     let Inst{25} = 0;
1288     let Inst{20} = 1;
1289     let Inst{19-16} = Rn;
1290     let Inst{15-12} = 0b0000;
1291     let Inst{11-4} = 0b00000000;
1292     let Inst{3-0} = Rm;
1293
1294     let Unpredictable{15-12} = 0b1111;
1295   }
1296   def rsi : AI1<opcod, (outs),
1297                (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, iis,
1298                opc, "\t$Rn, $shift",
1299                [(opnode GPR:$Rn, so_reg_imm:$shift)]>,
1300             Sched<[WriteCMPsi, ReadALU]> {
1301     bits<4> Rn;
1302     bits<12> shift;
1303     let Inst{25} = 0;
1304     let Inst{20} = 1;
1305     let Inst{19-16} = Rn;
1306     let Inst{15-12} = 0b0000;
1307     let Inst{11-5} = shift{11-5};
1308     let Inst{4} = 0;
1309     let Inst{3-0} = shift{3-0};
1310
1311     let Unpredictable{15-12} = 0b1111;
1312   }
1313   def rsr : AI1<opcod, (outs),
1314                (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, iis,
1315                opc, "\t$Rn, $shift",
1316                [(opnode GPRnopc:$Rn, so_reg_reg:$shift)]>,
1317             Sched<[WriteCMPsr, ReadALU]> {
1318     bits<4> Rn;
1319     bits<12> shift;
1320     let Inst{25} = 0;
1321     let Inst{20} = 1;
1322     let Inst{19-16} = Rn;
1323     let Inst{15-12} = 0b0000;
1324     let Inst{11-8} = shift{11-8};
1325     let Inst{7} = 0;
1326     let Inst{6-5} = shift{6-5};
1327     let Inst{4} = 1;
1328     let Inst{3-0} = shift{3-0};
1329
1330     let Unpredictable{15-12} = 0b1111;
1331   }
1332
1333 }
1334 }
1335
1336 /// AI_ext_rrot - A unary operation with two forms: one whose operand is a
1337 /// register and one whose operand is a register rotated by 8/16/24.
1338 /// FIXME: Remove the 'r' variant. Its rot_imm is zero.
1339 class AI_ext_rrot<bits<8> opcod, string opc, PatFrag opnode>
1340   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1341           IIC_iEXTr, opc, "\t$Rd, $Rm$rot",
1342           [(set GPRnopc:$Rd, (opnode (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1343        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1344   bits<4> Rd;
1345   bits<4> Rm;
1346   bits<2> rot;
1347   let Inst{19-16} = 0b1111;
1348   let Inst{15-12} = Rd;
1349   let Inst{11-10} = rot;
1350   let Inst{3-0}   = Rm;
1351 }
1352
1353 class AI_ext_rrot_np<bits<8> opcod, string opc>
1354   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPRnopc:$Rm, rot_imm:$rot),
1355           IIC_iEXTr, opc, "\t$Rd, $Rm$rot", []>,
1356        Requires<[IsARM, HasV6]>, Sched<[WriteALUsi]> {
1357   bits<2> rot;
1358   let Inst{19-16} = 0b1111;
1359   let Inst{11-10} = rot;
1360  }
1361
1362 /// AI_exta_rrot - A binary operation with two forms: one whose operand is a
1363 /// register and one whose operand is a register rotated by 8/16/24.
1364 class AI_exta_rrot<bits<8> opcod, string opc, PatFrag opnode>
1365   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1366           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot",
1367           [(set GPRnopc:$Rd, (opnode GPR:$Rn,
1368                                      (rotr GPRnopc:$Rm, rot_imm:$rot)))]>,
1369         Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1370   bits<4> Rd;
1371   bits<4> Rm;
1372   bits<4> Rn;
1373   bits<2> rot;
1374   let Inst{19-16} = Rn;
1375   let Inst{15-12} = Rd;
1376   let Inst{11-10} = rot;
1377   let Inst{9-4}   = 0b000111;
1378   let Inst{3-0}   = Rm;
1379 }
1380
1381 class AI_exta_rrot_np<bits<8> opcod, string opc>
1382   : AExtI<opcod, (outs GPRnopc:$Rd), (ins GPR:$Rn, GPRnopc:$Rm, rot_imm:$rot),
1383           IIC_iEXTAr, opc, "\t$Rd, $Rn, $Rm$rot", []>,
1384        Requires<[IsARM, HasV6]>, Sched<[WriteALUsr]> {
1385   bits<4> Rn;
1386   bits<2> rot;
1387   let Inst{19-16} = Rn;
1388   let Inst{11-10} = rot;
1389 }
1390
1391 /// AI1_adde_sube_irs - Define instructions and patterns for adde and sube.
1392 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1393 multiclass AI1_adde_sube_irs<bits<4> opcod, string opc, PatFrag opnode,
1394                              bit Commutable = 0> {
1395   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1396   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1397                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1398                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_imm:$imm, CPSR))]>,
1399                Requires<[IsARM]>,
1400            Sched<[WriteALU, ReadALU]> {
1401     bits<4> Rd;
1402     bits<4> Rn;
1403     bits<12> imm;
1404     let Inst{25} = 1;
1405     let Inst{15-12} = Rd;
1406     let Inst{19-16} = Rn;
1407     let Inst{11-0} = imm;
1408   }
1409   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1410                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1411                [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, GPR:$Rm, CPSR))]>,
1412                Requires<[IsARM]>,
1413            Sched<[WriteALU, ReadALU, ReadALU]> {
1414     bits<4> Rd;
1415     bits<4> Rn;
1416     bits<4> Rm;
1417     let Inst{11-4} = 0b00000000;
1418     let Inst{25} = 0;
1419     let isCommutable = Commutable;
1420     let Inst{3-0} = Rm;
1421     let Inst{15-12} = Rd;
1422     let Inst{19-16} = Rn;
1423   }
1424   def rsi : AsI1<opcod, (outs GPR:$Rd),
1425                 (ins GPR:$Rn, so_reg_imm:$shift),
1426                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1427               [(set GPR:$Rd, CPSR, (opnode GPR:$Rn, so_reg_imm:$shift, CPSR))]>,
1428                Requires<[IsARM]>,
1429             Sched<[WriteALUsi, ReadALU]> {
1430     bits<4> Rd;
1431     bits<4> Rn;
1432     bits<12> shift;
1433     let Inst{25} = 0;
1434     let Inst{19-16} = Rn;
1435     let Inst{15-12} = Rd;
1436     let Inst{11-5} = shift{11-5};
1437     let Inst{4} = 0;
1438     let Inst{3-0} = shift{3-0};
1439   }
1440   def rsr : AsI1<opcod, (outs GPRnopc:$Rd),
1441                 (ins GPRnopc:$Rn, so_reg_reg:$shift),
1442                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1443               [(set GPRnopc:$Rd, CPSR,
1444                     (opnode GPRnopc:$Rn, so_reg_reg:$shift, CPSR))]>,
1445                Requires<[IsARM]>,
1446             Sched<[WriteALUsr, ReadALUsr]> {
1447     bits<4> Rd;
1448     bits<4> Rn;
1449     bits<12> shift;
1450     let Inst{25} = 0;
1451     let Inst{19-16} = Rn;
1452     let Inst{15-12} = Rd;
1453     let Inst{11-8} = shift{11-8};
1454     let Inst{7} = 0;
1455     let Inst{6-5} = shift{6-5};
1456     let Inst{4} = 1;
1457     let Inst{3-0} = shift{3-0};
1458   }
1459   }
1460 }
1461
1462 /// AI1_rsc_irs - Define instructions and patterns for rsc
1463 let TwoOperandAliasConstraint = "$Rn = $Rd" in
1464 multiclass AI1_rsc_irs<bits<4> opcod, string opc, PatFrag opnode> {
1465   let hasPostISelHook = 1, Defs = [CPSR], Uses = [CPSR] in {
1466   def ri : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_imm:$imm),
1467                 DPFrm, IIC_iALUi, opc, "\t$Rd, $Rn, $imm",
1468                [(set GPR:$Rd, CPSR, (opnode so_imm:$imm, GPR:$Rn, CPSR))]>,
1469                Requires<[IsARM]>,
1470            Sched<[WriteALU, ReadALU]> {
1471     bits<4> Rd;
1472     bits<4> Rn;
1473     bits<12> imm;
1474     let Inst{25} = 1;
1475     let Inst{15-12} = Rd;
1476     let Inst{19-16} = Rn;
1477     let Inst{11-0} = imm;
1478   }
1479   def rr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
1480                 DPFrm, IIC_iALUr, opc, "\t$Rd, $Rn, $Rm",
1481                [/* pattern left blank */]>,
1482            Sched<[WriteALU, ReadALU, ReadALU]> {
1483     bits<4> Rd;
1484     bits<4> Rn;
1485     bits<4> Rm;
1486     let Inst{11-4} = 0b00000000;
1487     let Inst{25} = 0;
1488     let Inst{3-0} = Rm;
1489     let Inst{15-12} = Rd;
1490     let Inst{19-16} = Rn;
1491   }
1492   def rsi : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_imm:$shift),
1493                 DPSoRegImmFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1494               [(set GPR:$Rd, CPSR, (opnode so_reg_imm:$shift, GPR:$Rn, CPSR))]>,
1495                Requires<[IsARM]>,
1496             Sched<[WriteALUsi, ReadALU]> {
1497     bits<4> Rd;
1498     bits<4> Rn;
1499     bits<12> shift;
1500     let Inst{25} = 0;
1501     let Inst{19-16} = Rn;
1502     let Inst{15-12} = Rd;
1503     let Inst{11-5} = shift{11-5};
1504     let Inst{4} = 0;
1505     let Inst{3-0} = shift{3-0};
1506   }
1507   def rsr : AsI1<opcod, (outs GPR:$Rd), (ins GPR:$Rn, so_reg_reg:$shift),
1508                 DPSoRegRegFrm, IIC_iALUsr, opc, "\t$Rd, $Rn, $shift",
1509               [(set GPR:$Rd, CPSR, (opnode so_reg_reg:$shift, GPR:$Rn, CPSR))]>,
1510                Requires<[IsARM]>,
1511             Sched<[WriteALUsr, ReadALUsr]> {
1512     bits<4> Rd;
1513     bits<4> Rn;
1514     bits<12> shift;
1515     let Inst{25} = 0;
1516     let Inst{19-16} = Rn;
1517     let Inst{15-12} = Rd;
1518     let Inst{11-8} = shift{11-8};
1519     let Inst{7} = 0;
1520     let Inst{6-5} = shift{6-5};
1521     let Inst{4} = 1;
1522     let Inst{3-0} = shift{3-0};
1523   }
1524   }
1525 }
1526
1527 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1528 multiclass AI_ldr1<bit isByte, string opc, InstrItinClass iii,
1529            InstrItinClass iir, PatFrag opnode> {
1530   // Note: We use the complex addrmode_imm12 rather than just an input
1531   // GPR and a constrained immediate so that we can use this to match
1532   // frame index references and avoid matching constant pool references.
1533   def i12: AI2ldst<0b010, 1, isByte, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
1534                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1535                   [(set GPR:$Rt, (opnode addrmode_imm12:$addr))]> {
1536     bits<4>  Rt;
1537     bits<17> addr;
1538     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1539     let Inst{19-16} = addr{16-13};  // Rn
1540     let Inst{15-12} = Rt;
1541     let Inst{11-0}  = addr{11-0};   // imm12
1542   }
1543   def rs : AI2ldst<0b011, 1, isByte, (outs GPR:$Rt), (ins ldst_so_reg:$shift),
1544                   AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1545                  [(set GPR:$Rt, (opnode ldst_so_reg:$shift))]> {
1546     bits<4>  Rt;
1547     bits<17> shift;
1548     let shift{4}    = 0;            // Inst{4} = 0
1549     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1550     let Inst{19-16} = shift{16-13}; // Rn
1551     let Inst{15-12} = Rt;
1552     let Inst{11-0}  = shift{11-0};
1553   }
1554 }
1555 }
1556
1557 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1558 multiclass AI_ldr1nopc<bit isByte, string opc, InstrItinClass iii,
1559            InstrItinClass iir, PatFrag opnode> {
1560   // Note: We use the complex addrmode_imm12 rather than just an input
1561   // GPR and a constrained immediate so that we can use this to match
1562   // frame index references and avoid matching constant pool references.
1563   def i12: AI2ldst<0b010, 1, isByte, (outs GPRnopc:$Rt),
1564                    (ins addrmode_imm12:$addr),
1565                    AddrMode_i12, LdFrm, iii, opc, "\t$Rt, $addr",
1566                    [(set GPRnopc:$Rt, (opnode addrmode_imm12:$addr))]> {
1567     bits<4>  Rt;
1568     bits<17> addr;
1569     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1570     let Inst{19-16} = addr{16-13};  // Rn
1571     let Inst{15-12} = Rt;
1572     let Inst{11-0}  = addr{11-0};   // imm12
1573   }
1574   def rs : AI2ldst<0b011, 1, isByte, (outs GPRnopc:$Rt),
1575                    (ins ldst_so_reg:$shift),
1576                    AddrModeNone, LdFrm, iir, opc, "\t$Rt, $shift",
1577                    [(set GPRnopc:$Rt, (opnode ldst_so_reg:$shift))]> {
1578     bits<4>  Rt;
1579     bits<17> shift;
1580     let shift{4}    = 0;            // Inst{4} = 0
1581     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1582     let Inst{19-16} = shift{16-13}; // Rn
1583     let Inst{15-12} = Rt;
1584     let Inst{11-0}  = shift{11-0};
1585   }
1586 }
1587 }
1588
1589
1590 multiclass AI_str1<bit isByte, string opc, InstrItinClass iii,
1591            InstrItinClass iir, PatFrag opnode> {
1592   // Note: We use the complex addrmode_imm12 rather than just an input
1593   // GPR and a constrained immediate so that we can use this to match
1594   // frame index references and avoid matching constant pool references.
1595   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1596                    (ins GPR:$Rt, addrmode_imm12:$addr),
1597                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1598                   [(opnode GPR:$Rt, addrmode_imm12:$addr)]> {
1599     bits<4> Rt;
1600     bits<17> addr;
1601     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1602     let Inst{19-16} = addr{16-13};  // Rn
1603     let Inst{15-12} = Rt;
1604     let Inst{11-0}  = addr{11-0};   // imm12
1605   }
1606   def rs : AI2ldst<0b011, 0, isByte, (outs), (ins GPR:$Rt, ldst_so_reg:$shift),
1607                   AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1608                  [(opnode GPR:$Rt, ldst_so_reg:$shift)]> {
1609     bits<4> Rt;
1610     bits<17> shift;
1611     let shift{4}    = 0;            // Inst{4} = 0
1612     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1613     let Inst{19-16} = shift{16-13}; // Rn
1614     let Inst{15-12} = Rt;
1615     let Inst{11-0}  = shift{11-0};
1616   }
1617 }
1618
1619 multiclass AI_str1nopc<bit isByte, string opc, InstrItinClass iii,
1620            InstrItinClass iir, PatFrag opnode> {
1621   // Note: We use the complex addrmode_imm12 rather than just an input
1622   // GPR and a constrained immediate so that we can use this to match
1623   // frame index references and avoid matching constant pool references.
1624   def i12 : AI2ldst<0b010, 0, isByte, (outs),
1625                    (ins GPRnopc:$Rt, addrmode_imm12:$addr),
1626                    AddrMode_i12, StFrm, iii, opc, "\t$Rt, $addr",
1627                   [(opnode GPRnopc:$Rt, addrmode_imm12:$addr)]> {
1628     bits<4> Rt;
1629     bits<17> addr;
1630     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
1631     let Inst{19-16} = addr{16-13};  // Rn
1632     let Inst{15-12} = Rt;
1633     let Inst{11-0}  = addr{11-0};   // imm12
1634   }
1635   def rs : AI2ldst<0b011, 0, isByte, (outs),
1636                    (ins GPRnopc:$Rt, ldst_so_reg:$shift),
1637                    AddrModeNone, StFrm, iir, opc, "\t$Rt, $shift",
1638                    [(opnode GPRnopc:$Rt, ldst_so_reg:$shift)]> {
1639     bits<4> Rt;
1640     bits<17> shift;
1641     let shift{4}    = 0;            // Inst{4} = 0
1642     let Inst{23}    = shift{12};    // U (add = ('U' == 1))
1643     let Inst{19-16} = shift{16-13}; // Rn
1644     let Inst{15-12} = Rt;
1645     let Inst{11-0}  = shift{11-0};
1646   }
1647 }
1648
1649
1650 //===----------------------------------------------------------------------===//
1651 // Instructions
1652 //===----------------------------------------------------------------------===//
1653
1654 //===----------------------------------------------------------------------===//
1655 //  Miscellaneous Instructions.
1656 //
1657
1658 /// CONSTPOOL_ENTRY - This instruction represents a floating constant pool in
1659 /// the function.  The first operand is the ID# for this instruction, the second
1660 /// is the index into the MachineConstantPool that this is, the third is the
1661 /// size in bytes of this constant pool entry.
1662 let neverHasSideEffects = 1, isNotDuplicable = 1 in
1663 def CONSTPOOL_ENTRY :
1664 PseudoInst<(outs), (ins cpinst_operand:$instid, cpinst_operand:$cpidx,
1665                     i32imm:$size), NoItinerary, []>;
1666
1667 // FIXME: Marking these as hasSideEffects is necessary to prevent machine DCE
1668 // from removing one half of the matched pairs. That breaks PEI, which assumes
1669 // these will always be in pairs, and asserts if it finds otherwise. Better way?
1670 let Defs = [SP], Uses = [SP], hasSideEffects = 1 in {
1671 def ADJCALLSTACKUP :
1672 PseudoInst<(outs), (ins i32imm:$amt1, i32imm:$amt2, pred:$p), NoItinerary,
1673            [(ARMcallseq_end timm:$amt1, timm:$amt2)]>;
1674
1675 def ADJCALLSTACKDOWN :
1676 PseudoInst<(outs), (ins i32imm:$amt, pred:$p), NoItinerary,
1677            [(ARMcallseq_start timm:$amt)]>;
1678 }
1679
1680 // Atomic pseudo-insts which will be lowered to ldrexd/strexd loops.
1681 // (These pseudos use a hand-written selection code).
1682 let usesCustomInserter = 1, Defs = [CPSR], mayLoad = 1, mayStore = 1 in {
1683 def ATOMOR6432   : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1684                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1685                               NoItinerary, []>;
1686 def ATOMXOR6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1687                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1688                               NoItinerary, []>;
1689 def ATOMADD6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1690                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1691                               NoItinerary, []>;
1692 def ATOMSUB6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1693                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1694                               NoItinerary, []>;
1695 def ATOMNAND6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1696                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1697                               NoItinerary, []>;
1698 def ATOMAND6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1699                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1700                               NoItinerary, []>;
1701 def ATOMSWAP6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1702                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1703                               NoItinerary, []>;
1704 def ATOMCMPXCHG6432 : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1705                                  (ins GPR:$addr, GPR:$cmp1, GPR:$cmp2,
1706                                       GPR:$set1, GPR:$set2),
1707                                  NoItinerary, []>;
1708 def ATOMMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1709                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1710                               NoItinerary, []>;
1711 def ATOMUMIN6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1712                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1713                               NoItinerary, []>;
1714 def ATOMMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1715                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1716                               NoItinerary, []>;
1717 def ATOMUMAX6432  : PseudoInst<(outs GPR:$dst1, GPR:$dst2),
1718                               (ins GPR:$addr, GPR:$src1, GPR:$src2),
1719                               NoItinerary, []>;
1720 }
1721
1722 def HINT : AI<(outs), (ins imm0_4:$imm), MiscFrm, NoItinerary,
1723               "hint", "\t$imm", []>, Requires<[IsARM, HasV6]> {
1724   bits<3> imm;
1725   let Inst{27-3} = 0b0011001000001111000000000;
1726   let Inst{2-0} = imm;
1727 }
1728
1729 def : InstAlias<"nop$p", (HINT 0, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1730 def : InstAlias<"yield$p", (HINT 1, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1731 def : InstAlias<"wfe$p", (HINT 2, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1732 def : InstAlias<"wfi$p", (HINT 3, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1733 def : InstAlias<"sev$p", (HINT 4, pred:$p)>, Requires<[IsARM, HasV6T2]>;
1734
1735 def SEL : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), DPFrm, NoItinerary, "sel",
1736              "\t$Rd, $Rn, $Rm", []>, Requires<[IsARM, HasV6]> {
1737   bits<4> Rd;
1738   bits<4> Rn;
1739   bits<4> Rm;
1740   let Inst{3-0} = Rm;
1741   let Inst{15-12} = Rd;
1742   let Inst{19-16} = Rn;
1743   let Inst{27-20} = 0b01101000;
1744   let Inst{7-4} = 0b1011;
1745   let Inst{11-8} = 0b1111;
1746   let Unpredictable{11-8} = 0b1111;
1747 }
1748
1749 // The 16-bit operand $val can be used by a debugger to store more information
1750 // about the breakpoint.
1751 def BKPT : AInoP<(outs), (ins imm0_65535:$val), MiscFrm, NoItinerary,
1752                  "bkpt", "\t$val", []>, Requires<[IsARM]> {
1753   bits<16> val;
1754   let Inst{3-0} = val{3-0};
1755   let Inst{19-8} = val{15-4};
1756   let Inst{27-20} = 0b00010010;
1757   let Inst{31-28} = 0xe; // AL
1758   let Inst{7-4} = 0b0111;
1759 }
1760
1761 // Change Processor State
1762 // FIXME: We should use InstAlias to handle the optional operands.
1763 class CPS<dag iops, string asm_ops>
1764   : AXI<(outs), iops, MiscFrm, NoItinerary, !strconcat("cps", asm_ops),
1765         []>, Requires<[IsARM]> {
1766   bits<2> imod;
1767   bits<3> iflags;
1768   bits<5> mode;
1769   bit M;
1770
1771   let Inst{31-28} = 0b1111;
1772   let Inst{27-20} = 0b00010000;
1773   let Inst{19-18} = imod;
1774   let Inst{17}    = M; // Enabled if mode is set;
1775   let Inst{16-9}  = 0b00000000;
1776   let Inst{8-6}   = iflags;
1777   let Inst{5}     = 0;
1778   let Inst{4-0}   = mode;
1779 }
1780
1781 let DecoderMethod = "DecodeCPSInstruction" in {
1782 let M = 1 in
1783   def CPS3p : CPS<(ins imod_op:$imod, iflags_op:$iflags, imm0_31:$mode),
1784                   "$imod\t$iflags, $mode">;
1785 let mode = 0, M = 0 in
1786   def CPS2p : CPS<(ins imod_op:$imod, iflags_op:$iflags), "$imod\t$iflags">;
1787
1788 let imod = 0, iflags = 0, M = 1 in
1789   def CPS1p : CPS<(ins imm0_31:$mode), "\t$mode">;
1790 }
1791
1792 // Preload signals the memory system of possible future data/instruction access.
1793 multiclass APreLoad<bits<1> read, bits<1> data, string opc> {
1794
1795   def i12 : AXI<(outs), (ins addrmode_imm12:$addr), MiscFrm, IIC_Preload,
1796                 !strconcat(opc, "\t$addr"),
1797                 [(ARMPreload addrmode_imm12:$addr, (i32 read), (i32 data))]>,
1798                 Sched<[WritePreLd]> {
1799     bits<4> Rt;
1800     bits<17> addr;
1801     let Inst{31-26} = 0b111101;
1802     let Inst{25} = 0; // 0 for immediate form
1803     let Inst{24} = data;
1804     let Inst{23} = addr{12};        // U (add = ('U' == 1))
1805     let Inst{22} = read;
1806     let Inst{21-20} = 0b01;
1807     let Inst{19-16} = addr{16-13};  // Rn
1808     let Inst{15-12} = 0b1111;
1809     let Inst{11-0}  = addr{11-0};   // imm12
1810   }
1811
1812   def rs : AXI<(outs), (ins ldst_so_reg:$shift), MiscFrm, IIC_Preload,
1813                !strconcat(opc, "\t$shift"),
1814                [(ARMPreload ldst_so_reg:$shift, (i32 read), (i32 data))]>,
1815                Sched<[WritePreLd]> {
1816     bits<17> shift;
1817     let Inst{31-26} = 0b111101;
1818     let Inst{25} = 1; // 1 for register form
1819     let Inst{24} = data;
1820     let Inst{23} = shift{12};    // U (add = ('U' == 1))
1821     let Inst{22} = read;
1822     let Inst{21-20} = 0b01;
1823     let Inst{19-16} = shift{16-13}; // Rn
1824     let Inst{15-12} = 0b1111;
1825     let Inst{11-0}  = shift{11-0};
1826     let Inst{4} = 0;
1827   }
1828 }
1829
1830 defm PLD  : APreLoad<1, 1, "pld">,  Requires<[IsARM]>;
1831 defm PLDW : APreLoad<0, 1, "pldw">, Requires<[IsARM,HasV7,HasMP]>;
1832 defm PLI  : APreLoad<1, 0, "pli">,  Requires<[IsARM,HasV7]>;
1833
1834 def SETEND : AXI<(outs), (ins setend_op:$end), MiscFrm, NoItinerary,
1835                  "setend\t$end", []>, Requires<[IsARM]> {
1836   bits<1> end;
1837   let Inst{31-10} = 0b1111000100000001000000;
1838   let Inst{9} = end;
1839   let Inst{8-0} = 0;
1840 }
1841
1842 def DBG : AI<(outs), (ins imm0_15:$opt), MiscFrm, NoItinerary, "dbg", "\t$opt",
1843              []>, Requires<[IsARM, HasV7]> {
1844   bits<4> opt;
1845   let Inst{27-4} = 0b001100100000111100001111;
1846   let Inst{3-0} = opt;
1847 }
1848
1849 /*
1850  * A5.4 Permanently UNDEFINED instructions.
1851  *
1852  * For most targets use UDF #65006, for which the OS will generate SIGTRAP.
1853  * Other UDF encodings generate SIGILL.
1854  *
1855  * NaCl's OS instead chooses an ARM UDF encoding that's also a UDF in Thumb.
1856  * Encoding A1:
1857  *  1110 0111 1111 iiii iiii iiii 1111 iiii
1858  * Encoding T1:
1859  *  1101 1110 iiii iiii
1860  * It uses the following encoding:
1861  *  1110 0111 1111 1110 1101 1110 1111 0000
1862  *  - In ARM: UDF #60896;
1863  *  - In Thumb: UDF #254 followed by a branch-to-self.
1864  */
1865 let isBarrier = 1, isTerminator = 1 in
1866 def TRAPNaCl : AXI<(outs), (ins), MiscFrm, NoItinerary,
1867                "trap", [(trap)]>,
1868            Requires<[IsARM,UseNaClTrap]> {
1869   let Inst = 0xe7fedef0;
1870 }
1871 let isBarrier = 1, isTerminator = 1 in
1872 def TRAP : AXI<(outs), (ins), MiscFrm, NoItinerary,
1873                "trap", [(trap)]>,
1874            Requires<[IsARM,DontUseNaClTrap]> {
1875   let Inst = 0xe7ffdefe;
1876 }
1877
1878 // Address computation and loads and stores in PIC mode.
1879 let isNotDuplicable = 1 in {
1880 def PICADD  : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$a, pclabel:$cp, pred:$p),
1881                             4, IIC_iALUr,
1882                             [(set GPR:$dst, (ARMpic_add GPR:$a, imm:$cp))]>,
1883                             Sched<[WriteALU, ReadALU]>;
1884
1885 let AddedComplexity = 10 in {
1886 def PICLDR  : ARMPseudoInst<(outs GPR:$dst), (ins addrmodepc:$addr, pred:$p),
1887                             4, IIC_iLoad_r,
1888                             [(set GPR:$dst, (load addrmodepc:$addr))]>;
1889
1890 def PICLDRH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1891                             4, IIC_iLoad_bh_r,
1892                             [(set GPR:$Rt, (zextloadi16 addrmodepc:$addr))]>;
1893
1894 def PICLDRB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1895                             4, IIC_iLoad_bh_r,
1896                             [(set GPR:$Rt, (zextloadi8 addrmodepc:$addr))]>;
1897
1898 def PICLDRSH : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1899                             4, IIC_iLoad_bh_r,
1900                             [(set GPR:$Rt, (sextloadi16 addrmodepc:$addr))]>;
1901
1902 def PICLDRSB : ARMPseudoInst<(outs GPR:$Rt), (ins addrmodepc:$addr, pred:$p),
1903                             4, IIC_iLoad_bh_r,
1904                             [(set GPR:$Rt, (sextloadi8 addrmodepc:$addr))]>;
1905 }
1906 let AddedComplexity = 10 in {
1907 def PICSTR  : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1908       4, IIC_iStore_r, [(store GPR:$src, addrmodepc:$addr)]>;
1909
1910 def PICSTRH : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1911       4, IIC_iStore_bh_r, [(truncstorei16 GPR:$src,
1912                                                    addrmodepc:$addr)]>;
1913
1914 def PICSTRB : ARMPseudoInst<(outs), (ins GPR:$src, addrmodepc:$addr, pred:$p),
1915       4, IIC_iStore_bh_r, [(truncstorei8 GPR:$src, addrmodepc:$addr)]>;
1916 }
1917 } // isNotDuplicable = 1
1918
1919
1920 // LEApcrel - Load a pc-relative address into a register without offending the
1921 // assembler.
1922 let neverHasSideEffects = 1, isReMaterializable = 1 in
1923 // The 'adr' mnemonic encodes differently if the label is before or after
1924 // the instruction. The {24-21} opcode bits are set by the fixup, as we don't
1925 // know until then which form of the instruction will be used.
1926 def ADR : AI1<{0,?,?,0}, (outs GPR:$Rd), (ins adrlabel:$label),
1927                  MiscFrm, IIC_iALUi, "adr", "\t$Rd, $label", []>,
1928                  Sched<[WriteALU, ReadALU]> {
1929   bits<4> Rd;
1930   bits<14> label;
1931   let Inst{27-25} = 0b001;
1932   let Inst{24} = 0;
1933   let Inst{23-22} = label{13-12};
1934   let Inst{21} = 0;
1935   let Inst{20} = 0;
1936   let Inst{19-16} = 0b1111;
1937   let Inst{15-12} = Rd;
1938   let Inst{11-0} = label{11-0};
1939 }
1940
1941 let hasSideEffects = 1 in {
1942 def LEApcrel : ARMPseudoInst<(outs GPR:$Rd), (ins i32imm:$label, pred:$p),
1943                     4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1944
1945 def LEApcrelJT : ARMPseudoInst<(outs GPR:$Rd),
1946                       (ins i32imm:$label, nohash_imm:$id, pred:$p),
1947                       4, IIC_iALUi, []>, Sched<[WriteALU, ReadALU]>;
1948 }
1949
1950 //===----------------------------------------------------------------------===//
1951 //  Control Flow Instructions.
1952 //
1953
1954 let isReturn = 1, isTerminator = 1, isBarrier = 1 in {
1955   // ARMV4T and above
1956   def BX_RET : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1957                   "bx", "\tlr", [(ARMretflag)]>,
1958                Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1959     let Inst{27-0}  = 0b0001001011111111111100011110;
1960   }
1961
1962   // ARMV4 only
1963   def MOVPCLR : AI<(outs), (ins), BrMiscFrm, IIC_Br,
1964                   "mov", "\tpc, lr", [(ARMretflag)]>,
1965                Requires<[IsARM, NoV4T]>, Sched<[WriteBr]> {
1966     let Inst{27-0} = 0b0001101000001111000000001110;
1967   }
1968 }
1969
1970 // Indirect branches
1971 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
1972   // ARMV4T and above
1973   def BX : AXI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br, "bx\t$dst",
1974                   [(brind GPR:$dst)]>,
1975               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1976     bits<4> dst;
1977     let Inst{31-4} = 0b1110000100101111111111110001;
1978     let Inst{3-0}  = dst;
1979   }
1980
1981   def BX_pred : AI<(outs), (ins GPR:$dst), BrMiscFrm, IIC_Br,
1982                   "bx", "\t$dst", [/* pattern left blank */]>,
1983               Requires<[IsARM, HasV4T]>, Sched<[WriteBr]> {
1984     bits<4> dst;
1985     let Inst{27-4} = 0b000100101111111111110001;
1986     let Inst{3-0}  = dst;
1987   }
1988 }
1989
1990 // SP is marked as a use to prevent stack-pointer assignments that appear
1991 // immediately before calls from potentially appearing dead.
1992 let isCall = 1,
1993   // FIXME:  Do we really need a non-predicated version? If so, it should
1994   // at least be a pseudo instruction expanding to the predicated version
1995   // at MC lowering time.
1996   Defs = [LR], Uses = [SP] in {
1997   def BL  : ABXI<0b1011, (outs), (ins bl_target:$func),
1998                 IIC_Br, "bl\t$func",
1999                 [(ARMcall tglobaladdr:$func)]>,
2000             Requires<[IsARM]>, Sched<[WriteBrL]> {
2001     let Inst{31-28} = 0b1110;
2002     bits<24> func;
2003     let Inst{23-0} = func;
2004     let DecoderMethod = "DecodeBranchImmInstruction";
2005   }
2006
2007   def BL_pred : ABI<0b1011, (outs), (ins bl_target:$func),
2008                    IIC_Br, "bl", "\t$func",
2009                    [(ARMcall_pred tglobaladdr:$func)]>,
2010                 Requires<[IsARM]>, Sched<[WriteBrL]> {
2011     bits<24> func;
2012     let Inst{23-0} = func;
2013     let DecoderMethod = "DecodeBranchImmInstruction";
2014   }
2015
2016   // ARMv5T and above
2017   def BLX : AXI<(outs), (ins GPR:$func), BrMiscFrm,
2018                 IIC_Br, "blx\t$func",
2019                 [(ARMcall GPR:$func)]>,
2020             Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2021     bits<4> func;
2022     let Inst{31-4} = 0b1110000100101111111111110011;
2023     let Inst{3-0}  = func;
2024   }
2025
2026   def BLX_pred : AI<(outs), (ins GPR:$func), BrMiscFrm,
2027                     IIC_Br, "blx", "\t$func",
2028                     [(ARMcall_pred GPR:$func)]>,
2029                  Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2030     bits<4> func;
2031     let Inst{27-4} = 0b000100101111111111110011;
2032     let Inst{3-0}  = func;
2033   }
2034
2035   // ARMv4T
2036   // Note: Restrict $func to the tGPR regclass to prevent it being in LR.
2037   def BX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2038                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2039                    Requires<[IsARM, HasV4T]>, Sched<[WriteBr]>;
2040
2041   // ARMv4
2042   def BMOVPCRX_CALL : ARMPseudoInst<(outs), (ins tGPR:$func),
2043                    8, IIC_Br, [(ARMcall_nolink tGPR:$func)]>,
2044                    Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
2045
2046   // mov lr, pc; b if callee is marked noreturn to avoid confusing the
2047   // return stack predictor.
2048   def BMOVPCB_CALL : ARMPseudoInst<(outs), (ins bl_target:$func),
2049                                8, IIC_Br, [(ARMcall_nolink tglobaladdr:$func)]>,
2050                       Requires<[IsARM]>, Sched<[WriteBr]>;
2051 }
2052
2053 let isBranch = 1, isTerminator = 1 in {
2054   // FIXME: should be able to write a pattern for ARMBrcond, but can't use
2055   // a two-value operand where a dag node expects two operands. :(
2056   def Bcc : ABI<0b1010, (outs), (ins br_target:$target),
2057                IIC_Br, "b", "\t$target",
2058                [/*(ARMbrcond bb:$target, imm:$cc, CCR:$ccr)*/]>,
2059                Sched<[WriteBr]>  {
2060     bits<24> target;
2061     let Inst{23-0} = target;
2062     let DecoderMethod = "DecodeBranchImmInstruction";
2063   }
2064
2065   let isBarrier = 1 in {
2066     // B is "predicable" since it's just a Bcc with an 'always' condition.
2067     let isPredicable = 1 in
2068     // FIXME: We shouldn't need this pseudo at all. Just using Bcc directly
2069     // should be sufficient.
2070     // FIXME: Is B really a Barrier? That doesn't seem right.
2071     def B : ARMPseudoExpand<(outs), (ins br_target:$target), 4, IIC_Br,
2072                 [(br bb:$target)], (Bcc br_target:$target, (ops 14, zero_reg))>,
2073                 Sched<[WriteBr]>;
2074
2075     let isNotDuplicable = 1, isIndirectBranch = 1 in {
2076     def BR_JTr : ARMPseudoInst<(outs),
2077                       (ins GPR:$target, i32imm:$jt, i32imm:$id),
2078                       0, IIC_Br,
2079                       [(ARMbrjt GPR:$target, tjumptable:$jt, imm:$id)]>,
2080                       Sched<[WriteBr]>;
2081     // FIXME: This shouldn't use the generic "addrmode2," but rather be split
2082     // into i12 and rs suffixed versions.
2083     def BR_JTm : ARMPseudoInst<(outs),
2084                      (ins addrmode2:$target, i32imm:$jt, i32imm:$id),
2085                      0, IIC_Br,
2086                      [(ARMbrjt (i32 (load addrmode2:$target)), tjumptable:$jt,
2087                        imm:$id)]>, Sched<[WriteBrTbl]>;
2088     def BR_JTadd : ARMPseudoInst<(outs),
2089                    (ins GPR:$target, GPR:$idx, i32imm:$jt, i32imm:$id),
2090                    0, IIC_Br,
2091                    [(ARMbrjt (add GPR:$target, GPR:$idx), tjumptable:$jt,
2092                      imm:$id)]>, Sched<[WriteBrTbl]>;
2093     } // isNotDuplicable = 1, isIndirectBranch = 1
2094   } // isBarrier = 1
2095
2096 }
2097
2098 // BLX (immediate)
2099 def BLXi : AXI<(outs), (ins blx_target:$target), BrMiscFrm, NoItinerary,
2100                "blx\t$target", []>,
2101            Requires<[IsARM, HasV5T]>, Sched<[WriteBrL]> {
2102   let Inst{31-25} = 0b1111101;
2103   bits<25> target;
2104   let Inst{23-0} = target{24-1};
2105   let Inst{24} = target{0};
2106 }
2107
2108 // Branch and Exchange Jazelle
2109 def BXJ : ABI<0b0001, (outs), (ins GPR:$func), NoItinerary, "bxj", "\t$func",
2110               [/* pattern left blank */]>, Sched<[WriteBr]> {
2111   bits<4> func;
2112   let Inst{23-20} = 0b0010;
2113   let Inst{19-8} = 0xfff;
2114   let Inst{7-4} = 0b0010;
2115   let Inst{3-0} = func;
2116 }
2117
2118 // Tail calls.
2119
2120 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1, Uses = [SP] in {
2121   def TCRETURNdi : PseudoInst<(outs), (ins i32imm:$dst), IIC_Br, []>,
2122                    Sched<[WriteBr]>;
2123
2124   def TCRETURNri : PseudoInst<(outs), (ins tcGPR:$dst), IIC_Br, []>,
2125                    Sched<[WriteBr]>;
2126
2127   def TAILJMPd : ARMPseudoExpand<(outs), (ins br_target:$dst),
2128                                  4, IIC_Br, [],
2129                                  (Bcc br_target:$dst, (ops 14, zero_reg))>,
2130                                  Requires<[IsARM]>, Sched<[WriteBr]>;
2131
2132   def TAILJMPr : ARMPseudoExpand<(outs), (ins tcGPR:$dst),
2133                                  4, IIC_Br, [],
2134                                  (BX GPR:$dst)>, Sched<[WriteBr]>,
2135                                  Requires<[IsARM]>;
2136 }
2137
2138 // Secure Monitor Call is a system instruction.
2139 def SMC : ABI<0b0001, (outs), (ins imm0_15:$opt), NoItinerary, "smc", "\t$opt",
2140               []>, Requires<[IsARM, HasTrustZone]> {
2141   bits<4> opt;
2142   let Inst{23-4} = 0b01100000000000000111;
2143   let Inst{3-0} = opt;
2144 }
2145
2146 // Supervisor Call (Software Interrupt)
2147 let isCall = 1, Uses = [SP] in {
2148 def SVC : ABI<0b1111, (outs), (ins imm24b:$svc), IIC_Br, "svc", "\t$svc", []>,
2149           Sched<[WriteBr]> {
2150   bits<24> svc;
2151   let Inst{23-0} = svc;
2152 }
2153 }
2154
2155 // Store Return State
2156 class SRSI<bit wb, string asm>
2157   : XI<(outs), (ins imm0_31:$mode), AddrModeNone, 4, IndexModeNone, BrFrm,
2158        NoItinerary, asm, "", []> {
2159   bits<5> mode;
2160   let Inst{31-28} = 0b1111;
2161   let Inst{27-25} = 0b100;
2162   let Inst{22} = 1;
2163   let Inst{21} = wb;
2164   let Inst{20} = 0;
2165   let Inst{19-16} = 0b1101;  // SP
2166   let Inst{15-5} = 0b00000101000;
2167   let Inst{4-0} = mode;
2168 }
2169
2170 def SRSDA : SRSI<0, "srsda\tsp, $mode"> {
2171   let Inst{24-23} = 0;
2172 }
2173 def SRSDA_UPD : SRSI<1, "srsda\tsp!, $mode"> {
2174   let Inst{24-23} = 0;
2175 }
2176 def SRSDB : SRSI<0, "srsdb\tsp, $mode"> {
2177   let Inst{24-23} = 0b10;
2178 }
2179 def SRSDB_UPD : SRSI<1, "srsdb\tsp!, $mode"> {
2180   let Inst{24-23} = 0b10;
2181 }
2182 def SRSIA : SRSI<0, "srsia\tsp, $mode"> {
2183   let Inst{24-23} = 0b01;
2184 }
2185 def SRSIA_UPD : SRSI<1, "srsia\tsp!, $mode"> {
2186   let Inst{24-23} = 0b01;
2187 }
2188 def SRSIB : SRSI<0, "srsib\tsp, $mode"> {
2189   let Inst{24-23} = 0b11;
2190 }
2191 def SRSIB_UPD : SRSI<1, "srsib\tsp!, $mode"> {
2192   let Inst{24-23} = 0b11;
2193 }
2194
2195 def : ARMInstAlias<"srsda $mode", (SRSDA imm0_31:$mode)>;
2196 def : ARMInstAlias<"srsda $mode!", (SRSDA_UPD imm0_31:$mode)>;
2197
2198 def : ARMInstAlias<"srsdb $mode", (SRSDB imm0_31:$mode)>;
2199 def : ARMInstAlias<"srsdb $mode!", (SRSDB_UPD imm0_31:$mode)>;
2200
2201 def : ARMInstAlias<"srsia $mode", (SRSIA imm0_31:$mode)>;
2202 def : ARMInstAlias<"srsia $mode!", (SRSIA_UPD imm0_31:$mode)>;
2203
2204 def : ARMInstAlias<"srsib $mode", (SRSIB imm0_31:$mode)>;
2205 def : ARMInstAlias<"srsib $mode!", (SRSIB_UPD imm0_31:$mode)>;
2206
2207 // Return From Exception
2208 class RFEI<bit wb, string asm>
2209   : XI<(outs), (ins GPR:$Rn), AddrModeNone, 4, IndexModeNone, BrFrm,
2210        NoItinerary, asm, "", []> {
2211   bits<4> Rn;
2212   let Inst{31-28} = 0b1111;
2213   let Inst{27-25} = 0b100;
2214   let Inst{22} = 0;
2215   let Inst{21} = wb;
2216   let Inst{20} = 1;
2217   let Inst{19-16} = Rn;
2218   let Inst{15-0} = 0xa00;
2219 }
2220
2221 def RFEDA : RFEI<0, "rfeda\t$Rn"> {
2222   let Inst{24-23} = 0;
2223 }
2224 def RFEDA_UPD : RFEI<1, "rfeda\t$Rn!"> {
2225   let Inst{24-23} = 0;
2226 }
2227 def RFEDB : RFEI<0, "rfedb\t$Rn"> {
2228   let Inst{24-23} = 0b10;
2229 }
2230 def RFEDB_UPD : RFEI<1, "rfedb\t$Rn!"> {
2231   let Inst{24-23} = 0b10;
2232 }
2233 def RFEIA : RFEI<0, "rfeia\t$Rn"> {
2234   let Inst{24-23} = 0b01;
2235 }
2236 def RFEIA_UPD : RFEI<1, "rfeia\t$Rn!"> {
2237   let Inst{24-23} = 0b01;
2238 }
2239 def RFEIB : RFEI<0, "rfeib\t$Rn"> {
2240   let Inst{24-23} = 0b11;
2241 }
2242 def RFEIB_UPD : RFEI<1, "rfeib\t$Rn!"> {
2243   let Inst{24-23} = 0b11;
2244 }
2245
2246 //===----------------------------------------------------------------------===//
2247 //  Load / Store Instructions.
2248 //
2249
2250 // Load
2251
2252
2253 defm LDR  : AI_ldr1<0, "ldr", IIC_iLoad_r, IIC_iLoad_si,
2254                     UnOpFrag<(load node:$Src)>>;
2255 defm LDRB : AI_ldr1nopc<1, "ldrb", IIC_iLoad_bh_r, IIC_iLoad_bh_si,
2256                     UnOpFrag<(zextloadi8 node:$Src)>>;
2257 defm STR  : AI_str1<0, "str", IIC_iStore_r, IIC_iStore_si,
2258                    BinOpFrag<(store node:$LHS, node:$RHS)>>;
2259 defm STRB : AI_str1nopc<1, "strb", IIC_iStore_bh_r, IIC_iStore_bh_si,
2260                    BinOpFrag<(truncstorei8 node:$LHS, node:$RHS)>>;
2261
2262 // Special LDR for loads from non-pc-relative constpools.
2263 let canFoldAsLoad = 1, mayLoad = 1, neverHasSideEffects = 1,
2264     isReMaterializable = 1, isCodeGenOnly = 1 in
2265 def LDRcp : AI2ldst<0b010, 1, 0, (outs GPR:$Rt), (ins addrmode_imm12:$addr),
2266                  AddrMode_i12, LdFrm, IIC_iLoad_r, "ldr", "\t$Rt, $addr",
2267                  []> {
2268   bits<4> Rt;
2269   bits<17> addr;
2270   let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2271   let Inst{19-16} = 0b1111;
2272   let Inst{15-12} = Rt;
2273   let Inst{11-0}  = addr{11-0};   // imm12
2274 }
2275
2276 // Loads with zero extension
2277 def LDRH  : AI3ld<0b1011, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2278                   IIC_iLoad_bh_r, "ldrh", "\t$Rt, $addr",
2279                   [(set GPR:$Rt, (zextloadi16 addrmode3:$addr))]>;
2280
2281 // Loads with sign extension
2282 def LDRSH : AI3ld<0b1111, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2283                    IIC_iLoad_bh_r, "ldrsh", "\t$Rt, $addr",
2284                    [(set GPR:$Rt, (sextloadi16 addrmode3:$addr))]>;
2285
2286 def LDRSB : AI3ld<0b1101, 1, (outs GPR:$Rt), (ins addrmode3:$addr), LdMiscFrm,
2287                    IIC_iLoad_bh_r, "ldrsb", "\t$Rt, $addr",
2288                    [(set GPR:$Rt, (sextloadi8 addrmode3:$addr))]>;
2289
2290 let mayLoad = 1, neverHasSideEffects = 1, hasExtraDefRegAllocReq = 1 in {
2291 // Load doubleword
2292 def LDRD : AI3ld<0b1101, 0, (outs GPR:$Rd, GPR:$dst2),
2293                  (ins addrmode3:$addr), LdMiscFrm,
2294                  IIC_iLoad_d_r, "ldrd", "\t$Rd, $dst2, $addr",
2295                  []>, Requires<[IsARM, HasV5TE]>;
2296 }
2297
2298 def LDA : AIldracq<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2299                     NoItinerary, "lda", "\t$Rt, $addr", []>;
2300 def LDAB : AIldracq<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2301                     NoItinerary, "ldab", "\t$Rt, $addr", []>;
2302 def LDAH : AIldracq<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2303                     NoItinerary, "ldah", "\t$Rt, $addr", []>;
2304
2305 // Indexed loads
2306 multiclass AI2_ldridx<bit isByte, string opc,
2307                       InstrItinClass iii, InstrItinClass iir> {
2308   def _PRE_IMM  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2309                       (ins addrmode_imm12_pre:$addr), IndexModePre, LdFrm, iii,
2310                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2311     bits<17> addr;
2312     let Inst{25} = 0;
2313     let Inst{23} = addr{12};
2314     let Inst{19-16} = addr{16-13};
2315     let Inst{11-0} = addr{11-0};
2316     let DecoderMethod = "DecodeLDRPreImm";
2317   }
2318
2319   def _PRE_REG  : AI2ldstidx<1, isByte, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2320                       (ins ldst_so_reg:$addr), IndexModePre, LdFrm, iir,
2321                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2322     bits<17> addr;
2323     let Inst{25} = 1;
2324     let Inst{23} = addr{12};
2325     let Inst{19-16} = addr{16-13};
2326     let Inst{11-0} = addr{11-0};
2327     let Inst{4} = 0;
2328     let DecoderMethod = "DecodeLDRPreReg";
2329   }
2330
2331   def _POST_REG : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2332                        (ins addr_offset_none:$addr, am2offset_reg:$offset),
2333                        IndexModePost, LdFrm, iir,
2334                        opc, "\t$Rt, $addr, $offset",
2335                        "$addr.base = $Rn_wb", []> {
2336      // {12}     isAdd
2337      // {11-0}   imm12/Rm
2338      bits<14> offset;
2339      bits<4> addr;
2340      let Inst{25} = 1;
2341      let Inst{23} = offset{12};
2342      let Inst{19-16} = addr;
2343      let Inst{11-0} = offset{11-0};
2344      let Inst{4} = 0;
2345
2346     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2347    }
2348
2349    def _POST_IMM : AI2ldstidx<1, isByte, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2350                        (ins addr_offset_none:$addr, am2offset_imm:$offset),
2351                       IndexModePost, LdFrm, iii,
2352                       opc, "\t$Rt, $addr, $offset",
2353                       "$addr.base = $Rn_wb", []> {
2354     // {12}     isAdd
2355     // {11-0}   imm12/Rm
2356     bits<14> offset;
2357     bits<4> addr;
2358     let Inst{25} = 0;
2359     let Inst{23} = offset{12};
2360     let Inst{19-16} = addr;
2361     let Inst{11-0} = offset{11-0};
2362
2363     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2364   }
2365
2366 }
2367
2368 let mayLoad = 1, neverHasSideEffects = 1 in {
2369 // FIXME: for LDR_PRE_REG etc. the itineray should be either IIC_iLoad_ru or
2370 // IIC_iLoad_siu depending on whether it the offset register is shifted.
2371 defm LDR  : AI2_ldridx<0, "ldr", IIC_iLoad_iu, IIC_iLoad_ru>;
2372 defm LDRB : AI2_ldridx<1, "ldrb", IIC_iLoad_bh_iu, IIC_iLoad_bh_ru>;
2373 }
2374
2375 multiclass AI3_ldridx<bits<4> op, string opc, InstrItinClass itin> {
2376   def _PRE  : AI3ldstidx<op, 1, 1, (outs GPR:$Rt, GPR:$Rn_wb),
2377                         (ins addrmode3_pre:$addr), IndexModePre,
2378                         LdMiscFrm, itin,
2379                         opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2380     bits<14> addr;
2381     let Inst{23}    = addr{8};      // U bit
2382     let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2383     let Inst{19-16} = addr{12-9};   // Rn
2384     let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2385     let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2386     let DecoderMethod = "DecodeAddrMode3Instruction";
2387   }
2388   def _POST : AI3ldstidx<op, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2389                         (ins addr_offset_none:$addr, am3offset:$offset),
2390                         IndexModePost, LdMiscFrm, itin,
2391                         opc, "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2392                         []> {
2393     bits<10> offset;
2394     bits<4> addr;
2395     let Inst{23}    = offset{8};      // U bit
2396     let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2397     let Inst{19-16} = addr;
2398     let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2399     let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2400     let DecoderMethod = "DecodeAddrMode3Instruction";
2401   }
2402 }
2403
2404 let mayLoad = 1, neverHasSideEffects = 1 in {
2405 defm LDRH  : AI3_ldridx<0b1011, "ldrh", IIC_iLoad_bh_ru>;
2406 defm LDRSH : AI3_ldridx<0b1111, "ldrsh", IIC_iLoad_bh_ru>;
2407 defm LDRSB : AI3_ldridx<0b1101, "ldrsb", IIC_iLoad_bh_ru>;
2408 let hasExtraDefRegAllocReq = 1 in {
2409 def LDRD_PRE : AI3ldstidx<0b1101, 0, 1, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2410                           (ins addrmode3_pre:$addr), IndexModePre,
2411                           LdMiscFrm, IIC_iLoad_d_ru,
2412                           "ldrd", "\t$Rt, $Rt2, $addr!",
2413                           "$addr.base = $Rn_wb", []> {
2414   bits<14> addr;
2415   let Inst{23}    = addr{8};      // U bit
2416   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2417   let Inst{19-16} = addr{12-9};   // Rn
2418   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2419   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2420   let DecoderMethod = "DecodeAddrMode3Instruction";
2421 }
2422 def LDRD_POST: AI3ldstidx<0b1101, 0, 0, (outs GPR:$Rt, GPR:$Rt2, GPR:$Rn_wb),
2423                           (ins addr_offset_none:$addr, am3offset:$offset),
2424                           IndexModePost, LdMiscFrm, IIC_iLoad_d_ru,
2425                           "ldrd", "\t$Rt, $Rt2, $addr, $offset",
2426                           "$addr.base = $Rn_wb", []> {
2427   bits<10> offset;
2428   bits<4> addr;
2429   let Inst{23}    = offset{8};      // U bit
2430   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2431   let Inst{19-16} = addr;
2432   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2433   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2434   let DecoderMethod = "DecodeAddrMode3Instruction";
2435 }
2436 } // hasExtraDefRegAllocReq = 1
2437 } // mayLoad = 1, neverHasSideEffects = 1
2438
2439 // LDRT, LDRBT, LDRSBT, LDRHT, LDRSHT.
2440 let mayLoad = 1, neverHasSideEffects = 1 in {
2441 def LDRT_POST_REG : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2442                     (ins addr_offset_none:$addr, am2offset_reg:$offset),
2443                     IndexModePost, LdFrm, IIC_iLoad_ru,
2444                     "ldrt", "\t$Rt, $addr, $offset",
2445                     "$addr.base = $Rn_wb", []> {
2446   // {12}     isAdd
2447   // {11-0}   imm12/Rm
2448   bits<14> offset;
2449   bits<4> addr;
2450   let Inst{25} = 1;
2451   let Inst{23} = offset{12};
2452   let Inst{21} = 1; // overwrite
2453   let Inst{19-16} = addr;
2454   let Inst{11-5} = offset{11-5};
2455   let Inst{4} = 0;
2456   let Inst{3-0} = offset{3-0};
2457   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2458 }
2459
2460 def LDRT_POST_IMM : AI2ldstidx<1, 0, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2461                     (ins addr_offset_none:$addr, am2offset_imm:$offset),
2462                    IndexModePost, LdFrm, IIC_iLoad_ru,
2463                    "ldrt", "\t$Rt, $addr, $offset",
2464                    "$addr.base = $Rn_wb", []> {
2465   // {12}     isAdd
2466   // {11-0}   imm12/Rm
2467   bits<14> offset;
2468   bits<4> addr;
2469   let Inst{25} = 0;
2470   let Inst{23} = offset{12};
2471   let Inst{21} = 1; // overwrite
2472   let Inst{19-16} = addr;
2473   let Inst{11-0} = offset{11-0};
2474   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2475 }
2476
2477 def LDRBT_POST_REG : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2478                      (ins addr_offset_none:$addr, am2offset_reg:$offset),
2479                      IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2480                      "ldrbt", "\t$Rt, $addr, $offset",
2481                      "$addr.base = $Rn_wb", []> {
2482   // {12}     isAdd
2483   // {11-0}   imm12/Rm
2484   bits<14> offset;
2485   bits<4> addr;
2486   let Inst{25} = 1;
2487   let Inst{23} = offset{12};
2488   let Inst{21} = 1; // overwrite
2489   let Inst{19-16} = addr;
2490   let Inst{11-5} = offset{11-5};
2491   let Inst{4} = 0;
2492   let Inst{3-0} = offset{3-0};
2493   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2494 }
2495
2496 def LDRBT_POST_IMM : AI2ldstidx<1, 1, 0, (outs GPR:$Rt, GPR:$Rn_wb),
2497                      (ins addr_offset_none:$addr, am2offset_imm:$offset),
2498                     IndexModePost, LdFrm, IIC_iLoad_bh_ru,
2499                     "ldrbt", "\t$Rt, $addr, $offset",
2500                     "$addr.base = $Rn_wb", []> {
2501   // {12}     isAdd
2502   // {11-0}   imm12/Rm
2503   bits<14> offset;
2504   bits<4> addr;
2505   let Inst{25} = 0;
2506   let Inst{23} = offset{12};
2507   let Inst{21} = 1; // overwrite
2508   let Inst{19-16} = addr;
2509   let Inst{11-0} = offset{11-0};
2510   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2511 }
2512
2513 multiclass AI3ldrT<bits<4> op, string opc> {
2514   def i : AI3ldstidxT<op, 1, (outs GPR:$Rt, GPR:$base_wb),
2515                       (ins addr_offset_none:$addr, postidx_imm8:$offset),
2516                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2517                       "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2518     bits<9> offset;
2519     let Inst{23} = offset{8};
2520     let Inst{22} = 1;
2521     let Inst{11-8} = offset{7-4};
2522     let Inst{3-0} = offset{3-0};
2523   }
2524   def r : AI3ldstidxT<op, 1, (outs GPRnopc:$Rt, GPRnopc:$base_wb),
2525                       (ins addr_offset_none:$addr, postidx_reg:$Rm),
2526                       IndexModePost, LdMiscFrm, IIC_iLoad_bh_ru, opc,
2527                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2528     bits<5> Rm;
2529     let Inst{23} = Rm{4};
2530     let Inst{22} = 0;
2531     let Inst{11-8} = 0;
2532     let Unpredictable{11-8} = 0b1111;
2533     let Inst{3-0} = Rm{3-0};
2534     let DecoderMethod = "DecodeLDR";
2535   }
2536 }
2537
2538 defm LDRSBT : AI3ldrT<0b1101, "ldrsbt">;
2539 defm LDRHT  : AI3ldrT<0b1011, "ldrht">;
2540 defm LDRSHT : AI3ldrT<0b1111, "ldrsht">;
2541 }
2542
2543 // Store
2544
2545 // Stores with truncate
2546 def STRH : AI3str<0b1011, (outs), (ins GPR:$Rt, addrmode3:$addr), StMiscFrm,
2547                IIC_iStore_bh_r, "strh", "\t$Rt, $addr",
2548                [(truncstorei16 GPR:$Rt, addrmode3:$addr)]>;
2549
2550 // Store doubleword
2551 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in
2552 def STRD : AI3str<0b1111, (outs), (ins GPR:$Rt, GPR:$src2, addrmode3:$addr),
2553                StMiscFrm, IIC_iStore_d_r,
2554                "strd", "\t$Rt, $src2, $addr", []>,
2555            Requires<[IsARM, HasV5TE]> {
2556   let Inst{21} = 0;
2557 }
2558
2559 // Indexed stores
2560 multiclass AI2_stridx<bit isByte, string opc,
2561                       InstrItinClass iii, InstrItinClass iir> {
2562   def _PRE_IMM : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2563                             (ins GPR:$Rt, addrmode_imm12_pre:$addr), IndexModePre,
2564                             StFrm, iii,
2565                             opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2566     bits<17> addr;
2567     let Inst{25} = 0;
2568     let Inst{23}    = addr{12};     // U (add = ('U' == 1))
2569     let Inst{19-16} = addr{16-13};  // Rn
2570     let Inst{11-0}  = addr{11-0};   // imm12
2571     let DecoderMethod = "DecodeSTRPreImm";
2572   }
2573
2574   def _PRE_REG  : AI2ldstidx<0, isByte, 1, (outs GPR:$Rn_wb),
2575                       (ins GPR:$Rt, ldst_so_reg:$addr),
2576                       IndexModePre, StFrm, iir,
2577                       opc, "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2578     bits<17> addr;
2579     let Inst{25} = 1;
2580     let Inst{23}    = addr{12};    // U (add = ('U' == 1))
2581     let Inst{19-16} = addr{16-13}; // Rn
2582     let Inst{11-0}  = addr{11-0};
2583     let Inst{4}     = 0;           // Inst{4} = 0
2584     let DecoderMethod = "DecodeSTRPreReg";
2585   }
2586   def _POST_REG : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2587                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2588                 IndexModePost, StFrm, iir,
2589                 opc, "\t$Rt, $addr, $offset",
2590                 "$addr.base = $Rn_wb", []> {
2591      // {12}     isAdd
2592      // {11-0}   imm12/Rm
2593      bits<14> offset;
2594      bits<4> addr;
2595      let Inst{25} = 1;
2596      let Inst{23} = offset{12};
2597      let Inst{19-16} = addr;
2598      let Inst{11-0} = offset{11-0};
2599      let Inst{4} = 0;
2600
2601     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2602    }
2603
2604    def _POST_IMM : AI2ldstidx<0, isByte, 0, (outs GPR:$Rn_wb),
2605                 (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2606                 IndexModePost, StFrm, iii,
2607                 opc, "\t$Rt, $addr, $offset",
2608                 "$addr.base = $Rn_wb", []> {
2609     // {12}     isAdd
2610     // {11-0}   imm12/Rm
2611     bits<14> offset;
2612     bits<4> addr;
2613     let Inst{25} = 0;
2614     let Inst{23} = offset{12};
2615     let Inst{19-16} = addr;
2616     let Inst{11-0} = offset{11-0};
2617
2618     let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2619   }
2620 }
2621
2622 let mayStore = 1, neverHasSideEffects = 1 in {
2623 // FIXME: for STR_PRE_REG etc. the itineray should be either IIC_iStore_ru or
2624 // IIC_iStore_siu depending on whether it the offset register is shifted.
2625 defm STR  : AI2_stridx<0, "str", IIC_iStore_iu, IIC_iStore_ru>;
2626 defm STRB : AI2_stridx<1, "strb", IIC_iStore_bh_iu, IIC_iStore_bh_ru>;
2627 }
2628
2629 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2630                          am2offset_reg:$offset),
2631              (STR_POST_REG GPR:$Rt, addr_offset_none:$addr,
2632                            am2offset_reg:$offset)>;
2633 def : ARMPat<(post_store GPR:$Rt, addr_offset_none:$addr,
2634                          am2offset_imm:$offset),
2635              (STR_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2636                            am2offset_imm:$offset)>;
2637 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2638                              am2offset_reg:$offset),
2639              (STRB_POST_REG GPR:$Rt, addr_offset_none:$addr,
2640                             am2offset_reg:$offset)>;
2641 def : ARMPat<(post_truncsti8 GPR:$Rt, addr_offset_none:$addr,
2642                              am2offset_imm:$offset),
2643              (STRB_POST_IMM GPR:$Rt, addr_offset_none:$addr,
2644                             am2offset_imm:$offset)>;
2645
2646 // Pseudo-instructions for pattern matching the pre-indexed stores. We can't
2647 // put the patterns on the instruction definitions directly as ISel wants
2648 // the address base and offset to be separate operands, not a single
2649 // complex operand like we represent the instructions themselves. The
2650 // pseudos map between the two.
2651 let usesCustomInserter = 1,
2652     Constraints = "$Rn = $Rn_wb,@earlyclobber $Rn_wb" in {
2653 def STRi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2654                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2655                4, IIC_iStore_ru,
2656             [(set GPR:$Rn_wb,
2657                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2658 def STRr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2659                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2660                4, IIC_iStore_ru,
2661             [(set GPR:$Rn_wb,
2662                   (pre_store GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2663 def STRBi_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2664                (ins GPR:$Rt, GPR:$Rn, am2offset_imm:$offset, pred:$p),
2665                4, IIC_iStore_ru,
2666             [(set GPR:$Rn_wb,
2667                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_imm:$offset))]>;
2668 def STRBr_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2669                (ins GPR:$Rt, GPR:$Rn, am2offset_reg:$offset, pred:$p),
2670                4, IIC_iStore_ru,
2671             [(set GPR:$Rn_wb,
2672                   (pre_truncsti8 GPR:$Rt, GPR:$Rn, am2offset_reg:$offset))]>;
2673 def STRH_preidx: ARMPseudoInst<(outs GPR:$Rn_wb),
2674                (ins GPR:$Rt, GPR:$Rn, am3offset:$offset, pred:$p),
2675                4, IIC_iStore_ru,
2676             [(set GPR:$Rn_wb,
2677                   (pre_truncsti16 GPR:$Rt, GPR:$Rn, am3offset:$offset))]>;
2678 }
2679
2680
2681
2682 def STRH_PRE  : AI3ldstidx<0b1011, 0, 1, (outs GPR:$Rn_wb),
2683                            (ins GPR:$Rt, addrmode3_pre:$addr), IndexModePre,
2684                            StMiscFrm, IIC_iStore_bh_ru,
2685                            "strh", "\t$Rt, $addr!", "$addr.base = $Rn_wb", []> {
2686   bits<14> addr;
2687   let Inst{23}    = addr{8};      // U bit
2688   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2689   let Inst{19-16} = addr{12-9};   // Rn
2690   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2691   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2692   let DecoderMethod = "DecodeAddrMode3Instruction";
2693 }
2694
2695 def STRH_POST : AI3ldstidx<0b1011, 0, 0, (outs GPR:$Rn_wb),
2696                        (ins GPR:$Rt, addr_offset_none:$addr, am3offset:$offset),
2697                        IndexModePost, StMiscFrm, IIC_iStore_bh_ru,
2698                        "strh", "\t$Rt, $addr, $offset", "$addr.base = $Rn_wb",
2699                    [(set GPR:$Rn_wb, (post_truncsti16 GPR:$Rt,
2700                                                       addr_offset_none:$addr,
2701                                                       am3offset:$offset))]> {
2702   bits<10> offset;
2703   bits<4> addr;
2704   let Inst{23}    = offset{8};      // U bit
2705   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2706   let Inst{19-16} = addr;
2707   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2708   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2709   let DecoderMethod = "DecodeAddrMode3Instruction";
2710 }
2711
2712 let mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1 in {
2713 def STRD_PRE : AI3ldstidx<0b1111, 0, 1, (outs GPR:$Rn_wb),
2714                           (ins GPR:$Rt, GPR:$Rt2, addrmode3_pre:$addr),
2715                           IndexModePre, StMiscFrm, IIC_iStore_d_ru,
2716                           "strd", "\t$Rt, $Rt2, $addr!",
2717                           "$addr.base = $Rn_wb", []> {
2718   bits<14> addr;
2719   let Inst{23}    = addr{8};      // U bit
2720   let Inst{22}    = addr{13};     // 1 == imm8, 0 == Rm
2721   let Inst{19-16} = addr{12-9};   // Rn
2722   let Inst{11-8}  = addr{7-4};    // imm7_4/zero
2723   let Inst{3-0}   = addr{3-0};    // imm3_0/Rm
2724   let DecoderMethod = "DecodeAddrMode3Instruction";
2725 }
2726
2727 def STRD_POST: AI3ldstidx<0b1111, 0, 0, (outs GPR:$Rn_wb),
2728                           (ins GPR:$Rt, GPR:$Rt2, addr_offset_none:$addr,
2729                                am3offset:$offset),
2730                           IndexModePost, StMiscFrm, IIC_iStore_d_ru,
2731                           "strd", "\t$Rt, $Rt2, $addr, $offset",
2732                           "$addr.base = $Rn_wb", []> {
2733   bits<10> offset;
2734   bits<4> addr;
2735   let Inst{23}    = offset{8};      // U bit
2736   let Inst{22}    = offset{9};      // 1 == imm8, 0 == Rm
2737   let Inst{19-16} = addr;
2738   let Inst{11-8}  = offset{7-4};    // imm7_4/zero
2739   let Inst{3-0}   = offset{3-0};    // imm3_0/Rm
2740   let DecoderMethod = "DecodeAddrMode3Instruction";
2741 }
2742 } // mayStore = 1, neverHasSideEffects = 1, hasExtraSrcRegAllocReq = 1
2743
2744 // STRT, STRBT, and STRHT
2745
2746 def STRBT_POST_REG : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2747                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2748                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2749                    "strbt", "\t$Rt, $addr, $offset",
2750                    "$addr.base = $Rn_wb", []> {
2751   // {12}     isAdd
2752   // {11-0}   imm12/Rm
2753   bits<14> offset;
2754   bits<4> addr;
2755   let Inst{25} = 1;
2756   let Inst{23} = offset{12};
2757   let Inst{21} = 1; // overwrite
2758   let Inst{19-16} = addr;
2759   let Inst{11-5} = offset{11-5};
2760   let Inst{4} = 0;
2761   let Inst{3-0} = offset{3-0};
2762   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2763 }
2764
2765 def STRBT_POST_IMM : AI2ldstidx<0, 1, 0, (outs GPR:$Rn_wb),
2766                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2767                    IndexModePost, StFrm, IIC_iStore_bh_ru,
2768                    "strbt", "\t$Rt, $addr, $offset",
2769                    "$addr.base = $Rn_wb", []> {
2770   // {12}     isAdd
2771   // {11-0}   imm12/Rm
2772   bits<14> offset;
2773   bits<4> addr;
2774   let Inst{25} = 0;
2775   let Inst{23} = offset{12};
2776   let Inst{21} = 1; // overwrite
2777   let Inst{19-16} = addr;
2778   let Inst{11-0} = offset{11-0};
2779   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2780 }
2781
2782 let mayStore = 1, neverHasSideEffects = 1 in {
2783 def STRT_POST_REG : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2784                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_reg:$offset),
2785                    IndexModePost, StFrm, IIC_iStore_ru,
2786                    "strt", "\t$Rt, $addr, $offset",
2787                    "$addr.base = $Rn_wb", []> {
2788   // {12}     isAdd
2789   // {11-0}   imm12/Rm
2790   bits<14> offset;
2791   bits<4> addr;
2792   let Inst{25} = 1;
2793   let Inst{23} = offset{12};
2794   let Inst{21} = 1; // overwrite
2795   let Inst{19-16} = addr;
2796   let Inst{11-5} = offset{11-5};
2797   let Inst{4} = 0;
2798   let Inst{3-0} = offset{3-0};
2799   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2800 }
2801
2802 def STRT_POST_IMM : AI2ldstidx<0, 0, 0, (outs GPR:$Rn_wb),
2803                    (ins GPR:$Rt, addr_offset_none:$addr, am2offset_imm:$offset),
2804                    IndexModePost, StFrm, IIC_iStore_ru,
2805                    "strt", "\t$Rt, $addr, $offset",
2806                    "$addr.base = $Rn_wb", []> {
2807   // {12}     isAdd
2808   // {11-0}   imm12/Rm
2809   bits<14> offset;
2810   bits<4> addr;
2811   let Inst{25} = 0;
2812   let Inst{23} = offset{12};
2813   let Inst{21} = 1; // overwrite
2814   let Inst{19-16} = addr;
2815   let Inst{11-0} = offset{11-0};
2816   let DecoderMethod = "DecodeAddrMode2IdxInstruction";
2817 }
2818 }
2819
2820
2821 multiclass AI3strT<bits<4> op, string opc> {
2822   def i : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2823                     (ins GPR:$Rt, addr_offset_none:$addr, postidx_imm8:$offset),
2824                     IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2825                     "\t$Rt, $addr, $offset", "$addr.base = $base_wb", []> {
2826     bits<9> offset;
2827     let Inst{23} = offset{8};
2828     let Inst{22} = 1;
2829     let Inst{11-8} = offset{7-4};
2830     let Inst{3-0} = offset{3-0};
2831   }
2832   def r : AI3ldstidxT<op, 0, (outs GPR:$base_wb),
2833                       (ins GPR:$Rt, addr_offset_none:$addr, postidx_reg:$Rm),
2834                       IndexModePost, StMiscFrm, IIC_iStore_bh_ru, opc,
2835                       "\t$Rt, $addr, $Rm", "$addr.base = $base_wb", []> {
2836     bits<5> Rm;
2837     let Inst{23} = Rm{4};
2838     let Inst{22} = 0;
2839     let Inst{11-8} = 0;
2840     let Inst{3-0} = Rm{3-0};
2841   }
2842 }
2843
2844
2845 defm STRHT : AI3strT<0b1011, "strht">;
2846
2847 def STL : AIstrrel<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2848                    NoItinerary, "stl", "\t$Rt, $addr", []>;
2849 def STLB : AIstrrel<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2850                     NoItinerary, "stlb", "\t$Rt, $addr", []>;
2851 def STLH : AIstrrel<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
2852                     NoItinerary, "stlh", "\t$Rt, $addr", []>;
2853
2854 //===----------------------------------------------------------------------===//
2855 //  Load / store multiple Instructions.
2856 //
2857
2858 multiclass arm_ldst_mult<string asm, string sfx, bit L_bit, bit P_bit, Format f,
2859                          InstrItinClass itin, InstrItinClass itin_upd> {
2860   // IA is the default, so no need for an explicit suffix on the
2861   // mnemonic here. Without it is the canonical spelling.
2862   def IA :
2863     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2864          IndexModeNone, f, itin,
2865          !strconcat(asm, "${p}\t$Rn, $regs", sfx), "", []> {
2866     let Inst{24-23} = 0b01;       // Increment After
2867     let Inst{22}    = P_bit;
2868     let Inst{21}    = 0;          // No writeback
2869     let Inst{20}    = L_bit;
2870   }
2871   def IA_UPD :
2872     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2873          IndexModeUpd, f, itin_upd,
2874          !strconcat(asm, "${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2875     let Inst{24-23} = 0b01;       // Increment After
2876     let Inst{22}    = P_bit;
2877     let Inst{21}    = 1;          // Writeback
2878     let Inst{20}    = L_bit;
2879
2880     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2881   }
2882   def DA :
2883     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2884          IndexModeNone, f, itin,
2885          !strconcat(asm, "da${p}\t$Rn, $regs", sfx), "", []> {
2886     let Inst{24-23} = 0b00;       // Decrement After
2887     let Inst{22}    = P_bit;
2888     let Inst{21}    = 0;          // No writeback
2889     let Inst{20}    = L_bit;
2890   }
2891   def DA_UPD :
2892     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2893          IndexModeUpd, f, itin_upd,
2894          !strconcat(asm, "da${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2895     let Inst{24-23} = 0b00;       // Decrement After
2896     let Inst{22}    = P_bit;
2897     let Inst{21}    = 1;          // Writeback
2898     let Inst{20}    = L_bit;
2899
2900     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2901   }
2902   def DB :
2903     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2904          IndexModeNone, f, itin,
2905          !strconcat(asm, "db${p}\t$Rn, $regs", sfx), "", []> {
2906     let Inst{24-23} = 0b10;       // Decrement Before
2907     let Inst{22}    = P_bit;
2908     let Inst{21}    = 0;          // No writeback
2909     let Inst{20}    = L_bit;
2910   }
2911   def DB_UPD :
2912     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2913          IndexModeUpd, f, itin_upd,
2914          !strconcat(asm, "db${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2915     let Inst{24-23} = 0b10;       // Decrement Before
2916     let Inst{22}    = P_bit;
2917     let Inst{21}    = 1;          // Writeback
2918     let Inst{20}    = L_bit;
2919
2920     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2921   }
2922   def IB :
2923     AXI4<(outs), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2924          IndexModeNone, f, itin,
2925          !strconcat(asm, "ib${p}\t$Rn, $regs", sfx), "", []> {
2926     let Inst{24-23} = 0b11;       // Increment Before
2927     let Inst{22}    = P_bit;
2928     let Inst{21}    = 0;          // No writeback
2929     let Inst{20}    = L_bit;
2930   }
2931   def IB_UPD :
2932     AXI4<(outs GPR:$wb), (ins GPR:$Rn, pred:$p, reglist:$regs, variable_ops),
2933          IndexModeUpd, f, itin_upd,
2934          !strconcat(asm, "ib${p}\t$Rn!, $regs", sfx), "$Rn = $wb", []> {
2935     let Inst{24-23} = 0b11;       // Increment Before
2936     let Inst{22}    = P_bit;
2937     let Inst{21}    = 1;          // Writeback
2938     let Inst{20}    = L_bit;
2939
2940     let DecoderMethod = "DecodeMemMultipleWritebackInstruction";
2941   }
2942 }
2943
2944 let neverHasSideEffects = 1 in {
2945
2946 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2947 defm LDM : arm_ldst_mult<"ldm", "", 1, 0, LdStMulFrm, IIC_iLoad_m,
2948                          IIC_iLoad_mu>;
2949
2950 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2951 defm STM : arm_ldst_mult<"stm", "", 0, 0, LdStMulFrm, IIC_iStore_m,
2952                          IIC_iStore_mu>;
2953
2954 } // neverHasSideEffects
2955
2956 // FIXME: remove when we have a way to marking a MI with these properties.
2957 // FIXME: Should pc be an implicit operand like PICADD, etc?
2958 let isReturn = 1, isTerminator = 1, isBarrier = 1, mayLoad = 1,
2959     hasExtraDefRegAllocReq = 1, isCodeGenOnly = 1 in
2960 def LDMIA_RET : ARMPseudoExpand<(outs GPR:$wb), (ins GPR:$Rn, pred:$p,
2961                                                  reglist:$regs, variable_ops),
2962                      4, IIC_iLoad_mBr, [],
2963                      (LDMIA_UPD GPR:$wb, GPR:$Rn, pred:$p, reglist:$regs)>,
2964       RegConstraint<"$Rn = $wb">;
2965
2966 let mayLoad = 1, hasExtraDefRegAllocReq = 1 in
2967 defm sysLDM : arm_ldst_mult<"ldm", " ^", 1, 1, LdStMulFrm, IIC_iLoad_m,
2968                                IIC_iLoad_mu>;
2969
2970 let mayStore = 1, hasExtraSrcRegAllocReq = 1 in
2971 defm sysSTM : arm_ldst_mult<"stm", " ^", 0, 1, LdStMulFrm, IIC_iStore_m,
2972                                IIC_iStore_mu>;
2973
2974
2975
2976 //===----------------------------------------------------------------------===//
2977 //  Move Instructions.
2978 //
2979
2980 let neverHasSideEffects = 1 in
2981 def MOVr : AsI1<0b1101, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMOVr,
2982                 "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2983   bits<4> Rd;
2984   bits<4> Rm;
2985
2986   let Inst{19-16} = 0b0000;
2987   let Inst{11-4} = 0b00000000;
2988   let Inst{25} = 0;
2989   let Inst{3-0} = Rm;
2990   let Inst{15-12} = Rd;
2991 }
2992
2993 // A version for the smaller set of tail call registers.
2994 let neverHasSideEffects = 1 in
2995 def MOVr_TC : AsI1<0b1101, (outs tcGPR:$Rd), (ins tcGPR:$Rm), DPFrm,
2996                 IIC_iMOVr, "mov", "\t$Rd, $Rm", []>, UnaryDP, Sched<[WriteALU]> {
2997   bits<4> Rd;
2998   bits<4> Rm;
2999
3000   let Inst{11-4} = 0b00000000;
3001   let Inst{25} = 0;
3002   let Inst{3-0} = Rm;
3003   let Inst{15-12} = Rd;
3004 }
3005
3006 def MOVsr : AsI1<0b1101, (outs GPRnopc:$Rd), (ins shift_so_reg_reg:$src),
3007                 DPSoRegRegFrm, IIC_iMOVsr,
3008                 "mov", "\t$Rd, $src",
3009                 [(set GPRnopc:$Rd, shift_so_reg_reg:$src)]>, UnaryDP,
3010                 Sched<[WriteALU]> {
3011   bits<4> Rd;
3012   bits<12> src;
3013   let Inst{15-12} = Rd;
3014   let Inst{19-16} = 0b0000;
3015   let Inst{11-8} = src{11-8};
3016   let Inst{7} = 0;
3017   let Inst{6-5} = src{6-5};
3018   let Inst{4} = 1;
3019   let Inst{3-0} = src{3-0};
3020   let Inst{25} = 0;
3021 }
3022
3023 def MOVsi : AsI1<0b1101, (outs GPR:$Rd), (ins shift_so_reg_imm:$src),
3024                 DPSoRegImmFrm, IIC_iMOVsr,
3025                 "mov", "\t$Rd, $src", [(set GPR:$Rd, shift_so_reg_imm:$src)]>,
3026                 UnaryDP, Sched<[WriteALU]> {
3027   bits<4> Rd;
3028   bits<12> src;
3029   let Inst{15-12} = Rd;
3030   let Inst{19-16} = 0b0000;
3031   let Inst{11-5} = src{11-5};
3032   let Inst{4} = 0;
3033   let Inst{3-0} = src{3-0};
3034   let Inst{25} = 0;
3035 }
3036
3037 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3038 def MOVi : AsI1<0b1101, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm, IIC_iMOVi,
3039                 "mov", "\t$Rd, $imm", [(set GPR:$Rd, so_imm:$imm)]>, UnaryDP,
3040                 Sched<[WriteALU]> {
3041   bits<4> Rd;
3042   bits<12> imm;
3043   let Inst{25} = 1;
3044   let Inst{15-12} = Rd;
3045   let Inst{19-16} = 0b0000;
3046   let Inst{11-0} = imm;
3047 }
3048
3049 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3050 def MOVi16 : AI1<0b1000, (outs GPR:$Rd), (ins imm0_65535_expr:$imm),
3051                  DPFrm, IIC_iMOVi,
3052                  "movw", "\t$Rd, $imm",
3053                  [(set GPR:$Rd, imm0_65535:$imm)]>,
3054                  Requires<[IsARM, HasV6T2]>, UnaryDP, Sched<[WriteALU]> {
3055   bits<4> Rd;
3056   bits<16> imm;
3057   let Inst{15-12} = Rd;
3058   let Inst{11-0}  = imm{11-0};
3059   let Inst{19-16} = imm{15-12};
3060   let Inst{20} = 0;
3061   let Inst{25} = 1;
3062   let DecoderMethod = "DecodeArmMOVTWInstruction";
3063 }
3064
3065 def : InstAlias<"mov${p} $Rd, $imm",
3066                 (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p)>,
3067         Requires<[IsARM]>;
3068
3069 def MOVi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3070                                 (ins i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3071                       Sched<[WriteALU]>;
3072
3073 let Constraints = "$src = $Rd" in {
3074 def MOVTi16 : AI1<0b1010, (outs GPRnopc:$Rd),
3075                   (ins GPR:$src, imm0_65535_expr:$imm),
3076                   DPFrm, IIC_iMOVi,
3077                   "movt", "\t$Rd, $imm",
3078                   [(set GPRnopc:$Rd,
3079                         (or (and GPR:$src, 0xffff),
3080                             lo16AllZero:$imm))]>, UnaryDP,
3081                   Requires<[IsARM, HasV6T2]>, Sched<[WriteALU]> {
3082   bits<4> Rd;
3083   bits<16> imm;
3084   let Inst{15-12} = Rd;
3085   let Inst{11-0}  = imm{11-0};
3086   let Inst{19-16} = imm{15-12};
3087   let Inst{20} = 0;
3088   let Inst{25} = 1;
3089   let DecoderMethod = "DecodeArmMOVTWInstruction";
3090 }
3091
3092 def MOVTi16_ga_pcrel : PseudoInst<(outs GPR:$Rd),
3093                       (ins GPR:$src, i32imm:$addr, pclabel:$id), IIC_iMOVi, []>,
3094                       Sched<[WriteALU]>;
3095
3096 } // Constraints
3097
3098 def : ARMPat<(or GPR:$src, 0xffff0000), (MOVTi16 GPR:$src, 0xffff)>,
3099       Requires<[IsARM, HasV6T2]>;
3100
3101 let Uses = [CPSR] in
3102 def RRX: PseudoInst<(outs GPR:$Rd), (ins GPR:$Rm), IIC_iMOVsi,
3103                     [(set GPR:$Rd, (ARMrrx GPR:$Rm))]>, UnaryDP,
3104                     Requires<[IsARM]>, Sched<[WriteALU]>;
3105
3106 // These aren't really mov instructions, but we have to define them this way
3107 // due to flag operands.
3108
3109 let Defs = [CPSR] in {
3110 def MOVsrl_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3111                       [(set GPR:$dst, (ARMsrl_flag GPR:$src))]>, UnaryDP,
3112                       Sched<[WriteALU]>, Requires<[IsARM]>;
3113 def MOVsra_flag : PseudoInst<(outs GPR:$dst), (ins GPR:$src), IIC_iMOVsi,
3114                       [(set GPR:$dst, (ARMsra_flag GPR:$src))]>, UnaryDP,
3115                       Sched<[WriteALU]>, Requires<[IsARM]>;
3116 }
3117
3118 //===----------------------------------------------------------------------===//
3119 //  Extend Instructions.
3120 //
3121
3122 // Sign extenders
3123
3124 def SXTB  : AI_ext_rrot<0b01101010,
3125                          "sxtb", UnOpFrag<(sext_inreg node:$Src, i8)>>;
3126 def SXTH  : AI_ext_rrot<0b01101011,
3127                          "sxth", UnOpFrag<(sext_inreg node:$Src, i16)>>;
3128
3129 def SXTAB : AI_exta_rrot<0b01101010,
3130                "sxtab", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS, i8))>>;
3131 def SXTAH : AI_exta_rrot<0b01101011,
3132                "sxtah", BinOpFrag<(add node:$LHS, (sext_inreg node:$RHS,i16))>>;
3133
3134 def SXTB16  : AI_ext_rrot_np<0b01101000, "sxtb16">;
3135
3136 def SXTAB16 : AI_exta_rrot_np<0b01101000, "sxtab16">;
3137
3138 // Zero extenders
3139
3140 let AddedComplexity = 16 in {
3141 def UXTB   : AI_ext_rrot<0b01101110,
3142                           "uxtb"  , UnOpFrag<(and node:$Src, 0x000000FF)>>;
3143 def UXTH   : AI_ext_rrot<0b01101111,
3144                           "uxth"  , UnOpFrag<(and node:$Src, 0x0000FFFF)>>;
3145 def UXTB16 : AI_ext_rrot<0b01101100,
3146                           "uxtb16", UnOpFrag<(and node:$Src, 0x00FF00FF)>>;
3147
3148 // FIXME: This pattern incorrectly assumes the shl operator is a rotate.
3149 //        The transformation should probably be done as a combiner action
3150 //        instead so we can include a check for masking back in the upper
3151 //        eight bits of the source into the lower eight bits of the result.
3152 //def : ARMV6Pat<(and (shl GPR:$Src, (i32 8)), 0xFF00FF),
3153 //               (UXTB16r_rot GPR:$Src, 3)>;
3154 def : ARMV6Pat<(and (srl GPR:$Src, (i32 8)), 0xFF00FF),
3155                (UXTB16 GPR:$Src, 1)>;
3156
3157 def UXTAB : AI_exta_rrot<0b01101110, "uxtab",
3158                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0x00FF))>>;
3159 def UXTAH : AI_exta_rrot<0b01101111, "uxtah",
3160                         BinOpFrag<(add node:$LHS, (and node:$RHS, 0xFFFF))>>;
3161 }
3162
3163 // This isn't safe in general, the add is two 16-bit units, not a 32-bit add.
3164 def UXTAB16 : AI_exta_rrot_np<0b01101100, "uxtab16">;
3165
3166
3167 def SBFX  : I<(outs GPRnopc:$Rd),
3168               (ins GPRnopc:$Rn, imm0_31:$lsb, imm1_32:$width),
3169                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3170                "sbfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3171                Requires<[IsARM, HasV6T2]> {
3172   bits<4> Rd;
3173   bits<4> Rn;
3174   bits<5> lsb;
3175   bits<5> width;
3176   let Inst{27-21} = 0b0111101;
3177   let Inst{6-4}   = 0b101;
3178   let Inst{20-16} = width;
3179   let Inst{15-12} = Rd;
3180   let Inst{11-7}  = lsb;
3181   let Inst{3-0}   = Rn;
3182 }
3183
3184 def UBFX  : I<(outs GPR:$Rd),
3185               (ins GPR:$Rn, imm0_31:$lsb, imm1_32:$width),
3186                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3187                "ubfx", "\t$Rd, $Rn, $lsb, $width", "", []>,
3188                Requires<[IsARM, HasV6T2]> {
3189   bits<4> Rd;
3190   bits<4> Rn;
3191   bits<5> lsb;
3192   bits<5> width;
3193   let Inst{27-21} = 0b0111111;
3194   let Inst{6-4}   = 0b101;
3195   let Inst{20-16} = width;
3196   let Inst{15-12} = Rd;
3197   let Inst{11-7}  = lsb;
3198   let Inst{3-0}   = Rn;
3199 }
3200
3201 //===----------------------------------------------------------------------===//
3202 //  Arithmetic Instructions.
3203 //
3204
3205 defm ADD  : AsI1_bin_irs<0b0100, "add",
3206                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3207                          BinOpFrag<(add  node:$LHS, node:$RHS)>, 1>;
3208 defm SUB  : AsI1_bin_irs<0b0010, "sub",
3209                          IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3210                          BinOpFrag<(sub  node:$LHS, node:$RHS)>>;
3211
3212 // ADD and SUB with 's' bit set.
3213 //
3214 // Currently, ADDS/SUBS are pseudo opcodes that exist only in the
3215 // selection DAG. They are "lowered" to real ADD/SUB opcodes by
3216 // AdjustInstrPostInstrSelection where we determine whether or not to
3217 // set the "s" bit based on CPSR liveness.
3218 //
3219 // FIXME: Eliminate ADDS/SUBS pseudo opcodes after adding tablegen
3220 // support for an optional CPSR definition that corresponds to the DAG
3221 // node's second value. We can then eliminate the implicit def of CPSR.
3222 defm ADDS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3223                            BinOpFrag<(ARMaddc node:$LHS, node:$RHS)>, 1>;
3224 defm SUBS : AsI1_bin_s_irs<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3225                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3226
3227 defm ADC : AI1_adde_sube_irs<0b0101, "adc",
3228               BinOpWithFlagFrag<(ARMadde node:$LHS, node:$RHS, node:$FLAG)>, 1>;
3229 defm SBC : AI1_adde_sube_irs<0b0110, "sbc",
3230               BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3231
3232 defm RSB  : AsI1_rbin_irs<0b0011, "rsb",
3233                           IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3234                           BinOpFrag<(sub node:$LHS, node:$RHS)>>;
3235
3236 // FIXME: Eliminate them if we can write def : Pat patterns which defines
3237 // CPSR and the implicit def of CPSR is not needed.
3238 defm RSBS : AsI1_rbin_s_is<IIC_iALUi, IIC_iALUr, IIC_iALUsr,
3239                            BinOpFrag<(ARMsubc node:$LHS, node:$RHS)>>;
3240
3241 defm RSC : AI1_rsc_irs<0b0111, "rsc",
3242                 BinOpWithFlagFrag<(ARMsube node:$LHS, node:$RHS, node:$FLAG)>>;
3243
3244 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
3245 // The assume-no-carry-in form uses the negation of the input since add/sub
3246 // assume opposite meanings of the carry flag (i.e., carry == !borrow).
3247 // See the definition of AddWithCarry() in the ARM ARM A2.2.1 for the gory
3248 // details.
3249 def : ARMPat<(add     GPR:$src, so_imm_neg:$imm),
3250              (SUBri   GPR:$src, so_imm_neg:$imm)>;
3251 def : ARMPat<(ARMaddc GPR:$src, so_imm_neg:$imm),
3252              (SUBSri  GPR:$src, so_imm_neg:$imm)>;
3253
3254 def : ARMPat<(add     GPR:$src, imm0_65535_neg:$imm),
3255              (SUBrr   GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3256              Requires<[IsARM, HasV6T2]>;
3257 def : ARMPat<(ARMaddc GPR:$src, imm0_65535_neg:$imm),
3258              (SUBSrr  GPR:$src, (MOVi16 (imm_neg_XFORM imm:$imm)))>,
3259              Requires<[IsARM, HasV6T2]>;
3260
3261 // The with-carry-in form matches bitwise not instead of the negation.
3262 // Effectively, the inverse interpretation of the carry flag already accounts
3263 // for part of the negation.
3264 def : ARMPat<(ARMadde GPR:$src, so_imm_not:$imm, CPSR),
3265              (SBCri   GPR:$src, so_imm_not:$imm)>;
3266 def : ARMPat<(ARMadde GPR:$src, imm0_65535_neg:$imm, CPSR),
3267              (SBCrr   GPR:$src, (MOVi16 (imm_not_XFORM imm:$imm)))>;
3268
3269 // Note: These are implemented in C++ code, because they have to generate
3270 // ADD/SUBrs instructions, which use a complex pattern that a xform function
3271 // cannot produce.
3272 // (mul X, 2^n+1) -> (add (X << n), X)
3273 // (mul X, 2^n-1) -> (rsb X, (X << n))
3274
3275 // ARM Arithmetic Instruction
3276 // GPR:$dst = GPR:$a op GPR:$b
3277 class AAI<bits<8> op27_20, bits<8> op11_4, string opc,
3278           list<dag> pattern = [],
3279           dag iops = (ins GPRnopc:$Rn, GPRnopc:$Rm),
3280           string asm = "\t$Rd, $Rn, $Rm">
3281   : AI<(outs GPRnopc:$Rd), iops, DPFrm, IIC_iALUr, opc, asm, pattern>,
3282     Sched<[WriteALU, ReadALU, ReadALU]> {
3283   bits<4> Rn;
3284   bits<4> Rd;
3285   bits<4> Rm;
3286   let Inst{27-20} = op27_20;
3287   let Inst{11-4} = op11_4;
3288   let Inst{19-16} = Rn;
3289   let Inst{15-12} = Rd;
3290   let Inst{3-0}   = Rm;
3291
3292   let Unpredictable{11-8} = 0b1111;
3293 }
3294
3295 // Saturating add/subtract
3296
3297 let DecoderMethod = "DecodeQADDInstruction" in
3298 def QADD    : AAI<0b00010000, 0b00000101, "qadd",
3299                   [(set GPRnopc:$Rd, (int_arm_qadd GPRnopc:$Rm, GPRnopc:$Rn))],
3300                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3301
3302 def QSUB    : AAI<0b00010010, 0b00000101, "qsub",
3303                   [(set GPRnopc:$Rd, (int_arm_qsub GPRnopc:$Rm, GPRnopc:$Rn))],
3304                   (ins GPRnopc:$Rm, GPRnopc:$Rn), "\t$Rd, $Rm, $Rn">;
3305 def QDADD   : AAI<0b00010100, 0b00000101, "qdadd", [],
3306                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3307                   "\t$Rd, $Rm, $Rn">;
3308 def QDSUB   : AAI<0b00010110, 0b00000101, "qdsub", [],
3309                   (ins GPRnopc:$Rm, GPRnopc:$Rn),
3310                   "\t$Rd, $Rm, $Rn">;
3311
3312 def QADD16  : AAI<0b01100010, 0b11110001, "qadd16">;
3313 def QADD8   : AAI<0b01100010, 0b11111001, "qadd8">;
3314 def QASX    : AAI<0b01100010, 0b11110011, "qasx">;
3315 def QSAX    : AAI<0b01100010, 0b11110101, "qsax">;
3316 def QSUB16  : AAI<0b01100010, 0b11110111, "qsub16">;
3317 def QSUB8   : AAI<0b01100010, 0b11111111, "qsub8">;
3318 def UQADD16 : AAI<0b01100110, 0b11110001, "uqadd16">;
3319 def UQADD8  : AAI<0b01100110, 0b11111001, "uqadd8">;
3320 def UQASX   : AAI<0b01100110, 0b11110011, "uqasx">;
3321 def UQSAX   : AAI<0b01100110, 0b11110101, "uqsax">;
3322 def UQSUB16 : AAI<0b01100110, 0b11110111, "uqsub16">;
3323 def UQSUB8  : AAI<0b01100110, 0b11111111, "uqsub8">;
3324
3325 // Signed/Unsigned add/subtract
3326
3327 def SASX   : AAI<0b01100001, 0b11110011, "sasx">;
3328 def SADD16 : AAI<0b01100001, 0b11110001, "sadd16">;
3329 def SADD8  : AAI<0b01100001, 0b11111001, "sadd8">;
3330 def SSAX   : AAI<0b01100001, 0b11110101, "ssax">;
3331 def SSUB16 : AAI<0b01100001, 0b11110111, "ssub16">;
3332 def SSUB8  : AAI<0b01100001, 0b11111111, "ssub8">;
3333 def UASX   : AAI<0b01100101, 0b11110011, "uasx">;
3334 def UADD16 : AAI<0b01100101, 0b11110001, "uadd16">;
3335 def UADD8  : AAI<0b01100101, 0b11111001, "uadd8">;
3336 def USAX   : AAI<0b01100101, 0b11110101, "usax">;
3337 def USUB16 : AAI<0b01100101, 0b11110111, "usub16">;
3338 def USUB8  : AAI<0b01100101, 0b11111111, "usub8">;
3339
3340 // Signed/Unsigned halving add/subtract
3341
3342 def SHASX   : AAI<0b01100011, 0b11110011, "shasx">;
3343 def SHADD16 : AAI<0b01100011, 0b11110001, "shadd16">;
3344 def SHADD8  : AAI<0b01100011, 0b11111001, "shadd8">;
3345 def SHSAX   : AAI<0b01100011, 0b11110101, "shsax">;
3346 def SHSUB16 : AAI<0b01100011, 0b11110111, "shsub16">;
3347 def SHSUB8  : AAI<0b01100011, 0b11111111, "shsub8">;
3348 def UHASX   : AAI<0b01100111, 0b11110011, "uhasx">;
3349 def UHADD16 : AAI<0b01100111, 0b11110001, "uhadd16">;
3350 def UHADD8  : AAI<0b01100111, 0b11111001, "uhadd8">;
3351 def UHSAX   : AAI<0b01100111, 0b11110101, "uhsax">;
3352 def UHSUB16 : AAI<0b01100111, 0b11110111, "uhsub16">;
3353 def UHSUB8  : AAI<0b01100111, 0b11111111, "uhsub8">;
3354
3355 // Unsigned Sum of Absolute Differences [and Accumulate].
3356
3357 def USAD8  : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3358                 MulFrm /* for convenience */, NoItinerary, "usad8",
3359                 "\t$Rd, $Rn, $Rm", []>,
3360              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]> {
3361   bits<4> Rd;
3362   bits<4> Rn;
3363   bits<4> Rm;
3364   let Inst{27-20} = 0b01111000;
3365   let Inst{15-12} = 0b1111;
3366   let Inst{7-4} = 0b0001;
3367   let Inst{19-16} = Rd;
3368   let Inst{11-8} = Rm;
3369   let Inst{3-0} = Rn;
3370 }
3371 def USADA8 : AI<(outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3372                 MulFrm /* for convenience */, NoItinerary, "usada8",
3373                 "\t$Rd, $Rn, $Rm, $Ra", []>,
3374              Requires<[IsARM, HasV6]>, Sched<[WriteALU, ReadALU, ReadALU]>{
3375   bits<4> Rd;
3376   bits<4> Rn;
3377   bits<4> Rm;
3378   bits<4> Ra;
3379   let Inst{27-20} = 0b01111000;
3380   let Inst{7-4} = 0b0001;
3381   let Inst{19-16} = Rd;
3382   let Inst{15-12} = Ra;
3383   let Inst{11-8} = Rm;
3384   let Inst{3-0} = Rn;
3385 }
3386
3387 // Signed/Unsigned saturate
3388
3389 def SSAT : AI<(outs GPRnopc:$Rd),
3390               (ins imm1_32:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3391               SatFrm, NoItinerary, "ssat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3392   bits<4> Rd;
3393   bits<5> sat_imm;
3394   bits<4> Rn;
3395   bits<8> sh;
3396   let Inst{27-21} = 0b0110101;
3397   let Inst{5-4} = 0b01;
3398   let Inst{20-16} = sat_imm;
3399   let Inst{15-12} = Rd;
3400   let Inst{11-7} = sh{4-0};
3401   let Inst{6} = sh{5};
3402   let Inst{3-0} = Rn;
3403 }
3404
3405 def SSAT16 : AI<(outs GPRnopc:$Rd),
3406                 (ins imm1_16:$sat_imm, GPRnopc:$Rn), SatFrm,
3407                 NoItinerary, "ssat16", "\t$Rd, $sat_imm, $Rn", []> {
3408   bits<4> Rd;
3409   bits<4> sat_imm;
3410   bits<4> Rn;
3411   let Inst{27-20} = 0b01101010;
3412   let Inst{11-4} = 0b11110011;
3413   let Inst{15-12} = Rd;
3414   let Inst{19-16} = sat_imm;
3415   let Inst{3-0} = Rn;
3416 }
3417
3418 def USAT : AI<(outs GPRnopc:$Rd),
3419               (ins imm0_31:$sat_imm, GPRnopc:$Rn, shift_imm:$sh),
3420               SatFrm, NoItinerary, "usat", "\t$Rd, $sat_imm, $Rn$sh", []> {
3421   bits<4> Rd;
3422   bits<5> sat_imm;
3423   bits<4> Rn;
3424   bits<8> sh;
3425   let Inst{27-21} = 0b0110111;
3426   let Inst{5-4} = 0b01;
3427   let Inst{15-12} = Rd;
3428   let Inst{11-7} = sh{4-0};
3429   let Inst{6} = sh{5};
3430   let Inst{20-16} = sat_imm;
3431   let Inst{3-0} = Rn;
3432 }
3433
3434 def USAT16 : AI<(outs GPRnopc:$Rd),
3435                 (ins imm0_15:$sat_imm, GPRnopc:$Rn), SatFrm,
3436                 NoItinerary, "usat16", "\t$Rd, $sat_imm, $Rn", []> {
3437   bits<4> Rd;
3438   bits<4> sat_imm;
3439   bits<4> Rn;
3440   let Inst{27-20} = 0b01101110;
3441   let Inst{11-4} = 0b11110011;
3442   let Inst{15-12} = Rd;
3443   let Inst{19-16} = sat_imm;
3444   let Inst{3-0} = Rn;
3445 }
3446
3447 def : ARMV6Pat<(int_arm_ssat GPRnopc:$a, imm:$pos),
3448                (SSAT imm:$pos, GPRnopc:$a, 0)>;
3449 def : ARMV6Pat<(int_arm_usat GPRnopc:$a, imm:$pos),
3450                (USAT imm:$pos, GPRnopc:$a, 0)>;
3451
3452 //===----------------------------------------------------------------------===//
3453 //  Bitwise Instructions.
3454 //
3455
3456 defm AND   : AsI1_bin_irs<0b0000, "and",
3457                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3458                           BinOpFrag<(and node:$LHS, node:$RHS)>, 1>;
3459 defm ORR   : AsI1_bin_irs<0b1100, "orr",
3460                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3461                           BinOpFrag<(or  node:$LHS, node:$RHS)>, 1>;
3462 defm EOR   : AsI1_bin_irs<0b0001, "eor",
3463                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3464                           BinOpFrag<(xor node:$LHS, node:$RHS)>, 1>;
3465 defm BIC   : AsI1_bin_irs<0b1110, "bic",
3466                           IIC_iBITi, IIC_iBITr, IIC_iBITsr,
3467                           BinOpFrag<(and node:$LHS, (not node:$RHS))>>;
3468
3469 // FIXME: bf_inv_mask_imm should be two operands, the lsb and the msb, just
3470 // like in the actual instruction encoding. The complexity of mapping the mask
3471 // to the lsb/msb pair should be handled by ISel, not encapsulated in the
3472 // instruction description.
3473 def BFC    : I<(outs GPR:$Rd), (ins GPR:$src, bf_inv_mask_imm:$imm),
3474                AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3475                "bfc", "\t$Rd, $imm", "$src = $Rd",
3476                [(set GPR:$Rd, (and GPR:$src, bf_inv_mask_imm:$imm))]>,
3477                Requires<[IsARM, HasV6T2]> {
3478   bits<4> Rd;
3479   bits<10> imm;
3480   let Inst{27-21} = 0b0111110;
3481   let Inst{6-0}   = 0b0011111;
3482   let Inst{15-12} = Rd;
3483   let Inst{11-7}  = imm{4-0}; // lsb
3484   let Inst{20-16} = imm{9-5}; // msb
3485 }
3486
3487 // A8.6.18  BFI - Bitfield insert (Encoding A1)
3488 def BFI:I<(outs GPRnopc:$Rd), (ins GPRnopc:$src, GPR:$Rn, bf_inv_mask_imm:$imm),
3489           AddrMode1, 4, IndexModeNone, DPFrm, IIC_iUNAsi,
3490           "bfi", "\t$Rd, $Rn, $imm", "$src = $Rd",
3491           [(set GPRnopc:$Rd, (ARMbfi GPRnopc:$src, GPR:$Rn,
3492                            bf_inv_mask_imm:$imm))]>,
3493           Requires<[IsARM, HasV6T2]> {
3494   bits<4> Rd;
3495   bits<4> Rn;
3496   bits<10> imm;
3497   let Inst{27-21} = 0b0111110;
3498   let Inst{6-4}   = 0b001; // Rn: Inst{3-0} != 15
3499   let Inst{15-12} = Rd;
3500   let Inst{11-7}  = imm{4-0}; // lsb
3501   let Inst{20-16} = imm{9-5}; // width
3502   let Inst{3-0}   = Rn;
3503 }
3504
3505 def  MVNr  : AsI1<0b1111, (outs GPR:$Rd), (ins GPR:$Rm), DPFrm, IIC_iMVNr,
3506                   "mvn", "\t$Rd, $Rm",
3507                   [(set GPR:$Rd, (not GPR:$Rm))]>, UnaryDP, Sched<[WriteALU]> {
3508   bits<4> Rd;
3509   bits<4> Rm;
3510   let Inst{25} = 0;
3511   let Inst{19-16} = 0b0000;
3512   let Inst{11-4} = 0b00000000;
3513   let Inst{15-12} = Rd;
3514   let Inst{3-0} = Rm;
3515 }
3516 def  MVNsi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_imm:$shift),
3517                   DPSoRegImmFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3518                   [(set GPR:$Rd, (not so_reg_imm:$shift))]>, UnaryDP,
3519                   Sched<[WriteALU]> {
3520   bits<4> Rd;
3521   bits<12> shift;
3522   let Inst{25} = 0;
3523   let Inst{19-16} = 0b0000;
3524   let Inst{15-12} = Rd;
3525   let Inst{11-5} = shift{11-5};
3526   let Inst{4} = 0;
3527   let Inst{3-0} = shift{3-0};
3528 }
3529 def  MVNsr  : AsI1<0b1111, (outs GPR:$Rd), (ins so_reg_reg:$shift),
3530                   DPSoRegRegFrm, IIC_iMVNsr, "mvn", "\t$Rd, $shift",
3531                   [(set GPR:$Rd, (not so_reg_reg:$shift))]>, UnaryDP,
3532                   Sched<[WriteALU]> {
3533   bits<4> Rd;
3534   bits<12> shift;
3535   let Inst{25} = 0;
3536   let Inst{19-16} = 0b0000;
3537   let Inst{15-12} = Rd;
3538   let Inst{11-8} = shift{11-8};
3539   let Inst{7} = 0;
3540   let Inst{6-5} = shift{6-5};
3541   let Inst{4} = 1;
3542   let Inst{3-0} = shift{3-0};
3543 }
3544 let isReMaterializable = 1, isAsCheapAsAMove = 1, isMoveImm = 1 in
3545 def  MVNi  : AsI1<0b1111, (outs GPR:$Rd), (ins so_imm:$imm), DPFrm,
3546                   IIC_iMVNi, "mvn", "\t$Rd, $imm",
3547                   [(set GPR:$Rd, so_imm_not:$imm)]>,UnaryDP, Sched<[WriteALU]> {
3548   bits<4> Rd;
3549   bits<12> imm;
3550   let Inst{25} = 1;
3551   let Inst{19-16} = 0b0000;
3552   let Inst{15-12} = Rd;
3553   let Inst{11-0} = imm;
3554 }
3555
3556 def : ARMPat<(and   GPR:$src, so_imm_not:$imm),
3557              (BICri GPR:$src, so_imm_not:$imm)>;
3558
3559 //===----------------------------------------------------------------------===//
3560 //  Multiply Instructions.
3561 //
3562 class AsMul1I32<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3563              string opc, string asm, list<dag> pattern>
3564   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3565   bits<4> Rd;
3566   bits<4> Rm;
3567   bits<4> Rn;
3568   let Inst{19-16} = Rd;
3569   let Inst{11-8}  = Rm;
3570   let Inst{3-0}   = Rn;
3571 }
3572 class AsMul1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3573              string opc, string asm, list<dag> pattern>
3574   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3575   bits<4> RdLo;
3576   bits<4> RdHi;
3577   bits<4> Rm;
3578   bits<4> Rn;
3579   let Inst{19-16} = RdHi;
3580   let Inst{15-12} = RdLo;
3581   let Inst{11-8}  = Rm;
3582   let Inst{3-0}   = Rn;
3583 }
3584 class AsMla1I64<bits<7> opcod, dag oops, dag iops, InstrItinClass itin,
3585              string opc, string asm, list<dag> pattern>
3586   : AsMul1I<opcod, oops, iops, itin, opc, asm, pattern> {
3587   bits<4> RdLo;
3588   bits<4> RdHi;
3589   bits<4> Rm;
3590   bits<4> Rn;
3591   let Inst{19-16} = RdHi;
3592   let Inst{15-12} = RdLo;
3593   let Inst{11-8}  = Rm;
3594   let Inst{3-0}   = Rn;
3595 }
3596
3597 // FIXME: The v5 pseudos are only necessary for the additional Constraint
3598 //        property. Remove them when it's possible to add those properties
3599 //        on an individual MachineInstr, not just an instruction description.
3600 let isCommutable = 1, TwoOperandAliasConstraint = "$Rn = $Rd" in {
3601 def MUL : AsMul1I32<0b0000000, (outs GPRnopc:$Rd),
3602                     (ins GPRnopc:$Rn, GPRnopc:$Rm),
3603                     IIC_iMUL32, "mul", "\t$Rd, $Rn, $Rm",
3604                   [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))]>,
3605                   Requires<[IsARM, HasV6]> {
3606   let Inst{15-12} = 0b0000;
3607   let Unpredictable{15-12} = 0b1111;
3608 }
3609
3610 let Constraints = "@earlyclobber $Rd" in
3611 def MULv5: ARMPseudoExpand<(outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm,
3612                                                     pred:$p, cc_out:$s),
3613                            4, IIC_iMUL32,
3614                [(set GPRnopc:$Rd, (mul GPRnopc:$Rn, GPRnopc:$Rm))],
3615                (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s)>,
3616                Requires<[IsARM, NoV6, UseMulOps]>;
3617 }
3618
3619 def MLA  : AsMul1I32<0b0000001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3620                      IIC_iMAC32, "mla", "\t$Rd, $Rn, $Rm, $Ra",
3621                    [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3622                    Requires<[IsARM, HasV6, UseMulOps]> {
3623   bits<4> Ra;
3624   let Inst{15-12} = Ra;
3625 }
3626
3627 let Constraints = "@earlyclobber $Rd" in
3628 def MLAv5: ARMPseudoExpand<(outs GPR:$Rd),
3629                            (ins GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s),
3630                            4, IIC_iMAC32,
3631                         [(set GPR:$Rd, (add (mul GPR:$Rn, GPR:$Rm), GPR:$Ra))],
3632                   (MLA GPR:$Rd, GPR:$Rn, GPR:$Rm, GPR:$Ra, pred:$p, cc_out:$s)>,
3633                         Requires<[IsARM, NoV6]>;
3634
3635 def MLS  : AMul1I<0b0000011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3636                    IIC_iMAC32, "mls", "\t$Rd, $Rn, $Rm, $Ra",
3637                    [(set GPR:$Rd, (sub GPR:$Ra, (mul GPR:$Rn, GPR:$Rm)))]>,
3638                    Requires<[IsARM, HasV6T2, UseMulOps]> {
3639   bits<4> Rd;
3640   bits<4> Rm;
3641   bits<4> Rn;
3642   bits<4> Ra;
3643   let Inst{19-16} = Rd;
3644   let Inst{15-12} = Ra;
3645   let Inst{11-8}  = Rm;
3646   let Inst{3-0}   = Rn;
3647 }
3648
3649 // Extra precision multiplies with low / high results
3650 let neverHasSideEffects = 1 in {
3651 let isCommutable = 1 in {
3652 def SMULL : AsMul1I64<0b0000110, (outs GPR:$RdLo, GPR:$RdHi),
3653                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3654                     "smull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3655                     Requires<[IsARM, HasV6]>;
3656
3657 def UMULL : AsMul1I64<0b0000100, (outs GPR:$RdLo, GPR:$RdHi),
3658                                  (ins GPR:$Rn, GPR:$Rm), IIC_iMUL64,
3659                     "umull", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3660                     Requires<[IsARM, HasV6]>;
3661
3662 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3663 def SMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3664                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3665                             4, IIC_iMUL64, [],
3666           (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3667                            Requires<[IsARM, NoV6]>;
3668
3669 def UMULLv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3670                             (ins GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s),
3671                             4, IIC_iMUL64, [],
3672           (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
3673                            Requires<[IsARM, NoV6]>;
3674 }
3675 }
3676
3677 // Multiply + accumulate
3678 def SMLAL : AsMla1I64<0b0000111, (outs GPR:$RdLo, GPR:$RdHi),
3679                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3680                     "smlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3681          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3682 def UMLAL : AsMla1I64<0b0000101, (outs GPR:$RdLo, GPR:$RdHi),
3683                         (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi), IIC_iMAC64,
3684                     "umlal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3685          RegConstraint<"$RLo = $RdLo, $RHi = $RdHi">, Requires<[IsARM, HasV6]>;
3686
3687 def UMAAL : AMul1I <0b0000010, (outs GPR:$RdLo, GPR:$RdHi),
3688                                (ins GPR:$Rn, GPR:$Rm), IIC_iMAC64,
3689                     "umaal", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3690                     Requires<[IsARM, HasV6]> {
3691   bits<4> RdLo;
3692   bits<4> RdHi;
3693   bits<4> Rm;
3694   bits<4> Rn;
3695   let Inst{19-16} = RdHi;
3696   let Inst{15-12} = RdLo;
3697   let Inst{11-8}  = Rm;
3698   let Inst{3-0}   = Rn;
3699 }
3700
3701 let Constraints = "$RLo = $RdLo,$RHi = $RdHi" in {
3702 def SMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3703                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3704                               4, IIC_iMAC64, [],
3705              (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3706                            pred:$p, cc_out:$s)>,
3707                            Requires<[IsARM, NoV6]>;
3708 def UMLALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3709                 (ins GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi, pred:$p, cc_out:$s),
3710                               4, IIC_iMAC64, [],
3711              (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, GPR:$RLo, GPR:$RHi,
3712                            pred:$p, cc_out:$s)>,
3713                            Requires<[IsARM, NoV6]>;
3714 }
3715
3716 let Constraints = "@earlyclobber $RdLo,@earlyclobber $RdHi" in {
3717 def UMAALv5 : ARMPseudoExpand<(outs GPR:$RdLo, GPR:$RdHi),
3718                               (ins GPR:$Rn, GPR:$Rm, pred:$p),
3719                               4, IIC_iMAC64, [],
3720           (UMAAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p)>,
3721                            Requires<[IsARM, NoV6]>;
3722 }
3723
3724 } // neverHasSideEffects
3725
3726 // Most significant word multiply
3727 def SMMUL : AMul2I <0b0111010, 0b0001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3728                IIC_iMUL32, "smmul", "\t$Rd, $Rn, $Rm",
3729                [(set GPR:$Rd, (mulhs GPR:$Rn, GPR:$Rm))]>,
3730             Requires<[IsARM, HasV6]> {
3731   let Inst{15-12} = 0b1111;
3732 }
3733
3734 def SMMULR : AMul2I <0b0111010, 0b0011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3735                IIC_iMUL32, "smmulr", "\t$Rd, $Rn, $Rm", []>,
3736             Requires<[IsARM, HasV6]> {
3737   let Inst{15-12} = 0b1111;
3738 }
3739
3740 def SMMLA : AMul2Ia <0b0111010, 0b0001, (outs GPR:$Rd),
3741                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3742                IIC_iMAC32, "smmla", "\t$Rd, $Rn, $Rm, $Ra",
3743                [(set GPR:$Rd, (add (mulhs GPR:$Rn, GPR:$Rm), GPR:$Ra))]>,
3744             Requires<[IsARM, HasV6, UseMulOps]>;
3745
3746 def SMMLAR : AMul2Ia <0b0111010, 0b0011, (outs GPR:$Rd),
3747                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3748                IIC_iMAC32, "smmlar", "\t$Rd, $Rn, $Rm, $Ra", []>,
3749             Requires<[IsARM, HasV6]>;
3750
3751 def SMMLS : AMul2Ia <0b0111010, 0b1101, (outs GPR:$Rd),
3752                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3753                IIC_iMAC32, "smmls", "\t$Rd, $Rn, $Rm, $Ra", []>,
3754             Requires<[IsARM, HasV6, UseMulOps]>;
3755
3756 def SMMLSR : AMul2Ia <0b0111010, 0b1111, (outs GPR:$Rd),
3757                (ins GPR:$Rn, GPR:$Rm, GPR:$Ra),
3758                IIC_iMAC32, "smmlsr", "\t$Rd, $Rn, $Rm, $Ra", []>,
3759             Requires<[IsARM, HasV6]>;
3760
3761 multiclass AI_smul<string opc, PatFrag opnode> {
3762   def BB : AMulxyI<0b0001011, 0b00, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3763               IIC_iMUL16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm",
3764               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3765                                       (sext_inreg GPR:$Rm, i16)))]>,
3766            Requires<[IsARM, HasV5TE]>;
3767
3768   def BT : AMulxyI<0b0001011, 0b10, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3769               IIC_iMUL16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm",
3770               [(set GPR:$Rd, (opnode (sext_inreg GPR:$Rn, i16),
3771                                       (sra GPR:$Rm, (i32 16))))]>,
3772            Requires<[IsARM, HasV5TE]>;
3773
3774   def TB : AMulxyI<0b0001011, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3775               IIC_iMUL16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm",
3776               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3777                                       (sext_inreg GPR:$Rm, i16)))]>,
3778            Requires<[IsARM, HasV5TE]>;
3779
3780   def TT : AMulxyI<0b0001011, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3781               IIC_iMUL16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm",
3782               [(set GPR:$Rd, (opnode (sra GPR:$Rn, (i32 16)),
3783                                       (sra GPR:$Rm, (i32 16))))]>,
3784             Requires<[IsARM, HasV5TE]>;
3785
3786   def WB : AMulxyI<0b0001001, 0b01, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3787               IIC_iMUL16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm",
3788               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3789                                     (sext_inreg GPR:$Rm, i16)), (i32 16)))]>,
3790            Requires<[IsARM, HasV5TE]>;
3791
3792   def WT : AMulxyI<0b0001001, 0b11, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm),
3793               IIC_iMUL16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm",
3794               [(set GPR:$Rd, (sra (opnode GPR:$Rn,
3795                                     (sra GPR:$Rm, (i32 16))), (i32 16)))]>,
3796             Requires<[IsARM, HasV5TE]>;
3797 }
3798
3799
3800 multiclass AI_smla<string opc, PatFrag opnode> {
3801   let DecoderMethod = "DecodeSMLAInstruction" in {
3802   def BB : AMulxyIa<0b0001000, 0b00, (outs GPRnopc:$Rd),
3803               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3804               IIC_iMAC16, !strconcat(opc, "bb"), "\t$Rd, $Rn, $Rm, $Ra",
3805               [(set GPRnopc:$Rd, (add GPR:$Ra,
3806                                (opnode (sext_inreg GPRnopc:$Rn, i16),
3807                                        (sext_inreg GPRnopc:$Rm, i16))))]>,
3808            Requires<[IsARM, HasV5TE, UseMulOps]>;
3809
3810   def BT : AMulxyIa<0b0001000, 0b10, (outs GPRnopc:$Rd),
3811               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3812               IIC_iMAC16, !strconcat(opc, "bt"), "\t$Rd, $Rn, $Rm, $Ra",
3813               [(set GPRnopc:$Rd,
3814                     (add GPR:$Ra, (opnode (sext_inreg GPRnopc:$Rn, i16),
3815                                           (sra GPRnopc:$Rm, (i32 16)))))]>,
3816            Requires<[IsARM, HasV5TE, UseMulOps]>;
3817
3818   def TB : AMulxyIa<0b0001000, 0b01, (outs GPRnopc:$Rd),
3819               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3820               IIC_iMAC16, !strconcat(opc, "tb"), "\t$Rd, $Rn, $Rm, $Ra",
3821               [(set GPRnopc:$Rd,
3822                     (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3823                                           (sext_inreg GPRnopc:$Rm, i16))))]>,
3824            Requires<[IsARM, HasV5TE, UseMulOps]>;
3825
3826   def TT : AMulxyIa<0b0001000, 0b11, (outs GPRnopc:$Rd),
3827               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3828               IIC_iMAC16, !strconcat(opc, "tt"), "\t$Rd, $Rn, $Rm, $Ra",
3829              [(set GPRnopc:$Rd,
3830                    (add GPR:$Ra, (opnode (sra GPRnopc:$Rn, (i32 16)),
3831                                          (sra GPRnopc:$Rm, (i32 16)))))]>,
3832             Requires<[IsARM, HasV5TE, UseMulOps]>;
3833
3834   def WB : AMulxyIa<0b0001001, 0b00, (outs GPRnopc:$Rd),
3835               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3836               IIC_iMAC16, !strconcat(opc, "wb"), "\t$Rd, $Rn, $Rm, $Ra",
3837               [(set GPRnopc:$Rd,
3838                     (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3839                                   (sext_inreg GPRnopc:$Rm, i16)), (i32 16))))]>,
3840            Requires<[IsARM, HasV5TE, UseMulOps]>;
3841
3842   def WT : AMulxyIa<0b0001001, 0b10, (outs GPRnopc:$Rd),
3843               (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3844               IIC_iMAC16, !strconcat(opc, "wt"), "\t$Rd, $Rn, $Rm, $Ra",
3845               [(set GPRnopc:$Rd,
3846                  (add GPR:$Ra, (sra (opnode GPRnopc:$Rn,
3847                                     (sra GPRnopc:$Rm, (i32 16))), (i32 16))))]>,
3848             Requires<[IsARM, HasV5TE, UseMulOps]>;
3849   }
3850 }
3851
3852 defm SMUL : AI_smul<"smul", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3853 defm SMLA : AI_smla<"smla", BinOpFrag<(mul node:$LHS, node:$RHS)>>;
3854
3855 // Halfword multiply accumulate long: SMLAL<x><y>.
3856 def SMLALBB : AMulxyI64<0b0001010, 0b00, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3857                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3858                       IIC_iMAC64, "smlalbb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3859               Requires<[IsARM, HasV5TE]>;
3860
3861 def SMLALBT : AMulxyI64<0b0001010, 0b10, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3862                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3863                       IIC_iMAC64, "smlalbt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3864               Requires<[IsARM, HasV5TE]>;
3865
3866 def SMLALTB : AMulxyI64<0b0001010, 0b01, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3867                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3868                       IIC_iMAC64, "smlaltb", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3869               Requires<[IsARM, HasV5TE]>;
3870
3871 def SMLALTT : AMulxyI64<0b0001010, 0b11, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3872                       (ins GPRnopc:$Rn, GPRnopc:$Rm),
3873                       IIC_iMAC64, "smlaltt", "\t$RdLo, $RdHi, $Rn, $Rm", []>,
3874               Requires<[IsARM, HasV5TE]>;
3875
3876 // Helper class for AI_smld.
3877 class AMulDualIbase<bit long, bit sub, bit swap, dag oops, dag iops,
3878                     InstrItinClass itin, string opc, string asm>
3879   : AI<oops, iops, MulFrm, itin, opc, asm, []>, Requires<[IsARM, HasV6]> {
3880   bits<4> Rn;
3881   bits<4> Rm;
3882   let Inst{27-23} = 0b01110;
3883   let Inst{22}    = long;
3884   let Inst{21-20} = 0b00;
3885   let Inst{11-8}  = Rm;
3886   let Inst{7}     = 0;
3887   let Inst{6}     = sub;
3888   let Inst{5}     = swap;
3889   let Inst{4}     = 1;
3890   let Inst{3-0}   = Rn;
3891 }
3892 class AMulDualI<bit long, bit sub, bit swap, dag oops, dag iops,
3893                 InstrItinClass itin, string opc, string asm>
3894   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3895   bits<4> Rd;
3896   let Inst{15-12} = 0b1111;
3897   let Inst{19-16} = Rd;
3898 }
3899 class AMulDualIa<bit long, bit sub, bit swap, dag oops, dag iops,
3900                 InstrItinClass itin, string opc, string asm>
3901   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3902   bits<4> Ra;
3903   bits<4> Rd;
3904   let Inst{19-16} = Rd;
3905   let Inst{15-12} = Ra;
3906 }
3907 class AMulDualI64<bit long, bit sub, bit swap, dag oops, dag iops,
3908                   InstrItinClass itin, string opc, string asm>
3909   : AMulDualIbase<long, sub, swap, oops, iops, itin, opc, asm> {
3910   bits<4> RdLo;
3911   bits<4> RdHi;
3912   let Inst{19-16} = RdHi;
3913   let Inst{15-12} = RdLo;
3914 }
3915
3916 multiclass AI_smld<bit sub, string opc> {
3917
3918   def D : AMulDualIa<0, sub, 0, (outs GPRnopc:$Rd),
3919                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3920                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm, $Ra">;
3921
3922   def DX: AMulDualIa<0, sub, 1, (outs GPRnopc:$Rd),
3923                   (ins GPRnopc:$Rn, GPRnopc:$Rm, GPR:$Ra),
3924                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm, $Ra">;
3925
3926   def LD: AMulDualI64<1, sub, 0, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3927                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3928                   !strconcat(opc, "ld"), "\t$RdLo, $RdHi, $Rn, $Rm">;
3929
3930   def LDX : AMulDualI64<1, sub, 1, (outs GPRnopc:$RdLo, GPRnopc:$RdHi),
3931                   (ins GPRnopc:$Rn, GPRnopc:$Rm), NoItinerary,
3932                   !strconcat(opc, "ldx"),"\t$RdLo, $RdHi, $Rn, $Rm">;
3933
3934 }
3935
3936 defm SMLA : AI_smld<0, "smla">;
3937 defm SMLS : AI_smld<1, "smls">;
3938
3939 multiclass AI_sdml<bit sub, string opc> {
3940
3941   def D:AMulDualI<0, sub, 0, (outs GPRnopc:$Rd), (ins GPRnopc:$Rn, GPRnopc:$Rm),
3942                   NoItinerary, !strconcat(opc, "d"), "\t$Rd, $Rn, $Rm">;
3943   def DX:AMulDualI<0, sub, 1, (outs GPRnopc:$Rd),(ins GPRnopc:$Rn, GPRnopc:$Rm),
3944                   NoItinerary, !strconcat(opc, "dx"), "\t$Rd, $Rn, $Rm">;
3945 }
3946
3947 defm SMUA : AI_sdml<0, "smua">;
3948 defm SMUS : AI_sdml<1, "smus">;
3949
3950 //===----------------------------------------------------------------------===//
3951 //  Division Instructions (ARMv7-A with virtualization extension)
3952 //
3953 def SDIV : ADivA1I<0b001, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3954                    "sdiv", "\t$Rd, $Rn, $Rm",
3955                    [(set GPR:$Rd, (sdiv GPR:$Rn, GPR:$Rm))]>,
3956            Requires<[IsARM, HasDivideInARM]>;
3957
3958 def UDIV : ADivA1I<0b011, (outs GPR:$Rd), (ins GPR:$Rn, GPR:$Rm), IIC_iDIV,
3959                    "udiv", "\t$Rd, $Rn, $Rm",
3960                    [(set GPR:$Rd, (udiv GPR:$Rn, GPR:$Rm))]>,
3961            Requires<[IsARM, HasDivideInARM]>;
3962
3963 //===----------------------------------------------------------------------===//
3964 //  Misc. Arithmetic Instructions.
3965 //
3966
3967 def CLZ  : AMiscA1I<0b000010110, 0b0001, (outs GPR:$Rd), (ins GPR:$Rm),
3968               IIC_iUNAr, "clz", "\t$Rd, $Rm",
3969               [(set GPR:$Rd, (ctlz GPR:$Rm))]>, Requires<[IsARM, HasV5T]>,
3970            Sched<[WriteALU]>;
3971
3972 def RBIT : AMiscA1I<0b01101111, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3973               IIC_iUNAr, "rbit", "\t$Rd, $Rm",
3974               [(set GPR:$Rd, (ARMrbit GPR:$Rm))]>,
3975            Requires<[IsARM, HasV6T2]>,
3976            Sched<[WriteALU]>;
3977
3978 def REV  : AMiscA1I<0b01101011, 0b0011, (outs GPR:$Rd), (ins GPR:$Rm),
3979               IIC_iUNAr, "rev", "\t$Rd, $Rm",
3980               [(set GPR:$Rd, (bswap GPR:$Rm))]>, Requires<[IsARM, HasV6]>,
3981            Sched<[WriteALU]>;
3982
3983 let AddedComplexity = 5 in
3984 def REV16 : AMiscA1I<0b01101011, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3985                IIC_iUNAr, "rev16", "\t$Rd, $Rm",
3986                [(set GPR:$Rd, (rotr (bswap GPR:$Rm), (i32 16)))]>,
3987                Requires<[IsARM, HasV6]>,
3988            Sched<[WriteALU]>;
3989
3990 let AddedComplexity = 5 in
3991 def REVSH : AMiscA1I<0b01101111, 0b1011, (outs GPR:$Rd), (ins GPR:$Rm),
3992                IIC_iUNAr, "revsh", "\t$Rd, $Rm",
3993                [(set GPR:$Rd, (sra (bswap GPR:$Rm), (i32 16)))]>,
3994                Requires<[IsARM, HasV6]>,
3995            Sched<[WriteALU]>;
3996
3997 def : ARMV6Pat<(or (sra (shl GPR:$Rm, (i32 24)), (i32 16)),
3998                    (and (srl GPR:$Rm, (i32 8)), 0xFF)),
3999                (REVSH GPR:$Rm)>;
4000
4001 def PKHBT : APKHI<0b01101000, 0, (outs GPRnopc:$Rd),
4002                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_lsl_amt:$sh),
4003                IIC_iALUsi, "pkhbt", "\t$Rd, $Rn, $Rm$sh",
4004                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF),
4005                                       (and (shl GPRnopc:$Rm, pkh_lsl_amt:$sh),
4006                                            0xFFFF0000)))]>,
4007                Requires<[IsARM, HasV6]>,
4008            Sched<[WriteALUsi, ReadALU]>;
4009
4010 // Alternate cases for PKHBT where identities eliminate some nodes.
4011 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (and GPRnopc:$Rm, 0xFFFF0000)),
4012                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, 0)>;
4013 def : ARMV6Pat<(or (and GPRnopc:$Rn, 0xFFFF), (shl GPRnopc:$Rm, imm16_31:$sh)),
4014                (PKHBT GPRnopc:$Rn, GPRnopc:$Rm, imm16_31:$sh)>;
4015
4016 // Note: Shifts of 1-15 bits will be transformed to srl instead of sra and
4017 // will match the pattern below.
4018 def PKHTB : APKHI<0b01101000, 1, (outs GPRnopc:$Rd),
4019                               (ins GPRnopc:$Rn, GPRnopc:$Rm, pkh_asr_amt:$sh),
4020                IIC_iBITsi, "pkhtb", "\t$Rd, $Rn, $Rm$sh",
4021                [(set GPRnopc:$Rd, (or (and GPRnopc:$Rn, 0xFFFF0000),
4022                                       (and (sra GPRnopc:$Rm, pkh_asr_amt:$sh),
4023                                            0xFFFF)))]>,
4024                Requires<[IsARM, HasV6]>,
4025            Sched<[WriteALUsi, ReadALU]>;
4026
4027 // Alternate cases for PKHTB where identities eliminate some nodes.  Note that
4028 // a shift amount of 0 is *not legal* here, it is PKHBT instead.
4029 // We also can not replace a srl (17..31) by an arithmetic shift we would use in
4030 // pkhtb src1, src2, asr (17..31).
4031 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4032                    (srl GPRnopc:$src2, imm16:$sh)),
4033                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16:$sh)>;
4034 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4035                    (sra GPRnopc:$src2, imm16_31:$sh)),
4036                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm16_31:$sh)>;
4037 def : ARMV6Pat<(or (and GPRnopc:$src1, 0xFFFF0000),
4038                    (and (srl GPRnopc:$src2, imm1_15:$sh), 0xFFFF)),
4039                (PKHTB GPRnopc:$src1, GPRnopc:$src2, imm1_15:$sh)>;
4040
4041 //===----------------------------------------------------------------------===//
4042 //  Comparison Instructions...
4043 //
4044
4045 defm CMP  : AI1_cmp_irs<0b1010, "cmp",
4046                         IIC_iCMPi, IIC_iCMPr, IIC_iCMPsr,
4047                         BinOpFrag<(ARMcmp node:$LHS, node:$RHS)>>;
4048
4049 // ARMcmpZ can re-use the above instruction definitions.
4050 def : ARMPat<(ARMcmpZ GPR:$src, so_imm:$imm),
4051              (CMPri   GPR:$src, so_imm:$imm)>;
4052 def : ARMPat<(ARMcmpZ GPR:$src, GPR:$rhs),
4053              (CMPrr   GPR:$src, GPR:$rhs)>;
4054 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_imm:$rhs),
4055              (CMPrsi   GPR:$src, so_reg_imm:$rhs)>;
4056 def : ARMPat<(ARMcmpZ GPR:$src, so_reg_reg:$rhs),
4057              (CMPrsr   GPR:$src, so_reg_reg:$rhs)>;
4058
4059 // CMN register-integer
4060 let isCompare = 1, Defs = [CPSR] in {
4061 def CMNri : AI1<0b1011, (outs), (ins GPR:$Rn, so_imm:$imm), DPFrm, IIC_iCMPi,
4062                 "cmn", "\t$Rn, $imm",
4063                 [(ARMcmn GPR:$Rn, so_imm:$imm)]>,
4064                 Sched<[WriteCMP, ReadALU]> {
4065   bits<4> Rn;
4066   bits<12> imm;
4067   let Inst{25} = 1;
4068   let Inst{20} = 1;
4069   let Inst{19-16} = Rn;
4070   let Inst{15-12} = 0b0000;
4071   let Inst{11-0} = imm;
4072
4073   let Unpredictable{15-12} = 0b1111;
4074 }
4075
4076 // CMN register-register/shift
4077 def CMNzrr : AI1<0b1011, (outs), (ins GPR:$Rn, GPR:$Rm), DPFrm, IIC_iCMPr,
4078                  "cmn", "\t$Rn, $Rm",
4079                  [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4080                    GPR:$Rn, GPR:$Rm)]>, Sched<[WriteCMP, ReadALU, ReadALU]> {
4081   bits<4> Rn;
4082   bits<4> Rm;
4083   let isCommutable = 1;
4084   let Inst{25} = 0;
4085   let Inst{20} = 1;
4086   let Inst{19-16} = Rn;
4087   let Inst{15-12} = 0b0000;
4088   let Inst{11-4} = 0b00000000;
4089   let Inst{3-0} = Rm;
4090
4091   let Unpredictable{15-12} = 0b1111;
4092 }
4093
4094 def CMNzrsi : AI1<0b1011, (outs),
4095                   (ins GPR:$Rn, so_reg_imm:$shift), DPSoRegImmFrm, IIC_iCMPsr,
4096                   "cmn", "\t$Rn, $shift",
4097                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4098                     GPR:$Rn, so_reg_imm:$shift)]>,
4099                     Sched<[WriteCMPsi, ReadALU]> {
4100   bits<4> Rn;
4101   bits<12> shift;
4102   let Inst{25} = 0;
4103   let Inst{20} = 1;
4104   let Inst{19-16} = Rn;
4105   let Inst{15-12} = 0b0000;
4106   let Inst{11-5} = shift{11-5};
4107   let Inst{4} = 0;
4108   let Inst{3-0} = shift{3-0};
4109
4110   let Unpredictable{15-12} = 0b1111;
4111 }
4112
4113 def CMNzrsr : AI1<0b1011, (outs),
4114                   (ins GPRnopc:$Rn, so_reg_reg:$shift), DPSoRegRegFrm, IIC_iCMPsr,
4115                   "cmn", "\t$Rn, $shift",
4116                   [(BinOpFrag<(ARMcmpZ node:$LHS,(ineg node:$RHS))>
4117                     GPRnopc:$Rn, so_reg_reg:$shift)]>,
4118                     Sched<[WriteCMPsr, ReadALU]> {
4119   bits<4> Rn;
4120   bits<12> shift;
4121   let Inst{25} = 0;
4122   let Inst{20} = 1;
4123   let Inst{19-16} = Rn;
4124   let Inst{15-12} = 0b0000;
4125   let Inst{11-8} = shift{11-8};
4126   let Inst{7} = 0;
4127   let Inst{6-5} = shift{6-5};
4128   let Inst{4} = 1;
4129   let Inst{3-0} = shift{3-0};
4130
4131   let Unpredictable{15-12} = 0b1111;
4132 }
4133
4134 }
4135
4136 def : ARMPat<(ARMcmp  GPR:$src, so_imm_neg:$imm),
4137              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4138
4139 def : ARMPat<(ARMcmpZ GPR:$src, so_imm_neg:$imm),
4140              (CMNri   GPR:$src, so_imm_neg:$imm)>;
4141
4142 // Note that TST/TEQ don't set all the same flags that CMP does!
4143 defm TST  : AI1_cmp_irs<0b1000, "tst",
4144                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4145                       BinOpFrag<(ARMcmpZ (and_su node:$LHS, node:$RHS), 0)>, 1>;
4146 defm TEQ  : AI1_cmp_irs<0b1001, "teq",
4147                         IIC_iTSTi, IIC_iTSTr, IIC_iTSTsr,
4148                       BinOpFrag<(ARMcmpZ (xor_su node:$LHS, node:$RHS), 0)>, 1>;
4149
4150 // Pseudo i64 compares for some floating point compares.
4151 let usesCustomInserter = 1, isBranch = 1, isTerminator = 1,
4152     Defs = [CPSR] in {
4153 def BCCi64 : PseudoInst<(outs),
4154     (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, brtarget:$dst),
4155      IIC_Br,
4156     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, GPR:$rhs1, GPR:$rhs2, bb:$dst)]>,
4157     Sched<[WriteBr]>;
4158
4159 def BCCZi64 : PseudoInst<(outs),
4160      (ins i32imm:$cc, GPR:$lhs1, GPR:$lhs2, brtarget:$dst), IIC_Br,
4161     [(ARMBcci64 imm:$cc, GPR:$lhs1, GPR:$lhs2, 0, 0, bb:$dst)]>,
4162     Sched<[WriteBr]>;
4163 } // usesCustomInserter
4164
4165
4166 // Conditional moves
4167 let neverHasSideEffects = 1 in {
4168
4169 let isCommutable = 1, isSelect = 1 in
4170 def MOVCCr : ARMPseudoInst<(outs GPR:$Rd),
4171                            (ins GPR:$false, GPR:$Rm, cmovpred:$p),
4172                            4, IIC_iCMOVr,
4173                            [(set GPR:$Rd, (ARMcmov GPR:$false, GPR:$Rm,
4174                                                    cmovpred:$p))]>,
4175              RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4176
4177 def MOVCCsi : ARMPseudoInst<(outs GPR:$Rd),
4178                             (ins GPR:$false, so_reg_imm:$shift, cmovpred:$p),
4179                             4, IIC_iCMOVsr,
4180                             [(set GPR:$Rd,
4181                                   (ARMcmov GPR:$false, so_reg_imm:$shift,
4182                                            cmovpred:$p))]>,
4183       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4184 def MOVCCsr : ARMPseudoInst<(outs GPR:$Rd),
4185                             (ins GPR:$false, so_reg_reg:$shift, cmovpred:$p),
4186                            4, IIC_iCMOVsr,
4187   [(set GPR:$Rd, (ARMcmov GPR:$false, so_reg_reg:$shift,
4188                             cmovpred:$p))]>,
4189       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4190
4191
4192 let isMoveImm = 1 in
4193 def MOVCCi16
4194     : ARMPseudoInst<(outs GPR:$Rd),
4195                     (ins GPR:$false, imm0_65535_expr:$imm, cmovpred:$p),
4196                     4, IIC_iMOVi,
4197                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm0_65535:$imm,
4198                                             cmovpred:$p))]>,
4199       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>,
4200       Sched<[WriteALU]>;
4201
4202 let isMoveImm = 1 in
4203 def MOVCCi : ARMPseudoInst<(outs GPR:$Rd),
4204                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4205                            4, IIC_iCMOVi,
4206                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm:$imm,
4207                                                    cmovpred:$p))]>,
4208       RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4209
4210 // Two instruction predicate mov immediate.
4211 let isMoveImm = 1 in
4212 def MOVCCi32imm
4213     : ARMPseudoInst<(outs GPR:$Rd),
4214                     (ins GPR:$false, i32imm:$src, cmovpred:$p),
4215                     8, IIC_iCMOVix2,
4216                     [(set GPR:$Rd, (ARMcmov GPR:$false, imm:$src,
4217                                             cmovpred:$p))]>,
4218       RegConstraint<"$false = $Rd">, Requires<[IsARM, HasV6T2]>;
4219
4220 let isMoveImm = 1 in
4221 def MVNCCi : ARMPseudoInst<(outs GPR:$Rd),
4222                            (ins GPR:$false, so_imm:$imm, cmovpred:$p),
4223                            4, IIC_iCMOVi,
4224                            [(set GPR:$Rd, (ARMcmov GPR:$false, so_imm_not:$imm,
4225                                                    cmovpred:$p))]>,
4226                 RegConstraint<"$false = $Rd">, Sched<[WriteALU]>;
4227
4228 } // neverHasSideEffects
4229
4230
4231 //===----------------------------------------------------------------------===//
4232 // Atomic operations intrinsics
4233 //
4234
4235 def MemBarrierOptOperand : AsmOperandClass {
4236   let Name = "MemBarrierOpt";
4237   let ParserMethod = "parseMemBarrierOptOperand";
4238 }
4239 def memb_opt : Operand<i32> {
4240   let PrintMethod = "printMemBOption";
4241   let ParserMatchClass = MemBarrierOptOperand;
4242   let DecoderMethod = "DecodeMemBarrierOption";
4243 }
4244
4245 def InstSyncBarrierOptOperand : AsmOperandClass {
4246   let Name = "InstSyncBarrierOpt";
4247   let ParserMethod = "parseInstSyncBarrierOptOperand";
4248 }
4249 def instsyncb_opt : Operand<i32> {
4250   let PrintMethod = "printInstSyncBOption";
4251   let ParserMatchClass = InstSyncBarrierOptOperand;
4252   let DecoderMethod = "DecodeInstSyncBarrierOption";
4253 }
4254
4255 // memory barriers protect the atomic sequences
4256 let hasSideEffects = 1 in {
4257 def DMB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4258                 "dmb", "\t$opt", [(ARMMemBarrier (i32 imm:$opt))]>,
4259                 Requires<[IsARM, HasDB]> {
4260   bits<4> opt;
4261   let Inst{31-4} = 0xf57ff05;
4262   let Inst{3-0} = opt;
4263 }
4264 }
4265
4266 def DSB : AInoP<(outs), (ins memb_opt:$opt), MiscFrm, NoItinerary,
4267                 "dsb", "\t$opt", []>,
4268                 Requires<[IsARM, HasDB]> {
4269   bits<4> opt;
4270   let Inst{31-4} = 0xf57ff04;
4271   let Inst{3-0} = opt;
4272 }
4273
4274 // ISB has only full system option
4275 def ISB : AInoP<(outs), (ins instsyncb_opt:$opt), MiscFrm, NoItinerary,
4276                 "isb", "\t$opt", []>,
4277                 Requires<[IsARM, HasDB]> {
4278   bits<4> opt;
4279   let Inst{31-4} = 0xf57ff06;
4280   let Inst{3-0} = opt;
4281 }
4282
4283 // Pseudo instruction that combines movs + predicated rsbmi
4284 // to implement integer ABS
4285 let usesCustomInserter = 1, Defs = [CPSR] in
4286 def ABS : ARMPseudoInst<(outs GPR:$dst), (ins GPR:$src), 8, NoItinerary, []>;
4287
4288 let usesCustomInserter = 1 in {
4289   let Defs = [CPSR] in {
4290     def ATOMIC_LOAD_ADD_I8 : PseudoInst<
4291       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4292       [(set GPR:$dst, (atomic_load_add_8 GPR:$ptr, GPR:$incr))]>;
4293     def ATOMIC_LOAD_SUB_I8 : PseudoInst<
4294       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4295       [(set GPR:$dst, (atomic_load_sub_8 GPR:$ptr, GPR:$incr))]>;
4296     def ATOMIC_LOAD_AND_I8 : PseudoInst<
4297       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4298       [(set GPR:$dst, (atomic_load_and_8 GPR:$ptr, GPR:$incr))]>;
4299     def ATOMIC_LOAD_OR_I8 : PseudoInst<
4300       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4301       [(set GPR:$dst, (atomic_load_or_8 GPR:$ptr, GPR:$incr))]>;
4302     def ATOMIC_LOAD_XOR_I8 : PseudoInst<
4303       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4304       [(set GPR:$dst, (atomic_load_xor_8 GPR:$ptr, GPR:$incr))]>;
4305     def ATOMIC_LOAD_NAND_I8 : PseudoInst<
4306       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4307       [(set GPR:$dst, (atomic_load_nand_8 GPR:$ptr, GPR:$incr))]>;
4308     def ATOMIC_LOAD_MIN_I8 : PseudoInst<
4309       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4310       [(set GPR:$dst, (atomic_load_min_8 GPR:$ptr, GPR:$val))]>;
4311     def ATOMIC_LOAD_MAX_I8 : PseudoInst<
4312       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4313       [(set GPR:$dst, (atomic_load_max_8 GPR:$ptr, GPR:$val))]>;
4314     def ATOMIC_LOAD_UMIN_I8 : PseudoInst<
4315       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4316       [(set GPR:$dst, (atomic_load_umin_8 GPR:$ptr, GPR:$val))]>;
4317     def ATOMIC_LOAD_UMAX_I8 : PseudoInst<
4318       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4319       [(set GPR:$dst, (atomic_load_umax_8 GPR:$ptr, GPR:$val))]>;
4320     def ATOMIC_LOAD_ADD_I16 : PseudoInst<
4321       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4322       [(set GPR:$dst, (atomic_load_add_16 GPR:$ptr, GPR:$incr))]>;
4323     def ATOMIC_LOAD_SUB_I16 : PseudoInst<
4324       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4325       [(set GPR:$dst, (atomic_load_sub_16 GPR:$ptr, GPR:$incr))]>;
4326     def ATOMIC_LOAD_AND_I16 : PseudoInst<
4327       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4328       [(set GPR:$dst, (atomic_load_and_16 GPR:$ptr, GPR:$incr))]>;
4329     def ATOMIC_LOAD_OR_I16 : PseudoInst<
4330       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4331       [(set GPR:$dst, (atomic_load_or_16 GPR:$ptr, GPR:$incr))]>;
4332     def ATOMIC_LOAD_XOR_I16 : PseudoInst<
4333       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4334       [(set GPR:$dst, (atomic_load_xor_16 GPR:$ptr, GPR:$incr))]>;
4335     def ATOMIC_LOAD_NAND_I16 : PseudoInst<
4336       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4337       [(set GPR:$dst, (atomic_load_nand_16 GPR:$ptr, GPR:$incr))]>;
4338     def ATOMIC_LOAD_MIN_I16 : PseudoInst<
4339       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4340       [(set GPR:$dst, (atomic_load_min_16 GPR:$ptr, GPR:$val))]>;
4341     def ATOMIC_LOAD_MAX_I16 : PseudoInst<
4342       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4343       [(set GPR:$dst, (atomic_load_max_16 GPR:$ptr, GPR:$val))]>;
4344     def ATOMIC_LOAD_UMIN_I16 : PseudoInst<
4345       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4346       [(set GPR:$dst, (atomic_load_umin_16 GPR:$ptr, GPR:$val))]>;
4347     def ATOMIC_LOAD_UMAX_I16 : PseudoInst<
4348       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4349       [(set GPR:$dst, (atomic_load_umax_16 GPR:$ptr, GPR:$val))]>;
4350     def ATOMIC_LOAD_ADD_I32 : PseudoInst<
4351       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4352       [(set GPR:$dst, (atomic_load_add_32 GPR:$ptr, GPR:$incr))]>;
4353     def ATOMIC_LOAD_SUB_I32 : PseudoInst<
4354       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4355       [(set GPR:$dst, (atomic_load_sub_32 GPR:$ptr, GPR:$incr))]>;
4356     def ATOMIC_LOAD_AND_I32 : PseudoInst<
4357       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4358       [(set GPR:$dst, (atomic_load_and_32 GPR:$ptr, GPR:$incr))]>;
4359     def ATOMIC_LOAD_OR_I32 : PseudoInst<
4360       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4361       [(set GPR:$dst, (atomic_load_or_32 GPR:$ptr, GPR:$incr))]>;
4362     def ATOMIC_LOAD_XOR_I32 : PseudoInst<
4363       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4364       [(set GPR:$dst, (atomic_load_xor_32 GPR:$ptr, GPR:$incr))]>;
4365     def ATOMIC_LOAD_NAND_I32 : PseudoInst<
4366       (outs GPR:$dst), (ins GPR:$ptr, GPR:$incr), NoItinerary,
4367       [(set GPR:$dst, (atomic_load_nand_32 GPR:$ptr, GPR:$incr))]>;
4368     def ATOMIC_LOAD_MIN_I32 : PseudoInst<
4369       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4370       [(set GPR:$dst, (atomic_load_min_32 GPR:$ptr, GPR:$val))]>;
4371     def ATOMIC_LOAD_MAX_I32 : PseudoInst<
4372       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4373       [(set GPR:$dst, (atomic_load_max_32 GPR:$ptr, GPR:$val))]>;
4374     def ATOMIC_LOAD_UMIN_I32 : PseudoInst<
4375       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4376       [(set GPR:$dst, (atomic_load_umin_32 GPR:$ptr, GPR:$val))]>;
4377     def ATOMIC_LOAD_UMAX_I32 : PseudoInst<
4378       (outs GPR:$dst), (ins GPR:$ptr, GPR:$val), NoItinerary,
4379       [(set GPR:$dst, (atomic_load_umax_32 GPR:$ptr, GPR:$val))]>;
4380
4381     def ATOMIC_SWAP_I8 : PseudoInst<
4382       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4383       [(set GPR:$dst, (atomic_swap_8 GPR:$ptr, GPR:$new))]>;
4384     def ATOMIC_SWAP_I16 : PseudoInst<
4385       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4386       [(set GPR:$dst, (atomic_swap_16 GPR:$ptr, GPR:$new))]>;
4387     def ATOMIC_SWAP_I32 : PseudoInst<
4388       (outs GPR:$dst), (ins GPR:$ptr, GPR:$new), NoItinerary,
4389       [(set GPR:$dst, (atomic_swap_32 GPR:$ptr, GPR:$new))]>;
4390
4391     def ATOMIC_CMP_SWAP_I8 : PseudoInst<
4392       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4393       [(set GPR:$dst, (atomic_cmp_swap_8 GPR:$ptr, GPR:$old, GPR:$new))]>;
4394     def ATOMIC_CMP_SWAP_I16 : PseudoInst<
4395       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4396       [(set GPR:$dst, (atomic_cmp_swap_16 GPR:$ptr, GPR:$old, GPR:$new))]>;
4397     def ATOMIC_CMP_SWAP_I32 : PseudoInst<
4398       (outs GPR:$dst), (ins GPR:$ptr, GPR:$old, GPR:$new), NoItinerary,
4399       [(set GPR:$dst, (atomic_cmp_swap_32 GPR:$ptr, GPR:$old, GPR:$new))]>;
4400 }
4401 }
4402
4403 let usesCustomInserter = 1 in {
4404     def COPY_STRUCT_BYVAL_I32 : PseudoInst<
4405       (outs), (ins GPR:$dst, GPR:$src, i32imm:$size, i32imm:$alignment),
4406       NoItinerary,
4407       [(ARMcopystructbyval GPR:$dst, GPR:$src, imm:$size, imm:$alignment)]>;
4408 }
4409
4410 def ldrex_1 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4411   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4412 }]>;
4413
4414 def ldrex_2 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4415   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4416 }]>;
4417
4418 def ldrex_4 : PatFrag<(ops node:$ptr), (int_arm_ldrex node:$ptr), [{
4419   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4420 }]>;
4421
4422 def strex_1 : PatFrag<(ops node:$val, node:$ptr),
4423                       (int_arm_strex node:$val, node:$ptr), [{
4424   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i8;
4425 }]>;
4426
4427 def strex_2 : PatFrag<(ops node:$val, node:$ptr),
4428                       (int_arm_strex node:$val, node:$ptr), [{
4429   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i16;
4430 }]>;
4431
4432 def strex_4 : PatFrag<(ops node:$val, node:$ptr),
4433                       (int_arm_strex node:$val, node:$ptr), [{
4434   return cast<MemIntrinsicSDNode>(N)->getMemoryVT() == MVT::i32;
4435 }]>;
4436
4437 let mayLoad = 1 in {
4438 def LDREXB : AIldrex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4439                      NoItinerary, "ldrexb", "\t$Rt, $addr",
4440                      [(set GPR:$Rt, (ldrex_1 addr_offset_none:$addr))]>;
4441 def LDREXH : AIldrex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4442                      NoItinerary, "ldrexh", "\t$Rt, $addr",
4443                      [(set GPR:$Rt, (ldrex_2 addr_offset_none:$addr))]>;
4444 def LDREX  : AIldrex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4445                      NoItinerary, "ldrex", "\t$Rt, $addr",
4446                      [(set GPR:$Rt, (ldrex_4 addr_offset_none:$addr))]>;
4447 let hasExtraDefRegAllocReq = 1 in
4448 def LDREXD : AIldrex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4449                       NoItinerary, "ldrexd", "\t$Rt, $addr", []> {
4450   let DecoderMethod = "DecodeDoubleRegLoad";
4451 }
4452
4453 def LDAEXB : AIldaex<0b10, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4454                      NoItinerary, "ldaexb", "\t$Rt, $addr", []>;
4455 def LDAEXH : AIldaex<0b11, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4456                      NoItinerary, "ldaexh", "\t$Rt, $addr", []>;
4457 def LDAEX  : AIldaex<0b00, (outs GPR:$Rt), (ins addr_offset_none:$addr),
4458                      NoItinerary, "ldaex", "\t$Rt, $addr", []>;
4459 let hasExtraDefRegAllocReq = 1 in
4460 def LDAEXD : AIldaex<0b01, (outs GPRPairOp:$Rt),(ins addr_offset_none:$addr),
4461                       NoItinerary, "ldaexd", "\t$Rt, $addr", []> {
4462   let DecoderMethod = "DecodeDoubleRegLoad";
4463 }
4464 }
4465
4466 let mayStore = 1, Constraints = "@earlyclobber $Rd" in {
4467 def STREXB: AIstrex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4468                     NoItinerary, "strexb", "\t$Rd, $Rt, $addr",
4469                     [(set GPR:$Rd, (strex_1 GPR:$Rt, addr_offset_none:$addr))]>;
4470 def STREXH: AIstrex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4471                     NoItinerary, "strexh", "\t$Rd, $Rt, $addr",
4472                     [(set GPR:$Rd, (strex_2 GPR:$Rt, addr_offset_none:$addr))]>;
4473 def STREX : AIstrex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4474                     NoItinerary, "strex", "\t$Rd, $Rt, $addr",
4475                     [(set GPR:$Rd, (strex_4 GPR:$Rt, addr_offset_none:$addr))]>;
4476 let hasExtraSrcRegAllocReq = 1 in
4477 def STREXD : AIstrex<0b01, (outs GPR:$Rd),
4478                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4479                     NoItinerary, "strexd", "\t$Rd, $Rt, $addr", []> {
4480   let DecoderMethod = "DecodeDoubleRegStore";
4481 }
4482 def STLEXB: AIstlex<0b10, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4483                     NoItinerary, "stlexb", "\t$Rd, $Rt, $addr",
4484                     []>;
4485 def STLEXH: AIstlex<0b11, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4486                     NoItinerary, "stlexh", "\t$Rd, $Rt, $addr",
4487                     []>;
4488 def STLEX : AIstlex<0b00, (outs GPR:$Rd), (ins GPR:$Rt, addr_offset_none:$addr),
4489                     NoItinerary, "stlex", "\t$Rd, $Rt, $addr",
4490                     []>;
4491 let hasExtraSrcRegAllocReq = 1 in
4492 def STLEXD : AIstlex<0b01, (outs GPR:$Rd),
4493                     (ins GPRPairOp:$Rt, addr_offset_none:$addr),
4494                     NoItinerary, "stlexd", "\t$Rd, $Rt, $addr", []> {
4495   let DecoderMethod = "DecodeDoubleRegStore";
4496 }
4497 }
4498
4499 def CLREX : AXI<(outs), (ins), MiscFrm, NoItinerary, "clrex",
4500                 [(int_arm_clrex)]>,
4501             Requires<[IsARM, HasV7]>  {
4502   let Inst{31-0} = 0b11110101011111111111000000011111;
4503 }
4504
4505 def : ARMPat<(and (ldrex_1 addr_offset_none:$addr), 0xff),
4506              (LDREXB addr_offset_none:$addr)>;
4507 def : ARMPat<(and (ldrex_2 addr_offset_none:$addr), 0xffff),
4508              (LDREXH addr_offset_none:$addr)>;
4509 def : ARMPat<(strex_1 (and GPR:$Rt, 0xff), addr_offset_none:$addr),
4510              (STREXB GPR:$Rt, addr_offset_none:$addr)>;
4511 def : ARMPat<(strex_2 (and GPR:$Rt, 0xffff), addr_offset_none:$addr),
4512              (STREXH GPR:$Rt, addr_offset_none:$addr)>;
4513
4514 // SWP/SWPB are deprecated in V6/V7.
4515 let mayLoad = 1, mayStore = 1 in {
4516 def SWP : AIswp<0, (outs GPRnopc:$Rt),
4517                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swp", []>,
4518                 Requires<[PreV8]>;
4519 def SWPB: AIswp<1, (outs GPRnopc:$Rt),
4520                 (ins GPRnopc:$Rt2, addr_offset_none:$addr), "swpb", []>,
4521                 Requires<[PreV8]>;
4522 }
4523
4524 //===----------------------------------------------------------------------===//
4525 // Coprocessor Instructions.
4526 //
4527
4528 def CDP : ABI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4529             c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4530             NoItinerary, "cdp", "\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4531             [(int_arm_cdp imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4532                           imm:$CRm, imm:$opc2)]> {
4533   bits<4> opc1;
4534   bits<4> CRn;
4535   bits<4> CRd;
4536   bits<4> cop;
4537   bits<3> opc2;
4538   bits<4> CRm;
4539
4540   let Inst{3-0}   = CRm;
4541   let Inst{4}     = 0;
4542   let Inst{7-5}   = opc2;
4543   let Inst{11-8}  = cop;
4544   let Inst{15-12} = CRd;
4545   let Inst{19-16} = CRn;
4546   let Inst{23-20} = opc1;
4547 }
4548
4549 def CDP2 : ABXI<0b1110, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4550                c_imm:$CRd, c_imm:$CRn, c_imm:$CRm, imm0_7:$opc2),
4551                NoItinerary, "cdp2\t$cop, $opc1, $CRd, $CRn, $CRm, $opc2",
4552                [(int_arm_cdp2 imm:$cop, imm:$opc1, imm:$CRd, imm:$CRn,
4553                               imm:$CRm, imm:$opc2)]> {
4554   let Inst{31-28} = 0b1111;
4555   bits<4> opc1;
4556   bits<4> CRn;
4557   bits<4> CRd;
4558   bits<4> cop;
4559   bits<3> opc2;
4560   bits<4> CRm;
4561
4562   let Inst{3-0}   = CRm;
4563   let Inst{4}     = 0;
4564   let Inst{7-5}   = opc2;
4565   let Inst{11-8}  = cop;
4566   let Inst{15-12} = CRd;
4567   let Inst{19-16} = CRn;
4568   let Inst{23-20} = opc1;
4569 }
4570
4571 class ACI<dag oops, dag iops, string opc, string asm,
4572           IndexMode im = IndexModeNone>
4573   : I<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4574       opc, asm, "", []> {
4575   let Inst{27-25} = 0b110;
4576 }
4577 class ACInoP<dag oops, dag iops, string opc, string asm,
4578           IndexMode im = IndexModeNone>
4579   : InoP<oops, iops, AddrModeNone, 4, im, BrFrm, NoItinerary,
4580          opc, asm, "", []> {
4581   let Inst{31-28} = 0b1111;
4582   let Inst{27-25} = 0b110;
4583 }
4584 multiclass LdStCop<bit load, bit Dbit, string asm> {
4585   def _OFFSET : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4586                     asm, "\t$cop, $CRd, $addr"> {
4587     bits<13> addr;
4588     bits<4> cop;
4589     bits<4> CRd;
4590     let Inst{24} = 1; // P = 1
4591     let Inst{23} = addr{8};
4592     let Inst{22} = Dbit;
4593     let Inst{21} = 0; // W = 0
4594     let Inst{20} = load;
4595     let Inst{19-16} = addr{12-9};
4596     let Inst{15-12} = CRd;
4597     let Inst{11-8} = cop;
4598     let Inst{7-0} = addr{7-0};
4599     let DecoderMethod = "DecodeCopMemInstruction";
4600   }
4601   def _PRE : ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4602                  asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4603     bits<13> addr;
4604     bits<4> cop;
4605     bits<4> CRd;
4606     let Inst{24} = 1; // P = 1
4607     let Inst{23} = addr{8};
4608     let Inst{22} = Dbit;
4609     let Inst{21} = 1; // W = 1
4610     let Inst{20} = load;
4611     let Inst{19-16} = addr{12-9};
4612     let Inst{15-12} = CRd;
4613     let Inst{11-8} = cop;
4614     let Inst{7-0} = addr{7-0};
4615     let DecoderMethod = "DecodeCopMemInstruction";
4616   }
4617   def _POST: ACI<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4618                               postidx_imm8s4:$offset),
4619                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4620     bits<9> offset;
4621     bits<4> addr;
4622     bits<4> cop;
4623     bits<4> CRd;
4624     let Inst{24} = 0; // P = 0
4625     let Inst{23} = offset{8};
4626     let Inst{22} = Dbit;
4627     let Inst{21} = 1; // W = 1
4628     let Inst{20} = load;
4629     let Inst{19-16} = addr;
4630     let Inst{15-12} = CRd;
4631     let Inst{11-8} = cop;
4632     let Inst{7-0} = offset{7-0};
4633     let DecoderMethod = "DecodeCopMemInstruction";
4634   }
4635   def _OPTION : ACI<(outs),
4636                     (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4637                          coproc_option_imm:$option),
4638       asm, "\t$cop, $CRd, $addr, $option"> {
4639     bits<8> option;
4640     bits<4> addr;
4641     bits<4> cop;
4642     bits<4> CRd;
4643     let Inst{24} = 0; // P = 0
4644     let Inst{23} = 1; // U = 1
4645     let Inst{22} = Dbit;
4646     let Inst{21} = 0; // W = 0
4647     let Inst{20} = load;
4648     let Inst{19-16} = addr;
4649     let Inst{15-12} = CRd;
4650     let Inst{11-8} = cop;
4651     let Inst{7-0} = option;
4652     let DecoderMethod = "DecodeCopMemInstruction";
4653   }
4654 }
4655 multiclass LdSt2Cop<bit load, bit Dbit, string asm> {
4656   def _OFFSET : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5:$addr),
4657                        asm, "\t$cop, $CRd, $addr"> {
4658     bits<13> addr;
4659     bits<4> cop;
4660     bits<4> CRd;
4661     let Inst{24} = 1; // P = 1
4662     let Inst{23} = addr{8};
4663     let Inst{22} = Dbit;
4664     let Inst{21} = 0; // W = 0
4665     let Inst{20} = load;
4666     let Inst{19-16} = addr{12-9};
4667     let Inst{15-12} = CRd;
4668     let Inst{11-8} = cop;
4669     let Inst{7-0} = addr{7-0};
4670     let DecoderMethod = "DecodeCopMemInstruction";
4671   }
4672   def _PRE : ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addrmode5_pre:$addr),
4673                     asm, "\t$cop, $CRd, $addr!", IndexModePre> {
4674     bits<13> addr;
4675     bits<4> cop;
4676     bits<4> CRd;
4677     let Inst{24} = 1; // P = 1
4678     let Inst{23} = addr{8};
4679     let Inst{22} = Dbit;
4680     let Inst{21} = 1; // W = 1
4681     let Inst{20} = load;
4682     let Inst{19-16} = addr{12-9};
4683     let Inst{15-12} = CRd;
4684     let Inst{11-8} = cop;
4685     let Inst{7-0} = addr{7-0};
4686     let DecoderMethod = "DecodeCopMemInstruction";
4687   }
4688   def _POST: ACInoP<(outs), (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4689                                  postidx_imm8s4:$offset),
4690                  asm, "\t$cop, $CRd, $addr, $offset", IndexModePost> {
4691     bits<9> offset;
4692     bits<4> addr;
4693     bits<4> cop;
4694     bits<4> CRd;
4695     let Inst{24} = 0; // P = 0
4696     let Inst{23} = offset{8};
4697     let Inst{22} = Dbit;
4698     let Inst{21} = 1; // W = 1
4699     let Inst{20} = load;
4700     let Inst{19-16} = addr;
4701     let Inst{15-12} = CRd;
4702     let Inst{11-8} = cop;
4703     let Inst{7-0} = offset{7-0};
4704     let DecoderMethod = "DecodeCopMemInstruction";
4705   }
4706   def _OPTION : ACInoP<(outs),
4707                        (ins p_imm:$cop, c_imm:$CRd, addr_offset_none:$addr,
4708                             coproc_option_imm:$option),
4709       asm, "\t$cop, $CRd, $addr, $option"> {
4710     bits<8> option;
4711     bits<4> addr;
4712     bits<4> cop;
4713     bits<4> CRd;
4714     let Inst{24} = 0; // P = 0
4715     let Inst{23} = 1; // U = 1
4716     let Inst{22} = Dbit;
4717     let Inst{21} = 0; // W = 0
4718     let Inst{20} = load;
4719     let Inst{19-16} = addr;
4720     let Inst{15-12} = CRd;
4721     let Inst{11-8} = cop;
4722     let Inst{7-0} = option;
4723     let DecoderMethod = "DecodeCopMemInstruction";
4724   }
4725 }
4726
4727 defm LDC   : LdStCop <1, 0, "ldc">;
4728 defm LDCL  : LdStCop <1, 1, "ldcl">;
4729 defm STC   : LdStCop <0, 0, "stc">;
4730 defm STCL  : LdStCop <0, 1, "stcl">;
4731 defm LDC2  : LdSt2Cop<1, 0, "ldc2">;
4732 defm LDC2L : LdSt2Cop<1, 1, "ldc2l">;
4733 defm STC2  : LdSt2Cop<0, 0, "stc2">;
4734 defm STC2L : LdSt2Cop<0, 1, "stc2l">;
4735
4736 //===----------------------------------------------------------------------===//
4737 // Move between coprocessor and ARM core register.
4738 //
4739
4740 class MovRCopro<string opc, bit direction, dag oops, dag iops,
4741                 list<dag> pattern>
4742   : ABI<0b1110, oops, iops, NoItinerary, opc,
4743         "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2", pattern> {
4744   let Inst{20} = direction;
4745   let Inst{4} = 1;
4746
4747   bits<4> Rt;
4748   bits<4> cop;
4749   bits<3> opc1;
4750   bits<3> opc2;
4751   bits<4> CRm;
4752   bits<4> CRn;
4753
4754   let Inst{15-12} = Rt;
4755   let Inst{11-8}  = cop;
4756   let Inst{23-21} = opc1;
4757   let Inst{7-5}   = opc2;
4758   let Inst{3-0}   = CRm;
4759   let Inst{19-16} = CRn;
4760 }
4761
4762 def MCR : MovRCopro<"mcr", 0 /* from ARM core register to coprocessor */,
4763                     (outs),
4764                     (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4765                          c_imm:$CRm, imm0_7:$opc2),
4766                     [(int_arm_mcr imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4767                                   imm:$CRm, imm:$opc2)]>;
4768 def : ARMInstAlias<"mcr${p} $cop, $opc1, $Rt, $CRn, $CRm",
4769                    (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4770                         c_imm:$CRm, 0, pred:$p)>;
4771 def MRC : MovRCopro<"mrc", 1 /* from coprocessor to ARM core register */,
4772                     (outs GPRwithAPSR:$Rt),
4773                     (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4774                          imm0_7:$opc2), []>;
4775 def : ARMInstAlias<"mrc${p} $cop, $opc1, $Rt, $CRn, $CRm",
4776                    (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4777                         c_imm:$CRm, 0, pred:$p)>;
4778
4779 def : ARMPat<(int_arm_mrc imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2),
4780              (MRC imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4781
4782 class MovRCopro2<string opc, bit direction, dag oops, dag iops,
4783                  list<dag> pattern>
4784   : ABXI<0b1110, oops, iops, NoItinerary,
4785          !strconcat(opc, "\t$cop, $opc1, $Rt, $CRn, $CRm, $opc2"), pattern> {
4786   let Inst{31-24} = 0b11111110;
4787   let Inst{20} = direction;
4788   let Inst{4} = 1;
4789
4790   bits<4> Rt;
4791   bits<4> cop;
4792   bits<3> opc1;
4793   bits<3> opc2;
4794   bits<4> CRm;
4795   bits<4> CRn;
4796
4797   let Inst{15-12} = Rt;
4798   let Inst{11-8}  = cop;
4799   let Inst{23-21} = opc1;
4800   let Inst{7-5}   = opc2;
4801   let Inst{3-0}   = CRm;
4802   let Inst{19-16} = CRn;
4803 }
4804
4805 def MCR2 : MovRCopro2<"mcr2", 0 /* from ARM core register to coprocessor */,
4806                       (outs),
4807                       (ins p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4808                            c_imm:$CRm, imm0_7:$opc2),
4809                       [(int_arm_mcr2 imm:$cop, imm:$opc1, GPR:$Rt, imm:$CRn,
4810                                      imm:$CRm, imm:$opc2)]>;
4811 def : ARMInstAlias<"mcr2$ $cop, $opc1, $Rt, $CRn, $CRm",
4812                    (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn,
4813                          c_imm:$CRm, 0)>;
4814 def MRC2 : MovRCopro2<"mrc2", 1 /* from coprocessor to ARM core register */,
4815                       (outs GPRwithAPSR:$Rt),
4816                       (ins p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm,
4817                            imm0_7:$opc2), []>;
4818 def : ARMInstAlias<"mrc2$ $cop, $opc1, $Rt, $CRn, $CRm",
4819                    (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn,
4820                          c_imm:$CRm, 0)>;
4821
4822 def : ARMV5TPat<(int_arm_mrc2 imm:$cop, imm:$opc1, imm:$CRn,
4823                               imm:$CRm, imm:$opc2),
4824                 (MRC2 imm:$cop, imm:$opc1, imm:$CRn, imm:$CRm, imm:$opc2)>;
4825
4826 class MovRRCopro<string opc, bit direction, list<dag> pattern = []>
4827   : ABI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4828         GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm),
4829         NoItinerary, opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm", pattern> {
4830   let Inst{23-21} = 0b010;
4831   let Inst{20} = direction;
4832
4833   bits<4> Rt;
4834   bits<4> Rt2;
4835   bits<4> cop;
4836   bits<4> opc1;
4837   bits<4> CRm;
4838
4839   let Inst{15-12} = Rt;
4840   let Inst{19-16} = Rt2;
4841   let Inst{11-8}  = cop;
4842   let Inst{7-4}   = opc1;
4843   let Inst{3-0}   = CRm;
4844 }
4845
4846 def MCRR : MovRRCopro<"mcrr", 0 /* from ARM core register to coprocessor */,
4847                       [(int_arm_mcrr imm:$cop, imm:$opc1, GPRnopc:$Rt,
4848                                      GPRnopc:$Rt2, imm:$CRm)]>;
4849 def MRRC : MovRRCopro<"mrrc", 1 /* from coprocessor to ARM core register */>;
4850
4851 class MovRRCopro2<string opc, bit direction, list<dag> pattern = []>
4852   : ABXI<0b1100, (outs), (ins p_imm:$cop, imm0_15:$opc1,
4853          GPRnopc:$Rt, GPRnopc:$Rt2, c_imm:$CRm), NoItinerary,
4854          !strconcat(opc, "\t$cop, $opc1, $Rt, $Rt2, $CRm"), pattern> {
4855   let Inst{31-28} = 0b1111;
4856   let Inst{23-21} = 0b010;
4857   let Inst{20} = direction;
4858
4859   bits<4> Rt;
4860   bits<4> Rt2;
4861   bits<4> cop;
4862   bits<4> opc1;
4863   bits<4> CRm;
4864
4865   let Inst{15-12} = Rt;
4866   let Inst{19-16} = Rt2;
4867   let Inst{11-8}  = cop;
4868   let Inst{7-4}   = opc1;
4869   let Inst{3-0}   = CRm;
4870
4871   let DecoderMethod = "DecodeMRRC2";
4872 }
4873
4874 def MCRR2 : MovRRCopro2<"mcrr2", 0 /* from ARM core register to coprocessor */,
4875                         [(int_arm_mcrr2 imm:$cop, imm:$opc1, GPRnopc:$Rt,
4876                                         GPRnopc:$Rt2, imm:$CRm)]>;
4877 def MRRC2 : MovRRCopro2<"mrrc2", 1 /* from coprocessor to ARM core register */>;
4878
4879 //===----------------------------------------------------------------------===//
4880 // Move between special register and ARM core register
4881 //
4882
4883 // Move to ARM core register from Special Register
4884 def MRS : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4885               "mrs", "\t$Rd, apsr", []> {
4886   bits<4> Rd;
4887   let Inst{23-16} = 0b00001111;
4888   let Unpredictable{19-17} = 0b111;
4889
4890   let Inst{15-12} = Rd;
4891
4892   let Inst{11-0} = 0b000000000000;
4893   let Unpredictable{11-0} = 0b110100001111;
4894 }
4895
4896 def : InstAlias<"mrs${p} $Rd, cpsr", (MRS GPRnopc:$Rd, pred:$p)>,
4897          Requires<[IsARM]>;
4898
4899 // The MRSsys instruction is the MRS instruction from the ARM ARM,
4900 // section B9.3.9, with the R bit set to 1.
4901 def MRSsys : ABI<0b0001, (outs GPRnopc:$Rd), (ins), NoItinerary,
4902                  "mrs", "\t$Rd, spsr", []> {
4903   bits<4> Rd;
4904   let Inst{23-16} = 0b01001111;
4905   let Unpredictable{19-16} = 0b1111;
4906
4907   let Inst{15-12} = Rd;
4908
4909   let Inst{11-0} = 0b000000000000;
4910   let Unpredictable{11-0} = 0b110100001111;
4911 }
4912
4913 // Move from ARM core register to Special Register
4914 //
4915 // No need to have both system and application versions, the encodings are the
4916 // same and the assembly parser has no way to distinguish between them. The mask
4917 // operand contains the special register (R Bit) in bit 4 and bits 3-0 contains
4918 // the mask with the fields to be accessed in the special register.
4919 def MSR : ABI<0b0001, (outs), (ins msr_mask:$mask, GPR:$Rn), NoItinerary,
4920               "msr", "\t$mask, $Rn", []> {
4921   bits<5> mask;
4922   bits<4> Rn;
4923
4924   let Inst{23} = 0;
4925   let Inst{22} = mask{4}; // R bit
4926   let Inst{21-20} = 0b10;
4927   let Inst{19-16} = mask{3-0};
4928   let Inst{15-12} = 0b1111;
4929   let Inst{11-4} = 0b00000000;
4930   let Inst{3-0} = Rn;
4931 }
4932
4933 def MSRi : ABI<0b0011, (outs), (ins msr_mask:$mask,  so_imm:$a), NoItinerary,
4934                "msr", "\t$mask, $a", []> {
4935   bits<5> mask;
4936   bits<12> a;
4937
4938   let Inst{23} = 0;
4939   let Inst{22} = mask{4}; // R bit
4940   let Inst{21-20} = 0b10;
4941   let Inst{19-16} = mask{3-0};
4942   let Inst{15-12} = 0b1111;
4943   let Inst{11-0} = a;
4944 }
4945
4946 //===----------------------------------------------------------------------===//
4947 // TLS Instructions
4948 //
4949
4950 // __aeabi_read_tp preserves the registers r1-r3.
4951 // This is a pseudo inst so that we can get the encoding right,
4952 // complete with fixup for the aeabi_read_tp function.
4953 let isCall = 1,
4954   Defs = [R0, R12, LR, CPSR], Uses = [SP] in {
4955   def TPsoft : PseudoInst<(outs), (ins), IIC_Br,
4956                [(set R0, ARMthread_pointer)]>, Sched<[WriteBr]>;
4957 }
4958
4959 //===----------------------------------------------------------------------===//
4960 // SJLJ Exception handling intrinsics
4961 //   eh_sjlj_setjmp() is an instruction sequence to store the return
4962 //   address and save #0 in R0 for the non-longjmp case.
4963 //   Since by its nature we may be coming from some other function to get
4964 //   here, and we're using the stack frame for the containing function to
4965 //   save/restore registers, we can't keep anything live in regs across
4966 //   the eh_sjlj_setjmp(), else it will almost certainly have been tromped upon
4967 //   when we get here from a longjmp(). We force everything out of registers
4968 //   except for our own input by listing the relevant registers in Defs. By
4969 //   doing so, we also cause the prologue/epilogue code to actively preserve
4970 //   all of the callee-saved resgisters, which is exactly what we want.
4971 //   A constant value is passed in $val, and we use the location as a scratch.
4972 //
4973 // These are pseudo-instructions and are lowered to individual MC-insts, so
4974 // no encoding information is necessary.
4975 let Defs =
4976   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR,
4977     Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13, Q14, Q15 ],
4978   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4979   def Int_eh_sjlj_setjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4980                                NoItinerary,
4981                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4982                            Requires<[IsARM, HasVFP2]>;
4983 }
4984
4985 let Defs =
4986   [ R0,  R1,  R2,  R3,  R4,  R5,  R6,  R7,  R8,  R9,  R10, R11, R12, LR, CPSR ],
4987   hasSideEffects = 1, isBarrier = 1, usesCustomInserter = 1 in {
4988   def Int_eh_sjlj_setjmp_nofp : PseudoInst<(outs), (ins GPR:$src, GPR:$val),
4989                                    NoItinerary,
4990                          [(set R0, (ARMeh_sjlj_setjmp GPR:$src, GPR:$val))]>,
4991                                 Requires<[IsARM, NoVFP]>;
4992 }
4993
4994 // FIXME: Non-IOS version(s)
4995 let isBarrier = 1, hasSideEffects = 1, isTerminator = 1,
4996     Defs = [ R7, LR, SP ] in {
4997 def Int_eh_sjlj_longjmp : PseudoInst<(outs), (ins GPR:$src, GPR:$scratch),
4998                              NoItinerary,
4999                          [(ARMeh_sjlj_longjmp GPR:$src, GPR:$scratch)]>,
5000                                 Requires<[IsARM, IsIOS]>;
5001 }
5002
5003 // eh.sjlj.dispatchsetup pseudo-instruction.
5004 // This pseudo is used for both ARM and Thumb. Any differences are handled when
5005 // the pseudo is expanded (which happens before any passes that need the
5006 // instruction size).
5007 let isBarrier = 1 in
5008 def Int_eh_sjlj_dispatchsetup : PseudoInst<(outs), (ins), NoItinerary, []>;
5009
5010
5011 //===----------------------------------------------------------------------===//
5012 // Non-Instruction Patterns
5013 //
5014
5015 // ARMv4 indirect branch using (MOVr PC, dst)
5016 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in
5017   def MOVPCRX : ARMPseudoExpand<(outs), (ins GPR:$dst),
5018                     4, IIC_Br, [(brind GPR:$dst)],
5019                     (MOVr PC, GPR:$dst, (ops 14, zero_reg), zero_reg)>,
5020                   Requires<[IsARM, NoV4T]>, Sched<[WriteBr]>;
5021
5022 // Large immediate handling.
5023
5024 // 32-bit immediate using two piece so_imms or movw + movt.
5025 // This is a single pseudo instruction, the benefit is that it can be remat'd
5026 // as a single unit instead of having to handle reg inputs.
5027 // FIXME: Remove this when we can do generalized remat.
5028 let isReMaterializable = 1, isMoveImm = 1 in
5029 def MOVi32imm : PseudoInst<(outs GPR:$dst), (ins i32imm:$src), IIC_iMOVix2,
5030                            [(set GPR:$dst, (arm_i32imm:$src))]>,
5031                            Requires<[IsARM]>;
5032
5033 // Pseudo instruction that combines movw + movt + add pc (if PIC).
5034 // It also makes it possible to rematerialize the instructions.
5035 // FIXME: Remove this when we can do generalized remat and when machine licm
5036 // can properly the instructions.
5037 let isReMaterializable = 1 in {
5038 def MOV_ga_pcrel : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5039                               IIC_iMOVix2addpc,
5040                         [(set GPR:$dst, (ARMWrapperPIC tglobaladdr:$addr))]>,
5041                         Requires<[IsARM, UseMovt]>;
5042
5043 def MOV_ga_dyn : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5044                              IIC_iMOVix2,
5045                         [(set GPR:$dst, (ARMWrapperDYN tglobaladdr:$addr))]>,
5046                         Requires<[IsARM, UseMovt]>;
5047
5048 let AddedComplexity = 10 in
5049 def MOV_ga_pcrel_ldr : PseudoInst<(outs GPR:$dst), (ins i32imm:$addr),
5050                                 IIC_iMOVix2ld,
5051                     [(set GPR:$dst, (load (ARMWrapperPIC tglobaladdr:$addr)))]>,
5052                     Requires<[IsARM, UseMovt]>;
5053 } // isReMaterializable
5054
5055 // ConstantPool, GlobalAddress, and JumpTable
5056 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (LEApcrel tglobaladdr :$dst)>,
5057             Requires<[IsARM, DontUseMovt]>;
5058 def : ARMPat<(ARMWrapper  tconstpool  :$dst), (LEApcrel tconstpool  :$dst)>;
5059 def : ARMPat<(ARMWrapper  tglobaladdr :$dst), (MOVi32imm tglobaladdr :$dst)>,
5060             Requires<[IsARM, UseMovt]>;
5061 def : ARMPat<(ARMWrapperJT tjumptable:$dst, imm:$id),
5062              (LEApcrelJT tjumptable:$dst, imm:$id)>;
5063
5064 // TODO: add,sub,and, 3-instr forms?
5065
5066 // Tail calls. These patterns also apply to Thumb mode.
5067 def : Pat<(ARMtcret tcGPR:$dst), (TCRETURNri tcGPR:$dst)>;
5068 def : Pat<(ARMtcret (i32 tglobaladdr:$dst)), (TCRETURNdi texternalsym:$dst)>;
5069 def : Pat<(ARMtcret (i32 texternalsym:$dst)), (TCRETURNdi texternalsym:$dst)>;
5070
5071 // Direct calls
5072 def : ARMPat<(ARMcall texternalsym:$func), (BL texternalsym:$func)>;
5073 def : ARMPat<(ARMcall_nolink texternalsym:$func),
5074              (BMOVPCB_CALL texternalsym:$func)>;
5075
5076 // zextload i1 -> zextload i8
5077 def : ARMPat<(zextloadi1 addrmode_imm12:$addr), (LDRBi12 addrmode_imm12:$addr)>;
5078 def : ARMPat<(zextloadi1 ldst_so_reg:$addr),    (LDRBrs ldst_so_reg:$addr)>;
5079
5080 // extload -> zextload
5081 def : ARMPat<(extloadi1 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5082 def : ARMPat<(extloadi1 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5083 def : ARMPat<(extloadi8 addrmode_imm12:$addr),  (LDRBi12 addrmode_imm12:$addr)>;
5084 def : ARMPat<(extloadi8 ldst_so_reg:$addr),     (LDRBrs ldst_so_reg:$addr)>;
5085
5086 def : ARMPat<(extloadi16 addrmode3:$addr),  (LDRH addrmode3:$addr)>;
5087
5088 def : ARMPat<(extloadi8  addrmodepc:$addr), (PICLDRB addrmodepc:$addr)>;
5089 def : ARMPat<(extloadi16 addrmodepc:$addr), (PICLDRH addrmodepc:$addr)>;
5090
5091 // smul* and smla*
5092 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5093                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5094                  (SMULBB GPR:$a, GPR:$b)>;
5095 def : ARMV5TEPat<(mul sext_16_node:$a, sext_16_node:$b),
5096                  (SMULBB GPR:$a, GPR:$b)>;
5097 def : ARMV5TEPat<(mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5098                       (sra GPR:$b, (i32 16))),
5099                  (SMULBT GPR:$a, GPR:$b)>;
5100 def : ARMV5TEPat<(mul sext_16_node:$a, (sra GPR:$b, (i32 16))),
5101                  (SMULBT GPR:$a, GPR:$b)>;
5102 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)),
5103                       (sra (shl GPR:$b, (i32 16)), (i32 16))),
5104                  (SMULTB GPR:$a, GPR:$b)>;
5105 def : ARMV5TEPat<(mul (sra GPR:$a, (i32 16)), sext_16_node:$b),
5106                 (SMULTB GPR:$a, GPR:$b)>;
5107 def : ARMV5TEPat<(sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5108                       (i32 16)),
5109                  (SMULWB GPR:$a, GPR:$b)>;
5110 def : ARMV5TEPat<(sra (mul GPR:$a, sext_16_node:$b), (i32 16)),
5111                  (SMULWB GPR:$a, GPR:$b)>;
5112
5113 def : ARMV5MOPat<(add GPR:$acc,
5114                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5115                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5116                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5117 def : ARMV5MOPat<(add GPR:$acc,
5118                       (mul sext_16_node:$a, sext_16_node:$b)),
5119                  (SMLABB GPR:$a, GPR:$b, GPR:$acc)>;
5120 def : ARMV5MOPat<(add GPR:$acc,
5121                       (mul (sra (shl GPR:$a, (i32 16)), (i32 16)),
5122                            (sra GPR:$b, (i32 16)))),
5123                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5124 def : ARMV5MOPat<(add GPR:$acc,
5125                       (mul sext_16_node:$a, (sra GPR:$b, (i32 16)))),
5126                  (SMLABT GPR:$a, GPR:$b, GPR:$acc)>;
5127 def : ARMV5MOPat<(add GPR:$acc,
5128                       (mul (sra GPR:$a, (i32 16)),
5129                            (sra (shl GPR:$b, (i32 16)), (i32 16)))),
5130                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5131 def : ARMV5MOPat<(add GPR:$acc,
5132                       (mul (sra GPR:$a, (i32 16)), sext_16_node:$b)),
5133                  (SMLATB GPR:$a, GPR:$b, GPR:$acc)>;
5134 def : ARMV5MOPat<(add GPR:$acc,
5135                       (sra (mul GPR:$a, (sra (shl GPR:$b, (i32 16)), (i32 16))),
5136                            (i32 16))),
5137                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5138 def : ARMV5MOPat<(add GPR:$acc,
5139                       (sra (mul GPR:$a, sext_16_node:$b), (i32 16))),
5140                  (SMLAWB GPR:$a, GPR:$b, GPR:$acc)>;
5141
5142
5143 // Pre-v7 uses MCR for synchronization barriers.
5144 def : ARMPat<(ARMMemBarrierMCR GPR:$zero), (MCR 15, 0, GPR:$zero, 7, 10, 5)>,
5145          Requires<[IsARM, HasV6]>;
5146
5147 // SXT/UXT with no rotate
5148 let AddedComplexity = 16 in {
5149 def : ARMV6Pat<(and GPR:$Src, 0x000000FF), (UXTB GPR:$Src, 0)>;
5150 def : ARMV6Pat<(and GPR:$Src, 0x0000FFFF), (UXTH GPR:$Src, 0)>;
5151 def : ARMV6Pat<(and GPR:$Src, 0x00FF00FF), (UXTB16 GPR:$Src, 0)>;
5152 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0x00FF)),
5153                (UXTAB GPR:$Rn, GPR:$Rm, 0)>;
5154 def : ARMV6Pat<(add GPR:$Rn, (and GPR:$Rm, 0xFFFF)),
5155                (UXTAH GPR:$Rn, GPR:$Rm, 0)>;
5156 }
5157
5158 def : ARMV6Pat<(sext_inreg GPR:$Src, i8),  (SXTB GPR:$Src, 0)>;
5159 def : ARMV6Pat<(sext_inreg GPR:$Src, i16), (SXTH GPR:$Src, 0)>;
5160
5161 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i8)),
5162                (SXTAB GPR:$Rn, GPRnopc:$Rm, 0)>;
5163 def : ARMV6Pat<(add GPR:$Rn, (sext_inreg GPRnopc:$Rm, i16)),
5164                (SXTAH GPR:$Rn, GPRnopc:$Rm, 0)>;
5165
5166 // Atomic load/store patterns
5167 def : ARMPat<(atomic_load_8 ldst_so_reg:$src),
5168              (LDRBrs ldst_so_reg:$src)>;
5169 def : ARMPat<(atomic_load_8 addrmode_imm12:$src),
5170              (LDRBi12 addrmode_imm12:$src)>;
5171 def : ARMPat<(atomic_load_16 addrmode3:$src),
5172              (LDRH addrmode3:$src)>;
5173 def : ARMPat<(atomic_load_32 ldst_so_reg:$src),
5174              (LDRrs ldst_so_reg:$src)>;
5175 def : ARMPat<(atomic_load_32 addrmode_imm12:$src),
5176              (LDRi12 addrmode_imm12:$src)>;
5177 def : ARMPat<(atomic_store_8 ldst_so_reg:$ptr, GPR:$val),
5178              (STRBrs GPR:$val, ldst_so_reg:$ptr)>;
5179 def : ARMPat<(atomic_store_8 addrmode_imm12:$ptr, GPR:$val),
5180              (STRBi12 GPR:$val, addrmode_imm12:$ptr)>;
5181 def : ARMPat<(atomic_store_16 addrmode3:$ptr, GPR:$val),
5182              (STRH GPR:$val, addrmode3:$ptr)>;
5183 def : ARMPat<(atomic_store_32 ldst_so_reg:$ptr, GPR:$val),
5184              (STRrs GPR:$val, ldst_so_reg:$ptr)>;
5185 def : ARMPat<(atomic_store_32 addrmode_imm12:$ptr, GPR:$val),
5186              (STRi12 GPR:$val, addrmode_imm12:$ptr)>;
5187
5188
5189 //===----------------------------------------------------------------------===//
5190 // Thumb Support
5191 //
5192
5193 include "ARMInstrThumb.td"
5194
5195 //===----------------------------------------------------------------------===//
5196 // Thumb2 Support
5197 //
5198
5199 include "ARMInstrThumb2.td"
5200
5201 //===----------------------------------------------------------------------===//
5202 // Floating Point Support
5203 //
5204
5205 include "ARMInstrVFP.td"
5206
5207 //===----------------------------------------------------------------------===//
5208 // Advanced SIMD (NEON) Support
5209 //
5210
5211 include "ARMInstrNEON.td"
5212
5213 //===----------------------------------------------------------------------===//
5214 // Assembler aliases
5215 //
5216
5217 // Memory barriers
5218 def : InstAlias<"dmb", (DMB 0xf)>, Requires<[IsARM, HasDB]>;
5219 def : InstAlias<"dsb", (DSB 0xf)>, Requires<[IsARM, HasDB]>;
5220 def : InstAlias<"isb", (ISB 0xf)>, Requires<[IsARM, HasDB]>;
5221
5222 // System instructions
5223 def : MnemonicAlias<"swi", "svc">;
5224
5225 // Load / Store Multiple
5226 def : MnemonicAlias<"ldmfd", "ldm">;
5227 def : MnemonicAlias<"ldmia", "ldm">;
5228 def : MnemonicAlias<"ldmea", "ldmdb">;
5229 def : MnemonicAlias<"stmfd", "stmdb">;
5230 def : MnemonicAlias<"stmia", "stm">;
5231 def : MnemonicAlias<"stmea", "stm">;
5232
5233 // PKHBT/PKHTB with default shift amount. PKHTB is equivalent to PKHBT when the
5234 // shift amount is zero (i.e., unspecified).
5235 def : InstAlias<"pkhbt${p} $Rd, $Rn, $Rm",
5236                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5237         Requires<[IsARM, HasV6]>;
5238 def : InstAlias<"pkhtb${p} $Rd, $Rn, $Rm",
5239                 (PKHBT GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, 0, pred:$p)>,
5240         Requires<[IsARM, HasV6]>;
5241
5242 // PUSH/POP aliases for STM/LDM
5243 def : ARMInstAlias<"push${p} $regs", (STMDB_UPD SP, pred:$p, reglist:$regs)>;
5244 def : ARMInstAlias<"pop${p} $regs", (LDMIA_UPD SP, pred:$p, reglist:$regs)>;
5245
5246 // SSAT/USAT optional shift operand.
5247 def : ARMInstAlias<"ssat${p} $Rd, $sat_imm, $Rn",
5248                 (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5249 def : ARMInstAlias<"usat${p} $Rd, $sat_imm, $Rn",
5250                 (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p)>;
5251
5252
5253 // Extend instruction optional rotate operand.
5254 def : ARMInstAlias<"sxtab${p} $Rd, $Rn, $Rm",
5255                 (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5256 def : ARMInstAlias<"sxtah${p} $Rd, $Rn, $Rm",
5257                 (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5258 def : ARMInstAlias<"sxtab16${p} $Rd, $Rn, $Rm",
5259                 (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5260 def : ARMInstAlias<"sxtb${p} $Rd, $Rm",
5261                 (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5262 def : ARMInstAlias<"sxtb16${p} $Rd, $Rm",
5263                 (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5264 def : ARMInstAlias<"sxth${p} $Rd, $Rm",
5265                 (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5266
5267 def : ARMInstAlias<"uxtab${p} $Rd, $Rn, $Rm",
5268                 (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5269 def : ARMInstAlias<"uxtah${p} $Rd, $Rn, $Rm",
5270                 (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5271 def : ARMInstAlias<"uxtab16${p} $Rd, $Rn, $Rm",
5272                 (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p)>;
5273 def : ARMInstAlias<"uxtb${p} $Rd, $Rm",
5274                 (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5275 def : ARMInstAlias<"uxtb16${p} $Rd, $Rm",
5276                 (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5277 def : ARMInstAlias<"uxth${p} $Rd, $Rm",
5278                 (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p)>;
5279
5280
5281 // RFE aliases
5282 def : MnemonicAlias<"rfefa", "rfeda">;
5283 def : MnemonicAlias<"rfeea", "rfedb">;
5284 def : MnemonicAlias<"rfefd", "rfeia">;
5285 def : MnemonicAlias<"rfeed", "rfeib">;
5286 def : MnemonicAlias<"rfe", "rfeia">;
5287
5288 // SRS aliases
5289 def : MnemonicAlias<"srsfa", "srsib">;
5290 def : MnemonicAlias<"srsea", "srsia">;
5291 def : MnemonicAlias<"srsfd", "srsdb">;
5292 def : MnemonicAlias<"srsed", "srsda">;
5293 def : MnemonicAlias<"srs", "srsia">;
5294
5295 // QSAX == QSUBADDX
5296 def : MnemonicAlias<"qsubaddx", "qsax">;
5297 // SASX == SADDSUBX
5298 def : MnemonicAlias<"saddsubx", "sasx">;
5299 // SHASX == SHADDSUBX
5300 def : MnemonicAlias<"shaddsubx", "shasx">;
5301 // SHSAX == SHSUBADDX
5302 def : MnemonicAlias<"shsubaddx", "shsax">;
5303 // SSAX == SSUBADDX
5304 def : MnemonicAlias<"ssubaddx", "ssax">;
5305 // UASX == UADDSUBX
5306 def : MnemonicAlias<"uaddsubx", "uasx">;
5307 // UHASX == UHADDSUBX
5308 def : MnemonicAlias<"uhaddsubx", "uhasx">;
5309 // UHSAX == UHSUBADDX
5310 def : MnemonicAlias<"uhsubaddx", "uhsax">;
5311 // UQASX == UQADDSUBX
5312 def : MnemonicAlias<"uqaddsubx", "uqasx">;
5313 // UQSAX == UQSUBADDX
5314 def : MnemonicAlias<"uqsubaddx", "uqsax">;
5315 // USAX == USUBADDX
5316 def : MnemonicAlias<"usubaddx", "usax">;
5317
5318 // "mov Rd, so_imm_not" can be handled via "mvn" in assembly, just like
5319 // for isel.
5320 def : ARMInstAlias<"mov${s}${p} $Rd, $imm",
5321                    (MVNi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5322 def : ARMInstAlias<"mvn${s}${p} $Rd, $imm",
5323                    (MOVi rGPR:$Rd, so_imm_not:$imm, pred:$p, cc_out:$s)>;
5324 // Same for AND <--> BIC
5325 def : ARMInstAlias<"bic${s}${p} $Rd, $Rn, $imm",
5326                    (ANDri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5327                           pred:$p, cc_out:$s)>;
5328 def : ARMInstAlias<"bic${s}${p} $Rdn, $imm",
5329                    (ANDri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5330                           pred:$p, cc_out:$s)>;
5331 def : ARMInstAlias<"and${s}${p} $Rd, $Rn, $imm",
5332                    (BICri rGPR:$Rd, rGPR:$Rn, so_imm_not:$imm,
5333                           pred:$p, cc_out:$s)>;
5334 def : ARMInstAlias<"and${s}${p} $Rdn, $imm",
5335                    (BICri rGPR:$Rdn, rGPR:$Rdn, so_imm_not:$imm,
5336                           pred:$p, cc_out:$s)>;
5337
5338 // Likewise, "add Rd, so_imm_neg" -> sub
5339 def : ARMInstAlias<"add${s}${p} $Rd, $Rn, $imm",
5340                  (SUBri GPR:$Rd, GPR:$Rn, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5341 def : ARMInstAlias<"add${s}${p} $Rd, $imm",
5342                  (SUBri GPR:$Rd, GPR:$Rd, so_imm_neg:$imm, pred:$p, cc_out:$s)>;
5343 // Same for CMP <--> CMN via so_imm_neg
5344 def : ARMInstAlias<"cmp${p} $Rd, $imm",
5345                    (CMNri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5346 def : ARMInstAlias<"cmn${p} $Rd, $imm",
5347                    (CMPri rGPR:$Rd, so_imm_neg:$imm, pred:$p)>;
5348
5349 // The shifter forms of the MOV instruction are aliased to the ASR, LSL,
5350 // LSR, ROR, and RRX instructions.
5351 // FIXME: We need C++ parser hooks to map the alias to the MOV
5352 //        encoding. It seems we should be able to do that sort of thing
5353 //        in tblgen, but it could get ugly.
5354 let TwoOperandAliasConstraint = "$Rm = $Rd" in {
5355 def ASRi : ARMAsmPseudo<"asr${s}${p} $Rd, $Rm, $imm",
5356                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5357                              cc_out:$s)>;
5358 def LSRi : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rm, $imm",
5359                         (ins GPR:$Rd, GPR:$Rm, imm0_32:$imm, pred:$p,
5360                              cc_out:$s)>;
5361 def LSLi : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rm, $imm",
5362                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5363                              cc_out:$s)>;
5364 def RORi : ARMAsmPseudo<"ror${s}${p} $Rd, $Rm, $imm",
5365                         (ins GPR:$Rd, GPR:$Rm, imm0_31:$imm, pred:$p,
5366                              cc_out:$s)>;
5367 }
5368 def RRXi : ARMAsmPseudo<"rrx${s}${p} $Rd, $Rm",
5369                         (ins GPR:$Rd, GPR:$Rm, pred:$p, cc_out:$s)>;
5370 let TwoOperandAliasConstraint = "$Rn = $Rd" in {
5371 def ASRr : ARMAsmPseudo<"asr${s}${p} $Rd, $Rn, $Rm",
5372                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5373                              cc_out:$s)>;
5374 def LSRr : ARMAsmPseudo<"lsr${s}${p} $Rd, $Rn, $Rm",
5375                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5376                              cc_out:$s)>;
5377 def LSLr : ARMAsmPseudo<"lsl${s}${p} $Rd, $Rn, $Rm",
5378                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5379                              cc_out:$s)>;
5380 def RORr : ARMAsmPseudo<"ror${s}${p} $Rd, $Rn, $Rm",
5381                         (ins GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p,
5382                              cc_out:$s)>;
5383 }
5384
5385 // "neg" is and alias for "rsb rd, rn, #0"
5386 def : ARMInstAlias<"neg${s}${p} $Rd, $Rm",
5387                    (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s)>;
5388
5389 // Pre-v6, 'mov r0, r0' was used as a NOP encoding.
5390 def : InstAlias<"nop${p}", (MOVr R0, R0, pred:$p, zero_reg)>,
5391          Requires<[IsARM, NoV6]>;
5392
5393 // UMULL/SMULL are available on all arches, but the instruction definitions
5394 // need difference constraints pre-v6. Use these aliases for the assembly
5395 // parsing on pre-v6.
5396 def : InstAlias<"smull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5397             (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5398          Requires<[IsARM, NoV6]>;
5399 def : InstAlias<"umull${s}${p} $RdLo, $RdHi, $Rn, $Rm",
5400             (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s)>,
5401          Requires<[IsARM, NoV6]>;
5402
5403 // 'it' blocks in ARM mode just validate the predicates. The IT itself
5404 // is discarded.
5405 def ITasm : ARMAsmPseudo<"it$mask $cc", (ins it_pred:$cc, it_mask:$mask)>;